(57)【要約】【課題】  画素起因ノイズ除去率を向上し、信号処理速度を向上することができるようにする。【解決手段】  被写体像を撮像する複数の画素と、前記複数の画素から信号を読み出す複数の垂直出力線と、前記複数の垂直出力線に読み出された信号を増幅する増幅回路と、前記複数の画素から読み出された信号に含まれるノイズ成分を補正する補正回路と、前記増幅回路から出力された信号を水平出力線に転送する転送手段とを有し、前記補正回路と前記増幅回路は、少なくとも一部分を共有していることを特徴とする撮像装置を提供する。【選択図】  図１
2005217771.tif 000002
【特許請求の範囲】
【請求項１】
被写体像を撮像する複数の画素と、
前記複数の画素から信号を読み出す複数の垂直出力線と、
前記複数の垂直出力線に読み出された信号を増幅する増幅回路と、
前記複数の画素から読み出された信号に含まれるノイズ成分を補正する補正回路と、
前記増幅回路から出力された信号を水平出力線に転送する転送手段とを有し、
前記補正回路と前記増幅回路は、少なくとも一部分を共有していることを特徴とする撮像装置。
【請求項２】
前記補正回路は、前記複数の垂直出力線に読み出されたノイズ信号を基準としてクランプすることにより、各画素の信号を補正することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記増幅回路は、増幅率を変更する増幅率変更手段を、更に有することを特徴とする請求項１または請求項２に記載の撮像装置。
【請求項４】
制御信号に応じて、前記補正回路または前記増幅回路を動作状態または非動作状態に設定するスイッチ手段を有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の撮像装置。
【請求項５】
被写体像を撮像する複数の画素と、
前記複数の画素からの信号を読み出す複数の垂直出力線と、
前記垂直出力線に第１の電極が接続された第１の容量素子と、
前記第１の容量素子の第２の電極に反転入力端子が接続された差動増幅器と、
前記差動増幅器の反転入力端子と出力端子間に接続された第２の容量素子と、
前記差動増幅器の反転入力端子と出力端子間の導通を制御する第１のスイッチとを備えたことを特徴とする撮像装置。
【請求項６】
前記差動増幅器の増幅率を変更する増幅率変更手段を更に有することを特徴とする請求項５に記載の撮像装置。
【請求項７】
前記差動増幅器は、１段の差動増幅回路から成ることを特徴とする請求項５または６に記載の撮像装置。
【請求項８】
前記複数の画素に像を結像するレンズと、
前記複数の画素から読み出された信号をＡ／Ｄ変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器においてＡ／Ｄ変換された信号を、メモリに記憶するように制御する制御部とを有することを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャナ、ビデオカメラ、デジタルスチルカメラ等に用いられる撮像装置に関するものである。
【背景技術】
【０００２】
近年ＣＭＯＳプロセスを利用したＣＭＯＳセンサと呼ばれる撮像装置が注目されている。ＣＭＯＳセンサは、周辺回路混載の容易性、低電圧駆動等の理由から、とくに携帯情報機器分野の利用が期待されている。
【０００３】
ＣＭＯＳセンサの高ＳＮ化を目的として、画素と蓄積容量との間に増幅段を設けた光電変換装置が、文献１に開示されている。図１は文献１の代表図である。文献１では、ＭＯＳトランジスタＭ１、Ｍ２によって構成されるソース接地型アンプによって、Ｍ１のゲートに入力される画素信号を増幅し、蓄積容量ＣＴ１、ＣＴ２に出力信号を書き込む。蓄積容量に書き込む以前に信号を増幅することにより、出力線Ｓ１、Ｓ２以降で発生する回路ノイズの影響を受けにくくすることができ、センサのＳＮが向上できる。
【０００４】
例えば、出力線Ｓ１、Ｓ２の後段に出力アンプを設けて、外部負荷をドライブできるようにした撮像装置は一般的である。この際出力アンプは高い読み出し周波数に追従する必要があるため、広帯域であることが求められるが、それ故大きなノイズ発生源となる。しかし、このような回路形式をとることで、出力アンプで発生するノイズの影響は、格段に小さくすることができる。
【０００５】
なお、文献１において、蓄積容量がＣＴ１、ＣＴ２と２つ設けてあり、同公報には明確には言及されていないが、例えば文献２に開示されているように、画素のリセット状態に対応する出力を一方の蓄積容量に保持し、光信号読み出し後に対応する出力をもう一方の蓄積容量に保持し、後段で差分することで、画素の暗時出力誤差に起因するノイズをある程度除去することが可能である。
【特許文献１】特開平２−２９６４７０号公報
【特許文献２】特公平８−４１２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述した文献１の光電変換装置は、水平出力線の後段で、画素のリセット状態に対応する出力と、画像信号に対応する出力との差分を行っている。つまり、最終段の１つの回路で、全画素からの信号に対する差分処理を行っている。このため、処理速度が遅くなることがあった。また、処理に時間を要するような差分回路を採用することができないという問題が発生していた。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、一手段として、被写体像を撮像する複数の画素と、前記複数の画素から信号を読み出す複数の垂直出力線と、前記複数の垂直出力線に読み出された信号を増幅する増幅回路と、前記複数の画素から読み出された信号に含まれるノイズ成分を補正する補正回路と、前記増幅回路から出力された信号を水平出力線に転送する転送手段とを有し、前記補正回路と前記増幅回路は、少なくとも一部分を共有していることを特徴とする撮像装置を提供する。
【０００８】
また、一手段として、被写体像を撮像する複数の画素と、前記複数の画素からの信号を読み出す複数の垂直出力線と、前記垂直出力線に第１の電極が接続された第１の容量素子と、前記第１の容量素子の第２の電極に反転入力端子が接続された差動増幅器と、前記差動増幅器の反転入力端子と出力端子間に接続された第２の容量素子と、前記差動増幅器の反転入力端子と出力端子間の導通を制御する第１のスイッチとを備えたことを特徴とする撮像装置を提供する。
【発明の効果】
【０００９】
本発明によれば、信号処理速度の速い撮像装置を提供することができる。また、画素に起因するノイズの除去率が向上し、高感度設定時の高ＳＮ比が実現される。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態について以下に詳細に説明する。
【実施例１】
【００１１】
本発明の第１実施例の撮像装置について説明する。図１は、第１実施例の撮像装置の等価回路図であり、２次元的に複数の画素を配列したうちのある２×２画素にかかわる部分を示している。図１において、単位画素内は、光電変換素子であるフォトダイオード１０１と、フォトダイオード１０１で発生した信号を増幅する増幅ＭＯＳＦＥＴ１０４と、増幅ＭＯＳＦＥＴ１０４の入力を所定電圧にリセットするリセットスイッチ１０３、および増幅ＭＯＳＦＥＴ１０４のソース電極と垂直出力線１０６との導通を制御する行選択スイッチ１０５から成っている。さらに、フォトダイオード１０１と増幅ＭＯＳＦＥＴ１０４のゲート電極との導通を制御する画素転送スイッチ１０２が設けられている。また、１０８はクランプ容量、１２０は演算増幅器、１２１は帰還容量、１０９はクランプスイッチ、１１０は転送ゲートであり、これらは列ごとに設けられている。本実施例では、請求項１〜４に記載の補正回路は、クランプ容量１０８、演算増幅器１２０、クランプスイッチ１０９により構成されている。また、請求項１〜４に記載の増幅回路は、クランプ容量１０８、演算増幅器１２０、帰還容量１２１により構成されている。補正回路と増幅回路の一部であるクランプ容量は、両者で共有されている。図２の駆動パルスタイミング図を用いて、この撮像装置の動作を詳細に説明する。読み出し動作にさきだって、所定の露光時間が経過し、フォトダイオード１０１には光電荷が蓄積されているものとする。垂直走査回路１２３によって選択された行について（ここでは添え字１で示す行が選択されたものとする）、まず画素リセットパルスＰＲＥＳがハイレベルからローレベルとなり、増幅ＭＯＳＦＥＴ１０４のゲート電極のリセットが解除される。このとき、ゲート電極を含む画素の寄生容量（以後ＣＦＤとする）に暗時に対応する電圧が保持される。つづいて行選択パルスＰＳＥＬがハイレベルとなると、暗時出力が垂直出力線１０６上に現れる。このとき増幅手段である演算増幅器１２０は電圧フォロワ状態にあり、演算増幅器１２０の出力はほぼ基準電圧ＶＲＥＦに等しい。所定の時間経過後、クランプパルスＰＣ０Ｒがハイレベルからローレベルとなり、垂直出力線上の暗時出力が基準としてクランプされる。つづいて、画素において、画素転送スイッチ１０２が一定期間ハイレベルとなり、フォトダイオード１０１に蓄積された光電荷が増幅ＭＯＳＦＥＴ１０４のゲート電極に転送される。ここで転送電荷は電子であり、転送された電荷量の絶対値をＱとすると、ゲート電位はＱ／ＣＦＤだけ低下する。これに対応して、垂直出力線１０６上には明時出力が現れるが、ソースフォロワゲインをＧｓｆとすると、垂直出力線電位Ｖｖｌの、暗時出力からの変化分ΔＶｖｌは次式で表される。
【００１２】
【数１】
2005217771.tif 000003
【００１３】
この電位変化は演算増幅器１２０、容量素子であるクランプ容量１０８および帰還容量１２１によって構成される反転増幅回路によって増幅され、出力Ｖｃｔは式１と合わせて、次式であらわされる。
【００１４】
【数２】
2005217771.tif 000004
【００１５】
ここでＣ０はクランプ容量、Ｃｆは帰還容量を示している。式２において、第２項が光信号成分をあらわしており、画素ごとの暗時出力誤差は、クランプ動作によってＶｃｔには反映されない。従来技術の特開平２−２９６４７０に開示されている撮像装置では、２つの蓄積容量の相対精度によって暗時出力誤差に起因するノイズの除去率は制限されていたが、本発明の撮像装置では上述のクランプ動作によって非常に高い除去率が得られる。式２で表される電圧が、各列の蓄積容量１１２に書き込まれる。しかるのち、水平シフトレジスタ１１９によって発生される走査パルスＨ１、Ｈ２、・・・によって水平転送スイッチ１１４が順番に選択され、蓄積容量１１２に保持されていた信号が、水平出力線１１６に読み出され、出力アンプ１１８で出力される。本実施例では、請求項１〜４に記載の転送手段は、上述の水平転送スイッチに相当する。ここで出力アンプ１１８は電圧フォロワとなっているが、適当な電圧増幅率を設定することで出力信号振幅を調整してもよい。
【００１６】
図３は、演算増幅器１２０の内部回路を示したものである。この演算増幅器は、１段の差動増幅回路構成となっており、端子ｉｎ＋は非反転入力端子、端子ｉｎ−は反転入力端子、端子ＯＵＴは出力端子、端子ＶＢ＿ｔａｉｌは定電流用バイアス端子、端子ＰＳＡＶＥは演算増幅器のオン／オフ切り替え用スイッチである。このスイッチにより、演算増幅器が動作または非動作状態に設定される。この形式の長所としては、蓄積容量１１２がそのまま演算増幅器１２０の周波数帯域を決める容量となり、新たに位相補償容量を追加する必要がない点が挙げられる。また、動作点によらず消費電流が一定であることと、演算増幅器の帰還作用で電源電圧除去率が高いことにより、従来技術の撮像装置で問題であった水平方向の信号出力線で発生する信号クロストークは解決される。
【００１７】
また、端子ＰＳＡＶＥを図２のタイミングで駆動することで、必要な水平ブランキング期間だけ演算増幅器をオンさせることができる。これは、消費電力低減の効果だけでなく、演算増幅器の動作による発熱、ホットキャリア発生およびその再結合による発光を低減する効果があることから、特に長時間蓄積を行う撮影における、これらの原因によるノイズ増加を防ぎ、著しく画質を向上させることができる。具体的には、本実施例では、水平出力線よりも前段に演算増幅器を設けているので、後段に演算増幅器を設けるよりも画素に近く、ノイズの影響が発生してしまうが、必要な水平ブランキング期間だけ演算増幅器をオンさせることができるので、ノイズの影響を低減できる。なお、図８に演算増幅器に所望のバイアスを与えるバイアス発生回路の等価回路図を示しているが、バイアス発生回路自体も、前述の発熱、ホットキャリアおよびその再結合による発光の原因となり得る。このため、図８に示しているように、制御信号ＰＳＡＶＥによって、オン・オフすることはさらに効果的である。このとき、バイアスの安定性を保つ必要がある場合は、ＰＳＡＶＥとは別の制御信号を用いてもよい。
【００１８】
従来技術の課題として前述した処理速度の問題に加え、画素と蓄積容量との間に増幅段を設けた文献１の光電変換装置は、低ノイズという優れた特徴を有しているが、次のような問題がある。
【００１９】
第１に画素の暗時出力誤差に起因するノイズの除去性能があまり高くないことが挙げられる。蓄積容量ＣＴ１とＣＴ２に保持された信号は、出力線Ｓ１、Ｓ２にそれぞれ容量分割比ＣＴ１／（ＣＴ１＋ＣＨ１）、ＣＴ２／（ＣＴ２＋ＣＨ２）をもって読み出される。ここでＣＨ１は出力線Ｓ１、ＣＨ２は出力線Ｓ２の寄生容量である。製造ばらつきやレイアウト上の制約から、ＣＴ１とＣＴ２、およびＣＨ１とＣＨ２は完全に等しく作成することは困難であり、容量分割比に誤差が生じてしまい、これがノイズ除去性能を制限している。
【００２０】
第２にＭ１、Ｍ２で構成されているアンプは、動作点によって消費電流が変化するため、電源電圧Ｖｃｃ配線およびＶｖｓ配線で発生する電圧降下が動作点によって異なる。したがって、各列のアンプに供給される電源電圧ＶｃｃおよびＶｖｓは、他の列に入力される光信号レベルに影響される。これに加えて、この回路形式では電源電圧除去性能が悪いため、容易に水平方向の信号出力線の信号クロストークが発生する。
【００２１】
本実施例の撮像装置によれば、暗時出力誤差に起因するノイズの除去率が向上し、信号クロストークが著しく改善する。従来技術の撮像装置に対して、素子数が増えるためチップ面積が定性的には増加する方向ではあるが、クランプ容量１０８がゲインを規定するための容量を兼ねていること、および蓄積容量１１２が位相補償容量を兼ねていることを考えると、チップ面積の利用効率は高く、コスト対効果が優れた撮像装置を実現している。
【実施例２】
【００２２】
本発明の第２実施例の撮像装置およびその駆動方法について説明する。図４は、第２実施例の撮像装置の等価回路図であり、２次元的に画素を配列したうちのある２×２画素にかかわる部分を図示している。画素部については、第１実施例の撮像装置と同様である。本実施例の撮像装置は、被写体の明るさに応じて撮像装置の感度を切り替えることにより、広ダイナミックレンジを実現したものである。具体的には感度切り替えスイッチ１２２ａ、１２２ｂによって、列ごとに設けられた増幅段の帰還容量値を変える事により、異なる増幅率を設定する。本実施例の撮像装置では、帰還容量１２１ａ（Ｃｆａ）、１２１ｂ（Ｃｆｂ）、１２１ｃ（Ｃｆｃ）の容量値を、Ｃｆａ＝Ｃ０／２、Ｃｆｂ＝Ｃｆｃ＝Ｃ０／４に設定している。また、感度切り替えスイッチ１２２ａ、１２２ｂはそれぞれ感度制御パルスＰＧＣ１、ＰＧＣ２によって制御されている。これらによって、電圧増幅率を１倍、２倍、４倍に精度よく変更して設定できる。電圧増幅率が上がるにつれて、後段の広帯域な出力アンプ１１８で発生するノイズの影響を相対的に軽減することができ、被写体が暗い時のＳＮ悪化を抑制することが可能である。その一方で増幅段の電圧増幅率が上がるにつれて、演算増幅器１２０に対して高い開ループゲインが要求される。
【００２３】
このため本実施例の演算増幅器は図５に示すようなカスコード型の高利得増幅回路となっている。端子ｉｎ＋は非反転入力端子、端子ｉｎ−は反転入力端子、端子ＯＵＴは出力端子、端子ＶＢ＿ｔａｉｌは定電流用バイアス端子、端子ＰＳＡＶＥはオン／オフ切り替え用のスイッチ、ＶＢ＿Ｈはゲート接地ＰＭＯＳへのバイアス電圧、ＶＢ＿Ｌはゲート接地ＮＭＯＳへのバイアス電圧である。本実施例ではテレスコピック・カスコード型となっているが、電源電圧が低い場合はフォールデッド・カスコード型にする選択肢もありえる。第１実施例に対してＮＭＯＳが２個、ＰＭＯＳが２個増加しているが、広い面積を占有する容量素子に関しては、第１実施例と同様に位相補償容量として蓄積容量１１２を利用できるため、チップ面積の利用効率は高い。この撮像装置を、例えばデジタルカメラの撮像系に適用した場合、デジタルカメラのＩＳＯ感度設定と連動して、感度制御パルスＰＧＣ１、ＰＧＣ２を供給することにより、感度調整手段として利用することが好適である。この際ゲイン設定ステップを、本実施例のようにフィルム式カメラで一般的な２の累乗を少なくとも含むように設定すると、操作性が近くなる効果がある。なお、本実施例では帰還容量値を切り替えているが、クランプ容量値を切り替えてもよく、また両者を併用してもよい。
【実施例３】
【００２４】
図６は、本発明の撮像装置として、前述した各実施形態の撮像装置を用いた撮像装置のシステムの構成図である。撮像装置は、レンズのプロテクトとメインスイッチを兼ねるバリア１、被写体の光学像を固体撮像素子４に結像させるレンズ２、レンズ２を通った光量を可変するための絞り３、レンズ２で結像された被写体を画像信号として取り込むための固体撮像素子４（上記の各実施形態で説明した撮像装置に相当する）、固体撮像素子４から出力される画像信号に各種の補正、クランプ等の処理を行う撮像信号処理回路５、固体撮像素子４より出力される画像信号のアナログ−ディジタル変換を行うＡ／Ｄ変換器６、Ａ／Ｄ変換器６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部７、固体撮像素子４及び撮像信号処理回路５及びＡ／Ｄ変換器６及び信号処理部７に各種タイミング信号を出力するタイミング発生部８で構成される。なお、５〜８の各回路は固体撮像素子４と同一チップ上に形成しても良い。また、各種演算とスチルビデオカメラ全体を制御する全体制御・演算部９、画像データを一時的に記憶するためのメモリ部１０、記録媒体に記録又は読み出しを行うための記録媒体制御インターフェース部１１、画像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体１２、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１３で固体撮像システムは構成される。
【００２５】
次に、図６の動作について説明する。バリア１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、Ａ／Ｄ変換器６などの撮像系回路の電源がオンされる。それから、露光量を制御するために、全体制御・演算部９は絞り３を開放にし、固体撮像素子４から出力された信号は、撮像信号処理回路５をスルーしてＡ／Ｄ変換器６へ出力される。Ａ／Ｄ変換器６は、その信号をＡ／Ｄ変換して、信号処理部７に出力する。信号処理部７は、そのデータを基に露出の演算を全体制御・演算部９で行う。
【００２６】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部９は絞りを制御する。次に、固体撮像素子４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部９で行う。その後、レンズ２を駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズ２を駆動し測距を行う。
【００２７】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子４から出力された画像信号は、撮像信号処理回路５において補正等がされ、さらにＡ／Ｄ変換器６でＡ／Ｄ変換され、信号処理部７を通り全体制御・演算９によりメモリ部１０に蓄積される。その後、メモリ部１０に蓄積されたデータは、全体制御・演算部９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１２に記録される。また外部Ｉ／Ｆ部１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施例の撮像装置を示す等価回路図である。
【図２】本発明の第１実施例の撮像装置における駆動パルスタイミング図である。
【図３】本発明の第１実施例の撮像装置に使用されている演算増幅器の内部等価回路図である。
【図４】本発明の第２実施例の撮像装置を示す等価回路図である。
【図５】本発明の第２実施例の撮像装置に使用されている演算増幅器の内部等価回路図である。
【図６】本発明の第３実施例の撮像システムを示す概念図である。
【図７】従来技術による撮像装置を示す等価回路図である。
【図８】本発明の第１実施例の撮像装置に使用されている演算増幅器にバイアスを供給するバイアス発生回路を示す等価回路図である。
【符号の説明】
【００２９】
１  バリア
２  レンズ
３  絞り
４  固体撮像素子
５  撮像信号処理回路
６  Ａ／Ｄ変換器
７  信号処理部
８  タイミング発生部
９  全体制御・演算部
１０  メモリ部
１１  記録媒体制御インターフェース（Ｉ／Ｆ）部
１２  記録媒体
１３  外部インターフェース（Ｉ／Ｆ）部
１０１  フォトダイオード
１０２  画素転送スイッチ
１０３  リセットスイッチ
１０４  ドライバＭＯＳ
１０５  行選択スイッチ
１０６  垂直出力線
１０７  負荷ＭＯＳ
１０８  クランプ容量
１０９  クランプスイッチ
１１０  転送ゲート
１１２  蓄積容量
１１４  水平転送スイッチ
１１６  水平出力線
１１８  出力アンプ
１１９  水平走査回路
１２０  演算増幅器
１２１  帰還容量
１２２  感度切り替えスイッチ
１２３  垂直走査回路
【図１】
2005217771.tif 000005
【図２】
2005217771.tif 000006
【図３】
2005217771.tif 000007
【図４】
2005217771.tif 000008
【図５】
2005217771.tif 000009
【図６】
2005217771.tif 000010
【図７】
2005217771.tif 000011
【図８】
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