(57)【要約】【課題】  酸素雰囲気中での熱処理に影響されずに、配線パターンの抵抗を安定化できるようにした配線パターンの形成方法及び強誘電体メモリの製造方法、強誘電体メモリを提供する。【解決手段】  ウエーハ１０１上に第２層間絶縁膜１４３を形成して強誘電体キャパシタ１２０を覆った後、この強誘電体キャパシタ１２０上の第２層間絶縁膜１４３にコンタクトホールを形成する。次に、このウエーハ１０１の上方全面に窒化チタン膜１３１と、イリジウム膜１３３と、酸化イリジウム膜１３５とを順次形成する。そして、この酸化イリジウム膜１３５と、イリジウム膜１３３と、窒化チタン膜１３１とを所定形状にエッチングし、コンタクトホールから露出した強誘電体キャパシタ１２０の上部電極上から第２層間絶縁膜１４３上にかけて３層構造の局所配線１３０を形成する。【選択図】  図１
2005217203.tif 000002
【特許請求の範囲】
【請求項１】
基板上に所定の素子を形成する工程と、
前記素子を覆うように前記基板上に絶縁膜を形成する工程と、
前記素子上の前記絶縁膜に当該素子の上面を露出する開口部を形成する工程と、
前記開口部を形成した後で前記基板の上方全面に金属膜又は金属化合物膜を形成する工程と、
前記金属膜又は前記金属化合物膜上にイリジウム膜を形成する工程と、
前記イリジウム膜上に酸化イリジウム膜を形成する工程と、
前記酸化イリジウム膜と、前記イリジウム膜と、前記金属膜又は前記金属化合物膜とを所定形状にエッチングして、前記開口部から露出した前記素子の前記上面に接続される積層構造の配線パターンを形成する工程と、を含むことを特徴とする配線パターンの形成方法。
【請求項２】
前記素子は、強誘電体キャパシタであることを特徴とする請求項１に記載の配線パターンの形成方法。
【請求項３】
基板上に強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタの露出面全体に水素バリア膜を形成する工程と、前記水素バリア膜を覆うように前記基板上に絶縁膜を形成する工程と、前記強誘電体キャパシタ上の前記絶縁膜と前記水素バリア膜とに当該強誘電体キャパシタの上面を露出する開口部を形成する工程と、
前記開口部を形成した後で前記基板の上方全面に金属膜又は金属化合物膜を形成する工程と、
前記金属膜上又は前記金属化合物膜上にイリジウム膜を形成する工程と、
前記イリジウム膜上に酸化イリジウム膜を形成する工程と、
前記酸化イリジウム膜と、前記イリジウム膜と、前記金属膜又は前記金属化合物膜とを所定形状にエッチングして、前記開口部から露出した前記強誘電体キャパシタの前記上面に接続される積層構造の配線パターンを形成する工程と、を含むことを特徴とする強誘電体メモリの製造方法。
【請求項４】
前記酸化イリジウム膜を所定形状にエッチングする工程では、前記酸化イリジウム膜を前記強誘電体キャパシタの上面全体を覆う形状にエッチングすることを特徴とする請求項３に記載の強誘電体メモリの製造方法。
【請求項５】
基板と、前記基板上に設けられた強誘電体キャパシタと、前記強誘電体キャパシタの露出面に設けられた水素バリア膜と、前記水素バリア膜を覆うように前記基板上に設けられた絶縁膜と、前記強誘電体キャパシタ上の前記絶縁膜と前記水素バリア膜とに設けられ当該強誘電体キャパシタの上面を露出する開口部と、前記開口部から露出した前記強誘電体キャパシタの前記上面に接続された積層構造の配線パターンとを備え、
前記配線パターンは、その下側から金属膜又は金属化合物膜からなる第１層と、イリジウム膜からなる第２層と、酸化イリジウム膜からなる第３層とからなることを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線パターンの形成方法及び強誘電体メモリの製造方法、強誘電体メモリに関するものである。
【背景技術】
【０００２】
従来から、強誘電体の分極ヒステリシス特性を利用した不揮発性メモリとして、強誘電体メモリ（ＦｅＲＡＭ：ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）が広く知られている。この強誘電体メモリは、低消費電力で、しかも高速動作が可能なので、その需要はますます高まりつつある。また、ＰＺＴ（ＰｂＺｒ１−ＸＴｉＸＯ３）や、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等の強誘電体は、水素に触れると還元され、その特性が変動してしまうことが知られている。そのため、強誘電体メモリの製造工程では、強誘電体の特性を変動前の元の値に回復させるために、強誘電体キャパシタを形成した後で、幾度となくウエーハを酸素雰囲気中で熱処理することが普通である。
【０００３】
ところで、特許文献１には、局所配線の構成材料として水素を透過しない窒化合金（例としてＴｉＮ等）を用い、このような水素非透過性の局所配線で強誘電体キャパシタを覆った構造の強誘電体メモリが記載されている。特許文献１によれば、このような構成により、強誘電体キャパシタへの水素の拡散を防ぐことができ、強誘電体特性の劣化を防ぐことができる。従って、局所配線形成以降の酸素アニールは不要である、ということが記載されている。
【０００４】
しかしながら、実際には、上記の局所配線はドライエッチングにより形成するので、このドライエッチングによるダメージ（以下、「エッチングダメージ」という。）を強誘電体は受けてしまう。また、シリコン酸化膜等の層間絶縁膜を成膜する際に、その原料ガスの分解により水素が発生してしまい、ある程度の水素は強誘電体に到達してしまう。そして、このようなエッチングダメージや、水素による還元（以下、「水素ダメージ」という。）により、強誘電体は酸素原子を欠損し、空間電荷領域は拡大してしまう。つまり、特許文献１では、強誘電体特性の劣化を満足するレベルまで十分に防ぐことはできなかった。それゆえ、実際には、局所配線形成以降も酸素アニール等の熱処理が必要であり、この熱処理によって強誘電体特性を回復させる必要があった。
【特許文献１】特開２０００−１７４２１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の特許文献１等では、強誘電体の特性を回復させるために、局所配線形成後に酸素アニールを実施すると、局所配線が酸化されてしまうという問題があった。また、酸素アニールの代わりに、窒素その他不活性ガスを用いた熱処理を行った場合も、炉内部への酸素の巻き込み、或いは高温下での大気開放などにより、局所配線が酸化してしまう可能性が高かった。このように、局所配線が酸化してしまうと、配線自体の抵抗値が上昇してしまい、所望のデバイス特性を得ることができないおそれがあった。
【０００６】
そこで、この発明はこのような問題を解決したものであって、酸素雰囲気中での熱処理に影響されずに、配線パターンの抵抗を安定化できるようにした配線パターンの形成方法及び強誘電体メモリの製造方法、強誘電体メモリの提供を目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明に係る第１の配線パターンの形成方法は、基板上に所定の素子を形成する工程と、前記素子を覆うように前記基板上に絶縁膜を形成する工程と、前記素子上の前記絶縁膜に当該素子の上面を露出する開口部を形成する工程と、前記開口部を形成した後で前記基板の上方全面に金属膜又は金属化合物膜を形成する工程と、前記金属膜又は前記金属化合物膜上にイリジウム膜を形成する工程と、前記イリジウム膜上に酸化イリジウム膜を形成する工程と、前記酸化イリジウム膜と、前記イリジウム膜と、前記金属膜又は前記金属化合物膜とを所定形状にエッチングして、前記開口部から露出した前記素子の前記上面に接続される積層構造の配線パターンを形成する工程と、を含むことを特徴とするものである。
【０００８】
また、本発明に係る第２の配線パターンの形成方法は、上述した第１の配線パターンの形成方法において、前記素子は、強誘電体キャパシタであることを特徴とするものである。
【０００９】
ここで、前記金属膜又は前記金属化合物膜は、その下地である絶縁膜との密着性が良好な材料膜であることが好ましい。例えば、本発明の絶縁膜がシリコン酸化膜の場合には、本発明の金属膜又は金属化合物膜として、シリコン酸化膜との密着性が良好な窒化チタン膜等を用いると良い。
【００１０】
本発明に係る第１、第２の配線パターンの形成方法によれば、配線パターンの下側から数えて３層目の酸化イリジウム膜は、酸素の透過を防ぐ機能（以下「酸素バリア機能」という。）を有している。また、下側から数えて２層目のイリジウム膜は酸素バリア機能を有すると共に、酸素原子を含む酸化イリジウム膜と金属膜又は金属化合物膜との仕切り層としての役割を果たす。そして、このような酸素バリア機能を有する３層目と２層目とにより、下側から１層目の金属膜又は金属化合物膜は覆われている。
【００１１】
従って、上記の配線パターンが形成された基板を酸素雰囲気中で熱処理した場合に、金属膜又は金属化合物膜への酸素原子の到達を酸化イリジウム膜と、イリジウム膜とで防ぐことができる。つまり、金属膜又は金属化合物の意図しない酸化を防ぐことができ、配線パターンの抵抗を安定化することができる。
【００１２】
本発明に係る第１の強誘電体メモリの製造方法は、基板上に強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタの露出面全体に水素バリア膜を形成する工程と、前記水素バリア膜を覆うように前記基板上に絶縁膜を形成する工程と、前記強誘電体キャパシタ上の前記絶縁膜と前記水素バリア膜とに当該強誘電体キャパシタの上面を露出する開口部を形成する工程と、前記開口部を形成した後で前記基板の上方全面に金属膜又は金属化合物膜を形成する工程と、前記金属膜上又は前記金属化合物膜上にイリジウム膜を形成する工程と、前記イリジウム膜上に酸化イリジウム膜を形成する工程と、前記酸化イリジウム膜と、前記イリジウム膜と、前記金属膜又は前記金属化合物膜とを所定形状にエッチングして、前記開口部から露出した前記強誘電体キャパシタの前記上面に接続される積層構造の配線パターンを形成する工程と、を含むことを特徴とするものである。
【００１３】
ここで、水素バリア膜とは、例えばＡｌ２Ｏ３等からなる膜のことである。この水素バリア膜は、水素の透過を防ぐ機能を有している。一方、前記絶縁膜とは、例えばシリコン酸化膜のことである。このシリコン酸化膜の成膜プロセスでは、アルコール基（−ＯＨ）を含む原料ガスをプラズマで分解することが多い。また、このような分解過程では、チャンバ（炉）内に水素が多く発生してしまう。
【００１４】
一方、前記強誘電体キャパシタの強誘電体は、例えばＰＺＴ（ＰｂＺｒ１−ＸＴｉＸＯ３）や、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等である。これらの強誘電体は、水素に触れると還元され（水素ダメージ）、その特性が変動してしまうことが知られている。
【００１５】
本発明に係る第１の強誘電体メモリの製造方法によれば、第１、第２の配線パターンの形成方法が応用される。従って、強誘電体キャパシタの変動してしまった特性を回復させるために、配線パターン形成後の基板を酸素雰囲気中で熱処理したような場合でも、この配線パターンを構成する金属膜又は金属化合物の意図しない酸化を防ぐことができ、配線パターンの抵抗を安定化することができる。また、強誘電体キャパシタに絶縁膜を形成する前に、強誘電体キャパシタの露出面全体（即ち、強誘電体キャパシタの上面及び側面）に水素バリア膜を形成するので、強誘電体キャパシタが受ける水素ダメージを低減することができる。
【００１６】
本発明に係る第２の強誘電体メモリの製造方法は、上述した第１の強誘電体メモリの製造方法において、前記酸化イリジウム膜を所定形状にエッチングする工程では、前記酸化イリジウム膜を前記強誘電体キャパシタの上面全体を覆う形状にエッチングすることを特徴とするものである。ここで、酸化イリジウム膜は、酸素バリア機能だけでなく、水素の透過を防ぐ（以下「水素バリア」という。）機能も兼ね備えている。
【００１７】
本発明に係る第２の強誘電体メモリの製造方法によれば、Ａｌ２Ｏ３等からなる水素バリア膜と、酸化イリジウム膜とで強誘電体キャパシタを覆うので、強誘電体キャパシタへの水素の透過をより防ぐことができる。従って、特性劣化の少ない強誘電体キャパシタを形成することができる。
【００１８】
本発明に係る強誘電体メモリは、基板と、前記基板上に設けられた強誘電体キャパシタと、前記強誘電体キャパシタの露出面に設けられた水素バリア膜と、前記水素バリア膜を覆うように前記基板上に設けられた絶縁膜と、前記強誘電体キャパシタ上の前記絶縁膜と前記水素バリア膜とに設けられ当該強誘電体キャパシタの上面を露出する開口部と、前記開口部から露出した前記強誘電体キャパシタの前記上面に接続された積層構造の配線パターンとを備え、前記配線パターンは、その下側から金属膜又は金属化合物膜からなる第１層と、イリジウム膜からなる第２層と、酸化イリジウム膜からなる第３層とからなることを特徴とするものである。
【００１９】
本発明に係る強誘電体メモリによれば、その製造の過程で、強誘電体キャパシタが受ける水素ダメージを低減することができる。また、配線パターンを構成する金属膜又は金属化合物の意図しない酸化を防ぐことができるので、配線パターンの抵抗を安定化することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照しながら、本発明の実施形態に係る配線パターンの形成方法及び強誘電体メモリの製造方法、強誘電体メモリについて説明する。
（１）第１実施形態
図１は本発明の第１実施形態に係る強誘電体メモリ１００の構成例を示す断面図である。図１に示すように、この強誘電体メモリ１００は、シリコン基板１０１と、ＭＯＳトランジスタ５０と、第１〜第３層間絶縁膜１４１、１４３、１４５と、第１及び第２プラグ電極１１０、１７０と、強誘電体キャパシタ１２０と、水素バリア膜１２９と、局所配線１３０と、アルミ配線１８０等から構成されている。
【００２１】
ＭＯＳトランジスタ５０は、強誘電体キャパシタ１２０への書き込み、又は読み出しを選択する際にオン、オフされる、いわゆる選択トランジスタである。図１に示すように、このＭＯＳトランジスタ５０はシリコン基板１０１に設けられている。この強誘電体メモリ１００では、例えば１個のＭＯＳトランジスタ５０と、１個の強誘電体キャパシタ１２０とで、いわゆる１Ｔ１Ｃ型のメモリセルを構成している。
【００２２】
また、第１層間絶縁膜１４１は例えばシリコン酸化膜であり、シリコン基板１０１上に設けられている。図１に示すように、この第１層間絶縁膜１４１によって、ＭＯＳトランジスタ５０は覆われている。さらに、このＭＯＳトランジスタ５０のソース又はドレイン上の第１層間絶縁膜１４１には、当該ソース又はドレインの表面を露出するコンタクトホールが形成されている。そして、このコンタクトホール内に第１プラグ電極１１０が設けられている。この第１プラグ電極１１０の主な構成材料は、例えばタングステン（Ｗ）である。
【００２３】
また、強誘電体キャパシタ１２０は、第１層間絶縁膜１４１上に設けられており、その下部電極が第１プラグ電極１１０と接続している。この強誘電体キャパシタ１２０の下部電極及び上部電極の構成材料はそれぞれ、例えばプラチナ（Ｐｔ）である。また、強誘電体キャパシタ１２０の強誘電体材料は、例えばＰＺＴ（ＰｂＺｒ１−ＸＴｉＸＯ３）、又はＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等である。さらに、図１に示すように、水素バリア膜１２９は、強誘電体キャパシタ１２０の側面（側壁）と、強誘電体キャパシタ１２０の上面とに設けられている。この水素バリア膜１２９の構成材料は、例えば酸化アルミニウム（Ａｌ２Ｏ３）である。
【００２４】
第２層間絶縁膜１４３は例えばシリコン酸化膜であり、第１層間絶縁膜１４１上に設けられている。図１に示すように、この第２層間絶縁膜１４３によって、強誘電体キャパシタ１２０や水素バリア膜１２９は覆われている。また、強誘電体キャパシタ１２０上の第２層間絶縁膜１４３と水素バリア膜１２９とには、強誘電体キャパシタ１２０の上面の一部を露出するコンタクトホールが形成されている。そして、このコンタクトホールから露出した強誘電体キャパシタ１２０の上面から第２層間絶縁膜１４３上にかけて局所配線１３０が設けられている。
【００２５】
図１に示すように、この局所配線１３０は例えば３層からなる積層構造を有する。この局所配線１３０の下側から１層目は例えば窒化チタン（ＴｉＮ）膜１３１である。また、２層目はイリジウム（Ｉｒ）膜１３３である。さらに、３層目は酸化イリジウム（ＩｒＯｘ）膜１３５である。
【００２６】
また、第３層間絶縁膜１４５は例えばシリコン酸化膜であり、第２層間絶縁膜１４３上に設けられている。図１に示すように、この第３層間絶縁膜１４５によって、局所配線１３０は覆われている。また、局所配線１３０上の第３層間絶縁膜１４５には、イリジウム膜１３３の上面の一部を露出するコンタクトホールが形成されている。そして、このコンタクトホール内にシードレイヤであるＴｉ膜１７１とＴｉＮ膜１７３とを介して、タングステン（Ｗ）膜１７５が埋め込まれている。このＴｉ膜１７１と、ＴｉＮ膜１７３及びＷ膜１７５とにより、第２プラグ電極１７０が構成されている。
【００２７】
図１に示すように、アルミ配線１８０は、第３層間絶縁膜１４５上に設けられており、第２プラグ電極１７０と接続している。このアルミ配線は、パターニングされたＴｉ膜１８１と、ＴｉＮ膜１８３と、アルミ（Ａｌ）膜１８５とにより構成されている。Ａｌ膜１８５は本来の配線材であり、Ｔｉ膜１８１及びＴｉＮ膜１８３はバリアメタルである。また、図示しないが、このアルミ配線１８０上には、さらに層間絶縁膜や、保護膜（パッシベーション膜）等が設けられている。
【００２８】
ところで、この強誘電体メモリ１００では、強誘電体キャパシタ１２０の上部電極に接続する局所配線１３０は積層構造を有し、その下側から１層目はシリコン酸化膜と密着性が良好な窒化チタン膜１３１であり、２層目はイリジウム膜１３３、３層目は酸化イリジウム膜１３５である。これらの各膜にはそれぞれ特有の機能があり、本発明の実施形態ではこの点を考慮して各膜の積層順を下側からＴｉＮ／Ｉｒ／ＩｒＯｘとしている。以下、この局所配線１３０を構成する各膜の機能と、その効果について説明する。
【００２９】
まず、１層目の窒化チタン膜１３１には、当該窒化チタン膜１３１を含む局所配線１３０と、第２層間絶縁膜１４３との密着性を高める密着層としての機能がある。また、２層目のイリジウム膜１３３には、１層目の窒化チタン膜１３１と３層目の酸化イリジウム膜１３５とを仕切る仕切り層としての機能がある。
【００３０】
即ち、この局所配線１３０において、仮に、２層目のイリジウム膜１３３が無い場合には、窒化チタン膜１３１と酸化イリジウム膜１３５との接触により、窒化チタン膜１３１が酸化してしまうおそれがある。この両層の接触による窒化チタン膜１３１の酸化を防ぐために、この強誘電体メモリ１００では、局所配線１３０の２層目にイリジウム膜１３３を用いている。また、この２層目のイリジウム膜１３３は、仕切り層としての機能だけでなく、例えば酸素雰囲気中でのシリコン基板１０１の熱処理（以下、「酸素アニール」という。）時に、酸素の窒化チタン膜１３１への拡散を防止する酸素バリア機能も備えている。
【００３１】
さらに、３層目の酸化イリジウム膜１３５は、酸素アニール時に窒化チタン膜１３１への酸素の拡散を防止する酸素バリア機能と、水素バリア機能とを兼ね備えている。また、この酸化イリジウム膜１３５は、当該酸化イリジウム膜１３５を含む局所配線１３０と、第３層間絶縁膜１４５との密着性を高める密着層としての機能もある。
【００３２】
図２（Ａ）及び（Ｂ）は、局所配線１３０の平面視での形状を示す図である。図２（Ａ）は、局所配線１３０を構成する窒化チタン膜及びイリジウム膜１３３の平面視での形状（以下「平面形状」という。）を示した図である。また、図２（Ｂ）は、局所配線１３０の３層目、即ち、最上層である酸化イリジウム膜１３５の平面形状を示した図である。
【００３３】
窒化チタン膜及びイリジウム膜１３３の平面形状は同一であり、図２（Ａ）の平面視では、窒化チタン膜はイリジウム膜１３３の直下に隠れている。また、図２（Ａ）に示すように、窒化チタン膜とイリジウム膜１３３のそれぞれの配線幅は、強誘電体キャパシタ１２０の面積や平面形状によらず、コンタクトホールＨから露出した強誘電体キャパシタ１２０の上部電極と接続可能な配線幅に形成されている。一方、図２（Ｂ）に示すように、酸化イリジウム膜１３５は、窒化チタン膜及びイリジウム膜１３３の上方と側壁とを完全に覆い、かつ、平面視で水素バリア膜１２９を完全に覆った形状に形成されている。
【００３４】
このように、本発明に係る強誘電体メモリ１００によれば、局所配線１３０の３層目である酸化イリジウム膜１３５は酸素バリア機能を有している。また、２層目のイリジウム膜１３３は酸素バリア機能を有すると共に、酸素原子を含む酸化イリジウム膜１３５と窒化チタン膜１３１との仕切り層としての役割を果たす。そして、このような酸素バリア機能を有する３層目と２層目とにより、局所配線の１層目、即ち、最下層である窒化チタン膜１３１は覆われている。
【００３５】
従って、この強誘電体メモリ１００の製造工程で、局所配線１３０が形成されたシリコン基板１０１（以下、「ウエーハ」ともいう。）を酸素アニールした場合でも、窒化チタン膜１３１への酸素原子の到達を酸化イリジウム膜１３５と、イリジウム膜１３３とで防ぐことができる。つまり、窒化チタン膜１３１の意図しない酸化を防ぐことができ、局所配線１３０の抵抗を安定化することができる。
【００３６】
また、強誘電体キャパシタ１２０は、水素バリア機能を持った酸化イリジウム膜１３５によってその上方が覆われ、かつ、Ａｌ２Ｏ３からなる水素バリア膜１２９によってその側方が覆われている。これにより、ＰＺＴ等からなる強誘電体への水素の拡散をより防ぐことができ、強誘電体キャパシタ１２０が受ける水素ダメージを低減することができる。強誘電体キャパシタ１２０の特性劣化の防止に貢献することができる。
【００３７】
次に、上述した強誘電体メモリの製造方法について説明する。
【００３８】
図３（Ａ）〜図５（Ｃ）は本発明の第１実施形態に係る強誘電体メモリ１００の製造方法を示す工程図である。まず始めに、図３（Ａ）に示すように、シリコン基板（ウエーハ）１０１にＭＯＳトランジスタ５０を形成する。次に、ＭＯＳトランジスタ５０が形成されたウエーハ１０１上に第１層間絶縁膜１４１を成膜して、ＭＯＳトランジスタ５０を覆う。この第１層間絶縁膜１４１は、例えばＢＰＳＧ（ｂｏｒｏｎ  ｐｈｏｓｐｈｏｒｏｕｓ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）又はＮＳＧ（ｎｏｎ  ｄｏｐｅ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、或いはＰＴＥＯＳ（ｐｌａｓｍａ  ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）等のシリコン酸化膜である。また、この第１層間絶縁膜１４１は、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）により１．０［μｍ］以上の厚さに形成する。
【００３９】
次に、この第１層間絶縁膜１４１の表面をＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）処理により平坦化する。そして、平坦化された第１層間絶縁膜１４１に、ＭＯＳトランジスタ５０と、後で形成する強誘電体キャパシタとを導通させるためのコンタクトホールを形成する。このコンタクトホールの形成は、例えばフォトリソグラフィ技術とドライエッチング技術とを用いて行う。
【００４０】
次に、第１プラグ電極のシードレイヤとして、Ｔｉ膜１１１／ＴｉＮ膜１１３（Ｔｉ膜１１１が下層であり、ＴｉＮ膜１１３が上層である。）をウエーハ１０１上の全面に堆積する。このＴｉ膜１１１／ＴｉＮ膜１１３の堆積は、例えばスパッタリングにより行う。次に、Ｔｉ膜１１１／ＴｉＮ膜１１３を堆積した後で、ウエーハ１０１上の全面にＷ膜１１５を堆積する。このＷ膜１１５の堆積は、例えばＣＶＤにより行う。次に、Ｗ膜１１５と、ＴｉＮ膜１１３と、Ｔｉ膜１１１とにＣＭＰ処理、又はエッチバック処理を連続的に施して、第１層間絶縁膜１４１上からこれらの膜を除去する。このようにして、図３（Ａ）に示すように、コンタクトホール内にＴｉ膜１１１／ＴｉＮ膜１１３と、Ｗ膜１１５とからなる第１プラグ電極１１０を形成する。
【００４１】
次に、図３（Ｂ）に示すように、第１プラグ電極１１０が形成されたウエーハ１０１上の全面にチタンアルミナイトライド（ＴｉＡｌＮ）膜１２１を堆積する。このＴｉＡｌＮ膜１２１の堆積は、例えばスパッタリングにより行う。このＴｉＡｌ膜は、Ｗ等からなる第１プラグ電極１１０の酸化を防止するための膜である。続いて、このＴｉＡｌＮ膜１２１上に、酸化防止に効果のあるＩｒ膜１２２／ＩｒＯｘ膜１２３（Ｉｒ膜１２２が下層であり、ＩｒＯｘ膜１２３が上層である。）を連続スパッタリングにより形成する。そして、このＩｒ膜１２２／ＩｒＯｘ膜１２３上に下部電極用のＰｔ膜１２４を堆積する。この下部電極用のＰｔ膜１２４の堆積は、例えばスパッタリングにより行う。
【００４２】
次に、ＰＺＴ又はＳＢＴ等の強誘電体膜１２５をゾルーゲル法、スパッタリング、又はＭＯＣＶＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ＣＶＤ）等により所望の膜厚を形成させる。そして、この強誘電体膜１２５上の全面に上部電極用のＰｔ膜１２６をスパッタリングにより形成する。次に、この上部電極用のＰｔ膜１２６を形成したウエーハ１０１にランプアニール処理を施す。このランプアニールの熱処理条件は、例えば温度は５００〜７００［℃］、処理時間は約５分間、アニール雰囲気はＯ２雰囲気である。このランプアニールにより、ＰＺＴ又はＳＢＴ等の強誘電体膜１２５を結晶化させる。
【００４３】
次に、図３（Ｂ）に示した上部電極用のＰｔ膜１２６上に強誘電体キャパシタの形成領域のみを覆うようなレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクに上記の６つの層、即ち、上部電極用のＰｔ膜１２６と、強誘電体膜１２５と、下部電極用のＰｔ膜１２４と、ＩｒＯｘ膜１２３と、Ｉｒ膜１２２と、ＴｉＡｌＮ膜１２１とを一括でドライエッチングする。これにより、図３（Ｃ）に示すように、強誘電体キャパシタ１２０を形成する。
【００４４】
なお、上記６つの層のドライエッチングにおいて、レジストパターンのみでエッチングできない場合には、状況によりシリコン酸化膜、又はメタル膜等からなるハードマスクをレジストパターンの代替として使用してもよい。また、このドライエッチングでは、第１プラグ電極１１０の上面をＴｉＡｌＮ膜１２１下から露出させないように注意する。その理由は、Ｗ等からなる第１プラグ電極１１０がその一部でもＴｉＡｌＮ膜１２１下から露出してしまうと、第１プラグ電極１１０はその露出した部分から酸化してしまい、体積が膨張してしまう。そして、この第１プラグ電極１１０の体積の膨張により、強誘電体キャパシタ１２０は破壊されてしまうおそれがあるからである。
【００４５】
次に、図３（Ｃ）に示すように、強誘電体キャパシタ１２０を形成した後で、強誘電体膜１２５を更に結晶化させるために、５００〜７００［℃］の範囲で約５分間、Ｏ２雰囲気でウエーハ１０１にランプアニール処理を施す。その後、スパッタリングもしくはＣＶＤにより、ウエーハ１０１の上方全面にＡｌ２Ｏ３等の水素バリア膜１２９を１０００［Å］以上成膜する。ここで、この水素バリア膜１２９はなるべく厚いほうが好ましい。
【００４６】
次に、図４（Ａ）に示すように、強誘電体キャパシタ１２０の上面と側面とに水素バリア膜１２９を残し、それ以外の部分に形成された水素バリア膜をウエーハ１０１上から除去する。この水素バリア膜１２９の選択的除去は、フォトリソグラフィ技術とエッチング技術とを用いて行う。なお、この水素バリア膜１２９の選択的除去工程では、水素バリア膜１２９下から強誘電体キャパシタ１２０を露出させないように注意する。その理由は、強誘電体キャパシタ１２０に水素バリア膜１２９下から露出した部分があると、その露出部分から強誘電体キャパシタ１２０に水素が拡散してしまい、強誘電体キャパシタ１２０の特性が著しく劣化してしまうおそれがあるからである。
【００４７】
次に、図４（Ｂ）に示すように、水素バリア膜１２９が選択的に除去されたウエーハ１０１の上方全面に第２層間絶縁膜１４３を形成する。ここでは、第２層間絶縁膜１４３として、例えばＰＴＥＯＳを２０００［Å］程度堆積させる。そして、強誘電体キャパシタ１２０の上部電極上から第２層間絶縁膜１４３と水素バリア膜１２９とを除去し、コンタクトホールＨを形成する。このコンタクトホールＨの形成は、フォトリソグラフィ技術とエッチング技術とを用いて行う。そして、このコンタクトホールＨを形成した後で、強誘電体キャパシタ１２０の特性を回復させるために、ウエーハ１０１に酸素アニールを施す。
【００４８】
次に、スパッタリングにより、局所配線用の窒化チタン膜と、イリジウム膜とをウエーハ１の上方全面に順次成膜する。そして、図４（Ｃ）に示すように、この窒化チタン膜１３１とイリジウム膜１３３とを所定形状にパターニングする。即ち、図２（Ａ）に示したように、窒化チタン膜とイリジウム膜１３３とを、少なくともコンタクトホールＨから露出した強誘電体キャパシタ１２０の上部電極と接続できる程度の配線幅に形成する。この窒化チタン膜１３１とイリジウム膜１３３のパターニングは、フォトリソグラフィ技術とエッチング技術とを用いて一括で行う。
【００４９】
次に、ウエーハ１０１上の全面に局所配線用の酸化イリジウム膜を成膜する。この酸化イリジウムの成膜は、例えばスパッタリングにより行う。そして、フォトリソグラフィ技術とドライエッチング技術とを用いて、酸化イリジウムを所定形状にパターニングする。即ち、図２（Ｂ）に示したように、パターニング後の窒化チタン膜とイリジウム膜１３３とを覆い、かつ水素バリア膜１２９の上方を完全に覆うような形状に酸化イリジウム１３５を加工する。このようにして、図５（Ａ）に示す局所配線１３０を完成させる。
【００５０】
次に、局所配線１３０の形成により強誘電体キャパシタ１２０が受けたエッチングダメージを回復させるため、ウエーハ１０１に酸素アニールを施す。この酸素アニール工程では、酸化イリジウム膜１３５により窒化チタン膜１３１及びイリジウム膜１３３は覆われているので、これら窒化チタン膜１３１の酸化は防止される。
【００５１】
次に、図５（Ｂ）に示すように、局所配線１３０が形成されたウエーハ１０１の上方全面に第３層間絶縁膜１４５を形成する。例えば、まずウエーハ１０１の上方全面にＰＴＥＯＳを成膜し、次にＯ３ＴＥＯＳを成膜し、その後、ＰＴＥＯＳを成膜する。このようにして、例えば３層のＴＥＯＳからなる第３層間絶縁膜１４５を形成する。なお、第３層間絶縁膜１４５を構成する各膜の膜厚は、当該第３層間絶縁膜１４５にボイドを発生させないようそれぞれ調整する必要がある。第３層間絶縁膜１４５を形成した後で、この第３層間絶縁膜１４５の表面にＣＭＰ処理を施し当該表面を平坦化する。
【００５２】
次に、局所配線１３０と、アルミ配線１８０（図１参照）とを導通させるために、図５（Ｃ）に示すように、強誘電体キャパシタ１２０側方の局所配線１３０上にコンタクトホールｈを形成する。即ち、まず、コンタクトホールｈを形成する部位の第３層間絶縁膜１４５のみをエッチングし、酸化イリジウム膜１３５を底面とする開口部を形成する。次に、第３層間絶縁膜１４５等に生じたダメージを回復させるため、ウエーハ１０１に酸素アニールを施す。その後、開口部底面の酸化イリジウム膜１３５を除去して、イリジウム膜１３３を底面とするコンタクトホールｈを形成する。酸化イリジウム膜１３５の除去は、フォトリソグラフィ技術とドライエッチング技術とを用いて行う。
【００５３】
コンタクトホールｈの底面を酸化イリジウム膜１３５でなく、イリジウム膜１３３とする理由は、酸化イリジウム膜１３５と、次の工程で形成するシードレイヤ（Ｔｉ／ＴｉＮ）との接触を防ぐためである。即ち、仮に、酸化イリジウム膜１３５上に上記のシードレイヤを形成した場合には、Ｔｉが酸化されてしまい、局所配線１３０と第２プラグ電極１７０（図１参照。）との接触抵抗が増大してしまう。この第１実施形態では、この接触抵抗の増大を防ぐ目的で、コンタクトホールｈの底面から酸化イリジウム１３５を除去する。
【００５４】
コンタクトホールｈを形成した後で、シードレイヤであるＴｉ膜１７１／ＴｉＮ膜１７３（Ｔｉ膜１７１が下層であり、ＴｉＮ膜１７３が上層である。図１参照。）をウエーハ１０１上の全面に堆積する。このＴｉ／ＴｉＮの堆積は、例えばスパッタリングにより行う。次に、Ｔｉ／ＴｉＮを堆積した後で、ウエーハ１０１上の全面にＷ膜１７５（図１参照。）を堆積する。このＷ膜の堆積は、例えばＣＶＤにより行う。そして、このＷ膜と、ＴｉＮ膜と、Ｔｉ膜とにＣＭＰ処理、又はエッチバック処理を連続的に施して、第２プラグ電極１７０を形成する。
【００５５】
第２プラグ電極１７０を形成した後で、この第２プラグ電極１７０上及び第３層間絶縁膜１４５上に、Ｔｉ膜１８１と、ＴｉＮ膜１８３と、Ａｌ膜１８５と（いずれも図１参照。）を堆積させる。これらの膜の堆積は、例えばスパッタリングにより行う。
【００５６】
次に、フォトリソグラフィ技術とドライエッチング技術とを用いて、これらＡｌ膜等を所定形状にパターニングすることにより、第２プラグ電極１７０上から第３層間絶縁膜１４５上にかけてアルミ配線１８０（図１参照。）を形成する。その後、このアルミ配線が形成された第３層間絶縁膜１４５上の全面に図示しないＮＳＧや、ＰＴＥＯＳ等を順次堆積させる。これらＮＳＧや、ＰＴＥＯＳ等の堆積は、例えばＣＶＤにより行う。さらに、設計されたアルミ配線の積層数に応じて、コンタクトホール（ビアホール）の形成工程と、アルミ配線の形成工程と、ＮＳＧ等の成膜工程とを繰り返し、最後にパッシベーションとしてシリコン室化膜等を堆積する。このようにして、強誘電体メモリ１００を完成させる。
【００５７】
この第１実施形態では、シリコン基板（ウエーハ）１０１が本発明の基板に対応し、強誘電体キャパシタ１２０が本発明の所定の素子に対応し、この強誘電体キャパシタ１２０の上面、即ち上部電極１２６が本発明の素子の上面に対応している。また、第２層間絶縁膜１４３が本発明の絶縁膜に対応し、コンタクトホールＨが本発明の開口部に対応している。さらに、窒化チタン（ＴｉＮ）膜１３１が本発明の金属膜又は金属化合物膜に対応し、イリジウム（Ｉｒ）膜１３３が本発明のイリジウム膜に対応している。また、酸化イリジウム（ＩｒＯｘ）膜１３５が本発明の酸化イリジウム膜に対応し、局所配線１３０が本発明の配線パターンに対応している。そして、水素バリア膜１２９が本発明の水素バリア膜に対応している。
（２）第２実施形態
上述の第１実施形態では、窒化チタン（ＴｉＮ）膜１３１と、イリジウム（Ｉｒ）膜１３３と、酸化イリジウム（ＩｒＯｘ）膜１３５とからなる局所配線１３０上にＷ等からなる第２プラグ電極１７０を形成する場合について説明した。しかしながら、局所配線１３０とプラグ電極との接続関係はこれに限られることはなく、例えば、局所配線１３０の下側にプラグ電極が接続していても良い。
【００５８】
図６（Ａ）〜図９は第２実施形態に係る強誘電体メモリ２００の製造方法を示す工程図である。この第２実施形態では、局所配線１３０の下側にプラグ電極とのコンタクトを取る例を示す。
【００５９】
まず始めに、図６（Ａ）に示すように、シリコン基板（ウエーハ）２０１に選択用のＭＯＳトランジスタ５０を複数個形成する。次に、これらのＭＯＳトランジスタ５０が形成されたウエーハ２０１上に第１層間絶縁膜２４１を成膜して、ＭＯＳトランジスタ５０を覆う。この第１層間絶縁膜２４１は、例えばＢＰＳＧ又はＮＳＧ、或いはＰＴＥＯＳ等のシリコン酸化膜であり、ＣＶＤにより１．０［μｍ］以上の厚さに形成する。
【００６０】
次に、この第１層間絶縁膜２４１の表面をＣＭＰ処理により平坦化する。そして、この平坦化された第１層間絶縁膜２４１に、後で形成する強誘電体キャパシタとＭＯＳトランジスタ５０とを導通させるためのコンタクトホールを形成する。これらのコンタクトホールの形成は、例えばフォトリソグラフィ技術とドライエッチング技術とを用いて行う。
【００６１】
次に、第１プラグ電極のシードレイヤとして、Ｔｉ膜２１１／ＴｉＮ膜２１３（Ｔｉ膜２１１が下層であり、ＴｉＮ膜２１３が上層である。）をウエーハ２０１上の全面に堆積する。このＴｉ膜２１１／ＴｉＮ膜２１３の堆積は、例えばスパッタリングにより行う。次に、Ｔｉ膜２１１／ＴｉＮ膜２１３を堆積した後で、ウエーハ２０１上の全面にＷ膜２１５を堆積する。このＷ膜２１５の堆積は、例えばＣＶＤにより行う。次に、Ｗ膜２１５と、ＴｉＮ膜２１３と、Ｔｉ膜２１１とにＣＭＰ処理、又はエッチバック処理を連続的に施して、コンタクトホール内にＷ等からなる第１プラグ電極２１０を形成する。
【００６２】
次に、第１プラグ電極２１０が形成されたウエーハ２０１の上方全面にＴｉＮ膜２４２を堆積する。そして、フォトリソグラフィ技術とドライエッチング技術とを用いて、このＴｉＮ２４２を選択的にエッチングし、第１プラグ電極２１０の上面と、その周辺の第１層間絶縁膜２４１上だけにＴｉＮを残す。
【００６３】
次に、図６（Ｂ）に示すように、ウエーハ２０１の上方全面にシリコン酸化膜２４３と、シリコン窒化膜２４５と、シリコン酸化膜２４６とからなる３層構造の第２層間絶縁膜２５０を形成する。この第２層間絶縁膜２５０の形成は例えばＣＶＤにより行う。そして、この第２層間絶縁膜２５０の表面をＣＭＰ処理により平坦化する。この第２層間絶縁膜２５０にシリコン窒化膜２４５を入れる理由は、以降のアニール工程で、第１プラグ電極２１０の酸化を防止するためである。
【００６４】
次に、一方（図６（Ｂ）の左側）の第１プラグ電極２１０上方の第２層間絶縁膜２５０にコンタクトホールを形成する。このコンタクトホールの形成は、フォトリソグラフィ技術とドライエッチング技術とを用いて行う。さらに、このコンタクトホール内に形成する第２プラグ電極のシードレイヤとして、Ｔｉ膜２６１／ＴｉＮ膜２６３（Ｔｉ膜２６１が下層であり、ＴｉＮ膜２６３が上層である。）をウエーハ２０１上の全面に堆積する。
【００６５】
このＴｉ膜２６１／ＴｉＮ膜２６３の堆積は、例えばスパッタリングにより行う。そして、Ｔｉ膜２６１／ＴｉＮ膜２６３を堆積した後で、ウエーハ２０１上の全面にＷ膜２６５を堆積する。このＷ膜２６５の堆積は、例えばＣＶＤにより行う。その後、Ｗ膜２６５と、ＴｉＮ膜２６３と、Ｔｉ膜２６１とにＣＭＰ処理、又はエッチバック処理を施して、図６（Ｂ）に示すように、第２層間絶縁膜２５０に設けられたコンタクトホール内に第２プラグ電極２６０を形成する。
【００６６】
次に、第２プラグ電極２６０が形成されたウエーハ２０１上の全面にＴｉＡｌＮ膜を堆積する。このＴｉＡｌＮ膜の堆積は、例えばスパッタリングにより行う。このＴｉＡｌＮ膜は、Ｗ等からなる第２プラグ電極２６０の酸化を防止するための膜である。さらに、このＴｉＡｌＮ膜上に、酸化防止に効果のあるＩｒ膜と、ＩｒＯｘ膜とを連続スパッタリングにより形成する。そして、ＩｒＯｘ膜上に下部電極用のＰｔ膜を堆積する。このＰｔ膜の堆積は、例えばスパッタリングにより行う。
【００６７】
次に、ＰＺＴ又はＳＢＴ等の強誘電体膜をゾルーゲル法、スパッタリング、又はＭＯＣＶＤ等により所望の膜厚を形成させる。そして、この強誘電体膜上の全面に上部電極用のＰｔ膜をスパッタリングにより形成する。次に、この上部電極用のＰｔ膜を形成したウエーハ２０１にランプアニール処理を施す。このランプアニールの熱処理条件は、例えば温度は５００〜７００［℃］、処理時間は約５分間、アニール雰囲気はＯ２雰囲気である。このランプアニールにより、ＰＺＴ又はＳＢＴ等の強誘電体膜を結晶化させる。
【００６８】
次に、上部電極用のＰｔ膜上に強誘電体キャパシタの形成領域のみを覆うようなレジストパターンを形成する。そして、このレジストパターンをマスクに上記の６つの層、即ち、図７（Ａ）に示すように、上部電極用のＰｔ膜２２６と、強誘電体膜２２５と、下部電極用のＰｔ膜２２４と、ＩｒＯｘ膜２２３と、Ｉｒ膜２２２と、ＴｉＡｌＮ膜２２１とを一括でドライエッチングする。これにより、図７（Ａ）に示すように、上記６つの層からなる強誘電体キャパシタ２２０を形成する。
【００６９】
なお、上記６つの層のドライエッチングにおいて、図示しないレジストパターンのみでエッチングできない場合には、第１実施形態と同様、シリコン酸化膜、又はメタル膜等からなるハードマスクをレジストパターンの代替として使用してもよい。また、このドライエッチングでは、第２プラグ電極２６０の上面をＴｉＡｌＮ膜２２１下から露出させないように注意する。その理由は、第１実施形態と同様、第２プラグ電極の酸化による体積膨張を防ぎ、強誘電体キャパシタの破壊を防ぐためである。
【００７０】
次に、図７（Ａ）に示すように、強誘電体キャパシタ２２０を形成した後で、強誘電体膜２２５を更に結晶化させるために、５００〜７００［℃］の範囲で約５分間、Ｏ２雰囲気でウエーハ２０１にランプアニール処理を施す。その後、スパッタリングもしくはＣＶＤにより、ウエーハ２０１の上方全面にＡｌ２Ｏ３等の水素バリア膜を１０００［Å］以上成膜する。ここで、この水素バリア膜はなるべく厚いほうが好ましい。
【００７１】
次に、図７（Ｂ）に示すように、強誘電体キャパシタ２２０の上面と側面とに水素バリア膜２２９を残し、それ以外の部分に形成された水素バリア膜をウエーハ上から除去する。この水素バリア膜２２９の選択的除去は、フォトリソグラフィ技術とエッチング技術とを用いて行う。なお、この水素バリア膜２２９の選択的除去工程では、水素バリア膜２２９下から強誘電体キャパシタ２２０を露出させないように注意する。その理由は、第１実施形態と同様、強誘電体キャパシタ２２０に水素バリア膜２２９下から露出した部分があると、その露出部分から水素が拡散し、強誘電体キャパシタ２２０の特性が著しく劣化してしまうおそれがあるからである。
【００７２】
次に、水素バリア膜２２９が選択的に除去されたウエーハ２０１の上方全面に第３層間絶縁膜２５１を形成する。ここでは、第３層間絶縁膜２５１として、例えばＰＴＥＯＳを２０００［Å］程度堆積させる。
【００７３】
次に、強誘電体キャパシタ２２０の上部電極と、ウエーハ２０１上に形成されたＭＯＳトランジスタ５０とのコンタクトを取るために、図８（Ａ）に示すように、例えば２つのコンタクトホールＨ´、ｈ´を形成する。即ち、まず始めに、強誘電体キャパシタ２２０の上部電極上の第３層間絶縁膜２５１と水素バリア膜２２９とをドライエッチングにより除去し、コンタクトホールＨ´を形成する。次に、ドライエッチングにより損なわれた強誘電体キャパシタの特性を回復させるために、ウエーハ２０１に酸素アニールを施す。
【００７４】
次に、他方（図８（Ａ）の右側）の第１プラグ電極２１０上の第３層間絶縁膜２５１と第２層間絶縁膜２５０とをエッチングして、コンタクトホールを形成する。このコンタクトホールの形成工程では、例えば第３層間絶縁膜２５１と第２層間絶縁膜２５０とを合わせて数千［Å］程度ウエットエッチングしたあと、残膜をドライエッチングし、開口側の側壁がテーパ状のコンタクトホールｈ´を形成する。
【００７５】
次に、スパッタリングにより、局所配線用の窒化チタン膜と、イリジウム膜とを順次成膜する。そして、図８（Ｂ）に示すように、窒化チタン膜２３１とイリジウム膜２３３とを所定形状にパターニングする。即ち、図１０（Ａ）に示すように、この窒化チタン膜とイリジウム膜２３３とを同一形状に形成し、かつ、これら両膜の配線幅を少なくともコンタクトホールから露出した強誘電体キャパシタの上部電極と、第２プラグ電極の上面とにそれぞれ接続できる程度の大きさに形成する。この窒化チタン膜とイリジウム膜２３３のパターニングは、フォトリソグラフィ技術とエッチング技術とを用いて行う。
【００７６】
次に、図８（Ｂ）において、ウエーハ２０１上の全面に局所配線用の酸化イリジウム膜を成膜する。この酸化イリジウムの成膜は、例えばスパッタリングにより行う。そして、フォトリソグラフィ技術とドライエッチング技術とを用いて、酸化イリジウムを所定形状にパターニングする。即ち、図１０（Ｂ）に示すように、パターニング後の窒化チタン膜とイリジウム膜２３３とを覆い、かつ水素バリア膜２２９の上方を完全に覆うような形状に酸化イリジウムを加工する。このようにして、図９に示すように、窒化チタン膜２３１と、イリジウム膜２３３と、酸化イリジウム膜２３５とからなる局所配線２３０を完成させる。
【００７７】
次に、局所配線２３０の形成により強誘電体キャパシタ２２０が受けたエッチングダメージを回復させるため、ウエーハ２０１に酸素アニールを施す。この酸素アニール工程では、窒化チタン２３１膜及びイリジウム膜２３３は酸化イリジウム膜２３５で覆われているので、これら窒化チタン膜２３１の酸化は防止される。
【００７８】
これ以降の工程は、第１実施形態と同様である。即ち、この局所配線２３０上に図示しない層間絶縁膜と、アルミ配線とを、その設計に従って１層又は２層以上積層し、半導体装置２００を完成させる。
【００７９】
このように、本発明の第２実施形態に係る強誘電体メモリ２００によれば、第１実施形態で説明した強誘電体メモリ１００と同様に、局所配線２３０はその下側から窒化チタン膜２３１からなる第１層と、イリジウム膜２３３からなる第２層と、酸化イリジウム膜２３５からなる第３層とで構成されている。従って、強誘電体メモリ２００の製造工程で、窒化チタン膜２３１の意図しない酸化を防ぐことができ、局所配線２３０の抵抗を安定化することができる。
【００８０】
また、強誘電体キャパシタ２２０は、水素バリア機能を持った酸化イリジウム膜２３５によってその上方が覆われ、かつ、Ａｌ２Ｏ３からなる水素バリア膜２２９によってその側方が覆われている。これにより、従来の強誘電体メモリ等と比べて、強誘電体膜への水素の拡散をより防ぐことができ、強誘電体キャパシタが受ける水素ダメージを低減することができる。
【００８１】
この第２実施形態では、シリコン基板（ウエーハ）２０１が本発明の基板に対応し、強誘電体キャパシタ２２０が本発明の所定の素子に対応し、この強誘電体キャパシタ２２０の上面、即ち上部電極２２６が本発明の素子の上面に対応している。また、第３層間絶縁膜１５１が本発明の絶縁膜に対応し、コンタクトホールＨ´が本発明の開口部に対応している。さらに、窒化チタン（ＴｉＮ）膜２３１が本発明の金属膜又は金属化合物膜に対応し、イリジウム（Ｉｒ）膜２３３が本発明のイリジウム膜に対応している。また、酸化イリジウム（ＩｒＯｘ）膜２３５が本発明の酸化イリジウム膜に対応し、局所配線２３０が本発明の配線パターンに対応している。そして、水素バリア膜２２９が本発明の水素バリア膜に対応している。
【図面の簡単な説明】
【００８２】
【図１】第１実施形態に係る強誘電体メモリ１００の構成例を示す断面図。
【図２】第１実施形態に係る局所配線１３０の平面形状を示す図。
【図３】強誘電体メモリ１００の製造方法（その１）を示す工程図。
【図４】強誘電体メモリ１００の製造方法（その２）を示す工程図。
【図５】強誘電体メモリ１００の製造方法（その３）を示す工程図。
【図６】第２実施形態に係る強誘電体メモリ２００の製造方法（その１）を示す工程図。
【図７】強誘電体メモリ２００の製造方法（その２）を示す工程図。
【図８】強誘電体メモリ２００の製造方法（その３）を示す工程図。
【図９】強誘電体メモリ２００の製造方法（その４）を示す工程図。
【図１０】第２実施形態に係る局所配線２３０の平面形状を示す図。
【符号の説明】
【００８３】
５０  ＭＯＳトランジスタ、１００、２００  強誘電体メモリ、１０１、２０１  シリコン基板（ウエーハ）、１２０、２２０  強誘電体キャパシタ、１２９、２２９  水素バリア膜、１３０、２３０  局所配線、１３１、２３１  窒化チタン（ＴｉＮ）膜、１３３、２３３  イリジウム（Ｉｒ）膜、１３５、２３５  酸化イリジウム（ＩｒＯｘ）膜、１４１、２４１  第１層間絶縁膜、１４３、２５０  第２層間絶縁膜、１４５、２５１  第３層間絶縁膜、Ｈ、Ｈ´、ｈ、ｈ´  コンタクトホール
【図１】
2005217203.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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