(57)【要約】 【課題】  同期クロックの観点より急激な電流変化を抑えることができる半導体装置を提供する。【解決手段】  半導体装置１は、クロックパルス発生回路３と前記クロックパルス発生回路から出力されるクロック信号ＣＬＫｉを入力して動作される回路モジュール２とを有し、前記クロックパルス発生回路は、パワーオンリセット期間又はスタンバイ状態から復帰するときに段階的に前記クロック信号の周波数を低周波から高周波に変更する。これにより、パワーオンリセット期間又はスタンバイ状態から復帰するときに電源電流が急激に増大するのを抑止することができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
クロックパルス発生回路と前記クロックパルス発生回路から出力されるクロック信号を入力して動作される回路モジュールとを有する半導体装置であって、
前記クロックパルス発生回路は、パワーオンリセット期間又はスタンバイ状態から復帰するとき、前記クロック信号の周波数を段階的に低周波から高周波に変更する半導体装置。
【請求項２】
前記クロックパルス発生回路は、パワーダウン又はスタンバイ状態へ移行するとき、前記クロック信号の周波数を段階的に高周波から低周波に変更する請求項１記載の半導体装置。
【請求項３】
前記クロックパルス発生回路は、ＰＬＬ回路及び分周器を有し、
前記分周器は複数の分周回路と、前記分周回路の出力を選択する選択回路と、前記選択回路を制御する周波数制御回路とを有し、
前記周波数制御回路は、前記パワーオンリセット期間又はスタンバイ状態から復帰するとき、前記選択回路による前記分周回路の出力選択状態を切換え制御して、前記クロック信号の周波数を段階的に低周波から高周波に変更する請求項１記載の半導体装置。
【請求項４】
前記周波数制御回路は更に、パワーダウン又はスタンバイ状態へ移行するとき、前記選択回路による前記分周回路の出力選択状態を切換え制御して、前記クロック信号の周波数を段階的に高周波から低周波に変更する請求項３記載の半導体装置。
【請求項５】
前記周波数制御回路は、半導体装置の外部から供給されるリセット信号を入力し、リセット信号によるリセット解除の指示に応答して、前記クロック信号の周波数を段階的に低周波から高周波に変更する処理を完了し、その後、内部のリセット解除を行なう請求項４記載の半導体装置。
【請求項６】
前記周波数制御回路は、スタンバイ信号を入力し、前記スタンバイ信号によるスタンバイ状態への指示に応答して、前記クロック信号の周波数を段階的に高周波から低周波に変更する処理を完了し、その後、前記回路モジュールへのクロック信号の供給を停止する請求項４記載の半導体装置。
【請求項７】
前記周波数制御回路は、パワーダウン信号を入力し、前記パワーダウン信号によるパワーダウン状態への指示に応答して、前記クロック信号の周波数を段階的に高周波から低周波に変更する処理を完了し、その後、パワーダウンを行なう請求項４記載の半導体装置。
【請求項８】
前記回路モジュールは中央処理装置を含む請求項１記載の半導体装置。
【請求項９】
前記回路モジュールは更に、シンクロナスＤＲＡＭコントローラ、表示コントローラ及び描画コントローラを含む請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックパルス発生回路を有する半導体装置、特に低電圧動作で電力消費の比較的大きな半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１には電源投入によるマイクロコンピュータのパワーオンリセットについて記載が有る。特許文献２にはマイクロコンピュータにおいて周波数可変のクロック発生回路について記載が有り、周波数と共に動作電圧を変更するとき、クロック信号周波数と動作電圧を大きくするとき動作電圧を大きくするのに先立って周波数が高くされるような状態を抑制して誤動作を防止しようとする。特許文献３にはマイクロプロセッサへのクロック供給と周辺回路へのクロック供給が同時に発生することによる消費電力の増大に鑑みて、双方の動作を完全に時分割とすることが記載される。
【０００３】
【特許文献１】特開平５−３３３９６３号公報
【特許文献２】特開平７−２８７６９９号公報
【特許文献３】特開平９−２３１１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体装置の低消費電力化により電源電圧の低電圧化が進む中で、システムオンチップ（ＳＯＣ）化などによる物理的規模の増大や高機能化などにより消費電力は益々増大する傾向に有り、本発明者は、パワーオン或いはスタンバイ解除のとき急激で大きな電流変化を伴うようになれば、システム電源の安定化を図るのが難しくなることを見出した。例えば、ＣＰＵと共にシンクロナスメモリコントローラやグラフィックコントローラなどのクロック同期動作される多数の回路モジュールを搭載したマイクロコントローラにおいて、パワーオンリセットやスタンバイ解除のとき、電源立ち上げ等に追従して各回路モジュールにクロックが一斉に供給開始されると、瞬時に数百ミリアンペアまで消費電流が変化する。このような急激な消費電流の増大に対して低電圧電源では電流供給能力が追従できず電源電圧に大幅なアンダーシュートを生ずる虞がある。また、パワーダウンやスタンバイが指示されて電源又はクロックの供給が急激に停止されると、今度は逆に、定格を超えるような電圧のオーバーシュートを生ずることにもなる。このように、低電圧動作され急激な電流変化を伴うことが予想される半導体装置を使用する場合にはシステム電源の安定化を図ることが難しいと考えられる。半導体装置の消費電力に関するそのような着眼は前記何れの特許文献にも記載はない。
【０００５】
本発明の目的は、同期クロックの観点より急激な電流変化を抑えることができる半導体装置を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、半導体装置は、クロックパルス発生回路と前記クロックパルス発生回路から出力されるクロック信号を入力して動作される回路モジュールとを有し、前記クロックパルス発生回路は、パワーオンリセット期間又はスタンバイ状態から復帰するときに段階的に前記クロック信号の周波数を低周波から高周波に変更する。これにより、パワーオンリセット期間又はスタンバイ状態から復帰するときに電源電流が急激に増大するのを抑止することができる。
【０００９】
更にまた、前記クロックパルス発生回路は、パワーダウン又はスタンバイ状態へ移行するとき、前記回路モジュールに供給されるクロック信号の周波数を段階的に高周波から低周波に変更する。これにより、パワーダウン又はスタンバイ状態へ移行するとき、電源電流が急激に減少するのを抑止することができる。
【００１０】
本発明の具体的な形態では、前記クロックパルス発生回路は、ＰＬＬ回路及び分周器を有し、前記分周器は複数の分周回路と、分周回路の出力を選択する選択回路と、前記選択回路を制御する周波数制御回路とを有する。このとき、前記周波数制御回路は、前記パワーオンリセット期間又はスタンバイ状態から復帰するとき、前記選択回路による前記分周回路の出力選択状態を切換え制御して、前記クロック信号の周波数を段階的に低周波から高周波に変更する。また、前記周波数制御回路は更に、パワーダウン又はスタンバイ状態へ移行するとき、前記選択回路による前記分周回路の出力選択状態を切換え制御して、前記クロック信号の周波数を段階的に高周波から低周波に変更する。
【００１１】
本発明の更に具体的な形態では、前記周波数制御回路は、半導体装置の外部から供給されるリセット信号を入力し、リセット信号によるリセット解除の指示に応答して、前記クロック信号の周波数を段階的に低周波から高周波に変更する処理を完了し、その後に内部のリセット解除を行なう。同様に、前記周波数制御回路は、スタンバイ信号を入力し、前記スタンバイ信号によるスタンバイ状態への指示に応答して、前記クロック信号の周波数を段階的に高周波から低周波に変更する処理を完了し、その後に前記回路モジュールへのクロック信号の供給を停止する。また、前記周波数制御回路は、パワーダウン信号を入力し、前記パワーダウン信号によるパワーダウン状態への指示に応答して、前記クロック信号の周波数を段階的に高周波から低周波に変更する処理を完了し、その後にパワーダウンを行なう。
【００１２】
本発明の更に別の具体的な形態では、前記回路モジュールは中央処理装置を含む。また、前記回路モジュールは更に、シンクロナスＤＲＡＭコントローラ、表示コントローラ及び描画コントローラを含む。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１４】
パワーオンリセット又はスタンバイ状態を解除するとき、或いはパワーダウン又はスタンバイ状態へ移行するとき、クロック信号の周波数を段階的に変えるから、急激な電流変化を抑えることができる。これにより、半導体装置を用いるシステム側で電源の安定化が図り易くなる。
【発明を実施するための最良の形態】
【００１５】
図１には本発明の一例に係る画像処理プロセッサが例示される。同図に示される画像処理プロセッサ１は、特に制限されないが、相補型ＭＯＳ（ＣＭＯＳ）集積回路製造技術により、単結晶シリコンなどの１個の半導体基板（半導体チップ）に形成され、例えばカーナビゲーションに必要な画像処理および音声処理機能、並びにＤＤＲ−ＳＤＲＡＭインタフェース等を備える。
【００１６】
画像処理プロセッサ１は、プロセッサコア２及びクロック発生回路（ＣＰＧ）３を有し、プロセッサコア２が接続するスーパーハイウェイバス（ＳＨＢ）４にはバスブリッジ回路（ＢＢＲＧ）５、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）６、３次元画像の描画処理などの３次元画像処理を行う３Ｄエンジン（３ＤＧＦＣ）７、ＲＡＭ８、割り込みコントローラ（ＩＮＴＣＦ）９及びＤＤＲ―ＳＤＲＡＭメモリコントローラ（ＮＣＥＭＩ）１０が接続される。プロセッサコア２は、フェッチした命令を実行する中央処理装置（ＣＰＵ）１１、浮動小数点演算ユニット（ＦＰＵ）１２及びキャッシュ／メモリマネージメント（ＣＡＣＨ／ＭＭＵ）１３を有する。前記ＤＤＲ―ＳＤＲＡＭメモリコントローラ（ＮＣＥＭＩ）１０に接続される図示を省略するＤＤＲ―ＳＤＲＡＭはＣＰＵ１１のメインメモリ又はフレームバッファ等に利用される。前記バスブリッジ回路５には、第１周辺バス（ＰＢＦ）２１、第２周辺バス（ＰＢＳ）２２及び外部バス（ＥＸＢ）２３が接続される。３Ｄエンジン７は３Ｄバス（３ＤＢ）２４を介してＤＤＲ―ＳＤＲＡＭメモリコントローラ（ＮＣＥＭＩ）１０に接続される。ＤＤＲ−ＳＤＲＡＭメモリコントローラ（ＮＣＥＭＩ）１０には更にグラフィックバス（ＧＦＢ）２０が接続される。
【００１７】
前記スーパーハイウェイバス４はマルチマスターバス若しくはスプリットトランザクション型のバスとされる。スーパーハイウェイバス４に接続する夫々の回路モジュールはマスターポートとスレーブポートを独立に有しており、自回路モジュールからのリード／ライトの転送要求はマスターポートから命令として発行し、他回路モジュールからの転送要求はバス調停回路での調停を経た結果、スレーブポートに転送要求として通知され、バストランザクションが実行される。バス調停回路は特に図示はしないがスーパーハイウェイバス４の途中に配置されている。このマルチマスターバス制御方式により、スーパーハイウェイバス４はそれに接続される回路モジュール間の全ての組み合わせの転送が可能にされる。例えばＣＰＵ１１とＤＭＡＣ６、バスブリッジ回路５とＮＣＥＭＩ１０、バスブリッジ回路５とＣＰＵ１１、の間の転送等が可能である。
【００１８】
前記３Ｄバス２４に接続される３ＤＧＦＣ７はスーパーハイウェイバス４を介してＣＰＵ１１から３Ｄ描画コマンドなどの画像処理コマンドを受取って３Ｄ描画処理を行う。描画はＮＣＥＭＩ１０を介して図示を省略する前記ＤＤＲ−ＳＤＲＡＭのフレームバッファ領域に対して行なわれる。
【００１９】
グラフィックバス２０には、２次元画像処理を行なう２Ｄエンジン（２ＤＧＦＣ）３０、表示制御回路（ＤＵ）３１、シリアルインタフェース回路（ＩＥＥＥ１３９４）３２、色空間変換ユニット（ＹＵＶ）３３、ＡＴアタッチメントパケットインタフェース回路（ＡＴＡＰＩ）３４、ビデオ信号入力回路（ＶＩＮ）３５、ユニバーサル・シリアル・バス・ファンクションコントローラ（ＵＳＢ）３６が接続される。表示制御回路３１はフレームバッファ領域に描画された画像データを順次読み出、ラスタスキャン型のディスプレイに表示タイミングに同期させて出力する制御を行う。ビデオ信号入力回路３５はディジタルビデオ信号を入力する。ＡＴＡＰＩ３４はハードディスクドライブ、ＤＶＤ又はＣＤ−ＲＯＭドライブ等のディスクドライブ装置とのインタフェース制御を行う。
【００２０】
グラフィックバス２０はスーパーハイウェイバス４と同様にマルチマスターバスとされるが、バスのソース、デスティネーションの一方は必ずＤＤＲ−ＳＤＲＡＭメモリコントローラ１０になっている。すなわち、バスブリッジ回路５、２ＤＧＦＣ３０、ＤＵ３１、シリアルインタフェース回路３２、ＹＵＶ３３、ＡＴＡＰＩ３４、ＶＩＮ３５、ＵＳＢ３６はＤＤＲ−ＳＤＲＡＭインタフェース１０を介してＤＤＲ−ＳＤＲＡＭとの間の転送のみを行う。それら画像系の回路モジュール３０などは自回路ブロックで画像処理を行った後にはＤＤＲ−ＳＤＲＡＭに一旦データを格納する必要があるか、或いはＤＤＲ−ＳＤＲＡＭのデータをＤＵ３１に転送する必要があり、全ての転送は必ずＤＤＲ−ＳＤＲＡＭコントローラ１０を経由する構成になっている。
【００２１】
第１周辺バス２１には前記ＩＮＴＣ３７、２ＤＧＦＣ３０、ＤＵ３１、シリアルインタフェース回路３２が接続される。
【００２２】
第２周辺バス２２には、調歩同期シリアルコミュニケーションインタフェース回路（ＳＣＩＦ）４０、パルス幅変更タイマ（ＰＷＭ）４１、ＩＥＣ６０９５８オーディオコントローラ（ＳＰＤＩＦ）４２、ソースレートコンバータ（ＳＲＣ）４３、ＧＰＳ（Global Positioning System）サーチ／トラッキングエンジン（ＧＰＳ）４４、前記クロック発生回路３、及びその他の周辺回路（ＯＰＨ）が接続される。
【００２３】
前記第１周辺バス２１及び第２周辺バス２２はシングルマスターの３２ビットバスであり、バスブリッジ回路５がバスマスターになっている。
【００２４】
前記ＣＰＵ１１は例えば３２ビットＣＰＵでありデータ処理単位は３２ビットとされる。このＣＰＵ１１は１サイクルで複数の命令を発行するスーパースカラ構造を有することにより、動作周波数の約２倍の命令処理実行能力を有する。即ち、ＣＰＵ１１は所謂２ウェイ・スーパースカラ構造を有する。これに呼応して前記スーパーハイウェイバス４は６４ビットバスとされる。したがって、ＣＰＵ１１は並行に２命令を実行して夫々３２ビットのデータを２組用意し、用意された合計６４ビットの２組のデータを１バスサイクルでスーパーハイウェイバス４へ転送可能である。また、ＣＰＵ１１は１バスサイクルでスーパーハイウェイバス４から６４ビットのデータをリードし、リードした下位３２ビットと上位３２ビットを別々に並行して演算処理することも可能にされる。
【００２５】
図２にはクロック発生回路３の具体例が示される。図３にはクロック発生回路３の分周回路とクロック選択回路の詳細を例示する。
【００２６】
クロック発生回路３は発振回路５２と制御部５３に大別される。発振回路５２は、ＰＬＬ回路５０、セレクタ５４、分周回路５５、クロック選択回路５６、出力ゲート５７、ＰＬＬ回路５８及びセレクタ５９から成る。ＰＬＬ回路５０は、外部端子ＸＴＡＬとＥＸＴＡＬに結合された振動子又は外部端子ＥＸＴＡＬからのクロック信号ＣＬＫｒｅｆの周波数を逓倍し、例えば２４倍する。分周回路５５は夫々分周比の異なる分周回路を複数個持つ。クロック選択回路５６は分周回路５５から出力される複数の分周クロックの中から一つを選択して出力する複数のセレクタを持つ。例えば図３に例示されるように、分周回路５５は８個の分周回路ＤＩＶ１〜ＤＩＶ８を有し、夫々の分周比は、特に制限されないが、１／２、１／４、１／６、１／８、１／１２、１／１６、１／３２、１／６４とされる。クロック選択回路５６は図３に例示されるように、分周回路ＤＩＶ１〜ＤＩＶ８の出力を選択するセレクタＳＥＬ１〜ＳＥＬ５から成り、夫々のセレクタＳＥＬ１〜ＳＥＬ５は前記分周回路ＤＩＶ１〜ＤＩＶ８の出力から１つを選択する。ＣＰＵクロックＣＫＩはプロセッサコアの動作クロック、バスクロックＣＫＳはスーパーハイウェイバス４を用いるデータ転送等の為の同期クロック、周辺モジュールクロックＣＫＰは周辺バス２１、２２に接続する回路モジュール等のための同期クロック、バスクロックＣＫＥは外部バスの同期クロック、メモリクロックＣＫＭはメモリの同期クロックである。それらクロックは図１においてＣＬＫｉで総称される。
【００２７】
出力ゲート５７は、特に制限されないが複数のＡＮＤゲートから構成され、発振制御された前記クロックＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥの出力ゲートとされる。便宜上、ＡＮＤゲートの出力もＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥと標記する。ＰＬＬ回路５８はメモリクロックＣＬＫＭを逓倍し、ＤＤＲ−ＳＤＲＡＭの同期クロックＣＫＤを生成する。尚、セレクタ５４、５９はテストモードにおいてＰＬＬ５０、５８を使用せずに外部クロックを直接用いたテストを可能にする経路選択を行なうものであり、本発明とは直接関係ない。
【００２８】
制御部５３は、周波数制御回路（ＦＲＱＣＮＴ）６０、出力制御回路（ＯＵＴＣＮＴ）６１、周波数制御レジスタ（ＦＲＱＣＲ）６２、ＰＬＬ制御レジスタ（ＰＬＬＣＲ）６３、バスインタフェース（ＢＵＳＩＦ）６４から成る。
【００２９】
周波数制御回路６０は、分周回路５５からの分周クロック６６及びＰＬＬ回路５０の出力クロックＣＬＫを受け、前記クロック選択回路５６の選択信号６８を生成する。その他に周波数制御回路６０は、リセット信号ＲＳＴ、パワーダウン信号ＰＤＮ、モード信号ＭＤｉ、スタンバイ信号ｓｔｂ、及びレジスタ６２の出力を受け、内部リセット信号ｒｓｔ、内部パワーダウン信号ｐｄｎ及び出力制御回路６１への制御信号６９を出力する。リセット信号ＲＳＴ、パワーダウン信号ＰＤＮ及びモード信号ＭＤｉは画像プロセッサに対する外部信号とされる。スタンバイ信号ｓｔｂはＣＰＵ１１がスタンバイ命令を実行することによってイネーブルにされる内部信号である。内部リセット信号ｒｓｔは内部回路の初期化指示信号である。内部パワーダウン信号ｐｄｎは電源回路に対する電源遮断指示信号である。
【００３０】
出力制御回路６１は、リセット信号ＲＳＴ、パワーダウン信号ＰＤＮ、スタンバイ信号ｓｔｂ、制御信号６９を受けて、出力ゲート５７に対するクロックＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥの出力イネーブルとディスエーブルの制御を行なう。その出力制御信号には参照符号７０が付されている。
【００３１】
周波数制御レジスタ６２では外部バスクロックＣＫＥの周波数の分周比の設定ビットのみ有効にされる。その他のクロックの周波数は周波数制御回路６０のロジックで決まる。ＰＬＬ制御レジスタ６３はＰＬＬ回路５８のオン／オフ、クロックＣＫＥの出力停止の制御ビットが有効とされる。他のクロックＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭの出力イネーブル／ディスエーブルは出力制御回路６１のロジックで決まる。レジスタ６２、６３は周辺バス２２経由でＣＰＵ１１によりアクセスされる。
【００３２】
図３に例示されるように、分周回路５５、クロック選択回路５６、及び周波数制御回路６０は分周器５１として把握する。
【００３３】
図４には画像処理プロセッサのパワーオンリセット期間又はスタンバイ状態から復帰するときの分周器の動作タイミングが例示される。
【００３４】
Ｔ１のサイクルまでは、ＰＬＬ回路５０の安定化期間であり各クロックＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥにはクロックＣＬＫｒｅｆと同一周波数のクロックが供給されている。すなわち、この例に従えば各クロックＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥには当初１／１６の分周比が選択されている。この時の消費電流値は例えば１００ｍＡ程度となる。Ｔ２のサイクルまでにＰＬＬ回路５０が安定し、クロックＣＫＭ，ＣＫＰ，ＣＫＥは所定周波数が選択される。ＣＫＩ，ＣＫＳは分周比１／８のクロック（所定クロックよりも遅いクロック）を供給する。この時の消費電流値は増えて例えば２７５ｍＡとなる。任意期間の後、Ｔ３のサイクルでクロックＣＫＳのみ分周比１／４のクロックに切り換える。この時の電流値は更に増えて例えば４５０ｍＡとなる。更に任意期間の後、Ｔ４にサイクルでクロックＣＫＳを所定の周波数に切り換える。この時の電流値は例えば６２５ｍＡとなる。最後に任意期間の後、Ｔ５にクロックＣＫＩを所定周波数のクロックに切り換える。この時の電流値は８００ｍＡとなる。各々の段階的な周波数変更時の消費電流の増加分は１７５ｍＡとなるように、クロック周波数の切り換え制御論理が設計されている。通常の電源回路においても電圧降下を１００ｍＶ以下に抑えることが可能になる。
【００３５】
ＰＬＬ回路５０の安定化は周波数制御回路６０がＰＬＬ回路５０の出力周波数を計数することで検出可能である。ＰＬＬ回路５０の出力安定化は制御信号にて出力制御回路６１に通知される。通知されるまで、出力制御回路６１は出力ゲート５７に対してクロックＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥを出力ディスエーブルに制御し、過渡段階で無駄な電流が流れない様にしている。
【００３６】
周波数制御回路６０はクロックＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥの周波数が目的周波数で安定した後、Ｔ６サイクルで内部リセット信号ｒｓｔを解除する。これ以降、画像処理プロセッサは、所定のシーケンスに従って、クロックＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥに同期したデータ処理を開始する。
【００３７】
上記動作タイミングはスタンバイ状態からの復帰（スタンバイ状態の解除）時にも同様とされる。スタンバイ状態では、特に制限されないが、出力ゲート５７によるクロックＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥの出力がディスエーブルに制御されている。スタンバイ信号ｓｔｂによりスタンバイ状態からの復帰が指示されると、周波数制御回路６０は図４と同様にクロックＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥの周波数を低周波から高周波に段階的に切り換えていく。出力制御回路６１はＰＬＬ回路５０が安定化されていることを条件に、クロックＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥの出力をイネーブルに制御する。
【００３８】
前記周波数制御回路６０は、画像処理プロセッサのパワーオンリセット期間又はスタンバイ状態から復帰するとき、前記選択回路５６による前記分周回路５５の出力選択状態を切換え制御して、前記クロック信号ＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥの周波数を段階的に低周波から高周波に変更する。これにより、パワーオンリセット又はスタンバイ状態を解除するとき、急激な電流変化を抑えることができる。このことにより、画像処理プロセッサを用いるシステム側で電源の安定化が図り易く、安価な電源回路構成で充分となる。
【００３９】
図５には段階的な周波数制御を行なわない場合のタイミングチャートを比較例として例示する。Ｔ１のサイクルまでは、ＰＬＬ回路５０の安定化期間であり各クロックＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥにはリファレンスクロックＣＬＫｒｅｆと同一周波数のクロックが供給されており、この時の消費電流値は例えば１００ｍＡ程度となる。Ｔ２のサイクルまでにＰＬＬ回路５０が安定し各モジュールへのクロック供給は瞬時に所定値に切り換えられると、電流値は８００ｍＡとなり、瞬時に７００ｍＡの消費電流が増加する。本電流増加に伴い通常の電源回路構成ではシステム上で例えば３００〜６００ｍＡ程度電源電圧が降下してしまう。画像処理プロセッサにおいてＰＬＬ回路及び各回路モジュールの動作電圧が１．２Ｖの場合、例えば最悪で５０％程度の電源電圧が降下することになり、システムの動作不安定並びにＰＬＬ回路の誤動作等が発生する。上述の段階的な周波数制御を採用しない場合に、その電圧降下を対策するには、高価な電源ＩＣ、並びに高価かつ部品寸法の大きなコンデンサをシステムの電流分布に従って配置する必要がある。また、そのような電圧降下に対して、電源が安定するまでリセットの解除を大幅に遅らすことも可能であるが長過ぎて現実的ではない。これら問題点は上述の段階的な周波数制御によって解決される。
【００４０】
図６には画像処理プロセッサのパワーダウン又はスタンバイ状態へ移行するときの分周器の動作タイミングが例示される。
【００４１】
通常動作においてクロックＣＫＩは１／２、クロックＣＫＳは１／４、クロックＣＫＭは１／８、クロックＣＫＰは１／１６、クロックＣＫＥは１／６４の分周比とされている。スタンバイ信号ｓｔｂにてスタンバイが指示されると、図４の場合とは逆に、先ずクロックＣＫＩの分周比が１／４に変化されて消費電流が６２５Ａに低減され、次いで、クロックＣＫＳの分周比が１／８に変化されて消費電流が４５０ｍＡに低減され、次いで、クロックＣＫＩの分周比が１／８に変化されて消費電流が２７５ｍＡに低減され、全てのクロックＣＫＩ、ＣＫＳ，ＣＫＭ，ＣＫＰ，ＣＫＥがリファレンスクロックＣＬＫｒｅｆの周波数にされて消費電力が１００ｍＡに低減される。この後、Ｔ６のサイクルで出力ゲート５７が閉じられて、スタンバイ状態にされる。
【００４２】
パワーダウンに移行するときもその動作タイミングは図６と同様とされ、Ｔ２のサイクルでパワーダウン信号ＰＤＮによりパワーダウンの指示が有ると、周波数制御回路６０は、その後クロックＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥの周波数を段階的に高周波から低周波に切り換え、Ｔ６のサイクルで、内部パワーダウンｐｄｎ信号にて内部電源回路（図示を省略）に動作電源遮断を指示する。
【００４３】
前記周波数制御回路６０は、画像処理プロセッサのパワーダウン又はスタンバイ状態へ移行するとき、前記選択回路５６による前記分周回路５５の出力選択状態を切換え制御して、前記クロック信号ＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥの周波数を段階的に高周波から低周波に変更する。これにより、パワーダウン又はスタンバイ状態へ移行するとき、急激な電流変化を抑えることができる。この点においても、画像処理プロセッサを用いるシステム側で電源の安定化が図り易く、安価な電源回路構成で充分となる。
【００４４】
図７には段階的な周波数制御を行なわない場合のタイミングチャートを比較例として例示する。Ｔ６のサイクルでスタンバイに移行すると、各クロックはレベル固定（ローレベルまたはハイレベル）とされ、例えば通常動作時に８００ｍＡ消費されていた電流が瞬時に０．５ｍＡに変化する。この電流現象に伴い通常の電源回路構成ではシステム上で例えば３００〜６００ｍＡ程度電源電圧が上昇し、動作電圧が１．２Ｖの場合に、最悪で５０％程度の電源電圧が上昇することになり、誤動作およびデバイスの寿命を縮めることになる。
【００４５】
図８には図４で説明した周波数制御回路６０における周波数のステップアップ制御のための制御手順が例示される。パワーオンによるリセットの指示が有ると、ＰＬＬ回路５０の出力の安定を待ち（Ｓ１）、安定化後、周波数切り換えポイントに到達したかを判定する（Ｓ２）。図においてＦはｆａｉｌ、Ｔはｔｒｕｅを意味する。周波数切り換えポイントは図１０に例示されるように、分周比１／２、１／４、１／６、１／８、１／１２、１／１６の各分周クロックの立ち上がりエッジが揃うタイミング（参照タイミング）とされる。このタイミングで今回のｎ段目で設定すべきステップアップ周波数を選択し（Ｓ３）、更にこのｎ段目で設定された周波数を出力する時間を設定し（Ｓ４）、設定した出力時間の経過を待つ（Ｓ５）。Ｓ４で設定する出力時間は図１０で説明した参照タイミングの発生回数とする。Ｓ５ではその設定された参照タイミングの発生回数を監視すればよい。Ｓ５の出力時間が経過すると、ｎが設定回数であるかを判定し（Ｓ６）、そうでなければｎにｎ＋１を代入してＳ２に戻り、ｎが設定回数に到達するまでＳ２〜Ｓ６の処理を繰返す（Ｓ７）。Ｓ６でｎが設定回数に到達したときは、最後に周波数切り換えポイントに到達するのを待って（Ｓ８）、全てのクロック周波数が所要周波数になるように、所要クロックの周波数選択を最後にステップアップする（Ｓ９）。この制御手順によって、パワーオンリセット期間又はスタンバイ状態から復帰するとき、前記クロック信号ＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥの周波数を段階的に低周波から高周波に変更することができる。図８の制御手順は論理ゲート及びカウンタ等により構成されたステートマシンにより実現する事ができる。ＣＰＵによるソフトウェア制御を用いることは望ましくない。リセット期間中もしくはスタンバイ状態から復帰される前の状態で実現される機能だからである。
【００４６】
図９には周波数制御回路６０における周波数のステップダウン制御のための制御手順が例示される。スタンバイの要求が有ると、周波数切り換えポイントに到達したかを判定する（Ｓ１１）。周波数切り換えポイントは図１０に例示されるように、分周比１／２、１／４、１／６、１／８、１／１２、１／１６の各分周クロックの立ち上がりエッジが揃うタイミング（参照タイミング）とされる。このタイミングで今回のｎ段目で設定すべきステップダウン周波数を選択し（Ｓ１２）、更にこのｎ段目で設定された周波数を出力する時間を設定し（Ｓ１３）、設定した出力時間の経過を待つ（Ｓ１４）。Ｓ１４で設定する出力時間は図１０で説明した参照タイミングの発生回数とする。Ｓ１４ではその設定された参照タイミングの発生回数を監視すればよい。Ｓ１４の出力時間が経過すると、ｎが設定回数であるかを判定し（Ｓ１５）、そうでなければｎにｎ＋１を代入してＳ２に戻り、ｎが設定回数に到達するまでＳ１１〜Ｓ１５の処理を繰返す（Ｓ１６）。Ｓ１５でｎが設定回数に到達したときは、最後に周波数切り換えポイントに到達するのを待って（Ｓ１７）、クロックの出力を停止する（Ｓ１８）。この制御手順によって、パワーダウン又はスタンバイ状態へ移行するとき、前記クロック信号ＣＫＩ，ＣＫＳ，ＣＫＰ，ＣＫＭ，ＣＫＥの周波数を段階的に高周波から低周波に変更することができる。図９の制御手順は論理ゲート及びカウンタ等により構成されたステートマシンにより実現する事ができる。ＣＰＵによるソフトウェア制御を用いることが望ましくないのは上記の通りである。
【００４７】
周波数をステップアップ又はステップダウンする割合をどの程度にするか、周波数を変更するインターバルをどの程度の長さにするかは、クロック毎の回路モジュールの消費電力、画像処理プロセッサを搭載するシステムが有する電源の電流供給能力などによって個別に決定するのが最もよい。或いは、画像処理プロセッサ側で必要とする外部電源の電流供給能力を予め設定し、これと、クロック毎の回路モジュールの消費電力とを考慮して決定してもよい。この場合には完全なカスタム設計にならずに済む。
【００４８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４９】
例えば、プロセッサコアはＣＰＵに置き換えてもよい。ＦＰＵ、ＭＭＵ、ＣＡＣＨは省略可能だからである。本発明はカーナビゲーション用の半導体装置に限定されず、その他の特定用途向けの組込み機器用のマイクロコンピュータやマイクロプロセッサ、汎用マイクロコンピュータやマイクロプロセッサ、システムオンチップのその他の半導体装置に広く適用することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の一例に係る画像処理プロセッサを示すブロック図である。
【図２】クロック発生回路の具体例を示すブロック図である。
【図３】クロック発生回路の分周回路とクロック選択回路の詳細を例示する論理回路図である。
【図４】画像処理プロセッサのパワーオンリセット期間に段階的な周波数制御を行なう分周器の動作タイミングを例示するタイミングチャートである。
【図５】画像処理プロセッサのパワーオンリセット期間に段階的な周波数制御を行なわない場合の比較例に係るタイミングチャートである。
【図６】画像処理プロセッサがスタンバイ状態へ移行するとき段階的な周波数制御を行なう分周器の動作タイミングを例示するタイミングチャートである。
【図７】画像処理プロセッサがスタンバイ状態へ移行するとき段階的な周波数制御を行なわない場合の比較例に係るタイミングチャートである。
【図８】周波数制御回路における周波数のステップアップ制御のための制御手順を例示するフローチャートである。
【図９】周波数制御回路における周波数のステップダウン制御のための制御手順を例示するフローチャートである。
【図１０】図８及び図９における周波数切り換えポイントの説明図である。
【符号の説明】
【００５１】
１  画像処理プロセッサ
２  プロセッサコア
３  クロック発生回路
４  スーパーハイウェイバス
５  バスブリッジ回路
１０  ＤＤＲ−ＳＤＲＡＭコントローラ
１１  ＣＰＵ
５１  分周器
５２  発振回路
５３  制御部
５０  ＰＬＬ回路
５５  分周回路
ＤＩＶ１〜ＤＩＶ８  分周回路
５６  クロック選択回路
ＳＥＬ１〜ＳＥＬ５  セレクタ
５７  出力ゲート
ＣＫＩ  ＣＰＵクロック
ＣＫＳ  スーパーハイウェイバスクロック
ＣＫＰ  周辺モジュールクロック
ＣＫＭ  メモリクロック
ＣＫＥ  バスクロック
６０  周波数制御回路
６１  出力制御回路
６６  分周クロック
ＰＤＮ  パワーダウン信号
ＲＳＴ  リセット信号
ｐｄｎ  内部パワーダウン信号
ｒｓｔ  内部リセット信号
ｓｔｂ  スタンバイ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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