(57)【要約】【課題】本発明は直列ダイオードセルを利用した不揮発性メモリ装置に関し、不揮発性強誘電体キャパシタと直列ＰＮダイオードチェーンを含むクロスポイントセルアレイを効率的に配置し、全体的なメモリのサイズを縮小することができるようにする。【解決手段】本発明は、別途のゲート制御信号が不要な直列ダイオードスイッチと不揮発性強誘電体キャパシタからなる直列ダイオードセルアレイをワードライン駆動部、センスアンプ、データバス、メインアンプ、データバッファ及び入／出力ポート等を含む回路素子領域の上部に配置し、層間絶縁膜を基準にセルアレイ領域と回路素子領域を分離することにより、全体的なチップのサイズを縮小することができるようにする。【選択図】図１３
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【特許請求の範囲】
【請求項１】
ローとカラム方向に複数個配列された単位直列ダイオードセルを含む複数個の直列ダイオードセルアレイと、
前記複数個の直列ダイオードセルアレイの下部に備えられたシリコン基板に形成され、前記複数個の直列ダイオードセルアレイを駆動制御するための回路素子領域と、
前記複数個の直列ダイオードセルアレイと前記回路素子領域との間に形成され、前記複数個の直列ダイオードセルアレイと前記回路素子領域を相互絶縁させる絶縁層とを備え、
前記単位直列ダイオードセルは
一端子がワードラインと連結された不揮発性強誘電体キャパシタと、
前記不揮発性強誘電体キャパシタの他の端子とビットラインとの間に連結され、連続的に直列連結された少なくとも２つ以上のダイオード素子を備え、前記ワードラインと前記ビットラインに印加される電圧の大きさに従って選択的にスイッチングされる直列ダイオードスイッチとを備えることを特徴とする直列ダイオードセルを利用した不揮発性メモリ装置。
【請求項２】
前記単位直列ダイオードセルは
前記直列ダイオードスイッチの両端ノードにビットラインコンタクトノードを介し連結されたビットラインと、
前記２つ以上のダイオード素子が連結される共通ノードと、前記不揮発性強誘電体キャパシタのボトム電極との間を連結するコンタクトノードと、
前記不揮発性強誘電体キャパシタのトップ電極の上部に形成されるワードラインとをさらに備えることを特徴とする請求項１に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
【請求項３】
前記直列ダイオードスイッチは、ポリシリコンからなるシリコン層に形成されることを特徴とする請求項１に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
【請求項４】
前記直列ダイオードスイッチは、成長シリコンからなるシリコン層に形成されることを特徴とする請求項１に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
【請求項５】
前記直列ダイオードスイッチは
前記不揮発性強誘電体キャパシタのボトム電極と前記ビットラインとの間に順方向に連結されたＰＮダイオードスイッチと、
前記不揮発性強誘電体キャパシタのボトム電極と前記ビットラインとの間に逆方向に連結されたＰＮＰＮダイオードスイッチとを備えることを特徴とする請求項１に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
【請求項６】
前記ＰＮダイオードスイッチのＰ型領域は前記ボトム電極と連結され、Ｎ型領域は前記ビットラインと連結されることを特徴とする請求項５に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
【請求項７】
前記ＰＮＰＮダイオードスイッチの上部Ｎ型領域は前記ボトム電極と連結され、下部Ｐ型領域は前記ビットラインと連結されることを特徴とする請求項５に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
【請求項８】
前記複数個の直列ダイオードセルアレイのそれぞれは、
ロー及びカラム方向にそれぞれ配列された複数個のワードラインと複数個のビットラインとの間の交差領域に位置する複数個の単位直列ダイオードセルと、
前記複数個のビットラインにそれぞれ一対一に対応して連結された複数個のビットラインプルダウン素子とを備えることを特徴とする請求項１に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
【請求項９】
前記回路素子領域は
前記複数個の直列ダイオードセルアレイのワードラインを選択的に駆動する複数個のワードライン駆動部と、
前記複数個の直列ダイオードセルアレイから印加されるデータをセンシングして増幅する複数個のセンスアンプと、
前記複数個のセンスアンプにより共有されるデータバスと、
前記データバスから印加されるデータを増幅するメインアンプと、
前記メインアンプから印加される増幅データをバッファリングするデータバッファと、
前記データバッファから印加される出力データを外部に出力するか、外部から印加される入力データを前記データバッファに印加する入／出力ポートとを備えることを特徴とする請求項１に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
【請求項１０】
前記複数個のセンスアンプは複数個のビットラインにそれぞれ一対一に対応して連結され、センスアンプイネーブル信号の活性化時に基準電圧と前記ビットラインの電圧を比較及び増幅することを特徴とする請求項９に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
【請求項１１】
前記複数個の直列ダイオードセルアレイは複数個のセルアレイブロックに区分され、前記メインアンプ、前記データバッファ及び前記入／出力ポートは別途のセルアレイブロックにそれぞれ区分されて配置されることを特徴とする請求項９に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
【請求項１２】
前記複数個の直列ダイオードセルアレイ、前記回路素子領域とは別途の外部領域に配置され、前記回路素子領域と同一のメタル層を用いるパッドアレイをさらに備えることを特徴とする請求項１に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
【請求項１３】
前記複数個の直列ダイオードセルアレイの上部に形成されたメタル層に形成され、外部とアドレス及びデータを相互交換するためのパッドアレイをさらに備えることを特徴とする請求項１に記載の直列ダイオードセルを利用した不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列ダイオードセルを利用した不揮発性メモリ装置に関し、不揮発性強誘電体キャパシタと直列ダイオードスイッチを含むクロスポイントセルアレイを効率的に配置して全体的なメモリのサイズを縮小することができるようにする技術である。
【背景技術】
【０００２】
一般に、不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ（Dynamic Random Access Memory）ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。
【０００３】
このようなＦｅＲＡＭは、ＤＲＡＭと殆ど類似の構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消失されない。
【０００４】
前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された特許文献１に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略する。
【０００５】
このような従来の不揮発性強誘電体メモリ装置の単位セルは、ワードラインの状態に従ってスイッチング動作し、サブビットラインと不揮発性強誘電体キャパシタを連結させる１つのスイッチング素子と、スイッチング素子の一端とプレートラインとの間に連結された１つの不揮発性強誘電体キャパシタを備えて構成される。
【０００６】
ここで、従来の不揮発性強誘電体メモリ装置のスイッチング素子はゲート制御信号によりスイッチング動作が制御されるＮＭＯＳトランジスタを主に用いる。
【０００７】
ところが、このようなＮＭＯＳトランジスタをスイッチング素子に用いてセルアレイを具現する場合、全体的なチップサイズが増加することになるという問題点がある。
【０００８】
これに従い、前述のように不揮発性特性を有する不揮発性強誘電体メモリ素子と別途のゲート制御信号の不要な直列ダイオードスイッチを利用してクロスポイントセルを具現し、クロスポイントセルとこれを制御するための回路素子領域を効率的に配置することにより、全体的なチップのサイズを縮小することができるようにする本発明の必要性が持ち上がった。
【特許文献１】大韓民国特開第2003-0024223号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、前記のような問題点を解決するため案出されたもので、次のような目的を有する。
第一、層間絶縁膜を基準に上部に直列ダイオードセルアレイを配置し、下部に回路素子領域を配置して不揮発性メモリの全体的なサイズを縮小することができるようにすることに目的がある。
第二、前述の直列ダイオードセルアレイの上部にパッドアレイを効率的に配置し、不揮発性メモリのセルサイズを縮小することができるようにすることに目的がある。
【課題を解決するための手段】
【００１０】
本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置は、ローとカラム方向に複数個配列された単位直列ダイオードセルを含む複数個の直列ダイオードセルアレイと、直列ダイオードセルアレイの下部に備えられたシリコン基板に形成され、複数個の直列ダイオードセルアレイを駆動制御するための回路素子領域と、複数個の直列ダイオードセルアレイと回路素子領域との間に形成され、複数個の直列ダイオードセルアレイと回路素子領域を相互絶縁させる絶縁層とを備え、単位直列ダイオードセルは一端子がワードラインと連結された不揮発性強誘電体キャパシタと、不揮発性強誘電体キャパシタの他の端子とビットラインとの間に連結され、連続的に直列連結された少なくとも２つ以上のダイオード素子を備え、ワードラインとビットラインに印加される電圧の大きさに従って選択的にスイッチングされる直列ダイオードスイッチとを備えることを特徴とする。
【００１１】
請求項１に記載の発明は、ローとカラム方向に複数個配列された単位直列ダイオードセルを含む複数個の直列ダイオードセルアレイと、前記複数個の直列ダイオードセルアレイの下部に備えられたシリコン基板に形成され、前記複数個の直列ダイオードセルアレイを駆動制御するための回路素子領域と、前記複数個の直列ダイオードセルアレイと前記回路素子領域との間に形成され、前記複数個の直列ダイオードセルアレイと前記回路素子領域を相互絶縁させる絶縁層とを備え、前記単位直列ダイオードセルは一端子がワードラインと連結された不揮発性強誘電体キャパシタと、前記不揮発性強誘電体キャパシタの他の端子とビットラインとの間に連結され、連続的に直列連結された少なくとも２つ以上のダイオード素子を備え、前記ワードラインと前記ビットラインに印加される電圧の大きさに従って選択的にスイッチングされる直列ダイオードスイッチとを備えることを特徴とする。
【００１２】
請求項２に記載の発明は、請求項１に記載の発明において、前記単位直列ダイオードセルは前記直列ダイオードスイッチの両端ノードにビットラインコンタクトノードを介し連結されたビットラインと、前記２つ以上のダイオード素子が連結される共通ノードと、前記不揮発性強誘電体キャパシタのボトム電極との間を連結するコンタクトノードと、前記不揮発性強誘電体キャパシタのトップ電極の上部に形成されるワードラインとをさらに備えることを特徴とする。
【００１３】
請求項３に記載の発明は、請求項１に記載の発明において、前記直列ダイオードスイッチは、ポリシリコンからなるシリコン層に形成されることを特徴とする。
【００１４】
請求項４に記載の発明は、請求項１に記載の発明において、前記直列ダイオードスイッチは、成長シリコンからなるシリコン層に形成されることを特徴とする。
【００１５】
請求項５に記載の発明は、請求項１に記載の発明において、前記直列ダイオードスイッチは前記不揮発性強誘電体キャパシタのボトム電極と前記ビットラインとの間に順方向に連結されたＰＮダイオードスイッチと、前記不揮発性強誘電体キャパシタのボトム電極と前記ビットラインとの間に逆方向に連結されたＰＮＰＮダイオードスイッチとを備えることを特徴とする。
【００１６】
請求項６に記載の発明は、請求項５に記載の発明において、前記ＰＮダイオードスイッチのＰ型領域は前記ボトム電極と連結され、Ｎ型領域は前記ビットラインと連結されることを特徴とする。
【００１７】
請求項７に記載の発明は、請求項５に記載の発明において、前記ＰＮＰＮダイオードスイッチの上部Ｎ型領域は前記ボトム電極と連結され、下部Ｐ型領域は前記ビットラインと連結されることを特徴とする。
【００１８】
請求項８に記載の発明は、請求項１に記載の発明において、前記複数個の直列ダイオードセルアレイのそれぞれは、ロー及びカラム方向にそれぞれ配列された複数個のワードラインと複数個のビットラインとの間の交差領域に位置する複数個の単位直列ダイオードセルと、前記複数個のビットラインにそれぞれ一対一に対応して連結された複数個のビットラインプルダウン素子とを備えることを特徴とする。
【００１９】
請求項９に記載の発明は、請求項１に記載の発明において、前記回路素子領域は前記複数個の直列ダイオードセルアレイのワードラインを選択的に駆動する複数個のワードライン駆動部と、前記複数個の直列ダイオードセルアレイから印加されるデータをセンシングして増幅する複数個のセンスアンプと、前記複数個のセンスアンプにより共有されるデータバスと、前記データバスから印加されるデータを増幅するメインアンプと、前記メインアンプから印加される増幅データをバッファリングするデータバッファと、前記データバッファから印加される出力データを外部に出力するか、外部から印加される入力データを前記データバッファに印加する入／出力ポートとを備えることを特徴とする。
【００２０】
請求項１０に記載の発明は、請求項９に記載の発明において、前記複数個のセンスアンプは複数個のビットラインにそれぞれ一対一に対応して連結され、センスアンプイネーブル信号の活性化時に基準電圧と前記ビットラインの電圧を比較及び増幅することを特徴とする。
【００２１】
請求項１１に記載の発明は、請求項９に記載の発明において、前記複数個の直列ダイオードセルアレイは複数個のセルアレイブロックに区分され、前記メインアンプ、前記データバッファ及び前記入／出力ポートは別途のセルアレイブロックにそれぞれ区分されて配置されることを特徴とする。
【００２２】
請求項１２に記載の発明は、請求項１に記載の発明において、前記複数個の直列ダイオードセルアレイ、前記回路素子領域とは別途の外部領域に配置され、前記回路素子領域と同一のメタル層を用いるパッドアレイをさらに備えることを特徴とする。
【００２３】
請求項１３に記載の発明は、請求項１に記載の発明において、前記複数個の直列ダイオードセルアレイの上部に形成されたメタル層に形成され、外部とアドレス及びデータを相互交換するためのパッドアレイをさらに備えることを特徴とする。
【発明の効果】
【００２４】
本発明は次のような効果を提供する。
第一、直列ダイオードセルアレイと回路素子領域を効率的に配置して不揮発性メモリの全体的なサイズを縮小することができるようにする。
第二、前述の構成でパッドアレイを効率的に配置して不揮発性メモリのセルサイズを縮小することができるようにする。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して本発明に係る実施の形態に対し詳しく説明する。
図１は、本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の直列ダイオードセルの構成を示す図である。
【００２６】
単位直列ダイオードセルは、１つの不揮発性強誘電体キャパシタＦＣと１つの直列ダイオードスイッチ１０を備える。ここで、直列ダイオードスイッチ１０はＰＮＰＮダイオードスイッチ１１とＰＮダイオードスイッチ１２を含む。ＰＮＰＮダイオードスイッチ１１とＰＮダイオードスイッチ１２は、不揮発性強誘電体キャパシタＦＣのボトム電極とビットラインＢＬとの間に並列連結される。
【００２７】
ＰＮＰＮダイオードスイッチ１１は、不揮発性強誘電体キャパシタＦＣの一側の電極とビットラインＢＬとの間に逆方向に連結され、ＰＮダイオードスイッチ１２は不揮発性強誘電体キャパシタＦＣの一側の電極とビットラインＢＬとの間に順方向に連結される。不揮発性強誘電体キャパシタＦＣの他側の電極はワードラインＷＬと連結される。
【００２８】
図２は、図１の直列ダイオードセルの断面構成を示す図である。
【００２９】
直列ダイオードスイッチ１０は、シリコン基板３０の上部に形成された絶縁層３１と、絶縁層３１の上部にシリコン層３２を備えてＳＯＩ（Silicon On Insulator）構造を成す。ここで、シリコン基板３０の上部にＳｉＯ２からなる絶縁層３１が積層され、絶縁層３１の上部にはシリコン層３２が形成される。シリコン層３２は、成長シリコンまたはポリシリコンからなるＰＮＰＮダイオードスイッチ１１とＰＮダイオードスイッチ１２が積層され直列連結されたダイオードチェーンを形成する。
【００３０】
ＰＮＰＮダイオードスイッチ１１はＰ型領域とＮ型領域が交互に直列連結され、ＰＮダイオードスイッチ１２はＰＮＰＮダイオードスイッチ１１と隣接したＮ型領域にＰ型領域とＮ型領域が直列連結された構造を有する。
【００３１】
なお、ＰＮダイオードスイッチ１２のＮ型領域とＰＮＰＮダイオードスイッチ１１のＰ型領域の上部には、ビットラインコンタクトノードＢＬＣＮを介しビットラインＢＬが形成される。さらに、ＰＮダイオードスイッチ１２のＰ型領域とＰＮＰＮダイオードスイッチ１１のＮ型領域は共通コンタクトノードＣＮを介し、不揮発性強誘電体キャパシタＦＣのボトム電極２２と連結される。
【００３２】
ここで、不揮発性強誘電体キャパシタＦＣはトップ電極２０、強誘電体膜（Ferroelectric Layer）２１及びボトム電極２２を備える。そして、不揮発性強誘電体キャパシタＦＣのトップ電極２０はワードラインＷＬと連結される。
【００３３】
図３は、図２に示す直列ダイオードスイッチ１０に関する平面図である。
【００３４】
直列ダイオードスイッチ１０は、シリコン層３２からなるＰＮＰＮダイオードスイッチ１１とＰＮダイオードスイッチ１２が直列チェーンの形態に連続的に連結される。すなわち、１つの直列ダイオードセルは直列連結されたＰＮダイオードスイッチ１２とＰＮＰＮダイオードスイッチ１１を備える。なお、１つの直列ダイオードセルと同一の方向に隣接した直列ダイオードセルはＰＮダイオードスイッチ１２、ＰＮＰＮダイオードスイッチ１１が互いに直列連結される。
【００３５】
なお、直列ダイオードスイッチ１０は複数個の層に配列されるが、上部直列ダイオードスイッチ１０と下部直列ダイオードスイッチ１０のそれぞれは絶縁層３１を介し分離されている。
【００３６】
これに伴い、直列連結されたダイオード素子中で１つのＰＮダイオードスイッチ１２と１つのＰＮＰＮダイオードスイッチ１１を連続的に選択し、１つの直列ダイオードセル領域を形成することができるようにする。
【００３７】
図４は、図１に示す直列ダイオードセルの平面図である。
成長シリコンやポリシリコンからなるシリコン層３２は、直列連結されたＰＮＰＮダイオードスイッチ１１とＰＮダイオードスイッチ１２を形成する。そして、それぞれのシリコン層３２は絶縁層３１を介し上部及び下部が絶縁される。直列ダイオードスイッチ１０でＰＮダイオードスイッチ１２のＰ型領域とＰＮＰＮダイオードスイッチ１１のＮ型領域は、不揮発性強誘電体キャパシタＦＣのコンタクトノードＣＮと共通に連結できるよう隣接して形成される。
【００３８】
さらに、ＰＮダイオードスイッチ１２のＮ型領域とＰＮＰＮダイオードスイッチ１１のＰ型領域は、ビットラインコンタクトノードＢＬＣＮを介しビットラインＢＬに連結される。ビットラインコンタクトノードＢＬＣＮは、隣接する直列ダイオードセルのビットラインコンタクトノードＢＬＣＮと共通連結される。すなわち、同一のビットラインコンタクトノードＢＬＣＮは、ＰＮＰＮダイオードスイッチ１１のＰ型領域と隣接するセルのＰＮダイオードスイッチ１２のＮ型領域と共通連結される。
【００３９】
さらに、不揮発性強誘電体キャパシタＦＣの上部にはワードラインＷＬが形成される。
【００４０】
図５は、図１に示す直列ダイオードスイッチ１０の動作を説明するための図である。
【００４１】
不揮発性強誘電体キャパシタＦＣを基準に見る場合、ビットラインＢＬの印加電圧が陽の方向に増加すると、ＰＮＰＮダイオードスイッチ１１の動作特性により動作電圧ＶＯでは直列ダイオードスイッチ１０がオフ状態を維持して電流が流れない。
【００４２】
以後、ビットラインＢＬの印加電圧がさらに増加して臨界電圧ＶＣとなれば、ダイオードの順方向動作特性に従いＰＮＰＮダイオードスイッチ１１がターンオンされ、直列ダイオードスイッチ１０がターンオンされることにより電流が急激に増加することになる。このとき、ビットラインＢＬの印加電圧が臨界電圧ＶＣ以上となる場合、消耗される電流Ｉの値はビットラインＢＬに連結されロードに作用する抵抗（図示省略）の値に起因する。
【００４３】
ＰＮＰＮダイオードスイッチ１１がターンオンされた以後は、ビットラインＢＬに非常に小さい電圧ＶＳのみ印加されても多量の電流が流れることができるようになる。このとき、ＰＮダイオードスイッチ１０は逆方向動作特性によりオフ状態を維持することになる。
【００４４】
一方、不揮発性強誘電体キャパシタＦＣを基準に見る場合、ビットラインＢＬの印加電圧が陰の方向に増加すると、すなわち、ワードラインＷＬに一定の電圧が印加される場合、ＰＮダイオードスイッチ１２の順方向動作特性により直列ダイオードスイッチ１０がターンオンされ、任意の動作電圧で電流が流れることになる。このとき、ＰＮＰＮダイオードスイッチ１１は逆方向動作特性によりオフ状態を維持する。
【００４５】
図６ａ〜図６ｃは、本発明に係る直列ダイオードセルのワードラインＷＬ及びビットラインＢＬ電圧依存性を説明するための図である。
【００４６】
図６ａに示されているように、ワードラインＷＬとノードＳＮとの間に連結された不揮発性強誘電体キャパシタＦＣに流れる電圧をＶｆｃとし、ノードＳＮとビットラインＢＬとの間に連結された直列ダイオードスイッチ１０に流れる電圧をＶＳＷと称する。
【００４７】
図６ｂは、本発明に係る直列ダイオードセルのワードラインＷＬ電圧依存性を説明するための図である。
【００４８】
先ず、ビットラインＢＬの電圧をグラウンド電圧レベルに固定させた状態でワードラインＷＬの電圧を増加させる場合、ワードラインＷＬの電圧は不揮発性強誘電体キャパシタＦＣと直列ダイオードスイッチ１０で電圧分配される。
【００４９】
すなわち、ビットラインＢＬの電圧がグラウンドレベルの状態でワードラインＷＬの電圧が増加する場合、直列ダイオードスイッチ１０のＰＮダイオードスイッチ１２が小さい電圧でターンオンされ電流が流れることになる。
【００５０】
このとき、直列ダイオードスイッチ１０にはＰＮダイオードスイッチ１２の順方向動作により小さい電圧ＶＳＷが分配される。その反面、殆どのワードラインＷＬ電圧は不揮発性強誘電体キャパシタＦＣに大きい電圧Ｖｆｃで分配されるため、動作特性を向上させることができるようになる。
【００５１】
図６ｃは、本発明に係る直列ダイオードセルのビットラインＢＬ電圧依存性を説明するための図である。
【００５２】
先ず、ワードラインＷＬの電圧をグラウンド電圧レベルに固定させた状態でビットラインＢＬの電圧を増加させる場合、ビットラインＢＬの電圧は不揮発性強誘電体キャパシタＦＣと直列ダイオードスイッチ１０で電圧分配される。
【００５３】
すなわち、ワードラインＷＬの電圧がグラウンドレベルの状態でビットラインＢＬの電圧が増加する場合、ビットラインＢＬの電圧が臨界電圧ＶＣ値になる以前まで直列ダイオードスイッチ１０のＰＮＰＮダイオードスイッチ１１がターンオフ状態を維持する。そして、直列ダイオードスイッチ１０のＰＮダイオードスイッチ１２は逆方向動作特性によりターンオフ状態を維持する。これに伴い、殆どのビットラインＢＬ電圧が直列ダイオードスイッチ１０に大きい電圧ＶＳＷで分配される。
【００５４】
一方、直列ダイオードスイッチ１０がターンオフ状態の場合、ビットラインＢＬの電圧は不揮発性強誘電体キャパシタＦＣに小さい電圧Ｖｆｃで分配される。これに伴い、不揮発性強誘電体キャパシタＦＣに格納されたデータの変動に影響を与えなくなり、動作が停止した状態を維持する。
【００５５】
以後、ビットラインＢＬの電圧が上昇してビットラインＢＬの電圧レベルが臨界電圧ＶＣ以上となる場合、直列ダイオードスイッチ１０のＰＮＰＮダイオードスイッチ１１がターンオンされる。これに伴い、ビットラインＢＬ電圧の殆どが不揮発性強誘電体キャパシタＦＣに分配されＶｆｃ電圧が増加することになる。したがって、不揮発性強誘電体キャパシタＦＣに新しいデータを書き込むことができる状態となる。
【００５６】
図７は、本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の構成を示す図である。
【００５７】
本発明は複数個の直列ダイオードセルアレイ４０、複数個のワードライン駆動部５０、複数個のセンスアンプ６０、データバス７０、メインアンプ８０、データバッファ９０及び入／出力ポート１００を備える。
【００５８】
それぞれの直列ダイオードセルアレイ４０は、図１に示すような構造の単位直列ダイオードセル等がローとカラム方向に複数個配列される。ロー方向に配列された複数個のワードラインＷＬはワードライン駆動部５０に連結される。そして、カラム方向に配列された複数個のビットラインＢＬはセンスアンプ６０に連結される。
【００５９】
ここで、１つの直列ダイオードセルアレイ４０は１つのワードライン駆動部５０と１つのセンスアンプ６０と対応して連結される。
【００６０】
なお、複数個のセンスアンプ６０は１つのデータバス７０を共有する。データバス７０はメインアンプ８０と連結され、メインアンプ８０はデータバス７０を介しそれぞれのセンスアンプ６０から印加されるデータを増幅する。
【００６１】
データバッファ９０は、メインアンプ８０から印加される増幅されたデータをバッファリングして出力する。入／出力ポート１００はデータバッファ９０から印加される出力データを外部に出力するか、外部から印加される入力データをデータバッファ９０に印加する。
【００６２】
図８は、図７に示す直列ダイオードセルアレイ４０に関するレイアウト図である。
【００６３】
直列ダイオードセルアレイ４０は、複数個のワードラインＷＬがそれぞれロー方向に配列され、複数個のビットラインＢＬがそれぞれカラム方向に配列される。そして、ワードラインＷＬとビットラインＢＬが交差する領域にのみ単位セルＣが位置することになるので、追加的な面積の不要なクロスポイントセルを具現することができるようにする。
【００６４】
ここで、クロスポイントセルとは別のワードラインＷＬゲート制御信号を利用するＮＭＯＳトランジスタ素子を備えない。そして、２つの連結電極ノードを備えた直列ダイオードスイッチ１０を利用して不揮発性強誘電体キャパシタＦＣをビットラインＢＬとワードラインＷＬの交差点に直ちに位置させることができるようにする構造を言う。
【００６５】
図９は、図７に示す直列ダイオードセルアレイ４０に関する詳細な回路図である。
【００６６】
直列ダイオードセルアレイ４０は、複数個のワードラインＷＬ＜０＞〜ＷＬ＜ｎ＞がそれぞれロー方向に配列され、複数個のビットラインＢＬ＜０＞〜ＢＬ＜ｍ＞がそれぞれカラム方向に配列される。そして、ワードラインＷＬとビットラインＢＬが交差する領域にのみ単位セルＣが位置することになる。ここで、１つの単位セルＣは不揮発性強誘電体キャパシタＦＣと直列ダイオードスイッチ１０を備える。
【００６７】
なお、それぞれのビットラインＢＬには複数個のセンスアンプ６０が一対一に対応して連結される。それぞれのセンスアンプ６０はセンスアンプイネーブル信号ＳＥＮの活性化時、既に設定された基準電圧ＲＥＦとビットラインＢＬから印加される電圧を比べてその結果を増幅することになる。
【００６８】
さらに、ビットラインＢＬ＜０＞にはビットラインプルダウン素子Ｎ１が連結され、ビットラインＢＬ＜ｍ＞にはビットラインプルダウン素子Ｎ２が連結される。これに伴い、ビットラインプルダウン信号ＢＬＰＤの活性化時に接地電圧をビットラインＢＬに印加してビットラインＢＬをグラウンドレベルにプルダウンさせる。
【００６９】
このような構造の直列ダイオードセルアレイ４０は、それぞれの不揮発性強誘電体キャパシタＦＣが１つのデータを格納することができるようにする。
【００７０】
図１０は、図９に示すセンスアンプ６０に関する詳細な回路図である。
【００７１】
センスアンプ６０は、増幅部６１とカラム選択スイッチング部６２を備える。
【００７２】
ここで、増幅部６１はＰＭＯＳトランジスタＰ１〜Ｐ３及びＮＭＯＳトランジスタＮ１〜Ｎ３を備える。ＰＭＯＳトランジスタＰ１は、電源電圧端とＰＭＯＳトランジスタＰ２、Ｐ３の共通ソース端子との間に連結され、ゲート端子を介しセンスアンプイネーブル信号ＳＥＰが印加される。ＰＭＯＳトランジスタＰ２、Ｐ３は交差結合構造に連結され、ＰＭＯＳトランジスタＰ１を介し印加される電源電圧をラッチする。
なお、ＮＭＯＳトランジスタＮ５は接地電圧端とＮＭＯＳトランジスタＮ３、Ｎ４の共通ソース端子との間に連結され、ゲート端子を介しセンスアンプイネーブル信号ＳＥＮが印加される。ＮＭＯＳトランジスタＮ３、Ｎ４は交差結合構造に連結され、ＮＭＯＳトランジスタＮ５を介し印加される接地電圧をラッチする。
【００７３】
ここで、センスアンプイネーブル信号ＳＥＮとセンスアンプイネーブル信号ＳＥＰは位相が相反する信号であり、センスアンプイネーブル信号ＳＥＮが活性化される場合、増幅部６１が動作することになる。そして、増幅部６１の一側の出力端はビットラインＢＬ＜ｍ＞と連結され、他側の出力端は基準電圧ＲＥＦ印加端と連結される。
【００７４】
さらに、カラム選択スイッチング部６２はＮＭＯＳトランジスタＮ６、Ｎ７を備える。ＮＭＯＳトランジスタＮ６はビットラインＢＬ＜ｍ＞とデータバス７０との間に連結され、ゲート端子を介し印加されるカラム選択信号ＣＳ＜ｎ＞に応じてデータ／Ｄの入出力を制御する。ＮＭＯＳトランジスタＮ７は基準電圧ＲＥＦ印加端とデータバス７０との間に連結され、ゲート端子を介し印加されるカラム選択信号ＣＳ＜ｎ＞に応じてデータＤの入出力を制御する。
【００７５】
図１１は、本発明に係る直列ダイオードセルを利用したメモリ装置の読出しモード時の動作タイミング図である。
先ず、ｔ０区間ではビットラインプルダウン信号ＢＬＰＤが活性化され、接地電圧をビットライン対ＢＬに印加することにより、ビットラインＢＬがグラウンドレベルにプリチャージされる。
【００７６】
次に、ｔ１区間の進入時にワードラインＷＬがハイに遷移してワードラインＷＬに一定の電圧が印加されると、直列ダイオードスイッチ１０のＰＮダイオードスイッチ１２がターンオンされる。これに伴い、直列ダイオードセルのデータがビットラインＢＬに伝えられる。このとき、ビットラインプルダウン信号ＢＬＰＤはローに遷移する。
【００７７】
次に、ｔ２区間にはセンスアンプイネーブル信号ＳＥＮが活性化されビットラインＢＬに載せられたデータを増幅する。さらに、ワードラインＷＬの電圧レベルがハイの状態でビットラインＢＬの電圧がローレベルに増幅されると、直列ダイオードセルＣにはデータ「０」が再格納される。
【００７８】
以後、ｔ３区間にはワードラインＷＬの電圧が臨界電圧ＶＣ以下の値である負電圧に遷移する。すなわち、ビットラインＢＬのロー電圧レベルとワードラインＷＬの負電圧レベルの差は、直列ダイオードスイッチ１０のＰＮＰＮダイオードスイッチ１１をターンオンさせるための臨界電圧ＶＣの状態に至ることができない。
【００７９】
しかし、ビットラインＢＬのハイ増幅電圧とワードラインＷＬの負電圧の差に従い、ＰＮＰＮダイオードスイッチ１１をターンオンさせるための臨界電圧ＶＣ以上の電圧が加えられることになる。これに伴い、ＰＮＰＮダイオードスイッチ１１がターンオン状態となり、直列ダイオードセルにデータ「１」が再格納される。
【００８０】
このとき、ＰＮＰＮダイオードスイッチ１１がターンオンされた以後は図５の動作特性で見るように、ビットラインＢＬに小さい電圧ＶＳを印加しても多量の電流が流れることができるようになる。したがって、ｔ３区間でワードラインＷＬの電圧が負電圧で再びロー状態に上昇しても電流は十分流れることができるようになる。
【００８１】
さらに、ｔ３区間でカラム選択信号ＣＳがハイに遷移すると、カラム選択スイッチング部６２のＮＭＯＳトランジスタＮ６、Ｎ７がターンオンされ、ビットラインＢＬに載せられたデータＤ、／Ｄがデータバス７０に出力されて直列ダイオードセルＣに格納されたデータを読み出すことができるようになる。
【００８２】
図１２は、本発明に係る直列ダイオードセルを利用したメモリ装置の書込みモード時の動作タイミング図である。
【００８３】
先ず、ｔ０区間ではビットラインプルダウン信号ＢＬＰＤが活性化され接地電圧をビットライン対ＢＬに印加することにより、ビットラインＢＬがグラウンドレベルにプリチャージされる。
【００８４】
次に、ｔ１区間の進入時にワードラインＷＬがハイに遷移すると、直列ダイオードセルのデータがビットラインＢＬに伝えられる。このとき、ビットラインプルダウン信号ＢＬＰＤはローに遷移する。そして、データバス７０を介し書き込む新しいデータＤ、／ＤがビットラインＢＬに入力される。
【００８５】
次に、ｔ２区間にはセンスアンプイネーブル信号ＳＥＮが活性化されビットラインＢＬに載せられたデータを増幅する。さらに、ワードラインＷＬの電圧レベルがハイの状態でビットラインＢＬの電圧がローレベルに増幅されると、直列ダイオードセルＣにはデータ「０」が書き込まれる。
【００８６】
このとき、カラム選択信号ＣＳがハイに遷移するとカラム選択スイッチング部６２のＮＭＯＳトランジスタＮ６、Ｎ７がターンオンされ、データバス７０を介し入力されたデータＤ、／ＤがビットラインＢＬに印加される。
【００８７】
以後、ｔ３区間にはワードラインＷＬの電圧が負電圧に遷移する。すなわち、ビットラインＢＬのロー電圧レベルとワードラインＷＬの負電圧レベルの差は、直列ダイオードスイッチ１０のＰＮＰＮダイオードスイッチ１１をターンオンさせるための臨界電圧ＶＣの状態に至ることができない。
【００８８】
しかし、ビットラインＢＬのハイ増幅電圧とワードラインＷＬの負電圧の差に従い、ＰＮＰＮダイオードスイッチ１１をターンオンさせるための臨界電圧ＶＣ以上の電圧が加えられることになる。これに伴い、ＰＮＰＮダイオードスイッチ１１がターンオン状態となり、直列ダイオードセルにデータ「１」が書き込まれる。
【００８９】
以上のような本発明は、データを格納するためのメモリ素子をその実施の形態として不揮発性強誘電体メモリ素子で説明したが、本発明はこれに限定されず、本発明に係るメモリ素子はＤＲＡＭ素子、フラッシュ素子等を含んで構成することもできる。
【００９０】
図１３は、本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の平面構成を示す図である。
【００９１】
本発明は絶縁層３１を基準に見る場合、上部に直列ダイオードセルアレイ４０が配置され、下部には直列ダイオードセルアレイ４０を駆動するためのワードライン駆動部５０、ビットラインを駆動するためのセンスアンプ６０、データバス７０、メインアンプ８０、データバッファ９０、入／出力ポート１００及びその他の回路１１０を含む回路素子領域１５０が配置される。
【００９２】
ここで、回路素子領域１５０はシリコン基板３０に形成され、直列ダイオードセルアレイ４０はポリシリコンや成長シリコンからなるシリコン層３２に形成される。そして、直列ダイオードセルアレイ４０と回路素子領域１５０は絶縁層３１を介し互いに分離される。
【００９３】
これに伴い、本発明は絶縁層３１を基準に直列ダイオードセルアレイ４０と回路素子領域１５０を互いに異なる層に配置することにより、別途の拡張領域の必要なくセルサイズを縮小することができるようにする。
【００９４】
図１４は、本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の他の実施の形態である。
【００９５】
図１４の実施の形態は、本発明に係る直列ダイオードセルアレイ４０領域が複数個のセルアレイブロックに分散された場合を示す。それぞれのセルアレイブロックはセルアレイ駆動に必要なワードライン駆動部５０と、センスアンプ６０及びデータバス７０が別途に備えられる。そして、メインアンプ８０、データバッファ９０、入／出力ポート１００及びその他の回路１１０は互いに異なるセルアレイブロックに分散して位置する。
【００９６】
図１５は、本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の断面構成を示す図である。
【００９７】
本発明は絶縁層３１を基準に見る場合、上部に直列ダイオードセルアレイ４０が配置される。ここで、直列ダイオードセルアレイ４０は直列連結された複数個の単位セルＣを備える。単位セルＣは、ＰＮダイオードスイッチ１２とＰＮＰＮダイオードスイッチ１１を含む直列ダイオードスイッチ１０と、ワードラインＷＬ、ビットラインＢＬ、不揮発性強誘電体キャパシタＦＣを備える。
【００９８】
なお、絶縁層３１を基準に見る場合、下部のシリコン基板３０には直列ダイオードセルアレイ４０を駆動するための複数個の回路素子領域１５０が配置される。
【００９９】
図１６は、本発明の第１の実施の形態に係るパッドアレイ１６０の平面構成を示す図である。
【０１００】
図１６の実施の形態において、パッドアレイ１６０はアドレスピンとデータピンを備えて直列ダイオードセルアレイ４０から読出し／書込みされたデータをチップの外部制御部と相互交換する。パッドアレイ１６０は、直列ダイオードセルアレイ４０と回路素子領域１５０とは別の外部領域に配置される。
【０１０１】
このような本発明は、パッドアレイ１６０に必要なメタル層を回路素子領域１６０に用いるメタル層と連結して同時に用いることができるようにする。これに伴い、別のパッドアレイ１６０を形成するための空間が不要になりマスク層を低減することができるようになる。
【０１０２】
図１７は、図１６の実施の形態に係る本発明の断面構成を示す図である。
【０１０３】
図１７の構成を見れば、パッドアレイ１６０は直列ダイオードセルアレイ４０の下側に形成され、絶縁層３１と同一の位置に配置される。そして、パッドアレイ１６０は回路素子領域１５０と連結され同一のメタル層を用いることになる。
【０１０４】
図１８は、本発明の第２の実施の形態に係るパッドアレイ１６０の平面構成を示す図である。
【０１０５】
パッドアレイ１６０は、直列ダイオードセルアレイ４０及び回路素子領域１５０と同一の領域に配置される。
【０１０６】
このような本発明は、パッドアレイ１６０に必要なメタル層を回路素子領域１６０に用いるメタル層と連結して用いず、パッドアレイ１６０のための別のマスク層を備える。これに伴い、パッドアレイ１６０を形成するための別の空間が不要になりチップのサイズを縮小することができるようになる。
【０１０７】
図１９は、図１８の実施の形態に係る本発明の断面構成を示す図である。
【０１０８】
図１９の構成を見れば、パッドアレイ１６０は直列ダイオードセルアレイ４０の上側に形成され別途のメタル層を用いることになる。
【図面の簡単な説明】
【０１０９】
【図１】本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の単位直列ダイオードセルの構成を示す図である。
【図２】図１の直列ダイオードセルの断面図である。
【図３】図１に示す直列ダイオードスイッチに関する平面図である。
【図４】図１に示す直列ダイオードセルの平面図である。
【図５】図１に示す直列ダイオードスイッチの動作を説明するための図である。
【図６ａ】図１に示す直列ダイオードセルにおいてワードライン及びビットライン電圧依存性を説明するための図である。
【図６ｂ】図１に示す直列ダイオードセルにおいてワードライン及びビットライン電圧依存性を説明するための図である。
【図６ｃ】図１に示す直列ダイオードセルにおいてワードライン及びビットライン電圧依存性を説明するための図である。
【図７】本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の構成を示す図である。
【図８】図７に示す直列ダイオードセルアレイに関するレイアウト図である。
【図９】図７に示す直列ダイオードセルアレイに関する詳細な回路図である。
【図１０】図９に示すセンスアンプに関する詳細な回路図である。
【図１１】本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の読出しモード時の動作タイミング図である。
【図１２】本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の書込みモード時の動作タイミング図である。
【図１３】本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の平面構成を示す図である。
【図１４】本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の他の実施の形態である。
【図１５】本発明に係る直列ダイオードセルを利用した不揮発性メモリ装置の断面構成を示す図である。
【図１６】本発明の第１の実施の形態に係るパッドアレイの平面構成を示す図である。
【図１７】図１６の実施の形態に係る断面構成を示す図である。
【図１８】本発明の第２の実施の形態に係るパッドアレイの平面構成を示す図である。
【図１９】図１８の実施の形態に係る断面構成を示す図である。
【符号の説明】
【０１１０】
１０   直列ダイオードスイッチ
１１   ＰＮＰＮダイオードスイッチ
１２   ＰＮダイオードスイッチ
２０   トップ電極
２１   強誘電体膜
２２   ボトム電極
３０   シリコン基板
３１   絶縁層
３２   シリコン層
４０   直列ダイオードセルアレイ
５０   ワードライン駆動部
６０   センスアンプ
６１   増幅部
６２   カラム選択スイッチング部
７０   データバス
８０   メインアンプ
９０   データバッファ
１００   入／出力ポート
１１０   その他の回路
１５０   回路素子領域
１６０   パッドアレイ
【図１】
2005217397.tif 000003
【図２】
2005217397.tif 000004
【図３】
2005217397.tif 000005
【図４】
2005217397.tif 000006
【図５】
2005217397.tif 000007
【図６ａ】
2005217397.tif 000008
【図６ｂ】
2005217397.tif 000009
【図６ｃ】
2005217397.tif 000010
【図７】
2005217397.tif 000011
【図８】
2005217397.tif 000012
【図９】
2005217397.tif 000013
【図１０】
2005217397.tif 000014
【図１１】
2005217397.tif 000015
【図１２】
2005217397.tif 000016
【図１３】
2005217397.tif 000017
【図１４】
2005217397.tif 000018
【図１５】
2005217397.tif 000019
【図１６】
2005217397.tif 000020
【図１７】
2005217397.tif 000021
【図１８】
2005217397.tif 000022
【図１９】
2005217397.tif 000023