(57)【要約】【課題】  マクロセルの周辺に配置される電源配線の面積が小さく、上層電源配線とマクロセルとの接続が容易な、自動配線に適した半導体集積回路を提供する。【解決手段】  マクロセル１００の周囲には、リング状のマクロセル用電源配線１０１、１０２が配置される。マクロセル１００およびマクロセル用電源配線１０１、１０２よりも上位の配線層において、マクロセル１００の上部を通過する位置に、上層電源配線１１１〜１１４が配置される。マクロセル用電源配線１０１、１０２と上層電源配線１１１〜１１４は、両者が交差する箇所で互いに接続される。マクロセル用電源配線１０１、１０２の幅は、当該配線だけを用いてマクロセル１００に電源電流を供給するために必要とされる配線幅より細く設定される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
多層配線構造を有する半導体集積回路であって、
所定以下の配線層を用いて構成されたマクロセルと、
前記マクロセルを挟む位置に配置された少なくとも一対の対向部分を有し、前記マクロセルに電源電流を供給するマクロセル用電源配線と、
前記マクロセルおよび前記マクロセル用電源配線で使用される配線層よりも上位の配線層において、前記マクロセルの上部を通過する位置に配置された上層電源配線とを備え、
前記マクロセル用電源配線と前記上層電源配線とは、前記マクロセル用電源配線の対向部分と前記上層電源配線とが交差する箇所で互いに接続されており、
前記マクロセル用電源配線の幅は、当該配線だけを用いて前記マクロセルに電源電流を供給するために必要とされる配線幅よりも細いことを特徴とする、半導体集積回路。
【請求項２】
前記マクロセル用電源配線は、単一の配線層に形成されていることを特徴とする、請求項１に記載の半導体集積回路。
【請求項３】
前記マクロセル用電源配線は、前記マクロセルで使用される最上位の配線層と同じ配線層に形成されていることを特徴とする、請求項２に記載の半導体集積回路。
【請求項４】
前記上層電源配線は、前記マクロセルで使用される配線層よりもシート抵抗が低い配線層に形成されていることを特徴とする、請求項１に記載の半導体集積回路。
【請求項５】
同電位に制御される前記上層電源配線は、前記マクロセルの上部において交差する箇所で互いに接続されていることを特徴とする、請求項１に記載の半導体集積回路。
【請求項６】
前記マクロセルは、直交する第１および第２の辺を有する矩形状の形状を有し、
前記マクロセル用電源配線は、前記第１の辺に平行に配置された第１および第２の電源配線を前記対向部分として有することを特徴とする、請求項１に記載の半導体集積回路。
【請求項７】
前記マクロセル用電源配線は、前記第２の辺に平行に配置された第３および第４の電源配線を、さらなる前記対向部分として有することを特徴とする、請求項６に記載の半導体集積回路。
【請求項８】
前記マクロセル用電源配線は、前記第１ないし第４の電源配線を含み、前記マクロセルを包囲するリング状の配線であることを特徴とする、請求項７に記載の半導体集積回路。
【請求項９】
前記対向部分には、前記第１の辺の長さ以上の長さを有する電源接続用端子が設けられており、前記マクロセルの外部に配置された電源配線は、前記電源接続用端子に接続されていることを特徴とする、請求項６に記載の半導体集積回路。
【請求項１０】
前記対向部分には電源接続用端子が設けられており、前記電源接続用端子には、前記第１の辺の方向に伸延する前記上層電源配線は接続されておらず、前記第２の辺の方向に伸延する前記上層電源配線が接続されていることを特徴とする、請求項６に記載の半導体集積回路。
【請求項１１】
複数の前記マクロセルと、
各前記マクロセルについて前記マクロセル用電源配線とを備え、
隣接して配置される前記マクロセル間で、前記マクロセル用電源配線の一部が同じ位置に配置されていることを特徴とする、請求項１に記載の半導体集積回路。
【請求項１２】
各前記マクロセルについて、各マクロセルから異なる距離に配置される複数の前記マクロセル用電源配線を備え、
隣接して配置される前記マクロセル間で、各マクロセルから最も遠い位置に配置された前記マクロセル用電源配線の一部が同じ位置に配置されていることを特徴とする、請求項１１に記載の半導体集積回路。
【請求項１３】
各前記マクロセルについて、各マクロセルから異なる距離に配置される複数の前記マクロセル用電源配線を備え、
隣接して配置される前記マクロセル間で、各マクロセルから最も遠い位置に配置されたもの以外の前記マクロセル用電源配線の一部が同じ位置に配置されていることを特徴とする、請求項１１に記載の半導体集積回路。
【請求項１４】
前記マクロセルで使用される配線層よりも上位で、かつ、前記上層電源配線で使用される配線層よりも下位の配線層において、前記マクロセルの一部を覆う位置に配置されたシールド用電源配線をさらに備え、
前記上層電源配線と前記シールド用配線とは、前記マクロセルの上部において交差する箇所で互いに接続されていることを特徴とする、請求項１に記載の半導体集積回路。
【請求項１５】
前記マクロセルの入出力端子は、前記マクロセルで使用される最上位の配線層と同じ配線層に形成されていることを特徴とする、請求項１４に記載の半導体集積回路。
【請求項１６】
前記マクロセルは、複数のメモリ素子を含むメモリマクロセルであることを特徴とする、請求項１４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、より特定的には、マクロセルを備え、多層配線構造を有する半導体集積回路に関する。
【背景技術】
【０００２】
近年、システムの機能を１個の半導体チップに集積したシステム・オン・チップと呼ばれる半導体集積回路が盛んに開発されている。このような半導体集積回路を設計するためには、複数の素子（例えば、論理ゲート、メモリ素子など）を一定の領域内に配置したマクロセルを複数個用意し、これらマクロセルを組み合わせることにより、システム全体の機能を実現する方法が用いられる。マクロセルを備えた半導体集積回路では、マクロセルに対する電源供給は、外部端子または内部電源回路から行われる。また、近年の半導体集積回路では、マクロセルは、チップ内で大きな面積を占める。このため、マクロセルに対して電源電流を均等に供給するためには、マクロセルの周囲に、マクロセルで消費される電流を流すことができる配線幅を有するマクロセル用電源配線を配置し、マクロセル用電源配線からマクロセルに対して複数の方向から電源電流を供給する方法が用いられる。
【０００３】
従来の半導体集積回路では、マクロセル用電源配線を配線するときには、マクロセルの水平方向および垂直方向に伸延する電源配線に容易に接続できるように、水平方向と垂直方向で異なる配線層が使用される（例えば、非特許文献１参照）。また、近年の半導体集積回路では、動作速度の向上に伴い、マクロセルで使用される配線層よりも上位の配線層に電源配線を格子状に配置し、格子状に配置された電源配線からマクロセルに対して電源供給を行う方式も採用されている。
【０００４】
図９および図１０を参照して、従来の半導体集積回路におけるマクロセルに対する電源供給方法を説明する。図９において、マクロセル６００は、複数の論理ゲートを含み、４層目以下の配線層で構成されたマクロセルである。マクロセル６００の周囲には、以下に示す４種類の電源配線６０１〜６０４が設けられる。マクロセル用水平ＶＤＤ電源配線６０１は、電源レベルＶＤＤを供給するために、水平方向に伸延する電源配線である。マクロセル用水平ＶＳＳ電源配線６０２は、接地レベルＶＳＳを供給するために、水平方向に伸延する電源配線である。マクロセル用垂直ＶＤＤ電源配線６０３は、電源レベルＶＤＤを供給するために、垂直方向に伸延する電源配線である。マクロセル用垂直ＶＳＳ電源配線６０４は、接地レベルＶＳＳを供給するために、垂直方向に伸延する電源配線である。マクロセル用水平ＶＤＤ電源配線６０１とマクロセル用水平ＶＳＳ電源配線６０２は、４層目の配線層に形成されており、マクロセル用垂直ＶＤＤ電源配線６０３とマクロセル用垂直ＶＳＳ電源配線６０４は、３層目の配線層に形成されている。
【０００５】
マクロセル用水平ＶＤＤ電源配線６０１とマクロセル用垂直ＶＤＤ電源配線６０３は、両者が交差する箇所に配置されたコンタクト（図示せず）によって互いに接続されている。また、マクロセル用水平ＶＳＳ電源配線６０２とマクロセル用垂直ＶＳＳ電源配線６０４は、両者が交差する箇所に配置されたコンタクト（図示せず）によって互いに接続されている。さらに、マクロセル６００と電源配線６０１〜６０４は、水平方向または垂直方向に伸延する電源配線（図示せず）によって接続されている。電源配線６０１〜６０４の幅は、マクロセル６００で消費される電流を電源配線６０１〜６０４から供給することができる値に設定されている。
【０００６】
マクロセル６００と電源配線６０１〜６０４を含む領域の外周（一点鎖線で示す）は、マクロセルレイアウト枠６２０と呼ばれる。マクロセルレイアウト枠６２０は、半導体集積回路におけるマクロセル６００の配置位置を決定するときに使用される。
【０００７】
マクロセルレイアウト枠６２０の外部には、さらなる４種類の電源配線６１１〜６１４が設けられる。水平ＶＤＤ電源配線６１１は、電源レベルＶＤＤを供給するために、水平方向に伸延する電源配線である。水平ＶＳＳ電源配線６１２は、接地レベルＶＳＳを供給するために、水平方向に伸延する電源配線である。垂直ＶＤＤ電源配線６１３は、電源レベルＶＤＤを供給するために、垂直方向に伸延する電源配線である。垂直ＶＳＳ電源配線６１４は、接地レベルＶＳＳを供給するために、垂直方向に伸延する電源配線である。水平ＶＤＤ電源配線６１１と水平ＶＳＳ電源配線６１２は、４層目の配線層に形成されており、垂直ＶＤＤ電源配線６１３と垂直ＶＳＳ電源配線６１４は、３層目の配線層に形成されている。
【０００８】
３層目および４層目の配線層において、マクロセル用水平ＶＤＤ電源配線６０１とマクロセル用垂直ＶＤＤ電源配線６０３の端には、ＶＤＤ電源接続用端子６２１が設けられる。マクロセル用水平ＶＤＤ電源配線６０１は、ＶＤＤ電源接続用端子６２１を介して、マクロセル６００の外部に配置された水平ＶＤＤ電源配線６１１に接続される。また、マクロセル用垂直ＶＤＤ電源配線６０３は、ＶＤＤ電源接続用端子６２１を介して、マクロセル６００の外部に配置された垂直ＶＤＤ電源配線６１３に接続される。
【０００９】
４層目の配線層において、マクロセル用水平ＶＳＳ電源配線６０２の端には、ＶＳＳ電源接続用端子６２２が設けられる。マクロセル用水平ＶＳＳ電源配線６０２は、ＶＳＳ電源接続用端子６２２を介して、マクロセル６００の外部に配置された水平ＶＳＳ電源配線６１２に接続される。３層目の配線層において、マクロセル用垂直ＶＳＳ電源配線６０４の端には、ＶＳＳ電源接続用端子６２３が設けられる。マクロセル用垂直ＶＳＳ電源配線６０４は、ＶＳＳ電源接続用端子６２３を介して、マクロセル６００の外部に配置された垂直ＶＳＳ電源配線６１４に接続される。
【００１０】
図１０は、図９に示す半導体集積回路におけるマクロセルと上層電源配線の接続例を示す図である。図１０において、水平ＶＤＤ電源配線７１１、水平ＶＳＳ電源配線７１２、垂直ＶＤＤ電源配線７１３、および垂直ＶＳＳ電源配線７１４（以下、上層電源配線と総称する）は、半導体集積回路の全体に電源を供給するために設けられた電源配線である。水平ＶＤＤ電源配線７１１は、電源レベルＶＤＤを供給するために、水平方向に伸延する電源配線である。水平ＶＳＳ電源配線７１２は、接地レベルＶＳＳを供給するために、水平方向に伸延する電源配線である。垂直ＶＤＤ電源配線７１３は、電源レベルＶＤＤを供給するために、垂直方向に伸延する電源配線である。垂直ＶＳＳ電源配線７１４は、接地レベルＶＳＳを供給するために、垂直方向に伸延する電源配線である。
【００１１】
上層電源配線７１１〜７１４は、ＥＤＡ（Electronic Design Automation）ツールの一種である自動配線ツールを用いて、マクロセル６００および電源配線６０１〜６０４で使用される配線層よりも上位の配線層に格子状に配置される。図１０に示す例では、水平ＶＤＤ電源配線７１１と水平ＶＳＳ電源配線７１２は、５層目の配線層に形成されており、垂直ＶＤＤ電源配線７１３と垂直ＶＳＳ電源配線７１４は、６層目の配線層に形成されている。これにより、上層電源配線７１１〜７１４は、マクロセル６００の上部を通過することになる。
【００１２】
上層電源配線７１１〜７１４からマクロセル６００に電源電流を供給するために、ＶＤＤ電源接続用端子６２１は、水平ＶＤＤ電源配線６１１や垂直ＶＤＤ電源配線６１３やコンタクト（図１０では白抜きの四角形で示す）などを介して、水平ＶＤＤ電源配線７１１または垂直ＶＤＤ電源配線７１３に接続される。同様に、ＶＳＳ電源接続用端子６２２は、水平ＶＳＳ電源配線６１２や垂直ＶＳＳ電源配線６１４やコンタクトなどを介して、水平ＶＳＳ電源配線７１２または垂直ＶＳＳ電源配線７１４に接続される。ＶＳＳ電源接続用端子６２３についても、これと同様である。
【非特許文献１】２００２年度ＳＴＡＲＣ寄付講座、早稲田大学  ＳｏＣ設計技術、「システムＬＳＩ設計  ＬＳＩ設計編  講義資料」、第６章  レイアウト設計２、３４ページ
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記従来の半導体集積回路には、以下のような問題点がある。まず、従来の半導体集積回路では、マクロセルで消費される電流に応じた配線幅を有するマクロセル用電源配線が、マクロセルの周囲に配置される。このため、例えば、小さな面積のマクロセルであっても、出力信号の配線負荷が大きく、出力信号を高速駆動する必要がある場合には、大きな電流をマクロセルに供給する必要がある。したがって、マクロセル自体の面積が小さくても、マクロセル用電源配線の幅が太くなり、マクロセル用電源配線を含めた場合のマクロセルのレイアウト面積が大きくなる。特に近年の半導体集積回路では、配線の微細化に伴い配線間容量や配線抵抗が増加しており、動作周波数が高くなっている。このため、マクロセルに電源電流を正しく供給するためには、マクロセル用電源配線の幅をより太くする必要が生じている。
【００１４】
また、半導体集積回路のレイアウト処理では、マクロセルを９０度回転させて配置する処理も行われるが、従来の半導体集積回路では、水平方向に伸延するマクロセル用電源配線と垂直方向に伸延するマクロセル用電源配線とは、異なる配線層に（例えば、前者は４層目の配線層に、後者は３層目の配線層に）形成されている。このため、電源レベルＶＤＤと接地レベルＶＳＳの両方の電源配線端部が、マクロセルの各辺に配置され、あるマクロセルを９０度回転させて、他のマクロセルの近くに配置するときに、同じ配線層の異なる電位の電源配線が、２個のマクロセル間で相対することになる。したがって、隣接するマクロセル間に一定のスペースを設ける必要が生じ、半導体集積回路の面積が増大する。
【００１５】
さらに、水平方向に伸延するマクロセル用電源配線と垂直方向に伸延するマクロセル用電源配線とが、異なる配線層に形成されているので、上層電源配線とマクロセルの間にコンタクトを設ける場合に、一方のマクロセル用電源配線（例えば、３層目の配線層に形成される垂直方向に伸延するマクロセル用電源配線）については、他方のマクロセル用電源配線（例えば、４層目の配線層に形成される水平方向に伸延するマクロセル用電源配線）よりも、多数のコンタクトを積み重ねる必要がある。この場合、前者のマクロセル用電源配線では、必要以上に電源コンタクト抵抗が増加する。
【００１６】
さらに、従来の半導体集積回路では、マクロセル用電源配線に電源接続用端子が局所的に設けられているので、上層電源配線とマクロセルに設けられた電源接続用端子とを接続する場合に、両者の配置位置が一致しないことがある。この場合、マクロセルの周囲に、上層電源配線と電源接続用端子を接続するための電源配線（例えば、図１０に示す電源配線６１１〜６１４）を配置するためのスペースを設ける必要が生じ、半導体集積回路の面積が増大する。
【００１７】
さらに、従来の半導体集積回路では、マクロセル用電源配線に電源接続用端子が局所的に設けられているので、上層電源配線に接続されるコンタクトをマクロセルの上部に設けるためには、半導体集積回路におけるマクロセルの配置位置に応じてマクロセルの内部に電源接続用端子を追加し、マクロセルの内部に電源を接続するためのスペースを設ける必要がある。このため、既存のマクロセルを修正する必要が生じ、半導体集積回路の設計工数が増加する。
【００１８】
また、マクロセルがメモリマクロセルである場合には、マクロセルの大部分を占めるメモリセルアレイの内部には、上層電源配線に接続するためのコンタクトを設けることができない。また、メモリマクロセルは高密度にレイアウトされるので、メモリマクロセルに含まれる他の回路部分にも、上層電源配線に接続するためのコンタクトを設けることは困難である。
【００１９】
それ故に、本発明は、マクロセルの周辺に配置される電源配線の面積が小さく、上層電源配線とマクロセルの接続が容易な、自動配線に適した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の半導体集積回路は、所定以下の配線層を用いて構成されたマクロセルと、マクロセルを挟む位置に配置された少なくとも一対の対向部分を有し、マクロセルに電源電流を供給するマクロセル用電源配線と、マクロセルおよびマクロセル用電源配線で使用される配線層よりも上位の配線層において、マクロセルの上部を通過する位置に配置された上層電源配線とを備える。マクロセル用電源配線と上層電源配線とは、マクロセル用電源配線の対向部分と上層電源配線とが交差する箇所で互いに接続されており、マクロセル用電源配線の幅は、当該配線だけを用いてマクロセルに電源電流を供給するために必要とされる配線幅よりも細くなるように設定される。
【００２１】
この場合、マクロセル用電源配線は、単一の配線層に、より好ましくは、マクロセルで使用される最上位の配線層と同じ配線層に形成されていてもよい。また、上層電源配線は、マクロセルで使用される配線層よりもシート抵抗が低い配線層に形成されていてもよい。また、同電位に制御される上層電源配線は、マクロセルの上部において交差する箇所で互いに接続されていてもよい。
【００２２】
また、マクロセルが直交する第１および第２の辺を有する矩形状の形状を有している場合には、マクロセル用電源配線は、第１の辺に平行に配置された第１および第２の電源配線を対向部分として有していてもよい。この場合、マクロセル用電源配線は、第２の辺に平行に配置された第３および第４の電源配線を、さらなる対向部分として有していてもよい。より好ましくは、マクロセル用電源配線は、第１ないし第４の電源配線を含み、マクロセルを包囲するリング状の配線であってもよい。
【００２３】
あるいは、対向部分には、第１の辺の長さ以上の長さを有する電源接続用端子が設けられており、マクロセルの外部に配置された電源配線は、電源接続用端子に接続されていてもよい。あるいは、対向部分には電源接続用端子が設けられており、電源接続用端子には、第１の辺の方向に伸延する上層電源配線は接続されておらず、第２の辺の方向に伸延する上層電源配線が接続されていてもよい。
【００２４】
また、半導体集積回路は、複数のマクロセルと、各マクロセルについてマクロセル用電源配線とを備え、隣接して配置されるマクロセル間で、マクロセル用電源配線の一部が同じ位置に配置されていてもよい。半導体集積回路が、各マクロセルについて、各マクロセルから異なる距離に配置される複数のマクロセル用電源配線を備える場合には、隣接して配置されるマクロセル間で、各マクロセルから最も遠い位置に配置されたマクロセル用電源配線（あるいは、それ以外のマクロセル用電源配線）の一部が同じ位置に配置されていてもよい。
【００２５】
また、半導体集積回路は、マクロセルで使用される配線層よりも上位で、かつ、上層電源配線で使用される配線層よりも下位の配線層において、マクロセルの一部を覆う位置に配置されたシールド用電源配線をさらに備えていてもよい。上層電源配線とシールド用配線とは、マクロセルの上部において交差する箇所で互いに接続されている。より好ましくは、マクロセルの入出力端子は、マクロセルで使用される最上位の配線層と同じ配線層に形成されていてもよく、さらに好ましくは、マクロセルは、複数のメモリ素子を含むメモリマクロセルであってもよい。
【発明の効果】
【００２６】
本発明の半導体集積回路によれば、マクロセル用電源配線と上層電源配線が交差する箇所で両者を互いに接続することにより、上層電源配線がマクロセルに対する電源供給機能の一部を果たすようになる。したがって、マクロセル用電源配線の幅を従来よりも細くしても、マクロセルに対する電源供給を正しく行える。よって、マクロセル用電源配線の幅を従来よりも細くして、マクロセル用電源配線を含めた場合のマクロセルのレイアウト面積を小さくし、半導体集積回路の小面積化および低コスト化を達成することができる。
【００２７】
また、マクロセル用電源配線を単一の配線層に、特にマクロセルで使用される最上位の配線層と同じ配線層に形成することにより、上層電源配線とマクロセル用電源配線を接続するコンタクトの積み重ね段数を減らすことができる。これにより、マクロセルに接続される電源配線の抵抗を小さくし、電源電圧降下を抑制することができる。また、上層電源配線を、マクロセルで使用される配線層よりもシート抵抗が低い配線層に形成することにより、上層電源配線における電源電圧降下を抑制することができる。また、同電位に制御される上層電源配線をマクロセルの上部において交差する箇所で互いに接続することにより、上層電源配線の電位を安定させることができる。
【００２８】
また、マクロセル用電源配線が、マクロセルの第１の辺に平行に配置された第１および第２の電源配線を対向部分として有する場合、マクロセルの第２の辺に平行に配置された第３および第４の電源配線をさらなる対向部分として有する場合、および、マクロセルを包囲するリング状の配線である場合には、各構成に応じてマクロセル用電源配線の幅を細くすることができる。
【００２９】
また、上記電源接続用端子を設けることにより、自動配線ツールを用いてマクロセルの上部に上層電源配線を配置するときに、上層電源配線からマクロセルに電源電流を供給するためのコンタクトを、マクロセルレイアウト枠の内部に自動的に設けることができる。したがって、マクロセルの周囲に電源配線を余分に引き出す必要がなく、自動配線ツールを用いてレイアウト処理を行った場合でもレイアウト面積は増加しないので、半導体集積回路の小面積化および低コスト化を達成することができる。特に、電源接続用端子の長さをマクロセルの第１の辺の長さ以上とすることにより、マクロセル用電源配線の上に、多数のコンタクトを高い自由度で設けることができる。また、電源接続用端子には、マクロセルの第１の辺の方向に伸延する上層電源配線を接続せず、マクロセルの第２の辺の方向に伸延する上層電源配線を接続することにより、電源接続用端子と異なる電位に制御される２本の上層電源配線とが一箇所で交差する場合でも、その箇所に２個のコンタクトが重ねて設けられることがない。このため、異なる電位に制御される２本の電源配線がショートしないように自動配線を行えるので、自動配線後にレイアウト結果を修正する工程を省略することができる。
【００３０】
また、半導体集積回路が複数のマクロセルを備える場合には、隣接して配置されるマクロセル間で、マクロセル用電源配線の一部を同じ位置に配置することにより、隣接して配置されるマクロセル間でマクロセル用電源配線の一部を共有し、半導体集積回路の小面積化と低コスト化を達成することができる。
【００３１】
また、上記シールド用電源配線を備えることにより、メモリマクロセルのように、高い密度でレイアウトされているために、マクロセルレイアウト枠の内部にコンタクトを設けることが困難な場合でも、マクロセルの上部でマクロセルレイアウト枠の内部にコンタクトを設けることができる。したがって、コンタクトを配置するためのスペースを空けるために、マクロセルのレイアウトデータを修正する必要がないので、半導体集積回路の小面積化と低コスト化を達成するとともに、レイアウト工数を短縮することができる。また、マクロセルの入出力端子をマクロセルで使用される最上位の配線層と同じ配線層に形成することにより、マクロセルと、マクロセルで使用される配線層よりも上位の配線層に形成される信号配線とを、コンタクトを用いて直接接続できるので、半導体集積回路の小面積化と低コスト化を達成することができる。
【発明を実施するための最良の形態】
【００３２】
以下、図１〜図８を参照して、本発明の第１〜第５の実施形態に係る半導体集積回路を説明する。図１〜図８には、いずれも、マクロセルを備えた半導体集積回路のレイアウト結果が示されている。各実施形態の構成要素のうち、第１の実施形態と同一の構成要素には、同一の参照符号を付して、説明を省略する。以下、各図面の水平方向および垂直方向を、それぞれ、単に水平方向および垂直方向という。
【００３３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。図１に示す半導体集積回路は、マクロセル１００と、２本のマクロセル用電源配線（マクロセル用ＶＤＤ電源配線１０１およびマクロセル用ＶＳＳ電源配線１０２）と、４種類の上層電源配線（水平ＶＤＤ電源配線１１１、水平ＶＳＳ電源配線１１２、垂直ＶＤＤ電源配線１１３、および垂直ＶＳＳ電源配線１１４）とを備えている。
【００３４】
マクロセル１００は、複数の論理ゲートを含み、４層目以下の配線層を用いて構成されたマクロセル（機能ブロックとも呼ばれる）である。マクロセル１００の周囲には、マクロセル１００に電源電流を供給するために、リング状のマクロセル用電源配線１０１、１０２が配置される。マクロセル用ＶＤＤ電源配線１０１は、マクロセル１００に電源レベルＶＤＤを供給するための電源配線であり、マクロセル用ＶＳＳ電源配線１０２は、マクロセル１００に接地レベルＶＳＳを供給するための電源配線である。マクロセル１００とマクロセル用ＶＤＤ電源配線１０１の間、および、マクロセル１００とマクロセル用ＶＳＳ電源配線１０２の間は、それぞれ、水平方向または垂直方向に伸延する電源配線（図示せず）によって接続されている。
【００３５】
マクロセル用電源配線１０１、１０２は、単一の配線層に形成されている。本実施形態では、マクロセル用電源配線１０１、１０２は、いずれも、マクロセル１００で使用される最上位の配線層と同じ配線層、すなわち、４層目の配線層に形成されている。なお、図１では、マクロセル用ＶＤＤ電源配線１０１はマクロセル用ＶＳＳ電源配線１０２の外側に配置されているが、両者を逆の位置に配置してもよい。
【００３６】
マクロセル１００とマクロセル用電源配線１０１、１０２を含む領域の外周（一点鎖線で示す）は、マクロセルレイアウト枠１３０と呼ばれる。マクロセルレイアウト枠１３０は、半導体集積回路におけるマクロセル１００の配置位置を決定するときに使用される。
【００３７】
上層電源配線１１１〜１１４は、半導体集積回路に含まれる各種の回路ブロック（マクロセル１００を含む）に電源電流を供給するための電源配線である。上層電源配線１１１〜１１４は、典型的には、自動配線ツールを用いて格子状に等間隔に配置される。水平ＶＤＤ電源配線１１１は、電源レベルＶＤＤを供給するために、水平方向に伸延する電源配線である。水平ＶＳＳ電源配線１１２は、接地レベルＶＳＳを供給するために、水平方向に伸延する電源配線である。垂直ＶＤＤ電源配線１１３は、電源レベルＶＤＤを供給するために、垂直方向に伸延する電源配線である。垂直ＶＳＳ電源配線１１４は、接地レベルＶＳＳを供給するために、垂直方向に伸延する電源配線である。
【００３８】
上層電源配線１１１〜１１４は、マクロセル１００およびマクロセル用電源配線１０１、１０２で使用される配線層よりも上位の配線層において、マクロセル１００の上部を通過する位置に配置される。また、上層電源配線１１１〜１１４は、マクロセル１００で使用される配線層よりも、シート抵抗が低い配線層に形成される。本実施形態では、水平ＶＤＤ電源配線１１１と水平ＶＳＳ電源配線１１２は、５層目の配線層に配置され、垂直ＶＤＤ電源配線１１３と垂直ＶＳＳ電源配線１１４は、６層目の配線層に配置される。水平ＶＤＤ電源配線１１１と垂直ＶＤＤ電源配線１１３が交差する箇所、および、水平ＶＳＳ電源配線１１２と垂直ＶＳＳ電源配線１１４が交差する箇所には、２本の電源配線を接続するために、コンタクト（図示せず）を設けてもよい。
【００３９】
マクロセル１００は、水平方向の辺と垂直方向の辺を有する矩形状の形状を有している。マクロセル用ＶＤＤ電源配線１０１は、水平方向に伸延する２本の電源配線（以下、第１および第２の電源配線という）と、垂直方向に伸延する２本の電源配線（以下、第３および第４の電源配線という）とに分解することができる。以下、半導体集積回路の基板平面上において、マクロセル１００を挟む位置に配置された一対の電源配線を対向部分と呼ぶ。上記第１および第２の電源配線は第１の対向部分を構成し、上記第３および第４の電源配線は第２の対向部分を構成する。言い換えると、マクロセル用ＶＤＤ電源配線１０１は、上記第１および第２の電源配線を対向部分として有し、上記第３および第４の電源配線をさらなる対向部分として有している。マクロセル用ＶＳＳ電源配線１０２についても、これと同様である。
【００４０】
マクロセル用ＶＤＤ電源配線１０１の上には、マクロセル１００の外部に配置されたＶＤＤ電源配線と接続するためのＶＤＤ電源接続用端子１３１が設けられている。また、マクロセル用ＶＳＳ電源配線１０２の上には、マクロセル１００の外部に配置されたＶＳＳ電源配線と接続するためのＶＳＳ電源接続用端子１３２が設けられている。ＶＤＤ電源接続用端子１３１の水平方向の長さは、マクロセル１００の水平方向の長さ以上に設定され、ＶＳＳ電源接続用端子１３２の垂直方向の長さは、マクロセル１００の垂直方向の長さ以上に設定される。なお、電源配線の上に電源接続用端子を設けるとは、電源配線のある領域を電源接続用端子として定義することをいう。
【００４１】
電源接続用端子１３１、１３２と上層電源配線１１１〜１１４が交差する箇所には、コンタクト１２１〜１２４が設けられる。より詳細には、ＶＤＤ電源接続用端子１３１と水平ＶＤＤ電源配線１１１が交差する箇所には、第４層と第５層の配線層を接続するコンタクト１２１が設けられる。コンタクト１２１によって、マクロセル用ＶＤＤ電源配線１０１と水平ＶＤＤ電源配線１１１は、互いに接続される。ＶＳＳ電源接続用端子１３２と水平ＶＳＳ電源配線１１２が交差する箇所には、第４層と第５層の配線層を接続するコンタクト１２２が設けられる。コンタクト１２２によって、マクロセル用ＶＳＳ電源配線１０２と水平ＶＳＳ電源配線１１２は、互いに接続される。ＶＤＤ電源接続用端子１３１と垂直ＶＤＤ電源配線１１３が交差する箇所には、第４層と第６層の配線層を接続するコンタクト１２３が設けられる。コンタクト１２３によって、マクロセル用ＶＤＤ電源配線１０１と垂直ＶＤＤ電源配線１１３は、互いに接続される。ＶＳＳ電源接続用端子１３２と垂直ＶＳＳ電源配線１１４が交差する箇所には、第４層と第６層の配線層を接続するコンタクト１２４が設けられる。コンタクト１２４によって、マクロセル用ＶＳＳ電源配線１０２と垂直ＶＳＳ電源配線１１４は、互いに接続される。
【００４２】
電源接続用端子１３１、１３２と上層電源配線１１１〜１１４が交差する箇所にコンタクト１２１〜１２４を設ける処理は、自動配線ツールを用いて自動的に行うことができる。上述したように、ＶＤＤ電源接続用端子１３１の水平方向の長さをマクロセル１００の水平方向の長さ以上に、ＶＳＳ電源接続用端子１３２の垂直方向の長さをマクロセル１００の垂直方向の長さ以上に設定することにより、多数のコンタクトを高い自由度で設けることができる。なお、図１では、電源接続用端子１３１、１３２と上層電源配線１１１〜１１４が交差するすべての箇所にコンタクト１２１〜１２４を設けることとしたが、両者が交差する箇所の一部にコンタクトを設けることとしてもよい。
【００４３】
本実施形態に係る半導体集積回路では、マクロセル用電源配線１０１、１０２の幅は、従来の半導体集積回路（図９）よりも細く設定される。より詳細には、マクロセル用電源配線１０１、１０２の幅は、マクロセル用電源配線１０１、１０２だけを用いてマクロセル１００に電源電流を供給するために必要とされる配線幅よりも細く設定される。
【００４４】
このようにマクロセル用電源配線１０１、１０２の幅を従来よりも細くしても、以下の理由により、マクロセル１００に対して、マクロセル１００で消費される電流を正しく供給することができる。例えば、マクロセル用ＶＤＤ電源配線１０１のうち水平方向に伸延する部分（第１の対向部分）と水平ＶＤＤ電源配線１１１は、従来の半導体集積回路におけるマクロセル用水平ＶＤＤ電源配線６０１と同じ機能を果たす。水平ＶＤＤ電源配線１１１がマクロセル用水平ＶＤＤ電源配線６０１の機能の一部を果たすので、第１の対向部分の幅を、マクロセル用電源配線１０１、１０２だけを用いて電源電流を供給するために必要とされる配線幅（すなわち、マクロセル用水平ＶＤＤ電源配線６０１の幅）よりも細くしても、マクロセル１００に対する電源供給に支障は生じない。
【００４５】
同様に、マクロセル用ＶＤＤ電源配線１０１のうち垂直方向に伸延する部分（第２の対向部分）と垂直ＶＤＤ電源配線１１３とは、従来の半導体集積回路におけるマクロセル用垂直ＶＤＤ電源配線６０３と同じ機能を果たす。垂直ＶＤＤ電源配線１１３がマクロセル用垂直ＶＤＤ電源配線６０３の機能の一部を果たすので、第２の対向部分の幅をマクロセル用垂直ＶＤＤ電源配線６０３よりも細くしても、マクロセル１００に対する電源供給に支障は生じない。マクロセル用ＶＳＳ電源配線１０２の幅についても、これと同様である。以上のことから、マクロセル用電源配線１０１、１０２の幅を従来よりも細くしても、マクロセル１００に対する電源供給を正しく行うことができる。
【００４６】
以上に示すように、本実施形態に係る半導体集積回路では、マクロセル用電源配線１０１、１０２と上層電源配線１１１〜１１４が交差する箇所で両者を互いに接続することにより、上層電源配線１１１〜１１４がマクロセル１００に対する電源供給機能の一部を果たすようになるので、マクロセル用電源配線１０１、１０２の幅を従来よりも細くしても、マクロセル１００に対する電源供給を正しく行える。したがって、マクロセル用電源配線１０１、１０２の幅を従来よりも細くして、マクロセル用電源配線１０１、１０２を含めた場合のマクロセル１００のレイアウト面積を小さくし、半導体集積回路の小面積化および低コスト化を達成することができる。
【００４７】
また、マクロセル用電源配線１０１、１０２を単一の配線層に、より好ましくは、マクロセル１００で使用される最上位の配線層と同じ配線層に形成することにより、上層電源配線１１１〜１１４とマクロセル用電源配線１０１、１０２を接続するコンタクト１２１〜１２４の積み重ね段数を減らすことができる。これにより、マクロセル１００に接続される電源配線の抵抗を小さくし、電源電圧降下を抑制することができる。
【００４８】
さらに、マクロセル用電源配線１０１、１０２の上に電源接続用端子１３１、１３２を設けることにより、自動配線ツールを用いてマクロセル１００の上部に上層電源配線１１１〜１１４を配置するときに、上層電源配線１１１〜１１４からマクロセル１００に電源電流を供給するためのコンタクトを、マクロセルレイアウト枠１３０の内部に自動的に設けることができる。したがって、マクロセル１００の周囲に電源配線を余分に引き出す必要がなく、自動配線ツールを用いてレイアウト処理を行った場合でもレイアウト面積は増加しない。これにより、半導体集積回路の小面積化および低コスト化を達成することができる。
【００４９】
なお、本実施形態に係る半導体集積回路については、以下に示す変形例を構成することができる。例えば、図２に示すように、半導体集積回路は、同電位に制御される上層電源配線１１１〜１１４が交差する箇所にコンタクト１４１、１４２を備えていてもよい。図２において、水平ＶＤＤ電源配線１１１と垂直ＶＤＤ電源配線１１３が交差する箇所には、第５層と第６層の配線層を接続するコンタクト１４１が設けられる。コンタクト１４１によって、水平ＶＤＤ電源配線１１１と垂直ＶＤＤ電源配線１１３は、互いに接続される。水平ＶＳＳ電源配線１１２と垂直ＶＳＳ電源配線１１４が交差する箇所にも、第５層と第６層の配線層を接続するコンタクト１４２が設けられる。コンタクト１４２によって、水平ＶＳＳ電源配線１１２と垂直ＶＳＳ電源配線１１４は、互いに接続される。図２に示す半導体集積回路は、図１に示す半導体集積回路と同様の効果を奏する。なお、図２に示す半導体集積回路では、同電位に制御される上層電源配線１１１〜１１４が交差するすべての箇所にコンタクト１４１、１４２を設けることとしたが、両者が交差する箇所の一部にコンタクトを設けることとしてもよい。
【００５０】
また、半導体集積回路は、少なくとも一対の対向部分を有するマクロセル用電源配線を備えていればよく、例えば、図３や図４に示す構成を有していてもよい。図３に示す半導体集積回路では、マクロセル用ＶＤＤ電源配線１５１ａ、１５１ｂが一対の対向部分を構成し、マクロセル用ＶＳＳ電源配線１５２ａ、１５２ｂがさらなる一対の対向部分を構成している。図４に示す半導体集積回路では、マクロセル用ＶＤＤ電源配線１６１を水平方向に伸延する２本の電源配線と垂直方向に伸延する１本の電源配線とに分解したときに、水平方向に伸延する一対の電源配線が一対の対向部分を構成している。マクロセル用ＶＳＳ電源配線１６２についても、これと同様である。図３および図４に示す半導体集積回路は、マクロセル用電源配線の幅を細くできる程度に差があるものの、図１に示す半導体集積回路と同様の効果を奏する。
【００５１】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体集積回路の構成を示す図である。図５に示す半導体集積回路は、マクロセル１００と、２本のマクロセル用電源配線１０１、１０２と、４種類の上層電源配線１１１〜１１４とを備えている。この半導体集積回路は、マクロセル用電源配線１０１、１０２の上に設けられた電源接続用端子２０１〜２０４には、特定の方向に伸延する上層電源配線１１１〜１１４だけが接続されていることを特徴とする。
【００５２】
マクロセル用電源配線１０１、１０２の上には、各配線と直交する上層電源配線１１１〜１１４と接続するために、以下に示す４種類の電源接続用端子２０１〜２０４が設けられる。マクロセル用ＶＤＤ電源配線１０１のうち水平方向に伸延する電源配線の上には、垂直ＶＤＤ電源接続用端子２０１が設けられる。マクロセル用ＶＳＳ電源配線１０２のうち水平方向に伸延する電源配線の上には、垂直ＶＳＳ電源接続用端子２０２が設けられる。マクロセル用ＶＤＤ電源配線１０１のうち垂直方向に伸延する電源配線の上には、水平ＶＤＤ電源接続用端子２０３が設けられる。マクロセル用ＶＳＳ電源配線１０２のうち垂直方向に伸延する電源配線の上には、水平ＶＳＳ電源接続用端子２０４が設けられる。垂直ＶＤＤ電源接続用端子２０１と垂直ＶＳＳ電源接続用端子２０２には、垂直方向に伸延する電源配線だけに接続する属性が与えられ、水平ＶＤＤ電源接続用端子２０３と水平ＶＳＳ電源接続用端子２０４には、水平方向に伸延する電源配線だけに接続する属性が与えられる。
【００５３】
第１の実施形態に係る半導体集積回路（図１）と同様に、電源接続用端子２０１〜２０４と上層電源配線１１１〜１１４が交差する箇所には、コンタクト１２１〜１２４が設けられる。ただし、本実施形態に係る半導体集積回路では、電源接続用端子２０１〜２０４の属性に従い、コンタクト１２１〜１２４が設けられる。より詳細には、垂直ＶＤＤ電源接続用端子２０１と垂直ＶＤＤ電源配線１１３が交差する箇所にはコンタクト１２３が設けられるが、垂直ＶＤＤ電源接続用端子２０１と水平ＶＤＤ電源配線１１１が交差する箇所にはコンタクトは設けられない。垂直ＶＳＳ電源接続用端子２０２と垂直ＶＳＳ電源配線１１４が交差する箇所にはコンタクト１２４が設けられるが、垂直ＶＳＳ電源接続用端子２０２と水平ＶＳＳ電源配線１１２が交差する箇所にはコンタクトは設けられない。水平ＶＤＤ電源接続用端子２０３と水平ＶＤＤ電源配線１１１が交差する箇所にはコンタクト１２１が設けられるが、水平ＶＤＤ電源接続用端子２０３と垂直ＶＤＤ電源配線１１３が交差する箇所にはコンタクトは設けられない。水平ＶＳＳ電源接続用端子２０４と水平ＶＳＳ電源配線１１２が交差する箇所にはコンタクト１２２が設けられるが、水平ＶＳＳ電源接続用端子２０４と垂直ＶＳＳ電源配線１１４が交差する箇所にはコンタクトは設けられない。
【００５４】
これにより、マクロセル用ＶＤＤ電源配線１０１のうち水平方向に伸延する電源配線は、水平ＶＤＤ電源配線１１１には接続されず、垂直ＶＤＤ電源配線１１３に接続される。マクロセル用ＶＳＳ電源配線１０２のうち水平方向に伸延する電源配線は、水平ＶＳＳ電源配線１１２には接続されず、垂直ＶＳＳ電源配線１１４に接続される。マクロセル用ＶＤＤ電源配線１０１のうち垂直方向に伸延する電源配線は、垂直ＶＤＤ電源配線１１３には接続されず、水平ＶＤＤ電源配線１１１に接続される。マクロセル用ＶＳＳ電源配線１０２のうち垂直方向に伸延する電源配線は、垂直ＶＳＳ電源配線１１４には接続されず、水平ＶＳＳ電源配線１１２に接続される。
【００５５】
以上に示すように、本実施形態に係る半導体集積回路では、マクロセル用電源配線１０１、１０２の上に設けられた電源接続用端子２０１〜２０４には、上層電源配線１１１〜１１４のうち、各端子の短手方向に伸延する（すなわち、マクロセル用電源配線１０１、１０２に直交する方向に伸延する）電源配線だけが接続される。このため、マクロセル用電源配線１０１、１０２と上層電源配線１１１〜１１４が平行に重なる場合には、両者が交差する箇所にコンタクトは設けられず、マクロセル用電源配線１０１、１０２と上層電源配線１１１〜１１４が直交して重なる場合には、両者が交差する箇所にコンタクト１２１〜１２４が設けられる。したがって、電源接続用端子と異なる電位に制御される２本の上層電源配線とが一箇所で交差する場合でも、その箇所に２個のコンタクトが重ねて設けられることがない。よって、異なる電位に制御される２本の電源配線がショートしないように自動配線を行えるので、自動配線後にレイアウト結果を修正する工程を省略することができる。
【００５６】
（第３の実施形態）
図６は、本発明の第３の実施形態に係る半導体集積回路の構成を示す図である。図３に示す半導体集積回路は、２個のマクロセル１００ａ、１００ｂと、２本のマクロセル用電源配線１０１、１０２と、４種類の上層電源配線１１１〜１１４とを備えている。マクロセル１００ａとマクロセル１００ｂは、隣接して配置されている。
【００５７】
第１の実施形態に係る半導体集積回路（図１）と同様に、マクロセル１００ａを包囲する位置には、外側にはマクロセル用ＶＤＤ電源配線１０１が、内側にマクロセル用ＶＳＳ電源配線１０２がそれぞれ配置されており、マクロセル１００ａの上部を通過する位置には、上層電源配線１１１〜１１４が配置されている。マクロセル１００ｂについても、これと同様である。
【００５８】
図６に示すように、マクロセル１００ａを包囲するマクロセル用ＶＤＤ電源配線１０１との一部と、マクロセル１００ｂを包囲するマクロセル用ＶＤＤ電源配線１０１の一部とは、領域３０１の内部では、同じ位置に配置されている。マクロセル用ＶＤＤ電源配線１０１は４層目の配線層に形成されるので、領域３０１の内部では、マクロセル用ＶＤＤ電源配線１０１を１本の電源配線として形成することができる。
【００５９】
以上に示すように、本実施形態に係る半導体集積回路によれば、一方のマクロセルを９０度回転させて配置する場合も含めて、隣接して配置されるマクロセル１００ａ、１００ｂの間で、最も外側に配置されたマクロセル用ＶＤＤ電源配線１０１の一部を共有することができる。これにより、半導体集積回路の小面積化と低コスト化を達成することができる。
【００６０】
（第４の実施形態）
図７は、本発明の第４の実施形態に係る半導体集積回路の構成を示す図である。図７に示す半導体集積回路は、２個のマクロセル１００ａ、１００ｂと、２本のマクロセル用電源配線１０１、１０２と、４種類の上層電源配線１１１〜１１４とを備えている。以下、本実施形態に係る半導体集積回路と第３の実施形態に係る半導体集積回路（図６）の相違点を説明する。
【００６１】
本実施形態に係る半導体集積回路では、第３の実施形態に係る半導体集積回路と同様、マクロセル１００ａを包囲するマクロセル用ＶＤＤ電源配線１０１との一部と、マクロセル１００ｂを包囲するマクロセル用ＶＤＤ電源配線１０１の一部とは、同じ位置に配置されている。これに加えて、マクロセル１００ａを包囲するマクロセル用ＶＳＳ電源配線１０２との一部と、マクロセル１００ｂを包囲するマクロセル用ＶＳＳ電源配線１０２の一部とは、領域４０１の内部では、同じ位置に配置されている。マクロセル用ＶＳＳ電源配線１０２は４層目の配線層に形成されるので、領域４０１の内部では、マクロセル用ＶＳＳ電源配線１０２を１本の電源配線として形成することができる。
【００６２】
マクロセル１００ａを包囲するマクロセル用ＶＳＳ電源配線１０２と、マクロセル１００ｂを包囲するマクロセル用ＶＳＳ電源配線１０２を接続するために、半導体集積回路は、２本のブリッジ電源配線４０２と４個のコンタクト４０３を備えている。ブリッジ電源配線４０２は、マクロセル１００ａを包囲するマクロセル用ＶＳＳ電源配線１０２と、マクロセル１００ｂを包囲するマクロセル用ＶＳＳ電源配線１０２を接続する電源配線である。ブリッジ電源配線４０２は、マクロセル用電源配線１０１、１０２で使用される配線層よりも下位の配線層に形成される。本実施形態では、ブリッジ電源配線４０２は、マクロセル用電源配線１０１、１０２で使用される４層目の配線層よりも下位の３層目の配線層に形成される。コンタクト４０３は、３層目と４層目の配線層を接続する。コンタクト４０３によって、ブリッジ電源配線４０２とマクロセル用ＶＳＳ電源配線１０２は互いに接続され、これにより、マクロセル１００ａを包囲するマクロセル用ＶＳＳ電源配線１０２と、マクロセル１００ｂを包囲するマクロセル用ＶＳＳ電源配線１０２とは、互いに接続される。
【００６３】
以上に示すように、本実施形態に係る半導体集積回路によれば、一方のマクロセルを９０度回転させて配置する場合も含めて、隣接して配置されるマクロセル１００ａ、１００ｂの間で、最も外側に配置されたもの以外のマクロセル用ＶＳＳ電源配線１０２の一部を共有することができる。これにより、半導体集積回路の小面積化と低コスト化を達成することができる。
【００６４】
（第５の実施形態）
図８は、本発明の第５の実施形態に係る半導体集積回路の構成を示す図である。図８に示す半導体集積回路は、マクロセル５００と、２本のマクロセル用電源配線１０１、１０２と、４種類の上層電源配線１１１〜１１４と、シールド用電源配線５０１、５０２とを備えている。
【００６５】
マクロセル５００は、第１〜第４の実施形態に係る半導体集積回路とは異なり、複数のメモリ素子を含み、３層目以下の配線層で構成されたメモリマクロセルである。マクロセル５００は、マクロセル５００で使用される最上位の配線層と同じ配線層（ここでは、３層目の配線層）に、信号接続用端子５０８を有している。信号接続用端子５０８には、マクロセル５００で使用される配線層よりも上位の配線層に形成される信号配線（図示せず）が接続される。
【００６６】
マクロセル５００で使用される配線層よりも上位で、かつ、上層電源配線１１１〜１１４よりも下位の配線層において、マクロセル５００の一部を覆う位置に、シールド用電源配線５０１、５０２が配置される。本実施形態では、シールド用電源配線５０１、５０２は、４層目の配線層に形成される。シールド用電源配線５０１、５０２は、同じく４層目の配線層に形成されたマクロセル用電源配線１０１、１０２にそれぞれ接続される。マクロセル用ＶＳＳ電源配線１０２はマクロセル用ＶＤＤ電源配線１０１よりも内側に配置されているので、シールド用電源配線５０２とマクロセル用ＶＳＳ電源配線１０２は直接接続される。これに対して、シールド用電源配線５０１とマクロセル用ＶＤＤ電源配線１０１は、３層目の配線層に形成された電源配線５０３と、電源配線５０３とマクロセル用ＶＤＤ電源配線１０１を接続するコンタクト５０４と、電源配線５０３とシールド用電源配線５０１を接続するコンタクト５０５とを介して接続される。このように接続されたシールド用電源配線５０１、５０２は、マクロセル５００（具体的には、マクロセル５００に含まれるメモリ素子）に対する上層電源配線１１１〜１１４からの雑音をシールドする機能を有する。
【００６７】
シールド用電源配線５０１、５０２の上には、上層電源配線１１１、１１２と接続するための電源接続用端子５０６が設けられる。シールド用電源配線５０１の上に設けられた電源接続用端子５０６と水平ＶＤＤ電源配線１１１が交差する箇所、および、シールド用電源配線５０２の上に設けられた電源接続用端子５０６と水平ＶＳＳ電源配線１１２が交差する箇所には、４層目と５層目の配線層を接続するコンタクト５０７が設けられる。
【００６８】
以上に示すように、本実施形態に係る半導体集積回路では、マクロセル５００の上部に配置されたシールド用電源配線５０１、５０２の上に電源接続用端子５０６が設けられ、電源接続用端子５０６と上層電源配線１１１、１１２が交差する箇所には、コンタクト５０７が設けられる。これにより、メモリマクロセルのように、高密度にレイアウトされているために、マクロセルレイアウト枠の内部にコンタクトを設けることが困難な場合でも、マクロセル５００の上部でマクロセルレイアウト枠の内部にコンタクトを設けることができる。したがって、コンタクトを配置するためのスペースを空けるために、マクロセルのレイアウトデータを修正する必要がない。よって、半導体集積回路の小面積化と低コスト化を達成するとともに、レイアウト工数を短縮することができる。
【００６９】
また、マクロセル５００で使用される最上位の配線層に信号接続用端子５０８を設けることにより、マクロセル５００と、マクロセル５００で使用される配線層よりも上位の配線層に形成される信号配線（図示せず）とを、コンタクト（図示せず）を用いて直接接続することができる。これにより、半導体集積回路の小面積化と低コスト化を達成することができる。
【００７０】
なお、本実施形態では、例として、マクロセル５００がメモリマクロセルであることとしたが、マクロセル５００は、アナログセルなどのように、電源配線や信号配線に接続するためのコンタクトを内部に設けることが困難な他の種類のマクロセルであってもよい。
【産業上の利用可能性】
【００７１】
本発明の半導体集積回路は、マクロセル用電源配線の幅が細く、小面積かつ低コストという特徴を有するので、複数のマクロセルを１個の半導体チップに集積したシステム・オン・チップなどに利用することができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示す図
【図２】本発明の第１の実施形態の第１変形例に係る半導体集積回路の構成を示す図
【図３】本発明の第１の実施形態の第２変形例に係る半導体集積回路の構成を示す図
【図４】本発明の第１の実施形態の第３変形例に係る半導体集積回路の構成を示す図
【図５】本発明の第２の実施形態に係る半導体集積回路の構成を示す図
【図６】本発明の第３の実施形態に係る半導体集積回路の構成を示す図
【図７】本発明の第４の実施形態に係る半導体集積回路の構成を示す図
【図８】本発明の第５の実施形態に係る半導体集積回路の構成を示す図
【図９】従来の半導体集積回路の構成を示す図
【図１０】図９に示す半導体集積回路におけるマクロセルと上層電源配線の接続例を示す図
【符号の説明】
【００７３】
１００、５００…マクロセル
１０１、１５１、１６１…マクロセル用ＶＤＤ電源配線
１０２、１５２、１６２…マクロセル用ＶＳＳ電源配線
１１１…水平ＶＤＤ電源配線
１１２…水平ＶＳＳ電源配線
１１３…垂直ＶＤＤ電源配線
１１４…垂直ＶＳＳ電源配線
１２１〜１２４、１４１、１４２、４０３、５０４、５０５、５０７…コンタクト
１３０…マクロセルレイアウト枠
１３１…ＶＤＤ電源接続用端子
１３２…ＶＳＳ電源接続用端子
２０１…垂直ＶＤＤ電源接続用端子
２０２…垂直ＶＳＳ電源接続用端子
２０３…水平ＶＤＤ電源接続用端子
２０４…水平ＶＳＳ電源接続用端子
３０１、４０１…領域
４０２…ブリッジ電源配線
５０１、５０２…シールド用電源配線
５０３…電源配線
５０６…電源接続用端子
５０８…信号接続用端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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