(57)【要約】【課題】  低温プロセスが可能であり、プロセスウィンドウが広く、かつ製品の物理特性を改善した半導体素子のキャパシタを提供すること。【解決手段】  貴金属合金またはその酸化物よりなる単層の下部電極４３と、この下部電極４３上に配置された誘電膜４４と、この誘電膜４４上に配置された上部電極４６とを含むことを特徴とする半導体素子のキャパシタ。【選択図】  図１
2005217407.tif 000002
【特許請求の範囲】
【請求項１】
貴金属合金よりなる単層の下部電極と、
前記下部電極上に配置された誘電膜と、
前記誘電膜上に配置された上部電極と、
を含むことを特徴とするキャパシタ。
【請求項２】
前記下部電極は、貴金属層上に配置されること、
を特徴とする請求項１に記載のキャパシタ。
【請求項３】
前記下部電極は、白金とイリジウムとからなること、
を特徴とする請求項１に記載のキャパシタ。
【請求項４】
前記貴金属層は、イリジウムであること、
を特徴とする請求項２に記載のキャパシタ。
【請求項５】
前記誘電膜は、ＰＺＴ膜であること、
を特徴とする請求項１に記載のキャパシタ。
【請求項６】
前記ＰＺＴ膜に希土類元素または珪酸塩が含まれること、
を特徴とする請求項５に記載のキャパシタ。
【請求項７】
前記下部電極は、白金とイリジウムとの合金であり、その厚さは、１０ｎｍないし３０ｎｍであること、
を特徴とする請求項２に記載のキャパシタ。
【請求項８】
前記下部電極は、白金とイリジウムとの合金であり、その厚さは、１０ｎｍないし１００ｎｍであること、
を特徴とする請求項１に記載のキャパシタ。
【請求項９】
貴金属合金酸化物よりなる単層の下部電極と、
前記下部電極上に配置された誘電膜と、
前記誘電膜上に配置された上部電極と、
を含むことを特徴とするキャパシタ。
【請求項１０】
前記下部電極は、貴金属層上に配置されること、
を特徴とする請求項９に記載のキャパシタ。
【請求項１１】
前記下部電極は、白金とイリジウムとからなる合金の酸化物であること、
を特徴とする請求項９に記載のキャパシタ。
【請求項１２】
前記貴金属層は、イリジウムであること、
を特徴とする請求項１０に記載のキャパシタ。
【請求項１３】
前記誘電膜は、ＰＺＴ膜であること、
を特徴とする請求項９に記載のキャパシタ。
【請求項１４】
前記ＰＺＴ膜に希土類元素または珪酸塩が含まれること、
を特徴とする請求項１３に記載のキャパシタ。
【請求項１５】
基板と、前記基板に形成されたトランジスタと、前記トランジスタと連結されたキャパシタとを含むメモリ素子において、
前記キャパシタは、貴金属合金よりなる単層の下部電極と、前記下部電極上に順次積層された誘電膜および上部電極とを含むこと、
を特徴とするメモリ素子。
【請求項１６】
前記貴金属合金は、白金とイリジウムとからなること、
を特徴とする請求項１５に記載のメモリ素子。
【請求項１７】
前記下部電極は、貴金属層上に配置されること、
を特徴とする請求項１５に記載のメモリ素子。
【請求項１８】
前記キャパシタと前記トランジスタとを連結する連結手段が存在し、前記連結手段と前記下部電極との間に拡散防止膜が間挿されること、
を特徴とする請求項１５に記載のメモリ素子。
【請求項１９】
前記貴金属層は、イリジウムであること、
を特徴とする請求項１７に記載のメモリ素子。
【請求項２０】
前記拡散防止膜は、窒化チタンアルミ膜または窒化チタン膜であること、
を特徴とする請求項１８に記載のメモリ素子。
【請求項２１】
基板と、前記基板に形成されたトランジスタと、前記トランジスタと連結されたキャパシタとを含むメモリ素子において、
前記キャパシタは、貴金属合金酸化物よりなる単層の下部電極と、前記下部電極上に順次積層された誘電膜および上部電極とを含むこと、
を特徴とするメモリ素子。
【請求項２２】
前記貴金属合金酸化物は、白金とイリジウムとからなる合金の酸化物であること、
を特徴とする請求項２１に記載のメモリ素子。
【請求項２３】
前記下部電極は、貴金属層上に配置されること、
を特徴とする請求項２１に記載のメモリ素子。
【請求項２４】
前記キャパシタと前記トランジスタとを連結する連結手段が存在し、前記連結手段と前記下部電極との間に拡散防止膜が間挿されること、
を特徴とする請求項２１に記載のメモリ素子。
【請求項２５】
前記貴金属層は、イリジウムであること、
を特徴とする請求項２３に記載のメモリ素子。
【請求項２６】
前記拡散防止膜は、窒化チタンアルミ膜または窒化チタン膜であること、
を特徴とする請求項２４に記載のメモリ素子。
【請求項２７】
順次積層された下部電極、誘電膜および上部電極を含むキャパシタの製造方法において、
前記下部電極は、貴金属合金を利用して単層で形成されること、
を特徴とするキャパシタの製造方法。
【請求項２８】
前記下部電極は、貴金属層上に形成されること、
を特徴とする請求項２７に記載のキャパシタの製造方法。
【請求項２９】
前記誘電膜は、ＰＺＴ膜で形成されること、
を特徴とする請求項２７に記載のキャパシタの製造方法。
【請求項３０】
前記ＰＺＴ膜は、化学気相成長法、原子層蒸着法またはスパッタリングにより形成されること、
を特徴とする請求項２９に記載のキャパシタの製造方法。
【請求項３１】
前記ＰＺＴ膜は、希土類元素がドーピングされること、
を特徴とする請求項２９に記載のキャパシタの製造方法。
【請求項３２】
前記ＰＺＴ膜は、珪酸塩が添加されること、
を特徴とする請求項２９に記載のキャパシタの製造方法。
【請求項３３】
前記下部電極は、マルチターゲットまたは合金ターゲットを利用して形成されること、
を特徴とする請求項２７に記載のキャパシタの製造方法。
【請求項３４】
前記貴金属合金は、白金とイリジウムとから形成されること、
を特徴とする請求項２７に記載のキャパシタの製造方法。
【請求項３５】
順次積層された下部電極、誘電膜および上部電極を含むキャパシタの製造方法において、
前記下部電極は、貴金属合金酸化物を利用して単層で形成されること、
を特徴とするキャパシタの製造方法。
【請求項３６】
前記下部電極は、貴金属層上に形成されること、
を特徴とする請求項３５に記載のキャパシタの製造方法。
【請求項３７】
前記誘電膜は、ＰＺＴ膜で形成されること、
を特徴とする請求項３５に記載のキャパシタの製造方法。
【請求項３８】
前記ＰＺＴ膜は、化学気相成長法、原子層蒸着法またはスパッタリング方式で形成されること、
を特徴とする請求項３７に記載のキャパシタの製造方法。
【請求項３９】
前記ＰＺＴ膜は、希土類元素がドーピングされること、
を特徴とする請求項３７に記載のキャパシタの製造方法。
【請求項４０】
前記ＰＺＴ膜は、珪酸塩が添加されること、
を特徴とする請求項３７に記載のキャパシタの製造方法。
【請求項４１】
前記下部電極は、
貴金属合金を形成する段階と、
前記貴金属合金を酸化させる段階と、を経て形成されること、
を特徴とする請求項３５に記載のキャパシタの製造方法。
【請求項４２】
前記貴金属合金は、マルチターゲットまたは合金ターゲットを利用して形成されること、
を特徴とする請求項４１に記載のキャパシタの製造方法。
【請求項４３】
前記貴金属合金は、白金とイリジウムとから形成されること、
を特徴とする請求項４１に記載のキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子およびその製造方法に係り、より詳細には半導体素子のキャパシタ、それを含むメモリ素子およびその製造方法に関する。
【背景技術】
【０００２】
半導体素子のキャパシタは、下部電極、誘電膜および上部電極より構成される。このような半導体素子のキャパシタは、例えば、ＤＲＡＭ（Dynamic Random Access Memory）のような半導体メモリ素子の情報記録媒体として広く使われている。
【０００３】
ＤＲＡＭとＳＲＡＭ（Static RAM）とは、フラッシュメモリのような不揮発性メモリ素子に比べて、集積度が高く、データ処理速度が速いという利点を有しているが、電源の供給が止まると保存されたデータがすべて消失してしまうという短所も有している。
【０００４】
この点に鑑みて、ＤＲＡＭやＳＲＡＭのような揮発性メモリ素子の特性と、フラッシュメモリのような不揮発性メモリ素子の特性とをいずれも有するメモリ素子が要望され、その結果、揮発性メモリ素子および不揮発性メモリ素子の長所を合わせ持つさまざまな種類のメモリ素子が開発されている。ＦＲＡＭ（Ferroelectric RAM）も、その中の一つである。
【０００５】
ＦＲＡＭは、書き込み／読み出しが可能な不揮発性メモリ素子であって、書き込み／読み出しが非常に速いというＳＲＡＭの長所と、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）の長所とを組み合わせたものである。
ＦＲＡＭのこのような特性は、ＦＲＡＭに含まれる強誘電体キャパシタ（以下、強誘電体キャパシタ）によるものである。この強誘電体キャパシタは、他の一般的な半導体素子のキャパシタと同じく、下部電極、誘電膜および上部電極から構成される。しかし、強誘電体キャパシタの誘電膜の物理特性は、その他の半導体素子のキャパシタの誘電膜の物理特性とは大きく異なっている。
【０００６】
具体的に、強誘電体キャパシタの誘電膜は、その他の半導体素子のキャパシタの誘電膜と異なり、電源の供給が止まった後でも残留分極が残っている。この残留分極は、電場により分極方向が変わるまでそのまま残っている。このような分極現象により、ＦＲＡＭは不揮発性メモリ素子の特性を有することができる。
【０００７】
ＦＲＡＭとＤＲＡＭとの構成は、ほぼ同様であるために、ＦＲＡＭ製造工程にＤＲＡＭ製造工程をそのまま使用することもできる。このような理由で、他の不揮発性メモリ素子よりもＦＲＡＭについての関心が高まっている。
【０００８】
ＦＲＡＭに含まれるキャパシタでは、誘電膜として、例えば、ＰＺＴ膜のような強誘電膜が使われ、下部電極および上部電極には強誘電膜製造工程に耐えることが可能な耐エッチング性電極が使われる。例えば、ＰＺＴ膜が使われる場合、下部電極としてイリジウム（Ｉｒ）電極が使われることがあり、上部電極としてイリジウムやその酸化物を用いた電極が使われることがある。
【０００９】
ところが、このＰＺＴ膜を含む従来の強誘電体キャパシタは、次のような問題点を有している。
第１に、ＰＺＴ膜は、一般的にＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法で形成されるが、ＰＺＴ膜を形成できるプロセスの範囲が狭い。すなわち、プロセスウィンドウが狭い。
第２に、ＰＺＴ膜の表面粗度が大きい。すなわち、ＰＺＴ膜の表面が非常に粗い。
第３に、下部電極とＰＺＴ膜との界面に大きな漏れ電流が存在する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、前記した従来技術の問題点を改善するためのものであり、本発明が解決しようとする技術的課題は、低温プロセスが可能であり、プロセスウィンドウが広く、かつ製品の物理特性を改善した半導体素子のキャパシタを提供することである。また、本発明が解決しようとする他の技術的課題は、このようなキャパシタを含んだメモリ素子を提供することである。さらに、本発明が解決しようとする他の技術的課題は、このようなキャパシタの製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記した技術的課題を達成するために本発明は、貴金属合金よりなる単層の下部電極と、この下部電極上に配置された誘電膜と、この誘電膜上に配置された上部電極とを含むことを特徴とする半導体素子のキャパシタを提供する。
【００１２】
また、前記した技術的課題を達成するために本発明は、貴金属合金酸化物よりなる単層の下部電極と、この下部電極上に配置された誘電膜と、この誘電膜上に配置された上部電極とを含むことを特徴とする半導体素子のキャパシタを提供する。
このとき、下部電極は、貴金属層上に配置されてもよい。また、貴金属層は、イリジウムであってもよい。
【００１３】
また、前記の下部電極が、白金（Ｐｔ）とイリジウム（Ｉｒ）との合金である場合、貴金属層上に配置された下部電極の厚さは、１０ｎｍないし３０ｎｍであり、下部電極が白金とイリジウムとの合金よりなる単層である場合、下部電極の厚さは、１０ｎｍないし１００ｎｍである。
また、前記の誘電膜は、３０ｎｍないし１５０ｎｍの厚さのＰＺＴ膜であり、このＰＺＴ膜に希土類元素または珪酸塩が含まれてもよい。
また、前記の貴金属合金は、白金とイリジウムとからなり、貴金属合金酸化物は、白金とイリジウムとを含む合金の酸化物であってもよい。
【００１４】
前記した他の技術的課題を達成するために本発明は、基板と、この基板上に形成されたトランジスタと、このトランジスタに連結されたキャパシタとを含むメモリ素子において、キャパシタは、貴金属合金よりなる単層の下部電極と、この下部電極上に順次積層された誘電膜および上部電極とを含むことを特徴とするメモリ素子を提供する。
このメモリ素子において、下部電極および誘電膜に関連した事項は、前記した技術的課題を達成するための手段に記述された事項と同様である。
【００１５】
また、下部電極とトランジスタとの間に、キャパシタとトランジスタとを連結する連結手段が存在し、この連結手段と下部電極との間に拡散防止膜が間挿される。この連結手段は導電性プラグであり、この拡散防止膜は窒化チタンアルミ膜または窒化チタン膜である。
【００１６】
また、前記した他の技術的課題を達成するために本発明は、順次積層された下部電極、誘電膜および上部電極を含むキャパシタの製造方法において、下部電極は、貴金属合金を利用して単層で形成されることを特徴とするキャパシタの製造方法を提供する。
この下部電極は、貴金属層上に形成できる。そして、この誘電膜は、ＰＺＴ膜で形成できる。また、このＰＺＴ膜は、化学気相成長法、原子層蒸着法またはスパッタリング方式で形成でき、この過程で希土類元素をドーピングするか、または珪酸塩を添加できる。
また、前記の下部電極を、貴金属合金で形成する場合、マルチターゲットまたは合金ターゲットを利用して形成できる。貴金属合金は、白金とイリジウムとで形成でき、貴金属合金酸化物は、白金とイリジウムとを含む合金を酸化して形成できる。
また、前記の下部電極は、貴金属合金を形成する段階および貴金属合金を酸化させる段階を経て形成できる。このとき、前記の貴金属合金は、マルチターゲットまたは合金ターゲットを利用して形成できる。
【発明の効果】
【００１７】
本発明のキャパシタは、白金とイリジウムとからなる合金で下部電極を形成する。このような下部電極は、強固な拡散障壁として機能するので、下部電極とＰＺＴ膜との界面での漏れ電流を減らすことができる。そして、下部電極が白金を含んでいるので、下部電極上でＰＺＴ膜の結晶核を容易に成長させることができる。また、前記のような合金からなる下部電極上にＰＺＴ膜を形成することによって、ＰＺＴ膜の表面粗度を小さくできる。また、ＰＺＴ膜のプロセスウィンドウを広く確保できるために、多様な条件下でＰＺＴ膜を形成できる。
【００１８】
これとともに、前記のように下部電極が強固な拡散障壁として機能することで、漏れ電流を減らすことができるので、ＰＺＴ膜を薄く形成することも可能である。また、キャパシタの信頼性は、漏れ電流と直接的な関係があり、キャパシタの再現性および歩留りはプロセス条件と直接的な関係があることから、本発明を利用すれば、キャパシタの信頼性、再現性および歩留りのいずれも高めることができる。
また、本発明のキャパシタは、下部電極がイリジウム酸化膜と白金との化合物よりなってもよい。したがって、本発明のキャパシタを利用すれば、キャパシタの物理的特性、例えば疲労特性およびデータ保持特性も改善できる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の好適な実施の形態による半導体素子のキャパシタ、それを含むメモリ素子およびこのキャパシタの製造方法を、添付した図面を参照して詳細に説明する。以下の説明において、図面に示された層や領域の厚さなどは、明細書を明確にするために誇張して示したものである。
【００２０】
図１を参照すれば、本発明の実施の形態による半導体素子のキャパシタ（以下、キャパシタＣ）は、下部電極４３、誘電膜４４および上部電極４６を含む。
下部電極４３は、単層または複層である。下部電極４３が複層である場合、下部電極４３は、図１に示したように、順次積層された第１下部電極４０および第２下部電極４２を含むことができる。このとき、第１下部電極４０は、耐エッチング性の金属電極、例えば、イリジウム電極とすることができる。また、第１下部電極４０が、イリジウム電極である場合、第１下部電極４０の厚さは、３０ｎｍ〜７０ｎｍとすることが望ましい。
【００２１】
第２下部電極４２は、合金電極、例えば貴金属合金電極とすることができる。この第２下部電極４２は、貴金属合金電極のうちでも白金を含む貴金属合金電極、例えば、白金とイリジウムが含まれた合金（ＰｔＩｒ）よりなる電極であることが望ましい。第２下部電極４２が、白金とイリジウムとを含む合金電極である場合、第２下部電極４２における白金の含有量は、原子の濃度で、合金全体の５％〜４０％である。
【００２２】
また、第２下部電極４２は、合金酸化物電極、例えば、貴金属合金酸化物電極とすることもでき、その中でも白金イリジウム酸化物（ＰｔＩｒＯX）（０．５＜Ｘ≦２）電極であることが望ましい。
第２下部電極４２が白金とイリジウムとが含まれた合金電極である場合、第２下部電極４２の厚さは１０ｎｍ〜３０ｎｍであることが望ましい。そして第２下部電極４２が、白金とイリジウムとが含まれた合金の酸化物の電極である場合、第２下部電極４２の厚さは１０ｎｍ〜３０ｎｍであることが望ましい。
【００２３】
また、下部電極４３を、単層で形成することも可能であり、この場合、下部電極４３は、イリジウムと白金との合金またはその酸化物の単層である第２下部電極４２のみで構成できる。このとき、第２下部電極４２は、１０ｎｍ〜１００ｎｍの厚さで形成することが望ましい。
【００２４】
次に、誘電膜４４は、強誘電膜であり、例えば、ＰＺＴ（Ｐｂ（ＺｒXＴｉ1-X）Ｏ3）膜であることが望ましいが、ＳＰＴ膜のような他の強誘電膜であってもよい。誘電膜４４がＰＺＴ膜である場合、誘電膜４４は、所定の不純物、例えば、ランタン（Ｌａ）のような希土類元素がドーピングされたものであっても、所定の添加物、例えば、ＢＳＯ（Ｂｉ2ＳｉＯ5）のような珪酸塩が含まれたものであってもよい。
このような添加物やドーピング物質は、誘電膜４４として使われた強誘電膜によって異なる。下部電極４３が、順次積層されたＩｒ電極とＰｔＩｒ（または、ＰｔＩｒＯX）電極とであり、誘電膜４４がＰＺＴ膜である場合、誘電膜４４の厚さは３０ｎｍ〜１５０ｎｍであることが望ましい。このような誘電膜４４の厚さは、下部電極４３を構成する物質によって異なる。
【００２５】
次に、上部電極４６は、複層または単層のいずれかである。複層である場合、上部電極４６は、順次積層された第１上部電極および第２上部電極から構成される。このとき、第１上部電極は、例えばＩｒＯX電極である。そして、第２上部電極は、例えばＩｒ電極である。
【００２６】
次に、前記のような本実施の形態のキャパシタＣを含む、本発明の一実施例によるメモリ素子について説明する。
【００２７】
図２を参照すれば、本実施例によるメモリ素子は、基板５０、例えばシリコンウェーハを含み、基板５０の活性領域Ａ１に、ゲート積層物５４、ソース領域５６およびドレイン領域５８を含むトランジスタを具備する。このトランジスタは、基板５０のフィールド領域Ａ２に形成されたフィールド酸化膜５２により、隣接するトランジスタと電気的に分離されている。
そして、この基板５０上に、トランジスタを覆う層間絶縁層６０、例えば、ＢＰＳＧ（Boro-Phospho Silicated Glass）層が配置されている。この層間絶縁層６０には、ドレイン領域５８が露出するようにコンタクトホール６２が形成されており、コンタクトホール６２は、導電性プラグ６４で満たされている。この導電性プラグ６４は、タングステンプラグであることが望ましいが、ドレイン領域５８との接触抵抗が低い他の導電性プラグ、例えば、ポリシリコンプラグなどを用いることもできる。導電性プラグ６４とドレイン領域５８との接触抵抗を低減するために、別途に膜を配置してもよい。または、ドレイン領域５８の導電性プラグ６４と接触する領域には、接触抵抗を低減するために、別途ドーピング処理を実施してもよい。
【００２８】
次に、層間絶縁層６０上には、導電性プラグ６４の全面を覆う拡散防止膜４１が配置されている。拡散防止膜４１は、窒化チタンアルミ（ＴｉＡｌＮ）膜が望ましいが、他の物質の膜、例えば、窒化チタン（ＴｉＮ）膜を用いることもできる。このような拡散防止膜４１上に前記したキャパシタＣが配置されている。このキャパシタＣの下部電極４３は、図１に示したように、第１下部電極４０および第２下部電極４２から構成され、第１下部電極４０は、拡散障壁の役割を有している。したがって、拡散防止膜４１は選択的に配置される。すなわち、拡散防止膜４１は、必要に応じて省略することもできる。
【００２９】
次に、前記した本発明のキャパシタの物理的特性を検証するために本発明者が実施した実験について説明する。この実験で本発明者は、下部電極のみが異なり、他の構成は同じ第１キャパシタないし第５キャパシタを製作した。
具体的に、本発明者は、第１キャパシタないし第５キャパシタの誘電膜を、いずれもＰＺＴ膜で形成し、上部電極を、いずれもイリジウム酸化膜（ＩｒＯX）とイリジウム（Ｉｒ）とを順次積層して形成した。
【００３０】
一方、第１キャパシタの下部電極は、イリジウム電極で形成し、第２キャパシタの下部電極は、イリジウムと白金とを７５：２５で混合した合金（Ｉｒ３Ｐｔ１）電極で形成した。そして、第３キャパシタの下部電極は、イリジウムと白金とを５０：５０で混合した合金（Ｉｒ１Ｐｔ１）電極で形成した。また、第４キャパシタの下部電極は、イリジウムと白金とを２５：７５で混合した合金（Ｉｒ１Ｐｔ３）電極で形成した。そして、第５キャパシタの下部電極は白金電極で形成した。
【００３１】
前記した第１キャパシタないし第５キャパシタの下部電極は、コスパッタ設備を利用して形成したが、約１００ｎｍの均一な厚さとした。第２キャパシタないし第４キャパシタの下部電極で、イリジウムと白金との混合比は、コスパッタ設備のパワーを調節することで調整した。次に示す表１は、第１キャパシタないし第５キャパシタの下部電極の種類、混合比およびその蒸着法をまとめたものである。
【００３２】
【表１】
2005217407.tif 000003
【００３３】
この実験で本発明者は、下部電極と強誘電膜との表面粗度、強誘電膜の分極特性（履歴特性）、疲労特性などを測定した。この測定の結果を、図３ないし図２０に示す。
【００３４】
図３Ａ、４Ａ、５Ａ、６Ａおよび７Ａは、第１キャパシタないし第５キャパシタの誘電膜、すなわち、ＰＺＴ膜表面の走査電子顕微鏡（Scanning Electron Microscope：以下、ＳＥＭ）写真を示し、図３Ｂ、４Ｂ、５Ｂ、６Ｂおよび７Ｂは、第１キャパシタないし第５キャパシタの下部電極と誘電膜との断面を示すＳＥＭ写真である。図３Ｂ、４Ｂ、５Ｂ、６Ｂおよび７Ｂにおいて、参照符号７０、７２、７４、７６および７８は、それぞれＩｒよりなる下部電極７０、Ｉｒ３Ｐｔ１よりなる下部電極７２、Ｉｒ１Ｐｔ１よりなる下部電極７４、Ｉｒ１Ｐｔ３よりなる下部電極７６およびＰｔよりなる下部電極７８を示す。そして、８０はＰＺＴ膜を示す。
【００３５】
図３Ａ、４Ａ、５Ａ、６Ａおよび７Ａの比較と、図３Ｂ、４Ｂ、５Ｂ、６Ｂおよび７Ｂの比較とによれば、第１キャパシタから第５キャパシタへ行くほど、すなわち、下部電極で白金の含有量が増加するほどＰＺＴ膜のグレイン境界の厚みは薄くなることが分る。このような結果から、下部電極がイリジウムと白金とを含む合金電極である場合、ＰＺＴ膜は垂直方向の成長率より水平方向の成長率がより大きいことが分かる。
【００３６】
図８ないし図１２は、第１キャパシタないし第５キャパシタの下部電極の表面粗度を示すＳＥＭ写真である。
図８ないし図１２を参照すれば、下部電極の白金の含有量が増加するほど下部電極の粒径が大きくなることが分かる。
【００３７】
具体的に、Ｉｒのみよりなる下部電極の場合（図８）、粒径は、１６ｎｍ程度以下であり、Ｉｒ−Ｐｔよりなる下部電極の場合（図９、図１０、図１１）、粒径は、１９ｎｍ程度以下であり、Ｐｔのみよりなる下部電極の場合（図１２）、粒径は、３５ｎｍ程度以下と大きくなる。
【００３８】
また、図８ないし図１２から、下部電極において白金の含有量が増加するほど、下部電極の表面粗度は、大きくなることが分かる。
具体的に、Ｉｒのみよりなる下部電極の場合（図８）、表面粗度は、０．３７ｎｍ程度以下であり、Ｉｒ−Ｐｔよりなる下部電極の場合（図９、図１０、図１１）、表面粗度は、０．５３ｎｍ程度以下であり、Ｐｔのみよりなる下部電極の場合（図１２）、表面粗度は、１．１５ｎｍ程度以下であった。
下部電極において、白金の含有量が増加するほど、前記したように下部電極の粒径および表面粗度が大きくなり、グレインの形態が定形化して行くことが分る。
【００３９】
図１３ないし図１７は、第１キャパシタないし第５キャパシタの下部電極上に蒸着したＰＺＴ膜の表面粗度を示すＳＥＭ写真である。
図１３ないし図１７を参照すれば、第１キャパシタから第５キャパシタへ行くほど、すなわち、下部電極で白金の含有量が増加するほどＰＺＴ膜のグレイン境界で黒い部分が少なくなることが分る。このような変化は、グレインの最高点とグレイン境界の最低点との間の高さが、次第に小さくなることによるものであって、つまり、ＰＺＴ膜の表面粗度が小さくなることを示す。このことは実測結果と一致する。
【００４０】
すなわち、Ｉｒのみよりなる下部電極上に蒸着したＰＺＴ膜の場合（図１３）、ＰＺＴ膜の表面粗度は、７．０３ｎｍ程度以下であり、Ｉｒ−Ｐｒよりなる下部電極上に蒸着したＰＺＴ膜の場合（図１４、図１５、図１６）、ＰＺＴ膜の表面粗度は、７．３３ｎｍ程度以下であるのに対し、Ｐｔのみよりなる下部電極上に蒸着したＰＺＴ膜の場合（図１７）、ＰＺＴ膜の表面粗度は、４．１４ｎｍ程度以下と小さくなった。
【００４１】
一方、図１７に示したＰＺＴ膜のグレインの形態は明らかでないが、分析結果、図１７に示したＰＺＴ膜の場合、結晶相でないことが分析された（図１９の履歴特性曲線における第５グラフＧ５参照）。
【００４２】
図１８は、第１キャパシタないし第５キャパシタの下部電極の表面粗度とそれに対応するＰＺＴ膜の表面粗度とをまとめたグラフである。
図１８において、“■”は、ＰＺＴ膜の表面粗度を示し、“◆”は、下部電極の表面粗度を示す。
図１８を参照すれば、前記したように、下部電極で白金の含有量が増加するほど下部電極の表面粗度は順次高まる一方、ＰＺＴ膜の表面粗度は順次小さくなることが分かる。
【００４３】
図１９は、第１キャパシタないし第５キャパシタのヒステリシス曲線を示すグラフである。図１９において、第１グラフＧ１は、第１キャパシタのヒステリシス特性を示し、第２グラフＧ２は、第２キャパシタのヒステリシス特性を示す。そして、第３グラフＧ３ないし第５グラフＧ５はそれぞれ、第３キャパシタないし第５キャパシタのヒステリシス特性を示す。
【００４４】
第１グラフＧ１ないし第５グラフＧ５を参照すれば、イリジウムと白金との混合比が１：１である下部電極を具備した第３キャパシタの分極量が最も大きいことが分かる。そして、白金のみからなる下部電極を具備する第５キャパシタの場合、ヒステリシス特性がないことが分かる。このような事実は、第５キャパシタのＰＺＴ膜が結晶相ではないという前記した分析を裏付ける。
次に示す表２は、前記した第１キャパシタないし第５キャパシタの下部電極およびＰＺＴ膜の表面粗度と、履歴特性および下部電極からの漏れ電流特性とをまとめたものである。表２において、“Ｒ１”および“Ｒ２”は、それぞれ、各キャパシタの下部電極の表面粗度とＰＺＴ膜の表面粗度とを示す。そして、“２Ｐｒ”は、各キャパシタの分極量を示し、“Ｌ”は、下部電極からの漏れ電流特性を示す。
【００４５】
【表２】
2005217407.tif 000004
【００４６】
第１キャパシタないし第５キャパシタの漏れ電流特性は、表２から分かるように、第５キャパシタへ行くほど、すなわち、下部電極の白金含有量が増加するほど減少することが分かる。
【００４７】
次に、図２０は、第１キャパシタないし第５キャパシタの疲労特性を示すグラフである。
図２０において、“◇”と“■”とは、第１キャパシタの疲労特性を示したものであり、“△”と“×”とは、第２キャパシタの疲労特性を示したものであり、“＊”と“○”とは、第３キャパシタの疲労特性を示したものである。また、“｜”と“□”とは、第４キャパシタの疲労特性を示したものである。なお、第５キャパシタは、図１９に示したように履歴特性が現れないことから、疲労特性は測定しなかった。
図２０を参照すれば、第１キャパシタから第４キャパシタへ行くほど疲労特性が改善されることが分かる。
【００４８】
図２１は、第１キャパシタないし第５キャパシタの疲労特性について、他の表現形式で示したグラフであり、図２０に示した疲労特性の測定結果を用いて、各キャパシタの残留分極の最高値に対する最小値の百分率（（残留分極最小値／残留分極最大値）×１００）、すなわち、残留分極比を示したものである。
図２１を参照すれば、第２キャパシタ（“Ｉｒ３Ｐｔ１”で示す）ないし第４キャパシタ（“Ｉｒ１Ｐｔ３”で示す）の残留分極比が、第１キャパシタ（“Ｉｒ”で示す）の残留分極比より大きいことが分かる。
【００４９】
次に、前記した特性を有する本実施形態のキャパシタの製造方法を説明する。
図１に示したように、まず、下部電極４３を形成する。下部電極４３は、第１下部電極４０および第２下部電極４２を順次積層して形成する。
この第１下部電極４０は、所定の耐エッチング性を有する金属、例えば、イリジウムで形成される。そして、第２下部電極４２は、合金またはそれらの酸化物で形成されるが、望ましくは、貴金属合金またはその酸化物で形成される。
第２下部電極４２を、貴金属合金またはその酸化物で形成する場合、例えば、イリジウムと白金とを含む合金（ＰｔＩｒ）またはその酸化物（ＰｔＩｒＯｘ）で形成できる。この場合、白金の含有率Ａは、５％＜Ａ＜４０％であり、また、酸化物（ＰｔＩｒＯｘ）のＸの値は０．５＜Ｘ≦２である。
【００５０】
下部電極４３は、所定の蒸着装置、例えば、スパッタリング装置を利用して形成できる。第２下部電極４２は、合金（またはその酸化物）で形成するので、このスパッタリング装置で第２下部電極４２の蒸着のためのターゲットとして、前記合金をなす元素をそれぞれ含むマルチターゲットを使用するか、または前記合金をなす元素をいずれも含む一つの合金ターゲットを使用できる。
第１下部電極４０をイリジウムで形成する場合、第１下部電極４０は、３０ｎｍ〜７０ｎｍの厚さで形成することが望ましい。そして、第２下部電極４２をイリジウムと白金との合金またはその酸化物で形成する場合、第２下部電極４２は、１０ｎｍ〜３０ｎｍの厚さで形成することが望ましい。
【００５１】
また、下部電極４３を、単層で形成することも可能であり、この場合、下部電極４３は、イリジウムと白金との合金またはその酸化物の単層である第２下部電極４２のみで構成できる。このとき、下部電極４３は、１０ｎｍ〜１００ｎｍの厚さで形成することが望ましい。
【００５２】
このように下部電極４３を形成した後、下部電極４３上に誘電膜４４を形成する。誘電膜４４は強誘電膜、例えばＰＺＴ膜またはＳＰＴ膜などで形成できる。誘電膜４４は気相化学蒸着法（Chemical Vapor Deposition：ＣＶＤ）、特にＭＯＣＶＤ（Metal Organic ＣＶＤ）方法で形成できるが、原子層蒸着法（Atomic Layer Deposition：ＡＬＤ）またはスパッタリング方法でも形成できる。
【００５３】
誘電膜４４をＰＺＴ膜で形成する場合、誘電膜４４は、ＭＯＣＶＤ方法を利用して所定の厚さ、例えば、３０ｎｍ〜１５０ｎｍに形成される。このとき、ＰＺＴ膜に所定の物質をドーピングまたは添加することもできる。前者の場合、希土類元素、例えば、ランタンが、ＰＺＴ膜にドーピングされる。後者の場合、珪酸塩、例えばＢＳＯ（Ｂｉ2ＳｉＯ5）が、ＰＺＴ膜に添加される。
【００５４】
次に、誘電膜４４上に上部電極４６を形成する。上部電極４６は単層または複層で形成される。後者（複層）の場合、上部電極４６は、イリジウム層とイリジウム酸化物層とを順次積層して形成される。
【００５５】
一方、図２に図示した本実施の形態のメモリ素子の製造方法は、基板５０にトランジスタを形成する段階と、このトランジスタを覆う層間絶縁層６０を形成する段階と、層間絶縁層６０上に、このトランジスタと連結されるようにキャパシタＣを形成する段階とに大別できる。
キャパシタＣを形成する段階で、層間絶縁層６０にトランジスタのドレイン領域が露出するコンタクトホール６２を形成し、このコンタクトホール６２を導電性プラグ６４、例えばタングステンプラグまたはドーピングされたポリシリコンプラグで満たす。このとき、導電性プラグ６４とキャパシタＣの下部電極４３との間に拡散防止膜４１をさらに形成することもできる。この拡散防止膜４１は、例えばチタンアルミニウムナイトライド膜で形成することが望ましいが、チタンナイトライド膜で形成することもできる。
【００５６】
以上の説明において、多くの事項が具体的に記載したが、これらは本発明の範囲を限定するものではなく、望ましい実施例の例示にすぎない。例えば、当業者ならば、本発明のキャパシタを、図１に示した単純スタック型ではなく、さらに複雑な構造、例えば、シリンダー構造で形成することもできる。また、本発明のキャパシタを、図２に示したメモリ素子と構成の異なるメモリ素子に適用することもできる。したがって、本発明の範囲は、前記した実施例により定められるものではなく、特許請求の範囲に記載された技術的思想により定められなければならない。
【産業上の利用可能性】
【００５７】
本発明は、コンピュータ、デジタルカメラ、カムコーダ、携帯電話、ＰＤＡ（Personal Digital Assistant）、ＧＰＳ（Global Positioning System）、携帯用データ保存装置、携帯用ディスプレイ、ＭＰ３（MPEG1 Audio Layer-3）プレイヤ、またはデジタル家電製品などのメモリに好適に適用できる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態による半導体素子のキャパシタの断面図である。
【図２】図１に示したキャパシタを含むメモリ素子の断面図である。
【図３Ａ】図１に示したキャパシタと同様に形成した実験用キャパシタであって、下部電極と誘電膜とがそれぞれＩｒ電極とＰＺＴ膜であるときの誘電膜表面のＳＥＭ写真である。
【図３Ｂ】図３Ａに示したキャパシタの下部電極および誘電膜の断面のＳＥＭ写真である。
【図４Ａ】図１に示したキャパシタと同様に形成した実験用キャパシタであって、下部電極と誘電膜とがそれぞれＩｒ３Ｐｔ１電極とＰＺＴ膜とであるときの誘電膜表面のＳＥＭ写真である。
【図４Ｂ】図４Ａに示したキャパシタの下部電極および誘電膜の断面のＳＥＭ写真である。
【図５Ａ】図１に示したキャパシタと同様に形成した実験用キャパシタであって、下部電極と誘電膜とがそれぞれＩｒ１Ｐｔ１電極とＰＺＴ膜とであるときの誘電膜表面のＳＥＭ写真である。
【図５Ｂ】図５Ａに示したキャパシタの下部電極および誘電膜の断面のＳＥＭ写真である。
【図６Ａ】図１に示したキャパシタと同様に形成した実験用キャパシタであって、下部電極と誘電膜とがそれぞれＩｒ１Ｐｔ３電極とＰＺＴ膜とであるときの誘電膜表面のＳＥＭ写真である。
【図６Ｂ】図６Ａに示したキャパシタの下部電極および誘電膜の断面のＳＥＭ写真である。
【図７Ａ】図１に示したキャパシタと同様に形成した実験用キャパシタであって、下部電極と誘電膜とがそれぞれＰｔ電極とＰＺＴ膜とであるときの誘電膜表面のＳＥＭ写真である。
【図７Ｂ】図７Ａに示したキャパシタの下部電極および誘電膜の断面のＳＥＭ写真である。
【図８】図１に示したキャパシタと同様に形成した実験用キャパシタであって、下部電極がＩｒ電極であるときの下部電極の表面粗度を示すＳＥＭ写真である。
【図９】図１に示したキャパシタと同様に形成した実験用キャパシタであって、下部電極がＩｒ３Ｐｔ１電極であるときの下部電極の表面粗度を示すＳＥＭ写真である。
【図１０】図１に示したキャパシタと同様に形成した実験用キャパシタであって、下部電極がＩｒ１Ｐｔ１電極であるときの下部電極の表面粗度を示すＳＥＭ写真である。
【図１１】図１に示したキャパシタと同様に形成した実験用キャパシタであって、下部電極がＩｒ１Ｐｔ３電極であるときの下部電極の表面粗度を示すＳＥＭ写真である。
【図１２】図１に示したキャパシタと同様に形成した実験用キャパシタであって、下部電極がＰｔ電極であるときの下部電極の表面粗度を示すＳＥＭ写真である。
【図１３】図１に示したキャパシタと同様に形成した実験用キャパシタであって、下部電極と誘電膜とがそれぞれＩｒ電極とＰＺＴ膜とであるときの誘電膜の表面粗度を示すＳＥＭ写真である。
【図１４】図１に示したキャパシタと同様に形成した実験用キャパシタであって、下部電極と誘電膜とがそれぞれＩｒ３Ｐｔ１電極とＰＺＴ膜とであるときの誘電膜の表面粗度を示すＳＥＭ写真である。
【図１５】図１に示したキャパシタと同様に形成した実験用キャパシタであって、下部電極と誘電膜とがそれぞれＩｒ１Ｐｔ１電極とＰＺＴ膜とであるときの誘電膜の表面粗度を示すＳＥＭ写真である。
【図１６】図１に示したキャパシタと同様に形成した実験用キャパシタであって、下部電極と誘電膜とがそれぞれＩｒ１Ｐｔ３電極とＰＺＴ膜とであるときの誘電膜の表面粗度を示すＳＥＭ写真である。
【図１７】図１に示したキャパシタと同様に形成した実験用キャパシタであって、下部電極と誘電膜とがそれぞれＰｔ電極とＰＺＴ膜とであるときの誘電膜の表面粗度を示すＳＥＭ写真である。
【図１８】図１に示したキャパシタと同様に形成した実験用キャパシタにおいて、様々な下部電極に応じたＰＺＴ膜の表面粗度を示すグラフである。
【図１９】図１に示したキャパシタと同様に形成した実験用キャパシタにおいて、様々な下部電極に応じたＰＺＴ膜の分極特性を示すグラフである。
【図２０】図１に示したキャパシタと同様に形成した実験用キャパシタにおいて、様々な下部電極に応じた疲労特性を示すグラフである。
【図２１】図１に示したキャパシタと同様に形成した実験用キャパシタにおいて、様々な下部電極に応じた残留分極比を示すグラフである。
【符号の説明】
【００５９】
Ｃ      キャパシタ
４０    第１下部電極
４１    拡散防止膜
４２    第２下部電極
４３    下部電極
４４    誘電膜
４６    上部電極
【図１】
2005217407.tif 000005
【図２】
2005217407.tif 000006
【図１８】
2005217407.tif 000007
【図１９】
2005217407.tif 000008
【図２０】
2005217407.tif 000009
【図２１】
2005217407.tif 000010
【図３Ａ】
2005217407.tif 000011
【図３Ｂ】
2005217407.tif 000012
【図４Ａ】
2005217407.tif 000013
【図４Ｂ】
2005217407.tif 000014
【図５Ａ】
2005217407.tif 000015
【図５Ｂ】
2005217407.tif 000016
【図６Ａ】
2005217407.tif 000017
【図６Ｂ】
2005217407.tif 000018
【図７Ａ】
2005217407.tif 000019
【図７Ｂ】
2005217407.tif 000020
【図８】
2005217407.tif 000021
【図９】
2005217407.tif 000022
【図１０】
2005217407.tif 000023
【図１１】
2005217407.tif 000024
【図１２】
2005217407.tif 000025
【図１３】
2005217407.tif 000026
【図１４】
2005217407.tif 000027
【図１５】
2005217407.tif 000028
【図１６】
2005217407.tif 000029
【図１７】
2005217407.tif 000030