(57)【要約】【課題】  出力する電圧の中心となる基準電圧を、アンプにより生成しないようにし、消費電流を低減する。【解決手段】  抵抗回路１は、電源電圧を分圧して比例した複数の電圧を出力する。デコーダ回路３は、デジタル信号をデコードし、制御信号を出力する。スイッチ回路２は、デコーダ回路３からの制御信号に応じてオン／オフし、抵抗回路１から出力される電圧を選択して出力する。変換回路４は、正相増幅回路を構成するオペアンプ４ａの逆相入力端子に、抵抗によって分圧した電源電圧の中間電圧を入力し、オペアンプ４ａの正相入力端子に入力される電圧を、中間電圧を中心に振れるようにして出力する。これにより、中間電圧を出力するためのアンプが不要となり、消費電流を低減することができる。【選択図】  図１
2005217855.tif 000002
【特許請求の範囲】
【請求項１】
デジタル値に応じたアナログ電圧を出力するＤ／Ａ変換器において、
電源電圧を分圧して比例した複数の電圧を出力する抵抗回路と、
デジタル信号をデコードし、制御信号を出力するデコーダ回路と、
前記制御信号に応じてオン／オフし、前記電圧を選択して出力するスイッチ回路と、
正相増幅回路を構成するオペアンプの逆相入力端子に、抵抗によって分圧した前記電源電圧の中間電圧を入力し、前記オペアンプの正相入力端子に入力される前記電圧を前記中間電圧を中心に振れるようにして出力する変換回路と、
を有することを特徴とするＤ／Ａ変換器。
【請求項２】
前記オペアンプの逆相入力端子には、第１の抵抗、第２の抵抗、および前記第１の抵抗と同じ抵抗値を有する第３の抵抗の一端が接続され、
前記第１の抵抗の他端は前記電源電圧を出力する電源に接続され、前記第２の抵抗の他端は前記オペアンプの出力に接続され、前記第３の抵抗の他端はグランドに接続されることを特徴とする請求項１記載のＤ／Ａ変換器。
【請求項３】
前記抵抗回路は、前記電源電圧を出力する電源とグランドとの間に直列接続された複数の抵抗を有し、前記抵抗間から前記電圧を出力することを特徴とする請求項１記載のＤ／Ａ変換器。
【請求項４】
前記スイッチ回路は、前記抵抗回路から出力される複数の前記電圧に対応して設けられ、前記制御信号に応じてオン／オフするスイッチを有することを特徴とする請求項１記載のＤ／Ａ変換回路。
【請求項５】
デジタル値に応じたアナログ電圧を出力する半導体装置において、
電源電圧を分圧して比例した複数の電圧を出力する抵抗回路と、
デジタル信号をデコードし、制御信号を出力するデコーダ回路と、
前記制御信号に応じてオン／オフし、前記電圧を選択して出力するスイッチ回路と、
正相増幅回路を構成するオペアンプの逆相入力端子に、抵抗によって分圧した前記電源電圧の中間電圧を入力し、前記オペアンプの正相入力端子に入力される前記電圧を前記中間電圧を中心に振れるようにして出力する変換回路と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤ／Ａ変換器および半導体装置に関し、特に電源電圧の中間電圧を中心に、デジタル値に応じたアナログ電圧を出力するＤ／Ａ変換器および半導体装置に関する。
【背景技術】
【０００２】
現在、デジタル情報処理の発展に伴い、Ａ／Ｄ変換器によってアナログ量をデジタル変換し、デジタル処理することが行われている。逆に、デジタル処理されたデジタル量をＤ／Ａ変換器によってアナログ量に変換し、制御することも行われている。Ｄ／Ａ変換器は、ＤＲＡＭ（Dynamic Random Access Memory）のアナログ型ＤＬＬ（Delayed Locked Loop）に用いられることもある（例えば、特許文献１参照）。
【０００３】
図３は、従来の８ビットＤ／Ａ変換器の回路図である。
図に示すように８ビットＤ／Ａ変換器は、抵抗回路１０１、スイッチ回路１０２、デコーダ回路１０３、変換回路１０４、およびアンプ１０５を有している。
【０００４】
抵抗回路１０１は、直列接続された抵抗Ｒ１０１ａ，Ｒ１０１ｂ，Ｒ１０１ｃ，…，Ｒ１０１ｍ，Ｒ１０１ｎを有している。抵抗Ｒ１０１ａはグランドに接続され、抵抗Ｒ１０１ｎは電圧Ｖｄｄの電源に接続されている。抵抗回路１０１の直列接続された抵抗からは、比例した２５６個の複数の電圧が取り出される。
【０００５】
スイッチ回路１０２は、スイッチＳＷ１０１ａ，ＳＷ１０１ｂ，ＳＷ１０１ｃ，…，ＳＷ１０１ｍを有している。これらスイッチの一端には、抵抗回路１０１から出力される電圧が入力される。他端は互いに接続されている。
【０００６】
デコーダ回路１０３は、出力に２５６本の信号線を有している。各信号線は、スイッチ回路１０２の各スイッチに出力され、スイッチのオン／オフを制御する。デコーダ回路１０３には、８ビットのデジタル信号Ｄ０，Ｄ１，…，Ｄ６，Ｄ７が入力される。デコーダ回路１０３は、入力されるデジタル信号をデコードし、デジタル信号のデジタル値に対応した信号線に信号を出力する。これによって、スイッチ回路１０２からは、デジタル値に応じた電圧が出力される。
【０００７】
変換回路１０４は、スイッチ回路１０２から出力されるデジタル値に応じた電圧を、基準電圧を中心に振れるよう変換して出力する。変換回路１０４は、オペアンプ１０４ａおよび抵抗Ｒ１０２，Ｒ１０３を有している。
【０００８】
アンプ１０５は、変換回路１０４に基準電圧を出力する。アンプ１０５は、電圧Ｖｄｄの１／２の電圧を基準電圧として変換回路１０４に出力する。よって、変換回路１０４は、電圧Ｖｄｄの１／２の電圧を中心に、デジタル値に応じた電圧を出力し、０Ｖから電圧Ｖｄｄの広い範囲でデジタル値に応じた電圧を振らせることが可能となる。
【０００９】
アンプ１０５は、抵抗によって生成された電圧Ｖｄｄの１／２の電圧を、ボルテージフォロワを介して変換回路に出力している。
図４は、図３のアンプの回路図である。
【００１０】
図に示すようにアンプ１０５は、抵抗Ｒ１０４，Ｒ１０５およびオペアンプ１０６から構成されている。
抵抗Ｒ１０４，Ｒ１０５は直列接続されている。抵抗Ｒ１０５は電圧Ｖｄｄの電源に接続され、抵抗Ｒ１０４はグランドに接続されている。オペアンプ１０６の正相入力端子は、抵抗Ｒ１０５，Ｒ１０４の接続点と接続されている。オペアンプ１０６の逆相入力端子は出力と接続されている。オペアンプ１０６はボルテージフォロワを構成している。
【００１１】
抵抗Ｒ１０４，Ｒ１０５の抵抗値を同じにすれば、オペアンプ１０６からは、電源の電圧Ｖｄｄの１／２の電圧が出力される。
ここで、図３のオペアンプ１０４ａから出力される電圧を数式より求める。スイッチ回路１０２から出力される電圧をＶｉ、オペアンプ１０４ａから出力される電圧をＶｏとする。また、抵抗Ｒ１０２の抵抗値をｒ１０２、抵抗Ｒ１０３の抵抗値をｒ１０３とする。すると、次の式（１）が成り立つ。
（Ｖｏ−Ｖｉ）／ｒ１０３＝（Ｖｉ−１／２Ｖｄｄ）／ｒ１０２……（１）
式（１）を変形すると、式（２）が求まる。
Ｖｏ−Ｖｉ＝ｒ１０３／ｒ１０２（Ｖｉ−１／２Ｖｄｄ）
Ｖｏ＝（１＋ｒ１０３／ｒ１０２）（Ｖｉ−１／２Ｖｄｄ）＋１／２Ｖｄｄ……（２）
式（２）に示すように、オペアンプ１０４ａから出力される電圧Ｖｏは、電源の電圧Ｖｄｄの１／２を中心に振れ、出力される。
【００１２】
次に、従来のＤ／Ａ変換器の他の例について説明する。
図５は、従来のＤ／Ａ変換器の他の例の回路図である。
図に示すようにＤ／Ａ変換器は、抵抗回路１１１ａ，１１１ｂ，１１１ｃ，…、スイッチ回路１１２ａ，１１２ｂ，１１２ｃ，…、デコーダ回路１１３ａ，１１３ｂ，１１３ｃ，…、変換回路１１４ａ，１１４ｂ，１１４ｃ，…、およびアンプ１１５を有している。
【００１３】
図５のＤ／Ａ変換器は、図３のＤ／Ａ変換器を複数有する構成となっている。すなわち、図５のＤ／Ａ変換器は、複数のデジタル信号をアナログ変換する多チャネルのＤ／Ａ変換器である。この場合も、アンプ１１５より電源の電圧Ｖｄｄを１／２にした電圧を生成する。そして、アンプ１１５で生成した基準電圧を複数の変換回路に入力し、スイッチ回路から出力されるデジタル値に応じた電圧を、基準電圧を中心に振れるようにしている。
【特許文献１】特開２００２−３０５４４９号公報（段落番号〔００２３〕〜〔００２６〕、図２）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、出力する電圧の中心となる基準電圧を、アンプによって生成しているため、アンプで消費される電流分、消費電流が多くなっているという問題点があった。
本発明はこのような点に鑑みてなされたものであり、出力する電圧の中心となる基準電圧を、アンプによって生成しないようにし、消費電流を低減するＤ／Ａ変換器および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明では上記問題を解決するために、デジタル値に応じたアナログ電圧を出力するＤ／Ａ変換器において、電源電圧を分圧して比例した複数の電圧を出力する抵抗回路と、デジタル信号をデコードし、制御信号を出力するデコーダ回路と、制御信号に応じてオン／オフし、電圧を選択して出力するスイッチ回路と、正相増幅回路を構成するオペアンプの逆相入力端子に、抵抗によって分圧した電源電圧の中間電圧を入力し、オペアンプの正相入力端子に入力される電圧を中間電圧を中心に振れるようにして出力する変換回路と、を有することを特徴とするＤ／Ａ変換器が提供される。
【００１６】
このようなＤ／Ａ変換器によれば、変換回路のオペアンプは、抵抗によって分圧された電源電圧の中間電圧を中心に電圧を出力する。よって、出力される電圧の中心となる中間電圧を出力するアンプが不要となる。
【発明の効果】
【００１７】
本発明のＤ／Ａ変換器によれば、変換回路の正相増幅回路を構成しているオペアンプの逆相入力端子に、抵抗によって分圧した電源電圧の中間電圧を入力し、中間電圧を中心に電圧を振らせるようにした。これにより、中間電圧を出力するためのアンプが不要となり、消費電流を低減することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の第１の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態に係るＤ／Ａ変換器の回路図である。
８ビットのＤ／Ａ変換器を例にして説明する。図に示すＤ／Ａ変換器は半導体装置の半導体チップに形成される。Ｄ／Ａ変換器は、抵抗回路１、スイッチ回路２、デコーダ回路３、および変換回路４を有している。
【００１９】
抵抗回路１は、直列接続された２５７個の抵抗Ｒ１ａ，Ｒ１ｂ，Ｒ１ｃ，…，Ｒ１ｍ，Ｒ１ｎを有している。抵抗Ｒ１ａの抵抗Ｒ１ｂと接続されていない方の端子は、グランドに接続され、抵抗Ｒ１ｎの抵抗Ｒ１ｍと接続されていない方の端子は、電圧Ｖｄｄの電源に接続されている。抵抗回路１の直列接続された抵抗からは、２５６個の複数の電圧が取り出される。
【００２０】
抵抗回路１の各抵抗の抵抗値は等しい。従って、抵抗回路１から取り出される複数の電圧値は比例した値となっている。
スイッチ回路２は、スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，…，ＳＷ１ｍを有している。スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，…，ＳＷ１ｍの一端には、抵抗回路１から出力される電圧が入力される。他端は互いに接続されている。従って、スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，…，ＳＷ１ｍのどれかが閉じられると、他端には、そのスイッチの一端に入力されている電圧が出力される。
【００２１】
デコーダ回路３は、出力に２５６本の信号線を有している。各信号線は、スイッチ回路２のスイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，…，ＳＷ１ｍのそれぞれに出力され、スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，…，ＳＷ１ｍのオン／オフを制御する。デコーダ回路３には、アナログ変換される８ビットのデジタル信号Ｄ０，Ｄ１，…，Ｄ６，Ｄ７が入力される。デコーダ回路３は、入力されるデジタル信号をデコードし、デジタル信号のデジタル値に対応した信号線に信号を出力する。このとき、デコーダ回路３は、スイッチ回路２がデジタル値に比例した電圧を出力するように、スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，…，ＳＷ１ｍに接続されている信号線に信号を出力する。例えば、デコーダ回路３に００００００００の８ビットのデジタル値が入力されたとする。この場合、デコーダ回路３は、スイッチ回路２のスイッチＳＷ１ａを閉じるように、信号線に信号を出力する。デコーダ回路３に１１１１１１１１の８ビットのデジタル値が入力されたとする。この場合、デコーダ回路３は、スイッチ回路２のスイッチＳＷ１ｍを閉じるように、信号線に信号を出力する。
【００２２】
なお、デジタル信号を８ビットとしているが、これに限るものではない。デジタル信号のビット数に応じて、信号線の数、抵抗回路１が有する抵抗の数、およびスイッチ回路２が有するスイッチの数は変わる。
【００２３】
変換回路４は、スイッチ回路２から出力されるデジタル値に応じた電圧を、基準電圧を中心に振れるよう変換して出力する。基準電圧は、電源の電圧Ｖｄｄの１／２である。基準電圧を、電源の電圧Ｖｄｄの１／２にすることによって、変換回路４は、デジタル値に応じた電圧を、０Ｖから電圧Ｖｄｄまでの広い範囲で振らせて出力することが可能となる。
【００２４】
変換回路４は、オペアンプ４ａおよび抵抗Ｒ２〜Ｒ４を有している。オペアンプ４ａの正相入力端子は、スイッチ回路２のスイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，…，ＳＷ１ｍの他端と接続されている。オペアンプ４ａの逆相入力端子には、抵抗Ｒ２〜Ｒ４の一端が接続されている。抵抗Ｒ２の他端は電源に接続され、電圧Ｖｄｄが印加されている。抵抗Ｒ３の他端はオペアンプ４ａの出力に接続されている。抵抗Ｒ４の他端はグランドに接続されている。
【００２５】
オペアンプ４ａは、抵抗Ｒ３，Ｒ４によって正相増幅回路を構成している。そして、オペアンプ４ａの逆相入力端子には、抵抗Ｒ２とＲ４により、電源の電圧Ｖｄｄを分圧した電圧が入力される。従って、オペアンプ４ａは、正相入力端子に入力される電圧を、逆相入力端子に入力されている電圧を中心に振れるようにして出力する。そして、抵抗Ｒ２，Ｒ４の抵抗値を同じにすると、電源の電圧Ｖｄｄの１／２を中心に、正相入力端子に入力される電圧を出力する。
【００２６】
ここで、オペアンプ４ａから出力される電圧を数式より求める。オペアンプ４ａに入力される電圧をＶｉ、オペアンプ４ａから出力される電圧をＶｏとする。また、抵抗Ｒ２の抵抗値をｒ２、抵抗Ｒ３の抵抗値をｒ３、抵抗Ｒ４の抵抗値をｒ４とする。また、抵抗Ｒ２を流れる電流をＩ１、抵抗Ｒ３を流れる電流をＩ２、抵抗Ｒ４を流れる電流をＩ３とする。すると、以下の次の式（３）〜（６）が成り立つ。
Ｉ３＝Ｉ１＋Ｉ２……（３）
Ｉ１＝（Ｖｄｄ−Ｖｉ）／ｒ２……（４）
Ｉ２＝（Ｖｏ−Ｖｉ）／ｒ３……（５）
Ｉ３＝Ｖｉ／ｒ４……（６）
式（６）を式（３）〜（５）に代入すると次の式（７）に示すようになる。
（Ｖｄｄ−Ｖｉ）／ｒ２＋（Ｖｏ−Ｖｉ）／ｒ３＝Ｖｉ／ｒ４……（７）
式（７）において、ｒ２，ｒ４を同じ値、すなわち、抵抗Ｒ２と抵抗Ｒ４の抵抗値を同じにすると、次の式（８）に示すようになる。
Ｖｏ＝（２ｒ３／ｒ２＋１）・（Ｖｉ−１／２Ｖｄｄ）＋１／２Ｖｄｄ……（８）
式（８）のｒ３をｒ２／２、すなわち、抵抗Ｒ３の抵抗値を抵抗Ｒ２の抵抗値の１／２にすると、式（２）と同じ式となる。このように、オペアンプ４ａから出力される電圧Ｖｏは、アンプによって生成された基準電圧を要することなく電源の電圧Ｖｄｄの１／２を中心に振れ、出力される。
【００２７】
以下、図１の動作について説明する。
デコーダ回路３はデジタル信号が入力されると、スイッチ回路２がデジタル信号のデジタル値に応じた電圧を出力するように、スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，…，ＳＷ１ｍに接続されている信号線に信号を出力する。
【００２８】
スイッチ回路２は、デコーダ回路３からの制御により、スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，…，ＳＷ１ｍが閉じられると、抵抗回路１から出力されている電圧を変換回路４に出力する。
【００２９】
変換回路４は、スイッチ回路２から出力される電圧を、電源の電圧Ｖｄｄの１／２を中心に振れるよう、変換して出力する。変換回路４には、アンプにより基準電圧を生成して入力する必要はない。
【００３０】
このように変換回路４の正相増幅回路を構成しているオペアンプ４ａの逆相入力端子に、抵抗によって分圧した電圧Ｖｄｄの１／２の電圧を入力し、電圧Ｖｄｄの１／２の電圧を中心に電圧Ｖｏを振らせるようにした。これにより、電圧Ｖｄｄの１／２の電圧を出力するためのアンプが不要となり、消費電流を低減することができる。また、アンプが不要となったことにより、回路面積を小さくすることができる。
【００３１】
なお、アナログ変換するデジタル値のビット数によって異なるが、図３の回路と比較すると、消費電流は４０〜５０％の削減となる。面積は２０％小さくすることができる。
次に、本発明の第２の実施の形態を図面を参照して詳細に説明する。
【００３２】
図２は、第２の実施の形態に係るＤ／Ａ変換器の回路図である。
図に示すＤ／Ａ変換器は半導体装置の半導体チップに形成される。Ｄ／Ａ変換器は、抵抗回路１１ａ，１１ｂ，１１ｃ，…、スイッチ回路１２ａ，１２ｂ，１２ｃ，…、デコーダ回路１３ａ，１３ｂ，１３ｃ，…、および変換回路１４ａ，１４ｂ，１４ｃ，…を有している。
【００３３】
図に示すＤ／Ａ変換器は、図１のＤ／Ａ変換器を複数有する構成となっている。すなわち、図２のＤ／Ａ変換器は、複数のデジタル値をアナログ変換する多チャネルのＤ／Ａ変換器である。抵抗回路１１ａ，１１ｂ，１１ｃ，…、スイッチ回路１２ａ，１２ｂ，１２ｃ，…、デコーダ回路１３ａ，１３ｂ，１３ｃ，…、および変換回路１４ａ，１４ｂ，１４ｃ，…は、図１に示した抵抗回路１、スイッチ回路２、デコーダ回路３、および変換回路４と同じ構成を有する。
【００３４】
抵抗回路１１ａ，１１ｂ，１１ｃ，…は、電源−グランド間に直列接続された複数の抵抗を有している。抵抗回路１１ａ，１１ｂ，１１ｃ，…は、電源の電圧Ｖｄｄを分圧し、比例した複数の電圧を出力する。
【００３５】
スイッチ回路１２ａ，１２ｂ，１２ｃ，…は、デコーダ回路１３ａ，１３ｂ，１３ｃ，…から出力されている複数の信号線と接続されている。スイッチ回路１２ａ，１２ｂ，１２ｃ，…は、信号線に出力される信号に応じて、抵抗回路１１ａ，１１ｂ，１１ｃ，…から出力されている複数の電圧の１つを変換回路１４ａ，１４ｂ，１４ｃ，…に出力する。
【００３６】
デコーダ回路１３ａ，１３ｂ，１３ｃ，…は、入力されるデジタル信号Ｄ０，Ｄ１，…，Ｄ６，Ｄ７をデコードし、デジタル信号のデジタル値に対応した信号線に信号を出力する。これによって、スイッチ回路１２ａ，１２ｂ，１２ｃ，…からは、デジタル値に応じた電圧が出力される。
【００３７】
変換回路１４ａ，１４ｂ，１４ｃ，…は、スイッチ回路１２ａ，１２ｂ，１２ｃ，…から出力されるデジタル値に応じた電圧を、基準電圧を中心に振れるよう変換して出力する。基準電圧は、電源の電圧Ｖｄｄの１／２である。基準電圧を、電源の電圧Ｖｄｄの１／２にすることによって、変換回路１４ａ，１４ｂ，１４ｃ，…は、デジタル値に応じた電圧を、０Ｖから電圧Ｖｄｄまでの広い範囲で振らせて出力することが可能となる。
【００３８】
変換回路１４ａ，１４ｂ，１４ｃ，…は、上述したように図１の変換回路４と同じ回路構成を有している。よって、変換回路１４ａ，１４ｂ，１４ｃ，…には、アンプにより基準電圧を生成して入力する必要はない。
【００３９】
このように変換回路４の正相増幅回路を構成しているオペアンプの逆相入力端子に、抵抗によって分圧した電圧Ｖｄｄの１／２の電圧を入力し、電圧Ｖｄｄの１／２の電圧を中心に、デジタル値に応じた電圧を振らせるようにした。これにより、電圧Ｖｄｄの１／２の電圧を出力するためのアンプが不要となり、消費電流を低減することができる。また、アンプが不要となったことにより、回路面積を小さくすることができる。
【００４０】
なお、アナログ変換するデジタル値のビット数によって異なるが、図３の回路と比較すると、消費電流は４０〜５０％の削減となる。面積は２０％小さくすることができる。
【図面の簡単な説明】
【００４１】
【図１】第１の実施の形態に係るＤ／Ａ変換器の回路図である。
【図２】第２の実施の形態に係るＤ／Ａ変換器の回路図である。
【図３】従来の８ビットＤ／Ａ変換器の回路図である。
【図４】図３のアンプの回路図である。
【図５】従来のＤ／Ａ変換器の他の例の回路図である。
【符号の説明】
【００４２】
１，１１ａ，１１ｂ，１１ｃ  抵抗回路
２，１２ａ，１２ｂ，１２ｃ  スイッチ回路
３，１３ａ，１３ｂ，１３ｃ  デコーダ回路
４，１４ａ，１４ｂ，１４ｃ  変換回路
４ａ  オペアンプ
【図１】
2005217855.tif 000003
【図２】
2005217855.tif 000004
【図３】
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【図４】
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【図５】
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