(57)【要約】    【課題】      回路規模を縮小して小型化を実現することができるとともに、消費電力を減少することができるデコード方法及びデコード回路を提供する。    【解決手段】  デコード回路１０は、第１の条件分岐回路２０、第２の条件分岐回路２１及び第３の条件分岐回路２２を備える。２進数の値分だけＬＳＢ側から１とする入力デジタル信号ＩＮのＬＳＢのビット情報に基づき、第１の条件分岐回路２０は出力デジタル信号のビット配列中の連続配列の境界となる境界ビット情報を生成する。最小桁の次桁のビット情報に基づき、第２の条件分岐回路２１は境界ビット情報の下位又は上位に連続配列のビット情報を組み合わせて中間出力デジタル信号を生成する。最終桁のビット情報に基づき、第３の条件分岐回路２２は中間出力デジタル信号の下位又は上位に連続配列のビット情報を組み合わせて最終出力デジタル信号を生成する。  【選択図】      図１
2005217596.tif 000002
【特許請求の範囲】
【請求項１】
２進数の値分だけ最小桁のビット側から１とする入力デジタル信号の前記最小桁のビット情報に基づき、出力デジタル信号のビット配列中の連続「０」配列又は連続「１」配列の境界となる境界ビット情報を生成する段階と、
前記最小桁の次桁のビット情報に基づき、前記境界ビット情報の下位又は上位に、連続「０」配列又は連続「１」配列のビット情報を組み合わせて前記出力デジタル信号を生成する段階と、
を備えたことを特徴とするデコード方法。
【請求項２】
２進数の値分だけ最小桁のビット側から１とする入力デジタル信号の前記最小桁のビット情報に基づき、出力デジタル信号のビット配列中の連続「０」配列又は連続「１」配列の境界となる境界ビット情報を生成する段階と、
前記最小桁の次桁のビット情報に基づき、前記境界ビット情報の下位又は上位に、連続「０」配列又は連続「１」配列のビット情報を組み合わせて中間出力デジタル信号を生成する段階と、
前記次桁の更に次桁のビット情報に基づき、前記中間出力デジタル信号の下位又は上位に、更に連続「０」配列又は連続「１」配列のビット情報を組み合わせて前記出力デジタル信号を生成する段階と、
を備えたことを特徴とするデコード方法。
【請求項３】
前記境界ビット情報を生成する段階は、入力デジタル信号の入力値に対して出力デジタル信号の出力値が１対１のデジタル変換テーブルを用いたデコード処理により境界ビット情報を生成する段階であることを特徴とする請求項１又は請求項２記載のデコード方法。
【請求項４】
２進数の値分だけ最小桁のビット側から１とする入力デジタル信号の前記最小桁のビット情報を０番目、前記最小桁から上位にｎ番目のビット情報をＩＮ［ｎ］、前記ビット情報ＩＮ［ｎ］に基づくデコード処理結果を出力デジタル信号ＯＵＴ（ｎ）とし、ａ＝２n−１と定義すると、前記ビット情報ＩＮ［ｎ］が０の時、
(０×２a＋０×２a-1＋０×２a-2＋…＋０×２a-a)×２a＋ＯＵＴ(ｎ−１)
の演算を実行して前記出力デジタル信号ＯＵＴ（ｎ）を生成し、前記ビット情報ＩＮ［ｎ］が１の時、
ＯＵＴ(ｎ−１)×２a＋(１×２a＋１×２a-1＋１×２a-2＋…＋１×２a-a)
の演算を実行して前記出力デジタル信号ＯＵＴ（ｎ）を生成するデコード回路であって、
前記出力デジタル信号ＯＵＴ（ｎ）のビット配列数をｔと定義すると、前記ビット情報ＩＮ［ｎ］の入力に基づき、前記出力デジタル信号ＯＵＴ（ｎ）の（ｔ÷２）番目のビット情報に「０」又は「１」のビット情報を選択する第１のセレクタと、
前記出力デジタル信号ＯＵＴ（ｎ）のｔ番目から（ｔ÷２）＋１番目までのビット情報に、（０×２a＋０×２a-1＋０×２a-2＋…＋０×２a-a+1）により演算されたビット情報又はｎ−１番目の出力デジタル信号ＯＵＴ(ｎ−１)のビット情報を選択する第２のセレクタと、
前記出力デジタル信号ＯＵＴ（ｎ）の（ｔ÷２）−１番目から最小桁のビットまでのビット情報に、前記出力デジタル信号ＯＵＴ(ｎ−１)のビット情報又は（０×２a＋０×２a-1＋０×２a-2＋…＋０×２a-a+1）により演算されたビット情報を選択する第３のセレクタと、
を備えたことを特徴とするデコード回路。
【請求項５】
２進数の値分だけ最小桁のビット側から１とする入力デジタル信号の前記最小桁のビット情報を０番目、前記最小桁から上位にｎ番目のビット情報をＩＮ［ｎ］、前記ビット情報ＩＮ［ｎ］に基づくデコード処理結果を出力デジタル信号ＯＵＴ（ｎ）とし、ａ＝２n−１と定義すると、前記ビット情報ＩＮ［ｎ］が０の時、
(０×２a＋０×２a-1＋０×２a-2＋…＋０×２a-a)×２a＋ＯＵＴ(ｎ−１)
の演算を実行して前記出力デジタル信号ＯＵＴ（ｎ）を生成し、前記ビット情報ＩＮ［ｎ］が１の時、
ＯＵＴ(ｎ−１)×２a＋(１×２a＋１×２a-1＋１×２a-2＋…＋１×２a-a)
の演算を実行して前記出力デジタル信号ＯＵＴ（ｎ）を生成するデコード回路であって、
前記出力デジタル信号ＯＵＴ（ｎ）のビット配列数をｔと定義すると、
前記出力デジタル信号ＯＵＴ（ｎ）の（ｔ÷２）番目のビット情報を生成し、前記入力デジタル信号ＩＮ［ｎ］を出力する手段と、
前記出力デジタル信号ＯＵＴ（ｎ）のｔ番目から（ｔ÷２）＋１番目までのビット情報を生成し、一方の入力端子に前記入力デジタル信号ＩＮ［ｎ］が入力されるとともに、他方の入力端子にｎ−１番目の出力デジタル信号ＯＵＴ（ｎ−１）が入力される２入力ＡＮＤ回路と、
前記出力デジタル信号ＯＵＴ（ｎ）の（ｔ÷２）−１番目から最小桁のビットまでのビット情報を生成し、一方の入力端子に前記入力デジタル信号ＩＮ［ｎ］が入力されるとともに、他方の入力端子に前記出力デジタル信号ＯＵＴ（ｎ−１）が入力される２入力ＯＲ回路と、
を備えたことを特徴とするデコード回路。
【請求項６】
前記デコード回路は、電流加算型デジタルアナログコンバータの入力デコード回路であることを特徴とする請求項４又は請求項５記載のデコード回路。
【請求項７】
前記デコード回路は、第３世代移動体通信システムにおいて使用されるデコード回路であることを特徴とする請求項４又は請求項５記載のデコード回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デコード方法及びデコード回路に関し、特にデジタル電子回路に使用されるデコード方法及びデコード回路に関する。
【背景技術】
【０００２】
図７に示すように、従来のデコード回路は入力端子１と出力端子３との間にデジタル変換テーブル２を備えている（特許文献１参照）。入力デジタル信号は入力端子１を通してデジタル変換テーブル２に入力される。デジタル変換テーブル２においては、入力デジタル信号の２進数の値分だけ最小桁のビット（ＬＳＢ）側から「１」のフラグを立てるデコード処理が実行される。デジタル変換テーブル２から出力されたデコード値は出力端子３を通して外部機器に出力される。
【特許文献１】特開平５−２１８８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述のデコード回路のデジタル変換デーブル２は入力デジタル信号のビット情報に対して１対１の出力デジタル信号のビット情報を格納している。このため、デジタル変換テーブル２の変換ビット数が増加するに従い、デジタル変換テーブル２の回路規模が増大してしまい、デコード回路の小型化を実現することができないという問題があった。更に、デコード回路の回路規模の増大に伴い、デコード回路において消費電力が増大してしまうという問題があった。
【０００４】
本発明は、かかる点に鑑みてなされたものであり、回路規模を縮小して小型化を実現することができるとともに、消費電力を減少することができるデコード方法及びデコード回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明のデコード方法は、２進数の値分だけ最小桁のビット側から１とする入力デジタル信号の前記最小桁のビット情報に基づき、出力デジタル信号のビット配列中の連続「０」配列又は連続「１」配列の境界となる境界ビット情報を生成する段階と、前記最小桁の次桁のビット情報に基づき、前記境界ビット情報の下位又は上位に、連続「０」配列又は連続「１」配列のビット情報を組み合わせて前記出力デジタル信号を生成する段階とを備えた構成を採る。
【０００６】
このデコード方法によれば、入力デジタル信号の最小桁のビット情報に基づき、出力デジタル信号のビット配列中の境界ビット情報を生成した後、入力デジタル信号の次桁のビット情報に基づき、境界ビット情報の下位又は上位に連続配列のビット情報を組み合わせることにより、入力値と出力値とが１対１の、膨大なデジタルデコード情報を有するデジタル変換テーブルを使用しないで、このデジタル変換テーブルと同様な出力デジタル信号を出力することができる。
【０００７】
本発明のデコード方法は、２進数の値分だけ最小桁のビット側から１とする入力デジタル信号の前記最小桁のビット情報に基づき、出力デジタル信号のビット配列中の連続「０」配列又は連続「１」配列の境界となる境界ビット情報を生成する段階と、前記最小桁の次桁のビット情報に基づき、前記境界ビット情報の下位又は上位に、連続「０」配列又は連続「１」配列のビット情報を組み合わせて中間出力デジタル信号を生成する段階と、前記次桁の更に次桁のビット情報に基づき、前記中間出力デジタル信号の下位又は上位に、更に連続「０」配列又は連続「１」配列のビット情報を組み合わせて前記出力デジタル信号を生成する段階とを備えた構成を採る。
【０００８】
このデコード方法によれば、入力デジタル信号の最小桁のビット情報に基づき、出力デジタル信号のビット配列中の境界ビット情報を生成した後、入力デジタル信号の次桁のビット情報に基づき、境界ビット情報の下位又は上位に連続配列のビット情報を組み合わせて中間出力デジタル信号を生成し、そして入力デジタル信号の更に次桁のビット情報に基づき、中間出力デジタル信号の下位又は上位に連続配列のビット情報を組み合わせることにより、入力値と出力値とが１対１の、膨大なデジタルデコード情報を有するデジタル変換テーブルを使用しないで、このデジタル変換テーブルと同様な出力デジタル信号を出力することができる。
【０００９】
本発明のデコード方法は、前記境界ビット情報を生成する段階は、入力デジタル信号の入力値に対して出力デジタル信号の出力値が１対１のデジタル変換テーブルを用いたデコード処理により境界ビット情報を生成する段階である構成を採る。
【００１０】
このデコード方法によれば、入力デジタル信号の桁数が少ない境界ビット情報の生成に、階層処理を使用せずに、入力値と出力値とが１対１の少量のデジタルデコード情報を有し、かつ応答速度の速いデジタル変換テーブルを用いたデコード処理を使用することにより、デコード処理の高速化を実現することができる。
【００１１】
本発明のデコード回路は、２進数の値分だけ最小桁のビット側から１とする入力デジタル信号の前記最小桁のビット情報を０番目、前記最小桁から上位にｎ番目のビット情報をＩＮ［ｎ］、前記ビット情報ＩＮ［ｎ］に基づくデコード処理結果を出力デジタル信号ＯＵＴ（ｎ）とし、ａ＝２n−１と定義すると、前記ビット情報ＩＮ［ｎ］が０の時、(０×２a＋０×２a-1＋０×２a-2＋…＋０×２a-a)×２a＋ＯＵＴ(ｎ−１)の演算を実行して前記出力デジタル信号ＯＵＴ（ｎ）を生成し、前記ビット情報ＩＮ［ｎ］が１の時、ＯＵＴ(ｎ−１)×２a＋(１×２a＋１×２a-1＋１×２a-2＋…＋１×２a-a)の演算を実行して前記出力デジタル信号ＯＵＴ（ｎ）を生成するデコード回路であって、前記出力デジタル信号ＯＵＴ（ｎ）のビット配列数をｔと定義すると、前記ビット情報ＩＮ［ｎ］の入力に基づき、前記出力デジタル信号ＯＵＴ（ｎ）の（ｔ÷２）番目のビット情報に「０」又は「１」のビット情報を選択する第１のセレクタと、前記出力デジタル信号ＯＵＴ（ｎ）のｔ番目から（ｔ÷２）＋１番目までのビット情報に、（０×２a＋０×２a-1＋０×２a-2＋…＋０×２a-a+1）により演算されたビット情報又はｎ−１番目の出力デジタル信号ＯＵＴ(ｎ−１)のビット情報を選択する第２のセレクタと、前記出力デジタル信号ＯＵＴ（ｎ）の（ｔ÷２）−１番目から最小桁のビットまでのビット情報に、前記出力デジタル信号ＯＵＴ(ｎ−１)のビット情報又は（０×２a＋０×２a-1＋０×２a-2＋…＋０×２a-a+1）により演算されたビット情報を選択する第３のセレクタとを備えた構成を採る。
【００１２】
この構成によれば、入力デジタル信号のビット情報ＩＮ［ｎ］に基づき、出力デジタル信号のビット配列中の連続配列の境界となる境界ビット情報を第１のセレクタにより選択し、境界ビット情報の上位の連続配列のビット情報を第２のセレクタにより選択し、境界ビット情報の下位の連続配列のビット情報を第３のセレクタにより選択し、これらの第１、第２及び第３のセレクタを階層処理を実現する条件分岐回路としたことにより、入力値と出力値とが１対１の、膨大なデジタルデコード情報を有するデジタル変換テーブルを使用しないで、このデジタル変換テーブルと同様な出力デジタル信号を出力することができる。
【００１３】
本発明のデコード回路は、２進数の値分だけ最小桁のビット側から１とする入力デジタル信号の前記最小桁のビット情報を０番目、前記最小桁から上位にｎ番目のビット情報をＩＮ［ｎ］、前記ビット情報ＩＮ［ｎ］に基づくデコード処理結果を出力デジタル信号ＯＵＴ（ｎ）とし、ａ＝２n−１と定義すると、前記ビット情報ＩＮ［ｎ］が０の時、(０×２a＋０×２a-1＋０×２a-2＋…＋０×２a-a)×２a＋ＯＵＴ(ｎ−１)の演算を実行して前記出力デジタル信号ＯＵＴ（ｎ）を生成し、前記ビット情報ＩＮ［ｎ］が１の時、ＯＵＴ(ｎ−１)×２a＋(１×２a＋１×２a-1＋１×２a-2＋…＋１×２a-a)の演算を実行して前記出力デジタル信号ＯＵＴ（ｎ）を生成するデコード回路であって、前記出力デジタル信号ＯＵＴ（ｎ）のビット配列数をｔと定義すると、前記出力デジタル信号ＯＵＴ（ｎ）の（ｔ÷２）番目のビット情報を生成し、前記入力デジタル信号ＩＮ［ｎ］を出力する手段と、前記出力デジタル信号ＯＵＴ（ｎ）のｔ番目から（ｔ÷２）＋１番目までのビット情報を生成し、一方の入力端子に前記入力デジタル信号ＩＮ［ｎ］が入力されるとともに、他方の入力端子にｎ−１番目の出力デジタル信号ＯＵＴ（ｎ−１）が入力される２入力ＡＮＤ回路と、前記出力デジタル信号ＯＵＴ（ｎ）の（ｔ÷２）−１番目から最小桁のビットまでのビット情報を生成し、一方の入力端子に前記入力デジタル信号ＩＮ［ｎ］が入力されるとともに、他方の入力端子に前記出力デジタル信号ＯＵＴ（ｎ−１）が入力される２入力ＯＲ回路とを備えた構成を採る。
【００１４】
この構成によれば、入力デジタル信号のビット情報ＩＮ［ｎ］に基づき、このビット情報ＩＮ［ｎ］から出力デジタル信号のビット配列中の連続配列の境界となる境界ビット情報を生成し、境界ビット情報の上位の連続配列のビット情報を２入力ＡＮＤ回路により生成し、境界ビット情報の下位の連続配列のビット情報を２入力ＯＲ回路により生成し、これらの２入力ＡＮＤ回路、２入力ＯＲ回路を階層処理を実現する条件分岐回路としたことにより、入力値と出力値とが１対１の、膨大なデジタルデコード情報を有するデジタル変換テーブルを使用しないで、このデジタル変換テーブルと同様な出力デジタル信号を出力することができる。
【００１５】
本発明のデコード回路は、電流加算型デジタルアナログコンバータの入力デコード回路である構成を採る。
【００１６】
本発明のデコード回路は、第３世代移動体通信システムにおいて使用されるデコード回路である構成を採る。
【発明の効果】
【００１７】
本発明によれば、回路規模を縮小することにより小型化を実現することができるとともに、消費電力を減少することができるデコード方法及びデコード回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の骨子は、２進数の値分だけ最小桁のビット側から１とする入力デジタル信号の最小桁のビット情報に基づき、出力デジタル信号のビット配列中の連続配列の境界となる境界ビット情報を生成し、最小桁の次桁のビット情報に基づき、境界ビット情報の下位又は上位に連続配列のビット情報を組み合わせて出力デジタル信号を生成したことである。
【００１９】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２０】
（実施の形態１）
＜デコード回路の構成＞
本発明の実施の形態１に係るデジタル電子回路に使用されるデコード回路１０は、図１に示すように、入力デジタル信号端子１１と出力デジタル信号端子１２との間に、第１の条件分岐回路２０、第２の条件分岐回路２１及び第３の条件分岐回路２２を備えて構成されている。なお、実施の形態１においては、理解を容易にするために３ビット配列の入力デジタル信号に対して７ビット配列の出力デジタル信号を出力するデコード回路１０を例に採り説明するが、本発明は、このビット配列数に限定されるものではなく、後述する実施の形態４に係るデコード回路１０のように４ビット配列の入力デジタル信号をデコードする場合や、５ビット配列以上の入力デジタル信号をデコードするデコード回路に適用することができる。
【００２１】
デコード回路１０の入力デジタル信号端子１１には図２（Ａ）に示す３ビット配列の入力デジタル信号が入力され、出力デジタル信号端子１２からは図２（Ｂ）に示す７ビット配列の出力デジタル信号が出力される。具体的には、入力デジタル信号「０００」の入力に対して出力デジタル信号「０００００００」が出力され、入力デジタル信号「００１」の入力に対して出力デジタル信号「００００００１」が出力され、順次昇順され、最終的に入力デジタル信号「１１１」の入力に対して出力デジタル信号「１１１１１１１」が出力される。
【００２２】
すなわち、デコード回路１０は、２進数の値分だけ最小桁のビット（ＬＳＢ）側から１とする入力デジタル信号を入力し、最小桁のビット情報を０番目、最小桁から上位にｎ番目のビット情報をＩＮ［ｎ］、ビット情報ＩＮ［ｎ］に基づくデコード処理結果を出力デジタル信号ＯＵＴ（ｎ）とし、ａ＝２n−１と定義すると、ビット情報ＩＮ［ｎ］が「０」の時、(０×２a＋０×２a-1＋０×２a-2＋…＋０×２a-a)×２a＋ＯＵＴ(ｎ−１)の演算を実行して出力デジタル信号ＯＵＴ（ｎ）を生成し、ビット情報ＩＮ［ｎ］が「１」の時、ＯＵＴ(ｎ−１)×２a＋(１×２a＋１×２a-1＋１×２a-2＋…＋１×２a-a)の演算を実行して出力デジタル信号ＯＵＴ（ｎ）を生成する。ここで、ｎは、実施の形態１において最小桁のビット情報を０番目としているので、自然数０、１、２のいずれかである。
【００２３】
第１の条件分岐回路２０は、図１及び図３に示すように、入力デジタル信号端子１１に接続され、入力デジタル信号ＩＮ［０］つまり最小桁のビット情報が入力されるセレクタ２０１を備えている。セレクタ２０１は、入力デジタル信号ＩＮ［０］がビット情報「０」の時、中間出力デジタル信号ＯＵＴ（０）としてビット情報「０」が出力され、入力デジタル信号ＩＮ［０］がビット情報「１」の時、中間出力デジタル信号ＯＵＴ（０）としてビット情報「１」が出力される。なお、実施の形態１においては、入力デジタル信号ＩＮ［０］のビット情報「０」又は「１」をそのまま中間出力デジタル信号ＯＵＴ（０）のビット情報「０」又は「１」としているので、特にセレクタ２０１を配設せずに、単なる配線としてもよい。
【００２４】
第２の条件分岐回路２１は、入力デジタル信号端子１１に接続され、入力デジタル信号ＩＮ［１］つまり最小桁の次桁のビット情報が入力される第１のセレクタ２１１、第２のセレクタ２１２及び第３のセレクタ２１３を備えている。第２のセレクタ２１２及び第３のセレクタ２１３は、更に第１の条件分岐回路２０の出力に接続され、中間出力デジタル信号ＯＵＴ（０）が入力される。
【００２５】
第１のセレクタ２１１は、第２の条件分岐回路２１の中間出力デジタル信号ＯＵＴ（１）のビット配列数をｔ＝３と定義すると、ビット情報ＩＮ［１］の入力に基づき、中間出力デジタル信号ＯＵＴ（１）の（ｔ÷２）番目のビット情報（実施の形態１ではＬＳＢ側から２番目のビット情報［１］）として「０」又は「１」のビット情報を選択する。
【００２６】
第２のセレクタ２１２は、中間出力デジタル信号ＯＵＴ（１）のｔ番目から（ｔ÷２）＋１番目までのビット情報（実施の形態１ではＬＳＢ側から３番目のビット情報［２］）として、（０×２a＋０×２a-1＋０×２a-2＋…＋０×２a-a+1）により演算されたビット情報又はｎ−１番目の出力デジタル信号ＯＵＴ(ｎ−１)のビット情報（実施の形態１では中間出力デジタル信号ＯＵＴ（０）のビット情報）を選択する。
【００２７】
第３のセレクタ２１３は、中間出力デジタル信号ＯＵＴ（１）の（ｔ÷２）−１番目から最小桁のビットまでのビット情報（実施の形態１ではＬＳＢのビット情報［０］）として、出力デジタル信号ＯＵＴ(ｎ−１)のビット情報（実施の形態１では中間出力デジタル信号ＯＵＴ（０）のビット情報）又は（０×２a＋０×２a-1＋０×２a-2＋…＋０×２a-a+1）により演算されたビット情報を選択する。
【００２８】
第３の条件分岐回路２２は、入力デジタル信号端子１１に接続され、入力デジタル信号ＩＮ［２］つまり最終桁のビット情報が入力される第１のセレクタ２２１、第２のセレクタ２２２Ａ〜２２２Ｃ及び第３のセレクタ２２３Ａ〜２２３Ｃを備えている。第２のセレクタ２２２Ａ〜２２２Ｃ及び第３のセレクタ２２３Ａ〜２２３Ｃは、更に第２の条件分岐回路２２の出力に接続され、中間出力デジタル信号ＯＵＴ（１）が入力される。
【００２９】
第１のセレクタ２２１は、第３の条件分岐回路２２の最終出力デジタル信号ＯＵＴ（２）のビット配列数をｔ＝７と定義すると、ビット情報ＩＮ［２］の入力に基づき、出力デジタル信号ＯＵＴ（２）の（ｔ÷２）番目のビット情報（実施の形態１ではＬＳＢ側から４番目のビット情報［３］）として「０」又は「１」のビット情報を選択する。
【００３０】
第２のセレクタ２２２Ａ〜２２２Ｃは、出力デジタル信号ＯＵＴ（２）のｔ番目から（ｔ÷２）＋１番目までのビット情報（実施の形態１ではＬＳＢ側から５番目〜７番目のビット情報［４］〜［６］）として、（０×２a＋０×２a-1＋０×２a-2＋…＋０×２a-a+1）により演算されたビット情報又はｎ−１番目の出力デジタル信号ＯＵＴ(ｎ−１)のビット情報（実施の形態１では中間出力デジタル信号ＯＵＴ（１）のビット情報）を選択する。
【００３１】
第３のセレクタ２２３Ａ〜２２３Ｃは、出力デジタル信号ＯＵＴ（２）の（ｔ÷２）−１番目から最小桁のビットまでのビット情報（実施の形態１ではＬＳＢ〜３番目のビット情報［０］〜［２］）として、出力デジタル信号ＯＵＴ(ｎ−１)のビット情報（実施の形態１では中間出力デジタル信号ＯＵＴ（１）のビット情報）又は（０×２a＋０×２a-1＋０×２a-2＋…＋０×２a-a+1）により演算されたビット情報を選択する。
【００３２】
＜デコード方法＞
次に、上記デコード回路１０のデコード方法を図１乃至図３を用いて説明する。
【００３３】
まず最初に、デコード回路１０の入力デジタル信号端子１１に３ビット配列の入力デジタル信号ＩＮ［０］、ＩＮ［１］及びＩＮ［２］が入力される。
【００３４】
入力デジタル信号ＩＮの最小桁のビットのビット情報が入力デジタル信号ＩＮ［０］として第１の条件分岐回路２０に入力される。第１の条件分岐回路２０においては、セレクタ２０１によって入力デジタル信号ＩＮ［０］が「０」の時、中間出力デジタル信号ＯＵＴ（０）として「０」のビット情報が出力され、入力デジタル信号ＩＮ［０］が「１」の時、中間出力デジタル信号ＯＵＴ（０）として「１」のビット情報が出力される。中間出力デジタル信号ＯＵＴ（０）は、最終出力デジタル信号ＯＵＴ（２）のビット配列中の連続「０」配列又は連続「１」配列の境界となる境界ビット情報である。
【００３５】
入力デジタル信号ＩＮの最小桁の次桁のビット情報が入力デジタル信号ＩＮ［１］として第２の条件分岐回路２１に入力される。第２の条件分岐回路２１においては、第１のセレクタ２１１によって入力デジタル信号ＩＮ［１］が「０」の時、中間出力デジタル信号ＯＵＴ（１）の２番目のビット情報［１］として「０」が出力され、入力デジタル信号ＩＮ［１］が「１」の時、「１」が出力される。
【００３６】
第２の条件分岐回路２１においては、更に第２のセレクタ２１２及び第３のセレクタ２１３に入力デジタル信号ＩＮ［１］及び中間出力デジタル信号ＯＵＴ（０）が入力される。入力デジタル信号ＩＮ［１］が「０」の時、第２のセレクタ２１２は上記演算を実行して得られた「０」のビット情報を中間出力デジタル信号ＯＵＴ（１）の３番目のビット情報［２］として出力するとともに、第３のセレクタ２１３は中間出力デジタル信号ＯＵＴ（０）を中間出力デジタル信号ＯＵＴ（１）の最小桁のビット情報［０］として出力する。入力デジタル信号ＩＮ［１］が「１」の時、第２のセレクタ２１２は中間出力デジタル信号ＯＵＴ（０）を３番目のビット情報［２］として出力するとともに、第３のセレクタ２１３は上記演算を実行して得られた「１」を最小桁のビット情報［０］として出力する。
【００３７】
すなわち、第２の条件分岐回路２１は、入力デジタル信号ＩＮ［１］が「０」の時、中間出力デジタル信号ＯＵＴ（０）のビット情報の上位に、第１のセレクタ２１１から出力されるビット情報と、第２のセレクタ２１２から出力されるビット情報とを組み合わせたビット情報を有する中間出力デジタル信号ＯＵＴ（１）を出力することができる。また、第２の条件分岐回路２１は、入力デジタル信号ＩＮ［１］が「１」の時、中間出力デジタル信号ＯＵＴ（０）のビット情報の下位に、第１のセレクタ２１１から出力されるビット情報と、第３のセレクタ２１３から出力されるビット情報とを組み合わせたビット情報を有する中間出力デジタル信号ＯＵＴ（１）を出力することができる。
【００３８】
入力デジタル信号ＩＮの更に次桁（最終）のビット情報が入力デジタル信号ＩＮ［２］として第３の条件分岐回路２２に入力される。第３の条件分岐回路２２においては、第１のセレクタ２２１によって入力デジタル信号ＩＮ［２］が「０」の時、最終出力デジタル信号ＯＵＴ（２）の４番目のビット情報［３］として「０」が出力され、入力デジタル信号ＩＮ［２］が「１」の時、「１」が出力される。
【００３９】
第３の条件分岐回路２２においては、更に第２のセレクタ２２２Ａ〜２２２Ｃ及び第３のセレクタ２２３Ａ〜２２３Ｃに入力デジタル信号ＩＮ［２］及び中間出力デジタル信号ＯＵＴ（１）が入力される。入力デジタル信号ＩＮ［２］が「０」の時、第２のセレクタ２２２Ａ〜２２２Ｃは上記演算を実行して得られた「０」を最終出力デジタル信号ＯＵＴ（２）の５番目から７番目までのビット情報［４］〜［６］として出力するとともに、第３のセレクタ２２３Ａ〜２２３Ｃは中間出力デジタル信号ＯＵＴ（１）を最終出力デジタル信号ＯＵＴ（２）の最小桁から３番目までのビット情報［０］〜［２］として出力する。
【００４０】
入力デジタル信号ＩＮ［２］が「１」の時、第２のセレクタ２２２Ａ〜２２２Ｃは中間出力デジタル信号ＯＵＴ（１）を最終出力デジタル信号ＯＵＴ（２）の５番目から７番目までのビット情報［４］〜［６］として出力するとともに、第３のセレクタ２２３Ａ〜２２３Ｃは上記演算を実行して得られた「１」のビット情報を最終出力デジタル信号ＯＵＴ（２）の最小桁から３番目までのビット情報［０］〜［２］として出力する。
【００４１】
すなわち、第２の条件分岐回路２２は、入力デジタル信号ＩＮ［２］が「０」の時、中間出力デジタル信号ＯＵＴ（１）のビット情報の上位に、第１のセレクタ２２１から出力されるビット情報と、第２のセレクタ２２２Ａ〜２２２Ｃから出力されるビット情報とを組み合わせたビット情報を有する最終出力デジタル信号ＯＵＴ（２）を出力することができる。また、第２の条件分岐回路２２は、入力デジタル信号ＩＮ［２］が「１」の時、中間出力デジタル信号ＯＵＴ（１）のビット情報の下位に、第１のセレクタ２２１から出力されるビット情報と、第３のセレクタ２２３Ａ〜２２３Ｃから出力されるビット情報とを組み合わせたビット情報を有する最終出力デジタル信号ＯＵＴ（２）を出力することができる。
【００４２】
このように、実施の形態１によれば、入力デジタル信号ＩＮの最小桁のビット情報［０］に基づき、出力デジタル信号ＯＵＴ（２）のビット配列中の境界ビット情報を生成した後、入力デジタル信号ＩＮの次桁のビット情報［１］に基づき、境界ビット情報の下位又は上位に「０」配列又は「１」配列のビット情報を組み合わせて中間出力デジタル信号ＯＵＴ（１）を生成し、そして入力デジタル信号ＩＮの更に次桁のビット情報［２］に基づき、中間出力デジタル信号ＯＵＴ（１）の下位又は上位に連続「０」配列又は連続「１」配列のビット情報を組み合わせることにより、入力値と出力値とが１対１の、膨大なデジタルデコード情報を有するデジタル変換テーブルを使用せずに、このデジタル変換テーブルと同様な出力デジタル信号ＯＵＴ（２）を出力することができる。更に、デコード回路１０は、１つ又は複数のセレクタにより構成された第１の条件分岐回路２０〜第３の条件分岐回路２２を備え、少量の回路による階層処理をすることにより、デジタル変換テーブルを使用せずに、出力デジタル信号ＯＵＴ（２）を出力することができる。
【００４３】
従って、デコード回路１０において、回路規模を縮小することができるので、小型化することができ、更に小型化に伴い消費電力を減少することができる。具体的には、デジタル変換テーブルを備え、３ビットの入力デジタル信号が入力されるデコード回路に対して、実施の形態１に係るデコード回路１０は、約２分の１に回路規模を縮小することができる。
【００４４】
（実施の形態２）
本発明の実施の形態２は、実施の形態１に係るデコード回路１０の条件分岐回路に基本論理回路（基本論理素子）を使用し、より一層、回路規模を縮小するようにした例を説明するものである。
【００４５】
＜デコード回路の構成＞
実施の形態２に係るデコード回路１０は、前述の図１及び図４に示すように、入力デジタル信号端子１１と出力デジタル信号端子１２との間に、第１の条件分岐回路２０、第２の条件分岐回路２１及び第３の条件分岐回路２２を備えて構成されている。すなわち、実施の形態２に係るデコード回路１０の基本的なブロック回路構成は、前述の実施の形態１に係るデコード回路１０のブロック回路構成と同等である。
【００４６】
第１の条件分岐回路２０は、図１及び図４に示すように、入力デジタル信号端子１１に接続され、入力デジタル信号ＩＮ［０］つまり最小桁のビット情報が入力される。第１の条件分岐回路２０は、入力デジタル信号ＩＮ［０］がビット情報「０」の時、中間出力デジタル信号ＯＵＴ（０）としてビット情報「０」が出力され、入力デジタル信号ＩＮ［０］がビット情報「１」の時、中間出力デジタル信号ＯＵＴ（０）としてビット情報「１」が出力される。図４に示すように、実施の形態２においては、入力デジタル信号ＩＮ［０］のビット情報「０」又は「１」をそのまま中間出力デジタル信号ＯＵＴ（０）のビット情報「０」又は「１」として出力する単なる配線として構成されている。なお、第１の条件分岐回路２０は、実施の形態１に係るデコード回路１０の第１の条件分岐回路２０と同様にセレクタ２０１や論理回路により構成してもよい。
【００４７】
第２の条件分岐回路２１は、入力デジタル信号端子１１に接続され、入力デジタル信号ＩＮ［１］つまり最小桁の次桁のビット情報が入力される２入力ＡＮＤ回路２１５及び２入力ＯＲ回路２１６を備えている。２入力ＡＮＤ回路２１５及び２入力ＯＲ回路２１６は、更に第１の条件分岐回路２０の出力に接続され、中間出力デジタル信号ＯＵＴ（０）が入力される。
【００４８】
第２の条件分岐回路２１においては、中間出力デジタル信号ＯＵＴ（１）のビット配列数をｔ＝３と定義すると、出力デジタル信号ＯＵＴ（１）の（ｔ÷２）番目のビット情報（実施の形態２ではＬＳＢ側から２番目のビット情報［１］）を生成し、入力デジタル信号ＩＮ［１］をそのまま出力する結線を備えている。
【００４９】
２入力ＡＮＤ回路２１５は、中間出力デジタル信号ＯＵＴ（１）のｔ番目から（ｔ÷２）＋１番目までのビット情報（実施の形態２ではＬＳＢ側から３番目のビット情報［２］）を生成し、一方の入力端子に入力デジタル信号ＩＮ［１］を入力するとともに、他方の入力端子にｎ−１番目の出力デジタル信号ＯＵＴ（ｎ−１）（実施の形態２では中間出力デジタル信号ＯＵＴ（０））を入力する。
【００５０】
２入力ＯＲ回路２１６は、中間出力デジタル信号ＯＵＴ（１）の（ｔ÷２）−１番目から最小桁のビットまでのビット情報（実施の形態２ではＬＳＢのビット情報［０］）を生成し、一方の入力端子に入力デジタル信号ＩＮ［１］を入力するとともに、他方の入力端子に出力デジタル信号ＯＵＴ（ｎ−１）を入力する。
【００５１】
第３の条件分岐回路２２は、入力デジタル信号端子１１に接続され、入力デジタル信号ＩＮ［２］つまり最終桁のビット情報が入力される２入力ＡＮＤ回路２２５Ａ〜２２５Ｃ及び２入力ＯＲ回路２２６Ａ〜２２６Ｃを備えている。２入力ＡＮＤ回路２２５Ａ〜２２５Ｃ及び２入力ＯＲ回路２２６Ａ〜２２６Ｃは、更に第２の条件分岐回路２１の出力に接続され、中間出力デジタル信号ＯＵＴ（１）が入力される。
【００５２】
第３の条件分岐回路２２においては、最終出力デジタル信号ＯＵＴ（２）のビット配列数をｔ＝７と定義すると、出力デジタル信号ＯＵＴ（２）の（ｔ÷２）番目のビット情報（実施の形態２ではＬＳＢ側から４番目のビット情報［３］）を生成し、入力デジタル信号ＩＮ［２］をそのまま出力する結線を備えている。
【００５３】
２入力ＡＮＤ回路２２５Ａ〜２２５Ｃは、最終出力デジタル信号ＯＵＴ（２）のｔ番目から（ｔ÷２）＋１番目までのビット情報（実施の形態２ではＬＳＢ側から５番目〜７番目のビット情報［４］〜［６］）を生成し、一方の入力端子に入力デジタル信号ＩＮ［２］を入力するとともに、他方の入力端子にｎ−１番目の出力デジタル信号ＯＵＴ（ｎ−１）（実施の形態２では中間出力デジタル信号ＯＵＴ（１））を入力する。
【００５４】
２入力ＯＲ回路２２６Ａ〜２２６Ｃは、最終出力デジタル信号ＯＵＴ（２）の（ｔ÷２）−１番目から最小桁のビットまでのビット情報（実施の形態２ではＬＳＢから３番目のビット情報［０］〜［２］）を生成し、一方の入力端子に入力デジタル信号ＩＮ［２］を入力するとともに、他方の入力端子に出力デジタル信号ＯＵＴ（ｎ−１）（実施の形態２では中間出力デジタル信号ＯＵＴ（１））を入力する。
【００５５】
＜デコード方法＞
次に、上記デコード回路１０のデコード方法を図１乃至図４を用いて説明する。
【００５６】
まず最初に、デコード回路１０の入力デジタル信号端子１１に３ビット配列の入力デジタル信号ＩＮ［０］、ＩＮ［１］及びＩＮ［２］が入力される。
【００５７】
入力デジタル信号ＩＮの最小桁のビットのビット情報が入力デジタル信号ＩＮ［０］として第１の条件分岐回路２０に入力される。第１の条件分岐回路２０においては、入力デジタル信号ＩＮ［０］が「０」の時、中間出力デジタル信号ＯＵＴ（０）として「０」のビット情報が出力され、入力デジタル信号ＩＮ［０］が「１」の時、「１」のビット情報が出力される。中間出力デジタル信号ＯＵＴ（０）は最終出力デジタル信号ＯＵＴ（２）のビット配列中の連続「０」配列又は連続「１」配列の境界となる境界ビット情報である。
【００５８】
入力デジタル信号ＩＮの最小桁の次桁のビット情報が入力デジタル信号ＩＮ［１］として第２の条件分岐回路２１に入力される。第２の条件分岐回路２１においては、入力デジタル信号ＩＮ［１］がそのまま中間出力デジタル信号ＯＵＴ（１）の２番目のビット情報［１］として出力される。
【００５９】
第２の条件分岐回路２１においては、更に２入力ＡＮＤ回路２１５及び２入力ＯＲ回路２１６に入力デジタル信号ＩＮ［１］及び中間出力デジタル信号ＯＵＴ（０）が入力される。入力デジタル信号ＩＮ［１］が「０」の時、２入力ＡＮＤ回路２１５はその論理に従い「０」のビット情報を中間出力デジタル信号ＯＵＴ（１）の最終桁のビット情報［２］として出力するとともに、２入力ＯＲ回路２１６はその論理に従い中間出力デジタル信号ＯＵＴ（０）を中間出力デジタル信号ＯＵＴ（１）の最小桁のビット情報［０］として出力する。入力デジタル信号ＩＮ［１］が「１」の時、２入力ＡＮＤ回路２１５はその論理に従い中間出力デジタル信号ＯＵＴ（０）を最終桁のビット情報［２］として出力するとともに、２入力ＯＲ回路２１６はその論理に従い「１」のビット情報を中間出力デジタル信号ＯＵＴ（１）の最小桁のビット情報［０］として出力する。
【００６０】
すなわち、第２の条件分岐回路２１は、入力デジタル信号ＩＮ［１］が「０」の時、中間出力デジタル信号ＯＵＴ（０）のビット情報の上位に、入力デジタル信号ＩＮ［１］をそのまま出力したビット情報と、２入力ＡＮＤ回路２１５から出力されるビット情報とを組み合わせたビット情報を有する中間出力デジタル信号ＯＵＴ（１）を出力することができる。また、第２の条件分岐回路２１は、入力デジタル信号ＩＮ［１］が「１」の時、中間出力デジタル信号ＯＵＴ（０）のビット情報の下位に、入力デジタル信号ＩＮ［１］をそのまま出力したビット情報と、２入力ＯＲ回路２１６から出力されるビット情報とを組み合わせたビット情報を有する中間出力デジタル信号ＯＵＴ（１）を出力することができる。
【００６１】
入力デジタル信号ＩＮの更に次桁（最終）のビット情報が入力デジタル信号ＩＮ［２］として第３の条件分岐回路２２に入力される。第３の条件分岐回路２２においては、入力デジタル信号ＩＮ［２］がそのまま最終出力デジタル信号ＯＵＴ（２）の４番目のビット情報［３］として出力される。
【００６２】
更に２入力ＡＮＤ回路２２５Ａ〜２２５Ｃ及び２入力ＯＲ回路２２６Ａ〜２２６Ｃに入力デジタル信号ＩＮ［２］及び中間出力デジタル信号ＯＵＴ（１）が入力される。入力デジタル信号ＩＮ［２］が「０」の時、２入力ＡＮＤ回路２２５Ａ〜２２５Ｃはその論理に従い「０」のビット情報を中間出力デジタル信号ＯＵＴ（２）の５番目から７番目までのビット情報［４］〜［６］として出力するとともに、２入力ＯＲ回路２２６Ａ〜２２６Ｃはその論理に従い中間出力デジタル信号ＯＵＴ（１）を最終出力デジタル信号ＯＵＴ（２）の最小桁から３番目までのビット情報［０］〜［２］として出力する。
【００６３】
入力デジタル信号ＩＮ［２］が「１」の時、２入力ＡＮＤ回路２２５Ａ〜２２５Ｃはその論理に従い中間出力デジタル信号ＯＵＴ（１）を５番目から７番目までのビット情報［４］〜［６］として出力するとともに、２入力ＯＲ回路２２６Ａ〜２２６Ｃはその論理に従い「１」のビット情報を最終出力デジタル信号ＯＵＴ（２）の最小桁から３番目までのビット情報［０］〜［２］として出力する。
【００６４】
すなわち、第３の条件分岐回路２２は、入力デジタル信号ＩＮ［２］が「０」の時、中間出力デジタル信号ＯＵＴ（１）のビット情報の上位に、入力デジタル信号ＩＮ［２］をそのまま出力したビット情報と、２入力ＡＮＤ回路２２５Ａ〜２２５Ｃから出力されるビット情報とを組み合わせたビット情報を有する最終出力デジタル信号ＯＵＴ（２）を出力することができる。また、第３の条件分岐回路２２は、入力デジタル信号ＩＮ［２］が「１」の時、中間出力デジタル信号ＯＵＴ（１）のビット情報の下位に、入力デジタル信号ＩＮ［２］をそのまま出力したビット情報と、２入力ＯＲ回路２２６Ａ〜２２６Ｃから出力されるビット情報とを組み合わせたビット情報を有する最終出力デジタル信号ＯＵＴ（２）を出力することができる。
【００６５】
このように、実施の形態２によれば、入力デジタル信号ＩＮの最小桁のビット情報［０］に基づき、出力デジタル信号ＯＵＴ（２）のビット配列中の境界ビット情報を生成した後、入力デジタル信号ＩＮの次桁のビット情報［１］に基づき、境界ビット情報の下位又は上位に「０」配列又は「１」配列のビット情報を組み合わせて中間出力デジタル信号ＯＵＴ（１）を生成し、そして入力デジタル信号ＩＮの更に次桁のビット情報［２］に基づき、中間出力デジタル信号ＯＵＴ（１）の下位又は上位に連続「０」配列又は連続「１」配列のビット情報を組み合わせることにより、入力値と出力値とが１対１の、膨大なデジタルデコード情報を有するデジタル変換テーブルを使用せずに、このデジタル変換テーブルと同様な出力デジタル信号ＯＵＴ（２）を出力することができる。更に、デコード回路１０は、ＡＮＤ回路、ＯＲ回路の基本論理素子により構成された第１の条件分岐回路２０〜第３の条件分岐回路２２を備え、少量の回路による階層処理をすることにより、デジタル変換テーブルを使用せずに、出力デジタル信号ＯＵＴ（２）を出力することができる。
【００６６】
従って、デコード回路１０において、回路規模を縮小することができるので、小型化することができ、更に小型化に伴い消費電力を減少することができる。具体的には、デジタル変換テーブルを備え、３ビットの入力デジタル信号が入力されるデコード回路に対して、実施の形態２に係るデコード回路１０は、約４分の１に回路規模を縮小することができる。
【００６７】
（実施の形態３）
本発明の実施の形態３は、前述の実施の形態１又は実施の形態２に係るデコード回路１０を条件分岐回路及びデジタル変換テーブルにより構成した例を説明するものである。
【００６８】
＜デコード回路の構成＞
本発明の実施の形態３に係るデコード回路１０は、図５に示すように、入力デジタル信号端子１１と出力デジタル信号端子１２との間に、デジタル変換テーブル３０、第３の条件分岐回路２２及び第４の条件分岐回路２３を備えて構成されている。デコード回路１０は、４ビット配列の入力デジタル信号に対して１６ビット配列の出力デジタル信号を出力する。
【００６９】
デジタル変換テーブル３０は、入力デジタル信号端子１１に接続され、下位の入力デジタル信号ＩＮ［０］及びＩＮ［１］つまり最小桁のビット情報及び最小桁の次桁のビット情報の２ビットが入力される。デジタル変換テーブル３０は、入力値と出力値とが１対１であるため応答速度が速く、ビット数が少ないため回路規模の増大にあまり影響を与えない。デジタル変換テーブル３０においては、２ビットの入力デジタル信号ＩＮ［１、０］に対して３ビットの中間出力デジタル信号ＯＵＴ（１）を出力する。この中間出力デジタル信号ＯＵＴ（１）は、最終出力デジタル信号ＯＵＴ（３）のビット配列中の連続「０」配列又は連続「１」配列の境界となる境界ビット情報である。
【００７０】
第３の条件分岐回路２２は、入力デジタル信号端子１１に接続されるとともに、デジタル変換テーブル３０の出力に接続されている。この第３の条件分岐回路２２は、前述の実施の形態１又は実施の形態２に係るデコード回路１０の第３の条件分岐回路２２と同等であるので、ここでの説明は省略する。
【００７１】
第４の条件分岐回路２３は、入力デジタル信号端子１１に接続されるとともに、第３の条件分岐回路２２の出力に接続されている。前述の図３に示す実施の形態１に係るデコード回路１０と同様に条件分岐回路をセレクタで構築する場合、第４の条件分岐回路２３は、第１のセレクタ２２１に対応する１個の第１のセレクタと、第２のセレクタ２２２Ａ〜２２２Ｃに対応する７個の第２のセレクタと、第２のセレクタ２２３Ａ〜２２３Ｃに対応する７個の第３のセレクタとを備える。前述の図４に示す実施の形態２に係るデコード回路１０と同様に条件分岐回路を論理回路素子で構築する場合、第４の条件分岐回路２３は、入力デジタル信号ＩＮ［３］をそのまま最終出力デジタル信号ＯＵＴ（３）の９番目のビット情報［８］として出力する結線と、２入力ＡＮＤ回路２２５Ａ〜２２５Ｃに対応する７個の２入力ＡＮＤ回路と、２入力ＯＲ回路２２６Ａ〜２２６Ｃに対応する７個の２入力ＯＲ回路とを備える。この第４の条件分岐回路２３は、出力デジタル信号端子１２に接続され、最終出力デジタル信号ＯＵＴ（３）を出力する。
【００７２】
＜デコード方法＞
次に、上記デコード回路１０のデコード方法を図５を用いて説明する。
【００７３】
まず最初に、デコード回路１０の入力デジタル信号端子１１に４ビット配列の入力デジタル信号ＩＮ［０］、ＩＮ［１］、ＩＮ［２］及びＩＮ［３］が入力される。
【００７４】
入力デジタル信号ＩＮの最小桁のビット側から下位２ビットのビット情報が入力デジタル信号ＩＮ［１，０］としてデジタル変換テーブル３０に入力される。デジタル変換テーブル３０においては、２ビットのビット情報「００」に対して３ビットのビット情報「０００」、ビット情報「０１」に対してビット情報「００１」、ビット情報「１０」に対してビット情報「０１１」、ビット情報「１１」に対してビット情報「１１１」を持つ中間出力デジタル信号ＯＵＴ（１）を出力する。
【００７５】
実施の形態３に係るデコード回路１０においては、デジタル変換テーブル３０が入力デジタル信号ＩＮの最小桁及びその次桁のビット情報［１、０］に対して３ビットのビット情報［２〜０］を有する中間出力デジタル信号ＯＵＴ（１）を生成する。すなわち、このデジタル変換テーブル３０は、前述の実施の形態１及び実施の形態２に係るデコード回路１０の第１の条件分岐回路２０及び第２の条件分岐回路２１に相当する。中間出力デジタル信号ＯＵＴ（１）は最終出力デジタル信号ＯＵＴ（３）のビット配列中の連続「０」配列又は連続「１」配列の境界となる境界ビット情報である。
【００７６】
第３の条件分岐回路２２には、入力デジタル信号ＩＮの最小桁から３番目のビット情報が入力デジタル信号ＩＮ［２］として入力され、更にデジタル変換テーブル３０から出力される中間出力デジタル信号ＯＵＴ（１）が入力される。第３の条件分岐回路２２においては、入力デジタル信号ＩＮ［２］が「０」の時、前述の実施の形態１又は実施の形態２に係るデコード回路１０と同様に、中間出力デジタル信号ＯＵＴ（１）のビット情報の上位に「００００」の４ビットのビット情報を組み合わせたビット情報を中間出力デジタル信号ＯＵＴ（２）として出力する。また、第３の条件分岐回路２２においては、入力デジタル信号ＩＮ［２］が「１」の時、中間出力デジタル信号ＯＵＴ（１）のビット情報の下位に「１１１１」の４ビットのビット情報を組み合わせたビット情報を中間出力デジタル信号ＯＵＴ（２）として出力する。
【００７７】
第４の条件分岐回路２３には、入力デジタル信号ＩＮの更に次桁（最終）の４番目のビット情報が入力デジタル信号ＩＮ［３］として入力され、更に第３の条件分岐回路２２から出力される中間出力デジタル信号ＯＵＴ（２）が入力される。第４の条件分岐回路２３においては、入力デジタル信号ＩＮ［３］が「０」の時、中間出力デジタル信号ＯＵＴ（２）のビット情報の上位に「００００００００」の８ビットのビット情報を組み合わせたビット情報を最終出力デジタル信号ＯＵＴ（３）として出力デジタル信号端子１２に出力する。また、第４の条件分岐回路２３においては、入力デジタル信号ＩＮ［３］が「１」の時、中間出力デジタル信号ＯＵＴ（２）のビット情報の下位に「１１１１１１１１」の８ビットのビット情報を組み合わせたビット情報を最終出力デジタル信号ＯＵＴ（３）として出力デジタル信号端子１２に出力する。
【００７８】
このように、実施の形態３によれば、入力デジタル信号ＩＮの桁数が少ない境界ビット情報の生成に、階層処理を使用せずに、入力値と出力値とが１対１の少量のデジタルデコード情報を有し、かつ応答速度の速いデジタル変換テーブル３０を用いたデコード処理を使用することにより、デコード処理の高速化を実現することができる。
【００７９】
（実施の形態４）
本発明の実施の形態４は、実施の形態１乃至実施の形態３に係るデコード回路１０を電流加算型デジタルアナログコンバータ（ＤＡＣ）の入力デコード回路として構成した例を説明するものである。
【００８０】
＜デコード回路及び電流加算型ＤＡＣの構成＞
実施の形態４に係るデコード回路１０の出力デジタル信号端子１２は、図６に示すように、電流加算型ＤＡＣ３１の入力デジタル信号端子１２としても使用される。この入力デジタル信号端子１２には電流加算型ＤＡＣ３１が接続されている。電流加算型ＤＡＣ３１から出力される出力アナログ信号は出力アナログ信号端子１３を通して外部機器に出力される。
【００８１】
ここで、デコード回路１０は、前述の実施の形態１乃至実施の形態３に係るデコード回路１０のいずれかである。デコード回路１０の出力デジタル信号ＯＵＴは、その具体的な回路構成を省略するが、電流加算型ＤＡＣ３１内部の電流セルマトリックスを構築する各々の電流セルのトランジスタのＯＮ／ＯＦＦ制御を行うスイッチング信号として使用される。
【００８２】
このように、実施の形態４によれば、電流加算型ＤＡＣ３１の入力デコード回路を実施の形態１乃至実施の形態３に係るデコード回路１０のいずれかで構築することにより、電流加算型ＤＡＣ３１を含むシステム全体の回路規模を縮小することができるので、システム全体の小型化を実現することができるとともに、小型化に伴い、電流加算型ＤＡＣ３１を含むシステム全体の消費電力を減少することができる。
【００８３】
（実施の形態５）
本発明の実施の形態５は、実施の形態４に係るデコード回路１０及び電流加算型ＤＡＣ３１を含むシステムを、第３世代移動体通信システムの一方式としてのＷ−ＣＤＭＡ（wideband code division multiple access）方式における端末アナログベースバンド処理内のデジタルアナログ変換回路に使用する。
【００８４】
このように、実施の形態５によれば、Ｗ−ＣＤＭＡ方式におけるデジタルアナログ変換回路の回路規模を縮小することができるので、デジタルアナログ変換回路の小型化を実現することができ、この小型化に伴い、デジタルアナログ変換回路の消費電力を減少することができる。
【産業上の利用可能性】
【００８５】
本発明に係るデコード方法及びデコード回路は、回路規模を縮小することができるので小型化を実現することができるとともに、消費電力を減少することができるという効果を有し、同様の効果が要求されるデコード方法及びデコード回路に広く適用することができる。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施の形態１に係るデコード回路のブロック図
【図２】図１に示すデコード回路の入力デジタル信号及び出力デジタル信号のビット配列を示す図
【図３】図１に示すデコード回路の論理回路図
【図４】本発明の実施の形態２に係るデコード回路の論理回路図
【図５】本発明の実施の形態３に係るデコード回路のブロック図
【図６】本発明の実施の形態４に係るデコード回路のブロック図
【図７】従来のデコード回路のブロック図
【符号の説明】
【００８７】
１０  デコード回路
１１  入力デジタル信号端子
１２  出力デジタル信号端子又は入力デジタル信号端子
１３  出力アナログ信号端子
２０  第１の条件分岐回路
２１  第２の条件分岐回路
２０１、２１１、２２１  第１のセレクタ
２１２、２２２Ａ〜２２２Ｃ  第２のセレクタ
２１３、２２３Ａ〜２２３Ｃ  第３のセレクタ
２１５、２２５Ａ〜２２５Ｃ  ＡＮＤ回路
２１６、２２６Ａ〜２２６Ｃ  ＯＲ回路
２２  第３の条件分岐回路
２３  第４の条件分岐回路
３０  デジタル変換テーブル
３１  電流加算型ＤＡＣ
【図１】
2005217596.tif 000003
【図２】
2005217596.tif 000004
【図３】
2005217596.tif 000005
【図４】
2005217596.tif 000006
【図５】
2005217596.tif 000007
【図６】
2005217596.tif 000008
【図７】
2005217596.tif 000009