(57)【要約】【課題】  Ｈｆ系のゲート絶縁膜を用いつつ、ＰＢＴＩとＮＢＴＩをいずれも抑制し、且つしきい値電圧Ｖthの上昇も抑制した半導体装置及びその製造方法を提供することを目的とする。【解決手段】    第１の領域と、前記第１の領域の上に設けられた第２の領域と、前記第２の領域の上に設けられた第３の領域と、を有し、窒素の濃度は第３の領域でもっとも高く、酸素の濃度は第１の領域で最も高く、シリコンの濃度は第２の領域で最も低く、第１の金属元素の濃度は第２の領域で最も高いゲート絶縁膜を有する半導体装置を提供する。【選択図】    図１
2005217272.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のチャネル領域と、第２導電型のソース領域と、第２導電型のドレイン領域と、が設けられた半導体層と、
前記チャネル領域の上に設けられ、窒素と酸素とシリコンと第１の金属元素とを含有する第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に設けられた第１のゲート電極と、
を備え、
前記第１のゲート絶縁膜に含有される前記窒素の濃度は、前記第１のゲート絶縁膜の厚み方向にみたときに、前記半導体層の側で相対的に低く、前記ゲート電極の側で相対的に高く、
前記第１のゲート絶縁膜に含有される前記酸素の濃度は、前記第１のゲート絶縁膜の厚み方向にみたときに、前記半導体層の側で相対的に高く、前記ゲート電極の側で相対的に低く、
前記第１のゲート絶縁膜に含有される前記シリコンの濃度は、前記第１のゲート絶縁膜の厚み方向にみたときに、前記半導体層及び前記ゲート電極の側で相対的に高く、前記半導体層と前記ゲート電極との間において相対的に低く、
前記第１のゲート絶縁膜に含有される前記第１の金属元素の濃度は、前記第１のゲート絶縁膜の厚み方向にみたときに、前記半導体層及び前記ゲート電極の側で相対的に低く、前記半導体層と前記ゲート電極との間において相対的に高いことを特徴とする半導体装置。
【請求項２】
第１導電型のチャネル領域と、第２導電型のソース領域と、第２導電型のドレイン領域と、が設けられた半導体層と、
前記チャネル領域の上に設けられ、窒素と酸素とシリコンと第１の金属元素とを含有する第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に設けられた第１のゲート電極と、
を備え、
前記第１のゲート絶縁膜は、
前記チャネル領域の上に設けられた第１の領域と、
前記第１の領域の上に設けられた第２の領域と、
前記第２の領域の上に設けられた第３の領域と、
を有し、
前記第２の領域における前記窒素の濃度は、前記第１の領域における前記窒素の濃度よりも高く、前記第３の領域における前記窒素の濃度は前記第２の領域における前記窒素の濃度よりも高く、
前記第１の領域における前記酸素の濃度は、前記第２の領域における前記酸素の濃度よりも高く、前記第２の領域における前記酸素の濃度は前記第３の領域における前記酸素の濃度よりも高く、
前記第１の領域及び前記第３の領域における前記シリコンの濃度は、前記第２の領域における前記シリコンの濃度よりも高く、
前記第２の領域における前記第１の金属元素の濃度は、前記第１の領域及び前記第３の領域における前記金属元素の濃度よりも高いことを特徴とする半導体装置。
【請求項３】
前記第１の領域における前記窒素の濃度は、２０原子パーセント以下であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１の領域における前記酸素の濃度は、６０原子パーセント以上であることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第３の領域の厚みは、０．４ナノメータ以下であることを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１の金属元素は、ハフニウムであることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
半導体の上にゲート絶縁膜を介してゲート電極が設けられた半導体装置の製造方法であって、
前記ゲート絶縁膜の製造工程は、
半導体の表面を酸化して酸化層を形成する工程と、
前記酸化層の上に第１の金属元素と、前記半導体を構成する元素と、酸素と、を含有する第１の薄膜を形成する工程と、
前記第１の薄膜を酸素を含有する雰囲気にさらして酸化する工程と、
前記第１の薄膜を窒素を含有する雰囲気にさらして窒化する工程と、
前記第１の薄膜の上に前記半導体を構成する元素と、窒素と、を含む第２の薄膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＣＭＩＳＦＥＴ（Complementary Metal-Insulator-Semiconductor Field Effect Transistor）などにおいて、しきい値の増大を抑制しつつ高い信頼性が得られる極薄のゲート絶縁膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の微細化にともない、ＭＩＳ型半導体素子のサイズも微細化している。次世代半導体装置の目標である６５ｎｍノードを実現するためには、酸化膜換算膜厚（ＥＯＴ）が１．２ｎｍ、ゲートリーク電流（Ｊg）が３０Ａ／ｃｍ２のゲート絶縁膜が必要とされる。これまで、ベースとなる酸化膜にプラズマ酸化膜を用い、ラジカルモードにより窒化する方法が開示されている。さらに、基板へのダメージを低減するために、低エネルギーで低圧のイオンモードで窒化するプロセスが開示され、この方法を適用することによって、ＥＯＴが約１．１ｎｍのＳｉＯＮ膜を形成できることが確認されている（非特許文献１）。
【０００３】
またさらに、ゲート絶縁膜の材料として、ハフニウム（Ｈｆ）系の高誘電率（high-k）材料を用いることにより、ＥＯＴを低くしつつゲートリーク電流をさらに低減できる。特に、ＨｆＳｉＯＮを用いた場合には、ＳｉＯＮを用いた場合と同程度の高い電子／正孔の移動度が得られる点で有利である（非特許文献２）。
【非特許文献１】D. Ishikawa et al., IEDM Tech. Dig., p.869, 2002
【非特許文献２】C. Hobbs, et al., Digests of technical papers 2003 symposium on VLSI Technology, p.9
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、ゲート絶縁膜の材料としてＨｆＳｉＯＮを用いた場合には、ポリシリコン（多結晶シリコン）からなるゲート電極との間の界面での反応のために、ｐ型ＦＥＴのしきい値電圧Ｖthが異常に高くなるという問題がある（非特許文献２）。このようなしきい値電圧の上昇は、high-k材料を用いたＦＥＴの集積化に対して大きな妨げとなる。
【０００５】
もうひとつの問題として、Ｈｆ系材料によりゲート絶縁膜を形成した場合のＰＢＴＩ（positive bias temperature instabilities）がある。すなわち、正バイアスを印加した状態で加速劣化試験を実施すると、素子特性が不安定となる現象がみられる。Ｈｆ系材料を用いた場合のＰＢＴＩは、ＳｉＯＮ系の材料を用いた場合とは逆に、ＮＢＴＩ（negative bias temperature instabilities）よりも顕著に表れる傾向がある。
【０００６】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、Ｈｆ系のゲート絶縁膜を用いつつ、ＰＢＴＩとＮＢＴＩをいずれも抑制し、且つしきい値電圧Ｖthの上昇も抑制した半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
すなわち、本発明によれば、
第１導電型のチャネル領域と、第２導電型のソース領域と、第２導電型のドレイン領域と、が設けられた半導体層と、
前記チャネル領域の上に設けられ、窒素と酸素とシリコンと第１の金属元素とを含有する第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に設けられた第１のゲート電極と、
を備え、
前記第１のゲート絶縁膜に含有される前記窒素の濃度は、前記第１のゲート絶縁膜の厚み方向にみたときに、前記半導体層の側で相対的に低く、前記ゲート電極の側で相対的に高く、
前記第１のゲート絶縁膜に含有される前記酸素の濃度は、前記第１のゲート絶縁膜の厚み方向にみたときに、前記半導体層の側で相対的に高く、前記ゲート電極の側で相対的に低く、
前記第１のゲート絶縁膜に含有される前記シリコンの濃度は、前記第１のゲート絶縁膜の厚み方向にみたときに、前記半導体層及び前記ゲート電極の側で相対的に高く、前記半導体層と前記ゲート電極との間において相対的に低く、
前記第１のゲート絶縁膜に含有される前記第１の金属元素の濃度は、前記第１のゲート絶縁膜の厚み方向にみたときに、前記半導体層及び前記ゲート電極の側で相対的に低く、前記半導体層と前記ゲート電極との間において相対的に高いことを特徴とする半導体装置が提供される。
【０００８】
または、本発明によれば、
第１導電型のチャネル領域と、第２導電型のソース領域と、第２導電型のドレイン領域と、が設けられた半導体層と、
前記チャネル領域の上に設けられ、窒素と酸素とシリコンと第１の金属元素とを含有する第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に設けられた第１のゲート電極と、
を備え、
前記第１のゲート絶縁膜は、
前記チャネル領域の上に設けられた第１の領域と、
前記第１の領域の上に設けられた第２の領域と、
前記第２の領域の上に設けられた第３の領域と、
を有し、
前記第２の領域における前記窒素の濃度は、前記第１の領域における前記窒素の濃度よりも高く、前記第３の領域における前記窒素の濃度は前記第２の領域における前記窒素の濃度よりも高く、
前記第１の領域における前記酸素の濃度は、前記第２の領域における前記酸素の濃度よりも高く、前記第２の領域における前記酸素の濃度は前記第３の領域における前記酸素の濃度よりも高く、
前記第１の領域及び前記第３の領域における前記シリコンの濃度は、前記第２の領域における前記シリコンの濃度よりも高く、
前記第２の領域における前記第１の金属元素の濃度は、前記第１の領域及び前記第３の領域における前記金属元素の濃度よりも高いことを特徴とする半導体装置が提供される。
【０００９】
ここで、前記第１の領域における前記窒素の濃度は、２０原子パーセント以下であるものとすることができる。  
また、前記第１の領域における前記酸素の濃度は、６０原子パーセント以上であるものとすることができる。  
また、前記第３の領域の厚みは、０．４ナノメータ以下であるものとすることができる。
【００１０】
また、前記第１の金属元素は、ハフニウムであるものとすることができる。
【００１１】
一方、本発明によれば、
半導体の上にゲート絶縁膜を介してゲート電極が設けられた半導体装置の製造方法であって、
前記ゲート絶縁膜の製造工程は、
半導体の表面を酸化して酸化層を形成する工程と、
前記酸化層の上に第１の金属元素と、前記半導体を構成する元素と、酸素と、を含有する第１の薄膜を形成する工程と、
前記第１の薄膜を酸素を含有する雰囲気にさらして酸化する工程と、
前記第１の薄膜を窒素を含有する雰囲気にさらして窒化する工程と、
前記第１の薄膜の上に前記半導体を構成する元素と、窒素と、を含む第２の薄膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
【００１２】
ここで、前記半導体は、シリコンからなり、前記第１の金属元素は、ハフニウムであるものとすることができる。
【発明の効果】
【００１３】
本発明によれば、しきい値電圧の上昇やゲートリーク電流の上昇を抑制しつつ、ｎ型ＭＩＳＦＥＴにおけるＰＢＴＩとｐ型ＭＩＳＦＥＴにおけるＮＢＴＩをいずれも抑制し、優れた初期特性と、高い信頼性とを両立させることができる。
【００１４】
その結果として、６５ｎｍノードに代表されるような超微細・大集積度の半導体装置を実現でき、産業上のメリットは多大である。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、本発明の実施の形態にかかる半導体装置の一部を例示した模式図である。
【００１６】
すなわち、同図に例示した半導体装置は、ＭＩＳ型半導体素子であり、シリコン層１と、シリコン層１の上に設けられたゲート絶縁膜２と、ゲート絶縁膜２の上に設けられたゲート電極３と、シリコン層１の表面付近においてゲート絶縁膜２の両側に設けられたソース・ドレイン領域４と、を有する。
【００１７】
そして、本実施形態によれば、ゲート絶縁膜２は、第１の領域２Ａと、第２の領域２Ｂと、第３の領域２Ｃと、がこの順に積層された構造を有する。これら第１乃至第３の領域２Ａ〜２Ｃの境界は、必ずしも明瞭である必要はない。但し、以下に詳述するように、ゲート絶縁膜２をその厚み方向に沿ってみたときに観察される独特の組成分布に対応して特定可能な領域である。
【００１８】
図２は、ゲート電極３からシリコン層１に至る深さ方向の組成分布を例示したグラフ図である。  
すなわち、同図には、シリコン（Ｓｉ）、窒素（Ｎ）、酸素（Ｏ）及びハフニウム（Ｈｆ）の組成分布が表されている。なお、図２は、それぞれの元素の深さ方向の濃度の分布の傾向を表したものであり、元素間の組成比は必ずしも現実のものと同一ではない。また、それぞれの元素についての濃度の分布も必ずしも定量的ではない。
【００１９】
以下、各元素の濃度分布について説明する。  
まず、窒素（Ｎ）の濃度は、（第３の領域２Ｃ）＞（第２の領域２Ｂ）＞（第１の領域２Ａ）の順に低い。後に実施例を参照しつつ詳述するように、第３の領域２Ｃにおける窒素（Ｎ）の濃度は６０原子パーセント程度とすることができる。一方、第１の領域２Ａにおける窒素の濃度は、概ね２０原子パーセント以下とすることが望ましい。第２の領域２Ｂにおける窒素の濃度は、これらの中間的であり、概ね４０原子パーセント程度とすることが望ましい。
【００２０】
シリコン層１に隣接した第１の領域２Ａにおいて窒素（Ｎ）の濃度を低くすることにより、移動度やＮＢＴＩ（ｐ型ＭＩＳＦＥＴの場合）を改善できる。また、第２の領域２Ｂにおいて窒素の濃度をある程度高くすることにより、ボロンの抜けや、ゲートリーク特性を改善できる。なおここで、「ボロン抜け」とは、ゲート電極３を構成するｐ＋型ポリシリコンゲート電極３に含有されるドーパントのボロンがチャネル１に拡散することをいう。
【００２１】
一方、酸素（Ｏ）の濃度は、（第１の領域２Ａ）＞（第２の領域２Ｂ）＞（第３の領域２Ｃ）の順に低い。第１の領域２Ａにおける酸素（Ｏ）の濃度は、概ね６０原子パーセント以上とすることが望ましい。第１の領域２Ａにおける酸素の濃度を相対的に高くすることにより、移動度やＮＢＴＩ（ｐ型ＭＩＳＦＥＴの場合）を改善できる。一方、第２の領域２Ｂにおける酸素の濃度は、４０原子パーセント以下とすることが望ましく、第３の領域２Ｃにおける酸素の濃度は、さらに低くすることが望ましい。
【００２２】
シリコン（Ｓｉ）について見ると、第１の領域２Ａと第３の領域２Ｃでは相対的に高く、第２の領域２Ｂでは相対的に低い。なお、第１の領域２Ａにおけるシリコン（Ｓｉ）の濃度と第３の領域２Ｃにおけるシリコン（Ｓｉ）の濃度との関係に関しては、いずれが相対的に高くてもよい。  
例えば、シリコンの濃度は、第１の領域２Ａにおいて３０原子パーセント程度、第２の領域２Ｂにおいて１５原子パーセント程度、第３の領域２Ｃにおいて４０原子パーセント程度とすることができる。
【００２３】
また、ハフニウム（Ｈｆ）について見ると、第１の領域２Ａと第３の領域２Ｃでは相対的に低く、第２の領域２Ｂでは相対的に高い。なお、第１の領域２Ａにおけるハフニウム（Ｈｆ）の濃度と第３の領域２Ｃにおけるハフニウム（Ｈｆ）の濃度との関係に関しては、いずれが相対的に高くてもよい。  
以上説明した濃度分布を考慮すると、第１乃至第３の領域２Ａ〜２Ｃは、それぞれ以下の組成を主成分とするということができる。
第３の領域２Ｃ  ：  ＳｉＮ
第２の領域２Ｂ  ：  ＨｆＳｉＯＮ
第１の領域２Ａ  ：  ＳｉＯ
ただし、図２からも分かるように、これら各領域は、互いに隣接する領域（あるいはシリコン層１やゲート電極３）に含まれる元素もある程度含有する場合がある。
【００２４】
一方、第１乃至第３の領域２Ａ〜２Ｃの厚みについて説明すると、第１の領域２Ａは概ね０．５ナノメータ以下、第２の領域２Ｂは２ナノメータ程度、第３の領域２Ｃは概ね０．４ナノメータ以下とすることが望ましい。  
い。
【００２５】
以上説明したゲート絶縁膜２は、特に第１の領域２Ａにおける窒素の濃度と、第３の領域２Ｃの厚みを抑制することにより、しきい値の増大を抑制しつつ、ＮＢＴＩとＰＢＴＩとをいずれも改善することができる。第１の領域２Ａにおける窒素の濃度が高くなると、「ボロン抜け」が抑制されＰＢＴＩも改善するが、ＮＢＴＩが劣化する。また、第３の領域２Ｃの厚みが増すと、しきい値電圧の上昇や「ボロン抜け」は抑制されるが、ＮＢＴＩとＰＢＴＩが劣化する。
【００２６】
以上説明した独特のゲート絶縁膜２を有する半導体装置は、例えば、相補型のＣＭＩＳＦＥＴ（Complementary MISFET）に用いて好適である。  
図３は、本発明の実施の形態にかかる半導体装置により構成したＣＭＩＳＦＥＴの要部断面構造を例示する模式図である。すなわち、同図に表した相補型のＣＭＩＳＦＥＴは、ｎ型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）２０とｐ型ＭＩＳＦＥＴ３０とを備える。
【００２７】
本具体例のＣＭＩＳＦＥＴは、同一の半導体基板１１の上に形成されたｎ型のＭＩＳＦＥＴ２０と、ｐ型のＭＩＳＦＥＴ３０と、を備えている。半導体基板１１の表面において、これらトランジスタの間には、例えば、溝に絶縁膜を埋め込んで形成された素子分離領域１７が形成されている。
【００２８】
ｎ型ＭＩＳＦＥＴ２０は、半導体基板１１の表面のｐ型ウェル１９上に形成されている。すなわち、ｎ型ＭＩＳＦＥＴ２０は、ｐ型ウェル１９の表面に形成され、ｐ型ウェル１９と接合を形成する一対のｎ型ソース／ドレイン領域２１を有する。また、ｎ型ＭＩＳＦＥＴ２０は、この一対のｎ型ソース／ドレイン領域２１により挟まれ、半導体基板１１の上に順次形成されたゲート絶縁膜２３及びゲート電極２５を有する。ゲート電極２５は、ポリシリコンからなる。
【００２９】
一方、半導体基板１１の表面に設けられたｎ型ウェル２９の上には、ｐ型ＭＩＳＦＥＴ３０が形成されている。ｐ型ＭＩＳＦＥＴ３０は、ｎ型ウェル２９の表面に形成され、ｎ型ウェル２９と接合を形成する一対のｐ型ソース／ドレイン領域３１を有する。また、ｐ型ＭＩＳＦＥＴ３０は、この一対のｐ型ソース／ドレイン領域３１により挟まれ、半導体基板１１の上に形成されたゲート絶縁膜３３及びゲート電極３５を有する。ゲート電極３５も、ポリシリコンからなる。
【００３０】
なお、図３に表したＭＩＳＦＥＴ２０、３０は、ゲート側壁絶縁膜２７を有するが、これらは省略してもよい。また、図３に表した断面図と垂直な面（図３の紙面垂直方向の断面）の図面とその説明は、ＣＭＩＳＦＥＴに共通のものであり当業者に広く知られていることから省略する。
【００３１】
そして、本発明によれば、ゲート絶縁膜２３、３３として、図１及び図２に関して前述したゲート絶縁膜２と同様のものを用いる。その結果として、しきい値電圧の上昇やゲートリーク電流の上昇を抑制しつつ、ｎ型ＭＩＳＦＥＴ２０におけるＰＢＴＩとｐ型ＭＩＳＦＥＴ３０におけるＮＢＴＩをいずれも抑制し、優れた初期特性と、高い信頼性とを両立させることができる。
【００３２】
次に、本発明の半導体装置の製造方法について説明する。  
図４は、本発明の実施の形態にかかる半導体装置の製造方法の一部を表したフローチャートである。以下、図１に表した半導体装置を参照しつつ説明する。
【００３３】
まず、ステップＳ１０２において、シリコン層１の表面を洗浄し、清浄な表面を露出させる。洗浄方法としては、例えば、濃度５パーセント程度の希フッ酸を用いたウエットエッチングを用いることができる。エッチング時間は、例えば、１０秒間程度でもよい。
【００３４】
次に、ステップＳ１０４において、シリコン層１の表面を酸化する。酸化の方法としては、いわゆる「ドライ法」でも、「ウエット法」でもよい。例えば、水（Ｈ２Ｏ）を１００ｓｃｃｍ（standard cubic centimeter per minute）、窒素（Ｎ２）を２ｓｌｍ（standard liter per minute）流して、１００パスカルの圧力で、６５０℃、１０分間程度の熱酸化処理を実施すると、厚み０．５ナノメータ程度の熱酸化膜を形成できる。
【００３５】
次に、ステップＳ１０６において、ＨｆＳｉＯを堆積する。具体的には、例えば、ＭＯＣＶＤ（metal-organic chemical vapor deposition）法により、２８０℃で、Ｈｆ（ｔ−ＯＣ４Ｈ９）４を０．５ｃｃｍ（液体）を気化して導入する。この時、Ｈｅ（キャリアガス）を１ｓｌｍ、Ｓｉ２Ｈ６を１ｓｌｍ、Ｎ２を０．８７ｓｌｍをそれぞれ流し、１０パスカルで１０分間程度保持すると、厚み２ナノメータ程度のＨｆＳｉＯを堆積できる。この時の組成は、Ｈｆ／（Ｈｆ＋Ｓｉ）がおよそ６０パーセント程度である。
【００３６】
次に、ステップＳ１０８において、酸化処理を実施する。具体的には、例えば、１０ｓｌｍの酸素（Ｏ２）と５ｓｃｃｍの窒素（Ｎ２）をオゾン発生器を通してチャンバに導入する。チャンバの圧力は１００パスカル程度とし、温度は２５０℃程度にして３分間程度保持する。オゾンＯ３の濃度は、２００グラム／Ｎｍ３程度とするとよい。
【００３７】
次に、ステップＳ１１０において、窒化処理を実施する。これにより、ＨｆＳｉＯが窒化されてＨｆＳｉＯＮが形成される。具体的には、例えば、アンモニア（ＮＨ３）雰囲気で加熱する。この時、ＮＨ３を２ｓｌｍ、窒素を１ｓｌｍ流し、１００パスカル程度の圧力で７００℃に加熱して１０分間程度保持する。この際に、温度は、６５０℃以上で７５０℃以下とすることが望ましい。６５０℃よりも低い温度では、窒素の導入量が不足するために、ボロン抜けやゲートリーク電流の増大、ＰＢＴＩ（ｎ型ＭＩＳＦＥＴの場合）などの問題が生じやすくなる。また、７５０℃よりも高い温度では、窒素の導入量が多すぎるため、固定電荷が増加し、移動度が低下したりＮＢＴＩ（ｐ型ＭＩＳＦＥＴの場合）などの問題が生じやすくなる。
【００３８】
次に、ステップＳ１１２においてＳｉＮを堆積する。具体的には、例えば、ＣＶＤ法により周期的にガスを供給して堆積する。例えば、圧力１３３パスカル、温度４５０℃において、以下の一連の工程を繰り返す。
(1)Ｓｉ２Ｃｌ６＝１５ｓｃｃｍ、Ｎ２＝０．６ｓｌｍ、１０秒間
(2)Ｎ２＝０．６ｓｌｍ、１分間
(3)ＮＨ３＝０．４５ｓｌｍ、Ｎ２＝１５０ｓｃｃｍ、２０秒間
(4)Ｎ２＝０．６ｓｌｍ、１分間
以上の工程を５〜１５サイクル繰り返すことにより、０．４ナノメータ程度の窒化シリコン膜を堆積できる。サイクル数が少ないと、窒化シリコン膜が薄く、いわゆる「フェルミレベル・ピニング（Fermi-level-pinning）効果」やボロン抜けなどの問題が生ずる場合がある。また、サイクル数が多すぎると窒化シリコンが厚くなり、ＢＴ特性が劣化する場合がある。
【００３９】
次に、ステップＳ１１４においてゲート電極３を堆積する。具体的には、例えば、６２０℃程度において厚み１５０ナノメータ程度のポリシリコン膜を堆積する。
【００４０】
以上説明した一連の工程を実施することにより、図１及び図２に関して前述したような独特の組成分布を有するゲート絶縁膜２を形成できる。
【００４１】
以下、本発明者が実施した試作例を参照しつつ、本発明の実施の形態についてさらに詳細に説明する。  
本試作例においては、ウエル領域の形成とパンチスルー・ストッパ（punch-through stopper）のためのイオン注入の工程の後に、カウンター・イオン注入（counter implantation）を実施して、ｐ型ＦＥＴにおけるしきい値電圧Ｖthを低下させた。図４のステップＳ１０４に関して前述した酸化処理の後に、ステップＳ１０６に関して前述したように、ＭＯＣＶＤ法によりＨｆＳｉＯを堆積した。しかる後に、ステップＳ１０８及びＳ１１０に関して前述したように、Ｏ３による酸化処理と、ＮＨ３による窒化処理を同一のチャンバ内で実施した。窒化処理（ステップＳ１１０）においては、第１の領域２Ａに導入される窒素の量の影響を調べるために、ＮＨ３窒化処理を６００℃と７００℃でそれぞれ実施した。
【００４２】
しかる後に、ステップＳ１１２に関して前述したように、ＣＶＤ法により薄膜のＳｉＮ膜を堆積した。１０サイクルの堆積を実施した時、ＥＯＴの増加は０．２ナノメータであった。ここでは、１０サイクルおよび２０サイクルの堆積をそれぞれ実施した。このようにして形成されたＳｉＮ／ＨＳｉＯＮ積層構造のＥＯＴは、およそ１．５ナノメータであった。
【００４３】
この後の工程は、ＳｉＯＮゲート絶縁膜を用いる場合と同一となるように通常のＣＭＯＳ形成のプロセスフローを採用した。ソース・ドレイン領域の活性化のためのアニール温度は、最高で１０５０℃とした。  
図５は、このようにして形成されたゲート断面構造を表すＴＥＭ（transmission electron microscopy：透過型電子顕微鏡）写真である。シリコン層（Si substrate）１と、第１の領域（Interfacail oxide）２Ａと、第２の領域（HfSiON）２Ｂと、第３の領域（Capped-SiN）２Ｃと、ゲート電極（Poly-crystalline Si）３が、それぞれ観察される。  
また、本発明者は、比較例として、第３の領域２Ｃを設けないＭＩＳＦＥＴも形成した。
【００４４】
以下、このようにして試作したＭＩＳＦＥＴの特性について説明する。
【００４５】
図６は、ｎ型ＭＩＳＦＥＴにおけるゲートキャパシタのＣ−Ｖ特性を表すグラフ図である。  
また、図７は、ｐ型ＭＩＳＦＥＴにおけるゲートキャパシタのＣ−Ｖ特性を表すグラフ図である。  
また、図８は、それぞれのサンプルにおけるフラットバンド電圧Ｖfbの変化を表すグラフ図である。  
なお、これらの図においては、第３の領域２Ｃと第２の領域２Ｂとを有するサンプル（ＳｉＮ／ＨｆＳｉＯＮ）と、比較例（ＨｆＳｉＯＮ）のゲートスタックの構造のデータをそれぞれ表した。
【００４６】
比較例（ＨｆＳｉＯＮ）の場合、ｎ型ＭＩＳＦＥＴのＶfbとｐ型ＭＩＳＦＥＴのＶfbの差は小さい。これに対して、サンプル（ＳｉＮ／ＨｆＳｉＯＮ）においては、ｎ型とｐ型との間でＶfbの差は、およそ０．３ボルトであり、比較例の場合よりも大きい。
【００４７】
これは、第３の領域（ＳｉＮ）２Ｃがフェルミレベル・ピニングを抑制していることを意味している。
【００４８】
図９は、参考例として形成したＳｉＮ／ＳｉＯ２積層構造における窒素と水素の深さ方向の濃度分布を表すグラフ図である。なおこのデータは、２次イオン質量分析法（secondary ion mass spectroscopy）により取得した。図９から、大量の水素原子がＳｉＮ層に取り込まれていることが分かる。このような過剰の水素が、ＳｉＮ／ＨｆＳｉＯＮ積層構造において、ＢＴＩによるチャージトラップを引き起こしていると考えられる。
【００４９】
図１０は、ｐ型ＭＩＳＦＥＴにおけるＮＢＴ（negative bias temperature）ストレス試験での寿命（lifetime）を表すグラフ図である。  
また、図１１は、ｎ型ＭＩＳＦＥＴにおけるＰＢＴ（positive bias temperature）ストレス試験での寿命を表すグラフ図である。なお、これらの試験における温度は１２５℃とした。
【００５０】
第３の領域（ＳｉＮ）２Ｃを厚く形成したサンプル（20 cycles）は、第３の領域（ＳｉＮ）２Ｃを薄く形成したサンプル（10 cycles）と比べて、ＮＢＴとＰＢＴのいずれにおいても、寿命が短かい。また、ＰＢＴ加速試験における寿命は、ＮＢＴ加速試験における寿命よりもはるかに短い。１／Ｖgに対する寿命の依存性の傾斜は、ＰＢＴとＮＢＴとで異なる。また、ＮＨ３窒化処理（ステップＳ１１０）において６００℃で実施したものと７００℃で実施したものを比較すると、逆転している。  
これらの結果から、ＮＢＴ加速試験とＰＢＴ加速試験とでは、素子の劣化のメカニズムが異なるものと考えられる。
【００５１】
図１２は、ｐ型ＭＩＳＦＥＴについて１０４秒間のＮＢＴ加速試験を実施した後におけるチャージ・ポンピング電流（charge pumping current）Ｉcpの増加を表すグラフ図である。  
また、図１３は、ｎ型ＭＩＳＦＥＴについて１０４秒間のＰＢＴ加速試験を実施した後におけるチャージ・ポンピング電流Ｉcpの増加を表すグラフ図である。
【００５２】
ＮＢＴ加速試験の場合、界面準位の増加は、３種類のＳｉＮ／ＨｆＳｉＯＮ積層構造において殆ど同一であり、図１０に表したＮＢＴ寿命の結果と一致しない。
【００５３】
これに対して、７００℃でＮＨ３窒化処理を実施した比較例のＩcpの増加は、ｎ型ＭＩＳＦＥＴのＰＢＴ加速試験において明らかに小さい。すなわち、高い温度でＮＨ３窒化処理したサンプルにおいては、界面準位の生成が抑制されるために、ＰＢＴ寿命が改善されるということができる。この現象は、ＳｉＯＮゲートスタックを有するｎ型ＦＥＴにおけるホットキャリア（hot carrier）劣化と類似している。
【００５４】
以上説明した試作例において、ＳｉＮ／ＨｆＳｉＯＮゲートスタックを有するサンプル（７００℃においてＮＨ３窒化処理、１０サイクルのＣＶＤによりＳｉＮ膜を形成）のトランジスタは、ＮＢＴ加速試験においても、ＰＢＴ加速試験においても良好な結果を示した。
【００５５】
図１４は、しきい値電圧Ｖthのロール・オフ（roll-off）を表すグラフ図である。
【００５６】
ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴにおいて、ほぼ対称的なしきい値電圧Ｖthが得られていることが分かる。
【００５７】
図１５は、ｎ型ＭＩＳＦＥＴにおける１．１ボルトでのＩon−Ｉoff特性を表すグラフ図である。  
また、図１６は、ｐ型ＭＩＳＦＥＴにおける１．１ボルトでのＩon−Ｉoff特性を表すグラフ図である。
【００５８】
Ｉoffが２０ｐＡ／μｍの時のＩonは、ｎ型ＭＩＳＦＥＴの場合には３５０μＡ／μｍであり、ｐ型ＭＩＳＦＥＴの場合には１３０μＡ／μｍであった。
【００５９】
図１７は、反転領域における実効電界に対する電子の移動度の依存性を表すグラフ図である。  
また、図１８は、反転領域における実効電界に対する正孔の移動度の依存性を表すグラフ図である。
【００６０】
これらのグラフに表した移動度は、ＳｉＯ２の場合のおよそ８０パーセントである。ｐ型ＭＩＳＦＥＴの場合、前述したカウンターイオン注入がキャリアの移動度を改善している。これはすなわち、Ｖthのロールオフ特性は劣化することなく、埋め込み型チャネルが形成されていることを意味する。
【００６１】
図１９は、ＥＯＴに対してゲートリーク電流をプロットしたグラフ図である。同図から、ＳｉＮ／ＨｆＳｉＯＮゲートスタック構造においては、ＳｉＯ２ゲート構造の場合と比べて、リーク電流が３桁も小さいことが分かる。
【００６２】
図２０は、ＳｉＮ／ＨｆＳｉＯＮゲートスタック構造を用いた場合のしきい値電圧Ｖthの分布を表すグラフ図である。同図は、１０００個のトランジスタ・アレイを形成した場合の結果を表すが、しきい値電圧Ｖthの分布は極めて小さいことが分かる。
【００６３】
以上説明したように、第１乃至第３の領域２Ａ〜２Ｃを有するゲート絶縁膜を設けることより、ＰＢＴ寿命を改善できる。その理由は、ＰＢＴ加速試験において、界面準位の形成を抑制できるからであると考えられる。また、第３の領域２Ｃを設け、またｐ型ＭＩＳＦＥＴについてカウンターイオン注入を実施することにより、しきい値電圧Ｖthを対称状にでき、さらにｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのいずれについてもチャネルの移動度を高くできる。その結果として、６５ノードで低待機消費電力型の半導体装置を実現できる。
【００６４】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００６５】
例えば、半導体装置の各部の構造や材料、導電型、不純物や、また、薄膜の形成方法、酸化処理、窒化処理の方法や条件については、具体例として前述したもの以外にも、当業者が適宜変更を加えたものについても、本発明の要旨を包含ものは本発明の範囲に包含される。
【００６６】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及びその製造方法は本発明の範囲に包含される。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態にかかる半導体装置の一部を例示した模式図である。
【図２】ゲート電極３からシリコン層１に至る深さ方向の組成分布を例示したグラフ図である。
【図３】本発明の実施の形態にかかる半導体装置により構成したＣＭＩＳＦＥＴの要部断面構造を例示する模式図である。
【図４】本発明の実施の形態にかかる半導体装置の製造方法の一部を表したフローチャートである。
【図５】本発明者が試作したゲート断面構造を表すＴＥＭ（transmission electron microscopy：透過型電子顕微鏡）写真である。
【図６】ｎ型ＭＩＳＦＥＴにおけるゲートキャパシタのＣ−Ｖ特性を表すグラフ図である。
【図７】ｐ型ＭＩＳＦＥＴにおけるゲートキャパシタのＣ−Ｖ特性を表すグラフ図である。
【図８】本発明者が試作したサンプルにおけるフラットバンド電圧Ｖfbの変化を表すグラフ図である。
【図９】参考例として形成したＳｉＮ／ＳｉＯ２積層構造における窒素と水素の深さ方向の濃度分布を表すグラフ図である。
【図１０】ｐ型ＭＩＳＦＥＴにおけるＮＢＴ（negative bias temperature）ストレス試験での寿命（lifetime）を表すグラフ図である。
【図１１】ｎ型ＭＩＳＦＥＴにおけるＰＢＴ（positive bias temperature）ストレス試験での寿命を表すグラフ図である。
【図１２】ｐ型ＭＩＳＦＥＴについて１０４秒間のＮＢＴ加速試験を実施した後におけるチャージ・ポンピング電流（charge pumping current）Ｉcpの増加を表すグラフ図である。
【図１３】ｎ型ＭＩＳＦＥＴについて１０４秒間のＰＢＴ加速試験を実施した後におけるチャージ・ポンピング電流Ｉcpの増加を表すグラフ図である。
【図１４】しきい値電圧Ｖthのロール・オフ（roll-off）を表すグラフ図である。
【図１５】ｎ型ＭＩＳＦＥＴにおける１．１ボルトでのＩon−Ｉoff特性を表すグラフ図である。
【図１６】ｐ型ＭＩＳＦＥＴにおける１．１ボルトでのＩon−Ｉoff特性を表すグラフ図である。
【図１７】反転領域における実効電界に対する電子の移動度の依存性を表すグラフ図である。
【図１８】反転領域における実効電界に対する正孔の移動度の依存性を表すグラフ図である。
【図１９】ＥＯＴに対してゲートリーク電流をプロットしたグラフ図である。
【図２０】ＳｉＮ／ＨｆＳｉＯＮゲートスタック構造を用いた場合のしきい値電圧Ｖthの分布を表すグラフ図である。
【符号の説明】
【００６８】
１ シリコン層
２ ゲート絶縁膜
３ ゲート電極
４ ソース・ドレイン領域
１１ 半導体基板
１７ 素子分離領域
１９ ｐ型ウェル
２０ ｎ型ＭＩＳＦＥＴ
２１ ドレイン領域
２３ ゲート絶縁膜
２５ ゲート電極
２６ 電極
２７ ゲート側壁絶縁膜
２９ ｎ型ウェル
３０ ｐ型ＭＩＳＦＥＴ
３１ ドレイン領域
３３ ゲート絶縁膜
３５ ゲート電極
３６ 電極
【図１】
2005217272.tif 000003
【図２】
2005217272.tif 000004
【図３】
2005217272.tif 000005
【図４】
2005217272.tif 000006
【図５】
2005217272.tif 000007
【図６】
2005217272.tif 000008
【図７】
2005217272.tif 000009
【図８】
2005217272.tif 000010
【図９】
2005217272.tif 000011
【図１０】
2005217272.tif 000012
【図１１】
2005217272.tif 000013
【図１２】
2005217272.tif 000014
【図１３】
2005217272.tif 000015
【図１４】
2005217272.tif 000016
【図１５】
2005217272.tif 000017
【図１６】
2005217272.tif 000018
【図１７】
2005217272.tif 000019
【図１８】
2005217272.tif 000020
【図１９】
2005217272.tif 000021
【図２０】
2005217272.tif 000022