(57)【要約】  【課題】  半導体装置の微細化が進み、プロセスのパラメータのばらつきに起因する遅延時間の変動により、想定していたクリティカルパスより信号遅延時間が増大したパスが発生し、半導体装置のスピード保証ができない場合が発生していた。  【解決手段】  半導体装置１内の領域を分割して、各分割領域２６〜４１に存在する全てのレジスタを起点とし他のレジスタを終点とする経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域において信号伝播遅延時間が最大になる経路のディレイテストをそれぞれ実施するものであり、半導体装置のスクリーニングを正確に実施する。【選択図】  図１
2005083895.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置内の領域を分割して、前記各分割領域に存在する全てのレジスタを起点とし他のレジスタを終点とする経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域において信号伝播遅延時間が最大になる経路のディレイテストをそれぞれ実施することを特徴とする半導体装置のテスト方法。
【請求項２】
半導体装置内の領域を分割して、前記各分割領域に存在する全ての配線を抽出し、前記全ての配線を経由する経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域において信号伝播遅延時間が最大になる経路のディレイテストをそれぞれ実施することを特徴とする半導体装置のテスト方法。
【請求項３】
半導体装置内の領域を分割して、前記各分割領域に存在する全てのレジスタを起点とし他のレジスタを終点とする経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域のプロセス情報を特定し、前記プロセス情報から信号伝播遅延時間が最大になる領域を選択し、前記選択領域において信号伝播遅延時間が最大になる経路のディレイテストを実施することを特徴とする半導体装置のテスト方法。
【請求項４】
半導体装置内の領域を分割して、前記各分割領域に存在する全ての配線を抽出し、前記全ての配線を経由する経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域のプロセス情報を特定し、前記プロセス情報から信号伝播遅延時間が最大になる領域を選択し、前記選択領域において信号伝播遅延時間が最大になる経路のディレイテストを実施することを特徴とする半導体装置のテスト方法。
【請求項５】
半導体装置内の領域を分割して、各分割領域に存在するレジスタをレジスタの配置座標データから判断し、前記各分割領域に存在する全てのレジスタを起点とし他のレジスタを終点とする経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域において信号伝播遅延時間が最大になる経路のディレイテストをそれぞれ実施することを特徴とする半導体装置のテスト方法。
【請求項６】
半導体装置内の領域を分割し、半導体装置内でのレジスタ間信号遅延時間の最大値となるように、最上段の各分割領域から対応する直下の最下段の分割領域へレジスタおよび論理ゲートを配置配線し、ディレイテストをそれぞれ実施することを特徴とする半導体装置のテスト方法。
【請求項７】
半導体装置内の領域を分割し、半導体装置内でのレジスタ間信号遅延時間の最大値となるように、最上段の各分割領域から対応する直下の最下段の分割領域へレジスタおよび論理ゲートを配置配線し、水平方向で並ぶすべての分割領域のレジスタのディレイテストを同時に実施することを特徴とする半導体装置のテスト方法。
【請求項８】
半導体装置内の領域を分割し、半導体装置内でのレジスタ間信号遅延時間の最大値となるように、最上段の各分割領域から対応する直下の最下段の分割領域へレジスタおよび論理ゲートを配置配線し、最上段の各分割領域のテスト用レジスタにテスト用データを設定するためのデータ設定用レジスタを搭載して、水平方向で並ぶすべての分割領域のレジスタのディレイテストを同時に実施することを特徴とする半導体装置のテスト方法。
【請求項９】
半導体装置のレイアウト設計の際に、搭載する論理回路のレイアウト設計完了後に半導体装置内の領域を分割し、最上段の各分割領域から対応する直下の最下段の分割領域へ、デザインルールを満たしかつ半導体装置内でのレジスタ間信号遅延時間の最大値となるようにレジスタおよび論理ゲートを配置配線し、前記最上段の各分割領域に配置されたレジスタと前記最下段の各分割領域に配置されたレジスタとの間の信号伝播遅延時間測定によるディレイテストを実施することを特徴とする半導体装置のテスト方法。
【請求項１０】
半導体装置のレイアウト設計の際に、搭載する論理回路のレイアウト設計中に半導体装置内の領域を分割し、最上段の各分割領域から対応する直下の最下段の分割領域へ、デザインルールを満たしかつ半導体装置内でのレジスタ間信号遅延時間の最大値となるようにレジスタおよび論理ゲートを配置配線し、前記最上段の各分割領域に配置されたレジスタと前記最下段の各分割領域に配置されたレジスタとの間の信号伝播遅延時間測定によるディレイテストを実施することを特徴とする半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のテスト方法に関するものである。
【背景技術】
【０００２】
従来の半導体装置のテスト方法は、所定のクリティカルパスの信号遅延を測定する回路を有している（例えば、特許文献１参照。）。
【特許文献１】特開平１１−２１８５６１号公報（第３−５頁、第１−３図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の半導体装置のテスト方法は、速度性能を保証するために、所定のクリティカルパスの信号遅延を測定する方法を用いていた。しかしながら、半導体装置の微細化が進み、同一の半導体装置の内部においても、領域ごとにプロセスのパラメータのばらつきに起因する遅延時間の変動が発生することが想定される。前記遅延時間の変動により、当初想定していたクリティカルパスより信号遅延時間が増大したパスが実際の半導体装置において発生し、半導体装置のスピード保証ができなくなる場合が発生していた。クリティカルパスとは、論理回路の信号経路で、ある規定時間以内に信号が伝達されなければ誤動作が生じるような重要なパスのことである。
【課題を解決するための手段】
【０００４】
前記課題を解決するために、本発明の半導体装置のテスト方法は、次のような手段を講じる。
【０００５】
（１）半導体装置内の領域を分割して、前記各分割領域に存在する全てのレジスタを起点とし他のレジスタを終点とする経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域において信号伝播遅延時間が最大になる経路のディレイテストをそれぞれ実施する。
【０００６】
（２）半導体装置内の領域を分割して、前記各分割領域に存在する全ての配線を抽出し、前記全ての配線を経由する経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域において信号伝播遅延時間が最大になる経路のディレイテストをそれぞれ実施する。
【０００７】
（３）半導体装置内の領域を分割して、前記各分割領域に存在する全てのレジスタを起点とし他のレジスタを終点とする経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域のプロセス情報を特定し、前記プロセス情報から信号伝播遅延時間が最大になる領域を選択し、前記選択領域において信号伝播遅延時間が最大になる経路のディレイテストを実施する。
【０００８】
（４）半導体装置内の領域を分割して、前記各分割領域に存在する全ての配線を抽出し、前記全ての配線を経由する経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域のプロセス情報を特定し、前記プロセス情報から信号伝播遅延時間が最大になる領域を選択し、前記選択領域において信号伝播遅延時間が最大になる経路のディレイテストを実施する。
【０００９】
（５）半導体装置内の領域を分割して、各分割領域に存在するレジスタをレジスタの配置座標データから判断し、前記各分割領域に存在する全てのレジスタを起点とし他のレジスタを終点とする経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域において信号伝播遅延時間が最大になる経路のディレイテストをそれぞれ実施する。
【００１０】
（６）半導体装置内の領域を分割し、半導体装置内でのレジスタ間信号遅延時間の最大値となるように、最上段の各分割領域から対応する直下の最下段の分割領域へレジスタおよび論理ゲートを配置配線し、ディレイテストをそれぞれ実施する。
【００１１】
（７）半導体装置内の領域を分割し、半導体装置内でのレジスタ間信号遅延時間の最大値となるように、最上段の各分割領域から対応する直下の最下段の分割領域へレジスタおよび論理ゲートを配置配線し、水平方向の分割数のレジスタのディレイテストを同時に実施する。
【００１２】
（８）半導体装置内の領域を分割し、半導体装置内でのレジスタ間信号遅延時間の最大値となるように、最上段の各分割領域から対応する直下の最下段の分割領域へレジスタおよび論理ゲートを配置配線し、最上段の各分割領域のテスト用レジスタにテスト用データを設定するためのデータ設定用レジスタを搭載して、水平方向で並ぶすべての分割領域のレジスタのディレイテストを同時に実施する。
【００１３】
（９）半導体装置のレイアウト設計の際に、搭載する論理回路のレイアウト設計完了後に半導体装置内の領域を分割し、最上段の各分割領域から対応する直下の最下段の分割領域へ、デザインルールを満たしかつ半導体装置内でのレジスタ間信号遅延時間の最大値となるようにレジスタおよび論理ゲートを配置配線し、前記最上段の各分割領域に配置されたレジスタと前記最下段の各分割領域に配置されたレジスタとの間の信号伝播遅延時間測定によるディレイテストを実施する。
【００１４】
（１０）半導体装置のレイアウト設計の際に、搭載する論理回路のレイアウト設計中に半導体装置内の領域を分割し、最上段の各分割領域から対応する直下の最下段の分割領域へ、デザインルールを満たしかつ半導体装置内でのレジスタ間信号遅延時間の最大値となるようにレジスタおよび論理ゲートを配置配線し、前記最上段の各分割領域に配置されたレジスタと前記最下段の各分割領域に配置されたレジスタとの間の信号伝播遅延時間測定によるディレイテストを実施する。
【００１５】
上記の（９）と（１０）の違いは、“レイアウト設計完了後”であるか“レイアウト設計中”であるかの違いである。
【発明の効果】
【００１６】
上記（１）の本発明によれば、半導体装置内の領域を分割して、前記各分割領域に存在する全てのレジスタを起点とし他のレジスタを終点とする経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域において信号伝播遅延時間が最大になる経路のディレイテストをそれぞれ実施するものであり、各分割領域のディレイテストを実施することにより、プロセスのばらつきに起因した設計時のクリティカルパスと実チップのクリティカルパスが異なった場合でも、クリティカルパスのディレイテストが可能となり、半導体装置のスクリーニングを正確に実施することができる。
【００１７】
上記（２）の本発明によれば、半導体装置内の領域を分割して、前記各分割領域に存在する全ての配線を抽出し、前記全ての配線を経由する経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域において信号伝播遅延時間が最大になる経路のディレイテストをそれぞれ実施するものであり、分割領域にレジスタが存在しない場合も、論理ゲートや配線が存在すれば、信号伝播経路の抽出が可能となり、各分割領域のディレイテストを実施することにより、プロセスのばらつきに起因した設計時のクリティカルパスと実チップのクリティカルパスが異なった場合でも、クリティカルパスのテストが可能となり、半導体装置のスクリーニングを正確に実施することができる。
【００１８】
上記（３）の本発明によれば、半導体装置内の領域を分割して、前記各分割領域に存在する全てのレジスタを起点とし他のレジスタを終点とする経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域のプロセス情報を特定し、前記プロセス情報から信号伝播遅延時間が最大になる領域を選択し、前記選択領域において信号伝播遅延時間が最大になる経路のディレイテストを実施するものであり、半導体装置内のプロセスばらつきが発生した場合でも、プロセス情報を利用してあらかじめ信号伝播遅延時間が最大になる領域を選択するので、全ての領域からのテストを実施することなく、半導体装置のスクリーニングを行うことが可能となる。
【００１９】
上記（４）の本発明によれば、半導体装置内の領域を分割して、前記各分割領域に存在する全ての配線を抽出し、前記全ての配線を経由する経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域のプロセス情報を特定し、前記プロセス情報から信号伝播遅延時間が最大になる領域を選択し、前記選択領域において信号伝播遅延時間が最大になる経路のディレイテストを実施するものであり、分割領域にレジスタが存在しない場合も、論理ゲートや配線が存在すれば、信号伝播経路の抽出が可能となり、さらに、半導体装置内のプロセスばらつきが発生した場合でも、プロセス情報を利用してあらかじめ信号伝播遅延時間が最大になる領域を選択するので、全ての領域からのテストを実施することなく、半導体装置のスクリーニングを行うことが可能となる。
【００２０】
上記（５）の本発明によれば、半導体装置内の領域を分割して、各分割領域に存在するレジスタをレジスタの配置座標データから判断し、前記各分割領域に存在する全てのレジスタを起点とし他のレジスタを終点とする経路を検出し、前記経路の信号伝播遅延時間を算出し、前記各分割領域内で最大の信号伝播遅延時間となる経路を選択し、前記各分割領域において信号伝播遅延時間が最大になる経路のディレイテストをそれぞれ実施するものであり、配置座標データを用いてレジスタを判断するので、レジスタが分割領域をまたがって存在する場合も、容易に各分割領域に分類し、各分割領域においてディレイテストすることが可能となる。
【００２１】
上記（６）の本発明によれば、半導体装置内の領域を分割し、半導体装置内でのレジスタ間信号遅延時間の最大値となるように、最上段の各分割領域から対応する直下の最下段の分割領域へレジスタおよび論理ゲートを配置配線し、ディレイテストをそれぞれ実施するものであり、最上段分割領域のレジスタから直下の最下段分割領域のレジスタへの経路でのみディレイテストを行うので、全ての領域のレジスタ間遅延のクリティカルパスを抽出することなく、ディレイテストを実施することが可能となる。さらに、テストパターン作成においても、入力レジスタと出力レジスタが論理的に正論理または負論理で直結していることになるので、初期化パターン、遷移パターン、期待値パターンの作成が非常に容易である。
【００２２】
上記（７）の本発明によれば、半導体装置内の領域を分割し、半導体装置内でのレジスタ間信号遅延時間の最大値となるように、最上段の各分割領域から対応する直下の最下段の分割領域へレジスタおよび論理ゲートを配置配線し、水平方向で並ぶすべての分割領域のレジスタのディレイテストを同時に実施するものであり、最上段分割領域のレジスタから直下の最下段分割領域のレジスタへの経路でのみディレイテストを行うので、全ての領域のレジスタ間遅延のクリティカルパスを抽出することなく、非常に容易にテストパターンの作成が可能で、さらに、水平方向で並ぶすべての分割領域についてディレイテストを同時に実行することが可能となり、テスト時間の短縮を図ることが可能となる。
【００２３】
上記（８）の本発明によれば、半導体装置内の領域を分割し、半導体装置内でのレジスタ間信号遅延時間の最大値となるように、最上段の各分割領域から対応する直下の最下段の分割領域へレジスタおよび論理ゲートを配置配線し、最上段の各分割領域のテスト用レジスタにテスト用データを設定するためのデータ設定用レジスタを搭載して、水平方向で並ぶすべての分割領域のレジスタのディレイテストを同時に実施するものであり、データ設定用レジスタを用いることにより、ディレイテスト用の遷移データを設定するためのテスト端子を追加することなく、各分割領域のディレイテストを同時に実行することが可能となり、テスト時間の短縮を図ることが可能となる。
【００２４】
上記（９）の本発明によれば、半導体装置のレイアウト設計の際に、搭載する論理回路のレイアウト設計完了後に半導体装置内の領域を分割し、最上段の各分割領域から対応する直下の最下段の分割領域へ、デザインルールを満たしかつ半導体装置内でのレジスタ間信号遅延時間の最大値となるようにレジスタおよび論理ゲートを配置配線し、前記最上段の各分割領域に配置されたレジスタと前記最下段の各分割領域に配置されたレジスタとの間の信号伝播遅延時間測定によるディレイテストを実施するものであり、論理回路のタイミングに影響のないように、ディレイテスト用のレジスタ、論理ゲート、配線などのテスト回路の追加を行うことが可能となる。
【００２５】
上記（１０）の本発明によれば、半導体装置のレイアウト設計の際に、搭載する論理回路のレイアウト設計中に半導体装置内の領域を分割し、最上段の各分割領域から対応する直下の最下段の分割領域へ、デザインルールを満たしかつ半導体装置内でのレジスタ間信号遅延時間の最大値となるようにレジスタおよび論理ゲートを配置配線し、前記最上段の各分割領域に配置されたレジスタと前記最下段の各分割領域に配置されたレジスタとの間の信号伝播遅延時間測定によるディレイテストを実施するものであり、タイミング検証を行いつつレイアウト設計を完成させるので、論理回路のタイミングに影響のないようなディレイテスト用のレジスタ、論理ゲート、配線の追加を、設計工数を削減して行うことが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明にかかわる半導体装置のテスト方法の実施の形態を図面に基づいて詳細に説明する。
【００２７】
（実施の形態１）
図１は本発明の実施の形態１の半導体装置を表している。
【００２８】
図１に示すように、半導体装置１は水平方向分割線１４，１５，１６と垂直方向分割線１７，１８，１９で分割されている。分割領域は２６〜４１となっている。分割領域２６にはレジスタ２，２０，２３が存在し、領域２７にはレジスタ５が存在し、領域２８にはレジスタ８，１２が存在し、領域２９にはレジスタ４８が存在し、領域３０にはレジスタ１２が存在し、領域３４にはレジスタ２１が存在し、領域３５にはレジスタ２４が存在し、領域３８にはレジスタ９，１０，１１が存在し、領域４０にはレジスタ３が存在し、領域４１にはレジスタ６，１３が存在している。
【００２９】
まず、本実施の形態においては、分割領域の座標とレジスタの座標から、各分割領域に存在するレジスタの抽出を行い、抽出したレジスタから他のレジスタまでのすべての経路を抽出し、さらに、各経路の配置配線情報から信号伝播遅延時間を算出し、遅延時間の最大の経路を選択することにより、各起点レジスタからのクリティカルパスの抽出を行う。レジスタ抽出、経路抽出、遅延計算はシミュレータによって行う。
【００３０】
本実施の形態において、領域２６にはレジスタ２，２０，２３が存在し、レジスタ２からのクリティカルパスはレジスタ３へ到達するパスとなっている。４はレジスタ２からレジスタ３への経路を示しており、論理ゲートと配線によって構成されている。同様に、レジスタ２０からのクリティカルパスは経路２２を経由してレジスタ２１へ到達するパスとなっている。レジスタ２３からのクリティカルパスは経路３０を経由してレジスタ２４へ到達するパスとなっている。
【００３１】
次に、レジスタ２，２０，２３からのクリティカルパスの遅延時間を比較し、最大の信号伝播遅延時間のパスを選択する。本実施の形態においては、レジスタ２からレジスタ３へのパスが選択される。以上のようにして、領域２６においては、レジスタ２から経路４を経由してレジスタ３へ到達するパスを選択する。
【００３２】
以下同様にして、各分割領域のクリティカルパスを抽出する。
【００３３】
半導体装置のテストを行うに当たっては、各分割領域において、抽出したクリティカルパスに対して、スキャンチェーンを用いて初期化パターンを設定し、その後、遷移パターンを設定し、次のサイクルでレジスタの期待値を確認する。その際に、遷移パターン設定と、次のサイクルは保証周波数のクロックで動作させる。
【００３４】
本実施の形態の領域２６においては、レジスタ２の値が変化することによってレジスタ３の値が変化するように、半導体装置１内のスキャンチェーンによって、レジスタの値（初期化パターン）を設定し、その後、レジスタ２の値を変化させた遷移パターンを設定し、次のサイクルでレジスタ３の値を確定させて、期待値と比較することでディレイテストを実施する。
【００３５】
以下同様に、２７〜４１までの各分割領域において、最大遅延経路の抽出、初期化パターン、遷移パターンの作成を経て、ディレイテストを実施する。
【００３６】
本実施の形態によって、各分割領域のディレイテストを実施することにより、プロセスのばらつきに起因した設計時のクリティカルパスと実チップのクリティカルパスが異なった場合でも、クリティカルパスのディレイテストが可能となり、半導体装置のスクリーニングを正確に実施することができる。
【００３７】
（実施の形態２）
さらに、図１を用いて実施の形態２について説明をする。
【００３８】
本実施の形態においては、領域３０において、配線経路４２，４３，４４，４５，４６，４７が抽出される。次に、各配線経路を含むクリティカルパスを抽出する。図中においては、経路４２を含むクリティカルパスはレジスタ１２からレジスタ１３へ到達するパスであり、経路４３，４４を含むクリティカルパスはレジスタ２からレジスタ３へ到達するパスであり、経路４５，４６を含むクリティカルパスはレジスタ８からレジスタ９へ到達するパスであり、経路４７を含むクリティカルパスはレジスタ２０からレジスタ２１へ到達するパスである。
【００３９】
本実施の形態においては、まず、各分割領域の全ての配線経路を抽出を行う。
【００４０】
次に、配線経路４２，４３，４４，４５，４６，４７を経由するクリティカルパスの遅延時間を比較し、最大の信号伝播遅延時間のパスを選択する。本実施の形態においては、経路４３，４４を含むクリティカルパスであるレジスタ２からレジスタ３へのパスが選択される。以上のようにして、領域３０においては、レジスタ２から経路４（経路４３，４４を含む）を経由してレジスタ３へ到達するパスを選択する。
【００４１】
以下同様にして、各分割領域のクリティカルパスを抽出する。
【００４２】
次に、実施の形態１と同様に、２６から４１までの各分割領域において、ディレイテストを行う。
【００４３】
本実施の形態においては、分割領域にレジスタが存在しない場合も、論理ゲートや配線が存在すれば、信号伝播経路の抽出が可能となる。各分割領域のディレイテストを実施することにより、プロセスのばらつきに起因した設計時のクリティカルパスと実チップのクリティカルパスが異なった場合でも、クリティカルパスのテストが可能となり、半導体装置のスクリーニングを正確に実施することができる。
【００４４】
（実施の形態３）
図２は本発明の実施の形態３の半導体装置を表している。図２に示すように、半導体装置１０１は水平方向分割線１１４，１１５，１１６および垂直方向分割線１１７，１１８，１１９によって領域１２６〜１４１に分割されている。
【００４５】
本実施の形態においては、各分割領域にその領域におけるプロセスの情報を格納する装置が存在している。領域１２６にはプロセス情報格納装置１２０が存在し、領域１２７にはプロセス情報格納装置１２１が存在し、領域１２８にはプロセス情報格納装置１２２が存在し、領域１２９にはプロセス情報格納装置１２３が存在し、領域１３０にはプロセス情報格納装置１２４が存在し、領域１３１にはプロセス情報格納装置１２５が存在している。同様に、領域１３２〜１４１にもプロセス情報格納装置（図示せず）が存在している。
【００４６】
本実施の形態では、各分割領域のレジスタを抽出し、次に、各分割領域のレジスタからの全てのパスを抽出し、領域内でのクリティカルパスを選択する。
【００４７】
本実施の形態においては、半導体装置のテストを行う際に、各分割領域のプロセス情報から信号伝播遅延時間が最大となる領域を判断し、設計時のクリティカルパスのテストに加え、前記信号伝播遅延時間が最大となる領域のクリティカルパステストを行う。テストの実施方法は実施の形態１と同様である。
【００４８】
このテスト方法によって、半導体装置内のプロセスばらつきが発生した場合でも、プロセス情報を利用してあらかじめ信号伝播遅延時間が最大になる領域を選択するので、全ての領域からのテストを実施することなく、半導体装置のスクリーニングを行うことが可能となる。
【００４９】
（実施の形態４）
図２を用いて本発明の実施の形態４の説明を行う。
【００５０】
本実施の形態においては、領域１３０において、配線経路１４２，１４３，１４４，１４５，１４６が抽出される。次に、各配線経路を含むクリティカルパスを抽出する。図中においては、経路１４２を含むクリティカルパスはレジスタ１１２からレジスタ１１３へ到達するパスであり、経路１４３，１４４を含むクリティカルパスはレジスタ１０２からレジスタ１０３へ到達するパスであり、経路１４５，１４６を含むクリティカルパスはレジスタ１０８からレジスタ１０９へ到達するパスである。
【００５１】
本実施の形態においては、各分割領域にその領域におけるプロセスの情報を格納する装置が存在する。領域１２６にはプロセス情報格納装置１２０が存在し、領域１２７にはプロセス情報格納装置１２１が存在し、領域１２８にはプロセス情報格納装置１２２が存在し、領域１２９にはプロセス情報格納装置１２３が存在し、領域１３０にはプロセス情報格納装置１２４が存在し、領域１３１にはプロセス情報格納装置１２５が存在している。同様に、領域１３２〜１４１にも各分割領域にプロセス情報格納装置（図示せず）が存在している。
【００５２】
本実施の形態においては、実施の形態２と同様に、まず、各分割領域の全ての配線経路の抽出を行う。
【００５３】
次に、配線経路１４２，１４３，１４４，１４５，１４６を経由するクリティカルパスの遅延時間を比較し、最大の信号伝播遅延時間のパスを選択する。本実施の形態においては、経路１４３，１４４を含むクリティカルパスであるレジスタ１０２からレジスタ１０３へのパスが選択される。以上のようにして、領域１３０においては、レジスタ１０２から経路１０４（経路１４３，１４４を含む）を経由してレジスタ１０３へ到達するパスを選択する。
【００５４】
以下同様にして、各分割領域のクリティカルパスを抽出する。
【００５５】
本実施の形態においては、半導体装置のテストを行う際に、各分割領域のプロセス情報から、信号伝播遅延時間が最大となる領域を判断し、設計時のクリティカルパスのテストに加え、前記信号伝播遅延時間が最大となる領域のクリティカルパステストを行う。テストの実施方法は実施の形態１と同様である。
【００５６】
このテスト方法によって、分割領域にレジスタが存在しない場合も、論理ゲートや配線が存在すれば、信号伝播経路の抽出が可能となり、さらに、半導体装置内のプロセスばらつきが発生した場合でも、プロセス情報を利用してあらかじめ信号伝播遅延時間が最大になる領域を選択するので、全ての領域からのテストを実施することなく、半導体装置のスクリーニングを行うことが可能となる。
【００５７】
（実施の形態５）
図３を用いて本発明の実施の形態５の説明を行う。
【００５８】
図３において半導体装置１５１は水平方向分割線１７３，１７４，１７５と垂直方向分割線１７６，１７７，１７８で分割されている。分割領域は１５７〜１７２となっている。分割領域１５７にはレジスタ１５２，１５３，１５４が存在し、領域１５８にはレジスタ１５５，１５６が存在している。他の領域のレジスタは省略されている。
【００５９】
まず、本実施の形態においては、分割領域の座標とレジスタの左下を記す基準座標から、各分割領域に存在するレジスタの抽出を行う。領域１５７においては、基準座標のＸ座標が０以上〜２０未満で、Ｙ座標が６０以上〜８０未満のレジスタを抽出する。よって、本実施の形態においては、レジスタ１５２，１５３，１５４が領域１５７に存在するレジスタとして抽出される。同様に、領域１５８においては、レジスタ１５５，１５６を抽出する。同様にして、レジスタの基準座標から全ての領域のレジスタを抽出する。
【００６０】
以下は、実施の形態１と同様に、レジスタからレジスタへの経路の抽出、信号伝播遅延時間を算出、クリティカルパスの選択、テストパターンの作成を行い、半導体装置のスクリーニングを行う。
【００６１】
本実施の形態によって、配置座標データを用いてレジスタを判断するので、レジスタが分割領域をまたがって存在する場合も、容易に各分割領域に分類し、各分割領域においてディレイテストすることが可能となる。
【００６２】
（実施の形態６）
図４を用いて本発明の実施の形態６を説明する。
【００６３】
図４において、半導体装置１は図１と同様に、水平方向分割線１４，１５，１６と垂直方向分割線１７，１８，１９によって領域２６〜４１に分割されている。
【００６４】
本実施の形態においては、論理回路を構成するレジスタに加え、ディレイテスト用のレジスタが最上段の各分割領域と最下段の各分割領域に配置され、垂直方向に対応するレジスタ同士が論理ゲートと配線によって接続されている。
【００６５】
最上段の分割領域２６においては、レジスタ２，２０，２３，５１が存在している。レジスタ２，２０，２３は半導体装置で実現する論理回路を構成するものであるが、レジスタ５１はディレイテスト用に搭載したものである。最下段の分割領域３８においては、レジスタ９，１０，１１，５２が存在している。レジスタ９，１０，１１は半導体装置で実現する論理回路を構成するものであるが、レジスタ５２はディレイテスト用に搭載したものである。レジスタ５１の出力は、配線と論理ゲートで構成される経路５３に接続され、経路５３はレジスタ５２に入力されている。レジスタ５１，５２および経路５３は、半導体装置１のレジスタ間最大信号伝播遅延時間と同じ値になるように、レジスタ、論理ゲートの配置、配線が行われている。
【００６６】
同様に、最上段の分割領域２７にはディレイテスト用に搭載されたレジスタ５４が存在し、最下段の分割領域３９にはディレイテスト用に搭載されたレジスタ５５が存在し、両レジスタ５４，５５が、配線と論理ゲートで構成される経路５６を介して接続されている。
【００６７】
また、最上段の分割領域２８にはディレイテスト用に搭載されたレジスタ５７が存在し、最下段の分割領域４０にはディレイテスト用に搭載されたレジスタ５８が存在し、両レジスタ５７，５８が、配線と論理ゲートで構成される経路５９を介して接続されている。
【００６８】
また、最上段の分割領域２９にはディレイテスト用に搭載されたレジスタ６０が存在し、最下段の分割領域４１にはディレイテスト用に搭載されたレジスタ６１が存在し、両レジスタ６０，６１が、配線と論理ゲートで構成される経路６２を介して接続されている。
【００６９】
経路５６，５９，６２は、半導体装置１のレジスタ間最大信号伝播遅延時間と同じ値になるように、レジスタ、論理ゲートの配置、配線が行われている。
【００７０】
論理ゲートの選択の際は、いかなる種類の論理ゲートを選択してもかまわないが、最上段のレジスタの出力信号変化によって最下段のレジスタへの入力が変化するように配線することが必要となる。すなわち、多入力論理ゲートを用いる場合は、最上段レジスタからの信号伝播が入力される端子以外は、論理ゲートの動作に影響のないレベルに固定することが必要になる。
【００７１】
以上のようにディレイテスト用に搭載され配置、配線されたレジスタに対し、実施の形態１と同様に、初期化パターン、遷移パターンの設定、出力レジスタの確認を行い、半導体装置のディレイテストを実施する。
【００７２】
本実施の形態によれば、最上段分割領域のレジスタから直下の最下段分割領域のレジスタへの経路でのみディレイテストを行うので、全ての領域のレジスタ間遅延のクリティカルパスを抽出することなく、ディレイテストを実施することが可能となる。さらに、テストパターン作成においても、入力レジスタと出力レジスタが論理的に正論理または負論理で直結していることになるので、初期化パターン、遷移パターン、期待値パターンの作成が非常に容易である。
【００７３】
（実施の形態７）
図５を用いて本発明の実施の形態７の説明を行う。
【００７４】
本実施の形態においては、実施の形態６と同様に、最上段の各分割領域から対応する最下段の各分割領域に対してレジスタが配置されて、対応するレジスタが論理ゲートと配線によって、半導体装置１のレジスタ間最大信号伝播遅延時間となるように接続されている。
【００７５】
図５に示すように、遷移データ設定用端子６３〜６６が配置され、最上段のディレイテスト用レジスタには通常のスキャンデータ入力と遷移データ設定用端子からのデータ入力を選択するセレクタ７２〜７５が配置されている。各セレクタにはスキャンデータ入力選択用端子６７からスキャンデータ入力選択信号８０が入力されている。遷移データ設定用端子６３〜６６とスキャンデータ入力選択用端子６７は通常動作時は不要になるので、兼用端子としても構わない。
【００７６】
遷移データ設定用端子６３の出力６８はセレクタ７２に入力され、図示は省略しているがセレクタ７２の他の入力はレジスタ５１に対する通常のスキャンデータ入力信号となっている。同様に、遷移データ設定用端子６４の出力６９はセレクタ７３に入力され、図示は省略しているがセレクタ７３の他の入力はレジスタ５４に対する通常のスキャンデータ入力信号となっている。また、遷移データ設定用端子６５の出力７０はセレクタ７４に入力され、図示は省略しているがセレクタ７４の他の入力はレジスタ５７に対する通常のスキャンデータ入力信号となっている。さらに、遷移データ設定用端子６６の出力７１はセレクタ７５に入力され、図示は省略しているがセレクタ７５の他の入力はレジスタ６０に対する通常のスキャンデータ入力信号となっている。
【００７７】
半導体装置のテストの際には、最上段の各レジスタに対し、初期化パターンを通常のスキャンパターンで設定した後に、スキャンデータ入力選択信号８０を遷移データ設定用端子からの出力を選択するレベルに変更し、遷移データを最上段の各レジスタに同時に設定する。次のクロックにおいて、各最下段のレジスタの値の比較を行う。
【００７８】
本実施の形態によれば、最上段分割領域のレジスタから直下の最下段分割領域のレジスタへの経路でのみディレイテストを行うので、全ての領域のレジスタ間遅延のクリティカルパスを抽出することなく、非常に容易にテストパターンの作成が可能で、さらに、水平方向で並ぶすべての分割領域についてディレイテストを同時に実行することが可能となり、テスト時間の短縮を図ることが可能となる。
【００７９】
（実施の形態８）
図６を用いて本発明の実施の形態８の説明を行う。
【００８０】
本実施の形態においては、実施の形態７と同様に、最上段の各分割領域から対応する最下段の各分割領域に対してレジスタが配置されて、対応するレジスタが論理ゲートと配線によって、半導体装置１のレジスタ間最大信号伝播遅延時間となるように接続されている。
【００８１】
図６に示すように、遷移データ設定用レジスタ８１〜８４が配置され、最上段のディレイテスト用レジスタには通常のスキャンデータ入力と遷移データ設定用レジスタからのデータ入力を選択するセレクタ７２〜７５が配置されている。各セレクタにはスキャンデータ入力選択用端子６７からスキャンデータ入力選択信号８０が入力されている。
【００８２】
遷移データ設定用レジスタ８１の出力８５はセレクタ７２に入力され、図示は省略しているがセレクタ７２の他の入力はレジスタ５１に対する通常のスキャンデータ入力信号となっている。同様に、遷移データ設定用レジスタ８２の出力８６はセレクタ７３に入力され、図示は省略しているがセレクタ７３の他の入力はレジスタ５４に対する通常のスキャンデータ入力信号となっている。また、遷移データ設定用レジスタ８３の出力８７はセレクタ７４に入力され、図示は省略しているがセレクタ７４の他の入力はレジスタ５７に対する通常のスキャンデータ入力信号となっている。さらに、遷移データ設定用レジスタ８４の出力８８はセレクタ７５に入力され、図示は省略しているがセレクタ７５の他の入力はレジスタ６０に対する通常のスキャンデータ入力信号となっている。
【００８３】
半導体装置のテストの際には、最上段の各レジスタに対し、初期化パターンを通常のスキャンパターンで設定した後に、遷移データ設定用レジスタ８１〜８４に遷移パターンを設定し、スキャンデータ入力選択信号８０を遷移データ設定用レジスタからの出力を選択するレベルに変更し、遷移データを最上段の各レジスタに同時に設定する。次のクロックにおいて、各最下段のレジスタの値の比較を行う。
【００８４】
本実施の形態によれば、ディレイテスト用の遷移データを設定するためのテスト端子を追加することなく、各分割領域のディレイテストを同時に実行することが可能となり、テスト時間の短縮を図ることが可能となる。
【００８５】
（実施の形態９）
図７は本発明における実施の形態９における半導体装置のテストを行う際の設計方法のフローを示したものである。各ブロックは設計のフェーズを示している。
【００８６】
設計フェーズ２００において、半導体装置の論理設計が完了すると、論理回路のレイアウトのフェーズ２０１へ移行する。その後、論理回路のタイミング検証のフェーズ２０２に移行し、タイミング検証がＯＫならテスト回路のレイアウトのフェーズ２０３へ移行し、ＮＧなら論理回路のレイアウトのフェーズ２０１あるいは論理設計のフェーズ２００へ移行する。その後、再度、論理回路のタイミング検証のフェーズ２０２へ移行する。テスト回路のレイアウトのフェーズ２０３においては、論理回路のタイミングに影響のないようにテスト回路のレイアウトを行う。
【００８７】
すなわち、半導体装置のレジスタ、論理ゲートの配線によって、現状のクリティカルパスの遅延量が増加しないように、さらに、レジスタ、論理ゲートの配線によって影響されるパスが新たなクリティカルパスとならないようにレイアウトする。本実施の形態においては、図４に示されるように、半導体装置を一定間隔で分割し、最上段の各分割領域から対応する最下段の各分割領域に対して、半導体装置のレジスタ間最大信号伝播遅延時間と同じ遅延時間になるようにレジスタ、論理ゲートの配置、配線を行う。最上段、最下段の各分割領域にレジスタを配置し、それら領域を結ぶ中間の領域に論理ゲートを配置し、配線する。
【００８８】
その後は実施の形態６と同様に、半導体装置のディレイテストを行う。
【００８９】
本実施の形態においては、論理回路のタイミングに影響のないように、ディレイテスト用のレジスタ、論理ゲート、配線の追加を行うことが可能となる。
【００９０】
（実施の形態１０）
図８は本発明における実施の形態１０における半導体装置のテストを行う際の設計方法のフローを示したものである。各ブロックは設計のフェーズを示している。
【００９１】
設計フェーズ２００において、半導体装置の論理設計が完了すると、論理回路、テスト回路のレイアウトのフェーズ２０６へ移行する。その後、論理回路、テスト回路のタイミング検証のフェーズ２０７に移行し、タイミング検証がＯＫなら設計完了のフェーズ２０５へ移行し、ＮＧなら論理回路、テスト回路のレイアウトのフェーズ２０６あるいは論理設計のフェーズ２００へ移行する。その後、再度、論理回路、テスト回路のタイミング検証のフェーズ２０６へ移行する。論理回路、テスト回路のレイアウトのフェーズ２０６においては、論理回路のタイミングに影響のないように、テスト回路のレイアウトを行う。
【００９２】
すなわち、半導体装置のレジスタ、論理ゲートの配線によって現状のクリティカルパスの遅延量が増加しないように、さらに、レジスタ、論理ゲートの配線によって影響されるパスが新たなクリティカルパスとならないようにレイアウトする。本実施の形態においては、図４に示されるように、半導体装置を一定間隔で分割し、最上段の各分割領域から対応する最下段の各分割領域に対して、半導体装置のレジスタ間最大信号伝播遅延時間と同じ遅延時間になるようにレジスタ、論理ゲートの配置、配線を行う。最上段、最下段の各分割領域にレジスタを配置し、それら領域を結ぶ中間の領域に論理ゲートを配置し、配線する。
【００９３】
その後は実施の形態６と同様に、半導体装置のディレイテストを行う。
【００９４】
本実施の形態においては、タイミング検証を行いつつレイアウト設計を完成させるので、論理回路のタイミングに影響のないようなディレイテスト用のレジスタ、論理ゲート、配線の追加を、設計工数を削減して行うことが可能となる。
【産業上の利用可能性】
【００９５】
本発明の半導体装置のテスト方法は、プロセスのばらつきに起因した設計時のクリティカルパスと実チップのクリティカルパスが異なる可能性のある場合でも、半導体装置のスクリーニングを正確に実施する等の上で有用である。
【図面の簡単な説明】
【００９６】
【図１】本発明の実施の形態１，２の半導体装置の概略構成図
【図２】本発明の実施の形態３，４の半導体装置の概略構成図
【図３】本発明の実施の形態５の半導体装置の概略構成図
【図４】本発明の実施の形態６の半導体装置の概略構成図
【図５】本発明の実施の形態７の半導体装置の概略構成図
【図６】本発明の実施の形態８の半導体装置の概略構成図
【図７】本発明の実施の形態９の半導体装置の設計フローチャート
【図８】本発明の実施の形態１０の半導体装置の設計フローチャート
【符号の説明】
【００９７】
１，１０１，１５１  半導体装置
１４，１５，１６，１１４，１１５，１１６，１７３，１７４，１７５  水平方向分割線
１７，１８，１９，１１７，１１８，１１９，１７６，１７７，１７８  垂直方向分割線
【図１】
2005083895.tif 000003
【図２】
2005083895.tif 000004
【図３】
2005083895.tif 000005
【図４】
2005083895.tif 000006
【図５】
2005083895.tif 000007
【図６】
2005083895.tif 000008
【図７】
2005083895.tif 000009
【図８】
2005083895.tif 000010