(57)【要約】【課題】センス増幅器のデータラインプルダウントランジスタを流れることができる電流量を増加させる。【解決手段】センス増幅器４００は、一対の入力ビットライン４１１、４１２と、一対の出力データライン４２１、４２２と、一対のビットライントランジスタ４６１、４６２と、一対のデータラインプルダウントランジスタ４４１、４４２とを含む。データラインプルダウントランジスタ４４１、４４２の夫々は、ボディが中間ノード４３１、４３２の他方に接続されるように構成される。【選択図】図４
2005339779.tif 000002
【特許請求の範囲】
【請求項１】
センス増幅器であって、
一対の入力ビットラインと、
一対の出力データラインと、
一対のビットライントランジスタと、
一対のデータラインプルダウントランジスタと、
ここで、各入力ビットラインは、前記ビットライントランジスタの対応する一方のゲートに結合され、各出力データラインは、前記データラインプルダウントランジスタの対応する一方のソースに結合され、前記対応するデータラインプルダウントランジスタのドレイン及び前記対応するビットライントランジスタのソースは、対応する中間ノードに結合されることと、
ここで、前記データラインプルダウントランジスタの夫々は、ボディが前記中間ノードの他方に接続されるように構成されることと、
を具備する。
【請求項２】
前記ビットライントランジスタ及び前記データラインプルダウントランジスタは、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタを具備する請求項１に記載のセンス増幅器。
【請求項３】
一対のプリチャージ回路を更に含み、前記プリチャージ回路の夫々は、前記中間ノードの対応する一方に結合されると共に、前記センス増幅器がイネーブルされていない時に、前記対応する中間ノードを所定の電圧にプリチャージするように構成される請求項１に記載のセンス増幅器。
【請求項４】
前記プリチャージ回路の夫々は、前記中間ノードの前記対応する一方及び電圧源間に結合されるプリチャージトランジスタを具備する請求項３に記載のセンス増幅器。
【請求項５】
一対の入力ビットライン及び一対の出力データラインを有するセンス増幅器を提供する工程と、
ここで、各入力ビットラインは、対応するビットライントランジスタ及び対応するデータラインプルダウントランジスタを介して、前記出力データラインの対応する一方に結合されることと、
ここで、前記入力ビットラインは、前記ビットライントランジスタのゲートに結合され、前記出力データラインは、前記データラインプルダウントランジスタのソースに結合され、前記データラインプルダウントランジスタのドレイン及び前記ビットライントランジスタのソースは、中間ノードに結合されることと、
前記データラインプルダウントランジスタのボディを非グランド電圧にチャージする工程と、
を具備する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交差結合されたボディ端子を有するセンス増幅器に関し、特に、ＳＯＩセンス増幅器に関する。
【背景技術】
【０００２】
デバイスがより小さく及び／またはより複雑になるのにつれて、デバイスを構成する電子部品はより小さくなる必要がある。例えば、集積回路は多数のロジックゲートを含む可能性があり、それらはまた、より多くのトランジスタから構成される。集積回路の寸法が減少されることが望ましい場合は、ロジックゲート及びロジックゲートを構成するトランジスタは、より小さくする必要がある。代わりに、追加の機能を集積回路内に配設することが望ましい場合は、より多くのロジックゲートが（従って、トランジスタも）必要となる。この場合、ロジックゲート及びトランジスタが占有する空間量が変わらないものとする（即ち、デバイスが同じ寸法を維持するようにする）には、ロジックゲート及びトランジスタは更に小さくする必要がある。
【０００３】
トランジスタがより小さくなるのにつれて、トランジスタの閾値電圧は、より大きな変動を受ける。即ち、各トランジスタの閾値電圧は、より広い範囲内の値をとる可能性がある。トランジスタはしばしば対で使用されるので、対のトランジスタの閾値電圧は、互いに非常に近い若しくは同じあることが望ましい。対の２つのトランジスタの閾値電圧がかなり異なると、これらが構成要素となっているデバイス（即ち、ロジックゲート）は、単純な動作不良を起こす可能性がある。多数のロジック構成要素からなるデバイスにおいて、これらのロジック構成要素の１つまたは複数の不良は、デバイスの機能不良或いは全体的な機能停止を引き起こす可能性がある。
【０００４】
閾値電圧の不整合の問題は、図１に示される回路に関して例示可能である。図１の回路は、センス増幅器である。センス増幅器１００は、一対のビットライン１１１及び１１２、及び一対のデータライン１２１及び１２２を有する。センス増幅器１００は、ビットライン１１１及び１１２上の信号間の僅かな差を検出すると共に、これらの差を増幅するように設計される。増幅された信号は、データライン１２１及び１２２上に生成される。イネーブル信号が、ライン１０１及び１０２上の回路に入力される。この実施形態において、イネーブル信号がハイになると、ビットライン１１１及び１１２上の信号間の差が増幅されると共に、データライン１２１及び１２２上に提供される。
【０００５】
センス増幅器１００がイネーブルされていない時、図１のノード１３１及び１３２がＶｄｄ−Ｖｔｈまでプリチャージされる。ここで、Ｖｔｈは、ＮＭＯＳトランジスタ１４１及び１４２の夫々の閾値電圧である。換言すると、ノード１３１はＶｄｄ−Ｖｔｈ（トランジスタ１４１の）にプリチャージされると共に、ノード１３２はＶｄｄ−Ｖｔｈ（トランジスタ１４２の）にプリチャージされる。これらのプリチャージ電圧は、ＰＭＯＳトランジスタ１５１によって幾分均等化される。Ｖｄｄが低く且つノード１３１及び１３２でのプリチャージ電圧がトランジスタ１５１の閾値電圧に近接している時にしかし、トランジスタ１５１の切り替えは非常に弱い。その結果、ノード１３１及び１３２間のプリチャージ電圧の均等化は良好でない可能性があり、これらの電圧間に差が存在する可能性がある。この電圧差は、さもなければビットライン１１１及び１１２間で検出されることとなる電圧差を妨害するのに十分で、従って、センス増幅器１００の機能不良を引き起こす可能性がある。
【０００６】
更に、センス増幅器１００が高周波で動作する時にノード１３１及び１３２をＶｄｄ−Ｖｔｈまでプリチャージするのは非常に難しい可能性がある。これは、いくつかの要因によってもたらされる。まず、ノード１３１及び１３２の電圧がＶｄｄ−Ｖｔｈ（ここで、Ｖｔｈはトランジスタ１４１及び１４２の夫々の閾値電圧である）に近づくのにつれて、データライン１２１及び１２２のプリチャージ時間が短くなる。また、ノード１３１及び１３２の電圧がＶｄｄ−Ｖｔｈに近づくのにつれて、トランジスタ１４１及び１４２がターンオフされる。ノード１３１及び１３２がＶｄｄ−Ｖｔｈまでプリチャージされる前にセンス増幅器１００が起動されると、トランジスタ１６１及び１６０は、飽和領域ではなく線形領域内で動作し、これらのトランジスタ間に発生される電流差はより小さくなる。トランジスタ１６１及び１６２間の電流差がより小さいので、トランジスタ１４１及び１４２の閾値電圧間のいかなる不整合も、センス増幅器１００の動作により大きな影響をもたらす。その結果、センス増幅器１００は、より低速で操作されることが必要となる。
【発明の開示】
【課題を解決するための手段】
【０００７】
上述の問題の１つ或いは複数は、本発明の様々な実施形態によって解消可能となる。概略的には、本発明は、センス増幅器のデータラインプルダウントランジスタのボディをグランド以外の電圧に接続することにより、これらのトランジスタを流れることができる電流量を増加させるためのシステム及び方法を具備する。例えば、一実施形態において、データラインプルダウントランジスタのボディは、センス増幅器の他方側の中間ノードに接続される。これにより、データラインプルダウントランジスタを流れる電流が増加されるだけでなく、データラインプルダウントランジスタの一方がより速くローにプルされると共に、プルダウントランジスタの他方が最終的にハイにプルされるという効果が強化される。
【０００８】
一実施形態は方法を具備し、これは、センス増幅器を提供する工程と、センス増幅器のデータラインプルダウントランジスタをセンス増幅器の他方側の中間ノードに交差結合する工程と、を具備する。例えば、一実施形態において、センス増幅器は、一対の入力ビットラインと、一対の出力データラインと、一対のビットライントランジスタと、一対のデータラインプルダウントランジスタとを含む。各入力ビットラインは、ビットライントランジスタの対応する一方のゲートに結合される。各出力データラインは、データラインプルダウントランジスタの対応する一方のソースに結合される。データラインに対応するデータラインプルダウントランジスタのドレイン及びビットライントランジスタのソースは、このデータラインに対応する中間ノードに結合される。各側のプルダウントランジスタのボディは、他方側の中間ノードに接続される。一実施形態において、上記方法において提供されるセンス増幅器は、シリコン・オン・インシュレータ（ＳＯＩ）技術を使用して構成されるデバイスである。
【０００９】
一実施形態において、上記方法は、センス増幅器がイネーブルされていない時に、各中間ノードを所定の電圧にプリチャージする工程を更に含む。中間ノードをプリチャージする工程は、一対のプリチャージ回路を提供する工程からなることができ、各プリチャージ回路は、中間ノードの一方に結合されると共に、センス増幅器がイネーブルされていない時に、中間ノードを所定の電圧にプリチャージするように構成される。一実施形態において、データラインプルダウントランジスタを含まないプリチャージパスを介して中間ノードを電圧源に結合することにより、中間ノードがプリチャージされる。一実施形態において、上記方法はまた、中間ノードをプリチャージした後にプリチャージパスを脱結合する工程と、次に、センス増幅器をイネーブルする工程とを含む。
【００１０】
別の実施形態はセンス増幅器を具備し、これは、一対の入力ビットラインと、一対の出力データラインと、一対のビットライントランジスタと、一対のデータラインプルダウントランジスタとを含む。各入力ビットラインは、ビットライントランジスタの対応する一方のゲートに結合される。各出力データラインは、データラインプルダウントランジスタの対応する一方のソースに結合される。データラインに対応するデータラインプルダウントランジスタのドレイン及びビットライントランジスタのソースは、このデータラインに対応する中間ノードに結合される。データラインプルダウントランジスタのボディは、センス増幅器の他方側の中間ノードに交差結合される。換言すると、一方側及び他方側のプルダウントランジスタのボディは、他方側及び一方側の中間ノードに夫々接続される。
【００１１】
一実施形態において、センス増幅器はＳＯＩデバイスからなる。即ち、センス増幅器内のトランジスタはＳＯＩ技術を使用して構成される。一実施形態において、センス増幅器は一対のプリチャージ回路を更に含み、これらの夫々は、中間ノードの一方に結合される。各プリチャージ回路は、センス増幅器がイネーブルされていない時に、対応する中間ノードを所定の電圧にプリチャージするように構成される。プリチャージ回路は、データラインプルダウントランジスタを含まないプリチャージパスを提供する。代わりに、各プリチャージ回路は、中間ノード及び電圧Ｖｄｄの電源間に結合されるプリチャージトランジスタを具備する。プリチャージトランジスタのゲートは、イネーブル信号を受信するよう結合される。イネーブル信号は、センス増幅器がイネーブルされていない時にプリチャージトランジスタをスイッチオンし、センス増幅器がイネーブルされている時にプリチャージトランジスタをスイッチオフする。一実施形態において、センス増幅器はまた、データライン及び電圧源間に結合されるデータラインプルアップトランジスタを含む。データラインに対応するデータラインプルアップ及びプルダウントランジスタのゲートは、互いに接続されると共に、他方のデータラインに接続される。センス増幅器は、センス増幅器がイネーブルされていない時に全てのデータラインプルアップ及びプルダウントランジスタのゲート上の電圧を均等化するために、高位側均等化トランジスタを含むことができる。センス増幅器はまた、センス増幅器がイネーブルされていない時にデータラインを所定の電圧（例えば、Ｖｄｄ）にプリチャージするために、データライン及び電圧源間に結合されるデータラインプリチャージトランジスタを含むことができる。センス増幅器はまた、センス増幅器がイネーブルされていない時に中間ノードの電圧を均等化するために、中間ノード間に結合される低位側均等化トランジスタを含むことができる。
【発明を実施するための最良の形態】
【００１２】
本発明の１以上の実施形態を以下説明する。以下説明するこれら及び任意の他の実施形態は例示であり、本発明を限定するものではなく本発明を例示する意図で示したことに注意すべきである。
【００１３】
本明細書で説明されるように、本発明の種々の実施形態は、データラインプルダウントランジスタのボディをグランド以外の電圧に接続することにより、これらのトランジスタを流れることができる電流量を増加させるためのシステム及び方法を具備する。例えば、一実施形態において、データラインプルダウントランジスタのボディは、センス増幅器の他方側の中間ノードに接続され、これにより、データラインプルダウントランジスタを流れる電流を増加させる。センス増幅器がイネーブルされるのにつれて、中間ノードの電圧は相違し始めるので、ビットライントランジスタの作用によってローにプルされることとなるセンス増幅器の一方側のプルダウントランジスタのボディは、他方側のプルダウントランジスタのボディよりも高い電圧にあり、これにより、一方側のトランジスタを流れる電流が増加されると共に、センス増幅器のこの側のプルダウン作用が強化される。
【００１４】
一実施形態において、センス増幅器は、一対の入力ビットライン及び一対の出力データラインを有し、ここで、各入力ビットラインは、２つのトランジスタを介して出力データラインの対応する一方に結合される。入力ビットラインは、これらのトランジスタの低位側トランジスタ（ビットライントランジスタ）のゲートに結合され、この低位側トランジスタのソースは、中間ノードで高位側トランジスタ（データラインプルダウントランジスタ）のドレインに結合される。高位側トランジスタのソースは、出力データラインに結合される。センス増幅器は、一実施形態において、シリコン・オン・インシュレータ（ＳＯＩ）技術を使用して製造可能となる。
【００１５】
データラインプルダウントランジスタのボディはグランドに接続されるのではなく、これらのトランジスタのボディは、中間ノードの他方に接続される。換言すると、センス増幅の一方側及び他方側のプルダウントランジスタのボディは、センス増幅器の他方側及び一方側の中間ノードに夫々接続される。従って、プルダウントランジスタのボディは、センス増幅器の他方側の中間ノード電圧に対応する電圧にある。プルダウントランジスタのボディ電圧はグランドよりも高いので、プルダウントランジスタは、より多くの電流が流れることを許容し、従って、プルダウントランジスタのボディがグランドに接続される従来のセンス増幅器よりも高い周波数で動作可能となる。更に、プルダウントランジスタのボディがセンス増幅器の他方側の中間ノード電圧に接続されるので、ローにプルされることとなる側は、ボディがより高い電圧に接続され、従って、より速くローにプルされることとなる。
【００１６】
［従来技術に係るセンス増幅器］
本発明の実施形態を説明する前に、従来のセンス増幅器の構造及び動作を考察することが有益であろう。再び図１を参照すると、従来技術に係るＳＯＩセンス増幅器の典型的な設計が示される。センス増幅器１００は、一対のビットライン１１１及び１１２間の差を増幅すると共に、増幅された差を一対のデータライン１２１及び１２２上に提供するように設計される。センス増幅器１００は、回路に入力されるイネーブル信号がハイになる時にビットライン信号の差を増幅する。
【００１７】
センス増幅器１００は、１１個のトランジスタを具備する。ビットライン１１１及び１１２の夫々は、対応するＮＭＯＳトランジスタ１６１及び１６２のゲートに結合される。トランジスタ１６１及び１６２は、ボディがグランドに接続される。トランジスタ１６１及び１６２の夫々のドレインは、単一のＮＭＯＳトランジスタ１７１を介してグランドに結合される。換言すると、トランジスタ１６１及び１６２のドレインがトランジスタ１７１のソースに結合されると共に、トランジスタ１７１のドレインがグランドに結合される。トランジスタ１７１のゲートは、イネーブル信号を伝送するライン１０２に結合される。
【００１８】
トランジスタ１６１及び１６２の夫々のソースは、対応するＮＭＯＳトランジスタ１４１及び１４２のドレインに結合される。トランジスタ１４１及び１４２は、ボディがグランドに接続される。トランジスタ１４１及び１４２の夫々のソースは、対応するデータライン１２１及び１２２に結合される。トランジスタ１４１及び１４２のゲートは、他方のデータライン及び１２１及び１２２に交差結合される。即ち、トランジスタ１４１のソースがデータライン１２１に結合される一方、トランジスタ１４１のゲートがデータライン１２２に結合される。同様に、トランジスタ１４２のソースがデータライン１２２に結合される一方、トランジスタ１４２のゲートがデータライン１２１に結合される。
【００１９】
説明の都合上、トランジスタ１６１及び１６２は、ビットライントランジスタとして言及される可能性がある。トランジスタ１４１及び１４２は、データラインプルダウントランジスタとして言及される可能性がある。トランジスタ１８１及び１８２は、データラインプルアップトランジスタとして言及される可能性がある。トランジスタ１９１及び１９２は、データラインプリチャージトランジスタとして言及される可能性がある。トランジスタ１８３及び１５１は、高位側及び低位側均等化トランジスタとして夫々言及される可能性がある。トランジスタ１７１は、イネーブルトランジスタとして言及される可能性がある。本発明の種々の実施形態における対応するトランジスタは、同様に言及される可能性がある。
【００２０】
［従来技術に係るセンス増幅器の問題］
センス増幅器１００の問題の１つは、センス増幅器を構成する異なるトランジスタ間で変動が生じ、これらの変動が僅かな信号差をもたらして誤った出力の原因となる可能性があるということである。換言すると、センス増幅器１００は、ビットライン１１１及び１１２上の差を正確に検出することができず、従ってデータライン１２１及び１２２上に間違った信号を生成する可能性がある。
【００２１】
センス増幅器１００の設計は、対称性を有することが理解できる。この回路の右側の各構成要素に対して、対応する構成要素が回路の左側に存在する。回路の右側及び左側の対応する構成要素間に差があると、インバランスによって、センス増幅器が、ビットライン１１１及び１１２上の信号間の差を不正確に検出すると共に増幅する可能性がある。特に、センス増幅器１００の設計は、データラインプルダウントランジスタ１４１及び１４２の閾値電圧における不整合に対して感受性が高い。これは、この設計においてノード１３１及び１３２がＶｄｄ−Ｖｔｈにプリチャージされることに起因する。ここで、Ｖｔｈは、データラインプルダウントランジスタ１４１及び１４２の夫々の閾値電圧である。ノード１３１及び１３２が同じ電圧にプリチャージされないと、インバランスにより、センス増幅器１００が、ビットライン１１１及び１１２のうちの第１のビットラインに対して、一方が他方よりも高いように、より感受性が高くなる。従って、ビットライン１１１及び１１２のうちの第２のビットラインが高い場合でも、センス増幅器１００は、あたかも第１のビットラインが高いように動作する可能性がある。その結果、センス増幅器１００は、第１のビットラインが高いようにデータライン１２１及び１２２上に不正確に指示する可能性がある。
【００２２】
ここで留意すべき点として、上述のようなセンス増幅器を使用するデバイスのスケーリングは、閾値電圧における不整合の問題を悪化させる。換言すると、設計中により多くのセンス増幅器が組み込まれるほど、同じチップ面積にそれらをより多く組み込むために、センス増幅器の寸法は小さくすることが望ましい。従ってまた、センス増幅器で使用されるトランジスタの寸法も小さくする必要がある。トランジスタの寸法が減少するほど、トランジスタ同士間の閾値電圧の変動は増加し、その結果、これらのトランジスタを組み込むセンス増幅器は、閾値電圧の変動によって機能不良を生じる可能性が高くなる。従って、トランジスタの閾値電圧の変動に対して耐性がより高いセンス増幅器の設計を提供することが益々重要となってきている。
【００２３】
［従来技術に係るセンス増幅器の動作］
閾値電圧差によって引き起こされるインバランスがエラーの原因となる理由は、回路の動作を考察すれば明らかとなる。ハイレベルにおいて、センス増幅器１００がイネーブルされている時、センス増幅器１００は、ビットライン１１１及び１１２上の電圧間の差を検出するように意図される。センス増幅器１００がイネーブルされていない時、これはイネーブルされるために、それ自身を準備している（例えば、プリチャージによって）とみなすことができる。従って、イネーブルされていない時のセンス増幅器１００を先ず見ることが有益となる。
【００２４】
センス増幅器１００は、信号ＳＡＥＮによってイネーブルされる。ＳＡＥＮは、ＰＭＯＳデータラインプリチャージトランジスタ１９１及び１９２のゲートに付与される。ＳＡＥＮがローであると、データラインプリチャージトランジスタ１９１及び１９２がターンオンされる。これにより、データライン１２１及び１２２が電圧Ｖｄｄとなる。Ｖｄｄは、ＰＭＯＳデータラインプルアップトランジスタ１８１及び１８２のゲートにも付与され、これらのトランジスタがターンオフされる。更に、Ｖｄｄは、ＮＭＯＳデータラインプルダウントランジスタ１４１及び１４２のゲートに付与され、これらのトランジスタがターンオンされる。ノード１３１及び１３２は、夫々トランジスタ１４１及び１４２を介してＶｄｄに結合される。その結果、ノード１３１及び１３２がＶｄｄ−Ｖｔｈに等しい電圧にチャージされる（或いは、プリチャージされる（センス増幅器１００がまだイネーブルされていないため））。ここで、Ｖｔｈは、データラインプルダウントランジスタ１４１及び１４２の夫々の閾値電圧である。
【００２５】
信号ＳＡＥＮがハイになると、センス増幅器１００はイネーブルされて下記の態様で動作する。信号ＳＡＥＮがデータラインプリチャージトランジスタ１９１及び１９２のゲートに付与されるので、ＳＡＥＮがハイになると、これらのトランジスタがターンオフされる。これにより、データライン１２１及び１２２がＶｄｄから脱結合される。従って、ビットライン１１１及び１１２上の信号に依存して、データライン１２１及び１２２の一方がローにプルされる。信号ＳＡＥＮはまた、ビットライントランジスタ１６１及び１６２のドレインをグランドに結合するイネーブルトランジスタ１７１のゲートに付与される。ここでも、ビットライン１１１及び１１２上の信号に依存して、多かれ少なかれ、ビットライントランジスタ１６１及び１６２がターンオンされる。即ち、ビットライン１１１及び１１２の一方が他方よりも幾分高い電圧を有し、従って、対応するビットライントランジスタ（１６１または１６２）がより強くスイッチオンされ、それ故により多くの電流が通過することを許容する。これにより、プリチャージされたノード１３１及び１３２の対応する一方の電圧が、他方よりもより速くローにプルされることが可能となる。ここで留意すべき点として、ＳＡＥＮは低位側均等化トランジスタ１５１のゲートに付与されるので、ノード１３１及び１３２が互いから脱結合され、ビットライントランジスタ１６１がノード１３１の電圧だけをプルダウンする一方、ビットライントランジスタ１６２がノード１３２の電圧だけをプルダウンすることができるようになる。
【００２６】
ノード１３１及び１３２の電圧がプルダウンされると、データライン１２１及び１２２の対応する一方の電圧もまたプルダウンされる。何故なら、これは、データラインプルダウントランジスタ１４１及び１４２が少なくとも初期時にターンオンされるからである。データラインプルダウントランジスタ１４１及び１４２のゲートがデータライン１２１及び１２２に交差結合されるので、これらのトランジスタは、データライン電圧が低下するのにつれてスイッチオフされ始める。センス増幅器１００の一方側の電圧（例えば、ノード１３１及びデータライン１２１の電圧、またはノード１３２及びデータライン１２２の電圧）が他方よりも速く低下するので、データラインプルダウントランジスタ１４１及び１４２の一方が他方よりも速くターンオフされる。これと同時に、データライン１２１及び１２２に交差結合されるデータラインプルアップトランジスタ１８１及び１８２の一方が他方よりも速くターンオンされる。データラインプルアップトランジスタ１８１及び１８２は、データライン１２１及び１２２をＶｄｄに夫々結合する。従って、センス増幅器１００の一方側において、中間ノード（１３１または１３２）の電圧がより速く低下し、データラインプルダウントランジスタ１４１及び１４２の対応する一方がより強くスイッチオンされると共に、データラインプルアップトランジスタ１８１及び１８２の対応する一方がより強くスイッチオフされる。その結果、電圧がより速く低下する側にあるデータライン１２１及び１２２の一方がグランドに向かってプルされる一方、データラインの他方はＶｄｄに向かってプルされる。
【００２７】
この点は、以下の例を通してより明確になるであろう。この例におけるセンス増幅器に関連する信号が図２（Ａ）−（Ｄ）に示され、これらは、センス増幅器１００の異なる点における電圧と時間との関係を例示する１組の線図を含む。図２（Ａ）は、入力ビットライン１１１及び１１２上の信号を示す。図２（Ｂ）は、センス増幅器１００をイネーブルまたはディセーブルする信号ＳＡＥＮを示す。図２（Ｃ）は、中間ノード１３１及び１３２の電圧を示す。図２（Ｄ）は、出力データライン１２１及び１２２の電圧を示す。
【００２８】
図２の例において、センス増幅器１００は初期時にイネーブルされない。即ち、図２（Ｂ）に示されるように、ＳＡＥＮはローである。ノード１３１及び１３２の夫々は、Ｖｄｄ−Ｖｔｈまで完全にプリチャージされていると仮定する。ノード１３１及び１３２における信号は、図２（Ｃ）に示される。図２（Ｄ）に示されるように、データライン１２１及び１２２はＶｄｄにプリチャージされる。
【００２９】
ビットライン１１１及び１１２上の信号は、図２（Ａ）に示される。この例において、ビットライン１１１上の信号はＶｄｄであり、ビットライン１１２上の信号は幾分低い。ＳＡＥＮがハイになり始めると、センス増幅器１００をイネーブルし、ノード１３１及び１３２の電圧が、これらのノードをグランドに結合するビットライントランジスタ１６１、１６２及びイネーブルトランジスタ１７１を介して、ローにプルされ始める。ビットライン１１１上の信号がビットライン１１２上の信号よりも高いので、ビットライントランジスタ１６１がビットライントランジスタ１６２よりも強くスイッチオンされる。従って、ノード１３１の電圧がノード１３２の電圧よりも速くローにプルされる。これは、図２（Ｃ）に示される。
【００３０】
上述のように、データラインがデータラインプルダウントランジスタ１４１及び１４２に交差結合される。従って、各データラインがローにプルされるのにつれて、これは他方のトランジスタ（他方のデータラインがローにプルされるようにするもの）がスイッチオフを開始するようにする。従って、他方のデータラインがより遅くローにプルされる。要するに、どちらのデータラインが初期時により速くローにプルされるのを開始しても、他方のデータラインに結合されるトランジスタをスイッチオフさせるという優位性を獲得し続ける。また、上述のように、データラインは、データラインをＶｄｄに結合するデータラインプルアップトランジスタ１８１及び１８２に交差結合される。データラインがローにプルされるのにつれて、これは、従って、中間ノード（１３１または１３２）の低下している電圧に他方のデータラインを結合するトランジスタをターンオフするのに加えて、Ｖｄｄに他方のデータラインを結合するトランジスタのターンオンを開始する。この組み合わせ効果により、どちらのデータラインがより速くローにプルされても、ローにプルされ続けることが可能となる。一方、この際、他方のデータラインは、中間ノード（これはグランドにプルされる）に対するよりもＶｄｄに対して強く結合されるので、初期時にローにプルされ始めるが、最終的にハイにプルされる。
【００３１】
この例において、ノード１３１の電圧がノード１３２の電圧よりも速くローにプルされる。ノード１３１の電圧がより速くローにプルされるので、データライン１２１上の電圧がデータライン１２２上の電圧よりも速くローにプルされる。その結果、データラインプルダウントランジスタ１４２がデータラインプルダウントランジスタ１４１よりも速くスイッチオフを開始し、従って、データライン１２１上の電圧がデータライン１２２上の電圧よりも速くローにプルされる。データライン１２１上の電圧がより速く低下することにより、また、データラインプルアップトランジスタ１８２がデータラインプルアップトランジスタ１８１よりも速くスイッチオンを開始する。これにより、データライン１２２がＶｄｄに対してより強くプルされる。この相互作用が進行するのにつれて、データライン１２１がグランドにプルされる一方、データライン１２２がＶｄｄにプルされる。これらのライン１１１及び１１２上の電圧間の僅かな差は、これによって、データライン１２１及び１２２上のＶｄｄ及びグランド間の差に増幅される。一方、両中間ノード１３１及び１３２の電圧は、グランドにプルされる。
【００３２】
ここで留意すべき点として、センス増幅器１００の動作の上記説明は、データラインプルダウントランジスタの閾値電圧の変動を考慮に入れていない。センス増幅器１００の動作は、ビットライン１１１及び１１２上の小さな電圧差及び中間ノード１３１及び１３２の電圧にもたらされた差の増幅に基づいているので、この設計がノード１３１及び１３２の電圧の小さな差に対して感受性が高いことは明白である。データラインプルダウントランジスタ１４１及び１４２の閾値電圧が十分に大きいと、プリチャージノード１３１及び１３２の電圧にもたらされる差は、センス増幅器１００を機能不良にする可能性がある。換言すると、この差は、ビットライントランジスタ１６１及び１６２によってプルダウンされる効果に勝る可能性があると共に、閾値電圧が同じであれば生成され得る値に対して反対の信号をデータライン１２１及び１２２上に生成するように、センス増幅器１００を動作させる可能性がある。
【００３３】
上述のように、データラインプルダウントランジスタ１４１及び１４２の閾値電圧が異なると、ノード１３１及び１３２が異なる電圧にプリチャージされる。これらの電圧を均等化するために、ノード１３１及び１３２間に低位側均等化トランジスタ１５１が結合される。この機構によって達成される均等化は、しかし、効果的でない可能性があり、何故なら、Ｖｄｄが低く且つＶｄｄ−Ｖｔｈがトランジスタの閾値電圧１５１に近いと、トランジスタ１５１のスイッチが非常に弱い可能性があるからである。換言すると、トランジスタ１５１は、ノード１３１及び１３２の電圧を均等化するのに十分な電流が流れることを許容しない可能性がある。従って、ノード１３１及び１３２間に何らかの電圧不整合が残る可能性がある。
【００３４】
ノード１３１及び１３２のプリチャージに関してセンス増幅器１００が被る可能性のある別の問題は、センス増幅器がより高い周波数で動作するほど、これらのノードをプリチャージする動作サイクルの非イネーブル部分の時間が短くなるということである。これは、２つの理由において問題である。第１のそしてもっとも明白な理由として、ノードをプリチャージ電圧にプリチャージするために、ノードへ及びノードから流れる電流にとって利用可能な時間が短くなる。第２のそして明白さが劣る理由として、２つのノードが同じような速さでプリチャージされない。これは、ノード１３１及び１３２が、夫々データラインプルダウントランジスタ１４１及び１４２を介してプリチャージされるからである。トランジスタ１４１及び１４２のゲートは、夫々データライン１２２及び１２１に結合される。センス増幅器１００がイネーブルされている時（ＳＡＥＮはハイ）、データライン１２１及び１２２の一方がハイで、他方がローとなる。ＳＡＥＮがローになる時、データラインプルダウントランジスタ１４１及び１４２の一方は、対応するデータラインが既にハイであるので、既にターンオンされている。このトランジスタは、ノード１３１及び１３２の対応する一方が、比較的速くプリチャージされることを可能とする。トランジスタ１４１及び１４２の他方は、しかし、サイクルのイネーブル部分中に対応するデータラインがローにプルされることにより、初期時にターンオフされる。このトランジスタは、データラインがＶｄｄにチャージされるのにつれて、徐々にターンオンされる。ノード１３１及び１３２の対応する一方は、従って、他方よりも遅くプリチャージされる。
【００３５】
ここでまた留意すべき点として、ノード１３１及び１３２が電圧Ｖｄｄ−Ｖｔｈにプリチャージされるのに十分な時間を有していないと、ビットライントランジスタ１６１及び１６２が飽和領域ではなく線形領域で動作するようになる。線形領域においてビットライントランジスタ１６１及び１６２を流れることができる電流は、飽和領域においてこれらを流れることができる電流よりも小さいので、これらのトランジスタ間に発生する電流差もまた減少する。これにより、センス増幅器１００は、閾値電圧の不整合に対して耐性が低くなる。従って、閾値電圧不整合に起因する機能不良を減少させるために、センス増幅器１００をより遅い速度で動作させることが必要となる可能性がある。
【００３６】
［典型的な実施形態（中間ノードをプリチャージする）］
一実施形態において、閾値電圧不整合によって引き起こされる１つまたは複数の問題は、ビットライン及びデータライン間にトランジスタを含まないプリチャージパスを介して中間ノードをプリチャージすることにより、減少または排除される。これらのプリチャージパスを実施する典型的な実施形態は、図３に例示される。
【００３７】
図３を参照すると、センス増幅器３００の設計は、図１に示されるセンス増幅器１００の設計と非常に類似する。センス増幅器３００は、ＳＯＩ型のデバイスであり、ビットライン３１１及び３１２上に感知される電圧間の差を増幅すると共に、増幅された差をデータライン３２１及び３２２上に生成するように設計される。センス増幅器３００は、イネーブル信号ＳＡＥＮによってイネーブルされる。
【００３８】
センス増幅器３００は、一対のＰＭＯＳデータラインプリチャージトランジスタ３９１及び３９２を含み、これらの夫々は、Ｖｄｄの電圧源とデータライン３２１及び３２２の対応する一方との間に結合される。ＳＡＥＮがローである時にデータラインプリチャージトランジスタ３９１及び３９２がターンオンされ、データライン３２１及び３２２がＶｄｄにプリチャージされる。ＳＡＥＮがハイである時（これは、センス増幅器３００をイネーブルする）、トランジスタ３９１及び３９２がターンオフされ、データライン３２１及び３２２が電圧源から脱結合される。
【００３９】
データライン３２１及び３２２の夫々は、２つのＮＭＯＳトランジスタを介してビットライン３１１及び３１２の対応する一方に結合される。ビットライン（３１１または３１２）は、これらのうちの低位側トランジスタ（ビットライントランジスタ３６１または３６２）のゲートに結合される。低位側トランジスタ（３６１または３６２）のドレインは、信号ＳＡＥＮによってスイッチオン及びオフされるＮＭＯＳイネーブルトランジスタ３７１を介してグランドに結合される。低位側トランジスタ（３６１または３６２）のソースは、中間ノード（３３１または３３２）において、高位側トランジスタ（データラインプルダウントランジスタ３４１または３４２）のドレインに結合される。高位側トランジスタ（３４１または３４２）のソースは、データライン（３２１または３２２）に結合される。高位側トランジスタ（３４１または３４２）のゲートは、他方のデータライン３２１及び３２２に交差結合される。即ち、トランジスタ３４２のゲートは、データライン３２１に結合される一方、トランジスタ３４１のゲートは、データライン３２２に結合される。データライン３２１及び３２２はまた、ＰＭＯＳデータラインプルアップトランジスタ３８１及び３８２のゲートに交差結合される。トランジスタ３８１及び３８２は、データライン３２１及び３２２の対応する一方によってスイッチオン及びオフされ、各データラインは、他方のデータライン上の信号に基づいて、Ｖｄｄの電圧源に結合される。
【００４０】
センス増幅器３００はまた、センス増幅器の右側及び左側上の電圧を均等化するように意図された２つのＰＭＯＳ均等化トランジスタ（３５１及び３８３）を含む。高位側均等化トランジスタ３８３は、トランジスタ３４１及び３８１のゲートとトランジスタ３４２及び３８２のゲートとの間に結合され、センス増幅器３００がイネーブルされていない時（即ち、ＳＡＥＮがローである時）、ゲート電圧を均等化する。低位側均等化トランジスタ３５１は、中間ノード３３１及び３３２間に結合され、センス増幅器３００がイネーブルされていない時にこれらのノードにおけるプリチャージ電圧を均等化する。
【００４１】
センス増幅器１００に対するセンス増幅器３００の相違は、センス増幅器３００においてＰＭＯＳトランジスタ３３３及び３３４が追加されることである。トランジスタ３３３のドレインは、中間ノード３３１に結合される一方、トランジスタ３３３のソースは、Ｖｄｄの電圧源に結合される。同様に、トランジスタ３３４のドレインは、中間ノード３３２に結合される一方、トランジスタ３３４のソースは、Ｖｄｄの電圧源に結合される。トランジスタ３３３及び３３４のゲートは、イネーブル信号ＳＡＥＮを受信するように結合される。
【００４２】
トランジスタ３３３及び３３４の目的は、中間ノード３３１及び３３２をプリチャージするために、プリチャージ回路を提供することにある。これらのトランジスタは、従って、本明細書で、中間ノードプリチャージトランジスタとして言及される可能性がある。ＳＡＥＮがローである時（即ち、センス増幅器３００がイネーブルされていない時）、トランジスタ３３３及び３３４はスイッチオンされ、中間ノード３３１及び３３２を夫々Ｖｄｄに結合する。ＳＡＥＮがハイである時（即ち、センス増幅器３００がイネーブルされている時）、トランジスタ３３３及び３３４はスイッチオフされ、中間ノード３３１及び３３２を電圧源から脱結合する。
【００４３】
センス増幅器３００のこのプリチャージ機構は、センス増幅器１００のプリチャージ機構に比べて有利であり、何故なら、中間ノード（３３１及び３３２）が、データラインプルダウントランジスタ（３４１及び３４２）を横切ることなくプリチャージ電圧（Ｖｄｄ）に結合されるからである。データラインプルダウントランジスタ３４１及び３４２がプリチャージパス外にあるので、中間ノード３３１及び３３２の夫々は、Ｖｄｄ−ＶｔｈではなくＶｄｄにプリチャージされる。ここで、Ｖｔｈは、夫々の中間ノードに対応するデータラインプルダウントランジスタの閾値電圧である。センス増幅器１００における中間ノード（１３１及び１３２）のプリチャージ電圧は、データラインプルダウントランジスタ（１４１及び１４２）の閾値電圧間の差と共に変化するので、プリチャージパスから高位側トランジスタを除くことにより、中間ノードにおけるプリチャージ電圧の変動の原因を取り除くことができる。その結果、センス増幅器３００は、データラインプルダウントランジスタ３４１及び３４２の閾値電圧の変動に対して耐性がより高くなる。
【００４４】
センス増幅器１００と比較した場合のセンス増幅器３００の別の利点は、中間ノード３３１及び３３２の電圧がノード１３１及び１３２の電圧よりも高いので、低位側均等化トランジスタ３５１が、低位側均等化トランジスタ１５１よりも強くスイッチオンされることである。従って、ノード３３１及び３３２間の均等化が良好となる。換言すると、たとえ、これらのノードにプリチャージされた電圧に差があっても、トランジスタ３５１により可能となる均等化により、これらの差が減少される。これにより、センス増幅器３００において、閾値電圧不整合に対する感受性がより低くなる。
【００４５】
センス増幅器１００のような従来技術の設計に比較した場合のセンス増幅器３００の更に別の利点は、中間ノード１３１及び１３２がＶｄｄ−Ｖｔｈ未満の電圧にプリチャージされている時にビットライントランジスタ１６１及び１６２は、飽和領域より下の領域で動作する可能性があるということである。この例の場合、センス増幅器の両側間の電流差が、トランジスタが飽和領域で動作すれば得られる値に比べて低くなる。比較すると、電流が減少される時に閾値電圧変動によってもたらされる電圧差はより顕著となる。従って、中間ノード３３１及び３３２をＶｄｄにプリチャージすることにより、電流が最大化されると共に、データラインプルダウントランジスタ３４１及び３４２の閾値電圧の変動に対するセンス増幅器３００の感受性が低下される。
【００４６】
ここで留意すべき点として、センス増幅器１００が高周波で動作する時に中間ノード１３１及び１３２をＶｄｄ−Ｖｔｈにプリチャージすることが難しくなる。周波数が増加するのにつれて、プリチャージするのに許される時間は短くなる。中間ノード１３１及び１３２の電圧がＶｄｄ−Ｖｔｈに近づくのにつれて、データラインプルダウントランジスタ１４１及び１４２がスイッチオフを開始するので、中間ノードを完全にプリチャージするのに十分な時間がなくなる可能性がある。これは、入力ビットライントランジスタ１６１及び１６２を、飽和領域ではなく、線形領域で動作させる可能性がある。これにより、トランジスタ１６１及び１６２間の電流差が、これらが飽和領域で動作される場合に比べて小さくなると共に、センス増幅器１００が、データラインプルダウントランジスタ１４１及び１４２の閾値電圧間の不整合に対して耐性が低くなる。従って、センス増幅器３００のプリチャージ機構は、中間ノード３３１及び３３２がより速くプリチャージできるようにすると共に、センス増幅器３００がセンス増幅器１００よりも高い周波数で動作できるようにする。
【００４７】
ここで留意すべき点として、センス増幅器３００は、一対のプリチャージトランジスタを介して中間ノードを電源電圧に接続することにより、プリチャージ機構を実施するが、別の実施形態では、プリチャージ機構を別の態様で実施する可能性がある。例えば、別の実施形態では、別の信号で駆動される異なるタイプのトランジスタが使用される、或いは全く異なる構成要素が使用される可能性がある。そのような実施形態も、本明細書の開示範囲内に含まれるものとして意図されている。
【００４８】
ここで留意すべき点として、従来の考えは、トランジスタの数を多くするのではなく、少なくするというものであり、従って、センス増幅器３００の設計は、従来の知識とは逆行する。上述のように、センス増幅器の設計の１つの目標は、スケーリングが可能な設計を提供することにある。センス増幅器内の各トランジスタは、デバイスを実施するために必要な面積を加算するので、従来から、設計内のトランジスタの数は減らすことが望ましいと考えられている。従って、従来から、センス増幅器の中間ノードのプリチャージは、データラインプルダウントランジスタを介して行うことが望ましいと信じられている。これは、ＳＯＩ技術を使用して実施するセンス増幅器の場合に特に当てはまり、何故なら、特にこれらのデバイスは、より高い周波数で動作するように実施されると共に、センス増幅器内の構成要素の数の増加は通常この目標に逆行するからである。ここでまた留意すべき点として、閾値電圧不整合の問題は、センス増幅器の寸法が減少されること（これは、より高い閾値電圧変動をもたらす）、及びセンス増幅器の作成にＳＯＩ技術が使用されることにより、つい最近重要となったものある。
【００４９】
［別の実施形態（プルダウントランジスタのボディの交差結合）］
別の実施形態において、従来技術に係るセンス増幅器１００に存在する１つまたは複数の問題は、高位側の対のＮＭＯＳトランジスタの閾値電圧を動的に変化させるために、交差結合機構を配設することにより、減少または排除されることが可能となる。これらのトランジスタのボディを、グランドではなくて中間ノードの電圧に接続することにより、これらのトランジスタを流れる電流が増加される。これにより、センス増幅器の動作可能な速度が増加される。更に、中間ノードの電圧が変化するので、トランジスタの閾値電圧も変化し、これにより、センス増幅器の動作が強化される。
【００５０】
図４を参照すると、高位側の対のＮＭＯＳトランジスタのボディを中間ノードに交差結合するセンス増幅器４００の設計が示される。一実施形態において、センス増幅器４００はＳＯＩ型のデバイスであるが、別の実施形態では必ずしもこのタイプではない。上述のセンス増幅器のように、センス増幅器４００は、一対のビットライン（４１１及び４１２）上の電圧間の差を感知すると共に、これらの小さな電圧差を増幅してデータライン４２１及び４２２上に一対の信号を生成するように設計される。ここで、上記差はＶｄｄ−グランドである。センス増幅器４００もまた、信号ＳＡＥＮによってイネーブルされる。
【００５１】
データラインプリチャージトランジスタ４９１及び４９２は、夫々のデータライン（４２１及び４２２）とＶｄｄの電圧源との間に結合される。ＳＡＥＮがローである時にデータラインプリチャージトランジスタ４９１及び４９２がターンオンされ、データライン４２１及び４２２がＶｄｄにプリチャージされる。データラインプルアップ/プルダウントランジスタ４４１、４４２、４８１及び４８２のゲートに付与される電圧を均等化するために、ＳＡＥＮはまた、高位側均等化トランジスタ４８３のゲートに結合される。トランジスタ４４１及び４８１のゲートは、データライン４２２に交差結合される一方、トランジスタ４４２及び４８２のゲートは、データライン４２１に交差結合される。
【００５２】
データラインプルダウントランジスタ４４１及び４４２は、夫々のデータライン（４２１及び４２２）と中間ノード（４３１及び４３２）との間に結合される。低位側均等化トランジスタ４５１は、中間ノード４３１及び４３２間に結合され、ＳＡＥＮがローである時にこれらのノードの電圧を均等化する。中間ノード４３１及び４３２は、夫々のビットライントランジスタ４６１及び４６２と、イネーブルトランジスタ４７１とを介してグランドに結合される。ビットライントランジスタ４６１及び４６２は、夫々ビットライン４１１及び４１２上の電圧によってスイッチオン及びオフされる。イネーブルトランジスタ４７１は、イネーブル信号ＳＡＥＮによってスイッチオン及びオフされる。
【００５３】
従来技術に係るセンス増幅器１００に対するセンス増幅器４００の相違は、従来技術に係るセンス増幅器のトランジスタ１４１及び１４２のボディがグランドに接続されるのに対して、センス増幅器４００のデータラインプルダウントランジスタ４４１及び４４２のボディが他方の中間ノードに接続されることである。即ち、トランジスタ４４１ボディが中間ノード４３２に接続される一方、トランジスタ４４２ボディが中間ノード４３１に接続される。
【００５４】
上述のように、データラインプルダウントランジスタ４４１及び４４２のボディを中間ノード４３２及び４３１に交差結合する目的は、センス増幅器４００の速度を増加することが主である。従来技術に係るセンス増幅器１００において、データラインプルダウントランジスタ１４１及び１４２のボディは、グランドに接続される。これにより、これらのトランジスタに流れる電流が、それらのボディがより高い電圧に接続されている場合よりも小さくなる。中間ノード４３１及び４３２がグランドより高い電圧（即ち、Ｖｄｄ−Ｖｔｈ）にプリチャージされるので、データラインプルダウントランジスタ４４１及び４４２を流れることができる初期電流は、データラインプルダウントランジスタ１４１及び１４２を流れることができる電流よりも大きくなる。
【００５５】
センス増幅器４００は、データラインプルダウントランジスタ４４１及び４４２のボディに接続される電圧が変化する追加の利点を有する。従来技術に係るセンス増幅器１００において、データラインの一方の上の電圧は他方よりも速くプルダウンされるので、データラインを他方のトランジスタに交差結合する構成は、他方のデータラインがプルダウンされる速度を減少させる。この効果は、トランジスタのボディをセンス増幅器の他方の中間ノードに交差結合することにより、センス増幅器４００において強化される。
【００５６】
例えば、ノード４３１がノード４３２よりも速くローにプルされると、データライン４２１がデータライン４２２よりも速くローにプルされる。データライン４２１がより速くローにプルされるので、データラインプルダウントランジスタ４４２がデータラインプルダウントランジスタ４４１よりも速くターンオフされる。更に、ノード４３１がノード４３２よりも速くローにプルされるので、データラインプルダウントランジスタ４４２のボディ電圧がデータラインプルダウントランジスタ４４１のボディ電圧よりも低くなる。この減少されたボディ電圧により、これらのトランジスタ（特に、トランジスタ４４２）に流れる電流がより小さくなる。これと同時に、データラインプルアップトランジスタ４８２がデータラインプルアップトランジスタ４８１よりも速くターンオンされるので、データライン４２１がローにプルされ続ける一方、データライン４２２がＶｄｄに向かって戻るようにプルされる。データラインプルダウントランジスタ４４１及び４４２のより高い初期ボディ電圧と、中間ノード４３１及び４３２の電圧に対応するこのボディ電圧の変化とにより、データライン４２１及び４２２がＶｄｄ及びグランドにより速く到達するようになり、従って、センス増幅器４００が高速度で動作されることが可能となる。
【００５７】
［別の実施形態（プルダウントランジスタボディの交差結合とプリチャージ）］
この別の実施形態は、先の実施形態に関して述べた両機構を具備する。換言すると、この別の実施形態は、中間ノードをＶｄｄにプリチャージするプリチャージ機構と、高位側トランジスタボディを中間ノードに交差結合する構成とを含む。この別の実施形態は図５に例示される。
【００５８】
図５を参照すると、センス増幅器５００は、従来技術に係るセンス増幅器１００の基本的な設計を組み込む。トランジスタ５４１、５４２、５５１、５６１、５６２、５７１、５８１、５８２、５８３、５９１及び５９２が、従来技術に係るセンス増幅器１００に関して述べたものと基本的に同じ態様の今日の素子機能において、センス増幅器１００の対応する素子と同じ態様で相互接続される。従って、ここで、センス増幅器５００のこれらの素子の詳細を述べる必要がある。
【００５９】
従来技術に係るセンス増幅器１００に対するセンス増幅器５００の相違は、プリチャージ機構及び高位側トランジスタのボディの交差結合を含むことにある。プリチャージ機構は、ＰＭＯＳトランジスタ５３３及び５３４を具備し、これらは、Ｖｄｄの電圧源と中間ノード５３１及び５３２との間に夫々結合される。中間ノードプリチャージトランジスタ５３３及び５３４のゲートは、イネーブル信号ＳＡＥＮを受信するように結合される。これにより、ＳＡＥＮがローの時に中間ノード５３１及び５３２がＶｄｄにプリチャージされる。上述のように、これにより、データラインプルダウントランジスタ５４１及び５４２を含まないプリチャージパスが提供され、従って、中間ノード５３１及び５３２が、Ｖｄｄ−Ｖｔｈではなく、完全にＶｄｄにプリチャージされる。ここで、Ｖｔｈは、データラインプルダウントランジスタ５４１及び５４２の夫々の閾値電圧である。
【００６０】
このプリチャージ機構の使用は、従来技術に照らして種々の利点を提供する。例えば、中間ノード５３１及び５３２を電源電圧Ｖｄｄにプリチャージすることにより、ビットライントランジスタ５６１及び５６２が、線形領域ではなく飽和領域で動作するようになり、従って、これらのトランジスタ間の電流差は、ノード５３１及び５３２がより低い電圧にプリチャージされる場合よりも大きくなる。ビットライントランジスタ５６１及び５６２を通る電流を増加することにより、閾値電圧変動に対するセンス増幅器５００の感受性が減少される。更に、ノード５３１及び５３２をより高い電圧（即ち、Ｖｄｄ−Ｖｔｈではなく、Ｖｄｄ）にプリチャージすることにより、低位側均等化トランジスタ５５１がより強くスイッチオンされ、ノード５３１及び５３２の電圧の均等化がより良好となる。
【００６１】
プリチャージ機構の使用に加えて、センス増幅器５００は、データラインプルダウントランジスタ（５４１及び５４２）を中間ノード（５３１及び５３２）に交差結合する構成を具備する。より具体的には、データラインプルダウントランジスタ５４１のボディが中間ノード５３２に結合される一方、データラインプルダウントランジスタ５４２のボディが中間ノード５３１に結合される。これにより、データラインプルダウントランジスタ５４１及び５４２のボディ電圧をグランド（従来は、センス増幅器の高位側ＮＭＯＳトランジスタはグランドに接続される）からより高い電圧に持ち上げ、トランジスタに流れる電流を増加させると共に、その結果として、トランジスタが動作される速度を増加させる。更に、ノード５３１及び５３２の電圧は変化するので、交差結合は、他方よりも速くローにプルされる中間ノード５３１及び５３２の一方と同じ側のデータラインプルダウントランジスタ５４１及び５４２の一方をターンオフする効果を強化する。これにより、センス増幅器５００が機能不良を起こし難くなる（即ち、データライン及び５２１及び５２２上に誤った出力を生成し難くなる）。
【００６２】
［別の実施形態（ビットラインの交差結合）］
更に別の実施形態において、従来技術に係るセンス増幅器１００の問題は、高位側及び低位側ＮＭＯＳトランジスタ対間の中間ノードをセンス増幅器の入力ビットラインに交差結合することにより、減少または排除されることが可能となる。この場合、中間ノード間に通常配設される均等化トランジスタが除かれる。一対のＰＭＯＳトランジスタが、入力ビットラインと中間ノードとの間の交差結合をスイッチオンまたはオフするために配設される。これにより、中間ノードが入力ビットライン上の電圧にプリチャージされる。中間ノードをビットライン電圧にプリチャージする結果、センス増幅器は、高位側の対のＮＭＯＳトランジスタの閾値電圧の差に対して感受性が低くなる。また、中間ノードをビットライン電圧にプリチャージすることにより、従来技術に係るセンス増幅器と比較して、センス増幅器の両側間の電流差が改良される。
【００６３】
図６を参照すると、この別の実施形態に係るセンス増幅器６００の設計が示される。一実施形態において、センス増幅器６００は、ＳＯＩ技術を使用して実施される。この設計の多くは、従来技術に係るセンス増幅器１００の設計に非常に類似し、そこにはトランジスタ６４１、６４２、６６１、６６２、６７１、６８１、６８２、６８３、６９１及び６９２の構成が含まれる。センス増幅器６００はまた、入力ビットライン６１１及び６１２、及び出力データライン６２１及び６２２を含む。センス増幅器６００は、信号ＳＡＥＮによってイネーブルされる。
【００６４】
従来技術に係るセンス増幅器１００に対するセンス増幅器６００の相違点は、低位側均等化トランジスタ１５１が除かれていることである。この均等化トランジスタの代わりに、センス増幅器６００は、中間ノード６３１及び６３２を他方の入力ビットライン６１１及び６１２に交差結合する。中間ノード及び入力ビットラインは、信号ＢＬＣＵＴによってスイッチオン及びオフされる一対のＰＭＯＳトランジスタ６３５及び６３６を介して交差結合される。従って、トランジスタ６３６のソースがビットライン６１１に接続される一方、このトランジスタのドレインが中間ノード６３２に接続される。同様に、トランジスタ６３５のソースがビットライン６１２に接続される一方、このトランジスタのドレインが中間ノード６３１に接続される。トランジスタ６３５及び６３６のゲートは、信号ＢＬＣＵＴを受信するように結合される。
【００６５】
センス増幅器６００における交差結合機構の目的は、中間ノード６３１及び６３２を、センス増幅器の正確な動作に有利な幾分異なる電圧にプリチャージすることである。換言すると、上記センス増幅器の全ては、高いほうの入力ビットラインの側の中間ノードで、電圧をより速くローにプルするように設計されているので、この中間ノードを他方の中間ノードよりも低い電圧にプリチャージすることが有利となる。これは、中間ノードを入力ビットラインに交差結合することにより達成される。
【００６６】
次に、センス増幅器６００の動作を、図７（Ａ）−（Ｄ）を参照して説明する。図７（Ａ）−（Ｄ）は、センス増幅器６００の異なる点における信号を、時間を関数として例示する１組の線図を含む。図７（Ａ）は、ビットライン６１１及び６１２上の信号を示す。図７（Ｂ）は、信号ＳＡＥＮ及びＢＬＣＵＴを示す。図７（Ｃ）は、中間ノード６３１及び６３２の電圧を示す。図７（Ｄ）は、出力データライン６２１及び６２２の電圧を示す。
【００６７】
センス増幅器６００がイネーブルされていない時（即ち、ＳＡＥＮがローの時、図７（Ｂ）参照）、データラインプリチャージトランジスタ６９１及び６９２がスイッチオンされ、図７（Ｄ）に示されるように、出力データライン６２１及び６２２がＶｄｄにプリチャージされる。この例において、信号ＢＬＣＵＴはイネーブル信号ＳＡＥＮと同一であるので、トランジスタ６３５及び６３６もまたスイッチオンされ、中間ノード６３１及び６３２が入力ビットライン６１２及び６１１上の電圧に夫々プリチャージされる。
【００６８】
初期時に（例えば、時間ｔ０において）、入力ビットライン６１１及び６１２が共にＶｄｄにプリチャージされる。次に、時間ｔ１において、入力ビットライン６１２上の電圧がＶｄｄから少し低い電圧に低下し始める一方、入力ビットライン６１１上の電圧はＶｄｄに維持される。ＢＬＣＵＴは依然ローであるので、トランジスタ６３５及び６３６は依然スイッチオンされると共に、中間ノード６３１の電圧は、入力ビットライン６１２上の電圧と共に低下し始める。中間ノード６３２の電圧は、入力ビットライン６１１に結合されるので、Ｖｄｄに維持される。
【００６９】
イネーブル信号ＳＡＥＮがハイになると（時間ｔ２で開始）、トランジスタ６９１及び６９２がスイッチオフされ、出力データライン６２１及び６２２がもはやＶｄｄにプリチャージされなくなる。この例では、信号ＢＬＣＵＴがＳＡＥＮと同一であるので、トランジスタ６３５及び６３６もまたスイッチオフされ、中間ノード６３１及び６３２がもはや入力ビットライン６１２及び６１１上の電圧にプリチャージされなくなる。これと同時に、これらのプリチャージトランジスタがスイッチオフされ、トランジスタ６７１がスイッチオンされ、電流がトランジスタ６４１、６４２、６６１及び６６２を流れ始めることができるようになる。入力ビットライン６１１上の電圧が入力ビットライン６１２上の電圧よりも高いので、トランジスタ６６１がトランジスタ６６２よりも強くスイッチオンされる。これにより、中間ノード６３１の電圧が中間ノード６３２の電圧よりも速くローにプルされる。従って、中間ノード６３１を入力ビットライン６１２上の幾分低い電圧にプリチャージすることにより（ノード６３２を入力ビットライン６１１上の電圧Ｖｄｄにプリチャージするのに比較して）、ノード６３１の電圧のプルダウンがより速くなり、センス増幅器６００の動作を強化することができる、ということが容易に理解できる。
【００７０】
他のセンス増幅器と同様に、中間ノード６３１の電圧がより速く低下すると、出力データライン６２１の電圧が出力データライン６２２の電圧よりも速くローにプルされる。これにより、また、データラインプルダウントランジスタ６４２がデータラインプルダウントランジスタ６４１よりも速くスイッチオフされると共に、データラインプルアップトランジスタ６８２がデータラインプルアップトランジスタ６８１よりも速くスイッチオンされる。この反応が進行するのにつれて、出力データライン６２１がグランドにプルされると共に、出力データライン６２２がＶｄｄにプルされる。
【００７１】
信号ＳＡＥＮ及びＢＬＣＵＴが再びローになると（時間ｔ３で開始）、イネーブルトランジスタ６７１がスイッチオフされ、センス増幅器６００がディセーブルされると共に、トランジスタ６３５、６３６、６９１及び６９２がスイッチオンされる。従って、出力データライン６２１及び６２２と中間ノード６３１及び６３２とが、再びプリチャージを開始することができる。出力データライン６２２はＶｄｄにプルされていたので、これは時間ｔ３で既にプリチャージされている。出力データライン６２１はグランドにプルされていたので、これはＶｄｄにプリチャージされるまでに幾分時間がかかる。両中間ノード、６３１及び６３２はグランドにプルされていたので、これらは、入力ビットライン６１２及び６１１上の電圧にプリチャージされるまでに幾分時間がかかる。図７（Ｃ）から、この際、入力ビットライン６１２がＶｄｄにあると共に、入力ビットライン６１１が幾分低い電圧にあるので、中間ノード６３１がＶｄｄにプリチャージされる一方、中間ノード６３２がビットライン６１１の低い電圧にプリチャージされることが理解できる。信号ＳＡＥＮ及びＢＬＣＵＴは次に再びハイになり（時間ｔ４で開始）、プロセスが繰り返される。
【００７２】
［別の実施形態（ビットラインの交差結合とプリチャージ）］
更に別の実施形態において、従来技術に係るセンス増幅器１００の問題は、高位側及び低位側ＮＭＯＳトランジスタ対間の中間ノードをセンス増幅器の入力ビットラインに交差結合すると共に、中間ノードを電源電圧Ｖｄｄのような所定の電圧にプリチャージすることにより、減少または排除されることが可能となる。この実施形態において、これらの両機構は、中間ノードの電圧を望ましいレベルに駆動することを意図し、且つ各機構が上記電圧を幾分異なるレベルに駆動する可能性があるので、これらの機構は、幾分異なる時間に起動される。一実施形態において、プリチャージ機構は、交差結合機構の前に起動される共に、交差結合機構の前に脱起動される。この態様において、中間ノードがＶｄｄにプリチャージされ、次にこの電圧が交差結合されるビットラインの電圧にプルダウンされる。これらの両機構は、センス増幅器がイネーブルされる前に脱結合される。
【００７３】
図８を参照すると、この別の実施形態に係るセンス増幅器の設計が示される。センス増幅器８００の設計は、センス増幅器３００に関連して上述されたプリチャージ機構が追加される点を除いて、センス増幅器６００の設計と同一である。従って、センス増幅器８００の構成要素の全てが、ここで詳細に説明されることはない。説明が省略される構成要素は、他の実施形態に関連して上述されたものと同じ態様で動作する。
【００７４】
センス増幅器６００と同様で、センス増幅器８００は、入力ビットライン８１１及び８１２を夫々中間ノード８３２及び８３１に交差結合する構成を具備する。入力ビットライン８１１は、ＰＭＯＳトランジスタ８３６を介して中間ノード８３２に結合される。入力ビットライン８１２は、ＰＭＯＳトランジスタ８３５を介して中間ノード８３１に結合される。トランジスタ８３５及び８３６は共に、これらのトランジスタのゲートに付与される信号ＢＬＣＵＴによって制御される。
【００７５】
センス増幅器６００と異なり、センス増幅器８００は、低位側均等化トランジスタを除いていない。代わりに、低位側均等化トランジスタ８５１が保有される。低位側均等化トランジスタ８５１は、中間ノード８３１及び８３２を電源電圧Ｖｄｄにプリチャージするために、中間ノードプリチャージトランジスタ８３３及び８３４に関連して機能する。トランジスタ８３３は、Ｖｄｄ及び中間ノード８３１間に結合される一方、トランジスタ８３４は、Ｖｄｄ及び中間ノード８３２間に結合される。中間ノードプリチャージトランジスタ８３３及び８３４のゲートは共に、信号ＭＮＰＣを受信するように結合される。ここで留意すべき点として、低位側均等化トランジスタ８５１は、イネーブル信号ＳＡＥＮに代えて信号ＭＮＰＣを受信するように結合される。
【００７６】
図９（Ａ）−（Ｄ）を参照すると、センス増幅器８００の異なる点における信号を、時間を関数として例示する１組の線図が示される。図９（Ａ）は、ビットライン８１１及び８１２上の信号を示す。図９（Ｂ）は、信号ＳＡＥＮ、ＢＬＣＵＴ及びＭＮＰＣを示す。図９（Ｃ）は、中間ノード８３１及び８３２の電圧を示す。図９（Ｄ）は、出力データライン８２１及び８２２の電圧を示す。
【００７７】
初期時に、センス増幅器８００はイネーブルされていない（即ち、ＳＡＥＮがロー）。ＭＮＰＣもローで、ＢＬＣＵＴがハイである。ＢＬＣＵＴがハイであるので、交差結合トランジスタ８３５及び８３６がスイッチオフされる。従って、中間ノード８３１及び８３２が入力ビットライン８１１及び８１２から脱結合される。ＭＮＰＣがローであるので、トランジスタ８３３及び８３４がスイッチオンされ、中間ノード８３１及び８３２がＶｄｄにプリチャージされることが可能となる。低位側均等化トランジスタ８５１もまたスイッチオンされ、中間ノード８３１及び８３２間の電圧が均等化される。
【００７８】
時間ｔ１において、信号ＭＮＰＣがハイになり始め、トランジスタ８３３、８３４及び８５１がスイッチオフされる。換言すると、中間ノード８３１及び８３２をＶｄｄにプリチャージするための機構が遮断される。これと同時に、信号ＢＬＣＵＴがローになり始める。ＢＬＣＵＴがローになると、交差結合トランジスタ８３５及び８３６がスイッチオンされる。これにより、中間ノード８３１及び８３２が入力ビットライン８１２及び８１１に結合される。図９（Ａ）の例において、入力ビットライン８１１の電圧がＶｄｄにある一方、入力ビットライン８１２上の電圧が幾分低い。その結果、中間ノード８３２の電圧がＶｄｄ（それがプリチャージされていた電圧）に維持される一方、中間ノード８３１の電圧が、入力ビットライン８１２の電圧に適合するように、幾分プルダウンされる。
【００７９】
時間ｔ２において、ＳＡＥＮ及びＢＬＣＵＴが共にハイになり始める。ＢＬＣＵＴがハイになると、交差結合トランジスタ８３５及び８３６がスイッチオフされ、中間ノード８３１及び８３２を入力ビットライン８１２及び８１１から脱結合する。ＳＡＥＮがハイになると、センス増幅器８００がイネーブルされる。中間ノード８３１の電圧が中間ノード８３２の電圧より幾分低く、且つビットライントランジスタ８６１がビットライントランジスタ８６２よりも強くスイッチオンされるので、中間ノード８３１の電圧が中間ノード８３２の電圧よりも速くローにプルされる。その結果、出力データライン８２１がグランドにプルされる一方、出力データライン８２２がＶｄｄにプルされる。
【００８０】
時間ｔ３において、信号ＳＡＥＮ及びＭＮＰＣがローになり始める。ＳＡＥＮがローになると、センス増幅器８００がもはやイネーブルされなくなる。ＭＮＰＣがローになると、プリチャージ機構（トランジスタ８３３、８３４及び８５１）がスイッチオンされ、プロセスが繰り返される。
【００８１】
［別の実施形態（プルダウントランジスタボディの交差結合及びビットラインの交差結合とプリチャージ）］
更に別の実施形態において、従来技術に係るセンス増幅器１００の問題は、上述の３つの機構の全てを配設することにより、減少または排除されることが可能となる。換言すると、別の実施形態のセンス増幅器は、高位側トランジスタボディを中間ノードに交差結合する構成と、中間ノードを入力ビットラインに交差結合する構成と、中間ノードを所定の電圧にプリチャージする構成とを組み込むことができる。
【００８２】
図１０を参照すると、この別の実施形態に係るセンス増幅器の設計が示される。センス増幅器１０００の設計は、センス増幅器８００の設計と同一である。即ち、センス増幅器１０００は、ビットライン交差結合機構１０３０及びプリチャージ機構１０２０を含み、これらは、センス増幅器８００に関連して説明されている。センス増幅器１０００がセンス増幅器８００と相違する点は、センス増幅器４００及び５００に関連して上述されたタイプのトランジスタボディ交差結合機構１０１０が追加されていることである。
【００８３】
センス増幅器１０００内に配設される３つの機構の全ては既に説明済みであるので、それらの詳細な説明は省略する。ここでは、夫々の機構の構造及び動作態様が上述のもと同じであるということで十分であろう。
【００８４】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００８５】
本発明によれば、例えば、以下の視点１乃至２７に記載されるようなセンス増幅器及び方法が提供可能である。
【００８６】
［視点１］  センス増幅器であって、
一対の入力ビットラインと、
一対の出力データラインと、
一対のビットライントランジスタと、
一対のデータラインプルダウントランジスタと、
ここで、各入力ビットラインは、前記ビットライントランジスタの対応する一方のゲートに結合され、各出力データラインは、前記データラインプルダウントランジスタの対応する一方のソースに結合され、前記対応するデータラインプルダウントランジスタのドレイン及び前記対応するビットライントランジスタのソースは、対応する中間ノードに結合されることと、
ここで、前記データラインプルダウントランジスタの夫々は、ボディが前記中間ノードの他方に接続されるように構成されることと、
を具備する。
【００８７】
［視点２］  視点１に記載のセンス増幅器において、
前記ビットライントランジスタ及び前記データラインプルダウントランジスタは、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタを具備する。
【００８８】
［視点３］  視点１に記載のセンス増幅器において、
一対のプリチャージ回路を更に含み、前記プリチャージ回路の夫々は、前記中間ノードの対応する一方に結合されると共に、前記センス増幅器がイネーブルされていない時に、前記対応する中間ノードを所定の電圧にプリチャージするように構成される。
【００８９】
［視点４］  視点３に記載のセンス増幅器において、
前記プリチャージ回路の夫々は、前記中間ノードの前記対応する一方及び電圧源間に結合されるプリチャージトランジスタを具備する。
【００９０】
［視点５］  視点４に記載のセンス増幅器において、
前記電圧源は、電圧Ｖｄｄの電源を具備する。
【００９１】
［視点６］  視点４に記載のセンス増幅器において、
前記プリチャージトランジスタのソースは前記電圧源に結合され、前記プリチャージトランジスタのドレインは前記中間ノードに結合され、前記プリチャージトランジスタのゲートは信号を受信するように結合され、前記信号は、前記センス増幅器がイネーブルされていない時に前記プリチャージトランジスタをスイッチオンし、前記センス増幅器がイネーブルされている時に前記プリチャージトランジスタをスイッチオフする。
【００９２】
［視点７］  視点６に記載のセンス増幅器において、
前記プリチャージトランジスタのゲートはイネーブル信号を受信するように結合され、前記イネーブル信号は、前記センス増幅器がイネーブルされている時にハイで、前記センス増幅器がイネーブルされていない時にローであり、ここで、前記プリチャージトランジスタは、前記イネーブル信号がハイの時にスイッチオフされ、前記イネーブル信号がローの時にスイッチオンされる。
【００９３】
［視点８］  視点３に記載のセンス増幅器において、
前記プリチャージ回路の夫々は、前記データラインプルダウントランジスタの前記対応する一方を含まないプリチャージパスを提供する。
【００９４】
［視点９］  視点１に記載のセンス増幅器において、
一対のデータラインプルアップトランジスタを更に具備し、ここで、前記データラインプルアップトランジスタの夫々は、前記データラインの対応する一方と電圧源との間に結合され、前記データラインプルアップトランジスタの夫々は、前記データラインの他方に交差結合される。
【００９５】
［視点１０］  視点９に記載のセンス増幅器において、
前記データラインプルダウントランジスタの夫々は、前記データラインの他方に交差結合される。
【００９６】
［視点１１］  視点１０に記載のセンス増幅器において、
各データラインにおいて、前記対応するデータラインプルアップトランジスタ及びデータラインプルダウントランジスタのゲートは、互いに接続されると共に、前記他方のデータラインに接続される。
【００９７】
［視点１２］  視点１１に記載のセンス増幅器において、
前記データラインの一方に対応する前記データラインプルアップトランジスタ及びデータラインプルダウントランジスタのゲートと、前記データラインの他方に対応する前記データラインプルアップトランジスタ及びデータラインプルダウントランジスタのゲートと、の間に結合される高位側均等化トランジスタを更に具備し、ここで、前記高位側均等化トランジスタは、前記センス増幅器がイネーブルされていない時にスイッチオンされ、前記センス増幅器がイネーブルされている時にスイッチオフされる。
【００９８】
［視点１３］  視点１に記載のセンス増幅器において、
一対のデータラインプリチャージトランジスタを更に具備し、ここで、前記データラインプリチャージトランジスタの夫々は、前記データラインの対応する一方と電圧源との間に結合され、前記データラインプリチャージトランジスタの夫々は信号を受信するように結合され、前記信号は、前記センス増幅器がイネーブルされていない時に前記データラインプリチャージトランジスタをスイッチオンし、前記センス増幅器がイネーブルされている時に前記データラインプリチャージトランジスタをスイッチオフする。
【００９９】
［視点１４］  視点１に記載のセンス増幅器において、
前記中間ノード間に結合される低位側均等化トランジスタを更に具備し、ここで、前記低位側均等化トランジスタは、前記センス増幅器がイネーブルされていない時にスイッチオンされ、前記センス増幅器がイネーブルされている時にスイッチオフされる。
【０１００】
［視点１５］  
一対の入力ビットライン及び一対の出力データラインを有するセンス増幅器を提供する工程と、
ここで、各入力ビットラインは、対応するビットライントランジスタ及び対応するデータラインプルダウントランジスタを介して、前記出力データラインの対応する一方に結合されることと、
ここで、前記入力ビットラインは、前記ビットライントランジスタのゲートに結合され、前記出力データラインは、前記データラインプルダウントランジスタのソースに結合され、前記データラインプルダウントランジスタのドレイン及び前記ビットライントランジスタのソースは、中間ノードに結合されることと、
前記データラインプルダウントランジスタのボディを非グランド電圧にチャージする工程と、
を具備する方法。
【０１０１】
［視点１６］  視点１５に記載の方法において、
前記センス増幅器を提供する工程は、シリコン・オン・インシュレータ（ＳＯＩ）ビットライントランジスタ及びデータラインプルダウントランジスタを含むセンス増幅器を提供する工程を具備する。
【０１０２】
［視点１７］  視点１５に記載の方法において、
前記データラインプルダウントランジスタのボディを非グランド電圧にチャージする工程は、各データラインプルダウントランジスタのボディを前記ビットラインの他方上の電圧にチャージする工程を更に具備する。
【０１０３】
［視点１８］  視点１７に記載の方法において、
各データラインプルダウントランジスタのボディを前記ビットラインの他方上の電圧にチャージする工程は、各データラインプルダウントランジスタのボディを前記ビットラインの前記他方に結合する工程を具備する。
【０１０４】
［視点１９］  視点１５に記載の方法において、
前記センス増幅器がイネーブルされていない時に、各入力ビットラインに対応する前記中間ノードを電圧源の所定の電圧にプリチャージする工程を更に具備する。
【０１０５】
［視点２０］  視点１９に記載の方法において、
各入力ビットラインに対応する前記中間ノードは、前記データラインプルダウントランジスタを含まないプリチャージパスを介して前記中間ノードを前記電圧源に結合することによりプリチャージされる。
【０１０６】
［視点２１］  視点２０に記載の方法において、
各入力ビットラインに対応する前記中間ノードをプリチャージした後に、前記センス増幅器をイネーブルする工程を更に具備する。
【０１０７】
［視点２２］  視点２０に記載の方法において、
各入力ビットラインに対応する前記中間ノードをプリチャージする工程は、前記中間ノードを前記所定の電圧を有する電圧源に結合する工程を具備する。
【０１０８】
［視点２３］  視点２２に記載の方法において、
前記所定の電圧は、電源電圧Ｖｄｄを具備する。
【０１０９】
［視点２４］  視点２２に記載の方法において、
前記センス増幅器をイネーブルする前に、前記中間ノード及び前記電圧源間で前記プリチャージパスを脱結合する工程を更に具備する。
【０１１０】
［視点２５］  視点２２に記載の方法において、
前記中間ノードを前記プリチャージパスを介して前記所定の電圧に結合する工程は、前記中間ノード及び前記電圧源間に中間ノードプリチャージトランジスタを接続すると共に、前記中間ノードプリチャージトランジスタをスイッチオンする工程を具備する。
【０１１１】
［視点２６］  視点２５に記載の方法において、
前記センス増幅器をイネーブルする前に、前記中間ノード及び前記電圧源間で前記プリチャージパスを脱結合する工程を更に具備する。
【０１１２】
［視点２７］  視点２６に記載の方法において、
前記プリチャージパスを脱結合する工程は、前記中間ノードプリチャージトランジスタをスイッチオフする工程を具備する。
【図面の簡単な説明】
【０１１３】
【図１】従来技術に係るセンス増幅器を例示する線図である。
【図２】（Ａ）−（Ｄ）は、図１に示されるセンス増幅器に関連する信号を例示する線図である。
【図３】プリチャージ回路を含む一実施形態に係るセンス増幅器を例示する線図である。
【図４】一対の中間ノードに対する一対のデータラインプルダウントランジスタのボディの交差結合を含む、一実施形態に係るセンス増幅器を例示する線図である。
【図５】プリチャージ回路と、一対の中間ノードに対する一対のデータラインプルダウントランジスタのボディの交差結合とを含む、一実施形態に係るセンス増幅器を例示する線図である。
【図６】一対の中間ノードに対する一対の入力ビットラインの交差結合を含む、一実施形態に係るセンス増幅器を例示する線図である。
【図７】（Ａ）−（Ｄ）は、図６に示されるセンス増幅器に関連する信号を例示する線図である。
【図８】プリチャージ回路と、一対の中間ノードに対する一対の入力ビットラインの交差結合とを含む、一実施形態に係るセンス増幅器を例示する線図である。
【図９】（Ａ）−（Ｄ）は、図８に示されるセンス増幅器に関連する信号を例示する線図である。
【図１０】プリチャージ回路と、一対の中間ノードに対する一対のデータラインプルダウントランジスタのボディの交差結合と、この一対の中間ノードに対する一対の入力ビットラインの交差結合とを含む、一実施形態に係るセンス増幅器を例示する線図である。
【符号の説明】
【０１１４】
３００…センス増幅器；３１１、３１２…ビットライン；３２１、３２２…データライン；３３１、３３２…中間ノード；３３３、３３４…追加のトランジスタ；３４１、３４２…データラインプルダウントランジスタ；３５１、３８３…均等化トランジスタ；３６１、３６２…ビットライントランジスタ；３８１、３８２…データラインプルアップトランジスタ；３９１、３９２…データラインプリチャージトランジスタ；
４００…センス増幅器；４１１、４１２…ビットライン；４２１、４２２…データライン；４３１、４３２…中間ノード；４４１、４４２…データラインプルダウントランジスタ；４５１、４８３…均等化トランジスタ；４６１、４６２…ビットライントランジスタ；４８１、４８２…データラインプルアップトランジスタ；４９１、４９２…データラインプリチャージトランジスタ
５００…センス増幅器；５１１、５１２…ビットライン；５２１、５２２…データライン；５３１、５３２…中間ノード；５３３、５３４…追加のトランジスタ；５４１、５４２…データラインプルダウントランジスタ；５５１、５８３…均等化トランジスタ；５６１、５６２…ビットライントランジスタ；５８１、５８２…データラインプルアップトランジスタ；５９１、５９２…データラインプリチャージトランジスタ；
６００…センス増幅器；６１１、６１２…ビットライン；６２１、６２２…データライン；６３１、６３２…中間ノード；６３５、６３６…交差結合用のトランジスタ；６４１、６４２…データラインプルダウントランジスタ；６６１、６６２…ビットライントランジスタ；６８１、６８２…データラインプルアップトランジスタ；６８３…均等化トランジスタ；６９１、６９２…データラインプリチャージトランジスタ；
８００…センス増幅器；８１１、８１２…ビットライン；８２１、８２２…データライン；８３１、８３２…中間ノード；８３３、８３４…追加のトランジスタ；８３５、８３６…交差結合用のトランジスタ；８５１…均等化トランジスタ；８６１、８６２…ビットライントランジスタ；
１０００…センス増幅器；１０１０…トランジスタボディ交差結合機構；１０２０…プリチャージ機構；１０３０…ビットライン交差結合機構。
【図１】
2005339779.tif 000003
【図２】
2005339779.tif 000004
【図３】
2005339779.tif 000005
【図４】
2005339779.tif 000006
【図５】
2005339779.tif 000007
【図６】
2005339779.tif 000008
【図７】
2005339779.tif 000009
【図８】
2005339779.tif 000010
【図９】
2005339779.tif 000011
【図１０】
2005339779.tif 000012