(57)【要約】【課題】  所望のタスクについてのデバッグを可能とする。【解決手段】  タスク種別情報が組み込まれたユーザプログラムを実行可能なマイクロプロセッサ（２０）と、ホストシステム（７１）によって設定されたタスク書き込み先アドレス情報を保持可能な第１レジスタ（１３）と、上記マイクロプロセッサから出力されるアドレス情報と、上記第１レジスタ内のアドレス情報とを比較可能な比較回路と、上記比較回路の比較結果に基づいてタスク種別情報を保持可能な第２レジスタ（１７）とを設ける。上記マイクロプロセッサから出力されるアドレス情報と、上記第１レジスタに保持されているアドレス情報との比較結果が第２レジスタに保持される。この第２レジスタはホストシステムによって読み出し可能とされ、それによって所望のタスクについてのデバッグが可能になる。【選択図】        図１
2005250821.tif 000002
【特許請求の範囲】
【請求項１】
タスク種別情報が組み込まれたユーザプログラムを実行可能なマイクロプロセッサと、
ホストシステムによって設定されたタスク書き込み先アドレス情報を保持可能な第１レジスタと、
上記マイクロプロセッサによって上記ユーザプログラムが実行された際に上記マイクロプロセッサから出力されるアドレス情報と、上記第１レジスタに保持されているアドレス情報とを比較可能な比較回路と、
上記比較回路の比較結果に基づいてタスク種別情報を保持可能な第２レジスタと、を含み、上記第２レジスタは上記ホストシステムによって読み出し可能にされたエミュレータ。
【請求項２】
タスク種別情報が組み込まれたユーザプログラムを実行可能なマイクロプロセッサと、
ホストシステムによって設定されたタスク書き込み先アドレス情報を保持可能な第１レジスタと、
上記マイクロプロセッサによって上記ユーザプログラムが実行された際に上記マイクロプロセッサから出力されるアドレス情報と、上記第１レジスタに保持されているアドレス情報とを比較可能な第１比較回路と、
上記比較回路の比較結果に基づいてタスク種別情報を保持可能な第２レジスタと、
複数の観測対象タスク種別情報を設定可能な第３レジスタと、
上記第２レジスタの保持情報と上記第３レジスタの保持情報とを比較可能な第２比較回路と、
上記第２レジスタの保持情報と上記第３レジスタの保持情報とが一致した場合にタスク状態信号を生成可能なタスク状態信号生成回路と、
上記タスク状態信号に基づいてエミュレーション条件を検出可能なエミュレーション条件検出回路と、を含み、上記エミュレーション条件検出回路での検出結果に基づいて特定タスクのみのエミュレーションが可能とされたエミュレータ。
【請求項３】
上記エミュレーション条件検出回路の検出結果に基づいてパフォーマンス測定を行うパフォーマンス測定回路と、
上記エミュレーション条件検出回路の検出結果に基づいてトレース処理を行うトレース回路と、
上記エミュレーション条件検出回路の検出結果に基づいてブレーク処理を行うブレーク回路と、を含む請求項２記載のエミュレータ。
【請求項４】
タスク種別情報が組み込まれたユーザプログラムを実行可能な中央処理装置と、
外部から設定されたタスク書き込み先アドレス情報を保持可能な第４レジスタと、
上記中央署理装置によって上記ユーザプログラムが実行された際に上記中央署理装置から出力されるアドレス情報とステータス情報とをデコード可能なタスクＩＤ専用デコード回路と、
上記タスクＩＤ専用デコード回路のデコード出力に基づいてタスクＩＤ情報を記憶可能な第５レジスタと、
上記第４レジスタの出力と上記第５レジスタの出力とを比較することにより一致するタスクＩＤ情報を得るためのＩＤ比較回路と、
上記ＩＤ比較回路比較結果に応じてタスク状態信号を生成するタスク状態信号生成回路と、を含み、上記タスク状態信号が外部出力可能にされて成るマイクロプロセッサ。
【請求項５】
請求項４記載のマイクロプロセッサと、
上記マイクロプロセッサから出力されたタスク状態信号をエミュレーション条件として検出可能なエミュレーション条件検出回路と、を含んで成るエミュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ユーザプログラムのデバッグ技術に関し、例えばエミュレータに適用して有効な技術に関する。
【背景技術】
【０００２】
リアルタイムオペレーティングシステムを用いてタスクを起動する制御装置は、例えば特許文献１に記載されているように公知の技術とされる。
【０００３】
ところで、リアルタイムオペレーティングシステムにおいて、プログラム言語の１行毎の実行はステップ動作と称される。このステップ動作は次実行命令の種類により停止方法を変えることで実現している。ステップ動作の主な機能としては、ステップイン実行、ステップオーバー実行、ステップアウト実行が挙げられる。
【０００４】
ステップイン実行は、現在の１命令が実行される動作とされる。関数にステップイン実行することを選択した場合には、デバッガは関数の行又は命令でコールが実行される。
【０００５】
ステップオーバー実行は、現在の行の１命令が実行される動作とされる。関数をステップオーバー実行することを選択した場合は、デバッガはコール及び関数内の全てのコード（及び関数が行う関数コールのすべて）を実行して、呼び出し関数の次の行又は命令で停止される。
【０００６】
ステップアウト実行は、関数内の残りのコードステップ実行せずに呼び出して元の関数に戻る動作とされる。
【０００７】
【特許文献１】特開平１０−１０５４１６号公報（図１３他）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のタスク別ステップでは、タスク種別のチェックができないために、１行毎のステップ動作ではリアルタイムオペレーティングシステム内や、他のタスク内でステップ動作が停止され、所望のタスク内にのみ着目したステップ動作が不可能になることが、本願発明者によって見いだされた。例えば、タスク１からリアルタイムオペーティングシステムに遷移した後に、上記タスク１とは異なるタスク２に遷移され、さらにそこからリアルタイムオペーティングシステムに遷移した後に、再びタスク１に遷移するようなユーザプログラムにおいて、タスク１のみのデバッグを行いたいにもかかわらず、リアルタイムオペーティングシステムやタスク２においてステップ動作が停止され、その結果、上記リアルタイムオペーティングシステムから遷移されたタスク１についてのデバッグを行うことができなくなる。
【０００９】
本発明の目的は、ユーザプログラムのデバッグにおいてタスク種別を取得することにより所望のタスクについてのデバッグを可能とするための技術を提供する。
【００１０】
また本発明の別の目的は、ステップ動作、トレース情報取得、パフォーマンス測定、及びブレーク動作をそれぞれタスク種別で可能とするための技術を提供することにある。
【００１１】
さらに本発明の別の目的はデバッグ効率の向上を図ることにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、タスク種別情報が組み込まれたユーザプログラムを実行可能なマイクロプロセッサと、ホストシステムによって設定されたタスク書き込み先アドレス情報を保持可能な第１レジスタと、上記マイクロプロセッサによって上記ユーザプログラムが実行された際に上記マイクロプロセッサから出力されるアドレス情報と、上記第１レジスタに保持されているアドレス情報とを比較可能な比較回路と、上記比較回路の比較結果に基づいてタスク種別情報を保持可能な第２レジスタと、を含んでエミュレータを構成する。このとき、上記第２レジスタは上記ホストシステムによって読み出し可能にされる。
【００１５】
上記の手段によれば、比較回路は、上記マイクロプロセッサによって上記ユーザプログラムが実行された際に上記マイクロプロセッサから出力されるアドレス情報と、上記第１レジスタに保持されているアドレス情報とを比較し、その比較結果が第２レジスタに保持される。この第２レジスタはホストシステムによって読み出し可能とされるため、ホストシステムは、上記第２レジスタの保持情報に基づいて特定タスクのみのステップ制御が可能とされる。このことが、ユーザプログラムのデバッグにおいてタスク種別を取得することにより所望のタスクについてのデバッグを可能にする。
【００１６】
また、タスク種別情報が組み込まれたユーザプログラムを実行可能なマイクロプロセッサと、ホストシステムによって設定されたタスク書き込み先アドレス情報を保持可能な第１レジスタと、上記マイクロプロセッサによって上記ユーザプログラムが実行された際に上記マイクロプロセッサから出力されるアドレス情報と、上記第１レジスタに保持されているアドレス情報とを比較可能な第１比較回路と、上記比較回路の比較結果に基づいてタスク種別情報を保持可能な第２レジスタと、複数の観測対象タスク種別情報を設定可能な第３レジスタと、上記第２レジスタの保持情報と上記第３レジスタの保持情報とを比較可能な第２比較回路と、上記第２レジスタの保持情報と上記第３レジスタの保持情報とが一致した場合にタスク状態信号を生成可能なタスク状態信号生成回路と、上記タスク状態信号に基づいてエミュレーション条件を検出可能なエミュレーション条件検出回路と、を含んでエミュレータを構成する。このとき、上記エミュレーション条件検出回路での検出結果に基づいて特定タスクのみのエミュレーションが可能とされる。
【００１７】
上記の手段によれば、第１比較回路は、上記マイクロプロセッサによって上記ユーザプログラムが実行された際に上記マイクロプロセッサから出力されるアドレス情報と、上記第１レジスタに保持されているアドレス情報とを比較し、第２比較回路は、上記第２レジスタの保持情報と上記第３レジスタの保持情報とを比較する。タスク状態信号生成回路は、上記第２レジスタの保持情報と上記第３レジスタの保持情報とが一致した場合にタスク状態信号を生成し、エミュレーション条件検出回路は、上記タスク状態信号に基づいてエミュレーション条件を検出することにより、上記エミュレーション条件検出回路での検出結果に基づいて特定タスクのみのエミュレーションが可能とされ、このことが、ユーザプログラムのデバッグにおいてタスク種別を取得することにより所望のタスクについてのデバッグを可能にする。
【００１８】
このとき、ステップ動作、トレース情報取得、パフォーマンス測定、及びブレーク動作をそれぞれタスク種別で可能とするには、上記エミュレーション条件検出回路の検出結果に基づいてパフォーマンス測定を行うパフォーマンス測定回路と、上記エミュレーション条件検出回路の検出結果に基づいてトレース処理を行うトレース回路と、上記エミュレーション条件検出回路の検出結果に基づいてブレーク処理を行うブレーク回路とを含めると良い。
【００１９】
さらには、タスク種別情報が組み込まれたユーザプログラムを実行可能な中央処理装置と、外部から設定されたタスク書き込み先アドレス情報を保持可能な第４レジスタと、上記中央署理装置によって上記ユーザプログラムが実行された際に上記中央署理装置から出力されるアドレス情報とステータス情報とをデコード可能なタスクＩＤ専用デコード回路と、上記タスクＩＤ専用デコード回路のデコード出力に基づいてタスクＩＤ情報を記憶可能な第５レジスタと、上記第４レジスタの出力と上記第５レジスタの出力とを比較することにより一致するタスクＩＤ情報を得るためのＩＤ比較回路と、上記ＩＤ比較回路比較結果に応じてタスク状態信号を生成するタスク状態信号生成回路とを含んでマイクロプロセッサを構成することができる。
【００２０】
上記の手段によれば、ＩＤ比較回路は、上記第４レジスタの出力と上記第５レジスタの出力とを比較することにより一致するタスクＩＤ情報を得る。タスク状態信号生成回路は、上記ＩＤ比較回路比較結果に応じてタスク状態信号を生成する。このタスク状態信号はマイクロプロセッサの外部出力されるため、上記マイクロプロセッサから出力されたタスク状態信号をエミュレーション条件として検出し、それに基づいて特定タスクのみのエミュレーションが可能とされる。
【発明の効果】
【００２１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２２】
すなわち、ユーザプログラムのデバッグにおいてタスク種別を取得することにより所望のタスクについてのデバッグが可能となる。
【００２３】
また、ステップ動作、トレース情報取得、パフォーマンス測定、及びブレーク動作がそれぞれタスク種別で可能となり、それによって、デバッグ効率の向上を図ることができる。
【発明を実施するための最良の形態】
【００２４】
図１には、本発明にかかるエミュレータの構成例が示される。図１に示されるエミュレータ７０は、特に制限されないが、エミュレータレジスタアクセス回路１１、タスク検出回路１２、メモリ１９、及びマイクロプロセッサ２０を含んで成り、ユーザプログラムのデバッグを行う場合には、パーソナルコンピュータなどのホストシステム７１にコネクタなどを介して着脱自在に結合される。エミュレータ７０と、上記ホストシステム７１との間においては、データ、アドレス信号、及びコントロール信号など、ユーザプログラムのデバッグに必要とされる各種信号のやり取りが可能とされる。メモリ１９は、上記マイクロプロセッサ２０によってユーザプログラムが実行される場合のワーク領域として使用される。そしてこのワーク領域にはタスクＩＤ情報の保持領域（タスクＩＤ領域）が含まれる。タスクＩＤ情報は、ユーザプログラムにおけるタスク毎にその種別を示すものとして予めユーザプログラムに組み込まれている。
【００２５】
上記タスク検出回路１２は、上記マイクロプロセッサ２０においてユーザプログラムが実行されるときに、ユーザプログラムにおけるタスクの検出を行う機能を有する。特に制限されないが、このタスク検出回路１２は、タスクアドレスレジスタ１３、２入力のアンドゲート１４、アドレス比較回路１５、ライト検出回路１６、及びタスクＩＤレジスタ１７とを含んで４成る。タスクアドレスレジスタ１３には、上記エミュレータレジスタアクセス回路１１を介して上記ホストシステム７１によってタスク書き込み先アドレスが書き込まれる。アドレス比較回路１５は、上記マイクロプロセッサ２０から出力されるアドレス信号と上記タスクアドレスレジスタ１３から出力されたアドレス信号とを比較する。この比較結果は２入力アンドゲートの一方の入力端子に伝達される。ライト検出回路１６は、上記マイクロプロセッサ２０でのユーザプログラムの実行状態を示すステータス信号のライト状態を検出する。この検出結果は２入力ナンドゲート１４の他方の入力端子に伝達される。２入力のアンドゲート１４は、上記アドレス比較回路１５からのアドレス比較結果と、上記ライト検出回路１６からのライト検出結果とのアンド論理を得る。このアンド論理はタスクＩＤレジスタ１７のクロック入力端子ＣＫに伝達される。タスクＩＤレジスタ１７のデータ入力端子Ｄには、上記マイクロプロセッサ２０から出力されたデータが伝達されるようになっており、上記マイクロプロセッサ２０から出力されたタスクＩＤ情報（タスク種別情報）が、アンドゲート１４の出力に同期してタスクＩＤレジスタ１７に保持される。このタスクＩＤレジスタ１７の記憶情報は、上記エミュレータレジスタアクセス回路１１を介してホストシステム７１によって読み出し可能とされる。
【００２６】
上記の構成において、ユーザプログラムにおける所望のタスク内にのみ着目したステップ動作を行う場合、ホストシステム７１からエミュレータレジスタアクセス回路１１を介してタスクアドレスレジスタ１３に所望のタスク書き込み先アドレスを設定する。そして、マイクロプロセッサ２０において、デバッグ対象とされるユーザプログラムの実行が開始されると、アドレスバスのアドレス信号がアドレス比較回路１５に伝達され、ステータス信号がライト検出回路１６の伝達される。マイクロプロセッサ２０から伝達されたアドレス信号と、タスクアドレスレジスタ１３から出力されたアドレス信号とが一致し、且つ、上記ステータス信号がライト状態のときに、アンドゲート１４の出力信号がハイレベルになる。それに同期してマイクロプロセッサ２０のデータ出力（タスクＩＤ情報）がタスクＩＤレジスタ１７に書き込まれる。このタスクＩＤレジスタ１７の保持情報は、エミュレータレジスタアクセス回路１１を介してホストシステム７１に伝達され、ホストシステム７１においては、伝達されたタスクＩＤ情報を用いて所定タスクのみのステップ制御が行われる。
【００２７】
図２には、ホストシステム７１で実行されるタスクステップ制御の一例が示される。
【００２８】
このタスクステップ制御は、デバッグ情報を持つタスクから開始され（Ｓ１）、スタート時点のタスクＩＤ情報が取得される。上記デバッグ情報とはコンパイラ（アセンブラ）がユーザプログラムのデバッグのために生成する情報とされる。尚、ステップ動作は高速性が要求されるため、タスクのデバッグ時には、ユーザプログラムであるタスクのみにデバッグ情報を生成し、リアルタイムオペレーティングの部分にはデバッグ情報を生成しないようにするのが望ましい。
【００２９】
次に、分岐の調査が行われる（Ｓ２）。この調査では、次に実行される命令が分岐か否かの判定が行われる。この判定において、次に実行される命令が分岐であると判断された場合には、リアルタイムオペレーティングシステム又は別のタスク種別への関数への分岐の可能性があることから、タスク種別判定付きのステップ動作に遷移する（Ｓ３）。このステップ動作は、タスク種別が一致するまで繰り返し行われ、タスク種別が一致した時点で終了される（Ｓ５）。また、上記の判定において、次に実行される命令が分岐ではないと判断された場合には、通常ステップ動作へ遷移され、１ステップ動作のみ行われた後に終了される（Ｓ４，Ｓ５）。
【００３０】
上記例によれば、以下の作用効果を得ることができる。
【００３１】
（１）ユーザプログラムのデバッグにおいて、タスク種別を取得することにより所望のタスクについてのデバッグを行うことができる。例えば図３及び図４に示されるように、タスク１からリアルタイムオペーティングシステムに遷移した後に、上記タスク１とは異なるタスク２に遷移され、さらにそこからリアルタイムオペーティングシステムに遷移した後に、再びタスク１に遷移するようなユーザプログラムにおいて、タスク１のみのデバッグを行いたいにもかかわらず、リアルタイムオペーティングシステムやタスク２においてステップ動作が停止された場合には、タスク１について実線３１で示される部分についてはデバッグが可能とされるものの、実線３２で示される部分についてのデバッグを行うことができない。これに対して上記の例によれば、タスク検出回路１２においてタスク検出が行われ、その検出結果に基づいて所定タスクのみのステップ制御が行われることにより、図４における実線３１で示される部分のみならず、実線３２で示される部分についてのデバッグが可能になる。
【００３２】
（２）ホストシステム７１によってタスクＩＤ情報の書き込みが可能とされるタスクＩＤレジスタ１３と、このタスクＩＤレジスタ１３から出力されたアドレス信号とマイクロプロセッサ２０から出力されるアドレス信号とを比較するアドレス比較回路１５と、マイクロプロセッサ２０のステータス信号からライト状態を検出するライト検出回路１６と、上記アドレス比較回路１５での比較結果と上記ライト検出回路１６での検出結果とに基づいてタスクＩＤを保持するタスクＩＤレジスタ１７とを設けることで、上記タスク検出回路１２を容易に構成することができる。
【００３３】
図５には、本発明にかかるエミュレータの別の構成例が示される。
【００３４】
図５に示されるエミュレータ７０が、図１に示されるのと大きく異なるのは、チェックＩＤレジスタ２１、ＩＤ比較回路２２、タスク状態信号生成回路２３、エミュレーション条件検出回路５４、パフォーマンス測定回路５１、トレース回路５２、及びブレーク回路５３を備えている点である。
【００３５】
チェックＩＤレジスタ２１には、観測対象とされる複数のタスクＩＤ情報が、エミュレータレジスタアクセス回路１１を介してホストシステム７１によって書き込まれる。ＩＤ比較回路２２は、上記チェックＩＤレジスタ２１に記憶された複数のタスクＩＤと、タスクＩＤレジスタ１７に記憶されているタスクＩＤ情報との比較を行う。この比較において一致したタスクＩＤ情報がタスク状態信号生成回路２３に伝達される。このタスク状態信号生成回路２３は、上記ＩＤ比較回路２２から伝達されたタスクＩＤ情報に基づいてタスク状態信号２４を生成する。このタスク状態信号２４はエミュレーション条件検出回路５４に伝達される。
【００３６】
エミュレーション条件検出回路５４は、伝達されたタスク状態信号２４の値をエミュレーション条件のひとつとして検出する。パフォーマンス測定回路５１は性能測定を行う。トレース回路５２は、ユーザプログラムの実行状態をリアルタイムでトレースする。ブレーク回路５３は、所望のブレーク条件でユーザプログラムの実行を停止する。パフォーマンス測定回路５１、トレース回路５２、及びブレーク回路５３においては、それぞれ上記エミュレーション条件検出回路５４で検出されたエミュレーション条件、すなわちタスク種別（タスクＩＤ）を条件として、パフォーマンス測定、リアルタイムトレース、及びブレーク処理が行われる。
【００３７】
このように図５に示される構成によれば、タスク種別（タスクＩＤ）をエミュレーション条件とすることにより、ユーザリソースを使わずに、タスク種別のステップ動作に加えて、タスク種別のパフォーマンス測定結果、タスク種別のリアルタイムトレース結果、タスク種別のブレーク結果を得ることができるため、デバッグ効率の向上を図ることができる。
【００３８】
図６には、デバッグ機能を備えたマイクロプロセッサ６０を含むエミュレータが示される。
【００３９】
このマイクロプロセッサ６０は、バッファ４４、タスクＩＤ専用レジスタデコード回路４５、タスクＩＤ専用レジスタ４７、及びタスク検出回路６１を含んで、公知の半導体集積回路製造技術により例えばシリコン基板などのひとつの半導体基板に形成される。タスクＩＤ専用デコード回路４５は、ＣＰＵ（中央処理装置）５０からのアドレス信号及びステータス信号をデコードすることにより、タスクＩＤ専用レジスタ４７へのタスクＩＤ情報の書き込み制御信号ＣＯＮＴ１、及び上記タスクＩＤ専用レジスタ４７からのタスクＩＤ情報の読み出し制御信号ＣＯＮＴ２を形成する。タスクＩＤ専用レジスタ４７は、ＣＰＵ５０から出力されたタスクＩＤ情報を上記書き込み制御信号ＣＯＮＴ１に同期して記憶する。バッファ４４は、上記タスクＩＤ専用レジスタから出力されたタスクＩＤ情報をタスクＩＤ情報の読み出し制御信号ＣＯＮＴ２に同期してＣＰＵ５０に供給する。このタスクＩＤ情報は必要に応じて、図示しないメモリのワーク領域などに保存される。タスク検出回路６１は、チェックＩＤレジスタ４１、ＩＤ比較回路４２、及びタスク状態信号生成回路４３を含む。チェックＩＤレジスタ４１には、観測対象とされる複数のタスクＩＤ情報が、エミュレータレジスタアクセス回路１１を介してホストシステム７１によって書き込まれる。ＩＤ比較回路４２は、上記チェックＩＤレジスタ４１に記憶された複数のタスクＩＤと、タスクＩＤ専用レジスタ４７に記憶されているタスクＩＤ情報との比較を行う。この比較において一致したタスクＩＤ情報がタスク状態信号生成回路４３に伝達される。このタスク状態信号生成回路４３は、上記ＩＤ比較回路４２から伝達されたタスクＩＤ情報に基づいてタスク状態信号２４を生成する。このタスク状態信号２４はエミュレーション条件検出回路５４に伝達される。
【００４０】
このようにデバッグ機能を備えたマイクロプロセッサ６０を用いても、エミュレーション条件検出回路５４において、伝達されたタスク状態信号２４の値をエミュレーション条件のひとつとして検出することができる。また、デバッグ機能を備えたマイクロプロセッサ６０を用いる場合には、バッファ４４、タスクＩＤ専用レジスタデコード回路４５、タスクＩＤ専用レジスタ４７、及びタスク検出回路６１がチップに内蔵されるため、マイクロプロセッサ６０の周辺回路の簡素化を図ることができる。尚、図６に示されるエミュレータ７０においても、図５に示されるのと同様に、パフォーマンス測定回路５１、トレース回路５２、及びブレーク回路５３を設けることができる。
【００４１】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４２】
例えば、図１及び図５に示されるタスク検出回路１２をマイクロプロセッサ２０に内蔵することにより、当該マイクロプロセッサ２０にデバッグ機能を持たせるようにしても良い。
【００４３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるエミュレータに適用した場合について説明したが、本発明はそれに限定されるものではなく、マイクロプロセッサ単体、若しくはそれを含むシステムに広く適用することができる。
【００４４】
本発明は、ユーザプログラムの実行を条件に適用することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明にかかるエミュレータの構成例ブロック図である。
【図２】上記エミュレータに結合されたホストシステムで実行されるタスクステップ制御の説明図である。
【図３】ユーザプログラムにおけるタスク遷移の説明図である。
【図４】ユーザプログラムにおけるタスク遷移の別の説明図である。
【図５】本発明にかかるエミュレータの別の構成例ブロック図である。
【図６】本発明にかかるエミュレータの別の構成例ブロック図である。
【符号の説明】
【００４６】
１１  エミュレータレジスタアクセス回路
１２，６１  タスク検出回路
１３  タスクアドレスレジスタ
１４  アンドゲート
１５  アドレス比較回路
１６  ライト検出回路
１７  タスクＩＤレジスタ
１９  メモリ
２０，６０  マイクロプロセッサ
４１  チェックＩＤレジスタ
４２  ＩＤ比較回路
４３  タスク状態信号生成回路
４４  バッファ
４５  タスクＩＤ専用デコード回路
４７  タスクＩＤ専用レジスタ
５０  ＣＰＵ
５１  パフォーマンス回路
５２  トレース回路
５３  ブレーク回路
５４  エミュレーション条件検出回路
６１  タスク検出回路
７０  エミュレータ
７１  ホストシステム
【図１】
2005250821.tif 000003
【図２】
2005250821.tif 000004
【図３】
2005250821.tif 000005
【図４】
2005250821.tif 000006
【図５】
2005250821.tif 000007
【図６】
2005250821.tif 000008