(57)【要約】【課題】  スイッチングレギュレータ起動直後のＣＰＵのリセットや、誤動作を回避することを課題とする。【解決手段】  出力端子にスイッチングレギュレータ１からの電圧とＶＲ２からの電圧とを切り替えて電圧を与える装置において、スイッチングレギュレータ１は、Ｖｄｄと出力端子の間に第１のスイッチング素子１１とインダクタＬ１が直列に接続され、第１のスイッチング素子１１とインダクタＬ１の交点と接地間に、同期整流用の第２のスイッチング素子１２が接続されるとともに、第１のスイッチング素子１１を駆動する駆動回路１３と、第２のスイッチング素子１２を駆動する駆動回路１４と、２つの駆動回路を制御する制御回路２０と、を備え、制御回路２０は、駆動回路への制御信号を出力し、制御信号に基づき、スイッチングレギュレータ１を起動する場合に、第１のスイッチング素子１１がオンするまで第２のスイッチング素子１２をオフ状態に保つ。【選択図】  図２
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【特許請求の範囲】
【請求項１】
出力端子に２つの系統から切り替えて直流電圧を与える直流電源供給装置において、少なくとも１つの系統は、入力電圧が与えられる入力端子と出力端子の間に第１のスイッチング素子とインダクタを直列に接続し、前記第１のスイッチング素子と前記インダクタの交点と接地間に、同期整流用の第２のスイッチング素子を接続し、前記第１のスイッチング素子のオン期間に前記インダクタに蓄えたエネルギーを、オフ期間に前記同期整流用の第２のスイッチング素子を介して放出することで、前記入力電圧を所定の電圧に変換して出力するスイッチングレギュレータで構成され、前記スイッチングレギュレータの起動時に、前記第１のスイッチング素子がオンするまで前記第２のスイッチング素子をオフ状態に保つように制御することを特徴とする直流電源供給装置。
【請求項２】
前記第１のスイッチング素子を駆動する第１の駆動回路と、前記第２のスイッチング素子を駆動する第２の駆動回路と、前記第１、第２の駆動回路を制御する制御手段と、前記制御手段は、前記第１、第２の駆動回路への制御信号を出力し、この制御信号に基づき、スイッチングレギュレータを起動する場合に、前記第１のスイッチング素子がオンするまで前記第２のスイッチング素子をオフ状態に保つように制御することを特徴とする請求項１に記載の直流電源供給装置。
【請求項３】
前記制御手段は、スリープ信号に応じてスイッチングレギュレータの起動又は停止を行う制御信号を出力することを特徴とする請求項２に記載の直流電源供給装置。
【請求項４】
前記制御信号を、ラッチ部を介して前記第１、第２の駆動回路へ与えることを特徴とする請求項２又は３に記載の直流電源供給装置。
【請求項５】
前記制御信号は、前記ラッチ部を介して、前記第２のスイッチング素子の制御電極に印加され、前記ラッチ部は、前記制御信号が前記スイッチングレギュレータを停止状態にする信号をラッチし、前記第２のスイッチング素子をオフ状態に保つように働き、前記第１のスイッチング素子がオンする信号によって前記ラッチ回路を解除することを特徴とする請求項４に記載の直流電源供給装置。
【請求項６】
前記ラッチ部を解除するための前記第１のスイッチング素子をオンする信号は、前記第１のスイッチング素子のゲート信号であることを特徴とする請求項５に記載の直流電源供給装置。降圧型スイッチングレギュレータ。
【請求項７】
出力電圧に比例した電圧を出力する第１の手段と、スリープ期間中は前記第１の手段に流れる電流を遮断する第３のスイッチング素子と、基準電圧を生成する基準電圧生成手段と、出力電圧に比例した電圧と基準電圧との電圧差を増幅する演算増幅回路と、前記スイッチングレギュレータのスイッチングを行うための発振回路と、演算増幅回路の出力電圧と発振回路の電圧を比較し、方形波を出力するコンパレータと、スリープ信号に応じてスイッチンレギュレータの起動又は停止を行う制御信号を出力する制御回路と、を備え、前記コンパレータからの出力と制御回路からの制御信号を第１の駆動回路へ与え、前記コンパレータからの出力と制御回路からの制御信号を前記ラッチ部でラッチした信号を第２の駆動回路へ与えることを特徴とする請求項２ないし６のいずれかに記載の直流電源供給装置。
【請求項８】
前記ラッチ部は、前記第１のスイッチング素子のゲート信号と前記制御信号が入力されるノア回路と、このノア回路の出力が与えられるラッチ回路と、ラッチ回路からの信号が入力されるインバータと、このインバータの出力と前記制御信号が入力されるノア回路で構成されていることを特徴とする請求項７に記載の直流電源供給装置。
【請求項９】
前記ラッチ回路は、２つのノア回路で構成されていることを特徴とする請求項８に記載の直流電源供給装置。
【請求項１０】
前記ラッチ回路は、Ｄフリップフロップで構成されていることを特徴とする請求項８に記載の直流電源供給装置。
【請求項１１】
出力端子に２つの系統から切り替えて直流電圧を与える直流電源供給装置の駆動方法において、少なくとも１つの系統は、入力電圧が与えられる入力端子と出力端子の間に第１のスイッチング素子とインダクタを直列に接続し、前記第１のスイッチング素子と前記インダクタの交点と接地間に、同期整流用の第２のスイッチング素子を接続したスイッチングレギュレータで構成され、前記スイッチングレギュレータの起動時に、前記第１のスイッチング素子がオンするまで前記第２のスイッチング素子をオフ状態に保つように制御して駆動することを特徴とする直流電源供給装置の駆動方法。
【請求項１２】
出力端子にスイッチングレギュレータからの電圧とシリーズレギュレータからの電圧とを切り替えて直流電圧を与える直流電源供給装置に用いられる半導体集積回路装置おいて、第１のスイッチング素子と、前記第１のスイッチング素子と接地間に設けられる同期整流用の第２のスイッチング素子と、前記第１のスイッチング素子を駆動する第１の駆動回路と、前記第２のスイッチング素子を駆動する第２の駆動回路と、前記第１、第２の駆動回路を制御する制御手段と、を備えるスイッチングレギュレータのＤＣ−ＤＣコンバータ部と、前記シリーズレギュレータと、を半導体集積回路装置に搭載し、前記制御手段は、前記スイッチングレギュレータの起動時に、前記第１のスイッチング素子がオンするまで前記第２のスイッチング素子をオフ状態に保つように制御することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子機器などの電源用に用いられる直流電源供給装置に係り、降圧型スイッチングレギュレータとシリーズレギュレータを切り替えて動作させる直流電源供給装置に関するものである。詳しくは、スイッチングレギュレータのスイッチング周期と非同期で入力されるスリープ信号によってスイッチングレギュレータの動作を停止状態から起動状態にする際に、スリープ信号をスイッチング周期に同期させることによって過大電流やオーバーシュート電圧の発生を防止することが出来る降圧型スイッチングレギュレータを用いた直流電源供給装置に関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラなど、電池を電源とした携帯機器の電源回路としては、高効率でしかも小型化が可能な、インダクタを用いた非絶縁型の降圧型スイッチングレギュレータ（以下、スイッチングレギュレータという。）が広く用いられている。
【０００３】
しかし、スイッチングレギュレータは、定格負荷においては高効率であるが、スイッチングレギュレータ自体の消費電流は比較的多いため、機器が待機状態、あるいは、スリープモードなどの低消費電流動作の場合は、著しく効率を低下させてしまう。そのため、待機状態やスリープモードの場合は、スイッチングレギュレータの動作を停止して、電池の電圧を直接機器の回路に供給したり、低消費電流で動作するシリーズレギュレータに切り換えたりしていた。電源を供給する負荷の大きさ等に応じてスイッチングレギュレータとシリーズレギュレータを切り替えて作動させ、消費電力の低減を図った直流安定化電源装置が提案されている（例えば、特許文献１参照）。
【０００４】
待機状態やスリープモードの場合は、スイッチングレギュレータの動作を停止し、低消費電流で動作するシリーズレギュレータに切り換える直流電源供給装置を図５に示す。図５は、負荷の大きさに等に応じて、スイッチングレギュレータ１と、低消費電流で動作するシリーズレギュレータ２にとを切り換えて動作させる従来の直流電源供給装置を示す回路図である。図６は図５に示すスイッチングレギュレータの回路の動作を示すタイミングチャートである。
【０００５】
スイッチングレギュレータ１のＤＣ−ＤＣコンバータ１０の端子ＬＸと出力端子Ｖｏｕｔとの間には、インダクタ（Ｌ１）が接続され、出力端子Ｖｏｕｔと接地（ＧＮＤ）との間にはコンデンサ（Ｃ１）がそれぞれ接続されている。出力端子Ｖｏｕｔから負荷に電力が与えられる。また、シリーズレギュレータ２の出力ＶＲｏｕｔから負荷に電力が与えられる。インダクタ（Ｌ１）とコンデンサ（Ｃ１）は平滑回路を構成し、また、コンデンサＣ１はシリーズレギュレータ２の出力電圧ＶＲｏｕｔを安定させる働きもする。図示はしないが、ＤＣ−ＤＣコンバータ１０の電源端子ＶｄｄとＧＮＤとの間には直流電源が接続されている。又、シリーズレギュレータ２の電源端子ＶｄｄとＧＮＤとの間にも同様に直流電源が接続されている。そして、図示しない、負荷のとなる機器本体より、機器が待機状態、あるいは、スリープモードなどの低消費電流動作の場合に、スイッチングレギュレータ１とシリーズレギュレータ２を切り替えて作動させるように制御される。
【０００６】
スイッチングレギュレータ１は、入力端子（電源電圧Ｖｄｄ）が与えられる第１のスイッチング素子１１、同期整流用の第２のスイッチング素子１２、インダクタ（Ｌ１）、コンデンサ（Ｃ１）、第１のスイッチング素子１１をドライブするためのＰｃｈドライブ回路１３、第２のスイッチング素子１２をドライブするためのＮｃｈドライブ回路１４を備える。
【０００７】
Ｐｃｈドライブ回路１３は、３入力ノア回路（ＮＯＲ）１３ａ、インバータ（ＩＮＶ）１３ｂと、で構成されている。
【０００８】
Ｎｃｈドライブ回路１４は、３入力ナンド回路（ＮＡＮＤ）１４ａ、インバータ（ＩＮＶ）１４ｂと、で構成されている。
【０００９】
さらに、このスイッチングレギュレータ１は、出力電圧（Ｖｏｕｔ）に比例した電圧を出力する２つの直列抵抗（Ｒ１）と（Ｒ２）、スリープ期間中は前記抵抗に流れる電流を遮断する第３のスイッチング素子２１、基準電圧（Ｖｒｅｆ）を生成するデジタル−アナログコンバータ（ＤＡＣ）１６、出力電圧（Ｖｏｕｔ）に比例した電圧（Ａ）と基準電圧（Ｖｒｅｆ）との電圧差を増幅する演算増幅回路（ＡＭＰ）１７、三角波を出力する発振回路（ＯＳＣ）１５、演算増幅回路（ＡＭＰ）１７の出力電圧と三角波電圧を比較し、方形波を出力するコンパレータ（ＣＭＰ）１８、図示しない機器本体より与えられるスリープ信号（ＳＰＬｂ）を入力して、スイッチングレギュレータ１の起動と停止を制御する制御信号を出力する制御回路２０と、を備える。
【００１０】
３入力ノア回路（ＮＯＲ）１３ａ、３入力ナンド回路（ＮＡＮＤ）１４ａには、コンパレータ（ＣＭＰ）１８の出力、制御回路２０からの第２の起動信号（ＤＲＶ）がそれぞれ与えられる。さらに、３入力ノア回路（ＮＯＲ）１３ａには、第２のスイッチング素子１２のゲートに与える電圧（ＮＬＳ）が供給される。また、入力ナンド回路（ＮＡＮＤ）１４ａには、第１のスイッチング素子１１のゲートに与える電圧（ＰＨＳ）が供給される。
【００１１】
そして、Ｐｃｈドライブ回路１３、Ｎｃｈドライブ回路１４は、コンパレータ（ＣＭＰ）１８の出力と制御信号（ＤＲＶ）を入力して、第１のスイッチング素子１１と第２のスイッチング素子１２のオン／オフ制御を行う。
【００１２】
上記したように、上記スイッチングレギュレータ１が停止中に、負荷に電力を供給するためのシリーズレギュレータ（ＶＲ２）を備え、シリーズレギュレータ（ＶＲ）２の出力端子（Ｖｒｏｕｔ）はスイッチングレギュレータ１の出力端子（Ｖｏｕｔ）に接続されている。
【００１３】
次に、図５の回路動作について、図６のタイミングチャートを参照しながら説明を行う。
【００１４】
区間（１）のスリープ信号（ＳＬＰｂ）がローレベルの期間、即ち、スリープ期間は、制御回路２０は、チップイネーブル信号として与えられる第１の起動信号（ＡＮＡ）と第２の起動信号（ＤＲＶ）を共にハイレベルにしている。第１の起動信号（ＡＮＡ）は、デジタル−アナログコンバータ（ＤＡＣ）１６と発振回路（ＯＳＣ）１５のチップイネーブル端子（ＣＥ）に接続されている。第１の起動信号（ＡＮＡ）がハイレベルの間は、両回路１５、１６とも動作を停止しており、デジタル−アナログコンバータ（ＤＡＣ）１６は０Ｖを出力し、発振回路（ＯＳＣ）１５は電源電圧（Ｖｄｄ）を出力している。
【００１５】
区間（２）で、スリープ信号（ＳＰＬｂ）がハイレベル、即ち、スリープモードを解除し、定格モード動作になると、制御回路２０は、直ぐに、第１の起動信号（ＡＮＡ）をローレベルにする。第１の起動信号（ＡＮＡ）がローレベルになると、デジタル−アナログコンバータ（ＤＡＣ）１６は、基準電圧（Ｖｒｅｆ）を発生する。また、発振回路（ＯＳＣ）１５は三角波を出力する。
【００１６】
制御回路２０は、発振回路（ＯＳＣ）１５からの三角波を受け取り、制御回路２０内で、三角波に同期した同期信号（ＳＥＴｂ）が生成される。スリープ解除後の最初に生成された同期信号（ＳＥＴｂ）の立下りに同期して、第２の起動信号（ＤＲＶ）がローレベルになり、区間（３）に入る。
【００１７】
区間（１）、（２）の、第２の起動信号（ＤＲＶ）がハイレベルの期間は、この信号が３入力ノア回路（ＮＯＲ）１３ａ、インバータ（ＩＮＶ）１３ｂを介して、第１のスイッチング素子１１のゲート電圧（ＰＨＳ）をハイレベルに保ち、第１のスイッチング素子１１をオフにする。さらに、インバータ（ＩＮＶ）１９、３入力ナンド回路（ＮＡＮＤ）１４ａ、インバータ（ＩＮＶ）１４ｂを介して第２のスイッチング素子１２のゲート電圧（ＮＬＳ）をローレベルに保ち、第２のスイッチング素子１２をオフにしているので、スイッチングレギュレータ１は停止状態である。
【００１８】
区間（３）で、第２の起動信号（ＤＲＶ）がローレベルになると、３入力ノア回路（ＮＯＲ）１３ａと３入力ナンド回路（ＮＡＮＤ）１４ａが共に開いた状態になる。両３入力ノア回路（ＮＯＲ）１３ａと３入力ナンド回路（ＮＡＮＤ）１４ａの入力には、コンパレータ（ＣＭＰ）１８の出力が接続されているので、コンパレータ（ＣＭＰ）１８から出力される方形波は、両３入力ノア回路（ＮＯＲ）１３ａと３入力ナンド回路（ＮＡＮＤ）１４ａを通って、第１のスイッチング素子１１のゲート（ＰＨＳ）と第２のスイッチング素子１２のゲート（ＮＬＳ）に印加され、スイッチングレギュレータ１は動作を開始する。
【特許文献１】特開２００３−２１６２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、スイッチングレギュレータ１が停止中は、シリーズレギュレータ（ＶＲ）２の出力電圧（ＶＲｏｕｔ）が、出力端子（Ｖｏｕｔ）に印加されている。さらに、第３のスイッチング素子２１はオフしているため、演算増幅回路（ＡＭＰ）１７の反転入力電圧（Ａ）は、シリーズレギュレータ（ＶＲ）２の出力電圧（ＶＲｏｕｔ）と等しくなっており、デジタル−アナログコンバータ（ＤＡＣ）１６から出力される基準電圧（Ｖｒｅｆ）より高い電圧になっている。
【００２０】
第２の起動信号（ＤＲＶ）がローレベルに変化し、この信号がインバータ（ＩＮＶ）１９を介して第３のスイッチング素子２１のゲートに印加され、第３のスイッチング素子２１をオンにして、抵抗（Ｒ２）の一端をＧＮＤに接続し、演算増幅回路（ＡＭＰ）１７の反転入力電圧（Ａ）を引き下げる。しかし、第２の起動信号（ＤＲＶ）がローレベルに変化した直後は、演算増幅回路（ＡＭＰ）１７の反転入力電圧（Ａ）が基準電圧（Ｖｒｅｆ）より高い電圧になっているので、演算増幅回路（ＡＭＰ）１７の出力はまだローレベルのままである。この結果コンパレータ（ＣＭＰ）１８の出力はハイレベルとなる。
【００２１】
第２の起動信号（ＤＲＶ）がローレベルになっているので、３入力ノア回路（ＮＯＲ）１３ａと３入力ナンド回路（ＮＡＮＤ）１４ａは開いている。この状態で、コンパレータ（ＣＭＰ）１８の出力がハイレベルだと、第１のスイッチング素子１１のゲート電圧（ＰＨＳ）はハイレベルのままであるが、３入力ノア回路（ＮＯＲ）１３ａの３入力ともハイレベルとなって第２のスイッチング素子１２のゲート電圧（ＮＬＳ）をローレベルからハイレベルに変化させてしまう。
【００２２】
この結果、第２のスイッチング素子１２はオンとなり、出力端子（Ｖｏｕｔ）をインダクタ（Ｌ１）を介してショートするため、出力端子（Ｖｏｕｔ）の電圧は急速に低下する。このため、出力端子（Ｖｏｕｔ）に接続されている負荷機器のＣＰＵなどのデバイスをリセットしてしまうという問題があった。
【００２３】
この発明は、上記した従来の問題点を解消するためになされたものにして、スイッチングレギュレータ起動直後のＣＰＵのリセットや、誤動作を回避することをその課題とする。
【課題を解決するための手段】
【００２４】
この発明は、出力端子に２つの系統から切り替えて直流電圧を与える直流電源供給装置において、少なくとも１つの系統は、入力電圧が与えられる入力端子と出力端子の間に第１のスイッチング素子とインダクタを直列に接続し、前記第１のスイッチング素子と前記インダクタの交点と接地間に、同期整流用の第２のスイッチング素子を接続し、前記第１のスイッチング素子のオン期間に前記インダクタに蓄えたエネルギーを、オフ期間に前記同期整流用の第２のスイッチング素子を介して放出することで、前記入力電圧を所定の電圧に変換して出力するスイッチングレギュレータで構成され、前記スイッチングレギュレータの起動時に、前記第１のスイッチング素子がオンするまで前記第２のスイッチング素子をオフ状態に保つように制御することを特徴とする。
【００２５】
また、この発明は、前記第１のスイッチング素子を駆動する第１の駆動回路と、前記第２のスイッチング素子を駆動する第２の駆動回路と、前記第１、第２の駆動回路を制御する制御手段と、前記制御手段は、前記第１、第２の駆動回路への制御信号を出力し、この制御信号に基づき、スイッチングレギュレータを起動する場合に、前記第１のスイッチング素子がオンするまで前記第２のスイッチング素子をオフ状態に保つように制御するように構成できる。
【００２６】
前記制御手段は、スリープ信号に応じてスイッチングレギュレータの起動又は停止を行う制御信号を出力するように構成できる。
【００２７】
上記のように構成することで、スイッチングレギュレータを起動する場合は、前記第１のスイッチング素子がオンするまで前記第２のスイッチング素子をオフ状態に保つようにしたので、スイッチングレギュレータが正常な動作を開始する前に前記第２のスイッチング素子がオンして出力電圧を低下させてしまうことは無くなる。
【００２８】
又、この発明は、前記制御信号を、ラッチ部を介して前記第１、第２の駆動回路へ与えるように構成すればよい。
【００２９】
前記制御信号は、前記ラッチ部を介して、前記第２のスイッチング素子の制御電極に印加され、前記ラッチ部は、前記制御信号が前記スイッチングレギュレータを停止状態にする信号をラッチし、前記第２のスイッチング素子をオフ状態に保つように働き、前記第１のスイッチング素子がオンする信号によって前記ラッチ回路を解除するように構成できる。
【００３０】
前記ラッチ部を解除するための前記第１のスイッチング素子をオンする信号は、前記第１のスイッチング素子のゲート信号を用いればよい。
【００３１】
又、この発明は、出力電圧に比例した電圧を出力する第１の手段と、スリープ期間中は前記第１の手段に流れる電流を遮断する第３のスイッチング素子と、基準電圧を生成する基準電圧生成手段と、出力電圧に比例した電圧と基準電圧との電圧差を増幅する演算増幅回路と、前記スイッチングレギュレータのスイッチングを行うための発振回路と、演算増幅回路の出力電圧と発振回路の電圧を比較し、方形波を出力するコンパレータと、スリープ信号に応じてスイッチンレギュレータの起動又は停止を行う制御信号を出力する制御回路と、を備え、前記コンパレータからの出力と制御回路からの制御信号を第１の駆動回路へ与え、前記コンパレータからの出力と制御回路からの制御信号を前記ラッチ部でラッチした信号を第２の駆動回路へ与えるように構成することができる。
【００３２】
前記ラッチ部は、前記第１のスイッチング素子のゲート信号と前記制御信号が入力されるノア回路と、このノア回路の出力が与えられるラッチ回路と、ラッチ回路からの信号が入力されるインバータと、このインバータの出力と前記制御信号が入力されるノア回路で構成することができる。
【００３３】
前記ラッチ回路は、２つのノア回路またはＤフリップフロップで構成することができる。
【００３４】
また、この発明は、出力端子に２つの系統から切り替えて直流電圧を与える直流電源供給装置の駆動方法において、少なくとも１つの系統は、入力電圧が与えられる入力端子と出力端子の間に第１のスイッチング素子とインダクタを直列に接続し、前記第１のスイッチング素子と前記インダクタの交点と接地間に、同期整流用の第２のスイッチング素子を接続したスイッチングレギュレータで構成され、前記スイッチングレギュレータの起動時に、前記第１のスイッチング素子がオンするまで前記第２のスイッチング素子をオフ状態に保つように制御して駆動することを特徴とする。
【００３５】
又、この発明は、出力端子にスイッチングレギュレータからの電圧とシリーズレギュレータからの電圧とを切り替えて直流電圧を与える直流電源供給装置に用いられる半導体集積回路装置おいて、第１のスイッチング素子と、前記第１のスイッチング素子と接地間に設けられる同期整流用の第２のスイッチング素子と、前記第１のスイッチング素子を駆動する第１の駆動回路と、前記第２のスイッチング素子を駆動する第２の駆動回路と、前記第１、第２の駆動回路を制御する制御手段と、を備えるスイッチングレギュレータのＤＣ−ＤＣコンバータ部と、前記シリーズレギュレータと、を半導体集積回路装置に搭載し、前記制御手段は、前記スイッチングレギュレータの起動時に、前記第１のスイッチング素子がオンするまで前記第２のスイッチング素子をオフ状態に保つように制御することを特徴とする。
【発明の効果】
【００３６】
本発明によれば、スイッチングレギュレータ起動時に、最初に第１のスイッチング素子がオンするまでは、同期整流用の第２のスイッチング素子がオンしないようにしたため、起動直後に出力電圧を低下させることが無く、出力電圧低下に伴なって発生していたＣＰＵのリセットや、誤動作を回避することが出来る。
【発明を実施するための最良の形態】
【００３７】
以下、この発明の実施形態につき図１に従い説明する。図１は、この発明の実施形態にかかる待機状態やスリープモードの場合は、スイッチングレギュレータの動作を停止し、低消費電流で動作するシリーズレギュレータに切り換える直流電源供給装置を示す回路図である。尚、従来例と同一部分には、同一符号を付し、説明の重複を避けるためにその説明を割愛する。
【００３８】
図１に示すように、この発明は、出力端子Ｖｏｕｔに２つの系統から電圧が負荷の大きさ等により切り替えられて与えられる。この実施例では、１つの系統は、スイッチングレギュレータ１であり、あと１つの系統は、シリーズレギュレータ２で構成している。
【００３９】
降圧型スイッチングレギュレータ１のＤＣ−ＤＣコンバータ１０の入力端子（電源電圧Ｖｄｄが与えられる端子部）と出力端子Ｖｏｕｔの間にＰｃｈＭＯＳで構成される第１のスイッチング素子１１とインダクタＬ１が直列に接続されている。そして、第１のスイッチング素子１１とインダクタＬ１の交点とＧＮＤ間に、同期整流用のＮｃｈＭＯＳで構成される第２のスイッチング素子１２が接続されている。
【００４０】
また、出力端子ＶｏｕｔとＧＮＤとの間にはコンデンサ（Ｃ１）が接続されている。出力端子Ｖｏｕｔから負荷に電力が与えられる。また、シリーズレギュレータ２の出力ＶＲｏｕｔからも負荷に電力が与えられる。インダクタ（Ｌ１）とコンデンサ（Ｃ１）は平滑回路を構成し、また、コンデンサＣ１はシリーズレギュレータ２の出力電圧ＶＲｏｕｔを安定させる働きもする。
【００４１】
スイッチングレギュレータ１は、第１のスイッチング素子１１をドライブするためのＰｃｈドライブ回路１３、第２のスイッチング素子１２をドライブするためのＮｃｈドライブ回路１４を備える。
【００４２】
Ｐｃｈドライブ回路１３は、３入力ノア回路（ＮＯＲ）１３ａ、インバータ（ＩＮＶ）１３ｂと、で構成されている。
【００４３】
Ｎｃｈドライブ回路１４は、３入力ナンド回路（ＮＡＮＤ）１４ａ、インバータ（ＩＮＶ）１４ｂと、で構成されている。
【００４４】
スイッチングレギュレータ１は、出力電圧（Ｖｏｕｔ）に比例した電圧を出力する２つの直列抵抗（Ｒ１）と（Ｒ２）、スリープ期間中は前記抵抗に流れる電流を遮断するＮｃｈＭＯＳからなる第３のスイッチング素子２１を備える。２つの直列抵抗（Ｒ１）と（Ｒ２）から出力電圧（Ｖｏｕｔ）に比例した電圧が演算増幅回路（ＡＭＰ）１７の一方に与えられる。演算増幅回路（ＡＭＰ）１７の他方には、基準電圧（Ｖｒｅｆ）を生成するデジタル−アナログコンバータ（ＤＡＣ）１６からの出力が与えられ、出力電圧（Ｖｏｕｔ）に比例した電圧（Ａ）と基準電圧（Ｖｒｅｆ）との電圧差を増幅して出力し、コンパレータ（ＣＭＰ）１８の一方に与える。コンパレータ（ＣＭＰ）１８は、三角波を出力する発振回路（ＯＳＣ）１５、演算増幅回路（ＡＭＰ）１７の出力電圧と三角波電圧を比較し、方形波を出力する。コンパレータ（ＣＭＰ）からの出力が、Ｐｃｈドライブ回路１３は、Ｎｃｈドライブ回路１４に与えられる。
【００４５】
制御回路２０は、スリープ信号（ＳＰＬｂ）を入力して、スイッチングレギュレータ１の起動と停止を制御する制御信号を出力する。Ｐｃｈドライブ回路１３、Ｎｃｈドライブ回路１４は、コンパレータ（ＣＭＰ）１８の出力と制御信号を入力して、第１のスイッチング素子１１と第２のスイッチング素子１２のオン／オフ制御を行う。
【００４６】
スイッチングレギュレータ１は、第１のスイッチング素子１１のオン期間にインダクタＬ１に蓄えたエネルギーを、オフ期間に同期整流用の第２のスイッチング素子１２を介して放出することで、入力電圧Ｖｄｄを所定の電圧に変換して出力する。
【００４７】
制御回路２０に入力されたスリープ信号（ＳＰＬｂ）によって、制御回路２０は、スイッチングレギュレータ１の起動および停止を行う制御信号（ＤＲＶ）を出力する。この発明は、前記制御信号（ＤＲＶ）によって、スイッチングレギュレータ１を起動する場合は、第１のスイッチング素子１１がオンするまで第２のスイッチング素子１２をオフ状態に保つよう構成するものである。このため、この実施形態では、Ｐｃｈドライブ回路１３からの出力をラッチ部３で保持し、Ｎｃｈドライブ回路１４を制御する。即ち、Ｐｃｈドライブ回路１３からの出力をノア回路（ＮＯＲ）３１に入力し、その出力をラッチ回路３ａでラッチし、ラッチ回路３ａの出力をインバータ（ＩＮＶ）３２を介してノア（ＮＯＲ）回路３３の一方に入力する。このノア（ＮＯＲ）回路３３の他方には制御信号（ＤＲＶ）からの信号が与えられる。そして、ノア（ＮＯＲ）回路３３の出力がＮｃｈドライブ回路１４の３入力ナンド回路（ＮＡＮＤ）１４ａに与えられる。
【００４８】
制御信号（ＤＲＶ）は、ラッチ部３を介して、第２のスイッチング素子１２の制御電極に印加され、ラッチ部３は、制御信号（ＤＲＶ）が前記降圧型スイッチングレギュレータ１を停止状態にする信号をラッチし、第２のスイッチング素子１２をオフ状態に保つように働く。そして、第１のスイッチング素子１１がオンする信号によってラッチ部３が解除される。
【００４９】
この結果、スイッチングレギュレータ１を起動する場合は、第１のスイッチング素子１１がオンするまで第２のスイッチング素子１２がオフ状態に保たれる。このため、スイッチングレギュレータ１が、正常な動作を開始する前に、第２のスイッチング素子１２がオンして出力電圧を低下させてしまうことは無い。
【００５０】
上記した図１に示す直流電源供給装置においては、ＤＣ−ＤＣコンバータ１０とシリーズレギュレータ２とを１つの半導体集積回路装置１００に搭載し、インダクタ（Ｌ１）とコンデンサ（Ｃ１）とを外付けの素子で構成することもできる。
【実施例１】
【００５１】
図２は、この発明の実施例１にかかる待機状態やスリープモードの場合は、スイッチングレギュレータの動作を停止し、低消費電流で動作するシリーズレギュレータに切り換える直流電源供給装置を示す回路図である。図３は、図２に示す装置のタイミングチャートである。尚、図１、並びに従来例と同一部分には、同一符号を付、説明の重複を避けるためにその説明を割愛する。
【００５２】
図５に示す回路との違いは、第２の起動信号（ＤＲＶ）と３入力ナンド回路（ＮＡＮＤ）の間に、ノア回路（ＮＯＲ）３１、ラッチ回路３ａを構成している２つのノア回路（ＮＯＲ）３４、、３５、インバータ（ＩＮＶ）３２、ノア回路（ＮＯＲ）３３で構成されているロジック回路からなるラッチ部３が挿入されている。即ち、この実施例１は、図１に示すラッチ回路３ａを２つのノア回路（ＮＯＲ）３４、３５で構成している。
【００５３】
ラッチ部３には、第２の起動信号（ＤＲＶ）と第１のスイッチング素子１１のゲート信号（ＰＨＳ）が入力され、ラッチ部３の出力は３入力ナンド回路（ＮＡＮＤ）１４ａの入力（図５に示す従来回路では第２の起動信号が接続されていた入力）に接続されている。
【００５４】
即ち、ノア回路（ＮＯＲ）３１の一方には、第１のスイッチング素子１１のゲート信号（ＰＨＳ）が入力され、他方にはノア回路（ＮＯＲ）３３の出力が与えられる。そして、このノア回路（ＮＯＲ）３１の出力がラッチ回路３ａを構成するノア回路（ＮＯＲ）３４の一方に与えられる。ラッチ回路３ａを構成する他のノア回路（ＮＯＲ）３５には、第２の起動信号（ＤＲＶ）が与えられ、他方にはノア回路（ＮＯＲ）３４の出力が与えられている。ノア回路（ＮＯＲ）３４の他方には、ノア回路（ＮＯＲ）３５の出力が与えられている。ノア回路（ＮＯＲ）３５の出力は、インバータ（ＩＮＶ）３２を介してノア回路（ＮＯＲ）３３の一方に与えられ、このノア回路（ＮＯＲ）３３の他方には、第２の起動信号（ＤＲＶ）が与えられる。
【００５５】
次に、図２の回路動作について図３のタイミングチャートを参照しながら説明を行う。
スリープ信号（ＳＬＰｂ）がローレベルの期間からハイレベルに変化して、第１の起動信号（ＡＮＡ）と第２の起動信号（ＤＲＶ）が出力される過程は従来技術で説明した内容と全く同じである。即ち、区間（１）のスリープ信号（ＳＬＰｂ）がローレベルの期間は、制御回路２０は第１の起動信号（ＡＮＡ）と第２の起動信号（ＤＲＶ）を共にハイレベルにしている。第１の起動信号（ＡＮＡ）がハイレベルの間は、両回路とも動作を停止しており、デジタル−アナログコンバータ（ＤＡＣ）１６は０Ｖを出力し、発振回路（ＯＳＣ）１５は電源電圧（Ｖｄｄ）を出力している。
【００５６】
区間（２）で、スリープ信号（ＳＰＬｂ）がハイレベルになると、制御回路２０は直ぐに第１の起動信号（ＡＮＡ）をローレベルにする。第１の起動信号（ＡＮＡ）がローレベルになると、デジタル−アナログコンバータ（ＤＡＣ）１６は、基準電圧（Ｖｒｅｆ）を発生する。また、発振回路（ＯＳＣ）１５は三角波を出力する。
【００５７】
制御回路２０内では、三角波に同期した同期信号（ＳＥＴｂ）が生成される。スリープ解除後の最初に生成された同期信号（ＳＥＴｂ）の立下りに同期して、第２の起動信号（ＤＲＶ）がローレベルになり、区間（３）に入る。
【００５８】
第２の起動信号（ＤＲＶ）がハイレベルの期間は、ノア回路（ＮＯＲ）３３を介して３入力ナンド回路（ＮＡＮＤ）１４ａの入力にローレベルの信号を印加するため、第２のスイッチング素子１１のゲート電圧（ＮＬＳ）はローレベルとなり、第２のスイッチング素子１１をオフ状態に保つ。また、インバータ（ＩＮＶ）２２を介して第３のスイッチング素子２１をオフにしている。
【００５９】
さらに、第２の起動信号（ＤＲＶ）はラッチ回路３ａを構成しているノア回路（ＮＯＲ）３５の一方の入力にも接続されているので、ノア回路（ＮＯＲ）３５の出力をローレベルにする。この信号はインバータ（ＩＮＶ）３２で反転され、ノア回路（ＮＯＲ）３３に入力されるため、ノア回路（ＮＯＲ）３３の出力をローレベルにする。
【００６０】
前記したように、ノア回路（ＮＯＲ）３３の出力がローレベルだと、第２のスイッチング素子１１をオフ状態に保つ。第２の起動信号（ＤＲＶ）がローレベルになっても、ラッチ回路３ａのノア回路（ＮＯＲ）３５の出力は、ローレベルを保持するので、第２のスイッチング素子１１をオフ状態に保つことになる。
【００６１】
そのため、従来技術で問題となった、第２の起動信号（ＤＲＶ）がローレベルになった直後に、第２のスイッチング素子１１がオンして、出力電圧（Ｖｏｕｔ）を低下させてしまうという不具合は解消される。
【００６２】
第２の起動信号（ＤＲＶ）がローレベルになり、インバータ（ＩＮＶ）２２を介して第３のスイッチング素子２１をオンにして、出力電圧検出抵抗（Ｒ２）の一端をＧＮＤに接続すると、演算増幅回路（ＡＭＰ）１７の反転入力電圧（Ａ）は低下する。通常、シリーズレギュレータ（ＶＲ）２の出力電圧（ＶＲｏｕｔ）はスイッチングレギュレータ１の出力電圧（Ｖｏｕｔ）より若干低目に設定しているので、演算増幅回路（ＡＭＰ）１７の反転入力電圧（Ａ）はデジタル−アナログコンバータ（ＤＡＣ）１６から出力される基準電圧（Ｖｒｅｆ）より低下する。
【００６３】
すると、演算増幅回路（ＡＭＰ）１７の出力はハイレベルとなり、コンパレータ（ＣＭＰ）１８の非反転入力端子に印加されている三角波電圧よりも高電圧となるので、コンパレータ（ＣＭＰ）１８の出力をローレベルにする。その結果、３入力ノア回路（ＮＯＲ）１３ａの入力は全て、ローレベルとなるので、３入力ノア回路（ＮＯＲ）１３ａの出力はハイレベルとなり、インバータ（ＩＮＶ）１３ｂで反転され、第１のスイッチング素子１１のゲート（ＰＨＳ）をローレベルにして、第１のスイッチング素子１１をオンにする。
【００６４】
第１のスイッチング素子１１のゲート（ＰＨＳ）は、ラッチ部３のノア回路（ＮＯＲ）３１の一方の入力に接続されている。また、ノア回路（ＮＯＲ）３１の他方の入力はノア回路（ＮＯＲ）３３の出力に接続されている。
【００６５】
前記したように、ノア回路（ＮＯＲ）３３の出力は、ラッチ回路３ａのノア回路（ＮＯＲ）３５の出力を受けてローレベルになっているので、第１のスイッチング素子１１のゲート（ＰＨＳ）がローレベルになると、ノア回路（ＮＯＲ）３１の出力はハイレベルとなる。この信号はラッチ回路３ａのノア回路（ＮＯＲ）３４の入力に印加されているので、ラッチ回路３ａの出力は反転し、ノア回路（ＮＯＲ）３４の出力がローレベル、ノア回路（ＮＯＲ）３５の出力がハイレベルとなる。ノア回路（ＮＯＲ）３５の出力はインバータ（ＩＮＶ）３２で反転され、ノア回路（ＮＯＲ）３３の一方の入力に印加される。ノア回路（ＮＯＲ）３３の他方の入力は、第２の起動信号（ＤＲＶ）が接続されているので、ノア回路（ＮＯＲ）３３の両入力はローレベルとなり、ノア回路（ＮＯＲ）３３の出力はハイレベルとなる。この信号は３入力ナンド回路（ＮＡＮＤ）１４ａのゲートを開くため、コンパレータ（ＣＭＰ）１８の出力から送られてくる方形波信号を通過させるようになり、スイッチングレギュレータ１は動作を開始する。
【００６６】
上記した図２に示す直流電源供給装置においても、ＤＣ−ＤＣコンバータ１０とシリーズレギュレータ２とを１つの半導体集積回路装置１００に搭載し、インダクタ（Ｌ１）とコンデンサ（Ｃ１）とを外付けの素子で構成することもできる。
【実施例２】
【００６７】
図４は、この発明の実施例２にかかる待機状態やスリープモードの場合は、スイッチングレギュレータの動作を停止し、低消費電流で動作するシリーズレギュレータに切り換える直流電源供給装置を示す回路図である。
【００６８】
図３に示す回路との違いは、ラッチ回路３ａをＤフリップフロップ３ｂで構成したものである。Ｄフリップフロップ３ｂのＤ端子には電源電位Ｖｄｄが与えられ、クロックＣｋにノア回路（ＮＯＲ）３１の出力が与えられる。また、Ｄフリップフロップ３ｂのリセット端子には、第２の制御信号（ＤＲＶ）が与えられる。ＤフリップフロップのＱ出力がインバータ（ＩＮＶ）３２に与えられる。
【００６９】
このようにラッチ回路をＤフリップフロップ３ｂで構成することで、ノア回路（ＮＯＲ）３３の出力がローレベルだと、第２のスイッチング素子１１をオフ状態に保つ。第２の起動信号（ＤＲＶ）がローレベルになっても、Ｄフリップフロップ３ｂのＱ出力は、ローレベルを保持するので、第２のスイッチング素子１１をオフ状態に保つことになる。
【００７０】
そのため、従来技術で問題となった、第２の起動信号（ＤＲＶ）がローレベルになった直後に、第２のスイッチング素子１１がオンして、出力電圧（Ｖｏｕｔ）を低下させてしまうという不具合は解消される。
【００７１】
前記したように、第２の起動信号（ＤＲＶ）がローレベルになった直後は、ノア回路（ＮＯＲ）３３の出力は、Ｄフリップフロップ３５ｂのＱ出力を受けてローレベルになっているので、第１のスイッチング素子１１のゲート（ＰＨＳ）がローレベルになると、ノア回路（ＮＯＲ）３１の出力はハイレベルとなる。この信号はＤフリップフロップ３５ｂのクロック端子Ｃｋの入力に印加されているので、Ｄフリップフロップ３５ｂのＱ出力は反転し、出力がハイレベルとなる。そして、Ｄフリップフロップ３ｂのＱ出力はインバータ（ＩＮＶ）３２で反転され、ノア回路（ＮＯＲ）３３の一方の入力に印加される。ノア回路（ＮＯＲ）３３の他方の入力は、第２の起動信号（ＤＲＶ）が接続されているので、ノア回路（ＮＯＲ）３３の両入力はローレベルとなり、ノア回路（ＮＯＲ）３３の出力はハイレベルとなる。この信号は３入力ナンド回路（ＮＡＮＤ）１４ａのゲートを開くため、コンパレータ（ＣＭＰ）１８の出力から送られてくる方形波信号を通過させるようになり、スイッチングレギュレータ１は動作を開始する。
【００７２】
上記した図４に示す直流電源供給装置においても、ＤＣ−ＤＣコンバータ１０とシリーズレギュレータ２とを１つの半導体集積回路装置１００に搭載し、インダクタ（Ｌ１）とコンデンサ（Ｃ１）とを外付けの素子で構成することもできる。
【図面の簡単な説明】
【００７３】
【図１】この発明の実施形態にかかる待機状態やスリープモードの場合は、スイッチングレギュレータの動作を停止し、低消費電流で動作するシリーズレギュレータに切り換える直流電源供給装置を示す回路図である。
【図２】この発明の実施例１にかかる待機状態やスリープモードの場合は、スイッチングレギュレータの動作を停止し、低消費電流で動作するシリーズレギュレータに切り換える直流電源供給装置を示す回路図である。
【図３】図２に示すスイッチングレギュレータの回路のタイミングチャートである。
【図４】この発明の実施例１にかかる待機状態やスリープモードの場合は、スイッチングレギュレータの動作を停止し、低消費電流で動作するシリーズレギュレータに切り換える直流電源供給装置を示す回路図である。
【図５】負荷の大きさに等に応じて、スイッチングレギュレータ１と、低消費電流で動作するシリーズレギュレータ２にとを切り換えて動作させる従来の直流電源供給装置を示す回路図である。
【図６】図５に示すスイッチングレギュレータの回路の動作を示すタイミングチャートである。
【符号の説明】
【００７４】
１  スイッチングレギュレータ
２  シリーズレギュレータ
１０  ＤＣ−ＤＣコンバータ
１１  第１のスイッチング素子
１２  第２のスイッチング素子
２０  制御回路
２１  第３のスイッチング素子
１３  Ｐｃｈドライブ回路
１４  Ｎｃｈドライブ回路
１５  発振回路（ＯＳＣ）
１６  デジタル−アナログコンバータ（ＤＡＣ）
１７  演算増幅回路（ＡＭＰ）
１８  コンパレータ（ＣＭＰ）
Ｌ１  インダクタ
Ｃ１  コンデンサ
３  ラッチ部
３ａ  ラッチ回路
【図５】
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【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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