(57)【要約】【課題】  時計カウンタ１０３の動作クロックＣＫ２が可変でかつＣＰＵ１０１の動作クロックＣＫ１との関係が如何なる場合においても、確実に書込みアクセスでき、またＣＰＵ１０１の暴走による誤書込みを行う確率が低いレジスタ制御回路を提供する。【解決手段】  ＣＰＵ１０１よりデータバスサイズが大きい周辺回路のレジスタである時計カウンタ１０３へのアクセスを制御するレジスタ制御回路において、エッジ検出回路１０９により、ＣＰＵ１０１が制御可能な時刻ＬＯＡＤビット１０８のエッジを時計カウンタ１０３の動作クロックＣＫ２で検出した信号を用いて時計カウンタライト信号１４２を生成して、時計カウンタ１０３への書込みを可能とし、また、書込み制御において、信号のエッジを利用しているため、特定のＣＰＵ１０１誤動作について誤書込みを防ぐことができるようにした。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ＣＰＵのデータバスサイズＸより大きいデータバスサイズＹを持ち、時間の変化によりデータ値が変化する周辺回路のレジスタへのアクセスを制御するレジスタ制御回路において、
前記ＣＰＵが制御可能な第１のレジスタの出力を前記周辺回路のレジスタの動作クロックでエッジ検出を行い、一括書込みアクセス制御信号を生成する書込み制御信号生成回路と、少なくとも前記周辺回路のレジスタのデータバスサイズＹ分の入力データを保持する入力データ保持レジスタとを有し、前記データバスサイズＹの入力データを前記周辺回路のレジスタに一括して書き込むことができる書込み制御回路を備えた、
ことを特徴とするレジスタ制御回路。
【請求項２】
請求項１記載のレジスタ制御回路において、
前記データバスサイズＹ分の出力データを保持する出力データ保持レジスタと、前記ＣＰＵが制御可能な第２のレジスタの出力を用いて、一括読出しアクセス制御信号を生成する読出し制御信号生成回路とを有し、前記周辺回路のレジスタのデータ値を分割して前記出力データ保持レジスタに読み出すことができる読出し制御回路をさらに備えた、
ことを特徴とするレジスタ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レジスタ制御回路に関し、特にＣＰＵよりも大きいデータバスサイズを持ち、且つ時間の変化に応じてデータ値が変化する周辺回路のレジスタへのアクセスを制御するレジスタ制御回路に関するものである。
【背景技術】
【０００２】
以下、従来のレジスタ制御回路について説明する。
図２は、従来のレジスタ制御回路の構成図であり、図３は、従来のレジスタ制御回路のタイミングチャートである。
【０００３】
図２において、ＣＰＵ２０１のデータバスサイズよりも大きく且つ時間の経過に応じてデータ値が変化する周辺回路のレジスタ、例えばカウンタ２０３に対するレジスタ制御回路を実現するのに、従来はＣＰＵ２０１から出力される３２ｂｉｔ１回目アクセス信号２０６、３２ｂｉｔ２回目アクセス信号２０７とアドレス２１２とライト信号２１３とリード信号２１４とを元にアドレスデコーダ２０２によりレジスタ上位ライト信号２０８、レジスタ下位ライト信号２０９とレジスタ上位リード信号２１０、レジスタ下位リード信号２１１を生成し、入力データ保持レジスタ２０４と出力データ保持レジスタ２０５を用いて、図３のタイミングチャートのように最後のライトアクセスで同時書込み３０１を行い、最初にリードアクセスした内容の読み出し３０２を行うようにした回路を実現し、レジスタへのアクセスを実現している。
【特許文献１】特開２００２−２４１６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図２で示されるような従来の構成では、以下のような課題があった。
従来の回路構成のように、レジスタ上位ライト信号２０８、レジスタ下位ライト信号２０９を生成するのに３２ｂｉｔ１回目アクセス信号２０６、３２ｂｉｔ２回目アクセス信号２０７とアドレス２１２とライト信号２１３とを用いた場合で、周辺回路のレジスタの動作クロックＣＫ２がＣＰＵ２０１の動作クロックＣＫ１と異なり、かつ周波数の関係がＣＫ１＞ＣＫ２である時、生成されたレジスタ上位ライト信号２０８、レジスタ下位ライト信号２０９の書込み許可期間がＣＫ２の１周期分より短くなりＣＫ１とＣＫ２の位相関係によってはＣＫ２の立ち上がりでレジスタ上位ライト信号２０８、レジスタ下位ライト信号２０９の書込み許可期間を取りきれず書込みを行えない場合があるという問題があった。対策としてレジスタ上位ライト信号２０８、レジスタ下位ライト信号２０９の書込み許可期間をカウンタなどで延ばす手段があるが、ＣＫ２の周波数がＣＫ１の周波数に比べて極めて小さい場合(ＣＫ１＞＞ＣＫ２)、カウンタのｂｉｔ数が増大し回路が増大する。また、ＣＫ１とＣＫ２の周波数比が可変であるシステムにおいてはさらに回路が増大する。
【０００５】
また、ＣＰＵ２０１が何らかの原因で暴走しカウンタ２０３への書込みを命令してしまった場合、容易にカウンタ２０３への誤書込み動作を行ってしまうという問題があった。
【０００６】
そこで本発明は、上記のような従来の問題点を解決するためになされたもので、周辺回路のレジスタの動作クロックが可変でかつＣＰＵの動作クロックとの関係が如何なる場合においても、ＣＰＵよりデータバスサイズが大きい周辺回路のレジスタに、確実に書込みアクセスでき、またＣＰＵの暴走による誤書込みを行う確率が低いレジスタ制御回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のレジスタ制御回路は、ＣＰＵが制御可能な設定ＬＯＡＤレジスタの出力信号を周辺回路のレジスタの動作クロックでエッジ検出を行いその出力信号を用いて前記周辺回路のレジスタへのライト信号を生成する回路と、少なくとも前記周辺回路のレジスタのデータバスサイズ以上の入力データ保持レジスタを用意し、前記周辺回路のレジスタへ書込みを行う値を事前に前記入力データ保持回路に書込み、前記設定ＬＯＡＤレジスタを変化させるように書き込むことにより書込み許可期間を発生させ、前記周辺回路のレジスタへの書込み動作を実現することを特徴とするものである。
【０００８】
本発明の請求項１によるレジスタ制御回路は、ＣＰＵのデータバスサイズＸより大きいデータバスサイズＹを持ち、時間の変化によりデータ値が変化する周辺回路のレジスタへのアクセスを制御するレジスタ制御回路において、前記ＣＰＵが制御可能な第１のレジスタの出力を前記周辺回路のレジスタの動作クロックでエッジ検出を行い、一括書込みアクセス制御信号を生成する書込み制御信号生成回路と、少なくとも前記周辺回路のレジスタのデータバスサイズＹ分の入力データを保持する入力データ保持レジスタとを有し、前記データバスサイズＹの入力データを前記周辺回路のレジスタに一括して書き込むことができる書込み制御回路を備えたことを特徴とするものである。
【０００９】
本発明の請求項２によるレジスタ制御回路は、請求項１記載のレジスタ制御回路において、前記データバスサイズＹ分の出力データを保持する出力データ保持レジスタと、前記ＣＰＵが制御可能な第２のレジスタの出力を用いて、一括読出しアクセス制御信号を生成する読出し制御信号生成回路とを有し、前記周辺回路のレジスタのデータ値を分割して前記出力データ保持レジスタに読み出すことができる読出し制御回路をさらに備えたことを特徴とするものである。
【発明の効果】
【００１０】
本発明のレジスタ制御回路によれば、書込み制御回路を用いることにより、設定ＬＯＡＤレジスタの出力信号を周辺回路のレジスタの動作クロックＣＫ２でエッジ検出するため、前記周辺回路のレジスタへのライト信号はＣＫ２の１周期分の書込み許可期間を必ず確保する事ができ、ＣＰＵの動作クロックＣＫ１に対して、周波数の関係がＣＫ１＞ＣＫ２であっても安定して書込みを行うことができるという効果がある。また、ＣＫ１＞＞ＣＫ２の関係においても、ＣＰＵのソフトウェアにより前記設定ＬＯＡＤレジスタの出力信号を連続変化させる期間をＣＫ２周期幅以下にならないようにすることで、エッジ検出を必ず行えるため回路を増加することなく前記周辺回路のレジスタへの書込み動作を行うことができる。さらに、ＣＫ１＝ＣＫ２でもＣＫ１＜ＣＫ２でも書込み動作が可能であるため、ＣＫ１とＣＫ２が如何なる周波数であっても前記周辺回路のレジスタへの書込み動作を安定して行うことができる。
【００１１】
また、前記エッジ検出において特定値への変化のみ例えば「０」→「１」のような変化のみを検出するエッジ検出回路を用意し、前記周辺回路のレジスタへの書込み動作をしていない期間は前記設定ＬＯＡＤレジスタを「１」に固定していれば、前記ＣＰＵが何らかの原因で暴走した場合でも、前記周辺回路のレジスタに対して誤書込みを行わず、前記ＣＰＵ暴走時の誤書込みの確率が従来の回路構成より低くなるという効果がある。
【００１２】
また、本発明のレジスタ制御回路によれば、読出し制御回路を用いることにより、前記ＣＰＵより大きいデータバスサイズを持ち、且つ時間の変化によりデータ値が変化する前記周辺回路のレジスタへの読出し動作にて、前記ＣＰＵの制御可能なレジスタを前記ＣＰＵで制御することで、前記周辺回路のレジスタの値を正確に分割して読み出すことができるという効果がある。
【発明を実施するための最良の形態】
【００１３】
以下に本発明の実施の形態について、図面を用いて説明する。
（実施の形態１）
図１は、本発明の実施の形態１によるレジスタ制御回路の構成図である。
【００１４】
図１において、ＣＰＵ１０１は、アドレスデコーダ１０２に対してアドレス１２２とライト信号１２３とリード信号１２４を出力し、書込み時にはライトデータバス１２５に書込みデータを出力し、読み出し時にはリードデータバス１２６を入力し読出データとして処理を行う。
【００１５】
アドレスデコーダ１０２は、アドレス１２２とライト信号１２３とリード信号１２４を用いて、各周辺回路のレジスタ個別のライト、リード信号である、時刻設定レジスタ０ライト信号１２７、時刻設定レジスタ０リード信号１２８、時刻設定レジスタ１ライト信号１２９、時刻設定レジスタ１リード信号１３０、時刻読出レジスタ０リード信号１３１、時刻読出レジスタ1リード信号１３２、時刻ＬＯＡＤビットライト信号１３３、時刻ＬＯＡＤビットリード信号１３４、時刻ＨＯＬＤビットライト信号１３５、時刻ＨＯＬＤビットリード信号１３６、割込み時刻設定レジスタ０ライト信号１３７、割込み時刻設定レジスタ０リード信号１３８、割込み時刻設定レジスタ１ライト信号１３９、割込み時刻設定レジスタ１リード信号１４０を生成する。
【００１６】
周辺回路のレジスタである時計カウンタ１０３は、ＣＰＵ１０１の動作クロックＣＫ１と非同期でかつ周波数の異なる動作クロックＣＫ２により動作を行い、週時間分秒を表すため２３ｂｉｔのカウンタをもつ。
【００１７】
時刻設定レジスタ０(１０４)と時刻設定レジスタ１(１０５)は、時計カウンタ１０３に対する入力データ保持レジスタである。時刻設定レジスタ０(１０４)は、ＣＰＵ１０１からの時刻設定レジスタ０ライト信号１２７により週時間設定データを保持し、時刻設定レジスタ０リード信号１２８を制御信号とするトライステートバッファ１１４により週時間設定データをＣＰＵ１０１にて読み出すことができる。また、時刻設定レジスタ１(１０５)は、時刻設定レジスタ１ライト信号１２９により分秒設定データを保持し、分秒設定時刻設定レジスタ１リード信号１３０を制御信号とするトライステートバッファ１１５により分秒設定データをＣＰＵ１０１にて読み出すことができる。
【００１８】
時計カウンタ１０３への書き込みは、時刻ＬＯＡＤビット（設定ＬＯＡＤレジスタ）１０８の出力の変化により行われる。
【００１９】
時刻ＬＯＡＤビット１０８は、時刻ＬＯＡＤビットライト信号１３３によりＣＰＵ１０１から書込みが行われ、時刻ＬＯＡＤビットリード信号１３４を制御信号とするトライステートバッファ１１９によりＣＰＵ１０１にて読み出すことができる。時刻ＬＯＡＤビット１０８の出力は、エッジ検出回路１０９により「０」→「１」の変化をクロックＣＫ２で検出され、時計カウンタライト信号（一括書込みアクセス制御信号）１４２となる。時計カウンタ１０３は、時計カウンタライト信号１４２の書込み許可期間中に、時刻設定レジスタ０(１０４)からの時刻設定データ０(１４４)、及び時刻設定レジスタ１(１０５)からの時刻設定データ１(１４５)を読み取り、９ｂｉｔの週時間設定データと１４ｂｉｔの分秒設定データの併せて２３ｂｉｔのデータを一括して同時に書き込むことができる。
【００２０】
時刻読出レジスタ０(１０６)と時刻読出レジスタ１(１０７)は、時計カウンタ１０３に対する出力データ保持レジスタである。時刻読出レジスタ０(１０６)は、時刻読出レジスタ０リード信号１３１を制御信号とするトライステートバッファ１１６により週時間読出データをＣＰＵ１０１にて読み出すことができ、時刻読出レジスタ１(１０７)は、時刻読出レジスタ１リード信号１３２を制御信号とするトライステートバッファ１１７により分秒読出データをＣＰＵ１０１にて読み出すことができる。
【００２１】
時刻ＨＯＬＤビット１１０は、時刻ＨＯＬＤビットライト信号１３５によりＣＰＵ１０１から書込みが行われ、時刻ＨＯＬＤビットリード信号１３６を制御信号とするトライステートバッファ１１８によりＣＰＵ１０１にて読み出すことができる。
【００２２】
時計カウンタ１０３の読出しは、時刻ＨＯＬＤビット１１０の出力をインバータ１５１により反転させた時刻読出ライト信号（一括読出しアクセス制御信号）１４３により行われる。
【００２３】
時刻ＨＯＬＤビット１１０が「０」である時、時刻読出レジスタ０(１０６)は時計カウンタ１０３が出力する時刻読出データ０(１４６)を、時刻読出レジスタ１(１０７)は時計カウンタ１０３が出力する時刻読出データ１(１４７)をそれぞれＣＰＵ１０１の動作クロックＣＫ１のタイミングで一括して同時に書き込む。また、時刻ＨＯＬＤビット１１０が「１」である時、時刻読出レジスタ０(１０６)は時計カウンタ１０３が出力する時刻読出データ０(１４６)を、時刻読出レジスタ１(１０７)は時計カウンタ１０３が出力する時刻読出データ１(１４７)をそれぞれ同時に保持する。
【００２４】
したがって、ＣＰＵ１０１により、時刻ＨＯＬＤビット１１０を「０」→「１」に書換えた時の時計カウンタ１０３の値を時刻読出レジスタ０(１０６)、及び時刻読出レジスタ１(１０７)に分割し読み出すことができる。
【００２５】
割込み時刻設定レジスタ０(１１１)、及び割込み時刻設定レジスタ１(１１２)は、時刻一致割込みの設定レジスタである。
【００２６】
割込み時刻設定レジスタ０(１１１)は、ＣＰＵ１０１からの割込み時刻設定レジスタ０ライト信号１３７により週時間割込み一致設定データを書き込み、割込み時刻設定レジスタ０リード信号１３８が制御信号となるトライステートバッファ１２０により週時間割込み一致設定データをＣＰＵ１０１にて読み出すことができる。また、割込み時刻設定レジスタ１(１１２)は、割込み時刻設定レジスタ１ライト信号１３９により分秒割込み一致設定データを書き込み、割込み時刻設定レジスタ１リード信号１４０が制御信号となるトライステートバッファ１２１により分秒割込み一致設定データをＣＰＵ１０１にて読み出すことができる。
【００２７】
比較器１１３には、時刻読出データ０(１４６)と時刻読出データ１(１４７)、割込み時刻設定データ０(１４９)と割込み時刻設定データ１(１４８)が入力され、割込み時刻設定データ０（１４９）と時刻読出データ０（１４６）、割込み時刻設定データ１（１４８）と時刻読出データ１（１４７）が互いに一致した場合、時刻一致割込み要求信号１５０をＣＰＵ１０１に対して出力し、ＣＰＵ１０１は割込み処理を実行することができる。
【００２８】
次に、時計カウンタ１０３の書込みと読出しの動作手順を説明する。
図４は、本発明の実施の形態１によるレジスタ制御回路のタイミングチャートである。
【００２９】
図４において、時計カウンタ１０３に時刻設定データ「ｘ３１２５９５９」を書き込む場合、始めに時刻設定レジスタ０書き込みタイミング４０１においてＣＰＵ１０１にて時刻設定レジスタ０(１０４)に週時間設定データ「ｘ０３１２」を書き込み、時刻設定レジスタ１書き込みタイミング４０２において、ＣＰＵ１０１にて時刻設定レジスタ１(１０５)に分秒設定データ「ｘ５９５９」を書き込む。
【００３０】
次に、時刻ＬＯＡＤビット書き込みタイミング４０３において、ＣＰＵ１０１にて時刻ＬＯＡＤビット１０８に「ｘ０００１」を書き込み、時刻ＬＯＡＤビット１０８を「０」→「１」に変化させる。
【００３１】
エッジ検出回路１０９は、時刻ＬＯＡＤビット書き込みタイミング４０３において、時刻ＬＯＡＤビット１０８の変化に対してエッジを検出し、時計カウンタライト信号発生タイミング４０４において、時計カウンタ１０３の動作クロックＣＫ２の１周期分の書込み許可期間を時計カウンタライト信号１４２に出力する。時計カウンタ１０３は、時計カウンタ書き込みタイミング４０５において、時計カウンタ１０３に、ＣＫ２の立ち上がりで時計カウンタライト信号１４２の書き込み許可期間と時刻設定レジスタ０（１０４）の値「ｘ３１２」と時刻設定レジスタ１（１０５）の値「ｘ５９５９」を取り込み、時刻設定データ「ｘ３１２５９５９」を同時に書き込むことができる。
【００３２】
次に時計カウンタ１０３の値を読み出す場合、始めに、時刻ＨＯＬＤビット書き込みタイミング４０６において、時刻ＨＯＬＤビット１１０に「ｘ０００１」を書き込み、時刻ＨＯＬＤビット１１０を「０」→「１」と変化させ、「１」の状態を時刻読出レジスタ０(１０６)と時刻読出レジスタ１(１０７)の読出しが終了するまで保持させる。時刻読出レジスタ０(１０６)と時刻読出レジスタ１(１０７)は、時刻読出レジスタ０，１ＨＯＬＤタイミング４０７に示すように、時刻ＨＯＬＤビット１１０が「１」であるので前の値を保持する。従って、時刻読出レジスタ０(１０６)は「ｘ３１３」を保持し続け、時刻読出レジスタ１（１０７）は「ｘ００００」を保持し続ける。
【００３３】
次に、時刻読出レジスタ０読出しタイミング４０８において、ＣＰＵ１０１にて、リードデータバス１２６で時刻読出レジスタ０(１０６)の値「ｘ３１３」を読み出し、時刻読出レジスタ１読出しタイミング４０９において、リードデータバス１２６に示すように時刻読出レジスタ１(１０７)の値「ｘ００００」を読み出すことにより、ＣＰＵ１０１は正確に時計カウンタの値「ｘ３１３００００」を分割して読み出すことができる。
【００３４】
図４において、ＣＫ１＞ＣＫ２の状態の動作を示しているが、更にＣＫ２の周波数がＣＫ１の周波数より小さい場合（ＣＫ１＞＞ＣＫ２）であっても、時刻ＬＯＡＤビット１０８を書き換える周期をＣＫ２の周期以上で必ず書き換えるようにソフトウェアを作成すれば、安定して書き込み動作を実現することができる。また、ＣＫ１＝ＣＫ２、ＣＫ１＜ＣＫ２の場合であっても、エッジ検出回路１０９にて確実に書込み許可期間をＣＫ２の１周期分のパルス幅を確保できるため、安定して書き込み動作を実現することができる。
【００３５】
また、誤書き込み動作についても、時計カウンタライト信号１４２は時刻ＬＯＡＤビット１０８の「０」→「１」の変化によって書込み許可期間が生成されるため、時計カウンタ１０３への書込み動作をしていない時、時刻ＬＯＡＤビット１０８を「１」にしておけば、時刻ＬＯＡＤビット１０８に「０」を書かれても、時刻ＬＯＡＤビット１０８に「１」が書かれても誤書き込みされる可能性はない。
【００３６】
また、エッジ検出回路１０９は時計カウンタ１０３の動作クロックＣＫ２にてエッジ検出を行い、時計カウンタライト信号１４２を生成するため、時刻ＬＯＡＤビット１０８に「０」→「１」を書かれてしまった場合で「０」を書き込まれてから次に「１」を書き込まれる期間がＣＫ２よりも短ければ書込み許可期間が生成される可能性が低く、従来の技術よりＣＰＵ１０１の暴走による誤書き込みの確率が低い。
【００３７】
なお、誤書き込みを行う可能性をさらに低くするため、設定ＬＯＡＤレジスタを１ｂｉｔだけでなく複数のｂｉｔを持ち、複雑な値を設定ＬＯＡＤレジスタに書き込まないと書き込み許可期間を生成しないような回路にすればよい。
【００３８】
このように本実施の形態によれば、ＣＰＵが制御可能な時刻ＬＯＡＤビット１０８の出力信号を周辺回路のレジスタの動作クロックＣＫ２でエッジ検出を行いその出力信号を用いて時計カウンタライト信号１４２を生成するエッジ検出回路１０９と、少なくとも前記周辺回路のレジスタのデータバスサイズ以上の入力データを保持する時刻設定レジスタ０（１０４）、及び時刻設定レジスタ１（１０５）を備え、ＣＰＵのデータバスサイズより大きいデータバスサイズの入力データを一括して書き込むことができるようにしたので、書込み許可時間に安定して書込み動作をすることができるという効果がある。
【産業上の利用可能性】
【００３９】
本発明にかかるレジスタ制御回路は、ＣＰＵのデータバスサイズをより大きいデータを持ち前記ＣＰＵの動作クロックＣＫ１とは異なるクロックＣＫ２で動作していて且つ時間の経過に応じてデータ値が変化するレジスタへのアクセスを、回路を増加させずに確実に行える機能と前記ＣＰＵの暴走による誤書き込みを行う確率を低くする機能を有し、時計回路等のレジスタ制御回路等として有用である。また、本発明はＣＰＵのデータバスサイズより大きいデータバスを持つレジスタでなくとも、前記ＣＰＵの動作クロックと異なるクロックで動作して且つ時間の経過に応じてデータ値が変化するレジスタを有する回路へのレジスタ制御回路等としての用途にも応用できる。また、本発明ではＣＰＵの暴走による誤書き込みを行うことによりシステムにおいて悪影響をもたらすレジスタを有する回路へのレジスタ制御回路等としての用途にも応用できる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態１におけるレジスタ制御回路の構成図である。
【図２】従来例におけるレジスタ制御回路の構成図である。
【図３】従来例におけるレジスタ制御回路のタイミングチャートである。
【図４】本発明の実施の形態１におけるレジスタ制御回路のタイミングチャートである。
【符号の説明】
【００４１】
１０１  ＣＰＵ
１０２  アドレスデコーダ
１０３  時計カウンタ
１０４  時刻設定レジスタ０
１０５  時刻設定レジスタ１
１０６  時刻読出レジスタ０
１０７  時刻読出レジスタ１
１０８  時刻ＬＯＡＤビット
１０９  エッジ検出回路
１１０  時刻ＨＯＬＤビット
１１１  割込み時刻設定レジスタ０
１１２  割込み時刻設定レジスタ１
１１３  比較器
１１４  トライステートバッファ
１１５  トライステートバッファ
１１６  トライステートバッファ
１１７  トライステートバッファ
１１８  トライステートバッファ
１１９  トライステートバッファ
１２０  トライステートバッファ
１２１  トライステートバッファ
１２２  アドレス
１２３  ライト信号
１２４  リード信号
１２５  ライトデータバス
１２６  リードデータバス
１２７  時刻設定レジスタ０ライト信号
１２８  時刻設定レジスタ０リード信号
１２９  時刻設定レジスタ１ライト信号
１３０  時刻設定レジスタ１リード信号
１３１  時刻読出レジスタ０リード信号
１３２  時刻読出レジスタ1リード信号
１３３  時刻ＬＯＡＤビットライト信号
１３４  時刻ＬＯＡＤビットリード信号
１３５  時刻ＨＯＬＤビットライト信号
１３６  時刻ＨＯＬＤビットリード信号
１３７  割込み時刻設定レジスタ０ライト信号
１３８  割込み時刻設定レジスタ０リード信号
１３９  割込み時刻設定レジスタ１ライト信号
１４０  割込み時刻設定レジスタ１リード信号
１４１  時刻ＬＯＡＤビット出力信号
１４２  時計カウンタライト信号
１４３  時刻読出ライト信号
１４４  時刻設定データ０
１４５  時刻設定データ１
１４６  時刻読出データ０
１４７  時刻読出データ１
１４８  割込み時刻設定データ１
１４９  割込み時刻設定データ０
１５０  時刻一致割込み要求信号
１５１  インバータ
２０１  ＣＰＵ
２０２  アドレスデコーダ 
２０３  カウンタ
２０４  入力データ保持レジスタ
２０５  出力データ保持レジスタ
２０６  ３２ｂｉｔ１回目アクセス信号
２０７  ３２ｂｉｔ２回目アクセス信号
２０８  レジスタ上位ライト信号
２０９  レジスタ下位ライト信号
２１０  レジスタ上位リード信号
２１１  レジスタ下位リード信号
２１２  アドレス
２１３  ライト信号
２１４  リード信号
３０１  書き込みアクセスタイミングチャート
３０２  読出しアクセスタイミングチャート
４０１  時刻設定レジスタ０書き込みタイミング
４０２  時刻設定レジスタ１書き込みタイミング
４０３  時刻ＬＯＡＤビット書き込みタイミング
４０４  時計カウンタライト信号発生タイミング
４０５  時計カウンタ書き込みタイミング
４０６  時刻ＨＯＬＤビット書き込みタイミング
４０７  時刻読出レジスタ０，１ＨＯＬＤタイミング
４０８  時刻読出レジスタ０読出しタイミング
４０９  時刻読出レジスタ１読出しタイミング
【図１】
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【図２】
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【図３】
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【図４】
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