(57)【要約】【課題】ゲート電極の細線抵抗の低減、及び、拡散層の接合リークの低減が図れるシリサイド膜形成構造を有する半導体装置及びその製造方法を提供する。【解決手段】半導体基板１００上にシリコン酸化膜１０１、ポリシリコン膜１０２、Ｃｏ膜１０３及びＴｉＮ膜１０４を順次形成する。その後、熱処理によって、ポリシリコン膜１０２上にコバルトジシリサイド膜１０５を形成した後、パターニングしてゲート電極部１１２ａ、１１２ｂを形成する。その後、ゲート電極部１１２ａ、１１２ｂの側面上にサイドウォール１１３ａ、１１３ｂを形成した後、ソース・ドレイン領域１０８ａ、１０８ｂ上にコバルトジシリサイド膜１１６ａを形成する。その後、基板上に、シリコン窒化膜１１７及び層間絶縁膜１１８を順次形成する。【選択図】図１
2005216883.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたシリコン膜からなるゲート電極と、
前記ゲート電極上に形成された第１のシリサイド膜と、
前記第１のシリサイド膜上に形成された金属膜と、
前記金属膜の上に形成されたシリコン窒化膜と、
前記シリコン窒化膜上に形成された層間絶縁膜と
を備えていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ゲート電極の側面上に形成されたサイドウォールと、
前記サイドウォールの側方に位置する前記半導体基板に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域上に形成された第２のシリサイド膜と
を備えていることを特徴とする半導体装置。
【請求項３】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたシリコン膜からなるゲート電極と、
前記ゲート電極の側面上に形成されたサイドウォールと、
前記ゲート電極上に形成された第１のシリサイド膜と、
前記サイドウォールの側方に位置する前記半導体基板に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域上に形成された第２のシリサイド膜と、
前記第２のシリサイド膜上に形成されたシリコン窒化膜と、
前記シリコン窒化膜上に形成された第１の層間絶縁膜と、
前記第１のシリサイド膜及び前記第１の層間絶縁膜上に形成された第２の層間絶縁膜とを備え、
前記第１のシリサイド膜上には、前記シリコン窒化膜及び前記第１の層間絶縁膜が形成されていないことを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
上記金属膜は、高融点金属またはその窒化物であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置において、
前記第１のシリサイド膜は、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜のうちのいずれか１つであることを特徴とする半導体装置。
【請求項６】
半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上にシリコン膜を形成する工程（ｂ）と、
前記シリコン膜上に第１のシリサイド膜を形成する工程（ｃ）と、
前記シリサイド膜上に金属膜を形成する工程（ｄ）と、
前記工程（ｃ）の後に、前記金属膜、前記シリサイド膜及び前記シリコン膜をパターニングして、金属膜、第１のシリサイド膜及びゲート電極からなるゲート電極部を形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記ゲート電極部の側面上にサイドウォールを形成する工程（ｆ）と、
前記工程（ｆ）の後に、基板上にシリコン窒化膜を形成する工程（ｇ）と、
前記シリコン窒化膜上に層間絶縁膜を形成する工程（ｈ）と
を備えていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記工程（ｆ）の後で、前記工程（ｇ）の前に、前記サイドウォールの側方に位置する前記半導体基板にソース・ドレイン領域を形成する工程と、前記ソース・ドレイン領域上に第２のシリサイド膜を形成する工程とを有していることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６又は７記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記シリコン膜上にシリサイド形成用金属膜を形成するのと同時にシリサイド反応させて前記第１のシリサイド膜を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項６〜８のうちのいずれか１項に記載の半導体装置の製造方法において、
上記金属膜は、高融点金属またはその窒化物であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６〜９のうちいずれか１項に記載の半導体装置の製造方法において、
前記第１のシリサイド膜は、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜のうちのいずれか１つであることを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上にシリコン膜からなるゲート電極を形成する工程（ｂ）と、
前記ゲート電極の側面上にサイドウォールを形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記サイドウォールの側方に位置する前記半導体基板にソース・ドレイン領域を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記ゲート電極上に第１のシリサイド膜を形成すると共に、前記ソース・ドレイン領域上に第２のシリサイド膜を形成する工程（ｅ）と、
前記工程（ｅ）の後に、基板上にシリコン窒化膜及び第１の層間絶縁膜を順次形成する工程（ｆ）と、
前記工程（ｆ）の後に、ＣＭＰ法によって、前記ゲート電極上の前記第１の層間絶縁膜、前記シリコン窒化膜及び前記第１のシリサイド膜を研磨除去して、前記ゲート電極のシリコン表面を露出する工程（ｇ）と、
前記工程（ｇ）の後に、前記ゲート電極上に第３のシリサイド膜を形成する工程（ｈ）と、
前記第３のシリサイド膜及び前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程（ｉ）と
を備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記工程（ｈ）では、前記ゲート電極のシリコン膜上にシリサイド形成用金属膜を形成するのと同時にシリサイド反応させて前記第３のシリサイド膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１又は１２に記載の半導体装置の製造方法において、
前記第１のシリサイド膜は、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜のうちのいずれか１つであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関わり、特にシリサイド膜を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年半導体デバイスの微細化が進むに伴って、ＬＯＧＩＣ用素子及びＤＲＡＭ用素子両方を同一基板上に形成する混載技術の必要性が益々強まって来ている。
【０００３】
このとき、メモリセル形成時には８００℃前後の高温熱処理が数時間実行されるため、そのような高温に耐えられる半導体装置の熱的安定性が求められる。
【０００４】
一方、ＬＯＧＩＣ部の高性能化を図るため、ＬＯＧＩＣ部にはシリサイドトランジスタを形成する（例えば、非特許文献１参照）。従来、シリサイド膜としてチタンシリサイド膜を使用していたが、通常のシリサイド膜は多結晶でありシリコンとは大きく異なる熱膨張係数を持っている。このため、シリサイド膜は高温熱処理時に凝集を起こし易く、断線し易くなる。そこで、少しでも断線が起き難いようにコバルトシリサイドを用いる技術が提案されている（例えば、非特許文献２参照）。
【０００５】
図３は、従来技術によるゲート電極上及び拡散層上シリサイド膜に金属プラグを形成する半導体装置の製造工程を示す断面図である。図３の左半分にＮ型トランジスタ部を、右半分にＰ型トランジスタ部を示している。
【０００６】
まず、図３（ａ）に示す工程で、Ｎ型トランジスタ領域には、シリコン基板１００上にシャロートレンチ１１１による分離形成後、ゲート酸化膜１０１ａとＮ型ポリシリコン膜からなるＮ型ゲート電極１０２ａと酸化膜からなるサイドウォール１１３ａとにより構成されるＮ型ゲート電極部１１２ａと、Ｎ型ゲート電極１０２ａに自己整合的な低濃度ソース・ドレイン拡散層１０７ａと、サイドウォール１１３ａに自己整合的な高濃度ソース・ドレイン拡散層１０８ａを形成する。同様に、Ｐ型トランジスタ領域には、ゲート酸化膜１０１ｂとＰ型ポリシリコン膜からなるＰ型ゲート電極１０２ｂと酸化膜からなるサイドウォール１１３ｂとにより構成されるＰ型ゲート電極部１１２ｂと、Ｐ型ゲート電極１０２ｂに自己整合的な低濃度ソース・ドレイン拡散層１０７ｂと、サイドウォール１１３ｂに自己整合的な高濃度ソース・ドレイン拡散層１０８ｂを形成する。
【０００７】
次に、図３（ｂ）に示す工程で、基板上にコバルト（Ｃｏ）膜１１４及びＴｉＮ膜１１５を順次形成する。
【０００８】
次に、図３（ｃ）に示す工程で、基板に対して４７０℃６０秒の１回目のＲＴＡ処理を行い、シリサイド化反応を起こさせる。その後、未反応のＣｏ膜とＴｉＮ膜の除去（選択除去）を行なった後、８５０℃６０秒の２回目のＲＴＡ処理を行い、拡散層上コバルトジシリサイド膜１１６ａとゲート電極上コバルトジシリサイド膜１１６ｂを形成する。
【０００９】
図３（ｄ）に示す工程で、基板上にシリコン窒化膜（ＳｉＮ）１１７とＢＰＳＧ膜からなる層間絶縁膜１１８を順次形成した後、ＣＭＰ（化学的機械研磨）法により層間絶縁膜１１８の平坦化を行う。このとき、ゲート電極上コバルトジシリサイド膜１１６ｂ上には、ＳｉＮ膜１１７が直接形成される。
【００１０】
図３（ｅ）に示す工程で、フォトリソグラフィーとドライエッチングにより、層間絶縁膜１１８及びＳｉＮ膜１１７を貫通して拡散層上コバルトジシリサイド膜１１６ａとゲート電極上コバルトジシリサイド膜１１６ｂに到達する接続孔を開口する。その後、Ｔｉ膜１１９及びＴｉＮ膜１２０を順次形成した後、タングステン膜を形成する。その後、層間絶縁膜１１８上のＴｉ膜１１９、ＴｉＮ膜１２０及びタングステン膜をＣＭＰ法によって平坦化除去することにより、拡散層上コバルトジシリサイド膜１１６ａへのタングステンプラグ１２１とゲート電極上コバルトジシリサイド膜１１６ｂへのタングステンプラグ１２２を形成する。
【００１１】
これ以降にメモリセル形成工程に進んで行き、ゲート電極は層間絶縁膜に囲まれた状態で高温長時間の熱処理が施されることになる。一般的に、コバルトジシリサイド膜とＳｉＮ膜界面は密着性が乏しく、しかもＳｉＮ膜はストレスが強い膜と言われる。このシリサイド膜とＳｉＮ膜界面は次工程に続く数種の熱履歴を経験していく。
【非特許文献１】ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，１９８２，ｐｐ．７１４−７１７
【非特許文献２】ＩＥＥＥ  Ｐｒｏｃ．ＶＭＩＣ，１９９２，ｐｐ．２６７−２７３
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記のような従来のシリサイド膜を有する半導体装置及びその製造方法には、下記のような不具合があった。
【００１３】
すなわち、コバルトシリサイド膜に限らずシリサイド膜を半導体装置に適用した場合の本質的な課題は、２つに集約される。１つは、ゲート電極の細線化に伴う抵抗不良（抵抗増大あるいは断線不良）であり、もう１つは、拡散層の浅接合化に伴う接合リークの増大である。この２つの課題は、半導体装置の諸特性に直接大きく影響を持つものである。
【００１４】
ゲート電極の細線化に伴う抵抗不良は、主に断線不良であり、これはシリサイド膜形成後の高温熱処理によるシリサイド膜の凝集が原因である。ゲート電極上に形成されたシリサイド膜の表面は、直接ＳｉＮ膜に覆われているため、シリサイド膜とＳｉＮ膜との界面ではコバルト原子やシリコン原子が熱拡散し易く、高温環境下においてはＳｉＮ膜からのストレスも加わりその拡散は加速される。そのため、ゲート電極上のシリサイド膜とＳｉＮ膜との界面における、コバルト原子やシリコン原子の拡散を抑制できる構造を形成する必要がある。
【００１５】
さらに、コバルトジシリサイド膜の形成は２回の熱処理で行うのが通例であるが、最初の熱処理温度が高い程結晶はモノシリサイド相を示し、凝集し難いコバルトジシリサイド膜になる。しかしながら、この範囲の温度領域ではシリコン原子が拡散種となるので、ゲート電極上のシリサイド膜はサイドウォール上にまでオーバーグロースしてしまう。よって、コバルト原子が拡散種であるように最初の熱処理温度は低い方が好ましい。
【００１６】
一方、最初の熱処理温度が低いとコバルトが拡散種となるので、拡散層には欠陥が深く発生するため接合リークの回復は困難になってしまう。つまり、ゲート電極の細線抵抗と拡散層の接合リークは、トレードオフの関係にあることが分かる。よって、ゲート電極上と拡散層上において最適化したシリサイド膜を形成する必要がある。
【００１７】
本発明の目的は、ゲート電極の細線抵抗の低減、及び、拡散層の接合リークの低減が図れるシリサイド膜形成構造を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の第１の半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたシリコン膜からなるゲート電極と、前記ゲート電極上に形成された第１のシリサイド膜と、前記第１のシリサイド膜上に形成された金属膜と、前記金属膜の上に形成されたシリコン窒化膜と、前記シリコン窒化膜上に形成された層間絶縁膜とを備えている。
【００１９】
この構成によれば、ゲート電極上の第１のシリサイド膜とシリコン窒化膜との間に金属膜を形成するため、シリコン窒化膜からのストレスが緩和されるため、第１のシリサイド膜の凝集を抑制することができ、ゲート電極の細線抵抗の低減を図ることができる。
【００２０】
上記第１の半導体装置において、前記ゲート電極の側面上に形成されたサイドウォールと、前記サイドウォールの側方に位置する前記半導体基板に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域上に形成された第２のシリサイド膜とを備えている。
【００２１】
本発明の第２の半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたシリコン膜からなるゲート電極と、前記ゲート電極の側面上に形成されたサイドウォールと、前記ゲート電極上に形成された第１のシリサイド膜と、前記サイドウォールの側方に位置する前記半導体基板に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域上に形成された第２のシリサイド膜と、前記第２のシリサイド膜上に形成されたシリコン窒化膜と、前記シリコン窒化膜上に形成された第１の層間絶縁膜と、前記第１のシリサイド膜及び前記第１の層間絶縁膜上に形成された第２の層間絶縁膜とを備え、前記第１のシリサイド膜上には、前記シリコン窒化膜及び前記第１の層間絶縁膜が形成されていないものである。
【００２２】
この構成によれば、ゲート電極上にシリコン窒化膜が形成されていないので、シリコン窒化膜からのストレスが緩和されるため、第１のシリサイド膜の凝集を抑制することができ、ゲート電極の細線抵抗の低減を図ることができる。
【００２３】
上記第１又は第２の半導体装置において、前記金属膜は、高融点金属またはその窒化物である。
【００２４】
上記第１又は第２の半導体装置において、前記第１のシリサイド膜は、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜のうちのいずれか１つである。
【００２５】
本発明の第１の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程（ａ）と、前記ゲート絶縁膜上にシリコン膜を形成する工程（ｂ）と、前記シリコン膜上に第１のシリサイド膜を形成する工程（ｃ）と、前記シリサイド膜上に金属膜を形成する工程（ｄ）と、前記工程（ｃ）の後に、前記金属膜、前記シリサイド膜及び前記シリコン膜をパターニングして、金属膜、第１のシリサイド膜及びゲート電極からなるゲート電極部を形成する工程（ｅ）と、前記工程（ｅ）の後に、前記ゲート電極部の側面上にサイドウォールを形成する工程（ｆ）と、前記工程（ｆ）の後に、基板上にシリコン窒化膜を形成する工程（ｇ）と、前記シリコン窒化膜上に層間絶縁膜を形成する工程（ｈ）とを備えている。
【００２６】
上記第１の半導体装置の製造方法において、前記工程（ｆ）の後で、前記工程（ｇ）の前に、前記サイドウォールの側方に位置する前記半導体基板にソース・ドレイン領域を形成する工程と、前記ソース・ドレイン領域上に第２のシリサイド膜を形成する工程とを有している。
【００２７】
この構成によれば、ゲート電極上の第１のシリサイド膜と、ソース・ドレイン領域上の第２のシリサイド膜とは、別工程で形成するため、ゲート電極の細線抵抗の低減を図るとともに、拡散層の接合リークの低減を図ることができる。
【００２８】
上記第１の半導体装置の製造方法において、前記工程（ｃ）では、前記シリコン膜上にシリサイド形成用金属膜を形成するのと同時にシリサイド反応させて前記第１のシリサイド膜を形成する。
【００２９】
上記第１の半導体装置の製造方法において、上記金属膜は、高融点金属またはその窒化物である。
【００３０】
上記第１の半導体装置の製造方法において、前記第１のシリサイド膜は、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜のうちのいずれか１つである。
【００３１】
本発明の第２の半導体装置の製造方法において、半導体基板上にゲート絶縁膜を形成する工程（ａ）と、前記ゲート絶縁膜上にシリコン膜からなるゲート電極を形成する工程（ｂ）と、前記ゲート電極の側面上にサイドウォールを形成する工程（ｃ）と、前記工程（ｃ）の後に、前記サイドウォールの側方に位置する前記半導体基板にソース・ドレイン領域を形成する工程（ｄ）と、前記工程（ｄ）の後に、前記ゲート電極上に第１のシリサイド膜を形成すると共に、前記ソース・ドレイン領域上に第２のシリサイド膜を形成する工程（ｅ）と、前記工程（ｅ）の後に、基板上にシリコン窒化膜及び第１の層間絶縁膜を順次形成する工程（ｆ）と、前記工程（ｆ）の後に、ＣＭＰ法によって、前記ゲート電極上の前記第１の層間絶縁膜、前記シリコン窒化膜及び前記第１のシリサイド膜を研磨除去して、前記ゲート電極のシリコン表面を露出する工程（ｇ）と、前記工程（ｇ）の後に、前記ゲート電極上に第３のシリサイド膜を形成する工程（ｈ）と、前記第３のシリサイド膜及び前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程（ｉ）とを備えている。
【００３２】
この構成によれば、ゲート電極上の第３のシリサイド膜と、ソース・ドレイン領域上の第２のシリサイド膜とは、別工程で形成するため、ゲート電極の細線抵抗の低減を図るとともに、拡散層の接合リークの低減を図ることができる。
【００３３】
上記第２の半導体装置の製造方法において、前記工程（ｈ）では、前記ゲート電極のシリコン膜上にシリサイド形成用金属膜を形成するのと同時にシリサイド反応させて前記第３のシリサイド膜を形成する。
【００３４】
上記第２の半導体装置の製造方法において、前記第１のシリサイド膜は、チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜のうちのいずれか１つである。
【発明の効果】
【００３５】
本発明によれば、シリサイド膜形成構造を有する半導体装置において、ゲート電極の細線抵抗の低減、及び、拡散層の接合リークの低減を図ることができる。
【発明を実施するための最良の形態】
【００３６】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００３７】
（第１の実施形態）
図１（ａ）〜（ｉ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。図１において、左半分にＮ型トランジスタ領域を、右半分にＰ型トランジスタ領域を示している。
【００３８】
まず、図１（ａ）に示す工程で、シリコン基板１００上にシャロートレンチからなる素子分離領域１１１を形成する。その後、シリコン基板１００における活性領域上に、厚さ５ｎｍのシリコン酸化膜１０１を形成した後、シリコン酸化膜１０１上に厚さ１００ｎｍのポリシリコン膜１０２を形成する。その後、ポリシリコン膜１０２の表面に対して、アルゴンプラズマ（圧力０．４ｍＴｏｒｒ、プラズマパワー４００Ｗ、バイアスパワー２６０Ｗ、基板バイアス−１２０Ｖ、エッチング時間５秒）によるスパッタエッチングを行い、アルゴンイオンによる物理的スパッタによって自然酸化膜を除去する。その後、スパッタエッチングが終了した基板を真空中連続搬送してＣｏスパッタチャンバに移動し、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗ、基板加熱温度１００℃のスパッタ条件で、ポリシリコン膜１０２上に厚さ１０ｎｍのＣｏ膜１０３を形成する。引き続き、基板を真空中連続搬送してＴｉスパッタチャンバに移動し、リアクティブスパッタ法により、圧力４．５ｍＴｏｒｒ、ＤＣパワー７２００Ｗ、アルゴン流量／窒素流量＝２／３のスパッタ条件で、厚さ２０ｎｍのＴｉＮ膜１０４を室温で形成した後、大気に曝露する。
【００３９】
次に、図１（ｂ）に示す工程で、ＴｉＮ膜１０４が形成された基板を、ＲＴＡ装置によって、４７０℃６０秒の１回目のＲＴＡ処理を行なった後、未反応のＣｏ膜１０３とＴｉＮ膜１０４を選択除去する。この未反応のＣｏ膜とＴｉＮ膜の除去は、例えば、硫酸或いは塩酸と過酸化水素水とを混合させた酸性薬液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性薬液で実行することができる。選択除去後、８５０℃６０秒の２回目のＲＴＡ処理を行い、ポリシリコン膜１０２上にコバルトジシリサイド膜１０５を形成する。
【００４０】
次に、図１（ｃ）に示す工程で、コバルトジシリサイド膜１０５上に、圧力４．５ｍＴｏｒｒ、ＤＣパワー７２００Ｗ、アルゴン流量／窒素流量＝２／３の条件で、厚さ１０ｎｍのＴｉＮ膜１０６を形成した後、ＴｉＮ膜１０６上にゲート電極形状を有するレジストパターン１０９を形成した。
【００４１】
次に、図１（ｄ）に示す工程で、レジストパターン１０９をマスクにして、ＴｉＮ膜１０６、コバルトジシリサイド膜１０５、ポリシリコン膜１０２及びシリコン酸化膜１０１を順次ドライエッチングして、Ｎ型トランジスタ領域には、ゲート絶縁膜１０１ａ、Ｎ型ゲート電極１０２ａ、コバルトジシリサイド膜１０５ａ、及び、ＴｉＮ膜１０６ａからなるＮ型ゲート電極部１１２ａを形成し、Ｐ型トランジスタ領域には、ゲート絶縁膜１０１ｂ、Ｐ型ゲート電極１０２ｂ、コバルトジシリサイド膜１０５ｂ、及び、ＴｉＮ膜１０６ｂからなるＰ型ゲート電極部１１２ｂを形成する。
【００４２】
次に、図１（ｅ）に示す工程で、Ｎ型トランジスタ領域には、Ｎ型ゲート電極部１１２ａをマスクにして、ｎ型不純物のイオン注入を行なってＮ型低濃度ソース・ドレイン領域１０７ａを形成し、Ｐ型トランジスタ領域には、Ｐ型ゲート電極部１１２ｂをマスクにして、ｐ型不純物のイオン注入を行なってＰ型低濃度ソース・ドレイン領域１０７ｂを形成する。その後、基板上に厚さ７０ｎｍの酸化膜を形成した後、酸化膜を異方性エッチングしてＮ型ゲート電極部１１２ａの側面上にサイドウォール１１３ａを形成すると共に、Ｐ型ゲート電極部１１２ｂの側面上にはサイドウォール１１３ｂを形成する。その後、Ｎ型トランジスタ領域には、Ｎ型ゲート電極部１１２ａ及びサイドウォール１１３ａをマスクにして、ｎ型不純物のイオン注入を行なってＮ型高濃度ソース・ドレイン領域１０８ａを形成し、Ｐ型トランジスタ領域には、Ｐ型ゲート電極部１１２ｂ及びサイドウォール１１３ｂをマスクにして、ｐ型不純物のイオン注入を行なってＰ型高濃度ソース・ドレイン領域１０８ｂを形成する。
【００４３】
次に、図１（ｆ）に示す工程で、基板表面に対して、アルゴンプラズマ（圧力０．４ｍＴｏｒｒ、プラズマパワー４００Ｗ、バイアスパワー２６０Ｗ、基板バイアス−１２０Ｖ、エッチング時間５秒）によるスパッタエッチングを行い、アルゴンイオンによる物理的スパッタによって自然酸化膜を除去した後、スパッタエッチングが終了した基板を真空中連続搬送してＣｏスパッタチャンバに移動し、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗのスパッタ条件で、厚さ１０ｎｍのＣｏ膜１１４を基板温度１００℃で形成する。引き続き、基板を真空中連続搬送してＴｉスパッタチャンバに移動し、リアクティブスパッタ法により、圧力４．５ｍＴｏｒｒ、ＤＣパワー７２００Ｗ、アルゴン流量／窒素流量＝２／３の条件で、厚さ２０ｎｍのＴｉＮ膜１１５を室温で形成した後、大気に曝露する。
【００４４】
次に、図１（ｇ）に示す工程で、ＴｉＮ膜１１５の形成された基板をＲＴＡ装置によって、４７０℃６０秒の１回目のＲＴＡ処理を行なった後、未反応のＣｏ膜１１４とＴｉＮ膜１１５の選択除去を行う。このとき、未反応のＣｏ膜とＴｉＮ膜の除去は、例えば、硫酸或いは塩酸と過酸化水素水とを混合させた酸性薬液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性薬液で実行することができる。その後、８５０℃６０秒の２回目のＲＴＡ処理を行なって、Ｎ型高濃度ソース・ドレイン領域１０８ａ及びＰ型高濃度ソース・ドレイン領域１０８ｂ上に、それぞれ拡散層上コバルトジシリサイド膜１１６ａを形成する。
【００４５】
次に、図１（ｈ）に示す工程で、基板上に厚さ５０ｎｍのシリコン窒化（ＳｉＮ）膜１１７と厚さ４００ｎｍのＢＰＳＧ膜からなる層間絶縁膜１１８を形成した後、ＣＭＰ（化学的機械研磨）法により層間絶縁膜１１８の表面平坦化を行う。このとき、ゲート電極上コバルトジシリサイド膜１０５ａ、１０５ｂ上には、高融点金属膜であるＴｉＮ膜１０６ａ、１０６ｂが形成されているため、ＳｉＮ膜１１７は直接ゲート電極上コバルトジシリサイド膜１０５ａ、１０５ｂには形成されず、ＴｉＮ膜１０６ａ、１０６ｂを挟んだ構造となる。
【００４６】
次に、図１（ｉ）に示す工程で、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜１１８及びＳｉＮ膜１１７を貫通して拡散層上コバルトジシリサイド膜１１６ａとゲート電極上コバルトジシリサイド膜１０５ａ、１０５ｂに到達する接続孔を形成する。このとき、ゲート電極上コバルトジシリサイド膜１０５ａ、１０５ｂ上の接続孔は、少なくともＴｉＮ膜１０６ａ、１０６ｂが露出すれば良い。その後、基板上の全面に、スパッタ法により圧力１．５ｍＴｏｒｒ、ＤＣパワー１１０００Ｗの条件で、厚さ２０ｎｍのＴｉ膜１１９を形成した後、圧力４．５ｍＴｏｒｒ、ＤＣパワー７２００Ｗ、アルゴン流量／窒素流量＝３／７の条件で厚さ５０ｎｍのＴｉＮ膜１２０を形成する。その後、バリア性向上を目的とした６５０℃３０秒のＲＴＡ処理を行う。その後、ＴｉＮ膜１２０上に、ＣＶＤ法により厚さ２００ｎｍのタングステン膜を形成する。その後、層間絶縁膜１１８上のＴｉ膜１１９、ＴｉＮ膜１２０及びタングステン膜を、ＣＭＰ法により研磨除去して平坦化を行なうことにより、接続孔内にタングステン膜を埋め込み、拡散層上コバルトジシリサイド膜１１６ａにＴｉ膜１１９及びＴｉＮ膜１２０を介して接続されるタングステンプラグ１２１を形成するとともに、ゲート電極上コバルトジシリサイド膜１０５ａ、１０５ｂにＴｉ膜１１９及びＴｉＮ膜１２０を介して接続されるタングステンプラグ１２２を形成する。
【００４７】
その後、メモリセル形成工程に進んで行き、ゲート電極は層間絶縁膜に囲まれた状態で高温長時間の熱処理が施されることになる。
【００４８】
本実施形態によれば、ゲート電極上コバルトジシリサイド膜１０５ａ、１０５ｂの表面には、ＴｉＮ膜１０６ａ、１０６ｂからなる高融点金属膜が形成されており、ＳｉＮ膜１１７が直接接して形成されていないため、高温長時間のメモリセル形成工程を行なっても、ＳｉＮ膜１１７及び層間絶縁膜１１８からのストレスを緩和することができる。従って、ゲート電極上シリサイド膜の凝集を防ぐことができ、耐熱性向上を実現することができる。なお、以上の実施形態において、ゲート電極上及び拡散層上にコバルトシリサイド膜を形成したが、チタンシリサイド膜、ニッケルシリサイド膜のいずれの場合においても、本実施形態と同じ効果を発揮することができる。
【００４９】
（第１の実施形態の変形例）
第１の実施形態の変形例について説明する。以下の説明では、第１の実施形態と異なる内容についてのみ説明し、下記以外の工程は第１の実施形態と同様に形成するものである。
【００５０】
図１（ａ）に示す工程で、厚さ１０ｎｍのＣｏ膜１０３を基板温度４００℃で行なうことにより、Ｃｏ膜形成中にシリサイド反応をさせてＣｏＳｉ（Ｃｏ2Ｓｉを含む）結晶相を形成する。この場合、Ｃｏ膜上にＴｉＮ膜を形成しなくても良い。
【００５１】
次に、図１（ｂ）に示す工程で、７００℃６０秒のＲＴＡ処理を１回行い、凝集し難いコバルトジシリサイド膜１０５を形成する。
【００５２】
次に、図１（ｃ）に示す工程で、コバルトジシリサイド膜１０５上にキャップ膜となる高融点金属膜であるＴｉＮ膜１０６を形成する。
【００５３】
次に、図１（ｆ）に示す工程で、厚さ１０ｎｍのＣｏ膜１１４を基板温度４５０℃で行なうことにより、Ｃｏ膜形成中にシリサイド反応させてＣｏＳｉ結晶相を形成する。
【００５４】
次に、図１（ｇ）に示す工程で、７５０℃６０秒のＲＴＡ処理を１回行なうことにより、拡散層上コバルトジシリサイド膜１１６ａを形成する。
【００５５】
この構成によれば、Ｃｏ膜形成時にシリサイド反応させることによりＣｏＳｉ膜を形成するため、シリコン原子が拡散種となりコバルト原子の進入による深い欠陥が拡散層に発生しない。しかも、シリサイド膜形成のためのＲＴＡ温度の低温化が可能となり温度マージンが広がる。
【００５６】
（第２の実施形態）
図２（ａ）〜（ｉ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。図２において、左半分にＮ型トランジスタ領域を、右半分にＰ型トランジスタ領域を示している。
【００５７】
まず、図２（ａ）に示す工程で、シリコン基板１００上にシャロートレンチからなる素子分離領域１１１を形成する。その後、シリコン基板１００における活性領域上に、厚さ５ｎｍのシリコン酸化膜及び厚さ１００ｎｍのポリシリコン膜を形成する。その後、ポリシリコン膜及びシリコン酸化膜をパターニングして、Ｎ型トランジスタ領域には、ゲート絶縁膜１０１ａ及びＮ型ゲート電極１０２ａからなるＮ型ゲート電極部１１２ａを形成し、Ｐ型トランジスタ領域には、ゲート絶縁膜１０１ｂ及びＰ型ゲート電極１０２ｂからなるＰ型ゲート電極部１１２ｂを形成する。その後、Ｎ型トランジスタ領域には、Ｎ型ゲート電極部１１２ａをマスクにして、ｎ型不純物のイオン注入を行なってＮ型低濃度ソース・ドレイン領域１０７ａを形成し、Ｐ型トランジスタ領域には、Ｐ型ゲート電極部１１２ｂをマスクにして、ｐ型不純物のイオン注入を行なってＰ型低濃度ソース・ドレイン領域１０７ｂを形成する。その後、基板上に厚さ７０ｎｍの酸化膜を形成した後、酸化膜を異方性エッチングしてＮ型ゲート電極部１１２ａの側面上にサイドウォール１１３ａを形成すると共に、Ｐ型ゲート電極部１１２ｂの側面上にはサイドウォール１１３ｂを形成する。その後、Ｎ型トランジスタ領域には、Ｎ型ゲート電極部１１２ａ及びサイドウォール１１３ａをマスクにして、ｎ型不純物のイオン注入を行なってＮ型高濃度ソース・ドレイン領域１０８ａを形成し、Ｐ型トランジスタ領域には、Ｐ型ゲート電極部１１２ｂ及びサイドウォール１１３ｂをマスクにして、ｐ型不純物のイオン注入を行なってＰ型高濃度ソース・ドレイン領域１０８ｂを形成する。
【００５８】
次に、図２（ｂ）に示す工程で、基板表面に対して、アルゴンプラズマ（圧力０．４ｍＴｏｒｒ、プラズマパワー４００Ｗ、バイアスパワー２６０Ｗ、基板バイアス−１２０Ｖ、エッチング時間５秒）によるスパッタエッチングを行い、アルゴンイオンによる物理的スパッタによって自然酸化膜を除去した後、スパッタエッチングが終了した基板を真空中連続搬送してＣｏスパッタチャンバに移動し、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗのスパッタ条件で、厚さ１０ｎｍのＣｏ膜１１４を基板温度１００℃で形成する。引き続き、基板を真空中連続搬送してＴｉスパッタチャンバに移動し、リアクティブスパッタ法により、圧力４．５ｍＴｏｒｒ、ＤＣパワー７２００Ｗ、アルゴン流量／窒素流量＝２／３の条件で、厚さ２０ｎｍのＴｉＮ膜１１５を室温で形成した後、大気に曝露する。
【００５９】
次に、図２（ｃ）に示す工程で、ＴｉＮ膜１１５の形成された基板をＲＴＡ装置によって、４７０℃６０秒の１回目のＲＴＡ処理を行なった後、未反応のＣｏ膜１１４とＴｉＮ膜１１５の選択除去を行う。このとき、未反応のＣｏ膜とＴｉＮ膜の除去は、例えば、硫酸或いは塩酸と過酸化水素水とを混合させた酸性薬液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性薬液で実行することができる。その後、８５０℃６０秒の２回目のＲＴＡ処理を行なって、Ｎ型高濃度ソース・ドレイン領域１０８ａ及びＰ型高濃度ソース・ドレイン領域１０８ｂ上に、それぞれ拡散層上コバルトジシリサイド膜１１６ａを形成するとともに、Ｎ型ゲート電極１０２ａ及びＰ型ゲート電極１０２ｂ上にそれぞれゲート電極上コバルトジシリサイド膜１１６ｂを形成する。
【００６０】
次に、図２（ｄ）に示す工程で、基板上に厚さ５０ｎｍのシリコン窒化（ＳｉＮ）膜１１７と厚さ４００ｎｍのＢＰＳＧ膜からなる層間絶縁膜１１８を形成した後、ＣＭＰ（化学的機械研磨）法により層間絶縁膜１１８の表面平坦化を行う。
【００６１】
次に、図２（ｅ）に示す工程で、ＣＭＰ法によって、Ｎ型ゲート電極１０２ａ及びＰ型ゲート電極１０２ｂ上の層間絶縁膜１１８、ＳｉＮ膜１１７及びゲート電極上コバルトジシリサイド膜１１６ｂを研磨除去して、Ｎ型ゲート電極１０２ａ及びＰ型ゲート電極１０２ｂの上面を露出させる。
【００６２】
次に、図２（ｆ）に示す工程で、Ｃｏ膜形成前に、アルゴンプラズマ（圧力０．４ｍＴｏｒｒ、プラズマパワー４００Ｗ、バイアスパワー２６０Ｗ、基板バイアス−１２０Ｖ、エッチング時間３秒）によるスパッタエッチングを行い、アルゴンイオンによる物理的スパッタによって自然酸化膜を除去した後、スパッタエッチングが終了した基板を真空中連続搬送してＣｏスパッタチャンバに移動し、圧力２．０ｍＴｏｒｒ、ＤＣパワー１００Ｗの条件で厚さ１２ｎｍのＣｏ膜１２３を基板温度１００℃で形成する。その後、基板を真空中連続搬送してＴｉスパッタチャンバに移動し、リアクティブスパッタ法により、圧力４．５ｍＴｏｒｒ、ＤＣパワー７２００Ｗ、アルゴン流量／窒素流量＝２／３の条件で厚さ１５ｎｍのＴｉＮ膜１２４を室温で形成した後、大気に曝露する。
【００６３】
次に、図２（ｇ）に示す工程で、ＴｉＮ膜１２４の形成された基板を、ＲＴＡ装置によって、４７０℃６０秒の１回目のＲＴＡ処理を行なった後、未反応のＣｏ膜１２３とＴｉＮ膜１２４の選択除去を行う。このとき、未反応のＣｏ膜とＴｉＮ膜の除去は、例えば、硫酸或いは塩酸と過酸化水素水とを混合させた酸性薬液、水酸化アンモニウムと過酸化水素水とを混合したアルカリ性薬液で実行することができる。その後、８５０℃６０秒の２回目のＲＴＡ処理を行なうことにより、Ｎ型ゲート電極１０２ａ及びＰ型ゲート電極１０２ｂ上にそれぞれゲート電極上コバルトジシリサイド膜１２５を形成する。
【００６４】
次に、図２（ｈ）に示す工程で、ゲート電極上コバルトジシリサイド膜１２５及び層間絶縁膜１１８上に、厚さ６００ｎｍのＢＰＳＧ膜からなる層間絶縁膜１２６を形成した後、ＣＭＰ法により層間絶縁膜１２６の表面平坦化を行う。このとき、ゲート電極上コバルトジシリサイド膜１２５上には、層間絶縁膜１２６が形成された構造となる。
【００６５】
次に、図２（ｉ）に示す工程で、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜１２６、１１８及びＳｉＮ膜１１７を貫通して拡散層上コバルトジシリサイド膜１１６ａに到達する接続孔、及び、層間絶縁膜１２６を貫通してゲート電極上コバルトジシリサイド膜１２５に到達する接続孔を形成する。その後、基板上の全面に、スパッタ法により圧力１．５ｍＴｏｒｒ、ＤＣパワー１１０００Ｗの条件で、厚さ２０ｎｍのＴｉ膜１１９を形成した後、圧力４．５ｍＴｏｒｒ、ＤＣパワー７２００Ｗ、アルゴン流量／窒素流量＝３／７の条件で厚さ５０ｎｍのＴｉＮ膜１２０を形成する。その後、バリア性向上を目的とした６５０℃３０秒のＲＴＡ処理を行う。その後、ＴｉＮ膜１２０上に、ＣＶＤ法により厚さ２００ｎｍのタングステン膜を形成する。その後、層間絶縁膜１１８上のＴｉ膜１１９、ＴｉＮ膜１２０及びタングステン膜を、ＣＭＰ法により研磨除去して平坦化を行なうことにより、接続孔内にタングステン膜を埋め込み、拡散層上コバルトジシリサイド膜１１６ａにＴｉ膜１１９及びＴｉＮ膜１２０を介して接続されるタングステンプラグ１２１を形成するとともに、ゲート電極上コバルトジシリサイド膜１２５にＴｉ膜１１９及びＴｉＮ膜１２０を介して接続されるタングステンプラグ１２２を形成する。
【００６６】
本実施形態によれば、ゲート電極上コバルトジシリサイド膜１２５の上面には、ストレスの高いＳｉＮ膜１１７は形成されないので、高温長時間のメモリセル形成工程を行なっても、ＳｉＮ膜１１７からのストレスを低減することができる。従って、ゲート電極上シリサイド膜の凝集を防ぐことができ、耐熱性向上を実現することができる。なお、以上の実施形態において、ゲート電極上及び拡散層上にコバルトシリサイド膜を形成したが、チタンシリサイド膜、ニッケルシリサイド膜のいずれの場合においても、本実施形態と同じ効果を発揮することができる。
【００６７】
（第２の実施形態の変形例）
第２の実施形態の変形例について説明する。以下の説明では、第２の実施形態と異なる内容についてのみ説明し、下記以外の工程は第１の実施形態と同様に形成するものである。
【００６８】
図２（ｂ）に示す工程で、厚さ１０ｎｍのＣｏ膜１１４を基板温度４５０℃で形成することによって、Ｃｏ膜形成時にシリサイド反応させてＣｏＳｉ結晶相を形成する。このとき、シリコン原子が拡散種となりコバルト原子の進入による深い欠陥が拡散層に発生しないので、７５０℃６０秒のＲＴＡ処理を１回行えば良い。一方、ゲート電極上には、シリコンが拡散種となりオーバーグロースが進行してしまう。しかしながら、図２（ｅ）に示す工程で、ゲート電極上シリサイド膜を研磨除去してしまうので、オーバーグロース部分も除去することができる。
【００６９】
そこで、再度図２（ｆ）に示す工程で、厚さ１０ｎｍのＣｏ膜１２３を基板温度４００℃で形成することにより、Ｃｏ膜形成時にシリサイド反応させてＣｏＳｉ（Ｃｏ2Ｓｉ）結晶相を形成する。この場合、Ｃｏ膜上にはＴｉＮ膜は形成しなくても良い。
【００７０】
次に、図２（ｇ）に示す工程で、７００℃６０秒のＲＴＡ処理を１回行なうことにより、凝集し難いゲート電極上コバルトジシリサイド膜１２５を形成する。それに加えて酸化膜でキャップさせることにより耐熱性が向上する。このように、ゲート電極上と拡散層上に、別々に最適な条件でシリサイド膜を形成することが可能である。
【産業上の利用可能性】
【００７１】
以上説明したように、本発明は、拡散層上及びゲート電極上にシリサイド膜を有する半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【００７２】
【図１】（ａ）〜（ｉ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｉ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）〜（ｅ）は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
【００７３】
１００  シリコン基板
１０１  シリコン酸化膜
１０１ａ  ゲート絶縁膜
１０１ｂ  ゲート絶縁膜
１０２  ポリシリコン膜
１０２ａ  Ｎ型ゲート電極
１０２ｂ  Ｐ型ゲート電極
１０３  コバルト膜
１０４  ＴｉＮ膜
１０５  コバルトジシリサイド膜
１０６  ＴｉＮ膜
１０７ａ  Ｎ型低濃度ソース・ドレイン拡散層
１０７ｂ  Ｐ型低濃度ソース・ドレイン拡散層
１０８ａ  Ｎ型高濃度ソース・ドレイン拡散層
１０８ｂ  Ｐ型高濃度ソース・ドレイン拡散層
１０９  レジスト
１１１  シャロートレンチ
１１２ａ  Ｎ型ゲート電極部
１１２ｂ  Ｐ型ゲート電極部
１１３ａ  サイドウォール
１１３ｂ  サイドウォール
１１４  コバルト膜
１１５  ＴｉＮ膜
１１６ａ  拡散層上コバルトジシリサイド膜
１１６ｂ  ゲート電極上コバルトジシリサイド膜
１１７  シリコン窒化膜
１１８  層間絶縁膜
１１９  Ｔｉ膜
１２０  ＴｉＮ膜
１２１  拡散層上タングステンプラグ
１２２  ゲート電極上タングステンプラグ
１２３  コバルト膜
１２４  ＴｉＮ膜
１２５  ゲート電極上コバルトジシリサイド膜
１２６  層間絶縁膜
【図１】
2005216883.tif 000003
【図２】
2005216883.tif 000004
【図３】
2005216883.tif 000005