(57)【要約】【課題】  データの出力に用いられるクロック信号が高速になっても十分な載せ替えマージンを有し、データ転送を高速化できるようにする。【解決手段】  判断回路１１００によって、入力された判断用信号と基準クロック信号との位相差に応じた信号（判断結果）が保持されるとともに出力される。同期回路ブロック１２００によって、入力された受信データ信号を前記ストローブ信号によって保持し、さらに前記基準クロック信号と同じ周波数で、前記判断結果に応じた位相のクロック信号で受信データ信号が保持されて出力される。【選択図】  図１
2005339519.tif 000002
【特許請求の範囲】
【請求項１】
受信データ信号とともにストローブ信号が入力され、前記ストローブ信号の周波数と同一の基準クロック信号に前記受信データ信号を同期させて出力する再同期回路であって、
前記受信データ信号のレベルが確定するタイミングが、前記基準クロック信号の１周期に対する位相範囲を複数に区分したうちの何れの位相区分内にあるかを検出する受信タイミング検出回路と、
前記受信データ信号を前記ストローブ信号に同期して保持する第１の保持回路と、
前記基準クロック信号と同一周波数で、前記受信タイミング検出回路で検出された位相区分とは異なる位相区分内でレベルが遷移する第２の保持回路用クロック信号に同期して、前記第１の保持回路の出力を保持する第２の保持回路と、
前記基準クロック信号に同期して前記第２の保持回路の出力を保持して出力する第３の保持回路と、
を備えたことを特徴とする再同期回路。
【請求項２】
請求項１の再同期回路であって、
前記第２の保持回路は、複数の保持回路が、前記第１の保持回路の出力を、前記基準クロック信号と同一周波数で、互いに異なる位相区分内でレベルが遷移する複数種類の第２の保持回路用クロック信号に同期して保持した各信号のなかから選択された１つの信号を保持するように構成されていることを特徴とする再同期回路。
【請求項３】
請求項１の再同期回路であって、
前記第２の保持回路は、前記第１の保持回路の出力を、周波数が前記基準クロック信号と同一で、互いに異なる位相区分内でレベルが遷移する複数種類の第２の保持回路用クロック信号のなかから選択された１つのクロック信号に同期して保持するように構成されていることを特徴とする再同期回路。
【請求項４】
請求項１の再同期回路であって、
前記受信タイミング検出回路は、前記受信データ信号のレベルが確定するのと同じタイミングでレベルが遷移する検出用データ信号を周波数が前記基準クロック信号と同一で、互いに異なる位相区分内でレベルが遷移する検出用クロック信号に同期して複数の保持回路で保持し、保持された各信号のレベルに基づいて、前記検出を行うように構成されていることを特徴とする再同期回路。
【請求項５】
請求項４の再同期回路であって、
前記検出用データ信号は、周期的にレベルが反転する受信データ信号を前記第１の保持回路で保持した信号であることを特徴とする再同期回路。
【請求項６】
請求項４の再同期回路であって、
前記検出用データ信号は、前記ストローブ信号を分周した信号であることを特徴とする再同期回路。
【請求項７】
請求項４の再同期回路であって、
前記検出用データ信号は、前記第１の保持回路の遅延量に相当する時間だけ前記ストローブ信号を遅延させた信号であることを特徴とする再同期回路。
【請求項８】
請求項４の再同期回路であって、
前記受信タイミング検出回路は、前記検出用データ信号を所定の遅延量だけ遅延させた信号を保持するように構成されていることを特徴とする再同期回路。
【請求項９】
請求項８の再同期回路であって、
前記複数の位相区分の位相範囲は、それぞれ同じ大きさであって、
前記検出用データ信号を遅延させる所定の遅延量は、１つの位相区分の位相範囲の大きさの２分の１に相当する遅延量であることを特徴とする再同期回路。
【請求項１０】
請求項１の再同期回路であって、
前記受信タイミング検出回路は、所定の検出期間に前記検出を行うように構成され、
前記第２の保持回路は、前記受信タイミング検出回路が前記検出を行った後に、前記第１の保持回路の出力を保持するように構成されていることを特徴とする再同期回路。
【請求項１１】
請求項１０の再同期回路あって、
前記受信データ信号は、映像データ信号であり、
前記受信タイミング検出回路は、前記映像データ信号のブランク期間内に前記検出を行うように構成されていることを特徴とする再同期回路。
【請求項１２】
請求項１０の再同期回路あって、
前記受信データ信号は、リフレッシュ期間を有するメモリが出力するデータ信号であり、
前記受信タイミング検出回路は、前記メモリのリフレッシュ期間内に前記検出を行うように構成されていることを特徴とする再同期回路。
【請求項１３】
請求項１０の再同期回路であって、
前記受信タイミング検出回路は、前記検出用データ信号に含まれるノイズが所定レベル以下の期間に前記検出を行うように構成されていることを特徴とする再同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数は同一であるが位相が互いに異なるクロック信号を使用する回路の間でデータを受け渡すために、一方のクロック信号に同期したデータを他方のクロック信号に再同期させて出力する再同期回路に関するものである。
【背景技術】
【０００２】
例えばメモリのリード動作やライト動作を制御するシステムＬＳＩでは、リード動作の制御の際に、受信側クロック信号に同期してメモリから出力されたデータを、前記受信側クロック信号と同一周波数で互いに位相が異なるシステムクロック信号に同期して動作する回路に渡すために、前記データをシステムクロック信号に再同期（クロック信号の載せ替え）させて出力する再同期回路が設けられている。
【０００３】
このような再同期回路としては、受信したデータをシステムクロック信号の立ち上がりエッジで保持するフリップフロップと、立ち下がりエッジでデータを保持するフリップフロップとを備え、前記受信側クロック信号とシステムクロック信号との位相差に応じ、何れかのフリップフロップの出力を選択して出力し、これをシステムクロック信号で保持して出力するようにしたものがある（例えば特許文献１を参照）。
【０００４】
これにより、受信側クロック信号に同期したデータをシステムクロック信号に再同期させて出力することが可能になる。
【特許文献１】特表２００１−５２０４１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来の再同期回路は、受信したデータをシステムクロック信号の立ち上がりエッジ、または立ち下がりエッジでデータを保持するように構成されているので、データが有効に出力されている期間の中央から離れたタイミングでデータが保持される場合がある。このため、受信側クロック信号等が高速になると確実にデータをラッチしにくくなり（すなわち載せ替えマージンが減少する。）、データ転送を高速化しにくくなるという問題を有していた。
【０００６】
本発明は、前記の問題に着目してなされたものであり、データの出力に用いられるクロック信号が高速になっても十分な載せ替えマージンを有し、データ転送を高速化できる再同期回路を提供することを課題とする。
【課題を解決するための手段】
【０００７】
前記の課題を解決するため、請求項１の発明は、
受信データ信号とともにストローブ信号が入力され、前記ストローブ信号の周波数と同一の基準クロック信号に前記受信データ信号を同期させて出力する再同期回路であって、
前記受信データ信号のレベルが確定するタイミングが、前記基準クロック信号の１周期に対する位相範囲を複数に区分したうちの何れの位相区分内にあるかを検出する受信タイミング検出回路と、
前記受信データ信号を前記ストローブ信号に同期して保持する第１の保持回路と、
前記基準クロック信号と同一周波数で、前記受信タイミング検出回路で検出された位相区分とは異なる位相区分内でレベルが遷移する第２の保持回路用クロック信号に同期して、前記第１の保持回路の出力を保持する第２の保持回路と、
前記基準クロック信号に同期して前記第２の保持回路の出力を保持して出力する第３の保持回路と、
を備えたことを特徴とする。
【０００８】
また、請求項２の発明は、
請求項１の再同期回路であって、
前記第２の保持回路は、複数の保持回路が、前記第１の保持回路の出力を、前記基準クロック信号と同一周波数で、互いに異なる位相区分内でレベルが遷移する複数種類の第２の保持回路用クロック信号に同期して保持した各信号のなかから選択された１つの信号を保持するように構成されていることを特徴とする。
【０００９】
また、請求項３の発明は、
請求項１の再同期回路であって、
前記第２の保持回路は、前記第１の保持回路の出力を、周波数が前記基準クロック信号と同一で、互いに異なる位相区分内でレベルが遷移する複数種類の第２の保持回路用クロック信号のなかから選択された１つのクロック信号に同期して保持するように構成されていることを特徴とする。
【００１０】
また、請求項４の発明は、
請求項１の再同期回路であって、
前記受信タイミング検出回路は、前記受信データ信号のレベルが確定するのと同じタイミングでレベルが遷移する検出用データ信号を周波数が前記基準クロック信号と同一で、互いに異なる位相区分内でレベルが遷移する検出用クロック信号に同期して複数の保持回路で保持し、保持された各信号のレベルに基づいて、前記検出を行うように構成されていることを特徴とする。
【００１１】
また、請求項５の発明は、
請求項４の再同期回路であって、
前記検出用データ信号は、周期的にレベルが反転する受信データ信号を前記第１の保持回路で保持した信号であることを特徴とする。
【００１２】
これらにより、基準クロック信号の１周期に対する位相範囲を複数に区分したうちの何れの位相区分内にあるかが検出され、十分な載せ替えマージンで受信データ信号の受け渡しを行うことが可能になる。
【００１３】
また、請求項６の発明は、
請求項４の再同期回路であって、
前記検出用データ信号は、前記ストローブ信号を分周した信号であることを特徴とする。
【００１４】
これにより、前記ストローブ信号を分周する回路と第１の保持回路とを同じ種類のフリップフロップで構成すれば、第１の保持回路の出力と正確に同期した検出用データ信号を生成することが可能になる。
【００１５】
また、請求項７の発明は、
請求項４の再同期回路であって、
前記検出用データ信号は、前記第１の保持回路の遅延量に相当する時間だけ前記ストローブ信号を遅延させた信号であることを特徴とする。
【００１６】
これにより、第１の保持回路の出力と正確に同期した検出用データ信号を生成することが可能になる。
【００１７】
また、請求項８の発明は、
請求項４の再同期回路であって、
前記受信タイミング検出回路は、前記検出用データ信号を所定の遅延量だけ遅延させた信号を保持するように構成されていることを特徴とする。
【００１８】
また、請求項９の発明は、
請求項８の再同期回路であって、
前記複数の位相区分の位相範囲は、それぞれ同じ大きさであって、
前記検出用データ信号を遅延させる所定の遅延量は、１つの位相区分の位相範囲の大きさの２分の１に相当する遅延量であることを特徴とする。
【００１９】
これらにより、受信データ信号が有効に出力されている期間の中央により近いタイミングで前記受信データ信号を保持して出力することが可能になる。
【００２０】
また、請求項１０の発明は、
請求項１の再同期回路であって、
前記受信タイミング検出回路は、所定の検出期間に前記検出を行うように構成され、
前記第２の保持回路は、前記受信タイミング検出回路が前記検出を行った後に、前記第１の保持回路の出力を保持するように構成されていることを特徴とする。
【００２１】
これにより、受信タイミング検出回路による検出が所定の期間に行われるので、周期的にレベルが反転する期間とレベルが変化しない期間を有するストローブ信号（すなわち間欠的に所定の周波数を有している信号）に基づいてデータが入出力されるメモリのリード動作やライト動作を制御するシステムＬＳＩに、本再同期回路が組み込まれて使用される場合にも、十分な載せ替えマージンで受信データ信号の受け渡しを行うことが可能になる。
【００２２】
また、請求項１１の発明は、
請求項１０の再同期回路あって、
前記受信データ信号は、映像データ信号であり、
前記受信タイミング検出回路は、前記映像データ信号のブランク期間内に前記検出を行うように構成されていることを特徴とする。
【００２３】
これにより、映像データ信号のレベルが確定するタイミングが、前記基準クロック信号の１周期に対する位相範囲を複数に区分したうちの何れの位相区分内にあるかが、映像データ信号のブランク期間に検出されるので、例えば高速な動作が要求される画像用メモリのリード動作やライト動作を制御するシステムＬＳＩに本再同期回路が組み込まれて使用されるような場合にも、正確に受信データ信号の受け渡しを行うことが可能になる。
【００２４】
また、請求項１２の発明は、
請求項１０の再同期回路あって、
前記受信データ信号は、リフレッシュ期間を有するメモリが出力するデータ信号であり、
前記受信タイミング検出回路は、前記メモリのリフレッシュ期間内に前記検出を行うように構成されていることを特徴とする。
【００２５】
これにより、リフレッシュ期間を有するメモリのリフレッシュ期間に受信タイミング検出回路による前記検出が行われるので、正確に受信データ信号の受け渡しを行うことが可能になる。
【００２６】
また、請求項１３の発明は、
請求項１０の再同期回路であって、
前記受信タイミング検出回路は、前記検出用データ信号に含まれるノイズが所定レベル以下の期間に前記検出を行うように構成されていることを特徴とする。
【００２７】
これにより、受信タイミング検出回路において、前記基準クロック信号の１周期に対する位相範囲を複数に区分したうちの何れの位相区分内にあるかを正確に求めることが可能になる。
【発明の効果】
【００２８】
本発明によれば、データの出力に用いられるクロック信号が高速になっても十分な載せ替えマージンを有し、データ転送を高速化できる。
【発明を実施するための最良の形態】
【００２９】
本発明の実施形態に係る再同期回路は、例えばＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）のような周期的に論理値が反転する期間と論理値が変化しない期間を有するストローブ信号（すなわち間欠的に所定の周波数を有している信号）に基づいてデータが入出力されるメモリのリード動作やライト動作を制御するシステムＬＳＩに組み込まれて使用される。
【００３０】
以下、本発明の実施形態について図面を参照しながら説明する。
【００３１】
《発明の実施形態１》
（全体の構成）
図１は、発明の実施形態１に係る再同期回路１０００の構成を示すブロック図である。まず、再同期回路の全体構成について説明する。
【００３２】
同図に示すように再同期回路１０００は、判断回路１１００、および同期回路ブロック１２００を備えて構成されている。
【００３３】
判断回路１１００は、図示しない制御回路によって制御されて、入力された判断用信号（後述）と前記基準クロック信号（ＳＹＳ＿ＣＬＫ）とがどの程度の位相差を有しているかを判断し、判断結果をデコードして保持するとともに、同期回路ブロック１２００に出力するようになっている。前記判断結果は、後に詳述するように、前記基準クロック信号の９０〜１８０°（９０〜１８０°のように表記した場合は、９０°はこの範囲に含まれ、１８０°は含まないものとする。）、１８０〜２７０°、２７０〜０°、および０〜９０°のうちの何れの位相範囲で立ち上がるかに応じた信号が出力されるようになっている。
【００３４】
また、本実施形態の再同期回路では、この判断の動作は、実際の受信データ信号を受信する動作が行われていない期間に行われるように前記制御回路によって制御される。
【００３５】
同期回路ブロック１２００は、入力された受信データ信号を前記ストローブ信号（Ｓｔｒｏｂｅ）によって保持し、さらに前記基準クロック信号と同じ周波数で、前記判断結果に応じた位相のクロック信号で受信データ信号を保持することによって、前記乗せ替えマージンを増大させた後、さらに前記基準クロック信号で保持し直して出力するようになっている。
【００３６】
（判断回路１１００の具体的な構成）
次に判断回路１１００の具体的な構成について説明する。判断回路１１００は、図２に示すように、フリップフロップ１１１１〜１１１４、ＡＮＤ回路１１２１〜１１２４、ＮＯＲ回路１１３１〜１１３３、フリップフロップ１１４１〜１１４２、および更新制御ブロック１１５０を備えて構成されている。
【００３７】
この判断回路１１００には、前記ストローブ信号が遅延回路１２４０、および遅延回路１２５０によって遅延したｓｔｒｏｂｅ１Ｔが判断用信号として入力され、このｓｔｒｏｂｅ１Ｔに基づいて前記判断の動作を行うようになっている。
【００３８】
フリップフロップ１１１１〜１１１４は、それぞれに入力された前記基準クロック信号と同じ周波数で位相が互いに異なるクロック信号（ＣＫ０００、ＣＫ０９０、ＣＫ１８０、およびＣＫ２７０）の立ち上がりエッジでｓｔｒｏｂｅ１Ｔを保持した非反転出力、およびその反転出力を出力するようになっている。
【００３９】
ＣＫ０００は、前記基準クロック信号と同じ位相のクロック信号であり、ＣＫ０９０、ＣＫ１８０、およびＣＫ２７０は、それぞれ前記基準クロック信号に対し位相が９０°、１８０°、２７０°遅れたクロック信号である。
【００４０】
上記のようなクロック信号がフリップフロップ１１１１〜１１１４入力されることにより、ｓｔｒｏｂｅ１Ｔが前記基準クロック信号の９０〜１８０°、１８０〜２７０°、２７０〜０°、および０〜９０°のうちの何れの位相範囲で立ち上がるかに応じた値がそれぞれのフリップフロップから出力される。
【００４１】
具体的な出力は、図３に示すようになる。図３では、「１」が記載されている欄は信号がＨｉｇｈレベル（Ｈレベル）であることを示し、「０」が記載されている欄は信号がＬｏｗレベル（Ｌレベル）であることを示している。見出しが「フリップフロップ１１１１」〜「フリップフロップ１１１４」の列は、フリップフロップ１１１１〜１１１４にそれぞれ９０〜１８０°、１８０〜２７０°、２７０〜０°、および０〜９０°の位相範囲で立ち上がるｓｔｒｏｂｅ１Ｔが入力された場合のそれぞれのフリップフロップの非反転出力を示している。
【００４２】
例えば図４に示す９０〜１８０°の位相範囲で立ち上がるｓｔｒｏｂｅ１Ｔが入力された場合には、フリップフロップ１１１１〜１１１４の非反転出力は、それぞれＬレベル、Ｈレベル、Ｈレベル、およびＬレベルとなる。
【００４３】
ＡＮＤ回路１１２１〜１１２４、およびＮＯＲ回路１１３１〜１１３３は、フリップフロップ１１１１〜１１１４が出力した信号をデコードしてＮＯＲ回路１１３１、およびＮＯＲ回路１１３３から出力するようになっている。
【００４４】
具体的には、図３において見出しが「ＡＮＤ回路１１２１」〜「ＡＮＤ回路１１２４」の列は、ＡＮＤ回路１１２１〜１１２４にそれぞれ９０〜１８０°、１８０〜２７０°、２７０〜０°、および０〜９０°の位相範囲で立ち上がるｓｔｒｏｂｅ１Ｔが入力された場合のそれぞれのＡＮＤ回路の出力を示している。
【００４５】
例えば９０〜１８０°の位相範囲で立ち上がるｓｔｒｏｂｅ１Ｔが入力された場合には、ＡＮＤ回路１１２１〜１１２４の出力は、それぞれＨレベル、Ｌレベル、Ｌレベル、およびＬレベルとなる。この場合、ＮＯＲ回路１１３１、および１１３３の出力は何れもＬレベルとなる。
【００４６】
フリップフロップ１１４１〜１１４２は、前記デコードされた出力（判断結果）を保持し、ｒｓｙｎｃ＿ｌａｔｅとｒｓｙｎｃ＿ｃｈｐｈの２つの信号として出力するようになっている。
【００４７】
具体的には、図３の見出しが「ｒｓｙｎｃ＿ｌａｔｅ」と「ｒｓｙｎｃ＿ｃｈｐｈ」との列が、それぞれフリップフロップ１１４１〜１１４２の出力を示している。例えば、９０〜１８０°の位相範囲で立ち上がるｓｔｒｏｂｅ１Ｔが判断回路１１００に入力された場合には、フリップフロップ１１４１〜１１４２で保持される値は、何れもＬレベルとなる。
【００４８】
更新制御ブロック１１５０は、フリップフロップ１１５１とＡＮＤ回路１１５２とを備えて構成され、前記制御回路から入力された判断結果の更新を指示する信号（ｒｓｙｎｃ＿ｈｏｌｄ）に応じ、フリップフロップ１１４１〜１１４２が保持している判断結果を更新させるようになっている。このｒｓｙｎｃ＿ｈｏｌｄは、正確な判断を行うため、Ｈレベルである期間が前記ＳＹＳ＿ＣＬＫの１周期分以上の期間である信号である。したがって、前記判断結果の更新は、ｒｓｙｎｃ＿ｈｏｌｄがＨレベルの期間で行われ、ｒｓｙｎｃ＿ｈｏｌｄがＨレベルからＬレベルになったタイミングのＮＯＲ回路１１３１とＮＯＲ回路１１３３の出力（判断結果）がそれぞれフリップフロップ１１４１とフリップフロップ１１４２に保持される。
【００４９】
以上のように、判断回路１１００が出力する判断結果は、前記判断用信号が０〜９０°、９０〜１８０°、１８０〜２７０°、２７０〜０°の４つの位相範囲のうちの何れの範囲で立ち上がるかを示すものとなる。すなわち判断回路１１００は、前記基準クロック信号の９０〜１８０°、１８０〜２７０°、２７０〜０°、および０〜９０°のうちの何れの位相範囲で立ち上がるかに応じた信号を出力する。
【００５０】
（同期回路ブロック１２００の具体的な構成）
次に同期回路ブロック１２００の具体的な構成について説明する。同期回路ブロック１２００は、図１に示すように、フリップフロップ１２１０、セレクタ１２２１〜１２２４、フリップフロップ１２３１〜１２３４、遅延回路１２４０、および遅延回路１２５０を備えて構成されている。
【００５１】
フリップフロップ１２１０は、入力されたデータ（Ｄａｔａ）を前記ストローブ信号で保持して受信データ信号（Ｄ）を出力するようになっている。この受信データ信号（Ｄ）は、前記基準クロック信号の１周期分の幅を有している。
【００５２】
セレクタ１２２１は、前記ｒｓｙｎｃ＿ｃｈｐｈがＬレベルの場合は、ＣＫ２７０を選択して出力し、Ｈレベルの場合は、ＣＫ０００を選択して出力するようになっている。
【００５３】
セレクタ１２２２は、前記ｒｓｙｎｃ＿ｃｈｐｈがＬレベルの場合は、ＣＫ０９０を選択して出力し、Ｈレベルの場合は、ＣＫ１８０を選択して出力するようになっている。
【００５４】
セレクタ１２２３は、前記ｒｓｙｎｃ＿ｌａｔｅがＬレベルの場合は、フリップフロップ１２３３の出力を選択して出力し、Ｈレベルの場合は、フリップフロップ１２３２の出力を選択して出力するようになっている。
【００５５】
セレクタ１２２４は、セレクタ１２２１やセレクタ１２２２と同等の遅延量でフリップフロップ１２１０の出力を遅延させる遅延回路として動作するようになっている。すなわち、セレクタ１２２４は、セレクタ１２２１やセレクタ１２２２と同等の遅延量を有していれば、セレクタには限定されない。
【００５６】
フリップフロップ１２３１は、セレクタ１２２１によって選択されて入力されたＣＫ２７０、またはＣＫ０００の立ち上がりエッジで、入力された受信データ信号（Ｄ）を保持するようになっている。
【００５７】
フリップフロップ１２３２は、セレクタ１２２２によって選択されて入力されたＣＫ０９０、またはＣＫ１８０の立ち上がりエッジで、受信データ信号（Ｄ）を保持するようになっている。
【００５８】
フリップフロップ１２３３は、フリップフロップ１２３１の出力をＣＫ１８０の立ち上がりエッジで保持するようになっている。
【００５９】
フリップフロップ１２３３が設けられたのは、次の理由による。
【００６０】
セレクタ１２２１によってＣＫ０００が選択された場合には、ＣＫ０００と基準クロック信号とが同位相であれば、フリップフロップ１２３１の出力をそのまま出力してよい。
【００６１】
しかし、実際には、ＣＫ０００と基準クロック信号とは位相ずれを生じるので、フリップフロップ１２３１の出力を基準クロック信号によってフリップフロップ１２３４で保持させる必要がある。この場合、ＣＫ０００と基準クロック信号との位相差によっては、フリップフロップ１２３１の出力が立ち上がる前にフリップフロップ１２３４による保持が行われるなどして、ミスラッチを起こす可能性がある。
【００６２】
そこで、本実施形態の再同期回路では、フリップフロップ１２３３を設け、フリップフロップ１２３１の出力を一旦ＣＫ１８０によってフリップフロップ１２３３で保持させることによって、前記ミスラッチを防止している。
【００６３】
なお、ＣＫ２７０がセレクタ１２２１で選択された場合には、フリップフロップ１２３１の出力をフリップフロップ１２３３で保持せずに、そのままセレクタ１２２３に出力すればよいが、本実施形態では回路構成を簡略にするため、この場合にもフリップフロップ１２３１の出力がフリップフロップ１２３３で保持されるようになっている。
【００６４】
ＣＫ０００、ＣＫ０９０、ＣＫ１８０、およびＣＫ２７０のうちで、受信データ信号（Ｄ）が有効に出力されている期間の中央に最も近いタイミングで立ち上がるクロック信号によってデータを保持する保持回路が、セレクタ１２２１〜１２２３、およびフリップフロップ１２３１〜１２３３によって構成される。
【００６５】
フリップフロップ１２３４は、前記基準クロック信号の立ち上がりエッジで、セレクタ１２２３の出力を保持して出力するようになっている。
【００６６】
遅延回路１２４０は、フリップフロップ１２１０と同等の遅延量でストローブ信号を遅延させるようになっている。これにより、前記判断用信号は、前記受信データ信号と同等の位相になる。
【００６７】
遅延回路１２５０は、遅延回路１２４０によって遅延させられたストローブ信号をさらに４５°（基準クロック信号の周期の１／８の遅延量）だけ遅延させてｓｔｒｏｂｅ１Ｔとして判断回路１１００に出力するようになっている。
【００６８】
上記のように、判断用信号をストローブ信号そのものとせず、ストローブ信号に対して４５°遅延させられたｓｔｒｏｂｅ１Ｔとするのは、次の理由による。
【００６９】
例えば遅延回路１２４０で遅延させたストローブ信号を直接判断回路１１００に入力してＣＫ０００、ＣＫ０９０、ＣＫ１８０、およびＣＫ２７０の４つのクロック信号で判断を行うと、判断結果は０〜９０°、９０〜１８０°、１８０〜２７０°、２７０〜０°の４つの位相範囲のうちの何れかを示すものになる。
【００７０】
判断結果が例えば０〜９０°の場合は、理想的には、０〜９０°の中心位相である４５°の位相のクロック信号の対面エッジ（何れかの立ち上がりエッジに対し１８０°位相の異なるエッジ）で立ち上がるクロック信号、即ち２２５°の位相のクロック信号よって受信データ信号を保持すれば、受信データ信号（Ｄ）が有効に出力されている期間の中央に最も近いタイミングでこれを保持することが可能になる。
【００７１】
しかし、ＣＫ０００〜ＣＫ２７０の中には、位相が２２５°のクロック信号がないので、結局は位相が１８０°のクロック信号（ＣＫ１８０）、または位相が２７０°のクロック信号（ＣＫ２７０）によって前記受信データ信号を保持することになる。すなわち、受信データ信号（Ｄ）が有効に出力されている期間の中央から前後どちらかに４５°偏ったタイミングで立ち上がるクロック信号で受信データ信号（Ｄ）を保持することになる。
【００７２】
そこで、再同期回路１０００では、４５°位相を遅らせたｓｔｒｏｂｅ１Ｔを判断用信号として用いてストローブ信号の立ち上がりエッジの判断を行うことによって、図５に示すように、判断結果が４５〜１３５°、１３５〜２２５°、２２５〜３１５°、３１５〜４５°の４つの位相範囲のうちの何れかの範囲になり、各位相範囲の中心位相から対面のクロック信号（ＣＫ２７０、ＣＫ０００、ＣＫ０９０、およびＣＫ１８０の何れか）を選択すれば、受信データ信号（Ｄ）が有効に出力されている期間の中央に最も近いタイミングで受信データ信号（Ｄ）を保持することができ、載せ替えマージンを増大できる。
【００７３】
図５の表は、判断用信号（ｓｔｒｏｂｅ１Ｔ）の立ち上がりエッジの位相範囲、受信データ信号（Ｄ）の立ち上がりエッジの位相範囲、および受信データ信号を保持するクロック信号の関係を示したものである。この表で見出しが「１ｓｔｌａｔｃｈ」の列は、フリップフロップ１２３１、およびフリップフロップ１２３２の何れの出力が選ばれるかを示し、見出しが「２ｎｄｌａｔｃｈ」の列のうちでＣＫ１８０が記載されている箇所は、フリップフロップ１２３３がＣＫ１８０でフリップフロップ１２３１の出力を保持することを示している。
【００７４】
前記受信データ信号を保持するクロック信号、前記受信データ信号、および本再同期回路の出力の関係をタイミングチャートで示したものが図６〜９である。例えば図６は、受信データ信号の立ち上がりのエッジが４５°〜１３５°の位相範囲にある場合の例である。この例では、受信データ信号は、ＣＫ２７０で保持され、その後ＣＫ１８０で保持される。そしてさらに基準クロック信号（ＳＹＳ＿ＣＬＫ）で保持されて出力されることを示している。以下、同様に図７が受信データ信号の立ち上がりのエッジが１３５〜２２５°の場合の例、図８が２２５〜３１５°の場合の例、図９が３１５〜４５°の場合の例である。
【００７５】
なお、判断が行われる位相範囲の位相区分の数が多いほど載せ替えマージンは拡大する。ただし、その場合は、生成するクロック信号の種類も多くなり、それに応じた回路規模となる。
【００７６】
また、本実施形態の再同期回路では、上記のように判断結果が４つの位相範囲となるように上記の４つのクロック信号を用いたため、ｓｔｒｏｂｅ１Ｔの遅延量を４５°としたが、判断に用いる位相区分の数を変更した場合には、１つの位相区分が有する位相範囲の半分に相当する遅延量だけ遅延させるようにすればよい。
【００７７】
（再同期回路の動作）
再同期回路１０００では、受信データ信号（Ｄ）のクロック信号の乗せ替えに先立って、判断回路１１００によって、ストローブ信号が前記基準クロック信号の何れの位相範囲で立ち上がるかの判断の動作が行われる。この判断の動作が行われる期間（判断期間）は、前記ストローブ信号が周期的に論理値を反転する期間である必要がある。
【００７８】
例えば、判断期間に図４に示すように９０〜１８０°の位相で立ち上がるｓｔｒｏｂｅ１Ｔが入力された場合には、判断回路１１００は以下のように動作して、レベルが何れもＬレベルのｒｓｙｎｃ＿ｌａｔｅ、およびｒｓｙｎｃ＿ｃｈｐｈが同期回路ブロック１２００に出力される。
【００７９】
判断期間に前記制御回路からＨレベルのｒｓｙｎｃ＿ｈｏｌｄが入力されるとともに、判断用信号として判断回路１１００にｓｔｒｏｂｅ１Ｔが入力されると、フリップフロップ１１１１〜１１１４は、それぞれＬレベル、Ｈレベル、Ｈレベル、およびＬレベルを保持して出力する。そしてフリップフロップ１１１１〜１１１４の出力は、ＡＮＤ回路１１２１〜１１２４、ＮＯＲ回路１１３１、およびＮＯＲ回路１１３３によってデコードされる。具体的には、ＡＮＤ回路１１２１〜１１２４は、それぞれＨレベル、Ｌレベル、Ｌレベル、およびＬレベルの信号を出力し、デコード結果としてＮＯＲ回路１１３１、および１１３３が、何れもＬレベルの信号を出力する。
【００８０】
ここで、ｒｓｙｎｃ＿ｈｏｌｄが前記制御回路によって、ＨレベルからＬレベルに遷移させられると、フリップフロップ１１４１とフリップフロップ１１４２は、それぞれＮＯＲ回路１１３１とＮＯＲ回路１１３３の出力を保持するとともに、ｒｓｙｎｃ＿ｌａｔｅ、およびｒｓｙｎｃ＿ｃｈｐｈ（ともにＬレベルの信号）として、これらを同期回路ブロック１２００に出力する。
【００８１】
判断の動作が終了し、メモリなどから入力された受信データ信号（Ｄ）を前記基準クロック信号に同期させる場合に、例えば９０〜１８０°の位相範囲で立ち上がる受信データ信号（Ｄ）が入力されると、受信データ信号（Ｄ）が有効に出力されている期間の中央に最も近いタイミングで立ち上がるＣＫ２７０によって受信データ信号（Ｄ）が保持され、さらに前記基準クロック信号によって保持されて出力される。
【００８２】
すなわち、判断回路１１００が保持しているｒｓｙｎｃ＿ｃｈｐｈはＬレベルなので、セレクタ１２２１〜１２２２によってＣＫ２７０がフリップフロップ１２３１に入力され、ＣＫ０９０がフリップフロップ１２３２に入力される。フリップフロップ１２３１〜１２３２は、それぞれに入力されたクロック信号によって受信データ信号（Ｄ）を保持して出力する。フリップフロップ１２３１の出力は、さらにＣＫ１８０によって、フリップフロップ１２３３で保持される。
【００８３】
一方、ｒｓｙｎｃ＿ｌａｔｅもＬレベルなので、セレクタ１２２３では、フリップフロップ１２３３の出力が選択され、これがフリップフロップ１２３４で前記基準クロック信号（ＳＹＳ＿ＣＬＫ）によって保持されて出力される。フリップフロップ１２３４の出力は受信データ信号がストローブ信号から基準クロック信号へ乗せ替えられた信号（データ）である。
【００８４】
上記のように本実施形態によれば、判断期間に予めストローブ信号の立ち上がりエッジが基準クロック信号の何れの位相範囲で立ち上がるかの判断するので、１つの受信データ信号（Ｄ）が有効に出力されている期間の中央に最も近いタイミングで立ち上がるクロック信号で前記受信データ信号を保持でき、前記基準クロック信号が高速になっても十分な載せ替えマージンで受信データ信号の受け渡しを行うことが可能になる。
【００８５】
また、前記判断結果は保持されるので、間欠的に所定の周波数を有しているストローブ信号に基づいてデータが入力される場合にも、受信データ信号の受け渡しを行うことが可能になる。
【００８６】
なお、実施形態１では、判断回路１１００のＡＮＤ回路１１２４とＮＯＲ回路１１３２の出力は使用されていないが、フリップフロップ１１１１〜１１１４の出力のデコードは、図３に示したような所定のデコード結果が得られれば、ＡＮＤ回路１１２１〜１１２４のうちの何れの３つの出力を用いてもよい。この場合は、ＮＯＲ回路１１３１〜１１３３の代わりに、所定の論理回路を設けてＡＮＤ回路の出力をデコードするようにすれば、上記の例に限定されない。
【００８７】
また、更新制御ブロック１１５０で用いられるクロック信号（ＣＫ０００とＣＫ２７０）は、互いの位相差が２７０°となるような２つのクロック信号であれば、前記の例には限られない。
【００８８】
《発明の実施形態２》
本発明の実施形態２に係る再同期回路は、判断用信号として受信データ信号を用いる装置の例である。なお、以下の実施形態において前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００８９】
図１０は、再同期回路２０００の構成を示すブロック図である。同図に示すように再同期回路２０００は、判断回路２１００、および同期回路ブロック２２００を備えて構成されている。
【００９０】
判断回路２１００は、実施形態１の判断回路１１００と比べ、判断用信号としてストローブ信号ではなく受信データ信号を用い、受信データ信号が前記基準クロック信号（ＳＹＳ＿ＣＬＫ）のどの位相範囲で立ち上がるかを判断するように構成されている点が異なっている。
【００９１】
判断回路２１００は、具体的には、図１１に示すようにフリップフロップ２１１１〜２１１４、フリップフロップ２１２１〜２１２７、ＡＮＤ回路２１２８、ＥＸＯＲ回路２１３１〜２１３３、ＮＯＲ回路２１３４、ＯＲ回路２１３５〜２１３６、フリップフロップ２１４１〜２１４２、および更新制御ブロック１１５０を備えて構成されている。
【００９２】
フリップフロップ２１１１〜２１１４、フリップフロップ２１２１〜２１２７、およびＡＮＤ回路２１２８の部分（以下エッジ検出部という）では、入力された判断用信号（ｓｔｒｏｂｅ１Ｔ）の立ち上がりエッジが９０〜１８０°、１８０〜２７０°、２７０〜０°、および０〜９０°のうちの何れの位相範囲で立ち上がるか（または、立ち下がるか）に応じた値を出力するようになっている。この部分は、図２の判断回路１１００のフリップフロップ１１１１〜１１１４、およびＡＮＤ回路１１２１〜１１２４の部分に相当する。なお、フリップフロップ２１２１〜２１２２は、フリップフロップ２１２３〜２１２６のタイミング調整用のフリップフロップである。このように構成された前記エッジ検出部は、実施形態１に比べ、より高速な動作が可能になる。
【００９３】
ＥＸＯＲ回路２１３１〜２１３３、ＮＯＲ回路２１３４、ＯＲ回路２１３５〜２１３６は、前記エッジ検出部の出力をデコードして出力するようになっている。
【００９４】
これにより、判断回路２１００では、立ち上がりエッジで値が変化する受信データ信号でも、立下りエッジで変化する受信データ信号でも何れの位相範囲で変化するかを判断することが可能になる。
【００９５】
入力された判断用信号（ｓｔｒｏｂｅ１ｔ）のエッジの立ち上がる、または立下る位相範囲と、判断回路２１００の出力（ｒｓｙｎｃ＿ｌａｔｅ、およびｒｓｙｎｃ＿ｃｈｐｈ）との具体的な関係は、図１１の表のようになる。図１１の表では、「１」が記載されている欄は信号がＨレベルであることを示し、「０」が記載されている欄は信号がＬレベルであることを示している。
【００９６】
同期回路ブロック２２００は、同期回路ブロック１２００と比べ、図１０に示すように、ストローブ信号に代えて受信データ信号（Ｄ）を遅延回路１２５０で遅延させ、これをｓｔｒｏｂｅ１Ｔとして判断回路２１００に出力するようになっている点が異なっている。
【００９７】
このように構成された再同期回路では、判断の動作が行われる場合に、判断用信号として、判断期間にＨレベルとＬレベルを交互に繰り返すパターンのデータ（Ｄａｔａ）が入力される必要がある。つまり、このようなデータパターンになるように、判断期間におけるデータ（Ｄａｔａ）をシステム的に担保する必要がある。
【００９８】
例えば、ＤＤＲ−ＳＤＲＡＭから入力されるデータを受信して基準クロック信号に再同期させて出力させる場合は、ＤＤＲ−ＳＤＲＡＭの所定のアドレス領域に予め０と１とを交互に読み出せるようなデータをライト動作により書き込んでおき、システムの立ち上がり時などに判断期間を設け、その期間にＤＤＲ−ＳＤＲＡＭの前記アドレス領域に対しリード動作を行うようにする。
【００９９】
これにより、判断期間に入力されるデータ（Ｄａｔａ）はＨレベルとＬレベルを交互に繰り返すので、データが変化する位相範囲を正確に判断することが可能になる。
【０１００】
したがって、本実施形態においてもやはり、前記基準クロック信号が高速になっても十分な載せ替えマージンで受信データ信号の受け渡しを行うことも可能になる。
【０１０１】
また、前記判断結果は保持されるので、間欠的に所定の周波数を有しているストローブ信号に基づいてデータが入力される場合にも、受信データ信号を受け渡しを行うことが可能になる。
【０１０２】
しかも、本実施形態の再同期回路では、判断用信号として、受信データ信号を用いるので、フリップフロップ１２１０で信号が遅延しても、受信データ信号が立ち上がる（または立下る）位相範囲をより正確に判断することが可能になる。
【０１０３】
《発明の実施形態３》
本発明の実施形態３に係る再同期回路は、判断用信号としてストローブ信号を分周した信号を用いる装置の例である。
【０１０４】
図１２は、再同期回路３０００の構成を示すブロック図である。同図に示すように再同期回路３０００は、判断回路２１００、および同期回路ブロック３２００を備えて構成されている。
【０１０５】
同期回路ブロック３２００では、フリップフロップ３２４０がストローブ信号を２分周し、これを遅延回路１２５０で遅延させた信号をｓｔｒｏｂｅ１Ｔとして判断回路２１００に出力するようになっている。
【０１０６】
このようにストローブ信号２分周することによって、ＨレベルとＬレベルを交互に繰り返すパターンの受信データ信号（Ｄ）に相当する信号をストローブ信号から作ること（すなわち受信データ信号を模倣すること）ができ、実施形態２の再同期回路のように、予め「０」と「１」とを交互に読み出せるように判断用信号をメモリ等に書き込んでおく必要がなくなる。
【０１０７】
上記のように構成された本実施形態においてもやはり、前記基準クロック信号が高速になっても十分な載せ替えマージンで受信データ信号の受け渡しを行うことも可能になる。
【０１０８】
また、前記判断結果は保持されるので、間欠的に所定の周波数を有しているストローブ信号に基づいてデータが入力される場合にも、受信データ信号を受け渡しを行うことが可能になる。
【０１０９】
しかも、フリップフロップ１２１０での信号の遅延時間とフリップフロップ３２４０での信号の遅延時間とはほぼ同じなので、受信データ信号が立ち上がる（または立下る）位相範囲をより正確に判断することが可能になる。
【０１１０】
なお、上記の各実施形態では、間欠的に所定の周波数を有しているストローブ信号に基づいて出力されたデータを受信する例を説明したが、連続的なクロック信号に同期したデータを受信する場合にも上記の各実施形態を適用することができる。
【０１１１】
また、上記の各実施形態では、実際のデータの受信していない期間を判断期間とした例を説明したが、データの受信と平行して前記判断の動作を行い、データの受信終了後に判断結果を更新するようにしてもよい。この場合は、例えばフリップフロップ１１４１とフリップフロップ１１４２との出力をそれぞれ保持する更新用フリップフロップを設け、本再同期回路の外部等から、前記更新を制御する信号を前記更新用フリップフロップに入力するように構成すればよい。
【０１１２】
また、前記判断は、所定の周期で行うようにしてもよい。これにより、例えば本再同期回路が組み込まれている前記システムＬＳＩの温度が変化することによって、信号の遅延量などが変化した場合にも適切に前記判断を行うことができ、正確に再同期を行うことが可能になる。所定周期としては、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のリフレッシュ期間が挙げられる。また、受信データ信号として映像データ信号が入力される場合には、映像データ信号のブランク期間を判断期間としてもよい。
【０１１３】
また、判断期間は、なるべく入力される信号にノイズが少ない期間とするのが望ましいので、ノイズが所定レベル以下の場合に判断を行うようにするのが望ましい。これにより、位相範囲の判断をより正確にできるようになる。
【０１１４】
また、遅延回路１２５０を設けない場合であっても、判断回路１１００や判断回路２１００による位相範囲の判断自体は可能である。
【０１１５】
また、一度の判断によって、受信データ信号（Ｄ）を保持するクロック信号を決定するのではなく、複数回の判断を行い、例えば多数決によって１つの判断結果が出力するように判断回路１１００や判断回路２１００を構成してもよい。
【０１１６】
また、複数のクロック信号のうちから前記受信データ信号を保持する１つのクロック信号を選択してから、１つのフリップフロップで受信データ信号を保持するように同期回路ブロックを構成してもよい。これによりフリップフロップの数を減らすことができ、回路規模を抑制することが可能になる。
【０１１７】
また、複数のクロック信号ごとに、前記受信データ信号を保持するフリップフロップを設け、これらのフリップフロップによって保持された信号の中から最も乗せ替えマージンの大きな信号を選択するように同期回路ブロックを構成してもよい。このように構成すれば、前記複数のクロック信号の種類だけフリップフロップが必要になるが、クロック信号の経路にセレクタを設ける必要がなくなり、タイミング設計が容易になる。
【０１１８】
また、上記の各実施形態で示した、各信号のレベル（論理値）とそのレベルが示す内容との対応関係などは一例であり、これらに限るものではない。
【産業上の利用可能性】
【０１１９】
本発明にかかる再同期回路は、データの出力に用いられるクロック信号が高速になっても十分な載せ替えマージンを有し、データ転送を高速化できるという効果を有し、同周波数は同一であるが位相が互いに異なるクロック信号を使用する回路の間でデータを受け渡すために、一方のクロック信号に同期したデータを他方のクロック信号に再同期させて出力する再同期回路等として有用である。
【図面の簡単な説明】
【０１２０】
【図１】本発明の実施形態１の再同期回路の構成を示すブロック図である。
【図２】判断回路の構成を示すブロック図である。
【図３】判断回路の真理値表である。
【図４】判断回路に入力されるクロック信号等のタイミングチャートである。
【図５】判断用信号（ｓｔｒｏｂｅ１Ｔ）が立ち上がる位相範囲、受信データ信号（Ｄ）立ち上がる位相範囲、および受信データ信号を保持するクロック信号の関係を示したものである。
【図６】受信データ信号の立ち上がりのエッジが４５°〜１３５°の位相範囲にある場合の受信データ信号を保持するクロック信号、受信データ信号、および本再同期回路の出力の関係をタイミングチャートで示した図である。
【図７】受信データ信号の立ち上がりのエッジが１３５°〜２２５°の位相範囲にある場合の受信データ信号を保持するクロック信号、受信データ信号、および本再同期回路の出力の関係をタイミングチャートで示した図である。
【図８】受信データ信号の立ち上がりのエッジが２２５°〜３１５°の位相範囲にある場合の受信データ信号を保持するクロック信号、受信データ信号、および本再同期回路の出力の関係をタイミングチャートで示した図である。
【図９】受信データ信号の立ち上がりのエッジが３１５°〜４５°の位相範囲にある場合の受信データ信号を保持するクロック信号、受信データ信号、および本再同期回路の出力の関係をタイミングチャートで示した図である。
【図１０】本発明の実施形態２の再同期回路の構成を示すブロック図である。
【図１１】判断回路の他の構成例を示すブロック図である。
【図１２】本発明の実施形態３の再同期回路の構成を示すブロック図である。
【符号の説明】
【０１２１】
１０００      再同期回路
１１００      判断回路
１１１１〜１１１４  フリップフロップ
１１２１〜１１２４  ＡＮＤ回路
１１３１〜１１３３  ＮＯＲ回路
１１４１〜１１４２  フリップフロップ
１１５０      更新制御ブロック
１１５１〜１１５２  フリップフロップ
１２００      同期回路ブロック
１２１０      フリップフロップ
１２２１〜１２２４  セレクタ
１２３１〜１２３４  フリップフロップ
１２４０      遅延回路
１２５０      遅延回路
２０００      再同期回路
２１００      判断回路
２１１１〜２１１４  フリップフロップ
２１２１〜２１２７  フリップフロップ
２１２８      ＡＮＤ回路
２１３１〜２１３３  ＥＸＯＲ回路
２１３４      ＮＯＲ回路
２１３５〜２１３６  ＯＲ回路
２１４１〜２１４２  フリップフロップ
２１６１      フリップフロップ
２１６２      ＡＮＤ回路
２２００      同期回路ブロック
３０００      再同期回路
３２００      同期回路ブロック
３２４０      フリップフロップ
【図１】
2005339519.tif 000003
【図２】
2005339519.tif 000004
【図３】
2005339519.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005339519.tif 000009
【図８】
2005339519.tif 000010
【図９】
2005339519.tif 000011
【図１０】
2005339519.tif 000012
【図１１】
2005339519.tif 000013
【図１２】
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