(57)【要約】【課題】  複数のメモリユニットを備えた半導体記憶装置の回路規模を低減する。【解決手段】  複数のＤＲＡＭ２００…に対して、１つのタイミング選択信号発生部１００とタイミング信号生成部１５０とが設けられ、ワード線イネーブル信号等を生成するための共通のクロック信号ＣＬＫ１〜４が生成される。クロック信号ＣＬＫ１〜４の遷移タイミングは、メモリコア部３００に保持されたタイミングデータによって制御される。【選択図】図１
2005339041.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ個別のアドレス信号線、およびデータ信号線によってアクセスされる複数のメモリユニットと、
上記複数のメモリユニットに共通の動作タイミング制御信号を出力する動作タイミング制御信号出力回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置であって、
上記動作タイミング制御信号出力回路は、クロック信号を所定量遅延させて、上記動作タイミング制御信号を生成するように構成されていることを特徴とする半導体記憶装置。
【請求項３】
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
上記メモリユニットは記憶領域を選択するためのワード線を備えて構成され、
上記動作タイミング制御信号に基づいて、上記ワード線の駆動タイミングを制御するタイミング信号が生成されるように構成されていることを特徴とする半導体記憶装置。
【請求項４】
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
上記メモリユニットは記憶データに応じた信号を増幅するセンスアンプを備えて構成され、
上記動作タイミング制御信号に基づいて、上記センスアンプの動作タイミングを制御するタイミング信号が生成されるように構成されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
上記メモリユニットは記憶データを保持する記憶素子がスイッチング素子を介してメモリユニットの外部と接続されるように構成され、
上記動作タイミング制御信号に基づいて、上記スイッチング素子の動作タイミングを制御するタイミング信号が生成されるように構成されていることを特徴とする半導体記憶装置。
【請求項６】
請求項３から請求項５のうちの何れか１項の半導体記憶装置であって、
上記複数のメモリユニットに共通の動作タイミング制御信号に基づいて生成される上記タイミング信号が、上記複数のメモリユニットに共通の信号として生成されるように構成されていることを特徴とする半導体記憶装置。
【請求項７】
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
記憶データのライト時用とリード時用とで、互いに異なるタイミングを示す上記動作タイミング制御信号が上記動作タイミング制御信号出力回路から出力されるように構成されていることを特徴とする半導体記憶装置。
【請求項８】
請求項１から請求項５のうちの何れか１項の半導体記憶装置であって、
上記メモリユニットがスタンバイ状態となる場合に、上記動作タイミング制御信号または上記タイミング信号が一定のレベルに固定されるように構成されていることを特徴とする半導体記憶装置。
【請求項９】
請求項８の半導体記憶装置であって、
一部の上記メモリユニットがスタンバイ状態となる場合に、そのスタンバイ状態となるメモリユニットに対する動作タイミング制御信号または上記タイミング信号が一定のレベルに固定されるように構成されていることを特徴とする半導体記憶装置。
【請求項１０】
請求項２の半導体記憶装置であって、
上記動作タイミング制御信号出力回路は、上記クロック信号の遅延量を可変に設定し得るように構成されていることを特徴とする半導体記憶装置。
【請求項１１】
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
上記動作タイミング制御信号出力回路は、動作タイミング設定データに応じたタイミングを示す動作タイミング制御信号を出力するように構成されていることを特徴とする半導体記憶装置。
【請求項１２】
請求項１１の半導体記憶装置であって、
上記動作タイミング制御信号出力回路は、記憶データのライト時用とリード時用とで、異なる動作タイミング設定データに応じて、互いに異なるタイミングを示す動作タイミング制御信号を出力し得るように構成されていることを特徴とする半導体記憶装置。
【請求項１３】
請求項１１および請求項１２のうちの何れか１項の半導体記憶装置であって、
さらに、上記動作タイミング設定データを保持する、レジスタ、不揮発メモリ、およびフューズメモリのうちの少なくとも１つを備えたことを特徴とする半導体記憶装置。
【請求項１４】
請求項１３の半導体記憶装置であって、
上記不揮発メモリまたはフューズメモリのうちの少なくとも１つと、
上記レジスタと、
上記不揮発メモリまたはフューズメモリから出力される動作タイミング設定データ、および上記レジスタから出力される動作タイミング設定データのうちの何れか一方を選択して、上記動作タイミング制御信号出力回路に与えるセレクタと、
を備えたことを特徴とする半導体記憶装置。
【請求項１５】
請求項１３の半導体記憶装置であって、
上記レジスタ、不揮発メモリ、またはフューズメモリに保持される動作タイミング設定データを設定する外部端子を有し、上記外部端子は、上記動作タイミング設定データの設定以外のテスト用途にも共用されることを特徴とする半導体記憶装置。
【請求項１６】
請求項１１の半導体記憶装置であって、
上記動作タイミング制御信号は、全ての上記メモリユニットが動作可能な動作タイミングのうちで、最も早い動作タイミングを示す動作タイミング制御信号を出力するように構成されていることを特徴とする半導体記憶装置。
【請求項１７】
請求項１１の半導体記憶装置の製造方法であって、
複数種類の動作タイミング設定データを一時的に設定部に設定するステップと、
各動作タイミング設定データに応じた動作タイミングのうちで、全ての上記メモリユニットが動作可能な最も早い動作タイミングを求めるステップと、
求められた動作タイミングを示す動作タイミング設定データを半導体記憶装置に設定するステップと、
を有することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＤＲＡＭ（Dynamic Random Access Memory）などのメモリユニットと、これらのメモリユニットを制御する制御回路とを有する半導体記憶装置に関するものである。
【背景技術】
【０００２】
複数のＤＲＡＭ等のメモリユニットが１つの半導体チップ上に設けられる場合、例えば図１５に模式的に示すように、各ＤＲＡＭ１０００〜１００３ごとに、動作タイミング制御信号を生成するタイミング信号生成部１００４〜１００７が設けられていた（例えば、特許文献１参照。）。また、動作タイミング制御信号によって制御される動作タイミングは固定的に設定され、半導体記憶装置の外部から動作タイミングを変えることはできなかった。
【０００３】
一方、シンクロナスＤＲＡＭの複数のバンクに対して共通のタイミング発生回路を設ける試みがなされた例はあるが（例えば、特許文献２参照。）、シンクロナスＤＲＡＭのバンクは入出力回路自体を共通にするものであり、この例は、独立してアクセス可能な複数のＤＲＡＭに対してタイミング発生回路を共通化するものではない。
【特許文献１】特開平１０−２５７４２３号公報
【特許文献２】特開２０００−２５１４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のように、メモリユニットを複数設けるとともに、同じ個数のタイミング信号生成部を設ける場合には、全体の回路規模が大きくなり、半導体チップのサイズも大きくなるという問題があった。また、固定的に設定された動作タイミングにおいて、タイミングマージンが不足している場合にはメモリユニットが動作不良になるが、設けられるメモリユニットの数が多いほど、また、一般にタイミングマージンが小さくなる高速動作をさせようとするほど、半導体記憶装置全体として不良になる可能性が高くなり、歩留まりが低下しがちになる。
【０００５】
本発明は、上記の点に鑑み、半導体記憶装置の半導体チップサイズを小さく抑え、また、タイミングマージン不足による動作不良を防止して歩留まりを向上させることを課題としている。
【課題を解決するための手段】
【０００６】
上記の課題を解決するため、請求項１の発明は、
半導体記憶装置であって、
それぞれ個別のアドレス信号線、およびデータ信号線によってアクセスされる複数のメモリユニットと、
上記複数のメモリユニットに共通の動作タイミング制御信号を出力する動作タイミング制御信号出力回路と、
を備えたことを特徴とする。
【０００７】
また、請求項２の発明は、
請求項１の半導体記憶装置であって、
上記動作タイミング制御信号出力回路は、クロック信号を所定量遅延させて、上記動作タイミング制御信号を生成するように構成されていることを特徴とする。
【０００８】
これらにより、動作タイミング制御信号出力回路は、複数のメモリユニットに共通の動作タイミング制御信号を出力する。それゆえ、メモリユニットの数に係わらず、１つの動作タイミング制御信号出力回路を設けるだけでよいので、回路規模を小さく抑えてチップ面積を低減することが容易にできる。
【０００９】
また、請求項３の発明は、
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
上記メモリユニットは記憶領域を選択するためのワード線を備えて構成され、
上記動作タイミング制御信号に基づいて、上記ワード線の駆動タイミングを制御するタイミング信号が生成されるように構成されていることを特徴とする。
【００１０】
また、請求項４の発明は、
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
上記メモリユニットは記憶データに応じた信号を増幅するセンスアンプを備えて構成され、
上記動作タイミング制御信号に基づいて、上記センスアンプの動作タイミングを制御するタイミング信号が生成されるように構成されていることを特徴とする。
【００１１】
また、請求項５の発明は、
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
上記メモリユニットは記憶データを保持する記憶素子がスイッチング素子を介してメモリユニットの外部と接続されるように構成され、
上記動作タイミング制御信号に基づいて、上記スイッチング素子の動作タイミングを制御するタイミング信号が生成されるように構成されていることを特徴とする。
【００１２】
これらにより、動作タイミング制御信号に基づいて生成されたタイミング信号によって、ワード線の駆動タイミングや、センスアンプの動作タイミング、スイッチング素子の動作タイミングが制御される。
【００１３】
また、請求項６の発明は、
請求項３から請求項５のうちの何れか１項の半導体記憶装置であって、
上記複数のメモリユニットに共通の動作タイミング制御信号に基づいて生成される上記タイミング信号が、上記複数のメモリユニットに共通の信号として生成されるように構成されていることを特徴とする。
【００１４】
これにより、タイミング信号も複数のメモリユニットに共通の信号として生成されるので、回路規模をより小さく抑えてチップ面積を低減することが容易にできる。
【００１５】
また、請求項７の発明は、
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
記憶データのライト時用とリード時用とで、互いに異なるタイミングを示す上記動作タイミング制御信号が上記動作タイミング制御信号出力回路から出力されるように構成されていることを特徴とする。
【００１６】
これにより、記憶データのライト時とリード時とでタイミングを柔軟に制御して最適化することが容易にできる。
【００１７】
また、請求項８の発明は、
請求項１から請求項５のうちの何れか１項の半導体記憶装置であって、
上記メモリユニットがスタンバイ状態となる場合に、上記動作タイミング制御信号または上記タイミング信号が一定のレベルに固定されるように構成されていることを特徴とする。
【００１８】
また、請求項９の発明は、
請求項８の半導体記憶装置であって、
一部の上記メモリユニットがスタンバイ状態となる場合に、そのスタンバイ状態となるメモリユニットに対する動作タイミング制御信号または上記タイミング信号が一定のレベルに固定されるように構成されていることを特徴とする。
【００１９】
これらにより、スタンバイ状態となるメモリユニットで消費される電力が小さく抑えられる。
【００２０】
また、請求項１０の発明は、
請求項２の半導体記憶装置であって、
上記動作タイミング制御信号出力回路は、上記クロック信号の遅延量を可変に設定し得るように構成されていることを特徴とする。
【００２１】
また、請求項１１の発明は、
請求項１および請求項２のうちの何れか１項の半導体記憶装置であって、
上記動作タイミング制御信号出力回路は、動作タイミング設定データに応じたタイミングを示す動作タイミング制御信号を出力するように構成されていることを特徴とする。
【００２２】
また、請求項１２の発明は、
請求項１１の半導体記憶装置であって、
上記動作タイミング制御信号出力回路は、記憶データのライト時用とリード時用とで、異なる動作タイミング設定データに応じて、互いに異なるタイミングを示す動作タイミング制御信号を出力し得るように構成されていることを特徴とする。
【００２３】
また、請求項１３の発明は、
請求項１１および請求項１２のうちの何れか１項の半導体記憶装置であって、
さらに、上記動作タイミング設定データを保持する、レジスタ、不揮発メモリ、およびフューズメモリのうちの少なくとも１つを備えたことを特徴とする。
【００２４】
また、請求項１４の発明は、
請求項１３の半導体記憶装置であって、
上記不揮発メモリまたはフューズメモリのうちの少なくとも１つと、
上記レジスタと、
上記不揮発メモリまたはフューズメモリから出力される動作タイミング設定データ、および上記レジスタから出力される動作タイミング設定データのうちの何れか一方を選択して、上記動作タイミング制御信号出力回路に与えるセレクタと、
を備えたことを特徴とする。
【００２５】
これらにより、動作タイミング制御信号によって示されるタイミングを容易に調整することができる。それゆえ、例えば複数のメモリユニットの動作タイミングにばらつきがある場合などでも、例えば最も動作可能タイミングの遅いメモリユニットに応じたタイミング制御信号が生成されるようにして、全てのメモリユニットが適切に動作するようにすることができ、半導体記憶装置の歩留まりを向上させることが容易にできる。また、設定データの設定によって、記憶データのライト時とリード時とでタイミングを柔軟に制御して最適化することが容易にできる。
【００２６】
また、請求項１５の発明は、
請求項１３の半導体記憶装置であって、
上記レジスタ、不揮発メモリ、またはフューズメモリに保持される動作タイミング設定データを設定する外部端子を有し、上記外部端子は、上記動作タイミング設定データの設定以外のテスト用途にも共用されることを特徴とする。
【００２７】
これにより、動作タイミング設定データをメモリユニットにテスト用に記憶されるテスト記憶データなどと共通の信号経路を介して入力することができ、半導体記憶装置に設けられる端子の数を低減することができる。
【００２８】
また、請求項１６の発明は、
請求項１１の半導体記憶装置であって、
上記動作タイミング制御信号は、全ての上記メモリユニットが動作可能な動作タイミングのうちで、最も早い動作タイミングを示す動作タイミング制御信号を出力するように構成されていることを特徴とする。
【００２９】
また、請求項１７の発明は、
請求項１１の半導体記憶装置の製造方法であって、
複数種類の動作タイミング設定データを一時的に設定部に設定するステップと、
各動作タイミング設定データに応じた動作タイミングのうちで、全ての上記メモリユニットが動作可能な最も早い動作タイミングを求めるステップと、
求められた動作タイミングを示す動作タイミング設定データを半導体記憶装置に設定するステップと、
を有することを特徴とする。
【００３０】
これらにより、複数のメモリユニットの動作タイミングを制御して最適化することが容易にできる。
【発明の効果】
【００３１】
本発明によれば、半導体記憶装置全体の回路規模を低減して、半導体チップサイズを小さく抑えることができ、また、動作不良を防止して歩留まりを向上させることが容易にできる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００３３】
《発明の実施形態１》
（全体構成）
まず、半導体記憶装置の全体構成について説明する。この半導体記憶装置には、１チップの半導体基板上に形成され、図１に示すように、４つのＤＲＡＭ２００・４００・５００・６００が設けられている。これらのＤＲＡＭ２００…は、それぞれ別個のデータ信号線やアドレス信号線によって、独立してアクセスできるようになっている。ただし、これらの動作タイミングを制御する１組のクロック信号ＣＬＫ１〜４（動作タイミング制御信号）は、４つのＤＲＡＭ２００…に共通に与えられるようになっている。
【００３４】
より詳しくは、書き込みデータやアドレスは、各ＤＲＡＭ２００…ごとに別個の外部アクセス信号として与えられ、ロジック部９００を介して得られるＤＲＡＭＩ／Ｆ信号が、それぞれのＤＲＡＭ２００…に入力されるようになっている。また、読み出しデータ（出力データ）も、それぞれ別個に出力されるようになっている。
【００３５】
一方、動作タイミング制御信号は、不揮発メモリ８００に保持されたタイミングデータに基づいて、タイミング選択信号発生部１００およびタイミング信号生成部１５０により生成された４つのクロック信号ＣＬＫ１〜４が、各ＤＲＡＭ２００…に共通に入力されるようになっている。ここで、後に詳述するように、動作タイミングを調整するテストモード時には、上記タイミングデータは、不揮発メモリ８００ではなくタイミング選択信号発生部１００内のレジスタ１０２〜１０５に保持させたタイミングデータが用いられる。また、各レジスタ１０２〜１０５にタイミングデータを保持させる際のレジスタ等の特定は、チップ選択信号生成部７００から出力されるチップイネーブル信号ＮＰＣＥ５・ＮＰＣＥ６等によって行われるようになっている。
【００３６】
次に、上記タイミング選択信号発生部１００、タイミング信号生成部１５０、およびＤＲＡＭ２００…の具体的な構成について説明する。
【００３７】
（タイミング選択信号発生部１００の具体的な構成）
タイミング選択信号発生部１００は、図２に示すように、テストモード時用のタイミングデータを保持するレジスタ１０２〜１０５と、上記テストモード時用のタイミングデータ、または前記不揮発メモリ８００から出力される通常動作時用のタイミングデータをテストモード信号に応じて選択するセレクタ１０６〜１０９と、選択されたタイミングデータをデコードするデコーダ１１１・１１０・１１５・１１３とを備え、上記タイミングデータに応じたタイミングを選択するための選択信号１・２・６・３を出力するようになっている。
【００３８】
また、セレクタ１１４は、クロック信号ＣＬＫ１〜４の基準となる基準クロック信号ＣＬＫとして、テストモード時用のクロック信号ＰＣＬＫ、または通常動作時用のクロック信号ＬＣＬＫの何れか一方を選択するようになっている。
【００３９】
（タイミング信号生成部１５０の具体的な構成）
タイミング信号生成部１５０は、図３に示すように、入力された信号を互いに異なる時間だけ遅延させて１６種類の遅延信号を出力する遅延生成部１５１・１５３・１５５と、選択信号１・２・６・３に応じて何れかの遅延信号を選択するセレクタ１５２・１５４・１５６・１６６とを備え、基準クロック信号ＣＬＫが選択信号１・２・６・３に応じた時間だけ遅延したクロック信号ＣＬＫ１〜４を出力するようになっている。上記遅延生成部１５１・１５３・１５５は、具体的には、例えば、遅延時間が互いに等しい１６個の遅延素子が直列に接続され、各接続点または端部の信号が出力されるように構成されたものが用いられる。また、同図の例では、ＡＮＤ回路１６０〜１６２・１６７、ＮＯＴ回路１６３、およびバッファ１５７〜１５９・１６８が設けられ、スタンバイモード信号がＨ（Ｈｉｇｈ）レベルの場合には、全てのクロック信号ＣＬＫ１〜４がＬ（Ｌｏｗ）レベルに保たれて、ＤＲＡＭ２００…の動作が停止するとともに消費電力が小さく抑えられるようになっている。なお、タイミング信号生成部１５０は、図３に示すような構成に限らず、種々の遅延量が可変な遅延素子を用いるなどしてもよい。
【００４０】
（ＤＲＡＭ２００…の具体的な構成）
各ＤＲＡＭ２００…は、図４に示すように、セレクタ２５０〜２５４と、フリップフロップ２６０〜２６３と、ロウプリデコーダ２９０と、コラムデコーダ２９５と、後に詳述するメモリタイミング発生部２７０と、メモリコア部３００と、を備えている。
【００４１】
上記セレクタ２５０〜２５４は、それぞれ、テストモード信号に応じて、ＤＲＡＭＩ／Ｆ信号または外部テスト信号に含まれる、チップイネーブル信号ＮＰＣＥ１またはＮＣＥ１、ライトイネーブル信号ＮＰＷＥまたはＮＷＥ、クロック信号ＰＣＬＫまたはＬＣＬＫ、テスト用ロウアドレスまたは通常動作用ロウアドレス、およびテスト用コラムアドレスまたは通常動作用コラムアドレスを選択するようになっている。
【００４２】
フリップフロップ２６０〜２６３は、それぞれ、セレクタ２５２から出力されるクロック信号ＣＬＫに応じて、セレクタ２５０・２５１・２５３・２５４からの出力を保持し、メモリタイミング発生部２７０等に与えるようになっている。
【００４３】
（ＤＲＡＭ２００…におけるメモリタイミング発生部２７０の構成）
ＤＲＡＭ２００…のメモリタイミング発生部２７０は、フリップフロップ２６０（図４）に保持されるチップイネーブル信号ＮＣＥ１ＦがＬレベルのときに、クロック信号ＣＬＫ、および前記タイミング信号生成部１５０から出力されるクロック信号ＣＬＫ１〜４に基づいて、ワード線イネーブル信号、センスアンプイネーブル信号、および転送ゲートイネーブル信号を出力するようになっている。具体的には、メモリタイミング発生部２７０は、図５に示すように、ＮＯＴ回路２７１、セレクタ２８４、ＡＮＤ回路２７２・２８１〜２８３、立ち上がりエッジ検出回路２８５・２７４・２７５・２７８、ＳＲフリップフロップ２７３・２７７・２８０、および遅延回路２７６・２７９を備えて構成されている。
【００４４】
上記セレクタ２８４は、書き込み時と読み出し時とで、クロック信号ＣＬＫ２・４の何れか一方を選択するようになっている。また、立ち上がりエッジ検出回路２８５等は、例えばＮＯＴ回路２８６と、遅延回路２８７と、ＡＮＤ回路２８８とを有し、入力信号が立ち上がったときに所定の時間だけＨレベルになるパルス信号を出力するようになっている。
【００４５】
（ＤＲＡＭ２００…におけるメモリコア部３００の構成）
ＤＲＡＭ２００…のメモリコア部３００は、図６に示すように構成されている。同図の例では、ｐ×ｍ×４組の８×ｎビットのデータが８×ｎビット単位で読み書きされるようになっている。また、テストモード時には、テストデータを８ビット単位で読み書きできるようになっている。
【００４６】
ロウデコーダ３０１は、ロウアドレスプリデコード信号をデコードするとともに、ワード線イネーブル信号、センスアンプイネーブル信号、および転送ゲートイネーブル信号に応じたタイミングで、例えば４組のワード線ＷＬ０〜ｍ−１の選択信号、４組のセンスアンプ制御信号ＳＥＮ・ＳＥＰ、および４本の転送ゲート制御信号ＴＧ０〜３を出力するようになっている。
【００４７】
メモリセルブロック３５１・３５３・３５５・３５７は、それぞれ、例えば８×ｐ×ｍ×ｎ個のセル３１２を有している。各セル３１２は、それぞれ、各メモリセルブロックにおけるビット線ペア０〜８ｐｎ−１に接続され、各ワード線ＷＬ０〜ｍ−１の選択信号に応じてデータの読み書きがなされるようになっている。
【００４８】
センスアンプ列３５０・３５２・３５４・３５６は、それぞれ、各ビット線ペア０〜８ｐｎ−１に生じる電位差を増幅するセンスアンプ３１１、および４組のメモリセルブロック３５１…のうちの何れかのビット線ペア０〜８ｐｎ−１をデータ線ペア０〜８ｐｎ−１に接続する転送ゲート３１３を有している。上記センスアンプ３１１、および転送ゲート３１３は、それぞれセンスアンプ制御信号ＳＥＮ・ＳＥＰ、および転送ゲート制御信号ＴＧ０〜３によって動作タイミングが制御されるようになっている。
【００４９】
各セル３１２に書き込まれるデータは、セレクタ３６１、入力データラッチ３６０、およびバッファ３１４を介して、各データ線ペアに伝達されるようになっている。より詳しくは、セレクタ３６１は入力データまたはテスト入力データを選択して入力データラッチ３６０に出力するようになっている。入力データラッチ３６０から出力される８×ｎビットのデータはそれぞれｐ組（合計で８×ｎ×ｐビット）に分岐し、そのうちの８×ｎビット（通常動作時）または８ビット（テストモード時）の信号およびその反転信号だけが、ライトバッファイネーブル信号により制御されるバッファ３１４を介して、８×ｎ組または８組のデータ線ペアに伝達される。
【００５０】
一方、各セル３１２から読み出されるデータは、リードアンプ３１０、選択回路３２０、および出力データラッチ３２１を介して、８×ｎビットの出力データとして出力されるようになっている。より詳しくは、８×ｎ×ｐ組のデータ線ペア０〜８ｐｎ−１からの読み出し信号は、リードアンプ３１０により増幅されて８×ｎ×ｐビットのデータとして出力され、選択回路３２０により選択信号４に応じて選択された８×ｎビットのデータが、出力データラッチ３２１を介して出力されるようになっている。また、テストモード時には、上記出力データラッチ３２１の出力のうち、さらにデコーダ３２２により選択信号５に応じて選択された８ビットのデータが出力されるようになっている。
【００５１】
（動作の概要）
上記のように構成された半導体記憶装置について動作の概要を説明すると、テストモード時の動作が行われるのに先立って、タイミング選択信号発生部１００のレジスタ１０２〜１０５に種々のタイミングデータが設定され、テストモード時の動作が行われる際に、上記タイミングデータがデコードされた選択信号１…がタイミング選択信号発生部１００から出力される。タイミング信号生成部１５０では上記選択信号１…に応じたタイミングのクロック信号ＣＬＫ１〜４が生成され、これに基づいて、各ＤＲＡＭ２００…のメモリタイミング発生部２７０で、ワード線イネーブル信号等の制御信号が生成されて各部の動作タイミングが制御され、書き込み、読み出し動作が行われる。この書き込み、読み出し動作が正常に行われたかどうかを確かめることにより、半導体記憶装置ごとの最適なタイミングデータが求められる。すなわち、例えば、標準（デフォルト）のタイミングで正常に動作するかどうかが確認され、動作しなければ、適宜タイミングデータが変更されて、全てのＤＲＡＭ２００…が所定の周波数のクロック信号で動作可能なタイミングデータが求められる。または、全てのＤＲＡＭ２００…が動作可能な動作タイミングのうちで、最も高い周波数のクロック信号で動作させることのできるタイミングデータが求められる。
【００５２】
また、最適なタイミングデータは次のようにして求めることもできる。すなわち、例えば各ＤＲＡＭ２００…について、検査をパスし得る、ワード線イネーブル信号の立ち上がりからセンスアンプイネーブル信号の立ち上がりまでのタイミングが、それぞれ、３、４、５、６ｎｓ以上だとすると、上記タイミングを最も遅延が大きいコアに合わせた６ｎｓに設定すれば、共通のタイミングで全てのＤＲＡＭ２００…を動作させることができる。
【００５３】
そこで、通常動作時には、上記のようにして求められたタイミングデータを不揮発メモリ８００に設定し、タイミング選択信号発生部１００のセレクタ１０６〜１０９により選択されるようにすることによって、その設定されたタイミングデータに基づいて、テストモード時と同様の動作が行われ、書き込み、読み出し動作が行われる。以下、テストモード時と、通常動作時とに分けて、より詳しく説明する。
【００５４】
（レジスタ１０２〜１０５へのタイミングデータの設定）
テストモード時の動作が行われるのに先立って、まず、次のようにしてレジスタ１０２〜１０５にタイミングデータが設定される。すなわち、チップ選択信号生成部７００（図１）に所定のチップ選択用アドレスが入力されると、チップイネーブル信号ＮＰＣＥ５がＬレベルになる。そこで、例えば８ビットのタイミングデータが外部テスト信号のテスト入力データとして入力されると、テストモード時用のクロック信号ＰＣＬＫが立ち上がる際に、タイミング選択信号発生部１００のレジスタ１０２・１０３（図２）に保持される。また、同様にチップイネーブル信号ＮＰＣＥ６がＬレベルにされることによって、レジスタ１０４・１０５にも所定のタイミングデータが保持される。
【００５５】
（テストモード時の書き込み動作）
＜選択信号１〜３・６、クロック信号ＣＬＫ１〜４の生成＞
テストモード時には、テストモード信号がＨレベルにされると、上記レジスタ１０２〜１０５に設定されたタイミングデータがセレクタ１０６〜１０９により選択され、デコーダ１１１・１１０・１１５・１１３によりデコードされて、それぞれ１６ビットの選択信号１・２・６・３として出力される。また、セレクタ１１４によって、テストモード時用のクロック信号ＰＣＬＫが選択され、クロック信号ＣＬＫとして出力される。
【００５６】
タイミング信号生成部１５０（図３）では、上記選択信号１・２・６・３に応じて遅延生成部１５１・１５３・１５５からそれぞれ出力される１６種類の遅延信号のうちの何れかがセレクタ１５２・１５４・１５６・１６６により選択され、図７に示すように、クロック信号ＣＬＫがタイミングデータに応じた遅延時間だけ遅延したクロック信号ＣＬＫ１・２・４・３が出力される（なお、スタンバイモード信号はＬレベルに保たれることにより、セレクタ１５２…によって選択された信号はＡＮＤ回路１６０〜１６２・１６７を介してそのまま出力される。）。
【００５７】
＜ワード線イネーブル信号、センスアンプイネーブル信号、および転送ゲートイネーブル信号の生成＞
ＤＲＡＭ２００…のメモリタイミング発生部２７０では、上記クロック信号ＣＬＫ・ＣＬＫ１〜４に基づいて、ワード線イネーブル信号、センスアンプイネーブル信号、および転送ゲートイネーブル信号が生成される。
【００５８】
すなわち、ＤＲＡＭ２００…のセレクタ２５０（図４）に入力されるテストモード時用のチップイネーブル信号ＮＰＣＥ１が、テストモード時用のクロック信号ＰＣＬＫが立ち上がる際にＬレベルである場合には、フリップフロップ２６０から出力されるチップイネーブル信号ＮＣＥ１ＦもＬレベルに維持される。そこで、メモリタイミング発生部２７０（図５）のＡＮＤ回路２７２・２８１〜２８３からは、クロック信号ＣＬＫ・ＣＬＫ３・ＣＬＫ１、およびセレクタ２８４の出力が、そのままクロック信号ＡＣＬＫ・ＡＣＬＫ３・ＡＣＬＫ１・ＡＣＬＫ２として出力される。
【００５９】
ワード線イネーブル信号は、クロック信号ＡＣＬＫが立ち上がってから、クロック信号ＡＣＬＫ３が立ち上がるまでの間Ｈレベルになり、センスアンプイネーブル信号は、クロック信号ＣＬＫ１が立ち上がってから、クロック信号ＣＬＫ３が立ち上がった後さらに遅延回路２７６の遅延時間だけ経過した後に立ち下がる。また、転送ゲートイネーブル信号は、クロック信号ＡＣＬＫ２が立ち上がってから遅延回路２７９の遅延時間に応じた期間だけＨレベルになる。
【００６０】
ここで、転送ゲートイネーブル信号の立ち上がるタイミングは、ライトサイクルの場合とリードサイクルの場合とで異なる。すなわち、ライトサイクルの場合には、ＤＲＡＭ２００のフリップフロップ２６１に保持されるテストモード時用ライトイネーブル信号ＮＰＷＥがＬレベル（メモリタイミング発生部２７０のセレクタ２８４に入力される信号ＷＥＦがＨレベル）になり、セレクタ２８４からはクロック信号ＣＬＫ２が選択されて出力される一方、リードサイクルの場合には、信号ＷＥＦがＬレベルになってクロック信号ＣＬＫ４が選択され出力される。そこで、転送ゲートイネーブル信号は、書き込み時にはクロック信号ＣＬＫ２、読み出し時にはクロック信号ＣＬＫ４に応じたタイミングで立ち上がることになる。
【００６１】
＜ロウアドレスプリデコード信号等の生成＞
また、ＤＲＡＭ２００…では、テスト用ロウアドレス、およびテスト用コラムアドレスがクロック信号ＣＬＫ（ＰＣＬＫ）の立ち上がりでフリップフロップ２６２・２６３に保持され、ロウプリデコーダ２９０およびコラムデコーダ２９５でデコードされて、ロウアドレスプリデコード信号、およびｐ×ｎ本のうち１本だけがＨレベルとなるライトバッファイネーブル信号ＷＥが、メモリコア部３００に入力される（なお、コラムデコーダ２９５からは選択信号４・５も出力されるが、書き込み時の動作には影響しない。）。
【００６２】
＜メモリコア部３００の書き込み動作＞
図８に示すように、チップイネーブル信号ＮＰＣＥ１がＬレベルでクロック信号ＣＬＫ（ＰＣＬＫ）が立ち上がることによって、メモリタイミング発生部２７０から出力されるワード線イネーブル信号がＨレベルになるタイミングで、メモリコア部３００のロウデコーダ３０１によって、ワード線ＷＬ０〜ｍ−１のうち、ロウアドレスプリデコード信号のデコード結果に応じて選択されるワード線ＷＬがＨレベルにされる。そこで、各ビット線ペア間の電圧は、一旦、選択されたワード線ＷＬに対応するセル３１２に蓄積された電荷に応じた電圧になる。
【００６３】
次に、センスアンプイネーブル信号がＨレベルになると、センスアンプ制御信号ＳＥＮ・ＳＥＰ信号がＨレベルになり、各ビット線ペア間の電圧が増幅される。
【００６４】
一方、８ビットのテスト入力データは、各ビットの信号がそれぞれｎ本に分岐し、８ビット×ｎ組のデータ信号として、クロック信号ＣＬＫ（ＰＣＬＫ）の立ち上がりで入力データラッチ３６０に保持される。また、入力データラッチ３６０の出力は、さらに、それぞれｐ本に分岐して８ビット×（ｐ×ｎ）組の信号となり、そのうちライトバッファイネーブル信号がＨレベルとなるバッファ３１４に対応する８ビット×１組の信号およびその反転信号だけが、バッファ３１４を介してデータ線ペアに伝達される。
【００６５】
そこで、転送ゲートイネーブル信号がＨレベルになると、ロウデコーダ３０１から出力される転送ゲート制御信号ＴＧ０〜３のうち、ロウアドレスプリデコード信号のデコード結果に応じて選択される転送ゲート制御信号ＴＧがＨレベルにされる。これによって、メモリセルブロック３５１…のうちのいずれかのビット線ペアにデータ線ペアが接続され、メモリセルブロック３５１…のセル３１２に８ビットのデータが書き込まれる。
【００６６】
（テストモード時の読み出し動作）
読み出し動作は、図９に示すように、テストモード時用のクロック信号ＰＣＬＫの立ち上がり時にテストモード時用ライトイネーブル信号ＮＰＷＥがＨレベルにされることによって行われる。この場合、ワード線イネーブル信号は、書き込み時と同じタイミングでＨレベルになり、ロウアドレスプリデコード信号に応じて選択されるワード線ＷＬがＨレベルにされるが、転送ゲートイネーブル信号は、前記のようにメモリタイミング発生部２７０のセレクタ２８４によってクロック信号ＣＬＫ４が選択されることにより、書き込み時とは異なるタイミングでＨレベルになる。
【００６７】
一方、コラムデコーダ２９５から出力されるライトバッファイネーブル信号ＷＥは、テストモード時用ライトイネーブル信号ＮＰＷＥがＨレベルにされることによって、全てＬレベルになり、メモリコア部３００のバッファ３１４は何れもＯＦＦ状態のままになる。そこで、転送ゲートイネーブル信号がＨレベルになって、ロウアドレスプリデコード信号に応じた転送ゲート制御信号ＴＧ０〜３のうちの１本がＨレベルになり、転送ゲート３１３がＯＮ状態になったときには、各データ線ペア間の電圧は、セル３１２に蓄積された電荷に応じた電圧、すなわち上記Ｈレベルになったワード線ＷＬによって選択されたセル３１２のデータが、センスアンプイネーブル信号がＨレベルになったときに、センスアンプ３１１により増幅された電圧になる。この電圧がリードアンプ３１０により増幅、ラッチされ、コラムデコーダ２９５から出力される選択信号４・５に応じて選択回路３２０およびデコーダ３２２により８ビットだけが選択されて、テスト出力データとして出力される。
【００６８】
（不揮発メモリ８００へのタイミングデータの設定）
上記のように、レジスタ１０２〜１０５に種々のタイミングデータを設定して、各ＤＲＡＭ２００…について共通にワード線イネーブル信号、センスアンプイネーブル信号、および転送ゲートイネーブル信号の遷移タイミングを制御し、書き込み、読み出し動作が正常に行われたかどうかを確かめることにより、半導体記憶装置を適切に動作させ得るタイミングデータが求められる。このようにして求められたタイミングデータを不揮発メモリ８００に設定することによって、半導体記憶装置に適切な通常動作をさせることができる。
【００６９】
上記不揮発メモリ８００へのタイミングデータの設定は、具体的には、次のようにして行われる。すなわち、チップ選択信号生成部７００に所定のチップ選択用アドレスを入力してチップイネーブル信号ＮＰＣＥ７をＬレベルにするとともに、不揮発メモリ８００に入力されるテストモード時用ライトイネーブル信号ＮＰＷＥをＬレベルにし、さらに、所定のテスト用アドレスおよびテスト入力データを入力することにより、上記入力データがタイミングデータとして保持される。なお、設定されるタイミングデータは専用の入力端子から入力されるようにしてもよいが、上記のようにテスト入力データとして入力できるようにすれば端子数や配線を少なく抑えることができる。
【００７０】
（通常動作時の書き込みおよび読み出し動作）
通常動作時には、基本的には、テストモード時と同様の動作が行われ、各ＤＲＡＭ２００…に対して適切なアクセスが行われる。すなわち、テストモード信号がＬレベルにされることによって、不揮発メモリ８００に保持されたタイミングデータがセレクタ１０６〜１０９により選択される。また、セレクタ２５０〜２５４による選択によって、図１０、図１１に示すように、クロック信号ＬＣＬＫ、チップイネーブル信号ＮＣＥ１、ライトイネーブル信号ＮＷＥ、通常動作用ロウアドレス、および通常動作用コラムアドレスが選択されて用いられる。さらに、書き込み時にはセレクタ３６１によって８×ｎビットの入力データが選択され、このデータが、ｐ×ｎ本のライトバッファイネーブル信号ＷＥうちのｎ本がＨレベルになることにより同時に書き込まれる。一方、読み出し時には、出力データラッチ３２１に保持される８×ｎビットの出力データがそのまま出力される。
【００７１】
《発明の実施形態２》
実施形態２の半導体記憶装置について説明する。なお、以下の実施形態において、前記実施形態１等と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００７２】
この半導体記憶装置は、図１２に示すように、タイミング信号生成部１９８に４本のチップイネーブル信号ＮＣＥ１〜４が入力されるとともに、各ＤＲＡＭ２００…に、それぞれ、クロック信号ＣＬＫ１１〜１４、２１〜２４、３１〜３４、４１〜４４が入力されるようになっている。上記タイミング信号生成部１９８には、図１３に示すように、ＮＯＴ回路１６５…、フリップフロップ１９７…、ＡＮＤ回路１７３…、およびバッファ１７４…が設けられている。すなわち、前記実施形態１のように１本のスタンバイモード信号によって４つのＤＲＡＭ２００…へのクロック信号の供給が同時に停止されるのではなく、チップイネーブル信号ＮＣＥ１〜４に応じて、各ＤＲＡＭ２００…への供給が独立にされるようになっている。
【００７３】
このように構成される場合でも、各ＤＲＡＭ２００…が動作する際に供給されるクロック信号は実質的に共通で、タイミング選択信号発生部１００や、タイミング信号生成部１９８における遅延生成部１５１・１５３・１５５、およびセレクタ１５２・１５４・１５６・１６６は各ＤＲＡＭ２００…に共通に１組設けられるだけなので、やはり、回路規模および消費電力が小さく抑えられるうえ、各ＤＲＡＭ２００を独立して柔軟にスタンバイモードにできるので、一層、消費電力を小さく抑えることができる。
【００７４】
なお、前記実施形態１のような構成でも、メモリタイミング発生部２７０（図５）から出力されるワード線イネーブル信号等をチップイネーブル信号ＮＣＥ１Ｆ（ＮＣＥ）によって独立に固定することができるが、本実施形態２のように構成する場合には、信号が固定される配線長が長くなるので、より消費電力を小さくすることが容易にできる。
【００７５】
《発明の実施形態３》
実施形態１、２で示したような不揮発メモリ８００に代えて、図１４に示すように、フューズをレーザビームなどにより切断することによってタイミングデータを設定し得るフューズ部８５０を用いるようにしてもよい。この場合には、テストモード時用ライトイネーブル信号ＮＰＷＥや、チップイネーブル信号ＮＰＣＥ７、テスト用アドレスなどを用いる必要がなく、これらを生成する回路や配線なども必要ないので、より回路規模を小さく抑えることができる。
【００７６】
なお、上記のようにフューズを用いる構成は、実施形態２（図１２）に示したような各ＤＲＡＭ２００…を独立に停止させ得る構成に適用してもよい。
【００７７】
また、上記のようなフューズ部に代えて、電気的にフューズを切断し得る記憶素子を用いてもよく、その場合には、実施形態１と同様にすればタイミングデータを設定できるようにすることができる。
【００７８】
《その他の実施形態》
上記の例では、メモリタイミング発生部２７０が各ＤＲＡＭ２００…内にそれぞれ設けられ、クロック信号ＣＬＫ１〜４等に基づくワード線イネーブル信号などの生成が別個に行われる例を示したが、これに限らず、各ＤＲＡＭ２００…（のメモリコア部３００）に対するワード線イネーブル信号、センスアンプイネーブル信号、および転送ゲートイネーブル信号のうちの少なくとも１つも共通に生成されるようにしてもよく、この場合、生成されたワード線イネーブル信号等の供給の有無が、チップイネーブル信号ＮＣＥ等によって制御されるようにしたりしてもよい。なお、メモリタイミング発生部２７０がＤＲＡＭ２００…の内部に設けられるか外部に設けられるか等は図示の便宜上のものであり、実質的に上記のような構成要素が設けられていればよい。
【００７９】
また、スタンバイモード時に、ＤＲＡＭ２００…に供給されるクロック信号が停止されるのに限らず、ワード線イネーブル信号等が停止されるようにしてもよい。
【００８０】
また、リードサイクルとライトサイクルとで、転送ゲートイネーブル信号生成用のクロック信号ＣＬＫ２またはＣＬＫ４がセレクタ２８４によって切り替えられる例を示したが、これに限らず、それぞれのクロック信号に基づいて生成された転送ゲートイネーブル信号がリードサイクルとライトサイクルとで切り替えられるようにしてもよいし、タイミングデータやこれに基づいて生成される選択信号が切り替えられるようにするなどしてもよい。さらに、転送ゲートイネーブル信号に限らず、必要に応じて、ワード線イネーブル信号等やセンスアンプイネーブル信号もリードサイクルとライトサイクルとで切り替えられるようにしてもよい。
【産業上の利用可能性】
【００８１】
本発明にかかる半導体記憶装置は、半導体記憶装置全体の回路規模を低減して、半導体チップサイズを小さく抑えることができ、また、動作不良を防止して歩留まりを向上させることが容易にでき、複数のＤＲＡＭ（Dynamic Random Access Memory）などのメモリユニットと、これらのメモリユニットを制御する制御回路とを有する半導体記憶装置等として有用である。
【図面の簡単な説明】
【００８２】
【図１】実施形態１の半導体記憶装置の全体的な構成を示すブロック図である。
【図２】同、タイミング選択信号発生部１００の構成を示すブロック図である。
【図３】同、タイミング信号生成部１５０の構成を示すブロック図である。
【図４】同、ＤＲＡＭ２００…の構成を示すブロック図である。
【図５】同、ＤＲＡＭ２００…のメモリタイミング発生部２７０の構成を示すブロック図である。
【図６】同、ＤＲＡＭ２００…のメモリコア部３００の構成を示すブロック図である。
【図７】同、メモリタイミング発生部２７０の各部の信号を示すタイミングチャートである。
【図８】同、テストモード時の書き込みが行われる際の各部の信号を示すタイミングチャートである。
【図９】同、テストモード時の読み出しが行われる際の各部の信号を示すタイミングチャートである。
【図１０】同、通常動作時の書き込みが行われる際の各部の信号を示すタイミングチャートである。
【図１１】同、通常動作時の読み出しが行われる際の各部の信号を示すタイミングチャートである。
【図１２】実施形態２の半導体記憶装置の全体的な構成を示すブロック図である。
【図１３】同、タイミング信号生成部１９８の構成を示すブロック図である。
【図１４】実施形態３の半導体記憶装置の全体的な構成を示すブロック図である。
【図１５】従来の半導体記憶装置の構成を示すブロック図である。
【符号の説明】
【００８３】
１００                  タイミング選択信号発生部
１０２〜１０５          レジスタ
１０６〜１０９          セレクタ
１１０・１１１・１１３〜１１５      デコーダ
１５０                  タイミング信号生成部
１５１・１５３・１５５  遅延生成部
１５２・１５４・１５６・１６６      セレクタ
１５７〜１５９・１６８  バッファ
１６０〜１６２・１６７  ＡＮＤ回路
１６３                  ＮＯＴ回路
１６５                  ＮＯＴ回路
１７３                  ＡＮＤ回路
１７４                  バッファ
１９７                  フリップフロップ
１９８                  タイミング信号生成部
２００・４００・５００・６００      ＤＲＡＭ
２５０〜２５４          セレクタ
２６０〜２６３          フリップフロップ
２７０                  メモリタイミング発生部
２７１                  ＮＯＴ回路
２７２・２８１〜２８３  ＡＮＤ回路
２７３・２７７・２８０  ＳＲフリップフロップ
２７６・２７９          遅延回路
２８４                  セレクタ
２８５・２７４・２７５・２７８      エッジ検出回路
２８６                  ＮＯＴ回路
２８７                  遅延回路
２８８                  ＡＮＤ回路
２９０      ロウプリデコーダ
２９５      コラムデコーダ
３００      メモリコア部
３０１      ロウデコーダ
３１０      リードアンプ
３１１      センスアンプ
３１２      セル
３１３      転送ゲート
３１４      バッファ
３２０      選択回路
３２１      出力データラッチ
３２２      デコーダ
３５０・３５２・３５４・３５６      センスアンプ列
３５１・３５３・３５５・３５７      メモリセルブロック
３６０      入力データラッチ
３６１      セレクタ
７００      チップ選択信号生成部
８００      不揮発メモリ
８５０      フューズ部
９００      ロジック部
ＷＬ０〜ｍ−１      ワード線
ＴＧ０〜３          転送ゲート制御信号
ＳＥＮ・ＳＥＰ      センスアンプ制御信号
ＣＬＫ                クロック信号
ＣＬＫ１〜４          クロック信号
ＰＣＬＫ              クロック信号（テストモード時用）
ＬＣＬＫ              クロック信号（通常動作時用）
ＡＣＬＫ１〜３        クロック信号
ＣＬＫ１１〜１４、２１〜２４、３１〜３４、４１〜４４      クロック信号
ＮＣＥ１〜４          チップイネーブル信号
ＮＣＥ１Ｆ            チップイネーブル信号
ＮＰＣＥ１〜７        チップイネーブル信号
【図１】
2005339041.tif 000003
【図２】
2005339041.tif 000004
【図３】
2005339041.tif 000005
【図４】
2005339041.tif 000006
【図５】
2005339041.tif 000007
【図６】
2005339041.tif 000008
【図７】
2005339041.tif 000009
【図８】
2005339041.tif 000010
【図９】
2005339041.tif 000011
【図１０】
2005339041.tif 000012
【図１１】
2005339041.tif 000013
【図１２】
2005339041.tif 000014
【図１３】
2005339041.tif 000015
【図１４】
2005339041.tif 000016
【図１５】
2005339041.tif 000017