(57)【要約】【課題】オンウェーハ状態で高速及び高周波特性評価が安価にできる半導体集積回路及びその評価方法を実現する。【解決手段】光通信用ＬＤドライバＩＣ１は、３段の差動増幅回路１０ａ〜１０ｃを有するドライバ段２と、差動出力部３と、バイアス回路４と、４段の差動増幅回路１０ｄ〜１０ｇを有するダミーバッファチェーン５と、ＮｃｈＭＯＳＦＥＴＮ１及びＮ２と、抵抗Ｒ４、Ｒ５、Ｒ６と、差動入力端子Ｉｎ＋、Ｉｎ−、差動出力端子Ｏｕｔ＋、Ｏｕｔ−、テスト端子ＴＥＳＴ、高電位側電源テスト端子Ｖｃｃｔｅｓｔ、及びリファレンス電圧端子Ｖｒｅｆから構成されている。そして、測定時にＮｃｈＭＯＳＦＥＴＮ１及びＮ２をオン状態にし、ドライバ段２、差動出力部３、及びダミーバッファチェーン５を８段の差動増幅回路からなるリング発振器として動作させる。【選択図】  図１
2005009923.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が入力される入力手段と、
この入力手段に接続され、少なくとも１段以上の差動増幅回路から構成されるドライバ段と、
このドライバ段の接続される差動出力部と、
この差動出力部に接続される出力手段と、
前記差動出力部の出力を入力とする複数段の差動増幅回路から構成されるダミーバッファチェーンと、
このダミーバッファチェーンの出力と前記ドライバ段の入力との間に設けられ、テスト信号により開閉動作するトランスファーゲートと、
を具備し、半導体集積回路の特性測定の際に前記ドライバ段、前記差動出力部、及び前記ダミーバッファチェーンをリング発振器として動作させることを特徴とする半導体集積回路。
【請求項２】
通常動作の際には前記トランスファーゲートをオフ状態にして、前記入力手段から入力信号を前記ドライバ段に供給して前記差動出力部から出力信号を前記出力手段に出力することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記トランスファーゲートは、前記ドライバ手段及び前記差動出力部を動作させる場合のオフ時のゲート容量を最小にするようにゲートが最小寸法に形成されていることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
入力信号が供給される入力手段と、この入力手段に接続され、少なくとも１段以上の差動増幅回路から構成されるドライバ段と、このドライバ段に接続される差動出力部と、この差動出力部に接続される出力手段と、前記差動出力部の出力を入力とする複数段の差動増幅回路から構成されるダミーバッファチェーンと、このダミーバッファチェーンの出力と前記ドライバ段の入力との間に設けられ、テスト信号により開閉動作するトランスファーゲートとを具備し、テストの際に前記ドライバ段、前記差動出力部、及び前記ダミーバッファチェーンをリング発振器として動作させる半導体集積回路の評価方法であって、
ウェーハをプローバ装置にセットするステップと、
オンウェーハ状態でＤＣプローブを用いてＤＣ項目、及び前記ドライバ段、前記差動出力部、及び前記ダミーバッファチェーンから構成されるリング発振器の発振周波数を測定するステップと、
を有することを特徴とする半導体集積回路の評価方法。
【請求項５】
入力信号が供給される入力手段と、
この入力手段に接続され、少なくとも１段以上の差動増幅回路から構成されるドライバ段と、
このドライバ段に接続される差動出力部と、
この差動出力部に接続される出力手段と、
前記差動出力部の出力を入力とする複数段の差動増幅回路から構成されるダミーバッファチェーンと、
このダミーバッファチェーンの出力と前記ドライバ段の入力との間に設けられ、テスト信号により開閉動作するトランスファーゲートと、
前記差動出力部の出力と高電位側電源の間に直列接続された抵抗及びＰｃｈＭＯＳＦＥＴと、
このＰｃｈＭＯＳＦＥＴのゲートとテスト端子の間に直列接続された抵抗及びインバータと、
を具備し、半導体集積回路の特性測定の際に前記ドライバ段、前記差動出力部、及び前記ダミーバッファチェーンをリング発振器として動作させることを特徴とする半導体集積回路。
【請求項６】
通常動作の際には前記トランスファーゲート及び前記ＰｃｈＭＯＳＦＥＴをオフ状態にして、前記入力手段から入力信号を前記ドライバ段に供給して前記差動出力部から出力信号を前記出力手段に出力することを特徴とする請求項５記載の半導体集積回路。
【請求項７】
前記抵抗の抵抗値と前記ＰｃｈＭＯＳＦＥＴのオン抵抗の和が外部終端抵抗の抵抗値と同一になるように設けられることを特徴とする請求項５又は６記載の半導体集積回路。
【請求項８】
前記トランスファーゲートは、前記ドライバ段、及び前記差動出力部を動作させる場合のオフ時のゲート容量を最小にするようにゲートが最小寸法に形成されていることを特徴とする請求項５乃至７のいずれか１項記載の半導体集積回路。
【請求項９】
入力信号が供給される入力手段と、この入力手段に接続され、少なくとも１段以上の差動増幅回路から構成されるドライバ段と、このドライバ段に接続される差動出力部と、この差動出力部に接続される出力手段と、前記差動出力部の出力を入力とする複数段の差動増幅回路から構成されるダミーバッファチェーンと、このダミーバッファチェーンの出力と前記ドライバ段の入力との間に設けられ、テスト信号により開閉動作するトランスファーゲートと、前記差動出力部の出力と高電位側電源との間に直列接続された抵抗及びＰｃｈＭＯＳＦＥＴと、このＰｃｈＭＯＳＦＥＴのゲートとテスト端子の間に直列接続された抵抗及びインバータとを具備し、半導体集積回路の特性測定の際に前記ドライバ段、前記差動出力部、及び前記ダミーバッファチェーンをリング発振器として動作させる半導体集積回路の評価方法であって、
ウェーハをプローバ装置にセットするステップと、
オンウェーハ状態でＤＣ測定用の固定カードを用いてＤＣ項目を測定するステップと、ＤＣ測定用の固定カード、及びこの固定カード上に設けられた高周波プローブを用いて、前記ドライバ段、前記差動出力部、及び前記ダミーバッファチェーンから構成されるリング発振器の高速・高周波特性を測定するステップと、
を具備することを特徴とする半導体集積回路の評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係わり、特に、数ＧＨｚ以上で動作する差動増幅回路を構成要素とした高速及び高周波分野に用いられる半導体集積回路及びその評価方法に関する。
【０００２】
【従来の技術】
いままで光通信による高速通信システムにおいては、ＳＤＨ及びＳＯＮＥＴ等の幹線系のネットワークが主流を占めていたが、近年、コンピュータネットワークの通信容量の需要増大に対応するためにＧｉｇａｂｉｔ  Ｅｔｈｅｒｎｅｔ（Ｒ）或いは１０Ｇｉｇａｂｉｔ  Ｅｔｈｅｒｎｅｔ（Ｒ）等のＬＡＮ（ローカルエリアネットワーク）にまで光通信システムが採用されている。
【０００３】
このＧｉｇａｂｉｔ以上の光通信システムには、光ファイバーを伝送する光信号を送受信する半導体集積回路が各種提案されている。
【０００４】
この種の半導体集積回路としては、図７に示すものが知られている（例えば、非特許文献１参照。）。図７は、光通信用ＬＤ（Ｌａｓｅｒ  Ｄｉｏｄｅ）ドライバＩＣを示す回路構成図である。
【０００５】
図７に示すように、この非特許文献１に開示された光通信用ＬＤドライバＩＣ１０１は、複数の差動増幅回路１１０を有するドライバ段１０２と、差動出力部１０３と、バイアス回路１０４と、差動入力端子Ｉｎ＋、Ｉｎ−、及び差動出力端子Ｏｕｔ＋、Ｏｕｔ−から構成されている。
【０００６】
ドライバ段１０２は、縦続接続された３段の差動増幅回路で構成されて差動入力端子Ｉｎ＋、Ｉｎ−から信号を入力し、最終段の差動増幅回路１１０から、出力信号を差動出力部１０３へ出力する。ここで、差動入力端子Ｉｎ−及び差動出力端子Ｏｕｔ−の信号は、差動入力端子Ｉｎ＋及び差動出力端子Ｏｕｔ＋の信号に対してそれぞれ極性反転した信号である。
【０００７】
差動出力部１０３は、ＮＰＮトランジスタＱ１０１、Ｑ１０２と、高電位側電源ＶｃｃとＮＰＮトランジスタＱ１０１、Ｑ１０２のコレクタ間にそれぞれ設けられた抵抗Ｒ１０１、Ｒ１０２と、ＮＰＮトランジスタＱ１０１、Ｑ１０２のエミッタと低電位側電源Ｖｅｅの間に設けられたＮＰＮトランジスタＱ１０３から構成されている。
【０００８】
そして、ドライバ段の最終段の差動増幅回路１１０の出力信号がＮＰＮトランジスタＱ１０１のベース及びＮＰＮトランジスタＱ１０２のベースにそれぞれ入力され、ＮＰＮトランジスタＱ１０３のベースにバイアス回路１０４で生成されたバイアス電圧が印加される。
【０００９】
更に、ＮＰＮトランジスタＱ１０１及びＱ１０２のコレクタに接続された差動出力端子Ｏｕｔ−及びＯｕｔ＋から、それぞれ光通信用ＬＤドライバＩＣ１０１としての出力信号が出力される。
【００１０】
近年、Ｇｉｇａｂｉｔ以上の光通信システムに用いられる上記光通信用ＬＤドライバーＩＣにおいては、光通信システムの実装面積の縮小化及びローコスト化の要求（特にＬＡＮ等の非幹線系のシステムからの要求）に対応するためにセラミックパケージからベアチップ実装へと急速に変わってきている。そのためにウェーハ状態において、ＤＣ特性並びに高速及び高周波特性（ＡＣ特性）を評価する必要がある。
【００１１】
そのため、上記光通信用ＬＤドライバーＩＣでは、高速及び高周波特性を測定するためにウエーハ状態において、通常、信号発生器、信号検出器、及びオシロスコープ等の高速及び高周波評価装置と、高周波プローブと、高周波プローブを針あてするための専用高周波信号端子、例えば、ＳＧＳ或いはＧＳＧ等のように配置された端子を用い、配線抵抗及び容量等の影響を低減させて高精度の高速及び高周波評価をおこなっている。
【００１２】
一方、半導体集積回路の配線抵抗及び容量と、周辺回路の遅延等の影響を取り除いて、半導体集積回路の主要な特性を決定する主回路の正確な評価・試験方法としては、以下のようなものが知られている（例えば、特許文献１参照。）。
【００１３】
この特許文献１に開示された半導体集積回路装置では、半導体集積回路内に新たに試験回路及びダミー試験用回路を付加して半導体集積回路の主要な特性を決定する主回路（ここではＲＡＭマクロ）の高速アクセスタイムを正確に評価するようにしたものである。
【００１４】
【非特許文献１】
Ｍａｘｉｍ社、“ＭＡＸ３２８６−ＭＡＸ３２８９／ＭＡＸ３２９６−ＭＡＸ３２９９”（頁１０、図４）、［ｏｎｌｉｎｅ］、２００２年１２月、［平成１５年３月２４日検索］、インターネット＜ＵＲＬ；ｈｔｔｐ：／／ｐｄｆｓｅｒｖ．ｍａｘｉｍ−ｉｃ．ｃｏｍ／ａｒｐｄｆ／ＭＡＸ３２８６−ＭＡＸ３２９９．ｐｄｆ＞
【００１５】
【特許文献１】
特開平６−８８８６２号公報
【００１６】
【発明が解決しようとする課題】
上述した光通信用ＬＤドライバＩＣおいては、光通信システムを構成する光送受信装置に対するローコスト化の要求に対して、オンウェーハ状態で高額な高速及び高周波評価装置を使用していることから、製品コストに占めるテストコストの割合が非常に大きい。また、高周波プローブを針あてするための専用高周波信号端子を多数設ける必要からチップサイズが大きくなりチップコストが上昇すると言う問題がある。
【００１７】
一方、特許文献１のような半導体集積回路では、、オンウェーハ状態で高速・高周波動作する半導体集積回路の特性評価については対応できない。
【００１８】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、オンウェーハ状態で高速及び高周波特性評価を安価に行うことが可能な半導体集積回路及びその評価方法提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の一態様の半導体集積回路は、入力信号が供給される入力手段と、この入力手段に接続され、少なくとも１段以上の差動増幅回路から構成されるドライバ段と、このドライバ段に接続される差動出力部と、この差動出力部に接続される出力手段と、前記差動出力部の出力を入力とする複数段の差動増幅回路から構成されるダミーバッファチェーンと、このダミーバッファチェーンの出力と前記ドライバ段の入力との間に設けられ、テスト信号により開閉動作するトランスファーゲートとを具備し、半導体集積回路の特性測定の際に、前記ドライバ段、前記差動出力部、及び前記ダミーバッファチェーンをリング発振器として動作させることを特徴とする。
【００２０】
更に、上記目的を達成するために、本発明の他の一態様の半導体集積回路の評価方法は、入力信号が供給される入力手段と、この入力手段に接続され、少なくとも１段以上の差動増幅回路から構成されるドライバ段と、このドライバ段に接続される差動出力部と、この差動出力部に接続される出力手段と、前記差動出力部の出力を入力とする複数段の差動増幅回路から構成されるダミーバッファチェーンと、このダミーバッファチェーンの出力と前記ドライバ段の入力との間に設けられ、テスト信号により開閉動作するトランスファーゲートと、前記差動出力部の出力と高電位側電源との間に直列接続された抵抗及びＰｃｈＭＯＳＦＥＴと、このＰｃｈＭＯＳＦＥＴのゲートとテスト端子の間に直列接続された抵抗及びインバータとを具備し、半導体集積回路の特性測定の際に前記ドライバ段、前記差動出力部、及び前記ダミーバッファチェーンをリング発振器として動作させる半導体集積回路の評価方法であって、ウェーハをプローバ装置にセットするステップと、オンウェーハ状態でＤＣ測定用の固定カードを用いてＤＣ項目を測定するステップと、ＤＣ測定用の固定カード、及びこの固定カード上に設けられた高周波プローブを用いて、前記ドライバ段、前記差動出力部、及び前記ダミーバッファチェーンから構成されるリング発振器の高速・高周波特性を測定するステップとを具備することを特徴とする。
【００２１】
【発明の実施の形態】
以下本発明の実施形態について図面を参照しながら説明する。
【００２２】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係わる半導体集積回路としての光通信用ＬＤドライバＩＣについて、図１を参照して説明する。図１は光通信用ＬＤドライバＩＣを示す回路構成図である。
【００２３】
図１に示すように、光通信用ＬＤドライバＩＣ１は、差動増幅回路１０ａ、１０ｂ、１０ｃを有するドライバ段２と、差動出力部３と、バイアス回路４と、差動増幅回路１０ｄ、１０ｅ、１０ｆ、１０ｇを有するダミーバッファチェーン５と、ＮｃｈＭＯＳＦＥＴＮ１及びＮ２と、抵抗Ｒ４、Ｒ５、Ｒ６と、差動入力端子Ｉｎ＋、Ｉｎ−、差動出力端子Ｏｕｔ＋、Ｏｕｔ−、テスト端子ＴＥＳＴ、高電位側電源テスト端子Ｖｃｃｔｅｓｔ、及びリファレンス電圧端子Ｖｒｅｆから構成されている。
【００２４】
ドライバ段２は、３段の差動増幅回路１０ａ〜１０ｃを縦続接続してなり、差動入力端子Ｉｎ＋、Ｉｎ−からそれぞれ入力信号が入力され、最終段の差動増幅回路１０ｃから差動出力部３の入力信号として出力信号がそれぞれ出力される。ここで、差動入力端子Ｉｎ−及び差動出力端子Ｏｕｔ−の信号は、差動入力端子Ｉｎ＋及び差動出力端子Ｏｕｔ＋の信号に対してそれぞれ極性反転した信号である。
【００２５】
差動出力部３は、ＮＰＮトランジスタＱ１、Ｑ２と、高電位側電源ＶｃｃとＮＰＮトランジスタＱ１のコレクタ間に設けられた抵抗Ｒ１と、高電位側電源ＶｃｃとＮＰＮトランジスタＱ２のコレクタ間に直列接続された抵抗Ｒ２、Ｒ３と、ＮＰＮトランジスタＱ１、Ｑ２のエミッタと低電位側電源Ｖｅｅの間に設けられたＮＰＮトランジスタＱ３から構成されている。なお、抵抗Ｒ１の値は、抵抗Ｒ２及びＲ３を加算した値と同一に設定されている。
【００２６】
そして、最終段の差動増幅回路１０ｃからの出力信号がＮＰＮトランジスタＱ１のベース及びＮＰＮトランジスタＱ２のベースにそれぞれ入力され、ＮＰＮトランジスタＱ３のベースにバイアス回路４からの信号が入力される。
【００２７】
更に、ＮＰＮトランジスタＱ１及びＱ２のコレクタに接続された差動出力端子Ｏｕｔ−及びＯｕｔ＋から光通信用ＬＤドライバＩＣ１としての出力信号がそれぞれ出力される。
【００２８】
なお、光通信用ＬＤドライバＩＣ１で駆動されるＬＤは一般に単相入力であるから、差動増幅端子Ｏｕｔ＋は光通信用ＬＤドライバＩＣ１の外部で抵抗終端され、差動増幅端子Ｏｕｔ−はＬＤに接続される。
【００２９】
ここで、差動入力端子Ｉｎ＋に入力される信号がＨｉｇｈレベルの時、差動増幅端子Ｏｕｔ−の出力信号はＬｏｗレベルとなり、この時に光通信用ＬＤドライバＩＣ１の駆動電流がＬＤに供給される。そして差動入力端子Ｉｎ＋に入力される信号がＬｏｗレベルの時、差動増幅端子Ｏｕｔ−の出力信号はＨｉｇｈレベルとなる。
【００３０】
ダミーバッファチェーン５は、４段の差動増幅回路１０ｄ〜１０ｇが縦続接続されてなり、差動出力部３内の抵抗Ｒ２とＲ３間の出力信号が初段の差動増幅回路１０ｄの＋側に入力される。一方、初段の差動増幅回路１０ｄの−側には、リファレンス電圧端子Ｖｒｅｆから外部信号が供給、或いは光通信用ＬＤドライバＩＣ１内で生成された信号が供給される。また、差動増幅回路１０ｄ〜１０ｇには、それぞれ高電位側電源テスト端子Ｖｃｃｔｅｓｔから電源電圧が供給されている。
【００３１】
そして、最終段の差動増幅回路１０ｇの＋側出力がトランスファーゲートＦＥＴであるＮｃｈＭＯＳＦＥＴＮ２を介してドライバ段２の初段の差動増幅回路１０ａの−側に、また最終段の差動増幅回路１０ｇの−側出力がトランスファーゲートＦＥＴであるＮｃｈＭＯＳＦＥＴＮ１を介してドライバ段２の初段の差動増幅回路１０ａの＋側にそれぞれ接続されている。
【００３２】
このＮｃｈＭＯＳＦＥＴＮ１及びＮ２は、それぞれ高周波信号をオン・オフするために設けられたものであり、そのゲートは高抵抗値を有する抵抗Ｒ４、Ｒ５を介してテスト端子ＴＥＳＴにそれぞれ接続され、テスト端子ＴＥＳＴは抵抗Ｒ６を介して接地２０に接続されている。
【００３３】
図２は、ドライバ段２及びダミーバッファチェーン５に用いられる差動増幅回路１０ａ〜１０ｇの基本的な回路図である。
【００３４】
図２に示すように、ドライバ段２及びダミーバッファチェーン５に用いられる差動増幅回路１０ａ〜１０ｇは、差動増幅段６とエミッタフォロア段から構成されている。
【００３５】
差動増幅段６は、ＮＰＮトランジスタＱ１、Ｑ２と、高電位側電源ＶｃｃとＮＰＮトランジスタＱ１のコレクタ間、及び高電位側電源ＶｃｃとＮＰＮトランジスタＱ２のコレクタ間にそれぞれ設けられた抵抗Ｒ１と、ＮＰＮトランジスタＱ１、Ｑ２と低電位側電源Ｖｅｅの間に設けられたＮＰＮトランジスタＱ３及び抵抗Ｒ２１から構成されている。
【００３６】
エミッタフォロア段７は、コレクタが高電位側電源Ｖｃｃに接続されたＮＰＮトランジスタＱ４、Ｑ５と、ＮＰＮトランジスタＱ４と低電位側電源Ｖｅｅ間に設けられたＮＰＮトランジスタＱ６及び抵抗Ｒ２２と、ＮＰＮトランジスタＱ５と低電位側電源Ｖｅｅ間に設けられたＮＰＮトランジスタＱ７及び抵抗Ｒ２３から構成されている。
【００３７】
そして、両相の入力Ｉｎ  Ｐｕｔ信号がＮＰＮトランジスタＱ１、Ｑ２のベースにそれぞれ入力され、ＮＰＮトランジスタＱ１及びＱ２から出力された出力信号がＮＰＮトランジスタＱ４及びＱ５のベースにそれぞれ入力され、両相の出力Ｏｕｔ  Ｐｕｔ信号がＮＰＮトランジスタＱ４及びＱ５のエミッタから出力される。ＮＰＮトランジスタＱ３、Ｑ６、Ｑ７は、ベース電位Ｖｂにより電流値を制御される。
【００３８】
なお、４段の差動増幅回路１０ｄ〜１０ｇ構成のダミーバッファチェーン５は、高電位側電源テスト端子Ｖｃｃｔｅｓｔから電源電圧が供給され、光通信用ＬＤドライバＩＣ１の特性測定時に、ＮｃｈＭＯＳＦＥＴＮ１及びＮ２がオンにされ、８段の差動増幅回路からなるリング発振器として動作し、一方、光通信用ＬＤドライバＩＣ１として動作させる時には、ＮｃｈＭＯＳＦＥＴＮ１及びＮ２がオフにされて、リング発振器として動作が停止される。
【００３９】
ここで、ドライバ段２を構成する差動増幅回路１０ａ〜１０ｃは、同一の回路定数にするよりも回路定数を変えた方がよい。具体的には、入力信号側よりも出力信号側の差動増幅回路のトランジスタ等を大きくするのが好ましい。ＮｃｈＭＯＳＦＥＴＮ１及びＮ２は、光通信用ＬＤドライバＩＣ１を動作させる場合のオフ時におけるゲート容量の影響を小さくするため、また、上記リング発振器を動作させる場合のオン時におけるオン抵抗を小さくするために、ゲートを最小寸法で形成するのが好ましい。
【００４０】
また、抵抗値Ｒ３は、ダミーバッファチェーン５が差動出力端子Ｏｕｔ＋側の出力信号（出力波形）に影響を及ぼさないように抵抗値Ｒ２よりも十分小さくした方がよい。
【００４１】
そして、上記リング発振器の段数としては、ウェーハ状態で測定すること及び出力信号波形の乱れが生じないことを考慮して６段以上の段数が好ましい。
【００４２】
上述したように、本実施の形態の半導体集積回路では、３段の差動増幅回路１０ａ〜１０ｃ構成のドライバ段２、差動出力部３、及び４段の差動増幅回路１０１０ｄ〜１０ｇ構成のダミーバッファチェーン５は、８段の差動増幅回路からなるリング発振器として動作するので、入力信号を入力せずにオンウェーハ状態でＤＣプローブを用いてＤＣ項目ばかりでなくこのリング発振器の発振周波数を測定できる。
【００４３】
このため、高周波プローブ、専用高周波信号端子、及び高価な高速・高周波測定機器を用いることなくこのリング発振器の発振周波数から光通信用ＬＤドライバＩＣ１の動作周波数を算出することができる。
【００４４】
従って、多数の高周波信号端子を設けず、小面積ですむ差動増幅回路、ＦＥＴ、及び抵抗を新たに設けただけなので、チップ面積の増大を抑制しながら、高速・高周波特性を安価に測定することができるので従来よりもチップコストの低減が図られる。
【００４５】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係わる半導体集積回路としての光通信ＬＤドライバＩＣについて、図３を参照して説明する。図３は光通信用ＬＤドライバＩＣを示す回路構成図である。
【００４６】
以下、本実施の形態において、第１の実施の形態と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる構成部分のみ説明する。
【００４７】
図３に示すように、光通信用ＬＤドライバＩＣ１ａは、差動出力端子Ｏｕｔ＋と高電位側電源Ｖｃｃの間に抵抗Ｒ７とＰｃｈＭＯＳＦＥＴＰ１とが直列接続され、このＰｃｈＭＯＳＦＥＴＰ１のゲートとテスト端子ＴＥＳＴの間に高抵抗値を有する抵抗Ｒ８とインバータＩＮＶ１とが直列接続されている。
【００４８】
ここで、ＰｃｈＭＯＳＦＥＴＰ１のオン抵抗値と抵抗Ｒ７の抵抗値の和は、光通信用ＬＤドライバＩＣ１ａの差動出力端子Ｏｕｔ＋に接続される外部抵抗の値と同一に設定されている。そして、インバータＩＮＶ１は、高電位側電源ＶｃｃをＨｉｇｈレベルとするＣＭＯＳインバータが好ましい。
【００４９】
ＰｃｈＭＯＳＦＥＴＰ１のゲートは、光通信用ＬＤドライバＩＣ１ａを動作させる時に、ＰｃｈＭＯＳＦＥＴＰ１のオフさせた場合のゲート容量を小さくするために最小寸法で形成するのが好ましい。
【００５０】
本実施の形態では、光通信用ＬＤドライバＩＣ１ａを動作させる時には、テスト端子をＬｏｗレベルにする。これにより、インバータＩＮＶ１の出力がＨｉｇｈレベルになり、ＰｃｈＭＯＳＦＥＴＰ１がオフする。また第１の実施の形態と同様にＮｃｈＭＯＳＦＥＴＮ１及びＮ２もオフする。
【００５１】
この状態で、差動入力端子Ｉｎ＋、Ｉｎ−に入力信号が入力して、差動出力端子Ｏｕｔ＋、Ｏｕｔ−に光通信用ＬＤドライバＩＣ１ａの出力信号を得る。
【００５２】
一方、３段の差動増幅回路１０ａ〜１０ｃ構成のドライバ段２、差動出力部３、及び４段の差動増幅回路１０ｄ〜１０ｇ構成のダミーバッファチェーン５からなる８段のリング発振器を高速・高周波特性評価する場合には、テスト端子ＴＥＳＴをＨｉｇｈレベルにし、インバータＩＮＶ１の出力をＬｏｗレベルにすることによりＰｃｈＭＯＳＦＥＴＰ１をオンさせる。
【００５３】
ここで、抵抗Ｒ７の抵抗値とＰｃｈＭＯＳＦＥＴＰ１のオン抵抗値の和を光通信用ＬＤドライバＩＣ１ａの外付け終端抵抗と同一な値に設定しているので、差動出力端子Ｏｕｔ＋がオープン状態であっても高速・高周波特性評価する時の負荷条件を実現でき、且つ、図３に示していないが、差動出力端子ＯＵＴ−の片側（ＳＧ構成）或いは両側（ＧＳＧ構成）には、ＡＣ的に接地として機能する接地端子を設けているので、差動出力端子Ｏｕｔ−からオンウェーハ状態で、第１の実施の形態で説明した動作周波数に加え、光通信用ＬＤドライバＩＣ１ａの重要特性項目である出力振幅、ｔｒ（立ち上がり時間）、ｔｆ（立下り時間）等の高速・高周波特性を高精度に評価できる。
【００５４】
なお、インバータＩＮＶ１を省略して、新規に第２のテスト端子を設けて、ＰｃｈＭＯＳＦＥＴＰ１とは逆側の抵抗Ｒ８をこのテスト端子に接続させてもよい。
【００５５】
次に、上記構成の光通信用ＬＤドライバＩＣ１ａにおけるオンウェーハ特性評価を行なう場合について説明する。
【００５６】
まず、図３の回路をどのように動作させて測定するのかを図４を用いて概略説明し、その後図５を用いて具体的に説明する。
【００５７】
図４は、光通信用ＬＤドライバＩＣのオンウェーハプローブ評価方法を示す斜視図、図５は光通信用ＬＤドライバＩＣのオンウェーハプローブ評価を示す動作ステップである。
【００５８】
図４に示すように、光通信用ＬＤドライバＩＣ１ａのオンウェーハプローブ評価方法では、ＤＣダイソート用の固定カード４０は、差動出力端子Ｏｕｔ−及びＡＣ的に接地として機能する接地端子に針あてをするためのＳＧ型プローブ針を有する高周波プローブ４２を備え、高周波プローブ４２は、高周波同軸ケーブル４３に接続されている。
【００５９】
この固定カード４０を用いて、光通信用ＬＤドライバＩＣ１ａのウェーハ３０のチップ３１の差動出力端子３２ａに信号針Ｓを、ＡＣ的接地端子３２ｂに接地針（グランド針）Ｇをそれぞれ針あてする。なお、差動出力端子３２ａは、図１で示す差動出力端子ＯＵＴ−に対応する。
【００６０】
ここで、差動出力端子３２ａ及びそれと対をなすＡＣ的接地端子３２ｂを除く端子には固定カード４０を装着したプローバ装置側から電圧及び信号等が供給され、各端子の状態（ＤＣレベルの電流乃至電圧）がモニターできるようになっている。一方、差動出力端子３２ａから出力された出力信号は、針あてした高周波プローバ４２を介してサンプリングオシロスコープにて、出力振幅、ｔｒ、ｔｆを評価する。
【００６１】
図５に示すように、光通信用ＬＤドライバＩＣ１ａのオンウェーハ評価の動作ステップでは、まず、高速ＢｉＣＭＯＳプロセスを用いて製造された光通信用ＬＤドライバＩＣ１ａのチップ３１が形成された８インチシリコンウェーハ３０をプローバ装置上にセットする（ステップＳ１）。
【００６２】
次に、プローバ装置に固定カード４０を装着して、ＤＣテスト装置を用いてＤＣテストを行なう。ＤＣテスト方法としては、一般的に採用されている方法と同様なものを用いる（ステップＳ２）。
【００６３】
続いて、ＤＣテスト装置、高周波プローブ４２、及びサンプリングオシロスコープを用いてＡＣテストを行なう。光通信用ＬＤドライバＩＣ１ａに供給する電圧は、ＤＣテスト装置から供給する。
【００６４】
ここで、高精度に評価できる項目は、出力振幅、ｔｒ、ｔｆ、及びリング発振器の発振周波数（光通信用ＬＤドライバＩＣ１ａの動作周波数）であるが、ベアーチップ実装用としてこの光通信用ＬＤドライバＩＣ１ａを用いる場合のＡＣチップ歩留を上げるために、予めベア−チップ実装時とオンウェーハ評価時での出力振幅、ｔｒ、ｔｆ、及びリング発振器の発振周波数（光通信用ＬＤドライバＩＣ１ａの動作周波数）の相関を取得しておくのがよい。
【００６５】
この相関曲線を用いて、それぞれの項目のスペックを正確に設定しておけば、他のＡＣ項目を測定しなくともベア−チップ実装時のＡＣ歩留を維持できる（ステップＳ３）。
【００６６】
そして、ＤＣテスト及びＡＣテスト結果をもとに光通信用ＬＤドライバＩＣ１ａのチップ良否を判定する（ステップＳ４）。
【００６７】
ＤＣテスト或いはＡＣテスト結果が所定の条件を満足しない場合には、このチップにインクにて不良表示用としてマーキングする（ステップＳ５）。
【００６８】
一方、ＤＣテスト及びＡＣテスト結果が所定の条件を満足する場合には、そのまま良品チップとして払い出される。
上述したように、本実施の形態の半導体集積回路では、３段の差動増幅回路１０ａ〜１０ｃ構成のドライバ段２、差動出力部３、及び４段の差動増幅回路１０ｄ〜１０ｇ構成のダミーバッファチェーン５が、８段の差動増幅回路からなるリング発振器として動作するので、入力信号を入力せずにオンウェーハ状態でＤＣプローブを用いてＤＣ項目ばかりでなく、このリング発信器の発振周波数から光通信用ＬＤドライバＩＣ１ａの動作周波数を算出することができる。
【００６９】
そして、必要最低限の接地端子及び高周波プローブと、必要最低限の抵抗及び素子を設けることにより、オンウェーハ状態で、光通信用ＬＤドライバＩＣ１ａの重要特性項目である出力振幅、ｔｒ、ｔｆ等の高速・高周波特性を高精度に評価できる。
【００７０】
従って、高周波プローブ、専用高周波信号端子、及び高価な高速・高周波測定機器を数多く用いることなく、光通信用ＬＤドライバＩＣ１ａのベアーチップ実装時におけるＡＣ歩留低下を抑制するためのＡＣテストをオンウェーハ状態で安価に測定できる。
【００７１】
更に、ＤＣテスト装置を用いてＤＣテストを、ＤＣテスト装置、高周波プローブ４２、及びサンプリングオシロスコープを用いてＡＣテストを順次実施しているので、テスト工程の作業時間を削減できる。
【００７２】
従って、ベアーチップ実装時のＡＣ歩留を維持しながら、ＡＣテスト及びＤＣテストのテストコストを低減できるのでチップコストを低減でき、且つベアーチップ実装時のコストも低減できる。
【００７３】
上記第１及び２の実施の形態では、差動増幅回路１０及び差動出力部３にＮＰＮトランジスタＱ１、Ｑ２、Ｑ３で構成しているが、高周波性能の優れた微細寸法のＭＯＳＦＥＴで構成してもよい。また、抵抗Ｒ２が無くてもよい。
【００７４】
そして、ダミーバッファチェーン５が単相のバッファチェーンでもよい。この場合には、単相バッファチェーンの最終段の差動増幅回路の出力を一つのトランスファーゲートＦＥＴを介してドライバ段２のリング発振器となる極性の入力側に接続する必要がある。
【００７５】
（第３の実施の形態）
次に、本発明の第３の実施の形態に係わる半導体集積回路としての光通信用リミティングアンプＩＣについて、図６を参照して説明する。図６は光通信用リミティングアンプＩＣを示す回路構成図である。
【００７６】
図６に示すように、光通信用リミティングアンプＩＣ５０は、差動増幅回路１０ａａ、１０ｂｂ、１０ｃｃを有するドライバ段２ａと、差動出力部３ａと、バイアス回路４ａと、差動増幅回路１０ｄｄ、１０ｅｅ、１０ｆｆ、１０ｇｇを有するダミーバッファチェーン５ａと、ＮｃｈＭＯＳＦＥＴＮ１１及びＮ１２と、抵抗Ｒ１５、Ｒ１６、Ｒ１７と、差動入力端子Ｉｎ＋、Ｉｎ−、差動出力端子Ｏｕｔ＋、Ｏｕｔ−、テスト端子ＴＥＳＴ、高電位側電源テスト端子Ｖｃｃｔｅｓｔから構成されている。
【００７７】
ドライバ段２ａは、３段の差動増幅回路１０ａａ〜１０ｃｃを縦続接続してなり、差動入力端子Ｉｎ＋、Ｉｎ−からそれぞれ入力信号を入力され、最終段の差動増幅回路１０ｃｃから差動出力部３ａの入力信号としての出力信号がそれぞれ出力される。ここで、差動入力端子Ｉｎ−及び差動出力端子Ｏｕｔ−の信号は、差動入力端子Ｉｎ＋及び差動出力端子Ｏｕｔ＋の信号に対してそれぞれ極性反転した信号である。
【００７８】
差動出力部３ａは、ＮＰＮトランジスタＱ１１、Ｑ１２と、高電位側電源ＶｃｃとＮＰＮトランジスタＱ１１のコレクタ間に直列接続された抵抗Ｒ１１、Ｒ１３と、高電位側電源ＶｃｃとＮＰＮトランジスタＱ１２のコレクタ間に直列接続された抵抗Ｒ１２、Ｒ１４と、ＮＰＮトランジスタＱ１１、Ｑ１２と低電位側電源Ｖｅｅの間に設けられたＮＰＮトランジスタＱ１３から構成されている。ここで抵抗Ｒ１１及びＲ１２、抵抗Ｒ１３及びＲ１４は、それぞれ同一の抵抗値である。
【００７９】
そして、最終段の差動増幅回路１０ｃｃからの出力信号がＮＰＮトランジスタＱ１１のベース及びＮＰＮトランジスタＱ１２のベースにそれぞれ入力され、ＮＰＮトランジスタＱ１３のベースにバイアス回路４ａからの信号が入力される。更に、ＮＰＮトランジスタＱ１１及びＱ１２のコレクタの間に接続された差動出力端子Ｏｕｔ−及び差動出力端子Ｏｕｔ＋から、光通信用リミティングアンプＩＣ５０としての出力信号がそれぞれ出力される。
【００８０】
ダミーバッファチェーン５ａは、４段の差動増幅回路１０ｄｄ〜１０ｇｇが縦続接続されてなり、差動出力部３ａ内の抵抗Ｒ１２とＲ１４間の出力信号が初段の差動増幅回路１０ｄｄの＋側に入力され、差動出力部３ａ内の抵抗Ｒ１１とＲ１３間の出力信号が初段の差動増幅回路１０ｄｄの−側に入力される。
【００８１】
また、差動増幅回路１０ｄｄ〜１０ｇｇには、それぞれ高電位側電源テスト端子Ｖｃｃｔｅｓｔから電源電圧が供給されている。
【００８２】
そして、最終段の差動増幅回路１０ｇｇの＋側出力がトランスファーゲートＦＥＴであるＮｃｈＭＯＳＦＥＴＮ１２を介してドライバ段２ａの初段の差動増幅回路１０ａの−側に、また最終段の差動増幅回路１０ｇｇの−側出力がトランスファーゲートＦＥＴであるＮｃｈＭＯＳＦＥＴＮ１１を介してドライバ段２ａの初段の差動増幅回路１０ａの＋側にそれぞれ接続されている。
【００８３】
このＮｃｈＭＯＳＦＥＴＮ１１及びＮ１２は、それぞれ高周波信号をオン・オフするために設けられたものであり、そのゲートは高抵抗値を有する抵抗Ｒ１５、Ｒ１６を介してテスト端子ＴＥＳＴにそれぞれ接続され、テスト端子ＴＥＳＴは抵抗Ｒ１７を介して接地２０に接続されている。
【００８４】
ここで、ドライバ段２ａ及びダミーバッファチェーン５ａに用いられる差動増幅回路１０ａａ〜１０ｇｇは、第１の実施の形態の差動増幅回路１０ａ〜１０ｇと構成が同一なので説明を省略する。
【００８５】
そして、４段の差動増幅回路１０ｄｄ〜１０ｇｇ構成のダミーバッファチェーン５ａは、高電位側電源テスト端子Ｖｃｃｔｅｓｔから電源電圧が供給され、光通信用リミティングアンプＩＣ５０の測定時に、ＮｃｈＭＯＳＦＥＴＮ１１及びＮ１２がオンされ、８段の差動増幅回路からなるリング発振器として動作し、一方、光通信用リミティングアンプＩＣ５０として動作させる時には、ＮｃｈＭＯＳＦＥＴＮ１１及びＮ１２がオフにされて、リング発振器として動作が停止される。
【００８６】
上述したように、本実施の形態の半導体集積回路では、３段の差動増幅回路１０ａａ〜１０ｃｃ構成のドライバ段２ａ、差動出力部３ａ、及び４段の差動増幅回路１０ｄｄ〜１０ｇｇ構成のダミーバッファチェーン５ａは、８段の差動増幅回路からなるリング発振器として動作するので、入力信号を入力せずにオンウェーハ状態でＤＣプローブを用いてＤＣ項目ばかりでなくこのリング発振器の発振周波数を測定できる。
【００８７】
このため、高周波プローブ、専用高周波信号端子、及び高価な高速・高周波測定機器を用いることなくこのリング発信器の発振周波数から光通信用リミティングアンプＩＣ５０の動作周波数を算出することができる。
【００８８】
従って、多数の高周波信号端子を設けず、小面積ですむ差動増幅回路、ＦＥＴ、及び抵抗を新たに設けただけで、チップ面積の増大を抑制しながら、高速・高周波特性を安価に測定することができるので従来よりもチップコストの低減が図られる。
【００８９】
本発明は、上記実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更して実施してもよい。
【００９０】
例えば、上記実施の形態では、光通信用のＬＤドライバＩＣ及びリミティングアンプについて説明したが、少なくとも１段以上差動増幅回路を構成してなる高速及び高周波アンプＩＣや高速ドライバＩＣにも適用できる。
【００９１】
【発明の効果】
本発明によれば、オンウェーハ状態で高速及び高周波特性評価を安価に行うことが可能な半導体集積回路及びその評価方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる光通信用ＬＤドライバＩＣを示す回路構成図。
【図２】本発明の第１の実施の形態に係わる光通信用ＬＤドライバＩＣに用いられる差動増幅回路を示す具体的回路図。
【図３】本発明の第２の実施の形態に係わる光通信用ＬＤドライバＩＣを示す回路構成図。
【図４】本発明の第２の実施の形態に係わるオンウェーハプローバ評価方法を示す斜視図。
【図５】本発明の第２の実施の形態に係わる光通信用ＬＤドライバＩＣのオンウェーハ評価を示す動作ステップ。
【図６】本発明の第３の実施の形態に係わる光通信用リミティングアンプＩＣを示す回路構成図。
【図７】従来の光通信用ＬＤドライバＩＣを示す回路構成図。
【符号の説明】
１、１ａ、１０１  ＬＤドライバＩＣ
２、２ａ、１０２  ドライバ段
３、３ａ、１０３  差動出力部
４、４ａ、１０４  バイアス回路
５、５ａ  ダミーバッファチェーン
６  差動増幅段
７  エミッタフォロア段
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ、１０ｇ、１０ａａ、１０ｂｂ、１０ｃｃ、１０ｄｄ、１０ｅｅ、１０ｆｆ、１０ｇｇ、１１０  差動増幅回路
２０  接地
３０  ウェーハ
３１  チップ
３２ａ、３２ｂ  端子
４０  固定カード
４１  プローブ針
４２  高周波プローブ
４３  高周波同軸ケーブル
５０  リミティングアンプＩＣ
Ｇ  接地針（グランド針）
Ｉｎ＋、Ｉｎ−  差動入力端子
Ｉｎ  Ｐｕｔ  入力
ＩＮＶ１  インバータ
Ｎ１、Ｎ２、Ｎ１１、Ｎ１２  ＮｃｈＭＯＳＦＥＴ
Ｏｕｔ＋、Ｏｕｔ−  差動出力端子
Ｏｕｔ  Ｐｕｔ  出力
Ｐ１  ＰｃｈＭＯＳＦＥＴ
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１０１、Ｑ１０２、Ｑ１０３  ＮＰＮトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５、Ｒ１６、Ｒ１７、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ１０１、Ｒ１０２  抵抗
Ｓ  信号針
ＴＥＳＴ  テスト端子
Ｖｂ  ベース電位
Ｖｃｃ  高電位側電源
Ｖｃｃｔｅｓｔ  高電位側電源テスト端子
Ｖｅｅ  低電位側電源
Ｖｒｅｆ  リファレンス電圧端子
【図１】
2005009923.tif 000003
【図２】
2005009923.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005009923.tif 000009