(57)【要約】【課題】  半導体装置の製造方法において、薄いシリコンウェーハを用いる場合に好適であり、かつ、パワー半導体装置の製造に適用可能なものを提供すること。【解決手段】  第１シリコン基板１０１とＰｔ膜１０６とはショットキー接合されている。Ｐｔ膜１０６と第２シリコン基板１０２とはオーミック接合されている。また、第２シリコン基板１０２の他方の主面には、Ｃｒ膜１０５、Ｎｉ膜１０４、Ａｇ膜１０３の順に積層形成しており、Ｐｔ膜１０６からＡｇ膜１０３までの範囲のものは電極としての機能を有する。さらに、第１シリコン基板１０１となるウェーハをダイシングする際などに、第１シリコン基板１０１に割れや欠け発生することを防止するのに十分な厚さを持っている。したがって、第１シリコン基板１０１の補強板であるとともに、電極の一部としての機能を有する。【選択図】  図１
2005217012.tif 000002
【特許請求の範囲】
【請求項１】
第１の主面と第２の主面を有し、前記第１の主面上に配線パターンが形成されるとともに、前記第２の主面に第１の導電型の第１の導電層が露出した第１の半導体基板と、
第１の面と第２の面を有し、前記第１の面側が前記第１の導電層とショットキー接合された第１の金属膜と、
第１の主面と第２の主面を有し、前記第１の主面側が前記第１の金属膜の前記第２の面側にオーミック接合された第１の導電型の第２の半導体基板と、
第１の面と第２の面を有し、前記第１の面側が前記第２の半導体基板の前記第２の主面側にオーミック接合された第２の金属膜を備えたことを特徴とする半導体装置。
【請求項２】
第１の主面と第２の主面を有し、前記第１の主面上に配線パターンが形成されるとともに、前記第２の主面に第１の導電型の第１の導電層または第２の導電型の第２の導電層が露出した第１の半導体基板と、
第１の面と第２の面を有し、前記第１の面側が前記第１の導電層または前記第２の導電層とオーミック接合された第１の金属膜と、
第１の主面と第２の主面を有し、前記第１の主面側が前記第１の金属膜の前記第２の面側にオーミック接合された第１の導電型の第２の半導体基板と、
第１の面と第２の面を有し、前記第１の面側が前記第２の半導体基板の第２の主面側にオーミック接合された第２の金属膜を備えたことを特徴とする半導体装置。
【請求項３】
前記第１の金属膜は、白金を含む膜であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
第１の半導体ウェーハの第１の主面側に、電界効果トランジスタ及び配線パターンを形成する第１の工程と、
前記第１の半導体ウェーハを、その第２の主面側から研削、研磨またはエッチングのいずれか二つ以上によって薄くする第２の工程と、
前記第１の半導体ウェーハの第２の主面上に、第１の張合せ用金属膜を形成する第３の工程と、
前記第１の半導体ウェーハよりも径の大きい第２の半導体ウェーハの第１の主面上に、第２の張合せ用金属膜を形成する第４の工程と、
前記第１の張合せ用金属膜と前記第２の張合せ用金属膜とを圧接させるとともに、所定温度で加熱して、これらの金属膜を張り合わせる第５の工程と、
前記第１の半導体ウェーハ及び前記第２の半導体ウェーハをダイシングして、個別の半導体装置に分割する第６の工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、ＭＯＳＦＥＴ（電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）またはダイオード構造を有するとともに、電源回路に用いる半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴなどの構造を有する半導体装置においても薄型化が図られるようになっている。このような半導体装置の薄型化を進めるためには、非常に薄いシリコンウェーハの加工が不可欠となる。しかし、非常に薄いシリコンウェーハをダイシングすると、チップの割れや欠けが生じやすい。そこで、割れ等の発生を防止するために、半導体ウェーハを補強するための発明が提案されている。例えば、シリコンウェーハの能動素子を形成しない裏面側に、補強材を熱剥離性接着剤または水剥離性接着剤で貼り付けておき、能動素子を形成するプロセスを経た後、補強材を貼り付けたままダイシングする方法がある。この方法によれば、補強材によってダイシング時のチップの割れや欠けを防止できる上に、シリコンウェーハの運搬時にウェーハにダメージを与えることも防止できる。さらに、補強材は、シリコンウェーハの保護が不要となった段階で、加熱または水洗によって簡単に剥離することができる。（例えば、特許文献１を参照。）
【０００３】
しかし、パワー半導体装置の場合には、ダイシングを行う前に、シリコンウェーハの裏面側を研削または研磨し、さらにこの裏面側に電極を形成する必要がある。したがって、上記の方法は、シリコンウェーハの裏面（第２の主面）側に電極を形成しないＬＳＩの製造プロセスでは非常に有効であるが、裏面側に電極を形成するパワー半導体装置の製造には適用できない。
【特許文献１】特開２００１−１３５５９８  第３ないし８頁、並びに図１に記載
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上の課題に鑑みて、半導体装置の製造方法において、薄いシリコンウェーハを用いる場合に好適であり、かつ、パワー半導体装置の製造に適用可能なものを提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記の課題を解決するための手段として、本発明は、半導体装置において、第１の主面と第２の主面を有し、前記第１の主面上に配線パターンが形成されるとともに、前記第２の主面に第１の導電型の第１の導電層が露出した第１の半導体基板と、第１の面と第２の面を有し、前記第１の面側が前記第１の導電層とショットキー接合された第１の金属膜と、第１の主面と第２の主面を有し、前記第１の主面側が前記第１の金属膜の前記第２の面側にオーミック接合された第１の導電型の第２の半導体基板と、第１の面と第２の面を有し、前記第１の面側が前記第２の半導体基板の前記第２の主面側にオーミック接合された第２の金属膜を備えたことを特徴とするものである。
【０００６】
したがって、上記の手段によれば、第２の半導体基板が半導体素子となる第１の半導体基板の補強材の機能を果たす上に、本来、第１の半導体基板の第２の主面に形成すべき電極を第２の半導体基板に形成することができる。したがって、ダイシング時などにパワー半導体装置となる半導体基板にダメージを与えることを防止することが可能となる。また、第２の半導体基板を第１の半導体基板から剥離する必要がない。
【０００７】
また、本発明は、半導体装置において、第１の主面と第２の主面を有し、前記第１の主面上に配線パターンが形成されるとともに、前記第２の主面に第１の導電型の第１の導電層または第２の導電型の第２の導電層が露出した第１の半導体基板と、第１の面と第２の面を有し、前記第１の面側が前記第１の導電層または前記第２の導電層とオーミック接合された第１の金属膜と、  第１の主面と第２の主面を有し、前記第１の主面側が前記第１の金属膜の前記第２の面側にオーミック接合された第１の導電型の第２の半導体基板と、第１の面と第２の面を有し、前記第１の面側が前記第２の半導体基板の第２の主面側にオーミック接合された第２の金属膜を備えたことを特徴とするものとした。
【０００８】
したがって、先に述べた手段と同様に、第２の半導体基板が半導体素子となる第１の半導体基板の補強材の機能を果たす上に、本来、第１の半導体基板の第２の主面に形成すべき電極を第２の半導体基板に形成することができる。
【０００９】
なお、上記の半導体装置において、前記第１の金属膜を、白金を含む膜とすることができる。
【００１０】
さらに、本発明は、半導体装置の製造方法において、第１の半導体ウェーハの第１の主面側に、電界効果トランジスタ及び配線パターンを形成する第１の工程と、前記第１の半導体ウェーハを、その第２の主面側から研削、研磨またはエッチングのいずれか二つ以上によって薄くする第２の工程と、前記第１の半導体ウェーハの第２の主面上に、第１の張合せ用金属膜を形成する第３の工程と、前記第１の半導体ウェーハよりも径の大きい第２の半導体ウェーハの第１の主面上に、第２の貼合せ用金属膜を形成する第４の工程と、前記第１の貼合せ用金属膜と前記第２の貼合せ用金属膜とを圧接させるとともに、所定温度で加熱して、これらの金属膜を貼り合わせる第５の工程と、前記第１の半導体ウェーハ及び前記第２の半導体ウェーハをダイシングして、個別の半導体装置に分割する第６の工程を有することを特徴とするものとした。
【００１１】
したがって、上記の手段によれば、第１の半導体ウェーハと第２の半導体ウェーハとを貼合せ用金属膜を介して接続するので、ウェーハ同士の接続が非常に容易である。また、第１の半導体基板と第２の半導体基板とを貼り合わせた状態でダイシングするので、ダイシング後に半導体装置の周辺に割れや欠けが生じることを防止できる。さらに、半導体ウェーハの運搬時におけるダメージの発生も防止できる。また、第２の半導体ウェーハを第１の半導体ウェーハから剥離する工程が必要ない。
【発明の効果】
【００１２】
本発明は、第１の半導体基板の補強材の機能を果たすとともに、電極の一部となる第２の半導体基板を設けたので、パワー半導体装置の製造に適した補強方法を提供できる。また、ダイシング時などに半導体ウェーハの割れや欠けが生じることを防止でき、半導体装置製造における歩留まりの向上を図ることができる。
【発明を実施するための最良の形態】
【００１３】
本発明は、ダイシング前に第１のシリコンウェーハと補強材となる第２の半導体ウェーハとを張り合わせておき、第２のシリコンウェーハは剥離せずにそのまま電極構造の一部となるところに最も大きな特徴がある。以下に、この特徴を有する実施例について図面を参照しながら詳しく説明する。
【実施例１】
【００１４】
本発明の実施例１として、ショットキー接合を有するＩＧＢＴについて図面に基づいて詳しく説明する。図１は、本発明の実施例１に係るＩＧＢＴを示す断面図である。図１の符号において、１００はＩＧＢＴ、１０１は第１シリコン基板、１０２は第２シリコン基板、１０３はＡｇ（銀）膜、１０４はＮｉ（ニッケル）膜、１０５はＣｒ（クロム）膜、１０６はＰｔ（白金）膜、１０９はＮ−型ドリフト層、１１０はＰ＋型拡散領域、１１１はＮ＋型エミッタ領域、１１２はエミッタ電極膜、１１３はゲート絶縁膜、１１４はゲート電極膜、１１５は層間絶縁膜を示す。
【００１５】
図１に示すように、ＩＧＢＴ１００は、ノンパンチスルー型のものであり、Ｐｔ膜１０６を介在させた状態で第１シリコン基板１０１と第２シリコン基板１０２とを貼り合わせている。また、第１シリコン基板１０１とＰｔ膜１０６とはショットキー接合されており、この点が一般的なＩＧＢＴと異なっている。
【００１６】
第１シリコン基板１０１は、Ｎ−型のシリコン基板であり、その一方の主面側（図１では上面）には電界効果トランジスタが形成されている。すなわち、Ｎ−型ドリフト層１０９は、Ｎ−型のシリコン基板の拡散領域を形成しなかった残余の部分である。また、上記主面に露出するように、Ｐ＋型拡散領域１１０及びＮ＋型エミッタ領域１１１が形成されている。Ｐ＋型拡散領域１１０は、Ｎ−型ドリフト層１０９の表面からＰ型の不純物を注入し、さらにこれらの不純物を高温で拡散させることによって形成する。Ｎ＋型エミッタ領域１１１は、Ｎ−型ドリフト層１０９の表面からＰ型の不純物を注入し、さらにこれらの不純物を高温で拡散させることによって形成され、Ｐ＋型拡散領域内に２つずつ配置されている。なお、Ｐ＋型拡散領域１１０及びＮ＋型エミッタ領域１１１は、図１に示したような構成で多数形成されており、第１シリコン基板１０１を平面的に見たときにストライプ状またはれんが積み模様をなすように配置されている。
【００１７】
また、隣り合うＰ＋型拡散領域１１０の間を覆うようにゲート絶縁膜１１３を形成している。ゲート絶縁膜１１３は、第１シリコン基板１０１の上記主面上に成膜したシリコン酸化膜を写真工程及びエッチング工程によって所定のパターンとなるように形成したものである。さらに、ゲート絶縁膜１１３上にはゲート電極膜１１４を形成している。ゲート電極膜１１４は、ゲート絶縁膜１１３上に堆積したポリシリコンを写真工程及びエッチング工程によって所定のパターンとなるように形成したものである。なお、ゲート電極膜１１４は、Ｍｏなどの金属やシリサイドなどで形成することも可能である。くわえて、ゲート絶縁膜１１３及びゲート電極膜１１４を覆うように層間絶縁膜１１５を形成している。層間絶縁膜１１５は、ゲート電極膜１１４などの上に成膜したシリコン酸化膜を写真工程及びエッチング工程によって所定のパターンとなるように形成したものである。
【００１８】
さらに、第１シリコン基板１０１の上記主面上を覆うようにエミッタ電極膜１１２を形成している。エミッタ電極膜１１２は、Ａｌ−Ｓｉ膜であり、スパッタリングで形成されている。なお、エミッタ電極膜１０６は、Ａｌ−Ｓｉ−Ｃｕ膜で形成することも可能である。
【００１９】
また、第１シリコン基板１０１の他方の主面には、Ｐｔ膜１０６が形成されている。上述のように、第１シリコン基板とＰｔ膜１０６とはショットキー接合されているので、Ｐｔ膜１０６は、コレクタ電極膜であるとともに、一般的なＩＧＢＴにおけるＰ型コレクタ層としての機能も有している。周知のように、ショットキーバリアダイオードでは、金属膜からシリコン基板への正孔の注入が少ない。したがって、第１シリコン基板からＰｔ膜１０６への正孔の注入も通常のＩＧＢＴより少なくなるので、ＩＧＢＴ１００では一般的なＩＧＢＴが抱えているテール電流問題は発生しない。なお、Ｐｔ膜１０６は、第１シリコン基板とショットキー接合可能な、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ａｌ（アルミニウム）などの金属膜で形成して良く、これらの金属の合金膜、さらにはこれらの積層膜であっても良い。
【００２０】
第２シリコン基板１０２は、Ｎ＋型のシリコン基板であるが、拡散領域は形成されておらず、独立した素子としての機能は有していない。また、その一方の主面（図１では上面）上にはＰｔ膜１０６が形成されており、第２シリコン基板とはオーミック接続されている。
また、第２シリコン基板１０２の他方の主面上には、Ｃｒ膜１０５、Ｎｉ膜１０４及びＡｇ膜１０３が積層して形成されており、Ｃｒ膜１０５は第２シリコン基板とオーミック接続されている。また、第２シリコン基板１０２は、第１シリコン基板１０１となるウェーハをダイシングする際などに、第１シリコン基板１０１に割れや欠け発生することを防止するのに十分な厚さを持っている。例えば、第１シリコン基板１０１の厚さが１００μｍであれば、第２シリコン基板１０２は１００μｍまたはそれ以上の厚さを持っている。さらに、コレクタ電極膜であるＰｔ膜１０６とＣｒ膜１０５との間に介在することによって、ＩＧＢＴ１００の動作時には電極膜としての機能を果たす。また、電極構造の一部となるので、低抵抗となるように、不純物の濃度を１Ｅ１９／ｃｍ３程度としている。
【００２１】
なお、第２シリコン基板１０２に、Ａｇ膜１０３、Ｎｉ膜１０４及びＣｒ膜１０５を図１に記載したように形成した理由は、第２シリコン基板１０２とのオーミック接合の容易性や、ワイヤー等による電極へのボンディングの容易性を考慮したためである。電極を構成する金属膜としては、Ａｕ（金）、Ｍｏ、Ｔｉ、Ａｌなど、さらにはこれらの金属の合金膜が利用可能である。実施例１では、上記の３種類の金属膜を積層しているが、本発明においては、この構成に限られるものではなく、１もしくは２種類、または４種類以上の金属膜を用いるようにすることも可能である。さらに、利用する金属膜についても、上記の３種類に加えてＭｏ膜などを適宜利用しても良い。
【００２２】
以上の構成において、ゲート電極膜１１４とエミッタ電極膜１１２との間に閾値以上の電圧を印加すると、Ｐ＋型拡散領域１１０の表層にチャネルが現れて、Ｎ−型ドリフト層１０９で伝導度変調を生じる。そうすると、Ａｇ膜１０３、Ｎｉ膜１０４、Ｃｒ膜１０５及び第２シリコン基板を経由してＰｔ膜１０６へ電流が流れ、さらにＰｔ膜１０６からエミッタ電極膜１１２へ電流が流れる。このとき、Ｐｔ膜１０６からＮ−型ドリフト層１０９への正孔の注入はわずかな量に留まるので、ゲート電極膜１１４とエミッタ電極膜１１２との間の電圧が閾値を下回ったときには、Ｐｔ膜１０６からエミッタ電極膜１１２への電流がすみやかに停止する。
【００２３】
さらに、実施例１のＩＧＢＴ１００の製造方法について説明する。図５ないし図７は、本発明の実施例１に係るＩＧＢＴの製造方法を示す断面図（１）〜（３）である。図５ないし図７において用いた符号において、１２１は第１シリコンウェーハ、１２２は第２シリコンウェーハを示し、その他の符号は図１の符号と同じものを示す。なお、図５及び図６においては、第１シリコンウェーハの工程と第２シリコンウェーハの工程とを便宜上併記しているが、両者を貼合わせるまでの工程は別々に実施することが可能である。つまり、両者を貼合わせるまでは全く独立して実施できるものである。
【００２４】
まず、図５に示すように、ダイシング後に第１シリコン基板１０１となる第１シリコンウェーハ１２１においては、その一方の主面側に、Ｐ＋型拡散領域１１０、Ｎ＋型エミッタ領域１１１、エミッタ電極膜１１２、ゲート絶縁膜１１３、ゲート電極膜１１４及び層間絶縁膜１１５並びに図示していない配線パターンなどを形成する。また、ダイシング後に第２シリコン基板１０２となる第２シリコンウェーハ１２２においては、その一方の主面側に、Ｃｒ膜１０５、Ｎｉ膜１０４、Ａｇ膜１０３の順に電極を構成する金属膜を形成しておく。なお、第２シリコンウェーハ１２２は、後述する工程において第１シリコンウェーハ１２１の運搬時に割れを生じることを防止するために、第１シリコンウェーハ１２１よりも径が大きいことが望ましい。
【００２５】
次に、図６に示すように、第１シリコンウェーハ１２１及び第２シリコンウェーハ１２２を、これらの他方の主面側から研削、研磨またはエッチングして薄くする。なお、第１シリコンウェーハ１２１については、他方の主面の表面近くに研削または研磨によるダメージによって発生する結晶欠陥を残すために、エッチングを行わない、または、エッチングをわずかな時間のみ行うようにすることが好ましい。なぜならば、この主面の表面近くの結晶欠陥を除去せずに残すことにより、ＩＧＢＴ１００の動作時にＰｔ膜１０６から注入されるホールを結晶欠陥で補足するができ、スイッチング特性をさらに改善することが可能になるからである。さらに、これらの主面に張合せ用のＰｔ膜１０６ａ，ｂを真空蒸着によって形成する。なお、Ｐｔ膜１０６ａ，ｂは、両者を合わせてＰｔ膜１０６の厚さになるように形成することは言うまでもない。
【００２６】
次に、図７に示すように、Ｐｔ膜１０６ａとＰｔ膜１０６ｂとを真空中で熱圧着することによって、第１シリコンウェーハ１２１と第２シリコンウェーハ１２２とを一体にする。その後、図示していないが、第１シリコンウェーハ１２１及び第２シリコンウェーハ１２２をダイシングして第１シリコン基板１０１及び第２シリコン基板１０２に切り分ける。
【００２７】
以上の製造方法によれば、第１シリコンウェーハ１２１及び第２シリコンウェーハ１２２をダイシングするときに、第１シリコン基板１０１及び第２シリコン基板１０２に割れや欠けを生じることがない。また、第１シリコンウェーハ１２１よりも径が大きければ、第１シリコンウェーハ１２１と第２シリコンウェーハ１２２とを一体化した後において、第１シリコンウェーハの周辺部分に製造用機材との接触による割れを生じることを防止できる。したがって、ウェーハ運搬時などに、第１シリコンウェーハ１２１の周辺部分に割れを生じて、製品の歩留まりを低下させていた問題を解決できる。また、第２シリコンウェーハ１２２の周辺部分に割れを生じたとしても、当該部分はＩＧＢＴ１００にならずダイシング後に廃棄されるものであり、割れがＩＧＢＴ１００に悪影響を与えることはない。
【００２８】
なお、張合せ用の金属膜の形成は、上述のように、Ａｌ膜などのＰｔ膜以外の膜を形成するものとしても良い。また、張合せ用の金属膜同士の接続は、上記の方法のほかに、例えば、活性化していない溶剤を金属膜に付着させ、溶剤を活性化させてからこれらの膜を圧着する方法や、ＨＦガスなどで金属膜の表面をフッ化した後、Ａｒガス雰囲気中でこれらの膜を熱圧着する方法など他の周知の方法を形成する金属膜に応じて適宜利用することができる。
【００２９】
ところで、本発明に係る半導体装置は、実施例１に示した以外の様々な半導体装置に適用できる。図２は、本発明の実施例２に係るＩＧＢＴを示す断面図である。また、図３は、本発明の実施例３に係るＩＧＢＴを示す断面図である。さらに、図４は、本発明の実施例４に係るＭＯＳＦＥＴを示す断面図である。図２において、１０７はＮ＋型バッファ層を示す。また、図３において、１０７はＮ＋型バッファ層、１０８はＰ型コレクタ層を示す。さらに、さらに図４において１０７はＮ＋型バッファ層、１１６はＮ型ドレイン層、１１７はＮ＋型ソース領域、１１８はソース電極膜、１２０はＭＯＳＦＥＴを示す。また、これらの図面のその他の符号は、すべて図1の符号と同じものを示す。
【００３０】
本発明の実施例２に係るＩＧＢＴ１００は、図２に示すように、Ｎ＋型バッファ層１０７を形成したパンチスルー型のものである。この実施例においても、第１シリコン基板１０１とＰｔ膜１０６とをショットキー接合しているので、Ｐｔ膜１０６からの正孔の注入が少ないという利点がある。また、本発明の実施例３に係るＩＧＢＴ１００は、図３に示すように、Ｐ型コレクタ層１０８を持つ一般的なＩＧＢＴである。この例では、Ｐ型コレクタ層１０８とＰｔ膜１０６とをオーミック接合しているので、ショットキーバリアダイオードの構成は持たない。さらに、本発明の実施例４に係るＭＯＳＦＥＴ１２０では、図4に示すように、Ｎ＋型バッファ層１０７とＰｔ膜１０６とをオーミック接合している。これらの実施例においても、図1に示したものと同様の作用効果が得られる。
【００３１】
本発明は、さらに、サイリスタ、ダイオード、ショットキーバリアダイオードなどのパワー半導体装置に対しても好適であり、これらの半導体装置の薄型化に対しても貢献するものである。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施例１に係るＩＧＢＴを示す断面図である。
【図２】本発明の実施例２に係るＩＧＢＴを示す断面図である。
【図３】本発明の実施例３に係るＩＧＢＴを示す断面図である。
【図４】本発明の実施例４に係るＭＯＳＦＥＴを示す断面図である。
【図５】本発明の実施例１に係るＩＧＢＴの製造方法を示す断面図（１）である。
【図６】本発明の実施例１に係るＩＧＢＴの製造方法を示す断面図（２）である。
【図７】本発明の実施例１に係るＩＧＢＴの製造方法を示す断面図（３）である。
【符号の説明】
【００３３】
１００：ＩＧＢＴ
１０１：第１シリコン基板
１０２：第２シリコン基板
１０３：Ａｇ膜
１０４：Ｎｉ膜
１０５：Ｃｒ膜
１０６：Ｐｔ膜
１０７：Ｎ＋型バッファ層
１０８：Ｐ型コレクタ層
１０９：Ｎ−型ドリフト層
１１０：Ｐ＋型拡散領域
１１１：Ｎ＋型エミッタ領域
１１２：エミッタ電極膜
１１３：ゲート絶縁膜
１１４：ゲート電極膜
１１５：層間絶縁膜
１１６：Ｎ型ドレイン層
１１７：Ｎ＋型ソース領域
１１８：ソース電極膜
１２０：ＭＯＳＦＥＴ
１２１：第１シリコンウェーハ
１２２：第２シリコンウェーハ
【図１】
2005217012.tif 000003
【図２】
2005217012.tif 000004
【図３】
2005217012.tif 000005
【図４】
2005217012.tif 000006
【図５】
2005217012.tif 000007
【図６】
2005217012.tif 000008
【図７】
2005217012.tif 000009
【手続補正書】
【提出日】平成16年1月28日(2004.1.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、ＭＯＳＦＥＴ（電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）またはダイオード構造を有するとともに、電源回路に用いる半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴなどの構造を有する半導体装置においても薄型化が図られるようになっている。このような半導体装置の薄型化を進めるためには、非常に薄いシリコンウェーハの加工が不可欠となる。しかし、非常に薄いシリコンウェーハをダイシングすると、チップの割れや欠けが生じやすい。そこで、割れ等の発生を防止するために、半導体ウェーハを補強するための発明が提案されている。例えば、シリコンウェーハの能動素子を形成しない裏面側に、補強材を熱剥離性接着剤または水剥離性接着剤で貼り付けておき、能動素子を形成するプロセスを経た後、補強材を貼り付けたままダイシングする方法がある。この方法によれば、補強材によってダイシング時のチップの割れや欠けを防止できる上に、シリコンウェーハの運搬時にウェーハにダメージを与えることも防止できる。さらに、補強材は、シリコンウェーハの保護が不要となった段階で、加熱または水洗によって簡単に剥離することができる。（例えば、特許文献１を参照。）
【０００３】
しかし、パワー半導体装置の場合には、ダイシングを行う前に、シリコンウェーハの裏面側を研削または研磨し、さらにこの裏面側に電極を形成する必要がある。したがって、上記の方法は、シリコンウェーハの裏面（第２の主面）側に電極を形成しないＬＳＩの製造プロセスでは非常に有効であるが、裏面側に電極を形成するパワー半導体装置の製造には適用できない。
【特許文献１】特開２００１−１３５５９８  第３ないし８頁、並びに図１に記載
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上の課題に鑑みて、半導体装置及びその製造方法において、薄いシリコンウェーハを用いる場合に好適であり、かつ、パワー半導体装置の製造に適用可能なものを提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記の課題を解決するための手段として、本発明は、半導体装置において、第１の主面と第２の主面を有し、前記第１の主面上に配線パターンが形成されるとともに、前記第２の主面に第１の導電型の第１の導電層が露出した第１の半導体基板と、第１の面と第２の面を有し、前記第１の面側が前記第１の導電層とショットキー接合された第１の金属膜と、第１の主面と第２の主面を有し、前記第１の主面側が前記第１の金属膜の前記第２の面側にオーミック接合された第１の導電型の第２の半導体基板と、第１の面と第２の面を有し、前記第１の面側が前記第２の半導体基板の前記第２の主面側にオーミック接合された第２の金属膜を備えたことを特徴とするものである。
【０００６】
したがって、上記の手段によれば、第２の半導体基板が半導体素子となる第１の半導体基板の補強材の機能を果たす上に、本来、第１の半導体基板の第２の主面に形成すべき電極を第２の半導体基板に形成することができる。したがって、ダイシング時などにパワー半導体装置となる半導体基板にダメージを与えることを防止することが可能となる。また、第２の半導体基板を第１の半導体基板から剥離する必要がない。
【０００７】
また、本発明は、半導体装置において、第１の主面と第２の主面を有し、前記第１の主面上に配線パターンが形成されるとともに、前記第２の主面に第１の導電型の第１の導電層または第２の導電型の第２の導電層が露出した第１の半導体基板と、第１の面と第２の面を有し、前記第１の面側が前記第１の導電層または前記第２の導電層とオーミック接合された第１の金属膜と、  第１の主面と第２の主面を有し、前記第１の主面側が前記第１の金属膜の前記第２の面側にオーミック接合された第１の導電型の第２の半導体基板と、第１の面と第２の面を有し、前記第１の面側が前記第２の半導体基板の第２の主面側にオーミック接合された第２の金属膜を備えたことを特徴とするものとした。
【０００８】
したがって、先に述べた手段と同様に、第２の半導体基板が半導体素子となる第１の半導体基板の補強材の機能を果たす上に、本来、第１の半導体基板の第２の主面に形成すべき電極を第２の半導体基板に形成することができる。
【０００９】
なお、上記の半導体装置において、前記第１の金属膜を、白金を含む膜とすることができる。
【００１０】
さらに、本発明は、半導体装置の製造方法において、第１の半導体ウェーハの第１の主面側に、電界効果トランジスタ及び配線パターンを形成する第１の工程と、前記第１の半導体ウェーハを、その第２の主面側から研削、研磨またはエッチングのいずれか二つ以上によって薄くする第２の工程と、前記第１の半導体ウェーハの第２の主面上に、第１の張合せ用金属膜を形成する第３の工程と、前記第１の半導体ウェーハよりも径の大きい第２の半導体ウェーハの第１の主面上に、第２の貼合せ用金属膜を形成する第４の工程と、前記第１の貼合せ用金属膜と前記第２の貼合せ用金属膜とを圧接させるとともに、所定温度で加熱して、これらの金属膜を貼り合わせる第５の工程と、前記第１の半導体ウェーハ及び前記第２の半導体ウェーハをダイシングして、個別の半導体装置に分割する第６の工程を有することを特徴とするものとした。
【００１１】
したがって、上記の手段によれば、第１の半導体ウェーハと第２の半導体ウェーハとを貼合せ用金属膜を介して接続するので、ウェーハ同士の接続が非常に容易である。また、第１の半導体基板と第２の半導体基板とを貼り合わせた状態でダイシングするので、ダイシング後に半導体装置の周辺に割れや欠けが生じることを防止できる。さらに、半導体ウェーハの運搬時におけるダメージの発生も防止できる。また、第２の半導体ウェーハを第１の半導体ウェーハから剥離する工程が必要ない。
【発明の効果】
【００１２】
本発明は、第１の半導体基板の補強材の機能を果たすとともに、電極の一部となる第２の半導体基板を設けたので、パワー半導体装置の製造に適した補強方法を提供できる。また、ダイシング時などに半導体ウェーハの割れや欠けが生じることを防止でき、半導体装置製造における歩留まりの向上を図ることができる。
【発明を実施するための最良の形態】
【００１３】
本発明は、ダイシング前に第１のシリコンウェーハと補強材となる第２の半導体ウェーハとを張り合わせておき、第２のシリコンウェーハは剥離せずにそのまま電極構造の一部となるところに最も大きな特徴がある。以下に、この特徴を有する実施例について図面を参照しながら詳しく説明する。
【実施例１】
【００１４】
本発明の実施例１として、ショットキー接合を有するＩＧＢＴについて図面に基づいて詳しく説明する。図１は、本発明の実施例１に係るＩＧＢＴを示す断面図である。図１の符号において、１００はＩＧＢＴ、１０１は第１シリコン基板、１０２は第２シリコン基板、１０３はＡｇ（銀）膜、１０４はＮｉ（ニッケル）膜、１０５はＣｒ（クロム）膜、１０６はＰｔ（白金）膜、１０９はＮ−型ドリフト層、１１０はＰ＋型拡散領域、１１１はＮ＋型エミッタ領域、１１２はエミッタ電極膜、１１３はゲート絶縁膜、１１４はゲート電極膜、１１５は層間絶縁膜を示す。
【００１５】
図１に示すように、ＩＧＢＴ１００は、ノンパンチスルー型のものであり、Ｐｔ膜１０６を介在させた状態で第１シリコン基板１０１と第２シリコン基板１０２とを貼り合わせている。また、第１シリコン基板１０１とＰｔ膜１０６とはショットキー接合されており、この点が一般的なＩＧＢＴと異なっている。
【００１６】
第１シリコン基板１０１は、Ｎ−型のシリコン基板であり、その一方の主面側（図１では上面）には電界効果トランジスタが形成されている。すなわち、Ｎ−型ドリフト層１０９は、Ｎ−型のシリコン基板の拡散領域を形成しなかった残余の部分である。また、上記主面に露出するように、Ｐ＋型拡散領域１１０及びＮ＋型エミッタ領域１１１が形成されている。Ｐ＋型拡散領域１１０は、Ｎ−型ドリフト層１０９の表面からＰ型の不純物を注入し、さらにこれらの不純物を高温で拡散させることによって形成する。Ｎ＋型エミッタ領域１１１は、Ｎ−型ドリフト層１０９の表面からＰ型の不純物を注入し、さらにこれらの不純物を高温で拡散させることによって形成され、Ｐ＋型拡散領域内に２つずつ配置されている。なお、Ｐ＋型拡散領域１１０及びＮ＋型エミッタ領域１１１は、図１に示したような構成で多数形成されており、第１シリコン基板１０１を平面的に見たときにストライプ状またはれんが積み模様をなすように配置されている。
【００１７】
また、隣り合うＰ＋型拡散領域１１０の間を覆うようにゲート絶縁膜１１３を形成している。ゲート絶縁膜１１３は、第１シリコン基板１０１の上記主面上に成膜したシリコン酸化膜を写真工程及びエッチング工程によって所定のパターンとなるように形成したものである。さらに、ゲート絶縁膜１１３上にはゲート電極膜１１４を形成している。ゲート電極膜１１４は、ゲート絶縁膜１１３上に堆積したポリシリコンを写真工程及びエッチング工程によって所定のパターンとなるように形成したものである。なお、ゲート電極膜１１４は、Ｍｏなどの金属やシリサイドなどで形成することも可能である。くわえて、ゲート絶縁膜１１３及びゲート電極膜１１４を覆うように層間絶縁膜１１５を形成している。層間絶縁膜１１５は、ゲート電極膜１１４などの上に成膜したシリコン酸化膜を写真工程及びエッチング工程によって所定のパターンとなるように形成したものである。
【００１８】
さらに、第１シリコン基板１０１の上記主面上を覆うようにエミッタ電極膜１１２を形成している。エミッタ電極膜１１２は、Ａｌ−Ｓｉ膜であり、スパッタリングで形成されている。なお、エミッタ電極膜１０６は、Ａｌ−Ｓｉ−Ｃｕ膜で形成することも可能である。
【００１９】
また、第１シリコン基板１０１の他方の主面には、Ｐｔ膜１０６が形成されている。上述のように、第１シリコン基板とＰｔ膜１０６とはショットキー接合されているので、Ｐｔ膜１０６は、コレクタ電極膜であるとともに、一般的なＩＧＢＴにおけるＰ型コレクタ層としての機能も有している。周知のように、ショットキーバリアダイオードでは、金属膜からシリコン基板への正孔の注入が少ない。したがって、第１シリコン基板からＰｔ膜１０６への正孔の注入も通常のＩＧＢＴより少なくなるので、ＩＧＢＴ１００では一般的なＩＧＢＴが抱えているテール電流問題は発生しない。なお、Ｐｔ膜１０６は、第１シリコン基板とショットキー接合可能な、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ａｌ（アルミニウム）などの金属膜で形成して良く、これらの金属の合金膜、さらにはこれらの積層膜であっても良い。
【００２０】
第２シリコン基板１０２は、Ｎ＋型のシリコン基板であるが、拡散領域は形成されておらず、独立した素子としての機能は有していない。また、その一方の主面（図１では上面）上にはＰｔ膜１０６が形成されており、第２シリコン基板とはオーミック接続されている。
また、第２シリコン基板１０２の他方の主面上には、Ｃｒ膜１０５、Ｎｉ膜１０４及びＡｇ膜１０３が積層して形成されており、Ｃｒ膜１０５は第２シリコン基板とオーミック接続されている。また、第２シリコン基板１０２は、第１シリコン基板１０１となるウェーハをダイシングする際などに、第１シリコン基板１０１に割れや欠け発生することを防止するのに十分な厚さを持っている。例えば、第１シリコン基板１０１の厚さが１００μｍであれば、第２シリコン基板１０２は１００μｍまたはそれ以上の厚さを持っている。さらに、コレクタ電極膜であるＰｔ膜１０６とＣｒ膜１０５との間に介在することによって、ＩＧＢＴ１００の動作時には電極膜としての機能を果たす。また、電極構造の一部となるので、低抵抗となるように、不純物の濃度を１Ｅ１９／ｃｍ３程度としている。
【００２１】
なお、第２シリコン基板１０２に、Ａｇ膜１０３、Ｎｉ膜１０４及びＣｒ膜１０５を図１に記載したように形成した理由は、第２シリコン基板１０２とのオーミック接合の容易性や、ワイヤー等による電極へのボンディングの容易性を考慮したためである。電極を構成する金属膜としては、Ａｕ（金）、Ｍｏ、Ｔｉ、Ａｌなど、さらにはこれらの金属の合金膜が利用可能である。実施例１では、上記の３種類の金属膜を積層しているが、本発明においては、この構成に限られるものではなく、１もしくは２種類、または４種類以上の金属膜を用いるようにすることも可能である。さらに、利用する金属膜についても、上記の３種類に加えてＭｏ膜などを適宜利用しても良い。
【００２２】
以上の構成において、ゲート電極膜１１４とエミッタ電極膜１１２との間に閾値以上の電圧を印加すると、Ｐ＋型拡散領域１１０の表層にチャネルが現れて、Ｎ−型ドリフト層１０９で伝導度変調を生じる。そうすると、Ａｇ膜１０３、Ｎｉ膜１０４、Ｃｒ膜１０５及び第２シリコン基板を経由してＰｔ膜１０６へ電流が流れ、さらにＰｔ膜１０６からエミッタ電極膜１１２へ電流が流れる。このとき、Ｐｔ膜１０６からＮ−型ドリフト層１０９への正孔の注入はわずかな量に留まるので、ゲート電極膜１１４とエミッタ電極膜１１２との間の電圧が閾値を下回ったときには、Ｐｔ膜１０６からエミッタ電極膜１１２への電流がすみやかに停止する。
【００２３】
さらに、実施例１のＩＧＢＴ１００の製造方法について説明する。図５ないし図７は、本発明の実施例１に係るＩＧＢＴの製造方法を示す断面図（１）〜（３）である。図５ないし図７において用いた符号において、１２１は第１シリコンウェーハ、１２２は第２シリコンウェーハを示し、その他の符号は図１の符号と同じものを示す。なお、図５及び図６においては、第１シリコンウェーハの工程と第２シリコンウェーハの工程とを便宜上併記しているが、両者を貼合わせるまでの工程は別々に実施することが可能である。つまり、両者を貼合わせるまでは全く独立して実施できるものである。
【００２４】
まず、図５に示すように、ダイシング後に第１シリコン基板１０１となる第１シリコンウェーハ１２１においては、その一方の主面側に、Ｐ＋型拡散領域１１０、Ｎ＋型エミッタ領域１１１、エミッタ電極膜１１２、ゲート絶縁膜１１３、ゲート電極膜１１４及び層間絶縁膜１１５並びに図示していない配線パターンなどを形成する。また、ダイシング後に第２シリコン基板１０２となる第２シリコンウェーハ１２２においては、その一方の主面側に、Ｃｒ膜１０５、Ｎｉ膜１０４、Ａｇ膜１０３の順に電極を構成する金属膜を形成しておく。なお、第２シリコンウェーハ１２２は、後述する工程において第１シリコンウェーハ１２１の運搬時に割れを生じることを防止するために、第１シリコンウェーハ１２１よりも径が大きいことが望ましい。
【００２５】
次に、図６に示すように、第１シリコンウェーハ１２１及び第２シリコンウェーハ１２２を、これらの他方の主面側から研削、研磨またはエッチングして薄くする。なお、第１シリコンウェーハ１２１については、他方の主面の表面近くに研削または研磨によるダメージによって発生する結晶欠陥を残すために、エッチングを行わない、または、エッチングをわずかな時間のみ行うようにすることが好ましい。なぜならば、この主面の表面近くの結晶欠陥を除去せずに残すことにより、ＩＧＢＴ１００の動作時にＰｔ膜１０６から注入されるホールを結晶欠陥で補足するができ、スイッチング特性をさらに改善することが可能になるからである。さらに、これらの主面に張合せ用のＰｔ膜１０６ａ，ｂを真空蒸着によって形成する。なお、Ｐｔ膜１０６ａ，ｂは、両者を合わせてＰｔ膜１０６の厚さになるように形成することは言うまでもない。
【００２６】
次に、図７に示すように、Ｐｔ膜１０６ａとＰｔ膜１０６ｂとを真空中で熱圧着することによって、第１シリコンウェーハ１２１と第２シリコンウェーハ１２２とを一体にする。その後、図示していないが、第１シリコンウェーハ１２１及び第２シリコンウェーハ１２２をダイシングして第１シリコン基板１０１及び第２シリコン基板１０２に切り分ける。
【００２７】
以上の製造方法によれば、第１シリコンウェーハ１２１及び第２シリコンウェーハ１２２をダイシングするときに、第１シリコン基板１０１及び第２シリコン基板１０２に割れや欠けを生じることがない。また、第１シリコンウェーハ１２１よりも径が大きければ、第１シリコンウェーハ１２１と第２シリコンウェーハ１２２とを一体化した後において、第１シリコンウェーハの周辺部分に製造用機材との接触による割れを生じることを防止できる。したがって、ウェーハ運搬時などに、第１シリコンウェーハ１２１の周辺部分に割れを生じて、製品の歩留まりを低下させていた問題を解決できる。また、第２シリコンウェーハ１２２の周辺部分に割れを生じたとしても、当該部分はＩＧＢＴ１００にならずダイシング後に廃棄されるものであり、割れがＩＧＢＴ１００に悪影響を与えることはない。
【００２８】
なお、張合せ用の金属膜の形成は、上述のように、Ａｌ膜などのＰｔ膜以外の膜を形成するものとしても良い。また、張合せ用の金属膜同士の接続は、上記の方法のほかに、例えば、活性化していない溶剤を金属膜に付着させ、溶剤を活性化させてからこれらの膜を圧着する方法や、ＨＦガスなどで金属膜の表面をフッ化した後、Ａｒガス雰囲気中でこれらの膜を熱圧着する方法など他の周知の方法を形成する金属膜に応じて適宜利用することができる。
【００２９】
ところで、本発明に係る半導体装置は、実施例１に示した以外の様々な半導体装置に適用できる。図２は、本発明の実施例２に係るＩＧＢＴを示す断面図である。また、図３は、本発明の実施例３に係るＩＧＢＴを示す断面図である。さらに、図４は、本発明の実施例４に係るＭＯＳＦＥＴを示す断面図である。図２において、１０７はＮ＋型バッファ層を示す。また、図３において、１０７はＮ＋型バッファ層、１０８はＰ型コレクタ層を示す。さらに、さらに図４において１０７はＮ＋型バッファ層、１１６はＮ型ドレイン層、１１７はＮ＋型ソース領域、１１８はソース電極膜、１２０はＭＯＳＦＥＴを示す。また、これらの図面のその他の符号は、すべて図1の符号と同じものを示す。
【００３０】
本発明の実施例２に係るＩＧＢＴ１００は、図２に示すように、Ｎ＋型バッファ層１０７を形成したパンチスルー型のものである。この実施例においても、第１シリコン基板１０１とＰｔ膜１０６とをショットキー接合しているので、Ｐｔ膜１０６からの正孔の注入が少ないという利点がある。また、本発明の実施例３に係るＩＧＢＴ１００は、図３に示すように、Ｐ型コレクタ層１０８を持つ一般的なＩＧＢＴである。この例では、Ｐ型コレクタ層１０８とＰｔ膜１０６とをオーミック接合しているので、ショットキーバリアダイオードの構成は持たない。さらに、本発明の実施例４に係るＭＯＳＦＥＴ１２０では、図4に示すように、Ｎ＋型バッファ層１０７とＰｔ膜１０６とをオーミック接合している。これらの実施例においても、図1に示したものと同様の作用効果が得られる。
【００３１】
本発明は、さらに、サイリスタ、ダイオード、ショットキーバリアダイオードなどのパワー半導体装置に対しても好適であり、これらの半導体装置の薄型化に対しても貢献するものである。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施例１に係るＩＧＢＴを示す断面図である。
【図２】本発明の実施例２に係るＩＧＢＴを示す断面図である。
【図３】本発明の実施例３に係るＩＧＢＴを示す断面図である。
【図４】本発明の実施例４に係るＭＯＳＦＥＴを示す断面図である。
【図５】本発明の実施例１に係るＩＧＢＴの製造方法を示す断面図（１）である。
【図６】本発明の実施例１に係るＩＧＢＴの製造方法を示す断面図（２）である。
【図７】本発明の実施例１に係るＩＧＢＴの製造方法を示す断面図（３）である。
【符号の説明】
【００３３】
１００：ＩＧＢＴ
１０１：第１シリコン基板
１０２：第２シリコン基板
１０３：Ａｇ膜
１０４：Ｎｉ膜
１０５：Ｃｒ膜
１０６：Ｐｔ膜
１０７：Ｎ＋型バッファ層
１０８：Ｐ型コレクタ層
１０９：Ｎ−型ドリフト層
１１０：Ｐ＋型拡散領域
１１１：Ｎ＋型エミッタ領域
１１２：エミッタ電極膜
１１３：ゲート絶縁膜
１１４：ゲート電極膜
１１５：層間絶縁膜
１１６：Ｎ型ドレイン層
１１７：Ｎ＋型ソース領域
１１８：ソース電極膜
１２０：ＭＯＳＦＥＴ
１２１：第１シリコンウェーハ
１２２：第２シリコンウェーハ