(57)【要約】【課題】  読取対象物（被写体）が検知面に直接接触する場合であっても、読取動作の支障にならず、また、装置規模の大型化やコストアップを招くことなく、良好で信頼性の高い画像読取動作を実行することができる画像読取装置及びその駆動制御方法を提供する。【解決手段】  画像読取装置は、単一のガラス基板等の絶縁性の基板ＳＵＢの一面側に、上記フォトセンサアレイ１１０及びトップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０、ソースドライバ１４０が、一体的に形成された構成を有している。ここで、フォトセンサアレイ１１０に配列されたフォトセンサＰＳは、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタ構造を有し、一方、トップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０、ソースドライバ１４０の各回路は、少なくとも低温ポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されている。【選択図】  図１
2005217708.tif 000002
【特許請求の範囲】
【請求項１】
複数のフォトセンサが２次元配列されたフォトセンサアレイを走査して、該フォトセンサアレイ上に載置された被写体の画像を読み取る画像読取装置において、
少なくとも、
前記フォトセンサアレイに配列された任意の行の前記フォトセンサを選択状態に設定するための走査信号を出力する走査駆動手段と、
前記走査駆動手段により選択状態に設定された前記フォトセンサの各々から、前記被写体の画像に係る電気信号を読み出す信号駆動手段と、
を備え、
前記フォトセンサの各々は、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタ構造を有して構成され、
前記走査駆動手段及び前記信号駆動手段は、少なくともポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成され、
少なくとも前記フォトセンサアレイ及び前記走査駆動手段、前記信号駆動手段は、単一の絶縁性の基板上に一体的に形成されていることを特徴とする画像読取装置。
【請求項２】
前記走査駆動手段は、少なくとも、前記走査信号を前記各行ごとの前記フォトセンサに印加する、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されるレベルシフト回路を備えていることを特徴とする請求項１記載の画像読取装置。
【請求項３】
前記走査駆動手段は、少なくとも、
各行ごとの前記フォトセンサを選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、
前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、
を備え、
前記出力回路部は、少なくとも前記レベルシフト回路を有して構成されていることを特徴とする請求項２記載の画像読取装置。
【請求項４】
前記走査駆動手段は、少なくとも、
各行ごとの前記フォトセンサを選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、
前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、
を備え、
前記シフトレジスタ回路部及び前記出力回路部は、ポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されていることを特徴とする請求項１記載の画像読取装置。
【請求項５】
前記走査駆動手段の前記シフトレジスタ回路部は、前記タイミング信号の出力順序を切り換えて反転設定するためのシフト反転手段を備えていることを特徴とする請求項３又は４記載の画像読取装置。
【請求項６】
前記信号駆動手段は、少なくとも、
各列ごとの前記フォトセンサから前記電気信号を読み出すためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、
前記被写体の画像に対応して前記フォトセンサの各々に蓄積された電荷を、電圧成分として保持する電圧保持部と、
各列ごとに並列的に保持された前記電圧成分を、時系列的に配列して読取データ信号として出力する信号変換部と、
を備え、
前記シフトレジスタ回路部及び前記電圧保持部、信号変換部は、ポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されていることを特徴とする請求項１乃至５のいずれかに記載の画像読取装置。
【請求項７】
前記フォトセンサは、アモルファスシリコンからなる半導体層により構成されるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、前記第１のゲート電極の上方に形成され、前記被写体が載置される検知面と、を有し、
前記第１のゲート電極にリセットパルスを印加して前記フォトセンサを初期化し、前記ソース電極にプリチャージパルスを印加した後、前記第２のゲート電極に読み出しパルスを印加することにより、前記初期化終了から前記読み出しパルスの印加までの電荷蓄積期間に、前記チャネル領域に入射した光の量に応じて蓄積された電荷の量に対応する電圧信号を出力することを特徴とする請求項１乃至６のいずれかに記載の画像読取装置。
【請求項８】
前記走査駆動手段は、前記フォトセンサの前記第１のゲート電極に、前記走査信号として前記リセットパルスを出力する第１の走査駆動手段と、前記フォトセンサの前記第２のゲート電極に、前記走査信号として前記読み出しパルスを出力する第２の走査駆動手段と、を備え、
前記信号駆動手段は、前記フォトセンサの前記ソース電極に、前記プリチャージパルスを出力するプリチャージ制御部を備えていることを特徴とする請求項７記載の画像読取装置。
【請求項９】
前記第１の走査駆動手段は、少なくとも、前記リセットパルスを前記各行ごとの前記フォトセンサの前記第１のゲート電極に印加する、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されるレベルシフト回路を備えていることを特徴とする請求項８記載の画像読取装置。
【請求項１０】
前記第１の走査駆動手段は、少なくとも、各行ごとの前記フォトセンサの前記第１のゲート電極に前記リセットパルスを出力するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記リセットパルスとして出力する出力回路部と、を備え、
前記第２の走査駆動手段は、少なくとも、各行ごとの前記フォトセンサの前記第２のゲート電極に前記読み出しパルスを出力するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記読み出しパルスとして出力する出力回路部と、を備え、
前記第１の走査駆動手段における前記出力回路部は、少なくとも前記レベルシフト回路を有して構成されていることを特徴とする請求項９記載の画像読取装置。
【請求項１１】
前記第１の走査駆動手段における前記レベルシフト回路は、少なくとも、
前記タイミング信号の反転信号であって、第１の電圧振幅を有する第１の入力信号、及び、前記第１の入力信号の反転信号となる第２の入力信号が個別に入力され、前記第１の入力信号の反転信号となる第３の入力信号を生成する入力段のインバータ回路と、
前記第１の入力信号に基づく信号電圧、及び、前記第３の入力信号が個別に入力され、前記第１の電圧振幅よりも大きい第２の電圧振幅を有する出力信号を生成する出力段のインバータ回路と、
前記第１の入力信号及び前記出力信号の電位差を電圧成分として保持し、前記出力段のインバータ回路に入力される前記信号電圧を昇圧するブートストラップ回路部と、
を有し、
前記入力段及び前記出力段のインバータ回路、並びに、前記ブートストラップ回路部は、少なくとも、単一のチャネル極性を有するアモルファスシリコンからなる半導体を用いた薄膜トランジスタを含んで構成されていることを特徴とする請求項９又は１０記載の画像読取装置。
【請求項１２】
前記入力段のインバータ回路は、少なくとも第１の電源電圧及び第２の電源電圧間に電流路が直列に接続され、前記第２の入力信号が制御端子に入力される第１のスイッチング素子及び前記第１の入力信号が制御端子に入力される第２のスイッチング素子を備えて、前記第１のスイッチング素子及び前記第２のスイッチング素子の接続接点の電位を前記第３の入力信号として出力し、
前記出力段のインバータ回路は、少なくとも前記第１の電源電圧及び前記第２の電源電圧間に電流路が直列に接続され、前記第１の入力信号に基づく前記信号電圧が制御端子に入力される第３のスイッチング素子及び前記第３の入力信号が制御端子に入力される第４のスイッチング素子を備えて、前記第３のスイッチング素子及び前記第４のスイッチング素子の接続接点から前記出力信号を前記走査信号として出力し、
前記ブートストラップ回路部は、少なくとも前記第３のスイッチング素子の制御端子と前記第３のスイッチング素子及び前記第４のスイッチング素子の前記接続接点との間に設けられ、前記電圧成分を保持する容量素子と、前記第３のスイッチング素子の制御端子に接続され、前記容量素子に保持された電荷の移動を妨げる第５のスイッチング素子と、を備えていることを特徴とする請求項１１記載の画像読取装置。
【請求項１３】
半導体層からなるチャネル領域の上方及び下方に、各々第１のゲート電極及び第２のゲート電極が形成されたダブルゲート型の薄膜トランジスタ構造を有する複数のフォトセンサが、２次元配列されたフォトセンサアレイを走査して、該フォトセンサアレイ上に載置された被写体の画像を読み取る画像読取装置の駆動制御方法において、
前記画像読取装置は、少なくとも、
前記フォトセンサの半導体層が、アモルファスシリコンにより構成され、
前記フォトセンサの前記第１の電極に第１の走査信号を印加する第１の走査駆動手段、及び、前記フォトセンサの前記第２の電極に第２の走査信号を印加する第２の走査駆動手段、並びに、前記フォトセンサにプリチャージ信号を印加した後、所定のタイミングで前記フォトセンサの各々から、前記被写体の画像に係る電気信号を読み出す信号駆動手段が、ポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成され、
少なくとも前記フォトセンサアレイ及び前記第１及び第２の走査駆動手段、前記信号駆動手段が、単一の絶縁性の基板上に一体的に形成され、
少なくとも、
前記第１の走査駆動手段により、前記フォトセンサの前記第１の電極に前記第１の走査信号を印加するとともに、少なくとも該第１の走査信号の印加期間に、前記第２の走査駆動手段により、前記第２の電極に前記第２の走査信号を印加して前記フォトセンサを初期化する第１のステップと、
前記初期化終了後、前記信号駆動手段により、前記プリチャージ信号を印加してプリチャージする第２のステップと、
前記プリチャージ動作が終了した前記フォトセンサに対して、前記第２の走査駆動手段により、前記第２の電極に前記第２の走査信号を再び印加して読み出し期間を設定する第３のステップと、
前記読み出し期間終了後、前記信号駆動手段により、前記初期化終了から前記第２の走査信号の再印加までの電荷蓄積期間に蓄積された電荷に対応した電気信号を読み出す第４のステップと、
を含むことを特徴とする画像読取装置の駆動制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像読取装置及びその駆動制御方法に関し、特に、読取対象物（被写体）が直接接触する構造を有する指紋読取装置等に良好に適用することができる画像読取装置及びその駆動制御方法に関する。
【背景技術】
【０００２】
近年、個人認証を必須とする電子決済やクレジット等のサービスの提供や、セキュリティ意識の高まり等により、指紋をはじめとする人間固有の生体データを用いて、個人を特定する個人認証技術（バイオメトリックテクノロジー）の発展が著しい。例えば、パーソナルコンピュータや携帯電話等における使用者の識別、研究機関への入退室管理等の分野においては、すでに指紋や眼球の虹彩を用いた個人認証技術が実用化されている。
【０００３】
以下、指紋を用いた個人認証技術（指紋認証技術）に適用される画像読取装置について、簡単に説明する。
図２０は、従来技術における画像読取装置（指紋読取装置）を示す概略構成図であり、図２１は、従来技術における画像読取装置に被写体（指）を載置した状態を示す。
従来技術における画像読取装置は、例えば、図２０（ａ）に示すように、フォトセンサ（読取画素）ＰＳをマトリクス状に配列して構成されたフォトセンサアレイ１１０Ｐを備え、フォトセンサＰＳのリセット動作や画像読取動作の際に、各行のフォトセンサを順次駆動状態にするための走査ドライバ１２０Ｐ、１３０Ｐや、各フォトセンサＰＳにより読み取られた電気信号を読み出すためのデータドライバ１４０Ｐ等が、フォトセンサアレイ１１０Ｐの周辺領域に設けられた構成を有している。なお、図２０（ａ）においては、走査ドライバとして、フォトセンサアレイ１１０Ｐを挟んで対向する領域に一対設けられた構成を示したが、いずれか一方のみに走査ドライバが設けられているものも知られている。
【０００４】
ここで、上述した走査ドライバ１２０Ｐ、１３０Ｐやデータドライバ１４０Ｐは、各々単体のドライバチップ（ＩＣチップ）の形状で提供され、例えば、図２０（ｂ）に示すように、フォトセンサアレイ１１０Ｐが形成されたガラス基板等の絶縁性の基板ＳＵＢ上に、これらのドライバチップが実装されて、例えば、フォトセンサアレイ１１０Ｐと図示を省略したハンダやボンディングワイヤを介して電気的に接続されるように構成されている。なお、図２０（ｂ）において、１１１Ｐは、フォトセンサアレイ１１０Ｐとドライバチップ（走査ドライバ１２０Ｐ、１３０Ｐ、データドライバ１４０Ｐ）とを接続するためにフォトセンサアレイ１１０Ｐから延在して形成された配線層であり、ＣＡＳは、少なくとも、ドライバチップ（ここでは、走査ドライバ１２０Ｐ、１３０Ｐ）等の周辺回路を保護するとともに、フォトセンサアレイ１１０Ｐの所定の領域を撮像エリアＡＲＰとして露出させるための保護ケースである。
このような画像読取装置におけるドライバチップの実装構造については、例えば、特許文献１等に詳しく記載されている。
【０００５】
【特許文献１】特開平８−８４１４号公報  （第２頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述したような画像読取装置においては、以下に示すような課題を有していた。
すなわち、図２０に示したような画像読取装置を指紋読取装置として適用した場合、フォトセンサアレイ１１０Ｐの撮像エリアＡＲＰに被写体である指が直接載置されることになるが、このとき、図２１に示すように、指の載置面（フォトセンサアレイ１１０Ｐの上面）よりもドライバチップ（ここでは、走査ドライバ１２０Ｐ、１３０Ｐ）の上部や、該ドライバチップを保護するための保護ケースＣＡＳが高く突出することになるため、フォトセンサアレイ１１０Ｐの周辺に近接してドライバチップが実装（配置）されている場合には、図中、ＰＯＴ１、ＰＯＴ２に示すように、ドライバチップ又は保護ケースＣＡＳが障害となって（指ＦＧに当接してしまい）、フォトセンサアレイ１１０Ｐの撮像エリアＡＲＰに指ＦＧを良好に密着させて載置することができなくなるという問題を有している。そのため、適切な指紋読取動作が実行されず、指紋認証処理の誤動作等の不具合が生じる可能性があった。
【０００７】
そこで、このようなドライバチップの突出による不具合を回避するために、フォトセンサアレイとドライバチップ（走査ドライバ１２０Ｐ、１３０Ｐ、データドライバ１４０Ｐ）とを充分離間させて実装した構成を適用することが考えられるが、この場合には、画像読取装置（指紋読取装置）の大型化を招くことになり、携帯機器等への搭載が困難になるという問題を有している。
また、上述したような従来技術においては、フォトセンサアレイの仕様（読取画素の構成や駆動方法等）に対応する専用のドライバチップを用意する必要があるため、当該仕様が変更された場合には、ドライバチップを設計し直す必要があり、仕様変更の自由度が低く、開発期間やコストが増大するという問題も有していた。
【０００８】
さらに、上述したような画像読取装置においては、フォトセンサアレイ１１０Ｐが形成される基板上に別個に用意されたドライバチップを搭載する実装構造が適用されるので、部品点数や製造プロセスの増加や複雑化を招くうえ、画像読取装置の製造における詳細な機能検査は、フォトセンサアレイ１１０Ｐにドライバチップ等が搭載された状態（略完成品）で実行する必要があり、このような略完成品の状態で機能不良が発見された場合には、基板ＳＵＢ上に形成したフォトセンサアレイ１１０Ｐやドライバチップ類の全てを不良品と判断して廃棄しなければならず、製品の歩留まりが低下するとともに製品コストの高騰を招くという問題も有していた。
【０００９】
そこで、本発明は、上記問題点に鑑み、指紋読取装置等のように、読取対象物（被写体）がフォトセンサアレイの撮像エリアに直接接触する構成を有する場合であっても、読取動作の支障にならず、また、装置規模の大型化やコストアップを招くことなく、良好で信頼性の高い画像読取動作を実現することができる画像読取装置及びその駆動制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
請求項１記載の発明は、複数のフォトセンサが２次元配列されたフォトセンサアレイを走査して、該フォトセンサアレイ上に載置された被写体の画像を読み取る画像読取装置において、少なくとも、前記フォトセンサアレイに配列された任意の行の前記フォトセンサを選択状態に設定するための走査信号を出力する走査駆動手段と、前記走査駆動手段により選択状態に設定された前記フォトセンサの各々から、前記被写体の画像に係る電気信号を読み出す信号駆動手段と、を備え、前記フォトセンサの各々は、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタ構造を有して構成され、前記走査駆動手段及び前記信号駆動手段は、少なくともポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成され、少なくとも前記フォトセンサアレイ及び前記走査駆動手段、前記信号駆動手段は、単一の絶縁性の基板上に一体的に形成されていることを特徴とする。
【００１１】
請求項２記載の発明は、請求項１記載の画像読取装置において、前記走査駆動手段は、少なくとも、前記走査信号を前記各行ごとの前記フォトセンサに印加する、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されるレベルシフト回路を備えていることを特徴とする。
請求項３記載の発明は、請求項２記載の画像読取装置において、前記走査駆動手段は、少なくとも、各行ごとの前記フォトセンサを選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、を備え、前記出力回路部は、少なくとも前記レベルシフト回路を有して構成されていることを特徴とする。
【００１２】
請求項４記載の発明は、請求項１記載の画像読取装置において、前記走査駆動手段は、少なくとも、各行ごとの前記フォトセンサを選択状態に設定するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記走査信号として出力する出力回路部と、を備え、前記シフトレジスタ回路部及び前記出力回路部は、ポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されていることを特徴とする。
【００１３】
請求項５記載の発明は、請求項３又は４記載の画像読取装置において、前記走査駆動手段の前記シフトレジスタ回路部は、前記タイミング信号の出力順序を切り換えて反転設定するためのシフト反転手段を備えていることを特徴とする。
請求項６記載の発明は、請求項１乃至５のいずれかに記載の画像読取装置において、前記信号駆動手段は、少なくとも、各列ごとの前記フォトセンサから前記電気信号を読み出すためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記被写体の画像に対応して前記フォトセンサの各々に蓄積された電荷を、電圧成分として保持する電圧保持部と、各列ごとに並列的に保持された前記電圧成分を、時系列的に配列して読取データ信号として出力する信号変換部と、を備え、前記シフトレジスタ回路部及び前記電圧保持部、信号変換部は、ポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されていることを特徴とする。
【００１４】
請求項７記載の発明は、請求項１乃至６のいずれかに記載の画像読取装置において、前記フォトセンサは、アモルファスシリコンからなる半導体層により構成されるチャネル領域を挟んで形成されたソース電極及びドレイン電極と、前記チャネル領域の上方及び下方に各々絶縁膜を介して形成された第１のゲート電極及び第２のゲート電極と、前記第１のゲート電極の上方に形成され、前記被写体が載置される検知面と、を有し、前記第１のゲート電極にリセットパルスを印加して前記フォトセンサを初期化し、前記ソース電極にプリチャージパルスを印加した後、前記第２のゲート電極に読み出しパルスを印加することにより、前記初期化終了から前記読み出しパルスの印加までの電荷蓄積期間に、前記チャネル領域に入射した光の量に応じて蓄積された電荷の量に対応する電圧信号を出力することを特徴とする。
【００１５】
請求項８記載の発明は、請求項７記載の画像読取装置において、前記走査駆動手段は、前記フォトセンサの前記第１のゲート電極に、前記走査信号として前記リセットパルスを出力する第１の走査駆動手段と、前記フォトセンサの前記第２のゲート電極に、前記走査信号として前記読み出しパルスを出力する第２の走査駆動手段と、を備え、前記信号駆動手段は、前記フォトセンサの前記ソース電極に、前記プリチャージパルスを出力するプリチャージ制御部を備えていることを特徴とする。
請求項９記載の発明は、請求項８記載の画像読取装置において、前記第１の走査駆動手段は、少なくとも、前記リセットパルスを前記各行ごとの前記フォトセンサの前記第１のゲート電極に印加する、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されるレベルシフト回路を備えていることを特徴とする。
【００１６】
請求項１０記載の発明は、請求項９記載の画像読取装置において、前記第１の走査駆動手段は、少なくとも、各行ごとの前記フォトセンサの前記第１のゲート電極に前記リセットパルスを出力するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記リセットパルスとして出力する出力回路部と、を備え、前記第２の走査駆動手段は、少なくとも、各行ごとの前記フォトセンサの前記第２のゲート電極に前記読み出しパルスを出力するためのタイミング信号を生成して順次出力するシフトレジスタ回路部と、前記タイミング信号を所定の信号レベルに増幅して前記読み出しパルスとして出力する出力回路部と、を備え、前記第１の走査駆動手段における前記出力回路部は、少なくとも前記レベルシフト回路を有して構成されていることを特徴とする。
【００１７】
請求項１１記載の発明は、請求項９又は１０記載の画像読取装置において、前記第１の走査駆動手段における前記レベルシフト回路は、少なくとも、前記タイミング信号の反転信号であって、第１の電圧振幅を有する第１の入力信号、及び、前記第１の入力信号の反転信号となる第２の入力信号が個別に入力され、前記第１の入力信号の反転信号となる第３の入力信号を生成する入力段のインバータ回路と、前記第１の入力信号に基づく信号電圧、及び、前記第３の入力信号が個別に入力され、前記第１の電圧振幅よりも大きい第２の電圧振幅を有する出力信号を生成する出力段のインバータ回路と、前記第１の入力信号及び前記出力信号の電位差を電圧成分として保持し、前記出力段のインバータ回路に入力される前記信号電圧を昇圧するブートストラップ回路部と、を有し、前記入力段及び前記出力段のインバータ回路、並びに、前記ブートストラップ回路部は、少なくとも、単一のチャネル極性を有するアモルファスシリコンからなる半導体を用いた薄膜トランジスタを含んで構成されていることを特徴とする。
【００１８】
請求項１２記載の発明は、請求項１１記載の画像読取装置において、前記入力段のインバータ回路は、少なくとも第１の電源電圧及び第２の電源電圧間に電流路が直列に接続され、前記第２の入力信号が制御端子に入力される第１のスイッチング素子及び前記第１の入力信号が制御端子に入力される第２のスイッチング素子を備えて、前記第１のスイッチング素子及び前記第２のスイッチング素子の接続接点の電位を前記第３の入力信号として出力し、前記出力段のインバータ回路は、少なくとも前記第１の電源電圧及び前記第２の電源電圧間に電流路が直列に接続され、前記第１の入力信号に基づく前記信号電圧が制御端子に入力される第３のスイッチング素子及び前記第３の入力信号が制御端子に入力される第４のスイッチング素子を備えて、前記第３のスイッチング素子及び前記第４のスイッチング素子の接続接点から前記出力信号を前記走査信号として出力し、前記ブートストラップ回路部は、少なくとも前記第３のスイッチング素子の制御端子と前記第３のスイッチング素子及び前記第４のスイッチング素子の前記接続接点との間に設けられ、前記電圧成分を保持する容量素子と、前記第３のスイッチング素子の制御端子に接続され、前記容量素子に保持された電荷の移動を妨げる第５のスイッチング素子と、を備えていることを特徴とする。
【００１９】
請求項１３記載の発明は、半導体層からなるチャネル領域の上方及び下方に、各々第１のゲート電極及び第２のゲート電極が形成されたダブルゲート型の薄膜トランジスタ構造を有する複数のフォトセンサが、２次元配列されたフォトセンサアレイを走査して、該フォトセンサアレイ上に載置された被写体の画像を読み取る画像読取装置の駆動制御方法において、前記画像読取装置は、少なくとも、前記フォトセンサの半導体層が、アモルファスシリコンにより構成され、前記フォトセンサの前記第１の電極に第１の走査信号を印加する第１の走査駆動手段、及び、前記フォトセンサの前記第２の電極に第２の走査信号を印加する第２の走査駆動手段、並びに、前記フォトセンサにプリチャージ信号を印加した後、所定のタイミングで前記フォトセンサの各々から、前記被写体の画像に係る電気信号を読み出す信号駆動手段が、ポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成され、少なくとも前記フォトセンサアレイ及び前記第１及び第２の走査駆動手段、前記信号駆動手段が、単一の絶縁性の基板上に一体的に形成され、少なくとも、前記第１の走査駆動手段により、前記フォトセンサの前記第１の電極に前記第１の走査信号を印加するとともに、少なくとも該第１の走査信号の印加期間に、前記第２の走査駆動手段により、前記第２の電極に前記第２の走査信号を印加して前記フォトセンサを初期化する第１のステップと、前記初期化終了後、前記信号駆動手段により、前記プリチャージ信号を印加してプリチャージする第２のステップと、前記プリチャージ動作が終了した前記フォトセンサに対して、前記第２の走査駆動手段により、前記第２の電極に前記第２の走査信号を再び印加して読み出し期間を設定する第３のステップと、前記読み出し期間終了後、前記信号駆動手段により、前記初期化終了から前記第２の走査信号の再印加までの電荷蓄積期間に蓄積された電荷に対応した電気信号を読み出す第４のステップと、を含むことを特徴とする。
【発明の効果】
【００２０】
すなわち、本発明に係る画像読取装置は、指紋読取装置等のように、被写体が直接フォトセンサアレイ上の検知面に接触する構造を有する画像読取装置において、少なくとも、フォトセンサアレイを構成するフォトセンサの各々が、いわゆる、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサ（ダブルゲート型フォトセンサ）のように、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタ構造を有するとともに、各フォトセンサを選択状態に設定するための走査駆動手段、及び、選択状態に設定されたフォトセンサの各々から、被写体の画像に係る電気信号を読み出す信号駆動手段（ソースドライバ）が、少なくともポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成され、さらに、これらのフォトセンサアレイ及び走査駆動手段、信号駆動手段が、ガラス基板等の単一の絶縁性基板上に一体的に形成された構成を有している。
【００２１】
ここで、フォトセンサとして、上述したダブルゲート型フォトセンサを適用した場合においては、第１のゲート電極（トップゲート電極）に走査信号（リセットパルス）を印加するための第１の走査駆動手段（トップゲートドライバ）と、第２のゲート電極（ボトムゲート電極）に走査信号（少なくとも、読み出しパルス）を印加するための第２の走査駆動手段（ボトムゲートドライバ）と、を個別に備え、各走査駆動手段は、各々シフトレジスタ回路部と出力回路部とを備えて、これらがいずれも、ポリシリコンからなる半導体層を用いた薄膜トランジスタ（ポリシリコン薄膜トランジスタ）を含んで形成される構成、あるいは、第１の走査駆動手段が、少なくとも、前記走査信号（リセットパルス）を前記第１のゲート電極（トップゲート電極）に印加する、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタ（アモルファスシリコン薄膜トランジスタ）を含んで構成されるレベルシフト回路を含んで形成される構成を適用することができる。
【００２２】
ここで、第１の走査駆動手段が、少なくとも、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成されたレベルシフト回路を含んで構成される場合においては、アモルファスシリコン薄膜トランジスタが比較的高い耐圧特性を有していることにより、ポリシリコン薄膜トランジスタを用いたシフトレジスタ回路部や出力バッファ部において信号生成動作を比較的迅速に実行することができるとともに、比較的大きな電圧振幅を有する走査信号を、レベルシフト回路により素子の耐圧破壊等を生じることなく良好に生成することができて、フォトセンサを適切に駆動することができる。
【００２３】
また、画像読取装置を構成するフォトセンサアレイ及び周辺回路（各ドライバ）を単一の絶縁性基板上に一体的に形成することができるので、指紋読取装置のように、フォトセンサアレイ上の検知面に直接被写体が載置される場合であっても、該検知面（フォトセンサアレイ）及びその周辺回路を平坦化してドライバチップ等の突出を防止することができ、良好に被写体画像を読み取ることができる。
また、このような構成によれば、フォトセンサアレイに近接して周辺回路を一体的に配置することができるので、ドライバチップを別個に用意する必要がなく、部品点数や製造プロセスを削減することができるとともに、画像読取装置の回路構成や配線接続構造を簡素化して、小型化や製品コストの削減を図ることができる。
【００２４】
この場合、単一の絶縁性基板上にフォトセンサアレイ及び周辺回路が一体的に形成された状態で、機能検査を実行することができるので、当該検査の精度や信頼性を向上させることができる。
さらに、上記第１及び第２の走査駆動手段を構成するシフトレジスタ回路部として、シフト反転手段を備えた構成を適用することもできるので、フォトセンサアレイの仕様等に対応させて、走査信号の出力順序（シフト方向）を任意に切り換えて反転設定することができ、使い勝手や設計自由度の高いシステムを簡易かつ安価に提供することができる。
【００２５】
そして、本発明に係る画像読取装置の駆動制御方法は、フォトセンサアレイの周辺回路（第１及び第２の走査駆動手段、信号駆動手段）が、ポリシリコンからなる半導体層を用いた薄膜トランジスタを含んで構成された場合において、ダブルゲート型フォトセンサを適用した画像読取装置の基本的な駆動制御方法である、リセット動作、電荷蓄積動作、プリチャージ動作、読み出し動作の一連の動作処理のうち、リセット動作において、第１の走査駆動手段により、フォトセンサの第１の電極に第１の走査信号を印加するとともに、少なくとも当該第１の走査信号の印加期間に、第２の走査駆動手段により、第２の電極に第２の走査信号を印加してフォトセンサを初期化するように制御する手法を良好に適用することができる。
【００２６】
これによれば、各フォトセンサの第１及び第２のゲート電極に同期してリセットパルスが印加されることにより、フォトセンサの半導体層に所定の電位差が誘起されて、キャリヤの掃き出し動作が実現されるので、第１のゲート電極に印加される走査信号（リセットパルス）の電圧振幅を、基本的な駆動制御方法における場合に比較して、大幅に縮小しつつ、良好なリセット動作を実現することができるので、フォトセンサアレイの周辺回路を絶縁耐圧が比較的低い、ポリシリコン薄膜トランジスタを適用して構成した場合であっても、素子の耐圧破壊等を生じることなく、比較的良好な動作速度で画像読取動作を実行することができる。また、これにより、走査駆動手段の駆動電源を低電圧化することもできる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る画像読取装置及びその駆動制御方法について、実施の形態を示して詳しく説明する。
＜第１の実施形態＞
図１は、本発明に係る画像読取装置の第１の実施形態を示す概略構成図である。ここで、上述した従来技術と同等の構成については、同一又は同等の符号を付して説明する。
【００２８】
図１に示すように、本実施形態に係る画像読取装置は、概略、多数のフォトセンサ（詳しくは、後述する）ＰＳを、例えば、二次元配列（マトリクス状に配列；例えば、ｎ行×ｍ列）したフォトセンサアレイ１１０と、各フォトセンサＰＳのトップゲート端子ＴＧを行方向に接続して伸延するトップゲートライン１１１に接続され、各トップゲートライン（走査ライン）１１１に順次走査信号φＴｉ（後述するリセットパルス：ｉは、任意の自然数；ｉ＝１、２、・・・ｎ）を出力するトップゲートドライバ（第１の走査駆動装置）１２０Ａと、各フォトセンサＰＳのボトムゲート端子ＢＧを行方向に接続して伸延するボトムゲートライン１１２に接続され、各ボトムゲートライン１１２に順次走査信号φＢｉ（後述する読み出しパルス）を出力するボトムゲートドライバ（第２の走査駆動装置）１３０と、各フォトセンサＰＳのソース端子Ｓを列方向に接続して伸延するソースライン（データライン）１１３に接続され、各ドレインライン１１３を介して各フォトセンサＰＳにプリチャージ電圧Ｖpgを印加するとともに、各フォトセンサＰＳに蓄積されたキャリヤに応じたソースライン電圧ＶＤｊ（＝データ電圧Ｖrd：ｊは、任意の自然数；ｊ＝１、２、・・・ｍ）を読み出すソースドライバ（信号駆動装置）１４０と、少なくとも、フォトセンサアレイ１１０による被写体画像の読み取り動作を制御するための各種制御信号φtg、φbg、φpgを、各々上記トップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０、ソースドライバ１４０に供給するとともに、ソースドライバ１４０を介して取得した画像データ（読取データ信号Ｖdata）を、図示を省略した記憶部や、画像データの加工や照合等の所定の処理を実行する外部機能部との間でやり取りする機能を備えたシステムコントローラ１５０と、を有して構成されている。
なお、フォトセンサアレイ１１０において、１１４は、各フォトセンサＰＳのドレイン端子Ｄを所定の低電位電圧（例えば、接地電位）Ｖssに共通に接続するドレインライン（コモンライン）である。
【００２９】
このような構成を有する画像読取装置において、本発明においては特に、単一のガラス基板等の絶縁性の基板ＳＵＢの一面側に、上記フォトセンサアレイ１１０及びトップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０、ソースドライバ１４０が、一体的に形成された構成を有している。ここで、具体的には後述するが、フォトセンサアレイ１１０に配列されたフォトセンサＰＳは、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタ構造を有し、一方、トップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０、ソースドライバ１４０の各回路を構成する機能素子（薄膜トランジスタ）は、低温ポリシリコンからなる半導体層を用いた薄膜トランジスタ構造を有している。なお、フォトセンサＰＳを構成する薄膜トランジスタ構造と、トップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０、ソースドライバ１４０を構成する薄膜トランジスタは、少なくとも一部の構成を、同一の製造プロセスを用いて同時に形成することができる。
【００３０】
以下、各構成について具体的に説明する。
（フォトセンサ）
図２は、本実施形態に係るフォトセンサアレイに適用可能なフォトセンサの素子構造を示す概略断面図である。
上述したフォトセンサアレイ１１０に適用可能なフォトセンサＰＳは、具体的には、図２に示すように、概略、励起光（ここでは、可視光）の入射により電子−正孔対が生成されるアモルファスシリコン等の半導体層（チャネル領域）１１と、半導体層１１の両端に、各々ｎ＋シリコンからなる不純物層（オーミックコンタクト層）１７、１８を介して形成され、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なソース電極１２（ソース端子Ｓ）及びドレイン電極１３（ドレイン端子Ｄ）と、半導体層１１の上方（図面上方）にブロック絶縁膜（ストッパ膜）１４及び上部ゲート絶縁膜１５を介して形成され、酸化スズ膜やＩＴＯ膜（インジウム−スズ酸化膜）等の透明電極層からなり、可視光に対して透過性を示すトップゲート電極ＴＧｘ（第１のゲート電極；トップゲート端子ＴＧ）と、半導体層１１の下方（図面下方）に下部ゲート絶縁膜１６を介して形成され、クロム、クロム合金、アルミ、アルミ合金等から選択された導電性材料からなり、可視光に対して不透明なボトムゲート電極ＢＧｘ（第２のゲート電極；ボトムゲート端子ＢＧ）と、を有して構成されている。
【００３１】
すなわち、本実施形態に係るフォトセンサアレイ１１０に適用されるフォトセンサＰＳは、いわゆる、ダブルゲート型の薄膜トランジスタ構造を有している。そして、このような構成を有するフォトセンサＰＳは、図２に示すように、絶縁性の基板ＳＵＢ上に形成されている。また、該フォトセンサＰＳを含む基板ＳＵＢの一面側全体には保護絶縁膜（パッシベーション膜）１９が被覆形成されている。
【００３２】
なお、図２において、トップゲート絶縁膜１５、ブロック絶縁膜１４、ボトムゲート絶縁膜１６を構成する絶縁膜、及び、トップゲート電極ＴＧｘ上に設けられる保護絶縁膜１９は、いずれも半導体層１１を励起する可視光に対して高い透過率を有する材質、例えば、窒化シリコンや酸化シリコン等により構成されていることにより、図面下方に設けられた光源（図示を省略；後述する図４参照）からの照射光を図面上方に透過させるとともに、保護絶縁膜１９の上面（以下、「検知面」と記す）ＤＴＣに載置された被写体に反射して、図面上方からフォトセンサＰＳ（詳しくは、半導体層１１）に入射する光のみを検知する構造を有している。
上述したフォトセンサアレイ１１０は、このようなフォトセンサＰＳを透明な基板ＳＵＢ上に２次元配列することにより構成されている。
【００３３】
次いで、上述したフォトセンサアレイの駆動制御方法について、図面を参照して簡単に説明する。
図３は、上述したフォトセンサアレイにおける基本的な駆動制御方法を示すタイミングチャートである。ここでは、フォトセンサアレイの駆動制御方法として、指紋を読み取る場合について説明する。また、図４は、本実施形態に係る画像読取装置を指紋読取装置に適用した場合の要部断面図である。ここで、図４においては、図示の都合上、フォトセンサアレイの断面部分を表すハッチングの一部を省略する。
【００３４】
上述したフォトセンサアレイの基本的な駆動制御方法は、図３に示すように、所定の処理動作期間（処理サイクル）に、リセット期間Ｔrst、電荷蓄積期間Ｔａ、プリチャージ期間Ｔprch及び読み出し期間Ｔreadを設定することにより実現される。
図３に示すように、まず、リセット期間Ｔrstにおいては、トップゲートドライバ１２０Ａによりトップゲートライン１１１を介して、ｉ行目のフォトセンサＰＳのトップゲート端子ＴＧにリセットパルス（例えば、トップゲート電圧（＝リセットパルス電圧）Ｖtg＝＋１５Ｖのハイレベル）φＴｉを印加して、半導体層１１に蓄積されているキャリヤ（ここでは、正孔）を放出するリセット動作（初期化動作）を実行する（第１のステップ）。
【００３５】
次いで、電荷蓄積期間Ｔａにおいては、トップゲートドライバ１２０Ａによりトップゲート端子ＴＧにローレベル（例えば、トップゲート電圧Ｖtg＝−１５Ｖ）のバイアス電圧φＴｉを印加することにより、上記リセット動作を終了し、電荷蓄積動作（キャリヤ蓄積動作）をスタートする。
ここで、電荷蓄積期間Ｔａにおいては、図４に示すように、図２に示したフォトセンサＰＳが形成された透明な絶縁性基板ＳＵＢの下方に設けられたバックライト（光源）ＢＬから、検知面（フォトセンサアレイ１１０の上面）ＤＴＣに密着して載置された被写体（例えば、指）ＦＧに対して照射光Ｌａが照射され、その反射光Ｌｂが透明電極層からなるトップゲート電極ＴＧｘを通過して半導体層１１に入射する。これにより、電荷蓄積期間Ｔａ中に半導体層１１に入射した光量に応じて、半導体層１１の入射有効領域（キャリヤ発生領域）で電子−正孔対が生成され、半導体層１１とブロック絶縁膜１４との界面近傍（チャネル領域周辺）に正孔が蓄積される。
【００３６】
そして、プリチャージ期間Ｔprchにおいては、上記電荷蓄積期間Ｔａに並行して、ソースドライバ１４０によりプリチャージ信号φpgに基づいてソースライン１１３を介して、ソース端子Ｓにプリチャージパルス（例えば、プリチャージ電圧Ｖpg＝＋５Ｖ）を印加し、ソース電極１２に電荷を保持させるプリチャージ動作を実行する（第２のステップ）。
次いで、読み出し期間Ｔreadにおいては、上記プリチャージ期間Ｔprchを経過した後、ボトムゲートドライバ１３０によりボトムゲートライン１１２を介して、ボトムゲート端子ＢＧに読み出しパルス（例えば、ボトムゲート電圧（＝読み出しパルス電圧）Ｖbg＝＋１０Ｖのハイレベル）φＢｉを印加することにより、電荷蓄積期間Ｔａにチャネル領域に蓄積されたキャリヤ（正孔）に応じたソースライン電圧ＶＤ（データ電圧Ｖrd；電圧信号）をソースドライバ１４０により読み出す読み出し動作が実行される（第４のステップ）。
【００３７】
ここで、読み出しパルスφＢｉの印加期間（読み出し期間；第３のステップ）におけるソースライン電圧ＶＤ（データ電圧Ｖrd）の変化傾向は、電荷蓄積期間Ｔａに蓄積されたキャリヤが多い場合（明状態）には、データ電圧Ｖrdが急峻に低下する傾向を示し、一方、蓄積されたキャリヤが少ない場合（暗状態）には緩やかに低下する傾向を示すので、例えば、読み出し期間Ｔreadの開始から所定の時間経過後のデータ電圧Ｖrdを検出することにより、フォトセンサＰＳに入射した光の量、すなわち、被写体の明暗パターンに対応した明度データ（明暗情報）を検出することができる。
【００３８】
そして、このような特定の行（ｉ行目）に対する一連の明度データ検出動作を１サイクルとして、上述したフォトセンサアレイ１１０の各行（ｉ、ｉ+１、・・・）に対して、同等の動作処理を繰り返すことにより、フォトセンサＰＳを用いたフォトセンサシステムを、被写体の２次元画像（例えば、指紋パターン）を明度データとして読み取るモノクローム型の画像読取装置として動作させることができる。
なお、本実施形態においては、本発明に係る画像読取装置に適用されるフォトセンサアレイとして、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサを備えた構成を示したが、本発明はこれに限定されるものではなく、周知のフォトトランジスタやフォトダイオード等を２次元配列したフォトセンサアレイを適用するものであってもよい。
【００３９】
（トップゲートドライバ／ボトムゲートドライバ）
図５は、本実施形態に係る画像読取装置に適用可能なトップゲートドライバ又はボトムゲートドライバの一構成例を示す概略ブロック図であり、図６は、本実施形態に係るトップゲートドライバ又はボトムゲートドライバに適用可能なシフトレジスタ回路部の一例を示す回路構成図であり、図７は、本構成例に係るシフトレジスタ回路部及び出力バッファ部に適用される論理素子の回路構成を示す図である。
【００４０】
図５に示すように、トップゲートドライバ１２０Ａ及びボトムゲートドライバ１３０は、少なくとも、上述したシステムコントローラ１５０から供給される制御信号φtg又はφbgからなるスタート信号ＳＴtb、及び、２相の基準クロック信号ＣＫ、ＣＫｂ、出力イネーブル信号ＯＥtb等に基づいて、スタート信号を順次シフトしつつ、各トップゲートライン１１１又はボトムゲートライン１１２に対応するシフト信号（論理信号；タイミング信号）Ｓout1、Ｓout2、・・・Ｓoutn、Ｓoutdを出力するシフトレジスタ回路部１２１と、該シフトレジスタ回路部１２１から順次出力されるシフト信号Ｓout1、Ｓout2、・・・Ｓoutn、Ｓoutdを、所定の信号レベルに増幅して走査信号（上述したリセットパルスφＴｉ又は読出パルスφＢｉ）として、各トップゲートライン１１１又はボトムゲートライン１１２に出力する出力バッファ部（出力回路部）１２２と、を有して構成されている。
【００４１】
シフトレジスタ回路部１２１は、例えば、図６に示すように、トップゲートライン１１１又はボトムゲートライン１１２の本数に対応（該ライン本数＋１）して設けられ、基準クロックＣＫ、ＣＫｂに基づく所定のタイミングで入力されたスタート信号ＳＴtbを順次、次段にシフトする複数段のラッチ回路群（ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒ）と、システムコントローラ１５０から供給されるシフト方向設定信号ＳＣ、ＳＣｂに基づいて、ラッチ回路群へのスタート信号ＳＴtbの入力とシフト方向を切り換えるアナログスイッチ群（アナログスイッチＳＷ１１、ＳＷ１２、・・・ＳＷ１ｄ、ＳＷ１ｒ、ＳＷ１ｓ、及び、ＳＷ２１、ＳＷ２２、・・・ＳＷ２ｄ、ＳＷ２ｒ、ＳＷ２ｓ；シフト反転手段）と、出力イネーブル信号ＯＥtbに基づいて各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄからのシフト信号の取り出し、出力バッファ部１２２への出力を制御する出力論理回路群（３入力ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）とを備えた構成を有している。
【００４２】
ここで、システムコントローラ１５０からシフトレジスタ回路部１２１に供給される基準クロックＣＫ、ＣＫｂは、相互に逆相となるクロック信号であり、また、シフト方向設定信号ＳＣ、ＳＣｂも、相互に逆相となる制御信号である。
また、図６に示したシフトレジスタ回路部１２１に適用されるラッチ回路ＬＣ（ＬＣ１〜ＬＣｒ）は、例えば、図７（ａ）に示すような、周知のインバータＩＮＶ及びクロックドインバータＣＩＶ１、ＣＩＶ２を用いた論理回路を適用することができ、アナログスイッチＳＷ（ＳＷ１１〜ＳＷ１ｓ、ＳＷ２１〜ＳＷ２ｓ）は、例えば、図７（ｂ）に示すような、周知の電界効果型トランジスタＦＥＴｐ及びＦＥＴｎを並列に接続した回路構成を適用することができる。
【００４３】
なお、図７（ａ）に示したインバータＩＮＶ及びクロックドインバータＣＩＶ（ＣＩＶ１、ＣＩＶ２）は、各々、図７（ｃ）、（ｄ）に示すように、周知の電界効果型トランジスタＦＥＴｐ及びＦＥＴｎを直列に接続した回路構成を適用することができる。さらに、出力論理回路群を構成する各３入力ＮＡＮＤ回路ＮＡＮＤ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）についても、周知の電界効果型トランジスタからなる回路構成を適用することができる。
【００４４】
また、図示を省略するが、シフトレジスタ回路部１２１の出力側に設けられる出力バッファ部１２２は、例えば、図７（ｃ）に示したようなインバータＩＮＶを奇数段、直列に接続した回路構成を適用することができ、後述するようにシフトレジスタ回路部１２１から個別に出力される論理信号を、反転処理するとともに、所定の信号レベルを有するように増幅処理して、各トップゲートライン１１１又はボトムゲートライン１１２に印加する。
【００４５】
このような構成を有するトップゲートドライバ１２０Ａ又はボトムゲートドライバ１３０においては、まず、システムコントローラ１５０からハイレベルのシフト方向設定信号ＳＣ及びローレベルのシフト方向設定信号ＳＣｂがシフトレジスタ回路部１２１に供給されると、アナログスイッチ群のうち、アナログスイッチＳＷ１１、ＳＷ２２、ＳＷ１３・・・ＳＷ１ｄ、ＳＷ２ｒ、ＳＷ１ｓがオン動作することにより、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒが順方向に接続される。すなわち、ラッチ回路ＬＣ１の入力接点ｉｎにスタート信号ＳＴtbが入力されるとともに、ｉ段目のラッチ回路ＬＣｉ（ＬＣ１、ＬＣ２、・・・ＬＣｄ）の出力接点ｏｕｔが次段のラッチ回路ＬＣ(i+1)（ＬＣ２、ＬＣ３、・・・ＬＣｄ、ＬＣｒ）の入力接点ｉｎに接続されるように、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒが順次直列に接続された状態に設定される。
【００４６】
これにより、システムコントローラ１５０から制御信号φtg又はφbgとして供給されたスタート信号ＳＴtbは、基準クロックＣＫ、ＣＫｂに基づく所定のタイミングで、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒの順に、順次シフトされるとともに、ｉ段目のラッチ回路ＬＣｉ（ＬＣ１、ＬＣ２、・・・ＬＣｎ、ＬＣｄ）から出力されるシフト信号Ｓoutiが、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ：ＮＡＮＤｄはダミー）の第１の入力接点に入力される。また、(i+1)段目のラッチ回路ＬＣ(i+1)（ＬＣ２、ＬＣ３、・・・ＬＣｄ、ＬＣｒ）から出力されるシフト信号Ｓout(i+1)が、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）の第３の入力接点に入力される。
【００４７】
ここで、ｉ段目及び(i+1)段目のラッチ回路ＬＣｉ、ＬＣ(i+1)から出力される各シフト信号Ｓouti、Ｓout(i+1)がハイレベルであって、かつ、システムコントローラ１５０からハイレベルの出力イネーブル信号ＯＥtbが供給され、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）の第２の入力接点に入力されると、当該３入力ＮＡＮＤ回路ＮＡＮＤｉからローレベルの論理信号Ｓouti（Ｓout1、Ｓout2、・・・Ｓoutn、Ｓoutd）が出力バッファ部１２２に出力され、該出力バッファを介して、ｉ行目のトップゲートライン１１１又はボトムゲートライン１１２に所定の信号レベルを有するハイレベルの走査信号（上述したリセットパルスφＴｉ又は読出パルスφＢｉ）が出力される。これにより、トップゲートライン１１１又はボトムゲートライン１１２の１行目から最終行まで、順方向に順次走査信号が印加されることになる。
【００４８】
一方、システムコントローラ１５０からローレベルのシフト方向設定信号ＳＣ及びハイレベルのシフト方向設定信号ＳＣｂがシフトレジスタ回路部１２１に供給されると、アナログスイッチ群のうち、アナログスイッチＳＷ２１、ＳＷ１２、ＳＷ２３・・・ＳＷ２ｄ、ＳＷ１ｒ、ＳＷ２ｓがオン動作することにより、各ラッチ回路ＬＣ１、ＬＣ２、・・・ＬＣｄ、ＬＣｒが逆方向に接続される。すなわち、ラッチ回路ＬＣｒの入力接点ｉｎにスタート信号ＳＴtbが入力されるとともに、(i+1)段目のラッチ回路ＬＣ(i+1)（ＬＣ２、ＬＣ３、・・・ＬＣｄ、ＬＣｒ）の出力接点ｏｕｔが次段のラッチ回路ＬＣｉ（ＬＣ１、ＬＣ２、・・・ＬＣｎ、ＬＣｄ）の入力接点ｉｎに接続されるように、各ラッチ回路ＬＣｒ、ＬＣｄ、・・・ＬＣ２、ＬＣ１が順次直列に接続された状態に設定される。
【００４９】
これにより、システムコントローラ１５０から供給されたスタート信号ＳＴtbは、基準クロックＣＫ、ＣＫｂに基づく所定のタイミングで、各ラッチ回路ＬＣｒ、ＬＣｄ、・・・ＬＣ２、ＬＣ１の順に、順次シフトされるとともに、(i+1)段目のラッチ回路ＬＣ(i+1)（ＬＣｒ、ＬＣｄ、・・・ＬＣ３、ＬＣ２）から出力されるシフト信号Ｓout(i+1)が、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤｄ、ＮＡＮＤｎ、・・・ＮＡＮＤ２、ＮＡＮＤ１）の第３の入力接点に入力される。また、ｉ段目のラッチ回路ＬＣｉ（ＬＣｄ、・・・ＬＣ２、ＬＣ１）から出力されるシフト信号Ｓoutiが、ｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤｄ、ＮＡＮＤｎ、・・・ＮＡＮＤ２、ＮＡＮＤ１）の第１の入力接点に入力される。
【００５０】
ここで、(i+1)段目及びｉ段目のラッチ回路ＬＣ(i+1)、ＬＣｉから出力される各シフト信号Ｓouti、Ｓout(i+1)がハイレベルであって、かつ、ハイレベルの出力イネーブル信号ＯＥtbがｉ段目の３入力ＮＡＮＤ回路ＮＡＮＤｉ（ＮＡＮＤ１、ＮＡＮＤ２、・・・ＮＡＮＤｎ、ＮＡＮＤｄ）の第２の入力接点に入力されると、当該３入力ＮＡＮＤ回路ＮＡＮＤｉからローレベルの論理信号Ｓouti（Ｓout1、Ｓout2、・・・Ｓoutn、Ｓoutd）が出力バッファ部１２２に出力され、ｉ行目のトップゲートライン１１１又はボトムゲートライン１１２に所定の信号レベルを有するハイレベルの走査信号（リセットパルスφＴｉ又は読出パルスφＢｉ）が出力される。これにより、トップゲートライン１１１又はボトムゲートライン１１２の最終行から１行目まで、逆方向に順次走査信号が印加されることになる。
【００５１】
したがって、図６に示したようなシフトレジスタ回路部１２１を備えたトップゲートドライバ１２０Ａ及びボトムゲートドライバ１３０を適用した画像読取装置１００Ａによれば、システムコントローラ１５０から出力するシフト方向設定信号ＳＣの信号レベルを切り換える簡易な制御方法により、フォトセンサアレイ１１０（検知面ＤＴＣ）上に載置された被写体の画像読取方向（画像読取動作を行う行の走査方向）を任意に反転設定することができるので、使い勝手や設計自由度の高いシステムを提供することができる。
【００５２】
なお、本実施形態に示したシフトレジスタ回路部１２１においては、システムコントローラ１５０から出力するシフト方向設定信号に基づいて、ラッチ回路群におけるシフト方向を切り換え可能（反転可能）なように制御することができる回路構成を示したが、本発明はこれに限定されるものではなく、周知の一方向にのみシフト動作を行うシフトレジスタ回路（例えば、後述するソースドライバに適用されるシフトレジスタ回路部１４１；図１０参照）を適用するものであってもよいことは言うまでもない。
【００５３】
（ソースドライバの第１の構成例）
図８は、本実施形態に係る画像読取装置に適用可能なソースドライバの一構成例を示す概略ブロック図であり、図９は、本構成例に係るソースドライバの機能を説明するための回路概念図である。また、図１０は、本構成例に係るソースドライバに適用可能なシフトレジスタ回路部の一例を示す回路構成図であり、図１１は、本構成例に係るソースドライバに適用可能なプリチャージ回路部、サンプリング回路部、ソースフォロワ回路部及びパラレル−シリアル変換回路部の一例を示す回路構成図である。
【００５４】
図８、図９に示すように、ソースドライバ１４０Ａは、少なくとも、システムコントローラ１５０から供給される制御信号（後述するスタート信号ＳＴｓ及び２相の基準クロック信号ＡＣＫ、ＡＣＫｂ、出力イネーブル信号ＯＥｓ等）に基づいて、スタート信号を順次シフトしつつ、各ソースライン１１３に対応するシフト信号（論理信号；タイミング信号）ＡＳout1、ＡＳout2、・・・ＡＳoutmを出力するシフトレジスタ回路部１４１と、上述したプリチャージ期間に、プリチャージ信号φpgに基づくタイミングで、各ソースライン１１３に所定のプリチャージパルス（プリチャージ電圧Ｖpg）を一斉に印加するスイッチ群を備えたプリチャージ回路部（プリチャージ制御部）１４５と、上述した読み出し期間に、サンプリング信号φsrに基づくタイミングで、各ソースライン１１３を介して各フォトセンサ（読取画素）ＰＳに蓄積されたキャリヤに対応するソースライン電圧ＶＤ（データ電圧Ｖrd）を並列的に読み出すスイッチ群、及び、該ソースライン電圧ＶＤを保持する容量素子群を備えたサンプリング回路部（電圧保持部）１４４と、上記容量素子群に保持されたソースライン電圧ＶＤを所定の信号レベルに増幅するアンプ群を備えたソースフォロワ回路部１４３と、上記シフトレジスタ回路部１４１から順次出力されるシフト信号ＡＳout1、ＡＳout2、・・・ＡＳoutmに基づくタイミングで、ソースフォロワ回路部１４３から出力されるデータ電圧を時系列的に取り出してシリアル信号に変換して読取データ信号Ｖdataとして出力するスイッチ群を備えたパラレル−シリアル変換回路部（信号変換部）１４２と、を有して構成されている。
【００５５】
シフトレジスタ回路部１４１は、例えば、図１０に示すように、ソースライン１１３の本数に対応（該ライン本数＋２）して設けられ、基準クロックＡＣＫ、ＡＣＫｂに基づく所定のタイミングで入力されたスタート信号ＳＴｓを順次、次段にシフトする複数段のラッチ回路群（ラッチ回路ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡａ、ＬＣＡｂ）と、出力イネーブル信号ＯＥｓに基づいて各ラッチ回路ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡａ、ＬＣＡｂからのシフト信号の取り出し、パラレル−シリアル変換回路部１４２への出力を制御する出力論理回路群（３入力ＮＡＮＤ回路ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ）と、を備えた構成を有している。
ここで、ラッチ回路群及び出力論理回路群は、各々、上述したトップゲートドライバ１２０Ａ又はボトムゲートドライバ１３０に適用可能なシフトレジスタ回路部１２１を構成するラッチ回路群及び出力論理回路群と同等の構成（図６、図７参照）を有しているので、具体的な回路構成についての説明を省略する。
【００５６】
このような構成を有するシフトレジスタ回路部１４１においては、システムコントローラ１５０からラッチ回路ＬＣＡ１の入力接点ｉｎにスタート信号ＳＴｓが入力されると、基準クロックＡＣＫ、ＡＣＫｂに基づく所定のタイミングで、スタート信号ＳＴｓがラッチ回路ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡａ、ＬＣＡｂの順にシフトされるとともに、ｊ段目のラッチ回路ＬＣＡｊ（ＬＣＡ１、ＬＣＡ２、・・・ＬＣＡｍ）から出力されるシフト信号が、ｊ段目の３入力ＮＡＮＤ回路ＮＡＮＤＡｉ（ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ）の第１の入力接点に入力される。また、(j+1)段目のラッチ回路ＬＣＡ(j+1)（ＬＣＡ２、ＬＣＡ３、・・・ＬＣＡａ）から出力されるシフト信号が、ｊ段目の３入力ＮＡＮＤ回路ＮＡＮＤＡｊ（ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ）の第３の入力接点に入力される。
【００５７】
ここで、ｊ段目及び(j+1)段目のラッチ回路ＬＣＡｊ、ＬＣＡ(j+1)から出力される各シフト信号がハイレベルであって、かつ、システムコントローラ１５０からハイレベルの出力イネーブル信号ＯＥｓが供給され、ｊ段目の３入力ＮＡＮＤ回路ＮＡＮＤＡｊ（ＮＡＮＤＡ１、ＮＡＮＤＡ２、・・・ＮＡＮＤＡｍ）の第２の入力接点に入力されると、当該３入力ＮＡＮＤ回路ＮＡＮＤＡｊからローレベルの論理信号ＡＳoutj（ＡＳout1、ＡＳout2、・・・ＡＳoutm）がパラレル−シリアル変換回路部１４２に出力される。これにより、ソースライン１１３の１列目から最終列まで順次ソースライン電圧ＶＤ（データ電圧Ｖrd）が時分割的に取り出されてシリアル信号に変換され、読取データ信号Ｖdataとして出力されることになる。
【００５８】
また、プリチャージ回路部１４５、サンプリング回路部１４４、ソースフォロワ回路部１４３及びパラレル−シリアル変換回路部１４２は、例えば、各ソースライン１１３に対応して、図１１に示すような回路構成を有している。すなわち、ｊ列目のソースライン１１３に設けられるプリチャージ回路部１４５（１４５ｊ）は、システムコントローラ１５０から供給されるプリチャージ信号φpg（非反転信号ＰＣＧ及び反転信号ＰＣＧｂ）に基づいて、オン、オフ動作するアナログスイッチＳＷ５ｊを備え、ハイレベルのプリチャージ信号φpgが供給されるタイミングで、ソースライン１１３に対してプリチャージ電圧Ｖpgをプリチャージパルスとして出力する。
【００５９】
また、サンプリング回路部１４４（１４４ｊ）は、図１１に示すように、システムコントローラ１５０から供給されるサンプリング信号φsr（非反転信号ＳＲ及び反転信号ＳＲｂ）に基づいて、オン、オフ動作するアナログスイッチＳＷ４ｊと、一端がアナログスイッチＳＷ４ｊの出力接点に、他端が接地電位に接続されたコンデンサ（容量素子）Ｃsrと、を備え、ハイレベルのサンプリング信号φsrが供給されるタイミングで、ソースライン１１３を介して、フォトセンサＰＳに蓄積されたキャリヤに対応するソースライン電圧ＶＤを取り込んで、コンデンサＣsrに電圧成分として保持する。
【００６０】
また、ソースフォロワ回路部１４３（１４３ｊ）は、図１１に示すように、高電位電圧Ｖapdと低電位電圧Ｖaps間に電界効果型トランジスタＦＥＴａ及びＦＥＴｂを直列接続した回路構成を有し、上記サンプリング回路部１４４ｊに設けられたコンデンサＣsrに保持された電圧成分（ソースライン電圧ＶＤ）に応じて、所定の増幅率で増幅された信号レベルが生成される。
【００６１】
パラレル−シリアル変換回路部１４２（１４２ｊ）は、図１１に示すように、上述したシフトレジスタ回路部１４１から出力される論理信号（シフト信号）ＡＳoutjを反転処理するインバータ群ＩＮＶ１〜ＩＮＶ３と、該論理信号ＡＳoutjを非反転処理するインバータ群ＩＮＶ１、ＩＮＶ４〜ＩＮＶ６と、論理信号ＡＳoutj（非反転信号及び反転信号）に基づいて、オン、オフ動作するアナログスイッチＳＷ２ｊと、を備え、ローレベルの論理信号ＡＳoutjが供給されるタイミングで、上記ソースフォロワ回路部１４３ｊから出力されるデータ電圧が読取データ信号Ｖdataとして出力される。
【００６２】
このような構成を有するソースドライバ１４０Ａによれば、システムコントローラ１５０から供給されるサンプリング信号φsrに基づいて、１列目から最終列までの各ソースライン１１３を介して、ソースライン電圧ＶＤが一括して取り出されて一旦保持され、シフトレジスタ回路部１４１から順次出力される論理信号ＡＳoutjに基づいて、シリアル信号に変換されて読取データ信号Ｖdataとして出力される。
【００６３】
（ソースドライバの第２の構成例）
図１２は、本実施形態に係る画像読取装置に適用可能なソースドライバの他の構成例を示す概略ブロック図であり、図１３は、本構成例に係るソースドライバの機能を説明するための回路概念図である。また、図１４は、本構成例に係るソースドライバに適用可能なプリチャージ回路部、パラレル−シリアル変換回路部、ソースフォロワ回路部及びリセット回路部の一例を示す回路構成図である。ここで、上述した第１の構成例に係るソースドライバと同等の構成については、同一の符号を付してその説明を簡略化又は省略する。
【００６４】
図１２、図１３に示すように、ソースドライバ１４０Ｂは、上述した第１の構成例に係るソースドライバ１４０Ａと同等の構成（図８乃至図１１参照）を有するシフトレジスタ回路部１４１及びプリチャージ回路部（プリチャージ制御部）１４５と、上述した読み出し期間に、各フォトセンサ（読取画素）ＰＳに蓄積されたキャリヤに対応して、各ソースライン１１３に形成された（あるいは、寄生する）ライン容量（電圧保持部）に保持されたソースライン電圧ＶＤ（データ電圧Ｖrd）を、シフトレジスタ回路部１４１から順次出力されるシフト信号（論理信号；タイミング信号）ＡＳout1、ＡＳout2、・・・ＡＳoutmに基づくタイミングで、時系列的に取り出してシリアル信号に変換するスイッチ群を備えたパラレル−シリアル変換回路部（信号変換部）１４２と、該シリアル信号を所定の信号レベルに増幅して読取データ信号Ｖdataとして出力するアンプを備えたソースフォロワ回路部１４３と、パラレル−シリアル変換回路部１４２から出力される上記シリアル信号の信号レベルを、所定のタイミングでリセット（初期化）するスイッチを備えたリセット回路部１４６と、を有して構成されている。
【００６５】
ここで、シフトレジスタ回路部１４１は、第１の構成例に係るソースドライバ１４０Ａにおいて示した回路構成（図１０参照）と同等であるので、その説明を省略する。また、プリチャージ回路部１４５及びパラレル−シリアル変換回路部１４２についても、各ソースライン１１３に対応して、第１の構成例に係るソースドライバ１４０Ａにおいて示した回路構成（図１１参照）と略同様に、例えば、図１４に示すような回路構成を適用することができる。また、ソースフォロワ回路部１４３及びリセット回路部１４６については、例えば、図１４に示すような回路構成を、各々唯一備えた構成を適用することができる。
【００６６】
すなわち、ｊ列目のソースライン１１３に設けられるプリチャージ回路部１４５（１４５ｊ）は、ハイレベルのプリチャージ信号φpg（非反転信号ＰＣＧ及び反転信号ＰＣＧｂ）が供給されるタイミングで、アナログスイッチＳＷ５ｊがオン動作して、ソースライン１１３に対してプリチャージパルス（プリチャージ電圧Ｖpg）を出力する。
また、パラレル−シリアル変換回路部１４２（１４２ｊ）は、上述したシフトレジスタ回路部１４１からローレベルの論理信号（シフト信号）ＡＳoutjが供給されるタイミングで、インバータ群ＩＮＶ１〜ＩＮＶ３及びインバータ群ＩＮＶ１、ＩＮＶ７により、アナログスイッチＳＷ２ｊがオン動作して、各ソースライン１１３に形成されたライン容量Ｃlnに蓄積されたソースライン電圧ＶＤを取り出して、ソースフォロワ回路部１４３に出力する。
【００６７】
また、ソースフォロワ回路部１４３は、図１４に示すように、第１の構成例に係るソースドライバ１４０Ａにおいて示した回路構成（図１１参照）と略同様に、高電位電圧Ｖapdと低電位電圧Ｖaps間に電界効果型トランジスタＦＥＴａ及びＦＥＴｂを直列接続した回路構成を有し、シフトレジスタ回路部１４１から供給されるシフト信号（論理信号）ＡＳoutjに基づいて、パラレル−シリアル変換回路部１４２（１４２ｊ）を介して、各ソースラインごとに順次読み出され、シリアル信号として入力されるソースライン電圧ＶＤの信号レベルを、所定の増幅率で増幅して、読取データ信号Ｖdataとして出力する。
【００６８】
また、リセット回路部１４６は、図１４に示すように、各ソースライン１１３に対応して設けられたパラレル−シリアル変換回路部１４２（１４２ｊ）から順次ソースフォロワ回路部１４３に入力されるソースライン電圧ＶＤが伝送される共通配線Ｌｃに接続され、システムコントローラ１５０から供給されるリセット信号φrst（非反転信号ＲＳＴ及び反転信号ＲＳＴｂ）に基づいて、オン、オフ動作するアナログスイッチＳＷ６を備え、ハイレベルのリセット信号φrstが供給されるタイミングで、共通配線Ｌｃに対してリセット電圧Ｖrstを出力して、共通配線Ｌｃの信号レベルを初期化する。
【００６９】
このような構成を有するソースドライバ１４０Ｂによれば、上述した読み出し期間後に、各ソースライン１１３に形成されたライン容量Ｃlnに保持されたソースライン電圧ＶＤ（データ電圧Ｖrd）を、シフトレジスタ回路部１４１から順次出力されるシフト信号（論理信号）に基づくタイミングで、１列目から最終列まで、ソースライン電圧ＶＤが順次読み出されてシリアル信号に変換され、単一のソースフォロワ回路部１４３を介して読取データ信号Ｖdataとして出力される。
【００７０】
次いで、本実施形態に係る画像読取装置に適した駆動制御方法について、図面を参照して説明する。
上述したように、本実施形態に係る画像読取装置１００Ａにおいては、フォトセンサアレイ１１０として、図２に示したようなダブルゲート型の薄膜トランジスタ構造を有するフォトセンサ（読取画素）ＰＳを複数配列した構成を有し、その駆動制御を実行するためのトップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０及びソースドライバ１４０を、該フォトセンサアレイ１１０の周囲に配置した構成（図１参照）を示した。
【００７１】
そして、このような画像読取装置における駆動制御方法は、基本的には図３に示したような駆動制御方法を適用して、各行のフォトセンサＰＳ群に対して、リセット動作→電荷蓄積動作及びプリチャージ動作→読み出し動作からなる処理サイクルを順次所定のタイミングで実行し、これら一連の動作処理を各行について繰り返すことにより、１画面分の画像データ（被写体の２次元画像；例えば、指紋パターン）を明度データとして読み取ることができる。
【００７２】
ここで、図３のタイミングチャートにも示したように、トップゲートドライバ１２０Ａにより生成、出力されるリセットパルスφＴｉ、ソースドライバ１４０から出力されるプリチャージパルスφpg、及び、ボトムゲートドライバ１３０により生成、出力される読み出しパルスφＢｉの各々の電圧レベルは、例えば、次のような電圧範囲を有するように設定されている。
リセットパルス電圧Ｖtg＝＋１５Ｖ〜−１５Ｖ
プリチャージ電圧Ｖpg＝０Ｖ〜＋５Ｖ
読み出しパルス電圧Ｖbg＝０Ｖ〜＋１０Ｖ
【００７３】
特に、図２に示したようなダブルゲート型の薄膜トランジスタ構造を有するフォトセンサにおいては、トップゲート電極ＴＧｘと半導体層１１との間にシリコン窒化膜等により構成されるブロック層１４が形成されていることにより、半導体層１１に蓄積されたキャリヤを掃き出してフォトセンサＰＳを初期化（リセット）するために、トップゲート電極ＴＧｘに比較的電圧振幅の大きいリセットパルスφＴｉを印加する必要がある（例えば、ハイレベル側＋１５Ｖ、ローレベル側−１５Ｖからなる３０Ｖの電圧振幅）を有する。そのため、フォトセンサアレイ（フォトセンサアレイ）を駆動制御するために、高耐圧のドライバや高電圧の駆動電源を適用する等の措置が必要になる場合があった。
【００７４】
本実施形態に係る画像読取装置においては、上述したように、トップゲートドライバ１２０Ａ、ボトムゲートドライバ１３０及びソースドライバ１４０Ａ、１４０Ｂに適用される各回路部（アナログスイッチ、論理回路等）を構成する電界効果型トランジスタが、いずれも低温ポリシリコンからなる半導体層を用いた薄膜トランジスタ（以下、「低温ポリシリコン薄膜トランジスタ」と記す）により形成され、かつ、これらのドライバが、フォトセンサアレイ１１０が形成された絶縁性の基板上に一体的に形成された構成を有している。
【００７５】
ここで、低温ポリシリコン薄膜トランジスタは、周知のように、オン電流が比較的大きく、電子移動度が比較的大きいため、比較的良好な動作速度を有するドライバを実現することができるが、絶縁耐圧が比較的低いため、リセットパルスφＴｉが、上述したように数十Ｖの電圧振幅を有する場合、低温ポリシリコン薄膜トランジスタがその電圧に耐えきれず、素子破壊が生じる可能性がある。
【００７６】
そこで、本実施形態においては、以下に示すような駆動制御方法を適用することにより、低温ポリシリコン薄膜トランジスタを適用したドライバであっても、素子の耐圧破壊等を生じることなく、比較的良好な動作速度で画像読取動作を実行する。
図１５は、本実施形態に係る画像読取装置に適用可能な駆動制御方法の一例を示すタイミングチャートである。ここでは、画像読取装置（フォトセンサアレイ）の駆動制御方法として、上述した「リセット動作→電荷蓄積動作→プリチャージ動作→読み出し動作」からなる一連の動作処理を各行毎に繰り返す手法（図３参照）とは異なり、まず各行ごとに順次リセット動作を実行し、その後電荷蓄積期間が経過した行のフォトセンサＰＳに対してプリチャージ動作を行った後、読み出し動作を実行する駆動制御方法について説明する。
【００７７】
図１５に示すように、本実施形態に係る画像読取装置に適用可能な駆動制御方法は、まず、トップゲートドライバ１２０Ａにより、各行のトップゲートライン１１１に、順次走査信号（リセットパルス）φＴ１、φＴ２、…φＴｎを印加するとともに、当該走査信号φＴ１、φＴ２、…φＴｎの印加期間に合わせて（同期して）、ボトムゲートドライバ１３０により、当該行のボトムゲートライン１１２に、順次走査信号（リセットパルス）φＢ１、φＢ２、…φＢｎを印加して、リセット動作（リセット期間Ｔrst）を実行し、各行のフォトセンサＰＳ群を初期化する（第１のステップ）。すなわち、同一行のフォトセンサＰＳのトップゲート端子ＴＧ及びボトムゲート端子ＢＧに対して、同時に所定の走査信号φＴｉ、φＢｉを印加する。
【００７８】
ここで、走査信号φＴ１、φＴ２、…φＴｎは、例えば、ハイレベル側の信号レベルＶtghが０Ｖ、ローレベル側の信号レベルＶtglが−１５Ｖになるように設定されている。また、走査信号φＢ１、φＢ２、…φＢｎは、例えば、ハイレベル側の信号レベルＶbghが＋１０Ｖ、ローレベル側の信号レベルＶbglが０Ｖになるように設定されている。
このように、上述したリセット期間Ｔrstにおいては、フォトセンサＰＳにハイレベル（０Ｖ）の走査信号φＴ１、φＴ２、…φＴｎと、ハイレベル（＋１０Ｖ）の走査信号φＢ１、φＢ２、…φＢｎと、が同期して印加されることにより、フォトセンサＰＳの半導体層１１に誘起される電位差によって、通常のキャリヤの掃き出し動作（すなわち、図３に示したリセット動作）と同等の作用が働いて、リセット動作が実現される。
【００７９】
次いで、走査信号φＴ１、φＴ２、…φＴｎ、及び、走査信号φＢ１、φＢ２、…φＢｎを順次同期して立ち下げ、リセット期間Ｔrstを終了することにより、各行ごとに電荷蓄積期間Ｔａがスタートして、フォトセンサＰＳのトップゲート電極ＴＧｘ側から入射される光量に応じて半導体層（チャネル領域）１１にキャリヤ（正孔）が発生し、蓄積される。ここで、図１５に示すように、ソースドライバ１４０（プリチャージ回路部１４５）により、電荷蓄積期間Ｔａに並行して、プリチャージパルスφpgを順次印加することにより、プリチャージ期間Ｔprchをスタートし、ソースライン１１３にプリチャージ電圧Ｖpgを印加してフォトセンサＰＳのソース電極に所定の電圧を保持させるプリチャージ動作が行われる（第２のステップ）。ここで、プリチャージ電圧Ｖpgは、例えば、ハイレベル側の信号レベルＶpghが＋５Ｖ、ローレベル側の信号レベルＶpglが０Ｖに設定されている。
【００８０】
そして、電荷蓄積期間Ｔａ及びプリチャージ期間Ｔprchが終了したフォトセンサＰＳに対して、ボトムゲートドライバ１３０により、各行ごとに順次走査信号（読み出しパルス）φＢ１、φＢ２、…φＢｎを印加して、読み出し期間Ｔreadをスタートし（第３のステップ）、電荷蓄積期間Ｔａに各フォトセンサＰＳの半導体層１１に蓄積されたキャリヤ（正孔）に応じたソースライン電圧ＶＤ（データ電圧Ｖrd）の変化を、ソースライン１１３を介して読み出す（第４のステップ）。ここで、走査信号（読み出しパルス）φＢ１、φＢ２、…φＢｎは、上述したリセット動作において印加された走査信号（リセットパルス）と同様に、例えば、ハイレベル側の信号レベルＶbghが＋１０Ｖ、ローレベル側の信号レベルＶbglが０Ｖに設定されている。
【００８１】
なお、被写体の明暗パターンに対応した明度データ（明暗情報）の検出方法は、上述した基本的な駆動制御方法（図３参照）と同様に、例えば、各ソースライン電圧ＶＤ（データ電圧Ｖrd）の読み出し期間Ｔread経過後の電圧値を検出することにより、フォトセンサＰＳに入射した光の量が明度データ（すなわち、読取データ信号Ｖdata）に換算される。
【００８２】
このように、本実施形態に係る画像読取装置に適用可能な駆動制御方法によれば、リセット期間Ｔrstに、トップゲート端子ＴＧ及びボトムゲート端子ＢＧの各々に同期して印加されるパルス電圧（走査信号φＴｉ及びφＢｉ、特に、走査信号φＢｉによる正のバイアス電圧）により、フォトセンサＰＳの半導体層１１に所定の電位差が誘起されて、上述した基本的な駆動制御方法（図３参照）のリセット動作におけるキャリヤの掃き出し動作と同等の作用を実現することができる。
【００８３】
したがって、トップゲート端子ＴＧに印加されるパルス電圧（リセットパルス電圧Ｖtg）の信号レベルを低減（例えば、＋１５Ｖ→０Ｖ）して電圧振幅を、上述した基本的な駆動制御方法（図３参照）に比較して縮小（例えば、３０Ｖ→１５Ｖ）しつつ、良好なリセット動作を実現することができるので、フォトセンサアレイ１１０の周辺回路（特に、トップゲートドライバ１２０Ａ）を低温ポリシリコン薄膜トランジスタ等の、絶縁耐圧が比較的低い機能素子を適用して構成した場合であっても、素子の耐圧破壊等を生じることなく、比較的良好な動作速度で画像読取動作を実行することができる。また、ドライバの駆動電源を低電圧化することもできる。
【００８４】
これにより、画像読取装置を構成するフォトセンサアレイ及び周辺回路（各ドライバ）を単一の絶縁性基板上に一体的に形成することができるとともに、耐圧破壊を防止するための保護回路等を省略することができるので、指紋読取装置のように、フォトセンサアレイ上の検知面に直接被写体が載置される場合であっても、該検知面（フォトセンサアレイ）及びその周辺回路を平坦化して、従来技術に示したようなドライバチップ等の突出を防止し、良好に被写体画像を読み取り、認識することができるとともに、フォトセンサアレイに近接して周辺回路を一体的に配置することができるので、画像読取装置の回路構成や配線接続構造を簡素化して、小型化や製品コストの削減を図ることができる。
【００８５】
また、単一の絶縁性基板上にフォトセンサアレイ及び周辺回路が一体的に形成されるので、フォトセンサアレイの仕様に対応した専用のドライバチップを別個に用意する必要がなく、部品点数や製造プロセスを削減することができるとともに、画像読取装置の機能検査を精度良く、容易に行うことができる。さらに、高電圧パルスがフォトセンサに直接印加されることがなくなるので、フォトセンサの素子特性の劣化や配線間での絶縁不良の発生等を抑制することができ、より信頼性の高い画像読取装置を提供することができる。
【００８６】
なお、本実施形態においては、リセット期間において、ボトムゲート端子に印加される走査信号に同期してトップゲート端子に走査信号が印加される手法を示したが、本発明はこれに限定されるものではなく、要するに、リセット期間内のトップゲート端子に走査信号が印加されている期間中に、ボトムゲート端子に走査信号（バイアス電圧）が印加されるものであれば、同様のリセット動作の効果を得ることができる。このとき、トップゲート端子に印加される走査信号のパルス幅に比較して、ボトムゲート端子に印加される走査信号のパルス幅が狭いほど、上記のトップゲート端子に印加される走査信号の電圧振幅の低減効果は低下するので、トップゲート端子とボトムゲート端子に印加される走査信号のパルス幅は等しいことが好ましい。
【００８７】
＜第２の実施形態＞
次に、本発明に係る画像読取装置の第２の実施形態について説明する。
図１６は、本発明に係る画像読取装置の第２の実施形態を示す概略構成図である。ここで、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
【００８８】
上述した第１の実施形態においては、ダブルゲート型の薄膜トランジスタ構造を有するフォトセンサを２次元配列したフォトセンサアレイの周辺回路（トップゲートドライバ、ボトムゲートドライバ、ソースドライバ）が、低温ポリシリコン薄膜トランジスタによって構成され、かつ、該構成を有する画像読取装置に適用可能な特有の駆動制御方法を用いる構成としたが、本第２の実施形態は、フォトセンサアレイの周辺回路におけるトップゲートドライバが、少なくとも、アモルファスシリコンからなる半導体層を用いた薄膜トランジスタ（以下、「アモルファスシリコン薄膜トランジスタ」と記す）を適用して構成された出力部（後述するレベルシフト回路部）を備えて構成されることを特徴とするものである。これにより、本実施形態における画像読取装置においては、上述した基本的な駆動制御方法をそのまま用いて画像読取動作を実行させることができる。
【００８９】
すなわち、本実施形態に係る画像読取装置は、図１６に示すように、上述した第１の実施形態と同様の構成（図１参照）を有するフォトセンサアレイ１１０と、ボトムゲートドライバ（第２の走査駆動手段）１３０と、ソースドライバ（信号駆動手段）１４０と、システムコントローラ１５０に加え、アモルファスシリコン薄膜トランジスタにより構成され、トップゲートライン１１１に直接接続されるレベルシフト回路部１２３を備えたトップゲートドライバ（第１の走査駆動手段）１２０Ｂと、を有して構成されている。
【００９０】
そして、本実施形態においても、第１の実施形態と同様に、単一のガラス基板等の絶縁性の基板ＳＵＢの一面側に、上記フォトセンサアレイ１１０及びトップゲートドライバ１２０Ｂ、ボトムゲートドライバ１３０、ソースドライバ１４０が、一体的に形成された構成を有している。ここで、フォトセンサアレイ１１０に配列されたフォトセンサＰＳは、アモルファスシリコンからなる半導体層を用いた、ダブルゲート型の薄膜トランジスタ構造を有し、一方、ボトムゲートドライバ１３０、ソースドライバ１４０を構成する機能素子（薄膜トランジスタ）は、低温ポリシリコン薄膜トランジスタにより構成され、さらに、トップゲートドライバ１２０Ｂは、少なくともアモルファスシリコン薄膜トランジスタにより構成されたレベルシフト回路部１２３を備えた構造を有している。なお、トップゲートドライバ１２０Ｂのレベルシフト回路部１２３以外の回路部は、低温ポリシリコン薄膜トランジスタによって構成されるものであってもよいし、また、低温ポリシリコン薄膜トランジスタとアモルファスシリコン薄膜トランジスタとを含んで構成されるものであってもよい。
【００９１】
これにより、フォトセンサＰＳを構成する薄膜トランジスタ構造と、トップゲートドライバ１２０Ｂのレベルシフト回路部１２３を構成する薄膜トランジスタ（後述する図１７、図１８参照）は、例えば、アモルファスシリコン薄膜トランジスタを製造するための同一のプロセスを用いて同時に形成することができ、また、トップゲートドライバ１２０Ｂの他の回路部、及び、ボトムゲートドライバ１３０、ソースドライバ１４０を構成する薄膜トランジスタ（低温ポリシリコン薄膜トランジスタ）は、少なくとも一部の構成を、上記アモルファスシリコン薄膜トランジスタの製造プロセスを用いて（兼用して）同時に形成することができる。
【００９２】
以下、本実施形態特有の構成であるトップゲートドライバについて具体的に説明する。
図１７は、本実施形態に係る画像読取装置に適用可能なトップゲートドライバの一構成例を示す概略ブロック図であり、図１８は、本構成例に係るトップゲートドライバに適用可能な出力バッファ部及びレベルシフト回路部の一例を示す回路構成図である。ここで、上述した第１の実施形態と同等の構成については、同一又は同等の符号を付してその説明を簡略化又は省略する。
【００９３】
図１７に示すように、トップゲートドライバ１２０Ｂは、上述した第１の実施形態に示した構成（図５参照）を有するシフトレジスタ回路部１２１と、該シフトレジスタ回路部１２１から順次出力されるシフト信号（論理信号；タイミング信号）を、所定の信号レベルに増幅する前段の増幅手段としての出力バッファ部（出力回路部）１２２と、該出力バッファ部１２２から出力される増幅信号を、所定の電圧振幅を有する信号に変換（信号増幅、レベルシフト）して、各トップゲートライン１１１に走査信号（リセットパルス）φＴ１、φＴ２、・・・φＴｎとして出力する、後段の増幅手段としてのレベルシフト回路部（出力回路部）１２３と、を有して構成されている。
【００９４】
ここで、シフトレジスタ回路部１２１は、第１の実施形態に示した回路構成（図６参照）と同等であるので、その説明を省略する。また、出力バッファ部１２２（１２２ｉ）は、図１８に示すように、各行のトップゲートライン１１１に対応して、上記シフトレジスタ回路部１２１から出力される論理信号（シフト信号）Ｓoutjを非反転処理するインバータ群ＩＮＶ２１、ＩＮＶ２２と、該論理信号Ｓoutjを反転処理するインバータ群ＩＮＶ２１〜ＩＮＶ２３と、を備え、ローレベルの論理信号Ｓoutjが供給されるタイミングで、該論理信号Ｓoutjの非反転信号となる増幅信号ＡＭＳと論理信号Ｓoutjの反転信号となる増幅信号ＡＭＳｂを生成してレベルシフト回路部１２３に出力する。
【００９５】
また、レベルシフト回路部１２３は、例えば、図１８に示すように、各行のトップゲートライン（走査ライン）１１１に対応して、高電位電圧（第１の電源電圧）Ｖapdと接点Ｎ３１との間に電流路（ソース−ドレイン端子）が接続され、制御端子（ゲート端子）に論理信号Ｓoutjの非反転信号となる増幅信号ＡＭＳ（第２の入力信号）が印加されるｎチャネル型の電界効果型トランジスタ（薄膜トランジスタ；第１のスイッチング素子）Ｔｒ３１と、接点Ｎ３１と低電位電圧（第２の電源電圧）Ｖapsとの間に電流路が接続され、制御端子に論理信号Ｓoutjの反転信号となる増幅信号ＡＭＳｂ（第１の入力信号）が印加されるｎチャネル型の電界効果型トランジスタ（第２のスイッチング素子）Ｔｒ３２と、増幅信号ＡＭＳｂが印加される接点（電界効果型トランジスタＴｒ３２の制御端子）と接点Ｎ３２との間に電流路が接続され、制御端子に高電位電圧Ｖapdが印加されたｎチャネル型の電界効果型トランジスタ（第５のスイッチング素子）Ｔｒ３５と、高電位電圧Ｖapdと接点Ｎ３３（出力接点）との間に電流路が接続され、制御端子が接点Ｎ３２に接続されたｎチャネル型の電界効果型トランジスタ（第３のスイッチング素子）Ｔｒ３３と、接点Ｎ３３と低電位電圧Ｖapsとの間に電流路が接続され、制御端子が接点Ｎ３１に接続されたｎチャネル型の電界効果型トランジスタ（第４のスイッチング素子）Ｔｒ３４と、を備えた構成を有している。ここで、接点Ｎ３２と接点Ｎ３３との間には、電界効果型トランジスタＴｒ３３のゲート−ソース間に、図示を省略した寄生容量（容量素子）が形成されている。
【００９６】
すなわち、本実施形態に係るレベルシフト回路部１２３ｉにおいて、電界効果型トランジスタＴｒ３１及びＴｒ３２は、高電位電圧Ｖapdと低電位電圧Ｖapsとの間に直列に接続され、かつ、電界効果型トランジスタＴｒ３１に出力バッファ部１２２ｉから増幅信号ＡＭＳが、また、電界効果型トランジスタＴｒ３２に増幅信号ＡＭＳの反転信号となる増幅信号ＡＭＳｂが同時に印加されるように構成された、入力段のインバータ回路を構成し、電界効果型トランジスタＴｒ３３及びＴｒ３４は、高電位電圧Ｖapdと低電位電圧Ｖapsとの間に直列に接続され、かつ、電界効果型トランジスタＴｒ３３に接点Ｎ３２の電位が、また、電界効果型トランジスタＴｒ３４に接点３１の電位（入力段のインバータ回路の出力電位であって増幅信号ＡＭＳｂの反転信号となる第３の入力信号；後述するように、接点Ｎ３２の電位の略逆相となる）が同時に印加されるように構成された、出力段のインバータ回路を構成している。
ここで、各電界効果型トランジスタＴｒ３１〜Ｔｒ３５は、いずれもアモルファスシリコン薄膜トランジスタである。
【００９７】
次いで、上述した回路構成を有するトップゲートドライバのレベルシフト回路部の動作について説明する。
図１９は、本構成例に係るレベルシフト回路部の各端子及び接点における信号電圧の変化を示すシミュレーション結果である。ここでは、上述したトップゲートドライバ１２０Ｂにおいて、少なくとも、レベルシフト回路部１２３に供給される電源電圧として、高電位電圧Ｖapdが＋１５Ｖ、低電位電圧Ｖapsが−１８Ｖに設定され、出力バッファ部１２２（１２２ｉ）により０〜１５Ｖの電圧振幅（第１の電圧振幅）を有する増幅信号ＡＭＳ、ＡＭＳｂを、上記レベルシフト回路部１２３（１２３ｉ）により、−１５〜＋１５Ｖの電圧振幅（第２の電圧振幅）を有する信号に変換して走査信号（リセットパルス）φＴｉとしてｉ行目のトップゲートライン１１１に印加する場合について説明する。
【００９８】
まず、シフトレジスタ回路部１２１から出力バッファ部１２２ｉに、シフト信号としてローレベルの論理信号Ｓoutiが供給されると、入力段のインバータ回路に、ローレベル（＝０Ｖ）の増幅信号ＡＭＳが入力されるとともに、ハイレベル（＝＋１５Ｖ）の増幅信号ＡＭＳｂが入力され、図１８に示したレベルシフト回路部１２３ｉの電界効果型トランジスタＴｒ３２がオン動作するとともに、電界効果型トランジスタＴｒ３１がオフ動作する。これにより、図１９に示すように、接点Ｎ３１の電位Ｖn31は、電界効果型トランジスタＴｒ３２の導通抵抗（オン抵抗）分だけ、低電位電圧Ｖaps（＝−１８Ｖ）よりも高い電圧になるものの、充分低い信号電圧（概ね−１３Ｖ）を有するローレベルに設定される。
【００９９】
一方、シフトレジスタ回路部１２１から出力バッファ部１２２ｉに、シフト信号としてハイレベルの論理信号Ｓoutiが供給されると、入力段のインバータ回路に、ハイレベル（＝＋１５Ｖ）の増幅信号ＡＭＳが入力されるとともに、ローレベル（＝０Ｖ）の増幅信号ＡＭＳｂが入力され、電界効果型トランジスタＴｒ３１がオン動作するとともに、電界効果型トランジスタＴｒ３２がオフ動作する。これにより、接点Ｎ３１の電位Ｖn31は、電界効果型トランジスタＴｒ３１の導通抵抗分だけ、高電位電圧Ｖapd（＝＋１５Ｖ）よりも低い電圧を有するハイレベルに設定される。ここで、電界効果型トランジスタに適用されるアモルファスシリコン薄膜トランジスタの回路特性上、高電位電圧Ｖapd側に接続された電界効果型トランジスタＴｒ３１の導通抵抗は比較的大きく、小さく設定することが困難であるため、接点Ｎ３１電位Ｖn31は、ハイレベルでありながら、図１９に示すように、概ね＋３〜＋４Ｖ程度の極めて低い電圧しか得られない。
【０１００】
次いで、出力段のインバータ回路において、上記入力段のインバータ回路の出力電圧（接点Ｎ３１の電位Ｖn31）がハイレベル（概ね＋３〜＋４Ｖ）のときには、電界効果型トランジスタＴｒ３４がオン動作して、接点Ｎ３３（トップゲートライン１１１）の電位は、電界効果型トランジスタＴｒ３４の導通抵抗分だけ、低電位電圧Ｖaps（＝−１８Ｖ）よりも高い電圧になるものの、所望の信号レベル（所望の電圧振幅−１５〜＋１５Ｖの、下限側の電圧である−１５Ｖ；ローレベル）に設定される。
【０１０１】
ここで、出力段のインバータ回路において、電界効果型トランジスタＴｒ３３のゲート端子（接点Ｎ３２）には、高電位電圧Ｖapd（＝＋１５Ｖ）により常時オン状態を維持している電界効果型トランジスタＴｒ３５を介して、増幅信号ＡＭＳｂが印加されるので、接点Ｎ３１の電位Ｖn31がハイレベルとなるタイミング（増幅信号ＡＭＳｂがローレベルベルとなるタイミング）では、図１９に示すように、接点Ｎ３２の電位Ｖn32は、概ね０Ｖのローレベルに設定される。これにより、接点Ｎ３２とＮ３３間に生じた電位差が、電界効果型トランジスタＴｒ３３のゲート−ソース間の寄生容量に電圧成分として保持される。なお、寄生容量に保持された電荷は、電界効果型トランジスタＴｒ３５の導通抵抗により移動が妨げられるため、上記電位差に応じた電圧成分が寄生容量に良好に保持される。
【０１０２】
一方、上記入力段のインバータ回路の出力電圧（接点Ｎ３１の電位Ｖn31）がローレベル（概ね−１３Ｖ）のときには、電界効果型トランジスタＴｒ３４がオフ動作するとともに、電界効果型トランジスタＴｒ３３のゲート端子（接点Ｎ３２）に、ハイレベル（＋１５Ｖ）の増幅信号ＡＭＳｂが印加されることにより、電界効果型トランジスタＴｒ３３がオン動作して、接点Ｎ３３（トップゲートライン１１１）の電位は、電界効果型トランジスタＴｒ３３の導通抵抗分だけ、高電位電圧Ｖapd（＝＋１５Ｖ）よりも低い電圧が印加される。ここで、電界効果型トランジスタＴｒ３３のゲート端子（接点Ｎ３２）には、接点Ｎ３３の電位の上昇に伴って、図１９に示すように、該接点Ｎ３３の電位に上記寄生容量に保持された電圧成分に相当する電位差が上乗せされた電圧（概ね２５〜２７Ｖ）が生じて（ブートストラップ現象）、電界効果型トランジスタＴｒ３３が略飽和状態でオン動作するので、接点Ｎ３３（トップゲートライン１１１）の電位は、高電位電圧Ｖapd（＝＋１５Ｖ）に略近似する充分に高い信号レベル（すなわち、所望の電圧振幅−１５〜＋１５Ｖの、上限側の電圧に近似する＋１３〜＋１４Ｖ；ハイレベル）が得られる。
【０１０３】
このように、本実施形態に係るトップゲートドライバ１２０Ｂに適用されるレベルシフト回路部１２３においては、２段のインバータ回路を構成し、出力段のインバータ回路に印加される一方の信号レベル（ハイレベル）をブートストラップ回路部（電界効果型トランジスタＴｒ３５、電界効果型トランジスタＴｒ３３のゲート−ソース間に形成される寄生容量）を用いて昇圧することにより、入力段のインバータ回路から出力されるハイレベル側の信号レベルが低い場合であっても、出力段のインバータ回路から出力されるハイレベル側の信号レベルを十分高くすることができる。ここで、本実施形態においては、特に、各電界効果型トランジスタＴｒ３１〜Ｔｒ３５を、いずれもアモルファスシリコン薄膜トランジスタにより構成しているので、高い絶縁耐圧を実現することができ、上述したようなダブルゲート型の薄膜トランジスタ構造を有するフォトセンサを駆動制御する場合（図２、図３参照）に必要な、数十Ｖの電圧振幅を有する走査信号（リセットパルス）を、素子の耐圧破壊を生じることなく、良好に生成、出力することができる。
【０１０４】
したがって、本実施形態に係る画像読取装置においても、上述した第１の実施形態と同様に、フォトセンサアレイ及び周辺回路（各ドライバ）を単一の絶縁性基板上に一体的に形成することができるので、フォトセンサアレイ及び周辺回路を平坦化して、良好に被写体画像を密着させて読み取り、認識することができるとともに、画像読取装置の回路構成を簡略化して、小型化や製品コストの削減を図ることができる。また、フォトセンサアレイの仕様に対応した専用のドライバチップを別個に用意する必要がなく、部品点数や製造プロセスを削減することができるとともに、画像読取装置の機能検査の精度や信頼性を向上させることができる。
【０１０５】
さらに、本実施形態に係る画像読取装置特有の作用効果として、トップゲートドライバの出力部が、少なくとも、アモルファスシリコン薄膜トランジスタを用いて構成されたレベルシフト回路部を有して構成されていることにより、ポリシリコン薄膜トランジスタを用いたシフトレジスタ回路部や出力バッファ部において、ポリシリコン薄膜トランジスタのオン電流が比較的大きく、電子移動度が比較的大きいことにより、信号生成動作を比較的迅速に実行することができ、一方、出力部のレベルシフト回路部において、比較的高い耐圧特性を有するアモルファスシリコン薄膜トランジスタを適用しているため、比較的大きな電圧振幅（数十Ｖ）を有する走査信号を良好に生成することができるので、全体として適度な動作速度を実現しつつ、適切な電圧範囲を有する走査信号を、素子破壊を生じることなく良好に生成して、トップゲートラインに印加することができ、上述した基本的な駆動制御方法（図３参照）をそのまま適用して、動作特性が良好で信頼性の高い画像読取装置を提供することができる。
【０１０６】
なお、本実施形態においては、レベルシフト回路部１２３のブートストラップ回路部の構成として、電界効果型トランジスタＴｒ３３のゲート−ソース間に形成される寄生容量を適用する場合（図１８参照）について説明したが、本発明はこれに限定されるものではなく、上記ゲート−ソース間（接点Ｎ３２と接点Ｎ３３との間）に、上記寄生容量に加えて、さらに任意の容量素子（コンデンサ）を接続した構成を適用するものであってもよい。また、レベルシフト回路部１２３として、ｎチャネル型の電界効果型トランジスタを適用した場合について説明したが、本発明はこれに限定されるものではなく、ｐチャネル型の電界効果型トランジスタを適用して構成するものであってもよい。
【図面の簡単な説明】
【０１０７】
【図１】本発明に係る画像読取装置の第１の実施形態を示す概略構成図である。
【図２】本実施形態に係るフォトセンサアレイに適用可能なフォトセンサの素子構造を示す概略断面図である。
【図３】本実施形態に係るフォトセンサアレイにおける基本的な駆動制御方法を示すタイミングチャートである。
【図４】本実施形態に係る画像読取装置を指紋読取装置に適用した場合の要部断面図である。
【図５】本実施形態に係る画像読取装置に適用可能なトップゲートドライバ又はボトムゲートドライバの一構成例を示す概略ブロック図である。
【図６】本実施形態に係るトップゲートドライバ又はボトムゲートドライバに適用可能なシフトレジスタ回路部の一例を示す回路構成図である。
【図７】本構成例に係るシフトレジスタ回路部及び出力バッファ部に適用される論理素子の回路構成を示す図である。
【図８】本実施形態に係る画像読取装置に適用可能なソースドライバの一構成例を示す概略ブロック図である。
【図９】本構成例に係るソースドライバの機能を説明するための回路概念図である。
【図１０】本構成例に係るソースドライバに適用可能なシフトレジスタ回路部の一例を示す回路構成図である。
【図１１】本構成例に係るソースドライバに適用可能なプリチャージ回路部、サンプリング回路部、ソースフォロワ回路部及びパラレル−シリアル変換回路部の一例を示す回路構成図である。
【図１２】本実施形態に係る画像読取装置に適用可能なソースドライバの他の構成例を示す概略ブロック図である。
【図１３】本構成例に係るソースドライバの機能を説明するための回路概念図である。
【図１４】本構成例に係るソースドライバに適用可能なプリチャージ回路部、パラレル−シリアル変換回路部、ソースフォロワ回路部及びリセット回路部の一例を示す回路構成図である。
【図１５】本実施形態に係る画像読取装置に適用可能な駆動制御方法の一例を示すタイミングチャートである。
【図１６】本発明に係る画像読取装置の第２の実施形態を示す概略構成図である。
【図１７】本実施形態に係る画像読取装置に適用可能なトップゲートドライバの一構成例を示す概略ブロック図である。
【図１８】本構成例に係るトップゲートドライバに適用可能な出力バッファ部及びレベルシフト回路部の一例を示す回路構成図である。
【図１９】本構成例に係るレベルシフト回路部の各端子及び接点における信号電圧の変化を示すシミュレーション結果である。
【図２０】従来技術における画像読取装置（指紋読取装置）を示す概略構成図である。
【図２１】従来技術における画像読取装置（指紋読取装置）の問題点を説明するための図である。
【符号の説明】
【０１０８】
１００Ａ、１００Ｂ      画像読取装置
１１０      フォトセンサアレイ
１２０Ａ、１２０Ｂ      トップゲートドライバ
１２３      レベルシフト回路部
１３０      ボトムゲートドライバ
１４０、１４０Ａ、１４０Ｂ      ソースドライバ
１５０      システムコントローラ
ＰＳ        フォトセンサ
【図１】
2005217708.tif 000003
【図２】
2005217708.tif 000004
【図３】
2005217708.tif 000005
【図４】
2005217708.tif 000006
【図５】
2005217708.tif 000007
【図６】
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【図７】
2005217708.tif 000009
【図８】
2005217708.tif 000010
【図９】
2005217708.tif 000011
【図１０】
2005217708.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2005217708.tif 000016
【図１５】
2005217708.tif 000017
【図１６】
2005217708.tif 000018
【図１７】
2005217708.tif 000019
【図１８】
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【図１９】
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【図２０】
2005217708.tif 000022
【図２１】
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