(57)【要約】  【課題】  プログラムデータを書き込むためのＲＯＭが不要であり、また、プログラム書き込み用の専用の書き込み端子が不要なデータ処理装置を提供する。  【解決手段】  画像処理装置はＣＰＵ１、プログラムメモリ２、ＲＡＭ３、画像入力手段５、第１画像処理部６、画像メモリ９、第２画像処理部１１、データ変換手段１２を備える。プログラムメモリ２はプログラムデータ（ファイルデータ）を記憶する記憶部として機能し、データ変換手段１２はファイルデータ（プログラムデータ）のデータ形式を書き込み形式プログラムデータに変換する。書き込み制御部としてのＣＰＵ１により、書き込み形式プログラムデータがプログラマブル回路としての第１画像処理部６へ書き込まれる。【選択図】        図１
2005115700.tif 000002
【特許請求の範囲】
【請求項１】
第１データ処理部をプログラム可能なプログラマブル回路により構成し、第２データ処理部を固定回路により構成するデータ処理装置において、
前記プログラマブル回路を第１データ処理部として構成するためのプログラムデータを記憶する記憶部と、
第２データ処理部に設けられ、前記プログラムデータを前記プログラマブル回路へ書き込むための書き込み形式プログラムデータに変換するデータ変換手段と、
前記書き込み形式プログラムデータを前記プログラマブル回路へ書き込む書き込み制御部と
を備えることを特徴とするデータ処理装置。
【請求項２】
前記プログラマブル回路はフィールド・プログラマブル・ゲートアレイで構成されていることを特徴とする請求項１記載のデータ処理装置。
【請求項３】
前記第１データ処理部及び第２データ処理部は単一のパッケージに実装されていることを特徴とする請求項１又は２記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理を行うデータ処理部をプログラム可能なプログラマブル回路により構成するデータ処理装置に関する。
【背景技術】
【０００２】
データ処理装置（例えば画像処理装置）において、仕様変更の多いデータ処理部（画像処理部）をプログラム可能なプログラマブル回路（例えば、フィールド・プログラマブル・ゲートアレイ（以下、ＦＰＧＡ））により構成する場合が多くなっている。ＦＰＧＡは、内部にプログラム可能な論理回路（プログラマブル回路）を多数有するゲートアレイである。プログラマブル回路としては一般にＳＲＡＭを用いることが多く、ＳＲＡＭにプログラムを書き込み、そのプログラム（プログラムデータ）に従って、予め用意されている種々の論理ゲート等を結線することにより回路機能を確定している。プログラマブル回路を揮発性のメモリであるＳＲＡＭ構成とすることから、電源投入の都度プログラムデータを書き込んで論理回路を再構築する必要がある。
【０００３】
ＦＰＧＡに所望の論理回路を書き込んでデータ処理部を構成するためには、論理回路を構成するための論理回路書き込み用のプログラムデータ（ファイルデータ）を記憶するシリアルインターフェイスＲＯＭ（リードオンリ−メモリ。読み出し専用メモリ）をＦＰＧＡの外部に設け、電源投入と同時に書き込み制御手段（例えば中央演算処理装置）によりシリアルインターフェイスＲＯＭからＦＰＧＡにファイルデータを書き込むこと（コンフィギュレーション）が必要になる。つまり、ＡＳＩＣ（特定用途向け専用ＩＣ）、ＧＡ（ゲートアレイ）に比較して高価なＦＰＧＡに加えて、仕様変更の都度、記憶内容を変更したシリアルインターフェイスＲＯＭを準備することが必要になり、更にコストの増大を招いていた。
【０００４】
このような状況から、データ処理装置でのＦＰＧＡが占める部分の比率を低減して、より効率的にＦＰＧＡを利用するために、仕様変更の生じやすい論理回路部分をＦＰＧＡで構成し、仕様変更の生じない論理回路部分を固定論理回路としてのＡＳＩＣで構成することが提案されている。このようなＦＰＧＡとＡＳＩＣとを一体化して電子回路を構成する例としては、例えば特許文献１がある。
【０００５】
しかし、このようにＦＰＧＡとＡＳＩＣとを一体化した場合にも、ＦＰＧＡに所定の論理回路として機能させるためのプログラムデータ（ファイルデータ）の書き込みは必要であり、シリアルインターフェイスＲＯＭが必要でありことに変わりはない。また、ＦＰＧＡにそのための書き込み端子を設けることが必要であった。
【特許文献１】特開２００２−２４６５３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、従来のＦＰＧＡとＡＳＩＣを一体化したデータ処理装置においては、プログラムデータを書き込むための（シリアルインターフェイス）ＲＯＭが必要であり、他方書き込みをされるＦＰＧＡの側にもプログラムデータ書き込み用の書き込み端子が必要になるという問題があった。
【０００７】
本発明は、斯かる問題に鑑みてなされたものであり、プログラムデータを書き込むための（シリアルインターフェイス）ＲＯＭが不要であり、また、プログラム書き込み用の専用の書き込み端子が不要なデータ処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
第１発明に係るデータ処理装置は、第１データ処理部をプログラム可能なプログラマブル回路により構成し、第２データ処理部を固定回路により構成するデータ処理装置において、前記プログラマブル回路を第１データ処理部として構成するためのプログラムデータを記憶する記憶部と、第２データ処理部に設けられ、前記プログラムデータを前記プログラマブル回路へ書き込むための書き込み形式プログラムデータに変換するデータ変換手段と、前記書き込み形式プログラムデータを前記プログラマブル回路へ書き込む書き込み制御部とを備えることを特徴とする。
【０００９】
第１発明にあっては、第１データ処理部としてのプログラマブル回路へプログラムデータを書き込むために、プログラムデータを書き込み形式プログラムデータに変換するデータ変換手段を第２データ処理部に設けた。第２データ処理部は電源のオン、オフによる回路の再構築が不要であるので、回路の信頼性を落とすことがない。また、実施の形態で示すとおり、第２データ処理部（が備えるデータ変換手段）に設けたレジスタ部にプログラムデータ書き込みレジスタを設け、該プログラムデータ書き込みレジスタとシステムバスを用いてプログラムデータを記憶部から第１データ処理部へ転送（プログラムデータの書き込み）するので、第１データ処理部には書き込み用の外部端子を設ける必要がない。また、データ変換手段により変換された書き込み形式プログラムデータをプログラマブル回路へ書き込む書き込み制御部を備え、システムメモリである記憶部を共用してプログラムデータを記憶するデータ処理装置としたので、プログラムデータを書き込むためのＲＯＭ（シリアルインターフェイスＲＯＭ）を別途設ける必要がないデータ処理装置となる。
【００１０】
第２発明に係るデータ処理装置は、第１発明に係るデータ処理装置において、前記プログラマブル回路はフィールド・プログラマブル・ゲートアレイで構成されていることを特徴とする。
【００１１】
第２発明にあっては、プログラマブル回路をフィールド・プログラマブル・ゲートアレイで構成するので、仕様変更に容易に対応可能なデータ処理装置となる。
【００１２】
第３発明に係るデータ処理装置は、第１発明又は第２発明に係るデータ処理装置において、前記第１データ処理部及び第２データ処理部は単一のパッケージに実装されていることを特徴とする。
【００１３】
第３発明にあっては、第１データ処理部及び第２データ処理部を単一のパッケージに実装することとしたので、実装密度を向上できると共に、外部端子の有効利用が可能なデータ処理装置となる。
【発明の効果】
【００１４】
本発明にあっては、プログラマブル回路を用いたデータ処理装置とするので、仕様変更に容易に対応すると共に、プログラムデータを書き込むときに外部端子を必要としない構成としたので、実装密度の高い、外部端子を有効に利用したデータ処理装置を提供できる。
【００１５】
前記プログラマブル回路を構成する第１データ処理部とプログラムデータを第１データ処理部へ書き込むためのデータ変換をするデータ変換手段が設けられた第２データ処理部とを単一のパッケージに実装するので、第１データ処理部とデータ変換手段との間の配線距離を短く、また、配線をシンプルにすることができ、実装上の構成が簡単になり、雑音信号などの外部からの影響を受け難い書き込み（コンフィギュレーション）が可能なデータ処理装置を提供できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明をその実施の形態を示す図面に基づいて説明する。
【００１７】
図１は本発明の実施の形態に係るデータ処理装置の概略ブロック図である。本発明に係るデータ処理装置は具体的には例えば画像処理装置として構成される。画像処理装置はＣＰＵ１、プログラムメモリ２、ＲＡＭ３、画像入力手段５、第１画像処理部６、第２画像処理部１１、画像メモリ９などを備え、それぞれはバス（システムバス）１０を介して所定の信号の送受を行い画像処理装置（例えば、スキャナ、複写機）として動作する。また、第１画像処理部６と第２画像処理部１１とは一体化されて１つのパッケージ１３に封止されている。
【００１８】
ＣＰＵ１は、中央演算処理装置（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）であり、バス１０を介して他の部分を制御することによりデータ処理装置全体の動作を制御するものである。ＣＰＵ１は、後述する書き込み形式プログラムデータをプログラマブル回路である第１画像処理部６に書き込むための書き込み制御部として機能する。プログラムメモリ２は、例えば不揮発性メモリであるＦＬＡＳＨメモリにより構成され、画像処理装置が動作するのに必要な制御プログラムや、制御データが記憶されているものであり、本実施の形態では、プログラムデータ（ファイルデータ）を記憶する記憶部としても機能する。プログラムデータ（ファイルデータ）とは、ＰＯＦ（プログラマブル・オブジェクト・ファイル）ともいわれ、プログラマブル回路（論理回路）をデータ処理部として構成するための書き込み用プログラムをいう。ＲＡＭ３は、画像処理装置の動作時に一時的に発生するデータを一時的に記憶する一時記憶装置である。
【００１９】
画像入力手段５は、例えばスキャナ（画像読み取り手段）であり、光電変換素子と信号転送を行うＣＣＤ（電荷結合装置）により構成される固体撮像装置及び固体撮像装置からのアナログ画像信号をデジタル画像信号に変換するＡＤコンバータなどで構成され、ＣＰＵ１による制御に従って、デジタル画像信号を生成し、デジタル画像信号を第１画像処理部６へ出力するものである。
【００２０】
第１画像処理部６及び第２画像処理部１１は画像入力手段５から出力されたデジタル画像信号に対して、例えばシェーディング補正、平滑化処理、エッジ強調、拡大／縮小の処理、階調処理などのいわゆる画像処理を行うものである。第１データ処理部としての第１画像処理部６は、仕様変更が生じやすい部分を構成するプログラマブル回路であり、ここではフィールド・プログラマブル・ゲートアレイ（以下、ＦＰＧＡ）を用いて構成されている。第１画像処理部６をＦＰＧＡで構成することにより、ハードウエアを変更せずに仕様の変更に容易に対応することが可能となる。つまり、ＦＰＧＡを構成するＳＲＡＭにプログラム（ファイルデータ）を書き込み、そのプログラム（プログラムデータ）に従って、予め用意されている種々の論理ゲート等を結線することにより所望の回路機能（第１画像処理部６の回路機能）を確定している。
【００２１】
第２データ処理部としての第２画像処理部１１は、第１画像処理部６に比較して仕様変更のほとんどない生じない部分を構成するものであり、例えばＡＳＩＣ（特定用途向けＩＣ）のような固定回路（固定論理回路）を用いて構成されている。また、第２画像処理部１１はその内部に後述するデータ変換手段１２を備えており、第２画像処理部１１が備えるバス１０を介してプログラムメモリ２からファイルデータをデータ変換手段１２へ入力する構成としている。
【００２２】
第１画像処理部６及び第２画像処理部１１により所定の画像処理（データ処理）をされたデジタル画像信号は画像メモリ９に一時的に記憶される。つまり、画像メモリ９は画像入力手段５で得られた画像データに所定の画像処理を施した画像データをデジタル画像信号として記憶するものである。画像メモリ９に記憶されたデジタル画像信号は、必要に応じて図示しない出力手段（例えばプリンタ回路、通信手段）を介して出力することができる。画像メモリ９は通常ＤＲＡＭで構成される。
【００２３】
データ変換手段１２はファイルデータ（プログラムデータ）をプログラマブル回路（ＦＰＧＡ）としての第１画像処理部６に書き込むために、ファイルデータ（プログラムデータ）のデータ形式をプログラマブル回路へ書き込むための書き込み形式プログラムデータに変換するものである。ＦＰＧＡで構成される第１画像処理部６を画像処理部（データ処理部）として機能させるためには、画像処理装置の電源を投入する都度、ファイルデータをＦＰＧＡに書き込む（コンフィギュレーションをする）必要がある。このとき、プログラムメモリ２に記憶されているファイルデータは通常パラレル信号形式であり、ＦＰＧＡに書き込む信号はシリアル信号形式であるから、信号形式が異なるので正常に動作させるにはパラレル・シリアル変換（ハンドシェイク可能なクロック同期転送による変換）をして信号形式を一致させる必要がある。つまり、データ変換手段１２はこのパラレル・シリアル変換を制御する機能を有する。なお、データ形式の変換の種類はパラレル・シリアル変換に限らず、その他の変換形式の場合（例えばＪＴＡＧ規格）でも同様に適用可能であることは言うまでもない。また、データ変換手段１２は、プログラムデータを圧縮又は伸張して書き込み形式プログラムデータに変換できる構成とすることにより、記憶部としてのプログラムメモリ２の記憶容量に応じた容量のプログラムデータとすることができる。
【００２４】
画像処理装置の電源が投入されると、ＣＰＵ１によりプログラムメモリ２から読み出されたファイルデータは、上述した第２画像処理部１１が備えるバス（システムバス）１０を介してデータ変換手段１２に入力される。具体的には、第２画像処理部１１のレジスタ部（不図示）にはプログラムデータ書き込みレジスタ（不図示）が設けられてあり、ファイルデータはプログラム書き込みレジスタに入力される。すなわち、データ変換手段１２（及びプログラムデータ書き込みレジスタ）と第２画像処理部１１が備えるシステムバス１０を介してプログラムデータを記憶部（プログラムメモリ２）から第１画像処理部６へ転送（プログラムデータの書き込み）する。また、データ変換手段１２に入力されたファイルデータは、上述したとおりにデータ形式を変換され、書き込み形式プログラムデータに変換される。書き込み形式プログラムデータはデータ変換手段１２から第１画像処理部６へ入力されてＦＰＧＡのコンフィギュレーション（プログラムデータの書き込みによる論理回路の構成）を行う。ファイルデータは第２画像処理部１１が備えるシステムバス１０を介してデータ変換手段１２に入力される構成としてあることから、ＦＰＧＡ（第１画像処理部６）、データ変換手段１２はファイルデータを書き込むための専用の端子を必要とせず外部端子の有効利用を図ることができる。第１画像処理部６と第２画像処理部１１とを一体化して１つのパッケージ１３にしてあるので外部端子を更に有効に活用することができる。
【００２５】
記憶部としてのプログラムメモリ２にコンフィギュレーションをするためのファイルデータを記憶し、データ変換手段１２を介して、第１画像処理部６としてのＦＰＧＡへファイルデータを書き込むことにより、通常必要なＦＰＧＡへのプログラム書き込み用のシリアルインターフェイスＲＯＭを不要とすることができる。特に、ＦＰＧＡを複数個用いて、画像処理装置を構成する場合にはＦＰＧＡの個数に応じたシリアルインターフェイスＲＯＭが必要となることから、シリアルインターフェイスＲＯＭを不要とする本実施の形態によれば構成部品を低減した画像処理装置を実現でき、信頼性の向上、実装コストの低減を図ることができる。
【００２６】
図２は本発明の実施の形態に係るデータ処理装置でのコンフィギュレーションの概略フローチャートである。
【００２７】
ステップ１（Ｓ１）：まず、ＣＰＵ１は記憶部としてのプログラムメモリ２からファイルデータ（プログラムデータ）を読み出し、読み出したファイルデータを第２画像処理部１１が備えるバス１０を介してデータ変換手段１２へ入力する。
【００２８】
ステップ２（Ｓ２）：ファイルデータを入力されたデータ変換手段１２はファイルデータのデータ形式を第１画像処理部６への書き込みができるデータ形式に変換する。データ形式の変換は上述したパラレル・シリアル変換が一般的であるが、特にこの変換形式に限るものではない。
【００２９】
ステップ３（Ｓ３）：第１画像処理部６として機能することになるＦＰＧＡ（フィールド・プログラマブル・ゲートアレイ）へ、データ変換手段１２によりデータ形式を変換されたファイルデータを書き込むことにより、コンフィギュレーションを実行する。この際の書き込み制御はＣＰＵ１が書き込み制御部として機能することにより行われる。
【００３０】
ステップ４（Ｓ４）：ＣＰＵ１は適宜ファイルデータの書き込み状況を確認し終了したか否かを判断する。ファイルデータの書き込みが終了すれば（Ｓ４：ＹＥＳ）、コンフィギュレーションは終了する。ファイルデータの書き込みが終了していない場合（Ｓ４：ＮＯ）には、ステップ３へ戻り書き込みを継続する。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態に係るデータ処理装置の概略ブロック図である。
【図２】本発明の実施の形態に係るデータ処理装置でのコンフィギュレーションの概略フローチャートである。
【符号の説明】
【００３２】
１  ＣＰＵ（書き込み制御部）
２  プログラムメモリ（記憶部）
３  ＲＡＭ
５  画像入力手段
６  第１画像処理部（第１データ処理部）
９  画像メモリ
１０  バス
１１  第２画像処理部（第２データ処理部）
１２  データ変換手段
１３  パッケージ
【図１】
2005115700.tif 000003
【図２】
2005115700.tif 000004