(57)【要約】【課題】設計マージンを得て出力特性を向上させた表示装置。【解決手段】表示装置は第１〜４出力信号を生成する複数ステージを含むゲート駆動部を含む。各ステージは複数の第１入力信号中の一つに応答して電圧を充電してクロック信号に基づき第１、２出力信号を生成する第１駆動部と、複数の第２入力信号中の一つに応答して電圧を充電してクロック信号に基づき第３、４出力信号を生成する第２駆動部と、第１入力信号中の残り信号に応答して第１駆動部に充電された電圧を放電する第１放電部と、第２入力信号中の残り信号に応答して第２駆動部に充電された電圧を放電する第２放電部とを含み、第１、２入力信号は走査開始信号又は他のステージの何れか一つの出力信号であり、第１、２駆動部はクロック信号に基づいて出力を生成するトランジスタを共有する。大面積を占めるトランジスタを共有してゲート駆動部の面積を減らし、大画面高解像度の表示装置を提供する。【選択図】  図４
2005352491.tif 000002
【特許請求の範囲】
【請求項１】
互いに接続されていて順次に第１乃至第４出力信号を各々生成する複数のステージを含むゲート駆動部を含み、
前記各ステージは、
複数の第１入力信号のうちの一つに応答して電圧を充電し、前記電圧の充電によって入力クロック信号に基づいて前記第１出力信号及び第２出力信号を生成する第１駆動部と、
複数の第２入力信号のうちの一つに応答して前記電圧を充電し、前記電圧の充電によって前記入力クロック信号に基づいて第３出力信号及び第４出力信号を生成する第２駆動部と、
前記第１入力信号のうちの残りの信号に応答して前記第１駆動部に充電された電圧を放電する第１放電部と、
前記第２入力信号のうちの残りの信号に応答して前記第２駆動部に充電された電圧を放電する第２放電部とを含み、
前記第１入力信号及び第２入力信号は各々走査開始信号または他のステージのうちのいずれか一つの出力信号であり、
前記第１駆動部及び前記第２駆動部は前記充電された電圧によって前記入力クロック信号に基づいて出力を生成するトランジスタを共有する、
表示装置。
【請求項２】
前記各駆動部は、
前記入力信号のうちのいずれか一つに応答して複数の第１電圧を出力する入力部と、
前記第１電圧のうちのいずれか一つによって前記トランジスタの出力に基づいて前記出力信号を生成して出力する出力部を含む、
請求項１に記載の表示装置。
【請求項３】
前記各放電部は他のステージのうちのいずれか一つの出力信号に応答して前記トランジスタに第２電圧を出力して、前記充電された電圧を放電させる、請求項２に記載の表示装置。
【請求項４】
前記出力部は前記第２電圧が入力されればこれを出力信号として出力する、請求項３に記載の表示装置。
【請求項５】
前記出力部は実質的に同一な構造を有する第１出力回路及び第２出力回路を含む、請求項４に記載の表示装置。
【請求項６】
前記第１出力回路は前記第１出力信号及び前記第２出力信号を生成し、前記第２出力回路は前記第３出力信号及び前記第４出力信号を生成する、請求項５に記載の表示装置。
【請求項７】
前記第１及び第２出力信号と、第３及び第４出力信号は各々同時に出力され、前記第３及び第４出力信号は前記第１及び第２出力信号が生成されて所定時間後に出力される、請求項６に記載の表示装置。
【請求項８】
前記所定時間は１Ｈである、請求項７に記載の表示装置。
【請求項９】
前記各ステージには前記第１及び第３出力信号を伝達する第１ゲート線及び第２ゲート線が各々接続されており、
奇数番目ステージに接続されている前記第２ゲート線は隣接した次のステージに接続されている前記第１ゲート線と交差する、
請求項８に記載の表示装置。
【請求項１０】
前記各ステージはセット端子、リセット端子、第１クロック端子、第２クロック端子、電圧端子、第１出力端、及び第２出力端を各々有する第１回路部及び第２回路部を含み、
前記第１回路部と前記第２回路部は前記第１クロック端子を共有し、
前記第１回路部と前記第２回路部とは前記第１クロック端子に接続されている前記入力部及び前記出力部を各々含む、
請求項９に記載の表示装置。
【請求項１１】
前記第１及び第２回路部は前記入力信号のうちのいずれか一つによって前記第２電圧を前記出力部に伝達する出力補助部を各々さらに含む、請求項１０に記載の表示装置。
【請求項１２】
前記第１回路部と前記第２回路部は前記第１クロック端子に接続されている信号線が横に配置された場合に前記信号線を中心に実質的に鏡対称の構造を有する、請求項１１に記載の表示装置。
【請求項１３】
前記各入力部は、
前記セット端子と前記ゲート電圧端子との間に接続されている第１、第２、第３スイッチング素子と、
前記セット端子と第１接続点との間に接続されている第４スイッチング素子と、
前記第１接続点と第５接続点との間に接続されている第５スイッチング素子と、
前記第１クロック端子と第３接続点との間に接続されている第６スイッチング素子と、
前記第１クロック端子と第４接続点との間に接続されている第７スイッチング素子と、
前記第１クロック端子と前記第３接続点との間に接続されている第１キャパシタと、
前記第３接続点と前記第４接続点との間に接続されている第２キャパシタとを含み、
前記第１スイッチング素子及び前記第２スイッチング素子の制御端子は前記第２クロック端子に接続されており、前記第３スイッチング素子の制御端子は前記第１クロック端子に接続されており、
前記第１スイッチング素子と前記第３スイッチング素子の接続点と、前記第３スイッチング素子と前記第２スイッチング素子の接続点は各々前記第１接続点と第２接続点に接続されており、前記第４スイッチング素子及び前記第５スイッチング素子の制御端子は前記第１クロック端子に共通に接続されており、前記第６スイッチング素子の制御端子は前記第１クロック端子に接続されており、前記第７スイッチング素子の制御端子は前記第３接続点に接続されており、
前記各放電部は、
前記第５接続点と前記ゲート電圧端子に接続されている第８スイッチング素子と、
前記第３接続点と前記ゲート電圧端子との間に接続されている第９スイッチング素子と、
前記第４接続点と前記ゲート電圧端子との間に接続されている第１０スイッチング素子と、
前記第２接続点と前記ゲート電圧との間に並列に接続されている第１１スイッチング素子及び第１２スイッチング素子とを含み、
前記第８及び第１２スイッチング素子の制御端子は前記リセット端子に接続されており、前記第９及び第１０スイッチング素子の制御端子は前記第２接続点に接続されており、前記第１１スイッチング素子の制御端子は前記第４接続点に接続されており、
前記各出力補助部は、
前記第１及び第２出力端に接続されている出力端子と、前記ゲート電圧端子に接続されている入力端子と、前記リセット端子に接続されている制御端子を有する第１３スイッチング素子とを含み、
前記各出力部は、
前記第２接続点と前記第１出力端との間に接続されている第１４スイッチング素子と、
前記第１クロック端子と第２出力端との間に接続されている第１５スイッチング素子とを含み、
前記第１４及び第１５スイッチング素子の制御端子は前記第５接続点に接続されており、
前記第２回路部の出力部は、
前記第１接続点と前記ゲート電圧との間に接続されており、前記リセット端子に制御端子が接続されている第１６スイッチング素子と、
前記第２接続点と前記ゲート電圧との間に接続されていて、前記リセット端子に制御端子が接続されている第１７スイッチング素子をさらに含む、
請求項１２に記載の表示装置。
【請求項１４】
前記トランジスタは前記第１クロック端子と第６接続点との間に接続されており、前記第１接続点に制御端子が接続されている、請求項１３に記載の表示装置。
【請求項１５】
前記トランジスタの前記制御端子と前記第６接続点との間に接続されており、前記電圧を充電する第３キャパシタをさらに含む、請求項１４に記載の表示装置。
【請求項１６】
前記第６接続点は前記第１及び前記第２回路部の前記第２接続点と実質的に同一である、請求項１５に記載の表示装置。
【請求項１７】
前記第１接続点は４Ｈの間に高電圧を維持する、請求項１６に記載の表示装置。
【請求項１８】
前記第５接続点は２Ｈの間に高電圧を維持する、請求項１７に記載の表示装置。
【請求項１９】
前記第１及び第２回路部は各々フレームリセット端子をさらに含み、
前記セット端子と前記ゲート電圧端子に接続されており、前記フレームリセット端子に制御端子が接続されている第１８スイッチング素子をさらに含む、
請求項１８に記載の表示装置。
【請求項２０】
前記充電された電圧は前記第１電圧と前記第２電圧の差に相当する、請求項１９に記載の表示装置。
【請求項２１】
前記第１電圧及び前記第２電圧は前記クロック信号のロー及びハイレベルと実質的に同一である、請求項２０に記載の表示装置。
【請求項２２】
前記第１乃至第１８スイッチング素子は非晶質シリコンからなる、請求項２１に記載の表示装置。
【請求項２３】
前記表示装置はスイッチング素子を各々含む複数の画素を含み、
前記ゲート駆動部は前記画素のスイッチング素子と同一な工程で形成される、
請求項２２に記載の表示装置。
【請求項２４】
前記第１ゲート線は、
第１接続部材と、
前記第１接続部材上に形成されている第１絶縁膜と、
前記第１絶縁膜上に形成されている第１導電体と、
前記第１絶縁膜と前記第１導電体上に形成されている第２絶縁膜と、
前記第１導電体と前記第１接続部材に接続されている第１接続補助部材とを含み、
前記第２ゲート線は、
前記第１接続部材と前記第１導電体との間に形成されている第２接続部材と、
前記第２接続部材上に形成されている前記第１絶縁膜と、
前記第１絶縁膜上に形成されている第２導電体と、
前記第１絶縁膜と前記第２導電体上に形成されている前記第２絶縁膜と、
前記第２導電体と前記第２接続部材に接続されている第２接続補助部材とを含む、
請求項２３に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関する。
【背景技術】
【０００２】
最近、重くて大きい陰極線管（ＣＲＴ）の代わりに、有機発光表示装置（ＯＬＥＤ）、プラズマ表示装置（ＰＤＰ）、液晶表示装置（ＬＣＤ）のような平板表示装置が活発に開発されている。
【０００３】
ＰＤＰは気体放電によって発生するプラズマを利用して文字や映像を表示する装置であり、ＯＬＥＤは特定の有機物または高分子の電界発光を利用して文字または映像を表示する。液晶表示装置は二つの表示板の間に入っている液晶層に電場を印加して、この電場の強さを調節して液晶層を通過する光の透過率を調節することによって所望の画像を得る。
【０００４】
このような平板表示装置の中で、例えば液晶表示装置と有機ＥＬ表示装置は、スイッチング素子を含む画素と表示信号線とが備えられた表示板、そして表示信号線のうちのゲート線にゲート信号を出力して画素のスイッチング素子を導通／遮断させるゲート駆動部、つまり、シフトレジスターを含む。
【０００５】
シフトレジスターは互いに接続されている複数のステージを含み、各ステージは複数のトランジスタを含む。
各ステージは入力部、出力部、放電部などを含み、前段及び後段ステージの出力に基づいて、複数のクロック信号のうちのいずれか一つに同期して出力を行う。
【０００６】
このようなステージの出力部は、ゲート線と前段及び後段ステージに各々接続されている複数のトランジスタを含む。この中でゲート出力を出すトランジスタはステージ全面積のうちの一つのトランジスタが約４０％を占める。このような出力トランジスタは、ゲート線へ出される出力及び前段ステージへ出される出力を確保するために、他のトランジスタに比べて相対的に大きく作られるためである。これは、ゲート駆動部を設計して集積する際のマージン（余裕）を不足させる場合がある。
【０００７】
特に、１４.１インチのＸＧＡ級の表示装置のように、上下に余裕が不足している場合には、ゲート駆動部を設計することが容易ではない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明が解決しようとする技術的課題は、設計マージンを確保し、また、出力特性を向上させることができる表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
このような技術的課題を構成するための本発明の一つの実施例による表示装置は、互いに接続されていて順次に第１乃至第４出力信号を各々生成する複数のステージを含むゲート駆動部を含み、各ステージは複数の第１入力信号（例えば、実施例の図４に示す回路における上半部の回路のＧｏｕｔ（２ｊ）、Ｖｏｆｆ、ＲＥＳＥＴ、ＣＬＫ１、ＣＬＫ２、Ｃｏｕｔ（２ｊ−２））のうちの一つに応答して電圧を充電し、電圧の充電によって入力クロック信号に基づいて第１及び第２出力信号を各々生成する第１駆動部と、複数の第２入力信号（例えば、実施例の図４に示す回路における下半部の回路のＣｏｕｔ（２ｊ）、ＣＬＫ１、ＣＬＫ２、ＲＥＳＥＴ、Ｖｏｆｆ、Ｃｏｕｔ（２ｊ＋２））のうちの一つに応答して電圧を充電し、電圧の充電によって入力クロック信号に基づいて第３及び第４出力信号を生成する第２駆動部と、第１入力信号のうちの残り信号に応答して第１駆動部に充電された電圧を放電する第１放電部と、第２入力信号のうちの残り信号に応答して第２駆動部に充電された電圧を放電する第２放電部とを含み、第１及び第２入力信号は各々走査開始信号または他のステージのうちのいずれか一つの出力信号であり、第１及び第２駆動部は充電された電圧によって入力クロック信号に基づいて出力を生成するトランジスタを共有する。（第１および第２駆動部は、例えば、図４の入力部（４２０）および出力部（４５０）であり、第１および第２放電部は、例えば、図４のプルダウン駆動部（４４０）である。）この時、各駆動部は入力信号のうちのいずれか一つに応答して複数の第１電圧を出力する入力部と、第１電圧のうちのいずれか一つによってトランジスタの出力に基づいて出力信号を生成して出す出力部を含んで成ることができ、さらに各放電部は他のステージのうちのいずれか一つの出力信号に応答してトランジスタに第２電圧を出力して、充電された電圧を放電させるのが好ましく、出力部は第２電圧が入力されればこれを出力信号として出力するのが好ましい。また、出力部は実質的に同一な構造を有する第１及び第２出力回路（４６０）を含むことができ、第１出力回路は第１及び第２出力信号を生成し、第２出力回路は第３及び第４出力信号を生成することができる。
【００１０】
この時、第１及び第２出力信号と第３及び第４出力信号は各々同時に出力され、第３及び第４出力信号は第１及び第２出力信号が生成されて所定時間後に出力されるのが好ましいが、特に所定時間は１Ｈであっても良い。
【００１１】
また、各ステージには第１及び第３出力信号を伝達する第１及び第２ゲート線が各々接続されており、奇数番目ステージに接続されている第２ゲート線は隣接した次のステージに接続されている第１ゲート線と交差できる。
【００１２】
この時、各ステージはセット端子、リセット端子、第１及び第２クロック端子、電圧端子、そして第１及び第２出力端を各々有する第１及び第２回路部（例えば、実施例の図４の回路のクロック端子ＣＫ１を中心にしての上半部と下半部）を含み、第１回路部と第２回路部は第１クロック端子を共有し、第１回路部と第２回路部は第１クロック端子に接続されている入力部及び出力部を各々含むことができ、第１及び第２回路部は入力信号のうちのいずれか一つによって第２電圧を出力部に伝達する出力補助部を各々さらに含むことができる。また、第１回路部と第２回路部は第１クロック端子に接続されている信号線が横に配置された場合に信号線を中心に実質的に鏡対称の構造を有するのが好ましい。
【００１３】
一方、各入力部は、セット端子とゲート電圧端子との間に接続されている第１乃至第３スイッチング素子（例えば、実施例の図４の回路の上半部（第１回路部）については、ＭＡ１、ＭＡ２、ＭＡ３）と、セット端子と第１接続点（Ｊ１）との間に接続されている第４スイッチング素子（ＭＡ５）と、第１接続点と第５接続点（Ｊ５）との間に接続されている第５スイッチング素子（ＭＡ６）と、第１クロック端子と第３接続点（Ｊ３）との間に接続されている第６スイッチング素子（ＭＡ８）と、第１クロック端子と第４接続点（Ｊ４）との間に接続されている第７スイッチング素子（ＭＡ９）と、第１クロック端子と第３接続点との間に接続されている第１キャパシタと、第３接続点（Ｊ３）と第４接続点との間に接続されている第２キャパシタとを含み、第１及び第２スイッチング素子の制御端子は第２クロック端子に接続されており、第３スイッチング素子の制御端子は第１クロック端子に接続されており、第１スイッチング素子と第３スイッチング素子の接続点と第３スイッチング素子と第２スイッチング素子の接続点は各々第１接続点と第２接続点（Ｊ２）に接続されており、第４及び第５スイッチング素子の制御端子は第１クロック端子に共通に接続されており、第６スイッチング素子の制御端子は第１クロック端子に接続されており、第７スイッチング素子の制御端子は第３接続点に接続されており、各放電部は、第５接続点とゲート電圧端子に接続されている第８スイッチング素子（ＭＡ７）と、第３接続点とゲート電圧端子との間に接続されている第９スイッチング素子（ＭＡ１０）と、第４接続点とゲート電圧端子との間に接続されている第１０スイッチング素子（ＭＡ１１）と、第２接続点とゲート電圧との間に並列に接続されている第１１及び第１２スイッチング素子（ＭＡ１２、ＭＡ１３）とを含み、第８及び第１２スイッチング素子の制御端子はリセット端子に接続されており、第９及び第１０スイッチング素子の制御端子は第２接続点に接続されており、第１１スイッチング素子の制御端子は第４接続点に接続されており、各出力補助部は第１及び第２出力端に接続されている出力端子と、ゲート電圧端子に接続されている入力端子と、リセット端子に接続されている制御端子を有する第１３スイッチング素子（ＭＡ１６）とを含み、各出力部は第２接続点と第１出力端との間に接続されている第１４スイッチング素子（ＭＡ１４）と、第１クロック端子と第２出力端との間に接続されている第１５スイッチング素子（ＭＡ１５）を含み、第１４及び第１５スイッチング素子の制御端子は第５接続点に接続されており、第２回路部の出力部は第１接続点とゲート電圧との間に接続されており、リセット端子に制御端子が接続されている第１６スイッチング素子（Ｔ２）と、第２接続点とゲート電圧との間に接続されており、リセット端子に制御端子が接続されている第１７スイッチング素子（Ｔ３）をさらに含むことができる。この時、トランジスタは第１クロック端子と第６接続点との間に接続されており、第１接続点に制御端子が接続されているのが好ましく、トランジスタの制御端子と第６接続点との間に接続されており、電圧を充電する第３キャパシタ（Ｃ１）をさらに含むのが好ましい。この時、第６接続点は第１及び第２回路部の第２接続点と実質的に同一であり得、第１接続点は４Ｈの間に高電圧を維持することができ、第５接続点は２Ｈの間に高電圧を維持することができる。
【００１４】
また、第１及び第２回路部は各々フレームリセット端子（ＦＲ１、ＦＲ２）をさらに含み、セット端子とゲート電圧端子に接続されており、フレームリセット端子に制御端子が接続されている第１８スイッチング素子（ＭＡ４、ＭＢ４）をさらに含むことができる。
【００１５】
この時、充電された電圧は第１電圧と第２電圧の差に相当し、第１電圧及び第２電圧はクロック信号のロー及びハイレベルと実質的に同一であるのが好ましい。
また、第１乃至第１８スイッチング素子は非晶質シリコンからなることができ、表示装置はスイッチング素子を各々含む複数の画素を含み、ゲート駆動部は画素のスイッチング素子と同一な工程で形成されるのが好ましい。
【００１６】
一方、第１ゲート線は、第１接続部材（１２１ａ）と、第１接続部材上に形成されている第１絶縁膜（１４０）と、第１絶縁膜上に形成されている第１導電体（７９ａ）と、第１絶縁膜と第１導電体上に形成されている第２絶縁膜（１４０ａ）と、第１導電体と第１接続部材に接続されている第１接続補助部材（８７）とを含み、第２ゲート線は第１接続部材と第１導電体との間に形成されている第２接続部材（１２１ｂ）と、第２接続部材上に形成されている第１絶縁膜（１４０）と、第１絶縁膜上に形成されている第２導電体（７９ｂ）と、第１絶縁膜と第２導電体上に形成されている第２絶縁膜（１８０）と、第２導電体と第２接続部材に接続されている第２接続補助部材（８３）とを含むことができる。
【発明の効果】
【００１７】
本発明によれば、２つのステージが一つのトランジスタを共有してトランジスタが占める面積を減らすことによって、高解像度の表示装置及び信頼性が向上した表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
添付した図面を参照して本発明の実施例について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。
図面では、多様な層及び領域を明確に表現するために厚さを拡大して示した。明細書全体にわたって類似の部分については同じ符号を付けた。層、膜、領域、板などの部分が他の部分の「上」にあるとする時、これは他の部分の「直上」にある場合だけではなく、その中間に他の部分が存在する場合も含む。ある部分が他の部分の「直上」にあるとする時には、中間に他の部分が存在しないことを意味する。
【００１９】
次に、本発明の実施例による表示装置について、添付した図面を参照して詳細に説明する。
図１は本発明の一つの実施例による表示装置のブロック図であり、図２は本発明の一つの実施例による液晶表示装置の一つの画素に対する等価回路図である。
【００２０】
図１に示したように、本発明の一つの実施例による表示装置は、表示板部３００と、これに接続されたゲート駆動部４００およびデータ駆動部５００と、データ駆動部５００に接続された階調電圧生成部８００と、これらを制御する信号制御部６００とを含む。
【００２１】
表示板部３００は、等価回路として見た時、複数の表示信号線Ｇ1−Ｇn、Ｄ1−Ｄmと、これらに接続されていてほぼ行列形態で配列された複数の画素Ｐｘとを含む。
表示信号線Ｇ1−Ｇn、Ｄ1−Ｄmはゲート信号（「走査信号」とも言う）を伝達する複数のゲート線Ｇ1−Ｇnと、データ信号を伝達するデータ線Ｄ1−Ｄmとを含む。ゲート線Ｇ1−Ｇnは行方向に互いに平行に延び、データ線Ｄ1−Ｄmは列方向に互いに平行に延びている。
【００２２】
各画素Ｐｘは、表示信号線Ｇ1−Ｇn、Ｄ1−Ｄmに接続されたスイッチング素子Ｑと、これに接続された画素回路とを含む。
スイッチング素子Ｑは三端子素子であって、その制御端子はゲート線Ｇ1−Ｇnに接続され、入力端子はデータ線Ｄ1−Ｄmに接続され、出力端子は画素回路に接続されている。また、スイッチング素子Ｑは薄膜トランジスタであるのが好ましく、特に非晶質シリコンを含むものが好ましい。
【００２３】
平板表示装置の代表格である液晶表示装置の場合、図２に示したように表示板部３００は、下部表示板１００と、上部表示板２００と、それらの間の液晶層３とを含み、表示信号線Ｇ1−Ｇn、Ｄ1−Ｄmとスイッチング素子Ｑとは、下部表示板１００に備えられている。液晶表示装置の画素回路は、スイッチング素子Ｑに並列に接続された液晶キャパシタＣLCと、ストレージキャパシタＣSTとを含む。ストレージキャパシタＣSTは必要に応じて省略することができる。
【００２４】
液晶キャパシタＣLCは、下部表示板１００の画素電極１９０と上部表示板２００の共通電極２７０とを二つの端子とし、二つの電極１９０、２７０の間の液晶層３は誘電体として機能する。画素電極１９０はスイッチング素子Ｑに接続され、共通電極２７０は上部表示板２００の全面に形成されており、共通電圧Ｖcomの印加を受ける。図２に示す構成とは異なる構成として、共通電極２７０が下部表示板１００に備えられる場合もあり、この時には二つの電極１９０、２７０が全て線形または棒形に作られる。
【００２５】
ストレージキャパシタＣSTは下部表示板１００に備えられた別個の信号線（図示せず）と画素電極１９０とが重なって構成され、この別個の信号線には共通電圧Ｖcomなどの決められた電圧が印加される。しかし、別の構成としては、ストレージキャパシタＣSTは、画素電極１９０が絶縁体を介して直上の前段ゲート線と重なって構成されることもできる。
【００２６】
色表示を実現するためには、各画素が色相を表示できるようにしなければならないが、これは画素電極１９０に対応する領域に三原色、例えば、赤色、緑色、または青色の色フィルター２３０を備えることによって可能である。図２では、色フィルター２３０は上部表示板２００に形成されているが、このような構成とは異なる構成として、下部表示板１００の画素電極１９０上または下に形成することもできる。
【００２７】
液晶表示装置の表示板部３００の二つの表示板１００、２００のうちの少なくとも一つの外側面には、光を偏光させる偏光子（図示せず）が付着されている。
再び図１を参照する。階調電圧生成部８００は、画素の輝度と関連する一対または二対の複数階調電圧を生成する。二対が生成される場合、二対のうちの一対は共通電圧Ｖcomに対して正の値を有し、他の一対は共通電圧Ｖcomに対して負の値を有する。
【００２８】
ゲート駆動部４００は、表示板部３００のゲート線Ｇ1−Ｇnに接続されてスイッチング素子Ｑを導通させることができるゲートオン電圧Ｖonと、スイッチング素子Ｑを遮断させることができるゲートオフ電圧Ｖoffとの組み合わせからなるゲート信号を、ゲート線Ｇ1−Ｇnに印加する。
【００２９】
データ駆動部５００は、表示板部３００のデータ線Ｄ1−Ｄmに接続されて、階調電圧生成部８００からの階調電圧を選択してデータ信号として画素に印加する。
信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などの動作を制御する。
【００３０】
以下では、このような表示装置の表示動作についてさらに詳細に説明する。
信号制御部６００は、外部のグラフィック制御機（図示せず）から、入力映像信号Ｒ、Ｇ、Ｂ、及びその表示を制御する入力制御信号、例えば、垂直同期信号Ｖsyncおよび水平同期信号Ｈsync、メインクロック信号ＭＣＬＫ、データイネーブル信号ＤＥなどの提供を受ける。信号制御部６００は、入力制御信号及び入力映像信号Ｒ、Ｇ、Ｂに基づいてゲート制御信号ＣＯＮＴ１及びデータ制御信号ＣＯＮＴ２などを生成し、映像信号Ｒ、Ｇ、Ｂを表示板部３００の動作条件に合わせて適切に処理した後、ゲート制御信号ＣＯＮＴ１をゲート駆動部４００に出力し、データ制御信号ＣＯＮＴ２と処理した映像信号ＤＡＴとはデータ駆動部５００に出力する。
【００３１】
ゲート制御信号ＣＯＮＴ１は、ゲートオン電圧Ｖonの出力開始を指示する走査開始信号ＳＴＶ、ゲートオン電圧Ｖonの出力時期を制御するゲートクロック信号ＣＰＶ、及びゲートオン電圧Ｖonの持続時間を限定する出力イネーブル信号ＯＥなどを含む（ＳＴＶが入力されるとステージの出力が始まり、各ステージは、ＣＰＶのハイ区間に同期して生成される）。
【００３２】
データ制御信号ＣＯＮＴ２は、映像データＤＡＴの入力開始を知らせる水平同期開始信号ＳＴＨと、データ線Ｄ1−Ｄmに映像データに対応するデータ電圧を印加することを命令するロード信号ＬＯＡＤと、データクロック信号ＨＣＬＫとを含む。図２に示した液晶表示装置などの場合、共通電圧Ｖcomに対するデータ電圧の極性（以下、「共通電圧に対するデータ電圧の極性」を略して「データ電圧の極性」と言う）を反転させる反転信号ＲＶＳも含むことができる。
【００３３】
データ駆動部５００は、信号制御部６００からのデータ制御信号ＣＯＮＴ２によって一つの行の画素に対応する映像データＤＡＴの入力を順次に受けて、階調電圧生成部８００からの階調電圧のうちの各映像データＤＡＴに対応する階調電圧を選択することによって、映像データＤＡＴを対応するデータ電圧に変換し、これをデータ線Ｄ1−Ｄmに印加する。
【００３４】
ゲート駆動部４００は、信号制御部６００からのゲート制御信号ＣＯＮＴ１によってゲートオン電圧Ｖonをゲート線Ｇ1−Ｇnに印加して、このゲート線Ｇ1−Ｇnに接続されたスイッチング素子Ｑを導通させる。データ線Ｄ1−Ｄmに供給されたデータ電圧は、導通したスイッチング素子Ｑを通じて対応する画素に印加される。
【００３５】
図２に示した液晶表示装置の場合、画素に印加されたデータ電圧と共通電圧Ｖcomとの差は液晶キャパシタＣLCの充電電圧、つまり、画素電圧として現れる。液晶分子は、画素電圧の大きさによってその配列を異ならせる。その結果、液晶層３を通過する光の偏光が変化し、かつ、このような偏光は表示板１００、２００に付着された偏光子によって更に変化させられるので、光の透過率が変化する。
【００３６】
１水平周期（または「１Ｈ」：水平同期信号Ｈsync、データイネーブル信号ＤＥ、ゲートクロック信号ＣＰＶの一周期）が終われば、データ駆動部５００とゲート駆動部４００とは次の行の画素に対して同じ動作を繰り返す。このような方式で、一つのフレームの間に全てのゲート線Ｇ1−Ｇnに対して順次にゲートオン電圧Ｖonを印加して、全ての画素にデータ電圧を印加する。図２に示した液晶表示装置などの場合、一つのフレームが終われば、次のフレームが始まって、各画素に印加されるデータ電圧の極性が直前フレームにおける極性と反対になるように、データ駆動部５００に印加される反転信号ＲＶＳの状態が制御される（「フレーム反転」）。また、一つのフレーム内でも反転信号ＲＶＳの特性によって一つのデータ線を通じて流れるデータ電圧の極性が変わったり（「コラム反転」）、一つの画素行に印加されるデータ電圧の極性も互いに異なるようにする（「ドット反転」）構成も可能である。
【００３７】
次に、本発明の実施例による表示装置のゲート駆動部について図３乃至図１０を参照してさらに詳細に説明する。
図３は本発明の一つの実施例によるゲート駆動部のブロック図である。図４は図３に示したゲート駆動部用シフトレジスターのｊ番目のステージの回路図の一例であり、図５は図３に示したゲート駆動部の信号波形図である。
【００３８】
図３に示したゲート駆動部４００はシフトレジスターにより構成され、一列に配列された複数のステージ４１０を含み、それぞれのステージがゲート線Ｇ1−Ｇnのうちの２つのゲート線に接続されており、フレームリセット信号ＲＥＳＥＴ、走査開始信号ＳＴＶ、複数のクロック信号ＣＬＫ１、ＣＬＫ２及びゲートオフ電圧Ｖoffが入力される。
【００３９】
各ステージ４１０には２つのゲート線が接続される。２つの隣接したステージ４１０は対をなし、上段の方のステージ（上段ステージ）は、連続する４つのゲート線のうちの１番目と３番目のゲート線に接続され、下段の方のステージ（下段ステージ）は、連続する４つのゲート線のうちの２番目と４番目のゲート線に接続される。即ち、２番目のゲート線と３番目のゲート線とは、交差したような状態でそれぞれのステージに接続される。例えば、図３に示したように、第１及び第２ステージＳＴ1、ＳＴ2に接続された４つのゲート線Ｇ1〜Ｇ4のうちの２つのゲート線Ｇ２、Ｇ３が交差している。また、ｊ番目（ｊは奇数）のステージＳＴjと（ｊ＋１）番目のステージＳＴj+1とに接続されているゲート線Ｇ2j-1〜Ｇ2j+2のうちの２つのゲート線Ｇ2j、Ｇ2j+1が交差している。
【００４０】
各ステージ４１０は、一対のセット端子Ｓ１、Ｓ２、一対のゲート電圧端子ＧＶ１、ＧＶ２、複数のクロック端子ＣＫ１、ＣＫ２、一対のリセット端子Ｒ１、Ｒ２、フレームリセット端子ＦＲ１、ＦＲ２、そして一対のゲート出力端子ＯＵＴ１１、ＯＵＴ２１、及びキャリー出力端子ＯＵＴ１２、ＯＵＴ２２を有している。
【００４１】
対をなす２つのステージのうちの上段ステージ、例えば、ｊ番目ステージＳＴjの第１セット端子Ｓ１には、前段ステージＳＴj-1（当該ステージ対の１つ前のステージ対のうちの下段ステージ）（図示せず）からのキャリー出力、つまり、前段キャリー出力Ｃout(２ｊ−２)が入力され、第１リセット端子Ｒ１には、後段ステージＳＴj+1（当該ステージ対のうちの下段ステージ）の第１のゲート出力（１対のステージに接続される４つの連続するゲート線のうちの２番目のゲート線への出力）、つまり、後段ゲート出力Ｇout(２ｊ)が入力される。また、第２セット端子Ｓ２には、当該ステージ対のうちの下段ステージＳＴj+1から後段キャリー出力Ｃout(２ｊ)が入力され、第２リセット端子Ｒ２には、後段ゲート出力Ｇout(２ｊ＋２)（１対のステージに接続される４つの連続するゲート線のうちの４番目のゲート線への出力）が入力される。このように、一対をなす二つのステージのうちの上段ステージのセット端子Ｓ１に入力されるキャリー出力は、このステージの前段ステージ（当該ステージ対の１つ前のステージ対のうちの下段ステージ）で生成され、Ｓ２に入力されるキャリー出力は、このステージの後段ステージ（当該ステージ対のうちの下段ステージ）で生成される。それに対して、対をなす２つのステージのうちの下段ステージの二つのセット端子Ｓ１、Ｓ２に入力されるキャリー出力は、前段ステージ（当該ステージ対のうちの上段ステージ）で生成される。これとは対照的に、一対をなす二つのステージのうちの上段ステージの二つのリセット端子Ｒ１、Ｒ２に入力されるゲート出力は後段ステージ（当該ステージ対のうちの下段ステージ）で生成され、下段ステージのリセット端子Ｒ１に入力されるゲート出力は前段ステージ（当該ステージ対のうちの上段ステージ）で生成され、Ｒ２に入力されるゲート出力は後段ステージ（当該ステージ対の１つ後のステージ対のうちの上段ステージ）で生成される。
【００４２】
例えば、図３に示したように一対をなすｊ（ｊは奇数であり、以下でも同じ）番目ステージＳＴjと、これに隣接した（ｊ＋１）番目ステージＳＴj+1において、ｊ番目ステージＳＴjのセット端子Ｓ１には、これに隣接した（ｊ−１）番目ステージＳＴj-1からのキャリー出力Ｃout(２ｊ−２)が入力さ、Ｓ２には、これに隣接した（ｊ＋１）番目ステージＳＴj+1からのキャリー出力Ｃout(２ｊ)が入力される。また、一対をなす二つのステージのうちの下段ステージ、つまり、（ｊ＋１）番目ステージＳＴj+1のセット端子Ｓ１には前段ステージ、つまりｊ番目ステージＳＴjからのキャリー出力Ｃout(２ｊ−１）が入力され、Ｓ２にはｊ番目ステージＳＴjからのキャリー出力Ｃout(２ｊ＋１）が入力される。これとは対照的に、ｊ番目ステージＳＴjのリセット端子Ｒ１には後段ステージ、つまり、（ｊ＋１）番目ステージＳＴj+1からのゲート出力Ｇout(２ｊ)が入力され、、Ｒ２には（ｊ＋１）番目ステージＳＴj+1からのゲート出力Ｇout(２ｊ＋２)が入力され、（ｊ＋１）番目ステージＳＴj+1のリセット端子Ｒ１にはｊ番目ステージＳＴjからのゲート出力Ｇout(２ｊ＋１）が入力され、Ｒ２には（ｊ＋２）番目ステージＳＴj+2（図示せず）からのゲート出力Ｇout(２ｊ＋３）が入力される。
【００４３】
ｊ番目ステージＳＴjのクロック端子ＣＫ１、ＣＫ２にはクロック信号ＣＬＫ１、ＣＬＫ２が各々入力され、ゲート電圧端子ＧＶ１、ＧＶ２にはゲートオフ電圧Ｖoffが入力される。ゲート出力端子ＯＵＴ１１はゲート出力Ｇout(２ｊ−１）を出力し、ＯＵＴ２１はゲート出力Ｇout(２ｊ＋１)を出力し、キャリー出力端子ＯＵＴ１２はキャリー出力Ｃout(２ｊ−１）を出力し、ＯＵＴ２２はキャリー出力ＣoutＣout(２ｊ＋１)を出力する。
【００４４】
但し、シフトレジスター４００の第１ステージのセット端子Ｓ１には、前段キャリー出力の代わりに走査開始信号ＳＴＶが入力される。また、ｊ番目ステージＳＴjのクロック端子ＣＫ１にクロック信号ＣＬＫ１が入力され、クロック端子ＣＫ２にクロック信号ＣＬＫ２が入力される場合、このｊ番目ステージＳＴjに隣接した（ｊ−１）番目ステージＳＴj-1及び（ｊ＋１）番目ステージＳＴj+1のクロック端子ＣＫ１にはクロック信号ＣＬＫ２が入力され、クロック端子ＣＫ２にはクロック信号ＣＬＫ１が入力される。
【００４５】
各クロック信号ＣＬＫ１、ＣＬＫ２は画素のスイッチング素子Ｑが駆動できるように電圧レベルがハイである場合はゲートオン電圧Ｖonと同じであって、ローである場合にはゲートオフ電圧Ｖoffと同じであるのが好ましい。図５に示したように各クロック信号ＣＬＫ１、ＣＬＫ２はデューティ比が５０％であり、二つのクロック信号ＣＬＫ１、ＣＬＫ２の位相差は１８０゜である。
【００４６】
図４を参考にすれば、本発明の一つの実施例によるゲート駆動部４００の各ステージ、例えば、ｊ番目ステージは、図４に示したように、クロック端子ＣＫ１に接続されたクロック端子線を中心に上下がほぼ対称であり、入力部４２０ａ、４２０ｂ、プルアップ駆動部４３０ａ、４３０ｂ、プルダウン駆動部４４０ａ、４４０ｂ、出力部４５０、及び出力補助部４６０ａ、４６０ｂを含む。これらの部分は少なくとも一つのＮＭＯＳトランジスタＭＡ１−ＭＡ１６、ＭＢ１−ＭＢ１６、Ｔ１−Ｔ３を含み、プルアップ駆動部４３０ａ、４３０ｂと出力部４５０は、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ２’、Ｃ３’をさらに含む。なお、別の構成として、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを使用することもできる。また、キャパシタＣ１、Ｃ２Ｃ３、Ｃ２’、Ｃ３’は実際には、製造工程の時に形成されるゲートとドレイン/ソース間の寄生容量であり得る。
【００４７】
入力部４２０ａは、セット端子Ｓ１とゲート電圧端子ＧＶ１との間に順次に直列に接続されている三つのトランジスタＭＡ１、ＭＡ３、ＭＡ２を含む。入力部４２０ｂは、セット端子Ｓ２とゲート電圧端子ＧＶ２との間に順次に直列に接続されている三つのトランジスタＭＢ１、ＭＢ３、ＭＢ２を含む。トランジスタＭＡ１、ＭＡ２、ＭＢ１、ＭＢ２のゲートはクロック端子ＣＫ２に接続されており、トランジスタＭＡ３、ＭＢ３のゲートはクロック端子ＣＫ１に接続されている。トランジスタＭＡ１とトランジスタＭＡ３との間の接続点と、トランジスタＭＢ１とトランジスタＭＢ３との間の接続点は、接続点Ｊ１に共通に接続されている。トランジスタＭＡ３とトランジスタＭＡ２との間の接続点は接続点Ｊ２に接続され、トランジスタＭＢ３とトランジスタＭＢ２との間の接続点は接続点Ｊ２’に接続されている。
【００４８】
プルアップ駆動部４３０ａは、セット端子Ｓ１と接続点Ｊ５との間に接続されている一対のトランジスタＭＡ５、ＭＡ６と、クロック端子ＣＫ１と接続点Ｊ３との間に接続されているトランジスタＭＡ８と、クロック端子ＣＫ１と接続点Ｊ４との間に接続されているトランジスタＭＡ９とを含む。一対のトランジスタＭＡ５、ＭＡ６のゲートはセット端子Ｓ１に共通に接続されていて、二つのトランジスタＭＡ５、ＭＡ６の接続点は接続点Ｊ１に接続されている。トランジスタＭＡ８のゲートとドレインはクロック端子ＣＫ１に共通に接続されていて、ソースは接続点Ｊ３に接続されている。トランジスタＭＡ９のゲートは接続点Ｊ３に接続されると同時に、キャパシタＣ２を通じてクロック端子ＣＫ１に接続されており、ドレインはクロック端子ＣＫ１に接続され、ソースは接続点Ｊ４に接続されている。接続点Ｊ３と接続点Ｊ４との間にはキャパシタＣ３が接続されている。
【００４９】
プルアップ駆動部４３０ｂの構造もプルアップ駆動部４３０ａと類似している。つまり、セット端子Ｓ２と接続点Ｊ５’との間に接続されている一対のトランジスタＭＢ５、ＭＢ６と、クロック端子ＣＫ１と接続点Ｊ３’との間に接続されているトランジスタＭＢ８と、クロック端子ＣＫ１と接続点Ｊ４’との間に接続されているトランジスタＭＢ９とを含む。一対のトランジスタＭＢ５、ＭＢ６のゲートはセット端子Ｓ２に共通に接続されていて、二つのトランジスタＭＢ５、ＭＢ６の接続点もまた接続点Ｊ１に接続されている。トランジスタＭＢ８のゲートとドレインはクロック端子ＣＫ１に共通に接続されていて、ソースは接続点Ｊ３’に接続されている。トランジスタＭＢ９のゲートは接続点Ｊ３’に接続されると同時にキャパシタＣ２’を通じてクロック端子ＣＫ１に接続されており、ドレインはクロック端子ＣＫ１に接続され、ソースは接続点Ｊ４’に接続されている。接続点Ｊ３’と接続点Ｊ４’との間にはキャパシタＣ３’が接続されている。
【００５０】
プルダウン駆動部４４０ａは、ソースを通じてゲートオフ電圧Ｖoffの入力を受けてドレインを通じて接続点Ｊ２−Ｊ５に出力を行う複数のトランジスタＭＡ４、ＭＡ７、ＭＡ１０、ＭＡ１１、ＭＡ１２、ＭＡ１３、ＭＡ１６を含む。プルダウン駆動部４４０ｂは、ソースを通じてゲートオフ電圧Ｖoffの入力を受けてドレインを通じて接続点Ｊ２'−Ｊ５'に出力を行う複数のトランジスタＭＢ４、ＭＢ７、ＭＢ１０、ＭＢ１１、ＭＢ１２、ＭＢ１３、ＭＢ１６を含む。プルダウン駆動部４４０ｂは二つのトランジスタＴ２、Ｔ３をさらに含む。トランジスタＭＡ４、ＭＢ４のゲートはそれぞれフレームリセット端子ＦＲ１、ＦＲ２に接続され、ドレインはそれぞれセット端子Ｓ１、Ｓ２に接続されており、トランジスタＭＡ７、ＭＢ７のゲートはそれぞれリセット端子Ｒ１、Ｒ２に接続され、ドレインはそれぞれ接続点Ｊ５、Ｊ５’に接続されている。トランジスタＭＡ１０、ＭＡ１１のゲートは接続点Ｊ２に共通に接続され、ドレインはそれぞれ接続点Ｊ３、Ｊ４に接続されている。トランジスタＭＢ１０、ＭＢ１１のゲートは接続点Ｊ２’に共通に接続されており、ドレインはそれぞれ接続点Ｊ３’、Ｊ４’に接続されている。トランジスタＭＡ１２、ＭＢ１２のゲートはそれぞれ接続点Ｊ４、Ｊ４’に接続され、トランジスタＭＡ１３、ＭＢ１３のゲートはそれぞれリセット端子Ｒ１、Ｒ２に接続されており、トランジスタＭＡ１２、ＭＡ１３と、ＭＢ１２、ＭＢ１３とのドレインはそれぞれ接続点Ｊ２、Ｊ２’に各々接続されている。トランジスタＭＡ１６のゲートはリセット端子Ｒ１に接続されており、ドレインは出力端ＯＵＴ１１、ＯＵＴ１２に直列に接続され、ＭＢ１６のゲートはリセット端子Ｒ２に接続されており、ドレインは出力端ＯＵＴ２１、ＯＵＴ２２に直列に接続されている。また、二つのトランジスタＴ２、Ｔ３のゲートはリセット端子Ｒ２に接続されており、トランジスタＴ２のドレインは接続点Ｊ１に、トランジスタＴ３のドレインは接続点Ｊ２’に接続されている。ここで、接続点Ｊ２と接続点Ｊ２’とは互いに接続されているが、説明の便宜のために別個の図面符号を付けている。
【００５１】
出力部４５０は、ドレインがクロック端子ＣＫ１に接続され、ソースが接続点Ｊ２、Ｊ２’に接続され、ゲートが接続点Ｊ１に接続されているトランジスタＴ１と、トランジスタＴ１のゲートとソースとの間に接続されているキャパシタＣ１とを含む。
【００５２】
出力補助部４６０ａは、接続点Ｊ２、Ｊ２’と出力端ＯＵＴ１１との間に接続されているトランジスタＭＡ１４と、クロック端子ＣＫ１と出力端ＯＵＴ１２との間に接続されているトランジスタＭＡ１５とを含む。出力補助部４６０ｂは、接続点Ｊ２、Ｊ２’と出力端ＯＵＴ２１との間に接続されているトランジスタＭＢ１４と、クロック端子ＣＫ１と出力端ＯＵＴ２２との間に接続されているトランジスタＭＢ１５とを含む。トランジスタＭＡ１４、ＭＡ１５のゲートは接続点Ｊ５接続されており、トランジスタＭＢ１４、ＭＢ１５のゲートは接続点Ｊ５’に接続されている。トランジスタＭＡ１４、ＭＢ１４のドレインは接続点Ｊ２、Ｊ２’に各々接続されている。
【００５３】
以下では、このようなステージの動作について説明する。
説明の便宜のためにクロック信号ＣＬＫ１、ＣＬＫ２のハイレベルに相当する電圧を高電圧と言い、クロック信号ＣＬＫ１、ＣＬＫ２のローレベルに相当する電圧の大きさはゲートオフ電圧Ｖoffと同じであり、これを低電圧と言う。
【００５４】
一方、図５にはクロック信号ＣＬＫ１、ＣＬＫ２、ゲート出力及びキャリー出力、そして接続点Ｊ１、Ｊ５、Ｊ５’の電圧を示した。
まず、クロック信号ＣＬＫ２及び前段キャリー出力Ｃout(２ｊ−２)がハイになれば、トランジスタＭＡ１、ＭＡ２とトランジスタＭＡ５、ＭＡ６が導通する。その後、二つのトランジスタＭＡ５、ＭＡ６は高電圧を接続点Ｊ１及び接続点Ｊ５に各々印加し、トランジスタＭＡ２は低電圧を接続点Ｊ２に印加する。これによって、トランジスタＴ１とトランジスタＭＡ１４、ＭＡ１５が導通して接続点Ｊ２の電圧とクロック信号ＣＬＫ１が出力端ＯＵＴ１１、ＯＵＴ１２に出力されるが、この時、接続点Ｊ２の電圧とクロック信号ＣＬＫ１が全て低電圧であるので、出力電圧Ｇout(２ｊ−１）、Ｃout(２ｊ−１）は低電圧となる。これと同時に、キャパシタＣ１は高電圧と低電圧の差に相当する大きさの電圧を充電する。
【００５５】
この時、クロック信号ＣＬＫ１及び後段ゲート出力Ｇout(２ｊ)、Ｇout(２ｊ＋２)はローで、接続点Ｊ２もまたローであるので、これにゲートが接続されているトランジスタＭＡ３−ＭＡ１３、ＭＢ３−ＭＢ１３、Ｔ２、Ｔ３は全てオフの状態である。
【００５６】
次に、クロック信号ＣＬＫ２がローになれば、トランジスタＭＡ１、ＭＡ２、ＭＢ１、ＭＢ２が遮断され、これと同時にクロック信号ＣＬＫ１がハイになればトランジスタＴ１の出力電圧及び接続点Ｊ２の電圧が高電圧になる。この時、トランジスタＭＡ３、ＭＢ３のゲートには高電圧が印加されるが、接続点Ｊ２、Ｊ２’に接続されているソースの電位がまた同一な高電圧であるので、ゲートとソースの間の電位差が０になってトランジスタＭＡ３、ＭＢ３は遮断状態を維持する。したがって、接続点Ｊ１は浮遊状態になり、その結果キャパシタＣ１によって高電圧の分だけ電位がさらに上昇する。
【００５７】
一方、クロック信号ＣＬＫ１及び接続点Ｊ２、Ｊ２’の電位が高電圧であるので、トランジスタＭＡ８、ＭＡ１０、ＭＡ１１、ＭＢ８、ＭＢ１０、ＭＢ１１が導通する。この状態でトランジスタＭＡ８とトランジスタＭＡ１０、そしてトランジスタＭＢ８とトランジスタＭＢ１０が高電圧と低電圧との間で直列に接続され、その結果、接続点Ｊ３の電位は二つのトランジスタＭＡ８、ＭＡ１０の導通時の抵抗値によって分圧された電圧値を有し、接続点Ｊ３’の電位も二つのトランジスタＭＢ８、ＭＢ１０導通時の抵抗値によって分圧された電圧値を有する。しかし、トランジスタＭＡ１０、ＭＢ１０導通時の抵抗値がトランジスタＭＡ８、ＭＢ８導通時の抵抗値に比べて非常に大きく、例えば約１０，０００倍程度に設定されているとすれば、接続点Ｊ３、Ｊ３’の電位は高電圧とほとんど同じである。したがって、トランジスタＭＡ９、ＭＢ９が導通してトランジスタＭＡ１１、ＭＢ１１と直列に接続され、その結果、接続点Ｊ４の電位は二つのトランジスタＭＡ９、ＭＡ１１の導通時の抵抗値によって分圧された電圧値を有し、接続点Ｊ４’の電位も二つのトランジスタＭＢ９、ＭＢ１１の導通時の抵抗値によって分圧された電圧値を有する。この時、二つのトランジスタＭＡ９及びＭＡ１１、ＭＢ９及びＭＢ１１の抵抗値がほとんど同じに設定されていれば、接続点Ｊ４、Ｊ４’の電位は高電圧と低電圧の中間値を有して、これによってトランジスタＭＡ１２、ＭＢ１２は遮断状態を維持する。この時、後段ゲート出力Ｇout(２ｊ)が依然としてローであるので、トランジスタＭＡ７もまた遮断状態を維持する。したがって、接続点Ｊ５は依然として高電圧を維持し、出力端ＯＵＴ１１、ＯＵＴ１２は接続点Ｊ２に接続されて高電圧を出力する。
【００５８】
一方、キャパシタＣ２とキャパシタＣ３は両端の電位差に相当する電圧を各々充電するが、接続点Ｊ３の電圧が接続点Ｊ６の電圧より低い。
次に、後段ゲート出力Ｇout(２ｊ)及びクロック信号ＣＬＫ２がハイになってクロック信号ＣＬＫ１がローになれば、トランジスタＭＡ７、ＭＡ１３が導通して接続点Ｊ５、Ｊ２に低電圧を各々印加する。その後、二つのトランジスタＭＡ１４、ＭＡ１５が遮断される一方、トランジスタＭＡ１６が導通されるので、出力端ＯＵＴ１１、ＯＵＴ１２はゲートオフ電圧Ｖoffに接続されて低電圧を出力する。
【００５９】
一方、トランジスタＭＡ８、ＭＡ１０が遮断されて接続点Ｊ３は浮遊状態となる。また、接続点Ｊ６の電圧が接続点Ｊ４の電圧より低くなるが、キャパシタＣ２によって接続点Ｊ３の電圧が接続点Ｊ６の電圧より低い状態を維持するので、トランジスタＭＡ９は遮断される。これと同時に、トランジスタＭＡ１１も遮断状態になって接続点Ｊ４の電圧もそれだけ低くなり、トランジスタＭ１２もまた遮断状態を維持する。また、トランジスタＭＡ３は、ゲートがクロック信号ＣＬＫ１の低電圧に接続され、接続点Ｊ２の電圧もローであるので、遮断状態を維持し、接続点Ｊ１の電圧はハイであるのでトランジスタＴ１は導通状態を維持する。
【００６０】
次に、クロック信号ＣＬＫ１がハイになれば、トランジスタＭＡ８、ＭＡ１０が導通され、接続点Ｊ４の電圧が上昇してトランジスタＭＡ１２を導通させて、低電圧を接続点Ｊ２に伝達する。つまり、後段ゲート出力Ｇout(２ｊ)の出力がローであっても、接続点Ｊ２の電圧を低電圧にする。
【００６１】
一方、ゲート出力Ｇout(２ｊ)がハイになると同時に、キャリー出力Ｃout(２ｊ)がハイになり、入力部４２０ｂ、プルアップ駆動部４３０ｂ、プルダウン駆動部４４０ｂは、前述した入力部４２０ａ、プルアップ駆動部４３０ａ及びプルダウン駆動部４４０ａと同様の動作を繰り返す。したがって、これらの動作についての詳細な説明は省略する。
【００６２】
ただし、接続点Ｊ１の電圧は前述したように高電圧とキャパシタＣ１の電圧を足した電圧を維持している。この時、ゲート出力Ｇout(２ｊ)がハイになれば接続点Ｊ１の電圧は再び高電圧になり、次いでクロック信号ＣＬＫ１がハイになる時、高電圧とキャパシタＣ１の電圧を足した電圧に変わる。図５では、接続点Ｊ１の電圧が一定であると示したが、実際にはキャリー出力Ｃout(２ｊ−１）とキャリー出力Ｃout(２ｊ＋１）を生成する時、電位が上昇する。また、接続点Ｊ５’はキャリー出力Ｃout(２ｊ)がハイになる時に高電圧になり、キャリー出力Ｃout(２ｊ)がローになる時に浮遊状態になって直前の電圧を維持する。
【００６３】
ゲート出力Ｇout(２ｊ＋２)がハイになれば、二つの接続点Ｊ１、Ｊ５’の電圧はトランジスタＴ１とトランジスタＭＢ７によって低電圧に変わる。したがって、接続点Ｊ１は４Ｈの間だけ高電圧を維持し、接続点Ｊ５、Ｊ５’は２Ｈの間だけ高電圧を維持する。
【００６４】
一方、トランジスタＭＡ３、ＭＢ３のゲートがクロック信号ＣＬＫ１の高電圧に接続され、接続点Ｊ２の電圧が低電圧である時、導通して接続点Ｊ２、Ｊ２’の低電圧を接続点Ｊ１に伝達する。しかし、トランジスタＴ１のドレインにはクロック端子ＣＫ１が接続されていてクロック信号ＣＬＫ１の入力を受け続ける。トランジスタＴ１は他のトランジスタに比べて相対的に大きく作るが、そのためにゲート・ドレイン間の寄生容量が相対的に大きい。その結果、ドレイン電圧がゲート電圧に影響を与えてクロック信号ＣＬＫ１がハイになる時、トランジスタＭＢ１０が導通することもできる。したがって、接続点Ｊ２、Ｊ２’の低電圧を接続点Ｊ１に伝達することによって、トランジスタＴ１のゲート電圧を低電圧に維持してトランジスタＴ１が導通することを防止する。
【００６５】
次に、ｎ／２個のステージが動作を終えた後、ｎ／２番目ステージの次のダミーステージで生成されるリセット信号ＲＥＳＥＴが全てのステージのフレームリセット端子ＦＲ１、ＦＲ２に入力されて、セット端子Ｓ１、Ｓ２を低電圧に設定する。
【００６６】
その後、前段キャリー出力Ｃout(２ｊ−２)がハイになるまで接続点Ｊ１の電圧は低電圧を維持し、接続点Ｊ２、Ｊ２’の電圧はクロック信号ＣＬＫ１がハイでクロック信号ＣＬＫ２がローである時にはトランジスタＭＡ１２、ＭＢ１２を通じて低電圧になり、その反対の場合（即ち、ＣＬＫ１がローでＣＬＫ２がハイである時）にはトランジスタＭＡ２、ＭＢ２を通じて低電圧を維持する。
【００６７】
このような方式で、ステージ４１０は、キャリー信号Ｃout(２ｊ−２)、Ｃout(２ｊ)及びゲート信号Ｇout(２ｊ)、Ｇout(２ｊ＋２)に基づいて、クロック信号ＣＬＫ１、ＣＬＫ２に同期して、キャリー信号Ｃout(２ｊ−１）、Ｃout(２ｊ＋１）及びゲート信号Ｇout(２ｊ−１）、Ｇout(２ｊ＋１）を生成する。
【００６８】
図４に示した実施例では、一つのステージに二つのゲート線を接続した構成について説明したが、場合によってはそれ以上のゲート線を接続することもでき、これについて図６Ａ及び図６Ｂを参照して説明する。
【００６９】
図６Ａは図４に示した回路図の一部であって、セット端子Ｓ１、Ｓ２、クロック端子ＣＫ１、ゲート出力端ＯＵＴ１１、ＯＵＴ２１及び、これらに接続されている一部のトランジスタＭＡ５、ＭＡ６、ＭＡ１４、Ｔ１、ＭＢ５、ＭＢ６、ＭＢ１４を示している。
【００７０】
前述のように、セット端子Ｓ１に入力されるキャリー信号がハイになれば、接続点Ｊ１及び接続点Ｊ５は高電圧になってトランジスタＴ１、ＭＡ１４を導通させ、クロック信号ＣＬＫ１がハイである場合には高電圧を出力する。また、セット端子Ｓ２に入力されるキャリー信号がハイになる場合には、接続点Ｊ１及び接続点Ｊ５’が高電圧になってトランジスタＴ１、ＭＢ１４を導通させ、やはりクロック信号ＣＬＫ１がハイである場合には高電圧を出力する。その結果、接続点Ｊ１は４Ｈの間、接続点Ｊ５及び接続点Ｊ５’は２Ｈの間、高電圧を維持する。
【００７１】
この時、図６ＡのＡ領域で表示された構造を繰り返して適用すれば、図６Ｂに示したように一つの出力端をさらに追加することができる。その結果、接続点Ｊ１は６Ｈの間、高電圧を維持し、接続点Ｊ５、Ｊ５’、Ｊ５”は各々２Ｈの間、高電圧を維持して出力を行う。このような構造を繰り返して適用すれば、一つのステージに所望の数のゲート線を接続でき、全ステージ面積のうちの最も大きな面積を占めるトランジスタＴ１の数を減らすことができるので、ステージの面積を減らすことができる。したがって、既存の構造に比べて、トランジスタＴ１をさらに大きく作ることができて出力性能を向上させるなど、駆動に関するマージンを確保するのにも大きく寄与する。
【００７２】
以下では本発明の実施例による表示装置の構造について詳細に説明する。
図７は本発明の一つの実施例による表示装置用薄膜トランジスタ表示板の配置図であり、図８は図７に示した薄膜トランジスタ表示板をVIII−VIII’線に沿って切断した断面図である。図９は図３に示したゲート線の配置図であり、図１０は図９に示したゲート線をＸ−Ｘ’線に沿って切断した断面図である。
【００７３】
絶縁基板１１０上に複数のゲート線１２１ａ、１２１ｂが形成されている。
ゲート線１２１ａ、１２１ｂはゲート信号を伝達するものであり、主に横方向にゲート駆動部４００側に延びている。各ゲート線１２１ａ、１２１ｂの一部は複数のゲート電極１２４を構成し、別の一部は下方向に突出して複数の突出部１２７を構成する。また、ゲート線１２１ａ、１２１ｂのうちの一部は、ゲート駆動部４００と隣接した部分で斜線方向に折れ曲がって互いに交差しており、一部は交差せず直線的に延びている。
【００７４】
ゲート線１２１ａ、１２１ｂは、比抵抗の低い銀や銀合金などの銀系の金属、アルミニウムやアルミニウム合金などのアルミニウム系の金属、銅や銅合金などの銅系の金属などからなる導電膜を含んで成り、このような導電膜に加えて、他の物質、特にＩＴＯまたはＩＺＯとの物理的、化学的、電気的接触特性の良いクロム、チタニウム、タンタル、モリブデン、及びこれらの合金（例：モリブデン−タングステン合金）などからなる他の導電膜を含む多層膜構造を有することもできる。２つの膜がある場合における下部膜と上部膜との組合わせの例としては、クロム／アルミニウム−ネオジム合金がある。
【００７５】
ゲート線１２１ａ、１２１ｂの側面は基板１１０の表面に対して傾斜をもっており、傾斜角は約３０〜８０゜の範囲である。
ゲート線１２１ａ、１２１ｂ上には窒化シリコンなどからなるゲート絶縁膜１４０が形成されている。
【００７６】
ゲート絶縁膜１４０上部には、水素化非晶質シリコン（非晶質シリコンは略してa-Siとも言う）などからなる複数の線形半導体１５１が形成されている。線形半導体１５１は主に縦方向に延びており、この線形半導体１５１から複数の突出部１５４がゲート電極１２４に向かって延びて出ており、ゲート線１２１と重なる地点の付近で幅が広くなって、ゲート線１２１の広い面積を覆っている。
【００７７】
半導体１５１の上部には、シリサイドまたはｎ型不純物が高濃度でドーピングされているｎ＋水素化非晶質シリコンなどの物質で作られた複数の線形及び島形抵抗性接触部材１６１、１６５が形成されている。線形接触部材１６１は複数の突出部１６３を有しており、この突出部１６３と島形接触部材１６５とは対をなして半導体１５１の突出部１５４上に位置する。
【００７８】
半導体１５１と抵抗性接触部材１６１、１６５の側面も傾斜をもっており、傾斜角は３０〜８０゜である。
抵抗性接触部材１６１上には複数のデータ線１７１が形成され、抵抗性接触部材１６５上には複数の出力電極１７５が形成され、ゲート絶縁膜１４０上には複数のストレージキャパシタ用導電体１７７が形成され、出力信号線７９ａ、７９ｂが形成されている。
【００７９】
データ線１７１は主に縦方向に延びてゲート線１２１と交差するものであり、データ電圧を伝達する。各データ線１７１から出力電極１７５に向かって延びた複数の枝部が、入力電極１７３を構成する。一対の入力電極１７３と出力電極１７５とは互いに分離されていて、ゲート電極１２４を中心として互いに対向して位置する。
【００８０】
出力信号線７９ａ、７９ｂは、ゲート駆動部４００の出力トランジスタＭＡ１４、ＭＢ１４から各々延びて出ており、そのうちの一つの出力信号線７９ａは所定の長さだけ一定方向（図９の例では、表示板部上のゲート線と平行な方向）に延び、途中に斜線方向に曲がる。
【００８１】
ゲート電極１２４、入力電極１７３、及び出力電極１７５は、半導体１５１の突出部１５４と共に、画素の薄膜トランジスタ（ＴＦＴ）を構成し、薄膜トランジスタのチャンネルは、各々、突出部１５４上の入力電極１７３と出力電極１７５との間に形成される。
【００８２】
ストレージキャパシタ用導電体１７７は、ゲート線１２１の拡張部１２７と重なっている。
データ線１７１、出力電極１７５、出力信号線７９ａ、７９ｂ、そしてストレージキャパシタ用導電体１７７もまた、比抵抗の低い銀や銀合金などの銀系金属、アルミニウムやアルミニウム合金などのアルミニウム系金属などからなる導電膜を含み、このような導電膜に加えて、他の物質、特にＩＴＯまたはＩＺＯとの物理的、化学的、電気的接触特性の良いクロム、チタニウム、タンタル、モリブデン、及びこれらの合金（例：モリブデン−タングステン合金）などからなる他の導電膜を含む層膜構造を有することもできる。下部膜と上部膜との組合わせの例としては、クロム/アルミニウム−ネオジム合金がある。
【００８３】
データ線１７１、出力電極１７５、出力信号線７９ａ、７９ｂ、そしてストレージキャパシタ用導電体１７７の側面もまた縁部が傾斜しており、傾斜角は基板１１０の表面に対して約３０〜８０゜の範囲である。
【００８４】
抵抗性接触部材１６１、１６５は、その下部の半導体１５１、１５４とその上部のデータ線１７１及び出力電極１７５の間に存在し、接触抵抗を下げる役割を果たす。なお、抵抗性接触部材（１６３）は、半導体１５４と入力電極１７３との間にも存在する。
【００８５】
データ線１７１と出力電極１７５、出力信号線７９ａ、７９ｂと、ストレージキャパシタ用導電体１７７と、露出された半導体１５１部分との上には、平坦化特性が優れていて感光性を有する有機物質、プラズマ化学気相蒸着（ＰＥＣＶＤ）で形成されるa-Si:C:O、a-Si:O:Fなどのような誘電率４.０以下の低誘電率の絶縁物質、または無機物質である窒化シリコンなどからなる保護膜１８０が形成されている。これとは別の構成として、保護膜１８０を、有機物と窒化シリコンの二重層から構成することもできる。
【００８６】
保護膜１８０には、データ線１７１の端部１７９と、出力電極１７５と、ストレージキャパシタ用導電体１７７と、出力信号線７９ａ、７９ｂの端部とを各々露出する複数の接触孔１８２、１８５、１８７、１８８、１８３が形成され、ゲート絶縁膜１４０と共にゲート線１２１ａ、１２１ｂの端部を各々露出する接触孔１８９、１８４が形成される。即ち、接触孔１８９、１８４の部分では、ゲート線１２１ａ、１２１ｂの端部だけではなく、ゲート絶縁膜１４０も露出する。
【００８７】
保護膜１８０上にはＩＴＯまたはＩＺＯからなる複数の画素電極１９０と、複数の接触補助部材８２と、接続補助部材８３、８７とが形成される。
画素電極１９０は、接触孔１８５を通じて出力電極１７５と物理的・電気的に接続され、接触孔１８７を通じてストレージキャパシタ用導電体１７７と物理的・電気的に接続されて、出力電極１７５からデータ電圧の印加を受けて、導電体１７７にデータ電圧を伝達する。
【００８８】
図２を再び参照すれば、データ電圧が印加された画素電極１９０は、共通電圧の印加を受ける表示板２００の共通電極２７０と共に電場を生成することによって、二つの電極１９０、２７０の間の液晶層３の液晶分子を再配列する。
【００８９】
また、前述したように画素電極１９０と共通電極２７０とはキャパシタを構成して、薄膜トランジスタが遮断された後にも印加された電圧を維持するが、電圧維持能力を強化するために液晶キャパシタと並列に接続された他のキャパシタを置いており、このキャパシタを「ストレージキャパシタ」ＣSTと言う。ストレージキャパシタＣSTは、図２に示した構成とは異なって、画素電極１９０及びこれと隣接するゲート線１２１（これを「前段ゲート線」と言う）とを重畳させて作ることもでき、ストレージキャパシタの静電容量、つまり、保持容量を増やすために、ゲート線１２１を拡張した拡張部１２７を配設して重畳面積を大きくし、かつ、画素電極１９０と接続され且つ拡張部１２７と重なるストレージキャパシタ用導電体１７７を保護膜１８０下に置いて二つの間（画素電極１９０と、ゲート線１２１の拡張部１２７との間）の距離を近くする。
【００９０】
画素電極１９０はまた、隣接するゲート線１２１及びデータ線１７１と重なって開口率を高めている（開口率は画素電極の大きさによって決定され、ゲート線とデータ線とが重なるほど大きくなる）が、重ならないこともある。
【００９１】
接触補助部材８２は、接触孔１８２を通じてデータ線の端部１７９と接続される。接触補助部材８２は、データ線１７１の端部１７９と外部装置との接着性を補完して、これらを保護する役割を果たすものであり、必須のものではなく、これを適用するか否かは適宜に選択する。
【００９２】
接続補助部材８３は、接触孔１８３、１８４を通じて、出力信号線７９ｂとゲート線１２１ｂとを物理的・電気的に接続し、出力信号線７９ｂからゲート電圧の印加を受けてゲート線１２１ｂにゲート電圧を伝達する。接続補助部材８７は、接触孔１８８、１８９を通じて、出力信号線７９ａとゲート線１２１ａとを物理的・電気的に接続し、出力信号線７９ａからゲート電圧の印加を受けてゲート線１２１ａにゲート電圧を伝達する。
【００９３】
このような方式で、交差する２つのゲート線を形成することができ、また、当然ではあるが、それ以上の数の交差するゲート線を形成することも可能である。
なお、図９に示した実施例では、交差地点の前後に接触孔１８８、１８９を形成し、接続補助部材８７を使用して、出力信号線７９ａとゲート線１２１ａとを接続しているが、これとは別の構成として、出力信号線７９ａを図９に示したものよりも延ばして、ゲート線１２１ｂと絶縁させて交差させ、交差地点が過ぎた地点に接触孔１８８、１８９を形成して出力信号線７９ａとゲート線１２１ａを接続することもできる。
【００９４】
本発明の他の実施例によれば、画素電極１９０の材料として透明な導電性ポリマーなどを使用してもよく、また、反射型液晶表示装置の場合、不透明な反射性金属を使用しても構わない。接触補助部材８２としては、画素電極１９０と異なる物質、特にＩＴＯまたはＩＺＯで作ることができる。
【００９５】
一方、前述したように、最も大きな面積を占める出力部４５０のトランジスタＴ１を共有する（例えば、１つのステージのＴ１をなくし、他のステージのＴ１を共有する）ことによって、全体的にステージが占める面積を減らすことができる。これは既存の構成と比べて、他の複数のトランジスタ（他のトランジスタはＴ１よりも小さい）がさらに追加された場合でも同じである。つまり、トランジスタＴ１の入力電極と出力電極との間に形成されるチャンネルの幅と長さの比（Ｗ／Ｌ）はほぼ４，０００〜７，０００Åであり、他のトランジスタは約５０Åに過ぎない（即ち、トランジスタＴ１の占める面積は、他のトランジスタの占める面積よりもはるかに大きい）。従って、いくつかの他のトランジスタを追加しても全面積に与える影響は些細なものであり、さらにトランジスタＴ１一つを減らすことによってステージ一つが占める面積を減らすことができる。
【００９６】
したがって、いくつかの他のトランジスタを追加しても、トランジスタＴ１を共有することによって設計マージンを確保して、大画面高解像度の表示装置を提供することができる。
【００９７】
また、トランジスタＴ１を共有する構成にして、トランジスタＴ１を共有しない場合と同じ面積を維持する場合には、トランジスタＴ１の面積を大きくすることができ、それにより出力特性を向上させることができるのでゲート駆動部の性能を向上させることができる。
【００９８】
以上、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態もまた本発明の権利範囲に属する。
【図面の簡単な説明】
【００９９】
【図１】本発明の一つの実施例による表示装置のブロック図である。
【図２】本発明の一つの実施例による液晶表示装置の一つの画素に対する等価回路図である。
【図３】本発明の一つの実施例によるゲート駆動部のブロック図である。
【図４】図３に示したゲート駆動部用シフトレジスターのｊ番目ステージの回路図の一例である。
【図５】図３に示したゲート駆動部の信号波形図である。
【図６Ａ】図４に示したｊ番目ステージの回路図の一部である。
【図６Ｂ】本発明の他の実施例による回路図の一部である。
【図７】本発明の一つの実施例による表示装置用薄膜トランジスタ表示板の配置図である。
【図８】図７に示した薄膜トランジスタ表示板をVIII−VIII’線に沿って切断した断面図である。
【図９】図３に示したゲート線の配置図である。
【図１０】図９に示したゲート線をＸ−Ｘ’線に沿って切断した断面図である。
【符号の説明】
【０１００】
３  液晶層
７９ａ、７９ｂ  出力信号線
８２  接触補助部材
８３、８７  接続補助部材
７９ａ、７９ｂ出力信号線
１００  下部表示板
１１０  基板
１２１ａ、１２１ｂ  ゲート線
１２４  ゲート電極
１２７、１５４、１６３  突出部
１４０  ゲート絶縁膜
１５１  線形半導体
１６１  線形接触部材
１６５  島形接触部材
１７１  データ線
１７３  入力電極
１７５  出力電極
１７７  ストレージキャパシタ用導電体
１７９  端部
１８０  保護膜
１８２、１８３、１８４、１８５、１８７、１８８、１８９  接触孔
１９０  画素電極
２００  上部表示板
２３０  色フィルター
２７０  共通電極
３００  表示板部
４００  ゲート駆動部
４１０  ステージ
４２０ａ、４２０ｂ  入力部
４３０ａ、４３０ｂ  プルアップ駆動部
４４０ａ、４４０ｂ  プルダウン駆動部
４５０  出力部
４６０ａ、４６０ｂ  補助部
５００  データ駆動部
６００  信号制御部
８００  階調電圧生成部
Ｃ１−Ｃ３、Ｃ２’−Ｃ３’  キャパシタ
ＣＫ１、ＣＫ２  クロック端子
ＣＬＫ１、ＣＬＫ２  クロック信号
ＣＯＮＴ１  ゲート制御信号
ＣＯＮＴ２  データ制御信号
ＣＰＶ  ゲートクロック信号
ＣLC  液晶キャパシタ
ＣST  ストレージキャパシタ
Ｄ1−Ｄm、Ｇ1−Ｇn  表示信号線
ＤＡＴ  映像データ
ＦＲ１、ＦＲ２  フレームリセット端子
ＧＶ１、ＧＶ２  ゲート電圧端子
ＨＣＬＫ  データクロック信号
Ｊ１−Ｊ５、Ｊ２’Ｊ５’  接続点
ＬＯＡＤ  ロード信号
ＭＣＬＫ  メーンクロック
ＭＡ１−ＭＡ１６、ＭＢ１−ＭＢ１６、Ｔ１−Ｔ３  ＮＭＯＳトランジスタ
ＯＥ  出力イネーブル信号
ＯＵＴ１１、ＯＵＴ２１  ゲート出力端子
ＯＵＴ１２、ＯＵＴ２１  キャリー出力端子
Ｐｘ  画素
Ｒ１、Ｒ２  リセット端子
ＲＥＳＥＴ  フレームリセット信号
ＲＶＳ  反転信号
Ｑ  スイッチング素子
ＳＴＨ  水平同期開示信号
ＳＴＶ  走査開示信号
Ｖcom  共通電圧
Ｖoff  ゲートオフ電圧
Ｖon  ゲートオン電圧
Ｈsync  水平同期信号
Ｖsync  垂直同期信号
【図１】
2005352491.tif 000003
【図２】
2005352491.tif 000004
【図３】
2005352491.tif 000005
【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2005352491.tif 000009
【図７】
2005352491.tif 000010
【図８】
2005352491.tif 000011
【図９】
2005352491.tif 000012
【図１０】
2005352491.tif 000013