(57)【要約】【課題】ゲートポリシリコン膜中のＰＮ接合部やノンドープ領域を少なくしてシリサイド膜の断線が生じたときの電気的な不良の発生を抑制する。【解決手段】ＮＭＩＳゲート注入レイヤは、Ｎ型ウエル注入レイヤのマスクデータからＮＭＩＳ−ＳＤ注入レイヤ及びＰＭＩＳ−ＳＤ注入レイヤのマスクデータを差し引いて得られるマスクデータに、Ｐ型ウエル注入レイヤのマスクデータを加算するという方法で生成される。ＣＭＯＳデバイスのプロセスにおいて、このＮＭＩＳゲート注入レイヤを用いてイオン注入を行なうことにより、ゲートポリシリコン膜中におけるＰＮ接合部及びノンドープ領域の総数が低減される。【選択図】    図１
2005216909.tif 000002
【特許請求の範囲】
【請求項１】
ＮＭＩＳＦＥＴとＰＭＩＳＦＥＴとを備えたＣＭＯＳデバイスであって、
Ｐ型ウエルと、
上記Ｐ型ウエルの上部に形成された上記ＮＭＩＳＦＥＴのソース・ドレイン領域と、
Ｎ型ウエルと、
上記Ｎ型ウエルの上部に形成された上記ＰＭＩＳＦＥＴのソース・ドレイン領域と、
一部が上記ＮＭＩＳＦＥＴのゲート電極として機能するＮ型領域と、一部が上記ＰＭＩＳＦＥＴのゲート電極として機能するＰ型領域とを有するゲートポリシリコン膜とを備え、
上記ゲートポリシリコン膜のＮ型領域は、上記ゲートポリシリコン膜のパターニング前に、上記Ｐ型ウエルと、上記Ｎ型ウエルから上記各ソース・ドレイン領域用のイオン注入が行われる部分を除いた領域とを合わせた領域にイオン注入されたＮ型不純物を含んでいる，ＣＭＯＳデバイス。
【請求項２】
ＮＭＩＳＦＥＴとＰＭＩＳＦＥＴとを備えたＣＭＯＳデバイスの製造方法であって、
Ｐ型ウエルとＮ型ウエルとが形成された半導体基板上に、ゲート用ポリシリコン膜を堆積する工程（ａ）と、
上記Ｐ型ウエルと、上記Ｎ型ウエルから上記各ソース・ドレイン領域用のイオン注入が行われる部分を除いた領域とを合わせた領域を開口した注入マスクを用いて、上記ゲート用ポリシリコン膜にＮ型不純物のイオン注入を行なう工程（ｂ）と、
上記工程（ｂ）の後で、上記ゲート用ポリシリコン膜をパターニングして、一部が上記ＮＭＩＳＦＥＴのゲート電極として機能し、一部が上記ＰＭＩＳＦＥＴのゲート電極として機能するゲートポリシリコン膜を形成する工程（ｃ）と、
上記Ｐ型ウエルの上部に上記ＮＭＩＳＦＥＴのソース・ドレイン領域を形成する工程（ｄ）と、
上記Ｎ型ウエルの上部に上記ＰＭＩＳＦＥＴのソース・ドレイン領域を形成する工程（ｅ）と
を含むＣＭＯＳデバイスの製造方法。
【請求項３】
一部が上記ＮＭＩＳＦＥＴのゲート電極として機能するＮ型領域と、一部が上記ＰＭＩＳＦＥＴのゲート電極として機能するＰ型領域とを有するゲートポリシリコン膜とを備えたＣＭＯＳデバイスの製造工程で用いられる注入マスクのマスクデータを生成する方法であって、
Ｐ型ウエル注入用のマスクデータと、Ｎ型ウエル注入用のマスクデータから上記各ＭＩＳＦＥＴの各ソースドレイン注入用のマスクデータを除いたデータとを加算することにより、上記ゲートポリシリコン膜のパターニング前におけるポリシリコン膜へのＮ型不純物注入用のマスクデータを作成する，マスクデータ生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、シリサイド化されたＣＭＯＳデュアルゲート電極構造を採用する半導体装置，その製造方法及びマスクデータ生成方法に関するものである。
【背景技術】
【０００２】
近年、ＣＭＯＳデバイスの低電圧化に伴いＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴのしきい値電圧を高精度に調整する必要が生じているために、デュアルゲート構造を有するＣＭＯＳデバイスが主流技術となっている。デュアルゲート構造のＣＭＯＳデバイスとは、一般的には、ＮＭＩＳＦＥＴのゲート電極としてＮ型不純物がドープされたポリシリコン膜を用い、ＰＭＩＳＦＥＴのゲート電極としてＰ型不純物がドープされたポリシリコン膜を用いているデバイスを意味する（例えば、特許文献１参照）。デュアルゲート構造のＣＭＯＳデバイスにおいては、１本のゲートポリシリコン膜中にＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴの各ゲート電極が存在するのが一般的であるので、ゲートポリシリコン膜内にＰＮ接合部が発生する。そこで、デュアルゲート構造を有するＣＭＯＳデバイスには、ゲートポリシリコン膜の確実な導通を確保するために、ゲートポリシリコン膜の上部をシリサイド化させた，いわゆるポリサイド型ゲート電極が用いられることが多い（例えば特許文献２参照）。
【０００３】
そして、デュアルゲート構造を有するＣＭＯＳデバイスのプロセスにおいて、ゲートポリシリコン膜のうちＮＭＩＳＦＥＴ領域にはＮ型不純物を、ＰＭＩＳＦＥＴ領域にはＰ型不純物を導入する方法としては、
（１）平板状のポリシリコン膜をパターニングしてゲートポリシリコン膜を形成する前に、イオン注入によりポリシリコン膜に不純物をドープする方法
（２）ＭＩＳＦＥＴのソース・ドレイン領域への不純物のイオン注入時に、同時にゲートポリシリコン膜中に不純物をドープする方法
がある。
【０００４】
一方、ＭＩＳＦＥＴの微細化に伴いゲート絶縁膜が薄膜化されるにつれて、ＰＭＩＳＦＥＴのゲート電極用のＰ型不純物として用いられるボロンがゲートポリシリコン膜内で拡散し、ＭＩＳＦＥＴの信頼性に悪影響を及ぼすことから、ゲートポリシリコン膜のうちＰＭＩＳＦＥＴのゲート電極には（２）の方法により、ＮＭＩＳＦＥＴのゲート電極には（１），（２）の方法により、それぞれ不純物をドープする場合が多い。
【０００５】
図２（ａ），（ｂ）は、一般的なＣＭＯＳデバイスのインバータ回路を構成する部分の構造を示す平面図及びII−II線における断面図である。図２（ａ），（ｂ）において、配線層の図示は省略されている。
【０００６】
図２（ｂ）に示すように、ＣＭＯＳデバイスは、シリコン基板１と、シリコン基板１内に設けられたＰ型ウエル２及びＮ型ウエル３と、シリコン基板１の上面領域に形成されたトレンチ分離領域４とを備えている。Ｐ型ウエル２は低濃度のＰ型不純物を含んでおり、Ｐ型ウエル２の上部がＮＭＩＳＦＥＴの活性領域である。Ｎ型ウエル３は低濃度のＮ型不純物を含んでおり、Ｎ型ウエル３の上部がＰＭＩＳＦＥＴの活性領域である。また、シリコン基板１のトレンチ分離領域４で囲まれている領域上には、シリコン酸化膜やシリコン酸窒化膜からなるゲート絶縁膜５が形成されており、ゲート絶縁膜５の上にゲートポリシリコン膜６が設けられている。ゲートポリシリコン膜６は、トレンチ分離領域４からシリコン基板１の活性領域に跨って形成されており、シリコン基板１の活性領域上でゲート電極として機能し、それ以外の部分ではゲート配線として機能する。
【０００７】
そして、図２（ａ）に示すように、Ｐ型ウエル２に不純物イオンを注入する工程では、開口１１を有する注入マスクを用い、Ｎ型ウエル３に不純物イオンを注入する工程では、開口１２を有する注入マスクを用いる。また、図２（ａ）に示すように、ＮＭＩＳＦＥＴは、高濃度のＮ型不純物を含むソース・ドレイン領域２１と、高濃度のＰ型不純物を含むウエルコンタクト領域２２とを有している。また、ＰＭＩＳＦＥＴは、高濃度のＰ型不純物を含むソース・ドレイン領域２３と、高濃度のＮ型不純物を含むウエルコンタクト領域２４とを有している。ＮＭＩＳＦＥＴのソース・ドレイン領域２１に不純物を注入する工程では、開口１３及び開口１５を有する注入マスクを用い、ＰＭＩＳＦＥＴのソース・ドレイン領域２３に不純物を注入する工程では、開口１４及び開口１６を有する注入マスクを用いる。各ソース・ドレイン領域２１，２３には、上方の配線（図示せず）との電気的接続のためのコンタクト２６が接続されている。
【０００８】
また、ゲートポリシリコン膜６は、トレンチ分離領域４の上方に大面積のコンタクト領域６ａを有しており、このコンタクト領域６ａに上方の配線からのコンタクト２７が接続されている。
【０００９】
そして、デュアルゲート構造を有するＣＭＯＳデバイスにおいては、以下のような注入マスクを生成するためのレチクルレイヤ（以下、単に「レイヤ」という）を用いて不純物注入を行なう。
【００１０】
図４（ａ），（ｂ）は、ＣＭＯＳデバイスのプロセス中の不純物注入工程において用いられる基準レイヤ候補の一部，及びＮＭＩＳＦＥＴへのゲート注入のためのレイヤ（以下、「ＮＭＩＳゲート注入レイヤ」という）の種類を示す図である。図４（ａ），（ｂ）において、ハッチングされた部分が不純物イオンの注入される領域を示し、空白部分が注入マスクの開口に相当する。図４（ａ）に示すように、基準レイヤ候補として、Ｎ型ウエル注入レイヤ，Ｐ型ウエル注入レイヤ，ＮＭＩＳ−ＳＤ注入レイヤ（ＮＭＩＳＦＥＴソース・ドレイン注入レイヤの略）及びＰＭＩＳ−ＳＤ注入レイヤ（ＰＭＩＳＦＥＴソース・ドレイン注入レイヤの略）が準備されている。そして、ウエルやソース・ドレイン領域以外の領域への不純物イオンの注入の際には、この基準レイヤ候補を利用して注入レイヤを生成するのが原則である。ただし、図４（ａ）に示すレイヤ以外にも特殊な領域への注入のためのレイヤが存在しうる。
【００１１】
ここで、ＮＭＩＳゲート注入レイヤは、図４（ａ）に示す基準候補レイヤから自動生成するのが一般的である。そして、図４（ｂ）に示すように、従来のＮＭＩＳゲート注入レイヤの生成方法としては、
（ａ）ウエル注入レイヤから自動生成する方法
（ｂ）ＮＭＩＳ−ＳＤ注入レイヤから自動生成する方法
（ｃ）ＰＭＩＳ−ＳＤ注入レイヤから自動生成する方法
がある。
【００１２】
Ｐ型ウエルにおいて高濃度不純物を含む半導体領域としてＮＭＩＳＦＥＴのソース・ドレイン領域しかなく、かつ、Ｎ型ウエルにおいて高濃度不純物を含む半導体領域としてＰＭＩＳＦＥＴのソース・ドレイン領域しかないというのであれば、不純物注入工程は比較的簡素であるが、図２（ａ）に示すように、Ｐ型ウエル２中には高濃度のＮ型不純物が注入されるウエルコンタクト領域２２が存在し、Ｎ型ウエル３中には高濃度のＰ型不純物が注入されるウエルコンタクト領域２４が存在する。したがって、図４（ｂ）に示す方法で形成されたレイヤのいずれを選択するかによって、ポリシリコン膜に注入される不純物の状態が大きく異なることになる。
【００１３】
図５（ａ）〜（ｃ）は、それぞれ順に、従来の（ａ）〜（ｃ）の方法によって形成されるＮＭＩＳゲート注入レイヤと、これらを用いた場合における，ゲートポリシリコン膜の構造を示す図である。（ａ）の方法を用いる場合には、Ｐ型ウエル注入レイヤと同一あるいはＮ型ウエルレイヤの反転によりマスクデータを作成する。（ｂ）の方法を用いる場合には、ＮＭＩＳ−ＳＤ注入レイヤと同一のマスクデータを用いる。（ｃ）の方法を用いる場合には、ＰＭＩＳ−ＳＤ注入レイヤを反転してマスクデータを作成する。
【００１４】
図５（ａ）に示すように、従来の（ａ）の方法を用いる場合には、ゲートポリシリコン膜中に、５カ所のＰＮ接合部（図中▲印）と４カ所のノンドープ領域（図中白抜き矢印）とが存在することになる。図５（ｂ）に示すように、従来の（ｂ）の方法を用いる場合には、ゲートポリシリコン膜中に、９カ所のＰＮ接合部と８カ所のノンドープ領域とが存在することになる。図５（ｃ）に示すように、従来の（ｃ）の方法を用いる場合には、ゲートポリシリコン膜中に、１０カ所のＰＮ接合部が存在し、ノンドープ領域は存在しないことになる。
【００１５】
このように、ＮＭＩＳゲート注入レイヤをどの方法で作成するかによって、ゲートポリシリコン膜中のＰＮ接合部とノンドープ領域との存在状態が大きく異なる。
【特許文献１】特開平６−２７５７８８号公報（要約書）
【特許文献２】特開平９−２８９２５７号公報（要約書）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、ゲートポリシリコン膜上のシリサイド膜は、パーティクルの存在あるいはシリサイドの凝集により、必ずある確率で物理的に断線することが知られている。シリサイド膜の断線を抑制するためのプロセスに関する提案はこれまでも多数なされている。しかし、チップがますます大規模化し、ゲート長が０．１μｍ以下に微細化されつつある現在においては、シリサイド膜の断線を完全になくすのは技術的に困難になってきている。そして、このシリサイド膜の断線がゲートポリシリコン膜中のＰＮ接合部や低濃度不純物領域（ノンドープ領域）で発生した場合には、電気的に非常に高抵抗の領域が発生するなど、電気的接続不良を招くことになる。
【００１７】
ところが、図５（ｂ）に示すように、従来のＮＭＩＳゲート注入レイヤを用いた場合には、ゲートポリシリコン膜中に多くのＰＮ接合部やノンドープ領域が存在することになるので、キラー欠陥が発生する確率を低減させることが困難である。
【００１８】
本発明の目的は、デュアルゲート構造を有するＣＭＯＳデバイスにおけるゲートポリシリコン膜におけるノンドープ領域やＰＮ接合部の数を低減する手段を講ずることにより、電気的接続不良の低減を図ることにある。
【課題を解決するための手段】
【００１９】
本発明のＣＭＯＳデバイスは、一部がＮＭＩＳＦＥＴのゲート電極として機能するＮ型領域を有するゲートポリシリコン膜を備えており、Ｎ型領域は、Ｐ型ウエルと、Ｎ型ウエルから各ＭＩＳＦＥＴの各ソース・ドレイン領域用のイオン注入が行われる部分を除いた領域とを合わせた領域にイオン注入されたＮ型不純物を含んでいる。
【００２０】
これにより、ゲートポリシリコン膜におけるＰＮ接合部の数を抑制しつつ，ノンドープ領域をなくすことができるので、ノンドープ領域上におけるシリサイド膜の断線に起因する電気的接続不良の発生を抑制することができる。
【００２１】
本発明のＣＭＯＳデバイスの製造方法は、ゲート用ポリシリコン膜をパターニングする前に、Ｐ型ウエルと、Ｎ型ウエルから各ソース・ドレイン領域用のイオン注入が行われる部分を除いた領域とを合わせた領域を開口した注入マスクを用いて、ゲート用ポリシリコン膜にＮ型不純物のイオン注入を行ない、その後、ゲートポリシリコン膜を形成する方法である。
【００２２】
この方法により、ゲートポリシリコン膜におけるＰＮ接合部の数を抑制しつつ，ノンドープ領域をなくすことができるので、ノンドープ領域上におけるシリサイド膜の断線に起因する電気的接続不良の発生を抑制することができる。
【００２３】
本発明のマスクデータ生成方法は、Ｐ型ウエル注入用のマスクデータと、Ｎ型ウエル注入用のマスクデータから各ＭＩＳＦＥＴの各ソースドレイン注入用のマスクデータを除いたデータとを加算することにより、ゲートポリシリコン膜のパターニング前におけるポリシリコン膜へのＮ型不純物注入用のマスクデータを作成する方法である。
【００２４】
この方法により生成されたマスクデータを用いて注入マスク形成することにより、ゲートポリシリコン膜におけるＰＮ接合部の数を抑制しつつ，ノンドープ領域をなくすことができるので、ノンドープ領域上におけるシリサイド膜の断線に起因する電気的接続不良の発生を抑制することができる。
【発明の効果】
【００２５】
本発明のＣＭＯＳデバイス，その製造方法及びマスクデータ生成方法によると、ゲートポリシリコン膜におけるＰＮ接合部の数を抑制しつつ，ノンドープ領域をなくすことができるので、ノンドープ領域上におけるシリサイド膜の断線に起因する電気的接続不良の発生を抑制することができる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施形態においても、図２（ａ），（ｂ）に示すインバータ回路を構成する部分を有するＣＭＯＳデバイスを前提とする。
【００２７】
図１は、実施形態のＣＭＯＳデバイスのプロセス中の不純物注入工程において用いられる基準レイヤ及びＮＭＩＳゲート注入レイヤと、ゲートポリシリコン膜中に存在するＰＮ接合部及びノンドープ領域とを示す図である。
【００２８】
図１に示すように、ＮＭＩＳゲート注入レイヤは、Ｎ型ウエル注入レイヤのマスクデータからＮＭＩＳ−ＳＤ注入レイヤ及びＰＭＩＳ−ＳＤ注入レイヤのマスクデータを差し引いて得られるマスクデータに、Ｐ型ウエル注入レイヤのマスクデータを加算するという方法で生成されている。
【００２９】
その結果、図１に示すように、本実施形態のＣＭＯＳデバイスのゲートポリシリコン膜中には、６カ所のＰＮ接合部が存在するものの、ノンドープ領域は存在しない。したがって、従来の（ａ）〜（ｃ）の方法で生成されたＮＭＩＳゲート注入レイヤを用いた場合に比較すると、以下のようになる。本実施形態の方法で生成されたＮＭＩＳゲート注入レイヤを用いることにより、（ａ）の方法に比べると、ＰＮ接合部は１カ所増えたものの、ノンドープ領域は存在していない。また、従来の（ｂ）の方法で生成されたＮＭＩＳゲート注入レイヤを用いた場合に比べると、ＰＮ接合部及びノンドープ領域共に大幅に低減されている。また、従来の（ｃ）の方法で生成されたＮＭＩＳゲート注入レイヤを用いた場合に比べると、ＰＮ接合部が１０カ所から６カ所に低減されている。
【００３０】
そして、従来のいずれの方法と比べても、ＰＮ接合部及びノンドープ領域の総数が低減している。特に、ＰＮ接合部の数を抑制しつつ，ノンドープ領域をなくすことができるので、後にゲートポリシリコン膜の上部のシリサイド化がある確率で阻害されても、ノンドープ領域上におけるシリサイド膜の断線に起因する電気的接続不良の発生を抑制することができる。
【００３１】
図３は、図２（ａ），（ｂ）に示すレイアウトのゲートポリシリコン膜６に、図１に示す注入レイヤを用いて不純物注入を行なう際の各注入マスク及びゲートポリシリコン膜６の構造を示す図である。Ｐ型ウエル２及びＮ型ウエル３へのイオン注入は、ゲート用ポリシリコン膜の堆積前に行なわれるので、図３には、各ウエル注入の注入マスクは表示されていない。
【００３２】
本実施形態におけるＣＭＯＳデバイスの製造工程において、不純物のイオン注入は、図３に示す各注入マスクを上方から順に用いて行なわれる。まず、シリコン基板１にトレンチを形成した後、トレンチにシリコン酸化膜を埋め込んでトレンチ分離領域４を形成する。次に、トレンチ分離によって囲まれる活性領域の上にゲート絶縁膜５を形成した後、ゲート絶縁膜５及びトレンチ分離領域４の上にゲート用ポリシリコン膜を堆積する。そして、ゲートポリシリコン膜６にパターニングする前の平板状のゲート用ポリシリコン膜に、ＭＩＳゲート注入レイヤから形成された注入マスク５１を用いて、Ｎ型不純物（例えばリン）のイオン注入を行なう（ＭＩＳゲート注入）。次に、ＮＭＩＳ−ＳＤレイヤから形成された注入マスク５２を用いて、ＮＭＩＳＦＥＴのソース・ドレイン領域２１及びＰＭＩＳＦＥＴのウエルコンタクト領域２４にＮ型不純物（例えば砒素）のイオン注入を行なう。次に、ＰＭＩＳ−ＳＤレイヤから形成された注入マスク５３を用いて、ＰＭＩＳＦＥＴのソース・ドレイン領域２３及びＮＭＩＳＦＥＴのウエルコンタクト領域２２にＰ型不純物（例えばボロン）のイオン注入を行なう。なお、ＮＭＩＳゲート注入の際の不純物濃度は非常に高濃度であるので、ＰＭＩＳ−ＳＤ注入の際にゲートポリシリコン膜６のＮ型領域にＰ型不純物がドープされても、当該領域の導電型は反転したりイントリンシックになったりすることはない。
【００３３】
その結果、図３に示すように、ゲートポリシリコン膜６中にはＮ型領域及びＰ型領域は存在するが、ノンドープ領域は存在していない。
【００３４】
例えば、図２（ａ）の破線に示すように、ＮＭＩＳゲート注入マスクの開口がＰＭＩＳ−ＳＤ注入マスクの開口１５に隣接する領域まで拡大された結果、ゲートポリシリコン膜６のうち開口１４と開口１５との間に存在していたノンドープ領域はＮ型領域に置き換わることになる。
【００３５】
その後、基板上に、コバルト膜などの金属膜を堆積した後、この金属膜とゲートポリシリコン膜及びシリコン基板（ソース・ドレイン領域）との反応により、低抵抗のシリサイド膜を形成するという公知のサリサイド工程を行なう。このとき、ゲートポリシリコン膜の上部はシリサイド化される。
【００３６】
また、図１に示す本実施形態におけるＮＭＩＳゲート注入レイヤの基準レイヤは、図４（ａ）に示す基準レイヤ候補と同じものである。すなわち、本実施形態のＣＭＯＳデバイスのプロセスで使用されるＮＭＩＳゲート注入レイヤのマスクデータは、Ｎ型ウエル注入レイヤのマスクデータからＮＭＩＳ−ＳＤ注入レイヤ及びＰＭＩＳ−ＳＤ注入レイヤのマスクデータを差し引いて得られるマスクデータに、Ｐ型ウエル注入レイヤのマスクデータを加算したものである。
【００３７】
このように、Ｎ型ウエル注入レイヤのマスクデータからＮＭＩＳ−ＳＤ注入レイヤ及びＰＭＩＳ−ＳＤ注入レイヤのマスクデータを除いたＮ型ゲート注入レイヤのマスクデータを作成するというマスクデータ生成処理を行うことにより、図４（ｂ）に示す従来のマスクデータ生成方法と比較して、ゲートポリシリコン膜中のＰＮ接合部及びノンドープ領域の総数の低減を図ることができる。特に、ノンドープ領域をなくすことができる。
【産業上の利用可能性】
【００３８】
本発明は、各種電子機器に内蔵されるＣＭＯＳデバイス及びその製造に広く利用することができる。
【図面の簡単な説明】
【００３９】
【図１】実施形態のＣＭＯＳデバイスのプロセス中の不純物注入工程において用いられる基準レイヤ及びＮＭＩＳゲート注入レイヤと、ゲートポリシリコン膜中に存在するＰＮ接合部及びノンドープ領域とを示す図である。
【図２】（ａ），（ｂ）は、一般的なＣＭＯＳデバイスのインバータ回路を構成する部分の構造を示す平面図及びII−II線における断面図である。
【図３】図２（ａ），（ｂ）に示すレイアウトのゲートポリシリコン膜に、図１に示す注入レイヤを用いて不純物注入を行なう際の各注入マスク及びゲートポリシリコン膜の構造を示す図である。
【図４】（ａ），（ｂ）は、ＣＭＯＳデバイスのプロセス中の不純物注入工程において用いられる基準レイヤ候補の一部，及びＮＭＩＳゲート注入レイヤの種類を示す図である。
【図５】（ａ）〜（ｃ）は、それぞれ順に、従来の（ａ）〜（ｃ）の方法によって形成されるＮＭＩＳゲート注入レイヤと、これらを用いた場合における，ゲートポリシリコン膜の構造を示す図である。
【符号の説明】
【００４０】
１    シリコン基板
２    Ｐ型ウエル
３    Ｎ型ウエル
４    トレンチ分離領域
５    ゲート絶縁膜
６    ゲートポリシリコン膜
【図１】
2005216909.tif 000003
【図２】
2005216909.tif 000004
【図３】
2005216909.tif 000005
【図４】
2005216909.tif 000006
【図５】
2005216909.tif 000007