(57)【要約】【課題】従来の機能を維持しながら、ＩＣのチップ面積の増加が殆んど無く、モニタＩＣのコストアップを防止する。【解決手段】半導体装置（ＩＣ１，ＩＣ２）は、半導体装置を制御するための制御信号の入出力を行う複数の制御端子（ＣＯＮ１〜１２）を有し、制御端子をデイジーチェーン接続することで、複数の半導体装置を縦続接続可能な構成とする。複数の半導体装置（ＩＣ１，ＩＣ２）を縦続接続することで、任意の数のキャパシタを充電可能とする。デイジーチェーン接続を行う制御端子（ＣＯＮ１〜１２）を構成する回路に使用する素子の耐電圧を、半導体装置（ＩＣ１，ＩＣ２）内で使用される他の回路素子の耐電圧より高くする。  信号授受をオープンドレインとレベルシフトで構成する。また、信号授受の回路をＩＣ２段分の容量の耐圧のプロセスで構成し、その他の内部回路はＩＣ１段分の容量の耐圧のプロセスで構成する。【選択図】  図１
2005278243.tif 000002
【特許請求の範囲】
【請求項１】
直流電源を直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧があらかじめ設定された基準電圧を超えると、前記キャパシタの各々に供給されている充電電流をバイパスするバイパス用トランジスタを制御する並列モニタ回路を複数内蔵した半導体装置において、
前記半導体装置は、該半導体装置を制御するための制御信号の入出力を行う複数の制御端子を有し、
該制御端子をデイジーチェーン接続することで、複数の前記半導体装置を縦続接続し、
該半導体装置の高電圧側ＩＣ接続出力端子をＮｃｈオープンドレインのトランジスタで構成し、高電圧側ＩＣ接続入力端子を該半導体装置の（−）電源に接続された高抵抗素子の逆端子側で、かつインバータ入力端子で構成し、
該半導体装置の低電圧側ＩＣ接続出力端子をＰｃｈオープンドレインのトランジスタで構成し、低電圧側ＩＣ接続入力端子を該半導体装置の（＋）電源に接続された高抵抗素子の逆端子側で、かつインバータ入力端子で構成し、
該半導体装置の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインのトランジスタをＯＮにした場合、高電圧側ＩＣ接続出力端子は該装置の（−）電源電圧となり、対応する受け側の上位隣接半導体装置の低電圧側ＩＣ接続入力端子は、該装置のＬＯＷ信号を受けて上位隣接半導体装置の（＋）電源に接続された高抵抗素子には若干の電流が流れ、インバータ入力にはＬＯＷ信号が入力され、上位隣接半導体装置の内部には信号が伝わり、更に該上位隣接半導体装置の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインのトランジスタがＯＮになり、さらに上位装置へ伝達されることで、レベルシフトする構成を有することを特徴とするキャパシタ充電用半導体装置。
【請求項２】
請求項１に記載のキャパシタ充電用半導体装置において、
前記複数の半導体装置を縦続接続した低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインのトランジスタ、および高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインのトランジスタを、半導体装置２段分の容量の耐圧のプロセスで構成し、
その他の内部回路のトランジスタは半導体装置１段分の容量の耐圧のプロセスで構成したことを特徴とするキャパシタ充電用半導体装置。
【請求項３】
請求項１に記載のキャパシタ充電用半導体装置において、
前記複数の半導体装置を縦続接続した低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインのトランジスタ、および高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインのトランジスタを、半導体装置２段分の容量の耐圧のプロセスで構成し、
前記インバータは入力段であるゲート酸化膜部分だけを厚膜化したトランジスタで構成し、
その他の内部回路のトランジスタは半導体装置１段分の容量の耐圧のプロセスで構成したことを特徴とするキャパシタ充電用半導体装置。
【請求項４】
請求項１に記載のキャパシタ充電用半導体装置において、
前記高電圧側ＩＣ接続入力端子を該半導体装置の（−）電源に接続された高抵抗素子、あるいは、前記低電圧側ＩＣ接続入力端子を該半導体装置の（＋）電源に接続された高抵抗素子を、Ｎｃｈディプリーショントランジスタのドレイン−ソースに置き換えて構成したことを特徴とするキャパシタ充電用半導体装置。
【請求項５】
請求項１に記載のキャパシタ充電用半導体装置において、
前記半導体装置の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインのトランジスタがＯＦＦの場合、該装置の高電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側の上位隣接半導体装置の低電圧側ＩＣ接続入力端子に接続された（＋）電源に接続された高抵抗素子に引っ張られることにより、上位隣接半導体装置の（＋）電源電圧になり、該上位隣接半導体装置の低電圧側ＩＣ接続入力端子のインバータ入力にはＨＩＧＨ信号が入力され、該上位隣接半導体装置の内部には信号が伝わり、更に該上位隣接半導体装置の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインのトランジスタがＯＦＦになり、さらに上位の半導体装置へ伝達されることを特徴とするキャパシタ充電用半導体装置。
【請求項６】
請求項１に記載のキャパシタ充電用半導体装置において、
前記半導体装置の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインのトランジスタがＯＮの場合、該装置の低電圧側ＩＣ接続出力端子は該装置の（＋）電源電圧になり、対応する受け側の下位隣接半導体装置の高電圧側ＩＣ接続入力端子は、該装置のＨＩＧＨ信号を受けて、該下位隣接半導体装置の（−）電源に接続された高抵抗素子には若干の電流が流れ、前記インバータ入力にはＨＩＧＨ信号が入力され、該下位隣接半導体装置の内部には信号が伝わり、更に該下位隣接半導体装置の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインのトランジスタがＯＮになり、さらに下位の半導体装置に伝達されることを特徴とするキャパシタ充電用半導体装置。
【請求項７】
請求項１に記載のキャパシタ充電用半導体装置において、
前記半導体装置の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインのトランジスタがＯＦＦの場合、該装置の低電圧側ＩＣ接続出力端子は単独ではフローティングであり、対応する受け側の下位隣接半導体装置の高電圧側ＩＣ接続入力端子に接続された（−）電源に接続された高抵抗素子に引っ張られることにより、該下位隣接半導体装置の（−）電源電圧になり、該下位隣接半導体装置の高電圧側ＩＣ接続入力端子のインバータ入力にはＬＯＷ信号が入力され、該下位隣接半導体装置の内部には信号が伝わり、更に該下位隣接半導体装置の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインのトランジスタがＯＦＦになり、さらに下位の半導体装置へ伝達されることを特徴とするキャパシタ充電用半導体装置。
【請求項８】
請求項１に記載のキャパシタ充電用半導体装置において、
各半導体装置と上位隣接半導体装置の上り信号端子をディジーチェーン接続した回路は、
低電圧側ＩＣ接続入力端子と高電圧側ＩＣ接続出力端子を備え、該低電圧側ＩＣ接続入力端子を該半導体装置の（＋）電源に抵抗でプルアップし、
該低電圧側ＩＣ接続入力端子をＰＭＯＳトランジスタのゲートに接続し、該ＰＭＯＳトランジスタのソースは（＋）電源に、ドレインは抵抗を介して（−）電源に接続し、
該ＰＭＯＳトランジスタのドレインと抵抗の交点をコントロール信号として該半導体装置の内部回路へ接続すると共に、ＮＭＯＳトランジスタのゲートに接続し、
該ＮＭＯＳトランジスタＭ２のソースを（−）電源に、ドレインを高電圧側ＩＣ接続出力端子に接続することを特徴とするキャパシタ充電用半導体装置。
【請求項９】
請求項１に記載のキャパシタ充電用半導体装置において、
各半導体装置と上位隣接半導体装置の上り信号端子をディジーチェーン接続した回路は、
高電圧側ＩＣ接続入力端子と低電圧側ＩＣ接続出力端子を備え、該高電圧側ＩＣ接続入力端子を該半導体装置の（−）電源に抵抗を介してプルダウンし、
該高電圧側ＩＣ接続入力端子をＮＭＯＳトランジスタのゲートに接続し、該ＮＭＯＳトランジスタのソースは（−）電源に、ドレインは抵抗を介して（＋）電源に接続し、
該ＮＭＯＳトランジスタのソースとドレインを、それぞれ該ＮＭＯＳトランジスタのソースとドレインに接続し、
該ＮＭＯＳトランジスタのゲートに、アラーム信号としてモニタＩＣ内部から出力される信号を接続し、
該ＮＭＯＳトランジスタのドレインと抵抗の交点をＰＭＯＳトランジスタのゲートに接続し、
該ＰＭＯＳトランジスタのソースを（＋）電源に、ドレインを低電圧側ＩＣ接続出力端子に接続することを特徴とするキャパシタ充電用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ充電用半導体装置に関し、詳しくは直列接続された複数の電気二重層キャパシタを均等に充電するために、複数の並列モニタ回路を集積した半導体装置に関するものである。
【背景技術】
【０００２】
電気二重層キャパシタは、充電に時間がかかる２次電池と比較して、急速充電が可能である。しかも、電気二重層キャパシタには、大量にエネルギーが貯蔵できるという２次電池には無い利点を有している。しかし、電気二重層キャパシタは定格電圧が２.７Ｖ程度と低いため、通常複数のキャパシタを直列に接続して必要な電圧を確保している。
このように、直列接続された複数の大容量キャパシタを充電する際に問題となるのが、キャパシタの容量差や自己充電、自己放電などによって生ずる充電の不均一である。
この対策には、通常、並列モニタと呼ばれる充電均一化回路が用いられている。
【０００３】
図４は、特許第３３１３６４７号公報に開示されている並列モニタ回路の一部を示す図である。
図４では、並列モニタ回路を一つしか記載していないが、並列モニタ回路は直列に接続されたキャパシタ毎に設けられており、各キャパシタに設けられている並列モニタ回路は全て同じ構成をしているので、そのうちの１つについて説明を行う。
並列モニタ回路は、２つの基準電圧Ｖｒ１とＶｒ２、これらの基準電圧Ｖｒ１，Ｖｒ２とキャパシタＣ１の電圧を比較する比較回路ＣＭＰ、基準電圧Ｖｒ１とＶｒ２を切替える２つのスイッチＳ１、Ｓ２、キャパシタＣ１の充電電流をバイパスするトランジスタＴｒ１および、比較回路ＣＭＰの出力に応じてスイッチの切替えを制御するスイッチ制御回路で構成されている。
【０００４】
基準電圧Ｖｒ１は、キャパシタＣ１の満充電電圧で３Ｖ、基準電圧Ｖｒ２は満充電電圧より低い０.８Ｖに設定されている。充電の初期段階では、スイッチＳ１は基準電圧Ｖｒ２に接続されている。キャパシタＣ１の電圧が０.８Ｖに達すると、比較回路ＣＭＰの出力が反転して、トランジスタＴｒ１をオンにする。トランジスタＴｒ１がオンすると、トランジスタＴｒ１を含めた回路の抵抗成分によって決まる時定数でキャパシタＣ１を放電する。
スイッチ制御回路は、全ての比較回路ＣＭＰの出力を監視しているので、キャパシタＣ１の放電動作を持続させている間に、他のキャパシタの充電電圧が設定値の０.８Ｖに達すると、スイッチＳ１を基準電圧Ｖｒ１に切替え、バイパスモードを解除し、満充電電圧の３Ｖまで充電する。
【０００５】
前述のように、並列モニタ回路は直列接続されたキャパシタの数だけ必要になるので、並列モニタ回路全体の規模は大きくなる。しかしながら、従来の並列モニタ回路は、半導体装置による集積化がなされておらず、ディスクリート部品を集めて構成していたので、回路規模が大きく、コストも高くなってしまった。そこで、半導体装置による集積化が望まれていた。
しかし、直列接続するキャパシタの数はその用途によって異なるため、用途に合わせてその都度集積する並列モニタ回路の数を変えた半導体装置を作っていては、多品種少量生産となってしまうため、量産による半導体装置のコストメリットが活かせず、半導体装置のコストが高くなりすぎ、実用的でなかった。
【０００６】
また、並列モニタ回路を１つだけ集積した半導体装置を作っても、並列モニタ回路全体の回路規模は余り小さくできず、集積することによるメリットは殆んどなかった。
そこで、図１に示すように、１つの半導体装置ＩＣ１に並列モニタ回路を５個乃至１０個程度集積し（図１では５個）、１つの半導体装置に集積した並列モニタ回路の数より多いキャパシタの充電制御を行う場合は、同じ半導体装置を必要な数だけ縦続接続することにより、多くのキャパシタの充電を制御する半導体装置が考えられる。このようにすることで、半導体装置の量産が可能となり、並列モニタ回路全体の回路規模の縮小とコストダウンが可能となった。
【０００７】
なお、並列モニタ回路を複数集積した半導体装置（以下モニタＩＣとする）の場合でも、図４に示したスイッチ制御回路のように、比較回路ＣＭＰの出力を監視したり、基準電圧を切替えたりする制御回路はＣＰＵ等を用いて構成するため、通常別の半導体装置に分けるようにしていた。
しかし、モニタＩＣを複数（図１では２つ）縦続接続した場合、各モニタＩＣの＋電源Ｖｄｄと−電源Ｖｓｓに印加される電圧が異なってしまう。そのため制御回路と信号の授受を行う信号線の電圧レベルもモニタＩＣ毎に異なってしまうので、制御回路と全てのモニタＩＣを直に接続することが出来ないという問題がある。
【０００８】
この問題を解決するため、図１に示すように、モニタＩＣの−側の電源Ｖｓｓが制御回路の−電源Ｖｓｓと共通なモニタＩＣ１との間で制御信号の配線を行い、モニタＩＣ１は制御信号の電圧レベルシフトを行って、制御信号をモニタＩＣ１の端子からモニタＩＣ２に接続するという方法が考えられる。このような接続をデイジーチェーン接続と呼ぶ。
【０００９】
【特許文献１】特許第３３１３６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図１から明らかなように、モニタＩＣ１の＋電源ＶｄｄがモニタＩＣ２の−電源Ｖｓｓになっているので、モニタＩＣ１とモニタＩＣ２を接続するための端子ＣＯＮ１〜１２には、モニタＩＣ１の−電源ＶｓｓからモニタＩＣ２の＋電源Ｖｄｄまでの電圧が印加されることになる。そのため、モニタＩＣ１およびモニタＩＣ２の耐電圧は、モニタＩＣが１つで充電制御を行う場合におけるモニタＩＣの電源電圧に対し、２倍の電圧に耐えるようにしなければならなかった。高耐圧のトランジスタ素子のサイズは低耐圧のトランジスタに比べ大きくなるので、ＩＣのチップ面積の増大とコストアップを招くことになった。
【００１１】
（目的）
本発明の目的は、これらの問題を解消するものであって、従来の機能を維持しながら、しかもＩＣのチップ面積の増加が殆んど無く、モニタＩＣのコストアップを防止することが可能なキャパシタ充電用半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明のキャパシタ充電用半導体装置は、直流電源を直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧があらかじめ設定された基準電圧を超えると、前記キャパシタの各々に供給されている充電電流をバイパスする、バイパス用トランジスタを制御する並列モニタ回路を複数内蔵した半導体装置において、信号の授受をオープンドレインとレベルシフトで構成する。
これにより、耐圧の制限がなくなる。
【００１３】
また、信号授受の回路を、ＩＣ２段分の容量の耐圧のプロセスで構成し、その他の内部回路はＩＣ１段分の容量の耐圧のプロセスで構成する。
これにより、全て高耐圧で回路を構成した場合にも、チップ面積が増大することなく、コスト増はなくなる。
また、信号授受の回路のオープンドレインをＩＣ２段分の容量の耐圧のプロセスで構成し、インバータ部分は入力段であるゲート酸化膜部分だけを厚膜化したトランジスタを使用し、その他の内部回路はＩＣ１段分の容量の耐圧のプロセスで構成する。
これにより、さらに面積削減が可能となる。
【００１４】
さらに、前記半導体装置は該半導体装置を制御するための制御信号の入出力を行う複数の制御端子を有し、該制御端子をデイジーチェーン接続することで、複数の前記半導体装置を縦続接続可能な構成にし、複数の前記半導体装置を縦続接続することで、任意の数のキャパシタを充電可能とし、前記デイジーチェーン接続を行う前記制御端子を構成する回路に使用する素子の耐電圧を、前記半導体装置内で使用される他の回路素子の耐電圧より高くする。
これにより、ＩＣチップ面積の増加を抑えることができる。
また、前記デイジーチェーンで接続する端子を構成する回路に使用する素子の耐電圧を、前記半導体装置の最大電源電圧の２倍以上とする。
これにより、キャパシタが満充電になっても必要な耐電圧を確保できる。
【発明の効果】
【００１５】
本発明によれば、耐圧の制限がなくなるとともに、全て高耐圧で回路を構成した場合にも、チップ面積の増大がなく、コスト増を招かない。さらに、面積の削減を可能にする。
また、デイジーチェーン接続する制御端子に直接接続されているトランジスタだけを、電源電圧の２倍以上の高耐圧トランジスタで構成したので、ＩＣのチップ面積の増加がほとんど無く、コストアップを防止することができるようになった。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明のモニタＩＣを２つ縦続接続した場合の回路例図である。
図１を参照しながら、制御回路とモニタＩＣの信号の流れについて説明する。
モニタＩＣ（ＩＣ１，ＩＣ２）の左側に並んだ端子（ＣＯＮ１〜１２）が充電制御用の制御端子である。黒丸（・）が付いている端子は出力端子であり、黒丸が付いていないで、矢印（→）が付いている端子は入力端子である。なお、モニタＩＣの右側にあるキャパシタバイパス制御関連の端子に関しては、この限りではない。さらに、制御回路とモニタＩＣ１、およびモニタＩＣ１とモニタＩＣ２の接続線に矢印が付いているが、この矢印が信号の流れている向きを示している。
【００１７】
信号の流れは２通りある。１つ目は制御回路からモニタＩＣ１に行き、更にモニタＩＣ１からモニタＩＣ２に行く流れである。この流れを上り信号とする。図１では、端子ＣＯＮ９〜１２と端子ＣＯＮ１〜４がこれに該当する。２つ目は高電位側にあるモニタＩＣ２から、より低電位にあるモニタＩＣ１を通って制御回路に至る流れである。この流れを下り信号とする。図１の端子ＣＯＮ５〜８がこれに該当する。
【００１８】
図２は、本発明の制御端子の構成を示す回路図である。
このうち、図２（ａ）は、本実施例の上り信号端子に使用されている上り信号回路である。この回路は、低電圧側ＩＣ接続入力端子と高電圧側ＩＣ接続出力端子を備え、低電圧側ＩＣ接続入力端子はモニタＩＣの＋電源Ｖｄｄに抵抗Ｒ１でプルアップされている。
さらに、低電圧側ＩＣ接続入力端子はＰＭＯＳトランジスタＭ１のゲートに接続されている。ＰＭＯＳトランジスタＭ１のソースは＋電源Ｖｄｄに、ドレインは抵抗Ｒ２を介して−電源Ｖｓｓに接続されている。ＰＭＯＳトランジスタＭ１のドレインと抵抗Ｒ２の交点はコントロール信号としてモニタＩＣ内部回路へ接続されると共に、ＮＭＯＳトランジスタＭ２のゲートに接続されている。ＮＭＯＳトランジスタＭ２のソースは−電源Ｖｓｓに、ドレインは高電圧側ＩＣ接続出力端子に接続されている。
【００１９】
図１の回路で、上り信号回路の低電圧側ＩＣ接続入力端子と高電圧側ＩＣ接続出力端子を具体的に示すと、低電圧側ＩＣ接続入力端子は端子ＣＯＮ９〜１２で、これに対応する高電圧側ＩＣ接続出力端子はＣＯＮ４〜１である。
【００２０】
図２（ｂ）は、本発明の下り信号端子に使用されている下り信号回路である。
この回路は、高電圧側ＩＣ接続入力端子と低電圧側ＩＣ接続出力端子を備え、高電圧側ＩＣ接続入力端子はモニタＩＣの−電源Ｖｓｓに抵抗Ｒ３を介してプルダウンされている。
さらに、高電圧側ＩＣ接続入力端子はＮＭＯＳトランジスタＭ３のゲートに接続されている。ＮＭＯＳトランジスタＭ３のソースは−電源Ｖｓｓに、ドレインは抵抗Ｒ４を介して＋電源Ｖｄｄに接続されている。また、ＮＭＯＳトランジスタＭ４のソースとドレインが、それぞれＮＭＯＳトランジスタＭ３のソースとドレインに接続されている。ＮＭＯＳトランジスタＭ４のゲートには、アラーム信号としてモニタＩＣ内部から出力される信号が接続されている。ＮＭＯＳトランジスタＭ３のドレインと抵抗Ｒ４の交点はＰＭＯＳトランジスタＭ５のゲートに接続されている。ＰＭＯＳトランジスタＭ５のソースは＋電源Ｖｄｄに、ドレインは低電圧側ＩＣ接続出力端子に接続されている。
【００２１】
図１の回路で、下り信号回路の高電圧側ＩＣ接続入力端子と低電圧側ＩＣ接続出力端子を具体的に示すと、高電圧側ＩＣ接続入力端子は端子ＣＯＮ５と６で、これに対応する低電圧側ＩＣ接続出力端子はＣＯＮ８と７である。
【００２２】
図３は、本発明の制御端子同士を接続した場合の構成を示す回路図である。
図３（ａ）に、モニタＩＣ１とモニタＩＣ２の上り信号端子をデイジーチェーン接続した回路を示す。破線の上の回路がモニタＩＣ２の上り信号回路で、破線の下の回路がモニタＩＣ１の上り信号回路である。図３（ａ）では、端子名がＣＯＮ１とＣＯＮ１２の組み合わせの回路を示したが、端子名がＣＯＮ２とＣＯＮ１１、ＣＯＮ３とＣＯＮ１０、ＣＯＮ４とＣＯＮ９でも同様である。
【００２３】
制御回路からモニタＩＣ１の低電圧側ＩＣ接続入力端子ＣＯＮ１２にローレベルの信号が入力されると、ＰＭＯＳトランジスタＭ１１はオンになり、ＮＭＯＳトランジスタＭ１２のゲート電圧を上昇させるので、ＮＭＯＳトランジスタＭ１２もオンとなる。この結果高電圧側ＩＣ接続出力端子ＣＯＮ１がローレベルを出力する。
モニタＩＣ１の高電圧側ＩＣ接続出力端子ＣＯＮ１とモニタＩＣ２の低電圧側ＩＣ接続入力端子ＣＯＮ１２は接続されているので、モニタＩＣ２の低電圧側ＩＣ接続入力端子ＣＯＮ１２がローレベルになる。その結果、モニタＩＣ１で説明した動作とまったく同じ動作をモニタＩＣ２でも行うので、モニタＩＣ２の高電圧側ＩＣ接続出力端子ＣＯＮ１もローレベルを出力する。
【００２４】
実施例では、モニタＩＣ１とモニタＩＣ２の２つの場合について説明したが、モニタＩＣがいくつあっても、上記のように制御回路から出力されたローレベルの信号は、各モニタＩＣを経由して、全てのモニタＩＣに伝わってゆく。
モニタＩＣ１とモニタＩＣ２が接続されている場合は、モニタＩＣ１のＮＭＯＳトランジスタＭ１２のドレインはモニタＩＣ２の抵抗Ｒ２１を介してモニタＩＣ２の＋電源Ｖｄｄに接続されている。このため、ＮＭＯＳトランジスタＭ１２がオフしている間は、ＮＭＯＳトランジスタＭ１２のドレインには、モニタＩＣ２の＋電源Ｖｄｄが印加されている。
モニタＩＣ１の電源電圧(Vdd-Vss)とモニタＩＣ２の電源電圧(Vdd-Vss)はほぼ同じと考えられるので、ＮＭＯＳトランジスタＭ１２のソース−ドレイン間には、モニタＩＣ１の電源電圧(Vdd-Vss)の２倍の電圧が印加されていることが分かる。
【００２５】
また、モニタＩＣ２のＰＭＯＳトランジスタＭ２１のゲートは、モニタＩＣ１のＮＭＯＳトランジスタＭ１２のドレインに接続端子を介して接続されている。このため、ＮＭＯＳトランジスタＭ１２がオンしている間は、ＰＭＯＳトランジスタＭ２１のゲートには、モニタＩＣ１の−電源Ｖｓｓが印加されているので、ＰＭＯＳトランジスタＭ２１のゲートにも、モニタＩＣ２の電源電圧(Vdd-Vss)の２倍の電圧が印加されていることが分かる。
【００２６】
しかし、モニタＩＣの内部回路へ送られ、コントロール信号となるＮＭＯＳトランジスタＭ１２とＭ２２のゲート電圧は、それぞれのモニタＩＣの電源電圧範囲内に収まっているので、モニタＩＣの内部回路の電圧まで高耐圧トランジスタを使用する必要はない。
すなわち、制御信号を入出力する端子に直接接続されているトランジスタＭ１１、Ｍ１２、Ｍ２１、Ｍ２２だけを高耐圧トランジスタにすればよいことがわかる。また、特にＭ１１、Ｍ２２に関してはゲートへの入力信号へのみモニタＩＣｎの電源電圧の２倍の電圧が印加されるが、ソース/ドレイン間にはモニタＩＣｎの電源電圧しかかからないので、ゲート絶縁膜のみ高耐圧仕様にするだけでもよい。
【００２７】
図３（ｂ）に、モニタＩＣ１とモニタＩＣ２の下り信号端子をデイジーチェーン接続した回路を示す。破線の上の回路がモニタＩＣ２の下り信号回路で、破線の下の回路がモニタＩＣ１の下り信号回路である。図３（ｂ）では、端子名がＣＯＮ５とＣＯＮ８の組み合わせの回路を示したが、端子名がＣＯＮ６とＣＯＮ７でも同様である。
モニタＩＣ２の高電圧側ＩＣ接続入力端子ＣＯＮ８にハイレベルの信号が入力されると、ＮＭＯＳトランジスタＭ２３がオンになり、ＰＭＯＳトランジスタＭ２５のゲート電圧を低下させるので、ＰＭＯＳトランジスタＭ２５もオンとなる。この結果、低電圧側ＩＣ接続出力端子ＣＯＮ８がハイレベルを出力する。
【００２８】
また、モニタＩＣ２の内部回路からのアラーム信号がハイレベルになると、ＮＭＯＳトランジスタＭ２４がオンになり、ＰＭＯＳトランジスタＭ２５のゲート電圧を低下させるので、ＰＭＯＳトランジスタＭ２５もオンとなる。この結果、低電圧側ＩＣ接続出力端子ＣＯＮ８がハイレベルを出力する。このように、下り信号回路の場合は、接続途中のモニタＩＣの内部回路から出力されたアラーム信号でも、低電圧側ＩＣ接続出力端子にハイレベルを出力することができる。
【００２９】
モニタＩＣ２の低電圧側ＩＣ接続出力端子ＣＯＮ８とモニタＩＣ１の高電圧側ＩＣ接続入力端子ＣＯＮ５は接続されているので、モニタＩＣ１の高電圧側ＩＣ接続入力端子ＣＯＮ５がハイレベルになる。すると、モニタＩＣ２で説明した動作とまったく同じ動作をモニタＩＣ１でも行うので、モニタＩＣ１の低電圧側ＩＣ接続出力端子ＣＯＮ８もハイレベルを出力する。
【００３０】
実施例では、モニタＩＣ１とＩＣ２の２つの場合について説明したが、モニタＩＣがいくつあっても、上記のように高電位側にあるモニタＩＣから出力されたハイレベルの信号は、各モニタＩＣを経由して、制御回路まで伝わって行く。
モニタＩＣ１とモニタＩＣ２が接続されている場合は、モニタＩＣ２のＰＭＯＳトランジスタＭ２５のドレインは、モニタＩＣ１の抵抗Ｒ１３を介してモニタＩＣ１の−電源Ｖｓｓに接続されている。このため、ＰＭＯＳトランジスタＭ２５がオフしている間は、ＰＭＯＳトランジスタＭ２５のドレインには、モニタＩＣ１の−電源Ｖｓｓが印加されているので、ＰＭＯＳトランジスタＭ２５のソース−ドレイン間には、モニタＩＣ２の電源電圧の２倍の電圧が印加されていることが分かる。
【００３１】
また、モニタＩＣ１のＮＭＯＳトランジスタＭ１３のゲートはモニタＩＣ２のＰＭＯＳトランジスタＭ２５のドレインに接続されている。このため、ＰＭＯＳトランジスタＭ２５がオンしている間は、ＮＭＯＳトランジスタＭ１３のゲートには、モニタＩＣ２の＋電源Ｖｄｄが印加されているので、ＮＭＯＳトランジスタＭ１３のゲートにも、モニタＩＣ１の電源電圧の２倍の電圧が印加されていることが分かる。
しかし、ＮＭＯＳトランジスタＭ１４のゲートに与えるアラーム信号のレベルはそれぞれのモニタＩＣの電源電圧範囲でも動作するので、モニタＩＣの内部回路の電圧まで高耐圧トランジスタを使用する必要はない。
【００３２】
すなわち、下り信号回路に関しても制御信号を入出力する端子に直接接続されているトランジスタＭ２３、Ｍ２５、Ｍ１３、Ｍ１５だけを高耐圧トランジスタにすればよいことがわかる。また、特にＭ２３に関してはゲートへの入力信号へのみモニタＩＣｎの電源電圧の２倍の電圧が印加されるが、ソース/ドレイン間にはモニタＩＣｎの電源電圧しかかからないので、ゲート絶縁膜のみ高耐圧仕様にするだけでもよい。
【００３３】
図５は、本発明を３段縦続接続した場合の信号の流れを示す回路図である。
３段縦続接続の場合にも、２段縦続接続の場合と全く同じように、モニタＩＣ１からモニタＩＣ３に上っていく上り信号回路では、ＣＯＮ１とＣＯＮ１２、ＣＯＮ２とＣＯＮ１１、ＣＯＮ３とＣＯＮ１０、ＣＯＮ４とＣＯＮ９がそれぞれディジーチェーン接続されている。また、モニタＩＣ３からモニタＩＣ１に下っていく下り信号回路では、ＣＯＮ７とＣＯＮ６、ＣＯＮ８とＣＯＮ５がそれぞれディジーチェーン接続されている。
この場合、上り信号回路の低電圧側ＩＣ接続入力端子は、端子ＣＯＮ９〜ＣＯＮ１２で、これに対する高電圧側ＩＣ接続出力端子は、端子ＣＯＮ４〜ＣＯＮ１である。
また、下り信号回路の高電圧側ＩＣ接続入力端子は、端子ＣＯＮ５とＣＯＮ６であり、これに対する低電圧側ＩＣ接続出力端子は、ＣＯＮ８とＣＯＮ７である。
【００３４】
図６は、本発明のｎ段縦続接続した場合の信号の流れを示す回路図である。
ｎ段縦続接続の場合にも、２段，３段接続の場合と同じように、上り信号回路では、ＣＯＮ１とＣＯＮ１２、ＣＯＮ２とＣＯＮ１１、ＣＯＮ３とＣＯＮ１０、ＣＯＮ４とＣＯＮ９がそれぞれディジーチェーン接続される。また、下り信号回路では、ＣＯＮ７とＣＯＮ６、ＣＯＮ８とＣＯＮ５がそれぞれディジーチェーン接続される。
【００３５】
図７は、本発明の図２の抵抗素子をトランジスタで構成した場合の回路図である。
図７の回路、つまり（ａ）では抵抗Ｒ１の代りにＮＭＯＳトランジスタＭ３４を、抵抗Ｒ２の代りにＮＭＯＳトランジスタＭ３３を、それぞれ使用した場合には、上り信号回路でＭ３１、Ｍ３２、Ｍ３３、Ｍ３４を高耐圧トランジスタにすればよい。また、特にＭ３１、Ｍ３３に関しては、ゲートへの入力信号へのみモニタＩＣｎの電源電圧の２倍の電圧が印加されるが、ソース/ドレイン間にはモニタＩＣｎの電源電圧しかかからないので、ゲート絶縁膜のみ高耐圧仕様にするだけでもよい。
【００３６】
また、（ｂ）では抵抗Ｒ３の代りにＮＭＯＳトランジスタＭ４１を、抵抗Ｒ４の代りにＮＭＯＳトランジスタＭ４６を、それぞれ使用している。下り信号回路では、Ｍ４１、Ｍ４２、Ｍ４３、Ｍ４５を高耐圧トランジスタにすればよい。また、特にＭ４２、Ｍ４３に関しては、ゲートへの入力信号へのみモニタＩＣｎの電源電圧の２倍の電圧が印加されるが、ソース/ドレイン間にはモニタＩＣｎの電源電圧しかかからないので、ゲート絶縁膜のみ高耐圧仕様にするだけでもよい。
【００３７】
図８は、本発明の図２の抵抗素子と図７のトランジスタの入力プルダウン／プルアップ抵抗部分の対比図である。
図２のＲ１、Ｒ３は、消費電流を抑えるために高抵抗を作成する必要があるが、例えば5Ｖ電圧がかかった場合の消費電流を１uAに抑えるためには５ＭΩの抵抗が必要となる。
その場合に、通常の抵抗素子で作成したチップ面積と、図８で示すようにＭ３４、Ｍ４１のＮｃｈディプリーショントランジスタで構成した面積では、後者の方が小さく作成できる。また、更に高い電圧がかかった場合では、Ｎｃｈディプリーショントランジスタで構成すれば電源電圧に殆ど依存しない抵抗素子となる。
【００３８】
図７（ａ），（ｂ）に示すように、それぞれ高電圧側ＩＣ接続出力端子はＮｃｈオープンドレインであり、高電圧側ＩＣ接続入力端子はＩＣのＶｓｓに接続された高抵抗素子の逆端子側で、かつインバータ入力端子、低電圧側ＩＣ接続出力端子はＰｃｈオープンドレインであり、低電圧側ＩＣ接続入力端子はＩＣのＶｄｄに接続された高抵抗素子の逆端子側で、かつインバータ入力端子となる。
図７（ａ）で、ＩＣｎの高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＮの場合、ＩＣｎの高電圧側ＩＣ接続出力端子はＩＣｎのＶｓｓ電圧となる。対応する受け側のＩＣｎ＋１の低電圧側ＩＣ接続入力端子は、ＩＣｎのＩＣのＬＯＷ信号を受けてＩＣｎ＋１のＶｄｄに接続された高抵抗素子には若干の電流が流れるが、インバータ入力にはＬＯＷ信号が入力される。ＩＣｎ＋１内部には信号が伝わり、更にＩＣｎ＋１の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＮになり、ＩＣｎ＋２へ伝達されていく。
【００３９】
ＩＣｎの高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＦＦの場合、ＩＣｎの高電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側のＩＣｎ＋１の低電圧側ＩＣ接続入力端子に接続されたＶｄｄに接続された高抵抗素子に引っ張られることにより、ＩＣｎ＋１のＶｄｄ電圧になり、ＩＣｎ＋１の低電圧側ＩＣ接続入力端子のインバータ入力にはＨＩＧＨ信号が入力される。ＩＣｎ＋１内部には信号が伝わり、更にＩＣｎ＋１の高電圧側ＩＣ接続出力端子のＮｃｈオープンドレインがＯＦＦになり、ＩＣｎ＋２へ伝達されていく。
【００４０】
図７（ｂ）で、ＩＣｎの低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＮの場合、ＩＣの低電圧側ＩＣ接続出力端子はＩＣｎのＶｄｄ電圧になる。対応する受け側のＩＣｎ−１の高電圧側ＩＣ接続入力端子は、ＩＣｎのＩＣのＨＩＧＨ信号を受けて、ＩＣｎ−１のＶｓｓに接続された高抵抗素子には若干の電流が流れるが、インバータ入力にはＨＩＧＨ信号が入力される。ＩＣｎ−１内部には信号が伝わり、更にＩＣｎ−１の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＮになり、ＩＣｎ−２に伝達されていく。
【００４１】
ＩＣｎの低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＦＦの場合、ＩＣｎの低電圧側ＩＣ接続出力端子は単独ではフローティングであるが、対応する受け側のＩＣｎ−１の高電圧側ＩＣ接続入力端子に接続されたＶｓｓに接続された高抵抗素子に引っ張られることにより、ＩＣｎ−１のＶｓｓ電圧になる。ＩＣｎ−１の高電圧側ＩＣ接続入力端子のインバータ入力にはＬＯＷ信号が入力される。ＩＣｎ−１内部には信号が伝わり、更にＩＣｎ−１の低電圧側ＩＣ接続出力端子のＰｃｈオープンドレインがＯＦＦになり、ＩＣｎ−２へ伝達されていく。ただし、制御端子の構成は、上記内容の方式およびシステムに限定されるものでなく、その他種々の方式に対応するものである。
【００４２】
本発明で用いられる端子の種類は、ピン挿入型も面実装型も問わない。また、面実装型のうちボールグリッド、ガルウィングリード、Ｊリードの３タイプの端子の種類も問わない。
パッケージについては、ＤＩＰ・ＰＧＡ・ＳＯＰ・ＱＦＰ・ＢＧＡ・ＣＳＰ等の対向するリードの辺を持つ種々のパッケージに対応する。
【００４３】
本発明では、上記のようにデイジーチェーン接続する制御信号端子に直接接続されているトランジスタだけを、電源電圧の２倍以上の高耐圧トランジスタで構成したので、ＩＣのチップ面積の増加がほとんど無くなり、その結果、コストアップを防止することが可能になった。
【図面の簡単な説明】
【００４４】
【図１】本発明を縦続接続した場合の信号の流れを示す回路図である。
【図２】本発明の制御端子の構成を示す回路図である。
【図３】本発明の制御端子同士を接続した場合の構成を示す回路図である。
【図４】本発明の従来技術を説明するモニタ回路図である。
【図５】本発明を３段縦続接続した場合の信号の流れを示す回路図である。
【図６】本発明のｎ段縦続接続した場合の信号の流れを示す回路図である。
【図７】本発明の図２の抵抗素子をトランジスタで構成した場合の回路図である。
【図８】本発明の図２の抵抗素子と図７のトランジスタの入力プルダウン/プルアップ抵抗部分の対比図である。
【符号の説明】
【００４５】
ＣＯＮ１〜ＣＯＮ１２…制御端子、
ＩＣ１、ＩＣ２、ＩＣ３、ＩＣｎ…半導体装置、
Ｖｄｄ…＋電源、
Ｖｓｓ…−電源、
Ｍ１〜Ｍ４６…ＭＯＳトランジスタ、
Ｍ３４、Ｍ４１…高耐圧Ｎｃｈディプリーショントランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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