(57)【要約】【課題】パワーセーブに関する状態遷移の中間状態の存在に起因する不具合を回避する。【解決手段】シリアルＡＴＡインタフェースを持つ電子機器において、復帰要求禁止信号生成回路４８は、パワーセーブ状態に遷移する動作が開始された時点から予め設定された時間が経過するまで、復帰要求禁止信号５５をアサートする。復帰要求出力回路４６は、復帰要求禁止信号５５がアサートされている期間に復帰要求５６が発生した場合、上記電子機器とシリアルＡＴＡバスを介して接続されるもう１つの電子機器に対する復帰要求信号パターンＣＯＭＷＡＫＥの送出を、復帰要求禁止信号５５がネゲートされるまで遅延する。【選択図】      図２
2005339135.tif 000002
【特許請求の範囲】
【請求項１】
シリアルＡＴＡインタフェースを持つ電子機器であって、シリアルＡＴＡバスを介して接続されたもう１つの電子機器に対して、前記シリアルＡＴＡバスが非パワーセーブ状態に設定されている状態でデータを送信する電子機器において、
前記もう１つの電子機器に対して前記シリアルＡＴＡインタフェースのパワーセーブ状態から前記非パワーセーブ状態への復帰を要求するための復帰要求信号パターンの送出を禁止するのに用いられる復帰要求禁止信号を生成する復帰要求禁止信号生成回路であって、前記パワーセーブ状態に遷移する動作が開始された時点から予め設定された時間が経過するまで前記復帰要求禁止信号をアサートする復帰要求禁止信号生成回路と、
前記電子機器内で発生する前記パワーセーブ状態から前記非パワーセーブ状態への復帰を要求する復帰要求に応じて前記もう１つの電子機器に送出すべき復帰要求信号パターンを出力する復帰要求出力回路であって、前記復帰要求禁止信号がアサートされている期間に前記復帰要求が発生した場合、前記復帰要求信号パターンの出力を前記復帰要求禁止信号がネゲートされるまで遅延する復帰要求出力回路と
を具備することを特徴とする電子機器。
【請求項２】
前記復帰要求禁止信号生成回路は、
前記パワーセーブ状態に遷移する動作が開始された時点から前記予め設定された時間を計測するタイマと、
前記パワーセーブ状態に遷移する動作が開始された時点にセットされて前記復帰要求禁止信号をアサートし、前記タイマが前記予め設定された時間を計測し終えた時点にリセットされて前記復帰要求禁止信号をネゲートするフリップフロップとを含む
ことを特徴とする請求項１記載の電子機器。
【請求項３】
前記タイマは、計測すべき時間を示す任意のタイマ値が外部から設定可能なプログラマブルタイマであることを特徴とする請求項２記載の電子機器。
【請求項４】
前記パワーセーブ状態がパーシャル状態の場合には、前記予め設定された時間として当該パーシャル状態に対応した第１の時間が用いられ、
前記パワーセーブ状態がスランバ状態の場合には、前記予め設定された時間として当該スランバ状態に対応した第２の時間が用いられる
ことを特徴とする請求項１記載の電子機器。
【請求項５】
前記復帰要求禁止信号生成回路は、
前記パーシャル状態に遷移する動作が開始された時点から前記第１の時間を計測する第１のタイマと、
前記スランバ状態に遷移する動作が開始された時点から前記第２の時間を計測する第２のタイマと、
前記パーシャル状態に遷移する動作が開始された時点にセットされて第１の信号をアサートし、前記第１のタイマが前記第１の時間を計測し終えた時点にリセットされて前記第１の信号をネゲートする第１のフリップフロップと、
前記スランバ状態に遷移する動作が開始された時点にセットされて第２の信号をアサートし、前記第２のタイマが前記第２の時間を計測し終えた時点にリセットされて前記第２の信号をネゲートする第２のフリップフロップと、
前記第１及び第２の信号をオアして、そのオアされた信号を前記復帰要求禁止信号として出力するオアゲートとを含む
ことを特徴とする請求項４記載の電子機器。
【請求項６】
前記第１のタイマは、計測すべき前記第１の時間を示す任意のタイマ値が外部から設定可能な第１のプログラマブルタイマであり、
前記第２のタイマは、計測すべき前記第２の時間を示す任意のタイマ値が外部から設定可能な第２のプログラマブルタイマである
ことを特徴とする請求項５記載の電子機器。
【請求項７】
シリアルＡＴＡインタフェースを持つ電子機器であって、シリアルＡＴＡバスを介して接続されたもう１つの電子機器に対して、前記シリアルＡＴＡバスが非パワーセーブ状態に設定されている状態でデータを送信する電子機器において、
前記もう１つの電子機器から与えられる前記シリアルＡＴＡインタフェースのパワーセーブ状態への遷移を要求するパワーセーブ要求の受け付けを禁止するのに用いられる受付禁止信号を生成する受付禁止信号生成回路であって、前記パワーセーブ状態から前記非パワーセーブ状態に復帰する動作が開始された時点から予め設定された時間が経過するまで前記受付禁止信号をアサートする受付禁止信号生成回路と、
前記もう１つの電子機器から前記パワーセーブ要求が与えられた場合に、当該パワーセーブ要求を受け付けるかを決定する要求受付決定回路であって、前記受付禁止信号がアサートされている期間に前記パワーセーブ要求が与えられた場合、当該パワーセーブ要求を受け付けないことを決定する要求受付決定回路と
を具備することを特徴とする電子機器。
【請求項８】
前記受付禁止信号生成回路は、
前記パワーセーブ状態から前記非パワーセーブ状態に復帰する動作が開始された時点から前記予め設定された時間を計測するタイマと、
前記パワーセーブ状態から前記非パワーセーブ状態に復帰する動作が開始された時点にセットされて前記受付禁止信号をアサートし、前記タイマが前記予め設定された時間を計測し終えた時点にリセットされて前記受付禁止信号をネゲートするフリップフロップとを含む
ことを特徴とする請求項７記載の電子機器。
【請求項９】
前記パワーセーブ状態から前記非パワーセーブ状態への復帰がパーシャル状態からの復帰である場合には、前記予め設定された時間として当該パーシャル状態に対応した第１の時間が用いられ、
前記パワーセーブ状態から前記非パワーセーブ状態への復帰がスランバ状態からの復帰である場合には、前記予め設定された時間として当該スランバ状態に対応した第２の時間が用いられる
ことを特徴とする請求項８記載の電子機器。
【請求項１０】
前記受付禁止信号生成回路は、
前記パーシャル状態から前記非パワーセーブ状態に復帰する動作が開始された時点から前記第１の時間を計測する第１のタイマと、
前記スランバ状態から前記非パワーセーブ状態に復帰する動作が開始された時点から前記第２の時間を計測する第２のタイマと、
前記パーシャル状態から前記非パワーセーブ状態に復帰する動作が開始された時点にセットされて第１の信号をアサートし、前記第１のタイマが前記第１の時間を計測し終えた時点にリセットされて前記第１の信号をネゲートする第１のフリップフロップと、
前記スランバ状態から前記非パワーセーブ状態に復帰する動作が開始された時点にセットされて第２の信号をアサートし、前記第２のタイマが前記第２の時間を計測し終えた時点にリセットされて前記第２の信号をネゲートする第２のフリップフロップと、
前記第１及び第２の信号をオアして、そのオアされた信号を前記受付禁止信号として出力するオアゲートとを含む
ことを特徴とする請求項９記載の電子機器。
【請求項１１】
シリアルＡＴＡインタフェースを持つ電子機器において前記シリアルＡＴＡインタフェースのパワーセーブを制御するためのパワーセーブ制御方法であって、
前記シリアルＡＴＡインタフェースのパワーセーブ状態に遷移する動作が開始された時点に、前記電子機器とシリアルＡＴＡバスを介して接続されたもう１つの電子機器に対して前記パワーセーブ状態から非パワーセーブ状態への復帰を要求するための復帰要求信号パターンの送出を禁止するのに用いられる復帰要求禁止信号をアサートするステップと、
前記パワーセーブ状態に遷移する動作が開始された時点から予め設定された時間が経過した時点に、前記復帰要求禁止信号をネゲートするステップと、
前記復帰要求禁止信号がアサートされている期間に、前記電子機器内で前記パワーセーブ状態から前記非パワーセーブ状態への復帰を要求する復帰要求が発生した場合、前記復帰要求信号パターンの出力を前記復帰要求禁止信号がネゲートされるまで遅延するステップと
を具備することを特徴とするパワーセーブ制御方法。
【請求項１２】
前記ネゲートするステップにおいて、前記パワーセーブ状態がパーシャル状態の場合には、前記予め設定された時間として当該パーシャル状態に対応した第１の時間が用いられ、前記パワーセーブ状態がスランバ状態の場合には、前記予め設定された時間として当該スランバ状態に対応した第２の時間が用いられることを特徴とする請求項１１記載のパワーセーブ制御方法。
【請求項１３】
シリアルＡＴＡインタフェースを持つ電子機器において前記シリアルＡＴＡインタフェースのパワーセーブを制御するためのパワーセーブ制御方法であって、
前記電子機器とシリアルＡＴＡバスを介して接続されたもう１つの電子機器から与えられる前記シリアルＡＴＡインタフェースのパワーセーブ状態への遷移を要求するパワーセーブ要求の受け付けを禁止するのに用いられる受付禁止信号を、前記パワーセーブ状態から前記非パワーセーブ状態に復帰する動作が開始された時点にアサートするステップと、
前記非パワーセーブ状態に遷移する動作が開始された時点から予め設定された時間が経過した時点に、前記受付禁止信号をネゲートするステップと、
前記受付禁止信号がアサートされている期間に、前記もう１つの電子機器から前記パワーセーブ要求が与えられた場合、当該パワーセーブ要求の受け付けを拒否するステップと
を具備することを特徴とするパワーセーブ制御方法。
【請求項１４】
前記ネゲートするステップにおいて、前記パワーセーブ状態から前記非パワーセーブ状態への復帰がパーシャル状態からの復帰である場合には、前記予め設定された時間として当該パーシャル状態に対応した第１の時間が用いられ、前記パワーセーブ状態から前記非パワーセーブ状態への復帰がスランバ状態からの復帰の場合には、前記予め設定された時間として当該スランバ状態に対応した第２の時間が用いられることを特徴とする請求項１３記載のパワーセーブ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルＡＴＡ（ＡＴ  Ａｔｔａｃｈｍｅｎｔ）インタフェースを持つ電子機器に係り、特にシリアルＡＴＡインタフェースの規格に準拠したパワーセーブに好適な、ディスクドライブに代表される電子機器及び同機器におけるパワーセーブ制御方法に関する。
【背景技術】
【０００２】
最近、シリアルＡＴＡインタフェースの規格が策定された。シリアルＡＴＡインタフェースは、従来のＡＴＡインタフェース（つまりパラレルＡＴＡインタフェース）と同様に、磁気ディスクドライブに代表される周辺機器とホストシステム（ホスト）との間のインタフェースとして用いられる。
【０００３】
シリアルＡＴＡインタフェースを持つ周辺機器、例えば磁気ディスクドライブ（以下、ＨＤＤと称する）は、シリアルＡＴＡバスによりホストと接続される。このようなＨＤＤでは、パラレルＡＴＡインタフェースとの互換性を確保するために、パラレルＡＴＡインタフェースをシリアルＡＴＡインタフェースに、そしてシリアルＡＴＡインタフェースをパラレルＡＴＡインタフェースに、それぞれ変換する必要がある。このンタフェース変換は、例えばシリアルＡＴＡインタフェース制御回路（シリアルＡＴＡブリッジ）と呼ばれるＬＳＩ（ブリッジＬＳＩ）で行われる。そこでＨＤＤには、シリアルＡＴＡインタフェース制御回路が設けられる。
【０００４】
シリアルＡＴＡインタフェースの規格（以下、シリアルＡＴＡ規格と称する）では、機能別に３つの層、つまり物理層、リンク層及びトランスポート層が定義されている。物理層は高速の信号送受信を実行する機能を持つ部分であり、受信内容を解釈してリンク層に伝達し、またリンク層からの要求に応じて信号の出力を実施する。リンク層はトランスポート層からの要求内容に応じて物理層に信号出力の要求を出し、また物理層からの受信入力をトランスポート層へ伝達する。トランスポート層はパラレルＡＴＡインタフェースの規格（以下、パラレルＡＴＡ規格と称する）における動作への変換を行う。このトランスポート層の役割は、パラレルＡＴＡインタフェース接続の場合と比較すると、シリアルＡＴＡインタフェース制御回路がＨＤＤに用いられたとき、ホスト側のパラレルＡＴＡ信号出力を行う部分に相当する。
【０００５】
シリアルＡＴＡインタフェース制御回路は、上記物理層、リンク層及びトランスポート層の処理を行う処理回路を有する。シリアルＡＴＡインタフェース制御回路とＨＤＤ内のディスクコントローラ（ＨＤＣ）との間は、パラレルＡＴＡ規格に準拠したパラレルＡＴＡバス（またはそれに準じたバス）で接続される。このためシリアルＡＴＡインタフェース制御回路とディスクコントローラとの間の接続部分の動作は、パラレルＡＴＡ規格と同等、またはそれに準じた動作となる。
【０００６】
シリアルＡＴＡ規格では、シリアルＡＴＡインタフェースの電力管理モードとして、“ＰＨＹ  ＲＥＡＤＹ（アイドル）”，“ＰＡＲＴＩＡＬ（パーシャル）”及び“ＳＬＵＭＢＥＲ（スランバ）”の３種のモードが定義されている。アイドル（ＰＨＹ  ＲＥＡＤＹ）モードとは、物理層の動作を実現する物理層処理回路と主ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路とが動作し、ホスト側及び周辺機器側の各々のインタフェース状態が同期している非パワーセーブ状態を設定するモード（非パワーセーブモード）をいう。パーシャルモード及びスランバモードとは、物理層処理回路は動作しているが、インタフェース信号は中立になっているパワーセーブ状態を設定するためのモード（パワーセーブモード）をいう。
【０００７】
パーシャルモード及びスランバモードの定義上の違いは、それらのモードからアイドルモードへの復帰時間にある。即ち、パーシャルモードでは、当該モードからの復帰時間は１０μｓを超えてはならないと定義されている。これに対し、スランバモードでは、当該モードからの復帰時間は１０ｍｓを超えてはならないと定義されている。パーシャルモードまたはスランバモードで、機器内のどの部分の省電力機能を動作させるか（つまり、どの回路の電源を遮断するか）は、復帰時間、インタフェースの電源状態を遵守している限り製造者側で任意に規定できる。
【０００８】
シリアルＡＴＡ規格では、パーシャルモード或いはスランバモード（つまりパワーセーブモード）への状態遷移、及びそこからの復帰手順について規定されている。しかし、一度状態を遷移した後、復帰動作を実施するまでの最低時間の規定は存在しない。
【０００９】
一方、特許文献１には、シリアルインタフェース回路を有する装置のパワーセーブを行う技術（以下、先行技術と称する）が記載されている。この先行技術は、ＩＥＥＥ１３９４シリアルインタフェースに準拠したシリアルインタフェース回路のような、周期的な通信動作を行うシリアルインタフェース回路に適用される。この先行技術は、予め設定された動作周期に従い、シリアルインタフェース回路に対する周期的なクロック供給停止・供給再開を制御することに特徴がある。つまり先行技術においては、シリアルインタフェース回路の周期的な動作停止・動作再開を制御することにより、装置のパワーセーブを実現している。
【特許文献１】特開２０００−１８１５８４（段落０００７，００１３）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記したように、上記先行技術においては、シリアルインタフェース回路の周期的な動作停止・動作再開を制御することにより、装置のパワーセーブを実現している。しかし、このパワーセーブを実現できるのは、シリアルインタフェース回路が周期的に通信動作を行う場合に限られる。
【００１１】
一方、シリアルＡＴＡ規格で規定されたパワーセーブモードは、ホスト及び周辺機器の双方から制御が可能である。ホストまたは周辺機器から任意のパワーセーブモードが設定された直後、ホストまたは周辺機器のうちのいずれかのノードにより、パワーセーブ状態からアイドル状態（非パワーセーブ状態）への復帰が必要と判断されることがある。パワーセーブ状態からアイドル状態に復帰をしようとするノードは、自身のパワーセーブ状態を確認することは一般的に可能である。しかし、そのノードは、当該ノードとシリアルＡＴＡバスにより接続されている別のノード（以下、被接続ノードと称する）のパワーセーブ状態（特に状態遷移の状況）については確認することはできない。このため、パワーセーブ状態からアイドル状態に復帰をしようとするノードから被接続ノードに対する復帰要求は、当該被接続ノードのパワーセーブ状態に無関係に発行される。
【００１２】
ここで、複数の回路要素で構成されている電子回路のパワーセーブを行う場合について考える。この場合、予め定められたパワーセーブの対象となる回路要素毎に固有のパワーセーブのための構成を持つことが一般的である。この種の回路では、パワーセーブ状態への移行動作の完了は、予め定められた回路要素全てを指定のパワーセーブ状態に移行させた状態である。この各回路要素を対象とするパワーセーブ状態への移行は所定の手順に従って実施される。このため、上記電子回路には、パワーセーブの対象となる全ての回路要素が指定のパワーセーブ状態への移行が完了するまでの間、パワーセーブ状態への遷移中という中間状態が存在する。
【００１３】
もし、このようなパワーセーブに関する中間状態にある複数の電子回路を備えたノードに対して、被接続ノードによりパワーセーブ状態からの復帰が要求された場合、復帰要求が当該ノード内の複数の電子回路間を伝達されず、復帰要求の受信エラーを招く可能性がある。この場合、パワーセーブ状態からの復帰動作が確実に行えないという不具合が発生する。この不具合は、一部の回路要素は未だ動作状態で別の回路要素は既にパワーセーブ状態に移行済みというような場合に発生し得る。また、回路要素自体がパワーセーブ状態に移行するのに一定時間を必要とすることもあり得る。つまり、回路要素自体が中間状態をとることもあり得る。この場合にも同様な不具合の発生が予想される。
【００１４】
本発明は上記事情を考慮してなされたものでその目的は、パワーセーブに関する状態遷移の中間状態の存在に起因する不具合を回避できるシリアルＡＴＡインタフェースを持つ電子機器及び同機器におけるパワーセーブ制御方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の１つの観点によれば、シリアルＡＴＡインタフェースを持つ電子機器であって、シリアルＡＴＡバスを介して接続されたもう１つの電子機器に対して、上記シリアルＡＴＡバスが非パワーセーブ状態に設定されている状態でデータを送信する電子機器が提供される。この電子機器は、上記もう１つの電子機器に対して上記シリアルＡＴＡインタフェースのパワーセーブ状態から非パワーセーブ状態への復帰を要求するための復帰要求信号パターンの送出を禁止するのに用いられる復帰要求禁止信号を生成する復帰要求禁止信号生成回路であって、上記パワーセーブ状態に遷移する動作が開始された時点から予め設定された時間が経過するまで上記復帰要求禁止信号をアサートする復帰要求禁止信号生成回路と、上記電子機器内で発生する上記パワーセーブ状態から上記非パワーセーブ状態への復帰を要求する復帰要求に応じて上記もう１つの電子機器に送出すべき復帰要求信号パターンを出力する復帰要求出力回路であって、上記復帰要求禁止信号がアサートされている期間に上記復帰要求が発生した場合、上記復帰要求信号パターンの出力を上記復帰要求禁止信号がネゲートされるまで遅延する復帰要求出力回路とを備える。
【００１６】
このような構成の電子機器においては、パワーセーブ状態に遷移する動作が開始された時点から予め設定された時間が経過する前に、当該パワーセーブ状態から非パワーセーブ状態（アイドル状態）への復帰を要求する復帰要求が発生した場合、復帰要求信号パターンの出力が上記予め設定された時間が経過するまで遅延される。これにより、上記時間が、パワーセーブ状態に遷移する動作が開始されてから当該パワーセーブ状態への移行が完了するのに必要十分な時間に設定されているならば、上記もう１つの電子機器がパワーセーブ状態への移行が完了する前の中間状態にあると予測される期間に、当該もう１つの電子機器に対してパワーセーブ状態から非パワーセーブ状態への復帰が要求されるのを防止できる。
【００１７】
上記の構成の電子機器においては、上記予め設定された時間が経過した時点で、上記もう１つの電子機器に対してパワーセーブ状態から非パワーセーブ状態への復帰が要求される。これにより、上記もう１つの電子機器において、パワーセーブに関する状態遷移の中間状態に起因して復帰要求の受信エラーが発生するのを回避できる。つまり、上記の構成の電子機器においては、パワーセーブに関する上記中間状態の存在に起因する不具合を回避できる。
【００１８】
本発明のもう１つの観点に係る電子機器は、当該電子機器とシリアルＡＴＡバスを介して接続されたもう１つの電子機器から与えられるシリアルＡＴＡインタフェースのパワーセーブ状態への遷移を要求するパワーセーブ要求の受け付けを禁止するのに用いられる受付禁止信号を生成する受付禁止信号生成回路であって、上記パワーセーブ状態から上記非パワーセーブ状態に復帰する動作が開始された時点から予め設定された時間が経過するまでアサートする受付禁止信号生成回路と、上記もう１つの電子機器から上記パワーセーブ要求が与えられた場合に、当該パワーセーブ要求を受け付けるかを決定する要求受付決定回路であって、上記受付禁止信号がアサートされている期間に上記パワーセーブ要求が与えられた場合、当該パワーセーブ要求を受け付けないことを決定する要求受付決定回路とを備える。
【００１９】
このような構成の電子機器においては、パワーセーブ状態から非パワーセーブ状態への復帰動作を開始してから予め設定された時間が経過するまでは、上記もう１つの電子機器からのパワーセーブ要求を受け付けることが禁止される。これにより、パワーセーブ状態から非パワーセーブ状態への復帰動作が完了してシリアルＡＴＡバスを使用する前に、再度パワーセーブ状態に遷移する動作を行うことになるという不具合、つまりパワーセーブ動作に伴う上記中間状態が存在することに起因する不具合を回避できる。
【発明の効果】
【００２０】
本発明によれば、電子機器においてパワーセーブ状態に遷移する動作が開始された時点から予め設定された時間が経過するまでの間にパワーセーブ状態から非パワーセーブ状態への復帰が必要となった場合、当該設定された時間が経過するまで、当該電子機器から当該電子機器とシリアルＡＴＡバスを介して接続されたもう１つの電子機器に対して、パワーセーブ状態から非パワーセーブ状態への復帰を要求するのが遅延される。これにより、上記もう１つの電子機器において、パワーセーブに関する状態遷移の中間状態に起因して復帰要求の受信エラーが発生するのを回避できる。
【００２１】
また本発明によれば、電子機器においてパワーセーブ状態から非パワーセーブ状態への復帰動作を開始してから予め設定された時間が経過するまでは、当該電子機器とシリアルＡＴＡバスを介して接続されたもう１つの電子機器からのパワーセーブ要求を受け付けることが禁止される。これにより、パワーセーブ状態から非パワーセーブ状態への復帰動作が完了してシリアルＡＴＡバスを使用する前に、再度パワーセーブ状態に遷移する動作を行う事態となる不具合を回避できる。
【００２２】
このように本発明によれば、パワーセーブに関する状態遷移の中間状態の存在に起因する不具合を回避できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の一実施形態につき図面を参照して説明する。  
図１は本発明の一実施形態に係る磁気ディスクドライブ（以下、ＨＤＤと称する）１０を備えたシステムの構成を示すブロック図である。ＨＤＤ１０は、主ＨＤＤユニット１１と、シリアルＡＴＡインタフェース制御回路（以下、ＳＡＴＡ制御回路１２と称する）１２とを備えた記憶装置（電子機器）である。主ＨＤＤユニット１１は、従来から知られている、パラレルＡＴＡインタフェースを用いてパラレルデータ転送を行うＨＤＤに相当する。ＳＡＴＡ制御回路１２は、周辺機器用のＳＡＴＡブリッジである。ＳＡＴＡ制御回路１２は、主ＨＤＤユニット１１とパラレルＡＴＡバス（以下、ＰＡＴＡバスと称する）１３を介して接続されると共に、ホスト（ホストシステム）２０とシリアルＡＴＡバス（以下、ＳＡＴＡバスと称する）３０を介して接続される。ＳＡＴＡ制御回路１２は、パラレルＡＴＡインタフェースとシリアルＡＴＡインタフェースとの間のインタフェース変換を行う例えば１チップのブリッジＬＳＩ（Large Scale Integrated Circuit）である。ＳＡＴＡ制御回路１２は特に、ＳＡＴＡバス３０を介して与えられた指示をＰＡＴＡバス１３（パラレルＡＴＡインタフェース）の信号規則に変換し、当該ＰＡＴＡバス１３を介してＨＤＤ本体１１に送信する機能を有する。ＳＡＴＡバス３０には、ケーブル（電線）或いは配線パターンを用いることが可能である。配線パターンは、例えばホスト２０の印刷回路基板上に形成することが可能である。
【００２４】
ホスト２０はＨＤＤ１０を記憶装置として利用する電子機器である。ホスト２０は、例えばパーソナルコンピュータである。ホスト２０は、主ホストユニット２１と、ＳＡＴＡ制御回路２２とを備えている。主ホストユニット２１は、従来から知られている、パラレルＡＴＡインタフェースを用いてパラレルデータ転送を行うホストに相当する。ＳＡＴＡ制御回路２２は、主ホストユニット２１とＰＡＴＡバス（パラレルＡＴＡバス）２３を介して接続されると共に、ＨＤＤ１０とＳＡＴＡバス（シリアルＡＴＡバス）３０を介して接続される、ホスト型ブリッジである。ＳＡＴＡ制御回路２２は、ＨＤＤ１０内のＳＡＴＡ制御回路１２と同様に、パラレルＡＴＡインタフェースとシリアルＡＴＡインタフェースとの間のインタフェース変換を行う１チップのブリッジＬＳＩである。ＳＡＴＡ制御回路２２は特に、ホスト２０側のＰＡＴＡバス２３を介して与えられた指示をＳＡＴＡバス３０（ＳＡＴＡインタフェース）の信号規則に変換し、当該ＳＡＴＡバス３０を介してＨＤＤ１０に送信する機能を有する。なお、ＰＡＴＡバス１３及び２３に代えて、当該ＰＡＴＡバスに準じたバス、例えばＰＣＩバス（peripheral component interconnect bus）を用いることも可能である。この場合、ＳＡＴＡ制御回路１２及び２２（ＳＡＴＡブリッジ）をＰＣＩブリッジ内に設けることが可能である。
【００２５】
ＳＡＴＡ制御回路１２及び２２は、それぞれ、物理層処理回路１２１及び２２１と、リンク／トランスポート層処理回路１２２及び２２２と、復帰要求送出制御回路１２３及び２２３と、パワーセーブ要求受付制御回路１２４及び２２４とを備えている。
【００２６】
物理層処理回路１２１及び２２１は、ＳＡＴＡバス３０を介して高速のシリアルデータ転送（送受信）を実行する。ここでのデータ転送速度は、１．５Ｇｂｐｓ（ギガビット／秒）である。物理層処理回路１２１及び２２１は、それぞれ、ＳＡＴＡバス３０から受信したデータを解釈し、その解釈結果に応じて当該データをリンク／トランスポート層処理回路１２２及び２２２に伝達する。また物理層処理回路１２１及び２２１は、それぞれ、リンク／トランスポート層処理回路１２２及び２２２からの要求に応じてシリアルデータ信号を出力（送信）する。
【００２７】
リンク／トランスポート層処理回路１２２及び２２２は、いずれも、リンク層処理回路とトランスポート層処理回路（図示せず）とを備えている。リンク／トランスポート層処理回路１２２及び２２２のリンク層処理回路は、それぞれ、当該処理回路１２２及び２２２のトランスポート層処理回路からの要求に応じて物理層処理回路１２１及び２２１に信号出力の要求を送出する。また、処理回路１２２及び２２２のリンク層処理回路は、それぞれ、物理層処理回路１２１及び２２１から伝達されたデータを当該処理回路１２２及び２２２のトランスポート層処理回路へ伝達する。トランスポート層処理回路はパラレルＡＴＡインタフェースとシリアルＡＴＡインタフェースとの間のインタフェース変換を行う。
【００２８】
復帰要求送出制御回路１２３及び２２３は、パワーセーブ状態からアイドル状態（非パワーセーブ状態）への復帰が必要となる事態が発生した場合に、それぞれ、ホスト２０及びＨＤＤ１０に対する復帰要求の送出時期を制御する。本実施形態において復帰要求送出制御回路１２３及び２２３は、それぞれ、ホスト２０及びＨＤＤ１０におけるパワーセーブ状態への移行に伴う中間状態を考慮して当該ホスト２０及びＨＤＤ１０に対する復帰要求の送出を遅らせるように構成されている。
【００２９】
パワーセーブ要求受付制御回路１２４及び２２４は、それぞれ、ホスト２０及びＨＤＤ１０から送出されるパワーセーブ要求の受け付けを制御する。本実施形態においてパワーセーブ要求受付制御回路１２４及び２２４は、ホスト２０及びＨＤＤ１０からパワーセーブ要求が送出された場合に、直前の復帰動作開始時点からの経過時間を考慮して、当該要求を受け付けるか否かを決定するように構成されている。パワーセーブ要求受付制御回路１２４及び２２４は、この決定に応じて、ホスト２０及びＨＤＤ１０に肯定応答または否定応答を返す。
【００３０】
図２は復帰要求送出制御回路１２３の構成を示すブロック図である。図２に示すように、復帰要求送出制御回路１２３は、プログラマブルタイマ４１及び４２と、フリップフロップ４３及び４４と、オアゲート４５と、復帰要求出力回路４６と、タイマ値設定回路４７とを備えている。
【００３１】
プログラマブルタイマ４１及び４２は、それぞれ、パワーセーブモード信号ＰＡＲＴＩＡＬ及びＳＬＵＭＢＥＲの例えば立ち上がりのタイミングで起動され、予め設定された時間Ｔｐ１（時間Ｔｐ１に相当するパルス数）及びＴｓ１（時間Ｔｓ１に相当するパルス数）をカウントする。信号ＰＡＲＴＩＡＬ及びＳＬＵＭＢＥＲは、例えば高レベルの期間、ＨＤＤ１０がそれぞれパーシャルモード及びスランバモードにあることを示す。プログラマブルタイマ４１及び４２は、それぞれ、時間Ｔｐ１及びＴｓ１をカウントすると、タイムアウト信号５１及び５２を出力する。プログラマブルタイマ４１及び４２は、それぞれ、カウンタ４１１及び４２１と、レジスタ４１２及び４２２と、比較器４１３及び４２３とから構成される。
【００３２】
フリップフロップ４３及び４４は、例えばＲＳフリップフロップである。フリップフロップ４３及び４４は、いずれも端子Ｒ，Ｓ及びＱを有する。フリップフロップ４３及び４４の端子Ｒには、それぞれ、パワーセーブモード信号ＰＡＲＴＩＡＬ及びＳＬＵＭＢＥＲが入力される。フリップフロップ４３及び４４の端子Ｓには、それぞれ、タイムアウト信号５１及び５２が入力される。フリップフロップ４３及び４４の各端子Ｑから出力される信号は、それぞれ復帰要求信号パターンＣＯＭＷＡＫＥの送出を禁止するための復帰要求禁止信号５３及び５４として用いられる。
【００３３】
オアゲート４５は、復帰要求禁止信号５３及び５４をオアする。オアゲート４５の出力信号は、復帰要求禁止信号５５として用いられる。つまり、プログラマブルタイマ４１及び４２と、フリップフロップ４３及び４４と、オアゲート４５とは、復帰要求禁止信号５５を生成する復帰要求禁止信号生成回路４８を構成する。
【００３４】
復帰要求出力回路４６は、ＨＤＤ１０における復帰要求５６の発生に応じて復帰要求信号パターンＣＯＭＷＡＫＥを出力する。復帰要求５６は、パワーセーブ状態からアイドル状態への復帰が必要なことを表す。復帰要求信号パターンＣＯＭＷＡＫＥは、ＨＤＤ１０と接続されるノード（ここではホスト２０）に対して、パワーセーブ状態からアイドル状態への復帰を要求（指示）するのに用いられる特定の信号パターンである。復帰要求出力回路４６は、この復帰要求信号パターンＣＯＭＷＡＫＥの出力タイミングを復帰要求禁止信号５５に応じて決定する。ここでは復帰要求出力回路４６は、復帰要求禁止信号５５がアサートされている期間（復帰要求禁止期間）は復帰要求信号パターンＣＯＭＷＡＫＥの送出を抑止する。
【００３５】
タイマ値設定回路４７は、例えばホスト２０からのタイマ値設定コマンドに従い、プログラマブルタイマ４１及び４２内のレジスタ４１２及び４２２のうち、当該コマンドで指定されたレジスタに当該コマンドで指定されたタイマ値を設定する。
【００３６】
なお、復帰要求送出制御回路２２３も、図２に示した復帰要求送出制御回路１２３と同様の構成を有している。
【００３７】
図３はパワーセーブ要求受付制御回路１２４の構成を示すブロック図である。図３に示すように、パワーセーブ要求受付制御回路１２４は、プログラマブルタイマ６１及び６２と、フリップフロップ６３及び６４と、オアゲート６５と、要求受付決定回路６６と、タイマ値設定回路６７とを備えている。
【００３８】
プログラマブルタイマ６１及び６２は、それぞれ、復帰動作開始信号７１及び７２の例えば立ち上がりのタイミングで起動され、予め設定された時間Ｔｐ２（時間Ｔｐ２に相当するパルス数）及びＴｓ２（時間Ｔｓ２に相当するパルス数）をカウントする。復帰動作開始信号７１及び７２は、それぞれ、パーシャルモード及びスランバモードでのパワーセーブ状態（パーシャル状態及びスランバ状態）からアイドル状態への復帰動作が開始されたタイミングを表す。プログラマブルタイマ６１及び６２は、それぞれ、時間Ｔｐ２及びＴｓ２をカウントすると、タイムアウト信号７３及び７４を出力する。図３では省略されているが、プログラマブルタイマ６１及び６２は、図２に示したプログラマブルタイマ４１及び４２と同様の構成を有している。
【００３９】
フリップフロップ６３及び６４は、例えばＲＳフリップフロップである。フリップフロップ６３及び６４の端子Ｒには、それぞれ、復帰動作開始信号７１及び７２が入力される。フリップフロップ６３及び６４の端子Ｓには、それぞれ、タイムアウト信号７３及び７４が入力される。フリップフロップ６３及び６４の各端子Ｑから出力される信号は、それぞれパワーセーブ要求の受付を禁止するための受付禁止信号７５及び７６として用いられる。
【００４０】
オアゲート６５は、受付禁止信号７５及び７７をオアする。オアゲート６５の出力信号は、受付禁止信号７７として用いられる。つまり、プログラマブルタイマ６１及び６２と、フリップフロップ６３及び６４と、オアゲート６５とは、受付禁止信号７５を生成する受付禁止信号生成回路６８を構成する。
【００４１】
要求受付決定回路６６は、ＨＤＤ１０と接続されるノード（ここではホスト２０）からのパワーセーブ要求を受け付けるべきか否かを決定する。ここでは要求受付決定回路６６は、受付禁止信号７７がアサートされている期間にパワーセーブ要求を受け取った場合には、ホスト２０に対して否定応答を返す。
【００４２】
タイマ値設定回路６７は、図２に示したタイマ値設定回路４７と同様に、ホスト２０からのタイマ値設定コマンドに従い、プログラマブルタイマ６１及び６２のうち、当該コマンドで指定されたタイマ（タイマ内のレジスタ）に当該コマンドで指定されたタイマ値を設定する。なお、タイマ値設定回路４７に、プログラマブルタイマ６１及び６２に対するタイマ値設定を行わせることも可能である。
【００４３】
次に、本発明の一実施形態の動作を、ＨＤＤ１０のＳＡＴＡ制御回路１２に含まれている、復帰要求送出制御回路１２３及びパワーセーブ要求受付制御回路１２４の動作を中心に説明する。
【００４４】
まず、復帰要求送出制御回路１２３を中心とする動作について、図４のタイミングチャートを参照して説明する。  
今、ＨＤＤ１０のＳＡＴＡ制御回路１２において、アイドル状態（非パワーセーブ状態）からパワーセーブ状態の１つである例えばパーシャル状態に遷移する動作が実行されたものとする。この動作は、例えば、ホスト２０からＳＡＴＡバス３０を介して送信されたパーシャルモード要求を、ＳＡＴＡ制御回路１２が受け付けた場合に実行される。また、この動作は、ホスト２０に送信すべきパーシャルモード要求を、ＳＡＴＡ制御回路１２がＨＤＤ１０内の主ＨＤＤユニット１１から受け取った場合にも実行される。パーシャルモード要求は、パワーセーブモード要求の１つである。いずれの場合にも、ＨＤＤ１０のＳＡＴＡ制御回路１２及びホスト２０のＳＡＴＡ制御回路２２の双方で、パーシャル状態に遷移する動作が実行される。このとき、ＨＤＤ１０及びホスト２０はアイドルモードからパーシャルモードに切り替えられる。ところが、ＳＡＴＡ制御回路１２内の物理層処理回路１２１及びリンク／トランスポート層処理回路１２２に含まれているパワーセーブの対象となる各回路要素がパーシャル状態への移行を完了するまでの時間は回路要素毎に異なる。このため、物理層処理回路１２１及びリンク／トランスポート層処理回路１２２には、［発明が解決しようとする課題］の欄で述べたように、パーシャル状態（パワーセーブ状態）への遷移中という中間状態が存在する。この点は、ＳＡＴＡ制御回路２２内の物理層処理回路２２１及びリンク／トランスポート層処理回路２２２でも同様である。
【００４５】
このため、パーシャル状態に遷移する動作が開始された直後に、当該パーシャル状態からアイドル状態への復帰を必要とする事態が発生した場合には、当該パーシャル状態からの復帰動作を確実に行うことができない可能性がある。そこで本実施形態では、パーシャル状態に遷移する動作の開始時点から予め設定されたある一定時間Ｔｐ１が経過するまでは、以下の仕組みにより、復帰要求信号パターンＣＯＭＷＡＫＥの送出を待たせるようにしている。
【００４６】
さて、時刻ｔ１に、ＳＡＴＡ制御回路１２がパーシャルモード要求を受け取って、パーシャル状態に遷移する動作を開始したものとする。すると、パワーセーブモード信号ＰＡＲＴＩＡＬが、例えば図４に示すように高レベルとなる。プログラマブルタイマ４１内のカウンタ４１１は、信号ＰＡＲＴＩＡＬが高レベルになると、カウント値を０にリセットする。そしてカウンタ４１１は、当該カウンタ４１１に入力されるクロック信号ＣＬＫに基づきカウント動作を開始する。
【００４７】
また、パワーセーブモード信号ＰＡＲＴＩＡＬが高レベルになると、フリップフロップ４３がセットされる。これによりフリップフロップ４３の端子Ｑから出力される信号、つまり復帰要求禁止信号５３がアサートされる。この復帰要求禁止信号５３はオアゲート４５の一端に入力される。オアゲート４５の他端には復帰要求禁止信号５４が入力される。このとき復帰要求禁止信号５４はネゲートされている。このためオアゲート４５からは、復帰要求禁止信号５３の状態に一致する信号が復帰要求禁止信号５５として出力される。つまり、復帰要求禁止信号５５が時刻ｔ１においてアサートされる。
【００４８】
プログラマブルタイマ４１内のレジスタ４１２は、カウンタ４１１（プログラマブルタイマ４１）が計測すべき時間Ｔｐ１の値を保持する。この時間Ｔｐ１の値は、例えばホスト２０からのタイマ値設定コマンドに従って、タイマ値設定回路４７により設定される。このためレジスタ４１２には、任意の値（タイマ値）を時間Ｔｐ１の値として設定することができる。
【００４９】
カウンタ４１１は、クロック信号ＣＬＫの立ち上がり毎にカウント値をインクリメントする。比較器４１３は、カウンタ４１１のカウント値を、レジスタ４１２に保持されている時間Ｔｐ１の値と比較する。比較器４１３は、カウンタ４１１のカウント値が時間Ｔｐ１の値と等しくなった場合、つまりカウンタ４１１が時間Ｔｐ１をカウントとした場合、タイムアウト信号５１をアサートする。カウンタ４１１は、タイムアウト信号５１がアサートされるとカウント動作を停止する。
【００５０】
タイムアウト信号５１がアサートされると、フリップフロップ４３がリセットされる。これにより、フリップフロップ４３の端子Ｑから出力される復帰要求禁止信号５３がネゲートされる。復帰要求禁止信号５３がネゲートされると、復帰要求禁止信号５５もネゲートされる。この復帰要求禁止信号５５がネゲートされるタイミングは、図４に示すように、復帰要求禁止信号５５がアサートされた時刻ｔ１から時間Ｔｐ１が経過した時刻ｔ３である。
【００５１】
一方、復帰要求出力回路４６は、復帰要求５６の発生を監視する。復帰要求出力回路４６は復帰要求５６の発生を検出すると、その際に復帰要求出力が禁止されているかを復帰要求禁止信号５５の状態から確認する。ここで、復帰要求禁止信号５５がアサートされている期間内の時刻ｔ２に、図４に示すように復帰要求５６が発生したものとする。この場合、復帰要求出力回路４６は、復帰要求５６の発生を検出しても直ちに復帰要求信号パターンＣＯＭＷＡＫＥを出力することはせず、復帰要求禁止信号５５がネゲートされるのを待つ。そして、時刻ｔ３に復帰要求禁止信号５５がネゲートされると、復帰要求出力回路４６は時刻ｔ２に発生した復帰要求５６に応じて、復帰要求信号パターンＣＯＭＷＡＫＥを出力する。この復帰要求信号パターンＣＯＭＷＡＫＥは物理層処理回路１２１によりＳＡＴＡバス３０を介してホスト２０に送信される。
【００５２】
すると、ＨＤＤ１０のＳＡＴＡ制御回路１２に含まれている物理層処理回路１２１及びリンク／トランスポート層処理回路１２２では、パーシャル状態からアイドル状態に復帰する復帰動作が実行される。一方、ホスト２０のＳＡＴＡ制御回路２２に含まれている物理層処理回路２２１及びリンク／トランスポート層処理回路２２２でも、復帰要求信号パターンＣＯＭＷＡＫＥを受信することにより、パーシャル状態からアイドル状態に復帰する復帰動作が実行される。
【００５３】
上記したように、復帰要求信号パターンＣＯＭＷＡＫＥは、パーシャル状態に遷移する動作が開始されてから時間Ｔｐ１が経過するのを待って、ＨＤＤ１０内のＳＡＴＡ制御回路１２からホスト２０に送信されている。本実施形態では、時間Ｔｐ１の値には、パーシャル状態に遷移する動作が開始されてから、当該パーシャル状態への移行を完了するまでの中間状態の時間を考慮して、当該パーシャル状態への移行を完了するのに必要十分な時間を示す値、例えば５μｓを示す値が用いられる。したがって、パーシャル状態に遷移する動作の開始直後に、ＨＤＤ１０において復帰要求５６が発生しても、ＨＤＤ１０は勿論、ホスト２０においても、確実にパーシャル状態からアイドル状態に復帰することができる。これにより、ＳＡＴＡバス３０を動作させて、当該ＳＡＴＡバス３０を用いたデータ通信を行うことができる。
【００５４】
なお、ＳＡＴＡ制御回路１２では、当該ＳＡＴＡ制御回路１２に含まれている物理層処理回路１２１及びリンク／トランスポート層処理回路１２２のパワーセーブ状態を確認することは可能である。したがって、ＳＡＴＡ制御回路１２内でのパワーセーブ状態（パーシャル状態）への移行の完了が確認できるならば、ＳＡＴＡ制御回路１２内では、復帰要求禁止信号５５がネゲートされるのを待つことなく、パーシャル状態からアイドル状態に復帰する復帰動作を開始しても構わない。また、復帰要求禁止信号５５がネゲートされている状態で、復帰要求５６が発生した場合には、復帰要求出力回路４６は直ちに復帰要求信号パターンＣＯＭＷＡＫＥを出力する。
【００５５】
上述の動作例は、パーシャル状態に遷移する動作の開始直後に、ＨＤＤ１０において復帰要求が発生した場合を想定している。しかし、スランバ状態に遷移する動作の開始直後に、ＨＤＤ１０において復帰要求が発生した場合にも、復帰要求送出制御回路１２３において上述の動作例と同様の動作が行われることは明らかである。但し、この場合には、スランバ状態に遷移する動作の開始時点から時間Ｔｓ１が経過するまでの期間が、復帰要求の送出禁止の期間となる。時間Ｔｓ１の値には、スランバ状態に遷移する動作が開始されてから、当該スランバ状態への移行を完了するまでの中間状態の時間を考慮して、当該スランバ状態への移行を完了するのに必要十分な時間を示す値が用いられる。また、ＨＤＤ１０とホスト２０との関係が上記と逆の場合には、ホスト２０内の復帰要求送出制御回路２２３において上述の動作例と同様の動作が行われる。
【００５６】
次にＨＤＤ１０のＳＡＴＡ制御回路１２に含まれているパワーセーブ要求受付制御回路１２４の動作について、図５のタイミングチャートを参照して説明する。  
まず、ＨＤＤ１０及びホスト２０の両ノードのうちの一方のノード、例えばＨＤＤ１０でパーシャル状態（パワーセーブ状態）からアイドル状態への復帰要求が発生したものとする。ＨＤＤ１０において復帰要求が発生したということは、復帰動作の完了後に、ＳＡＴＡバス３０を動作させること、例えばＳＡＴＡバス３０を用いてデータを送信する動作が必要となったためである。この場合、ＨＤＤ１０内のＳＡＴＡ制御回路１２は、上述の動作手順で、ホスト２０での復帰動作を遅延させた後に自身の復帰動作を開始する。
【００５７】
さて、パワーセーブモード（パーシャルモードまたはスランバモード）の操作は、ＨＤＤ１０及びホスト２０の双方よりコントロール可能である。このため、ＨＤＤ１０内のＳＡＴＡ制御回路１２が、自身のデータ送信動作のために復帰動作を開始した後、当該データ送信動作を実行する前に、ホスト２０によって別のパワーセーブ要求が発行される可能性がある。このような場合、ＨＤＤ１０内のＳＡＴＡ制御回路１２にて即時にパワーセーブ要求を受け付けてしまうと、自身が復帰動作を行った意味がなくなってしまう。そこで本実施形態では、パワーセーブの状態遷移に関する中間状態を考慮して、復帰動作の開始時点から予め設定された一定時間（パーシャル状態からの復帰動作の場合には時間Ｔｐ２）が経過するまでは、以下の仕組みによりパワーセーブ要求を受け付けないようにしている。
【００５８】
今、時刻ｔ１１に、ＨＤＤ１０のＳＡＴＡ制御回路１２において、パーシャル状態からアイドル状態に復帰する動作が開始されたものとする。すると、復帰動作開始信号７１が、例えば図５に示すように一定期間だけ高レベルとなる。プログラマブルタイマ６１は、この復帰動作開始信号７１の立ち上がりのタイミングでカウント値を０にリセットした後、時間カウント動作を開始する。
【００５９】
また、復帰動作開始信号７１が高レベルになると、フリップフロップ６３がセットされる。これによりフリップフロップ６３の端子Ｑから出力される信号、つまり受付禁止信号７５がアサートされる。この受付禁止信号７５はオアゲート６５の一端に入力される。オアゲート６５の他端には受付禁止信号７６が入力される。このとき受付禁止信号７６はネゲートされている。このためオアゲート６５からは、受付禁止信号７５の状態に一致する信号が受付禁止信号７７として出力される。つまり、受付禁止信号７７が時刻ｔ１においてアサートされる。
【００６０】
プログラマブルタイマ６１は、当該タイマ６１にタイマ値設定回路６７によって予め設定されている時間Ｔｐ２をカウントする。プログラマブルタイマ６１は、時間Ｔｐ２をカウントするとタイムアウト信号７３をアサートして、カウント動作を停止する。
【００６１】
タイムアウト信号７３がアサートされると、フリップフロップ６３がリセットされる。これにより、フリップフロップ６３の端子Ｑから出力される受付禁止信号７５がネゲートされる。受付禁止信号７５がネゲートされると、受付禁止信号７７もネゲートされる。この受付禁止信号７７がネゲートされるタイミングは、図５に示すように、受付禁止信号７７がアサートされた時刻ｔ１１から時間Ｔｐ２が経過した時刻ｔ１３である。
【００６２】
一方、要求受付決定回路６６はホスト２０から送信されるパワーセーブ要求（電源管理要求）、例えば“ＰＭＲＥＱ＿Ｐ”プリミティブまたは“ＰＭＲＥＱ＿Ｓ”プリミティブを監視する。“ＰＭＲＥＱ＿Ｐ”プリミティブは、パーシャルモードを指定するパワーセーブ要求であり、“ＰＭＲＥＱ＿Ｓ”プリミティブは、スランバモードを指定するパワーセーブ要求である。
【００６３】
要求受付決定回路６６はパワーセーブ要求を検出すると、その際にパワーセーブ要求受付が禁止されているかを受付禁止信号７７の状態から確認する。ここでホスト２０からＨＤＤ１０に対して、受付禁止信号７７がアサートされている期間内の時刻ｔ１２に、図５に示すように“ＰＭＲＥＱ＿Ｐ”プリミティブが送信されたものとする。この場合、要求受付決定回路６６は、“ＰＭＲＥＱ＿Ｐ”プリミティブに対して、それを受け付けられない旨を通知するための否定応答、例えば“ＰＭＮＡＣＫ”プリミティブを出力する。この“ＰＭＮＡＣＫ”プリミティブは物理層処理回路１２１によりＳＡＴＡバス３０を介してホスト２０に送信される。
【００６４】
このように本実施形態においては、ＨＤＤ１０内のＳＡＴＡ制御回路１２は、パワーセーブ状態に遷移した直後に当該パワーセーブ状態からアイドル状態（非パワーセーブ状態）に復帰する動作を開始した場合、その復帰動作の開始時点から時間Ｔｐ２が経過するまでの期間は、ホスト２０からのパワーセーブ要求を受け付けない。これによりＨＤＤ１０内のＳＡＴＡ制御回路１２は、パワーセーブ動作に伴うホスト２０の不安定状態を回避して、当該ホスト２０に対し、上述の遅延された復帰要求（復帰要求信号パターンＣＯＭＷＡＫＥ）に従う復帰動作を実施させることができる。また、ＨＤＤ１０内のＳＡＴＡ制御回路１２は、復帰動作の開始直後に、ホスト２０からのパワーセーブ要求を受信しても、当該パワーセーブ要求に影響されずに目的のデータ送信動作を行うことができる。つまり、ＳＡＴＡ制御回路１２は、パワーセーブ状態（パーシャル状態）からアイドル状態に復帰する動作を開始した直後に、再度のパワーセーブ要求を受け付けて再びパワーセーブ状態（パーシャル状態）に移行し、しかる後に再びパワーセーブ状態からアイドル状態に復帰する動作を開始してしまうことを防止できる。
【００６５】
上述の動作例は、ＨＤＤ１０におけるパーシャル状態からアイドル状態に復帰する動作の開始直後に、ホスト２０においてパワーセーブ要求が発生した場合を想定している。しかし、ＨＤＤ１０におけるスランバ状態からアイドル状態に復帰する帰動作の開始直後に、ホスト２０においてパワーセーブ要求が発生した場合にも、パワーセーブ要求受付制御回路１２４において上述の動作例と同様の動作が行われることは明らかである。但し、この場合には、復帰動作の開始時点から時間Ｔｓ２が経過するまでの期間が、ホスト２０からのパワーセーブモード要求の受け付けを禁止する期間となる。また、ＨＤＤ１０とホスト２０との関係が上記と逆の場合には、ホスト２０内のパワーセーブ要求受付制御回路２２４において上述の動作例と同様の動作が行われる。
【００６６】
上記実施形態では、本発明をＨＤＤ（磁気ディスクドライブ）を備えたシステムに適用した場合について説明した。しかし本発明は、光ディスクドライブ、光磁気ディスクドライブなどＨＤＤ以外のディスクドライブを備えたシステムでも、シリアルＡＴＡインタフェースを持つディスクドライブを備えたシステムであれば、適用可能である。また本発明は、磁気テープ装置など、ディスクドライブ以外の外部記憶装置を備えたシステムでも、シリアルＡＴＡインタフェースを持つ外部記憶装置を備えたシステムであれば、適用可能である。本発明は更に、外部記憶装置以外の電子機器を備えたシステムでも、シリアルＡＴＡインタフェースを持つ電子機器を備えたシステムであれば、適用可能である。
【００６７】
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態に係る磁気ディスクドライブ（ＨＤＤ）１０を備えたシステムの構成を示すブロック図。
【図２】図１中の復帰要求送出制御回路１２３の構成を示すブロック図。
【図３】図１中のパワーセーブ要求受付制御回路１２４の構成を示すブロック図。
【図４】復帰要求送出制御回路１２３の動作を説明するためのタイミングチャート。
【図５】パワーセーブ要求受付制御回路１２４の動作を説明するためのタイミングチャート。
【符号の説明】
【００６９】
１０…ＨＤＤ（磁気ディスクドライブ、電子機器）、１１…主ＨＤＤユニット、１２，２２…ＳＡＴＡ制御回路（シリアルＡＴＡインタフェース制御回路）、１３，２３…ＰＡＴＡバス（パラレルＡＴＡインタフェースバス）、３０…ＳＡＴＡバス（シリアルＡＴＡバス）、４１，５１，６１，６２…プログラマブルタイマ、４３，４４，６３，６４…フリップフロップ、４６…復帰要求出力回路、４７，６７…タイマ値設定回路、４８…復帰要求禁止信号生成回路、６６…要求受付決定回路、６８…受付禁止信号生成回路、１２１，２２２…物理層処理回路、１２２，２２２…リンク／トランスポート層処理回路、１２３，２２３…復帰要求送出制御回路、１２４，２２４…パワーセーブ要求受付制御回路。
【図１】
2005339135.tif 000003
【図２】
2005339135.tif 000004
【図３】
2005339135.tif 000005
【図４】
2005339135.tif 000006
【図５】
2005339135.tif 000007
【手続補正書】
【提出日】平成17年1月6日(2005.1.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１３
【補正方法】変更
【補正の内容】
【請求項１３】
シリアルＡＴＡインタフェースを持つ電子機器において前記シリアルＡＴＡインタフェースのパワーセーブを制御するためのパワーセーブ制御方法であって、
前記電子機器とシリアルＡＴＡバスを介して接続されたもう１つの電子機器から与えられる前記シリアルＡＴＡインタフェースのパワーセーブ状態への遷移を要求するパワーセーブ要求の受け付けを禁止するのに用いられる受付禁止信号を、前記パワーセーブ状態から非パワーセーブ状態に復帰する動作が開始された時点にアサートするステップと、
前記非パワーセーブ状態に遷移する動作が開始された時点から予め設定された時間が経過した時点に、前記受付禁止信号をネゲートするステップと、
前記受付禁止信号がアサートされている期間に、前記もう１つの電子機器から前記パワーセーブ要求が与えられた場合、当該パワーセーブ要求の受け付けを拒否するステップと
を具備することを特徴とするパワーセーブ制御方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
フリップフロップ４３及び４４は、例えばＲＳフリップフロップである。フリップフロップ４３及び４４は、いずれも端子Ｒ，Ｓ及びＱを有する。フリップフロップ４３及び４４の端子Ｓには、それぞれ、パワーセーブモード信号ＰＡＲＴＩＡＬ及びＳＬＵＭＢＥＲが入力される。フリップフロップ４３及び４４の端子Ｒには、それぞれ、タイムアウト信号５１及び５２が入力される。フリップフロップ４３及び４４の各端子Ｑから出力される信号は、それぞれ復帰要求信号パターンＣＯＭＷＡＫＥの送出を禁止するための復帰要求禁止信号５３及び５４として用いられる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
フリップフロップ６３及び６４は、例えばＲＳフリップフロップである。フリップフロップ６３及び６４の端子Ｓには、それぞれ、復帰動作開始信号７１及び７２が入力される。フリップフロップ６３及び６４の端子Ｒには、それぞれ、タイムアウト信号７３及び７４が入力される。フリップフロップ６３及び６４の各端子Ｑから出力される信号は、それぞれパワーセーブ要求の受付を禁止するための受付禁止信号７５及び７６として用いられる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
オアゲート６５は、受付禁止信号７５及び７６をオアする。オアゲート６５の出力信号は、受付禁止信号７７として用いられる。つまり、プログラマブルタイマ６１及び６２と、フリップフロップ６３及び６４と、オアゲート６５とは、受付禁止信号７５を生成する受付禁止信号生成回路６８を構成する。