(57)【要約】  【課題】  改善された昇圧能力を持つ昇圧回路を提供する。  【解決手段】  昇圧回路は、電圧入力ノードと電圧出力ノードの間に直列接続されて電荷転送回路を構成するトランジスタと、各隣接トランジスタ間の接続ノードに一端が接続され、他端が複数位相のクロックにより駆動されるキャパシタとを備え、前記電荷転送回路の所定段のトランジスタのゲートが、そのドレインと同相のクロックで駆動される、それより電圧出力ノード側にある他のトランジスタのドレインに接続されている。  【選択図】  図１
2005339658.tif 000002
【特許請求の範囲】
【請求項１】
電圧入力ノードと電圧出力ノードの間に直列接続されて電荷転送回路を構成するトランジスタと、
各隣接トランジスタ間の接続ノードに一端が接続され、他端が複数位相のクロックにより駆動されるキャパシタとを備え、
前記電荷転送回路の所定段のトランジスタのゲートが、そのドレインと同相のクロックで駆動される、それより電圧出力ノード側にある他のトランジスタのドレインに接続されている
ことを特徴とする昇圧回路。
【請求項２】
前記電荷転送回路は、Ｎ（Ｎは３以上の整数）個のトランジスタにより構成され、
奇数番目と偶数番目が互いに異なる位相のクロックにより駆動されるＮ−１個のキャパシタが各隣接トランジスタ間の接続ノードに接続され、
電圧入力ノードからｉ番目（ｉはＮ−２より小さい整数）のトランジスタのゲートがｉ＋１番目とｉ＋２番目のトランジスタの接続ノードに接続されている
ことを特徴とする請求項１記載の昇圧回路。
【請求項３】
前記電荷転送回路の一部に、ゲートとドレインが接続されたトランジスタを含む
ことを特徴とする請求項１記載の昇圧回路。
【請求項４】
前記電圧入力ノードと電圧出力ノードの間に、それらを駆動するキャパシタを共有して少なくとも２系統の電荷転送回路が併設されている
ことを特徴とする請求項１記載の昇圧回路。
【請求項５】
前記２系統の電荷転送回路の一方は、ゲートとドレインが接続されたトランジスタを用いて構成されている
ことを特徴とする請求項４記載の昇圧回路。
【請求項６】
電圧入力ノードと電圧出力ノードの間に直列接続されたトランジスタにより構成される第１の電荷転送回路と、
前記電圧入力ノードと電圧出力ノードの間に直列接続されたトランジスタにより構成される第２の電荷転送回路と、
前記第１の電荷転送回路の各隣接トランジスタ間の接続ノードに一端が接続され、他端が複数位相のクロックにより駆動される第１のキャパシタ群と、
前記第２の電荷転送回路の各隣接トランジスタ間の接続ノードに一端が接続され、他端が複数位相のクロックにより駆動される第２のキャパシタ群とを備え、
前記第１及び第２の電荷転送回路の対応する転送段の接続ノードは、前記第１及び第２のキャパシタ群により互いに逆相で駆動されかつ、前記第１及び第２の電荷転送回路の対応する転送段のトランジスタのゲートは前記第２及び第１のキャパシタ群によって互いに逆相で駆動されるようにした
ことを特徴とする昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フラッシュメモリのような半導体集積回路装置に用いられる昇圧回路に関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）として、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型等、種々のタイプのフラッシュメモリが知られている。これらのフラッシュメモリでは、データ書き換えや読み出しに電源電圧より高い種々の電圧を必要とするため、メモリチップ内に昇圧回路を内蔵する。
【０００３】
昇圧回路には通常、電荷転送素子としてのトランジスタとポンピング素子としてのキャパシタを組み合わせたチャージポンプ回路が用いられる。具体的には、図３６に示すように、電源ノードと昇圧出力ノードの間には、ダイオード接続された複数個のＮＭＯＳトランジスタが直列接続される。各ＮＭＯＳトランジスタの接続ノードには、容量カップリングによりその電位を制御するためのキャパシタの各一端が接続される。キャパシタの他端には、奇数番目のキャパシタと偶数番目のキャパシタが逆相駆動となるように、相補的クロックが与えられる。これにより、昇圧出力ノードには、電源電圧より昇圧された電圧を出力することができる（例えば、特許文献１の図４参照）。
【０００４】
また、トランジスタのしきい値電圧の制限を受けない、効率の高い電荷転送による昇圧方式として、図３７に示すような４相クロックによる駆動を行う昇圧回路も知られている。図３７の昇圧回路は例えば、図３８に示すような４相クロックＡ，Ｂ，Ｃ，Ｄにより駆動される。
【特許文献１】特開２００１−８４７８３公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の２相駆動の昇圧回路では、キャパシタ間の電荷転送は、ＮＭＯＳトランジスタのしきい値電圧Ｖｔｈにより制限される。具体的にＮＭＯＳトランジスタは、ゲートとドレインを接続して、一方向に電荷を転送するダイオードとして機能するが、そのドレイン及びゲート電圧をＶｄとして、ソースには、Ｖｄ−Ｖｔｈまでしか転送されない。
【０００６】
従って、製造プロセスの制約から昇圧回路のＮＭＯＳトランジスタのしきい値電圧を十分低くできない場合には、その電荷転送能力が制限され、高い昇圧電圧を速やかに発生させることが難しくなる。またしきい値電圧をある程度低くできたとしても、昇圧出力ノードの出力電圧が高くなる程、基板バイアス効果によりＮＭＯＳトランジスタのしきい値電圧が高くなる。これにより、各転送段ＮＭＯＳトランジスタによる電荷転送効率が低下し、その結果昇圧速度が低下する。
【０００７】
この問題に対して、キャパシタの容量を大きくすることは有効である。しかしこれは、昇圧回路の占有面積増加をもたらす。
【０００８】
この発明は、改善された昇圧能力を持つ昇圧回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明の一態様による昇圧回路は、電圧入力ノードと電圧出力ノードの間に直列接続されて電荷転送回路を構成するトランジスタと、各隣接トランジスタ間の接続ノードに一端が接続され、他端が複数位相のクロックにより駆動されるキャパシタとを備え、前記電荷転送回路の所定段のトランジスタのゲートが、そのドレインと同相のクロックで駆動される、それより電圧出力ノード側にある他のトランジスタのドレインに接続されている。
【発明の効果】
【００１０】
この発明によれば、改善された昇圧能力を持つ昇圧回路を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１２】
図１は、一実施の形態による昇圧回路（即ちチャージポンプ回路）１ａとこれを駆動するクロック発生回路２の構成を示している。昇圧回路１ａは、昇圧すべき電圧（この実施の形態では電源電圧Ｖｃｃ）が入力される電圧入力ノード（以下、Ｖｃｃノードという）１１と、昇圧電圧Ｖｐｐを出力する電圧出力ノード（以下、Ｖｐｐノードという）１１との間に直列接続された、電荷転送回路を構成する複数個のＮＭＯＳトランジスタＱ１，Ｑ２，…，Ｑ９を有する。
【００１３】
これらのＮＭＯＳトランジスタの各接続ノードＮ１，Ｎ２，…，Ｎ８には、キャパシタＣ１，Ｃ２，…，Ｃ８の一端が接続されている。これらのキャパシタの他端は、Ｖｃｃノード１１から数えて奇数番目が第１のクロック（ＣＬＫ）の供給ノード１３ａに、偶数番目が第１のクロックＣＬＫと逆相の第２のクロック（／ＣＬＫ）の供給ノード１３ｂにそれぞれ接続されている。
【００１４】
ＮＭＯＳトランジスタＱ１，Ｑ２，…，Ｑ９は、相補的クロックＣＬＫ，／ＣＬＫの駆動により、奇数番目と偶数番目が交互にオンすることで、Ｖｃｃノード１１からＶｐｐノード１２に正電荷を転送して、昇圧動作を行う。そのために従来の昇圧回路では、ＮＭＯＳトランジスタＱ１，Ｑ２，…，Ｑ９は、ドレインとゲートを共通接続して、一方向の電荷転送を行うダイオードとして動作させている。
【００１５】
これに対してこの実施の形態では、第１のＮＭＯＳトランジスタＱ１のゲートは、これに隣接する第２のＮＭＯＳトランジスタＱ２のソースと第３のＮＭＯＳトランジスタＱ３のドレインの接続ノードＮ２に接続されている。第２のＮＭＯＳトランジスタＱ２のゲートは、これに隣接する第３のＮＭＯＳトランジスタＱ３のソースと第４のＮＭＯＳトランジスタＱ４のドレインの接続ノードＮ３に接続されている。
【００１６】
以下同様に、３，４，５，６，７番目のＮＭＯＳトランジスタＱ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７のゲートは、それぞれ５，６，７，８，９番目のＮＭＯＳトランジスタＱ５，Ｑ６，Ｑ７，Ｑ８，Ｑ９のドレイン（即ち、接続ノードＮ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８）に接続されている。
【００１７】
言い換えれば、この実施の形態では、電荷転送回路の所定段トランジスタのゲートは、そのドレインが駆動されるクロックと同相のクロックにより駆動される、それよりＶｐｐノード１２側にあるトランジスタのドレインに接続されている。Ｖｐｐノード１２に近い二つのＮＭＯＳトランジスタＱ８，Ｑ９については、上述のようなゲート接続先ノードがなく、それぞれのゲートをドレインに接続した通常のダイオード接続としている。
【００１８】
以上の昇圧回路接続関係をより一般的に言えば、直列接続されるＮＭＯＳトランジスタの数をＮとし、１≦ｉ＜Ｎ−２なる範囲の任意の整数をｉとして、Ｖｃｃノード１１からｉ番目のＮＭＯＳトランジスタＱｉのゲートは、ｉ＋１番目のＮＭＯＳトランジスタＱｉ＋１と、ｉ＋２番目のＮＭＯＳトランジスタＱｉ＋２の接続ノードＮｉ＋１に接続される。
【００１９】
クロック発生回路２は、二入力ＮＡＮＤゲートＧ１とインバータＩＮＶ１−ＩＮＶ４をリング接続してなるリングオシレータにより構成される。ＮＡＮＤゲートＧ１は、一つの入力ノードに活性化信号ＶＰＰＧＥＮ（＝“Ｈ”）が入ることにより、インバータとして動作する。このリングオシレータの発振出力から、インバータＩＮＶ５を介して第１のクロックＣＬＫが、更にインバータＩＮＶ６を介して第２のクロック／ＣＬＫが取り出され、これらがクロック供給ノード１３ａ，１３ｂに供給される。
【００２０】
この実施の形態の昇圧回路の動作は次の通りである。活性化信号ＶＰＰＧＥＮが“Ｌ”レベルの間、クロック発生回路２は非活性であり、従って昇圧回路１も非活性である。活性化信号ＶＰＰＧＥＮが“Ｈ”レベルになると、相補的クロックＣＬＫ，／ＣＬＫが発生され、これにより昇圧回路１が動作開始する。
【００２１】
ＣＬＫ＝“Ｌ”，／ＣＬＫ＝“Ｈ”のとき、キャパシタＣ１−Ｃ８の容量カップリングにより、奇数番目のノードＮ１，Ｎ３，Ｎ５，Ｎ７は降圧され、偶数番目のノードＮ２，Ｎ４，Ｎ６，Ｎ８は昇圧される。これにより、奇数番目のＮＭＯＳトランジスタＱ１，Ｑ３，Ｑ５，Ｑ７がオン、偶数番目のＮＭＯＳトランジスタＱ２，Ｑ４，Ｑ６，Ｑ８がオフになり、Ｖｃｃノード１１の電荷はＮＭＯＳトランジスタＱ１を介してキャパシタＣ１に転送され、以下同様にキャパシタＣ２，Ｃ４，Ｃ６の電荷がそれぞれ、ＮＭＯＳトランジスタＱ３，Ｑ５，Ｑ７を介してそれぞれキャパシタＣ３，Ｃ５，Ｃ７に転送される。このとき最終段のＮＭＯＳトランジスタＱ９は、キャパシタＣ８の容量カップリングによりオンであり、キャパシタＣ８の電荷がＶｐｐノード１２に転送される。
【００２２】
ＣＬＫ＝“Ｈ”，／ＣＬＫ＝“Ｌ”のときは、奇数番目のノードＮ１，Ｎ３，Ｎ５，Ｎ７が昇圧され、偶数番目のノードＮ２，Ｎ４，Ｎ６，Ｎ８は降圧される。これにより、奇数番目のＮＭＯＳトランジスタＱ１，Ｑ３，Ｑ５，Ｑ７，Ｑ９がオフ、偶数番目のＮＭＯＳトランジスタＱ２，Ｑ４，Ｑ６，Ｑ８がオンになり、キャパシタＣ１，Ｃ３，Ｃ５，Ｃ７の電荷がそれぞれ、ＮＭＯＳトランジスタＱ２，Ｑ４，Ｑ６，Ｑ８を介してキャパシタＣ２，Ｃ４，Ｃ６，Ｃ８に転送される。
【００２３】
以上の電荷転送動作を繰り返すことにより、Ｖｐｐノード１２には、電源電圧Ｖｃｃを昇圧した電圧Ｖｐｐが得られる。なお実際には、Ｖｐｐノード１２には、出力昇圧電圧を一定値に設定するための電圧リミット回路が設けられる。
【００２４】
この実施の形態の昇圧回路は、従来方式のものに比べて、ＮＭＯＳトランジスタの電荷転送能力が高い。この点を具体的に説明する。昇圧回路１ａの動作中、各ノードＮ１−Ｎ８の電圧ＶＮ１−ＶＮ８は、次のような関係、Ｖｃｃ＜ＶＮ１＜ＶＮ２＜…＜ＶＮ８＜Ｖｐｐを満たす。但しこの関係は、より正確には、Ｖｐｐノード１２に昇圧出力が出始める４クロックサイクル後に、キャパシタ駆動を停止した状態で成立する関係である。Ｖｃｃノード１１からｉ（但し、ｉ＝１〜７）番目のＮＭＯＳトランジスタＱｉに着目すると、前述のようにそのゲートは、これよりＶｐｐノード１２よりにあるＮＭＯＳトランジスタＱｉ＋１のソース（ノードＮｉ＋１）により制御される。従って、トランジスタＱｉがオンするときのドレイン電圧Ｖｄｉとゲート電圧Ｖｇｉは、従来方式におけるようにＶｄｉ＝Ｖｇｉではなく、Ｖｄｉ＜Ｖｇｉとなる。もし、Ｖｇｉ−ＶｄｉがＮＭＯＳトランジスタＱｉのしきい値電圧より大きいとすれば、このＮＭＯＳトランジスタＱｉのドレイン（ノードＮｉ−１）からソース（ノードＮｉ）への電圧転送に、ＮＭＯＳトランジスタＱｉのしきい値電圧の影響を受けない。
【００２５】
従って昇圧回路のしきい値電圧がプロセスの制約から十分低くできない場合にも、その電荷転送に対する影響は、従来方式より低減される。また、ＮＭＯＳトランジスタ列のなかでは、Ｖｐｐノード１２に近い程、基板バイアス効果が大きくなり、しきい値電圧が高くなるが、その影響も従来方式に比べて低減される。以上により、この実施の形態の昇圧回路によれば、高い昇圧電圧を速やかに発生させることが可能になる。
【００２６】
以下、他の実施の形態の昇圧回路を説明する。以下の実施の形態において、図１と対応する部分には同じ符号を付して詳細な説明は省く。
【００２７】
図２の昇圧回路１ｂは、初段のＮＭＯＳトランジスタＱ１のゲートを、従来方式と同様にドレインに接続している。図１の場合、初段のＮＭＯＳトランジスタＱ１が最初にオンするとき、キャパシタＣ２による容量カップリングでゲートが駆動されるが、カップリング比が十分に大きくないと、ＮＭＯＳトランジスタＱ１が深くオンしない。昇圧動作開始時は、キャパシタＣ１−Ｃ８には未だ電荷が転送されていないためである。このためキャパシタＣ１への電荷転送が十分に行われない可能性がある。
【００２８】
図２の昇圧回路１ｂは、図１の回路に比べて、昇圧動作開始初期に初段トランジスタＱ１を介してキャパシタＣ１に転送される電荷量をより多くすることができる。
【００２９】
図３の昇圧回路１ｃは、図１の昇圧回路１ａにおいて、各キャパシタＣ１−Ｃ８とクロック供給ノード１３ａ，１３ｂの間に、２段のインバータからなるクロックドライバＣＤＶ１−ＣＤＶ８を挿入している。
【００３０】
図４の昇圧回路１ｄは、出力段ＮＭＯＳトランジスタＱ９とその前段のＮＭＯＳトランジスタＱ８の接続ノードＮ８に、ゲートとドレインを接続したＮＭＯＳトランジスタＱ１０を接続している。このＮＭＯＳトランジスタＱ１０のソースノードＮ９とクロック供給ノード１３ａの間にはキャパシタＣ９を挿入している。そしてＮＭＯＳトランジスタＱ８のゲートはＮＭＯＳトランジスタＱ１０とキャパシタＣ９の接続ノードＮ９に接続している。出力段ＮＭＯＳトランジスタＱ９のドレイン及びゲートがノードＮ８に接続されることは、図１の昇圧回路１ａと同様である。
【００３１】
この昇圧回路１ｄでは、ＮＭＯＳトランジスタＱ８のゲートは、ノードＮ７より高い電圧に昇圧されるノードＮ９により駆動される。従って、図１の昇圧回路１ａに比べて、ＮＭＯＳトランジスタＱ８の電荷転送能力がより高いものとなる。また出力段ＮＭＯＳトランジスタＱ９がオンするとき、図１の昇圧回路１ａより高い電圧に昇圧されるノードＮ８により、ゲート及びドレインが駆動される。このためＮＭＯＳトランジスタＱ９を介してＶｐｐノード１２に転送される電荷量も、図１のそれより多くなる。
【００３２】
図５の昇圧回路１ｅは、図４の昇圧回路１ｄに加えて、更にＮＭＯＳトランジスタＱ１０のソースノードＮ９に、ＮＭＯＳトランジスタＱ１１のゲートとドレインを接続したものである。ＮＭＯＳトランジスタＱ１１のソースノードＮ１０には更に、クロック／ＣＬＫにより駆動されるキャパシタＣ１０を接続している。そしてＮＭＯＳトランジスタＱ１０のゲートは、出力段ＮＭＯＳトランジスタＱ９のゲートと共に、ノードＮ１０に接続している。
【００３３】
この昇圧回路１ｅでは、図４の昇圧回路１ｄと比べて、ＮＭＯＳトランジスタＱ９，Ｑ１０の電荷転送能力が高くなり、より高い昇圧能力が得られる。
【００３４】
図６の昇圧回路１ｆは、同様の手法により、図５の昇圧回路１ｅのＮＭＯＳトランジスタＱ１１の転送能力を高めるべく、これにＮＭＯＳトランジスタＱ１２を付加し、そのソースノードＮ１１にキャパシタＣ１１を接続したものである。ＮＭＯＳトランジスタＱ１１のゲートはノードＮ１１に接続する。
【００３５】
図７の昇圧回路１ｇは、同様の手法により、図６の昇圧回路１ｆのＮＭＯＳトランジスタＱ１２の転送能力を高めるべく、これにＮＭＯＳトランジスタＱ１３を付加し、そのソースノードＮ１２にキャパシタＣ１２を接続したものである。ＮＭＯＳトランジスタＱ１２のゲートはノードＮ１２に接続する。
【００３６】
図６，図７の昇圧回路を用いると、結果として、図５の回路を用いる場合よりもトランジスタＱ９，Ｑ１０のゲート電圧を高くすることができ、従って昇圧回路能力を高くすることができる。
図８の昇圧回路１ｈは、図４の昇圧回路１ｄを変形したもので、ＮＭＯＳトランジスタＱ１０のソースノードＮ９とＶｐｐノード１２の間に、ダイオード接続されたＮＭＯＳトランジスタＱ１４を介在させたものである。図４の昇圧回路１ｄでは、接続ノードＮ９とＶｐｐノード１２とは同じ電圧を保って昇圧動作するが、Ｖｐｐノード１２は電圧リミッタにより一定の昇圧電圧“Ｖｐｐ”に制限されるのに対し、接続ノードＮ９にはその様な制限がない。接続ノードＮ９の電圧が高くなりすぎると、キャパシタＣ９を駆動するクロックＣＬＫが“Ｌ”になったときにもＮＭＯＳトランジスタＱ８がオフにならなくなるおそれがある。図８に示すように、トランジスタＱ１４（しきい値Ｖｔｈ）を付加すれば、ノードＮ９の上限電圧は、Ｖｐｐ＋Ｖｔｈに抑えられ、その異常電圧上昇による不都合は回避される。
【００３７】
図９，図１０及び図１１の昇圧回路１ｉ，１ｊ及び１ｋは同様の趣旨で、図５，図６及び図７の昇圧回路１ｅ，１ｆ及び１ｇを変形したもので、それぞれＮＭＯＳトランジスタＱ１０のゲートが接続されたノードＮ１０，ＮＭＯＳトランジスタＱ１１のゲートが接続されたノードＮ１１及び、ＮＭＯＳトランジスタＱ１２のゲートが接続されたノードＮ１２と出力ノード１２との間にダイオード接続されたＮＭＯＳトランジスタＱ１４を接続している。
【００３８】
この発明による昇圧回路は、その複数の電荷転送段の一部に従来の昇圧方式を適用してもよい。その様な実施の形態を図１２−図１８に示す。
【００３９】
図１２の昇圧回路１ｌは、図４の昇圧回路１ｄを変形したもので、初段ＮＭＯＳトランジスタＱ１から４段目ＮＭＯＳトランジスタＱ４までに従来の昇圧方式を適用して、これらをダイオード接続としている。チャージポンプ回路を用いた昇圧回路ではＶｃｃノード１１に近い程トランジスタのソース／ドレイン電圧が低く、従って実効的な基板バイアス効果が小さい。そのため、Ｖｃｃノード近くでは従来の昇圧方式を用いても比較的良好な昇圧特性が得られる。従ってこの実施の形態のように、Ｖｐｐノード１２側の所定段数にこの発明を適用すれば、全体として従来より高い昇圧能力が得られる。また、各段のトランジスタをダイオード接続する従来方式は回路構成がシンプルであり、パターン作成が容易であるという利点もある。
【００４０】
図１３の昇圧回路１ｍは、Ｖｐｐノード１２近くのＮＭＯＳトランジスタＱ９−Ｑ１１の部分に図５と同じ回路構成を用い、それ以外の初段から８段目のＮＭＯＳトランジスタＱ１−Ｑ８には、従来の昇圧方式と同じダイオード接続を利用している。Ｖｐｐノード１２に近い程電圧は高くなるから、この様にＶｐｐノード１２近傍のみについて昇圧能力を改善することによっても、全体として昇圧回路の特性改善が図られる。
【００４１】
図１４の昇圧回路１ｎは、同様に、Ｖｐｐノード１２近くのＮＭＯＳトランジスタＱ９−Ｑ１２の部分に図６と同じ回路構成を用い、それ以外の初段から８段目のＮＭＯＳトランジスタＱ１−Ｑ８には、従来の昇圧方式と同じダイオード接続を利用している。この場合も、図１３の実施の形態と同様に昇圧回路の特性改善が図られる。
【００４２】
図１５の昇圧回路１ｏは、図８の昇圧回路１ｄを変形したもので、図１２の実施の形態と同様に、初段ＮＭＯＳトランジスタＱ１から４段目ＮＭＯＳトランジスタＱ４までを従来の昇圧回路方式のようにダイオード接続とした実施の形態である。図１２の実施の形態で説明したと同様の理由で、この実施の形態によっても昇圧特性が改善される。
【００４３】
図１６の昇圧回路１ｐは、Ｖｐｐノード１２の周辺のトランジスタＱ９−Ｑ１１，Ｑ１４の部分を図９の昇圧回路１ｉのそれと同じ構成とし、それ以外の初段から８段目のＮＭＯＳトランジスタＱ１−Ｑ８には、従来の昇圧方式と同じダイオード接続を利用している。
【００４４】
図１７の昇圧回路１ｑは、Ｖｐｐノード１２の周辺のトランジスタＱ９−Ｑ１２，Ｑ１４の部分を図１０の昇圧回路１ｊのそれと同じ構成とし、それ以外の初段から８段目のＮＭＯＳトランジスタＱ１−Ｑ８には、従来の昇圧方式と同じダイオード接続を利用している。
【００４５】
図１８の昇圧回路１ｒは、Ｖｐｐノード１２の周辺のトランジスタＱ９−Ｑ１１，Ｑ１４の部分を図９の昇圧回路１ｉのそれと同じ構成とし、それ以外の初段から８段目のＮＭＯＳトランジスタＱ１−Ｑ８には、従来の昇圧方式と同じダイオード接続を利用している。但し、図９ではＮＭＯＳトランジスタＱ１１のゲートは、キャパシタＣ９により駆動されるノードＮ９に接続しているのに対し、この実施の形態ではそれより前段のノードＮ７に接続している。
【００４６】
これらの図１６−図１８の実施の形態によっても、図１４と同様の理由で昇圧特性の改善が図られる。
【００４７】
またこの発明による昇圧回路は、併設された２系統の昇圧回路として構成することができ、その一部に従来の昇圧方式を適用することができる。その様な実施の形態を図１９−図２４に示す。
【００４８】
図１９の昇圧回路１ｓは、Ｖｃｃノード１１とＶｐｐノード１２の間に２系統の電荷転送回路１ｓ１と１ｓ２を併設したものである。一方の電荷転送回路１ｓ１は、図９の実施の形態の昇圧回路１ｉと同じであり、他方の電荷転送回路１ｓ２は、ダイオード接続したＮＭＯＳトランジスタＱ２１−Ｑ２９を用いた従来の昇圧方式によるものである。キャパシタＣ１−Ｃ８は２系統で共有されている。この実施の形態によると更に能力の高い昇圧回路が得られる。
【００４９】
図２０の昇圧回路１ｔは、図９の昇圧回路１ｉと同じ構成の電荷転送回路１ｔ１を用い、その初段から途中段までの間に従来方式による電荷転送回路１ｔ２を併設したものである。即ち電荷転送回路１ｔ２では、ＮＭＯＳトランジスタＱ２１−Ｑ２５はダイオード接続している。キャパシタＣ１−Ｃ５は両電荷転送回路で共有される。
【００５０】
これにより、図９の実施の形態に比べて更にＶｃｃノード１１近傍での電荷転送能力が改善され、優れた昇圧特性が得られる。
【００５１】
図２１の昇圧回路１ｕは、図１の昇圧回路１ａと同じ構成の電荷転送回路１ｕ１に対して、その全体ではないが主要部分に、従来方式による電荷転送回路１ｕ２を併設したものである。即ち、電荷転送回路１ｕ２は、Ｖｃｃノード１１からノードＮ７までの間に、ダイオード接続したＮＭＯＳトランジスタＱ２１−Ｑ２７を併設している。キャパシタＣ１−Ｃ７は両電荷転送回路で共有される。これにより、図１の実施の形態に比べて更に電荷転送能力が改善され、優れた昇圧特性が得られる。
【００５２】
図２２の昇圧回路１ｖは、図１３の昇圧回路１ｍと同じ構成の電荷転送回路１ｖ１に対して、その転送段の途中に電荷転送回路１ｖ２を併設したものである。即ち、電荷転送回路１ｖ２は、電荷転送回路１ｖ１の従来方式による転送段トランジスタＱ１−Ｑ８のうち、後半部に別の転送段ＮＭＯＳトランジスタＱ２１−Ｑ２４をキャパシタＣ４−Ｃ８を共有して追加することにより構成している。
【００５３】
電荷転送回路１ｖ２を構成するＮＭＯＳトランジスタＱ２１−Ｑ２４の各ゲートは、図１の実施の形態と同様に、それぞれ一つ後段のトランジスタのソースノードＮ６−Ｎ９に接続している。従って、この電荷転送回路１ｖ２の電荷転送能力は高く、全体として図１３の実施の形態より能力の高い昇圧回路が得られる。
【００５４】
図２３の昇圧回路１ｗは、図２２の昇圧回路１ｖとほぼ同様の構成の併設された電荷転送回路１ｗ１，１ｗ２を有する。両者の違いは、図２２では電荷転送回路１ｖ１のＮＭＯＳトランジスタＱ１１のゲートをノードＮ９に接続しているのに対して、図２３の電荷転送回路１ｗ１ではＮＭＯＳトランジスタＱ１１のゲートをノードＮ７に接続している点である。電荷転送回路１ｖ２と１ｗ２とは同じ構成である。これによっても、高い昇圧能力が得られる。
【００５５】
図２４の昇圧回路１ｘは、従来方式による電荷転送回路１ｘ１に対して、その後半部に別の電荷転送回路１ｘ２を併設したものである。電荷転送回路１ｘ２は、図２２，図２３の電荷転送回路１ｖ２，１ｗ２と同じ構成である。これにより、昇圧回路のＶｐｐノード１２に近い高電圧部で電荷転送能力が改善され、高い昇圧能力が得られる。
【００５６】
図１２〜図１８で説明した実施の形態をまとめると、図２５に示すように、Ｖｃｃノード１１とＶｐｐノード１２の間に二種の電荷転送回路Ａ，Ｂを直列に配置したものであり、特に前段部の電荷転送回路Ａには従来の昇圧方式を用いたものと言うことができる。
【００５７】
図１９〜図２４で説明した実施の形態は、図２６に示すように、二種の電荷転送回路Ａ，ＢをＶｃｃノード１１とＶｐｐノード１２の間に並列に配置したものであり、その一方が従来の昇圧方式を用いたものということができる。図１９の実施の形態では、二つの電荷転送回路Ａ，Ｂは互いに独立した電荷転送段を構成しているが、図２０〜図２４では、二つの電荷転送回路Ａ，Ｂの転送段が一部共有されている。
【００５８】
更に、二種の電荷転送回路Ａ，ＢをＶｃｃノード１１とＶｐｐノード１２の間に並列配置する場合に、図２７に示すように、これらの電荷転送回路Ａ，Ｂの対応する転送段を逆相でクロック駆動するように構成することもできる。具体的に、電荷転送回路Ａ，Ｂの最終段がそれぞれクロックＣＬＫ，／ＣＬＫで駆動される。この様にすると、電荷転送回路Ａ，ＢにおいてＶｐｐノード１２に電荷が転送されるタイミングが異なる結果、出力昇圧電圧の変動が小さく抑えられる。
【００５９】
なお図２７の方式は、図１９〜図２４の実施の形態で説明したような二種の電荷転送回路Ａ，Ｂの一方が従来の昇圧方式を適用した場合に限らず、二つとも図１〜図１１の実施の形態で説明したような従来の昇圧方式と異なる方式による場合も有効である。更に、図には示さないが、Ｖｃｃノード１１とＶｐｐノード１２の間に三つ以上の電荷転送回路を並列配置することもできる。
【００６０】
ここまでの実施の形態では、Ｖｃｃノード１１からｉ番目のＮＭＯＳトランジスタＱｉのゲートを、ｉ＋１番目のＮＭＯＳトランジスタＱｉ＋１のソース即ち、ｉ＋２番目のＮＭＯＳトランジスタＱｉ＋２のドレイン（接続ノードＮｉ＋１）に接続している。これは、所定段のＮＭＯＳトランジスタＱｉのゲートを、そのドレインと同相クロックで駆動されるＶｐｐノード１２側の他のＮＭＯＳトランジスタのドレインに接続する、という基本思想に基づいており、更に発展させることが可能である。
【００６１】
図２８はその様な他の実施の形態による昇圧回路１ｙの主要部構成を示している。トランジスタＱｉに着目すると、そのゲートは、先の実施の形態より更にＶｐｐノード１２寄りにあるトランジスタＱｉ＋３のソースとトランジスタＱｉ＋４のドレインの接続ノードＮｉ＋３に接続している。他のトランジスタも同様である。これにより、先の各実施の形態と同様に各段トランジスタはゲートとドレインが同相で駆動され、能力の高い昇圧動作が行われる。
【００６２】
図２９は更に他の実施の形態の昇圧回路１ｚの主要部構成を示している。これは、対応する転送段が逆相で駆動される２系統の電荷転送回路１ｚ１，１ｚ２を持つ点で、図２７の回路構成を基本としている。但しこの実施の形態では、各電荷転送回路１ｚ１，１ｚ２にそれぞれキャパシタ群が用意されている。
【００６３】
更に、第１の電荷転送回路１ｚ１側のＮＭＯＳトランジスタＱｉのゲートは、第２の電荷転送回路１ｚ２側の対応するＮＭＯＳトランジスタＱｉのソースとＮＭＯＳトランジスタＱｉ＋１のドレインの接続ノードＮｉに接続されている。第２の電荷転送回路１ｚ２側のＮＭＯＳトランジスタＱｉのゲートは、第１の電荷転送回路１ｚ１側の対応するＮＭＯＳトランジスタＱｉのソースとＮＭＯＳトランジスタＱｉ＋１のドレインの接続ノードＮｉに接続されている。以下、各転送段とも同様の接続関係を有する。
【００６４】
この実施の形態によっても、各電荷転送回路の各段トランジスタのゲートは、そのドレインと同時に駆動される、よりＶｐｐノード１２よりの他のトランジスタのドレインに接続されているから、高い電荷転送能力が得られる。また、図２７で説明したように、２系統の電荷転送回路１ｚ１，１ｚ２の対応する転送段が逆相で駆動されるために、昇圧出力電圧の変動も小さい。
【００６５】
図３０の昇圧回路１Ａは、図２９の昇圧回路１ｚの変形例である。２系統の電荷転送回路１Ａ１，１Ａ２にはそれぞれ、キャパシタが用意されている点、図２９と同様である。この実施の形態の場合、各転送段トランジスタのゲートは、図２９の場合より更にＶｐｐノード１２よりのトランジスタのドレインに接続されている。即ち第１の電荷転送回路１Ａ１のトランジスタＱｉに着目すると、そのゲートは、第２の電荷転送回路１Ａ２のトランジスタＱｉ＋２のソースとトランジスタＱｉ＋３のドレインの接続ノードＮｉ＋２に接続されている。第２の電荷転送回路１Ａ２のトランジスタＱｉについては同様に、そのゲートは、第１の電荷転送回路１Ａ１のトランジスタＱｉ＋２のソースとトランジスタＱｉ＋３のドレインの接続ノードＮｉ＋２に接続されている。以下、各段トランジスタが同様に接続される。これにより、高い昇圧能力が得られる。
【００６６】
ここまでの実施の形態は、２相クロックＣＬＫ，／ＣＬＫによるキャパシタ駆動を利用している。この相補的クロックＣＬＫ，／ＣＬＫは、図３１（ａ）に示すように、完全に逆相の相補的なものであることは必ずしも必要ない。即ち、図３１（ｂ）〜（ｅ）に示すように、互いに位相が異なる２相のクロックＣＬＫＡ，ＣＬＫＢを用いることができる。
【００６７】
この発明は、４相駆動方式の昇圧回路にも適用することができる。図３２はその様な実施の形態の昇圧回路１Ｂの主要部構成を示している。Ｖｃｃノード１１とＶｐｐノード１２の間に直列接続されたＮＭＯＳトランジスタＱｂｉ，Ｑｂｉ＋１，Ｑｂｉ＋２，…が電荷転送回路を構成している。これらの転送段トランジスタのドレイン（相互接続ノード）Ｎｉ，Ｎｉ＋１，Ｎｉ＋２，…は交互にキャパシタＣ１ｉ，Ｃ１ｉ＋１，Ｃ１ｉ＋２，…を介してクロックＡ，Ｂが供給されるクロック信号線１３ａ，１３ｂに接続され、ゲートＧｉ，Ｇｉ＋１，Ｇｉ＋２，…は交互にキャパシタＣ２ｉ，Ｃ２ｉ＋１，Ｃ２ｉ＋２，…を介してクロックＣ，Ｄが供給されるクロック信号線１３ｃ，１３ｄに接続されている。
【００６８】
更に、各転送段トランジスタのゲートＧｉ，Ｇｉ＋１，Ｇｉ＋２，…を昇圧するために、それらのドレイン・ゲート間にはＮＭＯＳトランジスタＱａｉ，Ｑａｉ＋１，Ｑａｉ＋２，…を介在させている。これらのゲート昇圧用トランジスタＱａｉ，Ｑａｉ＋１，Ｑａｉ＋２，…は、ドレインがクロックＡ，Ｂ，Ａ，…で駆動され、ゲートがクロックＢ，Ａ，Ｂ，…で駆動される必要がある。従って通常は、図３７    に示すように、ゲート昇圧用トランジスタＱａｉのゲートは、転送用トランジスタＱｂｉのソースと転送用トランジスタＱｂｉ＋１のドレインの接続ノードに接続される。
【００６９】
これに対してこの実施の形態では、ゲート昇圧用トランジスタＱａｉ，Ｑａｉ＋１，Ｑａｉ＋２，…のゲート接続先は、従来方式よりもＶｐｐノード１２よりの接続ノードとしている。例えば、トランジスタＱａｉに着目すると、そのゲートは、転送トランジスタＱｂｉ＋２のソースと転送トランジスタＱｂｉ＋３のドレイン（接続ノードＮｉ＋３）に接続している。トランジスタＱａｉ＋１については、そのゲートは、転送トランジスタＱｂｉ＋３のソースと転送トランジスタＱｂｉ＋４のドレイン（接続ノードＮｉ＋４）に接続している。以下、他のゲート昇圧用トランジスタも同様である。
【００７０】
この実施の形態によっても、２相駆動方式の実施の形態と同様の理由で、高い昇圧能力を得ることができる。
【００７１】
図３３の昇圧回路１Ｃは、図３２の昇圧回路１Ｂの変形例であり、ゲート昇圧用トランジスタＱａｉ，Ｑａｉ＋１，Ｑａｉ＋２，…のゲート及びドレインの接続先が図３２と異なる。即ち、トランジスタＱａｉのゲート，ドレインはそれぞれ、接続ノードＮｉ＋１，Ｎｉ＋２に接続している。トランジスタＱａｉ＋１のゲート，ドレインはそれぞれ、接続ノードＮｉ＋２，Ｎｉ＋３に接続している。以下、他のゲート昇圧用トランジスタも同様である。
【００７２】
図３４の昇圧回路１Ｄは、図３２と図３３の構成を組み合わせた変形例である。即ちゲート昇圧用トランジスタＱａｉ，Ｑａｉ＋１，Ｑａｉ＋２，…について、そのゲート接続は図３２のそれと同じとし、ドレイン接続は図３３のそれと同じとしている。これら図３３及び図３４の実施の形態によっても同様に能力の高い昇圧動作が可能である。
【００７３】
この発明は、上記実施の形態に限られず、以下に述べるように種々変形して実施することが可能である。
【００７４】
図３の実施の形態では、各キャパシタとクロック供給線の間にドライバを介在させているが、他の実施の形態についても同様にドライバを介在させることは有効である。
【００７５】
図４の実施の形態のキャパシタＣ９、図５の実施の形態のキャパシタＣ９−Ｃ１０、図６の実施の形態のキャパシタＣ９−Ｃ１１、図７の実施の形態のキャパシタＣ９−Ｃ１２は、これらより前段におけるキャパシタＣ１−Ｃ８より容量を小さくすることができる。キャパシタＣ１−Ｃ８は、その容量が転送する電荷量を決定するため、昇圧能力に直接関係するのに対し、キャパシタＣ９−Ｃ１２は、出力段トランジスタＱ９の駆動能力を高くするためだけに用いられており、大きな容量を必要としないからである。この様にキャパシタＣ９−Ｃ１２の容量を他より小さくすることは、昇圧能力を低下させることなく、パターン面積を縮小する上で好ましい。
【００７６】
図４−図７の実施の形態において、キャパシタＣ９−Ｃ１２により駆動されるトランジスタＱ１０−Ｑ１３について、他の電荷転送トランジスタＱ１−Ｑ９に比べて電荷転送能力を小さくすることができる。これらは昇圧動作に直接関係しないからである。従って、これらのトランジスタＱ１０−Ｑ１３のゲート幅を他のトランジスタに比べて小さくする等により、昇圧能力を低下させることなく、パターン面積を小さくすることができる。
【００７７】
図４−図７の実施の形態と同様の出力部構成を利用する他の実施の形態についても、同様に、キャパシタＣ９−Ｃ１２やトランジスタＱ１０−Ｑ１３を小さくすることが有効である。
【００７８】
また、図８−図１１，図１５−図２０において使用しているトランジスタＱ１４を、トランジスタＱ１−Ｑ９よりも電荷転送能力を小さくすることもできる。トランジスタＱ１４は昇圧動作に直接関係しないからである。例えばトランジスタＱ１４のゲート幅をトランジスタＱ１−Ｑ９のそれより小さくすることで、昇圧能力を低下させることなく、パターン面積を小さくすることができる。
【００７９】
上記各実施の形態において、転送回路初段のトランジスタＱ１のしきい値電圧（バックバイアスがかかっていないときのしきい値）を、それより後段のトランジスタＱ２−Ｑ９のそれに比べて高く設定することは有効である。昇圧動作中、転送トランジスタは後段になるほどバックバイアス効果が大きく、しきい値が高くなる。言い換えれば、初段トランジスタＱ１はバックバイアスの影響が最も小さく、従ってＶｃｃノード１１側へのリーク（逆流）も生じやすい。そこでこのトランジスタＱ１のしきい値電圧を予め他より高めに設定することにより、リークを抑制することができる。
【００８０】
上記各実施の形態において、図３５に示すように、電荷転送回路とＶｃｃノード１１との間に、ダイオード接続したＮＭＯＳトランジスタＱ０を付加することも、リーク防止にとって有効である。即ち転送回路初段トランジスタＱ１は、ゲートがドレインと独立に制御されて昇圧される構成の場合には、リークの危険性があるが、図３５のようにゲート・ドレインを接続したトランジスタＱ０を電流源負荷として追加すれば、そのしきい値を特に高くしなくてもここでリークが防止される。即ち、しきい値電圧の異なるトランジスタを作るためのプロセスを追加することなく、リーク防止を図ることができる。更に、トランジスタＱ０のしきい値電圧を転送回路トランジスタのそれより高くすれば、一層リーク防止には効果的である。
【００８１】
電荷転送回路では入力段側から出力段側にいくにつれてトランジスタのソース／ドレイン電圧が高くなることを考慮して、入力段側でトランジスタのゲート絶縁膜やキャパシタ絶縁膜を、出力段側でのそれに比べて薄くすることは有効である。トランジスタのゲート絶縁膜を薄くすれば、それだけ駆動能力が高くなるため、電荷転送回路全体のトランジスタ駆動能力を一定に保つものとすれば、入力段側のトランジスタ寸法を出力段側より小さくすることができる。キャパシタも同様に、電荷転送回路全体でキャパシタ容量を揃えるものとすれば、入力段側でのキャパシタ面積を小さくすることができる。
【００８２】
更に、電荷転送回路内でのゲート絶縁膜やキャパシタ絶縁膜の膜厚を３段階以上に切り換えるようにしてもよい。また、図３５に示したように負荷ＮＭＯＳトランジスタＱ０を追加する場合に、そのゲート絶縁膜を他の転送トランジスタより薄くすることも、パターン面積縮小に有効である。
【００８３】
電荷転送回路を構成するトランジスタにＰＭＯＳトランジスタを用いることもできる。例えば、電圧入力ノードを接地電位Ｖｓｓが与えられるノードとし、ＰＭＯＳトランジスタにより電荷転送回路を構成すれば、負電圧を発生させる昇圧回路が得られる。
【００８４】
上記各実施の形態で説明した昇圧回路は、種々の半導体集積回路に適用されるが、特に書き込み、消去及び読み出し動作に電源電圧以外の種々の内部電圧を必要とする半導体記憶装置に適用して有効である。以下にその様な実施の形態として、ＥＥＰＲＯＭフラッシュメモリを説明する。
【００８５】
図３９は、ＮＡＮＤ型フラッシュメモリの機能ブロック構成を示し、図４０はそのメモリセルアレイ２０の等価回路構成を示している。メモリセルアレイ２０は、電気的書き換え可能な不揮発性メモリセルが配列されている。具体的にメモリセルアレイ２０は、図４０に示すように、複数個（図の例では３２個）のメモリセルＭＣ０−ＭＣ３１が直列接続されたＮＡＮＤセルユニットＮＵを配列して構成されている。ＮＡＮＤセルユニットＮＵの一端は選択ゲートトランジスタＴＲ１を介してビット線ＢＬに、他端は選択ゲートトランジスタＴＲ２を介して共通ソース線ＣＥＬＳＲＣに接続されている。
【００８６】
ＮＡＮＤセルユニットＮＵ内のメモリセルＭＣ０−ＭＣ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０−ＷＬ３１に接続されている。選択ゲートトランジスタＴＲ１，ＴＲ２のゲートはそれぞれ選択ゲート線ＳＧ１，ＳＧ２に接続されている。ワード線を共有するＮＡＮＤセルユニットの集合は、データの一括消去の単位となるブロックを構成する。図４０に示すように、ビット線ＢＬの方向に複数のブロックＢＬＫ０〜ＢＬＫｍ−１が形成される。
【００８７】
ワード線ドライバ回路２１は、ロウデコーダを含んでメモリセルアレイ２０のワード線及び選択ゲート線の駆動を行う。データレジスタを兼ねたセンスアンプ回路２２は、メモリセルアレイ２０のビット線に接続されて、データ読み出し及び書き込みを行う。センスアンプ回路２２と外部Ｉ／Ｏ端子との間のデータ授受は、Ｉ／Ｏバッファ２４を介して行われる。センスアンプ回路２２とデータバス２８の間のデータ転送は、カラムゲート回路を含むカラムデコーダ２３により制御される。
【００８８】
Ｉ／Ｏ端子から供給されるアドレス“Ａｄｄ．”は、アドレスレジスタ２５を介して、ワード線ドライバ回路２１及びカラムデコーダ２３に供給される。Ｉ／Ｏ端子から供給されるコマンド“Ｃｏｍ．”は、コントローラ２６に送られてデコードされる。
【００８９】
コントローラ２６は、コマンド“Ｃｏｍ．”に基づいて、外部から供給されるデータ“Ｄａｔａ”とアドレス“Ａｄｄ．”の判別及び転送制御を行い、また外部制御信号に基づいて書き込み、読み出し及び消去の動作制御を行う。コントローラ２６はまた、動作モードに応じて、内部電圧発生回路２７を制御して、必要な内部電圧を発生させる。
【００９０】
具体的に内部電圧発生回路２７は、書き込み時に選択ワード線に与えられる書き込み電圧Ｖｐｇｍを発生するＶｐｇｍ発生回路２７ａ、書き込み時に非選択ワード線に与えられるパス電圧Ｖｐａｓｓを発生するＶｐａｓｓ発生回路２７ｂ、読み出し時に非選択ワード線に与えられるパス電圧Ｖｒｅａｄを発生するＶｒｅａｄ発生回路２７ｃ、消去時にメモリセルアレイ２０が形成されたｐ型ウェルに与えられる消去電圧Ｖｅｒａを発生するＶｅｒａ発生回路２７ｄ等を有する。この内部電圧発生回路２７に、先に説明した実施の形態のいずれかの昇圧回路が用いられる。
【００９１】
このＮＡＮＤ型フラッシュメモリの動作を簡単に説明する。ここでは、一つのメモリセルが、しきい値が正の論理“０”データと、しきい値が負の論理“１”データの二値記憶を行うものとする。
【００９２】
データ書き込みは、ブロック内のあるページを選択して、ページ単位で行われる。ここで１ページとは、１ワード線を共有するメモリセルの集合として定義される。書き込み時、選択ブロックの選択ワード線に書き込み電圧Ｖｐｇｍ、非選択ワード線には、セルデータによらずメモリセルをオンさせるパス電圧Ｖｐａｓｓを与える。但し、書き込み電圧Ｖｐｇｍの印加に先立って、ビット線に与えたデータ電圧により、ＮＡＮＤセルユニットのチャネルが充電される。
【００９３】
具体的に、“０”書き込みの場合は、ビット線に０Ｖを与えて、これをＮＡＮＤセルユニットのチャネルに転送する。“１”書き込みの場合は、ビット線にＶｃｃを与える。これにより、ＮＡＮＤセルユニットのチャネルは、Ｖｃｃ−Ｖｔ（Ｖｔは選択ゲートトランジスタのしきい値電圧）が転送されてフローティング状態になる。この状態で選択ワード線に書き込み電圧Ｖｐｇｍが与えられると、“０”書き込みセルでは、ＦＮトンネル電流によりチャネルから浮遊ゲートに電子が注入されて、しきい値が正の“０”データが書かれる。“１”書き込みセル（書き込み禁止セル）では、電子注入は起こらず、しきい値が負の“１”データが保持される。
【００９４】
データ読み出しは、予めビット線をプリチャージした後、選択ワード線に読み出し電圧として、０Ｖを与え、非選択ワード線にはセルデータによらずメモリセルがオンするパス電圧Ｖｒｅａｄを与える。これにより、選択セルのデータに応じてビット線は放電されるか（“１”データの場合）、或いは放電されない（“０”データの場合）。従って、ビット線の電位変化を検出することにより、データを判別することができる。このデータ読み出しもページ単位で行われる。
【００９５】
データ消去は、通常ブロック単位で行われる。即ち選択ブロックの全ワード線に０Ｖを与え、セルアレイのｐ型ウェルに消去電圧Ｖｅｒａを与える。非選択ブロックのワード線はフローティングとする。これにより、選択ブロックの全メモリセルは、浮遊ゲートの電子がチャネルに放出されて、しきい値の負の“１”データ（消去状態）になる。
【図面の簡単な説明】
【００９６】
【図１】この発明の一実施の形態による昇圧回路を示す図である。
【図２】他の実施の形態による昇圧回路を示す図である。
【図３】他の実施の形態による昇圧回路を示す図である。
【図４】他の実施の形態による昇圧回路を示す図である。
【図５】他の実施の形態による昇圧回路を示す図である。
【図６】他の実施の形態による昇圧回路を示す図である。
【図７】他の実施の形態による昇圧回路を示す図である。
【図８】他の実施の形態による昇圧回路を示す図である。
【図９】他の実施の形態による昇圧回路を示す図である。
【図１０】他の実施の形態による昇圧回路を示す図である。
【図１１】他の実施の形態による昇圧回路を示す図である。
【図１２】他の実施の形態による昇圧回路を示す図である。
【図１３】他の実施の形態による昇圧回路を示す図である。
【図１４】他の実施の形態による昇圧回路を示す図である。
【図１５】他の実施の形態による昇圧回路を示す図である。
【図１６】他の実施の形態による昇圧回路を示す図である。
【図１７】他の実施の形態による昇圧回路を示す図である。
【図１８】他の実施の形態による昇圧回路を示す図である。
【図１９】他の実施の形態による昇圧回路を示す図である。
【図２０】他の実施の形態による昇圧回路を示す図である。
【図２１】他の実施の形態による昇圧回路を示す図である。
【図２２】他の実施の形態による昇圧回路を示す図である。
【図２３】他の実施の形態による昇圧回路を示す図である。
【図２４】他の実施の形態による昇圧回路を示す図である。
【図２５】二種の電荷転送回路を直列接続した実施の形態の昇圧回路の模式的構成を示す図である。
【図２６】二種の電荷転送回路を並列接続した実施の形態の昇圧回路の模式的構成を示す図である。
【図２７】二種の電荷転送回路を並列接続した他の実施の形態の昇圧回路を示す図である。
【図２８】他の実施の形態による昇圧回路を示す図である。
【図２９】他の実施の形態による昇圧回路を示す図である。
【図３０】他の実施の形態による昇圧回路を示す図である。
【図３１】上記各実施の形態に用いられる二相クロックの波形例を示す図である。
【図３２】他の実施の形態による昇圧回路を示す図である。
【図３３】他の実施の形態による昇圧回路を示す図である。
【図３４】他の実施の形態による昇圧回路を示す図である。
【図３５】上記各実施の形態に適用可能な負荷構成を示す図である。
【図３６】従来の二相クロック駆動式の昇圧回路を示す図である。
【図３７】従来の４相クロック駆動式の昇圧回路を示す図である。
【図３８】図３７の回路で用いられる４相クロックの信号波形を示す図である。
【図３９】この発明が適用されるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。
【図４０】同フラッシュメモリのメモリセルアレイの構成を示す図である。
【符号の説明】
【００９７】
１ａ−１ｚ，１Ａ−１Ｄ…昇圧回路、２…クロック信号発生回路、１１…電圧入力ノード（Ｖｃｃノード）、１２…電圧出力ノード（Ｖｐｐノード）、１３ａ，１３ｂ…クロック供給ノード、Ｑ１−Ｑ１４…ＮＭＯＳトランジスタ、Ｃ１−Ｃ１２…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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