(57)【要約】【課題】高速な画素周波数が供給される場合であっても、常に安定した動作を維持することが可能な同期化装置を提供することを目的とする。【解決手段】位相差クロック生成部１０１は、９０度ずつ位相のずれたクロックとその他各クロックに対応し、クロックの位相のずれ分、遅れてアサートされるスタート信号を出力する。基準トリガータイミング検出部１０２は、基準トリガー信号を受けて、９０度ずつ位相のずれたクロックのうちのどの位相が最初に基準を検出したかを、ビデオＤＭＡ制御レジスタ１１１に通知する。ビデオ・データ出力タイミング制御部１０３は、ビデオＤＭＡ制御レジスタ１１１から、ビデオデータとどの位相で出力するかのタイミング情報を受け取り、その内容に応じたビデオデータを出力する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
非同期に発生する基準トリガー信号に同期させ、データ出力を開始する同期化装置において、
前記基準トリガー信号を位相の異なるクロックでサンプリングすることで、サンプリングクロックの１周期よりも細かい精度で前記基準トリガー信号のタイミングを検出し、この検出結果を前記サンプリングクロックとは異なるクロックでの動作部に受け渡すときに、前記サンプリングクロックの１周期よりも長いタイミング遅延を設定する基準トリガータイミング検出手段を備えたことを特徴とする同期化装置。
【請求項２】
前記基準トリガータイミング検出手段は、
位相の異なるクロックでのサンプリング結果の一つについて、順番にサンプリング結果をラッチするための複数のラッチ手段にて構成される一時保持手段と、
前記一時保持手段とは異なる動作クロックによって動作し、前記一時保持手段の出力を選択して受け取るセレクタ手段と、を備えたことを特徴とする請求項１に記載の同期化装置。
【請求項３】
前記基準トリガー信号の極性を反転させる極性制御手段を備えたことを特徴とする請求項１または２に記載の同期化装置。
【請求項４】
動作クロックの１周期よりも長いタイミング遅延を設定し、データの出力タイミングを前記動作クロックの１周期よりも細かいタイミングで制御して、前記データを前記動作クロックとは異なるクロックでの動作部へ出力する、データ出力タイミング制御手段を備えたことを特徴とする請求項１〜３のいずれか一つに記載の同期化装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プリンタや複写機等の画像形成装置に用いられる同期化装置に関する。
【０００２】
【従来の技術】
レーザープリンタや複写機等の画像形成装置では、同期基準信号ＢＤ（例えば、ポリゴンミラーが特定の位置に来たことを示す信号）に同期したビデオデータ（画像データ）を生成する必要がある。この場合の同期精度は、印字品質に影響するため、特定の値以上になるようにする必要がある。そこで、ビデオ画素周波数の１／８の精度で同期合わせを行うために、ビデオ画素周波数の８倍の周波数のサンプリングクロックを用いて同期基準信号ＢＤをサンプリングし、この同期化された同期基準信号ＢＤをトリガーとして、ビデオデータの同期化を行うというようなことが行われている（例えば、下記特許文献１〜３を参照。）。しかしながら、画素周波数を高くすると、サンプリングクロックが極めて高い周波数となってしまうため、問題となっている。
【０００３】
この問題を解決するために、下記特許文献４に開示されているような画像信号同期回路が提案されている。これは、ビデオデータに対して、遅延素子を使用して複数種類の遅延量を持つ遅延ビデオデータを生成するとともに、水平同期信号に対しても、遅延素子を使用して複数種類の遅延量を持つ遅延水平同期信号を生成し、この複数の遅延水平同期信号を使用して、水平同期信号と基本クロック信号との位相差を検知し、位相差に見合った遅延ビデオデータを選択するようにして、高速クロックを使用したのと同等の効果を得るというものである。
【０００４】
しかしながら、特許文献４に開示された画像信号同期回路では、遅延素子を使用して基本クロックに対して位相差を持ったクロックを生成するため、温度、電源電圧、プロセスばらつき等の影響を受けやすく、精度が悪化してしまうという問題がある。
【０００５】
この問題は、下記特許文献５に開示された技術によって解決できる。しかし、この技術では、前記遅延素子の代わりに、基準クロックのｎ倍のクロックを使用して位相差検出や出力遅延調整を行うため、高速のクロックを使用しなければならず、この結果動作が不安定になるおそれがある。
【０００６】
【特許文献１】
特開平１０−２５００４８号公報
【特許文献２】
特開平１１−１５０６３８号公報
【特許文献３】
特開平１１−２１６９０６号公報
【特許文献４】
特開平１１−２４５４４７号公報
【特許文献５】
特開平１１−２４５４４６号公報
【０００７】
【発明が解決しようとする課題】
本発明は、上記のような従来技術の有する問題点に鑑みてなされたものであり、その目的は、高速な画素周波数が供給される場合であっても、常に安定した動作を維持することが可能な同期化装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明の請求項１にかかる同期化装置は、非同期に発生する基準トリガー信号に同期させ、データ出力を開始する同期化装置において、前記基準トリガー信号を位相の異なるクロックでサンプリングすることで、サンプリングクロックの１周期よりも細かい精度で前記基準トリガー信号のタイミングを検出し、この検出結果を前記サンプリングクロックとは異なるクロックでの動作部に受け渡すときに、前記サンプリングクロックの１周期よりも長いタイミング遅延を設定する基準トリガータイミング検出手段を備えたことを特徴とする。
【０００９】
この請求項１に記載の発明によれば、高速な画素周波数が供給される場合であっても、常に安定した動作を維持することが可能になる。
【００１０】
また、請求項２にかかる同期化装置は、請求項１に記載の発明において、前記基準トリガータイミング検出手段は、位相の異なるクロックでのサンプリング結果の一つについて、順番にサンプリング結果をラッチするための複数のラッチ手段にて構成される一時保持手段と、前記一時保持手段とは異なる動作クロックによって動作し、前記一時保持手段の出力を選択して受け取るセレクタ手段と、を備えたことを特徴とする。
【００１１】
この請求項２に記載の発明によれば、高速な画素周波数が供給される場合であっても、常に安定した動作を維持することが可能になる。
【００１２】
また、請求項３にかかる同期化装置は、請求項１または２に記載の発明において、前記基準トリガー信号の極性を反転させる極性制御手段を備えたことを特徴とする。
【００１３】
この請求項３に記載の発明によれば、基準トリガー信号の極性を反転させることができるので、基準トリガー信号の立上がりエッジ／立下がりエッジのどちらにも対応できる。
【００１４】
また、請求項４にかかる同期化装置は、請求項１〜３のいずれか一つに記載の発明において、動作クロックの１周期よりも長いタイミング遅延を設定し、データの出力タイミングを前記動作クロックの１周期よりも細かいタイミングで制御して、前記データを前記動作クロックとは異なるクロックでの動作部へ出力する、データ出力タイミング制御手段を備えたことを特徴とする。
【００１５】
この請求項４に記載の発明によれば、高速な画素周波数が供給される場合であっても、常に安定した動作を維持することが可能になる。
【００１６】
【発明の実施の形態】
以下に添付図面を参照して、本発明の好適な実施の形態を詳細に説明する。図１は、本発明の同期化装置の概略構成を示すブロック図であり、ビデオＤＭＡコントローラ（レーザープリンタに用いるコントローラ）に組み込まれた例を示している。同期化装置１００は、位相差クロック生成部１０１、基準トリガータイミング検出部１０２およびビデオ・データ出力タイミング制御部１０３を含み構成され、ビデオＤＭＡコントローラ１１０内に組み込まれている。また、ビデオＤＭＡコントローラ１１０は、ビデオＤＭＡ制御レジスタ１１１を備えている。
【００１７】
フレームゲート（ＦＧＡＴＥ＿Ｎ）信号は、１頁の領域内のデータをプロッタ（不図示）との間で受け渡しするタイミングかどうかを示す同期信号である。基準トリガー（ＢＤ＿Ｎ）信号は、基準となる動作タイミングを規定する信号である。基準となるタイミングは、ローレベルからハイレベルへの変化が基準タイミングであったり、ハイレベルからローレベルへの変化が基準タイミングであったりする。このため、後述のビデオＤＭＡ制御レジスタ１１１に設けられている極性制御レジスタ１１２の設定によって、極性を切り替えられるようにしてある。ビデオデータ（ＶＤ）信号は、プロッタで出力する画像データとなる信号である。このＶＤ信号は、１ビットの非同期インタフェース信号であって、ＢＤ＿Ｎ信号のタイミングに精度良く合わせて出力しなければならない。この同期精度が悪いと、出力画像が１ライン毎にずれを起こした画像となってしまう。
【００１８】
位相差クロック生成部１０１は、９０度ずつ位相のずれたクロック（ＣＬＫ［３：０］）とその他各クロックに対応し、クロックの位相のずれ分、遅れてアサートされるスタート（ＳＴＡＲＴ［３：０］）信号を出力する。この信号は、基準トリガータイミング検出部１０２およびビデオ・データ出力タイミング制御部１０３に供給され、それぞれクロックおよび内部セレクタの初期化タイミングに使用される。基準トリガータイミング検出部１０２は、基準トリガー（ＢＤ＿Ｎ）信号を受けて、９０度ずつ位相のずれたクロックのうちのどの位相が最初に基準を検出したかを、ビデオＤＭＡ制御レジスタ１１１にＳＹＮＣ＿ＯＵＴ［３：０］信号を送信して通知する。ビデオ・データ出力タイミング制御部１０３は、ビデオＤＭＡ制御レジスタ１１１から、ビデオデータ（ＶＤ＿Ｓ）とどの位相で出力するかのタイミング情報（ＯＵＴＴＩＭ［３：０］）を受け取り、その内容に応じたビデオデータをＶＤ信号として出力する。ビデオＤＭＡ制御レジスタ１１１は、複数のビデオＤＭＡの制御レジスタを備え、ビデオＤＭＡコントローラ１１０全体のシーケンス制御を行う。また、内部の極性制御レジスタ１１２が基準トリガータイミング検出部１０２に対しＩＮＶ信号を送り、基準トリガーの極性制御を行う。
【００１９】
図２は、基準トリガータイミング検出部１０２の詳細構成を示すブロック図である。レジスタ２０１（ＲＥＧ［０］），レジスタ２０２（ＲＥＧ［１］），レジスタ２０３（ＲＥＧ［２］），レジスタ２０４（ＲＥＧ［３］）には、基準トリガー（ＢＤ＿Ｎ）信号が供給される。また、これらのレジスタには、位相差クロック生成部１０１から９０度ずつ位相の遅れたクロック（ＣＬＫ［０］，ＣＬＫ［１］，ＣＬＫ［２］，ＣＬＫ［３］）がそれぞれ供給される。このため、１番位相の進んでいるＣＬＫ［０］が供給されるレジスタ２０１（ＲＥＧ［０］）から順にＢＤ＿Ｎの状態をサンプリングしていく。
【００２０】
まず、レジスタ２０２（ＲＥＧ［１］），レジスタ２０３（ＲＥＧ［２］），およびレジスタ２０４（ＲＥＧ［３］）の後段の構成について説明する。レジスタ２０２（ＲＥＧ［１］），レジスタ２０３（ＲＥＧ［２］），レジスタ２０４（ＲＥＧ［３］）の後段は同一構成であるため、ここではレジスタ２０２（ＲＥＧ［１］）の後段の構成についてのみ説明する。
【００２１】
レジスタ２０２（ＲＥＧ［１］）の出力は、セレクタ２０５とセレクタ２０６に供給される。これらのセレクタは、レジスタ２０７，２０８に対し、自分自身の出力を供給するか、レジスタ２０２（ＲＥＧ［１］）の出力を供給するかを選択する。セレクタ２０５とセレクタ２０６は、共にＳＥＬ［１］Ｂ信号によって制御される。そして、セレクタ２０５がレジスタ２０２（ＲＥＧ［１］）の出力を選択しているときには、セレクタ２０６はレジスタ２０８の出力を選択するように、お互い逆の選択になるように構成されている。したがって、レジスタ２０７，２０８が更新されるタイミングは、互いに異なることになる。ＳＥＬ［１］Ｂの信号は、１ＣＬＫ［１］毎にトグルするので、レジスタ２０７，２０８は、２ＣＬＫ［１］毎の互いに異なるタイミングで更新される。レジスタ２０７，２０８の出力は、セレクタ２０９に供給される。セレクタ２０９では、ＣＬＫ［０］に同期して変化するＳＥＬ［０］Ｂ信号によってレジスタ２０７，２０８のどちらかの出力が選択されてレジスタ２１０（ＳＲＥＧ［１］）に供給される。レジスタ２１０（ＳＲＥＧ［１］）の出力はＳＹＮＣ＿ＯＵＴ［１］として、ＣＬＫ［０］の同期信号として、ＣＬＫ［０］動作領域に供給される。
【００２２】
レジスタ２０１（ＲＥＧ［０］）の後段の構成は、レジスタ２０２（ＲＥＧ［１］）の後段の構成とは異なり、レジスタ２１１，２１２，２１３からなる３段分のシフトレジスタとして構成される。レジスタ２０１（ＲＥＧ［０］）は、ＣＬＫ［０］で同期して動作するため、ＣＬＫ［０］に同期化させるための回路は必要ないが、他の回路構成とタイミングを合わせるために、３段分のシフトレジスタを構成している。これらの回路によって、ＳＣＬＫ［０］に同期したＳＹＮＣ＿ＯＵＴ［０］，ＳＹＮＣ＿ＯＵＴ［１］，ＳＹＮＣ＿ＯＵＴ［２］のＳＹＮＣ＿ＯＵＴ［３：０］信号を生成する。
【００２３】
レジスタ２１４，２１５，２１６，２１７は、トグル信号を生成するためのレジスタであって、それぞれ入出力信号のビット番号が異なるだけで内容としては同じものである。これらは、それぞれ位相の異なるクロックで動作し、ＳＴＡＲＴ信号がハイレベルになってから、クロック毎に状態を反転させ、ＳＥＬＢ信号を出力する。
【００２４】
図３は、図２に示した基準トリガータイミング検出部１０２の動作を説明するためのタイミングチャートである。ＣＬＫ［０］は、位相差クロック生成部１０１から出力される位相遅れなしのクロックである。ＣＬＫ［１］，ＣＬＫ［２］，ＣＬＫ［３］は、それぞれ、ＣＬＫ［０］，ＣＬＫ［１］，ＣＬＫ［２］に対して９０度の位相遅れのクロックである。ＳＴＡＲＴ［０］は、ＣＬＫ［０］に対応するスタート信号であり、回路全体へのリセット信号解除後、アサートする。ＳＴＡＲＴ［１］，ＳＴＡＲＴ［２］，ＳＴＡＲＴ［３］は、それぞれＣＬＫ［１］，ＣＬＫ［２］，ＣＬＫ［３］に対応し、それぞれ９０度ずつ位相が遅延してからアサートする。
【００２５】
ＳＥＬ［０］Ｂ，ＳＥＬ［１］Ｂ，ＳＥＬ［２］Ｂ，ＳＥＬ［３］Ｂは、図２に示したレジスタ２１４，２１５，２１６，２１７の出力である。初期値はローレベルで、その後対応するＳＴＡＲＴ信号がハイレベルの時に、対応するクロック（番号の一致するクロック）の立上がりエッジを検出したところで状態を反転する。
【００２６】
ＲＥＧ［０］，ＲＥＧ［１］，ＲＥＧ［２］，ＲＥＧ［３］は、それぞれＢＤ＿Ｎ信号をサンプリングするレジスタ２０１（ＲＥＧ［０］），レジスタ２０２（ＲＥＧ［１］），レジスタ２０３（ＲＥＧ［２］），レジスタ２０４（ＲＥＧ［３］）の出力信号である。例えば、２番目のデータの位相遅延ゼロレジスタの場合、Ｄ２＿０と示している。ＲＥＧ＿Ｄ１［０］，ＲＥＧ＿Ｄ２［０］は、レジスタ２０１（ＲＥＧ［０］）の後段に構成されるレジスタ２１１，２１２の出力を示している。ＳＹＮＣ＿ＯＵＴ［０］は、レジスタ２１３の出力である。
【００２７】
ＲＥＧ［１］は、９０度位相の遅れたクロックであるＣＬＫ［１］で動作しているので、このクロックに同期して出力データが変化する。ＲＥＧ［１］＿ＡＯＵＴは、レジスタ２０７の出力を示しており、ＳＥＬ［１］Ｂがローレベル時のＣＬＫ［１］の立上がりエッジで更新される。一方、ＲＥＧ［１］＿ＢＯＵＴは、レジスタ２０８の出力を示しており、ＳＥＬ［１］Ｂがハイレベル時のＣＬＫ［１］の立上がりエッジで更新される。
【００２８】
ＲＥＧ［１］＿ＳＥＬＯＵＴは、セレクタ２０９の出力で、ＳＥＬ［０］Ｂがハイレベル時にはレジスタ２０８の出力（ＲＥＧ［１］＿ＢＯＵＴ）を選択し、それがローレベル時にはレジスタ２０７の出力（ＲＥＧ［１］＿ＡＯＵＴ）を選択する。なお、この選択は、ＣＬＫ［０］に同期する信号ＳＥＬ［０］Ｂで行うため、ＲＥＧ［１］＿ＳＥＬＯＵＴは、ＣＬＫ［０］と同期している。ＳＹＮＣ＿ＯＵＴ［１］は、ＲＥＧ［１］＿ＳＥＬＯＵＴをＣＬＫ［０］に同期するレジスタ２１０（ＳＲＥＧ［１］）で同期を取り直した結果である。なお、ここで注目すべき点は、レジスタ２０７，２０８により構成される「一時保持手段」を設けることにより、「一時保持手段」の各レジスタ２０７，２０８が内容を保持してから、ＳＹＮＣ＿ＯＵＴ［１］がそのデータを受け取るまでに、１クロック周期よりも長い時間が存在しているということである。これにより、位相の異なるクロック間でのデータ受け渡し時のタイミング制約が緩和されており、高速のクロックが供給されても安定した動作が維持される。ＣＬＫ［２］，ＣＬＫ［３］系統についても同様である。
【００２９】
また、ＳＹＮＣ＿ＯＵＴ［０］〜ＳＹＮＣ＿ＯＵＴ［３］には、同一タイミングにおいて、位相のみが異なるデータが示されており、このＣＬＫ［０］に同期化された信号により、どの位相のタイミングで基準トリガーが発生したかを認識することができる。
【００３０】
ここで、ＢＤ＿Ｎの立上がりエッジを検出する場合を考えると、図３に示す破線部で、ＢＤ＿Ｎがローレベルからハイレベルに変化している。これ以降で最初にハイレベルを検出できるのは、ＲＥＧ［０］ではＤ５＿０の時である。また、ＲＥＧ［１］ではＤ５＿９０の時である。ＲＥＧ［２］ではＤ４＿１８０の時である。ＲＥＧ［３］ではＤ４＿２７０の時である。したがって、Ｄ４に対するＳＹＮＣ＿ＯＵＴ［３：０］で、１１００（ｂｉｎ）という結果が得られ、Ｄ４に対する１８０度位相遅れで、最初に検出したことが認識される。
【００３１】
図４は、ビデオ・データ出力タイミング制御部１０３の詳細構成を示すブロック図である。図４において、ＶＤ＿Ｓは、ビデオ出力の基データであり、ＣＬＫ［０］と同一位相のクロックに同期している信号である。ＯＵＴＴＩＭ［３：０］は、ビデオ出力データのタイミング制御情報であり、ＯＵＴＴＩＭ［３：０］の４ビットのうちの１ビットのみが「１」となっており、「１」となっているビットに対応する位相のクロックに同期して出力する。なお、ＯＵＴＴＩＭ［０］は位相の遅延が０、ＯＵＴＴＩＭ［１］は位相の遅延が９０度、ＯＵＴＴＩＭ［２］は位相の遅延が１８０度、ＯＵＴＴＩＯＭ［３］は位相の遅延が２７０度である。
【００３２】
セレクタ４０１，４０２は、それぞれ後段に構成されるレジスタ４０３，４０４の出力か、ＶＤ＿Ｓ信号を選択するセレクタである。これは、レジスタ４１４の出力ＳＥＬ［０］Ｂの内容によって制御される。セレクタ４０１，４０２は、同時にＶＤ＿Ｓ信号を選択することはなく、片方はＶＤ＿Ｓ信号を選択、もう一方はレジスタ４０３またはレジスタ４０４の出力を選択するように構成されている。レジスタ４０３，４０４は、ＶＤ＿Ｓ信号の内容を保持するためのレジスタであり、２クロックに１回の割合で更新されるが、レジスタ４０３，４０４はそれぞれ異なるタイミングで更新される。
【００３３】
レジスタ４０３とレジスタ４０４の出力は、セレクタ４０８，４０９，４１０に供給される。これらのセレクタは、レジスタ４１５，４１６，４１７の出力であるＳＥＬ［１］Ｂ，ＳＥＬ［２］Ｂ，ＳＥＬ［３］Ｂにより制御される。なお、これらの信号は、セレクタ４０８，４０９，４１０の後段に構成されるレジスタ４１１，４１２，４１３に供給されているそれぞれのクロックに同期している。レジスタ４０５は他の系統と異なり、ＶＤ＿Ｓ信号と同一の位相のクロックでレジスタ４０６が動作しているため、位相間の受け渡しのための処理が必要なく、他の系統とのタイミング調整のために設けられているレジスタである。また、セレクタ４０７は、ＯＵＴＴＩＭ［３：０］の内容に応じて、入力を選択し、ビデオ出力信号（ＶＤ）として、図示しないプロッタへ送り出す。このとき、ＯＵＴＴＩＭ［０］が「１」の場合はレジスタ４０６の出力を、ＯＵＴＴＩＭ［１］が「１」の場合はレジスタ４１１の出力を、ＯＵＴＴＩＭ［２］が「１」の場合はレジスタ４１２の出力を、ＯＵＴＴＩＭ［３］が「１」の場合はレジスタ４１３の出力を選択し、それをＶＤとして出力する。
【００３４】
位相差クロック生成部１０１は、９０度ずつ位相の遅れたクロック（ＣＬＫ［０］，ＣＬＫ［１］，ＣＬＫ［２］，ＣＬＫ［３］）を供給する。また、レジスタ４１４，４１５，４１６，４１７はトグル信号を生成するためのレジスタである。これらは、それぞれ位相の異なるクロックで動作し、ＳＴＡＲＴ信号がハイレベルになってから、クロック毎に状態を反転させ、ＳＥＬＢ信号を出力する。
【００３５】
図５は、図４に示したビデオ・データ出力タイミング制御部１０３の動作を説明するためのタイミングチャートである。ＣＬＫ［０］は、位相差クロック生成部１０１から出力される位相遅れなしのクロックである。ＣＬＫ［１］，ＣＬＫ［２］，ＣＬＫ［３］は、それぞれ、ＣＬＫ［０］，ＣＬＫ［１］，ＣＬＫ［２］に対して９０度の位相遅れのクロックである。ＳＴＡＲＴ［０］は、ＣＬＫ［０］に対応するスタート信号であり、回路全体へのリセット信号解除後、アサートする。ＳＴＡＲＴ［１］，ＳＴＡＲＴ［２］，ＳＴＡＲＴ［３］は、それぞれＣＬＫ［１］，ＣＬＫ［２］，ＣＬＫ［３］に対応し、それぞれ９０度ずつ位相が遅延してからアサートする。
【００３６】
ＳＥＬ［０］Ｂ，ＳＥＬ［１］Ｂ，ＳＥＬ［２］Ｂ，ＳＥＬ［３］Ｂは、それぞれ、図４に示したレジスタ４１４，４１５，４１６，４１７の出力である。初期値はローレベルで、その後対応するＳＴＡＲＴ信号がハイレベルの時に、対応するクロック（番号の一致するクロック）の立上がりエッジを検出したところで状態を反転する。ＶＤ＿Ｓは、ビデオ出力の基データであり、ＣＬＫ［０］と同一位相のクロックに同期している信号である。ＶＲＥＧ＿ＡＯＵＴは、ＳＥＬ［０］Ｂがローレベル時に、ＣＬＫ［０］の立上がりエッジで、ＶＤ＿Ｓの内容を取込んだものである。ＶＲＥＧ＿ＢＯＵＴは、ＳＥＬ［０］Ｂがハイレベル時に、ＣＬＫ［０］の立上がりエッジで、ＶＤ＿Ｓの内容を取り込んだものである。
【００３７】
ＲＥＧ［１］＿ＳＥＬＯＵＴは、ＳＥＬ［１］Ｂがハイレベル時にはＶＲＥＧ＿ＡＯＵＴを選択し、ＳＥＬ［１］Ｂがローレベル時にはＶＲＥＧ＿ＢＯＵＴを選択する。ＲＥＧ［１］＿ＯＵＴは、ＲＥＧ［１］＿ＳＥＬＯＵＴをＣＬＫ［１］の立上がりエッジで取り込んだものである。同様に、ＲＥＧ［２］＿ＳＥＬＯＵＴは、ＳＥＬ［２］Ｂがハイレベル時にはＶＲＥＧ＿ＡＯＵＴを選択し、ＳＥＬ［２］Ｂがローレベル時にはＶＲＥＧ＿ＢＯＵＴを選択する。ＲＥＧ［２］＿ＯＵＴは、ＲＥＧ［２］＿ＳＥＬＯＵＴをＣＬＫ［２］の立上がりエッジで取り込んだものである。ＲＥＧ［３］＿ＳＥＬＯＵＴ，ＲＥＧ［３］＿ＯＵＴについても同様である。ＶＤ＿Ｓ＿Ｄ１はＶＤ＿Ｓの１ＣＬＫ［０］遅れの信号であり、ＲＥＧ［０］＿ＯＵＴはＶＤ＿Ｓ＿Ｄ１の１ＣＬＫ［０］遅れの信号である。
【００３８】
ビデオ・データ出力タイミング制御部１０３は、このようにして、９０度ずつ位相の異なるビデオデータを揃えることができるので、ＯＵＴＴＩＭ［３：０］の状態にしたがって１出力を選択し、ＶＤとして出力することで、データ出力のタイミングを動作クロックの１周期よりも細かいタイミングで制御できる。また、ＶＲＥＧ＿ＡＯＵＴおよびＶＲＥＧ＿ＢＯＵＴを出力してから、それを異なる位相のクロックで動作するレジスタが受け取るまでに、１クロック周期よりも長い時間が存在しており、このことにより、位相の異なるクロック間でのデータ受け渡し時のタイミング制約が緩和され、高速のクロックが供給される場合であっても、動作が不安定にならず、安定したタイミングでビデオデータを出力することができる。
【００３９】
以上、本発明の一実施形態を図面に沿って説明した。しかしながら本発明はこの実施の形態に示した事項に限定されず、特許請求の範囲の記載に基づいてその変更、改良等が可能である。
【００４０】
【発明の効果】
本発明の同期化装置は、基準トリガー信号のサンプリング結果をサンプリングクロックとは異なるクロックでの動作部分に受け渡すときに、サンプリングクロックの１周期よりも長いタイミング遅延が存在することが許容されるので、画素周波数が高速化しても動作が不安定にならず、常に安定した動作を維持できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の同期化装置の概略構成を示すブロック図であり、ビデオＤＭＡコントローラに組み込まれた例を示す図である。
【図２】基準トリガータイミング検出部の詳細構成を示すブロック図である。
【図３】基準トリガータイミング検出部の動作を説明するためのタイミングチャートである。
【図４】ビデオ・データ出力タイミング制御部の詳細構成を示すブロック図である。
【図５】ビデオ・データ出力タイミング制御部の動作を説明するためのタイミングチャートである。
【符号の説明】
１００  同期化装置
１０１  位相差クロック生成部
１０２  基準トリガータイミング検出部
１０３  ビデオ・データ出力タイミング制御部
１１０  ビデオＤＭＡコントローラ
１１１  ビデオＤＭＡ制御レジスタ
１１２  極性制御レジスタ
２０１〜２０４，２０７，２０８，２１０〜２１７，４０３〜４０６，４１１〜４１７  レジスタ
２０５，２０６，２０９，４０１，４０２，４０７〜４１０  セレクタ
【図１】
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【図２】
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【図３】
2005014525.tif 000005
【図４】
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【図５】
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