(57)【要約】      （修正有）【課題】プログラム速度を向上させることが可能なフラッシュメモリ装置のページバッファ及びこれを用いたデータプログラム方法を提供する。【解決手段】イブンデータを格納するための第１ラッチと、オッドデータを格納するための第２ラッチと、イブンビットラインを選択するための第１スイッチング素子と第１ラッチとの間に接続され、第１データ伝達制御信号に基づいてイブンデータをイブンビットラインに伝達するための第１スイッチング素子と、オッドビットラインを選択するための第２スイッチング素子と第２ラッチとの間に接続され、第２データ伝達制御信号に基づいてオッドデータをオッドビットラインに伝達するための第２スイッチング素子とを含み、１回のプログラム動作で２つのページのプログラムが行われるようにプログラム動作の前にイブンビットラインにはイブンデータを伝達し、オッドビットラインにはオッドデータを伝達する。【選択図】図２
2005339760.tif 000002
【特許請求の範囲】
【請求項１】
イブンビットラインとオッドビットラインをプリチャージさせ、前記ビットラインをそれぞれ選択するための第１及び第２スイッチング素子を含むバイアス回路と、
イブンデータを格納するための第１ラッチと、
オッドデータを格納するための第２ラッチと
前記イブンビットラインを選択するための前記第１スイッチング素子と前記第１ラッチとの間に接続され、第１データ伝達制御信号に応じて前記イブンデータを前記イブンビットラインに伝達するための第１スイッチング素子と、
前記オッドビットラインを選択するための前記第２スイッチング素子と前記第２ラッチとの間に接続され、第２データ伝達制御信号に基づいて前記オッドデータを前記オッドビットラインに伝達するための第２スイッチング素子とを含み、
１回のプログラム動作で２つのページのプログラムが行われるよう、プログラム動作の前に、前記イブンビットラインには前記イブンデータを伝達し、前記オッドビットラインには前記オッドデータを伝達するフラッシュメモリ装置のページバッファ。
【請求項２】
第１制御信号に基づいて動作し、データラインから入力される前記イブンデータを前記第１ラッチに伝達するための第３スイッチング素子と、
第２制御信号に基づいて動作し、前記データラインから入力される前記オッドデータを前記第２ラッチに伝達するための第４スイッチング素子とをさらに含むことを特徴とする請求項１記載のフラッシュメモリ装置のページバッファ。
【請求項３】
電源電圧端子に接続され、第３制御信号に応じて電源電圧を前記第１ラッチに伝達して初期に前記第１ラッチをリセットさせるための第５スイッチング素子と、
前記電源電圧端子に接続され、第４制御信号に基づいて前記電源電圧を前記第２ラッチに伝達して初期に前記第２ラッチをリセットさせるための第６スイッチング素子とをさらに含むことを特徴とする請求項１記載のフラッシュメモリ装置のページバッファ。
【請求項４】
データラインと第１ラッチを連結してイブンデータを前記第１ラッチに格納する段階と、
前記データラインと第２ラッチを連結してオッドデータを前記第２ラッチに格納する段階と、
前記第１ラッチとイブンビットラインを連結させ、前記イブンデータをイブンビットラインに伝達する段階と、
前記第２ラッチとオッドビットラインを連結させて前記オッドデータを前記オッドビットラインに伝達する段階と、
プログラム動作により、前記イブンビットラインに連結されたセルに前記イブンデータを格納すると同時に、前記オッドビットラインに連結されたセルに前記オッドデータを格納する段階とを含み、
１回のプログラム動作で２つのページをプログラムすることを特徴とするフラッシュメモリ装置のデータプログラム方法。
【請求項５】
前記プログラムを行う前に、前記イブンビットライン及び前記オッドビットラインをプリチャージする段階をさらに含むことを特徴とする請求項４記載のフラッシュメモリ装置のデータプログラム方法。
【請求項６】
前記イブンデータを前記イブンビットラインに伝達した後には、前記第１ラッチとの連結を遮断し、前記オッドデータを前記オッドビットラインに伝達した後には、前記第２ラッチとの連結を遮断した状態で前記プログラム動作を行うことを特徴とする請求項４記載のフラッシュメモリ装置のデータプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置のページバッファ及びこれを用いたデータプログラム方法に係り、特に、プログラム速度を向上させることが可能なフラッシュメモリ装置のページバッファ及びこれを用いたデータプログラム方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリ素子では、データをプログラムするために一つのデータをページバッファにロードした後、ロードされたデータを、プログラムしようとするビットラインに伝達し、消去されたセルをプログラムするようになっている。したがって、多数のページをプログラムする場合、一つのデータをページバッファにロードし、ロードされたデータに応じてセルをプログラムしてデータを格納した後、次のページにデータを格納するために再びページバッファにデータをロードし、セルをプログラムする。
【０００３】
このような機能を有するページバッファの例が、特許文献１に「Sense Amplifier For Nonvolatile Semiconductor Memory Device」という題目で、特許文献２に「Integrated Circuit Memory Devices With Latch-Free Page Buffers Therein For Preventing Read Failures」という目的で、特許文献３に「Data Loading Circuit For Partial Program Of Nonvolatile Semiconductor Memory」という題目でそれぞれ開示されている。
【０００４】
次に、従来のページバッファを説明する。図１は従来の技術に係るページバッファを説明するための回路図である。図１を参照すると、ページバッファ回路１０は、一対のビットラインＢＬｅ及びＢＬｏに連結されている。ビットラインＢＬｅと感知ノードＳ０との間にはＮＭＯＳトランジスタＭ１が連結されており、ＮＭＯＳトランジスタＭ１は制御信号ＢＬＳＨＦｅによって制御される。ビットラインＢＬｏと感知ノードＳ０との間にはＮＭＯＳトランジスタＭ２が連結されており、ＮＭＯＳトランジスタＭ２は制御信号ＢＬＳＨＦｏによって制御される。ビットラインＢＬｅと制御信号ラインＶＩＲＰＷＲとの間にはＮＭＯＳトランジスタＭ３が連結され、ビットラインＢＬｏと制御信号ラインＶＩＲＰＷＲとの間にはＮＭＯＳトランジスタＭ４が連結されている。ＮＭＯＳトランジスタＭ３及びＭ４は制御信号ＶＢＬｅ及びＶＢＬｏによってそれぞれ制御される。前述したトランジスタＭ１〜Ｍ４はビットライン選択及びバイアス回路を構成し、前記ビットライン選択及びバイアス回路(bit line selecting and biasing circuit)はプログラム／読み取り動作の際にビットラインＢＬｅ及びＢＬｏの中のいずれか一つを選択し、選択されたビットラインを感知ノードＳＯに連結し、選択されていないビットラインをフロートさせる。
【０００５】
電源電圧ＶＣＣと感知ノードＳＯとの間にはＰＭＯＳトランジスタＭ５が連結され、トランジスタＭ５は制御信号ＰＬＯＡＤによって制御される。ページバッファ回路１０は、第１ラッチＬＡＴ１及び第２ラッチＬＡＴ２を含む。第１ラッチＬＡＴ１はラッチを形成するインバータＩＮＶ１及びＩＮＶ２からなり、第１及び第２ラッチノードＢ及び／Ｂを有する。第２ラッチＬＡＴ２をラッチを形成するインバータＩＮＶ３及びＩＮＶ４からなり、第１及び第２ラッチノードＡ及び／Ａを有する。電源電圧ＶＣＣと第１ラッチＬＡＴ１の第２ラッチノード／Ｂとの間には、制御信号ＰＢＲＳＴによって制御されるＰＭＯＳトランジスタＭ６が連結され、制御信号ＰＢＲＳＴに基づいて電源電圧ＶＣＣが伝達され、第１ラッチＬＡＴ１がリセットされる。第２ラッチノード／Ｂと接地電圧ＶＳＳとの間にはＮＭＯＳトランジスタＭ７及びＭ８が直列連結され、ＮＭＯＳトランジスタＭ７及びＭ８は感知ノードＳ０の電圧レベルと制御信号ＰＢＬＣＨＭによってそれぞれ制御される。ここで、トランジスタＭ７及びＭ８と第１ラッチＬＡＴ１は第１ラッチ回路になる。
【０００６】
ＰＭＯＳトランジスタＭ９は電源電圧ＶＣＣとｎＷＤ０端子との間に連結され、第１ラッチノードＢのロジック状態に応じてターンオン／オフされる。ｎＷＤ０端子はパス／フェールチェック回路（図示せず）に電気的に連結される。ｎＷＤ０端子のロジックレベルは、第１ラッチノードＢと相補的である。たとえば、第１ラッチノードＢがローレベルを有すると、ｎＷＤ０ノードはハイレベルを有するように電源電圧ＶＣＣに電気的に連結される。第１ラッチノードＢがハイレベルを有すると、ｎＷＤ０ノードはフローティング状態を有するように電源電圧ＶＣＣと電気的に分離される。
【０００７】
一方、ＮＭＯＳトランジスタＭ１０は、制御信号ＢＬＳＬＴによってターンオン／オフされ、感知ノードＳ０と第１ラッチＬＡＴ１の第１ラッチノードＢとの間に連結されている。内部ノードＮＤ１と第１ラッチノードＢとの間にはＮＭＯＳトランジスタＭ１１が連結され、トランジスタＭ１１は制御信号ＰＢＤ０によってターンオン／オフされる。ＰＭＯＳトランジスタＭ１２は電源電圧ＶＣＣと第２ラッチＬＡＴ２の第１ラッチノードＡとの間に連結され、制御信号ＰＢＳＥＴによってターンオン／オフされる。制御信号ＰＢＳＥＴに基づいて初期に電源電圧ＶＣＣが第２ラッチＬＡＴ２に伝達されて第２ラッチＬＡＴ２がリセットされる。ＮＭＯＳトランジスタＭ１３は第１ラッチノードＡと感知ノードＳ０との間に連結され、制御信号ＰＤＵＭＰによって制御される。第１ラッチノードＡと接地電圧ＶＳＳとの間にはＮＭＯＳトランジスタＭ１４及びＭ１５が直列連結される。ＮＭＯＳトランジスタＭ１４は感知ノードＳ０のロジック状態に応じて制御され、ＮＭＯＳトランジスタＭ１５は制御信号ＰＢＬＣＨＣによって制御される。ここで、トランジスタＭ１４及びＭ１５と第２ラッチＬＡＴ２は第２ラッチ回路になる。
【０００８】
第２ラッチＬＡＴ２の第２ラッチノード／Ａと内部ノードＮＤ１との間にはＮＭＯＳトランジスタＭ１６が連結され、第２ラッチＬＡＴ２の第１ラッチノードＡと内部ノードＮＤ１との間にはＮＭＯＳトランジスタＭ１７が連結されている。ＮＭＯＳトランジスタＭ１６及びＭ１７は相補的なレベルを有するデータ信号ＤＩｉ及びｎＤＩｉによってそれぞれ制御される。
【０００９】
ページバッファ回路１０にロードされるプログラムデータビットが「１」の場合、たとえばデータ信号ＤＩｉはロジックハイレベルを有し、データ信号ｎＤＩｉはロジックローレベルを有する。内部ノードＮＤ１は列パスゲート回路(column pass gate circuit)を構成するＮＭＯＳトランジスタＭ１８及びＭ１９を介してデータラインＤＬｉに連結される。ＮＭＯＳトランジスタＭ１８及びＭ１９は列選択信号ＹＡ及びＹＢによってそれぞれ制御される。データラインＤＬｉと接地電圧ＶＳＳとの間にはＮＭＯＳトランジスタＭ２Ｏが連結され、トランジスタＭ２Ｏは制御信号ＤＬ＿ＤＩＳによってターンオン／オフされる。
【００１０】
前記構成を有するページバッファを含むフラッシュメモリ素子は、２つのページをプログラムするために２回のローディング動作と２回のプログラム動作が必要である。より具体的に説明すると、次の通りである。
【００１１】
従来のフラッシュメモリ素子の場合、ページプログラムの際にメインレジスタ（第１ラッチ）にデータをロードし、制御信号ＢＬＳＬＴ及びＢＬＳＨＦｅでトランジスタＭ１０及びＭ１をターンオンさせ、プログラムされるセルのビットラインにデータをロードした後、プログラムに必要なバイアスをセルに印加してプログラムを行う。その後、次のページをプログラムするために制御信号ＰＢＲＳＴでトランジスタＭ６をターンオンさせ、メインレジスタ（第１ラッチ）をリセットさせる。次に、さらにメインレジスタ（第１ラッチ）に新しいデータをロードし、制御信号ＢＬＳＬＴ及びＢＬＳＨＦｅでトランジスタＭ１０及びＭ１をターンオンさせ、プログラムされるセルのビットラインにデータをロードした後、プログラムに必要なバイアスをセルに印加してプログラムを行う。
【００１２】
このように２つのページにデータを格納するためには、２回のローディング動作と２回のプログラム動作が必要なので、プログラム動作の際に多くの時間がかかる。しかも、プログラムが１パルスで行われるのではなく、１パルスのプログラム後にプログラム検証を経て不良発生の際に再びプログラムを行うので(通常、４〜８回行う)、プログラム時間がそれだけさらにかかって素子の動作速度が低くなるという問題点が発生する。
【特許文献１】米国特許第５,７９０,４５８号明細書
【特許文献２】米国特許第５,７６１,１３２号明細書
【特許文献３】米国特許第５,７１２,８１８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
したがって、本発明の目的は、ページバッファに備えられたメインレジスタ（第１ラッチ）とキャッシュレジスタ（第２ラッチ）を用いて２つのデータをそれぞれ順序通りに格納した後、これらのデータをイブンデータラインとオッドビットラインにそれぞれ同時に伝達し、プログラムに必要なバイアスをイブンビットラインとオッドビットラインに連結されたそれぞれのセルに印加してプログラムを同時に行うことにより、データローディング、プログラム及びプログラム検証に関する動作回数と時間を半分に減らすことができるため、素子の動作速度を向上させることができる、フラッシュメモリ装置のページバッファ及びこれを用いたデータプログラム方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明の実施例に係るフラッシュメモリ装置のページバッファは、イブンビットラインとオッドビットラインをプリチャージさせ、ビットラインをそれぞれ選択するための第１及び第２スイッチング素子を含むバイアス回路と、イブンデータを格納するための第１ラッチと、オッドデータを格納するための第２ラッチと、イブンビットラインを選択するための第１スイッチング素子と第１ラッチとの間に接続され、第１データ伝達制御信号に基づいてイブンデータをイブンビットラインに伝達するための第１スイッチング素子と、オッドビットラインを選択するための第２スイッチング素子と第２ラッチとの間に接続され、第２データ伝達制御信号に基づいてオッドデータをオッドビットラインに伝達するための第２スイッチング素子とを含み、１回のプログラム動作で２つのページのプログラムが行われるようにプログラム動作の前にイブンビットラインにはイブンデータを伝達し、オッドビットラインにはオッドデータを伝達する。
【００１５】
前記において、第１制御信号に基づいて動作し、データラインから入力されるイブンデータを第１ラッチに伝達するための第３スイッチング素子、及び第２制御信号に基づいて動作し、データラインから入力されるオッドデータを第２ラッチに伝達するための第４スイッチング素子をさらに含むことができる。
【００１６】
そして、電源電圧端子に接続され、第３制御信号に基づいて電源電圧を第１ラッチに伝達して初期に第１ラッチをリセットさせるための第５スイッチング素子、及び電源電圧端子に接続され、第４制御信号に基づいて電源電圧を第２ラッチに伝達して初期に第２ラッチをリセットさせるための第６スイッチング素子をさらに含むことができる。
【００１７】
本発明の実施例に係るフラッシュメモリ装置のデータプログラム方法は、データラインと第１ラッチを連結してイブンデータを第１ラッチに格納する段階と、データラインと第２ラッチを連結してオッドデータを第２ラッチに格納する段階と、第１ラッチとイブンビットラインを連結させ、イブンデータをイブンビットラインに伝達する段階と、第２ラッチとオッドビットラインを連結させてオッドデータをオッドビットラインに伝達する段階と、プログラム動作により、イブンビットラインに連結されたセルにイブンデータを格納すると同時に、オッドビットラインに連結されたセルにオッドデータを格納する段階とを含み、１回のプログラム動作により２つのページをプログラムする。
【００１８】
前記において、プログラムを行う前に、イブンビットライン及びオッドビットラインをプリチャージする段階をさらに含むことができる。
【００１９】
そして、イブンデータをイブンビットラインに伝達した後には、第１ラッチとの連結を遮断し、オッドデータをオッドビットラインに伝達した後には、第２ラッチとの連結を遮断した状態でプログラム動作を行う。
【発明の効果】
【００２０】
本発明は、ページバッファに備えられたメインレジスタ（第１ラッチ）とキャッシュレジスタ（第２ラッチ）を用いて２つのデータをそれぞれ順序通りに格納した後、これらのデータをイブンビットラインとオッドビットラインにそれぞれ同時に伝達し、プログラムに必要なバイアスをイブンビットラインとオッドビットラインに連結されたそれぞれのセルに印加してプログラムを同時に行うことにより、データローディング、プログラム及びプログラム検証に関する動作回数と時間を半分に減らすことができるため、素子の動作速度を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面を参照して本発明の好適な実施例をより詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、互いに異なる様々な形で実現できる。これらの実施例は、本発明の開示を完全にするためのもので、通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。本発明の範囲は、本願の特許請求の範囲によって理解されるべきである。
【００２２】
図２は本発明の実施例に係るフラッシュメモリ装置のページバッファを説明するための回路図である。
【００２３】
図２を参照すると、本発明の実施例に係るフラッシュメモリ装置のページバッファは、一対のビットラインＢＬｅ及びＢＬｏに連結されている。ビットラインＢＬｅと感知ノードＳ０との間にはＮＭＯＳトランジスタＭ１が連結されており、ＮＭＯＳトランジスタＭ１は制御信号ＢＬＳＨＦｅによって制御される。ビットラインＢＬｏと感知ノードＳ０との間にはＮＭＯＳトランジスタＭ２が連結されており、ＮＭＯＳトランジスタＭ２は制御信号ＢＬＳＨＦｏによって制御される。ビットラインＢＬｅと制御信号ラインＶＩＲＰＷＲとの間にはＮＭＯＳトランジスタＭ３が連結され、ビットラインＢＬｏと制御信号ラインＶＩＲＰＷＲとの間にはＮＭＯＳトランジスタＭ４が連結されている。ＮＭＯＳトランジスタＭ３及びＭ４は制御信号ＶＢＬｅ及びＶＢＬｏによってそれぞれ制御される。前述したトランジスタＭ１〜Ｍ４はビットライン選択及びバイアス回路(bit line selecting and biasing circuit)を構成し、前期ビットライン選択及びバイアス回路はプログラム／読み取り動作の際にビットラインＢＬｅ及びＢＬｏのいずれか一つを選択し、選択されたビットラインを感知ノードＳＯに連結し、選択されていないビットラインをフロートさせる。
【００２４】
電源電圧ＶＣＣと感知ノードＳ０との間にはＰＭＯＳトランジスタＭ５が連結され、トランジスタＭ５は制御信号ＰＬＯＡＤによって制御される。ページバッファ回路１０は、第１ラッチＬＡＴ１と第２ラッチＬＡＴ２を含む。第１ラッチＬＡＴ１はラッチを形成するインバータＩＮＶ１及びＩＮＶ２から構成され、第１及び第２ラッチノードＢ及び／Ｂを有する。第２ラッチＬＡＴはラッチを形成するインバータＩＮＶ３及びＩＮＶ４から構成され、第１及び第２ラッチノードＡ及び／Ａを有する。電源電圧ＶＣＣと第１ラッチＬＡＴ１の第２ラッチノード／Ｂとの間には第１ラッチＬＡＴ１を初期化させるためのＰＭＯＳトランジスタＭ６が連結され、トランジスタＭ６は制御信号ＰＢＲＳＴによって制御される。第２ラッチノード／Ｂと接地電圧ＶＳＳとの間にはＮＭＯＳトランジスタＭ７及びＭ８が直列連結され、ＮＭＯＳトランジスタＭ７及びＭ８は感知ノードＳ０の電圧レベルと制御信号ＰＢＬＣＨＭによってそれぞれ制御され、読み取り動作の際にセルに格納されたデータが第１ラッチＬＡＴ１に格納される。
【００２５】
ＰＭＯＳトランジスタＭ９は電源電圧ＶＣＣとｎＷＤ０端子との間に連結され、第１ラッチノードＢのロジック状態に応じてターンオン／オフされる。ｎＷＤ０端子はパス／フェールチェック回路（図示せず）に電気的に連結される。ｎＷＤ０端子のロジックレベルは第１ラッチノードＢと相補的である。たとえば、第１ラッチノードＢがローレベルを有すると、ｎＷＤ０ノードはハイレベルを有するように電源電圧ＶＣＣに電気的に連結される。第１ラッチノードＢがハイレベルを有すると、ｎＷＤ０ノードはフローティング状態を有するように電源電圧ＶＣＣと電気的に分離される。
【００２６】
一方、内部ノードＮＤ１と第１ラッチノードＢとの間にはＮＭＯＳトランジスタＭ１１が連結され、トランジスタＭ１１は制御信号ＰＢＤ０によってターンオン／オフされる。
【００２７】
ＰＭＯＳトランジスタＭ１２は、電源電圧ＶＣＣと第２ラッチＬＡＴ２の第１ラッチノードＡとの間に連結され、制御信号ＰＢＳＥＴによってターンオン／オフされて第２ラッチＬＡＴ２を初期化させる。ＮＭＯＳトランジスタＭ１３は第１ラッチノードＡと感知ノードＳ０との間に連結され、制御信号ＰＤＵＭＰによって制御される。第１ラッチノードＡと接地電圧ＶＳＳとの間にはＮＭＯＳトランジスタＭ１４及びＭ１５が直列連結される。ＮＭＯＳトランジスタＭ１４は感知ノードＳ０のロジック状態に応じて制御され、ＮＭＯＳトランジスタＭ１５は制御信号ＰＢＬＣＨＣによって制御され、読み取り動作の際に格納されたデータが第２ラッチＬＡＴ２に格納される。
【００２８】
第２ラッチＬＡＴ２の第２ラッチノード／Ａと内部ノードＮＤ１との間にはＮＭＯＳトランジスタＭ１６が連結され、第２ラッチＬＡＴ２の第１ラッチノードＡと内部ノードＮＤ１との間にはＮＭＯＳトランジスタＭ１７が連結されている。ＮＭＯＳトランジスタＭ１６及びＭ１７は相補的なレベルを有するデータ信号ＤＩｉ及びｎＤＩｉによってそれぞれ制御される。
【００２９】
ページバッファ回路１０にロードされるプログラムデータビットが「１」の場合、たとえばデータ信号ＤＩｉはロジックハイレベルを有し、データ信号ｎＤＩｉはロジックローレベルを有する。内部ノードＮＤ１は列パスゲート回路(column pass gate circuit)を構成するＮＭＯＳトランジスタＭ１８及びＭ１９を介してデータラインＤＬに連結される。ＮＭＯＳトランジスタＭ１８及びＭ１９は、列選択信号ＹＡ及びＹＢによってそれぞれ制御される。データランＤＬと接地電圧ＶＳＳとの間にはＮＭＯＳトランジスタＭ２Ｏが連結され、トランジスタＭ２０は制御信号ＤＬ＿ＤＩＳによってターンオン／オフされる。
【００３０】
そして、第１ラッチＬＡＴ１の第１ラッチノードＢと感知ノードＳ０との間にはＮＭＯＳトランジスタＭ２１が連結され、トランジスタＭ２１は第１データ伝達制御信号ＤＬｅに基づいてターンオン／オフされる。第２ラッチＬＡＴ２の第２ラッチノード／Ａと感知ノードＳ０との間にはＮＭＯＳトランジスタＭ２２が連結され、トランジスタＭ２２は第２データ伝達制御信号ＤＬｏに基づいてターンオン／オフされる。
【００３１】
ここで、第１ラッチＬＡＴ１には、イブンビットラインＢＬｅに接続されたセルに格納するためのデータをラッチし、第１データ伝達制御信号ＤＬｅ及び制御信号ＢＬＳＨＦｅによってトランジスタＭ２１及びＭ１がターンオンされると、ラッチされたデータがイブンビットラインＢＬｅに伝達される。そして、第２ラッチＬＡＴ２には、オッドビットラインＢＬｏに接続されたセルに格納するためのデータをラッチし、第２データ伝達制御信号ＤＬｏ及び制御信号ＢＬＳＨＦｏによってトランジスタＭ２２及びＭ２がターンオンされると、ラッチされたデータがオッドビットラインＢＬｏに伝達される。このようにプログラムするための２つのデータが第１ラッチＬＡＴ１と第２ラッチＬＡＴ２にそれぞれラッチされ、さらにイブンビットラインＢＬｅとオッドビットラインＢＬｏにそれぞれ伝達ｓれた後、１回のプログラム動作により、イブンビットラインＢＬｅに連結されたセルとオッドビットラインＢＬｏに連結されたセルにデータが同時にプログラムされる。
【００３２】
次に、前記構成を有するページバッファを用いたデータプログラム方法をより詳しく説明する。
【００３３】
まず、制御信号ＶＢＬｅ及びＶＢＬｏでバイアス回路のトランジスタＭ３及びＭ４をターンオンさせ、イブンビットラインＢＬｅとオッドビットラインＢＬｏをチャージさせる。
【００３４】
そして、制御信号ＰＢＤ０でトランジスタＭ１１をターンオンさせ、イブンビットラインＢＬｅに伝達するイブンデータを第１ラッチＬＡＴ１に格納する。次に、制御信号ＰＢＤ０でトランジスタＭ１１をオフさせた後、制御信号ＤＩでトランジスタＭ１６をターンオンさせ、オッドビットラインＢＬｏに伝達するオッドデータを第２ラッチＬＡＴ２に格納する。
【００３５】
２つのデータを第１ラッチＬＡＴ１及び第２ラッチＬＡＴ２にそれぞれ格納した後、第１データ伝達制御信号ＤＬｅ及び制御信号ＢＬＳＨＦｅでトランジスタＭ２１及びトランジスタＭ１をそれぞれターンオンさせ、第１ラッチＬＡＴ１に格納されたイブンデータをイブンビットラインＢＬｅへ伝達する。イブンデータがイブンビットラインＢＬｅに伝達されると、第１データ伝達制御信号ＤＬｅ及び制御信号ＢＬＳＨＦｅでトランジスタＭ２１及びトランジスタＭ１をターンオフさせる。その後、第２データ伝達制御信号ＤＬｏ及び制御信号ＢＬＳＨＦｏでトランジスタＭ２２及びトランジスタＭ２をそれぞれターンオンさせ、第２ラッチＬＡＴ２に格納されたオッドデータをオッドビットラインＢＬｏに伝達する。オッドデータがオッドビットラインＢＬｏに伝達されると、第２データ伝達制御信号ＢＬｏ及び制御信号ＢＬＳＨＦｏでトランジスタＭ２２及びトランジスタＭ２をターンオフさせる。
【００３６】
イブンデータとオッドデータがイブンビットラインＢＬｅ及びオッドビットラインＢＬｏにそれぞれ伝達されると、プログラム動作を行ってイブンデータを、イブンビットラインＢＬｅに連結されたセルに格納し、オッドデータを、オッドビットラインＢＬｏに連結されたセルに格納する。
【００３７】
その後、プログラム検証動作及びプログラム再実施動作は、通常の方法と同一に行われる。前記の動作により、２つのページのプログラムが１回のプログラム動作で完了する。
【図面の簡単な説明】
【００３８】
【図１】従来の技術に係るページバッファを説明するための回路図である。
【図２】本発明の実施例に係るフラッシュメモリ装置のページバッファを説明するための回路図である。
【符号の説明】
【００３９】
１０    ページバッファ回路
ＢＬｅ    イブンビットライン
ＢＬｏ    オッドビットライン
ＳＯ    感知ノード
Ｍ１〜Ｍ２２    ＮＭＯＳトランジスタ
ＬＡＴ１    第１ラッチ
ＬＡＴ２    第２ラッチ
【図１】
2005339760.tif 000003
【図２】
2005339760.tif 000004