(57)【要約】【課題】露光時の位置合わせを行うに当たり、基板側に形成した位置合わせ用マークの検出精度を向上させる。【解決手段】ウェハ状のＳＯＩ基板１０のうち、スクライブライン領域であるマーク形成領域１５０のＳＯＩ層を構成する第２のシリコン層１６上に、エピタキシャル成長法によって凸部形成用材料層であるエピタキシャルシリコン層２２を形成した後、当該エピタキシャルシリコン層に対してエッチングを行って、位置合わせ用マークとしての凸部２２ａをパターニング形成する。【選択図】図２
2005217365.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面領域形成層として半導体層が形成されているとともに、回路素子が形成されるべき領域である素子形成領域と該素子形成領域を取り囲むスクライブライン領域とを有する当該基板を用意する基板用意工程と、
該スクライブライン領域の前記半導体層上に、マークとしての凸部を形成する凸部形成工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記凸部形成工程では、前記スクライブライン領域の前記半導体層上に前記凸部形成材料層を形成した後、該凸部形成材料層に対してエッチングを行い、前記凸部を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記凸部形成工程は、
前記スクライブライン領域の前記半導体層上に耐エッチング膜を形成する工程と、
該耐エッチング膜上に前記凸部形成材料層を形成する工程と
を含み、
前記耐エッチング膜よりも前記凸部形成材料層をエッチングするエッチャントを用いて前記凸部形成材料層のエッチングを行い、前記凸部を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項２または３に記載の半導体装置の製造方法において、
前記凸部形成材料層の形成を、エピタキシャル成長法を用いて行うことを特徴とする半導体装置の製造方法。
【請求項５】
請求項２または３に記載の半導体装置の製造方法において、
前記凸部形成材料層の形成を、ＣＶＤ法を用いて行うことを特徴とする半導体装置の製造方法。
【請求項６】
請求項２ないし５のいずれか一項に記載の半導体装置の製造方法において、
前記凸部形成材料層の表層を、シリコンエピタキシャル層で形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項２ないし５のいずれか一項に記載の半導体装置の製造方法において、
前記凸部形成材料層の表層を、ポリシリコン層で形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１ないし７のいずれか一項に記載の半導体装置の製造方法において、
前記凸部形成工程では、前記スクライブライン領域の前記基板の表面のうち前記凸部に隣り合う位置に、前記凸部の表層を形成する材料とは異なる光学的特性を有する材料からなるコントラスト向上部を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記コントラスト向上部を、前記スクライブライン領域の前記半導体層を選択酸化して形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記コントラスト向上部の形成を、前記素子形成領域の前記半導体層を選択酸化して形成する素子分離部の形成と同時に行うことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１または２に記載の半導体装置の製造方法において、
前記凸部形成材料層の表層を、酸化膜で形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記酸化膜としてシリコン酸化膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１ないし１２のいずれか一項に記載の半導体装置の製造方法において、
前記基板として、前記半導体層がシリコン層である基板を用いることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記基板として、ＳＯＩ基板、ＳＯＳ基板またはＳＯＱ基板を用いることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１ないし１４のいずれか一項に記載の半導体装置の製造方法において、
前記凸部の位置を基準位置として、前記素子形成領域に前記回路素子を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
表面領域形成層として形成されている半導体層と、回路素子が形成されるべき領域である素子形成領域と該素子形成領域を取り囲むスクライブライン領域とを有する当該基板と、該半導体層上にマークとして形成されている凸部とを具えていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造工程において位置合わせ用の基準位置として用いられるマークを具えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
通常、半導体集積回路装置の製造プロセスでは、ウェハ上の所定の膜を集積回路の形状にパターニングするフォトリソグラフィ工程を行っている。
【０００３】
フォトリソグラフィ工程では、被エッチング膜上のフォトレジストにフォトマスクを通して回路パターンの露光及び現像を行い、所定の回路パターンを転写する。その後、このフォトレジストをマスクとして被エッチング膜をエッチングすることにより、所定の回路形状をパターニング形成する。
【０００４】
フォトマスクとして、例えば、ガラス基板上に、露光光線に対して遮光性を有するクロム等によって所定の回路パターンが形成されたものがある。工業的には、このフォトマスクパターンの等倍像あるいは縮小像を反射型や投影型方式等によってフォトレジストに結像させて露光・感光を行う、転写法が利用されている。
【０００５】
こうした露光を行うに当たり、フォトマスクとパターンが転写されるウェハとを設計値通りの位置に重ね合わせることが必要不可欠となる。そこで、露光時における位置合わせを、例えば、フォトマスク及びウェハの双方に形成された位置合わせ用マークを重ね合わせることによって行っている。そして、このときのウェハ側のマーク位置を、例えば、当該ウェハに照射した照射光のマークのエッジ部からの反射光や回折光を検出することにより確認している。
【０００６】
これまで、位置合わせ用マークを、例えば、バルク半導体基板の表面の凹部や凸部とした構成（例えば、特許文献１参照）や、バルク半導体基板の表面の凸部を覆う遮光膜によって形成された凸部とした構成（例えば、特許文献２参照）等がある。
【０００７】
ところで、近年、集積回路の高性能化を目的として、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）デバイスが注目されている。ＳＯＩデバイスは、半導体支持基板上に、絶縁膜を介して回路素子が埋め込み形成される薄い半導体層（例えば、シリコン単結晶層からなる層であり、ＳＯＩ層と称する場合もある。）を具えた３層構造からなるＳＯＩ基板を有し、高速動作及び低消費電力の点で優れている。また、ＳＯＩ構造の半導体装置を製造する場合、従来製品の回路設計及びマスク設計をそのまま適用できることから、コスト面及び信頼性の面でも優れている。
【０００８】
そこで、近年では、ＳＯＩ基板に形成される位置合わせ用マークを、例えば、ＳＯＩ基板の半導体層にシリコン酸化膜を埋め込み形成した構成（例えば、特許文献３参照）や、ＳＯＩ基板の表面からの最下層のシリコン基板に到達する深さの凹部とした構成（例えば、特許文献４参照）等が提案されている。
【特許文献１】特開昭６２−１２８１１８号公報
【特許文献２】特開昭６３−３０８９１６号公報
【特許文献３】特開２００１−３０７９９９号公報
【特許文献４】特開２００２−３５３１２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、近年の、ＳＯＩデバイスのさらなる高機能化及び高性能化に対する要求に伴い、トランジスタのゲート長の微細化とともに、ゲートのショートチャネル効果を抑制するためにＳＯＩ基板における半導体層（すなわち、ＳＯＩ層）のさらなる薄膜化が進められている。
【００１０】
そのため、上述したＳＯＩ基板自体にマークを形成する場合には、半導体層部分に形成したマークのエッジ部の段差が不十分となったり、或いは半導体層がマーク形成過程において除去されてしまう等の問題が発生する場合があった。
【００１１】
その結果、露光時の位置合わせを行う際の、マークのエッジ部からの反射光や回折光の検出が困難となることによる、マーク位置の検出精度の低下が引き起こされてた。
【００１２】
そこで、この発明は、ＳＯＩ基板のさらなる薄膜化に依存することなく十分な検出精度を確保できるマークの形成方法を提供することにより、信頼性の高い半導体装置及びその製造方法の提供を主たる目的とする。
【課題を解決するための手段】
【００１３】
この発明は、上記課題に鑑みてなされてものであり、この発明の半導体装置の製造方法によれば、下記のような構成上の特徴を有する。
【００１４】
すなわち、この発明の半導体装置の製造方法は、基板の表面領域形成層として半導体層が形成されているとともに、回路素子が形成されるべき領域である素子形成領域と当該素子形成領域を取り囲むスクライブライン領域とを有する当該基板を用意する基板用意工程と、当該スクライブライン領域の半導体層上に、マークとしての凸部を形成する凸部形成工程とを含んでいる。
【００１５】
この発明によれば、基板自体を加工して凸部を作り込むのではなく、基板上に、エッジ部に十分な段差を有する凸部をマークとして基板とは別体の形態で形成することができる。
【００１６】
その結果、基板表面に照射した照射光の反射光や回折光に基づいてマーク位置を検出するに当たり、マークのエッジ部からの反射光や回折光を明瞭に認識することができる。
【発明の効果】
【００１７】
この発明によれば、基板に形成されたマーク位置の検出精度を向上させることができ、当該マークを基準位置としてフォトマスク等の位置合わせを行う際の合わせずれの発生を抑制することができる。
【００１８】
よって、基板の位置合わせを設計値通りに行うことができるので、これまでよりも半導体製造プロセスを制御性良く行うことができる。よって、従来よりも高信頼性な半導体装置を製造することができる。
【００１９】
さらに、この発明の方法は、基板自体に加工を施してマークを形成するのではなく、基板の表面の上側にマークを作り込む構成であることから、マークを基板の薄膜化に依存せず設計値通りに形成することができるうえに、基板のさらなる薄膜化を進めることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。また、図を分かり易くするために、断面を示すハッチングは、一部分を除き省略してある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【００２１】
＜第１の実施の形態＞
図１（Ａ）から図３（Ｂ）を参照して、この発明の第１の実施の形態につき説明する。
【００２２】
図１（Ａ）から図３（Ａ）は、この実施の形態の半導体装置のうち製造工程を示す概略的に示す断面図である。また、図３（Ｂ）は図３（Ａ）のマーク形成領域１５０に対応する概略的な平面図であり、図３（Ａ）のマーク形成領域１５０の部分は、図３（Ｂ）のIIIＡ−IIIＡ線に沿って切断して得られる切り口（すなわち、断面）である。
【００２３】
この実施の形態の半導体装置の製造方法について、以下に説明する。
【００２４】
先ず、基板用意工程として、表面領域を形成する層（以下、単に表面領域形成層と称する。）として半導体層を含む、基板を用意する。ここでは、基板としてウェハ状のＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板１０を用意する。ＳＯＩ基板１０は、第１のシリコン層１２上に絶縁膜であるシリコン酸化膜１４を介してＳＯＩ層で半導体層すなわち第２のシリコン層１６を具えている。
【００２５】
ここでのＳＯＩ基板１０におけるシリコン酸化膜１４及び第２のシリコン層１６は、それぞれ、膜厚２００ｎｍ及び膜厚１０ｎｍとする。尚、ここではＳＯＩ基板を用いた場合につき説明するが、このほかに、表面領域形成層として回路素子形成用の半導体層であるシリコン層が設けられた、ＳＯＳ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｓａｐｐｈｉｒｅ）基板やＳＯＱ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｑｕａｒｔｚ）基板等を任意好適に用いることができる。
【００２６】
このウェハ状のＳＯＩ基板１０は、素子形成領域とスクライブライン領域とを具えている。すなわち、ＳＯＩ基板１０には、後工程において回路素子が形成されるべき領域である素子形成領域１００と、個々の素子形成領域１００に切り出すためのスクライブライン領域１５０とが設定されている（図１（Ａ））。このスクライブライン領域１５０は、この領域にマークが形成されるので、マーク形成領域でもある。
【００２７】
続いて、凸部形成工程を以下の手順で行う。この工程は、スクライブライン領域内の半導体層の上側にマーク用の凸部を形成する工程である。
【００２８】
そのため、先ず、素子形成領域１００及びマーク形成領域１５０の第２のシリコン層１６上に、例えば、第２のシリコン層１６の熱酸化によって、パッド酸化膜としてのシリコン酸化膜２０を１０〜３０ｎｍの範囲内の膜厚で形成する（図１（Ｂ））。図中、素子形成領域１００及びマーク形成領域１５０のシリコン酸化膜の領域部分をそれぞれ２０ｂ及び２０ａとして示してある。
【００２９】
続いて、シリコン酸化膜２０上に、レジスト層を形成する(不図示）。その後、当該レジスト層に対して露光・現像を行って、素子形成領域１００にのみレジスト層を残存させたマスクパターンを形成する(不図示）。
【００３０】
その後、このマスクパターンをマスクとして用いて、マーク形成領域１５０のシリコン酸化膜部分２０ａをエッチング除去して、半導体層である第２のシリコン層１６、従ってその表面領域１６ａを露出させる。エッチング終了後、マスクパターンを除去する（図１（Ｃ））。このエッチングにより、シリコン酸化膜の素子形成領域部分２０ｂが残存するので、これを残存シリコン酸化膜２０ｂと称する。
【００３１】
続いて、露出している、マーク形成領域１５０の第２のシリコン層１６上に、すなわちその表面領域１６ａ上に、エピタキシャル成長法を用いて凸部形成材料層としてのエピタキシャルシリコン層２２（以下、単にエピタキシャル層とも称する。）を選択成長させる。
【００３２】
具体的には、例えば、窒素ガス（Ｎ2）パージ下において、成長温度を７３０℃程度とし、導入する反応ガスをジクロロシラン（ＳｉＨ2Ｃｌ2）及び塩化水素（ＨＣｌ）の混合ガスとして行う。ここで、ＳｉＨ2Ｃｌ2はシリコン結晶源となるガスであり、ＨＣｌは第２のシリコン層１６上以外の領域にシリコン結晶層が成長するのを抑制するはたらきがある。
【００３３】
こうして、第２のシリコン層１６上に、当該第２のシリコン層１６の結晶面の面指数に依存したエピタキシャル層２２を形成する。尚、エピタキシャル層２２の膜厚は、使用する検出装置で、形成されるべき凸部の位置を検出できる厚みとする。この場合には、この膜厚を第２のシリコン層１６と合わせた総厚で１００ｎｍ以上となるように形成するのが好適である。これにより、後工程において当該エピタキシャル層をパターニングして得られるマークである凸部のエッジ部の段差を十分確保でき、当該凸部の位置を精度良く検出することができる（図１（Ｄ））。
【００３４】
続いて、素子形成領域１００の残存シリコン酸化膜２０ｂ上、及びマーク形成領域１５０のエピタキシャル層２２上に新たなレジスト層を同時に形成する（不図示）。その後、当該レジスト層に対して露光・現像を行って、素子形成領域１００の全面、及びマーク形成領域１５０内のマーク形成予定位置にレジスト層を残存させたマスクパターンを形成する（不図示）。この構成例では、マーク形成予定位置に残存させたレジスト層の形状を、例えば、枠状とする。尚、この枠の形状は設計に応じた任意好適な形状とすることができるが、、例えば四角枠の形状とするのが好適である。
【００３５】
その後、このマスクパターンをマスクとして用いて、マーク形成領域１５０内でマスクパターンに覆われずに露出しているエピタキシャル層２２をエッチング除去する。
【００３６】
このようにして、ＳＯＩ基板１０のマーク形成領域１５０上に、位置合わせ用マークとなる枠状の凸部２２ａがパターニング形成される。エッチング終了後、マスクパターンを除去する（図２（Ａ））。
【００３７】
こうして、ＳＯＩ基板１０上に、エッジに十分な段差が確保された位置合わせ用マークとしての凸部２２ａを形成することができる。
【００３８】
続いて、マーク形成領域１５０において露出している、第２のシリコン層１６の表面領域１６ａ及び凸部２２ａの表面を覆う、例えば、パッド酸化膜であるシリコン酸化膜２６を熱酸化によって１５ｎｍの膜厚で形成する（図２（Ｂ））。こうして形成されたシリコン酸化膜（残存シリコン酸化膜２０ｂ及びパッド酸化膜２６）は、ＳＯＩ基板１０への不純物の混入を抑制したり、後述するシリコン窒化膜２８とＳＯＩ基板１０との間の応力を緩和させるはたらきをする。
【００３９】
続いて、素子形成領域１００の残存シリコン酸化膜２０ｂ及びマーク形成領域１５０のシリコン酸化膜２６上に、窒化膜としてシリコン窒化膜２８を同時に形成する。シリコン窒化膜２８を、例えば、ジクロロシランガスを主成分とするＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、１５０〜２００ｎｍの範囲内の膜厚で形成する。シリコン窒化膜２８の膜厚は、後工程で素子形成領域１００及びマーク形成領域１５０の第２のシリコン層１６を選択酸化する際の酸化阻止用マスクとして機能し得る膜厚とする（図２（Ｃ））。
【００４０】
続いて、素子形成領域１００及びマーク形成領域１５０のシリコン窒化膜２８上に、レジスト層を同時に形成する（不図示）。その後、当該レジスト層に対して露光・現像を行って、素子形成領域１００及びマーク形成領域１５０のシリコン窒化膜２８のそれぞれの部分領域を露出させる開口をそれぞれ設けてマスクパターンを形成する（不図示）。
【００４１】
ここで、素子形成領域１００側の開口の形成位置は、後工程において素子分離部が形成されるべき位置とする。一方、マーク形成領域１５０側の開口の形成位置は、後工程においてコントラスト向上部が形成されるべき位置とする。図３（Ａ）及び図３（Ｂ）を参照して詳細に説明するように、コントラスト向上部３４とは、マークである凸部２２ａとこれに隣接する領域との境界をさらに明瞭検出できるようにするために、凸部２２ａに隣り合う位置に、当該凸部２２ａの表面領域を形成する材料、例えば凸部の表層を形成する材料とは異なる光学的特性を有する材料によって、形成された部分をいう。
【００４２】
その後、このマスクパターンをマスクとして用いて、素子形成領域１００及びマーク形成領域１５０のそれぞれの領域において露出するシリコン窒化膜２８の部分をエッチング除去し、シリコン酸化膜（２０ｂ、２６）をそれそれ露出させる開口（３０ａ、３０ｂ）を形成する。このエッチングで残存するシリコン窒化膜部分を残存シリコン窒化膜２８ａとして示し、開口３０ａ、３０ｂは、残存シリコン窒化膜２８ａで画成された窓と成っている。エッチング終了後、マスクパターンを除去する（図２（Ｄ））。
【００４３】
続いて、素子形成領域１００及びマーク形成領域１５０の第２のシリコン層１６のうち、シリコン窒化膜２８の開口、すなわち残存シリコン窒化膜２８ａで画成されている窓（３０ａ、３０ｂ）に対向する部分（１６１、１６２（図２（Ｄ）参照））をそれぞれ選択的に酸化する。この選択酸化によって、素子形成領域１００及びマーク形成領域１５０に、酸化シリコンからなる、素子分離部３２及びコントラスト向上部３４をそれぞれ形成する。これにより、これら素子分離部３２及びコントラスト向上部３４は、基板１０のシリコン酸化膜１４と一体化される。
【００４４】
その後、素子形成領域１００及びマーク形成領域１５０に残存するシリコン窒化膜２８ａを、例えば、熱リン酸（Ｈ3ＰＯ4）を用いたウェットエッチングによって除去する。その後、パッド酸化膜（２０、２６）を、例えば、フッ化水素水溶液を含有する液を用いたウェットエッチングによって除去する。
【００４５】
このようにして、マーク形成領域１５０のＳＯＩ基板１０上に、位置合わせ用マークとして十分なエッジ段差を有する凸部２２ａが再度現れる（図３（Ａ））。上述した説明から明らかなように、凸部２２ａは、その表層を含め全体が単層構造であって、シリコン層で形成され、またこの凸部２２ａの周辺領域は酸化シリコンで形成されている。
【００４６】
これにより、凸部形成後の半導体製造プロセスにおける露光処理では、凸部のエッジ部分からの反射光や回折光を明瞭に認識できるため、当該凸部２２ａの位置を精度良く検出することができる。
【００４７】
よって、例えば、素子形成領域１００の基板１０上に、ゲート酸化膜、及びゲート電極用材料膜を順次形成した後、これら膜をパターニングしてゲート電極を形成するに当たり、基板とフォトマスクとの位置合わせを、この凸部２２ａを基準位置として行うことができる。
【００４８】
すなわち、凸部２２ａの正確な位置が検出されることにより、双方の合わせずれを微調整することによって、位置合わせを正確に行うことができる。
【００４９】
また、この構成例では、図３（Ａ）に対応する概略平面図である図３（Ｂ）から明らかなように、枠状の凸部２２ａに隣合う位置に、凸部２２ａの表層を形成する材料（ここでは、シリコンエピタキシャル層）とは光学的特性の異なる材料（ここでは、酸化シリコン）によってコントラスト向上部３４を形成してある。
【００５０】
こうしたコントラスト向上部を形成することにより、凸部とその周辺領域間の反射率等の光学的特性の違い、すなわちコントラスト（明暗の度合いや信号強度の度合い等）を向上させることができ、基準位置となる凸部の検出をより一層精度良く行うことができる。
【００５１】
尚、コントラスト向上部を構成する材料は、凸部の表層を形成する材料と異なる光学的特性を有する材料であれば良く、酸化シリコンのみに限定されるものではない。しかし、この構成例のように、素子形成領域における素子分離部の形成工程を利用してマーク形成領域にコントラスト向上部を形成することにより、コントラスト向上部を形成するための工程を別途必要としないため、工程を簡略化できる。また、凸部の形状は、枠状のみに限定されるものではなく、目的や設計に応じてその形状、ならびに個数や配置を任意好適に設定することができる。
【００５２】
上述した説明から明らかなように、この実施の形態によれば、基板に形成されたマーク位置の検出精度を向上させることができ、当該マーク位置を基準位置としてフォトマスク等の位置合わせを行う際の合わせずれを抑制することができる。
【００５３】
よって、基板の位置合わせを設計値通り行うことができるので、これまでよりも半導体製造プロセスを制御性良く行うことができる。よって、従来よりも高信頼性な半導体装置を製造することができる。
【００５４】
さらに、基板自体にマークを形成しないことから、マークを基板の薄膜化に依存せず設計値通りに形成することができるうえに、基板のさらなる薄膜化を進めることができる。
【００５５】
＜第２の実施の形態＞
図４（Ａ）から図５（Ｃ）を参照して、この発明の第２の実施の形態につき説明する。
【００５６】
図４（Ａ）から図５（Ｂ）は、この実施の形態の半導体装置の製造工程を示す概略的に示す断面図である。また、図５（Ｃ）は、図５（Ｂ）のうちマーク形成領域１５０に対応する概略的な平面図であり、図５（Ｂ）のマーク形成領域１５０の部分は、図５（Ｃ）のＶＢ−ＶＢ線に沿って切断して得られる切り口である。
【００５７】
この実施の形態では、ＳＯＩ基板１０上の位置合わせ用マークである凸部の表層を、絶縁膜であるシリコン酸化膜で形成している点が第１の実施の形態との主な相違点である。      
【００５８】
尚、第１の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略する（以下の各実施の形態についても同様とする）。
【００５９】
この実施の形態の半導体装置の製造方法について、以下に説明する。
【００６０】
先ず、第１の実施の形態と同様に、基板用意工程として、上述した構成を有するＳＯＩ基板１０を用意する（図１（Ａ）参照）。
【００６１】
続いて、この構成例では、凸部形成工程を以下の手順で行う。
【００６２】
先ず、第１の実施の形態と同様に、素子形成領域１００及びマーク形成領域１５０の第２のシリコン層１６上に、パッド酸化膜としてのシリコン酸化膜４０を形成するが、ここでのシリコン酸化膜４０の膜厚は、後工程において当該シリコン酸化膜４０をパターニングして得られる凸部がマークとして機能可能な厚みとする（図４（Ａ））。
【００６３】
シリコン酸化膜は、目的や設計に応じて、第２のシリコン層１６の熱酸化や、シラン（ＳｉＨ4）ガスと酸素（Ｏ2）ガスとの混合ガスを用いて行うＣＶＤ法等によって形成することができる。尚、シリコン酸化膜４０は、凸部形成材料層であって、その膜厚は、１００ｎｍ以上となるように形成するのが好適である。これにより、後工程において当該シリコン酸化膜をパターニングして得られるマークである凸部のエッジ部の段差を十分確保でき、当該凸部の位置を精度良く検出することができる。
【００６４】
続いて、素子形成領域１００及びマーク形成領域（スクライブライン領域でもある。）１５０のシリコン酸化膜４０上に、レジスト層を形成する(不図示）。その後、当該レジスト層に対して露光・現像を行って、マーク形成領域１５０にのみレジスト層を残存させたマスクパターンを形成する(不図示）。
【００６５】
その後、このマスクパターンをマスクとして用いて、素子形成領域１００のシリコン酸化膜４０をエッチング除去して、第２のシリコン層１６を露出させる。エッチング終了後、マスクパターンを除去する（図４（Ｂ））。尚、素子形成領域１００における第２のシリコン層１６の露出面を１６ｂとする。また、マーク形成領域１５０に残存したシリコン酸化膜４０の部分を残存シリコン酸化膜４０’とする。
【００６６】
続いて、素子形成領域１００の第２のシリコン層１６上、及びマーク形成領域１５０に残存する残存シリコン酸化膜４０’（図４（Ｂ）参照）上に、新たなレジスト層を形成する（不図示）。その後、当該レジスト層に対して露光・現像を行って、素子形成領域１００の全面、及びマーク形成領域１５０内のマーク形成予定位置にレジスト層をそれぞれ残存させたマスクパターンを形成する（不図示）。この構成例では、マーク形成予定位置に残存させたレジスト層の形状を、例えば、枠状とする。尚、この枠の形状は設計に応じた任意好適な形状とすることができるが、例えば、四角枠の形状とするのが好適である。
【００６７】
その後、このマスクパターンをマスクとして用いて、マーク形成領域１５０でマスクパターンに覆われずに露出している残存シリコン酸化膜４０’の領域部分をエッチング除去して、第２のシリコン層１６の表面領域１６ａを露出させる。
【００６８】
こうして、マーク形成領域１５０のＳＯＩ基板１０上に、位置合わせ用マークとなる枠状の凸部４０ａを形成する。エッチング終了後、マスクパターンを除去する（図４（Ｃ）参照）。ここで得られた凸部４０ａは単層構造であって、全体がシリコン酸化膜で形成されている。また、マーク形成領域１５０における第２のシリコン層１６の露出面を１６ａで示す。
【００６９】
こうして、マーク形成領域１５０のＳＯＩ基板１０上に、エッジに十分な段差が確保された位置合わせ用マークとしての凸部４０ａを形成することができる。
【００７０】
続いて、素子形成領域１００及びマーク形成領域１５０において露出している第２のシリコン層１６の露出面１６ａ及び１６ｂを覆う、例えば、パッド酸化膜であるシリコン酸化膜４４を熱酸化によって１５ｎｍの膜厚で形成する。その後、第１の実施の形態と同様に、素子形成領域１００及びマーク形成領域１５０のシリコン酸化膜４４上に、例えば、ＣＶＤ法を用いてシリコン窒化膜４６を１５０〜２００ｎｍの範囲内の膜厚で形成する（図４（Ｄ）参照）。
【００７１】
続いて、素子形成領域１００及びマーク形成領域１５０に形成されたシリコン窒化膜４６上に、レジスト層を形成する（不図示）。その後、当該レジスト層に対して露光・現像を行って、素子形成領域１００のシリコン窒化膜４６を一部分を露出させる開口を設けてマスクパターンを形成する（不図示）。ここで、素子形成領域１００に形成された開口の形成位置は、後工程において素子分離部が形成されるべき位置とする。
【００７２】
その後、このマスクパターンをマスクとして用いて、素子形成領域１００において露出するシリコン窒化膜４６の部分をエッチング除去し、シリコン酸化膜４４を露出する開口４８を形成する。エッチング終了後、マスクパターンを除去する（図５（Ａ））。このエッチングで残存するシリコン窒化膜部分を残存シリコン窒化膜４６ａで示し、この開口４８は、この残存シリコン窒化膜４６ａで画成された窓となっている。
【００７３】
続いて、素子形成領域１００のシリコン層１６のうち、シリコン窒化膜４６の開口４８、すなわち残存シリコン窒化膜４６ａで画成されている窓４８に対向する部分１６３（図５（Ａ）参照）を選択的に酸化する。この選択酸化によって、素子形成領域１００に酸化シリコンからなる素子分離部４９を形成する。これにより、素子分離部４９は、基板１０のシリコン酸化膜１４と一体化される。
【００７４】
その後、第１の実施の形態と同様に、素子形成領域１００及びマーク形成領域１５０に存在する残存シリコン窒化膜４６ａを、例えば、熱リン酸を用いたウェットエッチングによって除去する。その後、パッド酸化膜４４を、例えば、フッ化水素水溶液を含有する液を用いたウェットエッチングによって除去する。
【００７５】
こうして、マーク形成領域１５０のＳＯＩ基板１０上に、位置合わせ用マークとして十分なエッジ段差を有する凸部４０ａが再度現れる（図５（Ｂ））。上述した説明から明らかなように、凸部４０ａは、その表層を含め全体が酸化シリコンで形成されている。
【００７６】
これにより、凸部形成後の半導体製造プロセスにおける露光処理では、凸部のエッジ部分からの反射光や回折光を明瞭に認識できるため、当該凸部４０ａの位置を精度良く検出することができる。
【００７７】
よって、例えば、素子形成領域１００の基板１０上に、ゲート酸化膜、及びゲート電極用材料膜を順次形成した後、これら膜をパターニングしてゲート電極を形成するに当たり、基板とフォトマスクとの位置合わせを、この凸部４０ａを基準位置として行うことができる。
【００７８】
すなわち、凸部４０ａの正確な位置が検出されることにより、双方の合わせずれを微調整することによって、位置合わせを正確に行うことができる。
【００７９】
また、この構成例では、図５（Ｂ）のマーク形成領域に対応する概略平面図である図５（Ｃ）から明らかなように、凸部４０ａを酸化シリコンで形成したため、第２のシリコン層１６がコントラスト向上部としての機能を果たしている。
【００８０】
すなわち、枠状の凸部４０ａと隣合う位置に形成されている第２のシリコン層１６をコントラスト向上部として機能させることにより、基準位置となる凸部４０ａの検出をより一層精度良く行うことができる。
【００８１】
上述した説明から明らかなように、この実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。
【００８２】
さらに、この実施の形態によれば、凸部を構成するシリコン酸化膜を、通常の半導体製造装置内におけるバッチ式、すなわち複数のウェハの同時処理によって形成することができるうえに、コントラスト向上部の別途形成が不要である。
【００８３】
よって、第１の実施の形態よりも製造工程を簡便化でき、製造コストの低減を図ることができる。
【００８４】
＜第３の実施の形態＞
図６（Ａ）から図７（Ｃ）を参照して、この発明の第３の実施の形態につき説明する。
【００８５】
図６（Ａ）から図７（Ｂ）は、この実施の形態の半導体装置の製造工程を示す概略的に示す断面図である。また、図７（Ｃ）は、図７（Ｂ）のうちマーク形成領域１５０に対応する概略的な平面図であり、図７（Ｂ）のマーク形成領域１５０の部分は、図７（Ｃ）のVIIＢ−VIIＢ線に沿って切断して得られる切り口に対応している。
【００８６】
この実施の形態では、ＳＯＩ基板１０上の位置合わせ用マークである凸部をポリシリコン層のエッチングによって形成するに当たり、ポリシリコン層とＳＯＩ基板との間に耐エッチング膜を形成しておく点が第１の実施の形態との主な相違点である。
【００８７】
第１の実施の形態では、エピタキシャル層２２からなる凸部２２ａをエッチングによってパターニング形成するに当たり、当該エッチングを第２のシリコン層１６が露出するまで行っているが、第２のシリコン層１６がオーバーエッチングされる場合がある。
【００８８】
その結果、後工程におけるマーク形成領域１５０では、第２のシリコン層１６の熱酸化が殆ど進行しないことから、例えば、ゲート電極形成までの間に、凸部がフッ化水素等のエッチャントに晒される場合がある。これより、マークとしての凸部形状が変形、或いは消失し、マーク位置の正確な検出を行えない虞がある。
【００８９】
ところで、一般的に、シリコン層をエッチングする条件でのシリコンと酸化シリコンとのエッチング選択比は非常に大きいことが知られている。そこで、この第３の実施の形態では、こうしたエッチング選択比に注目し、ＳＯＩ基板上に耐エッチング膜となるシリコン酸化膜を形成した構成例とする。
【００９０】
この実施の形態の半導体装置の製造方法について、以下に説明する。
【００９１】
先ず、第１の実施の形態と同様に、基板用意工程として、上述した構成を有するＳＯＩ基板１０を用意する（図１（Ａ）参照）。
【００９２】
続いて、この構成例では、凸部形成工程を以下の手順で行う。
【００９３】
先ず、第１の実施の形態と同様に、素子形成領域１００及びマーク形成領域１５０の第２のシリコン層１６上に、パッド酸化膜としてのシリコン酸化膜５０を形成する。このシリコン酸化膜５０が上述した耐エッチング膜としての役割を果たす。
【００９４】
続いて、素子形成領域１００及びマーク形成領域１５０のシリコン酸化膜５０上に、例えば、ＣＶＤ法によってポリシリコン層５２を凸部形成材料層として形成する（図６（Ａ））。ここでのポリシリコン層５２の膜厚は、後工程において当該ポリシリコン層５２をパターニングして得られるプレ凸部５２ａがマークとして機能可能な厚みとする。尚、ポリシリコン層５２は、凸部形成材料層であって、その膜厚は、１００ｎｍ以上となるように形成するのが好適である。これにより、後工程において当該ポリシリコン層をパターニングして得られるプレ凸部５２ａのエッジ部の段差を十分確保でき、マークとなる凸部の位置を精度良く検出することができる。
【００９５】
続いて、素子形成領域１００及びマーク形成領域（スクライブライン領域でもある。）１５０のポリシリコン層５２上に、レジスト層を形成する(不図示）。その後、当該レジスト層に対して露光・現像を行って、マーク形成領域１５０にのみレジスト層を残存させたマスクパターンを形成する(不図示）。
【００９６】
その後、このマスクパターンをマスクとして用いて、素子形成領域１００のポリシリコン層５２をエッチング除去して、シリコン酸化膜５０を露出させる。エッチング終了後、マスクパターンを除去する（図６（Ｂ））。尚、図中、素子形成領域１００におけるシリコン酸化膜５０の露出面を５０ｂとして示す。また、マーク形成領域１５０に残存したポリシリコン層５２の部分を、残存ポリシリコン層５２’として示す。
【００９７】
続いて、素子形成領域１００のシリコン酸化膜５０上、及びマーク形成領域１５０の残存ポリシリコン層５２’（図６（Ｂ）参照）上に、新たなレジスト層を形成する（不図示）。その後、当該レジスト層に対して露光・現像を行って、素子形成領域１００の全面、及びマーク形成領域１５０内のマーク形成予定位置にレジスト層をそれぞれ残存させたマスクパターン（不図示）を形成する。この構成例では、マーク形成予定位置に残存させたレジスト層の形状を、例えば、枠状とする。尚、この枠の形状は設計に応じた任意好適な形状とすることができるが、例えば、四角枠の形状とするのが好適である。
【００９８】
その後、このマスクパターンをマスクとして用いて、マーク形成領域１５０でマスクパターンに覆われずに露出している残存ポリシリコン層５２’の領域部分をエッチング除去して、シリコン酸化膜（耐エッチング膜）５０の表面領域を露出させる。
【００９９】
シリコン層をエッチングする条件におけるシリコンと酸化シリコンとのエッチング選択比は非常に大きい。すなわち、耐エッチング膜５０を形成する酸化シリコンよりも凸部５２を形成するポリシリコンをより多くエッチングするエッチャントによって、第２のシリコン層１６がエッチングされるのを抑制することができる。
【０１００】
こうして、マーク形成領域１５０におけるＳＯＩ基板１０上に、位置合わせ用マークとなる枠状の凸部６３（説明後述）を構成するプレ凸部５２ａを形成することができる。エッチング終了後、マスクパターンを除去する（図６（Ｃ）参照）。ここで得られたプレ凸部５２ａは、ポリシリコンで形成されている。また、マーク形成領域１５０における耐エッチング膜であるシリコン酸化膜５０の露出面を５０ａで示す。
【０１０１】
続いて、マーク形成領域１５０において露出しているプレ凸部５２ａであるポリシリコン層の露出している全表面に、例えば、パッド酸化膜としてのシリコン酸化膜５６を、熱酸化によって１５ｎｍの膜厚で形成する。
その後、第１の実施の形態と同様に、素子形成領域１００及びマーク形成領域１５０のシリコン酸化膜（５０、５６）を覆うシリコン窒化膜５８の形成は、例えば、ＣＶＤ法を用いて行う。シリコン窒化膜５８を１５０〜２００ｎｍの範囲内の膜厚で形成する（図６（Ｄ）参照）。
【０１０２】
続いて、第１の実施の形態と同様のエッチング方法で、素子形成領域１００及びマーク形成領域１５０のシリコン窒化膜５８に、開口（６０ａ、６０ｂ）をそれぞれ形成する（図７（Ａ））。これら開口（６０ａ、６０ｂ）は、素子分離部及びコントラスト向上部が形成されるべき位置にそれぞれ形成される。また、このエッチングで残存するシリコン窒化膜５８の部分を、残存シリコン窒化膜５８ａとして示し、これら開口（６０ａ、６０ｂ）は、この残存シリコン窒化膜５８ａで画成された窓となっている。
【０１０３】
その後、素子形成領域１００及びマーク形成領域１５０の第２のシリコン層１６のうちこれら開口（６０ａ、６０ｂ）に対向する部分（１６４、１６５（図７（Ａ）参照））をそれぞれ選択的に酸化する。この選択酸化によって、素子形成領域１００及びマーク形成領域１５０に、酸化シリコンからなる、素子分離部６１及びコントラスト向上部６２をそれぞれ形成する。これにより、これら部分６１及び６２は、基板１０のシリコン酸化膜１４と一体化される。
【０１０４】
その後、第１の実施の形態と同様に、素子形成領域１００及びマーク形成領域１５０の残存シリコン窒化膜５８ａ、及び当該残存シリコン窒化膜５８ａに覆われているシリコン酸化膜（５０、５６）部分をそれぞれ除去する。
【０１０５】
こうして、マーク形成領域１５０のＳＯＩ基板１０上に、位置合わせ用マークとして十分なエッジ段差を有する、プレ凸部５２ａ及び残存シリコン酸化膜５０ａの二層からなる凸部６３を形成することができる（図７（Ｂ））。上述した説明から明らかなように、凸部６３は、下層の酸化シリコンからなる酸化膜５０ａと、上層である表層のポリシリコンからなるプレ凸部５２ａとを有している。従って、この第３の実施の形態では、凸部形成材料は、酸化シリコンとポリシリコンである。
【０１０６】
これにより、凸部形成後の半導体製造プロセスにおける露光処理では、凸部のエッジ部分からの反射光や回折光を明瞭に認識できるため、当該凸部６３の位置を精度良く検出することができる。
【０１０７】
よって、例えば、素子形成領域１００の基板１０上に、ゲート酸化膜、及びゲート電極用材料膜を順次形成した後、これら膜をパターニングしてゲート電極を形成するに当たり、基板とフォトマスクとの位置合わせを、この凸部６３を基準位置として行うことができる。
【０１０８】
すなわち、凸部６３の正確な位置が検出されることにより、双方の合わせずれを微調整することによって、位置合わせを正確に行うことができる。
【０１０９】
また、この構成例では、図７（Ｂ）のマーク形成領域に対応する概略平面図である図７（Ｃ）から明らかなように、第１の実施の形態と同様に、枠状のプレ凸部５２ａに隣合う位置に形成されたコントラスト向上部６２によって、基準位置となる凸部６３の検出をより一層精度良く行うことができる。
【０１１０】
上述した説明から明らかなように、この実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。
【０１１１】
さらに、この実施の形態によれば、凸部をエッチング形成するに当たり、耐エッチング膜によって第２のシリコン層１６がエッチングされるのを抑制することができる。
【０１１２】
よって、後工程におけるマーク形成領域１５０に、第２のシリコン層の熱酸化によって十分な膜厚を有する酸化膜を形成することができる。
【０１１３】
その結果、例えば、ゲート電極形成までの間に、形成された凸部がフッ化水素等のエッチャントに晒されるのを抑制でき、設計値通りの凸部形状が維持される。これにより、第１の実施の形態よりも、凸部位置の検出精度の向上が期待できる。
【０１１４】
以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。
【図面の簡単な説明】
【０１１５】
【図１】この発明の第１の実施の形態の半導体装置の製造工程図（その１）である。
【図２】この発明の第１の実施の形態の半導体装置の製造工程図（その２）である。
【図３】この発明の第１の実施の形態の半導体装置の製造工程図（その３）である。
【図４】この発明の第２の実施の形態の半導体装置の製造工程図（その１）である。
【図５】この発明の第２の実施の形態の半導体装置の製造工程図（その２）である。
【図６】この発明の第３の実施の形態の半導体装置の製造工程図（その１）である。
【図７】この発明の第３の実施の形態の半導体装置の製造工程図（その２）である。
【符号の説明】
【０１１６】
１０：ＳＯＩ基板（基板）
１２：第１のシリコン層
１４、２０、２６、４４、５０、５６：シリコン酸化膜
１６：第２のシリコン層
１６ａ、１６ｂ：第２のシリコン層１６の表面領域
２０ａ：シリコン酸化膜２０のうちスクライブライン領域１５０の領域部分
２０ｂ：シリコン酸化膜２０のうち素子形成領域１００の領域部分
２２：エピタキシャルシリコン層（凸部形成材料層）
２２ａ、４０ａ、６３：凸部(マーク）
２８、４６、５８：シリコン窒化膜
２８ａ、４６ａ、５８ａ：残存シリコン窒化膜
３０ａ、３０ｂ、４８、６０ａ、６０ｂ：開口（窓）
３２、４９、６１：素子分離部
３４、６２：コントラスト向上部
４０：シリコン酸化膜（凸部形成材料層）
４０’：残存シリコン酸化膜
５０ａ、５０ｂ：シリコン酸化膜５０の表面領域
５２：ポリシリコン層（凸部形成材料層）
５２’：残存ポリシリコン層
５２ａ：プレ凸部
１００：素子形成領域
１５０：スクライブライン領域（マーク形成領域）
１６１：第２のシリコン層１６のうち開口３０ａと対向する部分
１６２：第２のシリコン層１６のうち開口３０ｂと対向する部分
１６３：第２のシリコン層１６のうち開口４８と対向する部分
１６４：第２のシリコン層１６のうち開口６０ａと対向する部分
１６５：第２のシリコン層１６のうち開口６０ｂと対向する部分
【図１】
2005217365.tif 000003
【図２】
2005217365.tif 000004
【図３】
2005217365.tif 000005
【図４】
2005217365.tif 000006
【図５】
2005217365.tif 000007
【図６】
2005217365.tif 000008
【図７】
2005217365.tif 000009