(57)【要約】      （修正有）【課題】ビアサイズの縮小化、又は半導体素子の大型化、又は半導体素子の脆弱化が進んだとしても、半導体素子をフリップチップ接続した時の接続信頼性の高い配線基板を提供する。【解決手段】２以上の誘電体層６と２以上の導体層７とが交互に積層された配線積層部Ｌ１と、該配線積層部の誘電体層にて形成された第一主表面ＣＰ１上に配置される複数の金属端子パッド１０と、金属端子パッドの開口を有するソルダーレジスト層８とを含む配線基板。金属端子パッドの一部のものが、配線積層部内に位置する内層導体層にビア３４を介して導通するとともに、金属端子パッドと半導体素子３とが半田接続部１１を介してフリップチップ接続される。ソルダーレジスト層及び全ての誘電体層がヤング率１ＧＰａ未満の弾性高分子材料からなり、半導体素子またはビアにかかる応力を低減する応力低減層として作用する、接続信頼性の高い配線基板。【選択図】図３
2005217231.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を配置する配線基板であって、
第一主表面が誘電体層にて形成されるように、２以上の誘電体層と２以上の導体層とが交互に積層された配線積層部と、
該配線積層部の前記誘電体層にて形成された前記第一主表面上に配置される複数の金属端子パッドと、
前記第一主表面を覆うように形成され、前記金属端子パッドの開口を有するソルダーレジスト層と、
を有し、前記金属端子パッドの少なくとも一部のものが、前記配線積層部内に位置する内層導体層にビアを介して導通するとともに、
前記金属端子パッドと前記半導体素子とが半田接続部を介してフリップチップ接続され、
前記ソルダーレジスト層及び全ての前記誘電体層がヤング率１ＧＰａ未満の弾性高分子材料からなり、
前記ソルダーレジスト層及び全ての前記誘電体層が前記半導体素子または前記ビアに生じる応力を低減する応力低減層として作用することを特徴とする配線基板。
【請求項２】
半導体素子を配置する配線基板であって、
コア基板と、
前記コア基板の両面に配置され、第一主表面および第二主表面が誘電体層にて形成されるように、２以上の誘電体層と２以上の導体層とが交互に積層された配線積層部と、
該配線積層部の前記誘電体層にて形成された前記第一主表面及び前記第二主表面上に配置される複数の金属端子パッドと、
前記第一主表面および前記第二主表面を覆うように形成され、前記金属端子パッドの開口を有するソルダーレジスト層と、
を有し、前記金属端子パッドの少なくとも一部のものが、前記配線積層部内に位置する内層導体層にビアを介して導通するとともに、
前記金属端子パッドと前記半導体素子とが半田接続部を介してフリップチップ接続され、
前記ソルダーレジスト層及び全ての前記誘電体層がヤング率１ＧＰａ未満の弾性高分子材料からなり、
前記ソルダーレジスト層及び全ての前記誘電体層が前記半導体素子または前記ビアに生じる応力を低減する応力低減層として作用することを特徴とする配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板に関するものである。より詳しくは、半導体素子またはビアにかかる応力を低減しやすい配線基板に関する。
【背景技術】
【０００２】
近年、電子機器における高機能化並びに軽薄短小化の要求により、ＩＣチップやＬＳＩ等の半導体素子では高密度集積化が急速に進んでおり、これに伴い、半導体素子を搭載する配線基板には、従来にも増して高密度配線化及び多端子化が求められている。
【０００３】
このような配線基板としては、現状において、例えば図３（ａ）に示すようなビルドアップ多層配線基板が採用されている。ビルドアップ多層配線基板とは、補強繊維に樹脂を含浸させた絶縁性のコア基板（ＦＲ−４等のガラスエポキシ基板）のリジッド性を利用し、その両主表面上に、高分子材料からなる誘電体層と導体層とが交互に配されたビルドアップ層を形成したものである。このようなビルドアップ多層配線基板では、ビルドアップ層において高密度配線化が実現されており、一方、コア基板は補強の役割を果たす。そのため、コア基板は、ビルドアップ層と比べて非常に厚く構成され、また、その内部にはそれぞれの主表面に配されたビルドアップ層間の導通を図るための配線（例えば、スルーホール導体と呼ばれる）が厚さ方向に貫通形成されている。
【０００４】
上記のような配線基板に搭載される半導体素子は、例えば図３（ｂ）に示すように、素子側金属端子パッドと基板側金属端子パッドとを、半田バンプや印刷形成された半田ペーストパターン（以下、半田接続部とも呼ぶ）を挟む形で位置合わせし、リフローすることによりなされる（いわゆるフリップチップボンディング）。近年、このような配線基板においては、高性能化および多機能化の流れを受けて、実装されるＬＳＩやＩＣチップの集積度が加速度的に増大している。その結果、ビルドアップ層の集積度も増大し、ビルドアップ層内の配線やビアなどのサイズは縮小の一途をたどっている。ところが、ビアのサイズが縮小すると接続強度が弱くなるため、半導体素子をフリップチップ接続したときの温度変化によって生じる熱応力を受けて、ビアが破損する問題があった。
【０００５】
一方、半導体素子のチップサイズは大型化する傾向があり、その結果、半導体素子にかかる熱応力も大きくなっている。近年、半導体素子に用いられる絶縁層は、電気信号の伝達速度の遅延を防ぐために低誘電率材料（ｌｏｗ−ｋ材料）が用いられつつある。特に、内部に気泡を含む多孔質性の低誘電率材料が多く用いられようとしている。多孔質材料は誘電率が極めて低いが、気泡を含むために脆い欠点があり、そのため上述の応力によって半導体素子が破損してしまう問題があった。
【０００６】
このような問題を解決するために、例えば下記特許文献１〜３が開示されている。しかし、下記技術を用いても、半導体素子またはビアにかかる応力を、必ずしも十分に低減できたわけでは無かった。
【特許文献１】特開２００１−３１９９９２号公報
【特許文献２】特再２０００−００８６８５号公報
【特許文献３】特開平９−３２１１６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上述のような事情を背景になされたものであって、特に、ビアサイズの縮小化、又は半導体素子の大型化、又は半導体素子の脆弱化が進んだとしても、半導体素子をフリップチップ接続した時の温度変化によって生じる応力を低減し、ビアまたは半導体素子の破損を減少させることで、接続信頼性の高い配線基板を提供することを課題とする。
【課題を解決するための手段および発明の効果】
【０００８】
上記課題を解決するために本発明は、半導体素子を配置する配線基板であって、第一主表面が誘電体層にて形成されるように、２以上の誘電体層と２以上の導体層とが交互に積層された配線積層部と、配線積層部の誘電体層にて形成された第一主表面上に配置される複数の金属端子パッドと、第一主表面を覆うように形成され、金属端子パッドの開口を有するソルダーレジスト層と、を有し、金属端子パッドの少なくとも一部のものが、配線積層部内に位置する内層導体層にビアを介して導通するとともに、金属端子パッドと半導体素子とが半田接続部を介してフリップチップ接続され、ソルダーレジスト層及び全ての誘電体層がヤング率１ＧＰａ未満の弾性高分子材料からなり、ソルダーレジスト層及び全ての誘電体層が半導体素子またはビアに生じる応力を低減する応力低減層として作用することを特徴とする。
【０００９】
また、本発明は、半導体素子を配置する配線基板であって、コア基板と、コア基板の両面に配置され、第一主表面および第二主表面が誘電体層にて形成されるように、２以上の誘電体層と２以上の導体層とが交互に積層された配線積層部と、配線積層部の誘電体層にて形成された第一主表面及び第二主表面上に配置される複数の金属端子パッドと、第一主表面および第二主表面を覆うように形成され、金属端子パッドの開口を有するソルダーレジスト層と、を有し、金属端子パッドの少なくとも一部のものが、配線積層部内に位置する内層導体層にビアを介して導通するとともに、金属端子パッドと半導体素子とが半田接続部を介してフリップチップ接続され、ソルダーレジスト層及び全ての誘電体層がヤング率１ＧＰａ未満の弾性高分子材料からなり、ソルダーレジスト層及び全ての誘電体層が半導体素子またはビアに生じる応力を低減する応力低減層として作用することを特徴とする。
【００１０】
本発明は配線積層部を構成する誘電体層の全てとソルダーレジスト層にヤング率1ＧＰａ未満の弾性高分子材料を使用することで、半導体素子を接続する時に生じる熱応力を低減させようとするものである。ヤング率が１ＧＰａ以上になると、必ずしも十分に応力を低減できない。ここで上記弾性高分子材料には、変性ポリイミド、エポキシ樹脂、シリカを主成分としたものを好適に用いることができる。他には、変性イミド、エポキシ樹脂、無機フィラーを主成分とする弾性高分子材料も好適である。さらには、下記熱可塑性樹脂およびエポキシ樹脂、フィラーを主成分とする弾性高分子材料も好適である。熱可塑性樹脂の具体例としては、例えばアクリロニトリル−ブタジエン共重合体（ＮＢＲ）、アクリロニトリル−ブタジエンゴム−スチレン樹脂（ＡＢＳ）、ポリブタジエン、スチレン−ブタジエン−エチレン樹脂（ＳＥＢＳ）、ポリウレタン、ポリアミドイミド、ポリイミド、ポリエステル、ポリエチレン、ポリアミド、ポリビニルブチラール、アクリル等を例示することができる。これらの熱可塑性樹脂は、アミノ基、カルボキシル基、エポキシ基、水酸基、メチロール基、イソシアネート基、ビニル基、シラノール基などのエポキシ樹脂と反応可能な官能基を含むと、耐熱性が向上するので、より望ましい。
【００１１】
半導体素子にかかる熱応力は、半導体素子と配線基板の熱膨張係数が異なるために生じる。また、ビアにかかる熱応力は、主に誘電体層とビア導体層の熱応力の差によって生じる。従来の技術では、主にこれらの熱膨張係数の差を小さくすることで応力の低減を図ってきたが、本発明では誘電体層の全てとソルダーレジスト層を弾性変形させることで、応力の低減を図っている。誘電体層の全てとソルダーレジスト層が弾性高分子材料からなる点が重要であり、これらの内、どれか一層でもヤング率が１ＧＰａ以上であると、ビアや半導体素子の破損が生じる場合がある。
【００１２】
一方、上記課題を解決するために、上記半導体素子の大きさは一片が１０ｍｍ以上とされる。さらに、上記半導体素子の厚さは１ｍｍ以下とされる。また、上記半導体素子は多孔質の低誘電率材料からなる絶縁層を含む。さらに、上記ビアは、ビア径が６０μｍ以下である。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を、図面を用いて説明する。
図３（ａ）は本発明の一実施形態であり、配線基板の断面構造を模式的に示すものである。該配線基板は、耐熱性樹脂板（例えばビスマレイミド−トリアジン樹脂板）や、繊維強化樹脂板（例えばガラス繊維強化エポキシ樹脂）等で構成された板状のコア基板２の両表面に、所定のパターンに配線金属層をなすコア導体層Ｍ１，Ｍ１１がそれぞれ形成される。これらコア導体層Ｍ１，Ｍ１１はコア基板２の表面の大部分を被覆する面導体パターンとして形成され、電源層又は接地層として用いられるものである。他方、コア基板２には、ドリル等により穿設されたスルーホール１２が形成され、その内壁面にはコア導体層Ｍ１，Ｍ１１を互いに導通させるスルーホール導体３０が形成されている。また、スルーホール１２は、エポキシ樹脂等の樹脂製穴埋め材３１により充填されている。
【００１４】
また、コア導体層Ｍ１，Ｍ１１の上層には、感光性樹脂組成物６にて構成された第一ビア層（ビルドアップ層：誘電体層）Ｖ１，Ｖ１１がそれぞれ形成されている。さらに、その表面にはそれぞれ金属配線７を有する第一導体層Ｍ２，Ｍ１２がＣｕメッキにより形成されている。なお、コア導体層Ｍ１，Ｍ１１と第一導体層Ｍ２，Ｍ１２とは、それぞれビア３４により層間接続がなされている。同様に、第一導体層Ｍ２，Ｍ１２の上層には、感光性樹脂組成物６を用いた第二ビア層（ビルドアップ層：誘電体層）Ｖ２，Ｖ１２がそれぞれ形成されている。その表面には、金属端子パッド１０，１７を有する第二導体層Ｍ３，Ｍ１３が形成されている。これら第一導体層Ｍ２，Ｍ１２と第二導体層Ｍ３，Ｍ１３とは、それぞれビア３４により層間接続がなされている。ビア３４は、ビアホール３４ｈとその内周面に設けられたビア導体３４ｓと、底面側にてビア導体３４ｓと導通するように設けられたビアパッド３４ｐと、ビアパッド３４ｐと反対側にてビア導体３４ｈの開口周縁から外向きに張り出すビアランド３４ｌとを有している。
【００１５】
コア基板２の第一主表面ＭＰ１においては、コア導体層Ｍ１、第一ビア層Ｖ１、第一導体層Ｍ２及び第二ビア層Ｖ２が第一の配線積層部Ｌ１を形成している。また、コア基板２の第二主表面ＭＰ２においては、コア導体層Ｍ１１、第一ビア層Ｖ１１、第一導体層Ｍ１２及び第二ビア層Ｖ１２が第二の配線積層部Ｌ２を形成している。いずれも、第一主表面ＣＰ１および第二主表面ＣＰ２が誘電体層６にて形成されるように、誘電体層と導体層とが交互に積層されたものであり、該第一主表面ＣＰ１上及び第二主表面ＣＰ２上には、複数の金属端子パッド１０，１７が形成されている。第一配線積層部Ｌ１側の金属端子パッド１０は、集積回路チップなどをフリップチップ接続するためのパッドである半田ランドを構成する。また、第二配線積層部Ｌ２側の金属端子パッド１７は、配線基板自体をマザーボード等にピングリッドアレイ（ＰＧＡ）あるいはボールグリッドアレイ（ＢＧＡ）により接続するための裏面ランド（パッド）として利用されるものである。
【００１６】
図１に示すように、第一配線積層部Ｌ１側の金属端子パッド１０は配線基板１の第一主表面の略中央部分に格子状に配列し、各々その上に形成された半田接続部１１（図３）とともにチップ搭載部４０を形成している。また、図２に示すように、第二配線積層部Ｌ２側の金属端子パッド１７も、格子状に配列形成されている。そして、第一主表面ＣＰ１および第二主表面ＣＰ２を覆うように、それぞれ、感光性樹脂組成物よりなるソルダーレジスト層８，１８（ＳＲ１，ＳＲ１１）が形成されている。いずれも金属パッド１０，１７を露出させるために、各金属パッドに一対一に対応する形で開口部８ａ，１８ａが形成されている。
【００１７】
ビア層Ｖ１，Ｖ１１，Ｖ２，Ｖ１２、及びソルダーレジスト層８，１８は例えば以下のようにして製造されたものである。すなわち、感光性樹脂組成物ワニスをフィルム化した感光性接着フィルムをラミネート（貼り合わせ）し、ビアホール３４ｈに対応したパターンを有する透明マスク（例えばガラスマスクである）を重ねて露光する。ビアホール３４ｈ以外のフィルム部分は、この露光により硬化する一方、ビアホール３４ｈ部分は未硬化のまま残留するので、これを溶剤に溶かして除去すれば、所期のパターンにてビアホール３４ｈを簡単に形成することができる（いわゆるフォトビアプロセス）。
【００１８】
半田接続部１１の製造工程は、例えば開口部８ａと同じ位置に開口を有するスクリーンマスク（図示しない）を形成し、開口部８ａに半田を印刷形成した後、スクリーンマスクを除去してリフローする。このようにして得られた半田接続部１１と、半導体素子３側の金属端子パッド４を位置合わせした後、リフローすることにより、図３（ｂ）に示すように、フリップチップ接続がなされる。このリフロー工程において、配線基板１及び半導体素子３が高温状態に置かれる。半導体素子３はＳｉを主成分とし、その熱膨張係数は２〜３ｐｐｍ／℃程度である。一方、配線基板のソルダーレジスト層８（ＳＲ１）は熱膨張係数５０〜７０ｐｐｍ／℃程度、誘電体層６は３０〜６０ｐｐｍ／℃程度である。これらの熱膨張係数の違いから、室温に戻した時に応力が生じ、半導体素子３やビア３４が破損する問題が従来はあった。ところが本発明では、誘電体層６の全てとソルダーレジスト層８，１８（ＳＲ１，ＳＲ１１）にヤング率1ＧＰａ未満の弾性高分子材料を用いているので、これらが弾性変形することで熱応力を緩和し、上記のような破損を低減できる。
【００１９】
誘電体層６に用いることが可能な弾性高分子材料とは、上述したように、例えば変性ポリイミド、エポキシ樹脂、シリカを主成分とするものを使用できる。誘電体層６には、低いヤング率と共に、配線間のリーク電流を抑えるために高い絶縁性が要求される。従来の誘電体層では高い絶縁性を有するものの、ヤング率が高いためにビア３４に生じる熱応力を必ずしも十分に緩和することができなかった。本発明では、例えば変性ポリイミド、エポキシ樹脂、シリカを主成分とする材料を用いており、このような材料を用いることで初めて、高絶縁性および低ヤング率という２つの顕著な性能を発揮することができ、配線基板の誘電体層として好適に使用可能となる。一方、ソルダーレジスト層には、低いヤング率と共に高い絶縁性や良好な感光性、はんだ耐熱性などが要求される。アクリル−エポキシ系樹脂を主成分とする従来のソルダーレジスト層はヤング率が高いために、半導体素子３にかかる熱応力を必ずしも十分に緩和できなかった。本発明では、例えば変性ポリイミド、エポキシ樹脂、シリカを主成分とする材料を用いており、このような材料を用いることで初めて、ソルダーレジスト層に応力低減効果をもたせることが可能となる。
【００２０】
以上説明したように本発明では、誘電体層６の全てとソルダーレジスト８，１８がヤング率１ＧＰａ未満の弾性高分子材料からなる。仮にソルダーレジスト８，１８に弾性高分子材料が使用されず、誘電体層６にのみ弾性高分子材料が使用された場合、ビア３４にかかる応力は低減されるものの、ソルダーレジスト８，１８が十分に弾性変形しないため、半導体素子３を破損してしまう場合がある。また、仮に複数の誘電体層６のどれか１層のみ弾性高分子材料が使用されなかった場合、その誘電体層６内に熱応力が生じ、ビア３４が破損する場合があるため、必ずしも十分な信頼性が保てない。
【００２１】
本発明においては半導体素子３が、一片の長さが１０ｍｍ以上であることが望ましく、また、厚さが１ｍｍ以下であることが望ましい。従来の技術では、チップサイズが一片１０ｍｍ以上であると、半導体素子３をフリップチップ接続する時に生じる熱応力で半導体素子３が破損してしまう場合があった。また、厚さが１ｍｍ以下であると薄いために応力の影響を受けやすく、破損しやすい。しかし本発明では誘電体層６およびソルダーレジスト層８，１８にヤング率1ＧＰａ未満の弾性高分子材料を使用しているので、これらが変形するため、応力を緩和できる。その結果、接続信頼性が向上するのである。チップサイズが一片１０ｍｍ未満の場合や、厚さが１ｍｍを超える場合は、ヤング率が１ＧＰａを超える従来の材料を用いても比較的高い接続信頼性を得やすい。そのため、現状において比較的高価な弾性高分子材料を使用するとコスト高となる場合がある。
【００２２】
ビア３４は、ビア径が６０μｍ以下であることが望ましい。従来の技術では、ビア径が６０μｍ以下の場合はビア接続強度が低下し、応力によってビアが破損するため、必ずしも十分な接続信頼性が得られなかった。しかし本発明では配線積層部自体が変形するので、ビア３４の破損を最小限に留めることが可能である。ビア径が６０μｍを超える場合は、ヤング率が１ＧＰａを超える従来の材料を用いても比較的高い接続信頼性を得やすい。そのため、現状において比較的高価な弾性高分子材料を使用するとコスト高となる場合がある。
【００２３】
また、半導体素子が多孔質の低誘電率材料（ｌｏｗ−ｋ材）からなる絶縁層を含む場合において、本発明は顕著な効果を発揮する。従来の技術では、このような絶縁層を含む半導体素子を接続する場合、応力によって半導体素子が破損する場合があった。しかし本発明では誘電体層６やソルダーレジスト８，１８が弾性変形するので、半導体素子にかかる応力を最小限にすることができる。半導体素子が多孔質の低誘電率材料（ｌｏｗ−ｋ材）からなる絶縁層を含まない場合は、ヤング率が１ＧＰａを超える従来の材料を用いても比較的高い接続信頼性を得やすい。そのため、現状において比較的高価な弾性高分子材料を使用するとコスト高となる場合がある。
【００２４】
半導体素子接続側の金属端子パッド１０は、その配線占有率が、６０％以下であることが望ましい。金属端子パッドは例えばＣｕメッキによって形成されるものである。Ｃｕの熱膨張係数は約１６ｐｐｍ／℃であり、ソルダーレジスト層の５０〜７０ｐｐｍ／℃や誘電体層６の３０〜６０ｐｐｍ／℃よりも低い。そのため、金属端子パッド１０の配線占有率が大きい場合、第一主表面ＣＰ側の熱膨張係数は低くなり、半導体素子との熱膨張係数差が小さくなる。すなわち、金属端子パッド１０の配線占有率が６０％を超えると、ヤング率が１ＧＰａを超える従来の材料を用いても比較的高い接続信頼性を得やすい。そのため、現状において比較的高価な弾性高分子材料を使用するとコスト高となる場合がある。
【実施例】
【００２５】
以下、本発明の効果を確認するために行ったシミュレーション結果について説明する。
まず、図４に示す構造の配線基板のモデルを作成し、サイバネット株式会社製プログラム「ＡＮＳＹＳ」を用いてシミュレーションして、２００℃から室温（２５℃）へ温度を下げたときに半導体素子にかかる応力を求めた。配線基板１はコア基板２の両面に、第一主表面ＣＰ１および第二主表面が誘電体層６にて形成されるように、誘電体層６と導体層Ｍ１〜Ｍ３を交互に積層した配線積層部と、第一主表面ＣＰ１を覆うように形成されたソルダーレジスト層ＳＲ１とを有している。半導体素子３には素子側金属端子パッド４が形成され、半田接続部１１を介して配線基板１とフリップチップ接続されている。また、コア基板２にはコアとコア内導体層を積層したものを用いた。各層の厚さを図に記す。このようなモデルを作成した後、誘電体層６の全てとソルダーレジスト層の熱膨張係数およびヤング率を下記表１のように設定し、本発明に属する実施例１，２及び、本発明外の比較例１〜６とした。
【００２６】
【表１】
2005217231.tif 000003
【００２７】
上記表１において、比較例１〜４は従来の技術を代表させたものであって、誘電体層およびソルダーレジスト層のヤング率がそれぞれ１ＧＰａを超えている。比較例５は、半導体素子３と配線基板１の隙間にセラミックインターポーザＣＩＮを配置する構造とした。セラミックインターポーザＣＩＮは半導体素子３と配線基板１の中間の熱膨張係数を有し、その値は５〜１０ｐｐｍ／℃である。熱膨張係数が中位なので、応力を緩和する効果がある。また、比較例６は誘電体層のみヤング率１ＧＰａ未満の弾性材料を使用した場合のサンプルであって、ソルダーレジスト層は従来のものを使用している。一方、実施例１及び２は誘電体層の全てとソルダーレジスト層のヤング率が１ＧＰａ未満であり、本発明に属するものである。以上説明したように各比較例と各実施例を設定した後、２００℃から室温へ温度を下げたときに半導体素子にかかる応力をシミュレーションした。その結果を図５のグラフに示す。なお、比較例６及び実施例１，２の誘電体層は味の素ファインテクノ株式会社製の低弾性率材料（商品名ＬＥ−Ｔ１）の特性を反映させたものであり、実施例１のソルダーレジスト層は太陽インキ株式会社製の感光性ソルダーレジスト（商品名ＰＳＲ９０００）の特性を反映させた。
【００２８】
図５に示すように、全サンプルの中で実施例２が最も応力が低く、実施例１は比較例５（インターポーザ）に若干劣るものの、同程度であった。その内容をさらに詳しく検討すると、従来技術を代表させた比較例１〜４は約２３０ＭＰａの応力が生じており、サンプル間の差は殆ど無い。それに対して比較例５（インターポーザ）の応力は低減されており、約１８０ＭＰａである。点線で囲ったサンプルは少なくとも誘電体層にヤング率１ＧＰａ未満の弾性材料を用いたもので、この中で比較をすると、ソルダーレジスト層のヤング率が大きい比較例６の応力が高く、比較例１〜４と同程度である。この結果から、誘電体層だけに弾性材料を用いても応力低減効果が殆ど期待できないことが分かる。次に実施例１及び２を比較すると、実施例１は応力低減効果があるものの、実施例２ほどではない。この差は、実施例１のソルダーレジスト層は弾性材料を用いているものの、そのヤング率は０．５８９ＧＰａであり、実施例２の０．０３ＧＰａよりも高いことに起因する。ここで表１を再度、確認してみると、実施例１及び２の誘電体層とソルダーレジスト層は、他のサンプルよりも熱膨張係数が大きい。この結果から、応力の低減に関しては熱膨張係数を小さくするよりも、ヤング率を低くした方が効果が高いことが分かる。
【００２９】
次に、図６に示すモデルを作成し、サイバネット株式会社製プログラム「ＡＮＳＹＳ」を用いてシミュレーションして、−５５℃から１２５℃へ温度を上げたときにビアにかかる応力を求めた。図６に示す配線基板は導体層Ｍ３からなる複数の金属端子パッドを有し、それらの少なくとも一部のものが、配線積層部内に位置する内部導体層にビアを介して導通するとともに、コア基板２を貫通するスルーホール導体３０によって第二の配線積層部Ｌ２側へ導通している。第二の配線積層部Ｌ２には、ピングリッドアレイ（ＰＧＡ）あるいはボールグリッドアレイ（ＢＧＡ）によってマザーボードと接続するための金属端子パッド１７が形成されている。誘電体層６及び導体層の膜厚は図６に記載した。このようなモデルを作成した後、誘電体層６の全てとソルダーレジスト層の熱膨張係数およびヤング率を上記表1のように設定し、本発明に属する実施例１，２及び、本発明外の比較例１〜６とした。その後、上述したように、−５５℃から１２５℃へ温度を上げたときにビアにかかる応力をシミュレーションした。その結果を図７のグラフに示す。
【００３０】
図７に示すように、比較例６及び実施例１，２（点線で囲ったデータ）のビア応力が最も低く、これらのサンプル間で差が殆ど無かった。この結果から、誘電体層に弾性材料を用いているためにビア応力が緩和された事が確認できる。これに対して比較例１〜４は応力が緩やかに低下している。これは、誘電体層の熱膨張係数が比較例１から４へと次第に低くなっているので、ビアを構成するＣｕの熱膨張係数（約１６ｐｐｍ／℃）との差が小さくなって、応力が低減するからである。一方、比較例３と比較例５は誘電体層に同じ材料を使用しており、そのためビア応力に差が無いことが分かる。
【００３１】
以上説明したように本発明の配線基板では、配線積層部を構成する誘電体層の全てと、ソルダーレジスト層にヤング率１ＧＰａ未満の弾性高分子材料を使用するので、半導体素子を搭載するときの温度変化によって生じる、ビア及び半導体素子への熱応力を低減でき、その結果、半導体素子の接続信頼性を高めることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の配線基板の一実施形態を示す平面図。
【図２】同じく裏面図。
【図３】（ａ）本発明の配線基板の断面構造の一例を示す図（ｂ）同じく半導体素子を接続した状態の一例を示す図。
【図４】半導体素子に生じる応力のシミュレーションに用いたモデル図。
【図５】チップ応力のシミュレーション結果を示すグラフ。
【図６】ビアに生じる応力のシミュレーションに用いたモデル図。
【図７】ビア応力のシミュレーション結果を示すグラフ。
【符号の説明】
【００３３】
１    配線基板
２    コア基板
３    半導体素子
６    誘電体層
８    ソルダーレジスト層
１０    金属端子パッド
１１    半田接続部
ＣＰ１  第一主表面
Ｍ１    コア導体層
Ｍ２    第一導体層
【図１】
2005217231.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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