(57)【要約】【課題】  デバイスサイズ相当の大きな粒径の結晶により構成され、且つ、その表面の凹凸が小さいシリコン薄膜を得ることができるレーザアニール方法を提供する。【解決手段】  基板１０上に形成された絶縁層１１の上に、アモルファスシリコン薄膜１２ａを堆積する。このアモルファスシリコン薄膜１２ａに第一のレーザアニールを施して、結晶粒径が０．２μｍ以上のポリシリコン薄膜１２ｂを形成する。このポリシリコン薄膜１２ｂに第二のレーザアニールを施して、基板１０の表面に対して平行方向に結晶粒を成長させ、結晶粒の成長方向の寸法が４μｍ以上のポリシリコン薄膜１２ｃを形成する。【選択図】      図２３
2005216934.tif 000002
【特許請求の範囲】
【請求項１】
基板上に結晶粒径が０．２μｍ以上の非単結晶半導体薄膜を形成する工程と、
前記半導体薄膜にレーザアニールを施して基板面に対して平行方向に結晶粒を成長させ、結晶粒の成長方向の寸法が４μｍ以上の半導体薄膜を形成する工程と、
を備えたことを特徴とする半導体薄膜の製造方法。
【請求項２】
前記レーザアニールは、位相シフタを用いてレーザ光を位相変調させて前記半導体薄膜基板表面に照射することにより、結晶粒をレーザ光の強度の勾配方向に成長させることを特徴とする請求項１に記載の半導体薄膜の製造方法。
【請求項３】
前記結晶粒径が０．２μｍ以上の半導体薄膜は、基板上に形成された絶縁層の上に、非晶質の半導体薄膜を形成し、この非晶質の半導体薄膜をレーザアニールして形成した薄膜であることを特徴とする請求項１に記載の半導体薄膜の製造方法。
【請求項４】
請求項１の半導体薄膜の製造方法により製造された半導体薄膜の結晶粒に薄膜トランジスタ回路を形成してなる半導体装置。
【請求項５】
基板上に形成された絶縁層の上に、結晶粒径が０．２μｍ以上の非単結晶半導体薄膜を形成する工程と、
前記非単結晶半導体薄膜にレーザアニールを施して基板面に対して平行方向に結晶粒を成長させ、結晶粒の成長方向の寸法が４μｍ以上の半導体薄膜を形成する工程と、
その結果得られた半導体薄膜の上に、ゲート絶縁膜を形成する工程と、
このゲート絶縁膜の上に電極層を形成する工程と、
前記ゲート電極の両側にソース領域及びドレイン領域を形成する工程と、
を備えた薄膜トランジスタの製造方法。
【請求項６】
請求項５に記載された薄膜トランジスタの製造方法により製造されたことを特徴とする薄膜トランジスタ。
【請求項７】
請求項５に記載された薄膜トランジスタの製造方法により製造された薄膜トランジスタを画素スイッチング素子として用いることを特徴とする液晶表示装置。
【請求項８】
共通の基板上に、画素のスイッチング素子となるｎチャネル型の薄膜トランジスタと、画素領域の周辺に配置される駆動回路を構成するｐチャネル型及びｎチャネル型の薄膜トランジスタとが形成された駆動回路一体型液晶表示装置の製造方法において、
基板上に形成された絶縁層の上に、アモルファスシリコン薄膜を堆積する工程と、
このアモルファスシリコン薄膜に第一のレーザアニールを施して、結晶粒径が０．２μｍ以上のポリシリコン薄膜を形成する工程と、
このポリシリコン薄膜に第二のレーザアニールを施して、基板面に対して平行方向に結晶粒を成長させ、結晶粒の成長方向の寸法が４μｍ以上のポリシリコン薄膜を形成する工程と、
その結果得られたポリシリコン薄膜を島状にパターニングする工程と、
パターニングされたポリシリコン薄膜の上に、ゲート絶縁膜を堆積する工程と、
このゲート絶縁膜の上に電極層を堆積し、次いでこの電極層をパターニングしてゲート電極を形成する工程と、
このゲート電極をマスクとして用いて、後にｎチャネル型の薄膜トランジスタが形成される島状のポリシリコン薄膜にドナーイオンを注入し、後にｐチャネル型の薄膜トランジスタが形成される島状のポリシリコン薄膜にアクセプタイオンを注入する工程と、
このポリシリコン薄膜にアニールを施して、ゲート電極の両側にソース領域及びドレイン領域を形成する工程と、
ゲート電極及びゲート絶縁膜の上に層間絶縁膜を堆積する工程と、
この層間絶縁膜及びゲート絶縁膜にコンタクトホールを形成し、次いで、これらのコンタクトホールを介して、ゲート電極、ソース領域及びドレイン領域にそれぞれ電極配線を接続する工程と、
を備えたことを特徴とする駆動回路一体型液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば薄膜トランジスタなどの製造工程に用いられている半導体薄膜の製造方法、薄膜トランジスタの製造方法、薄膜トランジスタ及び液晶表示装置に係る。
【背景技術】
【０００２】
薄膜半導体技術は、薄膜トランジスタ（ＴＦＴ）、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタは、ＭＯＳ（ＭＩＳ）構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネル・ディスプレイに広く応用されている。
【０００３】
液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有し、この特徴からパーソナルコンピュータあるいは様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが画素スイッチング素子として使用される。
【０００４】
この薄膜トランジスタの活性層（キャリア移動層）は、例えばシリコン薄膜からなる。シリコン薄膜は、非晶質シリコン（アモルファスシリコン：ａ−Ｓｉ）及び結晶相を有する多結晶質シリコン（非単結晶の結晶質シリコン）に分類される。多結晶質シリコンは、主に多結晶シリコン（Ｐｏｌｙ−Ｓｉ）であり、微結晶シリコン（μｃ−Ｓｉ）も多結晶質シリコンとして知られている。シリコン以外の半導体薄膜材料としては、例えば、ＳｉＧｅ、ＳｉＯ、ＣｄＳｅ、Ｔｅ、ＣｄＳ等が挙げられる。
【０００５】
多結晶質シリコンのキャリア移動度は、非晶質シリコンのキャリア移動度の１０倍から１００倍程度大きい。この特性は、スイッチング素子の半導体薄膜材料として非常に優れている。近年、多結晶シリコンを活性層として用いた薄膜トランジスタは、動作の高速性から、例えばドミノ回路及びＣＭＯＳトランスミッション・ゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は、液晶表示装置及びエレクトロ・ルミネセンス表示装置の駆動回路、マルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、及びＲＡＭ等を構成する場合に必要となる。
【０００６】
ここで、多結晶シリコン薄膜を形成する際の従来の代表的なプロセスについて、以下に説明する。このプロセスでは、ガラス等の絶縁性基板が使用され、その上に、先ず、アンダーコート層（またはバッファ層）として、例えばシリコン酸化膜（ＳｉＯ２）が堆積される。次いで、その上に、半導体薄膜としてアモルファスシリコン膜（ａ−Ｓｉ）が約５０ｎｍ程度の厚さで堆積される。その後、アモルファスシリコン膜中の水素濃度を低下させるため、脱水素処理が行われる。続いて、アモルファスシリコン膜の溶融再結晶化がエキシマレーザ結晶化法等により行われる。具体的には、アモルファスシリコン膜にエキシマレーザが照射され、これによりアモルファスシリコンを多結晶シリコンに変化させる。
【０００７】
現在では、このようにして得られる多結晶シリコン薄膜が、ｎチャネル型またはｐチャネル型薄膜トランジスタの活性層として用いられている。この場合、薄膜トランジスタの電界効果移動度（電界効果による電子または正孔の移動度）が、ｎチャネル型で１００〜１５０ｃｍ２／（Ｖ・ｓｅｃ）程度となり、ｐチャネル型で１００ｃｍ２／（Ｖ・ｓｅｃ）程度となる。このような薄膜トランジスタを用いれば、駆動回路一体型の表示装置、即ち、信号線駆動回路及び走査線駆動回路のような駆動回路が画素スイッチング素子と同一の基板上に形成された表示装置を製造することができる。これによって、表示装置の製造コストを低減することが可能になる。
【０００８】
ところで、現在の薄膜トランジスタの電気的特性は、デジタル映像データをアナログ映像信号に変換するＤＡ変換器や、デジタル映像データを加工するゲートアレイ等の信号処理回路を、表示装置の基板上で一体化できるほどには優れていない。このような場合には、薄膜トランジスタに、現在の３倍から５倍程度の電流駆動能力が要求される。また、薄膜トランジスタには、電界効果移動度として３００ｃｍ２／（Ｖ・ｓｅｃ）程度が要求される。
【０００９】
表示装置の高機能化及び高付加価値化のためには、薄膜トランジスタの電気的特性を更に向上させる必要がある。薄膜トランジスタで構成されるスタティックメモリが、例えばメモリ機能を持たせるために各画素に付加される場合には、単結晶半導体を用いた場合と同等の電気的特性がこの薄膜トランジスタに対して要求される。このような理由から、シリコン薄膜の結晶性を単結晶に近付けるための研究が盛んに行われている。
【００１０】
近年、レーザアニールを用いたシリコン薄膜の結晶化に関して、従来の膜厚方向への成長から、何らかの方法によって基板面に対して平行な方向へのいわゆる横方向成長をさせることで、デバイスサイズの大粒径のシリコン薄膜を製造する試みがなされている。
【００１１】
例えば、松村らは、エキシマレーザ光を位相シフタを介して非単結晶Ｓｉ薄膜に照射し、レーザ光の強度を空間的に変調させることによって強度の低い場所から高い場所への横方向成長を行なわせることを報告している（非特許文献１）。また、イムらのグループは、均一なエキシマレーザを徐々に移動させることにより、その移動方向に結晶成長させるプロセスについて報告をしている（非特許文献２、非特許文献３）。さらに、量産に際して、大面積の基板の各回路形成部に薄膜トランジスタを形成するのに充分なサイズの結晶化領域を歩留まりよく製造できる歩留りの高い半導体薄膜の製造方法が要求されている。
【００１２】
また、非晶質シリコンを初期膜として用いた場合、大粒径の結晶化工程を実行すると体積が増すという現象が生ずる。これは、結晶シリコンは、ダイヤモンド構造であるために、シリコン原子が格子中に高密度には充填されておらず、非晶質シリコンと比べて密度が低いことに起因している。非晶質シリコンの場合には、低温のＣＶＤにより得られる水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）のケースでも１割程度密度が高い。そのため、横方向成長をさせる際、極く僅かな時間差ではあるが同時には結晶化しないため、作製された結晶の表面には、凹凸が生ずる。
【００１３】
このような凹凸は、結晶化プロセス以降のプロセス、特に、コプラナ型トランジスタを製造するために必要となるゲート絶縁膜プロセスにおいて、大きな問題となる。即ち、活性層の表面に生じた凸部の頂点とゲート電極の下面との間の距離が充分に確保されるように、ゲート絶縁膜の膜厚を設定する必要があり、従って、ゲート絶縁膜を薄くすることができない。その結果、従来の方法により製造された薄膜トランジスタでは、シリコン結晶の品質を向上させ、また、ゲート電極のソースドレイン方向の幅（即ち、ゲート長）を短くするなどの、トランジスタの電流駆動能力を向上させるための施策を施しても、充分な特性向上が得られないという問題点がある。
【非特許文献１】松村，表面科学：vol.21, No.5, p.278−287, 2000
【非特許文献２】電子材料：２００２年１２月号、ｐ．８０〜８４
【非特許文献３】次田，イム：第１２回ＦＰＤセミナー，電子ジャーナル（２００２年９月３０日）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、以上のようなシリコン薄膜のレーザアニールによる結晶化における問題点に鑑み成されたもので、本発明の目的は、デバイスサイズ相当の大きな粒径の結晶粒を高い歩留りで形成することができる半導体薄膜の製造方法、半導体装置及び薄膜トランジスタの製造方法、薄膜トランジスタ及び液晶表示装置及び駆動回路一体型液晶表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の半導体薄膜の製造方法は、
基板上に結晶粒径が０．２μｍ以上の非単結晶半導体薄膜を形成する工程と、
前記半導体薄膜にレーザアニールを施して基板面に対して平行方向に結晶粒を成長させ、結晶粒の成長方向の寸法が４μｍ以上の半導体薄膜を形成する工程と、
を備えたことを特徴とする。
【００１６】
半導体薄膜の結晶粒を基板面に対して平行方向に成長させる際、結晶成長前の結晶粒径と結晶粒の成長距離との間には強い相関関係がある。従って、結晶成長前の半導体薄膜の結晶粒径をある程度以上の大きさとすることによって（０．２μｍ以上）、結晶粒をデバイスサイズ相当の寸法まで成長させることが可能になる。これによって、高い移動度を有する半導体薄膜を形成することができる。
【００１７】
ここで、結晶粒径は、二次元のＳＥＭ写真よりそれぞれの粒の面積を積分し、円と仮定した場合の直径を計算することによって得られた値である。
【００１８】
なお、前記半導体薄膜の結晶粒を基板面に対して平行方向に成長させる際には、位相シフタを用いてレーザ光を位相変調させて基板表面に照射することにより、基板表面でのレーザ光の強度を空間的に変化させ、それによって、結晶粒をレーザ光の強度の勾配方向に成長させる方法を採用することができる。
【００１９】
あるいは、前記半導体薄膜の結晶粒を基板面に対して平行方向に成長させる際には、ライン状のレーザをその一部を重ねながら幅方向にスキャンして行くことによって、結晶粒をスキャン方向に成長させる方法を採用することもできる。
【００２０】
例えば、前記結晶粒径が０．２μｍ以上の半導体薄膜は、基板上に形成された絶縁層の上に、非晶質の半導体薄膜を形成し、この非晶質の半導体薄膜をレーザアニールして形成することができる。
【００２１】
このように、非晶質薄膜を、一旦、多結晶薄膜に変え、次いで、この多結晶薄膜の結晶粒を基板面に対して平行方向に成長させることによって、非晶質薄膜から多結晶薄膜に変わる際の体積変化に起因する多結晶薄膜表面での凹凸を小さく抑えることができる。
【００２２】
なお、必要に応じて、閾値を制御するため、前記非晶質薄膜に（第一の）レーザアニールを施す前に、前記非晶質薄膜に微量の不純物イオンを注入しても良い。
【００２３】
また、結晶粒を成長させる前の多結晶薄膜として、上記のように非晶質薄膜に（第一の）レーザアニールを施して得られた多結晶薄膜の代わりに、絶縁層の上に直接堆積された多結晶薄膜を用いることもできる。その場合、例えば、ＣＶＤ法を用いてポリシリコン薄膜を堆積すれば、それに続く（第二の）レーザアニールの際に、十分な成長距離を確保することができる。
【００２４】
また、上記の半導体薄膜の製造方法が組み込まれた本発明の薄膜トランジスタの製造方法は、上記の工程に続いて、
その結果得られた半導体薄膜の上に、ゲート絶縁膜を形成する工程と、
このゲート絶縁膜の上に電極層を形成する工程と、
前記ゲート電極の両側にソース領域及びドレイン領域を形成する工程と、
を備える。
【００２５】
また、本発明の駆動回路一体型液晶表示装置の製造方法は、
共通の基板上に、画素のスイッチング素子となるｎチャネル型の薄膜トランジスタと、画素領域の周辺に配置される駆動回路を構成するｐチャネル型及びｎチャネル型の薄膜トランジスタとが形成された駆動回路一体型液晶表示装置の製造方法において、
基板上に形成された絶縁層の上に、アモルファスシリコン薄膜を堆積する工程と、
このアモルファスシリコン薄膜に第一のレーザアニールを施して、結晶粒径が０．２μｍ以上のポリシリコン薄膜を形成する工程と、
このポリシリコン薄膜に第二のレーザアニールを施して、基板面に対して平行方向に結晶粒を成長させ、結晶粒の成長方向の寸法が４μｍ以上のポリシリコン薄膜を形成する工程と、
その結果得られたポリシリコン薄膜を島状にパターニングする工程と、
パターニングされたポリシリコン薄膜の上に、ゲート絶縁膜を堆積する工程と、
このゲート絶縁膜の上に電極層を堆積し、次いでこの電極層をパターニングしてゲート電極を形成する工程と、
このゲート電極をマスクとして用いて、後にｎチャネル型の薄膜トランジスタが形成される島状のポリシリコン薄膜にドナーイオンを注入し、後にｐチャネル型の薄膜トランジスタが形成される島状のポリシリコン薄膜にアクセプタイオンを注入する工程と、
このポリシリコン薄膜にアニールを施して、ゲート電極の両側にソース領域及びドレイン領域を形成する工程と、
ゲート電極及びゲート絶縁膜の上に層間絶縁膜を堆積する工程と、
この層間絶縁膜及びゲート絶縁膜にコンタクトホールを形成し、次いで、これらのコンタクトホールを介して、ゲート電極、ソース領域及びドレイン領域にそれぞれ電極配線を接続する工程と、
を備えたことを特徴とする。
【００２６】
なお、この場合、共通の基板上に、ｎチャネル型及びｐチャネル型の二種類の薄膜トランジスタを形成するため、前記アモルファスシリコン薄膜に第一のレーザアニールを施す前に、前記アモルファスシリコン薄膜の内、後にｐチャネル型の薄膜トランジスタが形成される領域に微量のドナーイオンを注入する。
【００２７】
あるいは、前記アモルファスシリコン薄膜に第一のレーザアニールを施す前に、前記アモルファスシリコン薄膜の内、後にｎチャネル型の薄膜トランジスタが形成される領域に微量のアクセプタイオンを注入する。
【００２８】
あるいは、前記アモルファスシリコン薄膜に第一のレーザアニールを施す前に、前記アモルファスシリコン薄膜の内、後にｐチャネル型の薄膜トランジスタが形成される領域に微量のドナーイオンを注入し、後にｎチャネル型の薄膜トランジスタが形成される領域に微量のアクセプタイオンを注入する。
【発明の効果】
【００２９】
本発明の方法によれば、所定の大きさの結晶化領域を高い歩留りで形成することができる。結晶化工程後の半導体薄膜の表面の凹凸を小さく抑えることができる。
【００３０】
従って、本発明の方法によれば、結晶化工程後の半導体薄膜上に形成されるゲート絶縁膜の厚さを所望する厚さに薄くすることが可能になる。これによって、後続のプロセスの負荷が軽減され、製造される薄膜半導体素子の信頼性が改善され、更に、その電流駆動能力を高めることができる。
【００３１】
また、本発明の方法によれば、高い移動度を備えた半導体薄膜を形成することが可能になる。従って、このような半導体薄膜を用いることによって、高速で且つ電流駆動能力の高い薄膜半導体素子を製造することができる。その結果、共通の基板上に、画素のスイッチングとなるｎチャネル型の薄膜トランジスタに加えて、画素領域の周辺に配置される駆動回路を構成するｐチャネル型及びｎチャネル型の薄膜トランジスタを形成することが可能になる。更に、そのようなｐチャネル型及びｎチャネル型の薄膜トランジスタにより構成されるＣＭＯＳインバータを用いて、静止画像を表示させるためのスタティックメモリを各画素に設けることもできる。
【発明を実施するための最良の形態】
【００３２】
本発明者は、半導体薄膜をレーザアニールすることにより結晶化領域を横方向に成長させ、安定して４μｍ以上の結晶化領域を安定に高い歩留りで形成するためには、種結晶の粒径が重要な要素であることを見出した。この実施形態は、粒径が０．２μｍ以上の結晶粒を種結晶にすると、横成長距離が４μｍ以上の結晶粒を得る結晶化方法の例である。さらに、この実施形態は、結晶化方法により結晶化された領域に薄膜トランジスタを形成し、この薄膜トランジスタを用いた駆動回路一体型の液晶表示装置を構成することにより高速度スイッチングを可能にした例である。
【００３３】
粒径が０．２μｍ以上の結晶粒を種結晶にしてレーザアニールし結晶化した結果、大粒径の結晶化領域の表面に発生していた凹凸は、大きく減少し、ゲート絶縁膜の薄膜化の効果が得られた。この結晶化領域表面の凹凸の減少化の因果関係は、明らかではないが、０．２μｍ以上の結晶粒を種結晶にするため結晶化の過程において、非晶質半導体膜と比較して大幅に体積の変化が小さく表面の歪が減少したものと考えられる。この実施形態は、種結晶として粒径が０．２μｍ以上の結晶粒を得る手段として、非晶質半導体膜をレーザアニールすることにより得た例である。
【００３４】
（例１）
先ず、本発明に基づくレーザアニール方法が適用される薄膜トランジスタ（ＴＦＴ）の製造工程の概要について説明する。図１から図２１に、そのようなＴＦＴの製造工程の一例を示す。なお、この薄膜トランジスタは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、更にはＤＡ変換器等を構成するために用いられる。
【００３５】
図１に示す工程では、石英（または無アルカリガラス等）からなる絶縁基板１０の上にアンダーコート層（絶縁層）１１が堆積される。この例では、このアンダーコート層１１は、シリコン酸化膜（ＳｉＯ２）であって、プラズマＣＶＤ法を用いて堆積される。アンダーコート層１１の厚さは８０ｎｍであり、プラズマＣＶＤの条件は、基板温度が３３０℃、堆積時間が５分である。
【００３６】
次に、結晶粒径が０．２μｍ以上の非単結晶半導体薄膜を形成する工程例を説明する。図２に示す工程では、アンダーコート層１１の上に非単結晶半導体薄膜例えばシリコン薄膜１２ａ（非晶質シリコン薄膜）が堆積される。この例では、シリコン薄膜１２ａの堆積はプラズマＣＶＤ法を用いて行なわれ、その膜厚は５０ｎｍである。
【００３７】
なお、この例では、しきい値を制御するための微量ドーピングは採用されていないが、必要に応じて行われる場合もある。微量ドーピングが行なわれる場合には、シリコン薄膜の堆積中に原料ガスにジボランなどのドーピング用ガスが混合されるか、あるいは、シリコン薄膜の堆積後にイオンドーピングが施される。
【００３８】
この時点では、シリコン薄膜１２ａは非晶質シリコンである。結晶粒径が０．２μｍ以上の結晶粒を形成するための手段として本発明の方法では、以下において説明するように、この非晶質シリコン薄膜にレーザアニールを施して多結晶シリコン薄膜に変える。次いで、結晶化のために、この多結晶シリコン薄膜に更にレーザアニールを施して結晶の横方向成長（基板面に対して平行方向の成長）を促し、デバイスサイズ相当の結晶粒を形成する。
【００３９】
図３に、結晶粒径が０．２μｍ以上の結晶粒を形成するための手段として第一回目のレーザアニールの工程を示す。このレーザアニールの際、照射エネルギーを変えることによって、多結晶シリコン薄膜の結晶粒径をコントロールすることができる。なお、多結晶化のためのプロセス条件については、後で更に説明を行なう。
【００４０】
次に、結晶粒径が０．２μｍ以上の結晶粒を種結晶として結晶化工程を行う。この結晶化工程は、結晶粒の成長方向の寸法が４μｍ以上の結晶粒を有する半導体薄膜を形成する工程である。図４に、結晶化のための第二回目のレーザアニールの工程を示す。なお、このレーザアニール工程の詳細については先に挙げた非特許文献１に記載されている。このレーザアニールの際、レーザ強度の分布を空間的に変化させることによって、シリコン薄膜１２ｂ（多結晶シリコン薄膜）の微細な結晶粒を横方向に成長させて、デバイスサイズ相当の大きな結晶粒に変えることができる。
【００４１】
この工程は、シリコン薄膜１２ａを溶融させるエネルギー光を出力する光源、例えば、ＫｒＦエキシマレーザをエネルギー光として用いて行われる。ＫｒＦエキシマレーザは、ホモジナイザ（図示せず）で光強度の均一化処理されたのち、図４に示す様に、位相シフタ１３を介してシリコン薄膜１２ｂを照射し、この結果シリコン薄膜１２ｂを加熱する。位相シフタ１３を介すことで、レーザ強度を空間的に変調して、光強度分布Ｒを逆ピーク状に変調し、レーザ強度の弱い地点から強い地点への横方向成長を実現することができる。この結果、基板１０面に対して平行方向に結晶粒を成長させ、結晶粒の成長方向の寸法が４μｍ以上のシリコン薄膜１２ｂを形成することができる。ＫｒＦエキシマレーザのエネルギー密度は、例えば、３５０ｍＪ／ｃｍ２である。こうして加熱された状態にあるシリコン薄膜１２ｂ内では、微細な多結晶シリコンが成長して、大粒径の多結晶シリコンに変わる。なお、この横方向成長のためのプロセス条件については、後で更に説明を行なう。このように、この発明の特徴は、結晶化のためのレーザアニールを、結晶粒径が０．２μｍ以上の非単結晶半導体薄膜に対して行うことである。この結果、所定の大きさの結晶化領域を高い歩留りで形成することができる。単なる非単結晶半導体薄膜に結晶化のためのレーザアニールをするのでは、所定の大きさの結晶化領域を高い歩留りで形成することができない。結晶化工程の前に、シリコン薄膜１２ｂ上に絶縁膜（図示せず）を形成することにより、結晶化工程時に、この絶縁膜の蓄熱効果により、より大きな結晶化領域の形成に有効である。
【００４２】
図５に示す工程では、シリコン薄膜１２ｃ（横方向成長をさせた後の多結晶のシリコン薄膜）の上にレジストが塗布される。このレジスト膜１４は、フォトマスクを用いて選択的に露光され、次いで選択的に除去される。この工程によって、ＴＦＴが形成される領域に対応するレジストパターン１４が形成される。
【００４３】
図６に示す工程では、レジストパターン１４をマスクとして用いてドライエッチング処理が行われ、シリコン薄膜１２ｃがパターニングされる。このドライエッチング処理では、エッチングガスとして、例えばＣＦ４及びＯ２が用いられる。
【００４４】
図７に示す工程では、シリコン薄膜１２ｃ上のレジストパターン１４が除去される。
【００４５】
図８に示す工程では、シリコン薄膜１２ｃ上にゲート絶縁膜１５が形成される。この例では、ゲート絶縁膜１５はシリコン酸化膜であり、ＬＰ−ＣＶＤ法により堆積される。ゲート絶縁膜１５の厚さは８０ｎｍであり、ＬＰ−ＣＶＤの条件は、基板温度が５００℃、堆積時間が４５分である。
【００４６】
図９に示す工程では、ゲート絶縁膜１５の上に電極層１６が形成される。この例では、電極層１６はアルミニウムであり、スパッタリングにより堆積される。電極層１６の厚さは１００ｎｍであり、スパッタリングの条件は、基板温度が１００℃、堆積時間が１０分である。
【００４７】
図１０に示す工程では、電極層１６の上にレジストが塗布される。このレジスト膜は、フォトマスクを用いて選択的に露光され、次いで除去される。これによって、ゲート電極用領域に対応するレジストパターン１７が形成される。
【００４８】
図１１に示す工程では、レジストパターン１７をマスクとして用いてドライエッチング処理が行なわれ、電極層１６がパターニングされる。その結果、ゲート電極１８に対応する領域を残して、電極層１６が除去される。このドライエッチング処理では、エッチングガスとして、例えばＢＣｌ３及びＣＨ４が用いられる。
【００４９】
図１２に示す工程では、ゲート電極１８上のレジストパターン１７が除去される。
【００５０】
図１３に示す工程では、ゲート電極１８をマスクとして用いて、シリコン薄膜１２ｃに不純物が添加される。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンがシリコン薄膜１２ｃにイオン注入される。これに対して、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンがシリコン薄膜１２ｃにイオン注入される。例えば、ＣＭＯＳインバータのような論理回路は、ｎチャネル型ポリシリコンＴＦＴ及びｐチャネル型ポリシリコンＴＦＴの組み合わせにより構成される。このため、ｎチャネル型ポリシリコンＴＦＴ及びｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスクにより他方のポリシリコンＴＦＴのシリコン薄膜１２ｃを覆った状態で行われる。
【００５１】
ｎチャネル型ポリシリコンＴＦＴ及びｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入後、シリコン薄膜１２を活性化させるためにアニール処理が行なわれる。この例では、アニール処理は、窒素雰囲気中において基板温度６００℃で３時間行われる。これにより、ゲート電極１８の両側のシリコン薄膜１２ｃには、高不純物濃度のソース領域１９及びドレイン領域２０が形成される。
【００５２】
図１４に示す工程では、ゲート絶縁膜１５及びゲート電極１８上に層間絶縁膜２１が形成される。この例では、層間絶縁膜２１はシリコン酸化膜であり、プラズマＣＶＤ法によって堆積される。層間絶縁膜２１の厚さは５００ｎｍであり、プラズマＣＶＤの条件は、基板温度が５００℃、堆積時間が２０分である。
【００５３】
図１５に示す工程では、層間絶縁膜２１の上にレジストが塗布される。このレジスト膜は、フォトマスクを用いて選択的に露光され、次いで除去される。これによって、ゲート電極、ソース電極及びドレイン電極用の各コンタクトホールに対応するレジストパターン２２が形成される。
【００５４】
図１６に示す工程では、レジストパターン２２をマスクとして用いてドライエッチング処理が行なわれ、層間絶縁膜２１及びゲート絶縁膜１５がパターニングされる。これにより、ゲート電極１８、ソース領域１９及びドレイン領域２０をそれぞれ部分的に露出させるためのコンタクトホールが形成される。このドライエッチング処理では、エッチングガスとして、例えば、ＣＨＦ３が用いられる。
【００５５】
図１７に示す工程では、層間絶縁膜２１上のレジストパターン２２が除去される。
【００５６】
図１８に示す工程では、層間絶縁膜２１上に電極層２３が形成される。電極層２３は、コンタクトホールを介して、ゲート電極１８、ソース領域１９及びドレイン領域２０に接続される。この例では、電極層２３はアルミニウム層であり、スパッタリングにより堆積される。層間絶縁膜２１の厚さは１００ｎｍであり、スパッタリングの条件は、基板温度が１００℃、堆積時間が１０分である。
【００５７】
図１９に示す工程では、電極層２３の上にレジストが塗布される。このレジスト膜は、フォトマスクを用いて選択的に露光され、次いで、除去される。これによって、上部ゲート電極、ソース電極及びドレイン電極に対応するレジストパターン２４が形成される。
【００５８】
図２０に示す工程では、レジストパターン２４をマスクとして用いたドライエッチング処理が行なわれ、電極層２３がパターニングされる。これにより、これにより、層間絶縁膜２１の上に、上部ゲート電極１８Ａ、ソース電極２５及びドレイン電極２６が形成される。このドライエッチング処理では、エッチングガスとして、例えば、ＢＣｌ３及びＣＨ４が用いられる。
【００５９】
図２１に示す工程では、上部ゲート電極１８Ａ、ソース電極２５及びドレイン電極２６上のレジストパターンが除去される。
【００６０】
以上の工程を経て、デバイスサイズ相当のシリコン結晶により半導体活性層が構成された薄膜トランジスタが完成される。
【００６１】
ここで、先に、図３に示した第一回目のレーザアニールのプロセス及び、及び図４に示した第二回目のレーザアニールのプロセスについて、更に説明する。先に述べたように、本発明の方法では、先ず、この非晶質シリコンに通常のレーザアニールを施して多結晶シリコンに変え、次いで、更にこの多結晶シリコンにレーザアニールを施して結晶化領域の横方向成長を促し、デバイスサイズ相当の結晶粒径を形成する。
【００６２】
図２２に、非晶質シリコン薄膜を多結晶化させる際に照射されるレーザのフルエンスと、その結果得られた多結晶シリコン薄膜の結晶粒径との関係を示す。なお、この例では、レーザ照射前の非晶質シリコン薄膜（シリコン初期膜）の厚さを５０ｎｍとし、レーザの照射フルエンスを変えて、照射フルエンスと得られた多結晶シリコンの結晶粒径の関係を求めている。この例によれば、多結晶シリコンの結晶粒径として０．２μｍ以上の値を得るためには、約３２０ｍＪ／ｃｍ２以上の照射フルエンスが必要になることが分かる。
【００６３】
ここで、結晶粒径の測定は、具体的には、株式会社プラネトロン社製のＩｍａｇｅ−Ｐｒｏ  Ｐｌｕｓを用いて行なった。なお、この装置は、画像処理技術を用いて、それぞれの結晶粒の面積を求め、それに基づいて円と仮定したときの直径の値を算出している。
【００６４】
シリコン薄膜（１２ｂ：図３）の表面は、コプラナ型ポリシリコンＴＦＴのような素子が形成される側の表面であり、ポリシリコンＴＦＴのゲート電極（１８：図１２）は、その上方にゲート絶縁膜（１５：図１２）を介して形成され、活性層となるシリコン薄膜（１２ｃ：図１２）の一部に対向する。担体である電子あるいは正孔の大部分は、この活性層においてゲート絶縁膜に近い表面領域を主に移動する。この場合、ＴＦＴの活性層にある結晶と結晶の境目、いわゆる粒界の数が多いと、それだけ電気特性が悪くなる。従って、同じデバイスサイズで結晶粒界の数を減らすためには、一つ一つの結晶粒を大きくする必要がある。
【００６５】
上記実施形態において、本願発明者らが見出したところによると、多結晶シリコン薄膜にレーザアニールを施して結晶粒を横方向に成長させた場合、第二のレーザアニール前の多結晶シリコン薄膜の結晶粒径と、第二のレーザアニール後の結晶粒径との間に相関関係があることが判った。この関係は、図２３に示されている。
【００６６】
上記実施形態において、図２３に、レーザアニール前（横方向成長前）の多結晶シリコン薄膜の結晶粒径（横軸）と、第二のレーザアニール後の結晶粒の成長距離（縦軸）との関係を示す。第二のレーザアニール前の多結晶シリコン薄膜は、ほぼ溶融していると考えられるにも拘わらず、横方向成長距離には、第二のレーザアニール前の結晶粒径の影響が顕著に現れている。この例によれば、第二のレーザアニール前の結晶粒径が０．２μｍ以上の場合に、第二のレーザアニール後、４μｍ以上の横方向成長距離が得られている。なお、ゲート長を１．５μｍ程度と想定すると、結晶粒径が４μｍ程度であれば、半導体活性層中にキャリアの移動方向を横切るような結晶粒界が無いＭＯＳトランジスタを製造することができる。即ち、４μｍと言う数値は、上記のような要件を満足させることができる最低限の結晶粒径に相当することが分かる。更に、第二のレーザアニール前の結晶粒径が０．３μｍあれば、５μｍ以上の横方向成長距離が得られる。
【００６７】
上記の方法を用いて製造されたＴＦＴの電界効果移動度と、レーザアニール前の多結晶シリコン薄膜の結晶粒径との関係を、図２４に示す。レーザアニール前の結晶粒径が大きいほど、レーザアニールによる横方向成長後の結晶粒径は大きくなり、それに伴ない、製造されたＴＦＴの電界効果移動度が向上することが分かる。
【００６８】
（例２）
なお、上記の例においては、多結晶シリコン薄膜のレーザアニールの際（先に、図４に示した工程）に、位相シフタ１３を用いてレーザ光強度の分布を空間的に変化させることによって結晶粒を横方向に成長させているが、他の方法によって結晶粒を横方向に成長させることもできる。
【００６９】
例えば、図２５に示すように、レーザスポット幅が数μｍのライン状のレーザを、例えば５０％ずつ重ねながらスキャンしていくことによって、第一のレーザショットで生じた結晶をスキャン方向に連続的に成長させて、結晶粒を横方向に成長させることもできる。なお、このレーザアニール工程の詳細については非特許文献２及び３に記載されている。
【００７０】
上記の方法を用いて製造されたＴＦＴの電界効果移動度と、アニール前の多結晶シリコン薄膜の結晶粒径との関係を、図２６に示す。先に挙げた例ほどの差はないもののアニール前の結晶粒径が大きくなるに従って、横方向成長後の結晶粒径が大きくなり、その結果として、電界効果移動度が向上していることが分かる。
【００７１】
（例３）
次に、上記の方法で得られる薄膜トランジスタを、アクティブマトリクス型液晶表示装置に適用した例について説明する。この液晶表示装置は、通常表示モード及び静止画表示モードを有するものである。
【００７２】
図２７はこの液晶表示装置の概略的な回路構成を示し、図２８はこの液晶表示装置の概略的な断面構造を示し、図２９は、図２７に示した表示画素周辺の等価回路を示す。
【００７３】
この液晶表示装置は、液晶表示パネル１００及びこの液晶表示パネル１００を制御する液晶コントローラ１０２を備える。液晶表示パネル１００は、例えば液晶層ＬＱがアレイ基板ＡＲ及び対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１００から独立した駆動回路基板上に配置される。
【００７４】
アレイ基板ＡＲは、ガラス基板上の表示領域ＤＳにおいてマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って形成される複数の走査線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの列に沿って形成される複数の信号線Ｘ（Ｘ１〜Ｘｎ）、信号線Ｘ１〜Ｘｎ及び走査線Ｙ１〜Ｙｍの交差位置にそれぞれ隣接して配置され各々対応走査線Ｙからの走査信号に応答して対応信号線Ｘからの映像信号Ｖｐｉｘを取り込み対応画素電極ＰＥに印加する画素スイッチング素子１１１、走査線Ｙ１〜Ｙｍを駆動する走査線駆動回路３、並びに信号線Ｘ１〜Ｘｎを駆動する信号線駆動回路４を備える。
【００７５】
各画素スイッチング素子１１１は、例えばｎチャネルポリシリコン薄膜トランジスタにより構成され、先に述べた方法を用いてアレイ基板ＡＲ上に形成される。走査線駆動回路１０３及び信号線駆動回路１０４は、複数のポリシリコン薄膜トランジスタによりに構成され、先に述べた方法を用いて、画素スイッチング素子１１１の薄膜トランジスタとともに、アレイ基板ＡＲ上に一体的に形成される。
【００７６】
対向基板ＣＴは、複数の画素電極ＰＥに対向して配置されコモン電位Ｖｃｏｍに設定される単一の対向電極ＣＥ、及びカラーフィルタ（図示せず）等を含む。
【００７７】
液晶コントローラ１０２は、例えば外部から供給される映像信号及び同期信号を受取り、通常表示モードにおいて、映像信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴ及び水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは、例えば垂直スタートパルス、垂直クロック信号、出力イネーブル信号ＥＮＡＢ等を含み、走査線駆動回路１０３に供給される。水平走査制御信号ＸＣＴは、水平スタートパルス、水平クロック信号、極性反転信号等を含み、映像信号Ｖｐｉｘと共に信号線駆動回路１０４に供給される。
【００７８】
走査線駆動回路１０３は、シフトレジスタを含み、画素スイッチング素子１１１を導通させる走査信号を１垂直走査（フレーム）期間毎に走査線Ｙ１〜Ｙｍに順次供給するように、垂直走査制御信号ＹＣＴによって制御される。シフトレジスタは、１垂直走査期間毎に供給される垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより、複数の走査線Ｙ１〜Ｙｍのうちの１本を選択し、出力イネーブル信号ＥＮＡＢを参照して選択走査線に走査信号を出力する。出力イネーブル信号ＥＮＡＢは、垂直走査（フレーム）期間のうちの有効走査期間においては、走査信号の出力を許可するために高レベルに維持され、この垂直走査期間から有効走査期間を除いた垂直ブランキング期間においては、走査信号の出力を禁止するために低レベルに維持される。
【００７９】
信号線駆動回路１０４は、シフトレジスタ及びサンプリング出力回路を有し、各走査線Ｙが走査信号により駆動される１水平走査期間（１Ｈ）において、入力される映像信号を直並列変換し、画素表示信号としてサンプリングしたアナログの映像信号Ｖｐｉｘを信号線Ｘ１〜Ｘｎにそれぞれ供給するように、水平走査制御信号ＸＣＴによって制御される。
【００８０】
なお、対向電極ＣＥは、図２９に示すように、コモン電位Ｖｃｏｍに設定される。コモン電位Ｖｃｏｍは、通常表示モードにおいては１水平走査期間（Ｈ）毎に０Ｖ及び５Ｖの一方から他方にレベル反転され、静止画表示モードにおいては１フレーム期間（Ｆ）毎に０Ｖ及び５Ｖの一方から他方にレベル反転される。また、通常表示モードにおいて、この例のように、１水平走査期間（Ｈ）毎にコモン電位Ｖｃｏｍをレベル反転させる代わりに、例えば２Ｈ毎、あるいは１フレーム期間（Ｆ）毎にコモン電位Ｖｃｏｍをレベル反転させてもかまわない。
【００８１】
極性反転信号は、このコモン電位Ｖｃｏｍのレベル反転に同期して信号線駆動回路４に供給される。そして、信号線駆動回路１０４は、通常表示モードにおいては、０Ｖから５Ｖの振幅を持つ映像信号Ｖｐｉｘを、コモン電位Ｖｃｏｍに対して逆極性となるように極性反転信号に応答して、レベル反転し出力し、静止画表示モードにおいては、静止画用に諧調制限した映像信号を出力した後に、その動作を停止する。
【００８２】
この液晶表示パネル１００の液晶層ＬＱは、例えば対向電極ＣＥに設定される０Ｖのコモン電位Ｖｃｏｍに対して、５Ｖの映像信号Ｖｐｉｘを画素電極ＰＥに印加することにより黒表示を行うノーマリホワイトであり、上述したように、通常表示モードでは、映像信号Ｖｐｉｘ及びコモン電位Ｖｃｏｍの電位関係が１水平走査期間（Ｈ）毎に交互に反転されるＨコモン反転駆動が採用され、静止画表示モードでは、１フレーム毎に交互に反転されるフレーム反転駆動が採用されている。
【００８３】
表示画面は複数の表示画素ＰＸにより構成される。各表示画素ＰＸは画素電極ＰＥ及び対向電極ＣＥ、並びにこれらの間に挟持された液晶層ＬＱの液晶材料を含む。更に、複数のスタティックメモリ部１１３及び複数の接続制御部１１４が、複数の表示画素ＰＸに対してそれぞれ設けられる。図２９に示すように、画素電極ＰＥは、この信号線Ｘ上の映像信号Ｖｐｉｘを選択的に取り込む画素スイッチング素子１１１に接続され、更に、例えば対向電極ＣＥのコモン電位Ｖｃｏｍに等しい電位Ｖｃｓに設定される補助容量線に容量結合される。画素電極ＰＥ及び対向電極ＣＥは、液晶材料を介して液晶容量を構成し、画素電極ＰＥ及び補助容量線は、液晶材料を介さず液晶容量に並列的な補助容量１１２を構成する。
【００８４】
画素スイッチング素子１１１は、走査線Ｙからの走査信号によって駆動されたときに、信号線Ｘ上の映像信号Ｖｐｉｘを表示画素ＰＸに印加する。補助容量１１２は、液晶容量に比べて十分大きな容量値を有し、表示画素ＰＸに印加された映像信号Ｖｐｉｘにより充放電される。補助容量１１２がこの充放電により映像信号Ｖｐｉｘを保持すると、この映像信号Ｖｐｉｘは画素スイッチング素子１１１が非導通となったときに、液晶容量に保持された電位の変動を補償し、これにより画素電極ＰＥ及び対向電極ＣＥ間の電位差が維持される。
【００８５】
更に、各スタティックメモリ部１１３は、ｐチャネルポリシリコン薄膜トランジスタＱ１，Ｑ３，Ｑ５及びｎチャネルポリシリコン薄膜トランジスタＱ２，Ｑ４を有し、それらは、先に述べた方法に基づいて形成される。各スタティックメモリ部１１３は、画素スイッチング素子１１１から表示画素ＰＸに印加された映像信号Ｖｓｉｇを保持する。各接続制御部１１４は、ｎチャネルポリシリコン薄膜トランジスタＱ６及びＱ７を有し、表示画素ＰＸとスタティックメモリ部１１３の間の電気的な接続を制御するだけでなく、スタティックメモリ部１１３に保持された映像信号の出力極性を制御する極性制御回路を兼ねる。
【００８６】
スタティックメモリ部１１３の薄膜トランジスタＱ１，Ｑ２は、電源端子Ｖｄｄ（＝５Ｖ）及び電源端子Ｖｓｓ（＝０Ｖ）間の電源電圧で動作する第１インバータ回路ＩＮＶ１を構成し、薄膜トランジスタＱ３，Ｑ４は、電源端子Ｖｄｄ，Ｖｓｓ間の電源電圧で動作する第２インバータＩＮＶ２を構成する。第１インバータ回路ＩＮＶ１の出力端は、走査線Ｙを介して制御される薄膜トランジスタＱ５を介して第２インバータ回路ＩＮＶ２の入力端に接続され、第２インバータ回路ＩＮＶ２の出力端は、第１インバータ回路ＩＮＶ１の入力端に接続される。薄膜トランジスタＱ５は、画素スイッチング素子１１１が走査線Ｙからの走査信号の立ち上がりにより導通するフレーム期間において導通せず、このフレームの次のフレーム期間において導通する。これにより、少なくとも画素スイッチング素子１１１が映像信号Ｖｐｉｘを取り込むまで、薄膜トランジスタＱ５は非導通状態に維持される。
【００８７】
薄膜トランジスタＱ６及びＱ７は、静止画表示モードにおいて、例えば１フレーム毎に交互に高レベルに設定される極性制御信号ＰＯＬ１及びＰＯＬ２によりそれぞれ制御される。薄膜トランジスタＱ６は、画素電極ＰＥと第２インバータ回路ＩＮＶ２の入力端並びに薄膜トランジスタＱ５を介して、第１インバータ回路ＩＮＶ１の出力端との間に接続され、薄膜トランジスタＱ７は、画素電極ＰＥと第１インバータ回路ＩＮＶ１の入力端並びに第２インバータ回路ＩＮＶ２の出力端との間に接続される。
【００８８】
この液晶表示装置は、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３及び接続制御部１１４を、画素スイッチング素子１１１と同一のアレイ基板ＡＲ上に配置した駆動回路一体型となっている。ここで、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３及び接続制御部１１４は、画素スイッチング素子１１１と一緒に、先に述べたプロセスを用いて形成される。従って、液晶表示装置の性能と共に生産性を向上させることができる。
【００８９】
また、図２９に示した例のように、スタティックメモリ部１１３を設けることにより、表示画素ＰＸに対して供給される映像信号を保持する機能を得ることができる。静止画表示モードでは、映像信号がスタティックメモリ部１１３から表示画素ＰＸに供給されることから、この状態で走査線駆動回路１０３及び信号線駆動回路１０４をサスペンドさせることにより表示装置全体の消費電力を低減することが可能である。
【００９０】
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。例えば、上記の例では、ＫｒＦエキシマレーザ（λ＝２４８ｎｍ）がエネルギー光として用いられているが、他に、例えばＸｅＣｌ（λ＝３０８ｎｍ）、ＸｅＦ（λ＝３５１ｎｍ）、ＡｒＦ（λ＝１９３ｎｍ）も利用可能である。この場合、用いるエネルギーは初期膜の吸収係数と厚さによって最適化して使用することができる。
【００９１】
さらに、上述の実施形態では、結晶粒径が０．２μｍ以上の半導体薄膜を形成する工程としてレーザアニールすることにより形成した例について説明したが、他の手段により結晶粒径が０．２μｍ以上の半導体薄膜を形成してもよい、例えば非晶質半導体膜成膜時に高温雰囲気で成膜してもよい。
【図面の簡単な説明】
【００９２】
【図１】本発明に基づく薄膜トランジスタの製造工程の一例を示す断面図であって、ガラス基板上にアンダーコート層を堆積した状態を示す図。
【図２】アモルファスシリコン薄膜を堆積する工程を示す断面図。
【図３】アモルファスシリコンからなるシリコン薄膜に第一回目のレーザアニールを施す工程を示す断面図。
【図４】ポリシリコンからなるシリコン薄膜に第二回目のレーザアニールを施す工程を示す断面図。
【図５】横方向成長のプロセスが終了したシリコン薄膜の上にレジストを塗布した状態を示す断面図。
【図６】レジストパターンを用いてシリコン薄膜をパターニングする工程を示す断面図。
【図７】パターニングされたシリコン薄膜の上からレジストパターンを取り除いた状態を示す断面図。
【図８】シリコン薄膜の上にゲート絶縁膜を堆積する工程を示す断面図。
【図９】ゲート絶縁膜の上に電極層を堆積する工程を示す断面図。
【図１０】電極層の上にレジストパターンを形成する工程を示す断面図。
【図１１】レジストパターンを用いて電極層をパターニングする工程を示す断面図。
【図１２】パターニングされたゲート電極の上からレジストパターンを取り除いた状態を示す断面図。
【図１３】ゲート電極をマスクとして用いてソース領域及びドレイン領域に不純物を注入する工程を示す断面図。
【図１４】ゲート電極の上に層間絶縁膜を堆積する工程を示す断面図。
【図１５】層間絶縁膜の上にレジストパターンを形成する工程を示す断面図。
【図１６】レジストパターンを用いて層間絶縁膜及びゲート絶縁膜にコンタクトホールを形成する工程を示す断面図。
【図１７】層間絶縁膜及びゲート絶縁膜にコンタクトホールが形成された状態を示す断面図。
【図１８】層間絶縁膜の上に電極層を堆積する工程を示す断面図。
【図１９】電極層の上にレジストパターンを形成する工程を示す断面図。
【図２０】レジストパターンを用いて電極層をパターニングする工程を示す断面図。
【図２１】パターニングされたソース電極、ドレイン電極及び上部ゲート電極の上からレジストパターンが取り除かれて、薄膜トランジスタが完成した状態を示す断面図。
【図２２】アモルファスシリコン薄膜に照射されるレーザの照射フルエンスと、その結果得られたポリシリコン薄膜の結晶粒径との関係を示す断面図。
【図２３】横方向成長前のポリシリコン薄膜の結晶粒径と、横方向成長距離との関係を示す断面図。
【図２４】横方向成長前のポリシリコン薄膜の結晶粒径と、横方向成長のプロセスを経て製造されたＴＦＴの電界効果移動度との関係を示す図。
【図２５】ポリシリコン薄膜の結晶粒を横方向に成長させるためのプロセスの他の例を示す図。
【図２６】横方向成長前のポリシリコン薄膜の結晶粒径と、横方向成長のプロセスを経て製造されたＴＦＴの電界効果移動度との関係を示す図。
【図２７】図１〜図２１に示す工程で形成される薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な回路構成を示す図。
【図２８】図２７に示した液晶表示装置の概略的な断面構造を示す図である。
【図２９】図２７に示した表示画素周辺の等価回路を示す図。
【符号の説明】
【００９３】
１０・・・絶縁基板、１１・・・アンダーコート層（絶縁層）、１２ａ・・・シリコン薄膜（アモルファスシリコン）、１２ｂ・・・シリコン薄膜（ポリシリコン）、１２ｃ・・・シリコン薄膜（横方向成長後のポリシリコン）、１３・・・位相シフタ、１４・１７・２２・・・レジストパターン（レジスト膜）、１５・・・ゲート絶縁膜、１６・・・電極層、１８・・・ゲート電極、１８Ａ・・・上部ゲート電極、１９・・・ソース領域、２０・・・ドレイン領域、１００・・・液晶表示パネル、１０２・・・液晶コントローラ、１０３・・・走査線駆動回路、１０４・・・信号線駆動回路、１１１・・・画素スイッチング素子、１１２・・・補助容量、１１３・・・スタティックメモリ部、１１４・・・接続制御部。
【図１】
2005216934.tif 000003
【図２】
2005216934.tif 000004
【図３】
2005216934.tif 000005
【図４】
2005216934.tif 000006
【図５】
2005216934.tif 000007
【図６】
2005216934.tif 000008
【図７】
2005216934.tif 000009
【図８】
2005216934.tif 000010
【図９】
2005216934.tif 000011
【図１０】
2005216934.tif 000012
【図１１】
2005216934.tif 000013
【図１２】
2005216934.tif 000014
【図１３】
2005216934.tif 000015
【図１４】
2005216934.tif 000016
【図１５】
2005216934.tif 000017
【図１６】
2005216934.tif 000018
【図１７】
2005216934.tif 000019
【図１８】
2005216934.tif 000020
【図１９】
2005216934.tif 000021
【図２０】
2005216934.tif 000022
【図２１】
2005216934.tif 000023
【図２２】
2005216934.tif 000024
【図２３】
2005216934.tif 000025
【図２４】
2005216934.tif 000026
【図２５】
2005216934.tif 000027
【図２６】
2005216934.tif 000028
【図２７】
2005216934.tif 000029
【図２８】
2005216934.tif 000030
【図２９】
2005216934.tif 000031