(57)【要約】【課題】１画素中に予備用ＴＦＴを設けても、歩留の低下を抑止することができる電子素子、表示素子及びその製造方法（修正方法）を提供する。【解決手段】ソース線２と、画素電極８と、それらの間の電気的接続をスイッチングする第１ＴＦＴ５ａと、予備用の第２ＴＦＴ５ｂとを備え、第２ＴＦＴ５ｂは、ソース電極４ｂ及びドレイン電極４ｃが形成された半導体膜４と、半導体膜４にゲート絶縁膜１２を介して設けられたゲート電極１ｂとを有し、ソース線２は、第２ＴＦＴ５ｂの半導体膜４に対してゲート絶縁膜１２よりも厚肉の層間絶縁膜１３を介して設けられていると共に、第１ＴＦＴ５ａが使用不可のときに、層間絶縁膜１３にコンタクトホールを形成することでソース電極４ｂに電気的に接続可能に構成され、第２ＴＦＴ５ｂによりソース線２及び画素電極８間の電気的接続のスイッチングが可能とされている。【選択図】図４
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【特許請求の範囲】
【請求項１】
信号供給部と、信号受容部と、該信号供給部及び該信号受容部間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記信号供給部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記信号受容部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可のときに、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記信号供給部及び上記信号受容部間の電気的接続のスイッチングが可能とされていることを特徴とする電子素子。
【請求項２】
信号供給部と、信号受容部と、該信号供給部及び該信号受容部間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記信号供給部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可のときに、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記信号供給部及び上記信号受容部間の電気的接続のスイッチングが可能とされていることを特徴とする電子素子。
【請求項３】
信号供給部と、信号受容部と、該信号供給部及び該信号受容部間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記信号受容部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可のときに、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記信号供給部及び上記信号受容部間の電気的接続のスイッチングが可能とされていることを特徴とする電子素子。
【請求項４】
信号供給部と、信号受容部と、該信号供給部及び該信号受容部間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記信号供給部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記信号受容部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記信号供給部及び上記信号受容部間の電気的接続のスイッチングが可能とされていることを特徴とする電子素子。
【請求項５】
信号供給部と、信号受容部と、該信号供給部及び該信号受容部間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記信号供給部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記信号供給部及び上記信号受容部間の電気的接続のスイッチングが可能とされていることを特徴とする電子素子。
【請求項６】
信号供給部と、信号受容部と、該信号供給部及び該信号受容部間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記信号受容部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記信号供給部及び上記信号受容部間の電気的接続のスイッチングが可能とされていることを特徴とする電子素子。
【請求項７】
請求項２又は５に記載の電子素子において、
上記第１スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記第１スイッチング素子及び上記第２スイッチング素子の各ドレイン電極は、同一のコンタクトホールを介して上記信号受容部に電気的に接続されていることを特徴とする電子素子。
【請求項８】
請求項３又は６に記載の電子素子において、
上記第１スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記第１スイッチング素子及び上記第２スイッチング素子の各ソース電極は、同一のコンタクトホールを介して上記信号供給部に電気的に接続されていることを特徴とする電子素子。
【請求項９】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可のときに、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされていることを特徴とする表示素子。
【請求項１０】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可のときに、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされていることを特徴とする表示素子。
【請求項１１】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可のときに、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされていることを特徴とする表示素子。
【請求項１２】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされていることを特徴とする表示素子。
【請求項１３】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされていることを特徴とする表示素子。
【請求項１４】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされていることを特徴とする表示素子。
【請求項１５】
請求項９乃至１４の何れか１つに記載の表示素子において、
上記第２スイッチング素子は、上記半導体膜のソース電極が予め上記ソース線に電気的に接続されていることを特徴とする表示素子。
【請求項１６】
請求項９乃至１４の何れか１つに記載の表示素子において、
上記第２スイッチング素子のゲート電極に電気的に接続されたゲート線をさらに備えており、
上記第１及び第２スイッチング素子は、上記ゲート線を挟んだ両側に配設されていることを特徴とする表示素子。
【請求項１７】
請求項９乃至１４の何れか１つに記載の表示素子において、
上記第１及び第２スイッチング素子を覆うように設けられた反射電極をさらに備えていることを特徴とする表示素子。
【請求項１８】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可であって、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされたことを特徴とする表示素子。
【請求項１９】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可であって、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされたことを特徴とする表示素子。
【請求項２０】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可であって、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされたことを特徴とする表示素子。
【請求項２１】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされたことを特徴とする表示素子。
【請求項２２】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされたことを特徴とする表示素子。
【請求項２３】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、
上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされたことを特徴とする表示素子。
【請求項２４】
請求項１０、１３、１９及び２２の何れか１つに記載の表示素子において、
上記第１スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記第１スイッチング素子及び上記第２スイッチング素子の各ドレイン電極は、同一のコンタクトホールを介して上記画素電極に電気的に接続されていることを特徴とする表示素子。
【請求項２５】
請求項１１、１４、２０及び２３の何れか１つに記載の表示素子において、
上記第１スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記第１スイッチング素子及び上記第２スイッチング素子の各ソース電極は、同一のコンタクトホールを介して上記ソース線に電気的に接続されていることを特徴とする表示素子。
【請求項２６】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、
修正対象の上記第２スイッチング素子に対応する層間絶縁膜にコンタクトホールを形成することを特徴とする表示素子の製造方法。
【請求項２７】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成された表示素子の製造方法であって、
修正対象の上記第２スイッチング素子に対応する層間絶縁膜にコンタクトホールを形成することを特徴とする表示素子の製造方法。
【請求項２８】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、
修正対象の上記第２スイッチング素子に対応する層間絶縁膜にコンタクトホールを形成することを特徴とする表示素子の製造方法。
【請求項２９】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、
欠陥画素の存在を検出する欠陥画素検出工程と、
上記欠陥画素検出工程で検出された欠陥画素の層間絶縁膜にコンタクトホールを形成して、上記第２スイッチング素子のソース電極と上記ソース線とを、及び上記第２スイッチング素子のドレイン電極と上記画素電極とを電気的に接続して欠陥修正する欠陥修正工程とを備えたことを特徴とする表示素子の製造方法。
【請求項３０】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成された表示素子の製造方法であって、
欠陥画素の存在を検出する欠陥画素検出工程と、
上記欠陥画素検出工程で検出された欠陥画素の層間絶縁膜にコンタクトホールを形成して、上記第２スイッチング素子のソース電極と上記ソース線とを電気的に接続して欠陥修正する欠陥修正工程とを備えたことを特徴とする表示素子の製造方法。
【請求項３１】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、
欠陥画素の存在を検出する欠陥画素検出工程と、
上記欠陥画素検出工程で検出された欠陥画素の層間絶縁膜にコンタクトホールを形成して、上記第２スイッチング素子のドレイン電極と上記画素電極とを電気的に接続して欠陥修正する欠陥修正工程とを備えたことを特徴とする表示素子の製造方法。
【請求項３２】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、
修正対象の上記第２スイッチング素子に対応するゲート絶縁膜にコンタクトホールを形成することを特徴とする表示素子の製造方法。
【請求項３３】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成された表示素子の製造方法であって、
修正対象の上記第２スイッチング素子に対応するゲート絶縁膜にコンタクトホールを形成することを特徴とする表示素子の製造方法。
【請求項３４】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、
修正対象の上記第２スイッチング素子に対応するゲート絶縁膜にコンタクトホールを形成することを特徴とする表示素子の製造方法。
【請求項３５】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、
欠陥画素の存在を検出する欠陥画素検出工程と、
上記欠陥画素検出工程で検出された欠陥画素のゲート絶縁膜にコンタクトホールを形成して、上記第２スイッチング素子のソース電極と上記ソース線とを、及び上記第２スイッチング素子のドレイン電極と上記画素電極とを電気的に接続して欠陥修正する欠陥修正工程とを備えたことを特徴とする表示素子の製造方法。
【請求項３６】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成された表示素子の製造方法であって、
欠陥画素の存在を検出する欠陥画素検出工程と、
上記欠陥画素検出工程で検出された欠陥画素のゲート絶縁膜にコンタクトホールを形成して、上記第２スイッチング素子のソース電極と上記ソース線とを電気的に接続して欠陥修正する欠陥修正工程とを備えたことを特徴とする表示素子の製造方法。
【請求項３７】
ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、
上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、
欠陥画素の存在を検出する欠陥画素検出工程と、
上記欠陥画素検出工程で検出された欠陥画素のゲート絶縁膜にコンタクトホールを形成して、上記第２スイッチング素子のドレイン電極と上記画素電極とを電気的に接続して欠陥修正する欠陥修正工程とを備えたことを特徴とする表示素子の製造方法。
【請求項３８】
請求項２７、３０、３３及び３６の何れか１つに記載の表示素子の製造方法において、
上記第１スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記第１スイッチング素子及び上記第２スイッチング素子の各ドレイン電極は、同一のコンタクトホールを介して上記画素電極に電気的に接続されていることを特徴とする表示素子の製造方法。
【請求項３９】
請求項２８、３１、３４及び３７の何れか１つに記載の表示素子の製造方法において、
上記第１スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記第１スイッチング素子及び上記第２スイッチング素子の各ソース電極は、同一のコンタクトホールを介して上記ソース線に電気的に接続されていることを特徴とする表示素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子素子、表示素子及びその製造方法に関し、特に、液晶表示装置の欠陥画素の欠陥修正方法に関する。
【背景技術】
【０００２】
アクティブマトリクス駆動型の液晶表示装置は、画像の最小単位である画素毎に薄膜トランジスタ（以下、ＴＦＴと略する）等のスイッチング素子を有しており、個々の画素を確実に点灯することができるため、精細な動画表示が可能であり、種々のディスプレイとして利用されている。
【０００３】
近年、液晶表示装置では、画素の開口率を向上させるために、配線に低抵抗の材料を用いてその線幅を細くしたり、ＴＦＴの特性を高めてＴＦＴを微細化する傾向が強くなってきている。
【０００４】
この配線及びＴＦＴの微細化に伴って、液晶表示装置の製造工程における基板表面に付着したパーティクル（微粒子の汚染物質）、ダスト等によって各配線の断線、短絡及びＴＦＴの特性不良等が発生して、画素に欠陥が生じる可能性が高くなっている。
【０００５】
そこで、この画素欠陥を修正する技術が従来から提案されており、液晶表示装置において実用化されている。
【０００６】
例えば、特許文献１では、１画素当たり複数個のＴＦＴが設けられた液晶表示装置が開示されている。
【０００７】
図３３は、特許文献１で開示された液晶表示装置を構成するアクティブマトリクス基板６０の平面模式図であり、図３４は、図３３中のXXXIV−XXXIV断面における断面模式図であり、図３５は、図３３中のXXXV−XXXV断面における断面模式図である。
【０００８】
この液晶表示装置は、複数の画素電極８がマトリクス状に配設されたアクティブマトリクス基板６０と、共通電極が設けられた対向基板と、それら両基板に挟持された液晶層とから構成されている。
【０００９】
アクティブマトリクス基板６０では、ガラス基板１０上に複数のゲート線１と複数のソース線２とが互いに直交するように配設され、そして、各ゲート線１の間にはゲート線１と並行に容量線３が設けられている。また、一対のゲート線１及びソース線２で囲われる領域に画素電極８が設けられている。さらに、各ゲート線１上には、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂが配設している。
【００１０】
第１ＴＦＴ５ａは、ゲート線１の一部分で構成されるゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上にゲート電極に対応するように設けられた半導体膜４と、半導体膜４上に設けられソース線２の突出部であるソース電極と、同じく半導体膜４上にソース電極に対峙するように設けられ画素電極８に接続されたドレイン電極１９ａとを有する。そして、ドレイン電極１９ａには、切断しやすいように括れた形状の切断部Ｘが配置している。
【００１１】
第２ＴＦＴ５ｂは、そのドレイン電極１９ｂと画素電極８との間の構成以外は、第１ＴＦＴ５ａと実質的に同じである。
【００１２】
このドレイン電極１９ｂと画素電極８との間には、ゲート絶縁膜１２に形成されたコンタクトホール１９ｃを介して第２ＴＦＴドレイン電極１９ｂに接続されたドレイン電極引出電極１９ｄが設けられ、ドレイン電極引出電極１９ｄと画素電極８との重畳部分が接続部Ｙとなっている。
【００１３】
この液晶表示装置において、画像を表示する際には、所定のゲート線１からゲート信号を送り、そのゲート信号に接続されている第１ＴＦＴ５ａをオン状態にし、同時に、ソース線２からソース信号を送り、ソース電極及びドレイン電極１９ａを介して、画素電極８に所定の電荷を書き込むことにより、画素電極８と共通電極との間で電位差が生じ、液晶層からなる液晶容量及び補助容量に所定の電圧が印加される。そして、その印加電圧によって液晶層を構成する液晶分子の配向状態を変えることにより、外部から入射する光の透過率を調整して画像が表示される。
【００１４】
そして、第１ＴＦＴ５ａの特性不良に起因して画素の何れかが欠陥画素であって、その欠陥画素を修正する際には、対応する第１ＴＦＴ５ａの切断部Ｘにレーザーを照射することによりドレイン電極１９ａを切断すると共に、接続部Ｙにレーザーを照射することによりゲート絶縁膜１２にコンタクトホールを形成してドレイン電極引出電極１９ｄを介して画素電極８と第２ＴＦＴ５ｂのドレイン電極１９ｄとを短絡させる。
【００１５】
これにより、欠陥画素の画素電極８は、特性不良の第１ＴＦＴ５ａによって駆動されるのではなく、第２ＴＦＴ５ｂによって駆動されることになる。
【特許文献１】特開平７−１０４３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、このゲート絶縁膜１２の膜厚は、適当なＴＦＴ特性を得るために、通常、１００〜３００ｎｍと薄いため、また、上述のような液晶表示装置における配線及びＴＦＴの微細化も伴って、画素電極８とドレイン電極引出電極１９ｄとの間、つまり、コンタクトを形成するゲート絶縁膜１２を挟んだ上下の導電層間で短絡が発生する恐れがある。言い換えれば、１画素中に予備用の第２ＴＦＴ５ｂを設けることによって、却って液晶表示装置の不良率を高め、歩留を低下させてしまう恐れがある。
【００１７】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、１画素中に予備用ＴＦＴを設けても、歩留の低下を抑止することができる電子素子、表示素子及びその製造方法（修正方法）を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の電子素子は、信号供給部と、信号受容部と、該信号供給部及び該信号受容部間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記信号供給部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記信号受容部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可のときに、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記信号供給部及び上記信号受容部間の電気的接続のスイッチングが可能とされていることを特徴とする。
【００１９】
本発明の電子素子は、信号供給部と、信号受容部と、該信号供給部及び該信号受容部間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、
上記信号供給部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可のときに、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記信号供給部及び上記信号受容部間の電気的接続のスイッチングが可能とされていることを特徴とする。
【００２０】
本発明の電子素子は、信号供給部と、信号受容部と、該信号供給部及び該信号受容部間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記信号受容部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可のときに、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記信号供給部及び上記信号受容部間の電気的接続のスイッチングが可能とされていることを特徴とする。
【００２１】
上記の構成によれば、第２スイッチング素子を用いて信号供給部及び信号受容部間の電気的接続のスイッチングを可能とするコンタクトホールがゲート絶縁膜よりも厚肉の層間絶縁膜に形成されることになるので、ソース電極と信号供給部との間及びドレイン電極と信号受容部との間の電気的絶縁が保持されることになる。
【００２２】
そして、第１スイッチング素子が使用不可のときには、以下のようにして、予備用の第２スイッチング素子を用いて信号供給部及び信号受容部間の電気的接続のスイッチングが可能になる。
【００２３】
まず、信号供給部と半導体膜のソース電極との間の層間絶縁膜、及び信号受容部と半導体膜のドレイン電極との間の層間絶縁膜にそれぞれコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、双方のコンタクトホールをそれぞれ形成することにより、第２スイッチング素子を用いたスイッチングが可能になる。
【００２４】
また、信号受容部と半導体膜のドレイン電極との間が予め電気的に接続され、信号供給部と半導体膜のソース電極との間の層間絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールを形成することにより、第２スイッチング素子を用いたスイッチングが可能になる。
【００２５】
さらに、信号供給部と半導体膜のソース電極との間が予め電気的に接続され、信号受容部と半導体膜のドレイン電極との間の層間絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールを形成することにより、第２スイッチング素子を用いたスイッチングが可能になる。
【００２６】
以上のように、第１スイッチング素子が使用不可のときは、第２スイッチング素子を用いて信号供給部及び信号受容部間の電気的接続のスイッチングが可能である。また、ソース電極と信号供給部との間及びドレイン電極と信号受容部との間の電気的絶縁が保持されているため、製造工程中において、ソース電極と信号供給部との間及びドレイン電極と信号受容部との間での短絡の発生が低減されるので、予備用の第２スイッチング素子を設けても、歩留の低下を抑止することができる。
【００２７】
本発明の電子素子は、信号供給部と、信号受容部と、該信号供給部及び該信号受容部間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記信号供給部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記信号受容部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記信号供給部及び上記信号受容部間の電気的接続のスイッチングが可能とされていることを特徴とする。
【００２８】
本発明の電子素子は、信号供給部と、信号受容部と、該信号供給部及び該信号受容部間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記信号供給部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記信号供給部及び上記信号受容部間の電気的接続のスイッチングが可能とされていることを特徴とする。
【００２９】
本発明の電子素子は、信号供給部と、信号受容部と、該信号供給部及び該信号受容部間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記信号受容部は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記信号供給部及び上記信号受容部間の電気的接続のスイッチングが可能とされていることを特徴とする。
【００３０】
上記の構成によれば、第２スイッチング素子を用いて信号供給部及び信号受容部間の電気的接続のスイッチングを可能とするコンタクトホールが層間絶縁膜ではなくゲート絶縁膜に形成されることになる。そのため、第１スイッチング素子が使用不可のときに、レーザー照射によりコンタクトホールを形成して、第２スイッチング素子を用いたスイッチングにする場合には、そのコンタクトホールを形成するために必要なレーザーのエネルギー量が少なく済み、レーザーが照射される箇所付近の他の部材を損傷させることも少なくなる。
【００３１】
具体的に第１スイッチング素子が使用不可のときには、以下のようにして、予備用の第２スイッチング素子を用いて信号供給部及び信号受容部間の電気的接続のスイッチングが可能になる。
【００３２】
まず、信号供給部と半導体膜のソース電極との間のゲート絶縁膜、及び信号受容部と半導体膜のドレイン電極との間のゲート絶縁膜にそれぞれコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、双方のコンタクトホールをそれぞれ形成することにより、第２スイッチング素子を用いたスイッチングが可能になる。
【００３３】
また、信号受容部と半導体膜のドレイン電極との間が予め電気的に接続され、信号供給部と半導体膜のソース電極との間のゲート絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールを形成することにより、第２スイッチング素子を用いたスイッチングが可能になる。
【００３４】
さらに、信号供給部と半導体膜のソース電極との間が予め電気的に接続され、信号受容部と半導体膜のドレイン電極との間のゲート絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールを形成することにより、第２スイッチング素子を用いたスイッチングが可能になる。
【００３５】
以上のように、第１スイッチング素子が使用不可のときは、ゲート絶縁膜にコンタクトホールを形成することにより、第２スイッチング素子を用いて信号供給部及び信号受容部間の電気的接続のスイッチングが可能になる。これにより、容易にコンタクトホールを形成することが可能になり、欠陥の修正が確実になる。
【００３６】
上記第１スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記第１スイッチング素子及び上記第２スイッチング素子の各ドレイン電極は、同一のコンタクトホールを介して上記信号受容部に電気的に接続されていてもよい。
【００３７】
上記の構成によれば、信号受容部と、第１スイッチング素子及び第２スイッチング素子の各ドレイン電極とが同一のコンタクトホールによって電気的に接続されているので、第１スイッチング素子及び第２スイッチング素子を構成する一部の部材、すなわち、信号受容部とドレイン電極とを電気的に接続するコンタクトホールが共用されている。そのため、画素内において、コンタクトホールの占有する面積が小さくなり、画素の開口率が向上する。また、その同一のコンタクトホールが反射電極の下に形成される場合においては、反射電極の面積が小さくなって、透過開口率が向上する。
【００３８】
上記第１スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記第１スイッチング素子及び上記第２スイッチング素子の各ソース電極は、同一のコンタクトホールを介して上記信号供給部に電気的に接続されていてもよい。
【００３９】
上記の構成によれば、信号供給部と、第１スイッチング素子及び第２スイッチング素子の各ソース電極とが同一のコンタクトホールによって電気的に接続されているので、第１スイッチング素子及び第２スイッチング素子を構成する一部の部材、すなわち、信号供給部とソース電極とを接続するコンタクトホールが共用されている。そのため、画素内において、コンタクトホールの占有する面積が小さくなり、画素の開口率が向上する。また、その同一のコンタクトホールが反射電極の下に形成される場合においては、反射電極の面積が小さくなって、透過開口率が向上する。
【００４０】
本発明の表示素子は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可のときに、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされていることを特徴とする。
【００４１】
本発明の表示素子は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可のときに、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされていることを特徴とする。
【００４２】
本発明の表示素子は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可のときに、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされていることを特徴とする。
【００４３】
上記の構成によれば、第２スイッチング素子によってソース線及び画素電極間の電気的接続のスイッチングを可能とするコンタクトホールがゲート絶縁膜よりも厚肉の層間絶縁膜に形成されることになるので、ソース電極とソース線との間及びドレイン電極と画素電極との間の電気的絶縁が保持されることになる。
【００４４】
そして、第１スイッチング素子が使用不可のときには、以下のようにして、予備用の第２スイッチング素子を用いてソース線及び画素電極間の電気的接続のスイッチングが可能になる。
【００４５】
まず、ソース線と半導体膜のソース電極との間の層間絶縁膜、及び画素電極と半導体膜のドレイン電極との間の層間絶縁膜にそれぞれコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、双方のコンタクトホールをそれぞれ形成することにより、第２スイッチング素子を用いたスイッチングが可能になる。
【００４６】
また、画素電極と半導体膜のドレイン電極との間が予め電気的に接続され、ソース線と半導体膜のソース電極との間の層間絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールを形成することにより、第２スイッチング素子を用いたスイッチングが可能になる。
【００４７】
さらに、ソース線と半導体膜のソース電極との間が予め電気的に接続され、画素電極と半導体膜のドレイン電極との間の層間絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールを形成することにより、第２スイッチング素子を用いたスイッチングが可能になる。
【００４８】
以上のように、第１スイッチング素子が使用不可のときは、第２スイッチング素子を用いてソース線及び画素電極間の電気的接続のスイッチングが可能である。また、ソース電極とソース線との間及びドレイン電極と画素電極との間の電気的絶縁が保持されているため、製造工程中において、ソース電極とソース線との間及びドレイン電極と画素電極との間での短絡の発生が低減されるので、予備用の第２スイッチング素子を設けても、歩留の低下を抑止することができる。
【００４９】
本発明の表示素子は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされていることを特徴とする。
【００５０】
本発明の表示素子は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされていることを特徴とする。
【００５１】
本発明の表示素子は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされていることを特徴とする。
【００５２】
上記の構成によれば、第２スイッチング素子を用いてソース線及び画素電極間の電気的接続のスイッチングを可能とするコンタクトホールが層間絶縁膜ではなくゲート絶縁膜に形成されることになる。そのため、第１スイッチング素子が使用不可のときに、レーザー照射によりコンタクトホールを形成して、第２スイッチング素子を用いたスイッチングにする場合には、そのコンタクトホールを形成するために必要なレーザーのエネルギー量が少なく済み、レーザーが照射される箇所付近の他の部材を損傷させることも少なくなる。
【００５３】
具体的に第１スイッチング素子が使用不可のときには、以下のようにして、予備用の第２スイッチング素子を用いてソース線及び画素電極間の電気的接続のスイッチングが可能になる。
【００５４】
まず、ソース線と半導体膜のソース電極との間のゲート絶縁膜、及び画素電極と半導体膜のドレイン電極との間のゲート絶縁膜にそれぞれコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、双方のコンタクトホールをそれぞれ形成することにより、第２スイッチング素子を用いたスイッチングが可能になる。
【００５５】
また、画素電極と半導体膜のドレイン電極との間が予め電気的に接続され、ソース線と半導体膜のソース電極との間のゲート絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールを形成することにより、第２スイッチング素子を用いたスイッチングが可能になる。
【００５６】
さらに、ソース線と半導体膜のソース電極との間が予め電気的に接続され、画素電極と半導体膜のドレイン電極との間のゲート絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールを形成することにより、第２スイッチング素子を用いたスイッチングが可能になる。
【００５７】
以上のように、第１スイッチング素子が使用不可のときは、ゲート絶縁膜にコンタクトホールを形成することにより、第２スイッチング素子を用いてソース線及び画素電極間の電気的接続のスイッチングが可能になる。これにより、容易にコンタクトホールを形成することが可能になり、欠陥の修正が確実になる。
【００５８】
上記第２スイッチング素子は、上記半導体膜のソース電極が予め上記ソース線に電気的に接続されていてもよい。
【００５９】
上記の構成によれば、第２スイッチング素子の半導体膜のソース電極が予めソース線に電気的に接続されていて、第１スイッチング素子が使用不可のときに、層間絶縁膜にコンタクトホールを形成することでその半導体膜のドレイン電極に電気的に接続可能に構成されていることになる。そのため、ソース線に係る負荷に対して、支配的なスイッチング素子のオフ状態時の寄生容量が低減される。
【００６０】
具体的には、半導体膜のソース電極が予めソース線に電気的に接続されているので、第２スイッチング素子のオフ状態時の寄生容量は、ソース電極及びゲート電極間と、ソース電極及び画素電極間とのみを考慮すればよい。一方、半導体膜のドレイン電極が予め画素電極に電気的に接続されている場合には、ソース電極及びゲート電極間と、ソース電極及び画素電極間とに加えて、ソース電極及びソース線間を考慮する必要がある。
【００６１】
これにより、第２スイッチング素子のオフ状態時の寄生容量が低減され、ソース線に係る負荷が小さくなり、ドライバの能力を低く設計することができ、液晶表示装置の消費電力を低減することができる。
【００６２】
上記第２スイッチング素子のゲート電極に電気的に接続されたゲート線をさらに備えており、上記第１及び第２スイッチング素子が、上記ゲート線を挟んだ両側に配設されていてもよい。
【００６３】
上記の構成によれば、第１及び第２スイッチング素子が、ゲート線を挟んだ両側に配設されているので、両スイッチング素子が互いに離間して位置付けられていることになる。そのため、第２スイッチング素子を形成することによる第１スイッチング素子の形成への影響が小さくなる。これにより、予備用の第２スイッチング素子を設けても、歩留の低下を抑止することができる。さらに、双方のスイッチング素子が共に、パターン異常等の特性不良となる可能性も低減されることから、修正可能となる確率が高くなる。
【００６４】
上記第１及び第２スイッチング素子を覆うように設けられた反射電極をさらに備えていてもよい。
【００６５】
上記の構成によれば、第１及び第２スイッチング素子を覆うように、反射電極が設けられているので、第１及び第２スイッチング素子の領域が反射領域となる。そのため、反射領域を有する反射型又は半透過型の表示素子として、開口率の低下を抑止することができる。
【００６６】
本発明の表示素子は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可であって、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされたことを特徴とする。
【００６７】
本発明の表示素子は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可であって、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされたことを特徴とする。
【００６８】
本発明の表示素子は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可であって、上記層間絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされたことを特徴とする。
【００６９】
上記の構成によれば、層間絶縁膜にコンタクトホールを形成して、第２スイッチング素子によるソース線及び画素電極間の電気的接続のスイッチングが可能となっているので、ソース線及び画素電極間の電気的接続のスイッチングが使用不可な第１スイッチング素子ではなく、予備用の第２スイッチング素子で行われることになって、正常な表示が可能である。
【００７０】
具体的に第１スイッチング素子が使用不可のときには、以下のようにして、予備用の第２スイッチング素子を用いてソース線及び画素電極間の電気的接続のスイッチングが可能となっている。
【００７１】
まず、ソース線と半導体膜のソース電極との間の層間絶縁膜、及び画素電極と半導体膜のドレイン電極との間の層間絶縁膜にそれぞれコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、双方のコンタクトホールがそれぞれ形成されて、第２スイッチング素子を用いたスイッチングが可能となっている。
【００７２】
また、画素電極と半導体膜のドレイン電極との間が予め電気的に接続され、ソース線と半導体膜のソース電極との間の層間絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールが形成されて、第２スイッチング素子を用いたスイッチングが可能となっている。
【００７３】
さらに、ソース線と半導体膜のソース電極との間が予め電気的に接続され、画素電極と半導体膜のドレイン電極との間の層間絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールが形成されて、第２スイッチング素子を用いたスイッチングが可能となっている。
【００７４】
本発明の表示素子は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされたことを特徴とする表示素子。
【００７５】
本発明の表示素子は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされたことを特徴とする。
【００７６】
本発明の表示素子は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２スイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成され、上記第１スイッチング素子が使用不可のときに、上記ゲート絶縁膜にコンタクトホールを形成することで、上記第２スイッチング素子により上記ソース線及び上記画素電極間の電気的接続のスイッチングが可能とされたことを特徴とする。
【００７７】
上記の構成によれば、ゲート絶縁膜にコンタクトホールを形成して、第２スイッチング素子によるソース線及び画素電極間の電気的接続のスイッチングが可能となっているので、ソース線及び画素電極間の電気的接続のスイッチングが使用不可な第１スイッチング素子ではなく、予備用の第２スイッチング素子で行われることになって、正常な表示が可能である。
【００７８】
具体的に第１スイッチング素子が使用不可のときには、以下のようにして、予備用の第２スイッチング素子を用いてソース線及び画素電極間の電気的接続のスイッチングが可能となっている。
【００７９】
まず、ソース線と半導体膜のソース電極との間のゲート絶縁膜、及び画素電極と半導体膜のドレイン電極との間のゲート絶縁膜にそれぞれコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、双方のコンタクトホールがそれぞれ形成されて、第２スイッチング素子を用いたスイッチングが可能となっている。
【００８０】
また、画素電極と半導体膜のドレイン電極との間が予め電気的に接続され、ソース線と半導体膜のソース電極との間のゲート絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールが形成されて、第２スイッチング素子を用いたスイッチングが可能となっている。
【００８１】
さらに、ソース線と半導体膜のソース電極との間が予め電気的に接続され、画素電極と半導体膜のドレイン電極との間のゲート絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールが形成されて、第２スイッチング素子を用いたスイッチングが可能となっている。
【００８２】
上記第１スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記第１スイッチング素子及び上記第２スイッチング素子の各ドレイン電極は、同一のコンタクトホールを介して上記画素電極に電気的に接続されていてもよい。
【００８３】
上記の構成によれば、画素電極と、第１スイッチング素子及び第２スイッチング素子の各ドレイン電極とが同一のコンタクトホールによって電気的に接続されているので、第１スイッチング素子及び第２スイッチング素子を構成する一部の部材、すなわち、画素電極とドレイン電極とを接続するコンタクトホールが共用されている。そのため、画素内において、コンタクトホールの占有する面積が小さくなり、画素の開口率が向上する。また、その同一のコンタクトホールが反射電極の下に形成される場合においては、反射電極の面積が小さくなって、透過開口率が向上する。
【００８４】
上記第１スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記第１スイッチング素子及び上記第２スイッチング素子の各ソース電極は、同一のコンタクトホールを介して上記ソース線に電気的に接続されていてもよい。
【００８５】
上記の構成によれば、ソース線と、第１スイッチング素子及び第２スイッチング素子の各ソース電極とが同一のコンタクトホールによって電気的に接続されているので、第１スイッチング素子及び第２スイッチング素子を構成する一部の部材、すなわち、ソース線とソース電極とを接続するコンタクトホールが共用されている。そのため、画素内において、コンタクトホールの占有する面積が小さくなり、画素の開口率が向上する。また、その同一のコンタクトホールが反射電極の下に形成される場合においては、反射電極の面積が小さくなって、透過開口率が向上する。
【００８６】
本発明の表示素子の製造方法は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、修正対象の上記第２スイッチング素子に対応する層間絶縁膜にコンタクトホールを形成することを特徴とする。
【００８７】
本発明の表示素子の製造方法は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成された表示素子の製造方法であって、修正対象の上記第２スイッチング素子に対応する層間絶縁膜にコンタクトホールを形成することを特徴とする。
【００８８】
本発明の表示素子の製造方法は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、修正対象の上記第２スイッチング素子に対応する層間絶縁膜にコンタクトホールを形成することを特徴とする。
【００８９】
本発明の表示素子の製造方法は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、欠陥画素の存在を検出する欠陥画素検出工程と、上記欠陥画素検出工程で検出された欠陥画素の層間絶縁膜にコンタクトホールを形成して、上記第２スイッチング素子のソース電極と上記ソース線とを、及び上記第２スイッチング素子のドレイン電極と上記画素電極とを電気的に接続して欠陥修正する欠陥修正工程とを備えたことを特徴とする。
【００９０】
本発明の表示素子の製造方法は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成された表示素子の製造方法であって、欠陥画素の存在を検出する欠陥画素検出工程と、上記欠陥画素検出工程で検出された欠陥画素の層間絶縁膜にコンタクトホールを形成して、上記第２スイッチング素子のソース電極と上記ソース線とを電気的に接続して欠陥修正する欠陥修正工程とを備えたことを特徴とする。
【００９１】
本発明の表示素子の製造方法は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、該層間絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、欠陥画素の存在を検出する欠陥画素検出工程と、上記欠陥画素検出工程で検出された欠陥画素の層間絶縁膜にコンタクトホールを形成して、上記第２スイッチング素子のドレイン電極と上記画素電極とを電気的に接続して欠陥修正する欠陥修正工程とを備えたことを特徴とする。
【００９２】
上記の方法によれば、修正対象の第２スイッチング素子に対応する層間絶縁膜に、コンタクトホールを形成することにより、その第２スイッチング素子によってソース線及び画素電極間の電気的接続のスイッチングが可能となり、正常な表示が可能である。さらに、使用不可な第１スイッチング素子を有する表示素子を正常な表示が可能な状態に修正することができるので、表示素子の歩留を向上させることもできる。
【００９３】
具体的には、欠陥画素検出工程において、第１スイッチング素子が使用不可である欠陥画素を検出した後、その欠陥画素について、以下のような欠陥修正工程を行って、予備用の第２スイッチング素子を用いてソース線及び画素電極間の電気的接続のスイッチングを可能にする。
【００９４】
まず、ソース線と半導体膜のソース電極との間の層間絶縁膜、及び画素電極と半導体膜のドレイン電極との間の層間絶縁膜にそれぞれコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、双方のコンタクトホールをそれぞれ形成して、第２スイッチング素子を用いたスイッチングを可能にする。
【００９５】
また、画素電極と半導体膜のドレイン電極との間が予め電気的に接続され、ソース線と半導体膜のソース電極との間の層間絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールを形成して、第２スイッチング素子を用いたスイッチングを可能にする。
【００９６】
さらに、ソース線と半導体膜のソース電極との間が予め電気的に接続され、画素電極と半導体膜のドレイン電極との間の層間絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールを形成して、第２スイッチング素子を用いたスイッチングを可能にする。
【００９７】
本発明の表示素子の製造方法は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、修正対象の上記第２スイッチング素子に対応するゲート絶縁膜にコンタクトホールを形成することを特徴とする。
【００９８】
本発明の表示素子の製造方法は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成された表示素子の製造方法であって、修正対象の上記第２スイッチング素子に対応するゲート絶縁膜にコンタクトホールを形成することを特徴とする。
【００９９】
本発明の表示素子の製造方法は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、修正対象の上記第２スイッチング素子に対応するゲート絶縁膜にコンタクトホールを形成することを特徴とする。
【０１００】
本発明の表示素子の製造方法は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成され、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、欠陥画素の存在を検出する欠陥画素検出工程と、上記欠陥画素検出工程で検出された欠陥画素のゲート絶縁膜にコンタクトホールを形成して、上記第２スイッチング素子のソース電極と上記ソース線とを、及び上記第２スイッチング素子のドレイン電極と上記画素電極とを電気的に接続して欠陥修正する欠陥修正工程とを備えたことを特徴とする。
【０１０１】
本発明の表示素子の製造方法は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記ソース線は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のソース電極に電気的に接続可能に構成された表示素子の製造方法であって、欠陥画素の存在を検出する欠陥画素検出工程と、上記欠陥画素検出工程で検出された欠陥画素のゲート絶縁膜にコンタクトホールを形成して、上記第２スイッチング素子のソース電極と上記ソース線とを電気的に接続して欠陥修正する欠陥修正工程とを備えたことを特徴とする。
【０１０２】
本発明の表示素子の製造方法は、ソース線と、画素電極と、該ソース線及び該画素電極間の電気的接続をスイッチングする第１スイッチング素子と、予備用の第２のスイッチング素子とを備え、上記第２スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記画素電極は、上記第２スイッチング素子の半導体膜に対して上記ゲート絶縁膜、及び該ゲート絶縁膜を覆う層間絶縁膜を介して設けられていると共に、上記ゲート絶縁膜にコンタクトホールを形成することで該半導体膜のドレイン電極に電気的に接続可能に構成された表示素子の製造方法であって、欠陥画素の存在を検出する欠陥画素検出工程と、上記欠陥画素検出工程で検出された欠陥画素のゲート絶縁膜にコンタクトホールを形成して、上記第２スイッチング素子のドレイン電極と上記画素電極とを電気的に接続して欠陥修正する欠陥修正工程とを備えたことを特徴とする。
【０１０３】
上記の方法によれば、修正対象の第２スイッチング素子に対応するゲート絶縁膜に、コンタクトホールを形成することにより、その第２スイッチング素子によってソース線及び画素電極間の電気的接続のスイッチングが可能となり、正常な表示が可能である。さらに、使用不可な第１スイッチング素子を有する表示素子を正常な表示が可能な状態に修正することができるので、表示素子の歩留を向上させることもできる。
【０１０４】
具体的には、欠陥画素検出工程において、第１スイッチング素子が使用不可である欠陥画素を検出した後、その欠陥画素について、以下のような欠陥修正工程を行って、予備用の第２スイッチング素子を用いてソース線及び画素電極間の電気的接続のスイッチングを可能にする。
【０１０５】
まず、ソース線と半導体膜のソース電極との間のゲート絶縁膜、及び画素電極と半導体膜のドレイン電極との間のゲート絶縁膜にそれぞれコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、双方のコンタクトホールをそれぞれ形成して、第２スイッチング素子を用いたスイッチングを可能にする。
【０１０６】
また、画素電極と半導体膜のドレイン電極との間が予め電気的に接続され、ソース線と半導体膜のソース電極との間のゲート絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールを形成して、第２スイッチング素子を用いたスイッチングを可能にする。
【０１０７】
さらに、ソース線と半導体膜のソース電極との間が予め電気的に接続され、画素電極と半導体膜のドレイン電極との間のゲート絶縁膜にコンタクトホールを形成することにより電気的に接続可能に構成されている場合には、そのコンタクトホールを形成して、第２スイッチング素子を用いたスイッチングを可能にする。
【０１０８】
上記第１スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記第１スイッチング素子及び上記第２スイッチング素子の各ドレイン電極は、同一のコンタクトホールを介して上記画素電極に電気的に接続されていてもよい。
【０１０９】
上記の方法によれば、画素電極と、第１スイッチング素子及び第２スイッチング素子の各ドレイン電極とが同一のコンタクトホールによって電気的に接続されているので、第１スイッチング素子及び第２スイッチング素子を構成する一部の部材、すなわち、画素電極とドレイン電極とを接続するコンタクトホールが共用されている。そのため、画素内において、コンタクトホールの占有する面積が小さくなり、画素の開口率が向上する。また、その同一のコンタクトホールが反射電極の下に形成される場合においては、反射電極の面積が小さくなって、透過開口率が向上する。
【０１１０】
上記第１スイッチング素子は、ソース電極及びドレイン電極が形成された半導体膜と、該半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、上記第１スイッチング素子及び上記第２スイッチング素子の各ソース電極は、同一のコンタクトホールを介して上記ソース線に電気的に接続されていてもよい。
【０１１１】
上記の方法によれば、ソース線と、第１スイッチング素子及び第２スイッチング素子の各ソース電極とが同一のコンタクトホールによって電気的に接続されているので、第１スイッチング素子及び第２スイッチング素子を構成する一部の部材、すなわち、ソース線とソース電極とを接続するコンタクトホールが共用されている。そのため、画素内において、コンタクトホールの占有する面積が小さくなり、画素の開口率が向上する。また、その同一のコンタクトホールが反射電極の下に形成される場合においては、反射電極の面積が小さくなって、透過開口率が向上する。
【発明の効果】
【０１１２】
本発明の表示素子は、第２スイッチング素子によってソース線及び画素電極間の電気的接続のスイッチングを可能とするコンタクトホールがゲート絶縁膜よりも厚肉の層間絶縁膜に形成されることになるので、ソース電極とソース線との間及びドレイン電極と画素電極との間の電気的絶縁が保持されることになる。これにより、製造工程中において、ソース電極とソース線との間及びドレイン電極と画素電極との間での短絡が低減されるので、予備用の第２スイッチング素子を設けても、歩留の低下を抑止することができる。
【発明を実施するための最良の形態】
【０１１３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の実施形態では、表示素子の例として、ＴＦＴをスイッチング素子として用いた液晶表示装置を説明する。但し、本発明は、以下の実施形態に限定されるものではなく、他の構成であってもよい。
【０１１４】
《発明の実施形態１》
以下に、本発明の実施形態１に係る液晶表示装置５０について説明する。
【０１１５】
図１は、液晶表示装置５０の断面模式図であり、図２は、液晶表示装置５０を構成するアクティブマトリクス基板２０ａの平面模式図であり、図３は、図２中の断面III−IIIに対応するアクティブマトリクス基板２０ａの断面模式図であり、図４は、図２中の断面IV
−IVに対応するアクティブマトリクス基板２０ａの断面模式図である。
【０１１６】
液晶表示装置５０は、アクティブマトリクス基板２０ａと、それに対向するように設けられた対向基板３０と、両基板２０ａ及び３０の間に挟持されるように設けられた液晶層４０とを備えている。
【０１１７】
アクティブマトリクス基板２０ａは、図２に示すように、絶縁基板１０上に複数のゲート線１と信号供給部として機能する複数のソース線２とが互いに直交するように配設され、各ゲート線１の間には容量線３がゲート線１と平行に延びるように配設されている。そして、各ゲート線１とソース線２との各交差部には、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂが設けられている。また、一対の容量線３と一対のソース線２で囲われる表示領域に、各第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂの信号受容部として機能し画素を構成する画素電極８が設けられている。
【０１１８】
また、アクティブマトリクス基板２０ａは、図３及び図４に示すように、絶縁基板１０上に、ベースコート膜１１、ゲート絶縁膜１２、層間絶縁膜１３及び樹脂層１４が順に積層された多層積層構造となっている。
【０１１９】
ベースコート膜１１とゲート絶縁膜１２との層間には、チャネル領域４ａ、ソース電極４ｂ、ドレイン電極４ｃ及び補助容量電極４ｄを有する半導体膜４が設けられている。
【０１２０】
ゲート絶縁膜１２と層間絶縁膜１３との層間には、ゲート線１と、それぞれゲート線１の突出部であるゲート電極１ａ及び１ｂと、容量線３と、ソース線引出電極２ａとが設けられている。
【０１２１】
層間絶縁膜１３と樹脂層１４との層間には、コンタクトホール６ｃを介してソース電極４ｂに接続されソース線２の一部分でもある第１ＴＦＴソース電極引出電極６ａと、コンタクトホール６ｄを介してソース電極４ｂに接続された第２ＴＦＴソース電極引出電極６ｂと、コンタクトホール２ｂを介してソース線引出電極２ａに接続されたソース線２と、コンタクトホール７ａ及びコンタクトホール７ｂを介してそれぞれドレイン電極４ｃに接続されたドレイン電極引出電極７とが設けられている。
【０１２２】
樹脂層１４の上には、コンタクトホール７ｃを介してドレイン電極引出電極７に接続された画素電極８が設けられ、画素電極８の上には、配向膜１６が設けられている。
【０１２３】
第１ＴＦＴ５ａは、そのソース電極引出電極６ａがソース線２と接続されている（同一である）と共に、そのドレイン電極引出電極７が画素電極８に接続されていて、常時、スイッチング素子として駆動するものである。
【０１２４】
また、第２ＴＦＴ５ｂは、そのドレイン電極引出電極７が画素電極８に接続されているが、そのソース電極引出電極６ｂがソース線２と接続されていないため、そのままではスイッチング素子として駆動することのない予備用のものである。そして、ソース電極引出電極６ｂは、ソース線引出電極２ａと重なり部分（図２及び図４中のＹ１）を有している。
【０１２５】
さらに、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂは、ゲート線１を挟んだ両側に配設されている。そのため、両ＴＦＴ５ａ及び５ｂが互いに離間して位置付けられていることになる。これにより、第２ＴＦＴ５ｂを形成することによる第１ＴＦＴ５ａの形成への影響が小さくなるので、予備用の第２ＴＦＴ５ｂを設けても、歩留の低下が抑止される。さらに、双方のＴＦＴ（５ａ及び５ｂ）が共に、パターン異常等の特性不良となる可能性も低減されることから、液晶表示装置の修正可能となる確率が高くなる。
【０１２６】
なお、第１ＴＦＴ５ａ（第２ＴＦＴ５ｂ）のゲート電極１ａ及び１ｂは、それぞれ２つずつであり、１つのＴＦＴに複数のゲート電極を有するマルチゲート型になっている。これにより、オフ電流の低減を図り、且つ、ＴＦＴを構成するどちらかのトランジスタ部（ゲート電極）で常に導通状態が発生しても、他方のトランジスタ部（ゲート電極）が正常であれば、そのマルチゲート型ＴＦＴ自体の致命的な特性不良は回避できる。
【０１２７】
半導体膜４の補助容量電極４ｄは、ゲート絶縁膜１２を介して容量線３と重なって、補助容量を構成している。
【０１２８】
対向基板３０は、図１に示すように、絶縁基板１０上に、カラーフィルタ層１８、オーバコート層（不図示）、共通電極１７及び配向膜１６が順に積層された多層積層構造になっている。
【０１２９】
カラーフィルタ層１８には、各画素に対応して赤、緑及び青のうちの１色の着色層が設けられ、各着色層の間には遮光膜としてブラックマトリクスが設けられている。
【０１３０】
液晶層４０は、電気光学特性を有するネマチック液晶材料から構成されている。
【０１３１】
この液晶表示装置５０は、各画素電極８ごとに１つの画素が構成されており、各画素において、ゲート線１からゲート信号が送られて第１ＴＦＴ５ａをオン状態になったときに、ソース線２からソース信号が送られてソース電極４ｂ及びドレイン電極４ｃを介して、画素電極８に所定の電荷を書き込まれ、画素電極８と共通電極１７との間で電位差が生じることになり、液晶層４０からなる液晶容量及び補助容量に所定の電圧が印加されるように構成されている。そして、液晶表示装置５０では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。
【０１３２】
次に、本発明の実施形態１に係る液晶表示装置５０の製造方法について説明する。
【０１３３】
＜アクティブマトリクス基板作製工程＞
以下に、アクティブマトリクス基板２０ａの作製工程について説明する。
【０１３４】
まず、ガラス基板１０上の基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、ＳｉＯＮ膜（厚さ１００ｎｍ程度）を成膜してベースコート膜１１を形成する。
【０１３５】
次いで、ベースコート膜１１上の基板全体に、原料ガスとしてジシラン（Ｓｉ2Ｈ6）を用いて、プラズマＣＶＤ法により、アモルファスシリコン膜（厚さ５０ｎｍ程度）を成膜した後、加熱処理を行い、結晶化（ポリシリコン膜に変成）する。その後、フォトリソグラフィ技術（Photo Engraving Process、以下、「ＰＥＰ技術」と称する）によりパターン形成して半導体膜４を形成する。
【０１３６】
次いで、半導体膜４が形成されたベースコート膜１１上の基板全体に、プラズマＣＶＤ法により、ＳｉＯＮ膜（厚さ１１５ｎｍ程度）を成膜してゲート絶縁膜１２を形成する。
【０１３７】
次いで、ゲート絶縁膜１２上の基板全体に、スパッタリング法により、窒化タンタル膜（厚さ５０ｎｍ程度）及びタングステン膜（厚さ３７０ｎｍ程度）を順次成膜し、その後、ＰＥＰ技術により、パターン形成してゲート線１、ゲート電極１ａ及び１ｂ、容量線３並びにソース線引出電極２ａを形成する。なお、窒化タンタル膜及びタングステン膜の積層膜に代わりに、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅から選ばれる金属元素の単体材料又はその金属元素を主成分とする合金材料若しくは化合物材料を用いてもよい。
【０１３８】
次いで、ゲート電極１ａ及び１ｂをマスクとして、ゲート絶縁膜を通して半導体膜４にリンをドープして、ゲート電極１ａ及び１ｂに対応する部分にチャネル領域４ａ、その外側にソース電極４ｂ及びドレイン電極４ｃ（補助容量電極４ｄ）を形成し、その後、加熱処理を行い、ドープしたリンの活性化処理を行う。なお、不純物元素として上記のようにリンをドープすれば、Ｎチャネル型のＴＦＴが形成され、ボロンをドープすれば、Ｐチャネル型のＴＦＴが形成される。
【０１３９】
次いで、ゲート線１、ゲート電極１ａ及び１ｂ、容量線３並びにソース線引出電極２ａが形成されたゲート絶縁膜１２上の基板全体に、ＣＶＤ法により、窒化シリコン膜と酸化シリコン膜との積層膜（厚さ９５０ｎｍ程度）を成膜して層間絶縁膜１３を形成する。
【０１４０】
次いで、ゲート絶縁膜１２と層間絶縁膜１３との積層膜のソース電極４ｂ及びドレイン電極４ｃに対応する部分と、層間絶縁膜１３のソース線引出電極２ａに対応する部分とをエッチング除去して、各コンタクトホール６ｃ、６ｄ、７ａ、７ｂ及び２ｂを形成する。
【０１４１】
次いで、層間絶縁膜１３上の基板全体に、スパッタリング法により、チタン膜（厚さ１００ｎｍ程度）、アルミニウム膜（厚さ５００ｎｍ程度）及びチタン膜（厚さ１００ｎｍ程度）を順次成膜し、その後、ＰＥＰ技術により、パターン形成して、ソース電極引出電極６ａ及び６ｂ、ソース線２並びにドレイン電極引出電極７を形成する。
【０１４２】
ここで、ソース線引出電極２ａの線幅は６．７５μｍ程度で、ソース電極引出電極６ｂの線幅は８．７５μｍ程度であって、両電極２ａと６ｂとは互いに直交しているので、６．７５μｍ×８．７５μｍ程度の重なり部分（Ｙ１）を有している。
【０１４３】
次いで、加熱処理を行い、半導体膜４の水素化してそのダングリングボンド（未結合手）を終端化する。
【０１４４】
次いで、ソース電極引出電極６ａ及び６ｂ、ソース線２並びにドレイン電極引出電極７が形成された層間絶縁膜１３上の基板全体に、アクリル樹脂等の有機絶縁材料を膜厚１．６μｍ程度で塗布して樹脂層１４を形成する。
【０１４５】
次いで、樹脂層１４のドレイン電極引出電極７に対応する部分をエッチング除去して、コンタクトホール７ｃを形成する。
【０１４６】
次いで、樹脂層１４上の基板全体に、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜を厚さ１００ｎｍ程度で成膜した後、ＰＥＰ技術によりパターン形成して画素電極８を形成する。
【０１４７】
以上のようにして、本発明を構成するアクティブマトリクス基板２０ａを作製することができる。さらに、その後、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜１６を形成する。
【０１４８】
＜対向基板作製工程＞
以下に、対向基板３０の作製工程について説明する。
【０１４９】
まず、ガラス基板１０上の基板全体に、クロム薄膜を厚さ１００ｎｍ程度で成膜した後、ＰＥＰ技術によりパターン形成してブラックマトリクスを形成する。
【０１５０】
次いで、ブラックマトリクス間のそれぞれに、２μｍ程度の厚さで、赤、緑及び青の何れかの着色層をパターン形成してカラーフィルタ層１８を形成する。
【０１５１】
次いで、カラーフィルタ層上の基板全体に、１μｍ程度の厚さでアクリル樹脂を塗布してオーバコート層を形成する。
【０１５２】
次いで、オーバコート層上の基板全体に、ＩＴＯ膜を厚さ１００ｎｍ程度で成膜して共通電極１７を形成する。
【０１５３】
次いで、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜１６を形成する。
【０１５４】
以上のようにして、本発明を構成する対向基板３０を作製することができる。
【０１５５】
＜液晶表示装置製造工程＞
アクティブマトリクス基板２０ａ上に印刷法により、熱硬化性樹脂からなるシール部を形成した後、その配向膜側に球状スペーサを散布して、対向基板３０を貼り合わせる。その後、両基板２０ａ及び３０間に減圧法により液晶材料を注入して封止し、液晶層４０を形成する。
【０１５６】
以上のようにして、本発明の液晶表示装置５０を製造することができる。
【０１５７】
この液晶表示装置５０は、そのソース線２が、第２ＴＦＴ５ｂの半導体膜４に対してゲート絶縁膜１２（上述の例で、厚さ１１５ｎｍ）よりも厚肉の層間絶縁膜１３（上述の例で、厚さ９５０ｎｍ）を介して設けられていると共に、層間絶縁膜１３にコンタクトホールを形成することで半導体膜４のソース電極４ｂと実質的に電気的に接続可能に構成され、第１ＴＦＴ５ａが使用不可のときに、層間絶縁膜１３にコンタクトホールを形成することで、第２ＴＦＴ５ｂによりソース線２及び画素電極８間の電気的接続のスイッチングが可能とされている。
【０１５８】
そのため、ソース電極４ｂとソース線２との間、具体的には、ソース電極引出電極６ｂとソース線引出電極２ａとの間の電気的絶縁が保持されることになり、液晶表示装置の製造工程中において、ソース電極４ｂとソース線２との間での短絡の発生が低減されるので、予備用の第２ＴＦＴ５ｂを設けても、歩留の低下が抑止される。
【０１５９】
通常、液晶表示装置５０において、画素電極８は第１ＴＦＴ５ａによって駆動され、第１ＴＦＴ５ａが正常に動作している限り、画素は正常に動作し、表示上の問題は発生しない。しかし、第１ＴＦＴ５ａが異常をきたすとスイッチング素子として使用不可となり、検査工程においてそれに対応する画素が欠陥画素として現れ、表示上の問題となる。
【０１６０】
次に、本発明の実施形態１の液晶表示装置５０における欠陥修正方法について、工程に沿って説明する。
【０１６１】
図５は、図３の断面模式図（欠陥修正前）に対応するものであり、欠陥修正後の液晶表示装置５０を構成するアクティブマトリクス基板２０ａ’の断面模式図である。また、図６は、図４の断面模式図（欠陥修正前）に対応するものであり、欠陥修正後の液晶表示装置５０を構成するアクティブマトリクス基板２０ａ’の断面模式図である。
【０１６２】
＜欠陥画素検出工程＞
以下に、欠陥画素検出工程について説明する。
【０１６３】
例えば、ゲート線１にバイアス電圧−１０Ｖ、周期１６．７ｍｓｅｃ、パルス幅５０μｓｅｃの＋１５Ｖのパルス電圧のゲート検査信号を入力して全ての第１ＴＦＴ５ａをオン状態にする。さらに、ソース線２に１６．７ｍｓｅｃごとに極性が反転する±２Ｖの電位のソース検査信号を入力して各第１ＴＦＴ５ａのソース電極４ｂ及びドレイン電極４ｃを介して画素電極８に±２Ｖに対応した電荷を書き込む。同時に、共通電極１７に直流で−１Ｖの電位の共通電極検査信号を入力する。これにより、画素電極８と共通電極１７との間で構成される液晶容量に電圧が印加され、その画素電極８で構成する画素が点灯状態になり、ノーマリーホワイトモード（電圧無印加時に白表示）では、白表示から黒表示となる。
【０１６４】
このとき、使用不可の第１ＴＦＴ５ａを有する画素は、その画素電極８に所定の電荷が書き込むことができず、非点灯（輝点）となる。
【０１６５】
これにより、使用不可の第１ＴＦＴ５ａを有する画素の位置を特定することができる。
【０１６６】
また、ソース線駆動回路、ゲート線駆動回路が同一アクティブマトリクス基板上に形成されたドライバモノシリック基板の場合には、通常の表示状態となるような各駆動信号（クロック、スタートパルス、映像信号等）を各駆動回路に供給し、上記と同様、非点灯（輝点）画素の特定を行う。
【０１６７】
＜欠陥修正工程＞
以下に、欠陥修正工程について、工程に沿って説明する。
【０１６８】
（半導体膜切断工程）
図５に示すように、欠陥画素検出工程において検出した欠陥画素の第１ＴＦＴ５ａに対応する半導体膜４の切断部Ｘ１及びＸ２にガラス基板１０側からレーザー光の照射を行い、半導体膜４の薄膜を飛散させ、半導体膜４のソース電極４ｂとドレイン電極４ｃとを切断分離し、画素電極８と第１ＴＦＴ５ａとの間及びソース線と第１ＴＦＴ５ａとの間の電気的な接続を解除する。なお、レーザー光の照射による半導体膜４の切断箇所は切断部Ｘ１及びＸ２のどちらかであってもよい。
【０１６９】
（ソース電極接続工程）
図６に示すように、半導体膜切断工程で半導体膜４を切断した第１ＴＦＴ５ａに対応する第２ＴＦＴ５ｂのソース線引出電極２ａとソース電極引出電極６ｂとの重なり部分Ｙ１にガラス基板１０側からレーザー光を照射する。これにより、両電極２ａ及び６ｂ間の層間絶縁膜１３がその重なり部分Ｙ１において破壊されると共に、両電極２ａ及び６ｂを形成する金属薄膜が溶融され、その重なり部分にコンタクトホール２ｃが形成される。この結果、第２ＴＦＴ５ｂのソース電極引出電極６ｂとソース線２との間はソース線引出電極２ａ及びコンタクトホール２ｃを介して導通状態になり短絡される。
【０１７０】
ここで、レーザー光の照射について説明する。以下の説明は代表例であり、これに限定されるものではない。
【０１７１】
〜レーザー光〜
レーザー光は、ＹＡＧレーザーが挙げられ、レーザーパワー測定器により、レーザー強度を確認した後、アッテネータ（光固定減衰器）等のフィルタを用いて、適正な強度に調整される。
【０１７２】
〜照射位置のアライメント〜
配線パターンに対してレーザー照射エリアを事前設定し、その照射エリアと各パターンとの位置合わせを行い、上述のように調整したレーザー光を照射する。
【０１７３】
例えば、上述の切断部Ｘ１及びＸ２には、３μｍ×８μｍ程度のスポットサイズで、重なり部分Ｙ１には、２．５μｍ×２．５μｍ程度のスポットサイズでレーザー光を照射される。
【０１７４】
以上のようにして、液晶表示装置５０において、使用不可の第１ＴＦＴ５ａに起因する欠陥画素を修正することができる。
【０１７５】
上述の欠陥修正工程が完了した液晶表示装置は、画像を表示する際には、修正した画素において、ゲート線１からゲート信号が送られて第２ＴＦＴ５ｂをオン状態になったときに、ソース線２からソース信号が送られてソース電極４ｂ及びドレイン電極４ｃを介して、画素電極８に所定の電荷を書き込まれることになる。これにより、欠陥画素では、使用不可の第１ＴＦＴ５ａではなく第２ＴＦＴ５ｂが駆動することにより、正常な画像が表示されることになる。さらに、使用不可な第１ＴＦＴ５ａを有する液晶表示装置を正常な表示が可能な状態に修正することができるので、液晶表示装置の歩留を向上させることもできる。
【０１７６】
《発明の実施形態２》
以下に、本発明の実施形態２に係る液晶表示装置について説明する。なお、以下の各実施形態では、図１〜図６と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【０１７７】
図７は、液晶表示装置を構成するアクティブマトリクス基板２０ｂの平面模式図であり、図８は、図７中の断面VIII−VIIIに対応するアクティブマトリクス基板２０ｂの断面模式図である。なお、図７中の断面III−IIIにおけるアクティブマトリクス基板２０ｂの断面構成は、図３のアクティブマトリクス基板２０ａの断面構成と実質的に同じであるため、その断面模式図を省略する。
【０１７８】
この液晶表示装置は、アクティブマトリクス基板２０ｂと、それに対向するように設けられた対向基板と、それら両基板の間に挟持されるように設けられた液晶層とを備えている。
【０１７９】
アクティブマトリクス基板２０ｂは、図７に示すように、絶縁基板１０上に複数のゲート線１と信号供与部として機能する複数のソース線２とが互いに直交するように配設され、各ゲート線１の間には容量線３がゲート線１と平行に延びるように配設されている。そして、各ゲート線１とソース線２との各交差部には、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂが設けられている。また、一対の容量線３と一対のソース線２で囲われる表示領域に各第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂの信号受容部として機能し画素を構成する画素電極８が設けられている。
【０１８０】
また、アクティブマトリクス基板２０ｂは、図８に示すように、絶縁基板１０上に、ベースコート膜１１、ゲート絶縁膜１２、層間絶縁膜１３及び樹脂層１４が順に積層された多層積層構造となっている。
【０１８１】
アクティブマトリクス基板２０ｂにおいて、第１ＴＦＴ５ａ側の構成は、実施形態１のアクティブマトリクス基板２０ａにおける第１ＴＦＴ５ａ側の構成と同様であるので、以下に、第２ＴＦＴ５ｂの構成を中心に説明する。
【０１８２】
ベースコート膜１１とゲート絶縁膜１２との層間には、チャネル層４ａ、ソース電極４ｂ、ドレイン電極４ｃ及び補助容量電極４ｄを有する半導体膜４が設けられている。
【０１８３】
ゲート絶縁膜１２と層間絶縁膜１３との層間には、ゲート線１と、それぞれゲート線１の突出部であるゲート電極１ｂと、容量線３と、ドレイン電極第２引出電極９とが設けられている。
【０１８４】
層間絶縁膜１３と樹脂層１４との層間には、コンタクトホール６ｄを介してソース電極４ｂに接続されたソース電極引出電極６ｂと、コンタクトホール７ｇを介してドレイン電極４ｃに接続されていると共にコンタクトホール７ｆを介してドレイン電極第２引出電極９に接続されたドレイン電極第１引出電極７ｅと、画素電極中継電極７ｄとが設けられている。
【０１８５】
樹脂層１４の上には、コンタクトホール７ｈを介して画素電極中継電極７ｄに接続された画素電極８が設けられ、その画素電極８の上には、配向膜１６が設けられている。
【０１８６】
第１ＴＦＴ５ａは、実施形態１と同様に、そのソース電極引出電極６ａがソース線２と接続されている（同一である）と共に、そのドレイン電極引出電極７（図７中の画素電極中継電極７ｄ）が画素電極８に接続されていて、常時、スイッチング素子として駆動するものである。
【０１８７】
また、第２ＴＦＴ５ｂは、そのソース電極引出電極６ｂがソース線２と接続されている（同一である）が、そのドレイン電極第２引出電極９が画素電極中継電極７ｄと接続されていないため、そのままではスイッチング素子として駆動することのない予備用のものである。そして、ドレイン電極第２引出電極９は、画素電極中継電極７ｄと重なり部分（図７及び図８中のＹ２）を有している。
【０１８８】
上述の実施形態１のアクティブマトリクス基板２０ａでは、第２ＴＦＴ５ｂのドレイン電極（ドレイン電極引出電極７）側を予め接続しているのに対して、このアクティブマトリクス基板２０ｂでは、第２ＴＦＴ５ｂのソース電極（ソース電極引出電極６ｂ）側を予め接続している。これにより、ソース線２に係る負荷が小さくなって、ドライバの能力を低く設計することができ、液晶表示装置の消費電力を低減することができる。以下に、その理由を具体的に説明する。
【０１８９】
一般に、ソース線に係る負荷は、ＴＦＴがオフ状態時の寄生容量に支配されるものである。両者の相違点である第２ＴＦＴ５ｂに着目してその寄生容量を比較すると、第２ＴＦＴ５ｂがオフ状態時のためにそのドレイン側の寄生容量は考慮しなくてもよいので、実施形態１のアクティブマトリクス基板２０ａの場合には、半導体膜４／ゲート電極１ｂ間の容量（例えば、０．６ｆＦ）と、半導体膜４／画素電極８間の容量（例えば、０．１ｆＦ）と、ソース電極６ａ／画素電極８間の容量（例えば、３ｆＦ）と、ソース線引出電極２ａ／ソース電極６ａ間の容量（例えば、２ｆＦ）との総和の１．３ｆＦが寄生容量になるのに対して、実施形態２のアクティブマトリクス基板２０ｂの場合には、半導体膜４／ゲート電極１ｂ間の容量（例えば、０．６ｆＦ）と、半導体膜４／画素電極８間の容量（例えば、０．１ｆＦ）との総和の０．７ｆＦが寄生容量となり、そのソース線２に係る負荷が小さくなる。
【０１９０】
対向基板及び液晶層については、実施形態１と実質的に同じであり、その詳細な説明を省略する。
【０１９１】
本発明の実施形態２に係る液晶表示装置の製造方法については、実施形態１のアクティブマトリクス基板２０ａの積層膜を構成する薄膜のパターン形状を変更すればよいだけであり、その詳細な説明を省略する。
【０１９２】
実施形態２に係る液晶表示装置は、その画素電極が、第２ＴＦＴ５ｂの半導体膜４に対してゲート絶縁膜１２よりも厚肉の層間絶縁膜１３を介して設けられていると共に、層間絶縁膜１３にコンタクトホールを形成することで半導体膜４のドレイン電極４ｃと実質的に電気的に接続可能に構成され、第１ＴＦＴ５ａが使用不可のときに、層間絶縁膜１３にコンタクトホールを形成することで、第２ＴＦＴ５ｂによりソース線２及び画素電極８間の電気的接続のスイッチングが可能とされている。
【０１９３】
そのため、ドレイン電極４ｃと画素電極８との間、具体的には、ドレイン電極第２引出電極９と画素電極中継電極７ｄとの間の電気的絶縁が保持されることになり、液晶表示装置の製造工程中において、ドレイン電極４ｃと画素電極８との間での短絡の発生が低減されるので、予備用の第２ＴＦＴ５ｂを設けても、歩留の低下を抑止することができる。
【０１９４】
次に、本発明の実施形態２の液晶表示装置における欠陥修正方法について説明する。
【０１９５】
図９は、図８の断面模式図（欠陥修正前）に対応するものであり、欠陥修正後のアクティブマトリクス基板２０ｂ’の断面模式図である。
【０１９６】
欠陥画素検出工程及び欠陥修正工程における半導体膜切断工程については、実施形態１と同様であるので、その説明を省略し、その相違点である欠陥修正工程におけるドレイン電極接続工程について、以下に説明する。
【０１９７】
＜欠陥修正工程＞
（ドレイン電極接続工程）
図９に示すように、半導体膜切断工程で半導体膜４を切断した第１ＴＦＴ５ａに対応する第２ＴＦＴ５ｂのドレイン電極第２引出電極９と画素電極中継電極７ｄとの重なり部分Ｙ２にガラス基板１０側からレーザー光を照射する。これにより、両電極９及び７ｄ間の層間絶縁膜１３がその重なり部分Ｙ２において破壊されると共に、両電極９及び７ｄを形成する金属薄膜が溶融され、その重なり部分にコンタクトホール９ａが形成される。この結果、第２ＴＦＴ５ｂのドレイン電極４ｃと画素電極８との間は、コンタクトホール７ｇ、ドレイン電極第１引出電極７ｅ、コンタクトホール７ｆ、ドレイン電極第２引出電極９、コンタクトホール９ａ、画素電極中継電極７ｄ及びコンタクトホール７ｈを介して導通状態になり短絡される。
【０１９８】
レーザー光の照射については、実施形態１と同様であるので、その説を省略する。
【０１９９】
以上のようにして、液晶表示装置において、使用不可の第１ＴＦＴ５ａに起因する欠陥画素を修正することができる。
【０２００】
上述の欠陥修正工程が完了した液晶は、実施形態１と同様に、その修正した画素において、画像を表示する際には、ゲート線１からゲート信号が送られて第２ＴＦＴ５ｂをオン状態になったときに、ソース線２からソース信号が送られてソース電極４ｂ及びドレイン電極４ｃを介して、画素電極８に所定の電荷を書き込まれることになる。これにより、欠陥画素では、使用不可の第１ＴＦＴ５ａではなく第２ＴＦＴ５ｂが駆動することにより、正常な画像が表示されることになる。
【０２０１】
《発明の実施形態３》
本発明の液晶表示装置は、上記実施形態１について、以下のような構成としてもよい。
【０２０２】
図１０は、液晶表示装置を構成するアクティブマトリクス基板２０ｃの平面模式図であり、図１１は、図１０中の断面XI−XIに対応するアクティブマトリクス基板２０ｃの断面模式図であり、図１２は、図１０中の断面XII−XIIに対応するアクティブマトリクス基板２０ｃの断面模式図である。
【０２０３】
この液晶表示装置は、アクティブマトリクス基板２０ｃと、それに対向するように設けられた対向基板と、それら両基板の間に挟持されるように設けられた液晶層とを備えている。
【０２０４】
アクティブマトリクス基板２０ｃは、図１１に示すように、そのベースコート膜１１から画素電極８までの積層膜の構成が実施形態１のアクティブマトリクス基板２０ａの積層膜の構成と実質的に同じであって、その画素電極８上に反射電極１５が第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂを覆うように設けられた構成になっている。そして、画素電極８及び反射電極１５を覆うように配向膜１６が設けられている。
【０２０５】
反射電極１５は、各画素電極８の面積の７０％程度と重なっており、反射領域を構成している。そして、各画素電極８の反射電極１５に重なっていない残りの３０％程度の領域は、透過領域を構成している。
【０２０６】
対向基板及び液晶層については、実施形態１と実質的に同じであり、その詳細な説明を省略する。
【０２０７】
この液晶表示装置は、各画素において、画素電極８及び反射電極１５に所定の電荷を書き込まれ、画素電極８及び反射電極１５と共通電極１７との間で電位差が生じることになり、液晶層４０からなる液晶容量及び補助容量に所定の電圧が印加されるように構成されている。そして、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。ここで、反射領域では外部から対向基板を介して入射する光を反射電極１５で反射すると共に、透過領域では、外部からアクティブマトリクス基板２０ｃを介して入射する光を透過して、画像が表示される。
【０２０８】
また、反射電極１５は、第１及び第２ＴＦＴ５ａ及び５ｂを覆うように設けられているので、第２ＴＦＴ５ａ及び５ｂに入射する光を遮光する遮光膜として働き、また、反射領域として画素の限られたスペースを有効に活用することにもなるので、開口率の低下を抑止することができる。
【０２０９】
次に、本発明の液晶表示装置を構成するアクティブマトリクス基板２０ｃの作製方法について部分的に説明する。
【０２１０】
まず、実施形態１に記載のアクティブマトリクス基板２０ａの作製方法に基づいて、アクティブマトリクス基板２０ａを準備する。
【０２１１】
次いで、アクティブマトリクス基板２０ａの画素電極８上の基板全体に、スパッタリング法により、モリブデン膜（厚さ１００ｎｍ程度）及びアルミニウム膜（厚さ１５０ｎｍ程度）で成膜した後、ＰＥＰ技術によりパターン形成して反射電極１５を形成する。
【０２１２】
以上のようにして、アクティブマトリクス基板２０ｃを作製することができる。さらに、その後、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜を形成する。
【０２１３】
次に、本発明の実施形態３に係る液晶表示装置の欠陥修正方法について説明する。
【０２１４】
図１３は、図１１の断面模式図（欠陥修正前）に対応するものであり、欠陥修正後のアクティブマトリクス基板２０ｃ’の断面模式図である。また、図１４は、図１２の断面模式図（欠陥修正前）に対応するものであり欠陥修正後のアクティブマトリクス基板２０ｃ’の断面模式図である。
【０２１５】
図１３では、切断部Ｘ１及びＸ２にガラス基板１０側からレーザー光の照射を行って、半導体膜４のソース電極４ｂとドレイン電極４ｃとが切断分離されている。
【０２１６】
図１４では、重なり部分Ｙ３にガラス基板１０側からレーザー光を照射を行って、その重なり部分Ｙ３にコンタクトホール２ｃが形成されている。
【０２１７】
この液晶表示装置の欠陥修正方法及びその効果は、実施形態１と同様であるので、その詳細な説明を省略する。
【０２１８】
本実施形態では、１画素中に反射領域及び透過領域を有する半透過型の液晶表示装置を例示したが、１画素中の全体を反射領域とした反射型の液晶表示装置としてもよい。この場合、ＩＴＯからなる画素電極８をアルミニウム膜からなる反射電極１５に置き換えてもよい。さらに、実施形態２のアクティブマトリクス基板２０ｂに反射電極を追加してもよい。
【０２１９】
《発明の実施形態４》
以下に、本発明の実施形態４に係る液晶表示装置について説明する。
【０２２０】
図１５は、液晶表示装置を構成するアクティブマトリクス基板２０ｄの平面模式図であり、図１６は、図１５中の断面XVI−XVIに対応するアクティブマトリクス基板２０ｄの断面模式図である。なお、図１５中の断面III−IIIにおけるアクティブマトリクス基板２０ｄの断面構成は、図３のアクティブマトリクス基板２０ａの断面構成と実質的に同じであるため、その断面模式図を省略する。
【０２２１】
この液晶表示装置は、アクティブマトリクス基板２０ｄと、それに対向するように設けられた対向基板と、それら両基板の間に挟持されるように設けられた液晶層とを備えている。
【０２２２】
アクティブマトリクス基板２０ｄは、図１５に示すように、絶縁基板１０上に複数のゲート線１と信号供与部として機能する複数のソース線２とが互いに直交するように配設され、各ゲート線１の間には容量線３がゲート線１と平行に延びるように配設されている。そして、各ゲート線１とソース線２との各交差部には、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂが設けられている。また、一対の容量線３と一対のソース線２で囲われる表示領域に各第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂの信号受容部として機能し画素を構成する画素電極８が設けられている。
【０２２３】
また、アクティブマトリクス基板２０ｄは、図１６に示すように、絶縁基板１０上に、ベースコート膜１１、ゲート絶縁膜１２、層間絶縁膜１３及び樹脂層１４が順に積層された多層積層構造となっている。
【０２２４】
アクティブマトリクス基板２０ｄにおいて、第１ＴＦＴ５ａ側の構成は、実施形態１のアクティブマトリクス基板２０ａにおける第１ＴＦＴ５ａ側の構成と同様であるので、以下に、第２ＴＦＴ５ｂの構成を中心に説明する。
【０２２５】
ベースコート膜１１とゲート絶縁膜１２との層間には、チャネル層４ａ、ソース電極４ｂ、ドレイン電極４ｃ及び補助容量電極４ｄを有する半導体膜４が設けられている。
【０２２６】
ゲート絶縁膜１２と層間絶縁膜１３との層間には、ゲート線１と、ゲート線１の突出部であるゲート電極１ｂと、容量線３と、ソース線引出電極２ａとが設けられている。
【０２２７】
層間絶縁膜１３と樹脂層１４との層間には、コンタクトホール２ｂを介してソース線引出電極２ａに接続されたソース線２と、コンタクトホール７ｂを介してドレイン電極４ｃに接続されたドレイン電極引出電極７とが設けられている。
【０２２８】
樹脂層１４の上には、コンタクトホール７ｃを介してドレイン電極引出電極７に接続された画素電極８が設けられ、その画素電極８の上には、配向膜１６が設けられている。
【０２２９】
第１ＴＦＴ５ａは、上記実施形態１、２及び３と同様に、そのソース電極引出電極６ａがソース線２と接続されている（同一である）と共に、そのドレイン電極引出電極７が画素電極８に接続されていて、常時、スイッチング素子として駆動するものである。
【０２３０】
また、第２ＴＦＴ５ｂは、上記実施形態１及び３と同様に、そのドレイン電極引出電極７が画素電極８に接続されているが、そのソース電極４ｂがソース線引出電極２ａと接続されていないため、そのままではスイッチング素子として駆動することのない予備用のものである。そして、ソース電極４ｂは、ソース線引出電極２ａと重なり部分（図１５及び図１６中のＹ４）を有している。
【０２３１】
ここで、ソース電極４ｂの線幅が７．２５μｍ程度で、ソース線引出電極２ａの線幅が５．５μ程度であって、両電極４ｂと２ａとは互いに直交しているので、重なり部分Ｙ４は、例えば、７．２５μｍ×５．５μｍ程度の大きさになる。
【０２３２】
対向基板及び液晶層については、実施形態１と実質的に同じであり、その詳細な説明を省略する。
【０２３３】
本発明の実施形態４に係る液晶表示装置の製造方法については、実施形態１のアクティブマトリクス基板２０ａの積層膜を構成する薄膜のパターン形状を変更すればよいだけであり、詳細な説明を省略する。
【０２３４】
次に、本発明の実施形態４に係る液晶表示装置の欠陥修正方法について説明する。
【０２３５】
図１７は、図１６の断面模式図（欠陥修正前）に対応するものであり、欠陥修正後のアクティブマトリクス基板２０ｄ’の断面模式図である。
【０２３６】
欠陥画素検出工程、及び欠陥修正工程における半導体膜切断工程については、実施形態１と同様であるので、その説明を省略し、その相違点である欠陥修正工程におけるソース電極接続工程について説明する。
【０２３７】
＜欠陥修正工程＞
（ソース電極接続工程）
図１７に示すように、半導体膜切断工程で半導体膜４を切断した第１ＴＦＴ５ａに対応する第２ＴＦＴ５ｂのソース線引出電極２ａとソース電極４ｂとの重なり部分Ｙ４（７．２５μｍ×５．５μｍ程度）に対して、ガラス基板１０側からレーザー光を４．５μｍ×５．７５μｍ程度のスポットサイズで照射する。これにより、両電極２ａ及び４ｂ間のゲート絶縁膜１２がその重なり部分Ｙ４において破壊されると共に、両電極２ａ及び４ｂを形成する金属薄膜が溶融され、その重なり部分にコンタクトホール４ｅが形成される。この結果、第２ＴＦＴ５ｂのソース電極４ｂとソース線２との間は、コンタクトホール４ｅ、ソース線引出電極２ａ及びコンタクトホール２ｂを介して導通状態になり短絡される。
【０２３８】
以上のようにして、液晶表示装置において、使用不可の第１ＴＦＴ５ａに起因する欠陥画素を修正することができる。
【０２３９】
ところで、実施形態１に記載のソース電極接続工程では、コンタクトホールを形成するためにレーザー光を照射する際に、アクティブマトリクス基板２０ａにおける画素電極８、液晶層４０、配向膜１６、共通電極１７等のレーザー光の照射領域の付近にある他の部材を損傷する恐れがある。そうなると、液晶表示装置の欠陥修正の成功率が低くなり、歩留を向上させることが困難になる。そこで、容易にコンタクトホールを形成して、欠陥修正を確実にすることも求められている。
【０２４０】
本実施形態のアクティブマトリクス基板２０ｄでは、コンタクトホールを層間絶縁膜ではなくゲート絶縁膜に形成するので、上記他の部材を損傷することが少なくすることができる。これは、欠陥修正の際にレーザー光がアクティブマトリクス基板２０ｄのガラス基板１０側から照射され、重なり部分Ｙ４が、実施形態１の重なり部分Ｙ１よりもガラス基板１０側にあると共に、重なり部分Ｙ４を構成するゲート絶縁膜１２（厚さ１１５ｎｍ程度）が重なり部分Ｙ１を構成する層間絶縁膜１３（厚さ９５０ｎｍ程度）よりも薄く形成されているため、重なり部分Ｙ４において接続するために必要なレーザー光のエネルギー量が、重なり部分Ｙ１において接続するために必要なレーザー光のエネルギー量よりも少なく済むからである。そのため、レーザー光の照射領域の付近にある他の部材（画素電極８、液晶層４０、配向膜１６、共通電極１７等）を損傷させることが少なくなって、容易にコンタクトホールを形成することができ、欠陥修正を確実にすることができる。
【０２４１】
上述の欠陥修正工程が完了した液晶表示装置は、実施形態１、２及び３と同様に、その修正した画素において、画像を表示する際には、ゲート線１からゲート信号が送られて第２ＴＦＴ５ｂをオン状態になったときに、ソース線２からソース信号が送られてソース電極４ｂ及びドレイン電極４ｃを介して、画素電極８に所定の電荷を書き込まれることになる。これにより、欠陥画素では、使用不可の第１ＴＦＴ５ａではなく第２ＴＦＴ５ｂが駆動することにより、正常な画像が表示されることになる。
【０２４２】
以上説明したように、本実施形態の液晶表示装置では、第２ＴＦＴ５ｂを用いてソース線２及び画素電極８間の電気的接続のスイッチングを可能とするコンタクトホールが層間絶縁膜１３ではなくゲート絶縁膜１２に形成されるので、容易にコンタクトホールを形成することが可能になり、欠陥の修正が確実になる。さらに、使用不可な第１ＴＦＴ５ａを有する液晶表示装置を正常な表示が可能な状態に修正することができるので、液晶表示装置の歩留を向上させることもできる。
【０２４３】
《発明の実施形態５》
以下に、本発明の実施形態５に係る液晶表示装置について説明する。
【０２４４】
図１８は、液晶表示装置を構成するアクティブマトリクス基板２０ｅの平面模式図であり、図１９は、図１８中の断面XIX−XIXに対応するアクティブマトリクス基板２０ｅの断面模式図である。なお、図１８中の断面III−IIIにおけるアクティブマトリクス基板２０ｅの断面構成は、図３のアクティブマトリクス基板２０ａの断面構成と実質的に同じであるため、その断面模式図を省略する。
【０２４５】
この液晶表示装置は、アクティブマトリクス基板２０ｅと、それに対向するように設けられた対向基板と、それら両基板の間に挟持されるように設けられた液晶層とを備えている。
【０２４６】
アクティブマトリクス基板２０ｅは、図１８に示すように、絶縁基板１０上に複数のゲート線１と信号供与部として機能する複数のソース線２とが互いに直交するように配設され、各ゲート線１の間には容量線３がゲート線１と平行に延びるように配設されている。そして、各ゲート線１とソース線２との各交差部には、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂが設けられている。また、一対の容量線３と一対のソース線２で囲われる表示領域に各第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂの信号受容部として機能し画素を構成する画素電極８が設けられている。
【０２４７】
また、アクティブマトリクス基板２０ｅは、図１９に示すように、絶縁基板１０上に、ベースコート膜１１、ゲート絶縁膜１２、層間絶縁膜１３及び樹脂層１４が順に積層された多層積層構造となっている。
【０２４８】
アクティブマトリクス基板２０ｅにおいて、第１ＴＦＴ５ａ側の構成は、実施形態１のアクティブマトリクス基板２０ａにおける第１ＴＦＴ５ａ側の構成と同様であるので、以下に、第２ＴＦＴ５ｂの構成を中心に説明する。
【０２４９】
ベースコート膜１１とゲート絶縁膜１２との層間には、チャネル層４ａ、ソース電極４ｂ、ドレイン電極４ｃ及び補助容量電極４ｄを有する半導体膜４が設けられている。
【０２５０】
ゲート絶縁膜１２と層間絶縁膜１３との層間には、ゲート線１と、ゲート線１の突出部であるゲート電極１ｂと、容量線３と、ドレイン電極中継電極９ｂとが設けられている。
【０２５１】
層間絶縁膜１３と樹脂層１４との層間には、コンタクトホール６ｄを介してソース電極４ｂに接続されたソース電極引出電極６ｂと、コンタクトホール９ｃを介してドレイン電極中継電極９ｂに接続された画素電極中継電極７ｄとが設けられている。
【０２５２】
樹脂層１４の上には、コンタクトホール７ｃを介して画素電極中継電極７ｄに接続された画素電極８が設けられ、その画素電極８の上には、配向膜１６が設けられている。
【０２５３】
第１ＴＦＴ５ａは、上記実施形態１、２、３及び４と同様に、そのソース電極引出電極６ａがソース線２と接続されている（同一である）と共に、そのドレイン電極引出電極７が画素電極８に接続されていて、常時、スイッチング素子として駆動するものである。
【０２５４】
また、第２ＴＦＴ５ｂは、上記実施形態２と同様に、そのソース電極引出電極６ｂがソース線２と接続されている（同一である）が、そのドレイン電極４ｃがドレイン電極中継電極９ｂと接続されていないため、そのままではスイッチング素子として駆動することのない予備用のものである。そして、ドレイン電極４ｃは、ドレイン電極中継電極９ｂと重なり部分（図１８及び図１９中のＹ５）を有している。
【０２５５】
このアクティブマトリクス基板２０ｅは、実施形態２のアクティブマトリクス基板２０ｂと同様に、第２ＴＦＴ５ｂのソース電極（ソース電極引出電極６ｂ）側を予め接続している。これにより、ソース線２に係る負荷が小さくなって、ドライバの能力を低く設計することができ、実施形態２と同様に液晶表示装置の消費電力を低減することができる。
【０２５６】
対向基板及び液晶層については、実施形態１と実質的に同じであり、その詳細な説明を省略する。
【０２５７】
本発明の実施形態５に係る液晶表示装置の製造方法については、実施形態２のアクティブマトリクス基板２０ｂの積層膜を構成する薄膜のパターン形状を変更すればよいだけであり、詳細な説明を省略する。
【０２５８】
次に、本発明の実施形態５に係る液晶表示装置の欠陥修正方法について説明する。
【０２５９】
図２０は、図１９の断面模式図（欠陥修正前）に対応するものであり、欠陥修正後のアクティブマトリクス基板２０ｅ’の断面模式図である。
【０２６０】
欠陥画素検出工程及び欠陥修正工程中の半導体膜切断工程については、実施形態１と同様であるので、その説明を省略し、その相違点である欠陥修正工程におけるドレイン電極接続工程について、以下に説明する。
【０２６１】
＜欠陥修正工程＞
（ドレイン電極接続工程）
図２０に示すように、半導体膜切断工程で半導体膜４を切断した第１ＴＦＴ５ａに対応する第２ＴＦＴ５ｂのドレイン電極４ｃとドレイン電極中継電極９ｂとの重なり部分Ｙ５にガラス基板１０側からレーザー光を照射する。これにより、両電極４ｃ及び９ｂ間のゲート絶縁膜１２がその重なり部分Ｙ５において破壊されると共に、両電極４ｃ及び９ｂを形成する金属薄膜が溶融され、その重なり部分にコンタクトホール４ｆが形成される。この結果、第２ＴＦＴ５ｂのドレイン電極４ｃと画素電極８との間は、コンタクトホール４ｆ、ドレイン電極中継電極９ｂ、コンタクトホール９ｃ、画素電極中継電極７ｄ及びコンタクトホール７ｈを介して導通状態になり短絡される。
【０２６２】
以上のようにして、液晶表示装置において、使用不可の第１ＴＦＴ５ａに起因する欠陥画素を修正することができる。なお、レーザー光の照射については、実施形態４と同様であるので、その説明を省略する。
【０２６３】
上述の欠陥修正工程が完了した液晶表示装置は、実施形態１〜４と同様に、その修正した画素において、画像を表示する際には、ゲート線１からゲート信号が送られて第２ＴＦＴ５ｂをオン状態になったときに、ソース線２からソース信号が送られてソース電極４ｂ及びドレイン電極４ｃを介して、画素電極８に所定の電荷を書き込まれることになる。これにより、欠陥画素では、使用不可の第１ＴＦＴ５ａではなく第２ＴＦＴ５ｂが駆動することにより、正常な画像が表示されることになる。
【０２６４】
以上説明したように、本実施形態の液晶表示装置では、実施形態４と同様に、第２ＴＦＴ５ｂを用いてソース線２及び画素電極８間の電気的接続のスイッチングを可能とするコンタクトホールが層間絶縁膜１３ではなくゲート絶縁膜１２に形成されることになる。そのため、第１ＴＦＴ５ａが使用不可のときに、レーザー光照射を行ってコンタクトホールを形成することにより第２ＴＦＴ５ｂを用いる場合には、コンタクトホールを形成する際に必要なレーザー光のエネルギー量が少なく済み、レーザー光が照射される箇所付近の他の部材を損傷させることも少なくなる。また、容易にコンタクトホールを形成することが可能になり、欠陥の修正が確実になる。さらに、使用不可な第１ＴＦＴ５ａを有する液晶表示装置を正常な表示が可能な状態に修正することができるので、液晶表示装置の歩留を向上させることもできる。
【０２６５】
《発明の実施形態６》
本発明の液晶表示装置は、上述の実施形態４について、以下のような構成としてもよい。
【０２６６】
図２１は、液晶表示装置を構成するアクティブマトリクス基板２０ｆの平面模式図であり、図２２は、図２１中の断面XXII−XXIIに対応するアクティブマトリクス基板２０ｆの断面模式図である。なお、図２２中の断面XI−XIにおけるアクティブマトリクス基板２０ｅの断面構成は、図１１のアクティブマトリクス基板２０ｃの断面構成と実質的に同じであるため、その断面模式図を省略する。
【０２６７】
この液晶表示装置は、アクティブマトリクス基板２０ｆと、それに対向するように設けられた対向基板と、それら両基板の間に挟持されるように設けられた液晶層とを備えている。
【０２６８】
アクティブマトリクス基板２０ｆは、図２２に示すように、そのベースコート膜１１から画素電極８までの積層膜の構成が実施形態４のアクティブマトリクス基板２０ｄの積層膜の構成と実質的に同じであって、その画素電極８上に反射電極１５が第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂを覆うように設けられた構成になっている。そして、画素電極８及び反射電極１５を覆うように配向膜が設けられている。
【０２６９】
反射電極１５は、実施形態４と同様に各画素電極８の面積の７０％程度と重なっており、反射領域を構成している。そして、各画素電極８の反射電極１５に重なっていない残りの３０％程度の領域は、透過領域を構成している。
【０２７０】
対向基板及び液晶層については、実施形態１と実質的に同じであり、その詳細な説明を省略する。
【０２７１】
この液晶表示装置は、実施形態３と同様に、各画素において、画素電極８及び反射電極１５に所定の電荷を書き込まれ、画素電極８及び反射電極１５と共通電極１７との間で電位差が生じることになり、液晶層４０からなる液晶容量及び補助容量に所定の電圧が印加されるように構成されている。そして、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。ここで、反射領域では外部から対向基板を介して入射する光を反射電極１５で反射すると共に、透過領域では、外部からアクティブマトリクス基板２０ｆを介して入射する光を透過して、画像が表示される。
【０２７２】
次に、本発明の液晶表示装置を構成するアクティブマトリクス基板２０ｆの作製方法について部分的に説明する。
【０２７３】
まず、実施形態４に記載のアクティブマトリクス基板２０ｄの作製方法に基づいて、アクティブマトリクス基板２０ｄを準備する。
【０２７４】
次いで、アクティブマトリクス基板２０ｄの画素電極８上の基板全体に、スパッタリング法により、モリブデン膜（厚さ１００ｎｍ程度）及びアルミニウム膜（厚さ１５０ｎｍ程度）で成膜した後、ＰＥＰ技術によりパターン形成して反射電極１５を形成する。
【０２７５】
以上のようにして、アクティブマトリクス基板２０ｆを作製することができる。さらに、その後、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜１６を形成する。
【０２７６】
次に、本発明の実施形態６に係る液晶表示装置の欠陥修正方法について説明する。
【０２７７】
図２３は、図２２の断面模式図（欠陥修正前）に対応するものであり、欠陥修正後のアクティブマトリクス基板２０ｆ’の断面模式図である。
【０２７８】
欠陥画素検出工程及び欠陥修正工程中の半導体膜切断工程については、実施形態１と同様であるので、その説明を省略し、その相違点である欠陥修正工程におけるソース電極接続工程について、以下に説明する。
【０２７９】
＜欠陥修正工程＞
（ソース電極接続工程）
図２３に示すように、半導体膜切断工程で半導体膜４を切断した第１ＴＦＴ５ａに対応する第２ＴＦＴ５ｂのソース電極４ｂとソース線引出電極２ａとの重なり部分Ｙ６にガラス基板１０側からレーザー光を照射する。これにより、両電極４ｂ及び２ａ間のゲート絶縁膜１２がその重なり部分Ｙ６において破壊されると共に、両電極４ｂ及２ａを形成する金属薄膜が溶融され、その重なり部分Ｙ６にコンタクトホール４ｇが形成される。この結果、第２ＴＦＴ５ｂのソース電極４ｂとソース線２との間は、コンタクトホール４ｇ、ソース線引出電極２ａ及びコンタクトホール２ｂを介して導通状態になり短絡される。
【０２８０】
レーザー光の照射については、実施形態１と同様であるので、その説明を省略する。
【０２８１】
以上のようにして、液晶表示装置において、使用不可の第１ＴＦＴ５ａに起因する欠陥画素を修正することができる。
【０２８２】
上述の欠陥修正工程が完了した液晶表示装置は、実施形態１〜５と同様に、その修正した画素において、画像を表示する際には、ゲート線１からゲート信号が送られて第２ＴＦＴ５ｂをオン状態になったときに、ソース線２からソース信号が送られてソース電極４ｂ及びドレイン電極４ｃを介して、画素電極８に所定の電荷を書き込まれることになる。これにより、欠陥画素では、使用不可の第１ＴＦＴ５ａではなく第２ＴＦＴ５ｂが駆動することにより、正常な画像が表示されることになる。
【０２８３】
本実施形態における液晶表示装置の欠陥修正方法及びその効果は、実施形態４と同様であるので、その詳細な説明を省略する。
【０２８４】
本実施形態では、１画素中に反射領域及び透過領域を有する半透過型の液晶表示装置を例示したが、１画素中の全体を反射領域とした反射型の液晶表示装置としてもよい。この場合、ＩＴＯからなる画素電極８をアルミニウム膜からなる反射電極１５に置き換えてもよい。さらに、実施形態５のアクティブマトリクス基板２０ｅに反射電極を追加してもよい。
【０２８５】
《発明の実施形態７》
以下に、本発明の実施形態７に係る液晶表示装置について説明する。
【０２８６】
図２４は、液晶表示装置を構成するアクティブマトリクス基板２０ｇの平面模式図であり、図２５は、図２４中の断面XXV−XXVに対応するアクティブマトリクス基板２０ｇの断面模式図である。なお、図２４中の断面III−IIIにおけるアクティブマトリクス基板２０ｇの断面構成は、図３のアクティブマトリクス基板２０ａの断面構成と実質的に同じであるため、その断面模式図を省略する。
【０２８７】
この液晶表示装置は、アクティブマトリクス基板２０ｇと、それに対向するように設けられた対向基板と、それら両基板の間に挟持されるように設けられた液晶層とを備えている。
【０２８８】
アクティブマトリクス基板２０ｇは、図２４に示すように、絶縁基板１０上に複数のゲート線１と信号供与部として機能する複数のソース線２とが互いに直交するように配設され、各ゲート線１の間には容量線３がゲート線１と平行に延びるように配設されている。そして、各ゲート線１とソース線２との各交差部には、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｃが設けられている。また、一対の容量線３と一対のソース線２で囲われる表示領域に各第１ＴＦＴ５ａ及び第２ＴＦＴ５ｃの信号受容部として機能し画素を構成する画素電極８が設けられている。
【０２８９】
第１ＴＦＴ５ａは、上記実施形態１〜６と同様に、そのソース電極引出電極６ａがソース線２と接続されている（同一である）と共に、そのドレイン電極引出電極７が画素電極８に接続されていて、常時、スイッチング素子として駆動するものである。
【０２９０】
一方、第２ＴＦＴ５ｃは、そのドレイン電極引出電極７が画素電極８に接続されているが、そのソース電極引出電極６ｂがソース線２と接続されていないため、そのままではスイッチング素子として駆動することのない予備用のものである。
【０２９１】
また、第２ＴＦＴ５ｃは、実施形態１〜７の第２ＴＦＴ５ｂの構成とは異なって、そのドレイン電極４ｃが第１ＴＦＴ５ａの半導体膜４のドレイン電極４ｃに連結している。そして、ゲート線１のうち、半導体膜４に重なった部分がゲート電極１ｃとなっており、ゲート電極１ｂ及び１ｃによってマルチゲートを構成している。また、ソース電極引出電極６ｂは、ソース線引出電極２ａと重なり部分（図２４及び図２５中のＹ７）を有している。
【０２９２】
対向基板及び液晶層については、実施形態１と実質的に同じであり、その詳細な説明を省略する。
【０２９３】
本発明の実施形態７に係る液晶表示装置の製造方法については、実施形態１のアクティブマトリクス基板２０ａの積層膜を構成する薄膜のパターン形状を変更すればよいだけであり、詳細な説明を省略する。
【０２９４】
次に、本発明の実施形態７に係る液晶表示装置の欠陥修正方法について説明する。
【０２９５】
図２６は、図２５の断面模式図（欠陥修正前）に対応するものであり、欠陥修正後のアクティブマトリクス基板２０ｇ’の断面模式図である。
【０２９６】
図２６では、重なり部分Ｙ７にガラス基板１０側からレーザー光を照射を行って、その重なり部分Ｙ７にコンタクトホール２ｄが形成されている。
【０２９７】
この液晶表示装置の欠陥修正方法及びその効果は、実施形態１と同様であるので、その詳細な説明を省略する。
【０２９８】
以上説明したように、本実施形態の液晶表示装置では、画素電極８と、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｃの各ドレイン電極４ｃとが同一のコンタクトホール７ａによって電気的に接続されているので、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂを構成する一部の部材、すなわち、画素電極８とドレイン電極４ｃとを接続するコンタクトホールが共用されている。そのため、画素内において、コンタクトホールの占有する面積が小さくなり、画素の開口率を向上させることができる。また、ＴＦＴを構成する部材が少なくなることから、製造歩留まりの改善を図ることもできる。
【０２９９】
《発明の実施形態８》
以下に、本発明の実施形態８に係る液晶表示装置について説明する。
【０３００】
図２７は、液晶表示装置を構成するアクティブマトリクス基板２０ｈの平面模式図であり、図２８は、図２７中の断面XXVIII−XXVIIIに対応するアクティブマトリクス基板２０ｈの断面模式図である。なお、図２７中の断面VIII−VIIIにおけるアクティブマトリクス基板２０ｈの断面構成は、図８のアクティブマトリクス基板２０ｂの断面構成と実質的に同じであるため、その断面模式図を省略する。
【０３０１】
この液晶表示装置は、アクティブマトリクス基板２０ｈと、それに対向するように設けられた対向基板と、それら両基板の間に挟持されるように設けられた液晶層とを備えている。
【０３０２】
アクティブマトリクス基板２０ｈは、図２７に示すように、絶縁基板１０上に複数のゲート線１と信号供与部として機能する複数のソース線２とが互いに直交するように配設され、各ゲート線１の間には容量線３がゲート線１と平行に延びるように配設されている。そして、各ゲート線１とソース線２との各交差部には、第１ＴＦＴ５ｄ及び第２ＴＦＴ５ｂが設けられている。また、一対の容量線３と一対のソース線２で囲われる表示領域に各第１ＴＦＴ５ｄ及び第２ＴＦＴ５ｂの信号受容部として機能し画素を構成する画素電極８が設けられている。
【０３０３】
第１ＴＦＴ５ｄは、そのソース電極４ｂがコンタクトホール６ｄを介してソース線２に接続されていると共に、そのドレイン電極４ｃがコンタクトホール７ｉ、画素電極中継電極７ｄ及びコンタクトホール７ｃを介して画素電極８に接続されていて、実施形態１〜７と同様に、常時、スイッチング素子として駆動するものである。
【０３０４】
また、第１ＴＦＴ５ｄは、実施形態１〜７の第１ＴＦＴ５ａの構成とは異なって、そのソース電極４ｂが第２ＴＦＴ５ａの半導体膜４のソース電極４ｂに連結している。そして、ゲート線１のうち、半導体膜４に重なった部分がゲート電極１ｄとなっており、ゲート電極１ａ及び１ｄによってマルチゲートを構成している。
【０３０５】
一方、第２ＴＦＴ５ｂは、そのソース電極引出電極６ｂがソース線２と接続されている（同一である）が、そのドレイン電極第２引出電極９が画素電極中継電極７ｄと接続されていないため、そのままではスイッチング素子として駆動することのない予備用のものである。そして、ドレイン電極第２引出電極９は、画素電極中継電極７ｄと重なり部分（図７及び図８中のＹ２）を有している。
【０３０６】
このアクティブマトリクス基板２０ｈでは、第２ＴＦＴ５ｂのソース電極（ソース電極引出電極６ｂ）側を予め接続している。これにより、実施形態２に説明したようにソース線２に係る負荷が小さくなって、ドライバの能力を低く設計することができ、液晶表示装置の消費電力を低減することができる。
【０３０７】
対向基板及び液晶層については、実施形態１と実質的に同じであり、その詳細な説明を省略する。
【０３０８】
本発明の実施形態８に係る液晶表示装置の製造方法については、実施形態１のアクティブマトリクス基板２０ａの積層膜を構成する薄膜のパターン形状を変更すればよいだけであり、詳細な説明を省略する。
【０３０９】
次に、本発明の実施形態８に係る液晶表示装置の欠陥修正方法について説明する。
【０３１０】
図２９は、図２８の断面模式図（欠陥修正前）に対応するものであり、欠陥修正後のアクティブマトリクス基板２０ｈ’の断面模式図である。
【０３１１】
図２９では、半導体膜４の切断部Ｘ３及びＸ４にガラス基板１０側からレーザー光を照射を行って、半導体膜４のソース電極４ｂとドレイン電極４ｃとが切断分離されている。
【０３１２】
この液晶表示装置の欠陥修正方法及びその効果は、実施形態２と同様であるので、その詳細な説明を省略する。
【０３１３】
以上説明したように、本実施形態の液晶表示装置では、ソース線２と、第１ＴＦＴ５ｄ及び第２ＴＦＴ５ｂの各ソース電極４ｂとが同一のコンタクトホール６ｄによって電気的に接続されているので、第１ＴＦＴ５ｄ及び第２ＴＦＴ５ｂを構成する一部の部材、すなわち、ソース線２とソース電極４ｂとを接続するコンタクトホールが共用されている。そのため、画素内において、コンタクトホールの占有する面積が小さくなり、画素の開口率を向上させることができる。また、ＴＦＴを構成する部材が少なくなることから、製造歩留まりの改善を図ることもできる。
【０３１４】
《発明の実施形態９》
本発明の液晶表示装置は、上述の実施形態７について、以下のような構成としてもよい。
【０３１５】
図３０は、液晶表示装置を構成するアクティブマトリクス基板２０ｉの平面模式図であり、図３１は、図３０中の断面XXXI−XXXIに対応するアクティブマトリクス基板２０ｉの断面模式図である。なお、図３０中の断面XI−XIにおけるアクティブマトリクス基板２０ｉの断面構成は、図１１のアクティブマトリクス基板２０ｃの断面構成と実質的に同じであるため、その断面模式図を省略する。
【０３１６】
この液晶表示装置は、アクティブマトリクス基板２０ｉと、それに対向するように設けられた対向基板と、それら両基板の間に挟持されるように設けられた液晶層とを備えている。
【０３１７】
アクティブマトリクス基板２０ｉは、図３１に示すように、そのベースコート膜１１から画素電極８までの積層膜の構成が実施形態７のアクティブマトリクス基板２０ｇの積層膜の構成と実質的に同じであって、その画素電極８上に反射電極１５が第１ＴＦＴ５ａ及び第２ＴＦＴ５ｃを覆うように設けられた構成になっている。そして、画素電極８及び反射電極１５を覆うように配向膜が設けられている。
【０３１８】
反射電極１５は、実施形態３及び６と同様に各画素電極８の面積の７０％程度と重なっており、反射領域を構成している。そして、各画素電極８の反射電極１５に重なっていない残りの３０％程度の領域は、透過領域を構成している。
【０３１９】
対向基板及び液晶層については、実施形態１と実質的に同じであり、その詳細な説明を省略する。
【０３２０】
この液晶表示装置は、実施形態３及び６と同様に、各画素において、画素電極８及び反射電極１５に所定の電荷を書き込まれ、画素電極８及び反射電極１５と共通電極１７との間で電位差が生じることになり、液晶層４０からなる液晶容量及び補助容量に所定の電圧が印加されるように構成されている。そして、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。ここで、反射領域では外部から対向基板を介して入射する光を反射電極１５で反射すると共に、透過領域では、外部からアクティブマトリクス基板２０ｉを介して入射する光を透過して、画像が表示される。
【０３２１】
次に、本発明の液晶表示装置を構成するアクティブマトリクス基板２０ｉの作製方法について部分的に説明する。
【０３２２】
まず、実施形態７に記載のアクティブマトリクス基板２０ｇの作製方法に基づいて、アクティブマトリクス基板２０ｇを準備する。
【０３２３】
次いで、アクティブマトリクス基板２０ｇの画素電極８上の基板全体に、実施形態３及び６と同様に、スパッタリング法により、モリブデン膜（厚さ１００ｎｍ程度）及びアルミニウム膜（厚さ１５０ｎｍ程度）で成膜した後、ＰＥＰ技術によりパターン形成して反射電極１５を形成する。
【０３２４】
以上のようにして、アクティブマトリクス基板２０ｉを作製することができる。さらに、その後、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜を形成する。
【０３２５】
次に、本発明の実施形態９に係る液晶表示装置の欠陥修正方法について説明する。
【０３２６】
図３２は、図３１の断面模式図（欠陥修正前）に対応するものであり、欠陥修正後のアクティブマトリクス基板２０ｉ’の断面模式図である。
【０３２７】
図３２では、重なり部分Ｙ８にガラス基板１０側からレーザー光を照射を行って、その重なり部分Ｙ８にコンタクトホール２ｅが形成されている。
【０３２８】
この液晶表示装置の欠陥修正方法及びその効果は、実施形態１と同様であるので、その詳細な説明を省略する。
【０３２９】
以上説明したように、本実施形態の液晶表示装置では、実施形態７と同様に、画素電極８と、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｃの各ドレイン電極４ｃとが同一のコンタクトホール７ａによって電気的に接続されているので、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂを構成する一部の部材、すなわち、画素電極８とドレイン電極４ｃとを接続するコンタクトホールが共用されている。そのため、画素内において、コンタクトホールの占有する面積が小さくなり、画素の開口率を向上させることができる。また、反射電極１５の面積が小さくなって、透過開口率を向上させることもできる。さらに、ＴＦＴを構成する部材が少なくなることから、製造歩留まりの改善を図ることもできる。
【０３３０】
また、本実施形態では、１画素中に反射領域及び透過領域を有する半透過型の液晶表示装置を例示したが、１画素中の全体を反射領域とした反射型の液晶表示装置としてもよい。この場合、ＩＴＯからなる画素電極８をアルミニウム膜からなる反射電極１５に置き換えてもよい。さらに、実施形態８のアクティブマトリクス基板２０ｈに反射電極を追加してもよい。
【０３３１】
さらに、上記実施形態７、８及び９では、上記実施形態１、２及び３で説明したような層間絶縁膜にコンタクトホールを形成して第２ＴＦＴを駆動させるように構成された液晶表示装置に、コンタクトホールを共用して開口率を向上する技術を適用したが、上記実施形態４、５及び６に説明したようなゲート絶縁膜にコンタクトホールを形成して第２ＴＦＴを駆動させるように構成された液晶表示装置に上記開口率向上技術を適用してもよい。
【０３３２】
なお、本発明は、スイッチング素子を有するＸ線センサ、受光素子等の電子素子にも応用することができる。
【産業上の利用可能性】
【０３３３】
以上説明したように、本発明は、予備ＴＦＴを設けても歩留の低下を抑止することができるので、ＴＦＴがマトリクス状に配設されたアクティブ駆動型の液晶表示装置について有用である。
【図面の簡単な説明】
【０３３４】
【図１】本発明の実施形態１に係る液晶表示装置５０の断面模式図である。
【図２】本発明の実施形態１に係るアクティブマトリクス基板２０ａの平面模式図である。
【図３】本発明の実施形態１に係るアクティブマトリクス基板２０ａ（欠陥修正前）の断面模式図であり、図２中の断面III−IIIに対応するものである。
【図４】本発明の実施形態１に係るアクティブマトリクス基板２０ａ（欠陥修正前）の断面模式図であり、図２中の断面IV−IVに対応するものである。
【図５】本発明の実施形態１に係るアクティブマトリクス基板２０ａ’（欠陥修正後）の断面模式図であり、図３の断面模式図に対応するものである。
【図６】本発明の実施形態１に係るアクティブマトリクス基板２０ａ’（欠陥修正後）の断面模式図であり、図４の断面模式図に対応するものである。
【図７】本発明の実施形態２に係るアクティブマトリクス基板２０ｂの平面模式図である。
【図８】本発明の実施形態２に係るアクティブマトリクス基板２０ｂ（欠陥修正前）の断面模式図であり、図７中の断面VIII−VIIIに対応するものである。
【図９】本発明の実施形態２に係るアクティブマトリクス基板２０ｂ’（欠陥修正後）の断面模式図であり、図８の断面模式図に対応するものである。
【図１０】本発明の実施形態３に係るアクティブマトリクス基板２０ｃの平面模式図である。
【図１１】本発明の実施形態３に係るアクティブマトリクス基板２０ｃ（欠陥修正前）の断面模式図であり、図１０中の断面XI−XIに対応するものである。
【図１２】本発明の実施形態３に係るアクティブマトリクス基板２０ｃ（欠陥修正前）の断面模式図であり、図１０中の断面XII−XIIに対応するものである。
【図１３】本発明の実施形態３に係るアクティブマトリクス基板２０ｃ’（欠陥修正後）の断面模式図であり、図１１の断面模式図に対応するものである。
【図１４】本発明の実施形態３に係るアクティブマトリクス基板２０ｃ’（欠陥修正後）の断面模式図であり、図１２の断面模式図に対応するものである。
【図１５】本発明の実施形態４に係るアクティブマトリクス基板２０ｄの平面模式図である。
【図１６】本発明の実施形態４に係るアクティブマトリクス基板２０ｄ（欠陥修正前）の断面模式図であり、図１５中の断面XVI−XVIに対応するものである。
【図１７】本発明の実施形態４に係るアクティブマトリクス基板２０ｄ’（欠陥修正後）の断面模式図であり、図１６の断面模式図に対応するものである。
【図１８】本発明の実施形態５に係るアクティブマトリクス基板２０ｅの平面模式図である。
【図１９】本発明の実施形態５に係るアクティブマトリクス基板２０ｅ（欠陥修正前）の断面模式図であり、図１８中の断面XIX−XIXに対応するものである。
【図２０】本発明の実施形態５に係るアクティブマトリクス基板２０ｅ’（欠陥修正後）の断面模式図であり、図１９の断面模式図に対応するものである。
【図２１】本発明の実施形態６に係るアクティブマトリクス基板２０ｆの平面模式図である。
【図２２】本発明の実施形態６に係るアクティブマトリクス基板２０ｆ（欠陥修正前）の断面模式図であり、図２１中の断面XXII−XXIIに対応するものである。
【図２３】本発明の実施形態６に係るアクティブマトリクス基板２０ｆ’（欠陥修正後）の断面模式図であり、図２２の断面模式図に対応するものである。
【図２４】本発明の実施形態７に係るアクティブマトリクス基板２０ｇの平面模式図である。
【図２５】本発明の実施形態７に係るアクティブマトリクス基板２０ｇ（欠陥修正前）の断面模式図であり、図２４中の断面XXV−XXVに対応するものである。
【図２６】本発明の実施形態７に係るアクティブマトリクス基板２０ｇ’（欠陥修正後）の断面模式図であり、図２５の断面模式図に対応するものである。
【図２７】本発明の実施形態８に係るアクティブマトリクス基板２０ｈの平面模式図である。
【図２８】本発明の実施形態８に係るアクティブマトリクス基板２０ｈ（欠陥修正前）の断面模式図であり、図２７中の断面XXXVIII−XXXVIIIに対応するものである。
【図２９】本発明の実施形態８に係るアクティブマトリクス基板２０ｈ’（欠陥修正後）の断面模式図であり、図２８の断面模式図に対応するものである。
【図３０】本発明の実施形態９に係るアクティブマトリクス基板２０ｉの平面模式図である。
【図３１】本発明の実施形態９に係るアクティブマトリクス基板２０ｉ（欠陥修正前）の断面模式図であり、図３０中の断面XXXI−XXXIに対応するものである。
【図３２】本発明の実施形態９に係るアクティブマトリクス基板２０ｉ’（欠陥修正後）の断面模式図であり、図３１の断面模式図に対応するものである。
【図３３】従来のアクティブマトリクス基板６０の平面模式図である。
【図３４】従来のアクティブマトリクス基板６０の断面模式図であり、図３５中の断面XXXIV−XXXIVに対応するものである。
【図３５】従来のアクティブマトリクス基板６０の断面模式図であり、図３５中の断面XXXV−XXXVに対応するものである。
【符号の説明】
【０３３５】
１      ゲート線
１ａ，１ｂ，１ｃ，１ｄ  ゲート電極
２      ソース線
２ａ    ソース線引出電極
２ｂ，２ｃ，６ｃ，６ｄ，７ａ，７ｂ，７ｃ，７ｆ，７ｇ，７ｈ，７ｉ，９ａ，９ｃ，１９ｃ    コンタクトホール
３      補助容量線
４      半導体膜
４ａ    チャネル領域
４ｂ    ソース電極
４ｃ，１９ａ，１９ｂ  ドレイン電極
４ｄ    補助容量電極
５ａ，５ｄ    第１ＴＦＴ
５ｂ，５ｃ    第２ＴＦＴ
６ａ    第１ＴＦＴソース電極引出電極
６ｂ    第２ＴＦＴソース電極引出電極
７，１９ｄ  ドレイン電極引出電極
７ｄ    画素電極中継電極
７ｅ    ドレイン電極第１引出電極
８      画素電極
９      ドレイン電極第２引出電極
９ｂ    ドレイン電極中継電極
１０    ガラス基板
１１    ベースコート膜
１２    ゲート絶縁膜
１３    層間絶縁膜
１４    樹脂層
１５    反射電極
１６    配向膜
１７    共通電極
１８    カラーフィルタ層
２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ，２０ｈ，２０ｉ，６０            アクティブマトリクス基板
３０    対向基板
４０    液晶層
５０    液晶表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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