(57)【要約】【課題】  優良な静電容量検出装置を実現する。【解決手段】  Ｍ本の行線とＮ本の列線、及び該行線と該列線との各交点に設けられた機能素子がＭ行Ｎ列の行列状に配置されたマトリックス装置に於いて、該マトリックス装置はＭ本の行線から特定の行線を選択する行選択手段と、Ｎ本の列線から特定の列線を選択する列選択手段とを備え、該列選択手段は列選択終了信号を出力する列選択終了信号出力手段を有し、該行選択手段は該列選択終了信号が入力される列選択終了信号入力手段を有する。【選択図】  図１
2005134194.tif 000002
【特許請求の範囲】
【請求項１】
Ｍ本の行線とＮ本の列線、及び該行線と該列線との各交点に設けられた機能素子がＭ行Ｎ列の行列状に配置されたマトリックス装置に於いて、
該マトリックス装置はＭ本の行線から特定の行線を選択する行選択手段と、
Ｎ本の列線から特定の列線を選択する列選択手段とを備え、
該列選択手段は列選択終了信号を出力する列選択終了信号出力手段を有し、
該行選択手段は該列選択終了信号が入力される列選択終了信号入力手段を有する事を特徴とするマトリックス装置。
【請求項２】
前記列選択終了信号入力手段は、前記行選択手段が特定の行線を選択する際の行基準信号を提供する事を特徴とする請求項１記載のマトリックス装置。
【請求項３】
前記行選択手段は複数個の出力段を有する走査シフトレジスタを含み、該走査シフトレジスタは該複数個の出力段から特定の一段を選択する事で前記特定の行線を選択し、前記行基準信号の一周期毎に選択される特定の出力段が一段進む事を特徴とする請求項２記載の静電容量検出装置。
【請求項４】
前記列選択手段と前記行選択手段を複数同時に非選択状態に切り替える非選択化手段を備えることを特徴とする請求項１乃至３に記載のマトリックス装置。
【請求項５】
前記非選択化手段は、前記走査シフトレジスタの各段にリセット信号を供給し、該リセット信号により前記走査シフトレジスタの少なくとも入力側２段が選択状態とされ、他の各段が非選択状態とされるように構成された事を特徴とする請求項１乃至４に記載のマトリックス装置。
【請求項６】
前記リセット信号により選択状態となる前記走査シフトレジスタの少なくとも入力側２段の出力が機能素子と接続されていない事を特徴とする請求項５記載のマトリックス装置。
【請求項７】
前記機能素子をＭＩＳ型薄膜半導体で構成したことを特徴とする請求項１乃至６に記載のマトリックス装置。
【請求項８】
請求項１乃至６のうち何れか１項に記載のマトリックス装置を備えたことを特徴とする電子機器。
【請求項９】
Ｍ本の行線とＮ本の列線、及び該行線と該列線との各交点に設けられた機能素子をＭ行Ｎ列の行列状に配置したマトリックス装置の駆動方法に於いて、
該静電容量検出装置はＭ本の行線から特定の行線を選択する行選択手段と、
Ｎ本の列線から特定の列線を選択する列選択手段とを備え、
該列選択手段は列選択終了信号を出力する列選択終了信号出力手段を有し、
該行選択手段に列選択終了信号出力手段を介して該列選択終了信号が入力される事を特徴とするマトリックス装置の駆動方法。
【請求項１０】
前記列選択終了信号入力手段は、前記行選択手段が特定の行線を選択する際の行基準信号を提供する事を特徴とする請求項９記載のマトリックス装置の駆動方法。
【請求項１１】
前記行選択手段は複数個の出力段を有する走査シフトレジスタを含み、該走査シフトレジスタは該複数個の出力段から特定の一段を選択する事で前記特定の行線を選択し、前記行基準信号の一周期毎に選択される特定の出力段が一段進む事を特徴とする請求項９記載のマトリックス装置の駆動方法。
【請求項１２】
前記列選択手段と前記行選択手段を複数同時に非選択状態に切り替える非選択化手段とを備える事を特徴とする、請求項９乃至１１記載のマトリックス装置の駆動方法。
【請求項１３】
前記非選択化手段は、前記走査シフトレジスタの各段にリセット信号を供給し、該リセット信号により前記走査シフトレジスタの少なくとも入力側２段が選択状態とされ、他の各段が非選択状態とされるように構成された事を特徴とする請求項９乃至１２に記載のマトリックス装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、行列状に配置された機能素子を順次選択するマトリックス装置に関する。より詳しくは、指紋等の微小な凸凹を有する被験物の表面形状を、行列状に配置された静電容量検出素子によって読み取る静電容量検出技術に関する。
【背景技術】
【０００２】
特開平１１−１１８４１５号広報、特開２０００−３４６６０８号広報、特開２００１−５６２０４号広報、特開２００１−１３３２１３号広報には、単結晶シリコン基板上に形成されたセンサ電極と誘電体膜により、指紋の凸凹形状を指先とセンサ電極間に形成される静電容量として検出する技術が公開されている。
【０００３】
しかしながら、単結晶シリコン基板上に形成された素子は、指を強く押し付けると割れてしまう。また、指紋センサはその用途から指先の面積程度の大きさ(20mm×20mm程度)が必要となり、重く高価であった。更に、素子の形成領域は単結晶シリコン基板のごく表面であり、単結晶シリコン基板の大部分は単なる支持体としての役割しか演じていないため、多大なる無駄と浪費の上に形成されている、などの課題が生じていた。
【０００４】
そこで、R.Hashido et. al.,IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.38,NO.2,p274(2003)に公開されているように、薄膜半導体回路を用いた静電容量検出装置に関する技術が開発されている。薄膜半導体によって形成された静電容量検出装置は、単結晶シリコン基板上に形成されたものに比べ軽量で低コストである。更に、これをS.Utsunomiya et. al.,Society for Information Display,p.916(2000)に開示された剥離転写技術を適用してプラスチック基板等に転写すれば、より安価で、割れにくく、軽量な指紋センサが実現できることから、スマートカードなどへの搭載が期待されている。
【０００５】
これら薄膜半導体を用いた静電容量装置は、マトリクス状に配置された機能素子を順次選択する回路であるアクティブマトリクス駆動回路を用いている。この回路技術は、アクティブマトリクス型液晶駆動用回路において既に実用化されている。
【０００６】
図１０に示される、従来のアクティブマトリクス駆動回路は、マトリクス状に配置された機能素子５１を順次選択するための、複数の走査線３２と該走査線を選択するための走査ドライバ２０と、データ線３３と、該データ線を選択するためのデータドライバ１０を備えている。該走査線３２と該データ線３３の交点には、それぞれに機能素子５１が配置されている。該走査ドライバ２０は、タイミングを決定するための走査シフトレジスタ２１から成り、該走査シフトレジスタ２１は、動作タイミングを決定する行基準信号に相当する走査線選択基準信号を入力する為の端子ＣＬＫＹを備えている。該データドライバ１０は、タイミングを決定するためのデータシフトレジスタ１１から成り、該データシフトレジスタ１１は、動作タイミングを決定する列基準信号に相当するデータ線選択基準信号を入力する為の端子ＣＬＫＸを備えている。各基準信号の動作タイミングは外部制御回路によって制御され、該走査シフトレジスタ２１と該データシフトレジスタ１１は、基準信号である走査線選択基準信号とデータ線選択基準信号に基づいて、各シフトレジスタ初段に入力される信号ＳＰＸとＳＰＹをそれぞれ順次転送する。該走査ドライバ２０と該データドライバ１０が、該走査線３２と該データ線３３を順次選択することで、マトリクス上の一つの機能素子５１が順次選択され、該データ線３３を介して機能素子が動作する。
【０００７】
【特許文献１】特開平１１−１１８４１５号広報
【特許文献２】特開２０００−３４６６０８号広報
【特許文献３】特開２００１−５６２０４広報
【特許文献４】特開２００１−１３３２１３号広報
【非特許文献１】S.Utunomiya et. al.,Society for Information Display p.916(2000)
【非特許文献２】R.Hashido et. al.,IEEE JOURNAL OF SOLID-STATES CIRCUITS,VOL.38,NO.2,p274(2003)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし従来の構成に於いて、データドライバ１０と走査ドライバ２０の動作タイミングを制御する制御信号として、専用の二系統の基準信号である行基準信号と列基準信号を外部制御回路によって生成し、それぞれのシフトレジスタに供給することで制御していた。また、それぞれのシフトレジスタの初段にスタートパルス信号ＳＰＸ，ＳＰＹを供給するように構成されていた。これにより、制御信号を入力するための外部接続端子として基準信号入力用とスタートパルス信号入力用の外部接続端子がそれぞれの選択回路に必要となっていた。このように、接続端子数が増えることで実装の制約が大きくなり、実装のし易さ、接続の信頼性、設計の自由度、検査効率等に問題があった。
【０００９】
また、データドライバ１０と走査ドライバ２０の動作タイミングを制御するために、外部制御回路によってこれら制御信号の同期を取る必要があり、外部制御回路は複雑化していた。このため、開発効率が悪いとの問題があった。
【００１０】
そこで本発明は、上述の諸事情を鑑み、制御信号及び外部接続端子数を減らすとともに、制御系が簡素化されたマトリックス装置とその駆動方法を提案することを課題とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明のマトリックス装置は、Ｍ本の行線とＮ本の列線、及び該行線と該列線との各交点に設けられた機能素子がＭ行Ｎ列の行列状に配置されたマトリックス装置であって、該マトリックス装置はＭ本の行線から特定の行線を選択する行選択手段と、Ｎ本の列線から特定の列線を選択する列選択手段とを備え、該列選択手段は列選択終了信号を出力する列選択終了信号出力手段を有し、該行選択手段は該列選択終了信号が入力される列選択終了信号入力手段を有する事を特徴とする。
【００１２】
上記マトリックス装置に於いて、前記列選択終了信号入力手段は、前記行選択手段が特定の行線を選択する際の行基準信号を提供する事が望ましい。
【００１３】
上記マトリックス装置に於いて、前記行選択手段は複数個の出力段を有する走査シフトレジスタを含み、該走査シフトレジスタは該複数個の出力段から特定の一段を選択する事で前記特定の行線を選択し、前記行基準信号の一周期毎に選択される特定の出力段が一段進む事が望ましい。
【００１４】
上記マトリックス装置に於いて、前記列選択手段と前記行選択手段を複数同時に非選択状態に切り替える非選択化手段を備えることが望ましい。
【００１５】
上記マトリックス装置に於いて、前記非選択化手段は、前記走査シフトレジスタの各段にリセット信号を供給し、該リセット信号により前記走査シフトレジスタの少なくとも入力側２段が選択状態とされ、他の各段が非選択状態とされるように構成される事が望ましい。
【００１６】
上記マトリックス装置に於いて、前記リセット信号により選択状態となる前記走査シフトレジスタの少なくとも入力側２段の出力が機能素子と接続されていない事が望ましい。
【００１７】
このような構成にすることで、従来は外部制御回路から供給していた行基準信号は、前記列選択手段により生成され、前記行選択手段に供給される。また、前記リセット信号によって、行選択手段の走査シフトレジスタの入力側２段が選択状態にセットされ、その他の各段は非選択状態にセットされるので、スタート信号を入力する手段が必要無い。このため、従来構成に比べ、端子数が２つ減ることと成り、実装のし易さや配線の信頼性の向上が可能となる。更に、列選択回路は行選択回路に連動して動作するため、制御信号の同期を取る必要が無く、制御系の簡素化が可能とされる。
【００１８】
上記マトリックス装置に於いて、前記機能素子をＭＩＳ型薄膜半導体で構成することが望ましい。ＭＩＳ型薄膜半導体は、絶縁性基板上に形成することが可能である。絶縁性基板として、ガラス基板やプラスチック基板などを採用することで、製造コストを下げることもできる。
【００１９】
本発明の電子機器は、本発明のマトリックス装置を備えていることを特徴とする。該電子機器は、従来のマトリックス装置を備えた電子機器に比べ制御系が単純で配線の制約も少ないため、実装の自由度が高い。例えば本発明のマトリックス装置を適応して静電容量検出装置を作ると、ＩＣカード、キャッシュカード、クレジットカード、身分証明書などの各種カード媒体の他に、電子商取引の本人確認認証装置、入退室管理装置、コンピュータ端末装置の認証装置などに好適である。
【００２０】
本発明の静電容量検出装置の駆動方法は、Ｍ本の行線とＮ本の列線、及び該行線と該列線との各交点に設けられた機能素子をＭ行Ｎ列の行列状に配置したマトリックス装置の駆動方法であって、該静電容量検出装置はＭ本の行線から特定の行線を選択する行選択手段と、Ｎ本の列線から特定の列線を選択する列選択手段とを備え、該列選択手段は列選択終了信号を出力する列選択終了信号出力手段を有し、該行選択手段に列選択終了信号出力手段を介して該列選択終了信号が入力される事を特徴とする。
【００２１】
上記駆動方法に於いて、前記列選択終了信号入力手段は、前記行選択手段が特定の行線を選択する際の行基準信号を提供する事が望ましい。
【００２２】
上記駆動方法に於いて、前記行選択手段は複数個の出力段を有する走査シフトレジスタを含み、該走査シフトレジスタは該複数個の出力段から特定の一段を選択する事で前記特定の行線を選択し、前記行基準信号の一周期毎に選択される特定の出力段が一段進む事が望ましい。
【００２３】
上記駆動方法に於いて、前記列選択手段と前記行選択手段を複数同時に非選択状態に切り替える非選択化手段とを備える事が望ましい。
【００２４】
上記駆動方法に於いて、前記非選択化手段は、前記走査シフトレジスタの各段にリセット信号を供給し、該リセット信号により前記走査シフトレジスタの少なくとも入力側２段が選択状態とされ、他の各段が非選択状態とされるように構成される事が望ましい。
【００２５】
このような駆動方法とすることで、列選択回路は行選択回路に連動して動作し、制御信号の同期を取る必要が無いため、制御系の簡素化が可能とされる。
【発明の効果】
【００２６】
本発明のマトリックス装置によれば、リセット信号、マトリックス装置の動作タイミングを制御する列基準信号とその反転信号、駆動回路の電圧源である低電位電源線と高電位電源線のみの入力で、アクティブマトリックス動作が可能となる。これにより、従来のマトリックス駆動装置に比べ、入力信号数を減らし、外部接続端子数を減らすことが可能となる。また、制御系を簡素化することが可能となる。
【００２７】
マトリックス装置のスマートカード等への応用を想定した場合、実装のし易さや、接続の信頼性、開発効率といった観点に加え、配線や実装に許される面積が限られている事からも、外部接続端子数は少なく、制御信号は単純であることが好ましい。外部接続端子数が少なくなれば、配線時の歩留まりや、検査効率の向上が可能となる。制御系が単純であれば、開発効率の向上が可能となる。また、配線や実装に制約の少ない、自由な設計が可能となる。
【発明を実施するための最良の形態】
【００２８】
以下、各図を参照して本発明の好適な実施形態について説明する。実施形態として、本発明のマトリックス装置を、被験物表面との間に形成される静電容量に対応した検出信号を出力することにより前記被験物表面の凸凹情報を読み取る静電容量検出装置に適応した。
【００２９】
図１は静電容量検出回路３１を行列状に配列した静電容量検出装置である静電容量式指紋センサ１のブロック図である。静電容量検出回路３１は、本発明の機能素子に相当する。同図に示すように、同指紋センサ１は、本発明の列線に相当するデータ線３３と、本発明の列選択手段に相当するデータ線を選択するためのデータドライバ１０と、本発明の行線に相当する走査線３２と、本発明の行選択手段に相当する走査線を選択するための走査ドライバ２０と、指紋検出部として機能するアクティブマトリクス部３０と、検出信号を増幅するための増幅回路４０とを備えて構成されている。
【００３０】
データドライバ１０は、データ線３３を順次選択するタイミングを決定するデータシフトレジスタ１１と、アナログスイッチ１３を備えて構成されている。データドライバ１０は本発明の列選択手段の１態様である。走査ドライバ２０は、走査線３２を順次選択するタイミングを決定する走査シフトレジスタ２１を備えて構成されている。走査ドライバ２０は本発明の行選択手段の１態様である。データシフトレジスタ１１と、走査シフトレジスタ２１には、本発明の非選択化手段に相当するリセット信号ＲＳＴ発生回路（図示せず）が接続されている。データシフトレジスタ１１の最終段は、本発明の列選択終了信号出力手段に相当するＥＰ・ＥＰＢ生成回路を備え、データシフトレジスタ１１の最終段の出力であるＸＥＰが入力される。ＥＰ・ＥＰＢ生成回路は、ＸＥＰから互いに逆位相のＥＰ及びＥＰＢを生成する。ＥＰ及びＥＰＢは、本発明の列選択信号入力手段に相当する走査シフトレジスタ２１の列基準信号入力端子に接続される。
【００３１】
アクティブマトリクス部３０には静電容量検出回路３１が行列状（Ｍ行×Ｎ列）に配列されており、Ｍ本の走査線３２とＭ本の低電位電源線ＶＳＳは行方向に沿って配線され、Ｎ本のデータ線３３は列方向に沿って配線されている。
【００３２】
上記の構成において、Ｍ本の走査線３２が１ライン毎にアクティブになると、ある時点においてアクティブになっている走査線３２上に並ぶＮ本のデータ線３３がアナログスイッチ１３により順次選択されて増幅回路４０に接続するように点順次駆動される。
【００３３】
本実施形態のデータドライバ１０及び走査ドライバ２０はそれぞれデータシフトレジスタ１１及び走査シフトレジスタ２１を備え、その動作によりデータ線３３及び走査線３２の順次選択を高速に行うことができる。しかし、従来のアクティブマトリクス駆動装置では、電源投入時の電位のバラツキを消去する場合、通常のシフトレジスタでは全スキャンをかける必要があり、電源投入後の立ち上げに余計な時間がかかってしまう。これを回避するため本実施形態では、データシフトレジスタ１１及び走査シフトレジスタ２１にリセット信号ＲＳＴをかけるだけでシフトレジスタのデータを一括してリセットできるようになっている。リセット信号ＲＳＴにより、走査ドライバ２０の走査シフトレジスタ２１の入力側２段のみが選択状態になり、その他の段はすべて非選択状態となる。
【００３４】
図２は上記静電容量式指紋センサに用いられるデータドライバ１０の回路図、図３は走査ドライバ２０の回路図である。
【００３５】
図２のデータドライバに備えられたデータシフトレジスタ１１は、前段からのデータの受け入れを制御するクロックドインバータ１４と、このクロックドインバータの出力を反転するインバータ１５と、このインバータ１５の出力すなわちシフトレジスタ後段への出力を反転制御するためのクロックドＮＡＮＤ１６との組み合わせを一段とし、これを複数段にわたって接続することで構成されている。データシフトレジスタ１１には、本発明の列基準信号に相当する互いに逆位相のクロック信号ＣＬＫ及びクロック反転信号ＣＬＫＢが入力される。データシフトレジスタ１１の奇数段に於いては、クロックドインバータ１４にはＣＬＫ、クロックドＮＡＮＤ１６にはＣＬＫＢが入力される。偶数段に於いては、クロックドインバータ１４にはＣＬＫＢ、クロックドＮＡＮＤ１６にはＣＬＫが入力される。従って、データシフトレジスタ１１の偶数段と奇数段の動作タイミングは互いに逆位相となる。
【００３６】
クロックドＮＡＮＤ１６は、その回路構成に示すように、クロックドインバータ１６ａと、リセット信号入力トランジスタＴｒ１及びＴｒ２とを備えている。クロックドＮＡＮＤ１６への入力信号として、図示しないリセット信号発生回路からのリセット信号ＲＳＴと、インバータ１５からの出力信号がＩＮ信号として入力される。リセット信号ＲＳＴがレベルＬのときは、トランジスタＴｒ２が非アクティブとなり、反転信号が反転入力されたトランジスタＴｒ１がアクティブとなるので、出力電圧は高電位ＶＤＤに近くなる。よってクロックドＮＡＮＤ１６は、入力信号ＩＮの如何に関わらず、レベルＨを出力する。このとき、クロックドＮＡＮＤ１６の出力Ｈはインバータ１５で反転されるので、シフトレジスタ各段の出力（Ｎ３，Ｎ５）はすべてレベルＬとなる。
【００３７】
クロックドＮＡＮＤ１６に対する入力信号ＲＳＴがレベルＨのときは、トランジスタＴｒ２がアクティブとなり、トランジスタＴｒ１が非アクティブとなる。この場合クロックドＮＡＮＤ１６は、クロックドインバータ１６ａのみの回路と等価になる。従って、このときデータシフトレジスタ１１は、以下のような通常のシフトレジスタの動作を行う。
【００３８】
データシフトレジスタ１１の奇数段（２ｎ−１段；ｎは自然数）では、クロックドインバータ１４はクロック信号ＣＬＫの立ち上がりに、クロックドＮＡＮＤ１６はクロック反転信号ＣＬＫＢの立ち上がりに同期してアクティブに成るようになっている。一方偶数段（２ｎ段；ｎは自然数）では、クロックドインバータ１４はクロック反転信号ＣＬＫＢの立ち上がりに、クロックドＮＡＮＤ１６はクロック信号ＣＬＫの立ち上がりに同期してアクティブに成るようになっている。尚、クロック信号ＣＬＫとクロック反転信号ＣＬＫＢは相補信号であるので、データシフトレジスタ１１の奇数段と偶数段とで動作タイミングがＣＬＫの半周期分ずれるようになっている。
【００３９】
まず、クロック信号ＣＬＫの立ち上がり時におけるデータシフトレジスタ１１の動作について説明する。
【００４０】
データシフトレジスタ１１の奇数段（２ｎ−１段；ｎは自然数）ではクロック信号ＣＬＫの立ち上がりに同期してクロックドインバータ１４がアクティブとなる。この時、クロックドインバータ１４の出力部（Ｎ２）には、クロックドインバータ１４の入力部（Ｎ１）の信号が反転されて出力される。このクロックドインバータ１４の出力信号はインバータ１５によって再び反転される。従って、インバータ１５の出力部（Ｎ３）にはＮ１と同レベルの信号が出力される。このインバータ１５の出力信号が、後段、即ち偶数段の入力信号となる。またこの時、インバータ１５の出力を反転入力するためのクロックドＮＡＮＤ１６は非アクティブとなっている。
【００４１】
一方データシフトレジスタ１１の偶数段（２ｎ段；ｎは自然数）では、クロック信号ＣＬＫの立ち上がりに同期してクロックドインバータ１４が非アクティブとなり、クロックドインバータ１４の入力部（Ｎ３）と同出力部（Ｎ４）の信号伝送経路が遮断される。これにより、前段の奇数段からの入力が遮断された状態となる。また、このときクロックドＮＡＮＤ１６はアクティブとなるが、リセット信号ＲＳＴがレベルＨとなっていることから、クロックドＮＡＮＤ１６はインバータ回路１６ａと等価となる。従って、クロックドＮＡＮＤ１６の出力部（Ｎ４）には、インバータ１５の出力信号（Ｎ５）が反転されて出力される。クロックドＮＡＮＤ１６の出力信号は、インバータ１５によって再び反転される。これにより、インバータ１５とクロックドＮＡＮＤ１６によってラッチ回路が構成され、インバータ１５の入力部（Ｎ４）と同出力部（Ｎ５）において、安定な２状態が保持される。このときラッチ回路の入力部（Ｎ４）と同出力部（Ｎ５）には、クロックドインバータ１４が非アクティブになる直前、即ちクロック信号ＣＬＫが立ち上がる直前のレベルが保持される。
【００４２】
次に、クロック信号ＣＬＫの立ち下がり時におけるデータシフトレジスタ１１の動作について説明する。
【００４３】
シフトレジスタの奇数段（２ｎ−１段；ｎは自然数）では、クロック反転信号ＣＬＫＢの立ち上がり、即ちクロック信号ＣＬＫの立ち下がりに同期してクロックドインバータ１４が非アクティブとなり、クロックドインバータ１４の入力部（Ｎ１）と同出力部（Ｎ２）の信号伝送経路が遮断される。これにより、前段の偶数段からの入力が遮断された状態となる。また、このときクロックドＮＡＮＤ１６はアクティブとなるが、リセット信号ＲＳＴがレベルＨとなっていることから、クロックドＮＡＮＤ１６ｂはインバータ回路１６ａと等価となる。従って、クロックドＮＡＮＤ１６の出力部（Ｎ２）には、インバータ１５の出力信号（Ｎ３）が反転されて出力される。クロックドＮＡＮＤ１６の出力信号は、インバータ１５によって再び反転される。これによりインバータ１５とクロックドＮＡＮＤ１６によってラッチ回路が構成され、インバータ１５の入力部（Ｎ２）と同出力部（Ｎ３）において、安定な２状態が保持される。このときラッチ回路の入力部（Ｎ２）と同出力部（Ｎ３）には、クロックドインバータ１４が非アクティブになる直前、即ちクロック信号ＣＬＫが立ち下がる直前のレベルが保持される。
【００４４】
一方データシフトレジスタ１１の偶数段（２ｎ段；ｎは自然数）ではクロック反転信号ＣＬＫＢの立ち上がり、即ちクロック信号ＣＬＫの立ち下がりに同期してクロックドインバータ１４がアクティブとなる。この時、クロックドインバータ１４の出力部（Ｎ４）には、クロックドインバータ１４の入力部（Ｎ３）の信号が反転されて出力される。このクロックドインバータ１４の出力信号はインバータ１５によって再び反転される。従って、インバータ１５の出力部（Ｎ５）にはＮ３と同レベルの信号が出力される。この時、クロックドインバータ１４の入力部（Ｎ３）の信号は、前段の奇数段（２ｎ−１段；ｎは自然数）においてラッチされて安定な電位となっているため、クロック反転信号ＣＬＫＢの立ち上がりのタイミングでデータシフトレジスタ１１の奇数段の出力部（Ｎ３）の情報が、偶数段の出力部（Ｎ５）に転送される。このときインバータ１５の出力を反転入力するためのクロックドＮＡＮＤ１６は非アクティブとなっている為、ラッチ動作を行わない。インバータ１５の出力部（Ｎ５＝Ｎ１）の信号は、後段、即ち奇数段（２ｎ＋１段；ｎは自然数）の入力信号となって、次のクロック信号ＣＬＫの立ち上がりのタイミングで後段にシフトすることとなる。
【００４５】
このように、データシフトレジスタ１１の偶数段と奇数段とで信号を取り込むタイミングとラッチするタイミングがクロック信号ＣＬＫの半周期分ずれているため、クロック信号ＣＬＫの半周期ごとに、データシフトレジスタ１１の初段に入力されたスタートパルス信号ＳＰが順次次段のシフトレジスタにシフトする。即ち、最初の半クロック（クロック信号ＣＬＫ立ち上がりのタイミング）で、奇数段（２ｎ−１段）が信号をラッチし、同じタイミングで後段の偶数段（２ｎ段）のクロックドインバータ１４が前段の奇数段（２ｎ−１段）でラッチされて安定となった信号を伝送する。次の半クロック（クロック信号ＣＬＫ立ち下がり）で、偶数段（２ｎ段）は前の半クロックの間に取り込んだ信号をラッチし、同じタイミングで後段の奇数段（２ｎ＋１段）はこの信号を伝送する。このような動作を繰り返すことにより、データシフトレジスタ１１の各段で信号が順次転送される。
【００４６】
図３の走査ドライバに備えられた走査シフトレジスタ２１の入力側２段、即ち１段目と２段目は、クロックドインバータ２４’と、このクロックドインバータの出力を反転するインバータ２５’と、このインバータ２５’の出力すなわちシフトレジスタ後段への出力を反転制御するためのクロックドインバータ２７との組み合わせで構成される。インバータ２５’の出力側、即ちクロックドインバータ２７の入力側は、入力信号ＲＳＴによって制御されるスイッチングトランジスタＴｒ３を介して高電位線ＶＤＤに接続されている。シフトレジスタ一段目のクロックドインバータ２４’の入力側は、低電位線ＶＳＳに接続されている。スイッチングトランジスタＴｒ３はＰＭＯＳＴＦＴを含み、入力信号ＲＳＴがレベルＬの時にアクティブになり、レベルＨの時に非アクティブになる。
【００４７】
走査シフトレジスタ２１の３段目以降は、データシフトレジスタ１１の各段と同様の構成をしており、前段からのデータの受け入れを制御するクロックドインバータ２４と、このクロックドインバータの出力を反転するインバータ２５と、このインバータ２５の出力すなわちシフトレジスタ後段への出力を反転制御するためのクロックドＮＡＮＤ２６との組み合わせを一段とし、これを複数段にわたって接続することで構成されている。クロックドＮＡＮＤ２６は、その回路構成に示すように、クロックドインバータ２６ａと、リセット信号入力トランジスタＴｒ１及びＴｒ２とを備えている。クロックドＮＡＮＤ２６への入力信号として、図示しないリセット信号発生回路からのＲＳＴ信号と、インバータ１５からのＩＮ信号が入力される。
【００４８】
走査シフトレジスタ２１は、本発明の列選択終了信号入力手段に相当する端子ＥＰ及びＥＰＢを備え、行基準信号に相当する互いに逆位相の列選択終了信号ＥＰ及びＥＰＢが入力される。走査シフトレジスタ２１の奇数段に於いては、クロックドインバータ２４にはＣＬＫ、クロックドＮＡＮＤ２６及びクロックドインバータ２７にはＣＬＫＢが入力される。偶数段に於いては、クロックドインバータ２４にはＣＬＫＢ、クロックドＮＡＮＤ２６及びクロックドＮＡＮＤ２７にはＣＬＫが入力される。従って、走査シフトレジスタ２１の偶数段と奇数段の動作タイミングは互いに逆位相となる。
【００４９】
Ｔｒ３及びクロックドＮＡＮＤ２６に対する入力信号ＲＳＴがレベルＬの時、走査シフトレジスタ２１の入力側に位置する最初の２段に於いてスイッチングトランジスタＴｒ３がアクティブとなる。Ｔｒ３がアクティブに成ると、走査シフトレジスタ２１の入力側２段の、クロックドインバータ２７の入力部とインバータ２５の出力部がＶＤＤに近くなる。従って走査シフトレジスタ２１の入力側２段はＥＰ，ＥＰＢに関係なくレベルＨを出力する。一方、走査シフトレジスタ２１の３段目以降に於いては、クロックドＮＡＮＤ２６のトランジスタＴｒ２は非アクティブとなり、トランジスタＴｒ１はアクティブとなる。これによりクロックドＮＡＮＤ２６の出力電圧は高電位ＶＤＤに近くなり、クロックドＮＡＮＤ１６は入力信号ＩＮの如何に関わらず、レベルＨを出力する。このとき、クロックドＮＡＮＤ１６の出力Ｈはインバータ１５で反転されるので、走査シフトレジスタ２１の３段目以降の各段の出力（Ｎ３，Ｎ５）はすべてレベルＬとなる。
【００５０】
Ｔｒ３及びクロックドＮＡＮＤ２６に対する入力信号ＲＳＴがレベルＨのときは、トランジスタＴｒ３が非アクティブとなり、トランジスタＴｒ２がアクティブとなり、トランジスタＴｒ１が非アクティブとなる。この場合クロックドＮＡＮＤ２６は、クロックドインバータ２６ａのみの回路と等価になる。従って走査シフトレジスタ２１は、前述のデータシフトレジスタ１１と同様の、通常のシフトレジスタの動作を行う。
【００５１】
次に、この静電容量式指紋センサ１において、電源投入直後の未動作時から、リセット動作時、指紋検出時にかけての一連の駆動について説明する。図７はデータドライバ１０及び走査ドライバ２０のタイミングチャートである。
【００５２】
データドライバ１０においては、電源投入直後、リセット信号ＲＳＴをレベルＬにセットする。これにより、データドライバ１０を構成するデータシフトレジスタ１１に含まれるすべてのクロックドＮＡＮＤ１６の出力はレベルＨとなる。その結果、シフトレジスタ各段の出力はすべてレベルＬとなる。これにより、グローバルデータ線７０と各データ線３３との接続を制御するアナログスイッチ１２はすべて非導通となる。このリセット動作が完了することにより不要な初期電流が抑制され、以後の安定した動作が可能になる。
【００５３】
リセット信号ＲＳＴをレベルＨにセットすると、データドライバ１０を構成するデータシフトレジスタ１１は通常のシフトレジスタの動作を行う。データシフトレジスタ１１にレベルＨのスタートパルス信号ＳＰが入力されると、データシフトレジスタ１１の初段に於いて、クロックドインバータ１４の入力部及びインバータ１５の出力部が共にレベルＨとなる。クロック信号ＣＬＫ及びクロック反転信号ＣＬＫＢの半周期毎に、この状態が次の段にシフトしていく。データシフトレジスタ１１を構成する格段はＮＡＮＤ回路１８を備えており、その入力端子はそれぞれクロックドインバータ１４の入力部及びインバータ１５の出力部に接続されている。従ってＮＡＮＤ回路１８は、前段から転送されてきたスタートパルス信号ＳＰをラッチしてクロックドインバータ１４の入力部及びインバータ１５の出力部が共にレベルＨとなった時レベルＬを出力する。ＮＡＮＤ回路１８の出力はインバータ１９によって反転されレベルＨとされ、バッファ１２により駆動能力を高めた後、その出力ＸＳＥＬ｛ｎ；ｎは自然数｝はデータ線３３と増幅回路４０との導通を制御するアナログスイッチ１３へと接続される。スタートパルス信号ＳＰがデータシフトレジスタ１１の格段に順次転送されると、アナログスイッチ１３がクロック信号ＣＬＫの半周期ごとに順次アクティブになる。これによりデータ線３３が順次選択され、各静電容量検出回路３１のデータを取得し、指紋検出動作を行う。
【００５４】
データシフトレジスタ１１の最終段の出力、即ち本発明の列選択終了信号に相当するデータドライバ終了信号ＥＰ及びその反転信号ＥＰＢは、アクティブマトリクス部へは接続されず、走査ドライバ２０のシフトレジスタへ行基準信号として出力される。
【００５５】
走査ドライバ２０に於いても、電源投入直後、リセット信号ＲＳＴをレベルＬにセットする。これにより、走査ドライバ２０を構成する走査シフトレジスタ２１の入力側２段の出力であるＤＭＡ，ＤＭＢは共にＨとなり、走査シフトレジスタ２１の３段目以降に含まれるすべてのクロックドＮＡＮＤ２６の出力である{ｍ}Ａ，{ｍ}Ｂ（ｍは自然数）はレベルＬとなる。走査シフトレジスタ２１を構成する格段はＮＡＮＤ回路２８を備えており、その入力端子はそれぞれ走査シフトレジスタ２１の奇数段（２ｍ−１段）の出力と偶数段（２ｍ段）の出力に接続される。ＮＡＮＤ回路２８の出力はバッファ２９によって駆動能力を高められ、ＹＳＥＬ{ＤＭ}、ＹＳＥＬ{ｍ}として出力される。ここでＹＳＥＬＤＭは、走査シフトレジスタ２１の前２段からの出力であるＤＭＡ，ＤＭＢの論理積否定であるのでレベルＨとなるが、アクティブマトリクス部へは接続されない。一方、走査シフトレジスタ２１に３段目以降の出力｛ｎＡ｝、及び｛ｎＢ｝の論理積否定であるＹＳＥＬ{ｎ：ｎは自然数}はすべてレベルＬとなる。これらは、アクティブマトリクス部の走査線３２に接続されているので、走査線３２の電位はすべてレベルＬとなり、データ線３３と各静電容量検出回路３１との接続を制御する選択トランジスタ３５はすべて非アクティブとなる。このリセット動作が完了することにより不要な初期電流が抑制され、以後の安定した動作が可能になる。
【００５６】
リセット信号ＲＳＴをレベルＨにセットすると、走査ドライバ２０を構成する走査シフトレジスタ２１は通常のシフトレジスタの動作を行う。このとき、データドライバ終了信号ＥＰ及び、その反転信号ＥＰＢが、信号転送の基準信号となる。即ち、リセット動作後、走査シフトレジスタ２１の入力側２段には最初のＥＰが入力されるまでの間はレベルＨが保持されており、この状態はＥＰの立ち上がりと立ち下がりのタイミングで順次次の段へ転送される。シフトレジスタの入力側は低電位電源線ＶＳＳに接続されているので、ＥＰ，ＥＰＢが動作している時には入力側２段は常にレベルＬを転送し続ける。これにより走査線ＹＳＥＬ{ｎ：ｎは自然数}が順次レベルＨとなり、走査線３２が１本ずつ選択されて指紋検出動作を行う。
【００５７】
図４は被験者の指紋の凹凸情報を電気信号に変換する静電容量検出回路３１の回路構成図である。同検出回路３１は、同検出回路３１を選択するための選択トランジスタ３５と、被験者の指先とセンサ電極との間に形成される静電容量３６と、静電容量３６の微小な容量変化を基に指紋の凹凸情報を担う検出信号を出力する信号出力素子３７と、選択トランジスタ３５の開閉制御を行うための信号を伝達する走査線３２と、検出信号を伝達するためのデータ線３３と、検出信号の出力経路を構成する低電位電源線ＶＳＳと、容量値一定の基準容量Ｃｓと、リセットトランジスタ３８を備えて構成されている。静電容量３６の容量値をＣｄとすると、検出容量Ｃｄは被験者の指紋の凹凸とセンサ電極（図６参照）との間の距離に応じて定まる。信号出力素子３７としては、検出容量Ｃｄに対応した検出信号を出力する素子であれば特に限定されるものではないが、検出容量Ｃｄの大小に応じて電流増幅作用を行う信号増幅素子（電流増幅素子）などが好適である。このような信号増幅素子として、本実施形態においては、ゲート端子（電流制御端子）、ソース端子（電流出力端子）、及びドレイン端子（電流入力端子）から成る三端子トランジスタを例示するが、これに限られるものではない。
【００５８】
上述の構成において、走査線３２上に論理レベルＨの信号が出力され、選択トランジスタ３５が開状態になると、データ線３３には信号出力素子３７のゲート電位で定まる検出電流が流れる。この検出電流は検出容量Ｃｄに対応する検出信号として処理される。検出信号には指紋の凹凸情報が含まれている。信号出力素子３７のゲート電位は、
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で表される。即ち、信号出力素子３７自体の寄生容量Ｃｔと、基準容量Ｃｓと、検出容量Ｃｄとのそれぞれの容量比によって定まる。例えば、被験者の指先をセンサ電極に近づけた場合に、指紋の凸部がセンサ電極に近接すると、検出容量Ｃｄは寄生容量Ｃｔ、基準容量Ｃｓに対して十分に大きくなり、信号出力素子３７のゲート電位はグランド電位に近づく。この結果、信号出力素子３７は略オフ状態となり、信号出力素子３７のソース／ドレイン間には極めて微弱な電流が流れる。一方、指紋の凹部がセンサ電極に近接すると、検出容量Ｃｄは寄生容量Ｃｔ、基準容量Ｃｓに対して十分に小さくなり、信号出力素子３７のゲート電位は走査線３２の電位に近づく。走査線３２がアクティブとなっている状態では、走査線３２の電位は高電位ＶＤＤである。この結果、信号出力素子３７は略オン状態となり、信号出力素子３７のソース／ドレイン間には上述の微弱電流よりも大きな電流が流れる。ここで、信号出力素子３７のソース端子は低電位電源線ＶＳＳに接続しているため、信号出力素子３７を流れる検出電流の向きはデータ線３３から低電位電源線ＶＳＳへ流れ込む向きとなる。つまり、被験者の指紋の凹凸情報を担う検出信号は外部回路から静電容量検出回路３１へ流れ込むように出力される。
【００５９】
尚、信号出力素子３７のソース端子を高電位電源線ＶＤＤに接続することにより、静電容量検出回路３１からデータ線３３に流れ出す向きに電流が流れるようにしてもよい。
【００６０】
リセットトランジスタ３８は、前段の静電容量検出回路３１が選択されている段階（プレセンシング期間）で、開状態となるように開閉制御される。リセットトランジスタ３８を開状態とすることによって、信号入力端子３７のゲート端子はＶＳＳと導通し、当該ゲート端子に注入された電荷を排出することができる。静電容量式指紋センサの製造工程においては、信号出力素子３７のゲート端子に意図しない電荷などが注入されて指紋情報の検出に悪影響を及ぼす可能性を有していたが、上記の構成により、指紋情報の検出の前段階で信号出力素子３７のゲート電位をリセットできるためより安定した動作を行うことができる。
【００６１】
尚、信号検出素子３４が開状態となって、データ線３７に検出信号が出力されている段階（センシング期間）では、検出容量Ｃｄを正確に読み取るために、リセットトランジスタ３８は閉状態となるように制御される。
【００６２】
図５は静電容量検出回路３１の検出信号を増幅する増幅回路４０の回路構成図である。増幅回路４０は、前段のカレントミラー回路４１と、後段のカレントミラー回路４２を備えて構成されている。前段のカレントミラー回路４１では、ゲート電位が参照電圧ＶＲに保持されたＭＯＳトランジスタ４１ａが出力する一定の参照電流Ｉrefと、信号出力素子３４が出力する検出電流Ｉdatとを比較し、後段のカレントミラー回路４２では、参照電流Ｉrefと検出電流Ｉdatとの差分を増幅した信号ＯＵＴを出力する。参照電流Ｉrefは検出電流Ｉdatの最大値と最小値のほぼ中間となるように予め設定されている。予め定められた所定の閾値と信号ＯＵＴの信号レベルを比較することによって、２値データから成る指紋情報を得ることが可能となる。
【００６３】
尚、同図において、ＣＬＫ信号はデータシフトレジスタ１１に入力するパルス信号と同一であり、アナログスイッチ１２の切換タイミングに同期している。
【００６４】
図６はセンサ電極を中心とする静電容量検出回路３１の断面構造図である。同図に示すように、静電容量検出回路３１には、指紋の凹凸情報を担う検出信号を出力する信号出力素子３７と、被験者の指先Ｆとの間に静電容量３６を形成するためのセンサ電極（検出電極）７１とが形成されている。信号出力素子３７は、ゲート電極７０、ゲート絶縁膜６８、多結晶シリコン層６３、ソース／ドレイン電極６９を含んで構成されるＭＯＳトランジスタである。静電容量３６は指紋の凹凸パターンに応じてその容量値が変化する可変容量である。指先Ｆの電位は基準電位に設定されている。センサ電極７１はゲート電極７０に接続しており、指紋の凹凸による検出容量Ｃｄの変化を信号出力素子３７に伝達し、チャネルを流れるドレイン電流の増幅作用によって静電容量変化をセンシングできるように構成されている。
【００６５】
同図に示す静電容量検出回路３１を製造するには、絶縁性基板６１上に酸化シリコンなどの下地絶縁膜６２を積層し、その上にアモルファスシリコンを成膜して結晶化させ、多結晶シリコン層６３を形成する。次いで、多結晶シリコン層６３上にゲート絶縁膜６８とゲート電極７０を形成し、自己整合的に多結晶シリコン層６３に不純物を注入・拡散し、ソース／ドレイン領域を形成する。次いで、第１層間絶縁膜６４を形成した後、コンタクトホールを開口してソース／ドレイン電極６９を形成する。さらに、第２層間絶縁膜６５、６６を積層してコンタクトホールを開口し、センサ電極７１を形成する。最後に、表面全体をパッシベーション膜６７で被覆する。ここで、第２層間絶縁膜６５、６６が二層構造となっているのは、下層の第２層間絶縁膜６５で平坦性を確保し、上層の第２層間絶縁膜６６で所望の膜厚を得るためであるが、単層構造としてもよい。
【００６６】
尚、絶縁性基板６１上にトランジスタ等の半導体素子を形成するには、上述の製法に限らず、例えば、特開平１１−３１２８１１号公報やS.Utsunomiya et. al. Society for Information Display p. 916(2000)に開示された剥離転写技術を適用することで、トランジスタ等の半導体素子を絶縁性基板６１上に形成してもよい。剥離転写技術を適用すれば、絶縁性基板６１として、プラスチック基板やガラス基板などの適度な強度を有する安価な基板を採用できるため、静電容量式指紋センサ１の機械的強度を高めることができる。
【００６７】
次に、静電容量式指紋センサ１の応用例について説明する。図８はスマートカード８１のブロック図を示しており、上述した静電容量式指紋センサ１と、ＣＰＵやメモリ素子などを実装したＩＣチップ８２と、液晶ディスプレイなどの表示装置８３を備えて構成されている。ＩＣチップ８２にはバイオメトリクス情報として、カード所有者の指紋情報が登録されている。
【００６８】
図９はこのスマートカード８１の認証手順を示している。カード使用者が指先を指紋センサ１に接触させることによって、スマートカード８１に指紋情報が入力されると（ステップＳ１）、この指紋情報は予め登録された指紋情報と照合される（ステップＳ２）。ここで、指紋が一致すると（ステップＳ２；ＹＥＳ）、暗証番号が発行される（ステップＳ３）。次いで、カード所有者によって暗証番号が入力される（ステップＳ４）。ステップＳ３で発行された暗証番号と、ステップＳ４で入力された暗証番号が一致しているか否かがチェックされ（ステップＳ５）、一致している場合には（ステップＳ５；ＹＥＳ）、カードの使用が許可される（ステップＳ６）。
【００６９】
このように、暗証番号に加えて指紋情報によって本人の認証を行うことによって、セキュリティの高いスマートカードを提供できる。バイオメトリクス認証機能を実装したスマートカードはキャッシュカード、クレジットカード、身分証明書などに利用できる。本実施形態の指紋センサは、本人認証を行うためのあらゆるバイオメトリクス認証装置に応用できる。例えば、室内への入退室管理を行うセキュリティシステムとして、本実施形態の指紋センサをドアに取り付けておき、当該指紋センサに入力された入室者の指紋情報と予め登録された指紋情報を照合し、両者が一致する場合には入室を許可する一方で、両者が一致しない場合には入室を不許可とし、必要に応じて警備会社等に通報するシステムにも応用できる。また、インターネットなどのオープンネットワークを通じた電子商取引においても、本人確認のためのバイオメトリクス認証装置として本実施形態の指紋センサは有効に応用できる。さらに、コンピュータ端末装置のユーザ認証装置や、複写機の複写機使用者の管理装置などにも広く応用できる。
【００７０】
尚、上記の説明においては、本発明の静電容量検出装置の実施形態として、指紋センサを例示したが、本発明はこれに限られるものではなく、あらゆる被験物の微小凹凸パターンを静電容量変化として読み取る装置に応用できる。例えば、動物の鼻紋の認識などにも応用できる。
【図面の簡単な説明】
【００７１】
【図１】第一実施形態の静電容量式指紋センサのブロック図。
【図２】上記指紋センサのデータドライバ。
【図３】上記指紋センサの走査ドライバ。
【図４】第一実施形態の静電容量検出回路。
【図５】上記指紋センサの増幅回路の回路構成図。
【図６】静電容量検出回路３１の断面構造図。
【図７】上記指紋センサのデータドライバと走査ドライバのタイミングチャート。
【図８】静電容量式指紋センサを実装した応用例。
【図９】認証手順を示すフロチャート。
【図１０】従来のアクティブマトリクス駆動装置のブロック図。
【符号の説明】
【００７２】
１…静電容量式指紋センサ  １０…データドライバ（行選択手段）  １１…データシフトレジスタ  １２…アナログスイッチ  ２０…走査ドライバ（列選択手段）  ３０…アクティブマトリクス部  ３１…静電容量検出回路  ３２…走査線  ３３…データ線  ３４…低電位電源線ＶＳＳ  ３５…選択トランジスタ  ３６…静電容量  ３７…信号出力素子  ３８…リセットトランジスタ  ７０…グローバルデータ線  Ｃｓ…基準容量  Ｃｄ…検出容量  Ｃｔ…３７のゲート容量  ＶＳＳ…低電位電源線  ＶＤＤ…高電位電源線
【図１】
2005134194.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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