(57)【要約】    【課題】プロセスばらつきや温度変化に対して依存性が小さく、ばらつきが小さい基準電圧を発生できる基準電圧発生回路を提供する。    【解決手段】しきい値電圧が互いに異なる、定電流源を構成するＮＭＯＳデプレッショントランジスタＱ１と、ＮＭＯＳエンハンスメントトランジスタＱ２が直列に接続されている。トランジスタＱ１は、ドレインが電源電圧１に接続され、ゲートとソースが出力電圧端子３に接続され、基板がＧＮＤ電位５に接続されている。トランジスタＱ２は、ドレインとゲートが出力電圧端子３に接続され、ソースと基板がＧＮＤ電位５に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＮＭＯＳデプレッショントランジスタを定電流源とし、前記ＮＭＯＳデプレッショントランジスタとはしきい値電圧が異なるＮＭＯＳトランジスタを前記ＮＭＯＳデプレッショントランジスタに直列に結線することによって構成され、前記ＮＭＯＳデプレッショントランジスタのドレインが電源電圧に、ゲートとソースが出力電圧端子に、基板がＧＮＤ電位に接続されており、かつ、前記ＮＭＯＳトランジスタのドレインとゲートが出力電圧端子に、ソースと基板がＧＮＤ電位に接続された回路構成をもち、
前記ＮＭＯＳデプレッショントランジスタは、前記出力電圧端子の電圧変化分と実質的に同じ大きさの電圧変化をしきい値電圧に与える基板バイアス係数をもち、かつエンハンスメント型にならない程度のしきい値電圧をもつ基準電圧発生回路。
【請求項２】
出力電圧の範囲が０.５〜１.５Ｖである請求項１に記載の基準電圧発生回路。
【請求項３】
前記ＮＭＯＳデプレッショントランジスタの基板バイアス係数が２〜３Ｖ1/2である請求項１又は２に記載の基準電圧発生回路。
【請求項４】
前記ＮＭＯＳデプレッショントランジスタの基板・ソース間電圧Ｖbs＝０Ｖ時のしきい値電圧の絶対値の範囲が１〜２Ｖである請求項１、２又は３に記載の基準電圧発生回路。
【請求項５】
ＰＭＯＳデプレッショントランジスタを定電流源とし、前記ＰＭＯＳデプレッショントランジスタとはしきい値電圧が異なるＰＭＯＳトランジスタを前記ＰＭＯＳデプレッショントランジスタに直列に結線することによって構成され、前記ＰＭＯＳデプレッショントランジスタのドレインがＧＮＤ電位に、ゲートとソースが出力電圧端子に、基板が電源電圧に接続されており、かつ、前記ＰＭＯＳトランジスタのドレインとゲートが出力電圧端子に、ソースと基板が電源電圧に接続された回路構成をもち、
前記ＰＭＯＳデプレッショントランジスタは、前記出力電圧端子の電圧変化分と実質的に同じ大きさで極性が逆の電圧変化をしきい値電圧に与える基板バイアス係数をもち、かつエンハンスメント型にならない程度のしきい値電圧をもつ基準電圧発生回路。
【請求項６】
電源電圧から出力電圧を差し引いた電圧の範囲が０.５〜１.５Ｖである請求項５に記載の基準電圧発生回路。
【請求項７】
前記ＰＭＯＳデプレッショントランジスタの基板バイアス係数が２〜３Ｖ1/2である請求項５又は６に記載の基準電圧発生回路。
【請求項８】
前記ＰＭＯＳデプレッショントランジスタの基板・ソース間電圧Ｖbs＝０Ｖ時のしきい値電圧の絶対値の範囲が１〜２Ｖである請求項５、６又は７に記載の基準電圧発生回路。
【請求項９】
入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた電源装置において、
前記基準電圧発生回路として請求項１から８のいずれかに記載の基準電圧発生回路を備えていることを特徴とする電源装置。
【請求項１０】
入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた電源装置において、
前記基準電圧発生回路として請求項１から８のいずれかに記載の基準電圧発生回路を備えていることを特徴とする電源装置。
【請求項１１】
基準電圧発生回路からの基準電圧に基づいて動作する発振回路からの発振出力に基づく内臓スイッチの切替え動作によりコンデンサに電荷を充放電させることで電流を流すチャージポンプ方式のＤＣ／ＤＣコンバータを備えた電源装置において、
前記基準電圧発生回路として請求項１から８のいずれかに記載の基準電圧発生回路を備えていることを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は基準電圧発生回路及びそれを用いた電源装置に関するものである。
【背景技術】
【０００２】
ゲートとソースを接続したデプレッショントランジスタを定電流源とする基準電圧発生回路が知られている（例えば特許文献１参照。）。そのような基準電圧発生回路では、図１０に示されるように、ＮＭＯＳ（Ｎチャネル型 Metal Oxide Semiconductors）デプレッショントランジスタＱ５のゲートとソースを接続してその定電流性を利用する。そして、ゲートとドレインが接続されたＮＭＯＳエンハンスメントトランジスタＱ６をトランジスタＱ５の定電流で動作するように直列に接続して、トランジスタＱ６に発生する電圧を基準電圧Ｖrefとして取り出すものである。基準電圧Ｖrefとしては、トランジスタＱ５のしきい値電圧Ｖt_dとトランジスタＱ６のしきい値電圧Ｖt_eの差分が出力される。
【０００３】
特許文献１では、トランジスタＱ５とトランジスタＱ６とでしきい値電圧を異ならせる方法として、基板の不純物濃度又はチャネルの不純物濃度を変化させる方法が実施例として挙げられている。その方法としては、いずれもイオン注入時の注入量を変えることが提案されている。
【０００４】
図１１にトランジスタＱ５，Ｑ６のＶgs対（Ｉds)1/2 波形（ただしドレイン電圧は飽和条件）を示す。ただし、トランジスタＱ５，Ｑ６のコンダクタンスファクタ（Ｋ）は同一とする。Ｖgsはゲートとソース間の電圧、Ｉdsはドレイン電流である。
トランジスタＱ５はＶgsが０Ｖで接続されているため、図１１のＱ５の波形からＩconstなる定電流を流す。したがって、Ｉds＝ＩconstとなるトランジスタＱ６のＶgsがＶrefとなる。ゆえに、
Ｖref ＝ Ｖt_e − Ｖt_d      （１）
となり、Ｖrefが２つのトランジスタＱ５，Ｑ６のしきい値電圧Ｖt_e，Ｖt_dの差分で表わされることがわかる。
【０００５】
この回路構成のＶrefの利点として次の点を挙げることができる。
（１）２つのトランジスタＱ５，Ｑ６の温度特性がほぼ同一であることにより、Ｖrefの温度依存性が小さい。
（２）バンドギャップリファレンス回路などに比べてトランジスタが最低２つで構成できるため、比較的容易にかつ、小面積で構築できる。バンドギャップリファレンス回路とは、ＰＮ接合のＶbe（ベース・エミッタ間の電圧）とサーマルボルテージＶt（＝ｋＴ／ｑ）（ｋはボルツマン定数、Ｔは絶対温度、ｑは単位電荷）の温度特性の極性の違いを利用して温度係数の極めて小さい基準電圧Ｖrefを取りだすようにしたものである。
【０００６】
また、デプレッショントランジスタＱ５のゲートの結線方法を変えることにより、低電圧の基準電圧を発生させることができる利点もある（例えば特許文献２参照。）。その回路図を図１２に示す。図１０と異なる点は、デプレッショントランジスタＱ１のゲートが接地されている点である。
ここで、Ｖrefは
Ｖref＝（Ｖt_e−Ｖt_d）／２      （２）
となり、低い基準電圧を設定するのに適している。
【０００７】
また、デプレッショントランジスタの基板バイアス効果を利用するために帰還回路を使って出力電圧を安定させる方法が開示されている（例えば特許文献３参照。）。
【特許文献１】特開昭５６−１０８２５８号公報
【特許文献２】特開平８−３３５１２２号公報
【特許文献３】特開平４−２９５９１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、これらの回路構成で、より高精度のＶrefを実現するためには以下のような課題がある。
（１）２つのトランジスタＱ５，Ｑ６は別々のイオン注入工程によってしきい値電圧Ｖt_d，Ｖt_eをそれぞれ決定しているため、ばらつきは独立で、その差分はばらつきが大きくなり、結果としてＶrefのばらつきが大きくなる。図１３にトランジスタＱ６のしきい値電圧Ｖt_eが高くなった場合の例を示す。破線が変化前の状態である。
【０００９】
（２）デプレッショントランジスタＱ５とエンハンスメントトランジスタＱ６では、チャネルに注入される不純物の導電型が異なるため、しきい値電圧やモビリティーの温度特性が厳密には異なり、Ｖrefの温度特性向上に限界がある。図１４に高温時のトランジスタＱ６のしきい値電圧Ｖt_e及びモビリティーが変化した場合の例を示す。破線が変化前の状態であり、トランジスタＱ６のＶt_e及び傾斜が変化している。
【００１０】
本発明はこのような問題点に鑑み、プロセスばらつきや温度変化に対して依存性が小さく、ばらつきが小さい基準電圧を発生できる基準電圧発生回路及びそれを用いた電源装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本発明にかかる基準電圧発生回路の第１態様は、ＮＭＯＳデプレッショントランジスタを定電流源とし、上記ＮＭＯＳデプレッショントランジスタとはしきい値電圧が異なるＮＭＯＳトランジスタを上記ＮＭＯＳデプレッショントランジスタに直列に結線することによって構成され、上記ＮＭＯＳデプレッショントランジスタのドレインが電源電圧に、ゲートとソースが出力電圧端子に、基板がＧＮＤ電位に接続されており、かつ、上記ＮＭＯＳトランジスタのドレインとゲートが出力電圧端子に、ソースと基板がＧＮＤ電位に接続された回路構成をもち、上記ＮＭＯＳデプレッショントランジスタは、上記出力電圧端子の電圧変化分と実質的に同じ大きさの電圧変化をしきい値電圧に与える基板バイアス係数をもち、かつエンハンスメント型にならない程度のしきい値電圧をもつ。
ここで、上記ＮＭＯＳトランジスタは上記ＮＭＯＳデプレッショントランジスタとはしきい値電圧が異なるものであれば、エンハンスメント型であってもよいしデプレッション形であってもよい。また、本発明において、出力電圧端子の電圧変化分と実質的に同じ大きさの電圧変化とは、出力電圧端子の電圧変化に対して大きさが同じであることが望ましいが、最大で±５０％以内の大きさの電圧変化であれば本件に示す効果が期待できる。
【００１２】
本発明の基準電圧発生回路の第１態様において、出力電圧の範囲が０.５〜１.５Ｖである例を挙げることができる。
さらに、上記ＮＭＯＳデプレッショントランジスタの基板バイアス係数が２〜３Ｖ1/2である例を挙げることができる。
さらに、上記ＮＭＯＳデプレッショントランジスタの基板・ソース間電圧Ｖbs＝０Ｖ時のしきい値電圧の絶対値の範囲が１〜２Ｖである例を挙げることができる。
【００１３】
本発明にかかる基準電圧発生回路の第２態様は、ＰＭＯＳ（Ｐチャネル型ＭＯＳ）デプレッショントランジスタを定電流源とし、上記ＰＭＯＳデプレッショントランジスタとはしきい値電圧が異なるＰＭＯＳトランジスタを上記ＰＭＯＳデプレッショントランジスタに直列に結線することによって構成され、上記ＰＭＯＳデプレッショントランジスタのドレインがＧＮＤ電位に、ゲートとソースが出力電圧端子に、基板が電源電圧に接続されており、かつ、上記ＰＭＯＳトランジスタのドレインとゲートが出力電圧端子に、ソースと基板が電源電圧に接続された回路構成をもち、上記ＰＭＯＳデプレッショントランジスタは、上記出力電圧端子の電圧変化分と実質的に同じ大きさで極性が逆の電圧変化をしきい値電圧に与える基板バイアス係数をもち、かつエンハンスメント型にならない程度のしきい値電圧をもつ。
ここで、上記ＰＭＯＳトランジスタは上記ＰＭＯＳデプレッショントランジスタとはしきい値電圧が異なるものであれば、エンハンスメント型であってもよいしデプレッション形であってもよい。
【００１４】
本発明の基準電圧発生回路の第２態様において、電源電圧から出力電圧を差し引いた電圧の範囲が０.５〜１.５Ｖである例を挙げることができる。
さらに、上記ＰＭＯＳデプレッショントランジスタの基板バイアス係数が２〜３Ｖ1/2である例を挙げることができる。
さらに、上記ＰＭＯＳデプレッショントランジスタの基板・ソース間電圧Ｖbs＝０Ｖ時のしきい値電圧の絶対値の範囲が１〜２Ｖである例を挙げることができる。
【００１５】
本発明にかかる電源装置の第１態様は、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた電源装置であって、上記基準電圧発生回路として本発明の基準電圧発生回路を備えているものである。
【００１６】
本発明にかかる電源装置の第２態様は、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた電源装置であって、上記基準電圧発生回路として本発明の基準電圧発生回路を備えているものである。
【００１７】
本発明にかかる電源装置の第３態様は、基準電圧発生回路からの基準電圧に基づいて動作する発振回路からの発振出力に基づく内臓スイッチの切替え動作によりコンデンサに電荷を充放電させることで電流を流すチャージポンプ方式のＤＣ／ＤＣコンバータを備えた電源装置であって、上記基準電圧発生回路として本発明の基準電圧発生回路を備えているものである。
【発明の効果】
【００１８】
本発明の基準電圧発生回路の第１態様では、ＮＭＯＳデプレッショントランジスタの基板はＧＮＤ電位に接続されているようにし、ＮＭＯＳデプレッショントランジスタに出力電圧の電圧値分の基板バイアスをかけ、ＮＭＯＳデプレッショントランジスタの基板バイアス係数を出力電圧端子の電圧変化分と実質的に同じ大きさの電圧変化をしきい値電圧に与えるように設定することにより、例えばプロセス変動や温度変化などに起因する出力電圧の変化に対してＮＭＯＳデプレッショントランジスタのしきい値電圧の変化をほぼ線形にすることができるので、プロセス変動や温度変化などの外的不安定要因に対して、出力電圧（基準電圧）の変動が小さい基準電圧発生回路を得ることができる。
【００１９】
基準電圧発生回路の第１態様において、出力電圧の範囲が０.５〜１.５Ｖであるようにすれば、実用的電源電圧の範囲や製造工程におけるトランジスタのしきい値電圧のばらつきに対して、より効率的に変動が小さい基準電圧発生回路を得ることができる。
【００２０】
さらに、基板バイアス係数が２〜３Ｖ1/2の範囲であるようにすれば、出力電圧の変化に対する、上記出力電圧の電圧値分の基板バイアスがかかったＮＭＯＳデプレッショントランジスタのしきい値電圧の変化の線形性を高めて、ばらつきを抑える効果を一層高められることにより、一層変動が小さい基準電圧発生回路を得ることができる。
【００２１】
さらに、上記ＮＭＯＳデプレッショントランジスタの基板・ソース間電圧Ｖbs＝０Ｖ時のしきい値電圧の絶対値の範囲が１〜２Ｖであるようにすれば、例えば基板バイアス係数を２〜３Ｖ1/2の範囲に設定した場合であっても、出力電圧において、ＮＭＯＳデプレッショントランジスタがエンハンスメント型になることがなく、回路誤動作を防ぐことができる。
【００２２】
本発明の基準電圧発生回路の第２態様では、ＰＭＯＳデプレッショントランジスタの基板は電源電位に接続されているようにしてＰＭＯＳデプレッショントランジスタに電源電圧から出力電圧を差し引いた電圧（以下、差分電圧という）の基板バイアスをかけ、ＰＭＯＳデプレッショントランジスタの基板バイアス係数を出力電圧端子の電圧変化分と実質的に同じ大きさで極性が逆の電圧変化をしきい値電圧に与えるように設定することにより、例えばプロセス変動や温度変化などに起因する上記差分電圧の変化に対してＰＭＯＳデプレッショントランジスタのしきい値電圧の変化をほぼ線形にすることができるので、プロセス変動や温度変化などの外的不安定要因に対して、出力電圧（基準電圧）の変動が小さい基準電圧発生回路を得ることができる。
【００２３】
基準電圧発生回路の第２態様において、上記差分電圧の範囲が０.５〜１.５Ｖであるようにすれば、実用的電源電圧の範囲や製造工程におけるトランジスタのしきい値電圧のばらつきに対して、より効率的に変動が小さい基準電圧発生回路を得ることができる。
さらに、基板バイアス係数γが２〜３Ｖ1/2の範囲であるようにすれば、上記差分電圧の変化に対する、上記差分電圧の基板バイアスがかかったＰＭＯＳデプレッショントランジスタのしきい値電圧の変化の線形性を高めて、ばらつきを抑える効果を一層高められることにより、一層変動が小さい基準電圧発生回路を得ることができる。
さらに、上記ＰＭＯＳデプレッショントランジスタの基板・ソース間電圧Ｖbs＝０Ｖ時のしきい値電圧の絶対値の範囲が１〜２Ｖであるようにすれば、基板バイアス係数を２〜３Ｖ1/2の範囲に設定した場合であっても、出力電圧において、ＰＭＯＳデプレッショントランジスタがエンハンスメントになることがなく、回路誤動作を防ぐことができる。
【００２４】
本発明にかかる電源装置の第１態様では、分割抵抗回路と、基準電圧発生回路と、分割電圧と基準電圧を比較するための比較回路をもつ電圧検出回路を備えた電源装置において、上記基準電圧発生回路として本発明の基準電圧発生回路を備えているようにしたので、プロセス変動や温度変化などの外的不安定要因に対して基準電圧の変動が小さい本発明の基準電圧発生回路により、電圧検出能力の安定化及び精度の向上を図ることができる。
【００２５】
本発明にかかる電源装置の第２態様では、出力ドライバと、分割抵抗回路と、基準電圧発生回路と、分割電圧と基準電圧を比較して比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた電源装置において、上記基準電圧発生回路として本発明の基準電圧発生回路を備えているようにしたので、プロセス変動や温度変化などの外的不安定要因に対して基準電圧の変動が小さい本発明の基準電圧発生回路により、出力電圧の安定化及び精度の向上を図ることができる。
【００２６】
本発明にかかる電源装置の第３態様は、基準電圧発生回路からの基準電圧に基づいて動作する発振回路からの発振出力に基づく内臓スイッチの切替え動作によりコンデンサに電荷を充放電させることで電流を流すチャージポンプ方式のＤＣ／ＤＣコンバータを備えた電源装置において、上記基準電圧発生回路として本発明の基準電圧発生回路を備えているようにしたので、プロセス変動や温度変化などの外的不安定要因に対して基準電圧の変動が小さい本発明の基準電圧発生回路により、出力電圧の安定化及び精度の向上を図ることができる。
【発明を実施するための最良の形態】
【００２７】
図１に本発明の基準電圧発生回路の第１態様の一実施例の回路図を示す。
Ｑ１は定電流源を構成するＮＭＯＳデプレッショントランジスタ、Ｑ２はＮＭＯＳエンハンスメントトランジスタである。トランジスタＱ１とＱ２は直列に接続され、しきい値電圧は互いに異なっている。
トランジスタＱ１は、ドレインが電源電圧１に接続され、ゲートとソースが出力電圧端子３に接続され、基板がＧＮＤ電位５に接続されている。
トランジスタＱ２は、ドレインとゲートが出力電圧端子３に接続され、ソースと基板がＧＮＤ電位５に接続されている。
【００２８】
この実施例の基準電圧発生回路の出力電圧値の計算は、図１０に示した従来の基準電圧発生回路とほぼ同じである。相違点は、トランジスタＱ１に基板バイアスがかかっている点である。上述の基準電圧Ｖrefの計算式（１）から計算すれば、
Ｖref ＝ Ｖt_e − Ｖt_d_Ｖsb      （３）
となり、式（１）に比べてデプレッショントランジスタＱ１のしきい値電圧は、基板バイアスがかかったときのもの（Ｖt_d_Ｖsb）に置き換わる。
【００２９】
図２は、デプレッショントランジスタＱ１の基板バイアス効果を説明するためのＶgs対（Ｉds)1/2 波形を示す図である。基板バイアス効果とは、基板バイアスＶsbがかかったときのしきい値電圧Ｖthの変化をいう。
基板バイアスＶsbがかかった場合、しきい値電圧ＶthがΔＶthだけ上昇する。また、図１を見れば明らかなように、出力電圧ＶrefそのものがデプレッショントランジスタＱ１の基板バイアスＶsbに相当する。このことと上記Ｖrefの式（３）を考え合わせてみれば、本発明の基準電圧発生回路においては、その出力電圧Ｖrefがプロセスばらつき等で上昇しようとするとデプレッショントランジスタＱ１の基板バイアスＶsbが増加し、しきい値電圧Ｖthが上昇して負帰還がかかり、出力電圧Ｖrefを一定にしようとする効果がある。
【００３０】
ところで、実用的な出力電圧の範囲である０.５Ｖ〜１.５Ｖ程度における基板バイアス効果は一般には小さすぎて、Ｖrefを一定にする効果も小さい。
図３に、基板バイアス係数γ＝０.５Ｖ1/2、基板バイアスＶsb＝０Ｖの条件におけるしきい値電圧Ｖth＝−０.３ＶのデプレッショントランジスタのＶth対Ｖsb波形を示す。
基板バイアスＶsbが大きくなるほどしきい値電圧Ｖthが上昇しているのがわかる。
しかしながら、基板バイアスＶsbが０.５Ｖ〜１.５Ｖの範囲で変化したときのしきい値電圧Ｖthの変化は０.２Ｖ程度である。これは出力電圧が１Ｖ変化したときに０.２Ｖの帰還の効果しかないことを示す。したがって帰還の効果を最大限生かそうとすれば、デプレッショントランジスタＱ１の基板バイアス効果の最適設計が必須である。
【００３１】
図４に、基板バイアス係数γを２.５Ｖ1/2に設定した場合のＶth対Ｖsb波形を示す。
基板バイアスＶsbが０.５Ｖ〜１.５Ｖの範囲で変化したときのしきい値電圧Ｖthの変化は１Ｖ程度で、ほぼ線形の関係があり、この範囲で効率的に帰還をかけることができる。
しかしながら、基板バイアスＶsb＝０Ｖのとき、しきい値電圧Ｖth＝１.５Ｖであり、エンハンスメントになってしまっているのがわかる。
これは、一般的なＶthの式
Ｖth＝２φｆ＋Ｖfb＋γ（２φｆ＋Ｖsb）      （４）
から明らかなように、基板バイアス係数γが基板バイアスＶsb＝０Ｖのときも２φｆ分に対して影響するため、基板バイアスＶsb＝０Ｖのときのしきい値電圧Ｖthも上昇してしまった結果である。
【００３２】
この対策として基板バイアスＶbs＝０Ｖのときのしきい値電圧Ｖthを不純物注入などで低く設定する方法が考えられる。しかし、しきい値電圧を低くしすぎると、デプレッショントランジスタＱ１のしきい値電圧Ｖthのみで基準電圧発生回路の出力電圧Ｖrefを越えてしまい、結線するエンハンスメントトランジスタＱ２が挿入できなくなる。
以上より、本発明に使用するデプレッショントランジスタＱ１では、単に基板バイアス係数γを最適化するだけではなく、基板バイアスＶsb＝０Ｖのときのしきい値電圧Ｖthも最適化する必要があることがわかる。
【００３３】
例えば１Ｖ出力の基準電圧発生回路用に、基板バイアスＶsb＝０Ｖのときのしきい値電圧Ｖthも最適化したデプレッショントランジスタのＶth対Ｖsb波形を図５に示す。
デプレッショントランジスタＱ１は、基板バイアスＶsb＝０Ｖのときのしきい値電圧Ｖth＝−１.８Ｖ、基板バイアス係数γ＝２.５Ｖ1/2、基板バイアスＶsb＝１Ｖのときのしきい値電圧Ｖth＝−０.６Ｖに設計されている。しきい値電圧Ｖth＝０.４ＶのエンハンスメントトランジスタＱ２と組み合わせることにより、１Ｖ出力のバラツキの少ない基準電圧を得ることができる。
【００３４】
基板バイアスＶsb＝０Ｖのときのしきい値電圧Ｖth＝−１.８Ｖ、基板バイアス係数γ＝２.５Ｖ1/2となるデプレッショントランジスタＱ１の製造方法について述べる。
基板バイアス係数γはゲート膜厚と基板濃度によって制御可能であるので、基板バイアス係数γが２.５Ｖ1/2になるようにこれらを制御すればよい。例えば
γ＝（２ｑεＮsub／Ｃox）1/2      （５）
より、ゲート膜厚を６０ｎｍ、基板濃度（Ｎsub）＝６×１０16ｃｍ-3程度に設定することで基板バイアス係数γ＝２.５Ｖ1/2が得られる。
また、しきい値電圧Ｖthの制御についてはしきい値電圧補正用の不純物注入、例えばＮＭＯＳデプレッショントランジスタならリン又はヒ素を注入して、基板バイアスＶsb＝０Ｖのときのしきい値電圧Ｖth＝−１.８Ｖを得ることができる。
【００３５】
本発明による基準電圧発生回路は携帯電話やＰＤＡ（Personal Digital Assistance）などの低消費電力向け製品に好適であり、その場合、実用的電源電圧の範囲や製造工程におけるトランジスタのしきい値電圧のばらつきを考慮すると、出力電圧は０.５〜１.５Ｖ程度が望ましい。出力電圧の範囲が決定すると効率的に帰還がかけられる基板バイアス係数γの範囲としてγ＝２〜３Ｖ1/2が得られる。また、基板バイアス係数γがこの範囲に制御された時に基板バイアスＶbs＝０Ｖのときのしきい値電圧Ｖthの絶対値の最適範囲はデプレッショントランジスタがエンハンスメントにならず、かつ出力電圧におけるしきい値電圧Ｖthの絶対値が出力電圧を越えないように、１〜２Ｖが適している。
【００３６】
本発明の基準電圧発生回路はＰＭＯＳトランジスタでも同様に構成可能である。
図６に本発明の基準電圧発生回路の第２態様の一実施例の回路図を示す。
Ｑ３はＰＭＯＳエンハンスメントトランジスタ、Ｑ４は定電流源を構成するＰＭＯＳデプレッショントランジスタである。トランジスタＱ３とＱ４は直列に接続され、しきい値電圧は互いに異なっている。
トランジスタＱ３は、ソースと基板が電源電圧１に接続され、ゲートとドレインが出力電圧端子３に接続されている。
トランジスタＱ４は、ソースとゲートが出力電圧端子３に接続され、ドレインがＧＮＤ電位５に接続され、基板が電源電圧１に接続されている。
この実施例において、電源電圧から出力電圧を引いた電圧がＮＭＯＳを用いた場合の基準電圧Ｖrefに相当するので、電源電圧１を基準に基準電圧が必要な場合に好適である。
【００３７】
この実施例では、ＰＭＯＳデプレッショントランジスタＱ４の基板は電源電圧１に接続されているので、ＰＭＯＳデプレッショントランジスタＱ４に電源電圧１から出力電圧端子３の電圧を差し引いた電圧（差分電圧）の基板バイアスがかかる。ＰＭＯＳデプレッショントランジスタＱ４の基板バイアス係数は出力電圧端子３の電圧変化分と実質的に同じ大きさで極性が逆の電圧変化をしきい値電圧に与えるように設定されている。
【００３８】
例えば、ＰＭＯＳデプレッショントランジスタＱ４は、基板・ソース間電圧Ｖbs＝０Ｖのときのしきい値電圧Ｖth＝１.８Ｖ、基板バイアス係数γ＝２.５Ｖ1/2、上記差分電圧の基板バイアス＝−１Ｖのときのしきい値電圧Ｖth＝０.６Ｖに設計されている。
【００３９】
この実施例では、上記差分電圧は出力電圧端子３の電圧変化に対して同じ大きさで極性が逆の電圧変化をする。したがって、ＰＭＯＳデプレッショントランジスタＱ４の基板バイアス係数を出力電圧端子３の電圧変化分と実質的に同じ大きさで極性が逆の電圧変化をしきい値電圧に与えるように設定することにより、上記差分電圧の変化に対するＰＭＯＳデプレッショントランジスタＱ４のしきい値電圧の変化をほぼ線形にすることができる。
そして、例えばしきい値電圧Ｖth＝−０.４ＶのＰＭＯＳエンハンスメントトランジスタＱ３と組み合わせることにより、（電源電圧−１）Ｖ出力のバラツキの少ない基準電圧を得ることができる。
【００４０】
ＰＭＯＳを用いた本発明の基準電圧発生回路を例えば携帯電話やＰＤＡなどの低消費電力向け製品に適用する場合、実用的電源電圧の範囲や製造工程におけるトランジスタのしきい値電圧のばらつきを考慮すると、ＮＭＯＳを用いた本発明の基準電圧発生回路と同様に、出力電圧は０.５〜１.５Ｖ程度が望ましい。出力電圧の範囲が決定すると効率的に帰還がかけられる基板バイアス係数γの範囲としてγ＝２〜３Ｖ1/2が得られる。また、基板バイアス係数γがこの範囲に制御された時に基板・ソース間電圧Ｖbs＝０Ｖのときのしきい値電圧Ｖthの絶対値の最適範囲はデプレッショントランジスタがエンハンスメントにならないように、１〜２Ｖが適している。
【００４１】
本発明の基準電圧発生回路は、例えば電源装置に適用することができる。以下に、本発明の基準電圧発生回路を備えた電源装置の実施例について説明する。ただし、本発明の基準電圧発生回路の用途は電源装置に限定されるものではない。
【００４２】
図７は定電圧発生回路を備えた電源装置の一実施例を示す回路図である。
直流電源７からの電源を負荷９に安定して供給すべく、定電圧発生回路１１が設けられている。定電圧発生回路１１は、直流電源７が接続される入力端子（Ｖbat）１３、基準電圧発生回路（Ｖref）１５、演算増幅器（比較回路）１７、出力ドライバを構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）１９、分割抵抗素子Ｒ１，Ｒ２及び出力端子（Ｖout）２１を備えている。基準電圧発生回路１５として、本発明の基準電圧発生回路を備えている。
【００４３】
定電圧発生回路１１の演算増幅器１７では、出力端子がＰＭＯＳ１９のゲート電極に接続され、反転入力端子（−）に基準電圧発生回路１５から基準電圧Ｖrefが印加され、非反転入力端子（＋）に出力電圧Ｖoutを抵抗素子Ｒ１とＲ２で分割した電圧が印加され、抵抗素子Ｒ１，Ｒ２の分割電圧が基準電圧Ｖrefに等しくなるように制御される。
この実施例では、基準電圧発生回路１５として本発明の基準電圧発生回路を備えているので、プロセス変動や温度変化などの外的不安定要因に対して基準電圧の変動が小さい本発明の基準電圧発生回路により、出力電圧の安定化及び精度の向上を図ることができる。
【００４４】
図８は、電圧検出回路を備えた電源装置の一実施例を示す回路図である。
電圧検出回路２３において、１７は演算増幅器で、その反転入力端子（−）に基準電圧発生回路１５が接続され、基準電圧Ｖrefが印加される。入力端子（Ｖsens）２５から入力される測定すべき端子の電圧が分割抵抗素子Ｒ１とＲ２によって分割されて演算増幅器１７の非反転入力端子（＋）に入力される。演算増幅器１７の出力は出力端子（Ｖout）２７を介して外部に出力される。基準電圧発生回路１５として、本発明の基準電圧発生回路を備えている。
【００４５】
電圧検出回路２３では、測定すべき端子の電圧が高く、分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖrefよりも高いときは演算増幅器１７の出力がＨレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗素子Ｒ１とＲ２により分割された電圧が基準電圧Ｖref以下になってくると演算増幅器１７の出力がＬレベルになる。
この実施例では、基準電圧発生回路１５として本発明の基準電圧発生回路を備えているので、プロセス変動や温度変化などの外的不安定要因に対して基準電圧の変動が小さい本発明の基準電圧発生回路により、電圧検出能力の安定化及び精度の向上を図ることができる。
【００４６】
図９は、反転型チャージポンプＤＣ／ＤＣコンバータを備えた電源装置の一実施例を示す回路図である。
回路には、入力端子（Ｖin）２９、出力端子（Ｖout、反転出力）３１、ＧＮＤ端子（ＧＮＤ）３３、ポンプ容量正側端子（ＣＰ＋）３５とポンプ容量負側端子（ＣＰ−）３７が設けられている。ポンプ容量正側端子３５とポンプ容量負側端子３７の間には、外付け部品のコンデンサ（図示は省略）が接続されている。
【００４７】
内部には、入力端子２９とＧＮＤ端子３３の間に、順にＰＭＯＳトランジスタ３９とＮＭＯＳトランジスタ４１が設けられている。ＰＭＯＳトランジスタ３９とＮＭＯＳトランジスタ４１の間にポンプ容量正側端子３５が接続されている。ＮＭＯＳトランジスタ４１とＧＮＤ端子３３の間はＧＮＤ電位４３に接続されている。
ＧＮＤ電位４３と出力端子３１の間に、順にＮＭＯＳトランジスタ４５，４７が接続されている。ＮＭＯＳトランジスタ４５，４７の間にポンプ容量負側端子３７が接続されている。
【００４８】
基準電圧発生回路（Ｖref）４９からの基準電圧に基づいて、入力端子２９と同じ大きさの電圧（Ｖin電圧）及びＧＮＤ端子３３と同じ大きさの電圧（ＧＮＤ電圧）を交互に発振する発振回路（ＯＳＣ）５１が設けられている。基準電圧発生回路１５として本発明の基準電圧発生回路を備えている。発振回路５１の出力端子は、ＮＭＯＳトランジスタ４１，４７のゲート電極に直接接続されており、ＮＭＯＳトランジスタ４５のゲート電極にインバータ５３を介して接続されており、ＰＭＯＳトランジスタ３９のゲート電極にインバータ５３及び５５を介して接続されている。
【００４９】
この反転型チャージポンプＤＣ／ＤＣコンバータは、発振回路５１を通して４つのトランジスタ３９，４１，４５，４７のゲート電極に電圧を与えてスイッチングさせ、ポンプ容量正側端子３５とポンプ容量負側端子３７の間に接続されたコンデンサを充放電させることにより電流を流し、出力端子３１に入力電圧２９の反転電圧が出力される仕組みになっている。
【００５０】
発振回路５１からＧＮＤ電圧を発したとき、ＰＭＯＳトランジスタ３９とＮＭＯＳトランジスタ４５がオンし、他の２つのＮＭＯＳトランジスタ４１，４７はオフになる。このとき、ポンプ容量正側端子３５とポンプ容量負側端子３７の間に接続されたコンデンサに電荷がたまる。
発振回路５１からＶin電圧が発せられると、ＰＭＯＳトランジスタ３９とＮＭＯＳトランジスタ４５はオフになり、他の２つのＮＭＯＳトランジスタ４１，４７はオンする。このとき、電荷をためたコンデンサは放電するが、出力端子３１がＧＮＤ端子３３よりも低い電位にされているので、入力電圧でたまった電荷とは反転電圧が出力端子３１から出力される。
上記の動作が繰り返されることにより、入力電圧の反転電圧で電流が流れ続ける。
【００５１】
この実施例では、基準電圧発生回路１５として本発明の基準電圧発生回路を備えているようにしたので、プロセス変動や温度変化などの外的不安定要因に対して基準電圧の変動が小さい本発明の基準電圧発生回路により、出力電圧の安定化及び精度の向上を図ることができる。
【００５２】
以上、本発明の実施例を説明したが、本発明は実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、図１に示した実施例では、デプレッショントランジスタＱ１とエンハンスメントトランジスタＱ２を１個ずつ備えているが、本発明はこれに限定されるものではなく、直列に接続されるデプレッショントランジスタ及びエンハンスメントトランジスタの個数は何個ずつであってもよい。
【図面の簡単な説明】
【００５３】
【図１】基準電圧発生回路の第１態様の一実施例を示す回路図である。
【図２】デプレッショントランジスタＱ１の基板バイアス効果を説明するためのＶgs対（Ｉds)1/2 波形を示す図である。
【図３】基板バイアス係数γ＝０.５、基板バイアスＶsb＝０Ｖの条件におけるしきい値電圧Ｖth＝−０.３ＶのデプレッショントランジスタのＶth対Ｖsb波形を示す図である。
【図４】基板バイアス係数γを２.５に上げた場合のデプレッショントランジスタのＶth対Ｖsb波形を示す図である。
【図５】１Ｖ出力の基準電圧発生回路用に、基板バイアスＶsb＝０Ｖのときのしきい値電圧Ｖthも最適化したデプレッショントランジスタのＶth対Ｖsb波形を示す図である。
【図６】本発明の基準電圧発生回路の第２態様の一実施例の回路図である。
【図７】定電圧発生回路を備えた電源装置の一実施例を示す回路図である。
【図８】電圧検出回路を備えた電源装置の一実施例を示す回路図である。
【図９】反転型チャージポンプＤＣ／ＤＣコンバータを備えた電源装置の一実施例を示す回路図である。
【図１０】デプレッショントランジスタを定電流とする基準電圧発生回路の従来例を示す回路図である。
【図１１】ドレイン電圧が飽和条件を満たしているトランジスタＱ５，Ｑ６のＶgs対（Ｉds)1/2 波形を示す図である。
【図１２】デプレッショントランジスタを定電流とする基準電圧発生回路の他の従来例を示す回路図である。
【図１３】トランジスタＱ６のしきい値電圧が変化した場合のＶgs対（Ｉds)1/2 波形を示す図である。
【図１４】高温時にＭＯＳトランジスタＱ６のしきい値電圧及びモビリティーが変化した場合のＶgs対（Ｉds)1/2 波形を示す図である。
【符号の説明】
【００５４】
１      電源電圧
３      出力電圧端子
５      ＧＮＤ電位
７      直流電源
９      負荷
１１    定電圧発生回路
１３    入力端子
１５    基準電圧発生回路
１７    演算増幅器
１９    ＰチャネルＭＯＳトランジスタ
２１    出力端子
２３    電圧検出回路
２５    入力端子
２７    出力端子
２９    入力端子
３１    出力端子
３３    ＧＮＤ端子
３５    ポンプ容量正側端子
３７    ポンプ容量負側端子
３９    ＰＭＯＳトランジスタ
４１，４５，４７    ＮＭＯＳトランジスタ
４３    ＧＮＤ電位
４９    基準電圧発生回路
５１    発振回路
５３，５５    インバータ
Ｑ１    ＮＭＯＳデプレッショントランジスタ
Ｑ２    ＮＭＯＳエンハンスメントトランジスタ
Ｑ３    ＰＭＯＳエンハンスメントトランジスタ
Ｑ４    ＰＭＯＳデプレッショントランジスタ
Ｒ１，Ｒ２    分割抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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