(57)【要約】  【課題】  複数のチャネルにおけるＤＭＡ転送全体の効率を向上することができるＤＭＡコントローラ及びＤＭＡ制御方法を提供する。  【解決手段】  ＤＭＡコントローラであるゲートアレイ２１は、３個のチャネルに夫々対応する３個の信号伝送部６１，６２，６３を有する信号伝送装置２１７を備える。信号伝送部６１，６２，６３には、対応するチャネルに応じた適宜の待ち時間が設定されており、各信号伝送部は、一のＤＲＥＱに対応するＤＭＡ制御部２１５からの／ＤＡＣＫを受け付けてから所定の待ち時間が経過するまで次のＤＲＥＱをＤＭＡ制御部２１５へ伝送しない。【選択図】      図２
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【特許請求の範囲】
【請求項１】
複数のチャネルに関するＤＭＡ転送を制御するＤＭＡコントローラにおいて、
各チャネルに対し転送要求信号を、所定の時間無効にする転送禁止手段を備えることを特徴とするＤＭＡコントローラ。
【請求項２】
前記所定の時間経過後、転送要求信号を受け付け、１回の転送を開始すると共に、所定の時間を計時する計時手段を備え、前記所定の時間は、前記計時手段により決定されることを特徴とする請求項１に記載のＤＭＡコントローラ。
【請求項３】
前記計時手段をチャネル毎に具備することを特徴とする請求項２に記載のＤＭＡコントローラ。
【請求項４】
前記計時手段は、それぞれ所定の時間が設定可能であることを特徴とする請求項２又は３に記載のＤＭＡコントローラ。
【請求項５】
複数のチャネルを有し、転送要求信号を受けたチャネルに対し、ＤＭＡ転送を行うＤＭＡ制御方法において、
転送要求信号を受けるステップと、
転送要求信号を受け付けたチャネルに対し転送要求信号を所定の時間無効にするステップと
を含むことを特徴とするＤＭＡ制御方法。
【請求項６】
複数のチャネルを有し、転送要求信号を受けたチャネルに対し、ＤＭＡ転送を行うＤＭＡ制御方法において、
転送要求信号を受けるステップと、
転送要求信号を受けたチャネルについて、ＤＭＡ転送を開始するステップと、
所定の時間の計時を開始すると共に、そのチャネルに対し転送要求信号を無効にするステップと、
所定の時間経過後、前記チャネルに対し転送要求信号を受け付け可能とするステップと  を含むことを特徴とするＤＭＡ制御方法。
【請求項７】
各チャネルに対し、それぞれ所定の時間を設定するステップを含むことを特徴とする請求項５又は６に記載のＤＭＡ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のチャネルを備え、各チャネルを有効に利用できるＤＭＡコントローラ及びＤＭＡ制御方法に関する。
【背景技術】
【０００２】
ＤＭＡ（Direct Memory Access）転送は、データ記憶装置とデータ処理装置との間で、プロセッサが関与することなくデータを直接的に転送することができる。データ処理装置が複数ある場合には、それぞれについてＤＭＡ転送を行うことができ、それぞれのＤＭＡ転送処理はチャネルと呼ばれる。ところが、チャネルが複数あっても、ハードウェアの経路（データバス、アドレスバス）は一つであるので、一つのチャネルでＤＭＡ転送を行っている場合、すなわち一つのチャネルのＤＭＡ転送でバスが占有されているときには、他のチャネルのＤＭＡ転送を起動することはできない。
【０００３】
この問題を解決する手段としては、以下の２つの技術が知られている。一つは、それぞれのチャネルに固定的に優先順位を付与し、同時に複数のチャネルにＤＭＡ転送要求があった場合には、より優先順位の高いチャネルにバスの占有を許可する、いわゆる固定優先順位方式である（特許文献１参照）。
【０００４】
もう一つは、それぞれチャネルに優先順位を付与しておくが、ＤＭＡ転送を行ったチャネルは、その優先順位を最下位にする、いわゆるラウンドロビン方式である（特許文献２参照）。さらに詳細に説明すると、例えばチャネル（以下Ｃｈと略記する）が４つあり、初期状態では、Ｃｈ１，Ｃｈ２，Ｃｈ３，Ｃｈ４の順で優先度が与えられている。この状態で最初にＣｈ１についてＤＭＡ転送が行われると、優先度はＣｈ２，Ｃｈ３，Ｃｈ４，Ｃｈ１となる。最初にＣｈ２についてＤＭＡ転送がおこなれれると、優先度はＣｈ１，Ｃｈ３，Ｃｈ４，Ｃｈ２となる。
【特許文献１】特開昭６４−６５６５６号公報
【特許文献２】特開２０００−１３２４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記固定優先順位方式では、優先度の高いチャネルについてＤＭＡ転送要求が連続すると、優先度の低いチャネルについては、ＤＭＡ転送要求が全く受け付けられずに、必要な帯域（データ転送速度）が確保できず、システム全体に支障をきたす問題がある。また、上記ラウンドロビン方式では、一つのチャネルについてＤＭＡ転送要求が集中することはなく、各チャネルにまんべんにＤＭＡ転送を行うことができる反面、ＤＭＡ転送の頻度が高いチャネルについて必要な帯域が確保できない問題がある。
【０００６】
本発明は斯かる問題を解決するためになされたものであり、各チャネルに対し転送要求信号を、所定の時間無効にする転送禁止手段を備えることを特徴とするＤＭＡコントローラを提供することを目的とする。
【０００７】
本発明の他の目的は、転送要求信号を受けるステップと、転送要求信号を受け付けたチャネルに対し転送要求信号を所定の時間無効にするステップとを備えたことを特徴とするＤＭＡ制御方法を提供することにある。
【課題を解決するための手段】
【０００８】
第１発明に係るＤＭＡコントローラは、複数のチャネルに関するＤＭＡ転送を制御するＤＭＡコントローラにおいて、各チャネルに対し転送要求信号を、所定の時間無効にする転送禁止手段を備えることを特徴としている。第１発明にあっては、ＤＭＡ転送を行ったチャネルについては、所定の時間転送要求信号の伝送が禁止され、その時間内ではＤＭＡ転送を行うことができない。しかし、一度ＤＭＡ転送を行ったチャネルでも、所定の時間経過後は、他のチャネルがＤＭＡ転送を行っていなければ再びＤＭＡ転送を行うことができる。
【０００９】
第２発明に係るＤＭＡコントローラは、前記所定の時間経過後、転送要求信号を受け付け、１回の転送を開始すると共に、所定の時間を計時する計時手段を備え、前記所定の時間は、前記計時手段により決定されることを特徴としている。第２発明にあっては、計時手段により所定の時間を計時するため、カウンタ、タイマなどの簡単な回路構成で本発明を実施することができる。
【００１０】
第３発明に係るＤＭＡコントローラは、前記計時手段をチャネル毎に具備することを特徴としている。また、第４発明に係るＤＭＡコントローラは、前記計時手段は、それぞれ所定の時間が設定可能であることを特徴としている。例えば、ＤＭＡ転送要求の頻度が高い（低い）チャネルに対応する計時手段には短時間（長時間）が設定される。また、ＤＭＡ転送と同時的に進行するデータ処理が一時停止可能（一時停止不可能）又は維持停止から再開まで長時間待機可能な（短時間しか待機できない）データ処理装置のチャネルに対応する計時手段には長時間（短時間）が設定される。
【００１１】
第５発明に係るＤＭＡ制御方法は、複数のチャネルを有し、転送要求信号を受けたチャネルに対し、ＤＭＡ転送を行うＤＭＡ制御方法において、転送要求信号を受けるステップと、転送要求信号を受け付けたチャネルに対し転送要求信号を所定の時間無効にするステップとを含むことを特徴としている。第５発明にあっては、ＤＭＡ転送を行ったチャネルについては、所定の時間転送要求信号が無効にされ、その時間内ではＤＭＡ転送を行うことができない。しかし、一度ＤＭＡ転送を行ったチャネルでも、所定の時間経過後は、他のチャネルがＤＭＡ転送を行っていなければ再びＤＭＡ転送を行うことができる。
【００１２】
第６発明に係るＤＭＡ制御方法は、複数のチャネルを有し、転送要求信号を受けたチャネルに対し、ＤＭＡ転送を行うＤＭＡ制御方法において、転送要求信号を受けるステップと、転送要求信号を受けたチャネルについて、ＤＭＡ転送を開始するステップと、所定の時間の計時を開始すると共に、そのチャネルに対し転送要求信号を無効にするステップと、所定の時間経過後、前記チャネルに対し転送要求信号を受け付け可能とするステップとを含むことを特徴としている。
【００１３】
第６の発明にあっては、ＤＭＡ転送を開始したチャネルについては、所定の時間の計時が開始され、この計時中はＤＭＡ転送を行うことができない。しかし、一度ＤＭＡ転送を行ったチャネルでも、所定の時間を計時した後は、他のチャネルがＤＭＡ転送を行っていなければ再びＤＭＡ転送を行うことができる。計時はカウンタ、タイマ等で容易に行うことができる。
【００１４】
第７の発明に係るＤＭＡ制御方法は、各チャネルに対し、それぞれ所定の時間を設定するステップを含むことを特徴としている。前述のように、ＤＭＡ転送要求の頻度が高い（低い）チャネルに対応する計時手段には短時間（長時間）が設定される。また、ＤＭＡ転送と同時的に進行するデータ処理が一時停止可能（一時停止不可能）又は維持停止から再開まで長時間待機可能な（短時間しか待機できない）データ処理装置のチャネルに対応する計時手段には長時間（短時間）が設定される。
【発明の効果】
【００１５】
第１ないし第４発明のＤＭＡコントローラによれば、ＤＭＡ転送の優先順位を高くすべき（転送頻度が高い、又は連続的に転送する必要がある）チャネルとＤＭＡ転送の優先順位を低くしても良いチャネルとが混在する場合でも、各チャネルに応じた所定の時間、即ち各チャネルに応じたＤＭＡ転送の待ち時間を設定することができる。このとき、優先順位を高くすべきチャネルの優先順位が、優先順位を低くしても良いチャネルの優先順位を下回ることがないため、また、優先順位を高くすべきチャネルの待ち時間を、優先順位を低くしても良いチャネルの待ち時間より短くすることができるため、優先順位を高くすべきチャネルのＤＭＡ転送を優先的に行うこともできる。
【００１６】
また、優先順位の高／低にかかわらず、一旦ＤＭＡ転送を行った場合は、所定の時間、次のＤＭＡ転送が行われないため、一のチャネルが独占的にＤＭＡ転送を行うことによって他のチャネルのＤＭＡ転送を阻害することが防止できる。以上の結果、複数のチャネルに関するＤＭＡ転送全体の効率を向上することができる。
【００１７】
また、第５ないし第７発明のＤＭＡ制御方法においても、同時に複数のチャネルに関するＤＭＡ転送全体の効率を向上することができる。特に第７発明においては、各チャネルについて所定の時間を設定するステップが含まれており、ＤＭＡ転送を要求するデータ処理装置が異なる／変更される場合であっても、所定の時間を変更することによって対応可能である等、本発明は優れた効果を奏する。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を、その実施の形態を示す図面に基づいて詳述する。本実施の形態においては、本発明のＤＭＡコントローラを備え、本発明のＤＭＡ制御方法を実施する、いわゆる複合機を例示するが、これに限定されるものではない。
【００１９】
図１は、本発明に係るＤＭＡコントローラであるゲートアレイ２１を備える複合機の内部構成を示すブロック図である。本実施の形態の複合機は、制御中枢としてのプロセッサであるＣＰＵ１１がＲＯＭ１２に格納されているコンピュータプログラムに従って、原稿画像の読み取り、そのコピー出力（プリントアウト）及びファクシミリ通信による送信、ファクシミリ通信により受信したデータのプリントアウト等の機能を実現する。また、複合機は、ＣＰＵ１１が直接接続するシステムバス２０と、ＣＰＵ１１が直接には接続していないローカルバス３０及びパネルバス５０とを有し、各バス２０，３０，５０間をゲートアレイ２１で接続して各バス２０，３０，５０間のデータ転送を切り換えるようにしている。
【００２０】
ＣＰＵ１１は、ＲＯＭ１２、各種情報保持メモリとして使用されるＳＲＡＭ１４、及びゲートアレイ２１に、システムバス２０を介して接続されている。
【００２１】
ゲートアレイ２１には、システムバス２０、ローカルバス３０及びパネルバス５０の他、画像メモリとして使用されるＳＤＲＡＭ２２が接続されている。システムバス２０には、更にモデム２３、ＮＣＵ２４及び読取用画像処理回路３６が接続され、パネルバス５０には操作パネル５１が接続され、ローカルバス３０には、プリント用画像処理回路３１、プリント用のメモリコントローラ３３、プリント用コーデック３４、読取用のメモリコントローラ３８、及び読取用コーデック３９が接続されている。
【００２２】
操作パネル５１は、複合機を操作するために必要な文字キー、テンキー、短縮ダイヤルキー、ワンタッチダイヤルキー、各種のファンクションキー、ＬＣＤを利用した表示装置等を備えている。
【００２３】
プリント用画像処理回路３１にはプリント用のメモリコントローラ３３が接続され、更にプリンタエンジン３２が接続されている。メモリコントローラ３３はローカルバス３０に直接接続されている他、プリント用のワークエリアとして使用されるＳＤＲＡＭ３５にも接続されている。プリンタエンジン３２は図示しないプリント部（プリンタ）に備えられている。符号化されている画像データはローカルバス３０からプリント用コーデック３４へ送られてデコーディング（復号）されプリントデータとなり、その後にメモリコントローラ３３経由でプリント用画像処理回路３１からプリンタエンジン３２に与えられる。      
【００２４】
読取用画像処理回路３６には、読取用のメモリコントローラ３８が接続され、更にＣＣＤ３７が接続されている。メモリコントローラ３８はローカルバス３０に直接接続されている他、読取用のワークエリアとして使用されるＳＤＲＡＭ４０にも接続されている。ＣＣＤ３７は図示しない読取部（スキャナ）に備えられている。ＣＣＤ３７が原稿を読み取った信号は読取用画像処理回路３６で処理されて、例えば白黒２値の画像データに変換される。この変換後の画像データはメモリコントローラ３８から読取用コーデック３９へ送られてコーディング（符号化）され符号化されている画像データとなり、その後にローカルバス３０へ出力される。
【００２５】
モデム２３及びＮＣＵ２４はシステムバス２０を介してゲートアレイ２１に接続されているが、夫々も相互に接続されている。モデム２３はファクシミリ通信が可能なファクシミリモデムで構成されている。ＮＣＵ２４は公衆電話交換網（ＰＳＴＮ）とのアナログ回線の閉結及び開放の動作を行うハードウェアであり、必要に応じてモデム２３を公衆電話交換網に接続し、他のファクシミリ装置との間のファクシミリ通信を制御する。
【００２６】
以上のような複合機においては、ＳＤＲＡＭ２２に対するデータの入出力は、ゲートアレイ２１内に備えられているＤＭＡ制御部２１５によるＤＭＡ転送によってＣＰＵ１１の介在なしで行われる。
【００２７】
このような複合機においては、公衆電話交換網経由で他のファクシミリ装置からファクシミリ通信によりＮＣＵ２４経由でモデム２３が受信したファクシミリ画像データがシステムバス２０へ出力され、ゲートアレイ２１を経由してＳＤＲＡＭ２２に記憶される。この場合、モデム２３は、ＳＤＲＡＭ２２に対するＤＭＡ転送を要求する転送要求信号（ＤＲＥＱ）であるＤＲＥＱ１を、ゲートアレイ２１が備える信号伝送装置２１７経由でＤＭＡ制御部２１５へ出力し、ＤＭＡ制御部２１５から、ＤＲＥＱ１によるＤＭＡ転送に応答する転送応答信号（／ＤＡＣＫ）である／ＤＡＣＫ１を、信号伝送装置２１７経由で入力される。ここで、信号名の先頭に「／」が付加されている信号はローアクティブ（ローレベルである場合に有意）であることを意味している。
【００２８】
また、読取部のＣＣＤ３７で読み取られて読取用画像処理回路３６で変換された画像データはメモリコントローラ３８から読取用コーデック３９に与えられて符号化された後にローカルバス３０へ出力され、ゲートアレイ２１経由でＳＤＲＡＭ２２に記憶される。この場合、読取用コーデック３９は、ＤＲＥＱ３を信号伝送装置２１７経由でＤＭＡ制御部２１５へ出力し、ＤＭＡ制御部２１５から／ＤＡＣＫ３を信号伝送装置２１７経由で入力される。
【００２９】
更に、ＳＤＲＡＭ２２に記憶されているファクシミリ画像データをファクシミリ通信する場合、ファクシミリ画像データはゲートアレイ２１経由でシステムバス２０へ出力されてモデム２３、ＮＣＵ２４経由で公衆電話交換網へファクシミリ送信される。この場合も、モデム２３は、ＤＲＥＱ１を信号伝送装置２１７経由でＤＭＡ制御部２１５へ出力し、ＤＭＡ制御部２１５から／ＤＡＣＫ１を信号伝送装置２１７経由で入力される。
【００３０】
更にまた、ＳＤＲＡＭ２２に記憶されているファクシミリ画像データをプリントアウトする場合、ファクシミリ画像データはゲートアレイ２１経由でローカルバス３０へ出力されてプリント用コーデック３４で復号されてメモリコントローラ３３を経由しプリント用画像処理回路３１からプリンタエンジン３２へ出力されプリントアウトされる。この場合、プリント用コーデック３４は、ＤＲＥＱ２を信号伝送装置２１７経由でＤＭＡ制御部２１５へ出力し、ＤＭＡ制御部２１５から／ＤＡＣＫ２を信号伝送装置２１７経由で入力される。
【００３１】
以上のようなモデム２３、プリント用コーデック３４、読取用コーデック３９及びＤＭＡ制御部２１５の夫々には、図示しないクロック信号であるＣＬＫが常に入力されており、ＤＲＥＱ及び／ＤＡＣＫをＣＬＫに同期して出力する。
【００３２】
図２はゲートアレイ２１の内部構成を示すブロック図である。ゲートアレイ２１は内部バス２１０を備え、内部バス２１０に、システムバスＩ／Ｆ２１１、ＳＤＲＡＭＩ／Ｆ２１３、ローカルバスＩ／Ｆ２１４が接続され、更にＤＭＡ制御部２１５、アドレスデコーダ２１６、及び信号伝送装置２１７が接続されている。システムバスＩ／Ｆ２１１はシステムバス２０及びパネルバス５０とゲートアレイ２１とのインタフェースであり、ＳＤＲＡＭＩ／Ｆ２１３はＳＤＲＡＭ２２とゲートアレイ２１とのインタフェースであり、ローカルバスＩ／Ｆ２１４はローカルバス３０とゲートアレイ２１とのインタフェースである。
【００３３】
信号伝送装置２１７は、ＤＭＡ転送を要求するＤＲＥＱ１をモデム２３からＤＭＡ制御部２１５へ伝送し、ＤＲＥＱ１によるＤＭＡ転送に応答する／ＤＡＣＫ１をＤＭＡ制御部２１５からモデム２３へ伝送する第１の信号伝送部６１を備える。なお、図２はデータ処理装置（例えばモデム２３）とこれに対応する信号伝送部（この場合は信号伝送部６１）との間のＤＲＥＱ及び／ＤＡＣＫ（この場合ＤＲＥＱ１及び／ＤＡＣＫ１）の入出力を図示し、信号伝送部とＤＭＡ制御部２１５との間のＤＲＥＱ及び／ＤＡＣＫの入出力の図示を省略している。
【００３４】
また、信号伝送装置２１７は、信号伝送部６１と略同様にＤＲＥＱ２をプリント用コーデック３４からＤＭＡ制御部２１５へ伝送し、／ＤＡＣＫ２をＤＭＡ制御部２１５からプリント用コーデック３４へ伝送する第２の信号伝送部６２を備え、更に、ＤＲＥＱ３を読取用コーデック３９からＤＭＡ制御部２１５へ伝送し、／ＤＡＣＫ３をＤＭＡ制御部２１５から読取用コーデック３９へ伝送する第３の信号伝送部６３を備える。即ち、信号伝送装置２１７を備えるゲートアレイ２１は、３チャネル分のＤＭＡ転送を行う。
【００３５】
ところで、図１にて前述した如くＲＯＭ１２にはＣＰＵ１１が種々の制御を実行するためのコンピュータプログラムを格納してあるが、その他に、信号伝送部６１，６２，６３に個別に設定すべき設定値のデータを予め格納している。このデータは、モデム２３、プリント用コーデック３４、読取用コーデック３９夫々に関するＤＭＡ転送の待ち時間（所定の時間）のデータであり、読取用コーデック３９、モデム２３、及びプリント用コーデック３４の順に大きい値が割り当てられている。
【００３６】
一般に、ＤＭＡ転送要求（ＤＭＡ制御部２１５へのＤＲＥＱの出力）の頻度は、プリント用コーデック３４、モデム２３、及び読取用コーデック３９の順に高い。また、複数のＤＭＡ転送が同時的に発生した場合（例えばスキャナで原稿の読み取りを行いながらプリンタで画像の形成を行う場合）、一のＤＭＡ転送が終了するまで他のＤＭＡ転送が一時停止することがあるが、データの処理は、処理すべきデータの転送が一時停止することによってエラーを生じる場合がある。読取用コーデック３９のデータ処理は、モデム２３及びプリント用コーデック３４夫々のデータ処理に比べてデータ転送の一時停止によるエラーが生じ難く、同様に、モデム２３のデータ処理はプリント用コーデック３４のデータ処理に比べてデータ転送の一時停止によるエラーが生じ難い。
【００３７】
このため、ＤＭＡ転送の待ち時間は、読取用コーデック３９、モデム２３、及びプリント用コーデック３４の順に長く設定されている。ただし、ＤＭＡ転送の待ち時間は、例えば待ち時間が短いプリント用コーデック３４に関するＤＭＡ転送のみが優先的に行われて待ち時間が長い読取用コーデック３９に関するＤＭＡ転送が実行されないという不都合が生じないように、適切な時間が設定される。以上のようにして、本実施の形態のゲートアレイ２１に備えられる信号伝送装置２１７は、各チャネルのＤＭＡ転送要求の頻度に応じた待ち時間をチャネル毎に設定してある。
【００３８】
なお、各ＤＭＡ転送の待ち時間のデータは、ＲＯＭ１２を、待ち時間のデータのみが異なるものに交換することにより変更することが可能である。また、ＲＯＭに代えてフラッシュメモリ、ＥＥＰＲＯＭ等を使用すれば、必要なデータのみを書き換えることによって、待ち時間のデータを変更することが可能である。以上のような場合、ＤＭＡ転送を要求するデータ処理装置が変わったときでも、設定すべき待ち時間のデータの値を変更することで対応可能である。
【００３９】
また、本実施の形態においては、モデム２３に信号伝送部６１が対応しているが、ＳＤＲＡＭ２２に対するファクシミリ画像データの書き込み及び読み込みの夫々に対応する２個の信号伝送部が対応する構成でも良い。
【００４０】
信号伝送部６１，６２，６３夫々の構成は略同様であるため、以下では信号伝送部６１について説明する。図３は、信号伝送装置２１７が備える信号伝送部６１の内部構成を示すブロック図である。信号伝送部６１は、転送禁止手段であるＡＮＤゲート６１１、Ｄフリップフロップ６１２、計時手段であるタイマ６１３、及びレジスタ６１４を備え、レジスタ６１４はゲートアレイ２１の内部バス２１０とタイマ６１３とに接続されている。
【００４１】
ＡＮＤゲート６１１は、モデム２３、タイマ６１３、及びＤフリップフロップ６１２の夫々と信号線で接続されており、Ｄフリップフロップ６１２は、ＡＮＤゲート６１１の他、ＤＭＡ制御部２１５と信号線で接続されている。タイマ６１３は、ＡＮＤゲート６１１の他、ＤＭＡ制御部２１５と信号線で接続されている。また、ＤＭＡ制御部２１５は、タイマ６１３の他、モデム２３と信号線で接続されている。更に、Ｄフリップフロップ６１２及びタイマ６１３の夫々には、クロック信号ＣＬＫが常に入力されている。
【００４２】
ＣＰＵ１１は、例えば電源オン後のイニシャライズ時に、ＲＯＭ１２からＤＭＡ転送の待ち時間（以下、所定の時間という）のデータを読み出し、読み出した所定の時間データの内、信号伝送部６１に対応する所定の時間のデータを信号伝送部６１に設定する。この場合、所定の時間のデータは、ＲＯＭ１２からシステムバス２０、システムバスＩ／Ｆ２１１、及び内部バス２１０を経由してレジスタ６１４へ伝送される。アドレスデコーダ２１６は、データのアドレスをデコードし、レジスタ６１４をデータ書き込み可能とする。      
【００４３】
ＤＭＡ制御部２１５が出力する／ＤＡＣＫ１は、モデム２３とタイマ６１３とに入力され、タイマ６１３は、／ＤＡＣＫ１を受け付ける手段としても機能する。タイマ６１３は、／ＤＡＣＫ１を受け付けた場合に、レジスタ６１４に書き込んである所定の時間のデータを参照し、ＣＬＫに同期して所定の時間を計時する。このようにして、所定の時間は、信号伝送部６１，６２，６３の夫々が備えるタイマ毎に設定される。
【００４４】
また、タイマ６１３は、所定の時間の計時中以外は、／ＤＡＣＫ１の伝送を許可する伝送許可信号であるＣａｒｒｙ１をＡＮＤゲート６１１へ出力し、所定の時間を計時している間は、Ｃａｒｒｙ１の出力を停止する。なお、本実施の形態におけるタイマ６１３は、／ＤＡＣＫ１を受け付けた時点で計時を開始して、所定の時間が経過した時点で計時を終了するが、これに限らず、／ＤＡＣＫ１の受け付け、並びにＣａｒｒｙ１の出力及び出力停止と並行して常に計時を行う構成でも良い。
【００４５】
ＡＮＤゲート６１１は、タイマ６１３が所定の時間を計時している間、ＤＲＥＱ１の伝送を禁止する。このようなＡＮＤゲート６１１は、モデム２３が出力したＤＲＥＱ１を受け付け、ＤＲＥＱ１を受け付けた場合、タイマ６１３が出力したＣａｒｒｙ１が入力されていないとき、ＤＲＥＱ１の伝送を禁止する。また、ＤＲＥＱ１を受け付けた場合、タイマ６１３が出力したＣａｒｒｙ１が入力されているとき、受け付けたＤＲＥＱ１に対応する信号（以下、ＤＲＥＱ１１という）を伝送する。以上のようにしてＡＮＤゲート６１１は、ＤＲＥＱ１の伝送／伝送の禁止を切り替えている。
【００４６】
なお、タイマ６１３は、待ち時間を計時している間は／ＤＡＣＫ１の伝送を禁止する伝送禁止信号を出力し、待ち時間の計時中以外は伝送禁止信号の出力を停止する構成でも良い。この場合、ＡＮＤゲート６１１の代わりに、ＤＲＥＱ１と伝送禁止信号とを受け付けた場合にＤＲＥＱ１の伝送を禁止し、ＤＲＥＱ１を受け付け伝送禁止信号を受け付けていない場合にＤＲＥＱ１を伝送するよう構成されたゲートを用いる。
【００４７】
Ｄフリップフロップ６１２は、信号を確実にラッチするためのものであり、ＡＮＤゲート６１１が出力したＤＲＥＱ１１を受け付け、ＣＬＲに同期して、ＤＲＥＱ１１をＤＭＡ制御部２１５へ出力する。ＤＭＡ制御部２１５は、ＤＲＥＱ１１を入力された場合に、ＤＲＥＱ１によるＤＭＡ転送に応答する／ＤＡＣＫ１をモデム２３及びタイマ６１３へ出力する。
【００４８】
図４は、信号伝送部６１に関する各種制御信号の伝送のタイミングを示すタイミングチャートである。制御信号の内、ＤＲＥＱ１、Ｃａｒｒｙ１、及びＤＲＥＱ１１は、モデム２３、タイマ６１３、及びＡＮＤゲート６１１から出力される（伝送される）場合に、夫々ＣＬＫに同期してハイレベル（以下、ＨＩＧＨという）にされ、出力されない（伝送されない）場合にローレベル（以下、ＬＯＷという）にされる。逆に、／ＤＡＣＫ１は、ＤＭＡ制御部２１５から出力される場合にＬＯＷにされ、出力されない場合にＨＩＧＨにされる。
【００４９】
モデム２３のＳＤＲＡＭ２２に関するＤＭＡ転送を行わない場合、モデム２３はＤＲＥＱ１を出力していない。即ち、モデム２３はＤＲＥＱ１をＬＯＷにしている（図中ＲＥＱ０）。また、この場合、ＤＭＡ制御部２１５は／ＤＡＣＫ１を出力していない。即ち、ＤＭＡ制御部２１５は／ＤＡＣＫ１をＨＩＧＨにしている（図中ＡＣＫ０）。更にこの場合、タイマ６１３はＣａｒｒｙ１を出力している（図中Ｃ０）。即ち、タイマ６１３はＣａｒｒｙ１をＨＩＧＨにしている。更にまた、この場合、ＡＮＤゲート６１１はＤＲＥＱ１１を出力していない。即ち、ＡＮＤゲート６１１はＤＲＥＱ１１をＬＯＷにしている（図中ＲＥＱ１０）。
【００５０】
ＳＤＲＡＭ２２に関するＤＭＡ転送を行う場合に、モデム２３はＤＲＥＱ１を出力し、／ＤＡＣＫ１が入力されるまでＤＲＥＱ１の出力を継続する。即ち、モデム２３は、ＤＭＡ転送を行う場合に／ＤＡＣＫ１がＬＯＷになるまでＤＲＥＱ１をＨＩＧＨにする（図中ＲＥＱ１）。
【００５１】
モデム２３がＤＲＥＱ１を出力したとき、ＡＮＤゲート６１１にはＤＲＥＱ１及びＣａｒｒｙ１が入力される。このため、ＡＮＤゲート６１１はＤフリップフロップ６１２を介してＤＲＥＱ１１をＤＭＡ制御部２１５へ出力する。即ち、ＡＮＤゲート６１１はＤＲＥＱ１及びＣａｒｒｙ１の両方がＨＩＧＨの場合（Ｃ０及びＲＥＱ１）にＤＲＥＱ１１をＨＩＧＨにする（図中ＲＥＱ１１）。次いで、ＡＮＤゲート６１１は、再びＤＲＥＱ１及びＣａｒｒｙ１の両方がＨＩＧＨになるまで、ＤＲＥＱ１１をＬＯＷにする（図中ＲＥＱ１２，ＲＥＱ１３）。
【００５２】
ＡＮＤゲート６１１からＤＭＡ制御部２１５へＤＲＥＱ１１が入力された場合、ＤＭＡ制御部２１５はモデム２３及びタイマ６１３へ／ＤＡＣＫ１を入力する。即ち、ＤＭＡ制御部２１５はＤＲＥＱ１１がＨＩＧＨの場合（ＲＥＱ１１）に／ＤＡＣＫ１をＬＯＷにする（図中ＡＣＫ１）。次いで、ＤＭＡ制御部２１５は、再びＤＲＥＱ１１がＨＩＧＨになるまで、／ＤＡＣＫ１をＨＩＧＨにする（図中ＡＣＫ２）。
【００５３】
タイマ６１３はＤＭＡ制御部２１５から／ＤＡＣＫ１が入力された場合にＣａｒｒｙ１の出力を停止して所定の時間の計時を開始する。即ち、タイマ６１３は／ＤＡＣＫ１がＬＯＷになった場合（ＡＣＫ１）に計時手段として起動し、所定の時間の計時終了までＣａｒｒｙ１をＬＯＷにする（図中Ｃ１）。タイマ６１３は、所定の時間の計時が終了した場合に、／ＤＡＣＫ１がＬＯＷになるまで再びＣａｒｒｙ１をＨＩＧＨにする（図中Ｃ２）。
【００５４】
モデム２３はＤＭＡ制御部２１５から／ＤＡＣＫ１が入力された場合、即ち／ＤＡＣＫ１がＬＯＷになった場合（ＡＣＫ１）に、次のＤＭＡ転送を行うときまでＤＲＥＱ１をＬＯＷにする（図中ＲＥＱ２）。
【００５５】
モデム２３は、ＳＤＲＡＭ２２に関する次のＤＭＡ転送を行う場合に、／ＤＡＣＫ１がＬＯＷになるまでＤＲＥＱ１をＨＩＧＨにする（図中ＲＥＱ３）。この後、モデム２３は、／ＤＡＣＫ１がＬＯＷになった場合（図中ＡＣＫ３）に次のＤＭＡ転送を行うときまでＤＲＥＱ１をＬＯＷにし（図中ＲＥＱ４）、更に次のＤＭＡ転送を行う場合に、／ＤＡＣＫ１がＬＯＷになるまでＤＲＥＱ１をＨＩＧＨにする（図中ＲＥＱ５）ことを全てのＤＭＡ転送が終了するまで繰り返す。
【００５６】
ＡＮＤゲート６１１は、ＤＲＥＱ１がＬＯＷの場合（ＲＥＱ２）はＤＲＥＱ１１をＨＩＧＨにせず（図中ＲＥＱ１２）、ＤＲＥＱ１がＨＩＧＨになった場合（ＲＥＱ３）でも、Ｃａｒｒｙ１がＬＯＷであるとき（Ｃ１）はＤＲＥＱ１１をＨＩＧＨにせず（図中ＲＥＱ１３）、Ｃａｒｒｙ１がＨＩＧＨになったとき（Ｃ２）にＤＲＥＱ１１をＨＩＧＨにし（図中ＲＥＱ１４）、以下、ＤＲＥＱ１及びＣａｒｒｙ１の両方がＨＩＧＨになるまでＤＲＥＱ１１をＬＯＷにする（図中ＲＥＱ１５）。
【００５７】
ＤＭＡ制御部２１５は、ＤＲＥＱ１１がＨＩＧＨになった場合（ＲＥＱ１４）に／ＤＡＣＫ１をＬＯＷにし（ＡＣＫ３）、次いで、再びＤＲＥＱ１１がＨＩＧＨになるまで／ＤＡＣＫ１をＨＩＧＨにする（図中ＡＣＫ４）。
【００５８】
タイマ６１３は／ＤＡＣＫ１がＬＯＷになった場合（ＲＥＱ１５）に所定の時間の計時終了までＣａｒｒｙ１をＬＯＷにする（図中Ｃ３）。
【００５９】
以上のような信号伝送装置２１７を備えるゲートアレイ２１は、特許文献２に開示してあるＤＭＡ装置のような従来のＤＭＡコントローラと同様に、ＤＭＡ転送を行ったチャネルが所定の待ち時間だけ次のＤＭＡ転送を受け付けないよう構成してある。しかしながら、本発明のＤＭＡコントローラ及びＤＭＡ制御方法は、各チャネルのＤＭＡ転送要求の頻度に応じた待ち時間をチャネル毎に設定してあることが、全チャネルに同一の待ち時間を設定してある従来のＤＭＡコントローラとは異なる。また、特許文献２に開示してあるＤＭＡ装置のように、各チャネルのメモリ消費量に応じてＤＭＡ転送の順位を調整する手段を備えないため、構成が簡易である。
【００６０】
このようなゲートアレイ２１を用いる場合、優先順位を高くすべきチャネルのＤＭＡ転送が、優先順位を低くしても良いチャネルのＤＭＡ転送よりも優先的に実行される。また、優先順位を高くすべきチャネルのＤＭＡ転送であっても、一旦ＤＭＡ転送を行った場合は、所定の時間、次のＤＭＡ転送が行われないため、一のチャネルのＤＭＡ転送が独占的に実行され、他のチャネルのＤＭＡ転送が実行されない不都合が防止される。以上の結果、複数のチャネルに関するＤＭＡ転送全体の効率が向上される。
【００６１】
更に、各信号伝送部は、異なる待ち時間をタイマに設定し、タイマからの信号とＤＲＥＱとの論理積によってＤＲＥＱを伝送するかＤＲＥＱの伝送を禁止するかを切り替えているため、構成が簡易である。
【図面の簡単な説明】
【００６２】
【図１】本発明に係るＤＭＡコントローラであるゲートアレイを備える複合機の内部構成を示すブロック図である。
【図２】図１のゲートアレイの内部構成を示すブロック図である。
【図３】図２のゲートアレイの信号伝送装置が備える信号伝送部の内部構成を示すブロック図である。
【図４】図２の信号伝送部に関する各種制御信号の伝送のタイミングを示すタイミングチャートである。
【符号の説明】
【００６３】
２１  ゲートアレイ（ＤＭＡコントローラ）
２１５  ＤＭＡ制御部
２１７  信号伝送装置
２２  ＳＤＲＡＭ
２３  モデム
３４  プリント用コーデック
３９  読取用コーデック
６１，６２，６３  信号伝送部
６１３  タイマ（計時手段）
６１１  ＡＮＤゲート
６１４  レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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