(57)【要約】【課題】  ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのしきい値電圧Ｖthのずれを抑制した半導体装置及びその製造方法を提供することを目的とする。【解決手段】    第１の半導体素子と第２の半導体素子とを備えた半導体装置であって、前記第１の半導体素子は、ｐ型チャネル領域の上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に設けられ、第１の金属元素と窒素とを含有する第１のゲート電極と、を有し、前記第２の半導体素子は、ｎ型チャネル領域の上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に設けられ、第２の金属元素と窒素とを含有する第２のゲート電極と、を有し、前記第１のゲート電極における窒素の含有量よりも前記第２のゲート電極における窒素の含有量のほうが大なることを特徴とする半導体装置を提供する。【選択図】    図１
2005217309.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体素子と第２の半導体素子とを備えた半導体装置であって、
前記第１の半導体素子は、
ｐ型チャネル領域と、ｎ型ソース領域と、ｎ型ドレイン領域と、が設けられた半導体層と、
前記ｐ型チャネル領域の上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に設けられ、第１の金属元素と窒素とを含有する第１のゲート電極と、
を有し、
前記第２の半導体素子は、
ｎ型チャネル領域と、ｐ型ソース領域と、ｐ型ドレイン領域と、が設けられた半導体層と、
前記ｎ型チャネル領域の上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に設けられ、第２の金属元素と窒素とを含有する第２のゲート電極と、
を有し、
前記第１のゲート電極における窒素の含有量よりも前記第２のゲート電極における窒素の含有量のほうが大なることを特徴とする半導体装置。
【請求項２】
前記第１及び第２の金属元素は、ＩＶａ族元素であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１及び第２の金属元素は、Ｔｉ及びＺｒのいずれかであることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１の金属元素は、Ｚｒであり、前記第２の金属元素は、Ｔｉであることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第２のゲート電極を構成する材料の仕事関数は、前記第１のゲート電極を構成する材料の仕事関数よりも０．４エレクトロンボルト以上高いことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第２のゲート電極における窒素の前記含有量は、前記第１のゲート電極における窒素の前記含有量の２倍以上であることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１及び第２のゲート絶縁膜は、ＨｆとＯとを含むことを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
ｐ型チャネル領域の上に第１のゲート絶縁膜を介して第１のゲート電極が設けられた第１の半導体素子と、ｎ型チャネル領域の上に第２のゲート絶縁膜を介して第２のゲート電極が設けられた第２の半導体素子と、を有する半導体装置の製造方法であって、
前記第１のゲート絶縁膜の上に第１の金属元素と窒素とを供給することにより前記第１のゲート電極を形成する工程と、
前記第２のゲート絶縁膜の上に第２の金属元素と窒素とを供給することにより前記第２のゲート電極を形成する工程と、
を備え、
前記第２のゲート電極を形成する工程における前記第２の金属元素に対する前記窒素の供給比率は、前記第１のゲート電極を形成する工程における前記第１の金属元素に対する前記窒素の供給比率よりも大なることを特徴とする半導体装置の製造方法。
【請求項９】
前記第２のゲート電極を形成する工程における前記第２の金属元素に対する前記窒素の供給比率は、前記第１のゲート電極を形成する工程における前記第１の金属元素に対する前記窒素の供給比率の２倍以上であることを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴとを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の微細化にともない、ＭＩＳ（Metal-Insulator-Semiconductor）型半導体素子のサイズも微細化している。次世代半導体装置の目標である６５ｎｍノードを実現するためには、酸化膜換算膜厚（ＥＯＴ）が１．２ｎｍ、ゲートリーク電流（Ｊg）が３０Ａ／ｃｍ２の薄膜のゲート絶縁膜が必要とされる。これまで、ベースとなる酸化膜にプラズマ酸化膜を用い、ラジカルモードにより窒化する方法が開示されている。さらに、基板へのダメージを低減するために、低エネルギーで低圧のイオンモードで窒化するプロセスが開示され、この方法を適用することによって、ＥＯＴが約１．１ｎｍのＳｉＯＮ膜を形成できることが確認されている（非特許文献１）。
【０００３】
また、さらに薄膜化が可能なゲート絶縁膜の材料として、ハフニウム（Ｈｆ）系の高誘電率（high-k）材料が注目されている。すなわち、現在は、ゲート電極として、多結晶Ｓｉや多結晶のＳｉＧｅをＰ（リン）、Ａｓ（ヒ素）、Ｂ（ボロン）などで高濃度にドーピングしたものが用いられている。これらには、熱的に安定でＲＩＥ（reactive ion etching）による加工技術が確立しているという利点がある。しかし、これらの材料を用いた場合、トランジスタをオン状態にしたときに、ゲート電極内に空乏層が形成され、チャネル容量に対して直列に寄生容量が発生する。この空乏化により、実効的なゲート絶縁膜の厚みが約０．６ナノメータ増加するため、ゲート絶縁膜の厚みに対して無視できないという問題が生ずる。これを解決するために、ゲート電極を多結晶ＳｉやＳｉＧｅの代わりに、空乏化が生じない金属に置き換える検討が進められている。
【０００４】
１ボルト程度の低い電源電圧で、高い電流駆動力を得ることを目的とするＬＳＩ（Low Operation Power：ＬＯＰ）では、ｎ型ＭＩＳＦＥＴのしきい値とｐ型ＭＩＳＦＥＴのしきい値をそれぞれ最適な値にするために、ｎ型ＭＩＳＦＥＴのゲート電極にはｎ＋型ポリシリコン（多結晶シリコン）を用い、ｐ型ＭＩＳＦＥＴのゲート電極にはｐ＋型ポリシリコンが用いられる。トランジスタのしきい値を調整するためには、チャネルイオン注入を用いる方法と、ゲートの仕事関数を変える２つの方法がある。後者は、トランジスタの性能に影響を与えることなく、しきい値のみを変化させることができる点で優れた方法であるといえる。従って、現在のトランジスタと同等の性能を得るためには、ｎ型ＭＩＳＦＥＴのゲート電極にはｎ＋型ポリシリコンに近い仕事関数を有する金属を用い、ｐ型ＭＩＳＦＥＴのゲート電極にはｐ＋型ポリシリコンに近い仕事関数を有する金属を用いるとよい。
【非特許文献１】D. Ishikawa et al., IEDM Tech. Dig., p.869, 2002
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ポリシリコン電極の場合には、イオン注入などの方法により、ｎ型領域にはＡｓまたはＰをドープし、ｐ型領域にはＢなどをドープすることによって簡単に２種類の仕事関数を有するゲート電極を形成することができる。しかしながら、金属をゲート電極として用いる場合、仕事関数の低い（ｎ＋型ポリシリコンに近い）ものほど反応性高いため、ゲート絶縁膜と反応しやすいという問題がある。一方、仕事関数の高い（ｐ＋型ポリシリコンに近い）金属ほど反応性が低いため、ゲート絶縁膜との密着性が悪く、膜はがれを起こしやすいという問題がある。
【０００６】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、例えば金属窒化物のような金属伝導を示す化合物を用い、仕事関数を変化させてもゲート絶縁膜との反応性が大きくは変化しないような物質を用いてゲート電極を形成し、適切なしきい値を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明によれば、第１の半導体素子と第２の半導体素子とを備えた半導体装置であって、
前記第１の半導体素子は、
ｐ型チャネル領域と、ｎ型ソース領域と、ｎ型ドレイン領域と、が設けられた半導体層と、
前記ｐ型チャネル領域の上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に設けられ、第１の金属元素と窒素とを含有する第１のゲート電極と、
を有し、
前記第２の半導体素子は
ｎ型チャネル領域と、ｐ型ソース領域と、ｐ型ドレイン領域と、が設けられた半導体層と、
前記ｎ型チャネル領域の上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に設けられ、第２の金属元素と窒素とを含有する第２のゲート電極と、
を有し、
前記第１のゲート電極における窒素の含有量よりも前記第２のゲート電極における窒素の含有量のほうが大なることを特徴とする半導体装置が提供される。
【０００８】
ここで前記第１及び第２の金属元素は、ＩＶａ族元素であるものとすることができる。  
また、前記第１及び第２の金属元素は、Ｔｉ及びＺｒのいずれかであるものとすることができる。  
また、前記第１の金属元素は、Ｚｒであり、前記第２の金属元素は、Ｔｉであるものとすることができる。
【０００９】
一方、前記第２のゲート電極を構成する材料の仕事関数は、前記第１のゲート電極を構成する材料の仕事関数よりも０．４エレクトロンボルト以上高いものとすることができる。０．４エレクトロンボルト以上の仕事関数の差を設ければ、ｎ型ＭＩＳＦＥＴとｐ型のＭＩＳＦＥＴに対して、それぞれ最適なしきい値を与えることができる。  
また、前記第２のゲート電極における窒素の前記含有量は、前記第１のゲート電極における窒素の前記含有量の２倍以上であるものとすることができる。なおここで、「２倍以上」とは、例えば、ＸＰＳによる３ｄ軌道のスペクトルを用い、金属元素と金属元素との結合の強度に対する金属元素と窒素との結合の強度の比が２倍以上であるか否かにより判定できる。
【００１０】
また、前記第１及び第２のゲート絶縁膜は、ＨｆとＯとを含むものとすることができる。
【００１１】
一方、本発明によれば、ｐ型チャネル領域の上に第１のゲート絶縁膜を介して第１のゲート電極が設けられた第１の半導体素子と、ｎ型チャネル領域の上に第２のゲート絶縁膜を介して第２のゲート電極が設けられた第２の半導体素子と、を有する半導体装置の製造方法であって、
前記第１のゲート絶縁膜の上に第１の金属元素と窒素とを供給することにより前記第１のゲート電極を形成する工程と、
前記第２のゲート絶縁膜の上に第２の金属元素と窒素とを供給することにより前記第２のゲート電極を形成する工程と、
を備え、
前記第２のゲート電極を形成する工程における前記第２の金属元素に対する前記窒素の供給比率は、前記第１のゲート電極を形成する工程における前記第１の金属元素に対する前記窒素の供給比率よりも大なることを特徴とする半導体装置の製造方法が提供される。
【００１２】
ここで、前記第２のゲート電極を形成する工程における前記第２の金属元素に対する前記窒素の供給比率は、前記第１のゲート電極を形成する工程における前記第１の金属元素に対する前記窒素の供給比率の２倍以上であるものとすることができる。
【発明の効果】
【００１３】
本発明によれば、ゲート絶縁膜の材料として、ＴｉやＺｒなどのIVａ族金属の窒化物を用いつつ、さらに、その窒素の含有量を調節することにより、ゲート絶縁膜にhigh-k材料を用いたＭＩＳＦＥＴにおいて、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのしきい値電圧Ｖthのずれを抑制した半導体装置を提供することができる。  
その結果として、６５ｎｍノードに代表されるような超微細・大集積度の半導体装置を実現でき、産業上のメリットは多大である。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。すなわち、同図に表した半導体装置は、ｎ型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）２０とｐ型ＭＩＳＦＥＴ３０とを備える相補型のＣＭＩＳＦＥＴ（Complementary MISFET）の断面図である。
【００１５】
本実施形態のＣＭＩＳＦＥＴは、同一の半導体基板１１の上に形成されたｎ型のＭＩＳＦＥＴ２０と、ｐ型のＭＩＳＦＥＴ３０と、を備えている。半導体基板１１の表面において、これらトランジスタの間には、例えば、溝に絶縁膜を埋め込んで形成された素子分離領域１７が形成されている。
【００１６】
ｎ型ＭＩＳＦＥＴ２０は、半導体基板１１の表面のｐ型ウェル１９上に形成されている。すなわち、ｎ型ＭＩＳＦＥＴ２０は、ｐ型ウェル１９の表面に形成され、ｐ型ウェル１９と接合を形成する一対のｎ型ソース／ドレイン領域２１を有する。また、ｎ型ＭＩＳＦＥＴ２０は、この一対のｎ型ソース／ドレイン領域２１により挟まれ、半導体基板１１の上に順次形成されたゲート絶縁膜２３及びゲート電極２５を有する。ゲート電極２５は、窒素と金属元素とを含む。ゲート電極２５の上には、例えば、タングステン（Ｗ）などからなる埋め込み電極２６が適宜設けられている。
【００１７】
一方、半導体基板１１の表面に設けられたｎ型ウェル２９の上には、ｐ型ＭＩＳＦＥＴ３０が形成されている。ｐ型ＭＩＳＦＥＴ３０は、ｎ型ウェル２９の表面に形成され、ｎ型ウェル２９と接合を形成する一対のｐ型ソース／ドレイン領域３１を有する。また、ｐ型ＭＩＳＦＥＴ３０は、この一対のｐ型ソース／ドレイン領域３１により挟まれ、半導体基板１１の上に形成されたゲート絶縁膜３３及びゲート電極３５を有する。ゲート電極３５も、窒素と金属元素とを含む。ゲート電極３５の上には、例えば、タングステン（Ｗ）などからなる埋め込み電極３６が設けられている。
【００１８】
なお、図１に表したＭＩＳＦＥＴ２０、３０は、ゲート側壁絶縁膜２７を有するが、これらは省略してもよい。また、図１に表した断面図と垂直な面（図１の紙面垂直方向の断面）の図面とその説明は、ＣＭＩＳＦＥＴに共通のものであり当業者に広く知られていることから省略する。
【００１９】
そして、本発明においては、ゲート電極２５、３５の材料として、チタン（Ｔｉ）やジルコニウム（Ｚｒ）などのIVａ族金属の窒化物が用いられている。またさらに、本発明においては、ゲート電極２５、３５に含有される窒素（Ｎ）の量が同一ではない。すなわち、図１に挿入したグラフ図に例示した如く、ｎ型ＭＩＳＦＥＴのゲート電極２５における窒素の含有量よりも、ｐ型ＭＩＳＦＥＴのゲート電極３５における窒素の含有量の方が高い。このように、ゲート電極２５、３５に含有される窒素の量のバランスを調節すると、ｎ型ＭＩＳＦＥＴ２０とｐ型ＭＩＳＦＥＴ３０のしきい値を同一のレベルに揃えることができる。
【００２０】
すなわち、ｎ型ＭＩＳＦＥＴ２０のゲート電極２５の材料としては、ｎ＋型ポリシリコン（多結晶シリコン）に近い仕事関数を有するものを用いることが望ましい。一方、ｐ型ＭＩＳＦＥＴ３０のゲート電極３５の材料としては、ｐ＋型ポリシリコンに近い仕事関数を有するものを用いることが望ましい。  
これに対して、本発明者は、金属窒化物において窒素の含有量が少ないとｎ＋型ポリシリコンに近い仕事関数が得られ、窒素の含有量が多いと、ｐ＋型ポリシリコンに近い仕事関数が得られることを見いだした。この傾向は、例えば、チタン（Ｔｉ）やジルコニウム（Ｚｒ）などのIVａ族元素の窒化物において顕著である。すなわち、窒化チタン（ＴｉＮ）や窒化ジルコニウム（ＺｒＮ）などにおいて、窒素の含有量が少ないとｎ＋型ポリシリコンに近い仕事関数が得られ、窒素の含有量が多いとｐ＋型ポリシリコンに近い仕事関数が得られる。これらの窒化物の場合、窒素の含有量に応じて、仕事関数が０．５〜０．６エレクトロンボルト（eV）程度も変化することが判明した。そして、仕事関数を０．４５エレクトロンボルト以上変化させれば、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのそれぞれに最適なゲート電極を実現できる。
【００２１】
ゲート電極２５、３５に対する窒素の含有量の調節は、その形成工程における原料の流量比を制御することにより可能である。  
図２は、本実施形態のＣＭＩＳＦＥＴの製造工程の一部を表すフローチャートである。  
すなわち、ステップＳ１０２においてゲート絶縁膜２３、３３を形成した後、ステップＳ１０４において、第１の条件によりゲート電極２５を形成する。しかる後に、ステップＳ１０６において、第２の条件によりゲート電極３５を形成する。
【００２２】
後に詳述するように、ゲート電極２５、３５の形成方法としては、ＣＶＤ（Chemiacal Vapor Deposition）法や、反応性スパッタ（reactive sputtering）法などを用いることができる。
【００２３】
ＣＶＤ法の場合、例えば、金属元素を含有した第１の原料ガスと、窒素を含有した第２の原料ガスをウェーハ上に供給して熱分解などの分解反応を生じさせることにより、金属の窒化物を形成できる。この場合に、第１の原料ガスと第２の原料ガスとの流量比を制御する。すなわち、ステップＳ１０４における第１の条件としては、第１の原料ガスの流量に対する第２の原料ガスの流量の比を低くする。一方、ステップＳ１０６における第２の条件としては、第１の原料ガスの流量に対する第２の原料ガスの流量の比を高くする。このようにすれば、ｎ型ＭＩＳＦＥＴのゲート電極２５に含有される窒素の量を低くし、ｐ型ＭＩＳＦＥＴのゲート電極３５に含有される窒素の量を高くすることができる。
【００２４】
一方、反応性スパッタ法の場合には、窒素を含有する雰囲気において、金属元素を含有するターゲットをスパッタリングすることにより、ウェーハ上に金属の窒化物を形成する。この場合には、雰囲気に含有される窒素の濃度を制御することにより、形成されるゲート電極の窒素含有量を調節できる。すなわち、第１の条件（ステップＳ１０４）においては、スパッタリング雰囲気における窒素の濃度を低くし、第２の条件（ステップＳ１０６）においては、スパッタリング雰囲気における窒素の濃度を高くする。
【００２５】
また、これらゲート電極２５、３５の形成順序は、逆でもよい。  
図３は、ゲート電極３５を形成した後にゲート電極２５を形成するプロセスを例示するフローチャートである。この場合には、「第１の条件」と、「第２の条件」の内容が図２の場合と逆転することは、もちろんである。
【００２６】
以下、本発明者が実施した実験を参照しつつ、本発明の実施の形態にかかる半導体装置についてさらに詳細に説明する。  
まず、本発明者は、ゲート絶縁膜の材料としてＨｆＳｉＯＮを有するＭＩＳＦＥＴを試作し、ゲート電極材料として用いるべきものを検討した。
【００２７】
図４は、いくつかのゲート電極材料の仕事関数を、その酸化物の生成熱（heat of formation of oxide）に対してプロットしたグラフ図である。仕事関数のみを考慮した場合には、グラフ中に表した上側の破線に近い位置にある金属がｎ型ＭＩＳＦＥＴのゲート電極として適しており、下側の破線の近い位置にある金属がｐ型ＭＩＳＦＥＴのゲート電極として適している。しかし、トランジスタに要求される諸特性を満足するためには、ゲート電極とhigh-k材料との界面の特性についても考慮する必要がある。
【００２８】
金属の酸化物の生成熱は、その金属と酸素との反応性を表す指標として適したパラメータである。生成熱が大きい（すなわち、図４において左側に近づく）ほど、その金属は、high-k材料のような酸化物と反応しやすくなるといえる。図４を見ると、ｐ型ＭＩＳＦＥＴに適した金属は化学的に安定であるのに対して、ｎ型ＭＩＳＦＥＴに適した金属は酸素との反応性が高いことが分かる。そこで、本発明者は、金属の反応性がＭＩＳＦＥＴの特性に与える影響について、系統的な実験を実施し、ゲート金属として好適なものを見いだした。以下、本発明者が実施した実験について説明する。
【００２９】
図５は、本実験において試作したＭＩＳＦＥＴの形成プロセスを表す工程断面図及びフローチャートである。本実験においては、いわゆる「リプレースメント・ゲート・プロセス（replacement gate process）」採用した。これは、図５にも表したように、ダミーゲートを形成してソース・ドレイン領域を形成し活性化アニールを施した後に、ダミーゲートを取り除いてゲート絶縁膜とゲート電極を形成するプロセスである。この方法によれば、ゲート構造を形成した後のサーマル・バジェット（thremal budget）が低いので、ゲート電極の材料として反応性の高い金属を用いることができる。
【００３０】
ゲート絶縁膜としては、ＭＯＣＶＤ（metal-organic chemical vapor deposition）法による薄膜堆積と、Ｏ３処理及びＮＨ３窒化処理を用いて、膜厚が３ナノメータのＨｆＳｉＯx膜を形成した。また、比較のために、ゲート絶縁膜としてＳｉＯＮを用いたものも作成した。
【００３１】
ゲート電極の材料としては、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｍｏ、ＭｏＮ、Ｚｒ、ＺｒＮと、ｎ＋型ポリシリコン及びｐ＋型ポリシリコンを用いた。ＴｉとＴｉＮは、ＴｉＣｌ４を用いたＣＶＤ法により、４５０℃と６００℃においてそれぞれ形成した。ＴａとＭｏは、スパッタ法により形成した。ＴａＮとＭｏＮとＺｒＮは、それぞれ反応性スパッタ法により形成した。ポリシリコンゲートの形成に際しては、ポリシリコン薄膜を形成した後に、Ｐ＋またはＢ＋をイオン注入し、１０００℃で３秒間のＲＴＡ（rapid thermal annealing）を施した。また、配線を形成した後に、フォーミングガス雰囲気において４００℃で３０分間のアニールを実施した。
【００３２】
このようにして試作した素子について、Ｖg（ゲート電圧）−Ｉd（ドレイン電流）特性と、Ｖg−Ｉg（ゲート電流）特性と、Ｃ−Ｖ特性を評価した。ＥＯＴ（equivalent oxide thickness）と、フラットバンド電圧Ｖfbは、ＮＣＳＵ−ＣＶＣモデリングによって算出した。
【００３３】
図６は、ＨｆＳｉＯＮを用いたＭＩＳＦＥＴのＶfbと、ＳｉＯＮを用いたＭＩＳＦＥＴのＶfbと、の関係を表すグラフ図である。ｐ＋型ポリシリコンを除くと、ＳｉＯＮを用いたＭＩＳＦＥＴとＨｆＳｉＯＮを用いたＭＩＳＦＥＴとの間では、Ｖfbは、ほぼ線形の関係を示す。各金属間の仕事関数の差は、ＳｉＯＮをもちいたＭＩＳＦＥＴのＶfb差にほぼ等しい。
【００３４】
図６の破線は、ｐ＋型ポリシリコンを除いて最小自乗法により得られた近似線である。図６における破線の傾斜は、１よりも小さい。つまり、金属のＶfbとｎ＋型ポリシリコンのＶfbとの間の差異は、ＨｆＳｉＯＮを用いたＭＩＳＦＥＴのほうが、ＳｉＯＮを用いたＭＩＳＦＥＴよりも小さいことが分かる。なお、同様の傾向は、ゲート絶縁膜の材料としてＨｆＳｉＯＮの代わりにＨｆＯ２を用いた場合にも見られた。
【００３５】
図６において、ｐ＋型ポリシリコンが大きく外れているが、これは、Ｈｆ系のゲート絶縁膜を用いた場合に一般的に観察される現象である。
【００３６】
図７は、ＨｆＳｉＯＮを用いたｎ型ＭＩＳＦＥＴにおけるゲートリーク電流（Ｊg）を表すグラフ図である。ゲートリーク電流Ｊgは、Ｍｏ、Ｔａ、Ｔｉの順に急激に増加することが分かる。特に、Ｔｉゲートを用いたｎ型ＭＩＳＦＥＴの場合、ゲートリーク電流Ｊgが大きすぎて、Ｃ−Ｖ特性を評価できなかった。このようなゲートリーク電流の増大の順序は、ゲート電極材料の反応性（すなわち、その金属の酸化物の生成熱）とよく一致している。これに対して、これら金属の窒化物をゲート電極として用いることにより、反応性を低下させることができる。
【００３７】
図８は、ＨｆＳｉＯＮを用いたＭＩＳＦＥＴにおいて、ＥＯＴとゲートリーク電流Ｊgとの関係を表したグラフ図である。ここで、ゲートリーク電流Ｊgは、ゲート電圧Ｖgがプラス１ボルト（ｎ型ＦＥＴの場合）あるいはマイナス１ボルト（ｐ型ＦＥＴの場合）の時の値である。同図を見ると、ＭｏやＴａのような反応性の高い金属の場合に、ＥＯＴの低下が生じることが分かる。これらの金属を用いたＭＩＳＦＥＴにおいて見られるゲートリーク電流の増大は、このようなＥＯＴの低下によって引き起こされるものである。これに対して、これら金属の窒化物を用いた場合には、反応性が低下するために、ＥＯＴの低下を抑制できる。窒化物ゲートの場合、ＥＯＴは、ポリシリコンの場合と比較して０．２５〜０．３ナノメータ程度小さかった。
【００３８】
図８に表したデータのうちで、金属窒化物をゲート電極として用いたもののゲートリーク電流は、６５ナノメータＬＯＰ（Low Operation Power）における目標値を満足するものであった。
【００３９】
以上、図４乃至図８に関して説明した結果から、ＭＩＳＦＥＴのゲート電極材料としては、ＴｉＮやＺｒＮが望ましいことが分かった。
【００４０】
図９は、ＭＩＳＦＥＴのしきい値Ｖthのロールオフ（roll-off）特性を表したグラフ図である。  
また、図１０は、ＨｆＳｉＯＮを用いたゲート長Ｌg＝８０ナノメータのＭＩＳＦＥＴにおいて、ゲート電極としてＺｒＮ及びＴｉＮを用いた時の、サブスレッシュホールド（subthreshold）特性を表すグラフ図である。
【００４１】
図９から、いずれの金属あるいはその窒化物のおいても、ｎ＋型ポリシリコンとｐ＋型ポリシリコンを用いた場合よりもしきい値Ｖthの対称性が改善されることが分かる。すなわち、ｎ型ＭＩＳＦＥＴのＶthとｐ型ＭＩＳＦＥＴのＶthの絶対値が接近している。
【００４２】
ゲート長Ｌg＝１００００ナノメータの場合、ｎ＋型ポリシリコンのＶthとＺｒＮのＶthとの差は、０．１７ボルトであった。この差は、チャネルの設計を最適化することにより調節可能であると考えられる。ゲート電極としてＴｉＮを用いたｐ型ＭＩＳＦＥＴの場合、しきい値Ｖthは、ｐ＋型ポリシリコンを用いた場合よりも０．３５ボルト低かった。
【００４３】
特に、ｎ型ＭＩＳＦＥＴのゲート電極としてＺｒＮ、ｐ型ＭＩＳＦＥＴのゲート電極としてＴｉＮをそれぞれ用いた場合には、しきい値Ｖthの対称性が極めて高くなり、ＣＭＩＳＦＥＴとして理想的な特性が得られる。
【００４４】
以上の結果をまとめると、ＨｆＳｉＯＮを用いた金属ゲート型のＭＩＳＦＥＴのＶfbは、ＳｉＯＮを用いたものと同様であった。良好なしきい値Ｖthを得るためには、ゲート電極の材料としてＴｉＮやＺｒＮを用いることが望ましい。また、ｎ型ＭＩＳＦＥＴのゲート電極としてＺｒＮを用い、ｐ型ＭＩＳＦＥＴのゲート電極の材料としてＴｉＮを用いると、より良好なしきい値Ｖthが得られる点でさらに望ましい。
【００４５】
また、ＴｉやＺｒの窒化物を用いたＦＥＴのゲートリーク電流は６５ナノメータノードのＬＯＰの要求を満たす点で望ましい。ゲート絶縁膜の材料としてＨｆＳｉＯＮを用いた場合には、特に、ＴｉＮまたはＺｒＮをゲート電極として用いることが望ましい。
【００４６】
以上、ゲート電極のマトリクス材料として望ましいものを見いだす実験について説明した。  
次に、本発明者は、これら望ましい材料を用いつつ、窒素含有量を変えた数種類のゲート電極を形成し、その結晶構造と、それらを用いたＭＩＳＦＥＴのＣ−Ｖ特性を評価した。  
試作したゲート電極は、以下の通りである。
材料    形成方法      形成条件
サンプル１：  ＴｉＮ     ＣＶＤ       ４５０℃
サンプル２：  ＴｉＮ     ＣＶＤ       ６５０℃
サンプル３：  ＴｉＮ  反応性スパッタ  Ａｒ：Ｎ２＝５：２
サンプル４：  ＴｉＮ  反応性スパッタ  Ａｒ：Ｎ２＝５：１０
サンプル５：  ＺｒＮ  反応性スパッタ  Ａｒ：Ｎ２＝６：２
サンプル６：  ＺｒＮ  反応性スパッタ  Ａｒ：Ｎ２＝６：９
ここで、ＣＶＤ法の原料ガスとしては、四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を用いた。また、反応性スパッタの場合には、チタン（Ｔｉ）またはジルコニウム（Ｚｒ）のターゲットを用い、アルゴン（Ａｒ）と窒素（Ｎ２）をそれぞれ上記の流量比で流した雰囲気中でスパッタリングを実施した。また、試作したＭＩＳＦＥＴのゲート絶縁膜は、シリコン表面を酸素雰囲気で８００℃で酸化処理（酸化膜厚は約１０ナノメータ）した後に、ウエットエッチングにより厚みを調整することにより形成した。
【００４７】
図１１は、チタン系のサンプルについてのＸ線回折評価（ＸＲＤ：x-ray diffraction）の結果を表すグラフ図である。  
なお、同図には、参照用にチタン（Ｔｉ）の測定結果も表した。また、グラフの上部に、Ｔｉ、ＴｉＮ、Ｔｉ２Ｎの回折ピークの位置をそれぞれ矢印により表した。  
図１１において、回折角度が６０°付近におけるＴｉ２Ｎの回折ピーク強度を見ると、わずかではあるがサンプル１よりもサンプル２のほうが高く、また、サンプル３よりもサンプル４のほうが高い。つまり、サンプル１よりもサンプル２のほうが窒素の含有量が相対的に高く、サンプル３よりもサンプル４のほうが窒素の含有量が相対的に高いことが分かる。
【００４８】
図１２は、ジルコニウム系のサンプルについてのＸ線回折評価の結果を表すグラフ図である。  
なお、同図には、参照用にジルコニウム（Ｚｒ）の測定結果も表した。また、グラフの上部に、Ｚｒ、ＺｒＮ、Ｚｒ３Ｎ４の回折ピークの位置をそれぞれ矢印により表した。  
図１２において、参照用のＺｒとサンプル５とを比較すると、サンプル５においては、Ｚｒのピークが弱くなり代わりにＺｒＮのピークが強く表れている。また、サンプル５とサンプル６とを比較すると、サンプル６においては、ＺｒＮの回折ピークが明らかに弱くなり、わずかではあるがＺｒ３Ｎ４のピークが表れている。つまり、サンプル５よりもサンプル６のほうが窒素の含有量が相対的に高く、そのために結晶構造が変化していることが推測される。
【００４９】
図１３は、Ｚｒ系のゲート電極を用いたｎ型ＭＩＳＦＥＴにおけるＣ−Ｖ特性を表すグラフ図である。なお、ここで試作したＦＥＴは、酸化膜厚Ｔｏｘがおよそ５ナノメータに相当するものである。サンプル５とサンプル６とを比較すると、サンプル６のほうがフラットバンド電圧Ｖfbがプラス側にシフトしており、窒素の含有量が高くなる従って仕事関数が高くなることが分かる。電圧のシフト量は０．５〜０．６ボルトにも及び、同じ材料系でも、窒素の含有量によってこのような電圧のシフトが得られることが分かる。また、ＣＶＤ法によるＴｉ系のサンプル２も、サンプル６と同等のＣ−Ｖ特性が得られることから、同様の仕事関数が得られていることが推測される。
【００５０】
図１４は、Ｔｉ系のゲート電極を用いたｎ型ＭＩＳＦＥＴにおけるＣ−Ｖ特性を表すグラフ図である。なお、ここで試作したＦＥＴも、酸化膜厚Ｔｏｘがおよそ５ナノメータに相当するものである。サンプル３と比較してサンプル４は、明らかに電圧がプラス側にシフトしている。つまり、窒素の含有量が増えるに従って仕事関数が高くなったことが分かる。また、ＣＶＤ法によるサンプル１及び２も、サンプル４と類似したＣ−Ｖ特性が得られていることから、同程度の仕事関数を有することが推測される。
【００５１】
図１５は、Ｔｉ系のゲート電極を用いたｐ型ＭＩＳＦＥＴにおけるＣ−Ｖ特性を表すグラフ図である。なお、ここで試作したＦＥＴは、酸化膜厚Ｔoxがおよそ３．５ナノメータに相当するものである。サンプル３と比較してサンプル２及び４は、電圧がプラス側にシフトしている。またさらに、サンプル１はこれらよりもプラス側にシフトしている傾向が見られる。つまり、この場合も、窒素の含有量が増えるに従って仕事関数が高くなったことが分かる。
【００５２】
図１６は、Ｔｉ系及びＺｒ系のゲート電極を用いたｐ型ＭＩＳＦＥＴにおけるＣ−Ｖ特性を表すグラフ図である。なお、ここで試作したＦＥＴも、酸化膜厚Ｔoxがおよそ３．５ナノメータに相当するものである。サンプル５と比較してサンプル６及び２は、電圧がプラス側にシフトしている。つまり、この場合も、窒素の含有量が増えるに従って仕事関数が高くなったことが分かる。また、その電圧のシフト量は０．５エレクトロンボルト程度に及ぶことが分かった。
【００５３】
以上、図１１乃至図１６に表した結果から、Ｔｉ系窒化物でもＺｒ系窒化物でも、含有窒素量を増加すると、しきい値電圧Ｖt及びフラットバンド電圧Ｖfbはプラス側にシフトすることが分かった。上記の試作例の範囲においても、０．５〜０．６エレクトロンボルト程度の電圧シフトが見られた。これは、窒素の含有量が増加するにつれてゲート電極の仕事関数が高くなったためであると考えられる。
【００５４】
本発明者は、Ｚｒ系のサンプル５とサンプル６について、それぞれＸＰＳ（X-ray Photoelectron Spectroscopy）による組成分析を実施した。  
図１７は、ＸＰＳによる結合状態の分析結果を表すグラフ図である。なお、同図においては、比較のためのＺｒのデータも併せて表した。このデータは、Ｚｒの３ｄ軌道のスペクトルから算出したものである。
【００５５】
表１は、図１７に表した各結合状態の強度を表した一覧表である。
【００５６】
【表１】
2005217309.tif 000003
【００５７】
ＺｒとＮとのバランスをより明瞭にするために、Ｚｒ−Ｚｒ結合の強度に対するＺｒ−Ｎ結合の強度の比を算出すると、サンプル５では、１７／１６＝１．０６であるのに対して、サンプル６では、２３／８＝２．９となる。すなわち、サンプル５に比べて、サンプル６では、これら結合の強度比が２倍以上であることが分かる。図１３及び図１６の結果を考慮すると、電圧シフト量を０．４エレクトロンボルト以上とするためには、Ｚｒ−Ｚｒ結合の強度に対するＺｒ−Ｎ結合の強度の比を２倍以上とすることが望ましいことが分かる。
【００５８】
以上説明したように、ＴｉやＺｒの窒化物において、窒素の含有量を制御するとにより、その仕事関数を調整することができる。具体的には、窒素の含有量を増加させることにより、仕事関数を大きくすることができる。そこで、これら金属の窒化物をゲート電極の材料として用い、さらに、ｎ型ＭＩＳＦＥＴのゲート電極における窒素の含有量よりも、ｐ型ＭＩＳＦＥＴのゲート電極における窒素の含有量を高くすると、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのしきい値を同一のレベルに揃えることができる。その結果として、安定した動作のＣＭＩＳＦＥＴを実現できる。
【００５９】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００６０】
例えば、半導体装置の各部の構造や材料、導電型、不純物や、また、薄膜の形成方法、酸化処理、窒化処理の方法や条件については、具体例として前述したもの以外にも、当業者が適宜変更を加えたものについても、本発明の要旨を包含ものは本発明の範囲に包含される。
【００６１】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及びその製造方法は本発明の範囲に包含される。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。
【図２】本発明の実施形態のＣＭＩＳＦＥＴの製造工程の一部を表すフローチャートである。
【図３】ゲート電極３５を形成した後にゲート電極２５を形成するプロセスを例示するフローチャートである。
【図４】いくつかのゲート電極材料の仕事関数を、その酸化物の生成熱（heat of formation of oxide）に対してプロットしたグラフ図である。
【図５】本発明者の実験において試作したＭＩＳＦＥＴの形成プロセスを表す工程断面図及びフローチャートである。
【図６】ＨｆＳｉＯＮを用いたＭＩＳＦＥＴのＶfbと、ＳｉＯＮを用いたＭＩＳＦＥＴのＶfbと、の関係を表すグラフ図である。ｐ
【図７】ＨｆＳｉＯＮを用いたｎ型ＭＩＳＦＥＴにおけるゲートリーク電流（Ｊg）を表すグラフ図である。
【図８】ＨｆＳｉＯＮを用いたＭＩＳＦＥＴにおいて、ＥＯＴとゲートリーク電流Ｊgとの関係を表したグラフ図である。
【図９】ＭＩＳＦＥＴのしきい値Ｖthのロールオフ（roll-off）特性を表したグラフ図である。
【図１０】ＨｆＳｉＯＮを用いたゲート長Ｌg＝８０ナノメータのＭＩＳＦＥＴにおいて、ゲート電極としてＺｒＮ及びＴｉＮを用いた時の、サブスレッシュホールド（subthreshold）特性を表すグラフ図である。
【図１１】チタン系のサンプルについてのＸ線回折評価（ＸＲＤ：x-ray diffraction）の結果を表すグラフ図である。
【図１２】ジルコニウム系のサンプルについてのＸ線回折評価の結果を表すグラフ図である。
【図１３】Ｚｒ系のゲート電極を用いたｎ型ＭＩＳＦＥＴにおけるＣ−Ｖ特性を表すグラフ図である。
【図１４】Ｔｉ系のゲート電極を用いたｎ型ＭＩＳＦＥＴにおけるＣ−Ｖ特性を表すグラフ図である。
【図１５】Ｔｉ系のゲート電極を用いたｐ型ＭＩＳＦＥＴにおけるＣ−Ｖ特性を表すグラフ図である。
【図１６】Ｔｉ系及びＺｒ系のゲート電極を用いたｐ型ＭＩＳＦＥＴにおけるＣ−Ｖ特性を表すグラフ図である。
【図１７】ＸＰＳによる結合状態の分析結果を表すグラフ図である。
【符号の説明】
【００６３】
１１ 半導体基板
１７ 素子分離領域
１９ ｐ型ウェル
２０ ｎ型ＭＩＳＦＥＴ
２１ ドレイン領域
２３ ゲート絶縁膜
２５ ゲート電極
２６ 電極
２７ ゲート側壁絶縁膜
２９ ｎ型ウェル
３０ ｐ型ＭＩＳＦＥＴ
３１ ドレイン領域
３３ ゲート絶縁膜
３５ ゲート電極
３６ 電極
【図１】
2005217309.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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