(57)【要約】【課題】  配線設計の自由度を高めることができ、電子デバイスの小型化に貢献できるようにした電子デバイスの設計方法及び電子デバイスを提供する。【解決手段】  下部電極２０と上部電極３０とで絶縁膜を垂直方向から挟んでなるキャパシタ１００を基板１０上に有する共振回路の設計方法であって、下部電極２０を１枚の導電膜で構成すると共に、この１枚の導電膜に下部配線２５を接続し、上部電極３０の候補として水平方向に各々離間した複数枚の導電膜３０Ａ〜３０Ｄを用意し、キャパシタの容量設計値に基づいて、これらの導電膜３０Ａ〜３０Ｄの中から特定の導電膜を選択し、選択された特定の導電膜だけを上部配線３５の接続対象とする。【選択図】  図１
2005217182.tif 000002
【特許請求の範囲】
【請求項１】
一方の電極と他方の電極とで絶縁体を垂直方向から挟んでなる容量素子を基板上に有する電子デバイスの設計方法であって、
前記一方の電極を１枚の導電膜で構成すると共に、前記１枚の導電膜に一方の電極用配線を接続し、
前記他方の電極の候補として水平方向に各々離間した複数枚の導電膜を用意し、
前記容量素子の容量設計値に基づいて、前記複数枚の導電膜の中から特定の導電膜を選択し、
選択された前記特定の導電膜だけを他方の電極用配線の接続対象とすることを特徴とする電子デバイスの設計方法。
【請求項２】
前記一方の電極用配線を前記基板上に設けられる１本の配線で構成することを特徴とする請求項１に記載の電子デバイスの設計方法。
【請求項３】
一方の電極と他方の電極とで絶縁体を垂直方向から挟んでなる容量素子を基板上に有する電子デバイスであって、
前記一方の電極は１枚の導電膜で構成されると共に、前記１枚の導電膜に一方の電極用配線が接続され、
前記他方の電極の候補として水平方向に各々離間した複数枚の導電膜が用意され、
前記容量素子の容量設計値に基づいて、前記複数枚の導電膜の中から特定の導電膜が選択され、
選択された前記特定の導電膜だけに他方の電極用配線が接続されていることを特徴とする電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスの設計方法及び電子デバイスに関し、特に、キャパシタを有する発振回路や共振回路等の設計技術に関するものである。
【背景技術】
【０００２】
近年、ラジオやテレビ、携帯電話など電波を受信又は送受信する電子機器は、小型化、高速化、高性能化しつつある。これに伴って、この種の電子機器に搭載される発振回路や共振回路等に含まれるキャパシタも小型化しつつあり、「薄膜キャパシタ」と呼ばれる薄型構造が採られつつある（例えば、特許文献１参照。）。
【０００３】
図４は従来例に係るキャパシタ２００の構成例を示す平面図である。図４に示すキャパシタ２００は、発振回路や共振回路等（以下、単に「共振回路」という。）を構成する一素子であり、キャパシタ２００以外の他の素子と共に支持体である基板２１０上に設けられている。図４に示すように、このキャパシタ２００は、基板２１０上に設けられた複数の下部電極２２０Ａ〜２２０Ｄと、これらの下部電極２２０Ａ〜２２０Ｄ上に絶縁膜を介してそれぞれ設けられた複数の上部電極２３０Ａ〜２３０Ｄとから構成されている。詳しくは、下部電極２２０Ａの上方に上部電極２３０Ａが設けられ、下部電極２２０Ｂの上方に上部電極２３０Ｂが設けられている。また、下部電極２２０Ｃの上方に上部電極２３０Ｃが設けられ、下部電極２２０Ｄの上方に上部電極２３０Ｄが設けられている。
【０００４】
さらに、図４に示すように、この共振回路では、下部電極２２０Ａ〜２２０Ｄにそれぞれ接続した下部配線２２５と、上部電極２３０Ａ〜２３０Ｄに選択的に接続した上部配線２３５とが、それぞれ基板１０上に設けられている。
【０００５】
ところで、この共振回路においてキャパシタ２００が複数の下部電極２２０Ａ〜２２０Ｄと、複数の上部電極２３０Ａ〜２３０Ｄとから構成されている理由は、共振回路の共振周波数を所定の値に合わせ込むためである。共振回路の設計工程では、共振周波数の設計値に基づいて、複数ある上部電極２３０Ａ〜２３０Ｄの中から特定の上部電極と上部配線２３５とを接続し、キャパシタ２００の容量を変更する。そして、この容量の変更によって、共振周波数の合わせ込みを行っている。
【特許文献１】特開平８−７８２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、従来例に係る共振回路によれば、図４に示すように、下部電極２２０Ａ〜２２０Ｄの全てにそれぞれ下部配線２２５が接続していた。このため、下部配線２２５が占める基板１０上の面積は大きく、共振回路の小型化を妨げているという問題があった。
【０００７】
また、共振回路の設計工程では、この下部配線２２５と、この下部配線２２５と同一層にある他の配線（図示せず）とが交差しないように、それぞれの配線の引き回しを工夫する必要がある。しかしながら、従来例に係る共振回路によれば、下部電極２２０Ａ〜２２０Ｄの全てにそれぞれ下部配線２２５が接続する。このため、下部配線２２５や、この下部配線２２５と同一層にある他の配線等の引き回しは複雑に成りがちであり、共振回路における配線設計の自由度が低いという問題があった。
【０００８】
そこで、この発明はこのような問題を解決したものであって、配線設計の自由度を高めることができ、電子デバイスの小型化に貢献できるようにした電子デバイスの設計方法及び電子デバイスの提供を目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決するために、本発明に係る第１の電子デバイスの設計方法は、一方の電極と他方の電極とで絶縁体を垂直方向から挟んでなる容量素子を基板上に有する電子デバイスの設計方法であって、前記一方の電極を１枚の導電膜で構成すると共に、前記１枚の導電膜に一方の電極用配線を接続し、前記他方の電極の候補として水平方向に各々離間した複数枚の導電膜を用意し、前記容量素子の容量設計値に基づいて、前記複数枚の導電膜の中から特定の導電膜を選択し、選択された前記特定の導電膜だけを他方の電極用配線の接続対象とすることを特徴とするものである。
【００１０】
また、本発明に係る第２の電子デバイスの設計方法は、上述した第１の電子デバイスの設計方法において、前記一方の電極用配線を前記基板上に設けられる１本の配線で構成することを特徴とするものである。
【００１１】
本発明に係る第１、第２の電子デバイスの設計方法によれば、下部電極は１枚の導電膜で構成され、この１枚の導電膜に下部配線が接続している。このような構成によれば、従来方式と比べて、一方の電極用配線が覆う基板上の面積を小さくすることが可能であり、電子デバイスの小型化に貢献することができる。また、従来方式と比べて、一方の電極用配線の引き回しが簡単なので、電子デバイスを設計する際に、一方の電極用配線と、この一方の電極用配線と同一層にある他の配線との交差を容易に回避することができる。従って、電子デバイスにおける配線設計の自由度を高めることができる。
【００１２】
本発明に係る電子デバイスは、一方の電極と他方の電極とで絶縁体を垂直方向から挟んでなる容量素子を基板上に有する電子デバイスであって、前記一方の電極は１枚の導電膜で構成されると共に、前記１枚の導電膜に一方の電極用配線が接続され、前記他方の電極の候補として水平方向に各々離間した複数枚の導電膜が用意され、前記容量素子の容量設計値に基づいて、前記複数枚の導電膜の中から特定の導電膜が選択され、選択された前記特定の導電膜だけに他方の電極用配線が接続されていることを特徴とするものである。
【００１３】
本発明に係る電子デバイスによれば、従来方式と比べて、一方の電極用配線が覆う基板上の面積を小さくすることが可能であり、電子デバイスの小型化に貢献することができる。また、従来方式と比べて、一方の電極用配線の引き回しが簡単なので、配線設計の自由度が高めることができる。
【００１４】
この発明は、発振回路や共振回路等に適用して極めて好適である。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら、本発明の実施形態に係る電子デバイスの設計方法及び電子デバイスについて説明する。
【００１６】
図１は本発明の実施形態に係るキャパシタ１００の構成例を示す平面図である。図１に示すキャパシタ１００は、発振回路や共振回路等（以下、単に「共振回路」という。）を構成する一素子である。このキャパシタ１００は、下部電極２０と上部電極３０とで、絶縁膜を垂直方向（即ち、図１の紙面に対して垂直方向）から挟んだ、いわゆる平行平板型のキャパシタである。図１では、絶縁膜は上部電極３０の下に隠れている。また、このキャパシタ１００は、当該キャパシタ１００以外の他の素子と共に支持体である基板１０上に複数個設けられている。基板１０は、例えばその表面がシリコン酸化膜等で覆われたシリコン基板である。
【００１７】
図１に示すように、このキャパシタ１００の下部電極２０は１枚の導電膜で構成されている。この導電膜の平面視での形状（以下、「平面形状」という。）は、例えば矩形である。また、この下部電極２０を構成する導電膜の材料は、例えばリンを含むポリシリコン膜、又はアルミ膜等である。さらに、この下部電極２０には、基板１０上に設けられた１本の下部配線２５が接続されている。この下部配線２５の材料は、例えば下部電極２０と同様、リンを含むポリシリコン膜、又はアルミ膜等である。図１に示すキャパシタ１００では、例えば、下部配線２５と下部電極２０とが、ＣＶＤ法（或いは、スパッタリング技術）とフォトリソグラフィ技術とドライエッチング技術とにより、一括して形成されている。
【００１８】
さらに、このキャパシタ１００では、上部電極３０の候補として、水平方向（即ち、図１の紙面の上下左右方向）に各々離間した、例えば４枚の導電膜３０Ａ〜３０Ｄが用意されている。これら複数の導電膜３０Ａ〜３０Ｄは、絶縁膜を介して下部電極２０上に設けられている。また、これら導電膜３０Ａ〜３０Ｄの平面形状は、その全てが例えば矩形である。
【００１９】
図１に示すキャパシタ１００では、これら導電膜３０Ａ〜３０Ｄと下部電極２０とのそれぞれ対向する面積（以下、「対向面積」という。）は、導電膜３０Ａと導電膜３０Ｂ〜３０Ｄとで異なる。例えば、導電膜３０Ｂ〜３０Ｄの対向面積はそれぞれがほぼ同じ値であり、導電膜３０Ｂの対向面積は導電膜３０Ａの対向面積の約１／１０である。これら導電膜３０Ａ〜３０Ｄの材料は、例えばリンを含むポリシリコン膜、又はアルミ膜等である。
【００２０】
また、このキャパシタ１００を含む共振回路では、キャパシタ１００の容量設計値に基づいて、上記の導電膜３０Ａ〜３０Ｄの中から特定の導電膜が選択され、選択された特定の導電膜だけに上部配線３５が接続されている。例えば、図１に示すように、このキャパシタ１００では、導電膜３０Ａ〜３０Ｄのうち、最も対向面積の大きい導電膜３０Ａだけに上部配線３５が接続されている。
【００２１】
上部配線３５の材料は、例えば上部電極３０の候補である導電膜３０Ａ〜３０Ｄと同様、リンを含むポリシリコン膜、又はアルミ膜等である。また、図１に示すキャパシタ１００では、例えば、上部配線３５と導電膜３０Ａ〜３０Ｄとが、ＣＶＤ法（或いは、スパッタリング技術）とフォトリソグラフィ技術とドライエッチング技術とにより、一括して形成されている。
【００２２】
このように、本発明に係る共振回路によれば、下部電極２０は１枚の導電膜で構成され、この１枚の導電膜に１本の下部配線２５が接続している。このような構成によれば、従来方式と比べて、下部配線２５が覆う基板１０上の面積を小さくすることが可能であり、共振回路の小型化に貢献することができる。また、従来方式と比べて、下部配線２５の引き回しが簡単なので、共振回路における配線設計の自由度を高めることができる。
【００２３】
次に、上記のキャパシタ１００を含む共振回路の設計方法について説明する。
【００２４】
本発明の実施形態に係る共振回路の設計方法は、下部電極２０を１枚の導電膜で構成すると共に、この１枚の導電膜に１本の下部配線２５を接続し、上部電極３０の候補として水平方向に各々離間した複数枚の導電膜３０Ａ〜３０Ｄを用意する。そして、キャパシタ１００の容量設計値に基づいて、これらの導電膜３０Ａ〜３０Ｄの中から特定の導電膜を選択し、選択された特定の導電膜だけを上部配線３５の接続対象とする。このような構成によれば、共振回路の設計工程や、その製造工程で、上部配線３５と導電膜３０Ａ〜３０Ｄとの接続を選択的に変えることで、キャパシタ１００の容量を変更することができる。そして、この容量の変更により、共振周波数を所定の値に合わせ込むことができる。以下に、その一例を示す。
【００２５】
図３は、上部配線３５に接続された導電膜と、キャパシタ１００の容量との関係を示す表図である。図３において、「製品群」は共振回路の種類を示している。例えば、製品群１の共振回路では、上部配線３５に接続された導電膜は導電膜３０Ａだけであり、この場合のキャパシタ１００の容量はα［Ｆ］である。また、製品群２の共振回路では、上部配線３５に接続された導電膜は導電膜３０Ａと導電膜３０Ｂとであり、この場合のキャパシタ１００の容量はβ［Ｆ］である。さらに、製品群３の共振回路では、上部配線３５に接続された導電膜は導電膜３０Ａと導電膜３０Ｂと導電膜３０Ｃとであり、この場合のキャパシタ１００の容量はγ［Ｆ］である。製品群４の共振回路では、導電膜３０Ａ〜３０Ｄの全てが上部配線３５に接続され、この場合のキャパシタ１００の容量はδ［Ｆ］である。平行平板型のキャパシタ１００では、その容量は上部電極３０と下部電極２０との対向面積に略比例するので、キャパシタ１００の容量はα＜β＜γ＜δの関係にある。
【００２６】
このように、共振回路の設計工程や、その製造工程で、上部配線３５と導電膜３０Ａ〜３０Ｄとの接続を選択的に変えることで、キャパシタ１００の容量を変更することができ、共振周波数を所定の値に合わせ込むことができる。従って、共振周波数の設計値が異なる複数種類の共振回路間で、上部配線３５以外のレイアウトを共通化することができ、共振回路の設計に要する手間を少なくすることができる。上部配線３５と導電膜との接続を変える方法としては、上部配線３５をエッチング加工するためのフォトマスクを共振回路の種類に応じて変えたり、同一のフォトマスクを用いて形成した上部配線３５を共振回路の種類に応じてトリミングしたりする方法がある。
【００２７】
また、本発明の実施形態に係る共振回路の設計方法によれば、下部電極２０を１枚の導電膜で構成し、この１枚の導電膜に下部配線２５を接続する。このような構成によれば、従来方式と比べて、下部配線２５が覆う基板１０上の面積を小さくすることが可能であり、共振回路の小型化に貢献することができる。さらに、下部配線２５の引き回しが簡単なので、共振回路を設計する際に、下部配線２５と、この下部配線２５と同一層にある他の配線（図示せず）との交差を容易に回避することができる。これにより、共振回路における配線設計の自由度を高めることができる。
【００２８】
この実施形態では、下部電極２０が本発明の一方の電極に対応し、上部電極３０が本発明の他方の電極に対応している。また、図１において上部電極３０下に隠れた絶縁膜が本発明の絶縁体に対応し、キャパシタ１００が本発明の容量素子に対応している。さらに、共振回路が本発明の電子デバイスに対応し、導電膜３０Ａ〜３０Ｄが本発明の複数枚の導電膜に対応している。また、下部配線２５が本発明の一方の電極用配線に対応し、上部配線３５が本発明の他方の電極用配線に対応している。
【００２９】
なお、この実施形態では、本発明の「複数枚の導電膜」として導電膜３０Ａ〜３０Ｄについて説明したが、「複数枚の導電膜」はこれに限られることはない。
【００３０】
図２（Ａ）〜（Ｃ）は、キャパシタ１００の他の構成例を示す平面図である。図２（Ａ）〜（Ｃ）において、図１と異なる点は、上部電極３０の候補として用意される導電膜の枚数と、その平面形状だけである。従って、図２（Ａ）〜（Ｃ）において、図１と同一の構成を有する部分には同一符号を付し、その詳細な説明は省略する。
【００３１】
図２（Ａ）に示すように、上部電極３０の候補として用意される導電膜の枚数は、例えば導電膜３０ａ〜３０ｄのように５枚でも良い。或いは、図２（Ｂ）に示すように、上部電極３０の候補として用意される導電膜の枚数は、例えば導電膜３０ａ´及び３０ｂ´のように２枚でも良い。さらに、図２（Ａ）及び（Ｂ）に示すように、上部電極３０の候補として用意される導電膜の平面形状とその大きさは、当該導電膜間で全て同一でも良い。上部電極３０の候補として用意される導電膜の枚数が多いほど、キャパシタ１００の容量設計値を細かく設定することができる。
【００３２】
また、図２（Ｃ）に示すように、上部電極３０の候補として用意される導電膜の平面形状は、導電膜３０ａ´´のように矩形に限られることはなく、例えば導電膜３０ｂ´´のように多角形でも良い。上部電極３０の候補として用意される導電膜の平面形状を工夫することで、下部電極２０と上部電極３０とが占める基板１０上の面積を有効に使うことができる。これにより、共振回路の小型化にさらに貢献することができる。
【００３３】
さらに、この実施形態では、一方の電極が下部電極２０で、他方の電極が上部電極３０の場合について説明したが、本発明はこれに限られることはない。図示しないが、例えば、一方の電極が上部電極で、他方の電極が下部電極でも良い。この場合には、従来方式と比べて、上部配線が覆う基板１０上の面積を小さくすることが可能である。また、上部配線の引き回しが簡単になるので、共振回路を設計する際に、上部配線と、この上部配線と同一層にある他の配線との交差を容易に回避することができる。
【図面の簡単な説明】
【００３４】
【図１】実施形態に係るキャパシタ１００の構成例を示す平面図。
【図２】キャパシタ１００の他の構成例を示す平面図。
【図３】上部配線３５に接続された導電膜と、キャパシタ１００の容量との関係を示す表図。
【図４】従来例に係るキャパシタ２００の構成例を示す平面図。
【符号の説明】
【００３５】
１０  基板、２０  下部電極、２５  下部配線、３０  上部電極、３５  上部配線、１００  キャパシタ、３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３０ａ、３０ａ´、３０ａ´´、３０ｂ、３０ｂ´、３０ｂ´´、３０ｃ、３０ｄ  （上部電極の候補である）導電膜
【図１】
2005217182.tif 000003
【図２】
2005217182.tif 000004
【図３】
2005217182.tif 000005
【図４】
2005217182.tif 000006