(57)【要約】【課題】  発生している割込要イベントが何であるかを特定するための処理が高速に（より短時間で）完了する情報処理装置を、提供する。【解決手段】  ＣＰＵに直接的に接続されたメモリ制御ＡＳＩＣ内に、装置内で発生した割込要イベントが何であるかをＣＰＵが特定することが出来る割込状況情報を記憶する処理を行った後に、ＣＰＵに対して割込信号を出力するように、メモリ制御ＡＳＩＣに接続されるＩＯ制御ＡＳＩＣを構成しておく。また、ＣＰＵを、割込信号の入力時にメモリ制御ＡＳＩＣ内の割込状況情報を読み出すことにより、発生した割込要イベントの種類、発生場所の特定するようにしておく。【選択図】  図２
2005115658.tif 000002
【特許請求の範囲】
【請求項１】
所定のプログラムを実行するＣＰＵと、
メモリと、
所定の処理を行うための処理回路と、
前記ＣＰＵ，前記メモリ，前記処理回路のそれぞれと接続された、前記ＣＰＵに前記メモリ及び前記処理回路を利用させるためのメモリ制御回路とを、備え、
前記メモリ制御回路が、前記ＣＰＵがアクセス可能な情報記憶手段を含む回路であり、
前記処理回路が、前記ＣＰＵに対する割込を行うことが必要な割込要イベントが発生したときに、その割込要イベントの種類を示す割込状況情報を前記メモリ制御回路の前記情報記憶手段に記憶した後に前記ＣＰＵに対して割込を行う回路であり、
前記所定のプログラムが、前記ＣＰＵに、前記処理回路による割込がなされたときに、前記メモリ制御回路の前記情報記憶手段に記憶された割込状況情報を読み出させ、その割込状況情報に基づき前記処理回路にて発生した割込要イベントの種類を特定させるプログラムである
ことを特徴とする情報処理装置。
【請求項２】
所定のプログラムを実行するＣＰＵと、
メモリと、
所定の処理を行うための第１種処理回路と、
それぞれ、特定の処理を行うための１つ以上の第２種処理回路と、
前記ＣＰＵ，前記メモリ，前記第１種処理回路、前記１つ以上の第２種処理回路のそれぞれと接続された、前記ＣＰＵに前記メモリ，前記第１種処理回路及び前記処理回路を利用させるためのメモリ制御回路とを、備え、
前記１つ以上の第２種処理回路のそれぞれが、前記ＣＰＵに対する割込を行うことが必要な割込要イベントが発生したときに、前記第１種処理回路に対して、発生した割込要イベントの種類に応じた割込信号を出力する回路であり、
前記メモリ制御回路が、前記１つ以上の第２種処理回路により発生が検出される各種割込要イベントの発生の有無を示す割込状況情報を記憶しておくための割込状況情報記憶手段を有する回路であり、
前記第１種処理回路が、前記１つ以上の第２種処理回路のいずれかから、前記割込信号が入力された場合には、前記メモリ制御回路が有する前記割込状況情報記憶手段に記憶された前記割込状況情報をその時点における状況に表すものに更新した後に、前記ＣＰＵに対して割込信号を出力する回路である
ことを特徴とする情報処理装置。
【請求項３】
前記メモリ制御回路が、前記１つ以上の第２種処理回路により発生が検出される各種割込要イベントの発生の有無と前記第１種処理回路により発生が検出される各種割込要イベントとの発生の有無とを示す割込状況情報を記憶しておくための割込状況情報記憶手段を有する回路であり、
前記第１種処理回路が、前記ＣＰＵに対する割込を行うことが必要な割込要イベントが自回路内で発生したときにも、前記メモリ制御回路が有する前記割込状況情報記憶手段に記憶された前記割込状況情報をその時点における状況に表すものに更新した後に前記ＣＰＵに対して割込信号を出力する回路である
ことを特徴とする請求項２記載の情報処理装置。
【請求項４】
所定のプログラムを実行するＣＰＵと、
メモリと、
所定の処理を行うための第１種処理回路と、
それぞれ、特定の処理を行うための１つ以上の第２種処理回路と、
前記ＣＰＵ，前記メモリ，前記第１種処理回路、前記１つ以上の第２種処理回路のそれぞれと接続された、前記ＣＰＵに前記メモリ，前記第１種処理回路及び前記処理回路を利用させるためのメモリ制御回路とを、備え、
前記メモリ制御回路が、前記１つ以上の第２種処理回路により発生が検出される各種割込要イベントの発生の有無を示す割込状況情報を記憶しておくための割込状況情報記憶手段を有する回路であり、
前記１つ以上の第２種処理回路のそれぞれが、前記ＣＰＵに対する割込を行うことが必要な割込要イベントが発生したときに、前記メモリ制御回路が有する前記割込状況情報記憶手段に記憶された前記割込状況情報をその時点における状況に表すものに更新した後に、前記第１種処理回路に対して割込信号を出力する回路であり、
前記第１種処理回路が、前記１つ以上の第２種処理回路のいずれかから、前記割込信号が入力されたときに、前記ＣＰＵに対して割込信号を出力する回路である
ことを特徴とする情報処理装置。
【請求項５】
前記１つ以上の第２種処理回路の中に、与えられた画像データに対して画像処理を施すことにより印刷を行うために必要とされる画像データを生成する画像処理回路が、含まれる
ことを特徴とする請求項２乃至請求項４のいずれかに記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵに対して各種の割込が行われる情報処理装置に関する。
【背景技術】
【０００２】
既存の情報処理装置の中には、ＣＰＵと、メモリと、ＣＰＵに対して直接的或いは間接的に割込を行う幾つかのＡＳＩＣ（application specific IC）と、ＣＰＵと他の各部とを接続するＡＳＩＣとを備えた装置（例えば、特許文献１、２参照）が、存在している。
【０００３】
以下、図３を用いて、そのような構成を有する既存の情報処理装置の動作内容を説明する。
【０００４】
この図に示した情報処理装置５０は、用紙上へ印刷を行なう印刷エンジン５７を備えた装置（いわゆるプリンタ）である。
【０００５】
この情報処理装置５０が備えるＣＰＵ５１は、ホストコンピュータから送信されてきた印刷データに応じた印刷を印刷エンジン５７に行なわせる制御や、情報処理装置５０に設けられている操作パネル（図示せず）に関する制御などを行なう制御回路である。このＣＰＵ５１は、バス５１ｂ、割込信号線５５ｉによって、それぞれ、メモリ制御ＡＳＩＣ５２、ＩＯ制御ＡＳＩＣ５５と接続されている。
【０００６】
バス５４ｂによってメモリ制御ＡＳＩＣ５２と接続されているＲＯＭ５４は、ＣＰＵ５１の動作手順を規定するプログラムや、ＣＰＵ５１が利用するフォントデータ等を記憶した不揮発性メモリである。
【０００７】
また、バス５３ｂによりメモリ制御ＡＳＩＣ５２と接続されているＳＤＲＡＭ５３は、ホストコンピュータから送信されてきた印刷データを一時的に記憶しておくためや、その印刷データに基づきＣＰＵ５１が生成した画像データを一時的に記憶しておくために使用されるメモリである。このＳＤＲＡＭ５３は、プログラムが実行される（ＲＯＭ５４に記憶されたプログラムが読み出される）メモリともなっている。
【０００８】
画像処理ＡＳＩＣ５６は、印刷データに基づき生成された画像データに対して色変換等の画像処理を施すための回路（ＡＳＩＣ）である。この画像処理ＡＳＩＣ５６は、メモリ制御ＡＳＩＣ５２、印刷エンジン５７、ＩＯ制御ＡＳＩＣ５５と、それぞれ、バス５６ｂ、バス５７ｂ、複数本（図では１本）の割込信号線５６ｉによって接続されている。そして、この画像処理ＡＳＩＣ５６は、予め定められた複数の割込要イベント（ＤＭＡ転送処理の終了等の，ＣＰＵに対して割込を行うことが必要なイベント／現象）のいずれかが発生したときには、発生した割込要イベントに対応づけられた割込信号線５６ｉ上の信号をアサートする（ＩＯ制御ＡＳＩＣ５５に対して、発生した割込要イベントに応じた種類の割込信号を出力する）回路となっている。また、画像処理ＡＳＩＣ５６は、或る種の割込要イベントの発生時には、その割込要イベントに関する情報（その割込要イベントに関する割込処理を行うためにＣＰＵ５１が必要とする情報；以下、割込内容情報と表記する）を内部に記憶する回路ともなっている。
【０００９】
メモリ制御ＡＳＩＣ５２は、ＳＤＲＡＭ５３を制御する処理、ホストコンピュータから送信されてきた印刷データをＳＤＲＡＭ５３上に記憶（ＤＭＡ転送）する処理、ＣＰＵ５１がＳＤＲＡＭ５３上に生成した画像データを画像処理ＡＳＩＣ５６へ供給（ＤＭＡ転送）する処理等を行なう回路である。このメモリ制御ＡＳＩＣ５２は、印刷エンジン５７を除く各部と、バス５１ｂ、５３ｂ〜５６ｂによって接続されており、ＩＯ制御ＡＳＩＣ５５と、複数本（図では１本）の割込信号線５２ｉによって接続されている。そして、このメモリ制御ＡＳＩＣ５２も、上記した画像処理ＡＳＩＣ５６と同様に、予め定められた複数の割込要イベント（ＤＭＡ転送処理の終了、タイムアウト発生時等）のいずれかが発生したときには、発生した割込要イベントに対応づけられた割込信号線５２ｉ上の信号をアサートする回路であると共に、或る種の割込要イベントの発生時には、その割込要イベントに関するより詳細な情報である割込内容情報を内部に記憶する回路となっている。
【００１０】
ＩＯ制御ＡＳＩＣ５５は、ホストコンピュータとの間のインタフェースであるホストＩ／Ｆ（図示せず）や情報処理装置５０の上面に設けられている操作パネル（図示せず）等を制御するためのＡＳＩＣである。このＩＯ制御ＡＳＩＣ５５は、メモリ制御ＡＳＩＣ５２とバス５５ｂ及び割込信号線５２ｉによって接続されており、ＣＰＵ５１、画像処理ＡＳＩＣ５６と、それぞれ、割込信号線５５ｉ、割込信号線５６ｉによって接続されている。
【００１１】
また、このＩＯ制御ＡＳＩＣ５５には、割込状況情報を記憶しておくための割込状況情報記憶領域５５ｍが、設けられている。ここで、割込状況情報とは、画像処理ＡＳＩＣ５２が割込信号にてその発生を通知してくる各種の割込要イベント、メモリ制御ＡＳＩＣ５２が割込信号にてその発生を通知してくる各種の割込要イベント、自身（ＩＯ制御ＡＳＩＣ５５）がその発生を検出する各種の割込要イベント（印刷データの受信、操作パネルに対する操作等）が、それぞれ、発生しているか否かを示すデータからなる情報（本実施形態では、割込要イベント毎に１ビットのデータが割り当てられた情報）のことである。
【００１２】
さらに、このＩＯ制御ＡＳＩＣ５５は、自身が割込要イベントの発生を検出したときと、ＩＯ制御ＡＳＩＣ５５が割込要イベントの発生を検出した（ＩＯ制御ＡＳＩＣ５５から割込信号が入力された）ときと、メモリ制御ＡＳＩＣ５２が割込要イベントの発生を検出した（メモリ制御ＡＳＩＣ５２から割込信号が入力された）ときとには、割込状況情報記憶領域５５ｍ上の割込状況情報を現状を表すものに変更してから、ＣＰＵ５１に対して割込信号を出力する（割込信号線５５ｉ上の信号をアサートする）回路となっている。また、ＩＯ制御ＡＳＩＣ５５は、画像処理ＡＳＩＣ５６と同様に、或る種の割込要イベントの発生時には、その割込要イベントに関するより詳細な情報である割込内容情報を内部に記憶する回路ともとなっている。
【００１３】
そして、この情報処理装置５０では、メモリ制御ＡＳＩＣ５２，ＩＯ制御ＡＳＩＣ５５，画像処理ＡＳＩＣ５６のいずれかにより割込要イベントの発生が検出された場合、図４に模式的に示した手順の処理が行われる。
【００１４】
すなわち、メモリ制御ＡＳＩＣ５２，ＩＯ制御ＡＳＩＣ５５，画像処理ＡＳＩＣ５６のいずれかにより割込要イベントの発生が検出された場合、情報処理装置５０では、割込状況情報記憶領域５５ｍ上の割込状況情報の内容を更新する処理がＩＯ制御ＡＳＩＣ５５内で行われた後に、ＩＯ制御ＡＳＩＣ５５からＣＰＵ５１に対して割込信号が出力される。
【００１５】
当該割込信号の入力を受けたＣＰＵ５１は、ＩＯ制御ＡＳＩＣ５５内の割込状況情報記憶領域５５ｍ上の割込状況情報を取得するための要求（図では、割込状況情報読出要求）を、メモリ制御ＡＳＩＣ５２に対して発行する。そして、割込状況情報を取得できたときに、ＣＰＵ５１は、その割込状況情報に基づき、発生した割込要イベントの種類、発生場所を特定し、特定結果に応じた内容の割込処理を開始する。なお、この際、ＣＰＵ１１は、必要である場合には、割込要イベントの発生源（メモリ制御ＡＳＩＣ５６等）から割込内容情報を読み出す処理を行った後に、特定結果に応じた割込処理を開始する。
【００１６】
この情報処理装置５０は、各種の割込用イベント発生時にこのように動作するものとなっている。そして、割込状況情報を読み出す処理は、ＣＰＵ５１を拘束してしまう処理（ＣＰＵ５１がその完了まで他の処理を行えない処理）であるので、この情報処理装置５０は、発生した割込要イベントが何であるかを特定するための処理（割込状況情報を読み出す処理）に要する時間が、装置の全体的なパフォーマンスに悪影響を与えている装置となっていた。
【特許文献１】特開平９−２９４３１１号公報
【特許文献２】特開平１１−３１２１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
そこで、本発明の課題は、発生している割込要イベントが何であるかを特定するための処理が高速に（より短時間で）完了する情報処理装置を、提供することにある。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明の第１の態様では、情報処理装置を、所定のプログラムを実行するＣＰＵと、メモリと、所定の処理を行うための処理回路と、ＣＰＵ，メモリ，処理回路のそれぞれと接続された、ＣＰＵにメモリ及び処理回路を利用させるためのメモリ制御回路とを、備え、メモリ制御回路が、ＣＰＵがアクセス可能な情報記憶手段を含む回路であり、処理回路が、ＣＰＵに対する割込を行うことが必要な割込要イベントが発生したときに、その割込要イベントの種類を示す割込状況情報をメモリ制御回路の情報記憶手段に記憶した後にＣＰＵに対して割込を行う回路であり、所定のプログラムが、ＣＰＵに、処理回路による割込がなされたときに、メモリ制御回路の情報記憶手段に記憶された割込状況情報を読み出させ、その割込状況情報に基づき処理回路にて発生した割込要イベントの種類を特定させるプログラムである装置として構成しておく。
【００１９】
また、本発明の第２の態様では、情報処理装置を、所定のプログラムを実行するＣＰＵと、メモリと、所定の処理を行うための第１種処理回路と、それぞれ、特定の処理を行うための１つ以上の第２種処理回路と、ＣＰＵ，メモリ，第１種処理回路、１つ以上の第２種処理回路のそれぞれと接続された、ＣＰＵにメモリ，第１種処理回路及び処理回路を利用させるためのメモリ制御回路とを、備え、１つ以上の第２種処理回路のそれぞれが、ＣＰＵに対する割込を行うことが必要な割込要イベントが発生したときに、第１種処理回路に対して、発生した割込要イベントの種類を示す割込信号を出力する回路であり、メモリ制御回路が、１つ以上の第２種処理回路により発生が検出される各種割込要イベントの発生の有無を示す割込状況情報を記憶しておくための割込状況情報記憶手段を有する回路であり、第１種処理回路が、１つ以上の第２種処理回路のいずれかから、割込信号が入力された場合には、メモリ制御回路が有する割込状況情報記憶手段に記憶された割込状況情報をその時点における状況に表すものに更新した後に、ＣＰＵに対して割込信号を出力する回路である装置として構成しておく。
【００２０】
また、本発明の第３の態様では、情報処理装置を、所定のプログラムを実行するＣＰＵと、メモリと、所定の処理を行うための第１種処理回路と、それぞれ、特定の処理を行うための１つ以上の第２種処理回路と、ＣＰＵ，メモリ，第１種処理回路、１つ以上の第２種処理回路のそれぞれと接続された、ＣＰＵにメモリ，第１種処理回路及び処理回路を利用させるためのメモリ制御回路とを、備え、メモリ制御回路が、１つ以上の第２種処理回路により発生が検出される各種割込要イベントの発生の有無を示す割込状況情報を記憶しておくための割込状況情報記憶手段を有する回路であり、１つ以上の第２種処理回路のそれぞれが、ＣＰＵに対する割込を行うことが必要な割込要イベントが発生したときに、メモリ制御回路が有する割込状況情報記憶手段に記憶された割込状況情報をその時点における状況に表すものに更新した後に、第１種処理回路に対して割込信号を出力する回路であり、第１種処理回路が、１つ以上の第２種処理回路のいずれかから、割込信号が入力されたときに、ＣＰＵに対して割込信号を出力する回路である装置として構成しておく。
【００２１】
すなわち、本発明の各態様の情報処理装置は、ＣＰＵに直接的に接続されたメモリ制御回路内に、装置内で発生した割込要イベントが何であるかをＣＰＵが特定することが出来る割込状況情報を記憶する処理が行われた後に、ＣＰＵに対して割込が行われる（割込信号が入力される）構成を有する。従って、本発明の各態様の情報処理装置では、ＣＰＵの割込状況情報の読み出し時に行われる処理が、２段階の処理（情報処理装置５０における，ＣＰＵ５１の、メモリ制御ＡＳＩＣ５２を介したＩＯ制御ＡＳＩＣ１５に対するアクセス処理）ではなく１段階の処理となっている分だけ、情報処理装置５０よりも、発生した割込要イベントの種類、発生場所の特定が短時間で完了することになる。そして、その結果として、本発明の各態様の情報処理装置は、情報処理装置５０等の既存の情報処理装置よりも高速に動作する装置として機能することになる。
【００２２】
なお、本発明の第２の態様の情報処理装置を実現する際には、メモリ制御回路として、１つ以上の第２種処理回路により発生が検出される各種割込要イベントの発生の有無と第１種処理回路により発生が検出される各種割込要イベントとの発生の有無とを示す割込状況情報を記憶しておくための割込状況情報記憶手段を有する回路を採用し、第１種処理回路として、ＣＰＵに対する割込を行うことが必要な割込要イベントが自回路内で発生したときにも、メモリ制御回路が有する割込状況情報記憶手段に記憶された割込状況情報をその時点における状況に表すものに更新した後にＣＰＵに対して割込信号を出力する回路を採用しておいても良い。
【００２３】
また、本発明の構成は、割込が頻繁に起こる装置で特に有効なものであるので、本発明は、いわゆる印刷装置（１つ以上の第２種処理回路の中に、与えられた画像データに対して画像処理を施すことにより印刷を行うために必要とされる画像データを生成する画像処理回路が含まれる装置）の実現に特に適したものであると言うことも出来る。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
【００２５】
図１に、本発明の一実施形態係る情報処理装置１０のハードウェア構成を示す。
【００２６】
図から明らかなように、本実施形態に係る情報処理装置１０は、上記した情報処理装置５０（図３参照）と同様の構成を有する装置（プリンタ）である。
【００２７】
この情報処理装置１０が備えるＳＤＲＡＭ１３，ＲＯＭ１４，印刷エンジン１７は、それぞれ、情報処理装置５０が備えるＳＤＲＡＭ５３，ＲＯＭ５４，印刷エンジン５７と同じものである。
【００２８】
すなわち、バス１３ｂによりメモリ制御ＡＳＩＣ１２と接続されているＳＤＲＡＭ１３は、ホストコンピュータから送信されてきた印刷データを一時的に記憶しておくためや、その印刷データに基づきＣＰＵ１１が生成した画像データを一時的に記憶しておくために用いられるメモリである。このＳＤＲＡＭ１３は、プログラムが実行される（ＲＯＭ１４に記憶されたプログラムが読み出される）メモリともなっている。
【００２９】
また、バス１４ｂによってメモリ制御ＡＳＩＣ１２と接続されているＲＯＭ１４は、ＣＰＵ１１の動作手順を規定するプログラムや、ＣＰＵ１１が利用するフォントデータ等を記憶した不揮発性メモリである。ただし、このＲＯＭ１４に記憶されているプログラムは、ＲＯＭ５４に記憶されているプログラムとは異なったもの（詳細は後述）となっている。
【００３０】
そして、バス１７ｂによって画像処理ＡＳＩＣ１６と接続されている印刷エンジン１７は、用紙上に実際に印刷を行う機構となっている。
【００３１】
一方、この情報処理装置１０が備えるメモリ制御ＡＳＩＣ１２（本発明のメモリ制御回路に相当）は、ＩＯ制御ＡＳＩＣ５５の割込状況情報記憶領域５５ｍに記憶されていた割込状況情報と、メモリ制御ＡＳＩＣ５２，ＩＯ制御ＡＳＩＣ５５，画像処理ＡＳＩＣ５６に記憶されていた３種の割込内容情報とを記憶可能な割込状況・内容情報記憶領域１２ｍ（本発明の割込状況情報記憶領域に相当）を有するように、メモリ制御ＡＳＩＣ５２を改良した回路となっている。
【００３２】
また、画像処理ＡＳＩＣ１６（本発明の第２種処理回路に相当）は、メモリ制御ＡＳＩＣ１２、印刷エンジン１７、ＩＯ制御ＡＳＩＣ１５と、それぞれ、バス１６ｂ、バス１７ｂ、複数本（図では１本）の割込信号線１６ｉによって接続された、基本的には画像処理ＡＳＩＣ５６と同機能の回路である。ただし、この画像処理ＡＳＩＣは、発生した割込要イベントが割込内容情報のＣＰＵ１１への通知が必要とされるものであった場合には、割込信号をＩＯ制御ＡＳＩＣ１５に対して出力する前（割込信号線１６ｉ上の信号をアサートする前）に、割込内容情報を、メモリ制御ＡＳＩＣ１２の割込状況・内容記憶領域１２ｍ（正確には、割込状況・内容記憶領域１２ｍ内の，画像処理ＡＳＩＣ１６に関する割込内容情報の記憶領域）に記憶する（転送する／書き込む）回路となっている。
【００３３】
また、ＩＯ制御ＡＳＩＣ１５（本発明の処理回路／第１種処理回路に相当）は、メモリ制御ＡＳＩＣ５２と割込信号線５２ｉ及びバス５５ｂによって接続され、ＣＰＵ５１、画像処理ＡＳＩＣ５６ｂと、それぞれ、割込信号線５５ｉ、５６ｉによって接続された、基本的にはＩＯ制御ＡＳＩＣ５５と同機能の回路である。ただし、このＩＯ制御ＡＳＩＣ１５は、割込信号をＣＰＵ１１に対して出力する前（割込信号線１５ｉ上の信号をアサートする前）に、割込状況情報記憶領域１５ｍ内に記憶されている割込状況情報（更新後のもの）を、メモリ制御ＡＳＩＣ１２内の割込状況・内容情報記憶領域１２ｍ（正確には、割込状況・内容記憶領域１２ｍ内の割込内容情報の記憶領域）に記憶（転送）する回路となっている。また、このＩＯ制御ＡＳＩＣ１５は、発生した割込要イベントがＣＰＵ１１へ割込内容情報を通知すべきものであった場合には、割込状況情報と割込内容情報とを、メモリ制御ＡＳＩＣ１２内の割込状況・内容情報記憶領域１２ｍに記憶する回路ともなっている。
【００３４】
そして、この情報処理装置１０のＲＯＭ１４に記憶されたプログラムは、ＣＰＵ１１に、ＩＯ制御ＡＳＩＣ１５から割込信号が入力されたとき（割込信号線１５ｉ上の信号がアサートされたとき）に、メモリ制御ＡＳＩＣ１２内の割込状況・内容情報記憶領域１２ｍに記憶されている情報（割込状況情報及び３種の割込内容情報）を読み出し、その情報（主として、割込状況情報；割込内容情報は使用しない場合がある）に基づき情報処理装置１０内で発生した割込要イベントの種類及び発生場所を特定する処理を行わせるプログラムとなっている。
【００３５】
要するに、本実施形態に係る情報処理装置１０は、図２に模式的に示した手順で割込が処理される装置となっている。
【００３６】
すなわち、メモリ制御ＡＳＩＣ１２，ＩＯ制御ＡＳＩＣ１５，画像処理ＡＳＩＣ１６のいずれかにより割込要イベントの発生が検出された場合、本情報処理装置１０では、ＩＯ制御ＡＳＩＣ１５によって、割込状況情報記憶領域１５ｍ上の割込状況情報の内容を更新する処理と、更新後の割込状況情報等をメモリ制御ＡＳＩＣ１２内の割込状況・内容情報記憶領域１２ｍに書き込む処理とが行われた後に、ＩＯ制御ＡＳＩＣ１５からＣＰＵ１１に対して割込信号が出力される。
【００３７】
この割込信号の入力を受けたＣＰＵ１１は、メモリ制御ＡＳＩＣ１２内の割込状況・内容情報記憶領域１２ｍに記憶されている情報（図では、割込状況・内容情報）を読み出す。そして、ＣＰＵ１１は、読み出した情報内の割込状況情報（或いは、割込状況情報及び割込内容情報）に基づき、発生した割込要イベントの種類、発生場所を特定し、特定結果に応じた割込処理を開始する。
【００３８】
本情報処理装置１０では、割込発生時（割込要イベントの発生時）に、このような手順の処理が行われる。従って、本情報処理装置１０は、割込内容情報のＣＰＵ１１への通知が必要とされないタイプの割込要イベントの発生時には、ＣＰＵ１１による割込状況情報の読み出し時にメモリ制御ＡＳＩＣ１２からＩＯ制御ＡＳＩＣ１５に対するアクセスが不要な分だけ、当該割込要イベントの種類、発生場所を特定する処理が短時間で完了する装置として機能することになる。また、割込内容情報のＣＰＵ１１への通知が必要とされる割込要イベントの発生時には、ＣＰＵ１１の割込状況情報の読み出し時に、メモリ制御ＡＳＩＣ１２からＩＯ制御ＡＳＩＣ１５に対するアクセスが行われず、かつ、割込要イベントの発生源から割込内容情報を読み出されない分だけ、発生した割込要イベントの種類、発生場所の特定が短時間で完了する装置として機能することになる。
【００３９】
なお、ＣＰＵ１１からＩＯ制御ＡＳＩＣ１５へのアクセスは、３０クロック程度の時間を要する処理であり、ＣＰＵ１１からメモリ制御ＡＳＩＣ１２へのアクセスは、１０クロック程度の時間を要する処理となっている。このため、本実施形態に係る情報処理装置１０は、定量的には、発生した割込要イベントの種類等を特定するための各処理が、情報処理装置５０よりも２０〜５０クロック程度短い時間で完了する装置であると言うことが出来ることになる。
【００４０】
＜変形形態＞
上記した情報処理装置１０は、各種の変形を行うことができる。例えば、全ての割込要イベントを割込内容情報を必要としないものとなるように、情報処理装置１０を変形しておいても良い。また、画像処理ＡＳＩＣ１６等（割込要イベントの発生／検出源）が、割込状況情報相当の情報を割込状況・内容情報記憶領域１２ｍに書き込むように（ＩＯ制御ＡＳＩＣ１５が、割込状況情報を割込状況・内容情報記憶領域１２ｍへ書き込まず、ＣＰＵ１１に対して割込信号を出力する処理のみを行うように）、情報処理装置１０を変形しておいても良い。
【００４１】
また、上記した情報処理装置１０は、いわゆるプリンタであったが、情報処理装置１０で用いられている技術を元に、他の種類（用途）の情報処理装置を実現しても良いことは当然のことである。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態に係る情報処理装置の構成図。
【図２】実施形態に係る情報処理装置の動作を説明するためのシーケンス図。
【図３】従来の情報処理装置の構成図。
【図４】従来の情報処理装置の動作を説明するためのシーケンス図。
【符号の説明】
【００４３】
１０、５０  情報処理装置    １１、５１  ＣＰＵ
１２、５２  メモリ制御ＡＳＩＣ    １３、５３  ＳＤＲＡＭ
１４、５４  ＲＯＭ    １５、５５  ＩＯ制御ＡＳＩＣ
１６、５６  画像処理ＡＳＩＣ    １７、５７  印刷エンジン
１２ｍ  割込状況・内容情報記憶領域    １５ｍ、５５ｍ  割込状況情報記憶領域
【図１】
2005115658.tif 000003
【図２】
2005115658.tif 000004
【図３】
2005115658.tif 000005
【図４】
2005115658.tif 000006