(57)【要約】【課題】複数のシリアルパラレル変換回路等の高速動作回路を内蔵し、しかしも、一般的な半導体集積回路検査装置による装置内の高速動作回路の検査が可能な半導体集積回路装置を提供すること。【解決手段】高速信号入力端子 1a、1b 及び 1c と、低速信号入力端子 2 と、低速信号出力端子 3a、3b 及び 3c と、検査用のパラレルシリアル変換回路 21 と、信号選択回路 10a、10b 及び 10c と、シリアルパラレル変換回路 11a、11b 及び 11c と、ワード同期回路 22 を有し、検査用のパラレルシリアル変換回路 21 の出力と、高速信号入力端子 1a、1b 及び 1c からの入力とを信号選択回路 10a、10b 及び 10c で選択してシリアルパラレル変換回路 11a、11b 及び 11c とワード同期回路 22 とを経由して、低速信号出力端子 3a、3b 及び 3c から装置外部へ出力する半導体集積回路装置を構成する。【選択図】    図１
2005083838.tif 000002
【特許請求の範囲】
【請求項１】
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記第１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路が前記第１〜第ｎの信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項２】
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力される検査用のパラレルシリアル変換回路と、前記第１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力され、入力されたデータ列が検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記第１〜第ｎの信号選択回路、前記検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記第１〜第ｎのシリアルパラレル変換回路が前記第１〜第ｎの信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路、ワード同期回路もしくは検査用のパターン照合回路のいずれかが前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項３】
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記高速信号入力端子からの信号が入力され第１〜第ｎ（ｎは２以上の整数とする）の出力を持つ高速動作回路と、前記高速動作回路の第１の出力と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記高速動作回路の第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の出力と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され、前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路が前記第１〜第ｎの信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項４】
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記検査用のパラレルシリアル変換回路の出力が入力される検査用の高速信号処理回路と、前記第１の高速信号入力端子からの信号と前記検査用の高速信号処理回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎの高速信号処理回路と、前記第１〜第ｎの高速信号処理回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され、前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくは第１〜第ｎの高速信号処理回路が前記第１〜第ｎの信号選択回路からの入力信号と前記第１〜第ｎの発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用の高速信号処理回路が前記高速信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置。
【請求項５】
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用の信号処理回路と、前記検査用の信号処理回路の出力が入力される検査用のパラレルシリアル変換回路と、前記第１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され、前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記検査用のパラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力されるｎ個の信号処理回路を備え、前記検査用のパラレルシリアル変換回路もしくは検査用の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路が前記第１〜第ｎの信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路、ワード同期回路もしくは信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記信号処理回路の出力を前記低速信号出力端子から出力し、前記検査用の信号処理回路が信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置。
【請求項６】
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力される検査用の信号処理回路と、前記検査用の信号処理回路からの出力が入力される検査用のパラレルシリアル変換回路と、前記第１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され、前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記検査用のパラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力されるｎ個の信号処理回路と、前記信号処理回路の出力が入力され、入力されたデータ列が前記検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記第１〜第ｎの信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記第１〜第ｎのシリアルパラレル変換回路、ワード同期回路、信号処理回路及び検査用のパターン照合回路のいずれかが前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路が前記第１〜第ｎの信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力し、前記検査用の信号処理回路が前記信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置。
【請求項７】
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する検査用の発振回路と、前記第１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのクロック・データ再生回路と、前記第１〜第ｎのクロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記検査用の発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記クロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項８】
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する検査用の発振回路と、前記検査用のパラレルシリアル変換回路の出力が入力される検査用の高速信号処理回路と、前記第１の高速信号入力端子からの信号と前記検査用の高速信号処理回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのクロック・データ再生回路と、前記第１〜第ｎのクロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力される第１〜第ｎの高速信号処理回路と、前記第１〜第ｎの高速信号処理回路の出力と前記第１〜第ｎのクロック・データ再生回路で抽出されたクロック出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記検査用の発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記第１〜第ｎのクロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用の高速信号処理回路が前記高速信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置。
【請求項９】
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、高周波クロック出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記第１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をと前記るものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に供給される高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を前記高周波クロック出力端子より出力することを特徴とした半導体集積回路装置。
【請求項１０】
第１〜第ｎ（ｎは３以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記第１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記第２の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第２の信号選択回路と、前記第ｉ（ｉは３以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路が前記第１〜第ｎの信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１１】
第１〜第ｎ（ｎは４以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記第ｍ（ｍは２以上ｎ−２以下の整数とする）の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第ｍの信号選択回路と、前記第ｍ＋１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第ｍ＋１の信号選択回路と、第ｉ（ｉは１以上ｍ−１以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ＋１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第ｊ（ｊはｍ＋２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｊ−１の信号選択回路の出力が入力される第ｊの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路が前記第１〜第ｎの信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置。
【請求項１２】
請求項１〜６、１０、１１のいずれかに記載の半導体集積回路装置において、上記第１〜第ｎの信号選択回路からの入力信号と上記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることを特徴とした半導体集積回路装置。
【請求項１３】
請求項１〜６、９〜１１、１２のいずれかに記載の半導体集積回路装置において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることを特徴とした半導体集積回路装置。
【請求項１４】
請求項７または８に記載の半導体集積回路装置において、上記検査用の発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記検査用の発振回路に持たせることを特徴とした半導体集積回路装置。
【請求項１５】
請求項７、８または１４の半導体集積回路装置において、上記クロック・データ再生回路から供給されるクロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記クロック・データ再生回路に内蔵することを特徴とした半導体集積回路装置。
【請求項１６】
請求項１〜１５のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用のパラレルシリアル回路もしくは検査用の高速信号処理回路の出力を上記第１〜第ｎの信号選択回路から同時に出力する手段を内蔵することを特徴とする半導体集積回路装置。
【請求項１７】
請求項１〜１６のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用のパラレルシリアル回路もしくは検査用の高速信号処理回路の出力を停止する手段を内蔵することを特徴とする半導体集積回路装置。
【請求項１８】
請求項１〜１７のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記第１〜第ｎの信号選択回路の出力の内の他の上記第１〜第ｎの信号選択回路に対する出力を停止する手段を内蔵することを特徴とする半導体集積回路装置。
【請求項１９】
請求項１〜１８のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用のパラレルシリアル変換回路、検査用のパターン生成回路、検査用のパターン照合回路、検査用の高速信号処理回路、検査用の信号処理回路または検査用の発振回路の消費電力を削減する手段を内蔵することを特徴とした半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特に、光通信用モジュール等に使用される半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、トラヒックの増大に伴い、ネットワークの大容量化が要求されている。その要求を満たすために、光通信装置、光通信装置用の光通信モジュールおよび通信モジュール用半導体集積回路装置（ＬＳＩ）等の研究開発が活発に行なわれている。
【０００３】
図１２は、光トランシーバと呼ばれる一般的な光通信モジュールのブロック図である（非特許文献１参照）。図において、入力電気信号 301 は電気-光変換手段（ＥＯ変換手段） 302 によって出力光信号 303 に変換されて外部に出力され、外部からの入力光信号 304 は光電変換手段（ＯＥ変換手段）305 によって電気信号 306 に変換され、信号再生回路 307 を経由して出力電気信号 308 として外部に出力される。このようなモジュールの信号再生回路等を半導体集積回路で構成する場合、光信号のデータレートが高くなると、半導体集積回路の入出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置（ＬＳＩテスタ）による半導体集積回路の検査ができなくなる（一般的な半導体集積回路検査装置による信号入力及び出力確認ができなくなる）という問題がある。
【０００４】
図１３は、図１２の光通信モジュールにシリアルパラレル変換回路を追加した光通信モジュールである（非特許文献２参照）。入力された光信号 304 を電気信号 306 に変換した後にシリアルパラレル変換回路 310 でシリアルパラレル変換して並列電気信号 308 として出力し、また並列電気信号 301 を入力しパラレルシリアル変換回路 309 でパラレルシリアル変換を行なってシリアル電気信号 311 にした後に光信号 303 に変換することにより、モジュールの電気信号入力及び電気信号出力のデータレートを光信号のデータレートより低くすることができる。ただし、シリアルパラレル変換回路 310 を半導体集積回路で構成する場合、シリアル入力のデータレートは光信号 304 のデータレートと同じであるため、光信号 304 のデータレートが高くなると、シリアルパラレル変換回路 310 のシリアル入力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路の検査ができなくなる（シリアルパラレル変換回路へのシリアル入力ができなくなる）という問題がある。
【０００５】
図１４は、複数のシリアルパラレル変換回路等を搭載した光通信モジュールである（非特許文献３参照）。図１３の光通信モジュールと同様に、電気信号入力 301 及び電気信号出力 308 のデータレートを光信号のデータレートより低くすることができるが、シリアルパラレル変換回路（と信号処理回路）313 を半導体集積回路で構成する場合、シリアル入力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、シリアルパラレル変換回路のシリアル入力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路の検査ができなくなる（シリアルパラレル変換回路へのシリアル入力ができなくなる）という問題がある。
【０００６】
図１５は、複数のシリアルパラレル変換回路等を搭載した別の光モジュールの構成例である。図１３の光通信モジュールに搭載されている各機能ブロックを複数個並列に搭載し、さらに信号処理回路も複数個並列に搭載している。具体的な仕様例としては、光通信の業界標準仕様の協議団体であるＯｐｔｉｃａ１  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ（ＯＩＦ）でＳＦＩ-５ｓとよばれる４組の光信号入出力に対応した並列電気信号インターフェースの規格が作成されている（非特許文献４参照）。図１３の光通信モジュールと同様に、電気信号入力 301 及び電気信号出力 308 のデータレートを光信号のデータレートより低くすることができるが、シリアルパラレル変換回路（と信号処理回路）313 を半導体集積回路で構成する場合、シリアル入力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、シリアルパラレル変換回路のシリアル入力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路の検査ができなくなる（シリアルパラレル変換回路へのシリアル入力ができなくなる）という問題がある。
【０００７】
【非特許文献１】“ＸＦＰ（１０  Ｇｉｇａｂｉｔ  Ｓｍａｌｌ  Ｆｏｒｍ  Ｆａｃｔｏｒ  Ｐｌｕｇｇａｂｌｅ  Ｍｏｄｕｌｅ）  Ｒｅｖｉｓｉｏｎ  ０．９２”  ＸＦＰ  ＭＳＡ  Ｊｕｌｙ  １９，  ２００２．
【非特許文献２】“Ｓｅｒｉａｌ  ＯＣ-１９２  １３１０ｎｍ  Ｖｅｒｙ  Ｓｈｏｒｔ  Ｒｅａｃｈ  （ＶＳＲ）  Ｉｎｔｅｒｆａｃｅ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ｎｏｖｅｍｂｅｒ  １６，  ２０００．
【非特許文献３】“Ｖｅｒｙ  Ｓｈｏｒｔ  Ｒｅａｃｈ  （ＶＳＲ）  ＯＣ-１９２  ｆｏｕｒ  ｆｉｂｅｒ  Ｉｎｔｅｒｆａｃｅ  Ｂａｓｅｄ  ｏｎ  Ｐａｒａｌｌｅｌ  Ｏｐｔｉｃｓ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ａｕｇｕｓｔ  １７，  ２０００．
【非特許文献４】“Ｓｅｒｄｅｓ  Ｆｒａｍｅｒ  Ｉｎｔｅｒｆａｃｅ  Ｌｅｖｅｌ  ５  （ＳＦＩ-５)：  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  Ａｇｒｅｅｍｅｎｔ  ｆｏｒ  ４０Ｇｂ/ｓ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｄｅｖｉｃｅｓ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ｊａｎｕａｒｙ  ２９，  ２００２．
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来技術による場合、以上に説明した様に、シリアルパラレル変換回路等の高速動作回路を内蔵した半導体集積回路装置を一般的な半導体集積回路検査装置で検査することができないために半導体集積回路装置の検査コストが高くなるという問題がある。
【０００９】
本発明の主な目的は、複数のシリアルパラレル変換回路等の高速動作回路を内蔵し、しかしも、一般的な半導体集積回路検査装置による装置内の高速動作回路の検査が可能な半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明においては、請求項１に記載のように、
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記第１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路が前記第１〜第ｎの信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１１】
また、本発明においては、請求項２に記載のように、
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力される検査用のパラレルシリアル変換回路と、前記第１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力され、入力されたデータ列が検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記第１〜第ｎの信号選択回路、前記検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記第１〜第ｎのシリアルパラレル変換回路が前記第１〜第ｎの信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路、ワード同期回路もしくは検査用のパターン照合回路のいずれかが前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１２】
また、本発明においては、請求項３に記載のように、
高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記高速信号入力端子からの信号が入力され第１〜第ｎ（ｎは２以上の整数とする）の出力を持つ高速動作回路と、前記高速動作回路の第１の出力と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記高速動作回路の第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の出力と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され、前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路が前記第１〜第ｎの信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１３】
また、本発明においては、請求項４に記載のように、
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記検査用のパラレルシリアル変換回路の出力が入力される検査用の高速信号処理回路と、前記第１の高速信号入力端子からの信号と前記検査用の高速信号処理回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎの高速信号処理回路と、前記第１〜第ｎの高速信号処理回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され、前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくは第１〜第ｎの高速信号処理回路が前記第１〜第ｎの信号選択回路からの入力信号と前記第１〜第ｎの発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用の高速信号処理回路が前記高速信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置を構成する。
【００１４】
また、本発明においては、請求項５に記載のように、
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用の信号処理回路と、前記検査用の信号処理回路の出力が入力される検査用のパラレルシリアル変換回路と、前記第１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され、前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記検査用のパラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力されるｎ個の信号処理回路を備え、前記検査用のパラレルシリアル変換回路もしくは検査用の信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路が前記第１〜第ｎの信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路、ワード同期回路もしくは信号処理回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記信号処理回路の出力を前記低速信号出力端子から出力し、前記検査用の信号処理回路が信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置を構成する。
【００１５】
また、本発明においては、請求項６に記載のように、
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成してそのデータを出力する検査用のパターン生成回路と、前記検査用のパターン生成回路からの信号が入力される検査用の信号処理回路と、前記検査用の信号処理回路からの出力が入力される検査用のパラレルシリアル変換回路と、前記第１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され、前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記検査用のパラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力されるｎ個の信号処理回路と、前記信号処理回路の出力が入力され、入力されたデータ列が前記検査用のパターン生成回路の出力データ列と一致しているか否かの照合を行う検査用のパターン照合回路と、前記第１〜第ｎの信号選択回路、検査用のパターン生成回路及び検査用のパターン照合回路の制御を行うための制御信号入力端子を備え、前記第１〜第ｎのシリアルパラレル変換回路、ワード同期回路、信号処理回路及び検査用のパターン照合回路のいずれかが前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路が前記第１〜第ｎの信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記検査用のパターン照合回路の照合結果を前記低速信号出力端子から出力し、前記検査用の信号処理回路が前記信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置を構成する。
【００１６】
また、本発明においては、請求項７に記載のように、
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する検査用の発振回路と、前記第１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのクロック・データ再生回路と、前記第１〜第ｎのクロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記検査用の発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記クロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００１７】
また、本発明においては、請求項８に記載のように、
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する検査用の発振回路と、前記検査用のパラレルシリアル変換回路の出力が入力される検査用の高速信号処理回路と、前記第１の高速信号入力端子からの信号と前記検査用の高速信号処理回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのクロック・データ再生回路と、前記第１〜第ｎのクロック・データ再生回路で抽出、再生されたクロック出力とデータ出力が入力される第１〜第ｎの高速信号処理回路と、前記第１〜第ｎの高速信号処理回路の出力と前記第１〜第ｎのクロック・データ再生回路で抽出されたクロック出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記検査用の発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記第１〜第ｎのクロック・データ再生回路から供給されるクロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用の高速信号処理回路が前記高速信号処理回路の逆処理を行うことを特徴とした半導体集積回路装置を構成する。
【００１８】
また、本発明においては、請求項９に記載のように、
第１〜第ｎ（ｎは２以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、高周波クロック出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記第１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記第ｉ（ｉは２以上ｎ以下のすべての整数値をと前記るものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に供給される高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を前記高周波クロック出力端子より出力することを特徴とした半導体集積回路装置を構成する。
【００１９】
また、本発明においては、請求項１０に記載のように、
第１〜第ｎ（ｎは３以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記第１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、前記第２の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第２の信号選択回路と、前記第ｉ（ｉは３以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ−１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路が前記第１〜第ｎの信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２０】
また、本発明においては、請求項１１に記載のように、
第１〜第ｎ（ｎは４以上の整数とする）の高速信号入力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される検査用のパラレルシリアル変換回路と、前記第ｍ（ｍは２以上ｎ−２以下の整数とする）の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第ｍの信号選択回路と、前記第ｍ＋１の高速信号入力端子からの信号と前記検査用のパラレルシリアル変換回路の出力が入力される第ｍ＋１の信号選択回路と、第ｉ（ｉは１以上ｍ−１以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｉ＋１の信号選択回路の出力が入力される第ｉの信号選択回路と、前記第ｊ（ｊはｍ＋２以上ｎ以下のすべての整数値をとるものとする）の高速信号入力端子からの信号と第ｊ−１の信号選択回路の出力が入力される第ｊの信号選択回路と、前記第１〜第ｎの信号選択回路の制御を行うための制御信号入力端子と、前記第１〜第ｎの信号選択回路の出力が入力される第１〜第ｎのシリアルパラレル変換回路と、前記第１〜第ｎのシリアルパラレル変換回路と前記検査用のパラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記第１〜第ｎのシリアルパラレル変換回路の出力が入力され前記第１〜第ｎのシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記検査用のパラレルシリアル変換回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路が前記第１〜第ｎの信号選択回路からの入力信号と前記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記第１〜第ｎのシリアルパラレル変換回路もしくはワード同期回路が前記発振回路から供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を持ち、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とした半導体集積回路装置を構成する。
【００２１】
また、本発明においては、請求項１２に記載のように、
請求項１〜６、１０、１１のいずれかに記載の半導体集積回路装置において、上記第１〜第ｎの信号選択回路からの入力信号と上記発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることを特徴とした半導体集積回路装置を構成する。
【００２２】
また、本発明においては、請求項１３に記載のように、
請求項１〜６、９〜１１、１２のいずれかに記載の半導体集積回路装置において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に持たせることを特徴とした半導体集積回路装置を構成する。
【００２３】
また、本発明においては、請求項１４に記載のように、
請求項７または８に記載の半導体集積回路装置において、上記検査用の発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記検査用の発振回路に持たせることを特徴とした半導体集積回路装置を構成する。
【００２４】
また、本発明においては、請求項１５に記載のように、
請求項７、８または１４の半導体集積回路装置において、上記クロック・データ再生回路から供給されるクロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべてもしくは一部を上記クロック・データ再生回路に内蔵することを特徴とした半導体集積回路装置を構成する。
【００２５】
また、本発明においては、請求項１６に記載のように、
請求項１〜１５のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用のパラレルシリアル回路もしくは検査用の高速信号処理回路の出力を上記第１〜第ｎの信号選択回路から同時に出力する手段を内蔵することを特徴とする半導体集積回路装置を構成する。
【００２６】
また、本発明においては、請求項１７に記載のように、
請求項１〜１６のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用のパラレルシリアル回路もしくは検査用の高速信号処理回路の出力を停止する手段を内蔵することを特徴とする半導体集積回路装置を構成する。
【００２７】
また、本発明においては、請求項１８に記載のように、
請求項１〜１７のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記第１〜第ｎの信号選択回路の出力の内の他の上記第１〜第ｎの信号選択回路に対する出力を停止する手段を内蔵することを特徴とする半導体集積回路装置を構成する。
【００２８】
また、本発明においては、請求項１９に記載のように、
請求項１〜１８のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用のパラレルシリアル変換回路、検査用のパターン生成回路、検査用のパターン照合回路、検査用の高速信号処理回路、検査用の信号処理回路または検査用の発振回路の消費電力を削減する手段を内蔵することを特徴とした半導体集積回路装置を構成する。
【発明の効果】
【００２９】
本発明の実施により、複数のシリアルパラレル変換回路等の高速動作回路を内蔵し、しかも、一般的な半導体集積回路検査装置による装置内の高速動作回路の検査が可能な半導体集積回路装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００３０】
以下、図面をもとに本発明の実施形態を説明する。なお、すべての図面において共通する部分には同一の番号を割り当て、重複説明を避ける。
【００３１】
（実施の形態１）
図１は、実施の形態１である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1a、1b 及び 1c と、低速信号入力端子 2 と、低速信号出力端子 3a、3b 及び 3c と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、検査用のパラレルシリアル変換回路 21 と、信号選択回路 10a、10b 及び 10c と、シリアルパラレル変換回路 11a、11b 及び 11c と、発振回路 12 と、ワード同期回路 22 を有する。
【００３２】
ここで、低速信号（低周波信号）とは、一般的な半導体集積回路検査装置により入力可能な速度の信号、具体的には数Ｍｂｉｔ/ｓ〜数十Ｍｂｉｔ/ｓ（数ＭＨｚ〜数十ＭＨｚ）程度もしくはそれより低速な信号を、高速信号（高周波信号）とは、それよりも高速な信号を意味する。
【００３３】
検査用のパラレルシリアル変換回路 21 は低速信号入力端子 2 から入力されるパラレルデータをシリアルデータに変換して信号選択回路 10a に対して出力する。
【００３４】
信号選択回路 10a は、高速信号入力端子 1a から入力される信号と、検査用のパラレルシリアル変換回路 21 の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路 11a に対して出力する。
【００３５】
信号選択回路 10b は、高速信号入力端子 1b から入力される信号と、信号選択回路 10a の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路 11b に対して出力する。
【００３６】
信号選択回路 10c は、高速信号入力端子 1c から入力される信号と、信号選択回路 10b の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路 11c に対して出力する。
【００３７】
シリアルパラレル変換回路 11a、11b 及び 11c は、信号選択回路 10a、10b もしくは 10c から入力されるシリアルデータをパラレルデータに変換してワード同期回路 22 に対して出力する。
【００３８】
発振回路 12 は、検査用のパラレルシリアル変換回路 21 とシリアルパラレル変換回路 11a、11b 及び 11c に対して高周波クロック信号を供給する。
【００３９】
ワード同期回路 22 は、シリアルパラレル変換回路 11a、11b 及び 11c の出力を入力とし、シリアルパラレル変換回路 11a、11b 及び 11c のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2 から入力されたデータ列を再生して、低速信号出力端子 3a、3b 及び 3c より半導体集積回路装置の外部へ出力する。
【００４０】
低周波クロック入力端子 4 は、ワード同期回路 22 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 4 から入力される低周波クロック信号と発振回路 12 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段を検査用のパラレルシリアル変換回路 21 とシリアルパラレル変換回路 11a、11b 及び 11c に内蔵させる構成と、検査用のパラレルシリアル変換回路 21 とワード同期回路 22 に内蔵させる構成と、発振回路 12 に内蔵させる構成の３通りの構成等がある。
【００４１】
発振回路 12 を、低周波クロック入力端子から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００４２】
発振回路 12 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用のパラレルシリアル変換回路 21 とシリアルパラレル変換回路 11a、11b 及び 11c にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路 11a、11b 及び 11c ではなく、ワード同期回路 22 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００４３】
また、周波数比の調整手段を発振回路 12 に内蔵し、位相補償用のＦＩＦＯ等を検査用のパラレルシリアル変換回路 21 とシリアルパラレル変換回路 11a、11b 及び 11c に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００４４】
また、信号選択回路 10a、10b 及び 10c の出力と発振回路 12 から供給される高周波クロック信号との間のタイミング条件（動作周波数比及び位相条件）が安定しないとシリアルパラレル変換回路 11a、11b 及び 11c が正常動作できないため、信号選択回路 10a、10b もしくは 10c からの入力信号と発振回路 12 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 11a、11b 及び 11c もしくは発振回路 12 に内蔵する必要がある。
【００４５】
例えば、信号選択回路の出力と発振回路 12 から出力されている高周波クロック信号の位相差を検出し、信号選択回路からの信号もしくは発振回路 12 からの高周波クロック信号のどちらかの伝播遅延を自動的に調整することにより信号選択回路からの信号と高周波クロック信号との間のタイミング条件を調整する手段（一般にＤｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐと呼ばれている回路）をシリアルパラレル変換回路に内蔵すればよい。
【００４６】
なお、信号選択回路の出力を発振回路 12 に入力して上記のＤｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ回路を発振回路 12 に内蔵すること等も可能である。
【００４７】
本実施の形態の半導体集積回路装置は、制御信号入力端子 5 の設定により、検査用のパラレルシリアル変換回路 21 の出力を１つもしくは複数の信号選択回路を介してシリアルパラレル変換回路に入力し、シリアルパラレル変換回路により低速並列信号に変換するとともに、ワード同期回路 22 によりシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2 より検査用のパラレルシリアル変換回路 21 に入力されたデータ列を再生して低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路の検査を可能としている。
【００４８】
なお、本実施の形態は、請求項１に記載の半導体集積回路装置においてｎを３とした場合に相当する。ｎの増減は、シリアルパラレル変換回路と信号選択回路の組合せ（ただし、シリアルパラレル変換回路 11a と信号選択回路 10a の組合せを除く）の個数を増減することによって実現する。
【００４９】
（実施の形態２）
図２は、実施の形態２である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号入力端子 1a、1b 及び 1c と、低速信号出力端子３と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、検査用のパラレルシリアル変換回路 23 と、信号選択回路 10a、10b 及び 10c と、シリアルパラレル変換回路 11a、11b 及び 11c と、発振回路 12 と、ワード同期回路 24 と、検査用のパターン生成回路 25 と検査用のパターン照合回路 26 を有する。
【００５０】
検査用のパターン生成回路 25 は、制御信号入力端子 5 による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータを検査用のパラレルシリアル変換回路 23 に対して出力する。
【００５１】
検査用のパラレルシリアル変換回路 23 は検査用のパターン生成回路 25 から入力されるパラレルデータをシリアルデータに変換して信号選択回路 10a に対して出力する。
【００５２】
ワード同期回路 24 は、シリアルパラレル変換回路 11a、11b 及び 11c の出力を入力とし、シリアルパラレル変換回路 11a、11b 及び 11c のパラレル出力データを必要に応じて自動的に並び替えて検査用のパラレルシリアル変換回路 23 に入力されたデータ列を再生して、検査用のパターン照合回路 26 に対して出力する。
【００５３】
検査用のパターン照合回路 26 は、ワード同期回路 24 の出力を入力とし、入力されたデータ列が検査用のパターン生成回路 25 の出力データ列と一致しているか否かの照合を行い、照合結果を低速信号出力端子 3 より半導体集積回路装置の外部へ出力する。
【００５４】
なお、シリアルパラレル変換回路 11a、11b 及び 11c （もしくはワード同期回路 24 ）の出力は、半導体集積回路装置内部の検査用のパターン照合回路 26 以外の回路（もしくは別途設ける低速信号出力端子）に対しても出力される。
【００５５】
制御信号入力端子 5 は、パターン生成回路 25 の設定の他、信号選択回路 10a、10b 及び 10c の設定、パターン照合回路 26 の設定等を行うために使用する。
【００５６】
低周波クロック入力端子 4 は、パターン照合回路 26 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 4 から入力される低周波クロック信号と発振回路 12 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をシリアルパラレル変換回路 11a、11b 及び 11c に内蔵させる構成と、ワード同期回路 24 に内蔵させる構成と、検査用のパターン照合回路 26 に内蔵させる構成と、発振回路 12 に内蔵させる構成の４通りの構成等がある。
【００５７】
発振回路 12 を、低周波クロック入力端子から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００５８】
発振回路 12 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、シリアルパラレル変換回路 11a、11b 及び 11c にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路 11a、11b 及び 11c ではなく、ワード同期回路 24 もしくは検査用のパターン照合回路 26 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００５９】
また、周波数比の調整手段を発振回路 12 に内蔵し、位相補償用のＦＩＦＯ等をシリアルパラレル変換回路
11a、11b 及び 11c に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００６０】
また、実施の形態１の場合と同様に、信号選択回路 10a、10b 及び 10c の出力と発振回路 12 から供給される高周波クロック信号との間のタイミング条件（動作周波数比及び位相条件）が安定しないとシリアルパラレル変換回路 11a、11b 及び 11c が正常動作できないため、信号選択回路 10a、10b もしくは 10c からの入力信号と発振回路 12 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路もしくは発振回路 12 に内蔵することにより正常動作を可能としている。
【００６１】
本実施の形態の半導体集積回路装置は、実施の形態１の半導体集積回路装置の低速信号入力端子の代わりに検査用のパターン生成回路 25 より検査用のパラレルシリアル変換回路 23 にデータ列を入力し、検査用のパターン照合回路 26 によりワード同期回路 24 の出力が検査用のパターン生成回路 25 の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路 11a、11b 及び 11c の検査を可能としている。
【００６２】
また、実施の形態１の半導体集積回路装置の場合は、低周波クロック入力端子 4 より入力する低周波クロック信号の周波数は、シリアルパラレル変換回路 11a、11b 及び 11c から出力されるパラレルデータの各データのデータレートと同じ周波数か、もしくはより高い周波数が必要となるのに対して、本実施の形態では、シリアルパラレル変換回路 11a、11b 及び 11c から出力されるパラレルデータの各データのデータレートより低い周波数とすることが可能となる。すなわち、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合、実施の形態１の場合は、パラレルデータ出力の各データのデータレートが１０Ｍｂｉｔ/ｓ（もしくは２０Ｍｂｉｔ/ｓ）以上となるようなシリアルパラレル変換回路の検査はできないことになるが、本実施の形態では、以下のような構成とすることにより、パラレルデータ出力の各データのデータレートが１０Ｍｂｉｔ/ｓ（もしくは２０Ｍｂｉｔ/ｓ）以上となるようなシリアルパラレル変換回路の検査が可能となる。
【００６３】
例えば、シリアルパラレル変換回路 11a、11b 及び 11c がＫ（Ｋは２以上の整数）並列のパラレルデータ出力をもち、各データのデータレートが１００Ｍｂｉｔ/ｓだとした場合、発振回路 12 は１００×Ｋ ＭＨｚの高周波クロック信号を出力する必要があるが、１００ＭＨｚのクロック信号も発振回路 12 より出力するような構成とする。パターン生成回路 25 をこの１００ＭＨｚクロックで動作させることにより、検査用のパラレルシリアル変換回路 23 に１００Ｍｂｉｔ/ｓ×Ｋ 並列のデータを入力することが可能となる。ワード同期回路 24 も１００Ｍｂｉｔ/ｓクロックで動作させることにより正常動作が可能である。パターン照合回路 26 は、照合を行う回路本体を１００Ｍｂｉｔ/ｓクロックで動作させ、照合結果を出力する回路のみを低周波クロック入力端子からの低周波クロック（この例では１０ＭＨｚ）で動作させる。このような構成とすることにより、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合でも、パラレルデータ出力の各データのデータレートが１０Ｍｂｉｔ/ｓ（もしくは２０Ｍｂｉｔ/ｓ）以上となるようなシリアルパラレル変換回路の検査が可能となる。
【００６４】
なお、パラレルシリアル変換回路の出力（もしくはワ−ド同期回路の出力）は半導体集積回路装置内の他のデータ処理回路等（もしくは他の低速信号出力端子）にも接続される。
【００６５】
なお、本実施の形態は、請求項２に記載の半導体集積回路装置においてｎを３とした場合に相当する。ｎの増減は、シリアルパラレル変換回路と信号選択回路の組合せ（ただし、シリアルパラレル変換回路 11a と信号選択回路 10a の組合せを除く）の個数を増減することによって実現する。
【００６６】
（実施の形態３）
図３は、実施の形態３である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1 と、低速信号入力端子 2 と、低速信号出力端子 3a、3b 及び 3c と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、検査用のパラレルシリアル変換回路 21 と、信号選択回路 13a、13b 及び 13c と、シリアルパラレル変換回路 11a、11b 及び 11c と、発振回路 12 と、ワード同期回路 22 と、高速動作回路 14 を有する。
【００６７】
高速動作回路 14 は、高速信号入力端子 1 から入力される信号が入力され、信号選択回路 13 に対してｎ（ｎは２以上の整数であり、本実施の形態においては３である）個の出力信号を出力する。
【００６８】
信号選択回路 13a は、高速動作回路 14 の第１の出力と、検査用のパラレルシリアル変換回路 21 の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路 11a に対して出力する。
【００６９】
信号選択回路 13b は、高速動作回路 14 の第２の出力と、信号選択回路 13a の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路 11b に対して出力する。
【００７０】
信号選択回路 13c は、高速動作回路 14 の第３の出力と、信号選択回路 13b の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路 11c に対して出力する。
【００７１】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 22 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 4 から入力される低周波クロック信号と発振回路 12 が出力する高周波クロック信号との問のタイミング条件を調整もしくは補償する手段を検査用のパラレルシリアル変換回路 21 等に内蔵することも実施の形態１と同様である。
【００７２】
また、信号選択回路 13a、13b 及び 13 ｃの出力と発振回路 12 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路もしくは発振回路 12 に内蔵することも実施の形態１と同様である。
【００７３】
本実施の形態の半導体集積回路装置は、実施の形態１の場合と同様に、制御信号入力端子 5 の設定により、検査用のパラレルシリアル変換回路 21 の出力を１つもしくは複数の信号選択回路を介してシリアルパラレル変換回路に入力し、シリアルパラレル変換回路により低速並列信号に変換するとともに、ワード同期回路 22 によりシリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2 より検査用のパラレルシリアル変換回路 21 に入力されたデータ列を再生して低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路の検査を可能としている。
【００７４】
なお、本実施の形態は、請求項３に記載の半導体集積回路装置においてｎを３とした場合に相当する。請求項３に記載の半導体集積回路装置において、ｎの増減は、シリアルパラレル変換回路と信号選択回路の組合せ（ただし、シリアルパラレル変換回路 11a と信号選択回路 13a の組合せを除く）の個数を増減することによって実現する。
【００７５】
（実施の形態４）
図４は、実施の形態４である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1a、1b 及び 1c と、低速信号入力端子 2 と、低速信号出力端子 3a、3b 及び 3c と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、検査用のパラレルシリアル変換回路 27 と、信号選択回路 15a、15b 及び 15c と、シリアルパラレル変換回路 16 と、発振回路 12 と、ワード同期回路 22 と、検査用の高速信号処理回路 28 と高速信号処理回路 17a、17b 及び 17c を有する。
【００７６】
検査用のパラレルシリアル変換回路 27 は低速信号入力端子 2 から入力されるパラレルデータをシリアルデータに変換して検査用の高速信号処理回路 28 に対して出力する。
【００７７】
検査用の高速信号処理回路 28 は検査用のパラレルシリアル変換回路 27 から入力される信号に対して高速信号処理回路 17a、17b もしくは 17c の逆処理を行って信号選択回路 15a に対して出力する。
【００７８】
信号選択回路 15a は、高速信号入力端子 1a から入力される信号と、検査用の高速信号処理回路 28 の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかを高速信号処理回路
17a に対して出力する。
【００７９】
信号選択回路 15b は、高速信号入力端子 1b から入力される信号と、信号選択回路 15a の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかを高速信号処理回路
17b に対して出力する。
【００８０】
信号選択回路 15c は、高速信号入力端子 1c から入力される信号と、信号選択回路 15b の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかを高速信号処理回路
17c に対して出力する。
【００８１】
高速信号処理回路 17a、17b 及び 17c は、信号選択回路 15a、15b もしくは 15c の出力を入力とし、シリアルパラレル変換回路 16 に対して出力する。
【００８２】
シリアルパラレル変換回路 16 は、高速信号処理回路 17a、17b 及び 17c から入力されるシリアルデータをパラレルデータに変換してワード同期回路 22 に対して出力する。
【００８３】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 22 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 4 から入力される低周波クロック信号と発振回路 12 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を検査用のパラレルシリアル変換回路 27 等に内蔵することも実施の形態１と同様である。
【００８４】
また、信号選択回路 15a、15b 及び 15c の出力と発振回路 12 から供給される高周波クロック信号との間のタイミング条件（動作周波数比及び位相条件）が安定しないとシリアルパラレル変換回路 16 （もしくは高速信号処理回路 17a、17b 及び 17c ）が正常動作できないため、信号選択回路の出力と発振回路 12 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路 16、高速信号処理回路 17a、17b 及び 17c、もしくは発振回路 12 に内蔵する必要がある。
【００８５】
例えば、高速信号処理回路の出力と発振回路 12 から出力されている高周波クロック信号の位相差を検出し、高速信号処理回路からの信号もしくは発振回路 12 からの高周波クロック信号のどちらかの伝播遅延を自動的に調整することにより高速信号処理回路からの信号と高周波クロック信号との間のタイミング条件を調整する手段（一般にＤｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐと呼ばれている回路）をシリアルパラレル変換回路 16 に内蔵すればよい。
【００８６】
なお、高速信号処理回路の出力を発振回路 12 に入力して上記のＤｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ回路を発振回路 12 に内蔵すること等も可能である。
【００８７】
また、発振回路 12 から出力されている高周波クロック信号を高速信号処理回路に入力して、信号選択回路の出力と高周波クロック信号との間のタイミング条件を調整する手段（例えば、上記のＤｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ回路と同様）を高速信号処理回路に内蔵すること等も可能である。
【００８８】
本実施の形態の半導体集積回路装置は、検査用の高速信号処理回路
28 により検査用のパラレルシリアル変換回路 27 の出力に対して高速信号処理回路 17a、17b 及び 17c の逆処理を行うとともに、制御信号入力端子 5 の設定により、検査用の高速信号処理回路 28 の出力を１っもしくは複数の信号選択回路を介して高速信号処理回路 17a、17b 及び 17c に入力し、シリアルパラレル変換回路 16 により高速信号処理回路 17a、17b 及び 17c のシリアル出力を低速並列信号に変換するとともに、ワード同期回路 22 によりシリアルパラレル変換回路 16 のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2 より検査用のパラレルシリアル変換回路 27 に入力されたデータ列を再生して低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置による高速信号処理回路とシリアルパラレル変換回路 16 の検査を可能としている。
【００８９】
なお、高速信号処理回路 17a、17b 及び 17c の一部、もしくは、すべてが他の高速信号処理回路と異なる処理を行う場合には、検査用の高速信号処理回路 28 にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子 5 の設定により処理を切り替えることにより一般的な半導体集積回路検査装置による高速信号処理回路とシリアルパラレル変換回路１５の検査が可能となる。なお、検査用の高速信号処理回路 28 内に異なる処理を行う複数の回路を内蔵する代わりに、検査用の高速信号処理回路 28 内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子 5、低速信号入力端子 2、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用の高速信号処理回路 28 の処理を切り替えることも可能である。
【００９０】
また、検査用の高速信号処理回路 28 を削除して検査用のパラレルシリアル変換回路 27 の出力を信号選択回路 15a に直結し、高速信号処理回路の処理によりシリアルパラレル変換回路 16 の出力のワード同期が可能となる信号を低速信号入力端子 2 から入力することによっても、一般的な半導体集積回路検査装置による高速信号処理回路とシリアルパラレル変換回路 16 の検査が可能となる。
【００９１】
なお、本実施の形態は、請求項４に記載の半導体集積回路装置においてｎを３とした場合に相当する。ｎの増減は、高速信号処理回路と信号選択回路の組合せ（ただし、高速信号処理回路 17a と信号選択回路 15a の組合せを除く）の個数を増減することによって実現する。
【００９２】
（実施の形態５）
図５は、実施の形態５である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号入力端子 1a、1b 及び 1c と、低速信号入力端子 2 と、低速信号出力端子 3a、3b 及び 3c と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、検査用のパラレルシリアル変換回路 201 と、信号選択回路 10a、10b 及び 10c と、シリアルパラレル変換回路 11a、11b 及び 11c と、発振回路 12 と、ワード同期回路 202 と、検査用の信号処理回路 203 と信号処理回路 18 を有する。
【００９３】
検査用の信号処理回路 203 は低速信号入力端子 2 から入力される信号に対して信号処理回路 18 の逆処理を行って検査用のパラレルシリアル変換回路 201 に対して出力する。
【００９４】
検査用のパラレルシリアル変換回路 201 は検査用の信号処理回路 203 から入力されるパラレルデータをシリアルデータに変換して信号選択回路 10a に対して出力する。
【００９５】
ワード同期回路 202 は、シリアルパラレル変換回路 11a、11b 及び 11c の出力を入力とし、シリアルパラレル変換回路 11a、11b 及び 11c のパラレル出力データを必要に応じて自動的に並び替えて検査用のパラレルシリアル変換回路 201 に入力されたデータ列を再生して、信号処理回路 18 に対して出力する。
【００９６】
信号処理回路 18 は、ワード同期回路 202 から入力された信号に信号処理を行って低速信号出力端子 3a、3b 及び 3c より半導体集積回路装置の外部へ出力する。
【００９７】
制御信号入力端子 5 は、実施の形態１の場合と同様、信号選択回路 10a、10b 及び 10c の設定等を行うために使用する。
【００９８】
低周波クロック入力端子 4 は、信号処理回路 18 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 4 から入力される低周波クロック信号と発振回路 12 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段を検査用のパラレルシリアル変換回路 201 とシリアルパラレル変換回路 11a、11b 及び 11c に内蔵させる構成と、検査用のパラレルシリアル変換回路 201 とワード同期回路 202 に内蔵させる構成と、検査用のパラレルシリアル変換回路 201 と信号処理回路 18 に内蔵させる構成と、検査用の信号処理回路 203 とシリアルパラレル変換回路 11a、11b 及び 11c に内蔵させる構成と、検査用の信号処理回路 203 とワード同期回路 202 に内蔵させる構成と、検査用の信号処理回路 203 と信号処理回路 18 に内蔵させる構成と、発振回路 12 に内蔵させる構成の７通りの構成等がある。
【００９９】
発振回路 12 を、低周波クロック入力端子 4 から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【０１００】
発振回路 12 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用のパラレルシリアル変換回路 201 とシリアルパラレル変換回路 11a、11b 及び 11c にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路 11a、11b 及び 11c ではなく、ワード同期回路 202 もしくは信号処理回路 18 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。同様に、検査用のパラレルシリアル変換回路 201 ではなく、検査用の信号処理回路 203 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【０１０１】
また、周波数比の調整手段を発振回路 12 に内蔵し、位相補償用のＦＩＦＯ等を検査用のパラレルシリアル変換回路 201 とシリアルパラレル変換回路 11a、11b 及び 11c に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１０２】
なお、実施の形態１の場合と同様に、信号選択回路の出力と発振回路 12 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路もしくは発振回路 12 に内蔵する。
【０１０３】
本実施の形態の半導体集積回路装置は、検査用の信号処理回路 203 により低速信号入力端子より入力された信号に対して信号処理回路
18 の逆処理を行って検査用のパラレルシリアル変換回路 201 に対して出力するとともに、制御信号入力端子 5 の設定により、検査用のパラレルシリアル変換回路 201 の出力を１つもしくは複数の信号選択回路を介してシリアルパラレル変換回路に入力し、シリアルパラレル変換回路により信号選択回路のシリアル出力を低速並列信号に変換してワード同期回路 202 に対して出力し、ワード同期回路 202 によりシリアルパラレル変換回路のパラレル出カデータを必要に応じて自動的に並び替えて検査用のパラレルシリアル変換回路 201 に入力されたデータ列を再生して信号処理回路 18 に対して出力し、信号処理回路 18 の出力を低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路と信号処理回路 18 の検査を可能としている。
【０１０４】
なお、検査用信号処理回路 203 内に複数の処理回路を内蔵し、検査対象に合わせて切り替えて使用することも可能である。
【０１０５】
なお、信号処理回路 18 の一部、もしくは、すべてが他の信号処理回路と異なる処理を行う場合には、検査用の信号処理回路 203 にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子 5 の設定により処理を切り替えることにより一般的な半導体集積回路検査装置によるシリアルパラレル変換回路と信号処理回路 18 の検査が可能となる。なお、検査用の信号処理回路 203 内に異なる処理を行う複数の回路を内蔵する代わりに、検査用の信号処理回路 203 内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子５、低速信号入力端子 2、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用の信号処理回路 203 の処理を切り替えることも可能である。
【０１０６】
なお、本実施の形態は、請求項５に記載の半導体集積回路装置においてｎを３とした場合に相当する。ｎの増減は、シリアルパラレル変換回路と信号選択回路の組合せ（ただし、シリアルパラレル変換回路 11a と信号選択回路 10a の組合せを除く）の個数を増減することによって実現する。
【０１０７】
また、検査用の信号処理回路 203 を削除して低速信号入力端子 2 を検査用のパラレルシリアル変換回路 201 に直結し、シリアルパラレル変換回路の出力のワード同期が可能となる信号を低速信号入力端子 2 から入力することによっても、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路と信号処理回路 18 の検査が可能となる。
【０１０８】
（実施の形態６）
図６は、実施の形態６である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 、 1b 及び 1c と、低速信号出力端子 3 と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、検査用のパラレルシリアル変換回路 201 と、信号選択回路 10a 、 10b 及び 10c と、シリアルパラレル変換回路 11a 、 11b 及び 11c と、発振回路 12 と、ワード同期回路 202 と、検査用のパターン生成回路 204 と、検査用のパターン照合回路 205 と、検査用の信号処理回路 206 と信号処理回路 19 を有する。
【０１０９】
検査用のパターン生成回路 204 は、制御信号入力端子 5 による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータを検査用の信号処理回路 206 に対して出力する。
【０１１０】
検査用の信号処理回路 206 は検査用のパターン生成回路 204 から入力される信号に対して信号処理回路 19 の逆処理を行って検査用のパラレルシリアル変換回路 201 に対して出力する。
【０１１１】
信号処理回路 19 は、ワード同期回路 202 から入力された信号に信号処理を行って、検査用のパターン照合回路 205 に対して出力する。
【０１１２】
検査用のパターン照合回路 205 は、ワード同期回路 202 の出力を入力とし、入力されたデータ列が検査用のパターン生成回路 204 の出力データ列と一致しているか否かの照合を行い、照合結果を低速信号出力端子 3 より半導体集積回路装置の外部へ出力する。
【０１１３】
なお、信号処理回路 19 （もしくは、シリアルパラレル変換回路、または、ワード同期回路
202 ）の出力は、半導体集積回路装置内部の検査用のパターン照合回路
205 以外の回路（もしくは別途設ける低速信号出力端子）に対しても出力される。
【０１１４】
制御信号入力端子 5 は、実施の形態２の場合と同様に、パターン生成回路 204 の設定の他、信号選択回路 10a 、 10b 及び 10c の設定、パターン照合回路 205 の設定等を行うために使用する。
【０１１５】
低周波クロック入力端子 4 は、実施の形態２の場合と同様に、パターン照合回路 205 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 4 から入力される低周波クロック信号と発振回路 12 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をシリアルパラレル変換回路 11a 、 11b 及び 11c に内蔵させる構成と、ワード同期回路 202 に内蔵させる構成と、信号処理回路 19 に内蔵させる構成と、検査用のパターン照合回路 205 に内蔵させる構成と、発振回路 12 に内蔵させる構成の５通りの構成等がある。
【０１１６】
発振回路 12 を、低周波クロック入力端子から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【０１１７】
発振回路 12 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、シリアルパラレル変換回路 11a 、 11b 及び 11c にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、シリアルパラレル変換回路 11a 、 11b 及び 11c ではなく、ワード同期回路 202 、信号処理回路 19 、もしくは、検査用のパターン照合回路 205 にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【０１１８】
また、周波数比の調整手段を発振回路 12 に内蔵し、位相補償用のＦＩＦＯ等をシリアルパラレル変換回路
11a 、 11b 及び 11c に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。なお、実施の形態１の場合と同様に、信号選択回路の出力と発振回路 12 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路もしくは発振回路 12 に内蔵する。
【０１１９】
本実施の形態の半導体集積回路装置は、実施の形態５の半導体集積回路装置の低速信号入力端子の代わりに検査用のパターン生成回路 204 より検査用の信号処理回路 206 にデータ列を入力し、検査用のパターン照合回路 205 により信号処理回路 19 の出力が検査用のパターン生成回路 204 の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子 3 より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路と信号処理回路 19 の検査を可能としている。
【０１２０】
なお、信号処理回路 19 の一部、もしくは、すべてが他の信号処理回路と異なる処理を行う場合には、検査用の信号処理回路 206 にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子 5 の設定により処理を切り替えることにより一般的な半導体集積回路検査装置によるシリアルパラレル変換回路と信号処理回路 19 の検査が可能となる。なお、検査用の信号処理回路 206 内に異なる処理を行う複数の回路を内蔵する代わりに、検査用の信号処理回路 206 内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子 5 、低速信号入力端子 2 、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用の信号処理回路 206 の処理を切り替えることも可能である。
【０１２１】
また、実施の形態２の場合と同様に、低周波クロック入力端子 4 より入力する低周波クロック信号の周波数を、シリアルパラレル変換回路から出力されるパラレルデータの各データのデータレートより低い周波数とすることが可能である。
【０１２２】
なお、本実施の形態は、請求項６に記載の半導体集積回路装置においてｎを３とした場合に相当する。ｎの増減は、シリアルパラレル変換回路と信号選択回路の組合せ（ただし、シリアルパラレル変換回路 11a と信号選択回路 10a の組合せを除く）の個数を増減することによって実現する。
【０１２３】
（実施の形態７）
図７は、実施の形態７である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 、 1b 及び 1c と、低速信号入力端子 2 と、低速信号出力端子 3a 、 3b 及び 3c と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、検査用のパラレルシリアル変換回路 21 と、信号選択回路 106a 、 106b 及び 106c と、シリアルパラレル変換回路 107 と、検査用の発振回路 211 と、ワード同期回路 22 と、クロック・データ再生回路 108a 、 108b 及び 108c を有する。
【０１２４】
信号選択回路 106a は、高速信号入力端子 1a から入力される信号と、検査用のパラレルシリアル変換回路 21 の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをクロック・データ再生回路 108a に対して出力する。
【０１２５】
信号選択回路 106b は、高速信号入力端子 1b から入力される信号と、信号選択回路 106a の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをクロック・データ再生回路 108b に対して出力する。
【０１２６】
信号選択回路 106c は、高速信号入力端子 1c から入力される信号と、信号選択回路 106b の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをクロック・データ再生回路 108c に対して出力する。
【０１２７】
クロック・データ再生回路 108a 、 108b 及び 108c は、信号選択回路 106a 、 106b もしくは 106c より入力された信号からクロックを抽出し、またその抽出したクロックにより入力データを再生してシリアルパラレル変換回路 107 に対して出力する。また抽出したクロックもシリアルパラレル変換回路 107 に対して出力する。
【０１２８】
シリアルパラレル変換回路 107 は、クロック・データ再生回路 108a 、 108b 及び 108c から入力されるシリアルデータをパラレルデータに変換してワード同期回路 22 に対して出力する。その際、クロック・データ再生回路 108a 、 108b 及び 108c から入力されるクロックで回路を動作させる。
【０１２９】
検査用の発振回路 211 は、検査用のパラレルシリアル変換回路 21 に対して高周波クロック信号を供給する。
【０１３０】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 22 の出力タイミングを決定するため等に使用するが、低周波クロック入力端子 4 から入力される低周波クロック信号と検査用の発振回路 211 が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段を検査用のパラレルシリアル変換回路 21 に内蔵させる構成と、検査用の発振回路 211 に内蔵させる構成の２通りの構成等がある。
【０１３１】
検査用の発振回路 211 を、低周波クロック入力端子 4 から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【０１３２】
検査用の発振回路 211 が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用のパラレルシリアル変換回路 21 にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。
【０１３３】
また、周波数比の調整手段を検査用の発振回路 211 に内蔵し、位相補償用のＦＩＦＯ等を検査用のパラレルシリアル変換回路 21 に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１３４】
また、低周波クロック入力端子 4 から入力される低周波クロック信号とクロック・データ再生回路
108a 、 108b 及び 108c のクロック出力との間のタイミング条件（周波数比及び位相条件）が安定しないと正常動作しないため、低周波クロック信号とクロック・データ再生回路のクロック出力との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をシリアルパラレル変換回路 107 に内蔵させる構成と、ワード同期回路 22 に内蔵させる構成と、クロック・データ再生回路 108a 、 108b 及び 108c に内蔵させる構成の３通りの構成等がある。
【０１３５】
クロック・データ再生回路 108a 、 108b 及び 108c に、低周波クロック入力端子 4 から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路を内蔵する（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号とクロック・データ再生回路のクロック出力との間のタイミング条件を補償することができる。
【０１３６】
クロック・データ再生回路内に周波数精度の高い発振回路が内蔵されている場合は、低周波クロック信号とクロック・データ再生回路のクロック出力の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、シリアルパラレル変換回路 107 にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ型のメモリ回路）を内蔵すること等により低周波クロック信号とクロック・データ再生回路のクロック出力との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。
【０１３７】
また、周波数比の調整手段をクロック・データ再生回路に内蔵し、位相補償用のＦＩＦＯ等をシリアルパラレル変換回路 107 に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１３８】
本実施の形態の半導体集積回路装置は、制御信号入力端子 5 の設定により、検査用のパラレルシリアル変換回路 21 の出力を１つもしくは複数の信号選択回路を介してクロック・データ再生回路に入力し、クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力をシリアルパラレル変換回路 107 に入力し、シリアルパラレル変換回路 107 により低速並列信号に変換するとともに、ワード同期回路 22 によりシリアルパラレル変換回路 107 のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2 より検査用のパラレルシリアル変換回路 21 に入力されたデータ列を再生して低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるクロック・データ再生回路とシリアルパラレル変換回路 107 の検査を可能としている。
【０１３９】
なお、本実施の形態は、請求項７に記載の半導体集積回路装置においてｎを３とした場合に相当する。ｎの増減は、クロック・データ再生回路と信号選択回路の組合せ（ただし、クロック・データ再生回路 108a と信号選択回路 106a の組合せを除く）の個数を増減することによって実現する。
【０１４０】
（実施の形態８）
図８は、実施の形態８である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 、 1b 及び 1c と、低速信号入力端子 2 と、低速信号出力端子 3a 、 3b 及び 3c と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、検査用のパラレルシリアル変換回路 27 と、信号選択回路 109a、 109b、 109c と、シリアルパラレル変換回路 110 と、検査用の発振回路 211 と、ワード同期回路 22 と、検査用の高速信号処理回路 28 と高速信号処理回路 111 と、クロック・データ再生回路 112a 、 112b 及び 112c を有する。
【０１４１】
信号選択回路 109a は、高速信号入力端子 1a から入力される信号と、検査用の高速信号処理回路 28 の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをクロック・データ再生回路 112a に対して出力する。
【０１４２】
信号選択回路 109b は、高速信号入力端子 1b から入力される信号と、信号選択回路 109a の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをクロック・データ再生回路 112b に対して出力する。
【０１４３】
信号選択回路 109c は、高速信号入力端子 1c から入力される信号と、信号選択回路 109b の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをクロック・データ再生回路 112c に対して出力する。
【０１４４】
クロック・データ再生回路 112a 、 112b 及び 112c は、信号選択回路 109a 、 109b もしくは 109c より入力された信号からクロックを抽出し、またその抽出したクロックにより入力データを再生して高速信号処理回路 111 に対して出力する。また抽出したクロックを高速信号処理回路 111 とシリアルパラレル変換回路 110 に対して出力する。
【０１４５】
高速信号処理回路 111 は、クロック・データ再生回路 112a 、 112b 及び 112c のデータ出力に対して信号処理を行ってシリアルパラレル変換回路 110 に対して出力する。その際、クロック・データ再生回路 112a 、 112b 及び 112c から入力されるクロックで回路を動作させる。
【０１４６】
シリアルパラレル変換回路 110 は、高速信号処理回路 111 から入力されるシリアルデータをパラレルデータに変換してワード同期回路 22 に対して出力する。その際、クロック・データ再生回路 112a 、 112b 及び 112c から入力されるクロックで回路を動作させる。
【０１４７】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 22 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 4 から入力される低周波クロック信号と検査用の発振回路 211 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を検査用のパラレルシリアル変換回路 27 もしくは検査用の発振回路 211 等に内蔵することも、実施の形態７と同様である。
【０１４８】
また、低周波クロック入力端子 4 から入力される低周波クロック信号とクロック・データ再生回路
112a 、 112b 及び 112c のクロック出力との間のタイミング条件を調整もしくは補償する手段をシリアルパラレル変換回路 110 、ワード同期回路 22 、もしくはクロック・データ再生回路等に内蔵することも、実施の形態７と同様である。
【０１４９】
本実施の形態の半導体集積回路装置は、検査用の高速信号処理回路
28 により検査用のパラレルシリアル変換回路 27 の出力に対して高速信号処理回路 111 の逆処理を行って信号選択回路 109a に対して出力し、制御信号入力端子 5 の設定により、検査用の高速信号処理回路 28 の出力を１つもしくは複数の信号選択回路を介してクロック・データ再生回路に入力し、クロック・データ再生回路で抽出、再生されたクロック出力とデータ出力を高速信号処理回路 111 に入力し、シリアルパラレル変換回路 110 により高速信号処理回路 111 から入力されるシリアル信号を低速並列信号に変換するとともに、ワード同期回路 22 によりシリアルパラレル変換回路 110 のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2 より検査用のパラレルシリアル変換回路 27 に入力されたデータ列を再生して低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるクロック・データ再生回路と高速信号処理回路 111 とシリアルパラレル変換回路 110 の検査を可能としている。
【０１５０】
なお、高速信号処理回路 111 の一部、もしくは、すべてが他の高速信号処理回路と異なる処理を行う場合には、検査用の高速信号処理回路 28 にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子 5 の設定により処理を切り替えることにより一般的な半導体集積回路検査装置によるクロック・データ再生回路と高速信号処理回路 111 とシリアルパラレル変換回路 110 の検査が可能となる。なお、検査用の高速信号処理回路 28 内に異なる処理を行う複数の回路を内蔵する代わりに、検査用の高速信号処理回路 28 内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子 5 、低速信号入力端子 2 、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用の高速信号処理回路 28 の処理を切り替えることも可能である。
【０１５１】
なお、本実施の形態は、請求項８に記載の半導体集積回路装置においてｎを３とした場合に相当する。ｎの増減は、クロック・データ再生回路と信号選択回路の組合せ（ただし、クロック・データ再生回路 112a と信号選択回路 109a の組合せを除く）の個数を増減することによって実現する。
【０１５２】
また、検査用の高速信号処理回路 28 を削除して検査用のパラレルシリアル変換回路 27 の出力を信号選択回路 109a に直結し、高速信号処理回路の処理によりシリアルパラレル変換回路 110 の出力のワード同期が可能となる信号を低速信号入力端子 2 から入力することによっても、一般的な半導体集積回路検査装置によるクロック・データ再生回路と高速信号処理回路 111 とシリアルパラレル変換回路 110 の検査が可能となる。
【０１５３】
（実施の形態９）
図９は、実施の形態９である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 、 1b 及び 1c と、低速信号入力端子 2 と、低速信号出力端子 3a 、 3b 及び 3c と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、高周波クロック出力端子 6 と、検査用のパラレルシリアル変換回路 21 と、信号選択回路 10a 、 10b 及び 10c と、シリアルパラレル変換回路 11a 、 11b 及び 11c と、発振回路１１４と、ワード同期回路 22 を有する。
【０１５４】
発振回路 114 は、検査用のパラレルシリアル変換回路 21 とシリアルパラレル変換回路 11a 、 11b 及び 11c に対して高周波クロック信号を供給する。また、その高周波クロック信号と同じ周波数もしくは２分の１の周波数のクロック信号を高周波クロック出力端子 6 より出力する。
【０１５５】
制御信号入力端子 5 は、実施の形態１の場合と同様に、信号選択回路 10a 、 10b 及び 10c の設定等を行うために使用する。
【０１５６】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 22 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 4 から入力される低周波クロック信号と発振回路 114 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を検査用のパラレルシリアル変換回路 21 等に内蔵することも実施の形態１と同様である。
【０１５７】
なお、本実施の形態では、信号選択回路 10a 、 10b 及び 10c の出力と発振回路 114 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵するかわりに、高周波クロック出力端子 6 を設け、半導体集積回路装置の外部で、高速信号入力端子 1a 、 1b 及び 1c に入力する信号のタイミングを高周波クロック出力端子 6 から出力されるクロック信号にあわせることにより正常動作を可能としている。
【０１５８】
本実施の形態の半導体集積回路装置は、実施の形態１の場合と同様に、制御信号入力端子 5 の設定により、検査用のパラレルシリアル変換回路 21 の出力を１つもしくは複数の信号選択回路を介してシリアルパラレル変換回路 11a 、 11b 及び 11c に入力し、シリアルパラレル変換回路 11a 、 11b 及び 11c により低速並列信号に変換するとともに、ワード同期回路 22 によりシリアルパラレル変換回路 11a 、 11b 及び 11c のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2 より検査用のパラレルシリアル変換回路 21 に入力されたデータ列を再生して低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路 11a 、 11b 及び 11c の検査を可能としている。
【０１５９】
なお、本実施の形態は、請求項９に記載の半導体集積回路装置においてｎを３とした場合に相当する。ｎの増減は、シリアルパラレル変換回路と信号選択回路の組合せ（ただし、シリアルパラレル変換回路 11a と信号選択回路 10a の組合せを除く）の個数を増減することによって実現する。
【０１６０】
（実施の形態１０）
図１０は、実施の形態１０である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 、 1b 及び 1c と、低速信号入力端子 2 と、低速信号出力端子 3a 、 3b 及び 3c と、低周波クロック入力端子 4 と、制御信号入力端子 5 と、検査用のパラレルシリアル変換回路 212 と、信号選択回路 115a 、 115b 及び 115c と、シリアルパラレル変換回路 11a 、 11b 及び 11c と、発振回路 12 と、ワード同期回路 22 を有する。
【０１６１】
検査用のパラレルシリアル変換回路 212 は低速信号入力端子 2 から入力されるパラレルデータをシリアルデータに変換して信号選択回路 115a 及び 115b に対して出力する。
【０１６２】
信号選択回路 115a は、高速信号入力端子 1a から入力される信号と、検査用のパラレルシリアル変換回路 212 の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路 11a に対して出力する。
【０１６３】
信号選択回路 115b は、高速信号入力端子 1b から入力される信号と、検査用のパラレルシリアル変換回路 212 の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路 11b に対して出力する。
【０１６４】
信号選択回路 115c は、高速信号入力端子 1c から入力される信号と、信号選択回路 115b の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路 11c に対して出力する。
【０１６５】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 22 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 4 から入力される低周波クロック信号と発振回路 12 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を検査用のパラレルシリアル変換回路 212 等に内蔵することも実施の形態１と同様である。
【０１６６】
また、実施の形態１の場合と同様に、信号選択回路 115a 、 115b 及び 115c の出力と発振回路 12 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路もしくは発振回路 12 に内蔵する。
【０１６７】
本実施の形態の半導体集積回路装置は、実施の形態１の場合と同様に、制御信号入力端子 5 の設定により、検査用のパラレルシリアル変換回路 212 の出力を１つもしくは複数の信号選択回路を介してシリアルパラレル変換回路 11a 、 11b 及び 11c に入力し、シリアルパラレル変換回路 11a 、 11b 及び 11c により低速並列信号に変換するとともに、ワード同期回路 22 によりシリアルパラレル変換回路 11a 、 11b 及び 11c のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2 より検査用のパラレルシリアル変換回路 212 に入力されたデータ列を再生して低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路 11a 、 11b 及び 11c の検査を可能としている。
【０１６８】
なお、本実施の形態は、請求項１０に記載の半導体集積回路装置においてｎを３とした場合に相当する。ｎの増減は、シリアルパラレル変換回路と信号選択回路の組合せ（ただし、シリアルパラレル変換回路 11a と信号選択回路 115a の組合せを除く）の個数を増減することによって実現する。
【０１６９】
（実施の形態１１）
図１１は、実施の形態１１である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号入力端子 1a 、 1b 、 1c 及び 1d と、低速信号入力端子 2 と、低速信号出力端子 3a 、 3b 、 3c 及び３ｄと、低周波クロック入力端子 4 と、制御信号入力端子 5 と、検査用のパラレルシリアル変換回路 213 と、信号選択回路 116a 、 116b 、 116c 及び 116d と、シリアルパラレル変換回路 11a 、 11b 、 11c 及び 11d と、発振回路 12 と、ワード同期回路 22 を有する。
【０１７０】
検査用のパラレルシリアル変換回路 213 は低速信号入力端子 2 から入力されるパラレルデータをシリアルデータに変換して信号選択回路 116b 及び 116c に対して出力する。
【０１７１】
信号選択回路 116b は、高速信号入力端子 1b から入力される信号と、検査用のパラレルシリアル変換回路 213 の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路 11b に対して出力する。
【０１７２】
信号選択回路 116a は、高速信号入力端子 1a から入力される信号と、信号選択回路 116b の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路 11a に対して出力する。
【０１７３】
信号選択回路 116c は、高速信号入力端子 1c から入力される信号と、検査用のパラレルシリアル変換回路 213 の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路 11c に対して出力する。
【０１７４】
信号選択回路 116d は、高速信号入力端子 1d から入力される信号と、信号選択回路 116c の出力を入力とし、制御信号入力端子 5 の設定により、２つの入力のうちのどちらかをシリアルパラレル変換回路 11d に対して出力する。
【０１７５】
シリアルパラレル変換回路 11d は、 11a 、 11b 及び 11c と同様に、信号選択回路 116d から入力されるシリアルデータをパラレルデータに変換してワード同期回路 22 に対して出力する。
【０１７６】
低周波クロック入力端子 4 は、実施の形態１の場合と同様に、ワード同期回路 22 の出力タイミングを決定するため等に使用し、低周波クロック入力端子 4 から入力される低周波クロック信号と発振回路 12 が出力する高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を検査用のパラレルシリアル変換回路 213 等に内蔵することも実施の形態１と同様である。
【０１７７】
また、実施の形態１の場合と同様に、信号選択回路 116a 、 116b 、 116c 及び 116d の出力と発振回路 12 から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段をシリアルパラレル変換回路もしくは発振回路 12 に内蔵する。
【０１７８】
本実施の形態の半導体集積回路装置は、実施の形態１の場合と同様に、制御信号入力端子 5 の設定により、検査用のパラレルシリアル変換回路 213 の出力を１つもしくは複数の信号選択回路を介してシリアルパラレル変換回路 11a 、 11b 、 11c 及び 11d に入力し、シリアルパラレル変換回路 11a 、 11b 、 11c 及び 11d により低速並列信号に変換するとともに、ワード同期回路 22 によりシリアルパラレル変換回路 11a 、 11b 、 11c 及び 11d のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子 2 より検査用のパラレルシリアル変換回路 213 に入力されたデータ列を再生して低速信号出力端子より出力することにより、一般的な半導体集積回路検査装置によるシリアルパラレル変換回路 11a 、 11b 、 11c 及び 11d の検査を可能としている。
【０１７９】
なお、本実施の形態は、請求項１１に記載の半導体集積回路装置においてｎを４とした場合に相当する。ｎが５以上の場合は、シリアルパラレル変換回路と信号選択回路の組合せ（ただし、シリアルパラレル変換回路 11b と信号選択回路 116b の組合せ及びシリアルパラレル変換回路 11c と信号選択回路 116c の組合せを除く）の個数を増加させることによって実現する。
【０１８０】
なお、実施の形態１〜６、１０、１１において、信号選択回路からの入力信号と発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべて、もしくは、一部を、発振回路に持たせることができる。
【０１８１】
また、実施の形態１〜６、９〜１１において、発振回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべて、もしくは、一部を、発振回路に持たせることができる。
【０１８２】
また、実施の形態７、８において、検査用の発振回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべて、もしくは、一部を、検査用の発振回路に持たせることができる。
【０１８３】
また、実施の形態７、８において、クロック・データ再生回路から供給されるクロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべて、もしくは、一部を、クロック・データ再生回路に内蔵することができる。
【０１８４】
また、実施の形態１〜１１において、制御信号入力端子による制御により、検査用のパラレルシリアル回路もしくは検査用の高速信号処理回路の出力をｎ個の信号選択回路から同時に出力する手段を内蔵することができる。
【０１８５】
また、実施の形態１〜１１において、制御信号入力端子による制御により、検査用のパラレルシリアル回路もしくは検査用の高速信号処理回路の出力を停止する手段を内蔵することができる。
【０１８６】
また、実施の形態１〜１１において、制御信号入力端子による制御により、信号選択回路の出力の内の他の信号選択回路に対する出力を停止する手段を内蔵することができる。
【０１８７】
また、実施の形態１〜１１において、制御信号入力端子による制御により、検査用のパラレルシリアル変換回路、検査用のパターン生成回路、検査用のパターン照合回路、検査用の高速信号処理回路、検査用の信号処理回路及び検査用の発振回路の消費電力を削減する手段を内蔵することができる。
【０１８８】
例えば、消費電力を削減する回路に接続されている半導体集横回路装置内の電源用配線にアナログスイッチを接続し、上記電源用配線が、検査時に半導体集積回路装置の外部から供給される電源に接続し、検査時以外に半導体集積回路装置の外部から供給されるアース（０Ｖ）に接続するようにアナログスイッチを制御信号入力端子により制御すること等により、検査時以外の半導体集積回路装置の消費電力を削減することができる。
【０１８９】
なお、上記の半導体集積回路装置の外部から供給される電源の代わりに半導体集積回路装置内の電源回路を使用することができる。
【０１９０】
また、上記の半導体集積回路装置の外部から供給されるアースの代わりに半導体集積回路装置の外部から供給きれる低電圧電源、もしくは、半導体集積回路装置内の低電圧電源回路を使用することができる。消費電力を削減する回路に接続されている半導体集積回路装置内の電源用配線の電位（電圧）を変える代わりに、消費電力を削減する回路に流れる電流を変えることにより消費電力を削減することもできる。
【０１９１】
以上に説明した本発明に係る半導体集積回路装置において、信号選択回路からの入力信号と発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段のすべて、もしくは、一部を、発振回路に持たせることができる。
【０１９２】
また、以上に説明した本発明に係る半導体集積回路装置において、クロック・データ再生回路から供給されるクロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する機能のすべて、もしくは、一部を、クロック・データ再生回路に内蔵することができる。
【０１９３】
また、以上に説明した本発明に係る半導体集積回路装置において、制御信号入力端子による制御により、検査用のパラレルシリアル回路もしくは検査用の高速信号処理回路の出力をｎ個の信号選択回路から同時に出力する手段を内蔵することができる。
【０１９４】
また、以上に説明した本発明に係る半導体集積回路装置において、制御信号入力端子による制御により、検査用のパラレルシリアル回路もしくは検査用の高速信号処理回路の出力を停止（ＬｏｗレベルもしくはＨｉｇｈレベルの一定電圧を出力）する手段を内蔵することができる。
【０１９５】
この出力を停止する手段を内蔵した場合、検査時以外に、制御信号入力端子による設定により、検査用のパラレルシリアル変換回路もしくは検査用の高速信号処理回路の出力を停止することにより、検査用のパラレルシリアル変換回路もしくは検査用の高速信号処理回路の出力が入力される信号選択回路内（及び検査用のパラレルシリアル変換回路もしくは検査用の高速信号処理回路の出力信号が伝送される半導体集積回路装置内の配線に近接する）の別の高速信号配線（もしくはトランジスタ等の素子）等に対するクロストーク（漏話）の影響を低減することができる。
【０１９６】
検査用のパラレルシリアル変換回路もしくは検査用の高速信号処理回路の出力を停止しない場合には、検査用のパラレルシリアル変換回路もしくは検査用の高速信号処理回路の出力信号が伝送される配線から信号選択回路内の配線（もしくはトランジスタ等の素子）等に対するクロストークにより、信号選択回路から出力される高速信号の特性が劣化する場合がある。
【０１９７】
また、以上に説明した本発明に係る半導体集積回路装置において、制御信号入力端子による制御により、信号選択回路の出力の内の他の信号選択回路に対する出力を停止する手段を内蔵することができる。
【０１９８】
また、以上に説明した本発明に係る半導体集積回路装置において、制御信号入力端子による制御により、検査用のパラレルシリアル回路、検査用のパターン生成回路、検査用のパターン照合回路、検査用の高速信号処理回路、検査用の信号処理回路、及び、検査用の発振回路の消費電力を削減する手段を内蔵することができる。
【０１９９】
なお、実施の形態２〜６、１０及び１１におけるシリアルパラレル変換回路を実施の形態７のクロック・データ再生回路とシリアルパラレル変換回路に置き換えるとともに、実施の形態２〜６、１０及び１１における発振回路を実施の形態７の検査用の発振回路に置き換えてもよい。
【０２００】
なお、実施の形態２〜６、１０及び１１に、実施の形態９の高周波クロック出力端子 6 と同様の高周波クロック出力端子を追加し、実施の形態２〜６、１０及び１１における発振回路を実施の形態９の発振回路に置き換えるとともに、実施の形態２〜６、１０及び１１における信号選択回路からの入力信号と発振回路から供給される高周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を削除してよい。
【０２０１】
なお、実施の形態２〜９における信号選択回路を実施の形態１０の信号選択回路に置き換えてもよい。
【０２０２】
なお、実施の形態２〜１０における信号選択回路を実施の形態１１の信号選択回路に置き換えてもよい。
【図面の簡単な説明】
【０２０３】
【図１】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図２】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図３】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図４】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図５】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図６】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図７】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図８】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図９】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１０】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１１】本発明の実施の形態である半導体集積回路装置の構成を示す図である。
【図１２】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図１３】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図１４】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図１５】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【符号の説明】
【０２０４】
1、 1a 、 1b 、 1c 、 1d …高速信号入力端子、2 …低速信号入力端子、3、3a、 3b 、 3c 、3d …低速信号出力端子、4 …低周波クロック入力端子、5 …制御信号入力端子、 6 …高周波クロック出力端子、 10a 、 10b 、 10c …信号選択回路、 11a 、 11b 、 11c 、 11d …シリアルパラレル変換回路、12 …発振回路、13a、 13b 、13c …信号選択回路、14 …高速動作回路、15a、15b、15c …信号選択回路、16 …シリアルパラレル変換回路、17a、17b、17c …高速信号処理回路、18、 19 …信号処理回路、21 …検査用のパラレルシリアル変換回路、 22 …ワード同期回路、23 …検査用のパラレルシリアル変換回路、24 …ワード同期回路、25 …検査用のパターン生成回路、26 …検査用のパターン照合回路、 27 …検査用のパラレルシリアル変換回路、 28 …検査用の高速信号処理回路、 106a 、 106b 、 106c …信号選択回路、 107 …シリアルパラレル変換回路、 108a 、 108b 、 108c …クロック・データ再生回路、 109a 、 109b 、 109c 、 115a 、 115b 、 115c 、 116a 、 116b 、 116c 、 116d …信号選択回路、 110 …シリアルパラレル変換回路、 114 …発振回路、 111 …高速信号処理回路、 112a 、 112b 、 112c …クロック・データ再生回路、 201 、 212 、 213 …検査用のパラレルシリアル変換回路、 202 …ワード同期回路、 204 …検査用のパターン生成回路、 205 …検査用のパターン照合回路、203、 206 …検査用の信号処理回路、 211 …検査用の発振回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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