(57)【要約】【課題】しきい値電圧の低減とゲート電極形成後に行なう高温の熱処理の抑制を図ることができる技術を提供する。【解決手段】半導体基板１の素子分離領域２で分離された活性領域上にｎ型ＭＩＳトランジスタＱ1またはｐ型ＭＩＳトランジスタＱ2を形成する。ｎ型ＭＩＳトランジスタＱ1には、ゲート絶縁膜５ａを介してゲート電極２４ａが形成されており、このゲート電極２４ａは、ハフニウムシリサイド膜２３から構成されている。一方、ｐ型ＭＩＳトランジスタＱ2には、ゲート絶縁膜５ｂを介してゲート電極２４ｂが形成されており、このゲート電極２４ｂは、プラチナシリサイド膜２８から構成されている。また、ゲート電極２４ａ、２４ｂは、ソース領域およびドレイン領域に導入された不純物を活性化する活性化アニール（熱処理）をした後に形成される。【選択図】図１
2005217275.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）ｎチャネル型の第１ＭＩＳトランジスタと、
（ｂ）ｐチャネル型の第２ＭＩＳトランジスタとを備え、
前記第１ＭＩＳトランジスタの第１ゲート電極と前記第２ＭＩＳトランジスタの第２ゲート電極とは互いに異なる金属シリサイド膜から形成されていることを特徴とする半導体装置。
【請求項２】
（ａ１）半導体基板上に形成された第１ゲート絶縁膜と、
（ａ２）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
（ａ３）前記第１ゲート電極に整合して形成された第１ソース領域および第１ドレイン領域を有するｎチャネル型の第１ＭＩＳトランジスタと、
（ｂ１）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｂ２）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
（ｂ３）前記第２ゲート電極に整合して形成された第２ソース領域および第２ドレイン領域を有するｐチャネル型の第２ＭＩＳトランジスタとを備え、
前記第１ゲート電極は、第１金属のシリサイド膜から形成されているとともに前記第１ソース領域および前記第１ドレイン領域にも前記第１金属のシリサイド膜が形成され、
前記第２ゲート電極は、前記第１金属と異なる第２金属のシリサイド膜から形成されているとともに前記第２ソース領域および前記第２ドレイン領域にも前記第２金属のシリサイド膜が形成されていることを特徴とする半導体装置。
【請求項３】
（ａ１）半導体基板上に形成された第１ゲート絶縁膜と、
（ａ２）前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
（ａ３）前記第１ゲート電極に整合して形成された第１ソース領域および第１ドレイン領域を有する第１ＭＩＳトランジスタと、
（ｂ１）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｂ２）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
（ｂ３）前記第２ゲート電極に整合して形成された第２ソース領域および第２ドレイン領域を有する第２ＭＩＳトランジスタとを含むＣＭＩＳトランジスタを備え、
前記第１ゲート電極は、第１金属のシリサイド膜から形成されているとともに前記第１ソース領域、前記第１ドレイン領域、前記第２ソース領域および前記第２ドレイン領域にも前記第１金属のシリサイド膜が形成され、
前記第２ゲート電極は、前記第１金属と異なる第２金属のシリサイド膜から形成されていることを特徴とする半導体装置。
【請求項４】
（ａ）ポリシリコン膜よりなるダミー電極に整合して形成された第１不純物領域と、
（ｂ）前記ダミー電極を構成する前記ポリシリコン膜と金属とを反応させた金属シリサイド膜よりなり、前記ダミー電極より体積が膨張したゲート電極と、
（ｃ）体積が膨張した前記ゲート電極に整合して形成された領域であって前記第１不純物領域より不純物濃度が高い第２不純物領域とを有するＭＩＳトランジスタを備える半導体装置。
【請求項５】
（ａ）ｎチャネル型の第１ＭＩＳトランジスタと、
（ｂ）ｐチャネル型の第２ＭＩＳトランジスタとを備え、
前記第１ＭＩＳトランジスタの第１ゲート電極は第１金属シリサイド膜より形成される一方、前記第２ＭＩＳトランジスタの第２ゲート電極は、前記第１金属シリサイド膜とは異なる第２金属シリサイド膜より形成され、
前記第１金属シリサイド膜は、ポリシリコン膜をアモルファス化した膜と第１金属膜とのシリサイド反応により形成され、
前記第２金属シリサイド膜は、前記ポリシリコン膜をアモルファス化した膜と第２金属膜とのシリサイド反応により形成されていることを特徴とする半導体装置。
【請求項６】
ｎチャネル型の第１ＭＩＳトランジスタとｐチャネル型の第２ＭＩＳトランジスタを製造する半導体装置の製造方法であって、
（ａ）半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上にポリシリコン膜を形成する工程と、
（ｃ）前記ポリシリコン膜を選択的にエッチングして前記第１ＭＩＳトランジスタの第１ダミー電極および前記第２ＭＩＳトランジスタの第２ダミー電極を形成する工程と、
（ｄ）前記第１ダミー電極に整合して第１ｎ型不純物領域を形成する工程と、
（ｅ）前記第２ダミー電極に整合して第１ｐ型不純物領域を形成する工程と、
（ｆ）前記第１ダミー電極の側壁に第１サイドウォールを形成し、前記第２ダミー電極の側壁に第２サイドウォールを形成する工程と、
（ｇ）前記第１サイドウォールに整合して前記第１ｎ型不純物領域より不純物濃度の高い第２ｎ型不純物領域を形成する工程と、
（ｈ）前記第２サイドウォールに整合して前記第１ｐ型不純物領域より不純物濃度の高い第２ｐ型不純物領域を形成する工程と、
（ｉ）前記第１ダミー電極上に第１金属膜を形成する工程と、
（ｊ）熱処理を施すことにより前記第１ダミー電極を構成する前記ポリシリコン膜と前記第１金属膜を反応させて第１金属シリサイド膜よりなる第１ゲート電極を形成する工程と、
（ｋ）前記第２ダミー電極上に前記第１金属膜とは異なる第２金属膜を形成する工程と、
（ｌ）熱処理を施すことにより前記第２ダミー電極を構成する前記ポリシリコン膜と前記第２金属膜を反応させて第２金属シリサイド膜よりなる第２ゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
ｎチャネル型の第１ＭＩＳトランジスタとｐチャネル型の第２ＭＩＳトランジスタを製造する半導体装置の製造方法であって、
（ａ）半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上にポリシリコン膜を形成する工程と、
（ｃ）前記ポリシリコン膜を選択的にエッチングして前記第１ＭＩＳトランジスタの第１ダミー電極および前記第２ＭＩＳトランジスタの第２ダミー電極を形成する工程と、
（ｄ）前記第１ダミー電極に整合して第１ｎ型不純物領域を形成する工程と、
（ｅ）前記第２ダミー電極に整合して第１ｐ型不純物領域を形成する工程と、
（ｆ）前記第１ダミー電極の側壁に第１サイドウォールを形成し、前記第２ダミー電極の側壁に第２サイドウォールを形成する工程と、
（ｇ）前記第１サイドウォールに整合して前記第１ｎ型不純物領域より不純物濃度の高い第２ｎ型不純物領域を形成する工程と、
（ｈ）前記第２サイドウォールに整合して前記第１ｐ型不純物領域より不純物濃度の高い第２ｐ型不純物領域を形成する工程と、
（ｉ）前記第１ダミー電極上および前記第２ｎ型不純物領域上に第１金属膜を形成する工程と、
（ｊ）熱処理を施すことにより、前記第１ダミー電極を構成する前記ポリシリコン膜と前記第１金属膜を反応させて第１金属シリサイド膜よりなる第１ゲート電極を形成するとともに前記第２ｎ型不純物領域にも前記第１金属シリサイド膜を形成する工程と、
（ｋ）前記第２ダミー電極上および前記第２ｐ型不純物領域上に、前記第１金属膜とは異なる第２金属膜を形成する工程と、
（ｌ）熱処理を施すことにより、前記第２ダミー電極を構成する前記ポリシリコン膜と前記第２金属膜を反応させて第２金属シリサイド膜よりなる第２ゲート電極を形成するとともに前記第２ｐ型不純物領域にも前記第２金属シリサイド膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
第１ＭＩＳトランジスタと第２ＭＩＳトランジスタとを含むＣＭＩＳトランジスタを製造する半導体装置の製造方法であって、
（ａ）半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上にポリシリコン膜を形成する工程と、
（ｃ）前記ポリシリコン膜を選択的にエッチングして前記第１ＭＩＳトランジスタの第１ダミー電極および前記第２ＭＩＳトランジスタの第２ダミー電極を形成する工程と、
（ｄ）前記第１ダミー電極に整合して第１不純物領域を形成する工程と、
（ｅ）前記第２ダミー電極に整合して第２不純物領域を形成する工程と、
（ｆ）前記第１ダミー電極の側壁に第１サイドウォールを形成し、前記第２ダミー電極の側壁に第２サイドウォールを形成する工程と、
（ｇ）前記第１サイドウォールに整合して前記第１不純物領域より不純物濃度の高い第
３不純物領域を形成する工程と、
（ｈ）前記第２サイドウォールに整合して前記第２不純物領域より不純物濃度の高い第４型不純物領域を形成する工程と、
（ｉ）前記第１ダミー電極上に、第１金属膜を形成する工程と、
（ｊ）熱処理を施すことにより、前記第１ダミー電極を構成する前記ポリシリコン膜と前記第１金属膜を反応させて第１金属シリサイド膜よりなる第１ゲート電極を形成するする工程と、
（ｋ）前記第２ダミー電極上、前記第３不純物領域上および前記第４不純物領域上に、前記第１金属膜とは異なる第２金属膜を形成する工程と、
（ｌ）熱処理を施すことにより、前記第２ダミー電極を構成する前記ポリシリコン膜と前記第２金属膜を反応させて第２金属シリサイド膜よりなる第２ゲート電極を形成するとともに前記第３不純物領域および前記第４不純物領域にも前記第２金属シリサイド膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
ｎチャネル型の第１ＭＩＳトランジスタとｐチャネル型の第２ＭＩＳトランジスタを製造する半導体装置の製造方法であって、
（ａ）半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上にポリシリコン膜を形成する工程と、
（ｃ）前記ポリシリコン膜を選択的にエッチングして、前記第１ＭＩＳトランジスタの第１ダミー電極および前記第２ＭＩＳトランジスタの第２ダミー電極を形成する工程と、
（ｄ）前記第１ダミー電極に整合して第１ｎ型不純物領域を形成する工程と、
（ｅ）前記第２ダミー電極に整合して第１ｐ型不純物領域を形成する工程と、
（ｆ）前記第１ダミー電極の側壁に第１サイドウォールを形成し、前記第２ダミー電極の側壁に第２サイドウォールを形成する工程と、
（ｇ）前記第１サイドウォールに整合して前記第１ｎ型不純物領域より不純物濃度の高い第２ｎ型不純物領域を形成する工程と、
（ｈ）前記第２サイドウォールに整合して前記第１ｐ型不純物領域より不純物濃度の高い第２ｐ型不純物領域を形成する工程と、
（ｉ）イオン注入法により、前記第１ダミー電極および前記第２ダミー電極にシリコンあるいは不活性元素を導入して前記第１ダミー電極および前記第２ダミー電極をアモルファス化する工程と、
（ｊ）前記第１ダミー電極上に第１金属膜を形成する工程と、
（ｋ）熱処理を施すことにより、アモルファス化した前記第１ダミー電極と前記第１金属膜を反応させて第１金属シリサイド膜よりなる第１ゲート電極を形成する工程と、
（ｌ）前記第２ダミー電極上に前記第１金属膜とは異なる第２金属膜を形成する工程と、
（ｍ）熱処理を施すことにより、アモルファス化した前記第２ダミー電極と前記第２金属膜を反応させて第２金属シリサイド膜よりなる第２ゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
（ａ）半導体基板上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上にポリシリコン膜を形成する工程と、
（ｃ）前記ポリシリコン膜を選択的にエッチングしてダミー電極を形成する工程と、
（ｄ）前記ダミー電極に整合して第１不純物領域を形成する工程と、
（ｅ）前記ダミー電極上に金属膜を形成する工程と、
（ｆ）前記ダミー電極を構成する前記ポリシリコン膜と前記金属膜を反応させることにより形成された金属シリサイド膜からなり、前記ダミー電極より体積が膨張したゲート電極を形成する工程と、
（ｇ）前記ゲート電極に整合して前記第１不純物領域より不純物濃度の高い第２不純物領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、しきい値電圧を低減するＭＩＳ(Metal  Insulator  Semiconductor)トランジスタおよびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）トランジスタのｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタの両方において低いしきい値電圧を実現するために、互いに異なる仕事関数（ポリシリコンの場合、フェルミ準位）を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。つまり、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタを形成しているポリシリコン膜に対して、それぞれｎ型不純物とｐ 型不純物を導入することにより、ｎ型ＭＯＳトランジスタのゲート電極材料の仕事関数（フェルミ準位）をシリコンの伝導帯近傍にするとともにｐ型ＭＯＳトランジスタのゲート電極材料の仕事関数（フェルミ準位）をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。
【０００３】
しかし、近年ＣＭＯＳトランジスタの微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化が無視できなくなってきている。すなわち、微細化によって、酸化シリコン膜等よりなるゲート絶縁膜の電気的酸化シリコン等価膜厚を２ｎｍ以下程度にする必要がでてきたが、この場合、ゲート電極の空乏化によりゲート電極内に生ずる寄生容量が無視出来なくなってきているのである。このため、ゲート電極材料としてポリシリコン膜ではなく金属膜を使用することが検討されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−１１８１７５号公報（第３頁〜第６頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ゲート電極材料として金属膜を使用する場合、ｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタの両方でしきい値電圧を下げるため、ｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタのそれぞれで異なる仕事関数の金属膜が使用される（デュアルメタルゲート）。すなわち、ｎ型ＭＩＳトランジスタでは、仕事関数の値が相対的に低く、シリコンの伝導帯近傍の値を有する金属膜が使用される一方、ｐ型ＭＩＳトランジスタでは、仕事関数の値が相対的に高く、シリコンの価電子帯近傍の値を有する金属膜が使用される。
【０００５】
しかし、これまでのＣＭＩＳトランジスタの製造工程では、ゲート電極形成後にソース領域およびドレイン領域を形成しているが、ソース領域およびドレイン領域を形成する際には、イオン注入法で導入された不純物の活性化のため、高温の熱処理（活性化アニール）が行なわれる。この高温の熱処理によって、ｎ型ＭＩＳトランジスタではゲート電極を構成している金属とゲート絶縁膜が反応してしまいＭＩＳトランジスタの電気的特性が劣化してしまう問題点がある。また、ｐ型ＭＩＳトランジスタでは、高温の熱処理によって、ゲート電極を構成している金属がゲート絶縁膜から剥離したり、ゲート絶縁膜さらにはシリコン基板へ金属原子が拡散してしまい、ＭＩＳトランジスタの電気的特性が劣化してしまう問題点がある。
【０００６】
本発明の目的は、しきい値電圧の低減とゲート電極形成後に行なう高温の熱処理の抑制を図ることができる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明による半導体装置は、（ａ）ｎチャネル型の第１ＭＩＳトランジスタと、（ｂ）ｐチャネル型の第２ＭＩＳトランジスタとを備え、前記第１ＭＩＳトランジスタの第１ゲート電極と前記第２ＭＩＳトランジスタの第２ゲート電極とは互いに異なる金属シリサイド膜から形成されていることを特徴とするものである。
【００１０】
また、本発明は、チャネル型の第１ＭＩＳトランジスタとｐチャネル型の第２ＭＩＳトランジスタを製造する半導体装置の製造方法であって、（ａ）半導体基板上に絶縁膜を形成する工程と、（ｂ）前記絶縁膜上にポリシリコン膜を形成する工程と、（ｃ）前記ポリシリコン膜を選択的にエッチングして前記第１ＭＩＳトランジスタの第１ダミー電極および前記第２ＭＩＳトランジスタの第２ダミー電極を形成する工程と、（ｄ）前記第１ダミー電極に整合して第１ｎ型不純物領域を形成する工程と、（ｅ）前記第２ダミー電極に整合して第１ｐ型不純物領域を形成する工程と、（ｆ）前記第１ダミー電極の側壁に第１サイドウォールを形成し、前記第２ダミー電極の側壁に第２サイドウォールを形成する工程と、（ｇ）前記第１サイドウォールに整合して前記第１ｎ型不純物領域より不純物濃度の高い第２ｎ型不純物領域を形成する工程と、（ｈ）前記第２サイドウォールに整合して前記第１ｐ型不純物領域より不純物濃度の高い第２ｐ型不純物領域を形成する工程と、（ｉ）前記第１ダミー電極上に第１金属膜を形成する工程と、（ｊ）熱処理を施すことにより前記第１ダミー電極を構成する前記ポリシリコン膜と前記第１金属膜を反応させて第１金属シリサイド膜よりなる第１ゲート電極を形成する工程と、（ｋ）前記第２ダミー電極上に前記第１金属膜とは異なる第２金属膜を形成する工程と、（ｌ）熱処理を施すことにより前記第２ダミー電極を構成する前記ポリシリコン膜と前記第２金属膜を反応させて第２金属シリサイド膜よりなる第２ゲート電極を形成する工程とを備えるものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
ＭＩＳトランジスタのしきい値電圧を低減することができる。また、不純物の活性化に必要とされる約１０００℃の高温の熱処理を金属シリサイドよりなるゲート電極の形成前に行なうことができ、金属シリサイドゲート形成後に熱処理をした場合の電気特性の劣化を回避することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
図１は、本実施の形態１におけるｎチャネル型ＭＩＳトランジスタＱ1（以下、ｎ型ＭＩＳトランジスタＱ1という）およびｐチャネル型ＭＩＳトランジスタＱ2（以下、ｐ型ＭＩＳトランジスタＱ2という）を示した断面図である。図１において、半導体基板１上には素子を分離するための素子分離領域２が形成されており、この素子分離領域２で分離された活性領域にはｐ型ウェル３またはｎ型ウェル４が形成されている。
【００１５】
ｐ型ウェル３上にはｎ型ＭＩＳトランジスタＱ1が形成されており、ｎ型ウェル４上にはｐ型ＭＩＳトランジスタＱ2が形成されている。
【００１６】
ｎ型ＭＩＳトランジスタＱ1は、例えば酸化シリコン膜よりなるゲート絶縁膜（第１ゲート絶縁膜）５ａを有しており、このゲート絶縁膜５ａ上にゲート電極（第１ゲート電極）２４ａを有している。ゲート電極２４ａは、例えばハフニウムシリサイド膜２３から構成されている。ハフニウムシリサイド膜２３の仕事関数の値は約４ｅＶであるため、ハフニウムシリサイド膜は、シリコンの伝導帯近傍の仕事関数を有している。したがって、ゲート電極２４ａとしてハフニウムシリサイド膜２３を使用することにより、しきい値電圧を低くすることができる。なお、ゲート電極２４ａの例として、ハフニウムシリサイド膜２３を使用する例を示したが、これに限らず仕事関数の値がシリコンの伝導帯近傍である他の金属シリサイド膜を使用することにより、ｎ型ＭＩＳトランジスタＱ1のしきい値電圧を低くすることができる。
【００１７】
次に、ゲート電極２４ａの側壁には、絶縁膜よりなるサイドウォール（第１サイドウォール）１４が形成されており、サイドウォール１４下のｐ型ウェル３内には半導体領域である低濃度ｎ型不純物拡散領域（第１ｎ型不純物領域）１０、１１が形成されている。
【００１８】
低濃度ｎ型不純物拡散領域１０、１１の外側には低濃度ｎ型不純物拡散領域１０、１１より不純物濃度が高い高濃度ｎ型不純物拡散領域（第２ｎ型不純物領域）１６、１７が形成されている。低濃度ｎ型不純物拡散領域１０および高濃度ｎ型不純物拡散領域１６によりｎ型ＭＩＳトランジスタＱ1のソース領域（第１ソース領域）が形成され、低濃度ｎ型不純物拡散領域１１および高濃度ｎ型不純物拡散領域１７によりｎ型ＭＩＳトランジスタＱ1のドレイン領域（第１ドレイン領域）が形成される。
【００１９】
次に、ｐ型ＭＩＳトランジスタＱ2は、例えば酸化シリコン膜よりなるゲート絶縁膜（第２ゲート絶縁膜）５ｂを有しており、このゲート絶縁膜５ｂ上にゲート電極（第２ゲート電極）２４ｂを有している。ゲート電極２４ｂは、例えばプラチナシリサイド膜２８から形成されている。プラチナシリサイド膜２８の仕事関数の値は約５ｅＶであるため、プラチナシリサイド膜２８は、シリコンの価電子帯近傍の仕事関数を有している。したがって、ゲート電極２４ｂとしてプラチナシリサイド膜２８を使用することにより、ｐ型ＭＩＳトランジスタのしきい値電圧を低くすることができる。
【００２０】
次に、ゲート電極２４ｂの側壁には、絶縁膜よりなるサイドウォール（第２サイドウォール）１５が形成されており、サイドウォール１５下のｎ型ウェル４内には半導体領域である低濃度ｐ型不純物拡散領域（第１ｐ型不純物領域）１２、１３が形成されている。
【００２１】
低濃度ｐ型不純物拡散領域１２、１３の外側には低濃度ｐ型不純物拡散領域１２、１３より不純物濃度が高い高濃度ｐ型不純物拡散領域（第２ｐ型不純物領域）１８、１９が形成されている。低濃度ｐ型不純物拡散領域１２および高濃度ｐ型不純物拡散領域１８によりｐ型ＭＩＳトランジスタＱ2のソース領域（第２ソース領域）が形成され、低濃度ｐ型不純物拡散領域１３および高濃度ｐ型不純物拡散領域１９によりｐ型ＭＩＳトランジスタＱ2のドレイン領域（第２ドレイン領域）が形成される。
【００２２】
以上述べたように、本実施の形態１では、ｎ型ＭＩＳトランジスタＱ1のゲート電極２４ａとｐ型ＭＩＳトランジスタＱ2のゲート電極２４ｂに異なる金属シリサイド膜を使用している。すなわち、ｎ型ＭＩＳトランジスタＱ1のゲート電極２４ａにシリコンの伝導帯近傍の仕事関数を有するハフニウムシリサイド膜２３を使用する一方、ｐ型ＭＩＳトランジスタＱ2のゲート電極２４ｂにはシリコンの価電子帯近傍の仕事関数を有するプラチナシリサイド膜２８を使用している。したがって、ｎ型ＭＩＳトランジスタＱ1およびｐ型ＭＩＳトランジスタＱ2の両方において、しきい値電圧を低くすることができ、トランジスタの低電力化および高速化を図ることができる。
【００２３】
次に、ゲート電極２４ａやゲート電極２４ｂに使用されるハフニウムシリサイド膜２３やプラチナシリサイド膜２８を形成する方法について実験を行なった。実験は、半導体基板上に酸化シリコン膜よりなるゲート絶縁膜を１０ｎｍ形成した後、このゲート絶縁膜上にポリシリコン膜を１００ｎｍ形成し、このポリシリコン膜上にＤＣマグネトロンスパッタリング法により、１００ｎｍのプラチナ膜を形成した条件で行なった。このような構成のもと窒素ガス中で４００℃の熱処理を１時間施した結果、ポリシリコン膜とプラチナ膜が反応してプラチナシリサイド膜が形成されていることが確認された。
【００２４】
一方、半導体基板上に１０ｎｍの酸化シリコン膜よりなるゲート絶縁膜を形成した後、このゲート絶縁膜上にプラチナ膜を成膜した状態で上記した条件と同様の熱処理を行なった。この結果、シリサイド反応は進まないことが確認された。したがって、ポリシリコン膜とプラチナ膜が接触している領域でシリサイド反応が進み、酸化シリコン膜とプラチナ膜が接触している領域ではシリサイド反応が進まないことが確認された。このことはプラチナ膜の代わりにハフニウム膜を使用して、５００℃の熱処理を施した場合も同様であることが確認された。
【００２５】
このような実験結果をふまえ、次に本実施の形態１におけるｎ型ＭＩＳトランジスタＱ1およびｐ型ＭＩＳトランジスタＱ2の製造方法について、図面を参照しながら説明する。
【００２６】
まず、図２に示すように、例えば単結晶シリコンにボロン（Ｂ）などのｐ型不純物を導入した半導体基板１を用意する。次に、半導体基板１の主面上に素子分離領域２を形成する。素子分離領域２は、例えば酸化シリコン膜よりなり、ＳＴＩ（Shallow  Trench  Isolation）法やＬＯＣＯＳ（Local  Oxidization  Of  Silicon）法などによって形成される。図２では、窒化シリコン膜の耐酸化性を利用して半導体基板の所定領域を選択酸化するＬＯＣＯＳ法によって形成された素子分離領域２を示している。
【００２７】
次に、半導体基板１内にｐ型ウェル３を形成する。ｐ型ウェル３は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、ボロンやフッ化ボロンなどのｐ型不純物を半導体基板１内に導入することにより形成される。同様に、半導体基板１内にｎ型ウェル４を形成する。ｎ型ウェル４は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのｎ型不純物を半導体基板１内に導入することにより形成される。
【００２８】
続いて、図３に示すように、半導体基板１上にゲート絶縁膜となる絶縁膜５を形成する。絶縁膜５は、例えば酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。
【００２９】
従来、絶縁膜５としては、絶縁耐性が高い、リーク電流が少ない、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、酸化シリコン膜が使用されている。
【００３０】
しかし、素子の微細化に伴い、絶縁膜５の膜厚について、極薄化が要求されるようになってきている。このように薄いゲート酸化膜を使用すると、ＭＯＳトランジスタのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００３１】
そこで、酸化シリコンより誘電率の高い材料を使用して物理的膜厚を増加させることができるＨｉｇｈ−ｋ膜が使用されるようになってきている。したがって、絶縁膜５として、酸化シリコン膜から形成されている例を示したが、これに限らず、例えば、酸化ハフニウム、アルミナ（酸化アルミニウム）、ハフニウムアルミネ−ト、ジルコニア（酸化ジルコニウム）、窒化シリコン、Ｌａ2Ｏ3などの希土類酸化物などのいわゆるＨｉｇｈ−ｋ膜や酸窒化シリコン膜を使用してもよい。
【００３２】
次に、絶縁膜５上にポリシリコン膜６を形成する。ポリシリコン膜６は、例えば約５５０℃〜約６５０℃の加熱下において、シランガスを窒素ガス中で熱分解させるＣＶＤ（Chemical  Vapor  Deposition）法を使用して形成できる。
【００３３】
続いて、ポリシリコン膜６上に酸化シリコン膜７を形成する。酸化シリコン膜７は、後述するダミーゲート電極を形成する際のハードマスクとして機能する膜であり、例えば約６００℃〜７００℃の加熱下においてＴＥＯＳ（Tetra  Ethyl  Ortho  Silicate）を使用したＣＶＤ法によって形成することができる。
【００３４】
次に、この酸化シリコン膜７上に例えばスピン塗布法を使用してレジスト膜８を形成する。そして、塗布したレジスト膜８に対して露光・現像をすることによりパターニングする。パターニングは、ダミー電極を形成する領域にレジスト膜８が残るようにする。
【００３５】
続いて、パターニングしたレジスト膜８をマスクにして、酸化シリコン膜７をドライエッチングした後、レジスト膜８を除去する。その後、図４に示すように、パターニングした酸化シリコン膜７をハードマスクにして、ポリシリコン膜６をドライエッチングすることにより、ダミー電極（第１ダミー電極）９ａ、ダミー電極（第２ダミー電極）９ｂを形成する。その後、ポリシリコン膜６をエッチングすることにより露出した絶縁膜５を希フッ酸で除去することにより、ダミー電極９ａ、９ｂの下にだけ絶縁膜５よりなるゲート絶縁膜（第１ゲート絶縁膜）５ａおよびゲート絶縁膜（第２ゲート絶縁膜）５ｂを形成する。
【００３６】
次に、図５に示すように、ダミー電極９ａに整合して、半導体領域である低濃度ｎ型不純物拡散領域（第１ｎ型不純物領域）１０、１１を形成する。低濃度ｎ型不純物拡散領域１０、１１は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのｎ型不純物を半導体基板１内に導入することにより形成することができる。同様に、ダミー電極９ｂに整合して、半導体領域である低濃度ｐ型不純物拡散領域（第１ｐ型不純物領域）１２、１３を形成する。低濃度ｐ型不純物拡散領域１２、１３は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、ボロンなどのｐ型不純物を半導体基板１内に導入することにより形成することができる。
【００３７】
続いて、図６に示すように、半導体基板１の主面上に例えばプラズマＣＶＤ法を使用して窒化シリコン膜を形成した後、この窒化シリコン膜に対して異方性エッチングすることにより、ダミー電極９ａ、９ｂの側壁にサイドウォール（第１サイドウォール）１４、サイドウォール（第２サイドウォール）１５を形成する。なお、サイドウォール１４、１５を窒化シリコン膜より形成したが、これに限らず例えば酸化シリコン膜、酸窒化シリコン膜あるいは酸化シリコン膜と窒化シリコン膜の積層膜から形成してもよい。
【００３８】
次に、サイドウォール１４に整合して、半導体基板１内の領域に高濃度ｎ型不純物拡散領域（第２ｎ型不純物領域）１６、１７を形成する。高濃度ｎ型不純物拡散領域１６、１７は、例えばフォトリソグラフィ技術およびイオン注入法を使用して形成され、低濃度ｎ型不純物拡散領域１０、１１よりも高濃度にリンや砒素などのｎ型不純物が導入されている。同様に、サイドウォール１５に整合して、半導体基板１内の領域に高濃度ｐ型不純物拡散領域（第２ｐ型不純物領域）１８、１９を形成する。高濃度ｐ型不純物拡散領域１８、１９は、例えばフォトリソグラフィ技術およびイオン注入法を使用して形成され、低濃度ｐ型不純物拡散領域１２、１３よりも高濃度にボロンなどのｐ型不純物が導入されている。
【００３９】
続いて、図７に示すように、半導体基板１の主面上に酸化シリコン膜２０を形成する。酸化シリコン膜２０は、例えば約６００℃〜７００℃の加熱下においてＴＥＯＳを使用したＣＶＤ法によって形成することができる。
【００４０】
次に、低濃度ｎ型不純物拡散領域１０、１１、低濃度ｐ型不純物拡散領域１２、１３、高濃度ｎ型不純物拡散領域１６、１７および高濃度ｐ型不純物拡散領域１８、１９に導入した不純物を活性化するため活性化アニールを行なう。この活性化アニールは、例えば約８５０℃〜約１０５０℃の高温で実施される。
【００４１】
続いて、図８に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、ダミー電極９ａ上に形成されていた酸化シリコン膜２０および酸化シリコン膜７を除去する。そして、図９に示すように、半導体基板１の主面上にハフニウム膜２１および酸化シリコン膜２２を順次形成する。ハフニウム膜２１は、例えばＣＶＤ法やスパッタリング法を使用して形成することができる。また、酸化シリコン膜２２は、ＴＥＯＳを使用したプラズマＣＶＤ法やシランガスと酸素ガスを使用したＣＶＤ法を使用することにより形成することができる。この酸化シリコン膜２２は、後述する熱処理においてハフニウム膜２１の表面が酸化されるのを防止する機能や異常な結晶成長を抑制する機能を有する。プロセスによっては、この酸化シリコン膜２２は省略しても良い。
【００４２】
次に、半導体基板１に対して約４５０℃〜約７００℃の熱処理を施す。この熱処理により、ダミー電極９ａを構成するポリシリコン膜６とハフニウム膜２１との間にシリサイド反応が生じ、図１０に示すようなハフニウムシリサイド膜（第１金属シリサイド膜）２３からなるゲート電極２４ａが形成される。なお、ダミー電極９ａ以外の場所において、ハフニウム膜２１はシリコンではなく酸化シリコン膜２０と接触しているため、前述した実験で示したようにシリサイド反応は生じない。
【００４３】
続いて、図１０に示すように、未反応のハフニウム膜２１および酸化シリコン膜２２を除去する。酸化シリコン膜２２の除去には、例えば希フッ酸が使用される。また、未反応のハフニウム膜２１は、フッ酸と硝酸の混合液によって除去される。
【００４４】
次に、図１１に示すように、半導体基板１の主面上に酸化シリコン膜２５を形成する。酸化シリコン膜２５は、ＴＥＯＳを使用したプラズマＣＶＤ法やシランガスと酸素ガスを使用したＣＶＤ法によって形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用して、ダミー電極９ｂ上に形成されている酸化シリコン膜２５および酸化シリコン膜７を除去する。これにより、ダミー電極９ｂの上部にだけポリシリコン膜６が露出する一方、ダミー電極９ｂ以外の領域は酸化シリコン膜２５により覆われている。
【００４５】
続いて、図１２に示すように、酸化シリコン膜２５およびダミー電極９ｂ上にプラチナ膜２６、酸化シリコン膜２７を順次形成する。プラチナ膜２６は、例えばスパッタリング法を使用して形成でき、また酸化シリコン膜２７は、例えばＣＶＤ法によって形成することができる。この酸化シリコン膜２７は、後述する熱処理においてプラチナ膜２６が酸化されることを防止する機能や異常な結晶成長を抑制する機能を有する。またプラチナによる汚染を防止する機能も有する。
【００４６】
次に、約３００℃〜約５００℃の熱処理を施す。この熱処理により、ダミー電極９ｂを構成するポリシリコン膜６とプラチナ膜２６との間にシリサイド反応が生じ、図１３に示すようなプラチナシリサイド膜（第２金属シリサイド膜）２８からなるゲート電極２４ｂが形成される。一方、ダミー電極９ｂ以外の領域は酸化シリコン膜２５により覆われているため、シリサイド反応は生じない。なお、上記では、酸化シリコン膜２７を形成した後、約３００℃〜約５００℃の熱処理を施すことによってポリシリコン膜６とプラチナ膜２６のシリサイド反応を起させていたが、これに代えて例えば酸化シリコン膜２７を形成する際の熱処理によってポリシリコン膜６とプラチナ膜２６とのシリサイド反応を起させるようにしてもよい。
【００４７】
その後、図１３に示すように酸化シリコン膜２７および未反応のプラチナ膜２６を除去する。酸化シリコン膜２７の除去には、例えば希フッ酸が使用され、プラチナ膜２６の除去には、例えば塩酸と硝酸の割合が約３対１の希釈王水が使用される。
【００４８】
続いて、半導体基板１の主面に形成されている酸化シリコン膜２５も除去する。次に、配線工程について説明する。図１に示すように、半導体基板１の主面上に酸化シリコン膜３０を形成する。この酸化シリコン膜３０は例えばＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜３０の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【００４９】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜３０にコンタクトホール３１を形成する。そして、コンタクトホール３１の底面および内壁を含む酸化シリコン膜３０上にチタン／窒化チタン膜３２ａを形成する。チタン／窒化チタン膜３２ａは、チタン膜と窒化チタン膜の積層膜から形成され、例えばスパッタリング法を使用することにより形成できる。
【００５０】
次に、コンタクトホール３１を埋め込むように、半導体基板１の主面上にタングステン膜３２ｂを形成する。タングステン膜３２ｂは、例えばＣＶＤ法を使用することにより形成することができる。そして、酸化シリコン膜３０上に形成された不要なチタン／窒化チタン膜３２ａおよびタングステン膜３２ｂを例えばＣＭＰ法を使用して除去することにより、プラグ３３を形成する。
【００５１】
次に、酸化シリコン膜３０およびプラグ３３上にチタン／窒化チタン膜３４ａ、アルミニウム膜３４ｂ、チタン／窒化チタン膜３４ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成できる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線３５を形成する。
【００５２】
このようにして、ハフニウムシリサイド膜２３をゲート電極２４ａとしたｎ型ＭＩＳトランジスタＱ1およびプラチナシリサイド膜２８をゲート電極２４ｂとしたｐ型ＭＩＳトランジスタＱ2を形成することができる。したがって、ｎ型ＭＩＳトランジスタＱ1とｐ型ＭＩＳトランジスタＱ2の両方においてしきい値電圧を低くすることができる。
【００５３】
また、本実施の形態１における半導体装置の製造方法では、まず、ポリシリコン膜６よりなるダミー電極９ａ、９ｂを形成した後、このダミー電極９ａ、９ｂに整合してＭＩＳトランジスタのソース領域およびドレイン領域を形成している。そして、ソース領域およびドレイン領域内の不純物を活性化するための活性化アニールを行なった後、ハフニウムシリサイド膜２３よりなるゲート電極２４ａおよびプラチナシリサイド膜２８よりなるゲート電極２４ｂを形成している。したがって、従来のＭＩＳトランジスタの製造方法のように、ゲート電極を形成した後に活性化アニールを行なっていない。すなわち、ソース領域およびドレイン領域を形成した後にゲート電極２４ａ、２４ｂを形成しているため、本実施の形態１における半導体装置の製造方法では、ゲート電極２４ａ、２４ｂに高温の熱負荷がかからない。
【００５４】
このように、本実施の形態１ではゲート電極２４ａ、２４ｂに高温の熱負荷がかからないため、以下に示すような効果が得られる。
【００５５】
活性化アニール時のように高温の熱負荷が金属シリサイド膜よりなるゲート電極２４ａにかかると、ゲート電極２４ａとその下層に形成されているゲート絶縁膜５ａが反応してしまい、反応により新たな絶縁膜がゲート絶縁膜５ａとゲート電極２４ａの間に形成される。すると、ゲート電極２４ａの下層に形成されているゲート絶縁膜５ａの膜厚が実質的に増加してしまい、しきい値電圧の変動などＭＩＳトランジスタの電気的特性が変動してしまう。しかし、本実施の形態１では、活性化アニールの後に金属シリサイド膜よりなるゲート電極２４ａを形成しているため、ゲート電極２４ａには高温の熱負荷がかからず、ゲート電極２４ａとゲート絶縁膜５ａとの反応を防止することができる。したがって、本実施の形態１によれば、ＭＩＳトランジスタの電気的特性の変動を抑制することができる。
【００５６】
また、ゲート電極２４ａ、２４ｂに高温の熱負荷をかけると、ゲート電極２４ａ、２４ｂに生ずる応力（ストレス）が増加するとともに界面における界面準位が増加する傾向がある。しかし、本実施の形態１では、ゲート電極２４ａ、２４ｂの形成後に活性化アニールのような高温の熱処理を加えないため、応力の増加および界面準位の増加を抑制でき、応力や界面準位に起因したしきい値の変動およびキャリアの移動度の低下を抑制することができる。
【００５７】
また、ゲート電極２４ａ、２４ｂに高温の熱負荷をかけると、ゲート電極２４ａ、２４ｂを構成する金属元素がゲート電極２４ａ、２４ｂからゲート絶縁膜５ａ、５ｂ中や半導体基板１内に拡散する。ゲート絶縁膜５ａ、５ｂ中に金属元素が拡散するとゲート絶縁膜５ａ、５ｂの絶縁耐性が低下するとともにリーク電流が増加する。一方、ゲート絶縁膜５ａ、５ｂを突き抜けて半導体基板１内に金属元素が拡散すると、しきい値電圧の変動を引き起こすことになる。しかし、本実施の形態１ではゲート電極２４ａ、２４ｂの形成後に活性化アニールのような高温の熱処理を加えないため、ゲート電極２４ａ、２４ｂを構成する金属元素がゲート絶縁膜５ａ、５ｂや半導体基板１内へ拡散することを抑制することができる。
【００５８】
また、ゲート電極２４ａ、２４ｂの形成時には、活性化アニールのような高温がかからないため、ソース領域、ドレイン領域またはチャネル領域に導入した不純物のプロファイルを変化させずに済む。
【００５９】
（実施の形態２）
前記実施の形態１では、ゲート電極に金属シリサイド膜を使用する例について説明したが本実施の形態２では、ゲート電極を構成する金属シリサイド膜と同種類の膜をソース領域およびドレイン領域上にも形成する例について説明する。
【００６０】
図１４は、本実施の形態２におけるｎ型ＭＩＳトランジスタＱ3およびｐ型ＭＩＳトランジスタＱ4を示した断面図である。図１４において、ｎ型ＭＩＳトランジスタＱ3およびｐ型ＭＩＳトランジスタＱ4のそれぞれの構成は、前記実施の形態１のｎ型ＭＩＳトランジスタＱ1およびｐ型ＭＩＳトランジスタＱ2の構成とほぼ同様であるため、異なる部分だけ説明する。
【００６１】
本実施の形態２のｎ型ＭＩＳトランジスタＱ3と前記実施の形態１のｎ型ＭＩＳトランジスタＱ1との相違点は、高濃度ｎ型不純物拡散領域１６、１７上にハフニウムシリサイド膜３６、３７が形成されているか否かという点である。すなわち、ｎ型ＭＩＳトランジスタＱ3の高濃度ｎ型不純物拡散領域１６、１７上にはハフニウムシリサイド膜３６、３７が形成されている一方、ｎ型ＭＩＳトランジスタＱ1の高濃度ｎ型不純物拡散領域１６、１７上にはハフニウムシリサイド膜３６、３７が形成されていない。
【００６２】
このように、ｎ型ＭＩＳトランジスタＱ3のソース領域の一部である高濃度ｎ型不純物拡散領域１６およびドレイン領域の一部である高濃度ｎ型不純物拡散領域１７上にハフニウムシリサイド膜３６、３７を形成することにより、ソース領域およびドレイン領域の抵抗値を低減することができる。
【００６３】
同様に、本実施の形態２のｐ型ＭＩＳトランジスタＱ4と前記実施の形態１のｐ型ＭＩＳトランジスタＱ2との相違点は、高濃度ｐ型不純物拡散領域１８、１９上にプラチナシリサイド膜３８、３９が形成されているか否かという点であり、ｐ型ＭＩＳトランジスタＱ4においては、プラチナシリサイド膜３８、３９が形成されているため、ソース領域およびドレイン領域の抵抗値を低減することができる。
【００６４】
本実施の形態２におけるｎ型ＭＩＳトランジスタＱ3およびｐ型ＭＩＳトランジスタＱ4は上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。
【００６５】
図２〜図７で示した工程までは前記実施の形態１と同様である。次に、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、ｎ型ＭＩＳトランジスタＱ3形成領域に形成されている酸化シリコン膜２０およびダミー電極９ａ上に形成されている酸化シリコン膜７を除去する。これにより、ダミー電極９ａの上部および高濃度ｎ型不純物拡散領域１６、１７の表面が露出される。
【００６６】
続いて、図１６に示すように、半導体基板１の主面上にハフニウム膜２１、酸化シリコン膜２２を順次形成する。ハフニウム膜２１は、例えばスパッタリング法を使用して形成することができ、酸化シリコン膜２２は、例えばＣＶＤ法を使用して形成することができる。このとき、ダミー電極９ａの上部および高濃度ｎ型不純物拡散領域１６、１７の表面にはハフニウム膜２１が直接密着することになる。
【００６７】
次に、約４５０℃〜約７００℃の熱処理を行なう。これによりダミー電極９ａを構成するポリシリコン膜６とこのポリシリコン膜６に密着しているハフニウム膜２１の間でシリサイド反応が生じて図１７に示すようにハフニウムシリサイド膜２３よりなるゲート電極２４ａが形成される。このとき、高濃度ｎ型不純物拡散領域１６、１７の表面においてもシリサイド反応が進み、高濃度ｎ型不純物拡散領域１６、１７にハフニウムシリサイド膜３６、３７が形成される。
【００６８】
ここで、近年ＭＩＳトランジスタの微細化に伴い、高濃度ｎ型不純物拡散領域１６、１７の深さが浅くなってきている。したがって、上述したハフニウムシリサイド膜３６、３７を高濃度ｎ型不純物拡散領域１６、１７上に形成する際、表面だけでなく内部を突き抜ける程にハフニウムシリサイド膜３６、３７が形成されることが考えられる。この場合ソース領域あるいはドレイン領域と半導体基板１の間が導通状態となってしまい問題となる。そこで、例えばｎ型ＭＩＳトランジスタＱ3形成領域上に形成されていた酸化シリコン膜２０を除去した後（図１５参照）、露出した高濃度ｎ型不純物拡散領域１６、１７上に選択的にシリコンを成長させることが考えられる。このようにすることにより、ハフニウム膜２１と反応するシリコン層を厚くすることができ、ハフニウムシリサイド膜３６、３７が高濃度ｎ型不純物拡散領域１６、１７を突き抜けて形成されることを防止できる。
【００６９】
次に、図１８に示すように、半導体基板１の主面上に酸化シリコン膜２５を形成する。酸化シリコン膜２５は、例えばＣＶＤ法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、ｐ型ＭＩＳトランジスタＱ4形成領域に形成されている酸化シリコン膜２５および酸化シリコン膜２０を除去するとともにダミー電極９ｂ上に形成されている酸化シリコン膜７を除去する。これにより、ダミー電極９ｂの上部および高濃度ｐ型不純物拡散領域１８、１９の表面が露出する。
【００７０】
次に、図１９に示すように、半導体基板１の主面上にプラチナ膜２６、酸化シリコン膜２７を順次形成する。プラチナ膜２６は、例えばスパッタリング法を使用して形成することができ、また酸化シリコン膜２７は、例えばＣＶＤ法を使用して形成することができる。このとき、ｐ型ＭＩＳトランジスタＱ4形成領域において、高濃度ｐ型不純物拡散領域１８、１９およびダミー電極９ｂの上部に密着するようにプラチナ膜２６が形成される。
【００７１】
続いて、約３００℃〜約５００℃の熱処理を施すことにより、高濃度ｐ型不純物拡散領域１８、１９およびダミー電極９ｂを構成しているシリコンとプラチナ膜２６とを反応させて、プラチナシリサイド膜２８よりゲート電極２４ｂを形成するとともに、高濃度ｐ型不純物拡散領域１８、１９にプラチナシリサイド膜３８、３９を形成する（図２０参照）。
【００７２】
そして、図２０に示すように、酸化シリコン膜２７および未反応のプラチナ膜２６を除去した後、前記実施の形態１で説明したのと同様の工程を経ることにより配線を形成する（図１４参照）。なお、図２０に示すように、未反応のプラチナ膜２６を除去した後、ｎ型ＭＩＳトランジスタＱ3形成領域には、酸化シリコン膜２５が残存するが、この酸化シリコン膜２５を除去した後、層間絶縁膜を形成してもよいし、酸化シリコン膜２５を除去せずに残したまま層間絶縁膜を形成してもよい。
【００７３】
このようにして、ｎ型ＭＩＳトランジスタＱ3およびｐ型ＭＩＳトランジスタＱ4を形成することができる。本実施の形態２によれば、ｎ型ＭＩＳトランジスタＱ3のゲート電極２４ａをハフニウムシリサイド膜２３から形成し、ｐ型ＭＩＳトランジスタＱ4のゲート電極２４ｂをプラチナシリサイド膜２８から形成しているので、ｎ型ＭＩＳトランジスタＱ3とｐ型ＭＩＳトランジスタＱ4の両方でしきい値電圧を下げることができる。
【００７４】
また、ｎ型ＭＩＳトランジスタＱ3の高濃度ｎ型不純物拡散領域１６、１７にハフニウムシリサイド膜３６、３７を形成し、ｐ型ＭＩＳトランジスタＱ4の高濃度ｐ型不純物拡散領域１８、１９にプラチナシリサイド膜３８、３９を形成したので、それぞれのトランジスタにおいてソース領域およびドレイン領域の抵抗を低減することができる。
【００７５】
また、本実施の形態２においてハフニウムシリサイド膜３６、３７は、ハフニウムシリサイド膜２３よりなるゲート電極２４ａを形成する工程で一緒に形成するようにしたため、ハフニウムシリサイド膜３６、３７を独自に形成する場合に比べて工程数を削減することができる。これは、プラチナシリサイド膜３８、３９を形成する場合も同様であり、工程数の削減を図ることができる。
【００７６】
なお、本実施の形態２においても前記実施の形態１と同様にゲート電極２４ａ、２４ｂを形成する前に活性化アニールを行なっている。したがって、ゲート電極２４ａ、２４ｂを形成した後には活性化アニールのような高温の熱処理を行なわないため、前記実施の形態１で述べた効果と同様の効果を得ることができる。
【００７７】
（実施の形態３）
前記実施の形態２では、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタにおいて、それぞれのゲート電極を構成する金属シリサイド膜と同様の金属シリサイド膜をソース領域およびドレイン領域上に形成する例について説明したが、本実施の形態３では、ｎ型ＭＩＳトランジスタのソース領域およびドレイン領域上に形成される金属シリサイド膜を、ｐ型ＭＩＳトランジスタのソース領域およびドレイン領域に形成される金属シリサイド膜と同様の膜から形成する例について説明する。
【００７８】
図２１は、本実施の形態３におけるｎ型ＭＩＳトランジスタＱ5およびｐ型ＭＩＳトランジスタＱ6を示した断面図である。図２１において、ｎ型ＭＩＳトランジスタＱ5の構成は、前記実施の形態２におけるｎ型ＭＩＳトランジスタＱ3の構成とほぼ同様であるため、異なる部分だけ説明する。
【００７９】
本実施の形態３におけるｎ型ＭＩＳトランジスタＱ5と前記実施の形態２におけるｎ型ＭＩＳトランジスタＱ3との相違点は、ｎ型ＭＩＳトランジスタＱ5の高濃度ｎ型不純物拡散領域１６、１７には、プラチナシリサイド膜４０、４１が形成されているのに対し、ｎ型ＭＩＳトランジスタＱ3の高濃度ｎ型不純物拡散領域１６、１７にはハフニウムシリサイド膜３６、３７が形成されている点である。すなわち本実施の形態３のｎ型ＭＩＳトランジスタＱ5において、低濃度ｎ型不純物拡散領域（第１不純物領域）１０、１１の外側には、高濃度ｎ型不純物拡散領域（第３不純物領域）１６、１７が形成されており、この高濃度ｎ型不純物拡散領域１６、１７にはプラチナシリサイド膜４０、４１が形成されている。
【００８０】
ここで、ハフニウムシリサイド膜３６、３７に比べてプラチナシリサイド膜４０、４１を形成した方が抵抗を小さくすることができる。したがって、本実施の形態３のｎ型ＭＩＳトランジスタＱ5によればソース領域およびドレイン領域のシート抵抗をさらに低減することができ、ｎ型ＭＩＳトランジスタＱ5の駆動速度を向上することができる。
【００８１】
また、本実施の形態３におけるｐ型ＭＩＳトランジスタＱ6と前記実施の形態２におけるｐ型ＭＩＳトランジスタＱ4とは同じ構成をしている。すなわち、本実施の形態３のｐ型ＭＩＳトランジスタＱ6も低濃度ｐ型不純物拡散領域（第２不純物領域）１２、１３の外側に高濃度ｐ型不純物拡散領域（第４不純物領域）１８、１９が形成されており、この高濃度ｐ型不純物拡散領域１８、１９にプラチナシリサイド膜３８、３９が形成されている。
【００８２】
本実施の形態３におけるｎ型ＭＩＳトランジスタＱ5およびｐ型ＭＩＳトランジスタＱ6は上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。
【００８３】
図２〜図１０で示した工程までは前記実施の形態１と同様である。次に、半導体基板１の素子形成面（主面）上に酸化シリコン膜２５を例えばＣＶＤ法を使用して形成した後、図２２に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜２５をパターニングするとともに図１０に示した酸化シリコン膜７、２０を除去する。パターニングは、ゲート電極２４ａ上にだけ酸化シリコン膜２５が残るようにする。
【００８４】
続いて、図２３に示すように、半導体基板１の主面上にプラチナ膜２６、酸化シリコン膜２７を順次形成する。プラチナ膜２６は、例えばスパッタリング法を使用して形成することができ、また酸化シリコン膜２７は、例えばＣＶＤ法を使用して形成することができる。このとき、ダミー電極９ｂの上部および高濃度ｎ型不純物拡散領域１６、１７や高濃度ｐ型不純物拡散領域１８、１９の表面にはプラチナ膜２６が直接密着することになる。
【００８５】
次に、約３００℃〜約５００℃の熱処理を施す。この熱処理により、ダミー電極９ｂを構成するポリシリコン膜６とプラチナ膜２６との間でシリサイド反応が生じ、図２４に示すようなプラチナシリサイド膜２８よりなるゲート電極２４ｂが形成される。このとき、高濃度ｎ型不純物拡散領域１６、１７および高濃度ｐ型不純物拡散領域１８、１９の表面においてもシリサイド反応が進み、高濃度ｎ型不純物拡散領域１６、１７および高濃度ｐ型不純物拡散領域１８、１９にプラチナシリサイド膜３８〜４１が形成される。
【００８６】
そして、図２４に示すように酸化シリコン膜２５、２７および未反応のプラチナ膜を除去した後、前記実施の形態１で説明したのと同様の工程を経ることにより配線を形成する（図２１参照）。
【００８７】
このようにして、ｎ型ＭＩＳトランジスタＱ5およびｐ型ＭＩＳトランジスタＱ6を形成することができる。本実施の形態３によれば、ｎ型ＭＩＳトランジスタＱ5のゲート電極２４ａをハフニウムシリサイド膜２３から形成し、ｐ型ＭＩＳトランジスタＱ6のゲート電極２４ｂをプラチナシリサイド膜２８から形成しているので、ｎ型ＭＩＳトランジスタＱ5とｐ型ＭＩＳトランジスタＱ6の両方でしきい値電圧を下げることができる。
【００８８】
また、ｎ型ＭＩＳトランジスタＱ5において、高濃度ｎ型不純物拡散領域１６、１７にハフニウムシリサイド膜３６、３７ではなくプラチナシリサイド膜４０、４１を形成したので、さらなるシート抵抗の低減を図ることができる。
【００８９】
また、ｐ型ＭＩＳトランジスタＱ6のゲート電極２４ｂを形成する工程で同時にプラチナシリサイド膜３８〜４１を形成しているので、プラチナシリサイド膜３８〜４１を独自に形成する場合に比べて工程数を削減することができる。ここで、本実施の形態３ではｐ型ＭＩＳトランジスタＱ6のゲート電極２４ｂに使用されているプラチナシリサイド膜２８と同種のプラチナシリサイド膜３８〜４１を高濃度ｎ型不純物拡散領域１６、１７および高濃度ｐ型不純物拡散領域１８、１９に形成したがこれに限らず、ｎ型ＭＩＳトランジスタＱ5のゲート電極２４ａに使用するシリサイド膜と同種のシリサイド膜を高濃度ｎ型不純物拡散領域１６、１７および高濃度ｐ型不純物拡散領域１８、１９に形成してもよい。
【００９０】
なお、本実施の形態３においても前記実施の形態１と同様にゲート電極２４ａ、２４ｂを形成する前に活性化アニールを行なっている。したがって、ゲート電極２４ａ、２４ｂを形成した後には活性化アニールのような高温の熱処理を行なわないため、前記実施の形態１で述べた効果と同様の効果を得ることができる。
【００９１】
（実施の形態４）
本実施の形態４では、ゲート電極を形成する際に行なわれるシリサイド反応での異常結晶成長の抑制を図ることができる例について説明する。
【００９２】
本実施の形態４におけるｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタは例えば図１に示すｎ型ＭＩＳトランジスタＱ1およびｐ型ＭＩＳトランジスタＱ2と同様の構成をしている。ただし、ハフニウムシリサイド膜（第１金属シリサイド膜）２３よりなるゲート電極２４ａやプラチナシリサイド膜（第２金属シリサイド膜）２８よりなるゲート電極２４ｂには、不活性元素であるアルゴンやヘリウムが含まれていることがある。
【００９３】
以下に、本実施の形態４における半導体装置の製造方法について図面を参照しながら説明する。
【００９４】
まず、図２〜図８に示した工程までは前記実施の形態１と同様である。次に、図２５に示すように、ポリシリコン膜よりなるダミー電極９ａ内にイオン注入法を使用してアルゴンやヘリウムなどの不活性元素あるいはシリコンを導入する。するとダミー電極９ａを構成しているポリシリコン膜の結晶構造が導入した元素により破壊されアモルファス化する。
【００９５】
続いて、図９に示すように、半導体基板１の主面上にハフニウム膜２１、酸化シリコン膜２２を順次形成する。このとき、アモルファス化したシリコン膜よりなるダミー電極９ａ上には直接ハフニウム膜２１が密着して形成されている。
【００９６】
次に、約４５０℃〜約７００℃の熱処理を施す。この熱処理によってアモルファス化したシリコン膜とハフニウム膜とがシリサイド反応して、ハフニウムシリサイド膜２３よりなるゲート電極２４ａが形成される（図１０参照）。
【００９７】
次に、図１１に示すように、半導体基板１の主面上に酸化シリコン膜２５を形成した後、ダミー電極９ｂ上に形成された酸化シリコン膜２５を除去してダミー電極９ｂの上部を露出する。
【００９８】
続いて、イオン注入法を使用してダミー電極９ｂ内にアルゴンやヘリウムなどの不活性元素あるいはシリコンを導入する。このとき、ダミー電極９ｂを構成しているポリシリコン膜の結晶構造が破壊されアモルファス化する。
【００９９】
次に、半導体基板１の主面上にプラチナ膜２６、酸化シリコン膜２７を順次形成する。このとき、アモルファス化したシリコン膜よりなるダミー電極９ｂ上には直接プラチナ膜２６が形成されている（図１２参照）。
【０１００】
そして、約３００℃〜約５００℃の熱処理をすることにより、アモルファス化したシリコン膜とプラチナ膜とがシリサイド反応して、プラチナシリサイド膜２８よりなるゲート電極２４ｂが形成される（図１３参照）。なお、この後の工程は、前記実施の形態１と同様である。
【０１０１】
このように本実施の形態４では、ポリシリコン膜と金属膜（ハフニウム膜２１やプラチナ膜２６）とのシリサイド反応ではなく、アモルファス化したシリコン膜と金属膜とのシリサイド反応によって、金属シリサイド膜よりなるゲート電極を形成している。
【０１０２】
ポリシリコン膜は、小さな結晶粒が多数集まってできている構造をしており、それぞれの結晶粒は、結晶粒界によって分けられている。ここで、ポリシリコン膜と金属膜とのシリサイド反応は、ポリシリコン膜内を均一に進行するのではなく、結晶粒と結晶粒との間にある結晶粒界での反応が結晶粒内における反応より進みやすい傾向がある。したがってポリシリコン膜と金属膜との反応では、不均一にシリサイド反応が進むことになりやすく、異常結晶成長が生じる可能性がある。
【０１０３】
そこで、本実施の形態４ではポリシリコン膜中に不活性元素やシリコンを導入することにより結晶構造（結晶粒）を破壊して不均一にシリサイド反応が進むことを抑制している。したがって、シリサイド反応での異常結晶成長の抑制を図ることができ、製品歩留まりの向上を図ることができる。
【０１０４】
なお、本実施の形態４では、図１に示す構造について説明したが、これに限らず例えば図１４に示す構造や図２１に示す構造についても適用することができる。
【０１０５】
（実施の形態５）
本実施の形態５ではサイドウォールを形成せずに、ＬＤＤ（Lightly  Doped  Drain）構造をしたＭＩＳトランジスタを形成する例について説明する。
【０１０６】
図２６は、本実施の形態５におけるｎ型ＭＩＳトランジスタＱ7を示した断面図である。図２６において、半導体基板５０には素子分離領域５１が形成されており、この素子分離領域５１で分離された活性領域にはｐ型ウェル５２が形成されている。ｐ型ウェル５２にはｎ型ＭＩＳトランジスタＱ7が形成されている。
【０１０７】
ｎ型ＭＩＳトランジスタＱ7は、ｐ型ウェル５２上に形成されたゲート絶縁膜５３とこのゲート絶縁膜５３上に形成されたゲート電極５７を有している。ゲート絶縁膜５３は、例えば酸化シリコン膜より構成されるが、酸化シリコン膜より誘電率が高いいわゆるＨｉｇｈ−ｋ膜から構成してもよい。また、ゲート電極５７は、金属シリサイド膜から構成されている。具体的には、ハフニウム膜から構成されるが、これに限らず、例えばジルコニウム、タンタル、チタン、ニオブあるいは希土類金属などのシリサイド膜から形成してもよい。
【０１０８】
ゲート電極５７下のｐ型ウェル５２内には半導体領域である低濃度ｎ型不純物拡散領域（第１不純物領域）５５、５６が形成されており、この低濃度ｎ型不純物拡散領域５５、５６の外側には低濃度ｎ型不純物拡散領域５５、５６よりも高濃度に導電型不純物が導入された高濃度ｎ型不純物拡散領域（第２不純物領域）５８、５９が形成されている。この高濃度ｎ型不純物拡散領域５８、５９は、ゲート電極５７に整合して形成されている。
【０１０９】
そして、低濃度ｎ型不純物拡散領域５５と高濃度ｎ型不純物拡散領域５８によりｎ型ＭＩＳトランジスタＱ7のソース領域が形成され、低濃度ｎ型不純物拡散領域５６と高濃度ｎ型不純物拡散領域５９によりｎ型ＭＩＳトランジスタＱ7のドレイン領域が形成されている。このようにｎ型ＭＩＳトランジスタＱ7は、ＬＤＤ構造をしている。
【０１１０】
本実施の形態５におけるｎ型ＭＩＳトランジスタＱ7は上記のように構成されており、以下にその製造方法について、図面を参照しながら説明する。
【０１１１】
まず、図２７に示すように半導体基板１上に素子分離領域５１を形成する。素子分離領域５１は、例えば酸化シリコン膜よりなり、ＳＴＩ法やＬＯＣＯＳ法などによって形成される。
【０１１２】
次に、素子分離領域５１で分離された活性領域にｐ型ウェル５２を形成する。ｐ型ウェル５２は、フォトリソグラフィ技術およびイオン注入法を使用してｐ型不純物を半導体基板１に導入することにより形成することができる。ｐ型不純物としては、ボロン（ホウ素）やフッ化ボロンなどがある。
【０１１３】
続いて、半導体基板１の主面上にゲート絶縁膜５３を形成する。ゲート絶縁膜５３は、例えば酸化シリコン膜よりなり、例えば熱酸化法により形成することができる。なお、ゲート絶縁膜５３として、酸化ハフニウム、アルミナ（酸化アルミニウム）、ハフニウムアルミネ−ト、ジルコニア（酸化ジルコニウム）、窒化シリコン、Ｌａ2Ｏ3などの希土類酸化物などのいわゆるＨｉｇｈ−ｋ膜や酸窒化シリコン膜を使用してもよい。
【０１１４】
次に、ゲート絶縁膜５３上にポリシリコン膜を形成する。ポリシリコン膜は、例えばＣＶＤ法を使用することにより形成することができる。そして、このポリシリコン膜上に例えばスピン塗布法を使用してレジスト膜（図示せず）を形成した後、露光・現像することによりレジスト膜をパターニングする。パターニングは、ダミー電極を形成する領域にレジスト膜が残るようにする。
【０１１５】
続いて、パターニングしたレジスト膜をマスクにしたエッチングにより、図２７に示すダミー電極５４を形成する。そして、このダミー電極５４に整合して、低濃度ｎ型不純物拡散領域５５、５６を形成する。低濃度ｎ型不純物拡散領域５５、５６は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、リンや砒素などのｎ型不純物を導入することにより形成することができる。
【０１１６】
次に、半導体基板１の主面上にハフニウム膜を形成する。ハフニウム膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、約４５０℃〜約７００℃の熱処理を施すことにより、ダミー電極５４を構成するポリシリコン膜とハフニウム膜とをシリサイド反応させ、図２８に示すゲート電極５７を形成する。このゲート電極５７はハフニウムシリサイド膜より形成されている。このとき、ハフニウムシリサイド膜よりなるゲート電極５７は、ポリシリコン膜よりなるダミー電極５４に比べて体積が膨張する。
【０１１７】
続いて、図２６に示すように体積が膨張したゲート電極５７に整合して、高濃度ｎ型不純物拡散領域５８、５９を形成する。このようにして、本実施の形態５におけるｎ型ＭＩＳトランジスタＱ7を形成することができる。
【０１１８】
本実施の形態５によれば、ポリシリコン膜よりなるダミー電極５４に整合して低濃度ｎ型不純物拡散領域５５、５６を形成した後、ダミー電極５４のポリシリコン膜とハフニウム膜をシリサイド反応させて、ダミー電極５４より体積が膨張したゲート電極５７を形成する。そして、この体積が膨張したゲート電極５７に整合して、高濃度ｎ型不純物拡散領域５８、５９を形成することにより、ＬＤＤ構造のｎ型ＭＩＳトランジスタＱ7を形成することができる。したがって、サイドウォールを形成せずにＬＤＤ構造を形成することができる。このため、サイドウォールを形成する工程を省くことができ、ｎ型ＭＩＳトランジスタＱ7の製造工程を簡略化することができる。
【０１１９】
なお、本実施の形態５では、ｎ型ＭＩＳトランジスタを例にとって説明したが、ｐ型ＭＩＳトランジスタであっても適用することができる。この場合、ゲート電極は、例えばプラチナ、イリジウム、ニッケル、コバルト、タングステン、モリブデンあるいは貴金属のシリサイド膜などより形成することができる。
【０１２０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２１】
例えば、前記実施の形態１〜前記実施の形態４では、先にハフニウムシリサイド膜よりなるｎ型ＭＩＳトランジスタのゲート電極を形成した後、プラチナシリサイド膜よりなるｐ型ＭＩＳトランジスタのゲート電極を形成したが、これに限らず、先にプラチナシリサイド膜よりなるｐ型ＭＩＳトランジスタのゲート電極を形成し、その後ハフニウムシリサイド膜よりなるｎ型ＭＩＳトランジスタのゲート電極を形成してもよい。
【０１２２】
一般に、ｎ型ＭＩＳトランジスタのゲート電極に使用する金属シリサイド膜を形成するためには、ｐ型ＭＩＳトランジスタのゲート電極に使用する金属シリサイド膜を形成する場合に比べて高温の熱処理を必要とする。このため、ｎ型ＭＩＳトランジスタのゲート電極となる金属シリサイド膜を形成した後、ｐ型ＭＩＳトランジスタのゲート電極となる金属シリサイド膜を形成することが望ましいが、先にｐ型ＭＩＳトランジスタのゲート電極となる金属シリサイド膜を形成した後に、ｎ型ＭＩＳトランジスタのゲート電極となる金属シリサイド膜を形成してもよい。
【０１２３】
また、前記実施の形態では、ｎ型ＭＩＳトランジスタとして一種類の金属シリサイド膜を使用していたが、例えば異なる金属シリサイド膜をゲート電極とする複数のｎ型ＭＩＳトランジスタを半導体基板上に形成してもよい。このようにすることにより、しきい値電圧の異なる複数のｎ型ＭＩＳトランジスタを形成することができる。さらに、金属シリサイド膜ではなく、ポリシリコン膜に導電型不純物を導入したゲート電極を有するｎ型ＭＩＳトランジスタやポリシリコン膜上の一部に金属シリサイド膜を形成したゲート電極を有するｎ型ＭＩＳトランジスタが半導体基板上の一部に形成されていてもよい。なお、ｐ型ＭＩＳトランジスタについても同様である。
【産業上の利用可能性】
【０１２４】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【０１２５】
【図１】本発明の実施の形態１における半導体装置を示した断面図である。
【図２】実施の形態１における半導体装置の製造工程を示した断面図である。
【図３】図２に続く半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】本発明の実施の形態２における半導体装置を示した断面図である。
【図１５】実施の形態２における半導体装置の製造工程を示した断面図である。
【図１６】図１５に続く半導体装置の製造工程を示した断面図である。
【図１７】図１６に続く半導体装置の製造工程を示した断面図である。
【図１８】図１７に続く半導体装置の製造工程を示した断面図である。
【図１９】図１８に続く半導体装置の製造工程を示した断面図である。
【図２０】図１９に続く半導体装置の製造工程を示した断面図である。
【図２１】本発明の実施の形態３における半導体装置を示した断面図である。
【図２２】実施の形態３における半導体装置の製造工程を示した断面図である。
【図２３】図２２に続く半導体装置の製造工程を示した断面図である。
【図２４】図２３に続く半導体装置の製造工程を示した断面図である。
【図２５】本発明の実施の形態４における半導体装置の製造工程を示した断面図である。
【図２６】本発明の実施の形態５における半導体装置を示した断面図である。
【図２７】実施の形態５における半導体装置の製造工程を示した断面図である。
【図２８】図２７に続く半導体装置の製造工程を示した断面図である。
【符号の説明】
【０１２６】
１  半導体基板
２  素子分離領域
３  ｐ型ウェル
４  ｎ型ウェル
５  絶縁膜
５ａ  ゲート絶縁膜（第１ゲート絶縁膜）
５ｂ  ゲート絶縁膜（第２ゲート絶縁膜）
６  ポリシリコン膜
７  酸化シリコン膜
８  レジスト膜
９ａ  ダミー電極（第１ダミー電極）
９ｂ  ダミー電極（第２ダミー電極）
１０  低濃度ｎ型不純物拡散領域（第１ｎ型不純物領域）
１１  低濃度ｎ型不純物拡散領域（第１ｎ型不純物領域）
１２  低濃度ｐ型不純物拡散領域（第１ｐ型不純物領域）
１３  低濃度ｐ型不純物拡散領域（第１ｐ型不純物領域）
１４  サイドウォール（第１サイドウォール）
１５  サイドウォール（第２サイドウォール）
１６  高濃度ｎ型不純物拡散領域（第２ｎ型不純物領域）
１７  高濃度ｎ型不純物拡散領域（第２ｎ型不純物領域）
１８  高濃度ｐ型不純物拡散領域（第２ｐ型不純物領域）
１９  高濃度ｐ型不純物拡散領域（第２ｐ型不純物領域）
２０  酸化シリコン膜
２１  ハフニウム膜（第１金属膜）
２２  酸化シリコン膜
２３  ハフニウムシリサイド膜（第１金属シリサイド膜）
２４ａ  ゲート電極（第１ゲート電極）
２４ｂ  ゲート電極（第２ゲート電極）
２５  酸化シリコン膜
２６  プラチナ膜（第２金属膜）
２７  酸化シリコン膜
２８  プラチナシリサイド膜（第２金属シリサイド膜）
３０  酸化シリコン膜
３１  コンタクトホール
３２ａ  チタン／窒化チタン膜
３２ｂ  タングステン膜
３３  プラグ
３４ａ  チタン／窒化チタン膜
３４ｂ  アルミニウム膜
３４ｃ  チタン／窒化チタン膜
３５  配線
３６  ハフニウムシリサイド膜
３７  ハフニウムシリサイド膜
３８  プラチナシリサイド膜
３９  プラチナシリサイド膜
４０  プラチナシリサイド膜
４１  プラチナシリサイド膜
５０  半導体基板
５１  素子分離領域
５２  ｐ型ウェル
５３  ゲート絶縁膜
５４  ダミー電極
５５  低濃度ｎ型不純物拡散領域（第１不純物領域）
５６  低濃度ｎ型不純物拡散領域（第１不純物領域）
５７  ゲート電極
５８  高濃度ｎ型不純物拡散領域（第２不純物領域）
５９  高濃度ｎ型不純物拡散領域（第２不純物領域）
Ｑ1  ｎ型ＭＩＳトランジスタ
Ｑ2  ｐ型ＭＩＳトランジスタ
Ｑ3  ｎ型ＭＩＳトランジスタ
Ｑ4  ｐ型ＭＩＳトランジスタ
Ｑ5  ｎ型ＭＩＳトランジスタ
Ｑ6  ｐ型ＭＩＳトランジスタ
Ｑ7  ｎ型ＭＩＳトランジスタ
【図１】
2005217275.tif 000003
【図２】
2005217275.tif 000004
【図３】
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【図４】
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【図５】
2005217275.tif 000007
【図６】
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【図７】
2005217275.tif 000009
【図８】
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【図９】
2005217275.tif 000011
【図１０】
2005217275.tif 000012
【図１１】
2005217275.tif 000013
【図１２】
2005217275.tif 000014
【図１３】
2005217275.tif 000015
【図１４】
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【図１５】
2005217275.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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