(57)【要約】【課題】主記憶部である揮発性メモリから二次記憶部である不揮発性メモリへのデータ転送効率を向上させる半導体記憶装置およびデータ処理装置を提供する。【解決手段】主記憶部としてプログラム等の実行のために使用されるＲＡＭ１１ａと、二次記憶部としてデータの退避等のために使用される不揮発性メモリ１２ａと、ＲＡＭ１１ａと不揮発性メモリ１２ａの間を接続する高速な内部バス２００ａと、データ転送に関して内部バス２００ａ上のデータと外部バス上のデータとの間のインタフェースを構成するバスインタフェース１３と、を有し、上記ＲＡＭ１１ａ、不揮発性メモリ１２ａおよびバスインタフェース１３を同一のパッケージ内に封止する。【選択図】図１
2005250907.tif 000002
【特許請求の範囲】
【請求項１】
揮発性メモリと、
当該揮発性メモリとバスを介して接続された不揮発性メモリと、
前記バスを介して、少なくとも前記揮発性メモリと前記不揮発性メモリ以外とのデータ転送を可能とするインタフェース部と、
を有し、
前記揮発性メモリ、前記不揮発性メモリ、および前記インタフェース部を同一パッケージ内に含む
半導体記憶装置。
【請求項２】
前記揮発性メモリ、前記インタフェース部、および前記バスは、同一のメモリチップ上に形成され、
当該メモリチップは、少なくとも、前記不揮発性メモリに対してデータ転送を行うための第１のポートと、前記不揮発性メモリ以外に対してデータ転送を行うための第２のポートと、を有する
請求項１記載の半導体記憶装置。
【請求項３】
前記不揮発性メモリは、前記メモリチップと異なる第２のメモリチップ上に形成され、前記メモリチップと前記第２のメモリチップは、最短経路をもって接続される
請求項２記載の半導体記憶装置。
【請求項４】
少なくともデータ処理部と、半導体記憶部と、が第１のバスを介して接続されたデータ処理装置であって、
前記半導体記憶部は、
揮発性メモリと、
当該揮発性メモリと第２のバスを介して接続された不揮発性メモリと、
前記第２のバスを介して、少なくとも前記揮発性メモリおよび前記データ処理部とのデータ転送を可能とするインタフェース部と、を有し、
前記揮発性メモリ、前記不揮発性メモリ、および前記インタフェース部を同一パッケージ内に含み、
前記第２のバスは、前記第１のバスより広いビット幅を有し、前記インタフェース部は、少なくとも前記揮発性メモリから前記第２のバスを介して転送されるデータを、選択的に前記第１のバスへ出力するセレクタを含む
データ処理装置。
【請求項５】
少なくともデータ処理部と、半導体記憶部と、が第１のバスを介して接続されたデータ処理装置であって、
前記半導体記憶部は、
揮発性メモリと、
当該揮発性メモリと第２のバスを介して接続された不揮発性メモリと、
前記第２のバスを介して、少なくとも前記揮発性メモリおよび前記データ処理部とのデータ転送を可能とするインタフェース部と、を有し、
前記揮発性メモリ、前記不揮発性メモリ、および前記インタフェース部を同一パッケージ内に含み、
前記第２のバスによるデータ転送は、前記第１のバスより高い動作周波数をもって行い、前記インタフェース部は、前記揮発性メモリから前記第２のバスを介して転送されるデータを格納するためのレジスタを含む
データ処理装置。
【請求項６】
揮発性メモリと、
当該揮発性メモリと第１のバスを介して接続されたレジスタと、
前記レジスタと第２のバスを介して接続された不揮発性メモリと、
前記第１のバスを介して、少なくとも前記揮発性メモリと外部とのデータ転送を可能とするインタフェース部と、
を有し、
前記揮発性メモリ、レジスタ、前記不揮発性メモリ、および前記インタフェース部を同一パッケージ内に含む
半導体記憶装置。
【請求項７】
前記揮発性メモリ、前記インタフェース部、および前記第１のバスは、同一のメモリチップ上に形成され、
当該メモリチップは、少なくとも、前記不揮発性メモリに対してデータ転送を行うための第１のポートと、前記不揮発性メモリ以外に対してデータ転送を行うための第２のポートと、を有する
請求項６記載の半導体記憶装置。
【請求項８】
少なくともデータ処理部と、半導体記憶部と、が第１のバスを介して接続されたデータ処理装置であって、
前記半導体記憶部は、
揮発性メモリと、
当該揮発性メモリと第２のバスを介して接続されたレジスタと、
前記レジスタと第３のバスを介して接続された不揮発性メモリと、
前記第１のバスを介して、少なくとも前記揮発性メモリと前記データ処理部とのデータ転送を可能とするインタフェース部と、を有し、
前記揮発性メモリ、レジスタ、前記不揮発性メモリ、および前記インタフェース部を同一パッケージ内に含み、
前記第２のバスは、前記第１のバスより広いビット幅を有し、前記インタフェース部は、少なくとも前記揮発性メモリから前記第２のバスを介して転送されるデータを、選択的に前記第１のバスへ出力するセレクタを含む
データ処理装置。
【請求項９】
少なくともデータ処理部と、半導体記憶部と、が第１のバスを介して接続されたデータ処理装置であって、
前記半導体記憶部は、
揮発性メモリと、
当該揮発性メモリと第２のバスを介して接続されたレジスタと、
前記レジスタと第３のバスを介して接続された不揮発性メモリと、
前記第１のバスを介して、少なくとも前記揮発性メモリと前記データ処理部とのデータ転送を可能とするインタフェース部と、を有し、
前記揮発性メモリ、レジスタ、前記不揮発性メモリ、および前記インタフェース部を同一パッケージ内に含み、
前記第２のバスによるデータ転送は、前記第１のバスより高い動作周波数をもって行い、前記インタフェース部は、前記揮発性メモリから前記第２のバスを介して転送されるデータを格納するためのレジスタを含む
データ処理装置。
【請求項１０】
少なくともデータ処理部と半導体記憶部とを有するデータ処理装置であって、
前記半導体記憶部は、
揮発性メモリと、
当該揮発性メモリとバスを介して接続された不揮発性メモリと、
前記バスを介して、少なくとも前記揮発性メモリと前記データ処理部とのデータ転送を可能とするインタフェース部と、を有し、
前記揮発性メモリ、前記不揮発性メモリ、および前記インタフェース部を同一パッケージ内に含み、
前記データ処理部は、電源遮断時に、前記揮発性メモリに記憶するデータを前記バスを介して、前記不揮発性メモリに退避させる
データ処理装置。
【請求項１１】
少なくともデータ処理部と半導体記憶部とを有するデータ処理装置であって、
前記半導体記憶部は、
揮発性メモリと、
当該揮発性メモリとバスを介して接続された不揮発性メモリと、
前記バスを介して、少なくとも前記揮発性メモリと前記データ処理部とのデータ転送を可能とするインタフェース部と、を有し、
前記揮発性メモリ、前記不揮発性メモリ、および前記インタフェース部を同一パッケージ内に含み、
前記データ処理部は、前記揮発性メモリの少なくとも一部を前記不揮発性メモリのキャッシュとして使用する
データ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば、コンピュータシステム等に使用される不揮発性メモリを用いた半導体記憶装置およびデータ処理装置に関するものである。
【背景技術】
【０００２】
近年、携帯電話機やＰＤＡ(Personal Digital Assistance) などに代表される、モバイル型のコンピュータシステムとしてのデータ処理装置の普及が目ざましい。
以下、従来のデータ処理装置について、図６に関連付けて説明する。
【０００３】
図６は、従来のデータ処理装置のシステム構成の一例を示すブロック図である。
図６において、システムの主記憶部であるＲＡＭ１１は、揮発性メモリであり、ＤＲＡＭまたはＳＲＡＭ等のランダムアクセスメモリ（ＲＡＭ）から構成され、システムバス８００を介してＣＰＵ(Central Processing Unit) ２０に接続されている。
また、二次記憶部として、フラッシュメモリ等の不揮発性メモリ（ＮＶＭ）１２が、同様にシステムバス８００を介して、ＣＰＵ２０に接続されている。
システムバス８００は、たとえば、３２ビットのデータ幅を有するシステムデータバスである。
【０００４】
たとえば、アプリケーションプログラムは、通常、不揮発性メモリ１２に格納されており、システム起動時に主記憶部であるＲＡＭ１１にロードされ、初期化された後に実行される。当該アプリケーションプログラムの実行により生成されるデータは、ＲＡＭ１１内に格納領域が確保されて保存される。
【０００５】
不揮発性メモリ１２としては、通常、安価なフラッシュメモリが使用されるが、書き込み動作や読み出し動作に対して、アクセス可能なデータ単位やアクセススピードの制限があるため、十分なメモリ領域を確保することができない。したがって、作業領域（ワークエリア）のために、ＤＲＡＭやＳＲＡＭを主記憶部として用い、アプリケーションプログラムの格納やユーザデータのバックアップのために、フラッシュメモリを二次記憶部として使用することで、記憶機能に対する役割分担を図っている。
【０００６】
上述したデータ処理装置では、通常、最初にシステムが起動された後は、電源を遮断した後もＲＡＭ１１内のデータは保存される。
これは、二度目のシステム起動時に対して、システムの初期化に必要なデータ転送を不用にして、システムの起動に必要な時間を短縮したり、また、前回に使用した際に設定された環境やデータを維持するためである。たとえば、不揮発性メモリ１２よりロードされたアプリケーションプログラムや当該アプリケーションプログラムの実行により生じたデータは、そのまま主記憶部であるＲＡＭ１１内に保存される。
この場合、主記憶部であるＲＡＭ１１は揮発性メモリであるため、電源遮断時も通電させておく必要である。たとえば、ＲＡＭ１１としてＤＲＡＭを使用する場合には、適時リフレッシュ動作を行うことによりデータを保持する必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、電源遮断時にも主記憶部（上述のＲＡＭ１１）に通電を行うことによって、特に、モバイル型のコンピュータシステムにおいては、以下の問題が発生する。
【０００８】
第１に、システムの消費電力が増大するという問題である。
一般に、モバイル型のコンピュータシステムなどのデータ処理装置は、ユーザによる使用時間よりも不使用時間の方が長いので、不使用時の電力消費がトータルの消費電力に及ぼす影響は大きい。
特に、主記憶部にＤＲＡＭを使用する場合には、上述したように、電源遮断時においても、データ保持のために適時リフレッシュ動作が必要であり、かかるリフレッシュ動作は、アクセス時と同様の消費電力を必要とするため、トータルの電力消費としては非常に大きなものとなる。
【０００９】
第２に、不使用状態（電源遮断状態）のまま、データ処理装置が放置された場合、その間においても電力を消費するため、ユーザが意図しないタイミングによってバッテリが切れてしまい、主記憶部内のデータが消失することがあるという問題がある。
かかる問題を防ぐため、主記憶部の内容の少なくとも一部を電源遮断時やユーザ使用中において、不揮発性メモリにバックアップするデータ処理装置もあるが、この場合、ＲＡＭ１１はＣＰＵ２０と接続されたシステムバス８００を介して不揮発性メモリ１２にデータを送るので、この間システムは使用できない状態となる。
一方、システムバス８００のバス幅はＣＰＵ２０の仕様やシステム固有の必要に応じて制限されているので、ＲＡＭ１１および不揮発性メモリ１２間のデータ転送速度はバス幅によって制限され、システムが使用できない時間が比較的長時間となる場合がある。
したがって、仮に電源遮断時に上記バックアップを行う場合であっても、一旦電源を遮断した後は、データ処理装置をしばらく起動できないという問題が生ずる。
【００１０】
本発明はかかる事情に鑑みてなされたものであり、その目的は、主記憶部である揮発性メモリから二次記憶部である不揮発性メモリへのデータ転送効率を向上させる半導体記憶装置およびデータ処理装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明の第１の観点は、揮発性メモリと、当該揮発性メモリとバスを介して接続された不揮発性メモリと、前記バスを介して、少なくとも前記揮発性メモリと前記不揮発性メモリ以外とのデータ転送を可能とするインタフェース部と、を有し、前記揮発性メモリ、前記不揮発性メモリ、および前記インタフェース部を同一パッケージ内に含む半導体記憶装置である。
【００１２】
好ましくは、前記揮発性メモリ、前記インタフェース部、および前記バスは、同一のメモリチップ上に形成され、当該メモリチップは、少なくとも、前記不揮発性メモリに対してデータ転送を行うための第１のポートと、前記不揮発性メモリ以外に対してデータ転送を行うための第２のポートと、を有する。
【００１３】
好ましくは、前記不揮発性メモリは、前記メモリチップと異なる第２のメモリチップ上に形成され、前記メモリチップと前記第２のメモリチップは、最短経路をもって接続される。
【００１４】
上記目的を達成するための本発明の第２の観点は、少なくともデータ処理部と、半導体記憶部と、が第１のバスを介して接続されたデータ処理装置であって、前記半導体記憶部は、揮発性メモリと、当該揮発性メモリと第２のバスを介して接続された不揮発性メモリと、前記第２のバスを介して、少なくとも前記揮発性メモリおよび前記データ処理部とのデータ転送を可能とするインタフェース部と、を有し、前記揮発性メモリ、前記不揮発性メモリ、および前記インタフェース部を同一パッケージ内に含み、前記第２のバスは、前記第１のバスより広いビット幅を有し、前記インタフェース部は、少なくとも前記揮発性メモリから前記第２のバスを介して転送されるデータを、選択的に前記第１のバスへ出力するセレクタを含む。
【００１５】
上記目的を達成するための本発明の第３の観点は、揮発性メモリと、当該揮発性メモリと第１のバスを介して接続されたレジスタと、前記レジスタと第２のバスを介して接続された不揮発性メモリと、前記第１のバスを介して、少なくとも前記揮発性メモリと外部とのデータ転送を可能とするインタフェース部と、を有し、前記揮発性メモリ、レジスタ、前記不揮発性メモリ、および前記インタフェース部を同一パッケージ内に含む半導体記憶装置である。
【００１６】
上記目的を達成するための本発明の第４の観点は、少なくともデータ処理部と半導体記憶部とを有するデータ処理装置であって、前記半導体記憶部は、揮発性メモリと、当該揮発性メモリとバスを介して接続された不揮発性メモリと、前記バスを介して、少なくとも前記揮発性メモリと前記データ処理部とのデータ転送を可能とするインタフェース部と、を有し、前記揮発性メモリ、前記不揮発性メモリ、および前記インタフェース部を同一パッケージ内に含み、前記データ処理部は、電源遮断時に、前記揮発性メモリに記憶するデータを前記バスを介して、前記不揮発性メモリに退避させる。
【００１７】
本発明の第１の観点に係る半導体記憶装置によれば、揮発性メモリと不揮発性メモリがバスを介して接続され、インタフェース部は、少なくとも前記揮発性メモリと前記不揮発性メモリ以外の外部とのデータ転送を可能とし、前記揮発性メモリ、前記不揮発性メモリ、および前記インタフェース部が同一パッケージ内に含まれるので、揮発性メモリと不揮発性メモリ間の高速なデータ転送が可能となる。
【発明の効果】
【００１８】
本発明によれば、主記憶部である揮発性メモリから二次記憶部である不揮発性メモリへのデータ転送効率を向上させるので、消費電力を抑えつつ、高速にデータを不揮発性メモリにバックアップさせることができ、バッテリの長寿命化につながるという利点がある。さらに、バッテリの長寿命化に伴い、ユーザが意図しないタイミングでバッテリが切れることによってデータを消失するということがないという利点がある。
【発明を実施するための最良の形態】
【００１９】
第１の実施形態
以下、本発明の一実施形態としてのデータ処理装置１ａについて述べる。
図１は、データ処理装置１ａのシステム構成を示すブロック図である。図１において、半導体記憶部１０ａは、本発明に係る半導体記憶装置および半導体記憶部の一実施形態である。
【００２０】
なお、図１においては、従来のデータ処理装置１と同一の構成要素については、図６に示したデータ処理装置１に対して符号を変えていない。したがって、ＣＰＵ２０および３２ビットのシステムバス８００は、従来と同様である。
【００２１】
半導体記憶部１０ａは、揮発性メモリであるＲＡＭ１１ａと、不揮発性メモリ１２ａと、バスインタフェース１３と、を含み、１つのパッケージ内に封止されて構成されている。
図示のとおり、ＲＡＭ１１ａ、不揮発性メモリ１２ａおよびバスインタフェース１３は、それぞれ半導体記憶部１０ａの内部バス２００ａによりお互いに接続されている。
【００２２】
半導体記憶部１０ａの内部バス２００ａは、システムバス８００より高速なバス、たとえば、１２８ビットのバス幅により構成されているので、より高速なデータ転送が可能となっている。
【００２３】
ＲＡＭ１１ａは、ＤＲＡＭまたはＳＲＡＭにより構成され、システムの主記憶部の一部を形成する。たとえば、データ処理装置１ａが起動されると、ＣＰＵ２０は、不揮発性メモリ１２ａに格納されるアプリケーションプログラムをＲＡＭ１１ａにロードし、ＲＡＭ１１ａを作業領域として、ロードされたアプリケーションプログラムを実行する。
【００２４】
不揮発性メモリ１２ａは、システムの二次記憶部として、たとえば、アプリケーションプログラム等や当該プログラムの実行により生じたデータを格納する。不揮発性メモリ１２ａは、不揮発性であるため、電源遮断時においても格納されたデータを保持する。
【００２５】
バスインタフェース１３は、１２８ビット幅の内部バス２００ａと３２ビット幅のシステムバス８００とに接続され、データ転送のためのインタフェースを構成する。
たとえば、ＣＰＵ２０がＲＡＭ１１ａにアクセスする際には、ＣＰＵ２０は、システムバス８００を介してバスインタフェース１３に対し、内部バス２００ａ上の所望の３２ビットデータを選択することにより、ＲＡＭ１１ａ内のデータに対してアクセスを行う。すなわち、バスインタフェース１３は、セレクタとして機能する。
【００２６】
次いで、上述した構成要素を有するデータ処理装置１ａについて、特に電源遮断時の動作について、説明する。
データ処理装置１ａの電源が遮断されると、ＣＰＵ２０は、ＲＡＭ１１ａから不揮発性メモリ１２ａにデータの退避が行われる。たとえば、ＲＡＭ１１ａにおいてアプリケーションプログラムの実行により生じたデータやバックアップを要する環境設定データなどのデータは、次回の起動時に必要となるので、不揮発性メモリ１２ａへ転送される。
【００２７】
その際のデータ転送は、１２８ビット幅の内部バス２００ａを使用して高速に行われるので、電源遮断直後に再度電源を起動させる場合でも、全く問題なく起動させることが可能となる。
また、半導体記憶部１０ａは１つのパッケージで構成され、データ退避のための転送は、高速で低負荷の内部バス２００ａを介して行われるので、システムバス８００を用いるよりも少ない電力消費で短時間に実行することができる。
さらに、一旦不揮発性メモリ１２ａへデータ転送された後は、ＲＡＭ１１ａに対してデータを保持するためのリフレッシュ動作が必要ないので、消費電力を抑制することができる。
【００２８】
一方、再度電源を起動する場合には、不揮発性メモリ１２ａに退避されたデータが、１２８ビット幅の内部バス２００ａを介して、ＲＡＭ１１ａへ高速に転送される（書き戻される）。したがって、たとえば、起動直後すぐに前回の環境設定に基づく作業実行が可能となる。
【００２９】
なお、このような用途に用いる不揮発性メモリの場合、バイト等の小さなデータ単位のランダムアクセスは必要なく、たとえば５１２バイトや１ｋバイトのブロックレベルのアクセスができればよいので、ブロックレベルのアクセスに限定したメモリとすることにより、安価に製造することができる。
【００３０】
次に、上述の半導体記憶部１０ａの最適な構造について述べる。
すなわち、上述の半導体記憶部１０ａを構成する場合に、内部バス２００ａやバスインタフェース１３をＲＡＭ１１ａと同一チップ（以下、ＲＡＭチップという）内に配置し、当該ＲＡＭチップと、１または複数の不揮発性メモリ１２ａ用のチップ群とで構成することにより、全体として安価な半導体記憶部１０ａを実現することができる。また、内部バス２００ａを１チップ内に形成すれば、その負荷容量を非常に小さくすることができ、したがって消費電力をさらに低減できるので、大容量データの転送が容易となる。
【００３１】
図２は、上述したＲＡＭチップの一構成例であるＲＡＭチップＣＨＰ１ａを示す。
図２に示すＲＡＭチップＣＨＰ１ａにおいて、ＲＡＭ１１ａは、図示のように、メモリアレイ（ＭＥＭ  Ａｒｒａｙ）１１１ａおよびセンスアンプ（ＳＡ）１１２ａにより構成されるＤＲＡＭまたはＳＲＡＭである。
メモリアレイ１１１ａのうち、指定されたメモリセルから読み出されたデータは、センスアンプ１１２ａにより判定され、１２８ビット幅の内部バス２００ａに送出される。
バスインタフェース１３は、セレクタ（ＳＥＬ）として機能する。すなわち、内部バス２００ａ上の１２８ビットデータの中から、外部のＣＰＵ２０により選択された３２ビットのデータ（選択データ）を入出力回路（Ｉ／Ｏ）１６ａに送出する。
選択データはＲＡＭチップをパッケージに内蔵した半導体記憶部１０ａの入出力端子（図示しない）から、システムバス８００に出力される。
【００３２】
また、図２において、ＲＡＭ１１ａから不揮発性メモリ１２ａに対してデータ転送を行う際は、内部バス２００ａの１２８ビットのバス幅のすべてを使用して、高速にデータが入出力回路（Ｉ／Ｏ）１５ａへ送出され、さらに、ＲＡＭチップと別チップに実装される不揮発性メモリ１２ａへ送出される。
なお、上述したＲＡＭチップ上の入出力回路１５ａおよび１６ａには，負荷調整のためのバッファや、タイミング調整のためのラッチ回路が含まれる。
【００３３】
一方、外部からＲＡＭチップ上のＲＡＭ１１ａに対して、データを書き込む際は、逆の経路によりデータ転送が行われる。たとえば、システムバス８００からメモリアレイ１１１ａへの書き込みは、内部バス２００ａ上の１２８ビット幅のうち、３２ビット幅のみがバスインタフェース１３により選択されて書き込みが行われる。
【００３４】
その際の手法として、たとえば、一旦センスアンプ１１２ａから１２８ビットデータを内部バス２００ａに送出し、送出された１２８ビットデータのうち、３２ビットを書込みデータにより書き換えた後に、１２８ビットデータをセンスアンプに書き戻す手法により行うことができる。
また、別な手法として、センスアンプ１１２ａと内部バス２００ａとの接続部に新たにスイッチ（図示しない）を設け、バスインタフェース１３により選択された３２ビットデータに対応するバスに対応するセンスアンプのみを接続するように当該スイッチを制御し、選択されていない残りのバスは動作させないようにすれば、その分無駄な消費電力を抑制することができる。
【００３５】
次いで、半導体記憶部１０ａを形成するパッケージの構成例について述べる。
図３は、半導体記憶部１０ａを形成するパッケージの形態を例示する。
図３において、上述したＲＡＭチップＣＨＰ１ａと、不揮発性メモリ１２ａを含むチップＣＨＰ２とは、互いに積層されている。
ＲＡＭチップＣＨＰ１ａとチップＣＨＰ２間の配線は、ワイヤボンディングを使用せず、プラグＰＧにより、最短距離をもって結線されている。プラグＰＧの形成方法は、様々な手法が知られているが、たとえば、ＲＡＭチップＣＨＰ１ａの封止材の表面にコンタクト孔を開孔し、金属メッキでその孔を埋め込む等の手法を用いることができる。
【００３６】
このようなワイヤボンディングを使用しない接続方法としては、一般にフリップチップ接続が知られており、本実施形態におけるＲＡＭチップＣＨＰ１ａとチップＣＨＰ２との接続に適用することができる。フリップチップ接続によれば、両チップを低インダクタンスの半田接合や導電性の接着剤などにより接続するので、インダクタンスの大きいワイヤを使用するよりも、ノイズが少なく、かつ、高速なデータ転送を行うことが可能となる。
【００３７】
一方、ＲＡＭチップＣＨＰ１ａと基板ＳＳ上のパッケージ端子ＴＭとの配線は、ワイヤボンディングＷＢを使用する。また、チップＣＨＰ２のためのアドレス線や制御配線は、ＲＡＭチップＣＨＰ１ａからプラグＰＧを介して供給しても、基板ＳＳ上の端子ＴＭからワイヤボンディングにより供給してもよい。
【００３８】
半導体記憶部１０ａを形成するパッケージを図３に示す構成とすることにより、ＲＡＭチップＣＨＰ１ａとチップＣＨＰ２間のデータ転送に対して、非常に広いバス幅を適用することができるので、低消費電力により高速かつ大容量のデータ転送が可能となる。
【００３９】
以上説明したように、本実施形態に係る半導体記憶部１０ａによれば、主記憶部としてプログラム等の実行のために使用されるＲＡＭ１１ａと、二次記憶部としてデータの退避等のために使用される不揮発性メモリ１２ａと、ＲＡＭ１１ａと不揮発性メモリ１２ａの間を接続する高速な内部バス２００ａと、データ転送に関して内部バス２００ａ上のデータと外部バス上のデータとの間のインタフェースを構成するバスインタフェース１３と、を有し、上記ＲＡＭ１１ａ、不揮発性メモリ１２ａおよびバスインタフェース１３を同一のパッケージ内に封止するように構成したので、以下の効果が得られる。
【００４０】
すなわち、ＲＡＭ１１ａと不揮発性メモリ１２ａ間において、高速かつ効率の良いデータ転送を実現することができる。特に、電源遮断直後に、ＲＡＭ１１ａ上のデータを不揮発性メモリ１２ａへ退避させる場合には、高速で行うことができるので、電源オフ時においてＲＡＭ１１ａ上のデータを保持するためにＲＡＭ１１ａに対して通電を行う必要がなく、低消費電力を実現できると同時に、電源遮断直後に再度電源を起動する場合であっても、高速にデータをＲＡＭ１１ａへ書き戻すことですぐに所定の作業を実行することが可能である。
さらに、上記ＲＡＭ１１ａ、不揮発性メモリ１２ａおよびバスインタフェース１３が同一パッケージに封止されたことで、これらの間の配線距離を最小化できるので、配線抵抗および負荷を低減することができる。これにより、ＲＡＭ１１ａおよび不揮発性メモリ１２ａ間のさらに高速なデータ転送が実現できる。
【００４１】
本実施形態に係る半導体記憶部１０ａによれば、上記ＲＡＭ１１ａ、バスインタフェース１３および内部バス２００ａを同一チップ（ＲＡＭチップ）内に形成し、不揮発性メモリ１２ａへの入出力と、外部への入出力とに対応する２系統のポートを設け、不揮発性メモリ１２ａをＲＡＭチップと異なるチップに実装し、全体を２チップ構成としたので、内部バス２００ａを１チップ（ＲＡＭチップ）内に構築されることで、内部バス２００ａをさらに低抵抗および低負荷とすることができる。これにより、ＲＡＭ１１ａおよび不揮発性メモリ１２ａ間のさらに高速なデータ転送が実現できる。
【００４２】
本実施形態に係る半導体記憶部１０ａによれば、上記ＲＡＭチップＣＨＰ１ａおよび不揮発性メモリ１２ａ用のチップＣＨＰ２と間の配線をワイヤボンディングによる配線ではなく、フリップチップ接続により行っているので、接続配線が大幅に短縮される結果、両者間のバスの配線抵抗、インダクタンスが極小となる。したがって、より広いバス幅の内部バスを低消費電力により使用することができ、ＲＡＭ１１ａおよび不揮発性メモリ１２ａ間のさらなる高速データ転送が実現可能である。
【００４３】
また、本実施形態に係るデータ処理装置１ａによれば、ＣＰＵ２０と、上記半導体記憶部１０ａと、を有し、ＣＰＵ２０と半導体記憶部１０ａとがシステムバス８００により接続され、システムバス８００のバス幅（たとえば、３２ビット）に対して、半導体記憶部１０ａの内部バス２００ａのバス幅（たとえば、１２８ビット）を広く設定し、半導体記憶部１０ａのバスインタフェース１３は、データ転送を行う際、内部バス２００ａ上のデータの中から、ＣＰＵ２０の指示に応じて一部のデータを選択してシステムバス８００へ出力するように構成したので、データ退避・バックアップ等に伴うシステム上のオーバーヘッドを低下させることが可能となる。
すなわち、システムバスを高速化することなく、データ退避・バックアップ等に要するＲＡＭ１１ａと不揮発性メモリ１２ａ間のデータ転送においては、同一パッケージ内に実装された高速な内部バス２００ａにより、効率の良いデータ転送を実現することができる。
【００４４】
なお、本実施形態の内容は、上述した内容に拘泥せず様々な改変が可能である。
たとえば、上述したデータ処理装置１ａは、半導体記憶部１０ａの内部バス２００ａのバス幅をシステムバス８００のバス幅より広く設定することとしたが、半導体記憶部１０ａ内の動作周波数をシステムの動作周波数より高周波として、半導体記憶部１０ａ内のＲＡＭ１１ａと不揮発性メモリ１２ａとの間のデータ転送を行うことによっても、同様の効果が得られる。かかる場合、バスインタフェース１３には、動作周波数の違いを吸収するために、一時的にデータを保持するためのレジスタを含むタイミング調整回路が必要となる。
【００４５】
第２の実施形態
以下、本発明の一実施形態としてのデータ処理装置１ｂについて述べる。
図４は、データ処理装置１ｂのシステム構成を示すブロック図である。図４において、半導体記憶部１０ｂは、本発明に係る半導体記憶装置および半導体記憶部の一実施形態である。
【００４６】
なお、図４においては、第１の実施形態に係るデータ処理装置１ａと同一の構成要素については、図１に示したデータ処理装置１ａに対して符号を変えていない。したがって、ＣＰＵ２０および３２ビットのシステムバス８００は、データ処理装置１ａと同様である。
【００４７】
半導体記憶部１０ｂは、揮発性メモリであるＲＡＭ１１ｂと、バスインタフェース１３と、転送用レジスタ１４と、不揮発性メモリ１２ｂと、を含み、１つのパッケージ内に封止されて構成されている。
図示のとおり、ＲＡＭ１１ｂ、バスインタフェース１３および転送用レジスタ１４は、それぞれ半導体記憶部１０ｂの内部バス２００ｂによりお互いに接続され、転送用レジスタ１４と不揮発性メモリ（ＮＶＭ）１２ｂとは、６４ビット幅のデータバス３００により接続されている。
【００４８】
半導体記憶部１０ｂの内部バス２００ｂは、システムバス８００より高速なバス、たとえば、１２８ビットのバス幅により構成されているので、より高速なデータ転送が可能となっている。
【００４９】
ＲＡＭ１１ｂは、ＤＲＡＭまたはＳＲＡＭにより構成され、システムの主記憶部の一部を形成する。たとえば、データ処理装置１ｂが起動されると、ＣＰＵ２０は、不揮発性メモリ１２ｂに格納されるアプリケーションプログラムを転送用レジスタ１４を介して、ＲＡＭ１１ｂにロードし、ＲＡＭ１１ｂを作業領域として、ロードされたアプリケーションプログラムを実行する。
【００５０】
不揮発性メモリ１２ｂは、システムの二次記憶部として、たとえば、アプリケーションプログラム等や当該プログラムの実行により生じたデータを格納する。不揮発性メモリ１２ｂは、不揮発性であるため、電源遮断時においても格納されたデータを保持する。
【００５１】
バスインタフェース１３は、１２８ビット幅の内部バス２００ｂと３２ビット幅のシステムバス８００とに接続され、データ転送のためのインタフェースを構成する。
たとえば、ＣＰＵ２０がＲＡＭ１１ｂにアクセスする際には、ＣＰＵ２０は、システムバス８００を介してバスインタフェース１３に対し、内部バス２００ｂ上の所望の３２ビットデータを選択することにより、ＲＡＭ１１ｂ内のデータに対してアクセスを行う。すなわち、バスインタフェース１３は、セレクタとして機能する。
【００５２】
転送用レジスタ１４は、５１２バイトの容量を有するレジスタであり、ＲＡＭ１１ｂと不揮発性メモリ１２ｂの間のデータ転送におけるバッファの役割を有している。転送用レジスタ１４は、ＲＡＭ１１ｂと内部バス２００ｂにより直接接続されているので、ＲＡＭ１１ｂ上のデータが高速に転送用レジスタ１４へ転送される。
【００５３】
次いで、上述した構成要素を有するデータ処理装置１ａについて、ＲＡＭ１１ｂと不揮発性メモリ１２ｂの間のデータ転送動作について、説明する。
ＲＡＭ１１ｂから不揮発性メモリ１２ｂにデータを転送する際には、まずＲＡＭ１１ｂから転送用レジスタ１４に、内部バス２００ｂを介して高速にデータが転送される。
さらに転送用レジスタ１４から不揮発性メモリ１２ｂにデータバス３００を介してデータが書き込まれるが、この時には、内部バス２００ｂとＲＡＭ１１ｂは開放されているので、ＣＰＵ２０はＲＡＭ１１ｂに自由にアクセスすることが可能である。
【００５４】
すなわち、一般に、不揮発性メモリ１２ｂへのデータ書き込みに対しては、ＲＡＭからレジスタへデータを転送する時間に比べて、多くの時間を要するところ、上述のように、一旦転送用レジスタ１４にデータを転送しておく場合には、その後、データバス３００を介して転送用レジスタ１４から不揮発性メモリに対して、データの書き込みを行っている間であっても、ＲＡＭ１１ｂと内部バス２００ｂが開放されているので、ＣＰＵ２０は、ＲＡＭ１１ｂにアクセスし、不揮発性メモリ１２ｂへのデータ書き込み以外のタスクを実行できる。
【００５５】
一方、ＲＡＭ１１ｂから不揮発性メモリ１２ｂにデータを転送する際には、先ず、不揮発性メモリ１２ｂから転送用レジスタ１４にデータが書き込まれる。不揮発性メモリ１２ｂから転送用レジスタ１４へのデータ転送中には、上記と同様に、内部バス２００ｂとＲＡＭ１１ｂは開放されているので、その間、ＣＰＵ２０はＲＡＭ１１ｂに自由にアクセスし、並列に別のタスクを実行することができる。
【００５６】
なお、本実施形態においても、第１の実施形態と同様に、不揮発性メモリ１２ｂを半導体記憶部１０ｂと同一のパッケージ内に実装することも可能である。
その際には、転送用レジスタ１４と不揮発性メモリ１２ｂ間のデータバス３００のビット幅を、６４ビットから内部バス２００ｂと同様に１２８ビット等に拡大することにより、転送用レジスタ１４と不揮発性メモリ１２ｂ間のデータ転送をより高速にすることができる。
これにより、起動時において不揮発性メモリ１２ｂに格納するデータをＲＡＭ１１ｂへ転送する場合や、終了時においてＲＡＭ１１ｂで生成されたデータを不揮発性メモリ１２ｂへ退避させる場合に、より高速なデータ転送が可能となるので、システムの立ち上げ／終了を短時間で行うことができる。
【００５７】
次に、上述の半導体記憶部１０ｂの最適な構造について述べる。
すなわち、第１の実施形態に係る半導体記憶部１０ａと同様に、内部バス２００ｂやバスインタフェース１３、転送用レジスタ１４をＲＡＭ１１ｂと同一チップ（ＲＡＭチップ）内に配置し、当該ＲＡＭチップと、１または複数の不揮発性メモリ１２ｂ用のチップ群とで構成することにより、全体として安価な半導体記憶部１０ｂを実現することができる。また、内部バス２００ｂを１チップ内に形成すれば、その負荷容量を非常に小さくすることができ、したがって消費電力をさらに低減できるので、大容量データの転送が容易となる。
【００５８】
図５は、上述したＲＡＭチップの一構成例であるＲＡＭチップＣＨＰ１ｂを示す。
図５に示すＲＡＭチップＣＨＰ１ｂにおいて、ＲＡＭ１１ｂは、図示のように、メモリアレイ（ＭＥＭ  Ａｒｒａｙ）１１１ｂおよびセンスアンプ（ＳＡ）１１２ｂにより構成されるＤＲＡＭまたはＳＲＡＭである。
メモリアレイ１１１ｂのうち、指定されたメモリセルから読み出されたデータは、センスアンプ１１２ｂにより判定され、１２８ビット幅の内部バス２００ｂに送出される。
バスインタフェース１３は、セレクタ（ＳＥＬ）として機能する。すなわち、内部バス２００ｂ上の１２８ビットデータの中から、外部のＣＰＵ２０により選択された３２ビットのデータ（選択データ）を入出力回路（Ｉ／Ｏ）１６ｂに送出する。
選択データはＲＡＭチップをパッケージに内蔵した半導体記憶部１０ｂの入出力端子（図示しない）から、システムバス８００に出力される。
【００５９】
また、図５において、ＲＡＭ１１ｂから不揮発性メモリ１２ｂに対してデータ転送を行う際は、内部バス２００ｂの１２８ビットのバス幅をすべて使用して、データが転送用レジスタ１４へ高速に転送される。さらに、転送用レジスタ１４へ転送されたデータは、転送用レジスタ１４より、６４ビット幅の入出力回路１５ｂへ送出され、さらに、ＲＡＭチップとは別チップ上に実装される不揮発性メモリ１２ｂへ送出される。
転送用レジスタ１４から別チップ上の不揮発性メモリ１２ｂへデータが転送されている間は、すでに内部バス２００ｂとＲＡＭ１１ｂは開放されているので、ＣＰＵ２０は、入出力回路１６ｂおよびバスインタフェース１３を介して、ＲＡＭ１１ｂへアクセスすることにより、新たなタスクを実行することができる。
【００６０】
なお、上述したＲＡＭチップＣＨＰ１ｂ上の入出力回路１５ｂおよび１６ｂには，負荷調整のためのバッファや、タイミング調整のためのラッチ回路が含まれることは言うまでもない。
【００６１】
一方、外部からＲＡＭチップ上のＲＡＭ１１ｂに対して、データを書き込む際は、逆の経路によりデータ転送が行われる。たとえば、システムバス８００からメモリアレイ１１１ｂへの書き込みは、内部バス２００ｂ上の１２８ビット幅のうち、３２ビット幅のみがバスインタフェース１３により選択されて書き込みが行われる。
【００６２】
その際の手法としては、第１の実施形態において述べた方法と同様の方法により行うことができる。
すなわち、一旦センスアンプ１１２ｂから１２８ビットデータを内部バス２００ｂに送出し、送出された１２８ビットデータのうち、３２ビットを書込みデータにより書き換えた後に、１２８ビットデータをセンスアンプに書き戻す手法により行うことができる。
また、別な手法として、センスアンプ１１２ｂと内部バス２００ｂとの接続部に新たにスイッチ（図示しない）を設け、バスインタフェース１３により選択された３２ビットデータに対応するバスに対応するセンスアンプのみを接続するように当該スイッチを制御し、選択されていない残りのバスは動作させないようにすれば、その分無駄な消費電力を抑制することができる。
【００６３】
一方、不揮発性メモリ１２ｂからＲＡＭ１１ｂへのデータ書き込みについては、一旦レジスタ容量である５１２バイト分を転送用レジスタ１４に書き込み、内部バス２００ｂを介して、転送用レジスタ１４からメモリアレイ１１１ｂ内に高速にデータを書き込むことにより行う。その際、不揮発性メモリ１２ｂから転送用レジスタ１４にデータを書き込んでいる間は、内部バス２００ｂやＲＡＭ１１ｂは開放されており、ＣＰＵ２０は、入出力回路１６ｂから内部バス２００ｂを介してＲＡＭ１１ｂへアクセスし、新しいタスクを実行することができる。
【００６４】
以上説明したように、本実施形態に係る半導体記憶部１０ｂによれば、主記憶部としてプログラム等の実行のために使用されるＲＡＭ１１ｂと、二次記憶部としてデータの退避等のために使用される不揮発性メモリ１２ｂと、ＲＡＭ１１ｂと不揮発性メモリ１２ｂ間のデータ転送のバッファ機能となる転送用レジスタ１４と、ＲＡＭ１１ｂと転送用レジスタ１４の間を接続する高速な内部バス２００ｂと、データ転送に関して内部バス２００ｂ上のデータと外部バス上のデータとの間のインタフェースを構成するバスインタフェース１３と、転送用レジスタ１４と不揮発性メモリ１２ｂを接続するデータバス３００と、を有し、上記ＲＡＭ１１ａ、転送用レジスタ１４およびバスインタフェース１３を同一のパッケージ内に封止するように構成し、ＲＡＭ１１ｂから不揮発性メモリ１２ｂへのデータ転送の際には、一旦データを転送用レジスタ１４に高速に転送し、その後に、不揮発性メモリ１２ｂへ転送することとしたので、以下の効果が得られる。
【００６５】
すなわち、ＲＡＭ１１ｂと不揮発性メモリ１２ｂ間において、高速かつ効率の良いデータ転送を実現することができる。その際、たとえば、一旦ＲＡＭ１１ｂ上のデータを高速に転送用レジスタ１４に転送した後は、ＲＡＭ１１ｂおよび内部バス２００ｂが開放されるので、ＲＡＭ１１ｂに対してアクセスすることが可能となる。
【００６６】
本実施形態に係る半導体記憶部１０ｂによれば、上記ＲＡＭ１１ｂ、バスインタフェース１３、転送用レジスタ１４および内部バス２００ｂを同一チップ（ＲＡＭチップ）内に形成し、不揮発性メモリ１２ｂへの入出力と、外部への入出力とに対応する２系統のポートを設け、不揮発性メモリ１２ｂをＲＡＭチップと異なるチップに実装し、全体を２チップ構成としたので、内部バス２００ｂを１チップ（ＲＡＭチップ）内に構築されることで、内部バス２００ｂをさらに低抵抗および低負荷とすることができる。これにより、ＲＡＭ１１ｂおよび不揮発性メモリ１２ｂ間のさらに高速なデータ転送が実現できる。
【００６７】
本実施形態に係るデータ処理装置１ｂによれば、ＣＰＵ２０と、上記半導体記憶部１０ｂと、ＣＰＵ２０および半導体記憶部１０ｂが接続されたシステムバス８００と、を有しているため、データ退避・バックアップ等に伴うシステム上のオーバーヘッドを低下させることが可能となる。
すなわち、転送用レジスタ１４からデータバス３００を介して不揮発性メモリ１２ｂへデータ転送が行われている間に、ＣＰＵ２０は、システムバス８００およびバスインタフェース１３を介し、すでに開放されているＲＡＭ１１ｂおよび内部バス２００ｂを使用して、上記データ転送とは異なるタスクを並列的に行うことができるので、システム上のオーバーヘッドが低下する。
【００６８】
なお、本実施形態の内容は、上述した内容に拘泥せず様々な改変が可能である。
たとえば、上述したデータ処理装置１ｂは、半導体記憶部１０ｂの内部バス２００ｂのバス幅をシステムバス８００のバス幅より広く設定することとしたが、半導体記憶部１０ｂ内の動作周波数をシステムの動作周波数より高周波として、半導体記憶部１０ｂ内のＲＡＭ１１ｂと不揮発性メモリ１２ｂとの間のデータ転送を行うことによっても、同様の効果が得られる。かかる場合、バスインタフェース１３には、動作周波数の違いを吸収するために、一時的にデータを保持するためのレジスタを含むタイミング調整回路が必要となる。
【００６９】
第３の実施形態
以下、第３の実施形態に係る半導体記憶装置について述べる。
本実施形態に係る半導体記憶装置は、図１に示した半導体記憶部１０ａと同一の構成であるが、不揮発性メモリ１２ａとして、高速な特定の不揮発性メモリを適用することにより、高速な内部バス２００ａを介して、揮発性メモリとしてのＲＡＭ１１ａを不揮発性メモリ１２ａのキャッシュとして使用する。
これにより、不揮発性メモリ１２ａの広大なメモリ空間を、あたかもランダムアクセスメモリのように扱うことが可能な理想的な記憶装置を実現することができる。かかる記憶装置によれば、本来揮発性メモリのみでは扱うことができない多数のアプリケーションプログラムの同時起動や、巨大なアプリケーションプログラムの起動も可能となる。
【００７０】
上記用途に使用される不揮発性メモリ１２ａは、ＲＡＭ１１ａとの多量のデータスワップを要するため、高速かつ十分な書換可能回数を有していなければならない。
たとえば、かかる不揮発性メモリに適用可能な記憶素子としては、強誘電体膜の分極方向の違いによりデータを記憶するＦｅＲＡＭ (Ferroelectric Random Access Memory) 、強磁性膜のスピン方向の違いによりデータを記憶するＭＲＡＭ (Magnetoresistive Random Access Memory)、磁気抵抗効果材料の抵抗ヒステリシスによりデータを記憶するＲＲＡＭ (Resistance Random Access Memory)、カルコゲナイド膜の相転移によりデータを記憶するＯＵＭ (Ovonics Unified Memory) などがあげられる。
これらの記憶素子は、いずれも数μ秒以下でその記憶状態を反転させることができ、かつ、その記憶状態を自発的に保持することが可能である。しかも、書換可能回数は、一千万回以上であり、フラッシュメモリと比較すると、プログラム速度および書換可能回数ともに１０倍以上の高い性能を有している。
【００７１】
上記に例示した不揮発性メモリの一部は、ブロック単位のアクセスに限定することにより、非常に安価に製造できるようになるので、ブロック単位によりデータ転送を行うことが望ましい。
たとえば、データ転送を下記のようにして行う。
【００７２】
すなわち、半導体記憶部１０ａ内に、上位アドレスとして不揮発性メモリ１２ａ内の各ブロックに対応するアドレスを設定し、下位アドレスとしてブロック内の各ワードに対応するアドレスを設定する。
そして、外部からアクセスする際には、先ず、上位アドレスに対応するブロックがＲＡＭ１１ａ内に転送されているか否かを検索する。
所望のブロックがＲＡＭ１１ａに転送されていれば、ＲＡＭ１１ａ内のデータに直接アクセスし、所望のブロックがＲＡＭ１１ａに存在しない場合には、不揮発性メモリ１２ａ内の対応ブロックを一旦ＲＡＭ１１ａに転送し、その後、ＲＡＭ１１ａに転送されたブロック内のデータにアクセスする。
【００７３】
電源遮断時やＲＡＭ１１ａ内のデータが一杯になった際に、ＲＡＭ１１ａ内のデータの全部または一部を破棄する必要が生じた場合には、不揮発性メモリ１２ａから転送された時点から変更されていないブロックはそのまま破棄し、ＲＡＭ１１ａにおいて変更または新規作成されたデータブロックは、不揮発性メモリ１２ａに書き戻した後に破棄する。
【００７４】
なお、揮発性メモリとしてのＲＡＭ１１ａを不揮発性メモリ１２ａのキャッシュとして使用する場合には、ＲＡＭ１１ａと不揮発性メモリ１２ａ間に頻繁に大容量のデータ転送が発生する。しかも、上述したような高速な不揮発性メモリを用いたデータ転送速度は非常に速いので、一般にデータバスの転送容量がボトルネックになりやすい。
したがって、第１の実施形態においても述べたように、ＲＡＭ１１ａと不揮発性メモリ１２ａを専用の内部バスにより接続し、同一パッケージに封止するのが特に望ましい。
【図面の簡単な説明】
【００７５】
【図１】第１の実施形態に係るデータ処理装置のシステム構成の一例を示すブロック図である。
【図２】第１の実施形態に係るＲＡＭチップの構成を示す図である。
【図３】第１の実施形態に係る半導体記憶部の構造を示す図である。
【図４】第２の実施形態に係るデータ処理装置のシステム構成の一例を示すブロック図である。
【図５】第２の実施形態に係るＲＡＭチップの構成を示す図である。
【図６】従来のデータ処理装置のシステム構成の一例を示すブロック図である。
【符号の説明】
【００７６】
１，１ａ，１ｂ…データ処理装置、１０ａ，１０ｂ…半導体記憶部、１１，１１ａ，１１ｂ…ＲＡＭ、１２，１２ａ，１２ｂ…不揮発性メモリ、１３…バスインタフェース、１４…転送用レジスタ、１５ａ，１５ｂ，１６ａ，１６ｂ…入出力回路、２０…ＣＰＵ、２００ａ，２００ｂ…内部バス、３００…データバス、８００…システムバス。
【図１】
2005250907.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2005250907.tif 000007
【図６】
2005250907.tif 000008