(57)【要約】  【課題】薄膜トランジスタの静電気破壊の発生を防止できる液晶表示装置を提供する。  【解決手段】ゲート電極配線11を画素５毎に分断部にて分断する。分断部にて分断したゲート電極配線11の端部間を層間絶縁膜上の信号電極配線13と同一材料の導電膜42にて電気的に接続する。ゲート電極配線11の長さを画素５毎に短くする。帯電したガラス基板３を動かすことによりゲート電極配線11とポリシリコン半導体層22との間のゲート絶縁層での電圧の上昇を抑制できる。ゲート絶縁層の静電気破壊を防止できる。  【選択図】図１
2005134446.tif 000002
【特許請求の範囲】
【請求項１】
透光性基板と、
この透光性基板上に設けられたスイッチング素子と、
分断された分断部を有し前記スイッチング素子に接続された電極配線と、
この電極配線とは異なる層に設けられこの電極配線における前記分断部間を電気的に接続させる導電部と
を具備したことを特徴としたアレイ基板。
【請求項２】
電極配線は、スイッチング素子に対向して設けられたゲート電極配線である
ことを特徴とした請求項１記載のアレイ基板。
【請求項３】
スイッチング素子に接続された画素電極を具備し、
電極配線は、前記画素電極に対向して設けられた共通容量配線である
ことを特徴とした請求項１記載のアレイ基板。
【請求項４】
透光性基板上にマトリクス状に設けられスイッチング素子をそれぞれ有する複数の画素を具備し、
分断部は、前記画素毎に設けられている
ことを特徴とした請求項１ないし３いずれか記載のアレイ基板。
【請求項５】
分断部が形成されていない画素のそれぞれに設けられ導電部に等しい構造のダミーパターンを具備した
ことを特徴とした請求項１ないし４いずれか記載のアレイ基板。
【請求項６】
透光性基板上にマトリクス状に設けられスイッチング素子をそれぞれ有する複数色の画素を具備し、
分断部は、前記画素の同色毎に設けられている
ことを特徴とした請求項１ないし３いずれか記載のアレイ基板。
【請求項７】
分断部が形成されていない画素と同色の画素のそれぞれに設けられ導電部に等しい構造のダミーパターンを具備した
ことを特徴とした請求項６記載のアレイ基板。
【請求項８】
透光性基板上に設けられた信号電極配線を具備し、
導電部は、前記信号電極配線と同じ材料で形成されている
ことを特徴とした請求項１ないし７いずれか記載のアレイ基板。
【請求項９】
請求項１ないし８いずれか記載のアレイ基板と、
このアレイ基板上に対向して設けられた光変調層と
を具備したことを特徴とした平面表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子を備えたアレイ基板および平面表示装置に関する。
【背景技術】
【０００２】
従来、この種の平面表示装置としてのアクティブマトリクス型の液晶表示装置は、大きな表面積を有する透光性基板上に半導体活性層を比較的低温で均一性良く形成できる点から、表示画素のスイッチング素子として非晶質シリコンの薄膜トランジスタが用いられている。また、最近では、表示画素のスイッチング素子のみならず、周辺の駆動用回路素子としても同一のガラス基板上に形成した薄膜トランジスタを用いるようになってきている。そして、この薄膜トランジスタとしては、非晶質シリコンの薄膜トランジスタよりも電界効果移動度の大きい多結晶シリコンを半導体活性層に用いた多結晶シリコン薄膜トランジスタが用いられた構成が知られている（例えば、特許文献１参照。）。
【特許文献１】特開２０００−１８７２４８号公報（第４−６頁、図１−図３）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述した液晶表示装置では、透光性基板として絶縁物であるガラスを用いているため、この透光性基板の帯電による素子の静電破壊によって歩留まりが大きく低下してしまい生産上の問題となっている。さらに、近年使用する透光性基板が大型化していることにより、この透光性基板の帯電量が大きくなり、この透光性基板の静電破壊が益々大きな問題となりつつある。
【０００４】
例えば、帯電した透光性基板を、接地されたステージ上からピンなどで持ち上げたり、あるいは突き出たパッドの上に置いたりすると、ピンやパッド上の部分と、これらピンやパッド上以外との部分で、接地の状況が異なるため電荷の再配分が起こり、ピンやパッド上にある部分の透光性基板には、ステージに接地させた場合に比べ数十倍以上の電圧が掛かる場合がある。
【０００５】
特に、透光性基板上の孤立した小さな多結晶シリコンのパターン上にゲート絶縁膜が形成され、このゲート絶縁膜上に長いゲート電極配線が形成され、これら多結晶シリコンのパターンとゲート電極配線との間で容量を形成している場合には、上述のように透光性基板をピンなどで持ち上げて、電荷の再配分が起こった場合に影響が特に大きい。このため、これらゲート電極配線と多結晶シリコンと間で静電気破壊、すなわち薄膜トランジスタの静電気破壊が発生するおそれが高いという問題を有している。
【０００６】
本発明は、このような点に鑑みなされたもので、薄膜トランジスタの静電気破壊の発生を防止できるアレイ基板および平面表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、透光性基板と、この透光性基板上に設けられたスイッチング素子と、分断された分断部を有し前記スイッチング素子に接続された電極配線と、この電極配線とは異なる層に設けられこの電極配線における前記分断部間を電気的に接続させる導電部とを具備したものである。
【０００８】
そして、透光性基板上のスイッチング素子に接続された電極配線とは異なる層に導電部を設け、この導電部にて電極配線の分断された分断部間を電気的に接続させる。この結果、帯電した透光性基板を動かすことによって、電極配線下の電圧の上昇を抑制できるから、スイッチング素子の静電気破壊を防止できる。
【発明の効果】
【０００９】
本発明によれば、透光性基板上のスイッチング素子に接続された電極配線とは異なる層に導電部を設け、この導電部にて電極配線の分断部を電気的に接続させたため、帯電した透光性基板を動かすことにより、電極配線下の電圧の上昇を抑制できるから、スイッチング素子の静電気破壊を防止できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の液晶表示装置の第１の実施の形態の構成を図１ないし図３を参照して説明する。
【００１１】
図１ないし図３において、１は平面表示装置としての液晶表示装置１で、この液晶表示装置１は、トップゲート型多結晶シリコン薄膜トランジスタ(Thin Film Transistor:ＴＦＴ)方式の逆スタガ式である。また、この液晶表示装置１は、アクティブマトリクス型であり、薄膜トランジスタ基板としての略矩形平板状のアレイ基板２を備えている。このアレイ基板２は、略透明な矩形平板状の透明絶縁基板としての透光性基板であるガラス基板３を有している。このガラス基板３の一主面である表面上の中央部には、画像を表示する矩形状の表示領域４が形成されている。この表示領域４には、表示ドットとしての複数の画素５がマトリクス状に設けられて配置されている。
【００１２】
さらに、ガラス基板３の表示領域４には、走査線としての電極配線である複数のゲート電極配線11が、このガラス基板３の幅方向に沿って配設されている。これら複数のゲート電極配線11は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。また、これら複数のゲート電極配線11間のそれぞれには、補助容量配線としての電極配線である複数の共通容量配線12が、ガラス基板３の横方向に沿って配設されている。これら複数の共通容量配線12は、ガラス基板３の横方向に向けて等間隔に平行に離間されている。
【００１３】
また、ガラス基板３の表面には、信号線としての信号電極配線13が、このガラス基板３の縦方向に沿って配設されている。これら複数の信号電極配線13は、ガラス基板３の縦方向に向けて等間隔に離間されている。そして、これら複数の信号電極配線13のそれぞれは、ゲート電極配線11および共通容量配線12のそれぞれと同一の材料にて形成されている。なお、これら複数のゲート電極配線11、共通容量配線12および信号電極配線13のそれぞれは、各画素５毎に繰り返されて格子状に配線されている。
【００１４】
一方、ガラス基板３の表面には、シリコン窒化膜や酸化シリコン膜などにて構成された図示しないアンダーコート層が積層されて成膜されている。このアンダーコート層上には、表示画素のスイッチング素子である画素トランジスタとしての薄膜トランジスタ21が１画素構成要素として各画素５のそれぞれに配設されている。これら薄膜トランジスタ21は、アンダーコート層上に形成された多結晶半導体層としての多結晶シリコン薄膜であるポリシリコン半導体層22を備えている。
【００１５】
このポリシリコン半導体層22は、非晶質半導体としてのアモルファスシリコン(ａ−Ｓｉ)をエキシマレーザ溶解結晶化であるアニールにて作成されたポリシリコン(ｐ−Ｓｉ)薄膜である。また、このポリシリコン半導体層22は、薄膜トランジスタ21用の半導体層パターンであり、このポリシリコン半導体層22の中央部に設けられたチャネル領域としての半導体活性層23を有している。この半導体活性層23の両側には、ソース領域およびドレイン領域として機能するオーミックコンタクト領域24がそれぞれ設けられている。
【００１６】
そして、各薄膜トランジスタ21の半導体活性層23およびオーミックコンタクト領域24のそれぞれを含むアンダーコート層上には、絶縁性を有するシリコン酸化膜であるゲート絶縁膜としてのゲート絶縁層31が積層されて成膜されている。このゲート絶縁層31は、プラズマ化学蒸着(Chemical Vapor Deposition:ＣＶＤ)法によって成膜された酸化ケイ素膜にて構成されている。
【００１７】
さらに、各薄膜トランジスタ21の半導体活性層23に対向したゲート絶縁層31上には、ゲート電極配線11が積層されて成膜されている。これらゲート電極配線11は、半導体活性層23の長手方向に向けて離間されて配設されている。また、これらゲート電極配線11のそれぞれは、ゲート絶縁層31を介して各薄膜トランジスタ21の半導体活性層23上に対向して配置されている。
【００１８】
ここで、これらゲート電極配線11には、これら各ゲート電極配線11を部分的に分断して電気的に切断する分割部としての複数の分断部32がそれぞれ形成されている。これら複数の分断部32は、各画素５それぞれに対応して、これら各画素５における薄膜トランジスタ21間に設けられている。また、これら複数の分断部32のそれぞれは、各ゲート電極配線11の幅方向に沿って設けられている。よって、これら各ゲート電極配線11は、複数の各画素５毎に分断部32にて分断され、各画素５毎のゲート電極配線11の長さが短くされている。
【００１９】
一方、ゲート電極配線11から離間されたゲート絶縁層31上には、補助容量を蓄積させる画素補助容量としての蓄積容量34が設けられている。この蓄積容量34は、ゲート絶縁層31上に積層されて成膜された共通容量配線12を備えている。この共通容量配線12は、ゲート電極配線11に対して電気的に絶縁されており、これら各ゲート電極配線11に対して平行に配設されている。ここで、これら共通容量配線12は、ゲート電極配線11と同一工程で同一材料にて形成されている。
【００２０】
そして、これら共通容量配線12およびゲート電極配線11を含むゲート絶縁層31上には、層間絶縁膜35が積層されて成膜されている。この層間絶縁膜35は、プラズマＣＶＤ法による窒化ケイ素と酸化ケイ素との積層膜にて構成されている。さらに、これら層間絶縁膜35およびゲート絶縁層31には、これら層間絶縁膜35およびゲート絶縁層31のそれぞれを貫通した導通部としての複数のコンタクトホール36,37が開口されて設けられている。
【００２１】
ここで、これらコンタクトホール36,37は、薄膜トランジスタ21のゲート電極配線11の両側に位置する、この薄膜トランジスタ21の各オーミックコンタクト領域24上に設けられている。そして、これらコンタクトホール36,37は、薄膜トランジスタ21のオーミックコンタクト領域24にそれぞれに連通して開口している。
【００２２】
そして、各薄膜トランジスタ21の一方のオーミックコンタクト領域24に連通したコンタクトホール36を含む層間絶縁膜35上には、この薄膜トランジスタ21のソース電極として機能する信号電極配線13が積層されて設けられている。この信号電極配線13は、コンタクトホール36を介して薄膜トランジスタ21の一方のオーミックコンタクト領域24に電気的に接続されて導通されている。
【００２３】
また、この薄膜トランジスタ21の他方のオーミックコンタクト領域24に連通したコンタクトホール37を含む層間絶縁膜35上には、導電性を有する信号電極としてのドレイン電極41が積層されて設けられている。このドレイン電極41は、蓄積容量34の共通容量配線12に対向しており、層間絶縁膜35を介した共通容量配線12との間で補助容量を蓄積させる。また、このドレイン電極41は、信号電極配線13と同一の層に同一の工程で同一の材料にて形成されている。ここで、これら信号電極配線13、ドレイン電極41、ポリシリコン半導体層22、ゲート電極配線11、ゲート絶縁層31および層間絶縁膜35によって各薄膜トランジスタ21が構成されている。
【００２４】
一方、各ゲート電極配線11における各分断部32の両側に位置する層間絶縁膜35には、これら分断部32にて分断された各ゲート電極配線11の端部に連通した図示しない一対のコンタクトホールがそれぞれ開口されて形成されている。そして、これら一対のコンタクトホールを含む層間絶縁膜35上には、導電性を有する島状の導電部としての導電膜42が積層されて成膜されている。これら導電膜42は、分断部32にて分断されたゲート電極配線11の端部間を、各コンタクトホールを介して電気的に接続させる。よって、これら導電膜42は、各コンタクトホール内および層間絶縁膜35上に一体的に成膜された断面図略コ字状に形成されている。
【００２５】
すなわち、これら各ゲート電極配線11は、これら各ゲート電極配線11の一部が導電膜42にて延長されて繋がれている。なお、これら導電膜42は、信号電極配線13と同一の層に同一の材料で同一の工程にて積層されて形成されている。すなわち、これら導電膜42は、信号電極配線13を形成する材料にて形成されている。
【００２６】
一方、これら信号電極配線13およびドレイン電極41を含む層間絶縁膜35上には、保護膜としての保護層43が積層されて成膜されている。この保護層43には、この保護層43を貫通した導通部としてのコンタクトホール44が開口されて設けられている。このコンタクトホール44は、薄膜トランジスタ21のドレイン電極41に連通して開口している。
【００２７】
そして、このコンタクトホール44を含む保護層43上には、ＩＴＯ薄膜としての透明画素電極45が積層されて成膜されている。この透明画素電極45は、コンタクトホール44を介してドレイン電極41に電気的に接続されて導通されている。また、この透明画素電極45は、保護層43および層間絶縁膜35のそれぞれを介して共通容量配線12に対向する位置に設けられている。ここで、この透明画素電極45は、この透明画素電極45が設けられた画素５内の薄膜トランジスタ21にて制御される。さらに、この透明画素電極45を含んだ保護層43上には、配向膜46が積層されて成膜されている。
【００２８】
一方、アレイ基板２の表面には、矩形平板状の対向基板51が対向して配設されている。この対向基板51は、矩形平板状の透明絶縁基板としての透光性基板であるガラス基板52を備えている。このガラス基板52におけるアレイ基板２に対向した側の一主面である表面には、１組の色単位、例えば赤(Red:Ｒ)、緑(Green:Ｇ)および青(Blue:Ｂ)の３つのドットが繰り返し配置されて構成された色層である複数のカラーフィルタ53が積層されている。これらカラーフィルタ53は、アレイ基板２に対向基板51を対向させた際に、このアレイ基板２の各画素５のそれぞれに対向するように設けられている。
【００２９】
また、これらカラーフィルタ53の表面には、矩形平板状の対向電極54が積層されて設けられている。この対向電極54は、対向基板51の表面とアレイ基板２の表面とを対向させた際に、このアレイ基板２のガラス基板３の表示領域４全体に対向する矩形状の電極である。さらに、この対向電極54の表面には、配向膜55が積層されて成膜されている。
【００３０】
そして、この対向基板51には、この対向基板51の配向膜55をアレイ基板２の配向膜46に対向させた状態で、アレイ基板２が取り付けられている。すなわち、このアレイ基板２の透明画素電極45は、対向基板51の対向電極54に対向して配設される。さらに、これら対向基板51の配向膜55とアレイ基板２の配向膜46との間には、光変調層としての液晶層として液晶56が挟み込まれて介挿されて封止されている。
【００３１】
次に、上記第１の実施の形態のアレイ基板の製造方法を説明する。
【００３２】
まず、ガラス基板３上にアンダーコート層を積層させた後、このアンダーコート層上にプラズマＣＶＤ法にて図示しないアモルファスシリコン膜を成膜する。
【００３３】
この後、このアモルファスシリコン膜にエキシマレーザビームを照射してレーザアニールして、このアモルファスシリコン膜をエキシマレーザ溶解結晶化させてポリシリコン薄膜にする。
【００３４】
次いで、このポリシリコン薄膜をフォトリソグラフィ工程およびエッチング工程によるパターン形成にて各薄膜トランジスタ21のポリシリコン半導体層22となる多結晶シリコンの島パターンを形成する。
【００３５】
さらに、この多結晶シリコンの島パターンを含むアンダーコート層にプラズマＣＶＤ法にてゲート絶縁層31を形成する。
【００３６】
この後、このゲート絶縁層31上に図示しないゲート電極配線メタル膜を積層して成膜した後、このゲート電極配線メタル層をフォトリソグラフィ工程およびエッチング工程にてパターニングしてゲート電極配線11および共通容量配線12のそれぞれを形成する。このとき、このゲート電極配線11のそれぞれには複数の分断部32が形成されている。
【００３７】
次いで、このゲート電極配線11をマスクとして、各薄膜トランジスタ21のポリシリコン半導体層22における各オーミックコンタクト領域24となる部分にイオン注入などでドーパントを注入した後、このドーパントを熱処理などで活性化させて低抵抗化させて各薄膜トランジスタ21のオーミックコンタクト領域24を形成する。
【００３８】
この後、ゲート電極配線11および共通容量配線12を含むゲート絶縁層31上にプラズマＣＶＤ法にて層間絶縁膜35を形成する。
【００３９】
続いて、フォトリソグラフィ工程およびエッチング工程にて各薄膜トランジスタ21のオーミックコンタクト領域24のそれぞれに連通するコンタクトホール36,37と、各分断部32にて分断された各ゲート電極配線11の端部のそれぞれに連通するコンタクトホールとのそれぞれを形成する。
【００４０】
この後、これら各コンタクトホール36,37それぞれを含む層間絶縁膜35上に図示しない信号電極配線メタル膜を形成してから、この信号電極配線メタル膜をフォトリソグラフィ工程およびエッチング工程にてパターニングして信号電極配線13、ドレイン電極41および導電膜42のそれぞれを形成する。
【００４１】
このとき、分断部32にて分断された各ゲート電極配線11の端部のそれぞれが導電膜42によってコンタクトホールを介して延長されて電気的に接続される。
【００４２】
次いで、これら信号電極配線11、ドレイン電極41および導電膜42のそれぞれを含む層間絶縁膜35上に保護層43を形成した後、この保護層43にフォトリソグラフィ工程およびエッチング工程にてドレイン電極41に連通するコンタクトホール44を形成する。
【００４３】
さらに、このコンタクトホール44を含む保護層43上に図示しない透明画素電極層を形成した後、この透明画素電極層をフォトリソグラフィ工程およびエッチング工程にて画素形状にパターニングして透明画素電極45を形成してから、これら透明画素電極45を含む保護層43上に配向膜46を形成してアレイ基板２を製造する。
【００４４】
この後、このアレイ基板２の配向膜46側に対向基板51の配向膜55側を対向させて、このアレイ基板２を対向基板51に取り付けた後、これらアレイ基板２と対向基板51との間に液晶56を介挿させて封止する。
【００４５】
さらに、これらアレイ基板２および対向基板51に図示しないシステム回路や偏光板、バックライトなどの様々な部材を組み合わせて液晶表示装置１とする。
【００４６】
上述したように、上記第１の実施の形態によれば、図８に示す従来の液晶表示装置１のように、ガラス基板３上のゲート電極配線11が分断部32にて部分的に分断されておらず連続した直線状の場合には、これらゲート電極配線11と各薄膜トランジスタ21のポリシリコン半導体層22との間で補助容量を形成している。
【００４７】
この場合、帯電したガラス基板３を図示しない可動式ピンなどで持ち上げて、このガラス基板３の接地状態を変えた際に電荷の再配分が起こった場合には特に影響が大きく、これらゲート電極配線11とポリシリコン半導体層22との間、すなわちゲート絶縁層31への印加電圧が上昇して、このゲート絶縁層31の静電気破壊が発生するおそれが特に高い。
【００４８】
ここで、図９に示すように、これらポリシリコン半導体層22およびゲート電極配線11が表面に形成されたガラス基板３をステージ61上に接地させた場合におけるガラス基板３の表示領域４の等価回路について説明する。なお、このステージ61の一部は、接地された導電性の可動式ピン62によって形成されている。
【００４９】
このとき、ゲート電極配線11での帯電量をＱ０とし、このゲート電極配線11での電位をＶ０とするとともに、このゲート電極配線11のうち可動式ピン62上にない部分の長さをＡとし、このゲート電極配線11のうち可動式ピン62上にある部分の長さをＢとする。さらに、このゲート電極配線11のうち可動式ピン62上にない部分がステージ61との間で形成する容量をＣａとし、このゲート電極配線11のうち可動式ピン62上にある部分がステージ61との間で形成する容量をＣｂとする。
【００５０】
そして、ガラス基板３の表示領域４には、同じパターンが繰り返されているので、容量比がＣｂ＝Ｂ÷Ａ×Ｃａとなる。さらに、電荷、電位および容量の関係は、Ｑ０＝（Ｃａ＋Ｃｂ）×Ｖ０となる。
【００５１】
次いで、このガラス基板３を可動式ピン62で支えて持ち上げた状態における、このガラス基板３の表示領域４の等価回路について説明する。このとき、図１０に示すように、ゲート電極配線11の電位をＶとし、ガラス基板３のうち可動式ピン62上にない部分がステージ61との間で形成する容量をＣｓとすると、この可動式ピン62でガラス基板３を持ち上げた場合でも、電荷保存則から、Ｑ０＝｛Ｃａ×Ｃｓ÷（Ｃａ＋Ｃｓ）＋Ｃｂ｝×Ｖの関係が成立する。この結果、これら３式により、Ｖ／Ｖ０＝（Ａ＋Ｂ）÷｛Ａ×Ｃｓ÷（Ｃａ＋Ｃｓ）＋Ｂ｝の関係を得ることができる。
【００５２】
さらに、この式を基に、例えば比誘電率４、厚さ１ｍｍのガラス基板３上にポリシリコン半導体層22のパターンを形成し、このポリシリコン半導体層22のパターン上に比誘電率４、厚さ１００ｎｍのゲート絶縁層31を形成し、さらにこのゲート絶縁層31上にゲート電極配線11を形成した場合に、このガラス基板３を導電性の可動式ピン62で５０ｍｍ持ち上げた場合のＶ／Ｖ０について説明する。
【００５３】
このとき、可動式ピン62上のゲート電極配線11の長さを５ｍｍに固定し、これらゲート電極配線11全体の長さを変化させる。この結果、図１１に示すように、ガラス基板３を可動式ピン62で持ち上げた際に、このガラス基板３上のゲート電極配線11と可動式ピン62との間にかかる電圧を抑制するためには、これらゲート電極配線11の長さを短くすることが効果的であることが判る。
【００５４】
そこで、上述のように、各ゲート電極配線11を各画素５毎に分断部32にて分断するとともに、これら分断部32にて分断されたゲート電極配線11の端部間を層間絶縁膜35上の信号電極配線13と同一材料にて形成した導電膜42で電気的に接続させて、これら各ゲート電極配線11の長さを各画素５毎に短くした。
【００５５】
この結果、帯電したガラス基板３を動かすことにより、このガラス基板３上のゲート電極配線11下、すなわちゲート電極配線11とポリシリコン半導体層22との間に位置するゲート絶縁層31での電圧の上昇を抑制できるから、このゲート絶縁層31の静電気破壊を防止できる。よって、各薄膜トランジスタ21の静電気破壊を防止できるので、アレイ基板２および液晶表示装置１の生産性を向上できる。
【００５６】
次に、本発明の第２の実施の形態を図４および図５を参照して説明する。
【００５７】
この図４および図５に示す液晶表示装置１は、基本的には図１ないし図３に示す液晶表示装置１と同様であるが、ゲート電極配線11の分断部32が各画素４毎に形成されておらず、これら各画素５における複数画素５毎にのみ分断部32を形成したものである。これら分断部32は、同色の画素５にのみ設けられている。
【００５８】
ここで、この分断部32が形成されていない各画素５のそれぞれには、導電膜42と同様に構成された複数のダミーパターン71がそれぞれ形成されている。すなわち、これらダミーパターン71のそれぞれは、導電膜42に等しい構造である。これらダミーパターン71および導電膜42のそれぞれは、ゲート電極配線11とは異なる層である層間絶縁膜35上に設けられている。また、これらダミーパターン71の両端部は、層間絶縁膜35に形成されゲート電極配線11に連通したコンタクトホール72を介して、このゲート電極配線11に電気的に接続されている。
【００５９】
この結果、ガラス基板３の表示領域４における複数画素５毎のみに分断部32を形成しても、帯電したガラス基板３を動かすことにより、このガラス基板３上のゲート電極配線11とポリシリコン半導体層22との間のゲート絶縁層31での電圧の上昇を抑制できるから、上記第１の実施の形態と同様の作用効果を奏することができる。
【００６０】
さらに、分断部32を複数画素５毎に形成したことにより、表示領域４の各画素５のすべてに分断部32を形成する場合に比べ、ゲート電極配線11を分断する箇所、すなわち分断部32の個数を少なくできるから、コンタクトホール72や導電膜42の不良の発生による歩留まりの低下を防止できる。
【００６１】
また、分断部32が形成されていない各画素５のそれぞれにダミーパターン71を形成して、これらダミーパターン71の両端部をゲート電極配線11に電気的に接続させた。この結果、これらダミーパターン71を形成した画素５内の透明画素電極45とゲート電極配線11との間に発生する容量が、分断部32を形成し導電膜42にて電気的に連結した他の画素５内の透明画素電極45とゲート電極配線11との間に発生する容量と同じになる。よって、これらダミーパターン71を形成した画素５と分断部32を形成した画素５とでの表示むらが抑制されるので、ガラス基板３の表示領域４のむらを防止できる。
【００６２】
なお、上記第２の実施の形態では、分断部32が形成されていない各画素５のそれぞれにダミーパターン71を形成したが、図６および図７に示す第３の実施の形態のように、分断部32を形成した画素５と同色の画素５のすべてにのみダミーパターン71を形成しても、これらダミーパターン71を形成した同色の画素５内の透明画素電極45とゲート電極配線11との間の容量が、分断部32を形成した他の同色の画素５内の透明画素電極45とゲート電極配線11との間の容量と同じになるから、上記第２の実施の形態と同様の作用効果を奏することができる。
【００６３】
また、上記各実施の形態では、ゲート電極配線11に分断部32を設け、これら分断部32にて分断されたゲート電極配線11の端部間を導電膜42にて電気的に連結させたが、これら分断部32を共通容量配線12に設け、これら分断部32にて分断された共通容量配線11の端部間を導電膜42にて電気的に連結させて適用させても、上記各実施の形態と同様の作用効果を奏することができる。
【００６４】
さらに、逆スタガ型の液晶表示装置１ではなく、スタガ型の液晶表示装置における薄膜トランジスタに接続された信号線や走査線などの電極配線についても対応させて用いることができる。また、薄膜トランジスタ21以外、例えばダイオードなどのスイッチング素子を用いた液晶表示装置についても対応させて用いることができる。
【００６５】
そして、ポリシリコンにて構成された薄膜トランジスタ21を用いた液晶表示装置１だけではなく、非晶質シリコンとしてのアモルファスシリコンにて構成された薄膜トランジスタを用いた液晶表示装置であっても対応させて用いることができる。
【００６６】
また、アレイ基板２と対向基板51との間に光変調層として液晶56を封止させた液晶表示装置１について説明したが、液晶以外の光変調層を備えた平面表示装置であっても対応させて用いることができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の平面表示装置の第１の実施の形態の一部を示す説明平面図である。
【図２】同上平面表示装置の一部を示す説明平面図である。
【図３】同上平面表示装置を示す説明断面図である。
【図４】本発明の第２の実施の形態の平面表示装置を示す説明平面図である。
【図５】同上平面表示装置を示す説明断面図である。
【図６】本発明の第３の実施の形態の平面表示装置を示す説明平面図である。
【図７】同上平面表示装置を示す説明断面図である。
【図８】従来の平面表示装置の一部を示す説明平面図である。
【図９】同上平面表示装置をステージ上に接地させた状態での等価回路を示す説明図である。
【図１０】同上平面表示装置を可動式ピンでステージ上から持ち上げた状態での等価回路を示す説明図である。
【図１１】同上平面表示装置のゲート電極配線の長さとステージで持ち上げる前後のゲート電極配線の電位差との関係を示すグラフである。
【符号の説明】
【００６８】
１    平面表示装置としての液晶表示装置
２    アレイ基板
３    透光性基板としてのガラス基板
５    画素
11    電極配線としてのゲート電極配線
12    電極配線としての共通容量配線
13    信号電極配線
21    スイッチング素子としての薄膜トランジスタ
32    分断部
42    導電部としての導電膜
45    画素電極としての透明画素電極
56    光変調層としての液晶
71    ダミーパターン
【図１】
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【図２】
2005134446.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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