(57)【要約】【課題】  高速に動作し、テスト時間の短縮を実現可能な記憶装置を提供する。【解決手段】  外部からのコマンド入力ＣＯＭをデコードし、初期モード設定を行うためのコマンドを検知するコマンドデコーダ１、及び初期モード設定を行うためのコマンドが検知された場合、メモリコア４におけるビット線センスの開始タイミングを通常動作時と比して遅延させる遅延回路３ａを備える。【選択図】  図１
2005339623.tif 000002
【特許請求の範囲】
【請求項１】
外部からのコマンド入力をデコードし、初期モード設定を行うためのコマンドを検知するコマンドデコーダと、
前記初期モード設定を行うためのコマンドが検知された場合、メモリコアにおけるビット線センスの開始タイミングを通常動作時と比して遅延させる遅延回路
とを備えることを特徴とする記憶装置。
【請求項２】
前記遅延回路は、前記初期モード設定を行うためのコマンドが検知された場合、前記メモリコアにおけるビット線イコライズの開始タイミングを前記通常動作時と比して遅延させることを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記コマンドデコーダはリフレッシュを自動的に行うためのコマンドを更に検知し、前記遅延回路は、前記リフレッシュを自動的に行うためのコマンドが検知された場合、前記ビット線センスの開始タイミングを前記通常動作時と比して遅延させることを特徴とする請求項１に記載の記憶装置。
【請求項４】
外部からのアドレス入力に基づき、テストを実行するための複数のテスト信号を生成して前記遅延回路に設定される遅延時間を段階的に変更するテスト回路を更に備えることを特徴とする請求項１〜３のいずれか１項に記載の記憶装置。
【請求項５】
複数のヒューズ信号を生成して前記遅延回路に設定される遅延時間を段階的に変更するヒューズ回路を更に備えることを特徴とする請求項１〜３のいずれか１項に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速動作可能な記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ、同期型ＤＲＡＭ（ＳＤＲＡＭ）、及びダブルデータレート（ＤＤＲ）−ＳＤＲＡＭ等においてはキャパシタの電荷を一定時間毎に再書き込みするためにリフレッシュサイクルを必要とする。リフレッシュ時においては複数のワード線を同時に活性させる必要があるため、電源電圧の供給不足が生じる。ワード線活性からセンスアンプ活性までの期間を十分に確保するための第１の背景技術として、リフレッシュ時に所定の信号を遅延させることにより、電源電圧の降下による動作タイミングの遅れに合わせてリフレッシュ動作を行う手法が提案されている（例えば、特許文献１参照。）。
【０００３】
一方、ＤＲＡＭ、ＳＤＲＡＭ、及びＤＤＲ−ＳＤＲＡＭと比して高速動作可能なメモリとして、メモリコアへのアクセス及びプリチャージ動作をパイプライン化した高速サイクルＲＡＭ及びＤＤＲ−高速サイクルＲＡＭが知られている。高速サイクルＲＡＭにおいては、第１コマンド及び第２コマンドの組み合わせによりコマンドが決定される。高速サイクルＲＡＭの動作速度を向上可能な第２の背景技術として、第１コマンドでリード及びライトのいずれを行うかを決定してメモリコアの動作を開始させる手法が提案されている（例えば、特許文献２参照。）。この場合、第１コマンドがリードを行うためのコマンド（以下において「リードアクティブコマンドＲＤＡ」という。）である場合、第２コマンドによりリード及びモードレジスタセットのいずれかが選択される。第１コマンドがライトを行うためのコマンド（以下において「ライトアクティブコマンドＷＲＡ」という。）である場合、第２コマンドによりライト及びオートリフレッシュのいずれかが選択される。
【０００４】
第２の背景技術においては、第１コマンドがリードアクティブコマンドＲＤＡである場合、モードレジスタセット動作においてもワード線が活性化する。即ち、モードレジスタセット動作においてもリフレッシュと同様の動作が行われる。また、高速サイクルＲＡＭはパイプライン動作を行うため、動作タイミングの制御を厳密に行う必要がある。よって、高速動作が要求されないモードレジスタセット及びオートリフレッシュにおいてもリード及びライト動作と同様のテストを実施する必要がある。この為、高速サイクルＲＡＭのテスト時間の増加が生じている。第１の背景技術を第２の背景技術に適用した場合も同様の問題が生じる。したがって、テスト時間を短縮可能な高速サイクルＲＡＭの実現が望まれている。
【特許文献１】特開平１１−６６８４４号公報
【特許文献２】特開２００１−１８９０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、高速に動作し、テスト時間の短縮を実現可能な記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の特徴は、外部からのコマンド入力をデコードし、初期モード設定を行うためのコマンドを検知するコマンドデコーダと、初期モード設定を行うためのコマンドが検知された場合、メモリコアにおけるビット線センスの開始タイミングを通常動作時と比して遅延させる遅延回路とを備える記憶装置であることを要旨とする。
【発明の効果】
【０００７】
本発明によれば、高速に動作し、テスト時間の短縮を実現可能な記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。この第１及び第２の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係る記憶装置は、図１に示すように、コマンドデコーダ１、遅延回路３ａ、モードレジスタ５、制御回路２、及びメモリコア４を備える。コマンドデコーダ１は、外部からのコマンド入力ＣＯＭをデコードし、初期モード設定を行うためのコマンド（以下において「モードレジスタセットコマンドＭＲＳ」という。）を検知する。ここで「初期モード設定」とは、例えばリード時に適用されるバースト長、バーストタイプ、及びカラムアドレスストローブ（ＣＡＳ）レイテンシ等をモードレジスタ５に設定することを意味する。また、コマンドデコーダ１は、リフレッシュを自動的に行うためのコマンド（以下において「オートリフレッシュコマンドＲＥＦ」という。）を検知する。遅延回路３ａは、モードレジスタセットコマンドＭＲＳが検知された場合、メモリコア４におけるビット線センスの開始タイミングを通常動作時と比して遅延させる。ここで「ビット線センス」とは、例えば、メモリコア４の内部のセンスアンプを活性化する動作を意味する。「通常動作」とは、例えばリード動作又はライト動作を意味する。
【００１０】
更に遅延回路３ａは、モードレジスタセットコマンドＭＲＳが検知された場合、メモリコア４におけるビット線イコライズの開始タイミングを通常動作時と比して遅延させる。「ビット線イコライズ」とは、例えば、メモリコア４の内部のイコライズ回路を活性化する動作を意味する。コマンドデコーダ１は、コマンド入力ＣＯＭとして第１コマンド及び第２コマンドを順に受け取る。制御回路２は、メモリコア４の内部のセンスアンプ等の周辺回路、及びロウ系を制御する。制御回路２には、メモリコア４のロウアドレスが上位アドレスとして第１コマンドの入力と同時に供給され、メモリコア４のカラムアドレスが下位アドレスとして第２コマンドの入力と同時に供給される。
【００１１】
また、コマンドデコーダ１は、図２に示すように、第１コマンドがライトアクティブコマンドＷＲＡの場合に第２コマンドが下位アドレスラッチコマンドＬＡＬ及びオートリフレッシュコマンドＲＥＦのいずれであるか検知する。第１コマンドがライトアクティブコマンドＷＲＡ、且つ第２コマンドが下位アドレスラッチコマンドＬＡＬである場合、図１に示す制御回路２はライト動作を実行する。これに対してコマンドデコーダ１は、第１コマンドがリードアクティブコマンドＲＤＡの場合に第２コマンドが下位アドレスラッチコマンドＬＡＬ及びモードレジスタセットコマンドＭＲＳのいずれであるかを検知する。第１コマンドがリードアクティブコマンドＲＤＡ、且つ第２コマンドが下位アドレスラッチコマンドＬＡＬである場合、制御回路２はリード動作を実行する。このように、第１コマンドでリード及びライトのいずれを行うかが決定されるため、第１コマンドの入力と同時に図１に示すメモリコア４の動作を開始させることが可能となる。
【００１２】
更に、コマンドデコーダ１は、第１コマンドが入力された場合に第１コマンド検知信号ｂＡＣＴＶを生成する。コマンドデコーダ１は、リードアクティブコマンドＲＤＡ、ライトアクティブコマンドＷＲＡ、及びモードレジスタセットコマンドＭＲＳのそれぞれを検知してリードアクティブ検知信号ｂＣＴＲＵ、ライトアクティブ検知信号ｂＣＴＷＵ、及びモードレジスタセット検知信号ｂＭＳＥＴを生成する。コマンドデコーダ１が生成した第１コマンド検知信号ｂＡＣＴＶ、リードアクティブ検知信号ｂＣＴＲＵ、及びライトアクティブ検知信号ｂＣＴＷＵは、制御回路２にそれぞれ伝達される。モードレジスタセット検知信号ｂＭＳＥＴは、モードレジスタ５及び遅延回路３ａに伝達される。
【００１３】
また、図１に示す制御回路２は、上位アドレスドライバ２１、バンクタイマ２２、プリデコーダ制御回路２３、リダンダンシ制御回路２４、上位アドレスプリデコーダ２５、第１ドライバ２６、リダンダンシプリデコーダ２７、第２ドライバ２８、及びセンスアンプ制御回路２９を備える。プリデコーダ制御回路２３は、バンクタイマ２２と上位アドレスプリデコーダ２５との間に接続される。リダンダンシ制御回路２４は、バンクタイマ２２及び上位アドレスドライバ２１に入力が接続される。上位アドレスプリデコーダ２５は、上位アドレスドライバ２１とメモリコア４との間に接続される。第１ドライバ２６及びリダンダンシプリデコーダ２７は、リダンダンシ制御回路２４とメモリコア４との間にそれぞれ接続される。
【００１４】
更にバンクタイマ２２は、クロックＣＬＫ、バンクセレクト信号ＢＳＥＬ、及び第１コマンド検知信号ｂＡＣＴＶに基づき、バンクタイマ信号ＢＮＫを生成してロウアドレスストローブ（ＲＡＳ）リストアの終了及びＲＡＳプリチャージの開始タイミングを決定する。ここで、「ＲＡＳリストア」とは、ビット線センス及びワード線の活性等の動作を意味する。「ＲＡＳプリチャージ」とは、ビット線イコライズ及びワード線の非活性等の動作であることを意味する。上位アドレスドライバ２１は、ライトアクティブ検知信号ｂＣＴＷＵが供給された場合、前サイクルのライトアクティブコマンドＷＲＡの入力時に取り込んでおいたロウアドレスＡＤをリダンダンシ制御回路２４及び上位アドレスプリデコーダ２５に転送する。これに対して上位アドレスドライバ２１は、リードアクティブ検知信号ｂＣＴＲＵが供給された場合、外部から入力されたロウアドレスＡＤをそのままリダンダンシ制御回路２４及び上位アドレスプリデコーダ２５に転送する。
【００１５】
また、上位アドレスプリデコーダ２５は、上位アドレスドライバ２１からの転送ロウアドレスＲＡＤ１を２つに分割し、分割した前半の転送ロウアドレスＲＡＤ２をメモリコア４に転送する。また、上位アドレスプリデコーダ２５は、プリデコーダ制御回路２３からプリデコーダ制御信号ＸＰＤが供給されると、分割した後半の転送ロウアドレスＲＡＤ３をメモリコア４に転送する。プリデコーダ制御回路２３は、バンクタイマ信号ＢＮＫに応じてプリデコーダ制御信号ＸＰＤを生成し、上位アドレスプリデコーダ２５を制御する。リダンダンシ制御回路２４は、予め設定されたヒューズ情報に応じて転送ロウアドレスＲＡＤ１に対する冗長メモリセルへの切り換えを判定し、判定が終了するとリダンダンシ判定終了信号ＦＰＲＧを高レベルに立ち上げる。
【００１６】
更にリダンダンシ制御回路２４は、冗長メモリセルに置換しないと判定した場合に通常セル選択信号ｂＦＤＷＡＩを生成し、冗長メモリセルに置換すると判定した場合に冗長セル選択信号ＲＡＲｍを生成する。リダンダンシ制御回路２４は、通常メモリセルと冗長メモリセルの両方を使用すると判定した場合、併用指示信号ＨＩＴを生成する。通常セル選択信号ｂＦＤＷＡＩ及び併用指示信号ＨＩＴは、第１ドライバ２６を介してメモリコア４にそれぞれ転送される。冗長セル選択信号ＲＡＲｍはリダンダンシプリデコーダ２７を介してメモリコア４に転送される。
【００１７】
またセンスアンプ制御回路２９は、遅延回路３ａからのタイミング制御信号ＱＳＡＥに応じてセンスアンプオン制御信号ｂＱＳＡＯＮ、センスアンプオフ制御信号ｂＱＳＡＯＦＦ、及びセルアレイ選択制御信号ｂＱＭＵＸＢを生成する。ここで、タイミング制御信号ＱＳＡＥは、遅延回路３ａがリダンダンシ制御回路２４からのリダンダンシ判定終了信号ＦＰＲＧを遅延させることにより生成される。センスアンプオン制御信号ｂＱＳＡＯＮによりビット線センスの開始タイミングが決定される。センスアンプオフ制御信号ｂＱＳＡＯＦＦによりメモリコア４内のセンスアンプの非活性タイミング及びビット線イコライズの開始タイミングが決定される。セルアレイ選択制御信号ｂＱＭＵＸＢは、メモリコア４の内部の複数のメモリセルアレイのいずれかを選択するために用いられる。センスアンプオン制御信号ｂＱＳＡＯＮ、センスアンプオフ制御信号ｂＱＳＡＯＦＦ、及びセルアレイ選択制御信号ｂＱＭＵＸＢは、第２ドライバ２８を介してメモリコア４にそれぞれ伝達される。
【００１８】
更に、遅延回路３ａは、ワード線活性模擬回路３１、ビット線センス模擬回路３２ａ、及び遅延制御回路３３ａを備える。ワード線活性模擬回路３１はリダンダンシ制御回路２４に入力が接続される。遅延制御回路３３ａは、コマンドデコーダ１、バンクタイマ２２、及びビット線センス模擬回路３２ａの出力に入力が接続される。ビット線センス模擬回路３２ａは、ワード線活性模擬回路３１及び遅延制御回路３３ａに入力が接続され、センスアンプ制御回路２９に出力が接続される。ワード線活性模擬回路３１は、リダンダンシ判定終了信号ＦＰＲＧを一定時間遅延させて遅延信号ＳＷＬＩＮを生成する。ここでワード線活性模擬回路３１は、リダンダンシ判定終了信号ＦＰＲＧをワード線活性動作に相当する時間だけ遅延させる。遅延制御回路３３ａは、コマンドデコーダ１からモードレジスタセット検知信号ｂＭＳＥＴが供給された場合に遅延制御信号ＤＣＮＴを生成する。また遅延制御回路３３ａは、モードレジスタセット検知信号ｂＭＳＥＴ、バンクタイマ信号ＢＮＫ、及びリダンダンシ判定終了信号ＦＰＲＧのそれぞれの供給が停止した場合に遅延制御信号ＤＣＮＴの生成を停止する。ビット線センス模擬回路３２ａは、遅延信号ＳＷＬＩＮを一定時間遅延させてタイミング制御信号ＱＳＡＥを生成する。ビット線センス模擬回路３２ａは、遅延制御回路３３ａから遅延制御信号ＤＣＮＴが供給された場合、タイミング制御信号ＱＳＡＥを通常動作時と比して大きく遅延させる。
【００１９】
遅延制御回路３３ａは、図３に示すように、フリップフロップ制御回路３３１、フリップフロップ３３２、及び出力バッファ３３３を備える。フリップフロップ制御回路３３１は、インバータ３３１ａ及び３３１ｃ、及び３入力否定論理和（ＮＯＲ）回路を備える。フリップフロップ３３２は、２入力否定論理積（ＮＡＮＤ）回路３３２ａ及び３３２ｂを備える。出力バッファ３３３はインバータ３３３ａ及び３３３ｂを備える。フリップフロップ３３２は、低レベルのモードレジスタセット検知信号ｂＭＳＥＴが供給された場合に高レベルの出力信号を生成する。フリップフロップ制御回路３３１は、リダンダンシ判定終了信号ＦＰＲＧ、バンクセレクト信号ＢＳＥＬ、及びモードレジスタセット検知信号ｂＭＳＥＴに基づいてフリップフロップ３３２のデータ保持期間を制御する。出力バッファ３３３は、フリップフロップ３３２の出力信号をバッファリングして遅延制御信号ＤＣＮＴを生成する。
【００２０】
ワード線活性模擬回路３１は、図４に示すように、図１に示すメモリコア４の内部のメモリセルの構成の一部を模擬している。具体的にはワード線活性模擬回路３１は、複数の（第１〜第ｋ）模擬メモリセル３１ａ〜３１ｋを備える（ｋ；２以上の整数）。第１模擬メモリセル３１ａは、セルプレートＰＬに一端が接続されたセルキャパシタＣ１、及びイコライズ電源ＶＥＱとセルキャパシタＣ１の他端との間に接続されたセルトランジスタＴｒ１を備える。イコライズ電源ＶＥＱの電位は、例えば高位電源ＶＤＤの電位の１／２程度に設定される。第２模擬メモリセル３１ｂ〜第ｋ模擬メモリセル３１ｋは、第１模擬メモリセル３１ａと同様にそれぞれ構成される。
【００２１】
これに対してビット線センス模擬回路３２ａは、データ読み出し模擬回路３２０、バッファ回路３２１、タイミング制御回路３２２、及び出力選択回路３２３を備える。データ読み出し模擬回路３２０は、図１に示すメモリコア４内のセルトランジスタからビット線へのデータの読み出し動作に相当する時間だけ遅延信号ＳＷＬＩＮを遅延させる。バッファ回路３２１は、データ読み出し模擬回路３２０が遅延させた遅延信号ＳＷＬＩＮをバッファリングする。タイミング制御回路３２２は、バッファ回路３２１の出力信号の立ち上がり及び立ち下がりタイミングを遅延させる。出力選択回路３２３は、遅延制御信号ＤＣＮＴに基づき、タイミング制御回路３２２の出力信号及びバッファ回路３２１の出力信号のいずれかを選択する。即ち出力選択回路３２３は、遅延制御信号ＤＣＮＴが高レベルの期間においてタイミング制御回路３２２の出力信号を選択する。出力選択回路３２３に選択されたタイミング制御回路３２２の出力信号及びバッファ回路３２１の出力信号のいずれかは、タイミング制御信号ＱＳＡＥとして図１に示すセンスアンプ制御回路２９に供給される。
【００２２】
更に、データ読み出し模擬回路３２０は、高位電源ＶＤＤとイコライズ電源ＶＥＱとの間に接続されたプリチャージトランジスタＴｒ１１及びセルトランジスタＴｒ１２を備える。プリチャージトランジスタＴｒ１１としては例えばｐＭＯＳトランジスタが使用できる。セルトランジスタＴｒ１２は、図１に示すメモリコア４内のセルトランジスタを模擬している。プリチャージトランジスタＴｒ１１及びセルトランジスタＴｒ１２の間のノードはメモリコア４内のビット線を模擬している。バッファ回路３２１は２段接続されたインバータ３２１ａ及び３２１ｂを備える。タイミング制御回路３２２は、４段接続されたインバータ３２２ａ、３２２ｂ、３２２ｃ、及び３２２ｄ、第１遅延用トランジスタＴｒ１３、及び第２遅延用トランジスタＴｒ１４を備える。第１遅延用トランジスタＴｒ１３は、ソース及びドレインが高位電源ＶＤＤに接続され、ゲートがインバータ３２２ｂ及び３２２ｃの接続ノードに接続される。第２遅延用トランジスタＴｒ１４は、ソース及びドレインが低位電源ＶＳＳに接続され、ゲートがインバータ３２２ｂ及び３２２ｃの接続ノードに接続される。出力選択回路３２３は、２段接続されたインバータ３２３ａ及び３２３ｂ、第１の論理和（ＯＲ）回路３２３ｅ及び第２のＯＲ回路３２３ｃ、及びＮＡＮＤ回路３２３ｄを備える。第１のＯＲ回路３２３ｅは、インバータ３２２ｄ及び３２３ａのそれぞれの出力に入力が接続される。第２のＯＲ回路３２３ｃは、インバータ３２１ｂ及び３２３ｂのそれぞれの出力に入力が接続される。ＮＡＮＤ回路３２３ｄは、第１のＯＲ回路３２３ｅ及び第２のＯＲ回路３２３ｃのそれぞれの出力に入力が接続される。
【００２３】
一方、メモリコア４は図５に示すように、例えば、ロウデコーダ４１、ロウデコーダ４１に接続されたセルアレイ４２、セルアレイ４２に接続された周辺回路４３を備える。周辺回路４３は、例えば、センスアンプ４３ａ、選択回路４３ｂ、及びイコライズ回路４３ｃを備える。図示を省略するが、実際にはセンスアンプ４３ａを中心として選択回路、イコライズ回路、及びセルアレイが対称的に配置される。また、セルアレイ４２に加えて冗長セルアレイが設けられる。ロウデコーダ４１は、複数の（第１〜第ｎ）ワード線ＷＬ１〜ＷＬｎのいずれかを選択する（ｎ；２以上の整数）。セルアレイ４２は第１〜第ｎメモリセル４２ａ〜４２ｎを備える。第１メモリセル４２ａは、セルプレートＰＬに一端が接続されたセルキャパシタＣ２０、及び第１ビット線ＢＬにドレインが接続され、第１ワード線ＷＬ１にゲートが接続され、セルキャパシタＣ２０の他端にソースが接続されたセルトランジスタＴｒ２０を備える。第２メモリセル４２ａ〜第ｎメモリセル４２ｎは第１メモリセル４２ａと同様に構成されている。
【００２４】
また、イコライズ回路４３ｃは、イコライズ制御信号ＥＱＬに応じて、ＲＡＳプリチャージ時に第１ビット線ＢＬ及び第２ビット線ｂＢＬのそれぞれの電位をイコライズ電源ＶＥＱの電位にプリチャージする。選択回路４３ｂは、ＲＡＳリストア時にセルアレイ選択信号ＭＵＸに基づいてビット線センスを行うセルアレイと反対側のセルアレイを切り離す。これにより、ビット線センスを行うセルアレイのみにセンスアンプが接続される。また、ＲＡＳプリチャージ時はビット線センスを行うセルアレイと反対側のセルアレイを再び接続する。これにより、全セルアレイにてビット線イコライズが行われる。データの読み出し時においては、第１〜第ｎワード線ＷＬ１〜ＷＬｎのいずれか及び第１ビット線ＢＬ及び第２ビット線ｂＢＬを選択的に活性させることにより、セルアレイ４２から１つのメモリセルが選択される。選択されたメモリセルのセルキャパシタに記憶されたデータに応じた電位により、第１ビット線ＢＬ及び第２ビット線ｂＢＬの電位が微小に変化する。センスアンプ４３ａは、第１ビット線ＢＬ及び第２ビット線ｂＢＬのそれぞれの電位を増幅する。
【００２５】
更に、センスアンプ４３ａは、第１センス用トランジスタＴｒ３０〜第４センス用トランジスタＴｒ３３を備える。第１センス用トランジスタＴｒ３０及び第２センス用トランジスタＴｒ３１としては、例えばｎＭＯＳトランジスタが使用できる。第３センス用トランジスタＴｒ３２と第４センス用トランジスタＴｒ３３としては、例えばｐＭＯＳトランジスタが使用できる。第１センス用トランジスタＴｒ３０と第２センス用トランジスタＴｒ３１、及び第３センス用トランジスタＴｒ３２と第４センス用トランジスタＴｒ３３は、第１ビット線ＢＬ及び第２ビット線ｂＢＬの間にそれぞれ直列に接続される。第１センス用トランジスタＴｒ３０及び第３センス用トランジスタＴｒ３２のそれぞれのゲートは第２ビット線ｂＢＬに接続される。第２センス用トランジスタＴｒ３１及び第４センス用トランジスタＴｒ３３のそれぞれのゲートは第１ビット線ＢＬに接続される。
【００２６】
また選択回路４３ｂは、第１ビット線ＢＬ上に設けられた第１選択用トランジスタＴｒ３４及び第２ビット線ｂＢＬ上に設けられた第２選択用トランジスタＴｒ３５を備える。第１選択用トランジスタＴｒ３４及び第２選択用トランジスタＴｒ３５としては、例えばｎＭＯＳトランジスタが使用できる。イコライズ回路４３ｃは第１イコライズ用トランジスタＴｒ３６〜第３イコライズ用トランジスタＴｒ３８を備える。第１イコライズ用トランジスタＴｒ３６〜第３イコライズ用トランジスタＴｒ３８のそれぞれとしては、例えばｎＭＯＳトランジスタが使用できる。第１イコライズ用トランジスタＴｒ３６は第１ビット線ＢＬ及び第２ビット線ｂＢＬの間に接続される。第２イコライズ用トランジスタＴｒ３７及び第３イコライズ用トランジスタＴｒ３８は、第１ビット線ＢＬ及び第２ビット線ｂＢＬの間に接続され、第１イコライズ用トランジスタＴｒ３６とゲートが互いにそれぞれ接続される。第２イコライズ用トランジスタＴｒ３７及び第３イコライズ用トランジスタＴｒ３８の接続ノードはイコライズ電源ＶＥＱに接続される。
【００２７】
次に、図６に示すタイムチャートを参照して、第１の実施の形態に係る記憶装置の動作を説明する。但し、第１コマンドとしてリードアクティブコマンドＲＤＡが供給され、第２コマンドとしてモードレジスタセットコマンドＭＲＳが供給される場合を例に説明する。
【００２８】
（イ）先ず、図６の時刻ｔ１において、図６（ａ）に示すクロックＣＬＫの立ち上がり直前において、図６（ｂ）に示すようにリードアクティブコマンドＲＤＡが第１コマンドとして供給される。時刻ｔ２においてクロックＣＬＫが高レベルに立ち上がる。図１に示すコマンドデコーダ１は、第１コマンドが供給されるとクロックＣＬＫの立ち上がりと同期して第１コマンド検知信号ｂＡＣＴＶを生成する。第１コマンド検知信号ｂＡＣＴＶは、図１に示すバンクタイマ２２に供給される。更に、時刻ｔ３においてコマンドデコーダ１は、第１コマンドがリードアクティブコマンドＲＤＡであると検知し、図６（ｃ）に示すリードアクティブ検知信号ｂＣＴＲＵを低レベルに立ち下げる。リードアクティブ検知信号ｂＣＴＲＵは、図１に示す上位アドレスドライバ２１に供給される。
【００２９】
（ロ）バンクタイマ２２は図６（ｅ）に示すように、第１コマンド検知信号ｂＡＣＴＶが供給されると、時刻ｔ４においてバンクタイマ信号ＢＮＫを高レベルに立ち上げる。バンクタイマ信号ＢＮＫ及びリードアクティブ検知信号ｂＣＴＲＵが供給されると、上位アドレスドライバ２１は、時刻ｔ４において外部から伝達されるロウアドレスＡＤを図１に示すリダンダンシ制御回路２４及び上位アドレスプリデコーダ２５に転送ロウアドレスＲＡＤ１として転送する。上位アドレスプリデコーダ２５は、図６（ｆ）に示すように、時刻ｔ４において転送ロウアドレスＲＡＤ１を分割した前半のロウアドレスＲＡＤ２をメモリコアに転送する。
【００３０】
（ハ）転送ロウアドレスＲＡＤ１及びバンクタイマ信号ＢＮＫが供給されると、図１に示すリダンダンシ制御回路２４は、メモリコア４における冗長セルアレイへの切り換えの判定を行う。判定が終了するとリダンダンシ制御回路２４は、図６（ｊ）に示すように、時刻ｔ５においてリダンダンシ判定終了信号ＦＰＲＧを高レベルに立ち上げる。リダンダンシ判定終了信号ＦＰＲＧは、図１に示すワード線活性模擬回路３１及び第２ドライバ２８に供給される。更に、バンクタイマ信号ＢＮＫが高レベルに立ち上がると、図１に示すプリデコーダ制御回路２３は、時刻ｔ５においてプリデコーダ制御信号ＸＰＤを高レベルに立ち上げる。プリデコーダ制御信号ＸＰＤが高レベルに立ち上がると、上位アドレスプリデコーダ２５は、図６（ｆ）に示すように、時刻ｔ６において転送ロウアドレスＲＡＤ１を分割した後半のロウアドレスＲＡＤ３をメモリコア４に転送する。
【００３１】
（ニ）リダンダンシ判定終了信号ＦＰＲＧが高レベルに立ち上がると、第２ドライバ２８は、図６（ｋ）に示すように、時刻ｔ７においてワード線活性イネーブル信号ＷＬＥを高レベルに立ち上げる。ワード線活性イネーブル信号ＷＬＥが高レベルに立ち上がると、図６（ｕ）に示すように、時刻ｔ８においてワード線電位が高レベルに立ち上がる。更に、リダンダンシ判定終了信号ＦＰＲＧはワード線活性模擬回路３１により遅延処理される。この結果、リダンダンシ判定終了信号ＦＰＲＧが立ち上がる時刻ｔ５から一定時間経過後の時刻ｔ８において、図６（ｌ）に示す遅延信号ＳＷＬＩＮが高レベルに立ち上がる。
【００３２】
（ホ）図６（ｂ）の時刻ｔ９において、第２コマンドとしてモードレジスタセットコマンドＭＲＳが供給される。図６（ａ）の時刻ｔ１１において、クロックＣＬＫが高レベルに立ち上がる。この結果、コマンドデコーダ１は、図６（ｍ）に示すように、時刻ｔ１１においてモードレジスタセット検知信号ｂＭＳＥＴを低レベルに立ち下げる。モードレジスタセット検知信号ｂＭＳＥＴが低レベルに立ち下がると、図１に示す遅延制御回路３３ａは、図６（ｎ）に示すように、時刻ｔ１１において遅延制御信号ＤＣＮＴを高レベルに立ち上げる。遅延制御信号ＤＣＮＴは図１に示すビット線センス模擬回路３２ａに供給される。
【００３３】
（ヘ）遅延制御信号ＤＣＮＴがビット線センス模擬回路３２ａに供給されると、ビット線センス模擬回路３２ａは、遅延信号ＳＷＬＩＮを遅延させ、時刻ｔ１３においてタイミング制御信号ＱＳＡＥを高レベルに立ち上げる。ここで、ライト及びリード時においては、タイミング制御信号ＱＳＡＥは時刻ｔ１０で立ち上がる。即ち、モードレジスタセット時においては、ライト及びリード時と比して遅延時間を大きく設定している。タイミング制御信号ＱＳＡＥは図１に示すセンスアンプ制御回路２９に供給される。
【００３４】
（ト）タイミング制御信号ＱＳＡＥが高レベルに立ち上がると、センスアンプ制御回路２９は図６（ｐ）に示すように、時刻ｔ１４において、第２ドライバ２８を介して低レベルのセンスアンプオン信号ｂＳＡＯＮをメモリコア４に伝達する。センスアンプオン信号ｂＳＡＯＮがメモリコア４に伝達されると、図５に示すセンスアンプ４３ａの活性、即ちビット線センスが実行される。更に、センスアンプ制御回路２９は図６（ｑ）に示すように、時刻ｔ１８において、第２ドライバ２８を介して低レベルのセルアレイ選択信号ｂＭＵＸＢをメモリコア４に伝達する。
【００３５】
（チ）時刻ｔ２２において、バンクタイマ２２は、図６（ｅ）に示すバンクタイマ信号ＢＮＫを低レベルに立ち下げる。バンクタイマ信号ＢＮＫが低レベルに立ち下がると、ＲＡＳプリチャージ期間が開始する。この結果、時刻ｔ２３において図６（ｊ）に示すリダンダンシ判定終了信号ＦＰＲＧ及び図６（ｌ）に示す遅延信号ＳＷＬＩＮが低レベルに立ち下がる。遅延信号ＳＷＬＩＮが低レベルに立ち下がると、ビット線センス模擬回路３２ａは図６（ｏ）に示すように、時刻ｔ２７においてタイミング制御信号ＱＳＡＥを低レベルに立ち下げる。
【００３６】
（リ）タイミング制御信号ＱＳＡＥが低レベルに立ち下がると、センスアンプ制御回路２９は図６（ｒ）に示すように、時刻ｔ２９において、第２ドライバ２８を介して低レベルのセンスアンプオフ信号ｂＳＡＯＦＦをメモリコア４に伝達する。センスアンプオフ信号ｂＳＡＯＦＦがメモリコア４に伝達されると、図５に示すイコライズ回路４３ｃの活性、即ちビット線イコライズが実行される。ここで、図６（ｓ）に示すように、イコライズ制御信号ＥＱＬの立ち上がり時刻ｔ２９は、ライト及びリード時におけるイコライズ制御信号ＥＱＬの立ち上がり時刻ｔ２７と比して一定時間だけ遅延している。
【００３７】
このように、第１の実施の形態に係る記憶装置においては、モードレジスタセット時においてビット線センス及びビット線イコライズのそれぞれの開始タイミング及びをライト及びリード等の通常動作と比して遅らせている。したがって、第１の実施の形態に係る記憶装置によれば、ワード線活性からビット線センスまでの期間を十分に確保できる。モードレジスタセット動作において十分なビット線センスの動作余裕を確保できため、第１の実施の形態に係る記憶装置をテストする際、モードレジスタセット動作時におけるビット線センスの動作余裕を確認するためのテストが不要となる。
【００３８】
尚、図７に示すように、図１に示す記憶装置を半導体チップ６０上に集積化してモールド樹脂９０により被覆し、パッケージ状態の半導体集積回路を形成した場合、図８に示すように２つのピンを用いるのみで第１コマンドの入力を実行できる。即ち、ピン６４及び６３のそれぞれに電圧を印加する事によりコマンド入力が実行される。図７に示す例においてはピン６１及び６２をアドレス入力と兼用している。
【００３９】
（第２の実施の形態）
本発明の第２の実施の形態に係る記憶装置は、図９に示すように、コマンドデコーダ１がオートリフレッシュコマンドＲＥＦを検知した場合、オートリフレッシュ検知信号ｂＲＥＦＲを遅延回路３ｂに供給する点が図１と異なる。遅延回路３ｂは、モードレジスタセット検知信号ｂＭＳＥＴ及びオートリフレッシュ検知信号ｂＲＥＦＲが供給された場合、メモリコア４におけるビット線センスの開始タイミングを通常動作時と比して遅延させる点が図１に示す記憶装置と異なる。但し、遅延回路３ｂは、メモリコア４におけるビット線イコライズの開始タイミングを通常動作時と同様としている。その他の構成については、図１に示す記憶装置と同様である。
【００４０】
更に、遅延制御回路３３ｂは、図１０に示すように、モードレジスタセット検知信号ｂＭＳＥＴ及びオートリフレッシュ検知信号ｂＲＥＦＲを論理演算する入力論理回路３３４を更に備える点が図３と異なる。具体的には入力論理回路３３４は、モードレジスタセット検知信号ｂＭＳＥＴ及びオートリフレッシュ検知信号ｂＲＥＦＲをＮＡＮＤ演算するＮＡＮＤ回路３３４ａ、及びＮＡＮＤ回路３３４ａの出力信号を反転するインバータ３３４ｂを備える。その他の構成については、図３に示す遅延制御回路３３ａと同様である。
【００４１】
また、ビット線センス模擬回路３２ｂは図１１に示すように、タイミング制御回路３２２０及び出力選択回路３２３０のそれぞれの構成が、図４に示すビット線センス模擬回路３２ａと異なる。タイミング制御回路３２２０は、図４に示すインバータ３２２ａに代えてＮＡＮＤ回路３２２１を備える。タイミング制御回路３２２０は、図４に示す第１遅延用トランジスタＴｒ１３を備えていない。出力選択回路３２３０は、図４に示すインバータ３２３ａ及び３２３ｂ、及びＯＲ回路３２３ｃを備えていない。その他の構成は図４に示すビット線センス模擬回路３２ａと同様である。
【００４２】
次に、図１２に示すタイムチャートを参照して、第２の実施の形態に係る記憶装置の動作を説明する。但し、第１の実施の形態に係る記憶装置と同様の動作については重複する説明を省略する。また、第１コマンドとしてライトアクティブコマンドＷＲＡが供給され、第２コマンドとしてオートリフレッシュコマンドＲＥＦが供給される場合を例に説明する。
【００４３】
（イ）先ず、図１２の時刻ｔ１において、図１２（ａ）に示すクロックＣＬＫが立ち上がる直前に、図１２（ｂ）に示すライトアクティブコマンドＷＲＡが第１コマンドとして供給される。時刻ｔ３においてコマンドデコーダ１は、ライトアクティブコマンドＷＲＡを検知し、図１２（ｃ）に示すライトアクティブ検知信号ｂＣＴＷＵを低レベルに立ち下げる。ライトアクティブ検知信号ｂＣＴＷＵは、図９に示す上位アドレスドライバ２１に供給される。バンクタイマ信号ＢＮＫ及びライトアクティブ検知信号ｂＣＴＷＵが供給されると、上位アドレスドライバ２１は、時刻ｔ４において前サイクルのライトアクティブコマンドＷＲＡの入力時に取り込んでおいたロウアドレスをリダンダンシ制御回路２４及び上位アドレスプリデコーダ２５に転送する。
【００４４】
（ロ）図１２（ｂ）の時刻ｔ９において、第２コマンドとしてオートリフレッシュコマンドＲＥＦが供給される。図１２（ａ）の時刻ｔ１１において、クロックＣＬＫが高レベルに立ち上がる。この結果、コマンドデコーダ１は、図１２（ｍ）に示すように、時刻ｔ１１においてオートリフレッシュ検知信号ｂＲＥＦＲを低レベルに立ち下げる。オートリフレッシュ検知信号ｂＲＥＦＲが低レベルに立ち下がると、図９に示す遅延制御回路３３ｂは、図１２（ｎ）に示すように、時刻ｔ１１において遅延制御信号ＤＣＮＴを高レベルに立ち上げる。遅延制御信号ＤＣＮＴは図９に示すビット線センス模擬回路３２ｂに供給される。この結果、ビット線センスの開始タイミングをライト及びリード等の通常動作と比して遅らせることができる。
【００４５】
（ハ）時刻ｔ２２において、バンクタイマ２２は、図１２（ｅ）に示すバンクタイマ信号ＢＮＫを低レベルに立ち下げる。この結果、時刻ｔ２４において図１２（ｊ）に示すリダンダンシ判定終了信号ＦＰＲＧ及び図１２（ｌ）に示す遅延信号ＳＷＬＩＮが低レベルに立ち下がる。遅延信号ＳＷＬＩＮが低レベルに立ち下がると、ビット線センス模擬回路３２ｂは図１２（ｏ）に示すように、時刻ｔ２５においてタイミング制御信号ＱＳＡＥを低レベルに立ち下げる。ここで、タイミング制御信号ＱＳＡＥの立ち下がりタイミングは、リード及びライト等の通常動作時と同一のタイミングに設定される。
【００４６】
（ニ）タイミング制御信号ＱＳＡＥが低レベルに立ち下がると、センスアンプ制御回路２９は図１２（ｒ）に示すように、時刻ｔ２７において、第２ドライバ２８を介して低レベルのセンスアンプオフ信号ｂＳＡＯＦＦをメモリコア４に伝達する。センスアンプオフ信号ｂＳＡＯＦＦがメモリコア４に伝達されると、図５に示すイコライズ回路４３ｃの活性、即ちビット線イコライズが実行される。したがって、タイミング制御信号ＱＳＡＥの立ち下がりタイミングがリード及びライト等の通常動作時と同一のタイミングであるため、ビット線イコライズの開始タイミングもリード及びライト等の通常動作時と同一のタイミングとなる。
【００４７】
上述したように、第２の実施の形態に係る記憶装置においては、モードレジスタセット及びリフレッシュ時においてビット線センスの開始タイミングをライト及びリード等の通常動作と比して遅らせている。よって、第２の実施の形態に係る記憶装置をテストする際、モードレジスタセット及びリフレッシュ時におけるビット線センスの動作余裕を確認するためのテストを不要とすることができる。また、ビット線イコライズの開始タイミングをライト及びリード等の通常動作と同様のタイミングとすることにより、ビット線イコライズに対して十分な時間を確保できる。
【００４８】
（第２の実施の形態の第１の変形例）
本発明の第２の実施の形態の第１の変形例に係る記憶装置は、図１３に示すように、モードレジスタセット検知信号ｂＭＳＥＴ及び外部からのアドレス入力に応じてテストモードを実行するための複数の（第１及び第２の）テスト信号ＴＭ１及びＴＭ２を生成するテスト回路７を更に備える点が図９と異なる。テスト回路７は、第１及び第２のテスト信号ＴＭ１及びＴＭ２を用いて、ビット線センス模擬回路３２ｃに設定される遅延時間を段階的に変更する。また、テスト回路７がテストモードにエントリすると、コマンドデコーダ１は、第２コマンドと同一の動作をサードサイクル以降においても繰り返すことが可能となる。テスト回路７に供給されるアドレス入力としては、例えば記憶装置に入力される上位アドレス、下位アドレス、及びバンクセレクト信号ＢＥＬをデコードするためのバンクアドレス等が利用できる。その他の構成については、図９に示す記憶装置の構成と同様である。
【００４９】
更に、遅延制御回路３３ｃは図１４に示すように、図３及び図１０に示す遅延制御回路３３ａ及び遅延制御回路３３ｂのそれぞれを含む構成である。遅延制御回路３３ｃは、モードレジスタセット検知信号ｂＭＳＥＴが入力された場合には第１タイミング制御信号ＤＣＮＴ１を生成し、モードレジスタセット検知信号ｂＭＳＥＴ及びオートリフレッシュ検知信号ｂＲＥＦＲのいずれかが入力された場合には第２タイミング制御信号ＤＣＮＴ２を生成する。具体的には遅延制御回路３３ｃは、第１フリップフロップ制御回路３３１０、第１フリップフロップ３３２０、第１出力バッファ３３３０、入力論理回路３３４、第２フリップフロップ制御回路３３１１、第２フリップフロップ３３２１、及び第２出力バッファ３３３１を備える。第１出力バッファ３３３０からは第１遅延制御信号ＤＣＮＴ１が出力される。第２出力バッファ３３３１からは第２遅延制御信号ＤＣＮＴ２が出力される。その他の構成については図３及び図１０に示す遅延制御回路３３ａ及び遅延制御回路３３ｂと同様である。
【００５０】
また、ビット線センス模擬回路３２ｃは図１５に示すように、図１１に示すタイミング制御回路３２２０に代えて第１タイミング制御回路３２４０及び第２タイミング制御回路３２５０ａを備える点が図１１と異なる。第１タイミング制御回路３２４０は、第２遅延制御信号ＤＣＮＴ２が供給された場合にバッファ回路３２１の出力信号を遅延させる。第２タイミング制御回路３２５０ａは、第１遅延制御信号ＤＣＮＴ１、第１のテスト信号ＴＭ１、及び第２のテスト信号ＴＭ２の組み合わせにより、バッファ回路３２１の出力信号を段階的に遅延させる。
【００５１】
第１タイミング制御回路３２４０は、ＮＡＮＤ回路３２２１、インバータ３２２ｂ及び３２２ｃ、及び第２遅延用トランジスタＴｒ１４を備える。第２タイミング制御回路３２５０ａは、スイッチングトランジスタＴｒ４１〜Ｔｒ４４、インバータ３２５１、３２５２、３２５６、及び３２５７、ＯＲ回路３２５３及び３２５４、及び第３遅延用トランジスタＴｒ１５を備える。スイッチングトランジスタＴｒ４１及びＴｒ４２と、スイッチングトランジスタＴｒ４３及びＴｒ４４とは、トランスファゲートをそれぞれ構成している。スイッチングトランジスタＴｒ４１及びＴｒ４３のそれぞれとしては、例えばｐＭＯＳトランジスタが使用できる。スイッチングトランジスタＴｒ４２及びＴｒ４４、及び第３遅延用トランジスタＴｒ１５のそれぞれとしては、例えばｎＭＯＳトランジスタが使用できる。
【００５２】
このように、図１３に示す記憶装置によれば、テストモードエントリ時に第１及び第２のテスト信号ＴＭ１及びＴＭ２のいずれかを有効とすることにより、ビット線センス模擬回路３２ｃに設定される遅延時間を段階的に制御できる。
【００５３】
（第２の実施の形態の第２の変形例）
本発明の第２の実施の形態の第２の変形例に係る記憶装置は、図１６に示すように、複数の（第１及び第２）ヒューズ信号ＦＵＳＥ１及びＦＵＳＥ２を生成してビット線センス模擬回路３２ｄに設定される遅延期間を段階的に変更するヒューズ回路８を更に備える点が図９と異なる。また、図１６に示す記憶装置は、図１３と同様に、第１及び第２のテスト信号ＴＭ１及びＴＭ２を生成するテスト回路７を更に備えている。その他の構成については、図９に示す記憶装置と同様である。
【００５４】
更に、ヒューズ回路８は図１７に示すように、第１ヒューズ信号ＦＵＳＥ１を生成する第１ヒューズ信号生成回路８ａ、及び第２ヒューズ信号ＦＵＳＥ２を生成する第２ヒューズ信号生成回路８ｂを備える。第１ヒューズ信号生成回路８ａは、第１スイッチングトランジスタＴｒ５１、第２スイッチングトランジスタＴｒ５２、ヒューズ８９、及びラッチ回路８０ａを備える。第１ヒューズ信号生成回路８ａは、ヒューズ８９が切断されているか否かに応じて高レベル信号及び低レベル信号のいずれかを生成する。第１スイッチングトランジスタＴｒ５１としては、例えばｐＭＯＳトランジスタが使用できる。第２スイッチングトランジスタＴｒ５２としては、例えばｎＭＯＳトランジスタが使用できる。ラッチ回路８０ａはインバータ８１、８２、及び８３を備える。第１スイッチングトランジスタＴｒ５１は図示を省略する電源回路からの第１パワーオン信号ｂＦＰＵＰに応じてターンオンする。第２スイッチングトランジスタＴｒ５２は第２パワーオン信号ＦＰＵＮに応じてターンオンする。
【００５５】
また、第１パワーオン信号ｂＦＰＵＰ及び第２パワーオン信号ＦＰＵＮは、図１８（ａ）及び（ｂ）に示すように、電源投入後にそれぞれ高レベルとなる。図１８に示す例において、第１パワーオン信号ｂＦＰＵＰは図１８（ａ）に示すように、時刻ｔ１において高レベルに立ち上がる。時刻ｔ１以前の段階では、第１スイッチングトランジスタＴｒ５１はオン状態であるため、ノードｎ１は高位電源ＶＤＤと短絡している。したがって、第１ヒューズ信号ＦＵＳＥ１は高レベルである。
【００５６】
第２パワーオン信号ＦＰＵＮは図１８（ｂ）に示すように、時刻ｔ２において高レベルに立ち上がる。第２パワーオン信号ＦＰＵＮは時刻ｔ３において低レベルに立ち下がるが、第１パワーオン信号ｂＦＰＵＰは高レベルを維持する。ここで、ヒューズ８９が切断されていない場合、図１８の時刻ｔ３において図１７に示す第１スイッチングトランジスタＴｒ５１がオフ状態、且つ第２スイッチングトランジスタＴｒ５２がオン状態となり、ノードｎ１が低位電源ＶＳＳと短絡して低レベルの電位となる。ラッチ回路８０ａは図１８（ｃ）に示すように、ノードｎ１からの低レベル信号を保持する。この結果、第１ヒューズ信号ＦＵＳＥ１は低レベルとなる。
【００５７】
これに対してヒューズ８９が切断されている場合、図１８の時刻ｔ３において第２スイッチングトランジスタＴｒ５２がオン状態となってもノードｎ１が低位電源ＶＳＳと短絡しない。よって、第１ヒューズ信号ＦＵＳＥ１は高レベルの状態が維持される。尚、第２ヒューズ信号生成回路８ｂは、第１ヒューズ信号生成回路８ａと同様に構成されている。
【００５８】
更に、ビット線センス模擬回路３２ｄは図１９に示すように、第２タイミング制御回路３２５０ｂの構成が図１５に示す第２タイミング制御回路３２５０ａと異なる。具体的には、図１９に示す第２タイミング制御回路３２５０ｂは、図１５に示す第２タイミング制御回路３２５０ａに排他的論理和（ＥＸＯＲ）回路３２５８及びスイッチングトランジスタＴｒ４５〜Ｔｒ４８を追加した構成である。スイッチングトランジスタＴｒ４５及びＴｒ４６と、スイッチングトランジスタＴｒ４７及びＴｒ４８とは、トランスファゲートをそれぞれ構成している。ＥＸＯＲ回路３２５８は、スイッチングトランジスタＴｒ４１〜Ｔｒ４８のそれぞれに入力が接続される。
【００５９】
このように、図１６に示す記憶装置によれば、ヒューズ回路８が生成する第１ヒューズ信号ＦＵＳＥ１及び第２ヒューズ信号ＦＵＳＥ２を用いることにより、テスト回路７と同様にビット線センス模擬回路３２ｄの遅延ステップ数を変更できる。
【００６０】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６１】
上述した第１の実施の形態においては、モードレジスタセット時においてビット線センス及びビット線イコライズのそれぞれの開始タイミングを通常動作時と比して遅らせる一例を説明した。第２の実施の形態においては、モードレジスタセット及びリフレッシュ時においてビット線センスの開始タイミングのみを通常動作時と比して遅らせる一例を説明した。しかしながら、モードレジスタセット時においてビット線センスのみの開始タイミングを通常動作時と比して遅らせても良い。また、モードレジスタセット及びリフレッシュ時においてビット線センス及びビット線イコライズのそれぞれの開始タイミングを通常動作時と比して遅らせても良い。
【００６２】
既に述べた第２の実施の形態の第１の変形例においては、テスト回路７が２つのテスト信号、即ち第１及び第２のテスト信号ＴＭ１及びＴＭ２を生成する一例を説明した。しかし、テスト回路７が３つ以上のテスト信号を生成しても良い。テスト信号の数を増やすことにより、ビット線センス模擬回路３１ｃに設定される遅延ステップ数を更に増加させることが可能となる。同様に、第２の実施の形態の第２の変形例においては、ヒューズ回路８が２つのヒューズ信号、即ち第１及び第２ヒューズ信号ＦＵＳＥ１及びＦＵＳＥ２を生成する一例を説明したが、ヒューズ回路８が３つ以上のヒューズ信号を生成しても良い。
【００６３】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００６４】
【図１】第１の実施の形態に係る記憶装置の構成を示すブロック図である。
【図２】第１の実施の形態に係る記憶装置のコマンドの遷移の様子を示す図である。
【図３】第１の実施の形態に係る遅延制御回路の構成を示す回路図である。
【図４】第１の実施の形態に係るワード線活性模擬回路及びビット線センス模擬回路の構成を示す回路図である。
【図５】第１の実施の形態に係るメモリコアの構成の一部を示す回路図である。
【図６】第１の実施の形態に係る記憶装置の動作を示すタイムチャートである。
【図７】第１の実施の形態に係る記憶装置をパッケージングした場合のピン配置を示す模式図である。
【図８】図２のステートダイアグラムと図７のピン配置との関係を示すファンクションテーブルである。
【図９】第２の実施の形態に係る記憶装置の構成を示すブロック図である。
【図１０】第２の実施の形態に係る遅延制御回路の構成を示す回路図である。
【図１１】第２の実施の形態に係るワード線活性模擬回路及びビット線センス模擬回路３２ａの構成を示す回路図である。
【図１２】第２の実施の形態に係る記憶装置の動作を示すタイムチャートである。
【図１３】第２の実施の形態の第１の変形例に係る記憶装置の構成を示すブロック図である。
【図１４】第２の実施の形態の第１の変形例に係る遅延制御回路の構成を示す回路図である。
【図１５】第２の実施の形態の第１の変形例に係るビット線センス模擬回路の構成を示す回路図である。
【図１６】第２の実施の形態の第２の変形例に係る記憶装置の構成を示すブロック図である。
【図１７】第２の実施の形態の第２の変形例に係るヒューズ回路の構成を示す回路図である。
【図１８】第２の実施の形態の第２の変形例に係るヒューズ回路の動作を示すタイムチャートである。
【図１９】第２の実施の形態の第２の変形例に係るビット線センス模擬回路の構成を示す回路図である。
【符号の説明】
【００６５】
１…コマンドデコーダ
２…制御回路
３ａ〜３ｄ…遅延回路
４…メモリコア
５…モードレジスタ
７…テスト回路
８…ヒューズ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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