(57)【要約】【課題】  ソフトエラー耐性の良いＳＲＡＭを提供する。【解決手段】  半導体装置は、ポリシリコンからなるゲート電極１５と、前記ゲート電極の表面に設けられたサリサイド膜２２と、前記ゲート電極上に設けられたコンタクト２６とを具備し、前記ゲート電極と接触する部分を含む前記コンタクト２６ａの周囲には前記サリサイド膜２２が存在しない領域１４を有している。【選択図】    図５
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【特許請求の範囲】
【請求項１】
フリップフロップを用いたＳＲＡＭセルを有する半導体装置において、
ポリシリコンからなるゲート電極と、
データを保持する拡散層領域と、
前記ゲート電極上に設けられ、前記データを保持する拡散層領域と前記ゲート電極とを接続するコンタクトと、
前記コンタクトと接続される領域近傍を除く前記ゲート電極の表面に設けられたサリサイド膜とを具備したことを特徴とする半導体装置。
【請求項２】
コンタクト抵抗は前記ゲート電極と前記コンタクトとの界面におけるコンタクト抵抗により与えられることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記コンタクトと接続される領域近傍には窒化膜が形成されたことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記窒化膜は窒素イオンの注入により形成されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記窒化膜は前記窒素イオンの注入後、アニールすることにより形成されていることを特徴とする請求項３又は４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、フリップフロップを用いたＳＲＡＭにおけるセル構造に関するものである。
【背景技術】
【０００２】
ＳＲＡＭのセルサイズはプロセス技術の進歩と共に縮小され、それに伴い動作電圧は低くなってきている。このセルサイズの縮小と低電源電圧化はソフトエラーに対し大きな影響をもつ要素である。
【０００３】
前記したセルサイズの縮小は素子の有する容量を減少させることとなり、ソフトエラーの耐性を悪化させる。一方、電源電圧を下げることは、データ保持の電荷量が減少してデータ反転を起こし易くなり、データ保持を悪化させる要因となる。
【０００４】
また、フリップフロップを用いたＳＲＡＭのソフトエラー対策として、データを保持している拡散層とフリップフロップ・トランジスタとの間に抵抗体を接続し、その時定数でソフトエラーのトリガを鈍らせノードの反転を防ぐことも提案されている。（例えば、特許文献１参照。）
【特許文献１】ＵＳＰ−６５２９４０１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記したように、セルサイズの縮小は素子の持つ容量を減らすこととなりソフトエラーの耐性を悪化させる。また、電源電圧を下げることは、データ保持の電荷量が減少しデータ反転を起こし易くなり、データ保持特性を悪化させる要因となる。また、前記抵抗体を接続することも、セルサイズの縮小を考慮すると困難となる。
【０００６】
それ故、本発明の目的は、前記した従来の問題点を解消して、ソフトエラー耐性の良いＳＲＡＭを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の態様によると、半導体装置は、データを保持する拡散層領域と、ゲート電極上に設けられデータを保持する拡散層領域とゲート電極とを接続するコンタクトと、このコンタクトと接続される領域近傍を除くゲート電極の表面に設けられたサリサイド膜とを有することを特徴としている。
【発明の効果】
【０００８】
ＳＲＡＭのデータ保持している拡散層とフリップフロップトランジスタのゲート電極を接続するコンタクト下のゲートポリシリコン上にのみサリサイド膜を形成していないので、コンタクト抵抗が高抵抗化され、α線・宇宙線等によるソフトエラーのトリガが抵抗を付加したことによる時定数により鈍り、不所望なデータの反転を防止することができる。
【発明を実施するための最良の形態】
【０００９】
［実施例］
図１は、点対称型ＳＲＡＭセルを示す。即ち、図１は基板表面上に堆積されたゲートとなるポリシリコン膜を加工した後の平面図であり、図２は図１におけるＡ−Ａ断面を示す。図３はコンタクト上の配線層まで加工した後の平面図であって、図４及び図５は図３におけるＢ−Ｂ断面をそれぞれ示す。
【００１０】
図１及び図２に示すように、シリコン基板１１に素子分離領域１２、イオン注入によりＰ及びＮ型ウエルの拡散層領域（図示しない）及びゲート絶縁膜１３を形成した後、基板表面にゲート用のポリシリコン膜を堆積する。
【００１１】
しかる後、リソグラフィ技術を用いて、データを保持している拡散層領域１８とフリップフロップトランジスタのゲート電極とを接続するコンタクト２６ａ（図３及び図５参照）の下に位置するゲートポリシリコン上の領域１４に、窒素イオンを、例えば、加速電圧１０ＫｅＶおよびドーズ量２．５Ｅ１５（２．５×１０１５ａｔｏｍｓ／ｃｍ２）で選択的に注入する。
【００１２】
次に、リソグラフィ技術により前記ポリシリコン膜をエッチングしてポリシリコンゲート１５を形成する。次いで、熱工程を加え、ポリシリコン表面においてアモルファス化したシリコンと窒素との結合を生じさせて前記ゲート１５の領域１４に窒化膜（ＳｉＮ）１６（図４及び図５参照）を形成する。
【００１３】
しかる後、通常のプロセスにより前記ゲート１５と自己整合して、分離されたＰ型シリコン領域１７にＮ型ソース／ドレイン領域を形成してＳＲＡＭ用のセルトランジスタ１９、２０等を形成すると共に、ゲート膜の側壁に側壁絶縁膜２１を形成する。この場合、前記ソース／ドレイン領域の一方はデータを保持する拡散層領域１８として用いられる。なお、前記セルトランジスタ２０は既知のようにフリップフロップ回路の情報を読み出し、書き込むためのゲート回路を構成するものであり、また、Ｐ型セルトランジスタは図示していない。
【００１４】
サリサイド工程により露出した前記ゲート１５及びソース／ドレイン領域上にサリサイド用のメタル、例えば、コバルトを蒸着し熱工程を加えてサリサイド膜２２を形成する。このとき、前記窒化膜１６においてはメタルとの反応が起こらずサリサイド膜２２は形成されないため、データを保持する拡散層領域１８とフリップフロップトランジスタのゲート電極とを接続するコンタクト２６ａの下に位置するゲートポリシリコン上の領域１４は非サリサイド領域となる。
【００１５】
図４に示すように、基板表面上に層間絶縁膜２３を堆積し、平坦化を行った後、レジストマスク２４を用いてＲＩＥ法（Reactive Ion Etching)により前記層間絶縁膜２３にコンタクト用の開口部２５を形成する。このＲＩＥ時に前記窒化膜１６は同時に除去されて前記ゲート１５の一部が露出すると共に、前記窒化膜１６の一部は残存している。
【００１６】
前記レジストマスク２４を除去した後、図３及び図５に示すように、前記開口部２５に導体を埋め込んでコンタクト２６ａ、２６を形成し、図示しない層間絶縁膜を介して上層配線層２７を形成する。即ち、前記コンタクト２６ａの周囲には前記窒化膜１６の一部は残存し、前記サリサイド膜２２の存在しない非サリサイド領域１４となる。
【００１７】
前記コンタクト２６ａと前記ゲート１５との間のコンタクト抵抗はそれらの界面におけるコンタクト抵抗により与えられ、フリップフロップ・トランジスタにおける高抵抗体Ｒとして動作する。しかる後、既知のように基板表面にパッシベーション膜を形成し、パッド開口を行ってデバイスを完成する。
【００１８】
図６はＣＭＯＳによるフリップフロップを用いたＳＲＡＭセルにおける等価回路を示し、これは周知の回路と同様であるが、隣接するＣＭＯＳユニット間、即ち、データを保持している拡散層領域１８とフリップフロップトランジスタのゲート電極間には、前記したコンタクト抵抗による高抵抗体Ｒが接続される。なお、当該回路において、セルトランジスタ１９、２０は図２におけるトランジスタに相当している。それ故、ソフトエラーのトリガが前記高抵抗体Ｒを付加したことによる時定数により鈍り、不所望なデータの反転を防止することができる。
【００１９】
前記した実施例においてはフリップフロップを用いた点対称型のＳＲＡＭセルを説明したが、線対称型のＳＲＡＭセルに適用できることは明らかである。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例によるＳＲＡＭセルの一部を模式的に示す平面図である。
【図２】図１のＡ−Ａ断面の一部を模式的に示す断面図である。
【図３】本発明の実施例によるＳＲＡＭセルの一部を模式的に示す平面図である。
【図４】図３のＢ−Ｂ断面の一部を模式的に示す断面図である。
【図５】図３のＢ−Ｂ断面の一部を模式的に示す断面図である。
【図６】ＣＭＯＳによるフリップフロップを用いたＳＲＡＭセルにおける等価回路である。
【符号の説明】
【００２１】
１１…シリコン基板、１２…素子分離領域、１３…ゲート絶縁膜、１４…非サリサイド領域、１５…ゲート、１６…窒化膜、１７…拡散層領域、１８…データを保持する拡散層領域、１９，２０…セルトランジスタ、２１…側壁絶縁膜、２２…サリサイド膜、２３…層間絶縁膜、２４…レジストマスク、２５…開口部、２６ａ，２６…コンタクト、２７…上層配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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