(57)【要約】【課題】トリミング作業を簡素化し、ヒューズ溶断のための外部入力端子を一つにする。【解決手段】基本単位回路５０ａ，５０ｂが出力数−１、すなわち、２段縦属接続されて、ヒューズ溶断用外部入力端子１０への所定電圧の印加前の状態において、第１のＰＭＯＳ３のみがオン状態となって第１の溶断ヒューズ６ａに接続された状態となっており、ヒューズ溶断用外部入力端子１０への所定電圧の印加によって第１の溶断ヒューズ６ａが溶断されると、基本単位回路５０ａの第１のＮＭＯＳ４ａがオン状態となり第２の溶断ヒューズ６ｂと接続され、この第２の溶断ヒューズ６ｂが溶断されると、次段の基本単位回路５０ｂの第２のＮＭＯＳ４ｂがオン状態となり、第３の溶断ヒューズ６ｃが溶断可能とされるようにして、ヒューズ溶断用外部入力端子１０を用いて第１乃至第３の溶断ヒューズ６ａ〜６ｃの溶断がシーケンシャルに可能となっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
溶断ヒューズを有してなる基本単位回路が所望される出力数Ｎに応じて設けられ、前記溶断ヒューズの溶断の有無により各々の出力レベルの調整を可能としたトリミング回路であって、
前記基本単位回路は、排他的論理和回路と遅延素子とＮチャンネルＭＯＳトランジスタとプルアップ抵抗器と溶断ヒューズとを具備し、
前記排他的論理和回路の出力端子が前記遅延素子を介して前記ＮチャンネルＭＯＳトランジスタのゲートへ接続され、
前記ＮチャンネルＭＯＳトランジスタのソースとグランドとの間に前記溶断ヒューズが接続されると共に、当該ソースと電源ラインとの間には、前記ブルアップ抵抗器が接続され、
前記排他的論理和回路の一方の入力端子と前記ＮチャンネルＭＯＳトランジスタのソースとが接続されてなり、
前記排他的論理和回路の他方の入力端子を第１のノード、前記ＮチャンネルＭＯＳトランジスタのソースと、前記溶断ヒューズと、前記プルアップ抵抗器及び前記排他的論理和回路の一方の入力端子との接続点を第２のノード、さらに、前記ＮチャンネルＭＯＳトランジスタのドレインを第３のノードとし、
前記基本単位回路は、その第２のノードが、次段の基本単位回路の第１のノードに接続されるようにして（Ｎー１）段、順次縦属接続される一方、
前記縦属接続された（Ｎー１）段の基本単位回路の内、初段の基本単位回路の第１のノードとグランドとの間に溶断ヒューズが、当該第１のノードと電源ラインとの間にプルアップ抵抗器が、それぞれ接続されると共に、当該第１のノードに、ＰチャンネルＭＯＳトランジスタのゲート及びドレインが接続され、
前記縦属接続された（Ｎー１）段の基本単位回路の各々の第３のノードと前記ＰチャンネルＭＯＳトランジスタのソースとがヒューズ溶断用外部入力端子に接続され、
前記縦属接続された（Ｎー１）段の基本単位回路の各々の第１のノードと最終段の基本単位回路の第２のノードとが出力とされてなり、
前記ヒューズ溶断用外部入力端子へ所定時間の電圧印加をＮ回繰り返すことによりＮ個の溶断ヒューズをシーケンシャルに溶断可能とし、溶断された溶断ヒューズが接続されていたノードの電位をグランドレベルから電源電圧レベルへ変化可能としてなることを特徴とするトリミング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置におけるトリミング回路に係り、特に、構成の簡素化、トリミングの容易性の向上等を図ったものに関する。
【背景技術】
【０００２】
従来、例えば、半導体装置内に設けられるアナログ回路の基準電圧や発振回路の周波数を規格値とするために、製造工程においてその調整が必要とされることがあり、そのため、半導体装置にいわゆるトリミング回路が設けられることがある。
図９には、このような従来のトリミング回路の構成例が示されており、以下、同図を参照しつつ従来のトリミング回路について説明することとする。
まず、このトリミング回路は、６個のＰチャンネルＭＯＳ（ＰＭＯＳ）トランジスタＭ２３〜Ｍ２８と、３個の薄膜抵抗体Ｒ１０〜Ｒ１２と、６個のインバータ回路Ｉ１３〜１８と、デコーダ１０１と、３個の電圧パルス印加用パッド１１０〜１１２とを具備して構成されたものとなっている。
【０００３】
ＰＭＯＳトランジスタＭ２４，Ｍ２６，Ｍ２８は、パワーオン直後に一時的に低レベルとなるパワーオン信号Ｓｐが印加されてオン（導通状態）となり、それによって、一時的に薄膜抵抗体Ｒ１０〜Ｒ１２との間でレシオ回路が形成されるようになっている。この薄膜抵抗体Ｒ１０〜Ｒ１２は、通常、１００Ω程度に設定されて、溶断ヒューズとして用いられるものとなっている。そして、これに対して、ＰＭＯＳトランジスタＭ２４，Ｍ２６，Ｍ２８のオン抵抗を１ｋΩ以上にすることで、薄膜抵抗体Ｒ１０〜Ｒ１２が溶断されていない場合、接続点Ｄ、Ｅ及びＦは、低レベルに保持され、そのため、インバータ回路Ｉ１６〜Ｉ１８からは、デコーダ１０１へ高レベルの信号が出力されるものとなっている。
【０００４】
かかる構成において、例えば、薄膜抵抗体Ｒ１１を溶断するには、パッド１１１に所定の電圧を印加する。そして、薄膜抵抗体Ｒ１１が溶断された状態においては、ＰＭＯＳトランジスタＭ２６によって接続点Ｅは高レベルとなり、インバータ回路Ｉ１７からは、デコーダ回路１０１に対して低レベルの信号が出力されることとなる。
そして、以後、パワーオン信号Ｓｐをオフとすることにより、ＰＭＯＳトランジスタＭ２４，Ｍ２６，Ｍ２８はオフ（非導通状態）となり、接続点Ｄ，Ｅ，Ｆの反転信号でゲートが制御されるＰＭＯＳトランジスタＭ２３，Ｍ２５，Ｍ２７によりインバータ回路Ｉ１６〜Ｉ１８のその時点のそれぞれの出力レベルが保持された状態でデコード１０１に出力されるようになっている。
上述のトリミング回路と同様な構成を有するものとしては、例えば、特許文献１に開示されたものが公知・周知となっている。
【０００５】
【特許文献１】特開平１−２７８７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来回路においては、トリミング用の溶断ヒューズの数に応じたヒューズ溶断用の外部入力端子が必要となり、その端子の分だけ半導体チップ面積の増大を招き、半導体装置の小型化の要請に十分応えることができないという問題があった。
また、仮に上述のようなヒューズ溶断用の外部入力端子を設けずに、例えば、レーザビームでヒューズの溶断を行うにしても、溶断を必要とするヒューズ毎に、レーザビームを照射する箇所を変える必要があり、トリミング作業に手間を要するという問題がある。
本発明は、上記実状に鑑みてなされたもので、フューズ溶断のための外部入力端子が一つで済むトリミング回路を提供することにある。
本発明の他の目的は、簡素なトリミング作業で済むトリミング回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記本発明の目的を達成するため、本発明に係るトリミング回路は、
溶断ヒューズを有してなる基本単位回路が所望される出力数Ｎに応じて設けられ、前記溶断ヒューズの溶断の有無により各々の出力レベルの調整を可能としたトリミング回路であって、
前記基本単位回路は、排他的論理和回路と遅延素子とＮチャンネルＭＯＳトランジスタとプルアップ抵抗器と溶断ヒューズとを具備し、
前記排他的論理和回路の出力端子が前記遅延素子を介して前記ＮチャンネルＭＯＳトランジスタのゲートへ接続され、
前記ＮチャンネルＭＯＳトランジスタのソースとグランドとの間に前記溶断ヒューズが接続されると共に、当該ソースと電源ラインとの間には、前記ブルアップ抵抗器が接続され、
前記排他的論理和回路の一方の入力端子と前記ＮチャンネルＭＯＳトランジスタのソースとが接続されてなり、
前記排他的論理和回路の他方の入力端子を第１のノード、前記ＮチャンネルＭＯＳトランジスタのソースと、前記溶断ヒューズと、前記プルアップ抵抗器及び前記排他的論理和回路の一方の入力端子との接続点を第２のノード、さらに、前記ＮチャンネルＭＯＳトランジスタのドレインを第３のノードとし、
前記基本単位回路は、その第２のノードが、次段の基本単位回路の第１のノードに接続されるようにして（Ｎー１）段、順次縦属接続される一方、
前記縦属接続された（Ｎー１）段の基本単位回路の内、初段の基本単位回路の第１のノードとグランドとの間に溶断ヒューズが、当該第１のノードと電源ラインとの間にプルアップ抵抗器が、それぞれ接続されると共に、当該第１のノードに、ＰチャンネルＭＯＳトランジスタのゲート及びドレインが接続され、
前記縦属接続された（Ｎー１）段の基本単位回路の各々の第３のノードと前記ＰチャンネルＭＯＳトランジスタのソースとがヒューズ溶断用外部入力端子に接続され、
前記縦属接続された（Ｎー１）段の基本単位回路の各々の第１のノードと最終段の基本単位回路の第２のノードとが出力とされてなり、
前記ヒューズ溶断用外部入力端子へ所定時間の電圧印加をＮ回繰り返すことによりＮ個の溶断ヒューズをシーケンシャルに溶断可能とし、溶断された溶断ヒューズが接続されていたノードの電位をグランドレベルから電源電圧レベルへ変化可能としてなるなるものである。
【発明の効果】
【０００８】
本発明によれば、基本単位回路を縦属接続してＮ個の溶断ヒューズをシーケンシャルに溶断できるような構成とすることにより、溶断のための外部端子が一つで済むため、溶断ヒューズ毎に外部端子を必要とした従来回路と異なり、半導体チップ面積の大幅な削減を可能とし、半導体チップのより小型化が可能となるばかりか、トリミング作業の簡素化が図られるという効果を奏するものである。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図１乃至図８を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるトリミング回路の構成について、図１を参照しつつ説明する。
このトリミング回路は、後述する基本単位回路５０を所望する出力数に応じた段数、具体的には、出力数をＮとすれば、（Ｎ−１）段縦属接続して構成されたものとなっている。
【００１０】
図１に示された構成例は、基本単位回路５０が２段縦属接続されて構成されたものである。なお、説明の便宜上、初段の基本単位回路に符号５０ａを、次段の基本単位回路に符号５０ｂを、それぞれ付すこととする。
すなわち、まず、基本単位回路５０ａ，５０ｂは、いずれも基本的に同一の構成を有してなるものである。したがって、以下の基本単位回路５０ａの構成の説明においては、基本単位回路５０ａの構成要素の後に基本単位回路５０ｂにおける対応する構成要素を括弧で示すことで、基本単位回路５０ａの説明を以て基本単位回路５０ｂの説明に代えることとする。
【００１１】
基本単位回路５０ａは、第１の排他的論理和回路１ａ（第２の排他的論理和回路１ｂ）と、第１の遅延素子２ａ（第２の遅延素子２ｂ）と、第１のＮチャンネルＭＯＳトランジスタ４ａ（第２のＮチャンネルＭＯＳトランジスタ４ｂ）と、第２のプルアップ抵抗器５ｂ（第３のプルアップ抵抗器５ｃ）と第２の溶断ヒューズ６ｂ（第３の溶断ヒューズ６ｃ）とを具備して次述するように構成されたものとなっている。
すなわち、第１の排他的論理和回路（図１においては「ＸＯＲ１」と表記）１ａは、その出力端子が第１の遅延素子（図１においては「ＤＥＬＡＹ１」と表記）２ａの入力端子に接続され、この第１の遅延素子２ａの出力端子は、第２のスイッチＳ２としての第１のＮチャンネルＭＯＳトランジスタ（以下、「第１のＮＭＯＳ」という）４ａのゲートに接続されている。そして、この第１のＮＭＯＳトランジスタ（図１においては「ＭＮ１」と表記）４ａのソースとグラントとの間に、第２の溶断ヒューズ（図１においては「Ｆ２」と表記）６ｂが接続されると共に、そのソースと電源ライン７との間に、第２のプルアップ抵抗器（図１においては「Ｒ２」と表記）５ｂが接続されている。
【００１２】
なお、電源ライン７には、電源印加端子７ａが接続されており、電源電圧ＶＤＤが外部から印加されるようになっている。また、グランド端子８が設けられており、グランドに接続されるようになっている。
また、第１の排他的論理和回路１ａの一方の入力端子は、第１のＮＭＯＳ４ａのソースに接続されている。
ここで、第１の排他的論理和回路１ａの他方の入力端子を第１のノード（図１においては「Ａ」と表記）とする一方、第１の排他的論理和回路１ａの一方の入力端子と、第１のＮＭＯＳ４ａのソースと、第２の溶断ヒューズ６ｂと、第２のプルアップ抵抗器５ｂとの相互の接続点を第２のノード（図１においては「Ｂ」と表記）とし、さらに、第１のＮＭＯＳ４ａのドレインを第３のノード（図１においては「Ｃ」と表記）とする。
【００１３】
そして、初段の基本単位回路５０ａと次段の基本単位回路５０ｂとは、次述するようにして縦属接続されたものとなっている。
すなわち、まず最初に、初段の基本単位回路５０ａの第２のノード、すなわち、第１のＮＭＯＳ４ａのソースが、次段の基本単位回路５０ｂの第１のノード、すなわち、第２の排他的論理和回路（図１においては「ＸＯＲ２」と表記）１ｂの他方の入力端子に接続されると共に、初段の基本単位回路５０ａの第３のノード、すなわち、第１のＮＭＯＳ４ａのドレインと、次段の基本単位回路５０ｂの第３のノード、すなわち、第３のスイッチＳ３としての第２のＮＭＯＳ（図１においては「ＮＭ２」と表記）４ｂのドレインとが共にヒューズ溶断用外部入力端子１０に接続されたものとなっている。
【００１４】
一方、初段の基本単位回路５０ａの外部において、その第１のノード、すなわち、第１の排他的論理和回路１ａの他方の入力端子とグランドとの間には、第１の溶断ヒューズ（図１においては「Ｆ１」と表記）６ａが、また、第１のノードと電源ライン７との間には、第１のプルアップ抵抗器（図１においては「Ｒ１」と表記）５ａが、それぞれ接続されると共に、この初段の基本単位回路５０ａの第１のノードには、第１のスイッチＳ１としての第１のＰチャンネルＭＯＳトランジスタ（図１においては「ＭＰ１」と表記）３のドレイン及びゲートが接続されたものとなっている。また、第１のＰチャンネルＭＯＳトランジスタ（以下「第１のＰＭＯＳ」という）のソースは、先のヒューズ溶断用外部入力端子１０に接続されている。
そして、各基本単位回路５０ａ，５０ｂの第１のノード及び最終段の基本単位回路５０ｂの第２のノードが、それぞれ出力とされ（図１においては「ＯＵＴ１」、「ＯＵＴ２」、「ＯＵＴ３」と表記）、デコーダ１００へ入力されるようになっている。
【００１５】
ここで、上記構成における第１の遅延素子２ａ及び第２の遅延素子（図１においては「ＤＥＬＡＹ２」と表記）２ｂは、公知・周知の構成を有するものであるが、具体的な構成例について、図２及び図３を参照しつつ説明する。
図２に示された構成例は、インバータ回路１１を必要とされる遅延時間に応じて２Ｎ段直列接続してなるものである。なお、Ｎは、１から始まる整数である（Ｎ＝１，２，・・・）。
図３に示された構成例は、図２に示された構成を基本とし、さらに、２Ｎ段に直列接続されたインバータ回路１１の任意の位置において、インバータ回路１１とグランドとの間にコンデンサ１２を設けて、全体として必要な遅延時間が得られるように構成されたものである。
なお、図２及び図３に示された構成は、あくまでも一例であるので、第１及び第２の遅延素子２ａ，２ｂの具体的構成として必ずしも図２又は図３に示された構成である必要はない。
【００１６】
次に、かかる構成における動作について、図４乃至図８を参照しつつ説明する
まず、トリミング前の状態おいては、第１乃至第３の溶断ヒューズ６ａ〜６ｃは溶断されておらず、出力ＯＵＴ１乃至ＯＵＴ３は、いずれもグランドレベル（ＶＳＳ）となっている。図４には、かかる状態における第１のＰＭＯＳ３、第１及び第２のＮＭＯＳ４ａ，４ｂと出力ＯＵＴ１乃至出力ＯＵＴ３を中心にした等価回路が示されている。
そして、かかる状態において、第１の溶断ヒューズ６ａを溶断するには、ヒューズ溶断用外部入力端子１０に所定時間の間、所定電圧を印加する（図８（Ａ）における時刻ｔ１の時点参照）。この場合、図４に示されたように第１のＰＭＯＳ３がオン状態にあり、第１及び第２のＮＭＯＳ４ａ，４ｂはオフ状態であるため、所定電圧は第１の溶断ヒューズ６ａに印加される結果、第１の溶断ヒューズ６ａが溶断されることとなる。
【００１７】
第１の溶断ヒューズ６ａの溶断により、第１のＰＭＯＳ３のドレイン電圧は、第１のプルアップ抵抗器５ａを介して電源電圧ＶＤＤのレベルとなるため、出力ＯＵＴ１のレベルは、グランドレベルからＶＤＤレベルとなる（図８（Ｂ）の時刻ｔ２の時点参照）。また、第１のＰＭＯＳ３は、ゲートがソースと接続されているため、上述の電圧変化に伴いオン状態からオフ状態となる。
そして、この時、同時に第１の遅延素子２ａの入力もＶＳＳレベルからＶＤＤレベルとなり（図８（Ｃ）の時刻ｔ２の時点参照）、それによって、所定の遅延時間経過後、第１の遅延素子２ａの出力は、論理値Ｌｏｗに相当するレベルから論理値Ｈｉｇｈに相当するレベルとなる（図８（Ｄ）の時刻ｔ３参照）。この第１の遅延素子２ａの出力レベルの変化によって、第１のＮＭＯＳ４ａがオン状態となり、ヒューズ溶断用外部入力端子１０に第２の溶断ヒューズ６ｂが接続された状態となる。
【００１８】
したがって、図４に示された第１の溶断ヒューズ６ａの溶断前の等価回路は、図５に示されたように第１のＮＭＯＳ４ａのみがオン状態で、第２の溶断ヒューズ６ｂ及び第３の溶断（図１においては「Ｆ３」表記）ヒューズ６ｃが残った状態となる。
なお、ヒューズ溶断用外部入力端子１０への所定電圧の印加は、第１乃至第３の溶断ヒューズ６ａ〜６ｃをそれぞれ確実に溶断できる十分な時間行われればよく、溶断後は、印加前の状態、すなわち、グランドレベル（ＶＳＳ）に戻せばよい（図８の（Ａ）参照）。一方、第１及び第２の遅延素子２ａ，２ｂの遅延時間は、ヒューズ溶断用外部入力端子１０への所定電圧の印加時間以上の時間に設定されることが必要である（図８（Ａ）、図８（Ｄ）及び図８（Ｇ）参照）。
【００１９】
次に、第２の溶断ヒューズ６ｂを溶断するため、再びヒューズ溶断用外部入力端子１０に所定時間の間、所定電圧を印加すれば（図８（Ａ）における時刻ｔ４の時点参照）、先の第１の溶断ヒューズ６ａの場合と同様にして第２の溶断ヒューズ６ｂが溶断されることとなる。
第２の溶断ヒューズ６ｂの溶断により、第１のＮＭＯＳ４ａのソース電圧は、第２のプルアップ抵抗器５ｂを介して電源電圧ＶＤＤとなる（図８（Ｅ）参照）。同時に第１の排他的論理和回路１ａの一方の入力端子、すなわち、第１のＮＭＯＳ４ａのソースに接続された入力端子と、第２の排他的論理和回路１ｂにおいては、第１のＮＭＯＳ４ａのソース、換言すれば、出力ＯＵＴ２に接続された他方の入力端子が、共にＶＤＤとなる。そのため、第１の排他的論理和回路１ａの出力は、論理値Ｌｏｗに相当するレベルとなるため、第１のＮＭＯＳ４ａは、所定の遅延時間だけ遅れてオフ状態となる（図８（Ｃ）、図８（Ｄ）及び図８（Ｅ）における時刻ｔ５の時点参照）。また、第２の排他的論理和回路１ｂの出力は、論理値Ｈｉｇｈに相当するレベルとなる（図８（Ｆ）の時刻ｔ５の時点参照）。
【００２０】
そして、第２の遅延素子２ｂからは、所定の遅延時間だけ遅れて論理値Ｈｉｇｈに相当する信号が出力され（図８（Ｇ）における時刻ｔ６の時点参照）、第２のＮＭＯＳ４ｂがオン状態となる。したがって、第２の溶断ヒューズ６ｂの溶断前における図５に示された等価回路は、図６に示されたように、第２のＮＭＯＳ４ｂのみがオン状態で、第３の溶断ヒューズ６ｃのみが残った状態となる。
【００２１】
次に、第３の溶断ヒューズ６ｃを溶断するため、再びヒューズ溶断用外部入力端子１０に所定時間の間、所定電圧を印加すれば（図８（Ａ）における時刻ｔ７の時点参照）、先の第１の溶断ヒューズ６ａの場合と同様にして第３の溶断ヒューズ６ｃが溶断されることとなる。
第３の溶断ヒューズ６ｃの溶断により、第２のＮＭＯＳ４Ｂのソース電圧は、第３のプルアップ抵抗器５ｃを介して電源電圧ＶＤＤとなる（図８（Ｈ）における時刻ｔ８の時点参照）。同時に第２の排他的論理和回路１ｂの一方の入力端子、すなわち、第２のＮＭＯＳ４Ｂのソースに接続された入力端子がＶＤＤとなり、第２の排他的論理和回路１ｂの出力は、論理値Ｌｏｗに相当するレベルとなるため、第２のＮＭＯＳ４ｂは、所定の遅延時間だけ遅れてオフ状態となる（図８（Ｇ）参照）。
【００２２】
したがって、第３の溶断ヒューズ６ｃの溶断前における図６に示された等価回路は、図７に示されたように、第１のＰＭＯＳ３と、第１及び第２のＮＭＯＳ４ａ，４ｂが全てオフ状態で、第１乃至第３の溶断ヒューズ６ａ〜６ｃが全て溶断された状態となり、出力ＯＵＴ１〜３は、全て電源電圧レベルＶＤＤとなる。
そして、デコーダ１００からは、出力ＯＵＴ１〜３のレベルに応じたデコーダ信号が出力され、図示されない外部の回路に供されるようになっている。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態におけるトリミング回路の構成例を示す構成図である。
【図２】図１に示されたトリミング回路に用いられる遅延素子の第１の構成例を示す構成図である。
【図３】図２に示されたトリミング回路に用いられる遅延素子の第２の構成例を示す構成図である。
【図４】図１に示されたトリミング回路において第１乃至第３の溶断ヒューズが溶断される前の状態における主要部の等価回路である。
【図５】図１に示されたトリミング回路において第１の溶断ヒューズが溶断された状態における主要部の等価回路である。
【図６】図１に示されたトリミング回路において第２の溶断ヒューズが溶断された状態における主要部の等価回路である。
【図７】図１に示されたトリミング回路において第３の溶断ヒューズが溶断された状態における主要部の等価回路である。
【図８】図１に示されたトリミング回路における第１乃至第３の溶断ヒューズの溶断における回路動作を示す主要部の波形図であって、図８（Ａ）は、ヒューズ溶断用外部入力端子への電圧印加の状態を示す波形図、図８（Ｂ）は、出力ＯＵＴ１のレベル変化を示す波形図、図８（Ｃ）は、第１の遅延素子の入力レベルの変化を示す波形図、図８（Ｄ）は、第１の遅延素子の出力レベルの変化を示す波形図、図８（Ｅ）は、出力ＯＵＴ２のレベル変化を示す波形図、図８（Ｆ）は、第２の遅延素子の入力レベルの変化を示す波形図、図８（Ｇ）は、第２の遅延素子の出力レベルの変化を示す波形図、図８（Ｈ）は、出力ＯＵＴ３のレベル変化を示す波形図である。
【図９】従来回路の一回路構成例を示す回路図である。
【符号の説明】
【００２４】
１ａ…第１の排他的論理和回路
１ｂ…第２の排他的論理和回路
２ａ…第１の遅延素子
２ｂ…第２の遅延素子
３…第１のＰＭＯＳ
４ａ…第１のＮＭＯＳ
４ｂ…第２のＮＭＯＳ
６ａ…第１の溶断ヒューズ
６ｂ…第２の溶断ヒューズ
６ｃ…第３の溶断ヒューズ
１０…ヒューズ溶断用外部入力端子
５０…基本単位回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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