(57)【要約】【課題】  下部電極を構成する結晶の配向性を高めて高い信頼性を得ることができる半導体装置及びその製造方法を提供する。【解決手段】  第１の層間絶縁膜１６を形成した後、その上にＳｉＯ2キャップ膜１７を形成し、熱処理により第１の層間絶縁膜１６及びＳｉＯ2キャップ膜１７中の水分の脱ガスを行う。次に、ＳｉＯ2キャップ膜１７上にＡｌ2Ｏ3膜１８を形成する。次いで、参加性雰囲気中でＡｌ2Ｏ3膜１８の熱処理を行うことにより、その表面の酸化を促進させる。その後、Ａｌ2Ｏ3膜１８上にＰｔ膜、ＰＬＺＴ膜及びＩｒＯ2膜を形成し、これらのパターニングを行うことにより、上部電極２４、容量絶縁膜２３及び下部電極２２を備えた強誘電体キャパシタを形成する。【選択図】  図４
2005217044.tif 000002
【特許請求の範囲】
【請求項１】
表面が平坦化された層間絶縁膜と、
前記層間絶縁膜上に形成された酸化シリコン膜と、
前記酸化シリコン膜上に形成された酸化アルミニウム膜と、
前記酸化アルミニウム膜上に形成された強誘電体キャパシタと、
を有することを特徴とする半導体装置。
【請求項２】
前記強誘電体キャパシタは、Ｐｔ膜を含む下部電極を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面を平坦化する工程と、
前記層間絶縁膜上に酸化シリコン膜を形成する工程と、
前記酸化シリコン膜及び前記層間絶縁膜を加熱することにより、前記酸化シリコン膜及び前記層間絶縁膜から水分を除く工程と、
前記酸化シリコン膜上に酸化アルミニウム膜を形成する工程と、
前記酸化アルミニウム膜上に強誘電体キャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記酸化アルミニウム膜を形成する工程と前記強誘電体キャパシタを形成する工程との間に、酸化雰囲気中で前記酸化アルミニウム膜を加熱する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記酸化アルミニウム膜を加熱する工程における熱処理温度を、前記酸化シリコン膜及び前記層間絶縁膜を加熱する工程における熱処理温度以下とすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面を平坦化する工程と、
前記層間絶縁膜上に酸化アルミニウム膜を形成する工程と、
酸化雰囲気中で前記酸化アルミニウム膜を加熱する工程と、
前記酸化アルミニウム膜上に強誘電体キャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記層間絶縁膜の表面を平坦化する工程と前記酸化アルミニウム膜を形成する工程との間に、前記層間絶縁膜を加熱することにより、前記層間絶縁膜から水分を除く工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記酸化アルミニウム膜を加熱する工程における熱処理温度を、前記層間絶縁膜を加熱する工程における熱処理温度以下とすることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記酸化Ａｌ膜を、高周波スパッタ法により形成することを特徴とする請求項３乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記強誘電体キャパシタを形成する工程は、Ｐｔ膜を含む下部電極を形成する工程を有することを特徴とする請求項３乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
【０００３】
フラッシュメモリでは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中にフローティングゲートが埋め込まれており、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報が記憶される。情報の書き込み及び消去には、絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧が必要とされる。
【０００４】
これに対し、強誘電体メモリでは、強誘電体のヒステリシス特性を利用して情報が記憶される。強誘電体膜を１対の電極間のキャパシタ誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べ低電圧で動作し、省電力で高速の書き込みができる。
【０００５】
図８（ａ）及び（ｂ）は、ＦＲＡＭのメモリセルの一例を示す回路図である。図８（ａ）に示す構成は、１ビットの情報の記憶に２つのトランジスタＴａ及びＴｂと２つのキャパシタＣａ及びＣｂを用いる２Ｔ／２Ｃ形式であり、現在、一般的に使用されている。この形式では、１つのキャパシタＣａに“１”又は“０”の情報を記憶し、もう一方のキャパシタＣｂに反対の情報を記憶するという相補的な動作が行われる。プロセスの変動に対して強い構成であるが、図８（ｂ）に示す１Ｔ／１Ｃ型式に比べて、セル面積が約２倍になる。
【０００６】
図８（ｂ）に示す構成は、１ビットの情報の記憶に１つのトランジスタＴ１又はＴ２と１つのキャパシタＣ１又はＣ２を用いる１Ｔ／１Ｃ型式である。この構成は、ＤＲＡＭと同じであり、セル面積が小さく高集積化が可能である。
【０００７】
しかし、メモリセルから読み出された電荷が“１”の情報であるか、それとも“０”の情報であるかを判定するために、基準電圧が必要である。この基準電圧を発生させるリファレンスセルは、読み出される毎に分極を反転させることになるので、疲労により、メモリセルよりも早く劣化してしまう。また、１Ｔ／１Ｃ形式では、判定のマージンが２Ｔ／２Ｃに比べて狭くなり、プロセスの変動に対して弱い。このため、まだ実用化はされていない。
【０００８】
次に、図８（ａ）及び（ｂ）に示すようなＦＲＡＭの製造に適した従来の半導体装置の製造方法について説明する。
【０００９】
ＦＲＡＭの強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ、Ｙ１）、ＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等から形成される。
【００１０】
従来、強誘電体薄膜の成膜方法としては、ゾルゲル法又はスパッタ法が用いられている。これらの成膜方法により、下部電極上にアモルファス相の強誘電体膜を形成し、その後、熱処理によって、強誘電体膜をペロブスカイト構造の結晶へと結晶化させる。
【００１１】
強誘電体膜の結晶化は酸化性雰囲気で行われるため、キャパシタ電極はＰｔ等の貴金属や酸化しても導電性を有するＩｒＯ2、ＳｒＲｕＯ3、Ｌａ0.5Ｓｒ0.5ＣｏＯ3等から形成される。
【００１２】
ところで、高い信頼性の強誘電体キャパシタを得るためには、強誘電体膜の膜質が下部電極膜の結晶性の影響を受けやすいため、配向性が高い下部電極膜を形成することが必要とされる。従来の方法として、層間絶縁膜上にチタン（Ｔｉ）及びプラチナ（Ｐｔ）を順次形成した積層構造の下部電極膜を形成する方法がある。この方法においてＴｉ膜をＰｔ膜の下に形成しておくのは、層間絶縁膜とＰｔ膜との間の密着性を向上させるためである。Ｔｉ膜を形成していない場合には、Ｐｔ膜の形成後の工程において、Ｐｔ膜が層間絶縁膜から剥がれる可能性が高いのである。
【００１３】
一般に、Ｐｔ膜はスパッタ法により形成しているが、成膜温度を高くすると、Ｐｔ膜とＴｉ膜とが反応し、＜１１１＞方向に強く自己配向せずにランダム配向したＰｔ膜が得られる。このため、成膜温度を室温としている。
【００１４】
しかし、室温で形成されたＰｔ膜の結晶粒径は２０ｎｍ程度と小さく、結晶の状態は針状結晶となっている。このような状況に対し、強誘電体キャパシタの特性を更に良好にするために、Ｐｔ膜の結晶粒を大きくして、柱状結晶にすることが望まれている。
【００１５】
そこで、高温で強い配向性のＰｔ膜を形成するために、Ｔｉ膜の代わりに酸化チタン（ＴｉＯ2）膜を用いる方法が検討された。ＴｉＯ2膜を用いた場合には、Ｐｔ膜とＴｉＯ2膜との反応が抑制される。従って、Ｐｔ膜を５００℃程度の高温で成膜することが可能となり、この結果、結晶が＜１１１＞方向に強く配向し、結晶粒径が１００〜１５０ｎｍと大きい柱状結晶からなるＰｔ膜を得ることが可能となる。
【００１６】
しかし、脱ガス処理が施された層間絶縁膜上にＴｉＯ2膜を形成すると、ＴｉＯ2膜の結晶性が劣化してしまう。そして、これが原因となって、Ｐｔ膜の結晶性を改善する能力が低下し、Ｐｔ膜上の強誘電体膜の結晶性の改善が不十分となってしまう。この結果、高い信頼性が得られない。脱ガス処理は、層間絶縁膜中の水分及び水素等を除去する処理である。強誘電体膜は極めて還元されやすい膜であるため、このような脱ガス処理を強誘電体キャパシタの形成前に行っておかなければ、強誘電体膜の還元に伴って強誘電体キャパシタの特性が著しく低下してしまう。従って、ＴｉＯ2膜を用いた場合でも、十分な特性は得られていない。
【００１７】
また、下部電極膜の結晶性を改善する方法が、特許文献１（特開２００２−２８９７９３号公報）にも開示されている。特許文献１に開示された方法では、脱ガス処理が施された層間絶縁膜上にＳｉＯ2膜を形成し、その上にＴｉ膜を形成している。次に、Ｔｉ膜を熱酸化することによって酸化チタン膜とし、その上に強誘電体キャパシタの下部電極となるＰｔ膜を形成している。この従来の方法によれば、Ｐｔ膜の結晶性が向上する。
【００１８】
しかしながら、この従来の方法では、Ｔｉ膜の配向性は、その成膜時のチャンバ内の水分（水の分圧）によって変化してしまう。つまり、Ｔｉ膜の配向性は、下地ＳｉＯ2膜中に存在する水分の影響を受けやすい。このため、Ｔｉ膜の配向の安定性が十分とはいえない。
【００１９】
特許文献１には、脱ガス処理が施された層間絶縁膜上に低温でアモルファス状態のＡｌ2Ｏ3膜を形成し、その上にＴｉ膜を形成する方法も開示されている。この従来の方法によれば、アモルファス状態のＡｌ2Ｏ3膜は、層間絶縁膜に含まれる水分の影響を受けないため、安定してＰｔ膜の結晶性が向上する。更に、Ｔｉ膜の堆積及び酸化の２工程分だけ工程数が低減される。
【００２０】
しかしながら、Ａｌ2Ｏ3膜上にＰｔ膜を形成する方法でも、１Ｔ／１Ｃ形式の強誘電体メモリに適用した場合には、安定した特性は得られるものの、Ｐｔ膜の結晶性は十分とはいえず、局所的にスイッチング電荷量の小さいセルが形成され、十分な信頼性を確保することが困難である。
【００２１】
【特許文献１】特開２００２−２８９７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、下部電極を構成する結晶の配向性を高めて高い信頼性を得ることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００２４】
本発明に係る半導体装置においては、表面が平坦化された層間絶縁膜上に、酸化シリコン膜が形成されている。前記酸化シリコン膜上には、酸化アルミニウム膜が形成されている。そして、前記酸化アルミニウム膜上に強誘電体キャパシタが形成されている。
【００２５】
本発明に係る第１の半導体装置の製造方法では、半導体基板の上方に層間絶縁膜を形成した後、前記層間絶縁膜の表面を平坦化する。次に、前記層間絶縁膜上に酸化シリコン膜を形成する。次いで、前記酸化シリコン膜及び前記層間絶縁膜を加熱することにより、前記酸化シリコン膜及び前記層間絶縁膜から水分を除く。その後、前記酸化シリコン膜上に酸化アルミニウム膜を形成する。そして、前記酸化アルミニウム膜上に強誘電体キャパシタを形成する。
【００２６】
本発明に係る第２の半導体装置の製造方法では、半導体基板の上方に層間絶縁膜を形成した後、前記層間絶縁膜の表面を平坦化する。次に、前記層間絶縁膜上に酸化アルミニウム膜を形成する。次いで、酸化雰囲気中で前記酸化アルミニウム膜を加熱する。そして、前記酸化アルミニウム膜上に強誘電体キャパシタを形成する。
【発明の効果】
【００２７】
本発明によれば、強誘電体キャパシタの下に存在する酸化アルミニウム膜、即ち強誘電体キャパシタの下地膜の状態を、強誘電体キャパシタの下部電極を形成するに当たり、その配向性を良好にする状態にすることができる。従って、強誘電体キャパシタの信頼性を高めることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【００２９】
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。
【００３０】
ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。
【００３１】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
【００３２】
（第１の実施形態）
次に、本発明の第１の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの断面構造については、その製造方法と共に説明する。図２乃至図４は、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００３３】
本実施形態では、先ず、図２（ａ）に示すように、シリコン基板１１の表面に素子分離絶縁膜１２を形成する。次に、所定の活性領域（トランジスタ形成領域）に、夫々不純物を選択的に導入して、ウェル（図示せず）を形成する。シリコン基板１１の導電型はｐ型又はｎ型のいずれでもよい。次いで、活性領域内に、ＬＤＤ構造のＣＭＯＳトランジスタ１３を形成する。その後、ＣＭＯＳトランジスタ１３を覆う酸化防止膜１４をＣＶＤ法により形成する。酸化防止膜１４としては、例えば厚さが２００ｎｍのＳｉＯＮ膜を形成する。続いて、酸化防止膜１４の上に、例えば厚さが６００ｎｍのＳｉＯ2膜１５をＣＶＤ法により形成する。酸化防止膜１４及びＳｉＯ2膜１５から第１の層間絶縁膜１６が構成される。なお、ＳｉＯ2膜１５を形成する際には、反応ガスとして例えばＴＥＯＳ（Tetraethyl orthosilicate）を用いる。
【００３４】
次に、図２（ｂ）に示すように、第１の層間絶縁膜１６の素子分離用絶縁膜１２との界面を基準とした厚さが、例えば７８５ｎｍになるように、化学機械研磨（ＣＭＰ）法によりＳｉＯ2膜１５を上面から研磨して平坦化する。
【００３５】
次いで、図２（ｃ）に示すように、ＳｉＯ2膜１５上にＣＶＤ法によりＳｉＯ2キャップ膜１７（酸化シリコン膜）を形成する。このときの反応ガスとしては、例えばＴＥＯＳを用いる。また、ＳｉＯ2キャップ膜１７の厚さは、３００ｎｍ以下とすることが好ましく、例えば１００ｎｍとする。その後、Ｎ2雰囲気中で、６５０℃、３０分間のアニールを行うことにより、第１の層間絶縁膜１６及びＳｉＯ2キャップ膜１７の脱ガス（脱水）を十分に行う。なお、このときの熱処理温度は６５０℃以下とすることが好ましい。これは、熱処理温度を６５０℃より高温とすると、ストレスによりスイッチング電荷量が低下することがあるからである。
【００３６】
その後、ＳｉＯ2キャップ膜１７上に高周波スパッタ法によりＡｌ2Ｏ3膜１８を形成する。Ａｌ2Ｏ3膜１８の厚さは、例えば２０ｎｍとする。このときの成膜条件を表１に示す。
【００３７】
【表１】
2005217044.tif 000003
【００３８】
続いて、ＲＴＡ装置を用いて、Ｏ2雰囲気で、６５０℃、６０秒間の熱処理を行うことにより、Ａｌ2Ｏ3膜１８の表面を十分に熱酸化することにより、Ａｌ2Ｏ3膜１８の表面に剰余のＡｌが存在しないようにする。この熱処理においては、その温度を第１の層間絶縁膜１６及びＳｉＯ2キャップ膜１７の脱ガスを施した温度以下とすることが望ましい。これは、この温度よりも高い温度で熱処理を行うと、その後にＡｌ2Ｏ3膜１８上に形成するＰｔ膜の結晶性が低くなるためである。この原因としては、高い温度でＡｌ2Ｏ3膜１８に対する熱処理を行うと、第１の層間絶縁膜１６及びＳｉＯ2キャップ膜１７から水分が脱して、この水分がＡｌ2Ｏ3膜１８中に含まれるようになるためであると考えられる。また、この熱処理の際には、通常の加熱炉を用いてもよい。
【００３９】
次に、図３（ｂ）に示すように、Ａｌ2Ｏ3膜１８上に強誘電体キャパシタの下部電極となるＰｔ膜１９（下部電極膜）をスパッタ法により形成する。Ｐｔ膜１９の厚さは、例えば１５０ｎｍとする。このときの成膜条件を表２に示す。
【００４０】
【表２】
2005217044.tif 000004
【００４１】
次いで、同じく図３（ｂ）に示すように、Ｐｔ膜１９上に強誘電体キャパシタの容量絶縁膜となるＰＬＺＴ（強誘電体）膜２０をスパッタ法によりアモルファス状態で形成する。ＰＬＺＴ膜２０の厚さは、例えば１５０ｎｍとする。このときの成膜条件を表３に示す。
【００４２】
【表３】
2005217044.tif 000005
【００４３】
その後、Ｏ2濃度が２．５体積％であるＡｒ及びＯ2の混合雰囲気中で、５８５℃、９０秒間の急速加熱処理を、常温からの昇温速度を１２５℃／秒として行う。このような不活性雰囲気中での低温の熱処理により、ＰＬＺＴ膜２０が結晶化され、ＰＬＺＴ膜２０の結晶は、望ましい＜１１１＞方向に優先配向する。
【００４４】
続いて、同じく図３（ｂ）に示すように、ＰＬＺＴ膜２０上に強誘電体キャパシタの上部電極となる酸化イリジウム（ＩｒＯ2）膜２１（上部電極膜）をスパッタ法により形成する。ＩｒＯ2膜２１の厚さは、例えば２００ｎｍとする。このときの成膜条件を表４に示す。
【００４５】
【表４】
2005217044.tif 000006
【００４６】
ここで、上部電極膜として導電性酸化物であるＩｒＯ2を用いるのは、ＰＬＺＴ膜２０の水素劣化を抑制するためであるが、Ｐｔ膜及びＳｒＲｕＯ3（ＳＲＯ）膜等を上部電極膜として用いてもよい。但し、Ｐｔは水素分子に対して触媒作用を具えているため、水素ラジカルを発生させ易く、これによりＰＬＺＴ膜２０を還元し、劣化させ易い。従って、Ｐｔを用いることは好ましいとはいえない。これに対して、ＩｒＯ2、ＳＲＯは触媒作用を具えていないため、水素ラジカルを発生しにくく、ＰＬＺＴ膜２０の水素劣化を生じさせにくい。
【００４７】
次に、Ｏ2濃度が１体積％のＡｒ及びＯ2の混合雰囲気中で、７２５℃、２０秒間の急速熱処理を、昇温速度を１２５℃／秒として行う。上述のように、ＰＬＺＴ膜２０の結晶化を５８５℃という低温において行うと、ＰＬＺＴ膜２０中の結晶は＜１１１＞方向に配向する。このＰＬＺＴ膜２０に対し、更に、微量の酸素雰囲気中において熱処理を行うことにより、ＰＬＺＴ膜２０の結晶格子中の酸素欠陥が補充されると共に、ＰＬＺＴ膜２０の緻密化が生じる。
【００４８】
なお、ＰＬＺＴ膜２０を緻密化させる熱処理を、ＩｒＯ2膜２１の形成前に行うと、ＰＬＺＴ膜２０中に存在する多量の気泡が一ヶ所に集まってしまい、これを表面から観察すると、ＰＬＺＴ膜２０の粒界部にピンホールが開いた状態に見える。従って、ＰＬＺＴ膜２０を緻密化させる熱処理をＩｒＯ2膜２１の形成前に行うことは好ましくない。これに対して、本実施形態のように、ＩｒＯ2膜２１の形成後に、ＰＬＺＴ膜２０を緻密化させる熱処理を行うと、ＰＬＺＴ膜２０の表面荒れが防止され、ＰＬＺＴ膜２０の表面が平滑になり、ＰＬＺＴ膜２０とＩｒＯ2膜２１との界面の平坦度が極めて高くなる。従って、この界面に生じる可能性がある欠陥も減少すると考えら得る。更に、蒸気圧が高いＰｂ及びＰｂＯは、熱処理の際にＰＬＺＴ膜２０から脱離しやすいが、本実施形態では、この熱処理の際にはＰＬＺＴ膜２０がＩｒＯ2膜２１によって覆われているため、Ｐｂ等の脱離を抑制するという効果も得られる。
【００４９】
ＰＬＺＴ膜２０を緻密化させた後には、ＩｒＯ2膜２１上に強誘電体キャパシタの上部電極のパターン形状を有するレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＩｒＯ2膜２１をエッチングする。この結果、図３（ｃ）に示すように、ＩｒＯ2膜２１から上部電極２４が得られる。次に、レジストパターンを除去し、強誘電体キャパシタの容量絶縁膜のパターン形状を有するレジストパターン（図示せず）を新たに形成し、このレジストパターンをマスクとしてＰＬＺＴ膜２０をエッチングする。この結果、図３（ｃ）に示すように、ＰＬＺＴ膜２０から容量絶縁膜２３が得られる。更に、レジストパターンを除去し、強誘電体キャパシタの下部電極のパターン形状を有するレジストパターン（図示せず）を新たに形成し、このレジストパターンをマスクとしてＰｔ膜１９及びＡｌ2Ｏ3膜１８をエッチングする。この結果、図３（ｃ）に示すように、Ｐｔ膜１９から下部電極２２が得られ、強誘電体キャパシタが形成される。
【００５０】
次いで、図４に示すように、水素によって還元されやすいＰＬＺＴからなる容量絶縁膜２３を水素から保護するために、水素をトラップしやすいＰＬＺＴ膜を保護膜２５としてスパッタ法により全面に形成する。保護膜２５の厚さは、例えば５０ｎｍとする。その後、第２の層間絶縁膜としてＳｉＯ2膜２６をＣＶＤ法により全面に形成する。ＳｉＯ2膜２６の厚さは、例えば１５００ｎｍとする。続いて、ＣＭＰによりＳｉＯ2膜２６を平坦化する。
【００５１】
続いて、ＣＭＯＳトランジスタ１３のソース／ドレイン拡散層上のシリサイド層まで到達するコンタクトホール２７を、所定形状のレジストパターン（図示せず）をマスクとしてドライエッチングにより、ＳｉＯ2膜２６、保護膜２５、ＳｉＯ2キャップ膜１７、ＳｉＯ2膜１５及び酸化防止膜１４に形成する。
【００５２】
次に、レジストパターンを除去し、コンタクトホール２７内に密着層としてＴｉ膜及びＴｉＮ膜を形成した後、更にＷ膜を埋め込む。そして、これらの導電膜に対してＣＭＰを行うことにより、密着層及びＷ膜からなる導電性プラグ２８をコンタクトホール２７内に残存させる。
【００５３】
次いで、上部電極２４まで到達するコンタクトホール３０及び下部電極２２まで到達するコンタクトホール２９を、他の所定形状のレジストパターン（図示せず）をマスクとしてドライエッチングにより、ＳｉＯ2膜２６及び保護膜２５に形成する。
【００５４】
その後、レジストパターンを除去し、ＣＭＯＳトランジスタ１３を構成する拡散層と上部電極２４とを接続する部分等を含むＡｌ配線３１をＳｉＯ2膜２６上に形成する。
【００５５】
そして、図示しないが、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００５６】
このような第１の実施形態によれば、Ａｌ2Ｏ3膜１８の形成前に、第１の層間絶縁膜１６上にＳｉＯ2キャップ膜１７を形成しているため、Ａｌ2Ｏ3膜１８の平坦性がより一層向上し、その上に形成されるＰｔ膜１９の結晶性がより一層向上する。また、Ａｌ2Ｏ3膜１８を形成した後に、熱処理を行うことによりＡｌ2Ｏ3膜１８の表面に剰余のＡｌが存在しないようにしているため、この処理によってもＰｔ膜１９の結晶性がより一層向上する。この結果、高い信頼性を得ることができる。また、Ｐｔ膜１９とＡｌ2Ｏ3膜１８との密着性は良好であるため、Ｐｔ膜１９をＴｉ膜上に形成する必要はない。従って、Ｐｔ膜１９を高温で形成しても配向性が低下することはなく、Ｐｔ膜１９を粒径が１００〜１５０ｎｍ程度の柱状結晶から構成することが可能である。
【００５７】
なお、第１の実施形態において、Ａｌ2Ｏ3膜１８を形成した後の熱処理を省略してもよい。この場合でも、ＳｉＯ2キャップ膜１７の存在により高い信頼性が得られる。
【００５８】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。ここでも、便宜上、強誘電体メモリの断面構造については、その製造方法と共に説明する。図５は、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００５９】
第２の実施形態では、図５（ａ）に示すように、第１の実施形態と同様にして酸化防止膜１４及びＳｉＯ2膜１５からなる第１の層間絶縁膜１６を形成した後、Ｎ2雰囲気中で、６５０℃、３０分間のアニールを行うことにより、第１の層間絶縁膜１６の脱ガス（脱水）を十分に行う。なお、このときの熱処理温度は、第１の実施形態と同様に、６５０℃以下とすることが好ましい。そして、ＳｉＯ2膜１５上に、ＳｉＯ2キャップ膜１７を形成せずに、Ａｌ2Ｏ3膜１８を形成する。
【００６０】
次に、第１の実施形態と同様に、ＲＴＡ装置を用いて、Ｏ2雰囲気で、６５０℃、６０秒間の熱処理を行うことにより、Ａｌ2Ｏ3膜１８の表面を十分に熱酸化することにより、Ａｌ2Ｏ3膜１８の表面に剰余のＡｌが存在しないようにする。
【００６１】
次いで、図５（ｂ）に示すように、Ａｌ2Ｏ3膜１８上に、第１の実施形態と同様にして、Ｐｔ膜１９（下部電極膜）、ＰＬＺＴ膜２０及びＩｒＯ2膜２１を順次形成し、更に、ＩｒＯ2膜２１の形成後の熱処理を行うことにより、ＰＬＺＴ膜２０を緻密化させる。
【００６２】
そして、図５（ｃ）に示すように、第１の実施形態と同様にして、ＩｒＯ2膜２１、ＰＬＺＴ膜２０、Ｐｔ膜１９及びＡｌ2Ｏ3膜１８のパターニングを行うことにより、強誘電体キャパシタを形成する。
【００６３】
その後、第１の実施形態と同様の工程を経ることにより、強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００６４】
このような第２の実施形態では、ＳｉＯ2キャップ膜１７を形成していないが、Ａｌ2Ｏ3膜１８を形成した後に、熱処理を行うことによりＡｌ2Ｏ3膜１８の表面に剰余のＡｌが存在しないようにしているため、Ｐｔ膜１９の結晶性が向上し、高い信頼性が得られる。
【００６５】
次に、本願発明者が実際に行った実験の結果について説明する。
【００６６】
この実験は、次のような要領で行った。先ず、半導体基板上にＣＭＯＳトランジスタを形成した後、このＣＭＯＳトランジスタを覆う層間絶縁膜をＣＶＤにより形成した。次に、層間絶縁膜の表面を平坦化し、下記表５に示す処理を行った。酸化Ｓｉ膜（ＳｉＯ2キャップ膜）の形成では、厚さが１００ｎｍの酸化Ｓｉ膜を形成した。酸化Ｓｉ膜の熱処理では、Ｎ2雰囲気中で６５０℃、３０分間の熱処理を行った。酸化Ａｌ膜（Ａｌ2Ｏ3膜）の形成では、厚さが２０ｎｍの酸化Ａｌ膜を形成した。酸化Ａｌ膜の熱処理では、ＲＴＡ装置を用い、Ｏ2雰囲気中で６５０℃、６０秒間の熱処理を行った。そして、これらの上にＰｔ膜を形成し、このＰｔ膜の結晶性の調査を行った。
【００６７】
【表５】
2005217044.tif 000007
【００６８】
結晶性の調査では、試料毎にＰｔ（２２２）ピークのピーク積分強度をＸ線回折法により測定した。測定箇所は、ウェハの中心部及び周辺部とした。また、ウェハの中心部については、Ｐｔ（２２２）ピークに関してロッキングカーブ測定を行い、ピークの半値幅を測定した。ピーク積分強度は、高いほどＰｔの結晶が揃っていることを示し、結晶性が良好なことを示す。また、半値幅は、小さいほどＰｔの結晶が揃っていることを示し、結晶性が良好なことを示す。これらの結果を図６及び図７に示す。
【００６９】
図６及び図７に示すように、試料Ｎｏ．２及びＮｏ．３では、従来の方法に相当する方法で作製された試料Ｎｏ．１と比較すると、酸化Ａｌ膜に対する熱処理を行ったため、積分強度が高くなると共に、半値幅が小さくなった。このことは、試料Ｎｏ．２及びＮｏ．３の方が試料Ｎｏ．１よりも結晶性が良好であることを示している。なお、試料Ｎｏ．２及びＮｏ．３では、同じ処理を行っているが、これは、再現性を確認するために行ったものである。
【００７０】
また、試料Ｎｏ．４では、酸化Ａｌ膜に対する熱処理は行っていないが、酸化Ｓｉ膜を形成したため、試料Ｎｏ．１と比較すると、積分強度が高くなると共に、半値幅が小さくなり、結晶性が良好であった。
【００７１】
更に、試料Ｎｏ．５では、酸化Ｓｉ膜を形成すると共に、酸化Ａｌ膜に対する熱処理を行ったため、相乗効果により、積分強度が著しく高くなると共に、半値幅が著しく小さくなり、結晶性が極めて良好であった。
【００７２】
なお、図６に示すように、Ｘ線の回折強度は、周辺部よりも中央部の方が弱かったが、これは、Ｐｔ膜の厚さが、周辺部の方が厚くなったためであると考えられる。
【００７３】
また、本願発明者が、酸化Ａｌ膜の熱処理温度を７５０℃としたこと以外は、試料Ｎｏ．２及びＮｏ．３に対して行った処理と同様の処理を行って他の試料を作製し、この試料の結晶性を調査したところ、試料Ｎｏ．１よりも良好であるが、試料Ｎｏ．２及びＮｏ．３よりも若干劣る結果が得られた。これは、酸化Ａｌ膜の熱処理温度を酸化Ｓｉ膜の熱処理温度よりも高くしたことにより、酸化Ａｌ膜の熱処理時に脱ガスが生じたためであると考えられる。
【００７４】
なお、本発明は上記の実施形態に限定されるものではない。例えば、強誘電体材料としてＰＺＴ又はＰＬＺＴ以外に、例えば、ＳＢＴ及びＳＢＴＮ等を用いてもよい。更に、強誘電体膜の成膜方法は、ＭＯＣＶＤ法に限定されず、他の成膜方法、例えば、ゾルゲル法、スパッタ法等を用いてもよい。また、強誘電体キャパシタとして、プレーナ構造のものだけでなくスタック構造のものを形成してもよい。
【００７５】
また、本発明が適用される半導体装置は、上述の強誘電体メモリに限定されるものではなく、強誘電体キャパシタを備えるものであれば、適用することが可能である。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）等に適用することも可能である。
【００７６】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７７】
（付記１）
表面が平坦化された層間絶縁膜と、
前記層間絶縁膜上に形成された酸化シリコン膜と、
前記酸化シリコン膜上に形成された酸化アルミニウム膜と、
前記酸化アルミニウム膜上に形成された強誘電体キャパシタと、
を有することを特徴とする半導体装置。
【００７８】
（付記２）
前記強誘電体キャパシタは、Ｐｔ膜を含む下部電極を有することを特徴とする付記１に記載の半導体装置。
【００７９】
（付記３）
前記強誘電体キャパシタに接続されたトランジスタを有することを特徴とする付記１又は２に記載の半導体装置。
【００８０】
（付記４）
半導体基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面を平坦化する工程と、
前記層間絶縁膜上に酸化シリコン膜を形成する工程と、
前記酸化シリコン膜及び前記層間絶縁膜を加熱することにより、前記酸化シリコン膜及び前記層間絶縁膜から水分を除く工程と、
前記酸化シリコン膜上に酸化アルミニウム膜を形成する工程と、
前記酸化アルミニウム膜上に強誘電体キャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００８１】
（付記５）
前記酸化アルミニウム膜を形成する工程と前記強誘電体キャパシタを形成する工程との間に、酸化雰囲気中で前記酸化アルミニウム膜を加熱する工程を有することを特徴とする付記４に記載の半導体装置の製造方法。
【００８２】
（付記６）
前記酸化Ｓｉ膜の厚さを３００ｎｍ以下とすることを特徴とする付記４又は５に記載の半導体装置の製造方法。
【００８３】
（付記７）
前記酸化シリコン膜及び前記層間絶縁膜を加熱する工程における熱処理温度を６５０℃以下とすることを特徴とする付記５又は６に記載の半導体装置の製造方法。
【００８４】
（付記８）
前記酸化アルミニウム膜を加熱する工程における熱処理温度を、前記酸化シリコン膜及び前記層間絶縁膜を加熱する工程における熱処理温度以下とすることを特徴とする付記５乃至７のいずれか１項に記載の半導体装置の製造方法。
【００８５】
（付記９）
半導体基板の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面を平坦化する工程と、
前記層間絶縁膜上に酸化アルミニウム膜を形成する工程と、
酸化雰囲気中で前記酸化アルミニウム膜を加熱する工程と、
前記酸化アルミニウム膜上に強誘電体キャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００８６】
（付記１０）
前記層間絶縁膜の表面を平坦化する工程と前記酸化アルミニウム膜を形成する工程との間に、前記層間絶縁膜を加熱することにより、前記層間絶縁膜から水分を除く工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
【００８７】
（付記１１）
前記前記層間絶縁膜を加熱する工程における熱処理温度を６５０℃以下とすることを特徴とする付記１０に記載の半導体装置の製造方法。
【００８８】
（付記１２）
前記酸化アルミニウム膜を加熱する工程における熱処理温度を、前記層間絶縁膜を加熱する工程における熱処理温度以下とすることを特徴とする付記１０又は１１に記載の半導体装置の製造方法。
【００８９】
（付記１３）
前記層間絶縁膜を形成する工程の前に、前記半導体基板の表面に、前記強誘電体キャパシタに接続されるトランジスタを形成する工程を有することを特徴とする付記４乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００９０】
（付記１４）
前記酸化Ａｌ膜を、高周波スパッタ法により形成することを特徴とする付記４乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００９１】
（付記１５）
前記強誘電体キャパシタを形成する工程は、Ｐｔ膜を含む下部電極を形成する工程を有することを特徴とする付記４乃至１４のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施形態に係る方法によって製造する強誘電体メモリのメモリセルアレイの構成を示す回路図である。
【図２】本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図３】図２に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図４】図３に引き続き、本発明の第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図５】本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図６】各試料のＰｔ（２２２）ピークのピーク積分強度を示すグラフである。
【図７】各試料の半値幅を示すグラフである。
【図８】ＦＲＡＭのメモリセルの一例を示す回路図である。
【符号の説明】
【００９３】
１：強誘電体キャパシタ
２：ＭＯＳトランジスタ
３：ビット線
４：ワード線
５：プレート線
１１：シリコン基板
１２：素子分離絶縁膜
１３：ＣＭＯＳトランジスタ
１４：酸化防止膜
１５：ＳｉＯ2膜
１６：第１の層間絶縁膜
１７：ＳｉＯ2キャップ膜
１８：Ａｌ2Ｏ3膜
１９：Ｐｔ膜
２０：ＰＬＺＴ膜
２１：ＩｒＯ2膜
２２：下部電極
２３：容量絶縁膜
２４：上部電極
【図１】
2005217044.tif 000008
【図２】
2005217044.tif 000009
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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