(57)【要約】【課題】リダンダンシフューズブロックの配置場所を自由に決めることができる。【解決手段】メモリセルアレイ１００と、ロウデコーダ１２及びカラムデコーダ１４と、ワード線及びカラムセレクト線のリダンダンシ置換情報を出力するロウフューズブロック２４及びカラムフューズブロック２６と、リダンダンシ置換情報に基づきワード線、カラムセレクト線のスペア置換を制御する置換制御回路２０及び２２と、内部クロック信号ＦＴＣＬＫを生成するクロック生成回路７０と、ワード線のリダンダンシ置換情報を、シリアル変換及びパラレル変換して置換制御回路２０に順次転送するロウ用パラシリ変換回路６６及びロウ用シリパラ変換回路６２と、カラムセレクト線のリダンダンシ置換情報を、シリアル変換及びパラレル変換して置換制御回路２２に順次転送するカラム用パラシリ変換回路６８及びカラム用シリパラ変換回路６４とを備える半導体記憶装置。【選択図】      図１
2005339733.tif 000002
【特許請求の範囲】
【請求項１】
ワード線及びカラムセレクト線をそれぞれ選択駆動するロウデコーダ及びカラムデコーダと、
前記ワード線及び前記カラムセレクト線のリダンダンシ置換情報をそれぞれ出力するロウフューズブロック及びカラムフューズブロックと、
前記ワード線及び前記カラムセレクト線のリダンダンシ置換情報に基づき前記ワード線、前記カラムセレクト線のスペア置換をそれぞれ制御するロウ用の置換制御回路及びカラム用の置換制御回路と、
前記ワード線のリダンダンシ置換情報を、ロウ用の内部クロック信号に同期させ前記ロウ用の置換制御回路に順次転送するロウ用パラシリ変換回路及びロウ用シリパラ変換回路と、
前記カラムセレクト線のリダンダンシ置換情報を、カラム用の内部クロック信号に同期させ前記カラム用の置換制御回路に順次転送するカラム用パラシリ変換回路及びカラム用シリパラ変換回路
とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記ロウ用の内部クロック信号と、前記カラム用の内部クロック信号とを別々に生成し、前記ロウ用の内部クロック信号に同期して、前記ワード線のリダンダンシ置換情報の前記ロウ用の置換制御回路への転送が終了次第、前記カラム用の内部クロック信号に同期して、前記カラムセレクト線のリダンダンシ置換情報の前記カラム用の置換制御回路への転送、もしくは前記カラム用の置換制御回路への転送の次に前記ロウ用の置換制御回路への転送を行うクロック生成回路を更に備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
電源立ち上げ時に発生する内部信号をトリガとして前記ロウ用の内部クロック信号を発生させ、電源立ち上げ期間中に、前記ワード線のリダンダンシ置換情報の前記ロウ用の置換制御回路への転送を終了し、前記カラム選択線のリダンダンシ置換情報の前記カラム用の置換制御回路への転送を終了するクロック生成回路を更に備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
ワード線及びカラムセレクト線をそれぞれ選択駆動するロウデコーダ及びカラムデコーダと、
前記ワード線及び前記カラムセレクト線のリダンダンシ置換情報をそれぞれ出力するロウフューズブロック及びカラムフューズブロックと、
前記ワード線及び前記カラムセレクト線のリダンダンシ置換情報に基づき前記ワード線、前記カラムセレクト線のスペア置換をそれぞれ制御するロウ用の置換制御回路及びカラム用の置換制御回路と、
前記ワード線のリダンダンシ置換情報を、外部入力させるクロック信号に同期させシリアル変換及びパラレル変換して前記ロウ用の置換制御回路に順次転送するロウ用パラシリ変換回路及びロウ用シリパラ変換回路と、
前記カラムセレクト線のリダンダンシ置換情報を、外部入力させるクロック信号に同期させシリアル変換及びパラレル変換して前記カラム用の置換制御回路に順次転送するカラム用パラシリ変換回路及びカラム用シリパラ変換回路
とを備えることを特徴とする半導体記憶装置。
【請求項５】
前記外部入力クロック信号は、ロウ用の外部クロック信号とカラム用の外部クロック信号が独立に入力され、前記ロウ用の外部クロック信号に同期して、前記ワード線のリダンダンシ置換情報の前記ロウ用の置換制御回路への転送が終了次第、前記カラム用の外部クロック信号に同期して、前記カラムセレクト線のリダンダンシ置換情報の前記カラム用の置換制御回路への転送、もしくは前記カラム用の置換制御回路への転送の次に前記ロウ用の置換制御回路への転送を行うことを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リダンダンシ回路の構成とそのシステムに特徴を有する半導体記憶装置に関する。
【背景技術】
【０００２】
半導体製造プロセスの微細化に伴う高集積化が進んでいる現在においては、歩留り向上の観点から正規のメモリアレイの他に冗長なメモリアレイを設け、何らかの原因でワード線(ＷＬ)やカラム選択線(ＣＳＬ)が故障した際には、スペアＷＬやスペアＣＳＬに置き換えるリダンダンシ回路の重要性が増してきている。リダンダンシ回路は通常、故障した行または列アドレスをフューズブローにより選択するフューズ回路とフューズ回路からの情報と外部入力アドレスとの比較を行いスペアＷＬ/スペアＣＳＬへの置換を制御する置換制御回路から構成されている。このような構成のリダンダンシ回路は通常、ロウ（行）用、及びカラム（列）用のリダンダンシ回路として、アクセススピード高速化のためにノーマルＷＬ及びスペアＷＬを選択し駆動するロウデコーダや、ノーマルＣＳＬ及びスペアＣＳＬを選択し駆動するカラムデコーダ近傍にそれぞれ配置されている。
【０００３】
メモリセルアレイが複数個に分割され、ロウデコーダ、及びカラムデコーダがメモリセルアレイに挟まれている構成の場合、ロウデコーダ、及びカラムデコーダ近傍にロウリダンダンシ回路或いはカラムリダンダンシ回路を配置することは出来ない。その結果、置換制御回路からの出力信号の配線長が大幅に増加し、ロウデコーダ、及びカラムデコーダに入力されるまでの遅延時間が大幅に増加するためアクセススピードの遅れが生じてしまう。また、ロウリダンダンシ回路を構成するロウフューズブロック或いはカラムリダンダンシ回路を構成するカラムフューズブロックは、そのブロック上を配線領域として使用することができないためレイアウト面積の増加、つまりチップサイズの増加をもたらす要因となっている。
【０００４】
以上の様に従来技術のリダンダンシ回路はその回路構成上、その配置場所が限定されてしまうためレイアウト上の自由度なく、リダンダンシ回路からロウデコーダ、及びカラムデコーダへの制御信号線長が延びるとアクセススピードの低下を招くという問題を抱えている。
【０００５】
冗長素子を有する集積回路において、各々のアドレスに応答してノーマルエレメントを選択するためのノーマルデコーダと、ノーマルデコーダに対して接続されたフリップフロップ回路とを備え、フリップフロップ回路の第１の状態においてノーマルデコーダを各々のアドレスに応答するようにイネーブルにし、フリップフロップ回路の第２の状態において任意のアドレスに応答してノーマルデコーダをディスエーブルにし、回路のノーマル動作状態においては、フリップフロップ回路を第２の状態に設定しないことを特徴とする回路及び方法については、既に開示されている（特許文献１及び特許文献２）。
【特許文献１】米国特許第６１３４１７６号明細書
【特許文献２】米国特許第６１１５３０２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、アクセススピードを犠牲にすることなくリダンダンシフューズブロックの配置場所を自由に決めることができる、半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施の形態の第１の特徴は、（イ）ワード線及びカラムセレクト線をそれぞれ選択駆動するロウデコーダ及びカラムデコーダと、（ロ）ワード線及びカラムセレクト線のリダンダンシ置換情報をそれぞれ出力するロウフューズブロック及びカラムフューズブロックと、（ハ）ワード線及びカラムセレクト線のリダンダンシ置換情報に基づきワード線、カラムセレクト線のスペア置換をそれぞれ制御するロウ用の置換制御回路及びカラム用の置換制御回路と、（ニ）ワード線のリダンダンシ置換情報を、ロウ用の内部クロック信号に同期させロウ用の置換制御回路に順次転送するロウ用パラシリ変換回路及びロウ用シリパラ変換回路と、（ホ）カラムセレクト線のリダンダンシ置換情報を、カラム用の内部クロック信号に同期させカラム用の置換制御回路に順次転送するカラム用パラシリ変換回路及びカラム用シリパラ変換回路とを備える半導体記憶装置であることを要旨とする。
【０００８】
本発明の実施の形態の第２の特徴は、（イ）ワード線及びカラムセレクト線をそれぞれ選択駆動するロウデコーダ及びカラムデコーダと、（ロ）ワード線及びカラムセレクト線のリダンダンシ置換情報をそれぞれ出力するロウフューズブロック及びカラムフューズブロックと、（ハ）ワード線及びカラムセレクト線のリダンダンシ置換情報に基づきワード線、カラムセレクト線のスペア置換をそれぞれ制御するロウ用の置換制御回路及びカラム用の置換制御回路と、（ニ）ワード線のリダンダンシ置換情報を、外部入力させるクロック信号に同期させシリアル変換及びパラレル変換してロウ用の置換制御回路に順次転送するロウ用パラシリ変換回路及びロウ用シリパラ変換回路と、（ホ）カラムセレクト線のリダンダンシ置換情報を、外部入力させるクロック信号に同期させシリアル変換及びパラレル変換してカラム用の置換制御回路に順次転送するカラム用パラシリ変換回路及びカラム用シリパラ変換回路とを備える半導体記憶装置であることを要旨とする。
【発明の効果】
【０００９】
本発明半導体記憶装置によれば、アクセススピードを犠牲にすることなくリダンダンシフューズブロックの配置場所を自由に決めることができる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の第１乃至第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
また、以下に示す第１乃至第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
[検討例]
まず、本発明の実施の形態の基礎として検討した検討例は、図１６（ａ）に示すように、行列のアドレス信号により選択される複数のメモリセルから構成され、ノーマルセルアレイ１０，冗長セルアレイ１０１及び１０２からなるメモリセルアレイ１００と、メモリセルアレイ１００に含まれるワード線及びカラムセレクト線をそれぞれ選択駆動するロウデコーダ１２及びカラムデコーダ１４と、ロウリダンダンシ回路１６と、カラムリダンダンシ回路１８とを備える。ロウリダンダンシ回路１６は、ワード線のリダンダンシ置換情報を出力するロウフューズブロック２４と、ワード線のリダンダンシ置換情報に基づきワード線のスペア置換を制御するロウ用の置換制御回路２０とを備え、カラムリダンダンシ回路１８は、カラムセレクト線のリダンダンシ置換情報を出力するカラムフューズブロック２６と、カラム線のリダンダンシ置換情報に基づきカラム線のスペア置換を制御するカラム用の置換制御回路２２とを備える。
【００１３】
また、ロウフューズブロック２４は、図１６（ｂ）に示すように、ＦＲＳ＜１＞〜ＦＲＳ＜ｍ＞で表されるｍ個のフューズセット２８を備え、カラムフューズブロック２６は、図１６（ｃ）に示すように、ＦＣＳ＜１＞〜ＦＣＳ＜ｍ＞で表されるｍ個のフューズセット３０を備える。
【００１４】
ロウリダンダンシ回路１６によって、ロウデコーダ１２に対するｍ本のスペアワード線ＷＬへの置換が制御され、カラムリダンダンシ回路１８によって、カラムデコーダ１４に対するｍ本のスペアカラム選択線ＣＳＬへの置換が制御される。ロウリダンダンシ回路１６を構成するロウフューズブロック２４は、総数ｍ個のフューズセット２８で分割されており、分割されている個々のフューズセット２８は総数ｎ＋１個のフューズから構成されている。同様に、カラムリダンダンシ回路１８を構成するカラムフューズブロック２６は、総数ｍ個のフューズセット３０で分割されており、分割されている個々のフューズセット３０は総数ｎ＋１個のフューズから構成されている。
【００１５】
（置換制御回路）
検討例に係る置換制御回路２０の構成は、図１７（ａ）に示すように、S_Ctrl<1>〜S_Ctrl<m>で表されるｍ個のスペア制御回路４４から構成されたスペア制御回路ブロック４２と、N_Ctrlで表されるノーマル制御回路３２とを備える。各々のスペア制御回路４４は、FD<n+1>で表されるｎ＋１個のフューズデータを受信し、それぞれSpare_en<1>〜Spare_en<ｍ>で表されるスペアワード線ＷＬ駆動信号を出力する。スペア制御回路ブロック４２全体としては、ｍ×（ｎ＋１）本のフューズデータFD<mx(n+1>を受信し、ｍ個のスペアワード線ＷＬ駆動信号Spare_en<1>〜Spare_en<ｍ>をロウデコーダ１２に対して出力している。置換制御回路２２の構成も図１７（ａ）に示す置換制御回路２０の構成と同様である。
【００１６】
（ノーマル制御回路）
ノーマル制御回路３２は、図１７（ｂ）に示すように、ｍ個のスペアワード線駆動信号Spare_en<1>〜Spare_en<ｍ>を入力するＮＯＲゲート３６と、ＮＯＲゲート３６の出力信号とロウアドレスイネーブル信号ＲＡＥを入力するＡＮＤゲート３８と、ＡＮＤゲート３８に接続されるインバータ４０とから構成され、ノーマルワード線ＷＬ駆動信号Normal_enをロウデコーダ１２に対して出力している。
【００１７】
また、置換制御回路２０において、ｍ個に分割されたスペア制御回路ブロック４２とｍ本のスペアワード線ＷＬは１対１に対応し、それぞれのスペア置換の制御を行っている。同様に、置換制御回路２２において、ｍ個に分割されたスペア制御回路ブロックとｍ本のスペアカラム選択線ＣＳＬは１対１で対応し、それぞれのスペア置換の制御を行っている。
【００１８】
置換制御回路２０から出力され、ロウデコーダ１２へ入力されるSpare_en<m> / Normal_enは、それぞれ外部入力アドレス信号A<n>との比較に基づき出力されるスペアワード線ＷＬ及びノーマルワード線ＷＬの駆動確定信号である。同様に、置換制御回路２２から出力され、カラムデコーダ１４へ入力されるSpare_en<m> / Normal_enは、それぞれ外部入力アドレス信号A<n>との比較に基づき出力されるスペアカラム選択線ＣＳＬ及びノーマルカラム選択線ＣＳＬの駆動確定信号である。
【００１９】
メモリセルアレイ１００は２n本のノーマルワード線ＷＬ／ノーマルカラム選択線ＣＳＬ、及びｍ本のスペアワード線ＷＬ／スペアカラム選択線ＣＳＬで構成されており、ロウデコーダ１２、及びカラムデコーダ１４は、ｎビットの外部アドレスにより１／２nのノーマルワード線ＷＬ／ノーマルカラム選択線ＣＳＬの選択、駆動及び１／ｍのスペアワード線ＷＬ／スペアカラム選択線ＣＳＬの選択駆動を行う。
【００２０】
（全体動作）
次に外部入力されるロウアドレス信号AR1〜ARnがＡＬＬ＝“Ｈ”の場合に選択駆動されるノーマルワード線ＷＬをスペアワード線ＳＷＬ３へ置換する場合を例にして全体動作について説明する。ｍ個のフューズセット２８に分割されたロウフューズブロック２４の内、スペアワード線ＳＷＬ３の選択に対応するフューズセット２８であるFRS<3>に属するフューズに対してブローを行う。ｎ＋１本のフューズで構成されるフューズセット２８において、ｎ本のフューズはロウアドレス信号AR1〜ARnに対応するアドレスフューズFA1〜FAn、残りの１本はフューズセットの使用を宣言するイネーブルフューズFEである。アドレスフューズFA1〜FAn、及びイネーブルフューズFEはブローすることで“Ｈ”、ブローしなければ“Ｌ”の状態が電源立ち上げ時にラッチされ、それぞれの状態を出力する。イネーブルフューズFEは、１本フューズをブローすることでそのフューズセットの使用が宣言されアドレスフューズからの情報FRm<n>と外部ロウアドレス信号AR<n>との比較が置換制御回路２０で行われる。今、スペアへ置換したいアドレスはＡＬＬ＝“Ｈ”であるので、ロウアドレス信号AR1〜ARnに対応するアドレスフューズFA1〜FAn及び、イネーブルフューズFEの全フューズをブローする。その結果、FRS<3>で表されるフューズセット２８からのアドレスフューズFA1〜FAnの出力信号F_AR1〜F_ARn及び、イネーブルフューズFEの出力信号F_AREは“Ｈ”の状態で置換制御回路２０へ入力される。これに対して、フューズブローを行っていないフューズセット２８(FRS<3>以外)からの出力信号は全て“Ｌ”状態で置換制御回路２０へ入力される。尚、外部入力されるカラムアドレス信号AC1〜ACnがＡＬＬ＝“Ｈ”の場合に選択駆動されるノーマルカラム選択線ＣＳＬをスペアカラム選択線ＣＳＬ３へ置換する場合の全体動作についても同様であるため、説明は省略する。
【００２１】
（スペア制御回路）
スペア制御回路ブロック４２において、スペア数ｍと同数のｍ個に分割されるスペア制御回路４４の内部構成は、図１８（ａ）に示すように、外部アドレス数ｎと同数のAdd_Cmp<1>〜Add_Cmp<ｎ>で表されるアドレス比較回路４６と、１個のスペア判定回路５６から構成される。
【００２２】
（アドレス比較回路）
アドレス比較回路４６は、図１８（ｂ）に示すように、２個のインバーダ５０，５２と１個のトランスファスイッチ（ＴＲＳ）４８と１個のクロックドインバータ（ＣＩＮＶ）５４から構成される。アドレス比較回路４６において、AR<n>は外部入力されるロウアドレス信号、F_AR<n>はロウフューズブロック２４から出力されるアドレスフューズの出力信号、ＦＨＩＴ<n>はアドレス比較結果を表わす出力信号である。外部入力されるロウアドレス信号AR<n>とアドレスフューズの出力信号F_AR<n>が同一状態ならば、アドレス比較回路４６の出力信号ＦＨＩＴ<n>は“Ｈ”状態を、異なる状態ならば“Ｌ”状態を出力する。例えば、AR<n>＝“Ｈ”で、F_AR<n>＝“Ｈ”(フューズブローした状態)ならば、クロックドインバータ回路(CINV)５４が開き、出力信号ＦＨＩＴ<n>は“Ｈ”の状態を出力する。また、もしAR<n>＝“Ｌ”、F_AR<n>＝“Ｌ”の状態ならば、今度はトランスファスイッチ(ＴＲＳ)４８が開き、出力信号ＦＨＩＴ<n>は同様に“Ｈ”状態を出力する。反対に、外部入力されるアドレス信号AR<n>とアドレスフューズの出力信号F_AR<n>が異なる場合、例えば、AR<n>＝“Ｈ”でF_AR<n>＝“Ｌ”の場合はトランスファスイッチ(ＴＲＳ)４８が開くため、出力信号ＦＨＩＴ<n>は“Ｌ”を出力、同様にAR<n>＝“Ｌ”、F_AR<n>＝“Ｈ”の場合はクロックドインバータ回路(ＣＩＮＶ)５４が開き、出力信号ＦＨＩＴ<n>は“Ｌ”を出力する。
【００２３】
（スペア判定回路）
スペア判定回路５６は、図１８（ｃ）に示すように、ｎ＋２本の外部アドレス入力数を有するＮＡＮＤゲート５８と、インバータ６０から構成される。ＮＡＮＤゲート５８に対するｎ＋２本の入力には、ｎ個のアドレス比較回路４６の出力信号ＦＨＩＴ<１>〜ＦＨＩＴ<ｎ>と、ロウフューズブロック２４から出力されるイネーブルフューズFEの出力信号F_AREとロウ系動作状態を表すロウアドレスイネーブル信号ＲＡＥが入力されている。ロウアドレスイネーブル信号ＲＡＥは周辺回路で作られ、ロウ系が動作している間は“Ｈ”状態となっている。ロウアドレスイネーブル信号ＲＡＥはロウ系が動作状態に無い場合は“Ｌ”状態であるので、ノーマル／スペアワード線ＷＬ、ノーマル／スペアカラム選択線ＣＳＬを制御するノーマル／スペア駆動確定信号Normal_en/Spare_en<n>は通常は共に“Ｌ”状態であり、ＲＡＥ＝“Ｈ”となった場合のみ、どちらかの信号が“Ｈ”状態となる。
【００２４】
ここで、外部入力されるロウアドレス信号AR1〜ARn＝“Ｈ”が置換制御回路２０へ入力されると、スペアワード線ＳＷＬ３に対応したS_Ctrl<3>で表されるスペア制御回路４４におけるアドレス比較回路４６の出力信号ＦＨＩＴ<１>〜ＦＨＩＴ<ｎ>は、アドレスフューズの出力信号F_AR<n>と外部入力されるロウアドレス信号AR<n>の両者のアドレスが一致しているので“Ｈ”状態を出力する。この“Ｈ”出力と、FRS<3>で表されるフューズセット２８のイネーブルフューズFEの出力信号F_AREの“Ｈ”状態と、ロウアドレスイネーブル信号ＲＡＥの“Ｈ”状態がスペア判定回路５６へ入力されると、ＮＡＮＤゲート５８の全ての入力に“Ｈ”状態が入力されることになるので、スペア判定回路５６からの出力信号であるSpare_en<3>が“Ｈ”となる。このSpare_en<3>＝“Ｈ”がノーマル制御回路３２に入力されるので、ノーマル制御回路３２の出力信号Normal_enは“Ｌ”を出力する。よって、Sapre_en<3>＝“Ｈ”とNormal_en<3>＝“Ｌ”がロウデコーダ１２に入力される。
【００２５】
ロウデコーダ１２には、この他に外部入力されえるロウアドレス信号AR<n>が入力されており、ロウデコーダ１２はロウアドレスイネーブル信号ＲＡＥ=“Ｈ”となり、ロウ系動作が開始され、置換制御回路２０から出力するNormal_en/Spare_enの状態によってノーマルワード線ＷＬを選択・駆動するのか，スペアワード線ＷＬを選択・駆動するのかを決めている。上記の例では、Normal_en＝“Ｌ”、Spare_en<3>＝“Ｈ”がロウデコーダ１２に入力されるので、スペアワード線ＳＷＬ３が選択・駆動される。
【００２６】
また、この状態で外部入力されるロウアドレス信号AR0〜ARn≠“Ｈ”が置換制御回路２０へ入力された場合には、アドレスフューズの出力信号FR<n>と外部入力されるロウアドレス信号AR<n>の両者のアドレスが一致せず、Spare_en<3>は“Ｈ”とならずにNormal_enが“Ｈ”となる。その結果、ロウデコーダ１２においては、スペアワード線ＳＷＬ３は選択・駆動されず、外部入力されるロウアドレス信号に従ったノーマルワード線ＷＬが選択駆動される。
【００２７】
以上は、ワード線ＷＬの置換の場合であるがカラム選択線ＣＳＬの置換の場合も同様である。ただし、スペア判定回路５６にはこの場合、カラム系の動作状態を表すカラムアドレスイネーブル信号ＣＡＥが入力されている。
【００２８】
アクセススピードの高速化のためにはロウデコーダ１２、及びカラムデコーダ１４でワード線ＷＬ／カラム選択線ＣＳＬをできるだけ早く選択駆動することが必要である。つまり、検討例のロウリダンダンシ回路１６、及びカラムリダンダンシ回路１８の構成では、ロウリダンダンシ回路１６、及びカラムリダンダンシ回路１８をできるだけロウデコーダ１２、及びカラムデコーダ１４の近傍に配置し、置換制御回路２０、２２からの出力信号であるSpare_en / Normal_en信号の配線長をできるだけ短くし、これらのSpare_en / Normal_en信号がロウデコーダ１２、カラムデコーダ１４に入力されるまでの遅延時間を小さく抑えることが重要である。
【００２９】
[第１の実施の形態]
本発明の第１の実施の形態に係る半導体記憶装置の構成は、図１に示すように、行列のアドレス信号により選択される複数のメモリセルから構成され、ノーマルセルアレイ１０，冗長セルアレイ１０１及び１０２からなるメモリセルアレイ１００と、メモリセルアレイに含まれるワード線及びカラムセレクト線をそれぞれ選択駆動するロウデコーダ１２及びカラムデコーダ１４と、ワード線及びカラムセレクト線のリダンダンシ置換情報をそれぞれ出力するロウフューズブロック２４及びカラムフューズブロック２６と、ワード線及びカラムセレクト線のリダンダンシ置換情報に基づきワード線、カラムセレクト線のスペア置換をそれぞれ制御するロウ用の置換制御回路２０及びカラム用の置換制御回路２２と、チップ内部で発生する内部信号をトリガとして内部クロック信号ＦＴＣＬＫを生成するクロック生成回路７０と、ワード線のリダンダンシ置換情報を、内部クロック信号ＦＴＣＬＫに同期させシリアル変換及びパラレル変換してロウ用の置換制御回路２０に順次転送するロウ用パラシリ変換回路６６及びロウ用シリパラ変換回路６２と、カラムセレクト線のリダンダンシ置換情報を、内部クロック信号ＦＴＣＬＫに同期させシリアル変換及びパラレル変換してカラム用の置換制御回路２２に順次転送するカラム用パラシリ変換回路６８及びカラム用シリパラ変換回路６４とを備える。
【００３０】
クロック生成回路７０は電源Ｖｃｃ立ち上げ時に発生する内部信号CHIP_READYをトリガとして内部クロック信号ＦＴＣＬＫを発生させ、電源Ｖｃｃ立ち上げ期間中に、ワード線のリダンダンシ置換情報のロウ用の置換制御回路２０への転送を終了し、カラム選択線のリダンダンシ置換情報のカラム用の置換制御回路２２への転送を終了する動作を行っても良い。
【００３１】
本発明の第１の実施の形態に係る半導体記憶装置によれば、リダンダンシフューズブロックから出力されるフューズ情報データ群をパラレル・シリアル・データ変換によりシリアルデータに変換し、そのシリアルデータをクロックに同期させ順次ロウデコーダ、及びカラムデコーダ近傍に配置された置換制御回路に転送することにより、アクセススピードを犠牲にすることなくリダンダンシフューズブロックの配置場所を自由に決めることができる。
【００３２】
本発明の第１の実施の形態に係る半導体記憶装置は、検討例と同様に、置換制御回路２０によって、ロウデコーダ１２に対するｍ本のスペアワード線ＷＬへの置換が制御され、置換制御回路２２によって、カラムデコーダ１４に対するｍ本のスペアカラム選択線ＣＳＬへの置換が制御される。ロウフューズブロック２４は、総数ｍ個のフューズセット２８で分割されており、分割されている個々のフューズセット２８は総数ｎ＋１個のフューズから構成されている。同様に、カラムフューズブロック２６は、総数ｍ個のフューズセット３０で分割されており、分割されている個々のフューズセット３０は総数ｎ＋１個のフューズから構成されている。
【００３３】
しかしながら、本発明の第１の実施の形態では検討例と異なり、ロウフューズブロック２４からパラレルに出力される(ｍ×(ｎ＋１))本のフューズ情報データを、クロック信号ＦＴＣＬＫにより、１本のシリアルデータ線上のシリアルデータ信号に変換するロウ用パラレルシリアル変換回路(パラシリ変換回路)６６と、クロック信号ＦＴＣＬＫにより１本のシリアルデータ線上のシリアルデータを(ｍ×(ｎ＋１))本のパラレルデータ信号線上のパラレルデータに変換するシリアルパラレル変換回路(シリパラ変換回路)６２と、カラムフューズブロック２６からパラレルに出力される(ｍ×(ｎ＋１))本のフューズ情報データをクロック信号ＦＴＣＬＫにより１本のシリアル信号線上を転送するシリアルデータに変換するカラム用パラレルシリアル変換回路(パラシリ変換回路)６８と、クロック信号ＦＴＣＬＫにより１本のシリアルデータ線上のシリアルデータを(ｍ×(ｎ＋１))本のパラレルデータ信号線上のパラレルデータに変換するカラム用シリアルパラレル変換回路(シリパラ変換回路)６４と、パラシリ変換及びシリパラ変換に使用するクロック信号ＦＴＣＬＫを発生させるクロック生成回路７０を有する構成となっている。
【００３４】
図１において、ロウ用パラシリ変換回路６６から出力されるFR_outは、ロウフューズブロック２４から出力される(ｍ×(ｎ＋１))本のフューズ情報線上のパラレルデータをシリアル変換したシリアルデータ線上のシリアルデータであり、一方、FC_outはカラムフューズブロック２６から出力される(ｍ×(ｎ＋１))本のフューズ情報線上のパラレルデータをシリアル変換したシリアルデータ線上のシリアルデータである。
【００３５】
また、ロウ用シリパラ変換回路６２から置換制御回路２０へ出力されるFR_in<N>は、(ｍ×(ｎ＋１))個のロウ用フューズ情報データ信号である。また、カラム用シリパラ変換回路６４から置換制御回路２２へ出力されるFC_in<N>は、(ｍ×(ｎ＋１))個のカラム用フューズ情報データ信号である。更にクロック生成回路７０から出力されるＦＴＣＬＫは、ロウフューズ情報データのロウ用パラシリ変換回路６６、ロウ用シリパラ変換回路６２、及びカラムフューズ情報データのカラム用パラシリ変換回路６８、カラム用シリパラ変換回路６４を制御する内部クロック信号である。
【００３６】
(クロック生成回路)
本発明の第１の実施の形態に係る半導体記憶装置に適用するクロック生成回路７０の一例は、図２（ａ）に示すように、クロック生成の基になる奇数段のインバータで構成されるリングオシレータブロック７４と、クロック数をカウントし、リングオシレータブロック７４を停止させる制御を実行するクロックカウンタブロック７２から構成されている。
【００３７】
リングオシレータブロック７４は、図２（ｂ）に示すように、２入力のＮＡＮＤゲート８６とインバータ８８からなる奇数段インバータ７６と、奇数段インバータ７６の入力側に接続される２入力のＮＡＮＤゲート７８，インバータ８０及び８２と、奇数段インバータ７６の出力側に接続されるインバータ８４とを備える。ＮＡＮＤゲート７８には、図２（ｂ）に示すように、CHIP_READY信号と、CLKoff_R信号のインバータ８０による反転信号が入力され、インバータ８４からクロック信号ＦＴＣＬＫが出力される。
【００３８】
図２（ａ）においてリングオシレータブロック７４に入力されるCHIP_READY信号はリングオシレータの動作を開始するトリガ信号である。クロックカウンタブロック７２から出力され、リングオシレータブロック７４に入力されるCLKoff信号は、リングオシレータの動作を停止させるトリガ信号である。リングオシレータブロック７４から出力されるクロック信号ＦＴＣＬＫは、フューズ情報データのパラシリ変換及び、シリパラ変換を制御する内部クロックである。このようなブロックで構成されるクロック生成回路７０は、CHIP_READY信号をトリガに、ある一定の周期のクロック信号を必要な数だけ発生させることができる。ここで、クロック発生のトリガとなるCHIP_READY信号について説明する。
【００３９】
一般的に、半導体記憶装置ではチップ内部に設けた電源回路でチップ内部で使用する様々な電位(降圧電位、昇圧電位、負電位など)を発生させている。図２（ｃ）に示すように、電源投入後、電源電圧Ｖｃｃがある傾きを持って所定の電位まで上がって行き、電源電圧が所定の電位まで上がり、かつチップ内部で発生させている内部電位が所望の電位に達した時を示す時刻ｔ１において、チップが動作可能状態となったことを表す信号CHIP_READY信号が“Ｌ”状態から“Ｈ”状態に遷移する。クロック生成回路７０では、電源投入後にこのCHIP_READY信号が“Ｌ”から“Ｈ”への遷移をトリガとしてクロック信号ＦＴＣＬＫを生成している。その後、時刻ｔ２において、CLKoff信号が“Ｌ”状態から“Ｈ”状態に遷移することで、リングオシレータの動作を停止し、所定数の内部クロックＦＴＣＬＫがクロック数をカウントする。
【００４０】
（パラシリ変換回路）
本発明の第１の実施の形態に係る半導体記憶装置に適用するパラシリ変換回路は、図３に示すように、パラシリ変換を行うパラシリ変換回路ブロック９４，９６とそのパラシリ制御回路９０，９２から構成されている。図３において、ＦＴＣＬＫｉ／ｂＦＴＣＬＫｉはパラシリ変換回路ブロック９４，９６を制御する内部クロックであり、ＦＴＣＬＫｉはクロック生成回路７０から出力されるＦＴＣＬＫと同相のクロックであり、ｂＦＴＣＬＫｉはＦＴＣＬＫｉと逆相のクロックである。
【００４１】
また、パラシリ制御回路９０，９２からパラシリ変換回路ブロック９４，９６に対してそれぞれ伝達されるＦＬＡＴ信号は、ロウフューズブロック２４，カラムフューズブロック２６から出力されるフューズ情報データＲＳＤをそれぞれロウ用パラシリ変換回路６６，カラム用パラシリ変換回路６８の内部へラッチするためのトリガ信号である。結果として、パラシリ変換回路ブロック９４，９６からそれぞれ、シリアルデータFR_out，FC_outが出力される。
【００４２】
―パラシリ変換回路ブロック―
本発明の第１の実施の形態に係る半導体記憶装置に適用するパラシリ変換回路ブロック９４の回路構成の一例は、図４（ａ）に示すように、フューズブロックから出力される(ｍ×(ｎ＋１))本のフューズデータ線１０４と同数のシリアルデータ転送回路９７と、１つのシリアルデータ出力回路９８から構成されている。シリアルデータ転送回路９７におけるＦＩは入力シリアルデータ、ＦＯ，ＦＯ(mx(n+1))は出力シリアルデータを示す。ＦＤ(1)〜ＦＤ(mx(n+1)))はフューズブロックからのフューズデータである。シリアルデータ転送回路９７は、ＦＬＡＴ信号の入力タイミングによって、フューズブロックからのフューズデータＦＤ(1)〜ＦＤ(mx(n+1)))を内部に取り込み、内部クロックＦＴＣＬＫｉ＝“Ｌ”／ｂＦＴＣＬＫｉ＝“Ｈ”に同期して、出力シリアルデータＦＯ，ＦＯ(mx(n+1))を出力する回路構成となっている。
【００４３】
これに対して、シリアルデータ出力回路９８は、出力シリアルデータＦＯ(mx(n+1))を入力シリアルデータＦＩとして受信し、内部クロックＦＴＣＬＫｉ＝“Ｈ”／ｂＦＴＣＬＫｉ＝“Ｌ”に同期して、出力シリアルデータＦ_outを出力する回路構成となっている。
【００４４】
シリアルデータ転送回路９７の出力シリアルデータＦＯは、次段のシリアルデータ転送回路９７の入力シリアルデータＦＩとして入力される。(ｍ×(ｎ＋１))個のシリアルデータ転送回路９７は、シリアル接続されており、最終段のシリアルデータ転送回路９７の出力ＦＯ(mx(n+1))が、シリアルデータ出力回路９８の入力ＦＩに接続されている。
【００４５】
シリアルデータ出力回路９８の出力信号F_outは、内部クロックＦＴＣＬＫｉ＝“Ｈ”／ｂＦＴＣＬＫｉ＝“Ｌ”に同期して順次出力され、ロウデコーダ１２近傍に配置されたロウ用シリパラ変換回路６２に入力されるシリアルデータ線上のシリアルデータFR_outとなる。
【００４６】
図３の示したカラム用パラシリ変換回路６８内のパラシリ変換回路ブロック９６の構成もパラシリ変換回路ブロック９４の構成と同様のため説明は省略する。結果として、カラムデコーダ１４近傍に配置されたカラム用シリパラ変換回路６４に入力されるシリアルデータ線上のシリアルデータFC_outが得られる。
【００４７】
―シリアルデータ転送回路―
本発明の第１の実施の形態に係る半導体記憶装置に適用するシリアルデータ転送回路９７の回路構成は、例えば図４（ｂ）に示すように、トランスファスイッチ１０６（Ｘfer1），１２０（Ｘfer3），１０８（Ｘfer2）と、インバータ１１０と、双方向接続されたインバータ１１２，１１４、及び１１６，１１８から構成されている。
【００４８】
図４（ｂ）から明らかなように、トランスファスイッチ１０６のゲートにはＦＬＡＴ信号及びそのインバータ１１０による反転信号が入力され、トランスファスイッチ１２０の２つのゲートにはそれぞれ内部クロックＦＴＣＬＫｉ，ｂＦＴＣＬＫｉが入力される。同様に、トランスファスイッチ１０８の２つのゲートにはそれぞれ内部クロックＦＴＣＬＫｉ，ｂＦＴＣＬＫｉが入力される。トランスファスイッチ１０６のソース／ドレインはフューズデータ線１０４に接続され、フューズデータＦＤが供給され、トランスファスイッチ１２０のソース／ドレインには入力シリアルデータＦＩが供給され、結果として、インバータ１１８から出力シリアルデータＦＯが出力される。
【００４９】
―シリアルデータ出力回路―
本発明の第１の実施の形態に係る半導体記憶装置に適用するシリアルデータ出力回路９８の回路構成は、例えば図４（ｃ）に示すように、トランスファスイッチ１２２，１２８と、双方向接続されたインバータ１２４，１２６、及び１３０，１３２から構成されている。
【００５０】
図４（ｃ）から明らかなように、トランスファスイッチ１２２の２つのゲートにはそれぞれ内部クロックＦＴＣＬＫｉ，ｂＦＴＣＬＫｉが入力される。同様に、トランスファスイッチ１２８の２つのゲートにはそれぞれ内部クロックＦＴＣＬＫｉ，ｂＦＴＣＬＫｉが入力される。トランスファスイッチ１２２のソース／ドレインには入力シリアルデータＦＩが供給され、結果として、インバータ１３０から出力信号Ｆoutが出力される。
【００５１】
（パラシリ制御回路）
本発明の第１の実施の形態に係る半導体記憶装置に適用するパラシリ制御回路９０の回路構成の一例は、図５（ｃ）に示すように、クロック生成回路７０から生成されるクロック信号ＦＴＣＬＫからパラシリ変換回路制御用の内部クロック信号ＦＴＣＬＫｉ／ｂＦＴＣＬＫｉを生成する制御クロック生成回路１３４と、フューズデータＦＤをシリアルデータ転送回路９７内へラッチするＦＬＡＴ信号を作るラッチタイミング生成回路１３６から構成されている。
【００５２】
制御クロック生成回路１３４は、図５（ｂ）に示すように、偶数段のインバータ１４２と奇数段のインバータ１４０から構成されており、入力信号ＦＴＣＬＫを受け、偶数段のインバータ１４２からＦＴＣＬＫｉ、奇数段のインバータ１４０からｂＦＴＣＬＫｉを出力する。図５（ａ）は、本発明における制御クロック生成回路１３４の動作タイミング波形図を示しており、クロック信号ＦＴＣＬＫ，内部クロック信号ＦＴＣＬＫｉ，ｂＦＴＣＬＫｉのそれぞれのタイミング波形の様子が示されている。
【００５３】
ラッチタイミング生成回路１３６は、図５（ｄ）に示すように、インバータ１４８と、ＮＡＮＤゲート１４６と、奇数段のインバータ１４４によって構成される遅延回路１３８から構成されている。本発明におけるラッチタイミング生成回路１３６は、図５（ｅ）に示すように、CHIP_READY信号が“Ｌ”から“Ｈ”に遷移した時に、遅延時間ｔｄに等しいパルス幅ｔｗを有する“Ｈ”パルスのＦＬＡＴ信号を出力する動作タイミング波形を有するパルス回路である。
【００５４】
（シリパラ変換回路）
本発明の第１の実施の形態に係る半導体記憶装置に適用するロウ用シリパラ変換回路６２の構成は、図６に示すように、シリパラ変換を行うシリパラ変換回路ブロック１５４と、シリパラ変換回路ブロック１５４を制御するシリパラ制御回路１５０から構成されている。同様に、本発明の第１の実施の形態に係る半導体記憶装置に適用するカラム用シリパラ変換回路６４の構成は、図６に示すように、シリパラ変換を行うシリパラ変換回路ブロック１５６と、シリパラ変換回路ブロック１５６を制御するシリパラ制御回路１５２から構成されている。図６において、ＦＴＣＬＫｉ／ｂＦＴＣＬＫｉはシリパラ変換回路ブロック１５４，１５６を制御する内部クロックであり、ＦＴＣＬＫｉはクロック生成回路７０から出力されるクロック信号ＦＴＣＬＫと同相の内部クロック信号であり、ｂＦＴＣＬＫはＦＴＣＬＫと逆相の内部クロック信号である。
【００５５】
図６から明らかなように、シリパラ制御回路１５０はクロック信号ＦＴＣＬＫを受信し、シリパラ変換回路ブロック１５４に対して、内部クロック信号ＦＴＣＬＫｉ，ｂＦＴＣＬＫｉ及びシリアルデータFR_outを出力する。シリパラ変換回路ブロック１５４は、内部クロック信号ＦＴＣＬＫｉ，ｂＦＴＣＬＫｉ及びシリアルデータFR_outを受信し、置換制御回路２０に対してパラレルデータFR_in<N>を供給する。同様に、シリパラ制御回路１５２はクロック信号ＦＴＣＬＫを受信し、シリパラ変換回路ブロック１５６に対して、内部クロック信号ＦＴＣＬＫｉ，ｂＦＴＣＬＫｉ及びシリアルデータFC_outを出力する。シリパラ変換回路ブロック１５６は、内部クロック信号ＦＴＣＬＫｉ，ｂＦＴＣＬＫｉ及びシリアルデータFC_outを受信し、置換制御回路２２に対してパラレルデータFC_in<N>を供給する。
【００５６】
―シリパラ変換回路ブロック―
本発明の第１の実施の形態に係る半導体記憶装置に適用するシリパラ変換回路ブロック１５４の回路構成の一例は、図７（ａ）に示すように、互いにシリアル接続された(ｍ×(ｎ＋１))個のパラレルデータ転送回路１５８によって構成されている。このパラレルデータ転送回路１５８は、図４（ａ）に示したシリアルデータ転送回路９７及びシリアルデータ出力回路９８と同様に、内部クロック信号ＦＴＣＬＫｉ／ｂＦＴＣＬＫｉによってその動作が制御されている。初段のパラレルデータ転送回路１５８は、パラシリ変換回路ブロック９４からのシリアルデータFR_outを、入力シリアルデータＦＩとして受信し、内部クロック信号ＦＴＣＬＫｉ／ｂＦＴＣＬＫｉに同期して、シリアル出力データＦＯとしてFR_in<1>を出力する。２段目のパラレルデータ転送回路１５８も同様に、初段のシリアル出力データFR_in<1>を、入力シリアルデータＦＩとして受信し、内部クロック信号ＦＴＣＬＫｉ／ｂＦＴＣＬＫｉに同期して、シリアル出力データFR_in<2>を出力する。最終段のパラレルデータ転送回路１５８も同様に、出力シリアルデータFR_in<(mx(n+1)-1>を入力シリアルデータＦＩとして受信し、内部クロックＦＴＣＬＫｉ＝“Ｈ”／ｂＦＴＣＬＫｉ＝“Ｌ”に同期して、出力シリアルデータＦＯとして、FR_in<(mx(n+1)>を出力する回路構成となっている。パラレルデータ転送回路１５８の構成は、シリアルデータ出力回路９８と同様に、内部クロックＦＴＣＬＫｉ＝“Ｈ”／ｂＦＴＣＬＫｉ＝“Ｌ”に同期して出力シリアルデータＦＯを出力する回路構成となっている。このパラレルデータ転送回路１５８はシリアルデータ転送回路９７と同様にシリアルに接続されているが、シリパラ変換回路ブロック１５４では(ｍ×(ｎ＋１))個あるパラレルデータ転送回路１５８の出力信号を全て取り出し、この出力が(ｍ×(ｎ＋１))個のパラレルデータFR_in<1>， FR_in<2>, FR_in<3>,・・・， FR_in<mx(n+1)>となり、パラレルデータFR_in<N>として、ロウ用置換制御回路２０に入力される。
【００５７】
カラム系のシリパラ変換回路ブロック１５６も同様に構成され、出力が(ｍ×(ｎ＋１))個のパラレルデータFC_in<1>， FC_in<2>, FC_in<3>,・・・， FC_in<mx(n+1)>となり、パラレルデータFC_in<N>として、カラム用置換制御回路２２に入力される。
【００５８】
―パラレルデータ転送回路―
本発明の第１の実施の形態に係る半導体記憶装置に適用するパラレルデータ転送回路１５８の回路構成は、例えば図７（ｂ）に示すように、トランスファスイッチ１６２，１６８と、双方向接続されたインバータ１６４，１６６、及び１７０，１７１から構成されている。
【００５９】
図７（ｂ）から明らかなように、トランスファスイッチ１６２の２つのゲートにはそれぞれ内部クロックＦＴＣＬＫｉ，ｂＦＴＣＬＫｉが入力される。同様に、トランスファスイッチ１６８の２つのゲートにはそれぞれ内部クロックＦＴＣＬＫｉ，ｂＦＴＣＬＫｉが入力される。トランスファスイッチ１６２のソース／ドレインには入力シリアルデータＦＩが供給され、結果として、インバータ１７１から出力信号ＦＯが出力される。
【００６０】
（シリパラ制御回路）
本発明の第１の実施に形態に係る半導体記憶装置に適用するシリパラ制御回路１５０の回路構成は、例えば図８に示すように、クロック生成回路７０から生成されるクロック信号ＦＴＣＬＫからシリパラ変換回路制御用のクロックである内部クロック信号ＦＴＣＬＫｉ／ｂＦＴＣＬＫｉを生成するための制御クロック生成回路１７２によって構成される。カラム系のシリパラ制御回路１５２も同様に構成されている。
【００６１】
制御クロック生成回路１７２は、図８（ｂ）に示すように、偶数段のインバータ１７４と奇数段のインバータ１７６から構成されており、入力信号であるクロック信号ＦＴＣＬＫを受信して、偶数段のインバータ１７４から内部クロック信号ＦＴＣＬＫｉ、奇数段のインバータ１７６から内部クロック信号ｂＦＴＣＬＫｉを出力する。図８（ｃ）は、本発明における制御クロック生成回路１７２の動作タイミング波形図を示しており、クロック信号ＦＴＣＬＫ，内部クロック信号ＦＴＣＬＫｉ，ｂＦＴＣＬＫｉのそれぞれのタイミング波形の様子が示されている
（全体動作）
外部入力されるロウアドレス信号AR1〜ARnがＡＬＬ＝“Ｈ”の場合に選択駆動されるノーマルワード線ＷＬをスペアワード線ＳＷＬ３へ置換する場合を例にして全体動作について説明する。
【００６２】
図９に示す様にｍ個に分割され、FRS<1>〜FRS<m>で示されるフューズセット２８からなるロウフューズブロック２４の中で、スペアワード線ＳＷＬ３の選択に対応するFRS<3>に属するフューズに対してブローを行う。置換はロウアドレス信号AR1〜ARnがＡＬＬ＝“Ｈ”の場合に行うので、ｎ本あるアドレスフューズFA1〜FAn及びイネーブルフューズFEのブローを行う。その結果、電源立ち上げ時にラッチされFRS<3>から出力されるフューズ情報は全て“Ｈ”状態である。
【００６３】
電源投入後、チップ内部の各電位が所望の電位に達したことを受けてCHIP_READY信号が、図１０に示すように、“Ｌ”から“Ｈ”に遷移すると、まず、パラシリ制御回路９０内のラッチタイミング生成回路１３６から“Ｈ”パルスのＦＬＡＴ信号が出力される。
【００６４】
このＦＬＡＴ信号は、図４（ａ）に示すように、パラシリ変換回路ブロック９４内のシリアルデータ転送回路９７に入力されており、ＦＬＡＴ信号が“Ｈ”になったことを受け、図４（ｂ）に示すシリアルデータ転送回路９７におけるトランスファスイッチ（Xfer1）１０６がＯＮ状態となりフューズブロックからのフューズ情報データＦＤがシリアルデータ転送回路９７内に導き入れられる。その際に内部クロック信号ＦＴＣＬＫｉ及びｂＦＴＣＬＫｉは、クロック信号ＦＴＣＬＫが“Ｌ”状態であるため、ＦＴＣＬＫｉ＝“Ｌ”、ｂＦＴＣＬＫｉ＝“Ｈ”であるので取り込まれたフューズ情報データＦＤは、ＯＮ状態となっているトランスファゲート（Xfer2）１０８を通り出力信号ＦＯとして出力される。
【００６５】
ＦＬＡＴ信号の“Ｈ”パルスが切れ、ＦＬＡＴ＝“Ｌ”となると、トランスファゲート（Xfer1）１０６がＯＦＦ状態となり、シリアルデータ転送回路９７内に導き入れられたフューズデータＦＤはラッチされる。例えば、図４（ｂ）において、フューズがブローされている場合(ＦＤ＝“Ｈ”)、シリアルデ−タ転送回路９７内のノードＡは“Ｈ”、ノードＢは“Ｌ”、ノードＣは“Ｌ”、その結果、出力ＦＯは“Ｈ”にラッチされている。
【００６６】
それに対して、フューズがブローされていない場合(ＦＤ＝“Ｌ”)、シリアルデータ転送回路９７内のノードＡは“Ｌ”、ノードＢは“Ｈ”、ノードＣは“Ｈ”、その結果、出力ＦＯは“Ｌ”にラッチされている。
【００６７】
このようにして、ブローされているフューズに対応するシリアルデータ転送回路９７は“Ｈ”状態を、ブローしていないフューズに対応するシリアルデータ転送回路９７は“Ｌ”状態をラッチしている。
【００６８】
ＦＬＡＴ信号の“Ｈ”パルスが切れ、ロウフューズブロック２４からのフューズデータＦＤがシリアルデータ転送回路９７にラッチされたタイミングｔ１で、クロック生成回路７０内のリングオシレータブロック７４が動作を開始して、図１０に示すように、周期Ｔｎｓのクロック信号ＦＴＣＬＫが発生する。時刻ｔ１で開始されたパラレルシリアル（ＰＳ）変換は、時刻ｔ２において停止され、同時にシリアルパラレル（ＳＰ）変換が開始される。
【００６９】
クロック信号ＦＴＣＬＫが発生すると、パラシリ制御回路９０及びシリパラ制御回路１５０内の制御クロック生成回路１３４，１７２で内部クロック信号ＦＴＣＬＫｉ／ｂＦＴＣＬＫｉが生成される。
【００７０】
内部クロック信号ＦＴＣＬＫｉ／ｂＦＴＣＬＫｉが発生してＦＴＣＬＫｉ＝“Ｈ”／ｂＦＴＣＬＫｉ＝“Ｌ”となると、パラシリ変換回路ブロック９４からのシリアル出力データFR_outは、まず初めに(ｍ×(ｎ＋１))番目のシリアルデータ転送回路９７内に取り込まれたフューズ情報FD(mx(n+1))を出力する。
【００７１】
この際、パラシリ変換回路ブロック９４からの出力FR_outが入力シリアルデータＦＩとして入力されているパラレルデータ転送回路１５８の出力FR_in<1>は、シリアルデータ出力回路９８が初期値としてラッチしていたデータ(“Ｈ”でも“Ｌ”でも問題無い)を出力する。また、この時クロック生成回路７０内のクロックカウンタブロック７２ではクロック数として”１”がカウントされている。次のクロックに同期してFR_outからは、(ｍ×(ｎ＋１)−１)番目のシリアルデータ転送回路９７内に取り込まれたフューズ情報FD(mx(n+1)-1)が出力され、シリパラ変換回路ブロック１５４内のパラレルデータ転送回路１５８の出力FR_in<1>は(ｍ×(ｎ＋１))番目のパラシリ転送回路内に取り込まれたフューズ情報FD(mx(n+1))を出力する。また、この時クロック生成回路７０内のクロックカウンタブロック７２ではカウント数が１つ上がり”２”がカウントされる。この様にしてクロック毎にパラシリ変換回路ブロック９４からのシリアルデータFR_outがシリパラ変換回路ブロック１５４内に伝わっていくが、クロック数がパラシリ変換回路ブロック９４内のシリアルデータ転送回路９７、及びシリパラ変換回路ブロック１５４内のパラレルデータ転送回路１５８の段数の(ｍ×(ｎ＋１))より１クロック多く発生し、クロック総数が(ｍ×(ｎ＋１)+１)になった時、総数(ｍ×(ｎ＋１))個あるパラレルデータ転送回路１５８の出力FR_in<1>〜FR_<mx(n+1)>は、パラシリ変換回路ブロック９４から出力される(ｍ×(ｎ＋１)ビットのシリアルデータFR_outを(ｍ×(ｎ＋１)ビットのパラレルデータFR_in<N>として出力する。また、この時クロック生成回路７０内のクロックカウンタブロック７２ではクロック数が(ｍ×(ｎ＋１)+１)となったことを受けてCLKoff信号が“Ｌ”→“Ｈ”になり、リングオシレータブロック７４の動作を停止させそれ以降のクロックの生成を止める。
【００７２】
以上のように、電源立ち上げ時に発生するCHIP_READY信号をトリガとしてチップ内部で(ｍ×(ｎ＋１)＋１)回のクロックを発生させることにより、ロウフューズブロック２４から出力されるｍ×(ｎ＋１)ビットのパラレルデータFD<N>を、一度シリアルデータFR_outをとして変換した後、再びｍ×(ｎ＋１)ビットのパラレルデータFR_in<N>として変換することが出来る。
【００７３】
この状態でロウ系動作状態を表すロウアドレスイネーブル信号ＲＡＥがＲＡＥ＝“Ｈ”となりロウ系動作が始まると、検討例と同様の回路構成の置換制御回路２０でNormal_en/Spare_enの判定が行われ、ノーマルワード線ＷＬまたはスペアワード線ＳＷＬが選択駆動される。
【００７４】
置換制御回路２０内のスペアワード線ＳＷＬ３に対応したスペア制御回路S_Ctrl<3>のアドレスフューズ情報信号F_AR<n>には、パラシリ・シリパラ変換されたデータが入力されているのでF_AR<n>はＡＬＬ＝“Ｈ”となっている。したがって、今、外部ロウアドレス信号AR1〜Arn＝“Ｈ”が置換制御回路２０へ入力されると、検討例と同様にスペア判定回路５６からSpare_en<3>＝“Ｈ”、ノーマル制御回路３２からNormal_en＝“Ｌ”をロウデコーダ１２へ出力し、ロウデコーダ１２はSpare_en<3>＝“Ｈ”となったことを受けてスペアワード線ＳＷＬ３を選択・駆動する。
【００７５】
ここで、重要なことは、メモリセルアレイが複数に分割され、ロウデコーダ、及びカラムデコーダがメモリセルアレイに挟まれている様な場合、置換制御回路をロウデコーダの近傍に配置することができないのに対して、本発明の第１の実施の形態に係る半導体記憶装置においては、置換制御回路２０をロウデコーダ１２の近傍に配置することができる点である。この結果、置換制御回路２０から出力されるSpare_en/Normal_en信号の配線長を短く抑えることができ、ロウデコーダ１２、及びカラムデコーダ１４に入力されるまでの遅延時間を極力小さく抑えることができる。従って、アクセススピードの高速化に効果がある。以上はワード線ＷＬの置換の場合であるがカラム選択線ＣＳＬの置換の場合も同様である。
【００７６】
以上のことから、検討例はアクセススピードの関係上からフューズブロックの配置場所は限定されていたが、本発明の第１の実施の形態に係る半導体記憶装置においては、フューズブロックから出力されるフューズ情報データをパラシリ変換により１本のシリアルデータに変換し、そのシリアルデータをクロックに同期させ順次ロウデコーダ１２、及びカラムデコーダ１４近傍に配置された置換制御回路２０、２２に転送することでアクセススピードを犠牲にすること無くリダンダンシフューズブロックの配置場所を自由に決めることができる。
【００７７】
更に本発明の第１の実施の形態に係る半導体記憶装置においては、フューズブロックの配置場所を自由に決めることができることから、例えば回路ブロックがほとんど配置されていなかったチップ外周部などにフューズブロックを配置することで、周辺部のレイアウトの自由度が増しレイアウト面積の縮小、つまりチップサイズの縮小をもたらす効果もある。
【００７８】
以上のように、本発明の第１の実施の形態に係る半導体記憶装置によれば、リダンダンシフューズブロックから出力されるフューズ情報データ群をパラレル・シリアル・データ変換によりシリアルデータに変換し、そのシリアルデータをクロックに同期させ順次ロウデコーダ、及びカラムデコーダ近傍に配置された置換制御回路に転送することにより、アクセススピードを犠牲にすることなくリダンダンシフューズブロックの配置場所を自由に決めることができる。
【００７９】
[第２の実施の形態]
本発明の第２の実施の形態に係る半導体記憶装置の構成は、図１１に示すように、行列のアドレス信号により選択される複数のメモリセルから構成され、ノーマルセルアレイ１０，冗長セルアレイ１０１及び１０２からなるメモリセルアレイ１００と、メモリセルアレイ１００に含まれるワード線及びカラムセレクト線をそれぞれ選択駆動するロウデコーダ１２及びカラムデコーダ１４と、ワード線及び前記カラムセレクト線のリダンダンシ置換情報をそれぞれ出力するロウフューズブロック２４及びカラムフューズブロック２６と、ワード線及びカラムセレクト線のリダンダンシ置換情報に基づきワード線、カラムセレクト線のスペア置換をそれぞれ制御するロウ用の置換制御回路２０及びカラム用の置換制御回路２２と、ワード線のリダンダンシ置換情報を、外部入力させるクロック信号ＦＴＣＬＫに同期させシリアル変換及びパラレル変換してロウ用の置換制御回路２０に順次転送するロウ用パラシリ変換回路６６及びロウ用シリパラ変換回路６２と、カラムセレクト線のリダンダンシ置換情報を、外部入力させるクロック信号ＦＴＣＬＫに同期させシリアル変換及びパラレル変換してカラム用の置換制御回路２２に順次転送するカラム用パラシリ変換回路６８及びカラム用シリパラ変換回路６４とを備える。
【００８０】
本発明の第２の実施の形態に係る半導体記憶装置は、第１の実施の形態と同様に、置換制御回路２０によって、ロウデコーダ１２に対するｍ本のスペアワード線ＷＬへの置換が制御され、置換制御回路２２によって、カラムデコーダ１４に対するｍ本のスペアカラム選択線ＣＳＬへの置換が制御される。ロウフューズブロック２４は、総数ｍ個のフューズセット２８で分割されており、分割されている個々のフューズセット２８は総数ｎ＋１個のフューズから構成されている。同様に、カラムフューズブロック２６は、総数ｍ個のフューズセット３０で分割されており、分割されている個々のフューズセット３０は総数ｎ＋１個のフューズから構成されている。更に、本発明の第２の実施の形態では第１の実施の形態と同様に、ロウフューズブロック２４からパラレルに出力される(ｍ×(ｎ＋１))本のフューズ情報データを、クロック信号ＦＴＣＬＫにより、１本のシリアルデータ線上のシリアルデータ信号に変換するロウ用パラレルシリアル変換回路(パラシリ変換回路)６６と、クロック信号ＦＴＣＬＫにより１本のシリアルデータ線上のシリアルデータを(ｍ×(ｎ＋１))本のパラレルデータ信号線上のパラレルデータに変換するシリアルパラレル変換回路(シリパラ変換回路)６２と、カラムフューズブロック２６からパラレルに出力される(ｍ×(ｎ＋１))本のフューズ情報データをクロック信号ＦＴＣＬＫにより１本のシリアル信号線上を転送するシリアルデータに変換するカラム用パラレルシリアル変換回路(パラシリ変換回路)６８と、クロック信号ＦＴＣＬＫにより１本のシリアルデータ線上のシリアルデータを(ｍ×(ｎ＋１))本のパラレルデータ信号線上のパラレルデータに変換するカラム用シリアルパラレル変換回路(シリパラ変換回路)６４とを有する構成となっている。
【００８１】
しかしながら、本発明の第２の実施の形態では、第１の実施の形態と異なり、パラシリ変換及びシリパラ変換に使用するクロック信号ＦＴＣＬＫを発生させるクロック生成回路７０をチップ内に備えない回路構成となっている。
【００８２】
第２の実施の形態に係る半導体記憶装置においても、チップ内部でクロックを発生させない代わりに、チップ外部からパラシリ変換・シリパラ変換に必要なクロック信号ＦＴＣＬＫを必要数だけ入力することで、第１の実施の形態と同様にロウフューズブロック２４、カラムフューズブロック２６から出力されるパラレル情報としてのフューズ情報データRSD<N>をパラシリ変換により１本のシリアルデータFR_out, FC_outに変換し、そのシリアルデータFR_out, FC_outをクロック信号ＦＴＣＬＫに同期させて、順次ロウデコーダ１２、及びカラムデコーダ１４近傍に配置された置換制御回路２０，２２に転送する。
【００８３】
本発明の第２の実施の形態に係る半導体記憶装置によれば、 リダンダンシフューズブロックから出力されるフューズ情報データ群をパラレル・シリアル・データ変換によりシリアルデータに変換し、そのシリアルデータをクロックに同期させ順次ロウデコーダ、及びカラムデコーダ近傍に配置された置換制御回路に転送することにより、アクセススピードを犠牲にすることなくリダンダンシフューズブロックの配置場所を自由に決めることができる。
【００８４】
また、第１の実施の形態と異なりチップ内部にクロック生成回路を持たないため、更なるレイアウト面積の縮小、つまりはチップサイズの縮小をもたらす効果もある。
【００８５】
[第３の実施の形態]
本発明の第３の実施に係る半導体記憶装置の構成は、図１２に示すように、行列のアドレス信号により選択される複数のメモリセルから構成され、ノーマルセルアレイ１０，冗長セルアレイ１０１及び１０２からなるメモリセルアレイ１００と、メモリセルアレイ１００に含まれるワード線及びカラムセレクト線をそれぞれ選択駆動するロウデコーダ１２及びカラムデコーダ１４と、ワード線及びカラムセレクト線のリダンダンシ置換情報をそれぞれ出力するロウフューズブロック２４及びカラムフューズブロック２６と、ワード線及びカラムセレクト線のリダンダンシ置換情報に基づきワード線、カラムセレクト線のスペア置換をそれぞれ制御するロウ用の置換制御回路２０及びカラム用の置換制御回路２２と、チップ内部で発生する内部信号をトリガとしてロウ用の内部クロック信号ＦＲＴＣＬＫ及びカラム用の内部クロック信号ＦＣＴＣＬＫを生成するクロック生成回路７１と、ワード線のリダンダンシ置換情報を、ロウ用の内部クロック信号ＦＲＴＣＬＫに同期させシリアル変換及びパラレル変換してロウ用の置換制御回路２０に順次転送するロウ用パラシリ変換回路６６及びロウ用シリパラ変換回路６２と、カラムセレクト線のリダンダンシ置換情報を、カラム用の内部クロック信号ＦＣＴＣＬＫに同期させシリアル変換及びパラレル変換してカラム用の置換制御回路２２に順次転送するカラム用パラシリ変換回路６８及びカラム用シリパラ変換回路６４とを備える。
【００８６】
クロック生成回路７１は、ロウ用の内部クロック信号ＦＲＴＣＬＫと、カラム用の内部クロック信号ＦＣＴＣＬＫとを別々に生成し、ロウ用の内部クロック信号ＦＲＴＣＬＫに同期して、ワード線のリダンダンシ置換情報のロウ用の置換制御回路２０への転送が終了次第、カラム用の内部クロック信号ＦＣＴＣＬＫに同期して、カラムセレクト線のリダンダンシ置換情報の記カラム用の置換制御回路２２への転送を行っても良い。或いは又カラム用の置換制御回路２２への転送の次にロウ用の置換制御回路２０への転送を行っても良い。
【００８７】
本発明の第３の実施の形態に係る半導体記憶装置は、第１及び第２の実施の形態と同様に、置換制御回路２０によって、ロウデコーダ１２に対するｍ本のスペアワード線ＷＬへの置換が制御され、置換制御回路２２によって、カラムデコーダ１４に対するｍ本のスペアカラム選択線ＣＳＬへの置換が制御される。ロウフューズブロック２４は、総数ｍ個のフューズセット２８で分割されており、分割されている個々のフューズセット２８は総数ｎ＋１個のフューズから構成されている。同様に、カラムフューズブロック２６は、総数ｍ個のフューズセット３０で分割されており、分割されている個々のフューズセット３０は総数ｎ＋１個のフューズから構成されている。
【００８８】
しかしながら、本発明の第３の実施の形態では第１及び第２の実施の形態と異なり、ロウフューズブロック２４からパラレルに出力される(ｍ×(ｎ＋１))本のフューズ情報データを、ロウ用クロック信号ＦＲＴＣＬＫにより、１本のシリアルデータ線上のシリアルデータ信号に変換するロウ用パラレルシリアル変換回路(パラシリ変換回路)６６と、ロウ用クロック信号ＦＲＴＣＬＫにより１本のシリアルデータ線上のシリアルデータを(ｍ×(ｎ＋１))本のパラレルデータ信号線上のパラレルデータに変換するシリアルパラレル変換回路(シリパラ変換回路)６２と、カラムフューズブロック２６からパラレルに出力される(ｍ×(ｎ＋１))本のフューズ情報データをカラム用クロック信号ＦＣＴＣＬＫにより１本のシリアル信号線上を転送するシリアルデータに変換するカラム用パラレルシリアル変換回路(パラシリ変換回路)６８と、カラム用クロック信号ＦＣＴＣＬＫにより１本のシリアルデータ線上のシリアルデータを(ｍ×(ｎ＋１))本のパラレルデータ信号線上のパラレルデータに変換するカラム用シリアルパラレル変換回路(シリパラ変換回路)６４とを有する構成となっている。即ち、本発明の第３の実施の形態に係る半導体記憶装置に適用するクロック生成回路７１は、第１の実施の形態と異なりロウ用クロック信号ＦＲＴＣＬＫとカラム用クロック信号ＦＣＴＣＬＫを発生する回路構成となっている。
【００８９】
（クロック生成回路）
本発明の第３の実施の形態に係る半導体記憶装置に適用するクロック生成回路７１は、例えば図１３（ａ）に示すように、ロウ用クロック生成回路１８０とカラム用クロック生成回路１８２から構成される。更に、ロウ用クロック生成回路１８０は、リングオシレータブロック１８４とクロックカウンタブロック１８８とを備え、カラム用クロック生成回路１８２は、リングオシレータブロック１８６とクロックカウンタブロック１９０とを備える。
【００９０】
リングオシレータブロック１８４は、図１３（ｂ）に示すように、２入力のＮＡＮＤゲート１９６とインバータ１９４からなる奇数段インバータ１９２と、奇数段インバータ１９２の入力側に接続される２入力のＮＡＮＤゲート２００，インバータ１９８及び２０２と、奇数段インバータ１９２の出力側に接続されるインバータ２０４とを備える。ＮＡＮＤゲート２００には、図１３（ｂ）に示すように、CHIP_READY信号と、CLKoff_R信号のインバータ１９８による反転信号が入力され、インバータ２０４からロウ用クロック信号ＦＲＴＣＬＫが出力される。
【００９１】
リングオシレータブロック１８６は、図１３（ｃ）に示すように、２入力のＮＡＮＤゲート２１０とインバータ２０８からなる奇数段インバータ２０６と、奇数段インバータ２０６の入力側に接続される２入力のＮＡＮＤゲート２１４，インバータ２１２及び２１６と、奇数段インバータ２０６の出力側に接続されるインバータ２１８とを備える。ＮＡＮＤゲート２１４には、図１３（ｃ）に示すように、CLKoff_R信号と、CLKoff_C信号のインバータ２１２による反転信号が入力され、インバータ２１８からカラム用クロック信号ＦＣＴＣＬＫが出力される。
【００９２】
図１３（ａ）においてリングオシレータブロック１８４に入力されるCHIP_READY信号はリングオシレータの動作を開始するトリガ信号である。クロックカウンタブロック１８８から出力され、リングオシレータブロック１８４に入力されるCLKoff_R信号は、リングオシレータの動作を停止させるトリガ信号である。リングオシレータブロック１８４から出力されるロウ用クロック信号ＦＲＴＣＬＫは、フューズ情報データのパラシリ変換及び、シリパラ変換を制御する内部クロックである。
【００９３】
同様に、図１３（ａ）においてリングオシレータブロック１８６に入力されるCLKoff_R信号はリングオシレータの動作を開始するトリガ信号である。クロックカウンタブロック１９０から出力され、リングオシレータブロック１８６に入力されるCLKoff_C信号は、リングオシレータの動作を停止させるトリガ信号である。リングオシレータブロック１８６から出力されるカラム用クロック信号ＦＣＴＣＬＫは、フューズ情報データのパラシリ変換及び、シリパラ変換を制御する内部クロックである。
【００９４】
このようなブロックで構成されるクロック生成回路７１は、CHIP_READY信号及びCLKoff_R信号をトリガに、ある一定の周期のクロック信号を必要な数だけ発生させることができる。
【００９５】
一般的に、半導体記憶装置ではチップ内部に設けた電源回路でチップ内部で使用する様々な電位(降圧電位、昇圧電位、負電位など)を発生させている。図１４に示すように、電源投入後、電源電圧Ｖｃｃがある傾きを持って所定の電位まで上がって行き、電源電圧が所定の電位まで上がり、かつチップ内部で発生させている内部電位が所望の電位に達すると、チップが動作可能状態となったことを表す信号CHIP_READY信号が“Ｌ”状態から“Ｈ”状態に遷移する。クロック生成回路７１では、電源投入後にこのCHIP_READY信号が“Ｌ”から“Ｈ”への遷移をトリガとして、時刻ｔ３を開始時刻として、クロック数[ｍ×(ｎ＋１)＋１]のロウ用クロック信号ＦＲＴＣＬＫを生成している。更に、CHIP_READY信号が“Ｈ”状態において、CLKoff_R信号をトリガとして、CLKoff_R信号がＬ”状態から“Ｈ”状態に遷移すると、ロウ用クロック信号ＦＲＴＣＬＫの停止が停止し、時刻ｔ４を開始時刻として、クロック数[ｍ×(ｎ＋１)＋１]のカラム用クロック信号ＦＣＴＣＬＫを生成している。
【００９６】
次に、時刻ｔ５において、CLKoff_C信号が“Ｌ”状態から“Ｈ”状態となり、カラム用の内部クロック信号ＦＣＴＣＬＫが停止する。
【００９７】
本発明の第３の実施の形態に係る半導体記憶装置に適用するクロック生成回路７１は、第１の実施の形態と同様にCHIP_READY信号をトリガとしてまず初めにロウ用のリングオシレータ回路が動作し、ロウ用クロック信号ＦＲＴＣＬＫを発生する。図１４に示すように、ロウ用クロック信号ＦＲＴＣＬＫがパラシリ・シリパラ変換に必要な数だけ[ｍ×(ｎ＋１)＋１]回発生すると、CLKoff_R信号は“Ｌ”→“Ｈ”となりロウ用のリングオシレータ回路を停止させ、それ以降ロウ用クロック信号ＦＲＴＣＬＫは発生しない。次にCLKoff_R信号が“Ｌ”→“Ｈ”に遷移したことを受けて、今度はカラム用のリングオシレータ回路が動作し、カラム用クロック信号ＦＣＴＣＬＫを発生する。カラム用クロック信号ＦＣＴＣＬＫがパラシリ・シリパラ変換に必要な数だけ[ｍ×(ｎ＋１)＋１]回発生すると、CLKoff_C信号は“Ｌ”→“Ｈ”となりカラム用のリングオシレータ回路を停止させ、それ以降カラム用クロック信号ＦＣＴＣＬＫは発生しない。つまり、本実施の形態のクロック生成回路７１におけるパラシリ・シリパラ変換に必要なクロック数は第１の実施の形態において必要とされた[ｍ×(ｎ＋１)＋１]回の２倍の２×[ｍ×(ｎ＋１)+１]回である。
【００９８】
この様な本発明の第３の実施の形態に係る半導体記憶装置においても、第１の実施の形態と同様にフューズブロックから出力されるフューズ情報データをパラシリ変換により１本のシリアルデータに変換し、そのシリアルデータをクロックに同期させ順次ロウデコーダ、及びカラムデコーダ近傍に配置された置換制御回路に転送することでアクセススピードを犠牲にすること無くリダンダンシフューズブロックの配置場所を自由に決めることができる。また、本発明の第３の実施の形態ではパラシリ・シリパラ変換中に同時に動作している回路の数が、第１の実施の形態の半分であるためパラシリ・シリパラ変換中に消費するピークのパワーを半分に抑制する効果もある。
【００９９】
[第４の実施の形態]
本発明の第４の実施の形態に係る半導体記憶装置の構成は、図１５に示すように、行列のアドレス信号により選択される複数のメモリセルから構成され、ノーマルセルアレイ１０，冗長セルアレイ１０１及び１０２からなるメモリセルアレイ１００と、メモリセルアレイ１００に含まれるワード線及びカラムセレクト線をそれぞれ選択駆動するロウデコーダ１２及びカラムデコーダ１４と、ワード線及びカラムセレクト線のリダンダンシ置換情報をそれぞれ出力するロウフューズブロック２４及びカラムフューズブロック２６と、ワード線及びカラムセレクト線のリダンダンシ置換情報に基づきワード線、カラムセレクト線のスペア置換をそれぞれ制御するロウ用の置換制御回路２０及びカラム用の置換制御回路２２と、ワード線のリダンダンシ置換情報を、外部入力させるロウ用のクロック信号ＦＲＴＣＬＫに同期させシリアル変換及びパラレル変換してロウ用の置換制御回路２０に順次転送するロウ用パラシリ変換回路６６及びロウ用シリパラ変換回路６２と、カラムセレクト線のリダンダンシ置換情報を、外部入力させるカラム用のクロック信号ＦＣＴＣＬＫに同期させシリアル変換及びパラレル変換してカラム用の置換制御回路２２に順次転送するカラム用パラシリ変換回路６８及びカラム用シリパラ変換回路６４とを備える。
【０１００】
外部入力クロック信号は、ロウ用の外部クロック信号ＦＲＴＣＬＫとカラム用の外部クロック信号ＦＣＴＣＬＫが独立に入力され、ロウ用の外部クロック信号ＦＲＴＣＬＫに同期して、ワード線のリダンダンシ置換情報のロウ用の置換制御回路２０への転送が終了次第、カラム用の外部クロック信号ＦＣＴＣＬＫに同期して、カラムセレクト線のリダンダンシ置換情報のカラム用の置換制御回路２２への転送を行っても良い。或いは又、カラム用の置換制御回路２２への転送の次にロウ用の置換制御回路２０への転送を行っても良い。
【０１０１】
本発明の第４の実施の形態に係る半導体記憶装置は、第３の実施の形態と同様に、置換制御回路２０によって、ロウデコーダ１２に対するｍ本のスペアワード線ＷＬへの置換が制御され、置換制御回路２２によって、カラムデコーダ１４に対するｍ本のスペアカラム選択線ＣＳＬへの置換が制御される。ロウフューズブロック２４は、総数ｍ個のフューズセット２８で分割されており、分割されている個々のフューズセット２８は総数ｎ＋１個のフューズから構成されている。同様に、カラムフューズブロック２６は、総数ｍ個のフューズセット３０で分割されており、分割されている個々のフューズセット３０は総数ｎ＋１個のフューズから構成されている。
【０１０２】
更に、本発明の第４の実施の形態では第３の実施の形態と同様に、ロウフューズブロック２４からパラレルに出力される(ｍ×(ｎ＋１))本のフューズ情報データを、ロウ用クロック信号ＦＲＴＣＬＫにより、１本のシリアルデータ線上のシリアルデータ信号に変換するロウ用パラレルシリアル変換回路(パラシリ変換回路)６６と、ロウ用クロック信号ＦＲＴＣＬＫにより１本のシリアルデータ線上のシリアルデータを(ｍ×(ｎ＋１))本のパラレルデータ信号線上のパラレルデータに変換するシリアルパラレル変換回路(シリパラ変換回路)６２と、カラムフューズブロック２６からパラレルに出力される(ｍ×(ｎ＋１))本のフューズ情報データをカラム用クロック信号ＦＣＴＣＬＫにより１本のシリアル信号線上を転送するシリアルデータに変換するカラム用パラレルシリアル変換回路(パラシリ変換回路)６８と、カラム用クロック信号ＦＣＴＣＬＫにより１本のシリアルデータ線上のシリアルデータを(ｍ×(ｎ＋１))本のパラレルデータ信号線上のパラレルデータに変換するカラム用シリアルパラレル変換回路(シリパラ変換回路)６４とを有する構成となっている。
【０１０３】
しかしながら、本発明の第４の実施の形態では、第３の実施の形態と異なり、パラシリ変換及びシリパラ変換に使用するロウ用クロック信号ＦＲＴＣＬＫ、カラム用クロック信号ＦＣＴＣＬＫを発生させるクロック生成回路７１をチップ内に備えない回路構成となっている。
【０１０４】
即ち、本発明の第４の実施の形態では、第３の実施の形態と異なり、チップ外部からロウ用クロック信号ＦＲＴＣＬＫとカラム用クロック信号ＦＣＴＣＬＫを入力する様な回路構成となっている。この様な第４の実施の形態に係る半導体記憶装置においても、チップ外部からパラシリ・シリパラ変換に必要なクロック信号を必要数だけロウ/カラム別々に入力してやることで、第２の実施の形態と同様にフューズブロックから出力されるフューズ情報データをパラシリ変換により１本のシリアルデータに変換し、そのシリアルデータをクロックに同期させ順次ロウデコーダ１２、及びカラムデコーダ１４近傍に配置された置換制御回路２０、２２に転送することでアクセススピードを犠牲にすること無くリダンダンシフューズブロックの配置場所を自由に決めることができる。また、第４の実施の形態は第１、３の実施の形態と異なりチップ内部にクロック生成回路を持たないため、第２の実施の形態と同様に更なるレイアウト面積の縮小、つまりはチップサイズの縮小をもたらす効果、及び第３の実施の形態と同様に転送用クロックをロウ用とカラム用で分けているためフューズ情報データ転送時の消費パワーを抑制する効果もある。
【０１０５】
[その他の実施の形態]
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。
【０１０６】
第１乃至第４の実施の形態の説明においては、主としてロウ系及びカラム系の両側において、リダンダンシ回路を実施する例について説明したが、ロウ系或いはカラム系の片側において、リダンダンシ回路を実施しても良いことは勿論である。
【０１０７】
更に、本発明の第１乃至第４の実施の形態に係る半導体記憶装置において、メモリセルアレイの回路構成としては、通常のＤＲＡＭのみならず、ＳＲＡＭ、ＥＰＲＯＭ等の他のメモリ形式を適用可能である。例えば、ＮＡＮＤ型，ＮＯＲ型，ＡＮＤ型等の不揮発性半導体記憶装置を適用することも可能である。
【０１０８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１０９】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の構成を示すブロック図。
【図２】（ａ）図１のクロック生成回路の構成を示すブロック図、（ｂ）（ａ）のリングオシレータブロックの構成を示すブロック図、（ｃ）（ａ）のクロック発生回路のクロック発生タイミング図。
【図３】図１におけるロウ用及びカラム用パラシリ変換回路の構成を示すブロック図。
【図４】（a）図３におけるパラシリ変換回路ブロックの回路構成図、（ｂ）（ａ）におけるシリアルデータ転送回路の回路構成図、（ｃ）（ａ）におけるシリアルデータ出力回路の回路構成図。
【図５】（ａ）制御クロック生成回路の動作タイミング波形図、（ｂ）制御クロック生成回路の回路構成図、（ｃ）図３におけるパラシリ制御回路の回路構成図、（ｄ）ラッチタイミング生成回路の回路構成図、（ｅ）ラッチタイミング生成回路の動作タイミング波形図。
【図６】図１におけるロウ用及びカラム用シリパラ変換回路の構成を示すブロック図。
【図７】（ａ）図６におけるシリパラ変換回路ブロックの回路構成図、（ｂ）（ａ）におけるパラレルデータ転送回路の回路構成図。
【図８】（ａ）図６におけるシリパラ制御回路の回路構成図、（ｂ）（ａ）の制御クロック生成回路の回路構成図、（ｃ）（ｂ）の制御クロック生成回路の動作タイミング波形図。
【図９】本発明の第１の実施の形態におけるシリパラ変換までの動作ブロック説明図。
【図１０】本発明の第１の実施の形態におけるシリパラ変換までの動作タイミング波形図。
【図１１】本発明の第２の実施の形態に係る半導体記憶装置の構成を示すブロック図。
【図１２】本発明の第３の実施の形態に係る半導体記憶装置の構成を示すブロック図。
【図１３】本発明の第３の実施の形態において、（ａ）クロック生成回路の回路構成図、（ｂ）（ａ）のリングオシレータブロック１８４の回路構成図、（ｃ）（ａ）のリングオシレータブロック１８６の回路構成図。
【図１４】本発明の第３の実施において、クロック生成回路の動作タイミング波形図。
【図１５】本発明の第４の実施の形態に係わる半導体記憶装置の構成を示すブロック図。
【図１６】（ａ）本発明の実施の形態の検討例に係る半導体記憶装置の構成を示すブロック図、（ｂ）（ａ）のロウフューズブロックの構成図、（ｃ）（ａ）のカラムフューズブロックの構成図。
【図１７】（ａ）検討例における置換制御回路の構成を示すブロック図、（ｂ）（ａ）のノーマル制御回路の回路構成図。
【図１８】（ａ）図１７（ａ）のスペア制御回路のブロック構成図、（ｂ）（ａ）のアドレス比較回路の回路構成図、（ｃ）（ａ）のスペア判定回路の回路構成図。
【符号の説明】
【０１１０】
１０…ノーマルセルアレイ
１２…ロウデコーダ
１４…カラムデコーダ
１６…ロウリダンダンシ回路
１８…カラムリダンダンシ回路
２０，２２…置換制御回路
２４…ロウフューズブロック
２６…カラムフューズブロック
６２…ロウ用シリパラ変換回路
６４…カラム用シリパラ変換回路
６６…ロウ用パラシリ変換回路
６８…カラム用パラシリ変換回路
７０，７１…クロック生成回路
１００…メモリセルアレイ
１０１，１０２…冗長セルアレイ
１０４…フューズデータ線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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