(57)【要約】【課題】低電圧・低電力動作の高速データ伝送回路を提供する。【解決手段】ブリッジ形の差動スイッチ回路をドライバ回路の基本とし、それを２ケ使用し、一方をメインドライバに、他方をプリエンファシス用ドライバとし、差動出力端子を共有したドライバ回路、伝送線路、および伝送線路の特性インピーダンスに整合した終端抵抗により、伝送線路とのインピーダンス整合およびプリエンファシス機能を有するデータ伝送回路を構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
１対のデジタルデータ差動入力端子と１対の差動出力端子とを有する出力ドライバ回路と、
上記１対の差動出力端子に接続された１対の伝送線路と、
上記１対の伝送線路の終端の間に設けられた終端抵抗とを具備して成り、
上記出力ドライバ回路は、
正電源にソース端子が接続されたＰ型トランジスタと、接地電源にソース端子が接続されたＮ型トランジスタとのドレイン同士およびゲート同士が接続された回路を２組有して成る差動対と、
上記差動対の２つのドレイン端子に接続された１対の抵抗とを含んで成り、
上記１対のデジタルデータ差動入力端子は上記差動対のゲート端子に接続され、上記１対の差動出力端子は上記１対の抵抗の上記ドレイン端子とは反対側の端子に接続されていることを特徴とするデジタルデータ伝送回路。
【請求項２】
請求項１において、
上記出力ドライバ回路と同様の回路構成を有し、かつ、駆動能力が小さいサブドライバ回路を更に具備して成り、
上記出力ドライバ回路と上記サブドライバ回路との出力端子同士が接続され、
上記サブドライバ回路の差動入力端子に上記出力ドライバ回路の入力データの遅延信号が入力されるよう構成され、
上記入力データの少なくとも立上り時および立下り時に上記出力ドライバ回路と上記サブドライバ回路との出力信号同士が加算されるよう構成されていることを特徴とするデジタルデータ伝送回路。
【請求項３】
請求項１または２のいずれかにおいて、
上記出力ドライバ回路の出力端子から上記出力ドライバ回路側を見た場合のインピーダンスが、上記伝送線路の特性インピーダンスに整合したインピーダンスとなっていることを特徴とするデジタルデータ伝送回路。
【請求項４】
請求項２において、
上記サブドライバ回路の出力抵抗が可変であり、上記デジタルデータ伝送回路の出力信号振幅が可変であることを特徴とするデジタルデータ伝送回路。
【請求項５】
請求項２において、
上記サブドライバ回路の入力端子と上記出力ドライバ回路の入力端子との間に選択回路を具備して成り、
上記選択回路の一方の入力端子には上記出力ドライバ回路の入力端子からの入力データが入力され、上記選択回路の他方の入力端子には上記入力データを逆極性にしたデータが遅延回路を介して入力され、
上記出力ドライバ回路の出力インピーダンスを変化させることなくプリエンファシス機能のオン・オフを制御できるよう構成されていることを特徴とするデジタルデータ伝送回路。
【請求項６】
請求項１において、
上記終端抵抗は分圧型であり、上記伝送線路の側から見た場合のインピーダンスを上記伝送線路の特性インピーダンスに整合させながら、受信アンプへの入力信号振幅を調整できるよう構成されていることを特徴とするデジタルデータ伝送回路。
【請求項７】
請求項１において、
上記終端抵抗は、１対の上記伝送線路と正電源との間に並列接続された第１の１対の抵抗と、１対の上記伝送線路と接地電源との間に並列接続された第２の１対の抵抗とを含んで成り、
上記第１および第２の１対の抵抗の並列値を上記伝送線路の特性インピーダンスに整合させながら、受信アンプへの入力信号バイアス電位を調整できるよう構成されていることを特徴とするデジタルデータ伝送回路。
【請求項８】
請求項２において、
上記サブドライバ回路を構成する４つのトランジスタのゲートは、それぞれ独立の入力端子に接続され、上記出力ドライバ回路の入力端子からの入力データの立上り時および立下り時にトランジスタがオンするよう構成されていることを特徴とするデジタルデータ伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルデータをシリアルで高速伝送するための伝送回路に関し、特に伝送線路での高周波信号振幅劣化を補正するプリエンファシス機能を有する出力ドライバおよびそれを具備したデジタルデータ伝送回路に関する。
【背景技術】
【０００２】
近年、データを記憶するストレージ、サーバあるいはデータの送受信先を制御するルータ等におけるデータ伝送では一秒間に数ギガビットの伝送速度（以下、数Ｇｂｐｓと略す）が要求され、このような高速伝送では伝送線路での信号減衰が顕著になり、受信側でデータを復元できないことが起きる。
【０００３】
図１０は、この問題を解決しようとした従来の技術であるプリエンファシス機能付出力ドライバの一例である（例えば、非特許文献１等参照）。メインドライバ１００およびプリエンファシス用ドライバ１０６から成り、両者の出力はＤｏＰおよびＤｏＮ点で接続され、５０Ωの特性インピーダンスを持つ伝送線路１４を介して各５０Ωの終端抵抗１０５をもつ受信端に伝送され、受信アンプ１９で増幅される。メインドライバ１００は差動トランジスタ１０１、負荷抵抗１０３、定電流源１０２からなり、上記トランジスタのゲートに差動入力データＤｉＰおよびＤｉＮが印加される。負荷抵抗１０３は伝送線路の特性インピーダンスとの整合をとるため、５０Ωである。また、プリエンファシスドライバ１０６は差動トランジスタ１０７および定電流源１０８からなる。
【０００４】
一方、消費電力を低減できる方式として、図１１に示す回路が従来から知られている（例えば、非特許文献２等参照）。本伝送回路系は出力ドライバ１１０、伝送線路１４、終端抵抗１１５、受端アンプ１９からなる。出力ドライバ１１０はＭＯＳスイッチ１１２a、１１２b,１１１aおよび１１１b,定電流源１１３からなる。１１２aと１１１bがオン（１１２bと１１１aはオフ）の場合、ＤｏＮ点から負荷抵抗１１５を介してＤｏＰ点に電流が流れ、その逆側がオンの場合は逆方向に電流が流れる。
【０００５】
【非特許文献１】国際固体回路学会（ＩＳＳＣＣ）2002ダイジェスト，セッション4，No.4.3
【０００６】
【非特許文献２】ナショナル・セミコンダクタ社、ＬＶＤＳオーナーズ・マニュアル、第２版、2000年春、P.1
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１０の回路は、高速でかつ伝送線路との整合がよく、反射による信号のひずみが少ない利点を持つが、一方、出力端ＤｏＰおよびＤｏＮからみた負荷抵抗が２５Ωとなるため、例えば５００ｍＶ程度の信号振幅を確保するためには定電流源に２０ｍＡ（＝５００ｍＶ／２５Ω）を必要とし、消費電力が極めて大きくなる問題があった。
【０００８】
また、図１１の回路において、負荷抵抗１１５の両端には、定電流値をIout、負荷抵抗をＲとすると+/-（R・Iout）の電圧が発生することになる。今、特性インピーダンスが５０Ωの伝送線路との整合をとるために終端抵抗１１５の抵抗値を１００Ω、信号振幅＝５００ｍＶとすると、Iout＝５ｍＡとなり、上記図１０の例に比べ、消費電力は、電源電圧を同じとすると、１／４でよい。しかしながら、本回路ではドライバ側の出力インピーダンスと伝送線路とのインピーダンス整合がとれないため、伝送信号に歪を生じる可能性があるという問題があった。さらに、定電流源および上下２段のスイッチでの電位降下、負荷での信号振幅として５００ｍＶを考慮すると電源電圧Ｖｄｄとして少なくとも１．５Ｖ程度が必要で、高速伝送用に必須の微細ＭＯＳプロセスは耐圧の点で使用できないという問題があった。例えば０．１μｍＣＭＯＳプロセスではトランジスタの許容耐圧は１Ｖ程度である。
【０００９】
本発明の目的は、上記問題点を解決すべく、低電源電圧・低消費電力で高速伝送を実現することにある。また、本発明の他の目的は、低電源電圧・低消費電力で動作し、かつ伝送線路とのインピーダンス整合およびプリエンファシス機能を有する伝送回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明では、ブリッジ形の差動スイッチ回路をドライバ回路の基本とし、それを２ケ使用し、一方をメインドライバに、他方をプリエンファシス用ドライバとし、差動出力端子を共有したドライバ回路、伝送線路、および伝送線路の特性インピーダンスに整合した終端抵抗により低電圧・低電力動作の高速データ伝送回路を実現する。
【００１１】
具体的には、本発明のデジタルデータ伝送回路は、１対のデジタルデータ差動入力端子と１対の差動出力端子とを有する出力ドライバ回路と、上記１対の差動出力端子に接続された１対の伝送線路と、上記１対の伝送線路の終端の間に設けられた終端抵抗とを具備して成り、上記出力ドライバ回路は、正電源にソース端子が接続されたＰ型トランジスタと、接地電源にソース端子が接続されたＮ型トランジスタとのドレイン同士およびゲート同士が接続された回路を２組有して成る差動対と、上記差動対の２つのドレイン端子に接続された１対の抵抗とを含んで成り、上記１対のデジタルデータ差動入力端子は上記差動対のゲート端子に接続され、上記１対の差動出力端子は上記１対の抵抗の上記ドレイン端子とは反対側の端子に接続されていることを特徴とする。
【００１２】
上記構成において、上記出力ドライバ回路と同様の回路構成を有し、かつ、駆動能力が小さいサブドライバ回路を更に具備するものであればなお好適である。この場合、上記出力ドライバ回路と上記サブドライバ回路との出力端子同士が接続され、上記サブドライバ回路の差動入力端子に上記出力ドライバ回路の入力データの遅延信号が入力されるよう構成すればよい。また、上記入力データの少なくとも立上り時および立下り時に上記出力ドライバ回路と上記サブドライバ回路との出力信号同士が加算されるよう構成すればよい。
【００１３】
上記構成において、上記出力ドライバ回路の出力端子から上記出力ドライバ回路側を見た場合のインピーダンスが、上記伝送線路の特性インピーダンスに整合したインピーダンスとなるようにすればなお好適である。
【００１４】
上記構成において、上記サブドライバ回路の出力抵抗が可変であり、上記デジタルデータ伝送回路の出力信号振幅が可変であるようにすればなお好適である。
上記構成において、上記サブドライバ回路の入力端子と上記出力ドライバ回路の入力端子との間に選択回路を具備するものであればなお好適である。この場合、上記選択回路の一方の入力端子には上記出力ドライバ回路の入力端子からの入力データが入力され、上記選択回路の他方の入力端子には上記入力データを逆極性にしたデータが遅延回路を介して入力され、上記出力ドライバ回路の出力インピーダンスを変化させることなくプリエンファシス機能のオン・オフを制御できるよう構成すればよい。
【００１５】
上記構成において、上記終端抵抗は分圧型であり、上記伝送線路の側から見た場合のインピーダンスを上記伝送線路の特性インピーダンスに整合させながら、受信アンプへの入力信号振幅を調整できるよう構成すればなお好適である。
上記構成において、上記終端抵抗が、１対の上記伝送線路と正電源との間に並列接続された第１の１対の抵抗と、１対の上記伝送線路と接地電源との間に並列接続された第２の１対の抵抗とを含んで成るものであればなお好適である。この場合、上記第１および第２の１対の抵抗の並列値を上記伝送線路の特性インピーダンスに整合させながら、受信アンプへの入力信号バイアス電位を調整できるよう構成すればよい。
【００１６】
上記構成において、上記サブドライバ回路を構成する４つのトランジスタのゲートが、それぞれ独立の入力端子に接続され、上記出力ドライバ回路の入力端子からの入力データの立上り時および立下り時にトランジスタがオンするよう構成すればなお好適である。
【発明の効果】
【００１７】
本発明によれば、１Ｖ程度の低電源電圧動作が可能となり、消費電力の低減を図ることが可能となる。また、本発明によれば、高速のＣＭＯＳ微細プロセスが適用でき、例えば、数Ｇｂｐｓを超える高速伝送が可能となる。
【発明を実施するための最良の形態】
【００１８】
本発明は、ブリッジ形の差動スイッチ回路をドライバ回路の基本とし、それを２ケ使用し、一方をメインドライバに、他方をプリエンファシス用ドライバとし、差動出力端子を共有したドライバ回路、伝送線路、および伝送線路の特性インピーダンスに整合した終端抵抗からなる高速データ伝送回路を主たる構成とする。以下、本発明の実施例を、対応する図面を用いて説明する。
【実施例１】
【００１９】
図３に本発明の第１の実施例である基本的な出力ドライバ回路を示す。同図において、出力ドライバ３０はＰ型電界効果トランジスタ（以下、ＰＭＯＳと略す）３２aおよび３２b、Ｎ型電界効果トランジスタ（以下、ＮＭＯＳと略す）３１aおよび３１b、出力抵抗３３aおよび３３bから成り、差動入力データＤｉＰおよびその逆極性のＤｉＮにより駆動され、差動出力ＤｏＮおよびＤｏＰに出力される。出力信号は伝送ライン１４を通して送信され、受信側の終端抵抗３５の両端に受信信号が得られ、アンプ３９により増幅される。出力ドライバ３０の動作は、ＤｉＰが“０”、ＤｉＮが“１”のとき、３２aと３１bがオン、３２bと３１aがオフし、電源Ｖｄｄからの電流は３２a⇒３３a⇒１４⇒３５⇒１４⇒３３b⇒３１bに流れ、終端抵抗３５の両端には上側が＋の電圧が出力される。また、ＤｉＰが“１”、ＤｉＮが“０”のときはその逆で、３２b⇒３３b⇒１４⇒３５⇒１４⇒３３a⇒３１aに流れ、終端抵抗３５の両端には下側が＋の電圧が出力される。
【００２０】
抵抗３３a、３３ｂおよび３５のそれぞれの値ＲｓおよびＲｏ、とＰＭＯＳおよびＮＭＯＳのオン抵抗は、伝送線路の特性インピーダンスをＺｏ、ＰＭＯＳおよびＮＭＯＳのオン抵抗をＲｐおよびＲｎとすると、インピーダンス整合の点から、次式の関係が成り立つように設定される。
（数１）  Ｒｐ＝Ｒｎ
（数２）  Ｒｓ＋Ｒｐ＝Ｚｏ
（数３）  Ｒｏ＝２＊Ｚｏ
たとえば、Ｚｏ＝５０Ω、Ｒｐ＝Ｒｎ＝３０Ωとすると、Ｒｓ＝２０Ω、Ｒｏ＝１００Ωとなる。勿論、データの周波数、伝送距離、伝送品質等により、これらの関係は厳密ではなくなり、かなりの偏差が許容される。
【００２１】
本実施例によれば、Ｒｏの両端には電源電圧の１／２の振幅がえられるため、電源電圧が１Ｖ程度の低電圧でも信号振幅として５００ｍＶがえられる。このように、電源電圧を低減できることにより、ＣＭＯＳ微細プロセスが使えるため、ＩＣ（集積回路）のチップサイズを低減でき、かつ高速で低電力動作を実現でき、従来技術の課題を解決できる。
【実施例２】
【００２２】
次に、他の実施例として、プリエンファシス機能を付加したドライバ回路を図１に、データ入出力タイミングを図２に示す。図１において、１０はメインドライバ、１６はプリエンファシス用のサブドライバで、それぞれの回路構成は上記実施例１（図３）と同じである。ただし、上記実施例にくらべ、ドライバ３０の代わりにドライバ１０と１６で駆動するため、各ドライバのトランジスタサイズは小さくてよい。伝送線路とのインピーダンス整合をとるために、メインドライバ側の出力抵抗Ｒｍｏとサブドライバ側の出力抵抗ＲｓｏとＺｏとの間に次式の関係が必要である。
【００２３】
（数４）  Ｚｏ＝（Ｒｍｏ＊Ｒｓｏ）／（Ｒｍｏ＋Ｒｓｏ）
ここで、
（数５）  Ｒｍｏ＝Ｒｓｍ＋Ｒｐｍ
（数６）  Ｒｐｍ＝Ｒｎｍ
（数７）  Ｒｓｏ＝Ｒｓｓ＋Ｒｐｓ
（数８）  Ｒｐｓ＝Ｒｎｓ
ただし、Ｒｓｍ、ＲｐｍおよびＲｎｍはメインドライバ１０の出力部抵抗１３の値、ＰＭＯＳ１２およびＮＭＯＳ１１のオン抵抗であり、Ｒｓｓ、ＲｐｓおよびＲｎｓはサブドライバ１６の出力部抵抗１９の値、ＰＭＯＳ１８およびＮＭＯＳ１７のオン抵抗である。
このようにメインとサブの並列抵抗をＺｏに整合させればよいため、各ドライバのトランジスタサイズ和は、図３のようなメインドライバのみの場合と同じでよい。
【００２４】
本回路のプリエンファシス動作を図１および図２に示すタイミング図を併用して説明する。各信号名のＰとＮは逆極性を意味し、ＥｍＮはＤｉＰから時間△ｔだけ遅延した信号である。ｔ＝ｔ０において、ＤｉＰ＝ＥｍＮ＝”０“（ＤｉＮ＝ＥｍＰ＝”１“）の場合、１２a、１１b、１８b、１７aがオン状態になるため、１２aからの電流の大部分は受信端抵抗１５に流れるが、一部の電流はＤｏＮ点からサブドライバ１６内の１７aに流れる。すなはち抵抗１５にはメインドライバからの電流とサブドライバへの電流との差電流が正方向にながれ、その結果ＤｏＮの電位はＶ３となる。次に、ｔ＝ｔ1においてＤｉＰが”０“から”１“に反転すると、１１a、１２bがオンになるため、上記とは逆に１２b側に電流が流れ、１８ｂからの電流と加算されて抵抗１５に負方向の電流が流れ、ＤｏＮの電位はＶ１となる。さらにｔ＝ｔ２になって、ＥｍＮも”０“から”１“に反転すると、１７ｂがオンするため、１２ｂからの電流の一部はＤｏＰ点で１７ｂ側に流れ、メインとサブの差電流が抵抗１５に負方向に流れ、ＤｏＮの電位はＶ２となる。以下同様なプロセスにより、図２のＤｏＮやＤｏＰの波形が得られる。この波形からわかるように、ＤｏＮ（あるいはＤｏＰ）波形の立上りおよび立下り点においてエッジが強調（エンファサイズ）された波形となる。
【００２５】
このように、エンファサイズする期間△ｔはＤｉＰとＥｍＮとの差、すなはちＤｉＰからの遅延量できまる。また、エンファサイズの振幅差△Ｖは、メインとサブドライバの電流差で決まる。
本実施例によれば、消費電力、トランジスタサイズおよびインピーダンス整合を損なうことなくプリエンファシス機能を達成できるという効果を奏する。
【実施例３】
【００２６】
次に、エンファサイズの振幅差△Ｖを制御できる実施例を図４により説明する。回路動作は上記図１と同じである。ただし、出力部抵抗４３および４９を可変（プログラマブル）とすることにより、エンファサイズ量△Ｖを制御できるようにしたものである。このとき、抵抗４３および４９の抵抗値をそれぞれＶＲｓｍおよびＶＲｓｓとすると、上記（数４）〜（数８）のＲｓｍとＲｓｓをＶＲｓｍとＶＲｓｓに置き換えて、これらの式を満足するように変化させるのが好ましい。
本実施例によれば、抵抗値をプログラマブルに容易に変化させることができるため、種々の伝送線路長に対応できるという効果を奏する。
【実施例４】
【００２７】
図５は図１の実施例におけるサブドライバの入力データＥｍＰおよびＥｍＮの発生法の一例を示したものであり、同図の遅延回路５１および選択回路５２がその部分に当たる。入力制御信号Ｅｃｔｌ＝“１”のときはＤｉＰ＝ＥｍＰ，ＤｉＮ＝ＥｍＮとなり、エンファシス機能は非動作状態だが、Ｅｃｔｌ＝”０“の場合は、ＤｉＰ信号は遅延回路５１を通り、選択回路を介してＥｍＮとなる。遅延回路５１の遅延量△ｔがエンファシス期間となる。
本実施例によれば、簡単な回路構成でプリエンファシス回路の適切なオン・オフにより、高速伝送時に問題となる伝送線路での高周波損失を補償する効果を適切に持たせることができ、データ伝送の信頼度を高めることができるという効果を奏する。
【実施例５】
【００２８】
他の発明の実施例を図６および図７に示す。両図は終端抵抗の構成についての実施例である。伝送系では規格によって受信端での信号振幅が所定の範囲に規定されている場合がある。図６はこれに対応できる回路で、抵抗６５aおよび６５ｂから成る分圧回路である。電源電圧で決まる送信端の信号振幅を抵抗値Ｒ１とＲ２／２の分圧比で低減できる。このため、電源電圧が大きい場合にも対応できる利点を持つ。ここで、（Ｒ１＋Ｒ２／２）を伝送線路のＺｏに等しくしてインピーダンス整合をとることが好ましい。また、図７の実施例は抵抗７５aおよび７５ｂの調整により、受信端の電位を調整できるようにした回路である。これにより、後段のアンプ１９の入力バイアスレベルに合わせることが可能である。この場合も伝送線路１４との整合をとるため、Ｒ３とＲ４の並列抵抗値をＺｏに等しくすることが好ましい。
本実施例によれば、簡単な終端抵抗の構成により、入力アンプの種々の条件に対応できるという効果を奏する。
【実施例６】
【００２９】
他の実施例を図８に、また信号のタイミング図を図９に示す。図８のメインドライバ８０およびサブドライバ８６の構成は、ほとんど図１の実施例と同じであるが、サブドライバのデータ入力部が一部異なる。すなはち、サブドライバ８６内の４ケのトランジスタを個別に制御するようにしたものである。制御信号ＥｍＲＮ，ＥｍＲＰ，ＥｍＦＮおよびＥｍＦＰは、例えば図９のタイミングで入力される。ＥｍＲＰおよびＥｍＲＮはデータＤｉＰの立上り時に被制御トランジスタをオンさせ、それ以外のときはオフ状態にする。また、ＥｍＦＮおよびＥｍＦＰは、上記と逆にＤｉＰの立下り時に動作する。この制御により、出力ＤｏＮおよびＤｏＰとして、図９の波形のように立上りおよび立下りエッジが強調された波形が得られる。
【００３０】
本実施例によれば、サブドライバが入力データの立上りおよび立下りエッジの短い瞬間に動作し、それ以外のときにはオフ状態とすることができるため、消費電力を低減できるという効果を奏する。
【産業上の利用可能性】
【００３１】
本発明によれば、微細ＣＭＯＳによる低電圧・低電力動作が可能で、また、簡単な回路校正の高速データ伝送回路が実現できる。よって、本発明は、一つの集積回路内に多数の上記回路を実装し、数Ｇｂｐｓクラスのデータ伝送システムを経済的に構築することが要求されるような、例えば、近年、需要が急増しているストレージ、サーバ、あるいはルータ等への産業上の利用可能性を有する。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施例２のプリエンファシス機能付データ伝送回路を示す図。
【図２】図１のデータ伝送回路の各部の信号波形を示す図。
【図３】本発明の実施例１のブリッジ型出力ドライバによる伝送回路を示す図。
【図４】本発明の実施例３のプリエンファシス機能付データ伝送回路を示す図。
【図５】本発明の実施例４のプリエンファシス機能付データ伝送回路を示す図。
【図６】本発明の実施例５の終端抵抗の第１の設置例を示す図。
【図７】本発明の実施例５の終端抵抗の第２の設置例を示す図。
【図８】本発明の実施例６のプリエンファシス機能付データ伝送回路を示す図。
【図９】図８のデータ伝送回路の各部の信号波形を示す図。
【図１０】従来のプリエンファシス機能付データ伝送回路を示す図。
【図１１】従来のブリッジ型出力ドライバによる伝送回路を示す図。
【符号の説明】
【００３３】
１０、３０、４０、８０、１００、１１０：メインドライバ回路
１６、４６、６６、１０６：プリエンファシス用サブドライバ回路
１４：伝送線路
１５、３５、６５a、６５ｂ、７５a、７５ｂ、１０５、１１５：終端抵抗
１９、３９：受信用アンプ
１１a、１１ｂ、１２a、１２ｂ、１７a、１７ｂ、１８a、１８ｂ、３１a、３１ｂ、３２a、３２ｂ、４１、４２、４７、４８、８１、８２、８７、８８、：ＭＯＳトランジスタ
１３、１９、３３a、３３ｂ、８３、８９：抵抗
４３、４９：可変抵抗
５１：遅延回路
５２：選択回路
１０１、１０７：差動トランジスタ
１０２、１０８、１１３：定電流源
１０３：ドライバの負荷抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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