(57)【要約】【課題】  導電膜を研磨する際の低誘電率膜の剥離を抑制する。【解決手段】  シリコン基板１上に拡散防止膜２を形成し、その上に比誘電率が３以下の低誘電率膜３を形成する。シリコン基板１のエッジ１０から除去幅Ａだけ低誘電率膜３を除去する。低誘電率膜３上にキャップ膜４を形成し、該キャップ膜４、低誘電率膜３及び拡散防止膜２内に配線用の溝５を形成する。バリアメタル膜６及びＣｕ膜７を形成した後、エッジ１０から除去幅Ａと１ｍｍ以上異なる除去幅ＢだけＣｕ膜７を除去する。キャップ膜４上の不要なＣｕ膜７及びバリアメタル膜６をＣＭＰにより除去する。【選択図】      図１
2005217320.tif 000002
【特許請求の範囲】
【請求項１】
低誘電率膜内に埋め込み配線を形成する方法であって、
下地上に比誘電率が３以下の低誘電率膜を形成する工程と、
前記下地のエッジから第１の幅で前記低誘電率膜を除去する工程と、
前記第１の幅で前記低誘電率膜を除去した後、前記低誘電率膜上にキャップ膜を形成する工程と、
前記キャップ膜及び前記低誘電率膜内に溝を形成する工程と、
前記溝の内部及び前記キャップ膜上に導電膜を形成する工程と、
前記下地のエッジから前記第１の幅とは１ｍｍ以上異なる第２の幅で前記導電膜を除去する工程と、
前記第２の幅で前記導電膜を除去した後、前記キャップ膜上に形成された不要な前記導電膜を研磨する工程とを含むことを特徴とする配線形成方法。
【請求項２】
請求項１に記載の配線形成方法において、
前記第１の幅が４ｍｍ以上１５ｍｍ以下であることを特徴とする配線形成方法。
【請求項３】
請求項１又は２に記載の配線形成方法において、
前記第２の幅が前記第１の幅よりも小さいことを特徴とする配線形成方法。
【請求項４】
基板上に拡散層を有する半導体素子を形成する工程と、
前記半導体素子を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜内に前記拡散層と接続するコンタクトを形成する工程と、
前記コンタクト及び層間絶縁膜上に比誘電率が３以下の低誘電率膜を形成する工程と、
前記基板のエッジから第１の幅で前記低誘電率膜を除去する工程と、
前記低誘電率膜を除去した後、前記低誘電率膜上にキャップ膜を形成する工程と、
前記キャップ膜及び前記低誘電率膜内に、前記コンタクトの表面に達する溝を形成する工程と、
前記溝の内部及び前記キャップ上に導電膜を形成する工程と、
前記基板のエッジから前記第１の幅とは１ｍｍ以上異なる第２の幅で前記導電膜を除去する工程と、
前記導電膜を除去した後、前記キャップ膜上に形成された不要な前記導電膜を研磨する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第１の幅が４ｍｍ以上１５ｍｍ以下であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項４又は５に記載の半導体装置の製造方法において、
前記第２の幅が前記第１の幅よりも小さいことを特徴とする半導体装置の製造方法。
【請求項７】
半導体素子を有する半導体装置上に比誘電率が３以下の低誘電率膜を形成する工程と、
前記半導体装置のエッジから第１の幅で前記低誘電率膜を除去する工程と、
前記低誘電率膜を除去した後、前記低誘電率膜上にキャップ膜を形成する工程と、
前記キャップ膜及び前記低誘電率膜内に溝を形成する工程と、
前記溝の内部及び前記キャップ上に導電膜を形成する工程と、
前記半導体装置のエッジから前記第１の幅とは１ｍｍ以上異なる第２の幅で前記導電膜を除去する工程と、
前記導電膜を除去した後、前記キャップ膜上に形成された不要な前記導電膜を研磨する工程とを含むことを特徴とする半導体実装装置の製造方法。
【請求項８】
請求項７に記載の半導体実装装置の製造方法において、
前記第１の幅が４ｍｍ以上１５ｍｍ以下であることを特徴とする半導体実装装置の製造方法。
【請求項９】
請求項７又は８に記載の半導体実装装置の製造方法において、
前記第２の幅が前記第１の幅よりも小さいことを特徴とする半導体実装装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線の形成方法、半導体装置の製造方法並びに半導体実装装置の製造方法に係り、特に低誘電率膜とＣｕ配線とを組み合わせた埋め込み配線の形成に関する。
【背景技術】
【０００２】
半導体集積回路（以下「ＬＳＩ」という。）の高集積化及び高性能化に伴い、新たな微細加工技術が提案されている。その１つとして化学機械研磨（以下「ＣＭＰ」という。）法があり、特に、多層配線形成工程における層間絶縁膜の平坦化、金属プラグの形成、埋め込み配線の形成に利用されている（例えば、特許文献１参照。）。
近年、配線の信号遅延が問題となっており、配線材料を従来のＡｌ合金から低抵抗のＣｕ合金に変更する動きが進んでいる。Ｃｕ合金はドライエッチングによる微細加工が困難であるため、絶縁膜内に溝を形成し、該溝内にＣｕ膜を堆積させ、溝以外の不要なＣｕ膜をＣＭＰ法を用いて除去することにより埋め込みＣｕ配線を形成する、いわゆるダマシン法が採用されている（例えば、特許文献２参照）。
さらに、配線間の寄生容量を低減するため、ＳｉＯ２膜よりも比誘電率が低い低誘電率膜（以下「ｌｏｗ−ｋ膜」ともいう。）を層間絶縁膜として用いたＬＳＩが開発されている。すなわち、比誘電率ｋが約４．２であるＳｉＯ２膜に代えて、ｋが１．５〜３．５である低誘電率膜が用いられている。また、ｋが２．５以下である低誘電率膜材料の開発も進められている。このｋが２．５以下である材料は、空孔（ポア）が導入されたポーラスｌｏｗ−ｋ膜材料であることが多い。
【０００３】
しかし、低誘電率膜はＳｉＯ２膜と比較して機械的強度が弱い。このため、低誘電率膜とＣｕ配線とを組み合わせた多層配線構造を形成する際、ＣＭＰの研磨荷重によって低誘電率膜に構造的破壊が発生する問題や、低誘電率膜と接するキャップ膜又は下地絶縁膜が剥離する問題があった。特に、ヤング率や硬度が低い低誘電率膜材料や、キャップ膜に対する接着性が低い低誘電率膜材料を用いた場合、上記問題が顕著に発生してしまう。特に低誘電率膜のヤング率が５ＧＰａ以下になると剥離が発生しやすい結果が報告されている（例えば、非特許文献１参照。）。
このようなＣｕ−ＣＭＰ中に起こる低誘電率膜の剥離は、ウェハエッジが起点になっていることが多い（例えば、非特許文献２参照。）。また、研磨時間が長くなるにつれて、ウェハの中心方向に向かって剥離面積が拡大する傾向がある。
【０００４】
そこで、従来は、ＣＭＰの研磨荷重を下げることにより、低誘電率膜の剥離を低減していた。一方、ヤング率や硬度が高い低誘電率膜材料を用いることは、低誘電率膜の剥離抑制に有効である。
【０００５】
【特許文献１】米国特許第４，９４４，８３６号明細書
【特許文献２】特開平２−２７８８２２号公報
【非特許文献１】Simon Lin、外１１名、“Low-k Dielectrics Characterization for Damascene Integration”、２００１年、IITC2001
【非特許文献２】Stan Tsai、外６名、“Copper CMP at Low Shear Force for Low-k Compatibility”、２００２年、IITC2002
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＣＭＰの研磨荷重を下げると、研磨速度が低下し、スループットが下がってしまう問題があった。また、ヤング率や硬度を高くすると、比誘電率ｋが増加してしまうという問題があった。
Ｃｕ−ＣＭＰ中の低誘電率膜の剥離はＣｕ配線開発において大きな問題となっており、剥離面積は小さくなってもウェハエッジでの低誘電率膜の剥離はほとんど解決されていなかった。
【０００７】
本発明は、上記従来の課題を解決するためになされたもので、導電膜を研磨する際の低誘電率膜の剥離を抑制することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る配線形成方法は、低誘電率膜内に埋め込み配線を形成する方法であって、
下地上に比誘電率が３以下の低誘電率膜を形成する工程と、
前記下地のエッジから第１の幅で前記低誘電率膜を除去する工程と、
前記第１の幅で前記低誘電率膜を除去した後、前記低誘電率膜上にキャップ膜を形成する工程と、
前記キャップ膜及び前記低誘電率膜内に溝を形成する工程と、
前記溝の内部及び前記キャップ膜上に導電膜を形成する工程と、
前記下地のエッジから前記第１の幅とは１ｍｍ以上異なる第２の幅で前記導電膜を除去する工程と、
前記第２の幅で前記導電膜を除去した後、前記キャップ膜上に形成された不要な前記導電膜を研磨する工程とを含むことを特徴とするものである。
【０００９】
本発明に係る配線形成方法において、前記第１の幅が４ｍｍ以上１５ｍｍ以下であることが好適である。
【００１０】
本発明に係る配線形成方法において、前記第２の幅が前記第１の幅よりも小さいことが好適である。
【００１１】
本発明に係る半導体装置の製造方法は、基板上に拡散層を有する半導体素子を形成する工程と、
前記半導体素子を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜内に前記拡散層と接続するコンタクトを形成する工程と、
前記コンタクト及び層間絶縁膜上に比誘電率が３以下の低誘電率膜を形成する工程と、
前記基板のエッジから第１の幅で前記低誘電率膜を除去する工程と、
前記低誘電率膜を除去した後、前記低誘電率膜上にキャップ膜を形成する工程と、
前記キャップ膜及び前記低誘電率膜内に、前記コンタクトの表面に達する溝を形成する工程と、
前記溝の内部及び前記キャップ上に導電膜を形成する工程と、
前記基板のエッジから前記第１の幅とは１ｍｍ以上異なる第２の幅で前記導電膜を除去する工程と、
前記導電膜を除去した後、前記キャップ膜上に形成された不要な前記導電膜を研磨する工程とを含むことを特徴とするものである。
【００１２】
本発明に係る半導体装置の製造方法において、前記第１の幅が４ｍｍ以上１５ｍｍ以下であることが好適である。
【００１３】
本発明に係る半導体装置の製造方法において、前記第２の幅が前記第１の幅よりも小さいことが好適である。
【００１４】
本発明に係る半導体実装装置の製造方法は、半導体素子を有する半導体装置上に比誘電率が３以下の低誘電率膜を形成する工程と、
前記半導体装置のエッジから第１の幅で前記低誘電率膜を除去する工程と、
前記低誘電率膜を除去した後、前記低誘電率膜上にキャップ膜を形成する工程と、
前記キャップ膜及び前記低誘電率膜内に溝を形成する工程と、
前記溝の内部及び前記キャップ上に導電膜を形成する工程と、
前記半導体装置のエッジから前記第１の幅とは１ｍｍ以上異なる第２の幅で前記導電膜を除去する工程と、
前記導電膜を除去した後、前記キャップ膜上に形成された不要な前記導電膜を研磨する工程とを含むことを特徴とするものである。
【００１５】
本発明に係る半導体実装装置の製造方法において、前記第１の幅が４ｍｍ以上１５ｍｍ以下であることが好適である。
【００１６】
本発明に係る半導体実装装置の製造方法において、前記第２の幅が前記第１の幅よりも小さいことが好適である。
【発明の効果】
【００１７】
本発明によれば、以上説明したように、導電膜の除去幅と低誘電率膜の除去幅とを１ｍｍ以上異ならしめることにより、導電膜を研磨する際の低誘電率膜の剥離を抑制することができる。
【発明を実施するための最良の形態】
【００１８】
本発明者は、先ず、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離の正確な起点を調査した。この調査によれば、ｌｏｗ−ｋ膜の剥離起点は、ウェハ外周部においてｌｏｗ−ｋ膜が成膜されているところ、すなわちｌｏｗ−ｋ膜のエッジ部分であった。詳細には、ｌｏｗ−ｋ膜をスピン塗布した直後に、ウェハエッジから約２ｍｍの幅でｌｏｗ−ｋ膜を除去しているため、実際の剥離の起点はウェハエッジから２ｍｍ内側に入ったところである。このように、ｌｏｗ−ｋ膜をウェハエッジで除去する理由は、ウェハのノッチやオリフラ周辺において発生するｌｏｗ−ｋ膜の塗布むらを除去する目的と、ウェハエッジに成膜されたｌｏｗ−ｋ膜がウェハケースやウェハキャリアなどに接触した際に剥離してパーティクルを発生することを防ぐ目的の２つがある。従って、ｌｏｗ−ｋ膜のウェハエッジ除去は必要であるが、そこがＣｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離の起点となっていた。
【００１９】
ｌｏｗ−ｋ膜だけでなく、電解メッキ法により形成するＣｕ膜もウェハエッジでは約２ｍｍの幅で除去している。その理由は、ウェハエッジにＣｕ膜が形成されていると、ウェハケースやウェハキャリアにＣｕが付着し、それがプロセス中に他のウェハに移り最終的に金属汚染の問題を引き起こすからである。また、電解メッキ法により形成されたＣｕ膜はメッキ電極よりも外側では形成されないが、スパッタリング法により形成されたシードＣｕ膜はウェハ最外周まで形成されているため、メッキ電極よりも１ｍｍ程度内側ではメッキＣｕ膜の膜厚が不均一となり、その部分をメッキ後に除去することによりＣｕ−ＣＭＰ工程において研磨残りが発生しないようにしていた。
従って、ｌｏｗ−ｋ膜とＣｕ膜は共にウェハエッジから約２ｍｍの距離まで除去されており、Ｃｕ−ＣＭＰにおいてウェハエッジから約２ｍｍ内側に入った部分からｌｏｗ−ｋ膜の剥離が発生していた。
【００２０】
Ｃｕ−ＣＭＰ中にはウェハのエッジ部に強いストレスが加わる。例えば、研磨荷重を３ｐｓｉに設定してＣｕ−ＣＭＰを行っても、ウェハエッジから約２ｍｍの領域においては３．５ｐｓｉ〜７ｐｓｉの荷重が加わっている。これは、ウェハエッジ部分が研磨パッドに対して強く押し付けられているからである。このウェハエッジから約２ｍｍの領域にｌｏｗ−ｋ膜のエッジがあると、ｌｏｗ−ｋ膜を実質的に高い研磨荷重で研磨していることになり、容易にｌｏｗ−ｋ膜の剥離が発生する。また、ｌｏｗ−ｋ膜のエッジにはｌｏｗ−ｋ膜の膜厚に相当する段差があるため、研磨荷重が集中することになる。ｌｏｗ−ｋ膜の剥離がいったん始まると、剥離面積は研磨時間とともに拡大していき、最終的にはウェハ中心部まで剥がれてしまう。
一方、ＣＭＰ中にはＣｕ膜に対しても強いストレスが加わる。特に、ウェハエッジから約２ｍｍの領域にあるＣｕ膜エッジではＣＭＰのストレスが集中する。Ｃｕ膜エッジと同じ位置にｌｏｗ−ｋ膜エッジが存在すると、ｌｏｗ−ｋ膜の剥離は容易に発生することになる。また、Ｃｕ膜のエッジではＣｕ膜の膜厚に相当する段差が生じるため、ＣＭＰ荷重が集中することになる。さらにそこにｌｏｗ−ｋ膜のエッジが存在するとｌｏｗ−ｋ膜とＣｕ膜の合計の膜厚に相当する段差がウェハエッジに存在することになり、ＣＭＰのストレスはその段差部分に極度に集中することになる。つまり、ウェハ最外周部では実質的に高い研磨荷重で研磨していることになり、容易にｌｏｗ−ｋ膜の剥離が発生する。ｌｏｗ−ｋ膜の剥離がいったん始まると、剥離面積は研磨時間とともに拡大していき、最終的にはウェハ中心部まで全て剥がれてしまう。
【００２１】
本発明は、ｌｏｗ−ｋ膜を塗布した後のｌｏｗ−ｋ膜のウェハエッジ除去幅と、Ｃｕ膜を電解メッキにより堆積させた後のＣｕ膜のウェハエッジ除去幅とを離間させて、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離を抑制するものである。
【００２２】
実施の形態１．
図１は、本発明の実施の形態１による配線形成方法を説明するための工程断面図である。
図１（ａ）に示すように、下地１としての基板上に、ＣＶＤ法により拡散防止膜２を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。下地１としては、例えば、シリコン基板のような基板以外に、プリント基板や半導体チップ等を用いることができる。拡散防止膜２としては、例えば、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜を用いることができる。
次に、拡散防止膜２上に、スピン塗布法によりｌｏｗ−ｋ膜３を、例えば、１００ｎｍ〜１０００ｍｍの膜厚で形成する。その直後、薬液により基板外周部分のｌｏｗ−ｋ膜３を幅Ａだけ除去する。除去幅Ａ、すなわち基板エッジ１０からｌｏｗ−ｋ膜３エッジまでの長さは、４ｍｍ以上１５ｍｍ以下が好適である。ｌｏｗ−ｋ膜３の除去後、不活性ガス雰囲気中でベーク処理及びキュアを行い、さらにＨｅプラズマを照射することによりｌｏｗ−ｋ膜１３の表面改質処理を行う。ｌｏｗ−ｋ膜３としては、例えば、ＭＳＱ（Methyl Silsesquioxane）膜、ＨＳＱ（Hydrogen Silsesquioxane）膜若しくはポリマー（例えば、ダウケミカル社製のＳｉＬＫ（登録商標））、又はそれらに空孔が導入されたもの、又はそれらの積層膜を用いることができる。
【００２３】
次に、図１（ｂ）に示すように、ｌｏｗ−ｋ膜３上に、ＣＶＤ法によりキャップ膜４を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。キャップ膜４としては、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜若しくはＳｉＮ膜、又はそれらの積層膜を用いることができる。
そして、リソグラフィ技術とドライエッチングにより、キャップ膜４、ｌｏｗ−ｋ膜３及び拡散防止膜４内にダマシン配線用の溝５を形成する。そして、溝５の内壁及びキャップ膜４上にスパッタリング法によりバリアメタル膜６を形成し、該バリアメタル膜６上にスパッタリング法によりシードＣｕ膜を形成する。バリアメタル膜６としては、例えば、Ｔａ膜、Ｔｉ膜、ＴａＮ膜、ＴｉＮ膜、ＷＮ膜若しくはＷＳｉＮ膜、又はそれらの積層膜を用いることができる。さらに、シードＣｕ膜上に電解メッキ法によりＣｕ膜７を形成する。その後、アニール処理を行う。これにより、溝５の内部が、バリアメタル膜６、シードＣｕ膜及びＣｕ膜７からなる導電膜により埋め込まれる。なお、アニール処理は、Ｃｕ膜７の薬液除去後に行ってもよい。
【００２４】
次に、図１（ｃ）に示すように、薬液により基板外周部分のＣｕ膜７（シードＣｕ膜を含む。以下同様とする。）を除去する。Ｃｕ膜７の除去幅Ｂ、すなわち基板エッジ１０からＣｕ膜７エッジまでの長さは、上述した除去幅Ａよりも１ｍｍ以上大きくする。
【００２５】
次に、図１（ｄ）に示すように、オービタル方式のＣＭＰ装置（図示せず）を用いて、キャップ膜４上に形成された不要なＣｕ膜７及びバリアメタル膜６を除去する。上述したように除去幅Ｂを除去幅Ａよりも１ｍｍ以上大きくしているため、高いＣＭＰ荷重がｌｏｗ−ｋ膜３エッジに加わることを回避することができる。なお、ｌｏｗ−ｋ膜３エッジよりも外側に残存するＣｕ膜７は、薬液により除去してもよい。
以上の工程を経ることにより、ｌｏｗ−ｋ膜３内にＣｕダマシン配線が形成される。
【００２６】
（実施例１）
次に、実施の形態１による配線形成方法を更に詳細に説明した実施例１について述べる。本実施例１の説明は、図１を参照して行う。
先ず、図１（ａ）に示すように、直径３００ｍｍのシリコン基板１上に、ＣＶＤ法によりＳｉＣ膜２を５０ｎｍの膜厚で形成する。そして、ＳｉＣ膜２上に、スピン塗布法によりＭＳＱ膜３を２５０ｎｍの膜厚で形成する。基板回転数は９００ｒｐｍとした。ＭＳＱ膜３の塗布直後に、ウェハ外周にＮ−メチル−２−ピロリジノン（ＣＨ３ＮＣ４Ｈ６Ｏ）を滴下して、ウェハエッジ部分のＭＳＱ膜３を除去幅Ａだけ除去する。
ここで、ＭＳＱ膜３のウェハエッジ１０からの除去幅Ａを２ｍｍから１５ｍｍまで１ｍｍずつ変えて設定した１４種類のサンプルを作成した。これら全てのサンプルを、ホットプレートを用い窒素雰囲気中２５０℃でベークを行い、その後ホットプレートを用い窒素雰囲気中４５０℃で１０分間キュアを行った。また、除去幅Ａが同じで、ＭＳＱ膜３のヤング率を２ＧＰａから１４ＧＰａまで１ＧＰａずつ変えたものを更に用意した。ヤング率は、ＭＳＱ膜３のポロシティ（空孔率）を変化させることにより変えた。なお、ＭＳＱ膜３の化学的組成は全て同一とした。
ベーク及びキュアの後、ＣＶＤ装置を用いてこれらのＭＳＱ膜３にヘリウムプラズマを照射した。これにより、ＭＳＱ膜３の表面改質を行った。該Ｈｅプラズマ処理により、ＭＳＱ膜３と、次に述べるＳｉＯ２膜４との密着性を改善することができる。
【００２７】
次に、図１（ｂ）に示すように、ＭＳＱ膜３上に、ＣＶＤ法によりＳｉＯ２膜４を５０ｎｍの膜厚で形成する。続いて、リソグラフィ技術及びドライエッチングにより、ＳｉＯ２膜４、ＭＳＱ膜３及びＳｉＣ膜２内に、ダマシン配線用の溝５を形成する。次に、溝５内及びＳｉＯ２膜４上に、スパッタリング法によりＴａＮ膜／Ｔａ膜６をそれぞれ１０ｎｍ／１５ｎｍの膜厚で形成し、その上にスパッタリング法によりシードＣｕ膜（図示省略。以下同様とする。）を７５ｎｍの膜厚で形成する。そして、シードＣｕ膜上に電解メッキ法によりＣｕ膜７を形成する。その後、２５０℃の温度で３０分間アニール処理を行う。
【００２８】
次に、図１（ｃ）に示すように、３％ＨＦと３０％Ｈ２Ｏ２とを含む水溶液を用いて、ウェハエッジ１０近傍のＣｕ膜７をウェハエッジ１０から除去幅Ｂだけ除去する。このＣｕ膜７の除去幅Ｂは、ＭＳＱ膜３の除去幅Ａよりも１ｍｍ大きくする。
【００２９】
次に、図１（ｄ）に示すように、ＳｉＯ２膜４上の不要なＣｕ膜７及びＴａＮ膜／Ｔａ膜６をＣＭＰ法により除去する。ＣＭＰ装置は、オービタル方式のもの（例えば、ノベラス社のMomentum300）を用い、研磨パッドはロデール社のIC1000、ＣＭＰスラリは日立化成工業製の砥粒フリースラリー（HS-C430-TU）を用いた。研磨条件は、ＣＭＰ荷重：１．５ｐｓｉ、オービタル回転数：６００ｒｐｍ、ヘッド回転数：２４ｒｐｍ、スラリ供給速度：３００ｃｃ／分とした。
【００３０】
この条件でＣｕ−ＣＭＰを行った結果、ＭＳＱ膜３の除去幅Ａが広いほど、Ｃｕ−ＣＭＰ時のＭＳＱ膜３の剥離を抑制することが出来ることが分かった。例えば、ヤング率が３ＧＰａであるＭＳＱ膜３を有する試料の場合、以下のような結果が得られた。
ＭＳＱ膜３の除去幅Ａが２ｍｍの場合、Ｃｕ−ＣＭＰ開始直後わずか１０秒でＭＳＱ膜３が剥離した。これに対し、除去幅Ａが３ｍｍの場合、Ｃｕ−ＣＭＰ開始後５０秒までＭＳＱ膜３は剥離しなかった。さらに、除去幅Ａが４ｍｍの場合、Ｃｕ−ＣＭＰ開始後１００秒までＭＳＱ膜３は剥離しなかった。さらに、除去幅Ａが５ｍｍ，６ｍｍ，７ｍｍ，８ｍｍ，９ｍｍと長くなるにつれ、Ｃｕ−ＣＭＰ開始からＭＳＱ膜３が剥離するまでの時間は５００秒，１０００秒、５０００秒、１００００秒、５００００秒と長くなった。そして、除去幅Ａが１０ｍｍ以上の場合には、最終的にＭＳＱ膜３は剥離しなかった。
【００３１】
また、ヤング率が１０ＧＰａであるＭＳＱ膜３を有する試料の場合、ＭＳＱ膜３の除去幅Ａが３ｍｍ以上であれば、Ｃｕ−ＣＭＰ時のＭＳＱ膜３の剥離を抑制することができた。そして、ヤング率が９ＧＰａであるＭＳＱ膜３を有する試料の場合、除去幅Ａが４ｍｍ以上であれば、Ｃｕ−ＣＭＰ時のＭＳＱ膜３の剥離を抑制することができた。さらに、ＭＳＱ膜３のヤング率が８ＧＰａ，７ＧＰａ，６ＧＰａ，５ＧＰａ，４ＧＰａ，３ＧＰａと低くなった場合、除去幅Ａをそれぞれ５ｍｍ以上，６ｍｍ以上，７ｍｍ以上，８ｍｍ以上，９ｍｍ以上，１０ｍｍ以上とすることにより、Ｃｕ−ＣＭＰ時のＭＳＱ膜３の剥離を抑制することができた。
従って、ｌｏｗ−ｋ膜のヤング率や研磨時間を考慮すれば、除去幅Ａを４ｍｍ以上にすることが好適である。また、チップの収率の観点からは、除去幅Ａを１５ｍｍ以内にすることが好適である。
【００３２】
（実施例２）
上記実施例１では、Ｃｕ膜７の除去幅Ｂを、ＭＳＱ膜３の除去幅Ａより１ｍｍ大きくなるようにした。本実施例２では、ＭＳＱ膜３の除去幅Ａに対してＣｕ膜７の除去幅Ｂを相対的に変えて、Ｃｕ−ＣＭＰにおけるＭＳＱ膜３の剥離について調べた。以下、実施例１との相違点を中心に説明する。
【００３３】
本実施例２では、ＭＳＱ膜３のウェハエッジ１０からの除去幅Ａを２ｍｍ，４ｍｍ，６ｍｍ，８ｍｍと設定した４種類のサンプルを作成した。また、実施例１と同様に、ＭＳＱ膜３のポロシティ（空孔率）を変化させることにより、除去幅Ａが同じで、ＭＳＱ膜３のヤング率を２ＧＰａから１４ＧＰａまで１ＧＰａずつ変えたものを更に用意した。また、Ｃｕ膜７の除去幅Ｂを２ｍｍから１５ｍｍまで１ｍｍずつ変えたものを用意した。その他の方法は、実施例１と同様である。
【００３４】
ヤング率が３ＧＰａであるＭＳＱ膜３を有する試料を１分間Ｃｕ−ＣＭＰした場合、以下のような結果が得られた。
ＭＳＱ膜３の除去幅ＡとＣｕ膜７の除去幅Ｂとが等しい場合に、ウェハエッジ１０からのＭＳＱ膜３の剥離面積が大きくなることが分かった。また、除去幅Ａ，Ｂが２ｍｍの場合に最大の剥離面積となり、除去幅Ａ，Ｂが４ｍｍ，６ｍｍ，８ｍｍと大きくなるにつれて剥離面積は小さくなった。
これに対して、Ｃｕ膜７の除去幅ＢをＭＳＱ膜３の除去幅Ａよりも１ｍｍ以上大きくした場合には、Ｃｕ−ＣＭＰ時のＭＳＱ膜３の剥離が抑制されることが分かった。除去幅Ａと除去幅Ｂとの差（以下「エッジ除去幅差」という。）が１ｍｍの場合、ＭＳＱ膜３のヤング率が１０ＧＰａの試料をＣｕ−ＣＭＰする際にＭＳＱ膜３の剥離を抑制することができた。また、エッジ除去幅差が２ｍｍの場合、ＭＳＱ膜３のヤング率が６ＧＰａの試料をＣｕ−ＣＭＰする際にＭＳＱ膜３の剥離を抑制することができた。さらに、エッジ除去幅差が３ｍｍ，４ｍｍ，５ｍｍと大きくなるにつれて、ＭＳＱ膜３のヤング率が５ＧＰａ，４ＧＰａ，３ＧＰａの試料をＣｕ−ＣＭＰする際にＭＳＱ膜３の剥離を抑制することができた。
【００３５】
以上説明したように、本実施の形態１では、ｌｏｗ−ｋ膜３の除去幅ＡとＣｕ膜７の除去幅Ｂとの差を１ｍｍ以上とすることにより、ｌｏｗ−ｋ膜３エッジと、Ｃｕ膜７エッジとの距離を従来よりも広くすることとした。これにより、Ｃｕ−ＣＭＰにおいてｌｏｗ−ｋ膜３エッジに加わるＣＭＰ荷重を大幅に低減することができ、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜３の剥離を飛躍的に抑制することができる。また、ｌｏｗ−ｋ膜３の除去幅Ａを４ｍｍ以上にすることにより、ｌｏｗ−ｋ膜３の剥離を更に抑制することができる。
【００３６】
なお、本実験をデバイスが搭載されたウェハに対して実施しても同様の結果が得られた。また、本発明は、第１層目のＣｕ配線層だけでなく、第２層目以上のＣｕ配線層に対しても適用することができる。上層の配線層の方がｌｏｗ−ｋ膜の剥離が生じやすいため、本発明は、上層のＣｕ配線層を形成する際に特に好適である。
また、本実施の形態１では、単層で塗布したｌｏｗ−ｋ膜を用いたが、塗布ｌｏｗ−ｋ膜とＣＶＤ法により形成したｌｏｗ−ｋ膜との積層膜を用いてもよい。
【００３７】
実施の形態２．
上記実施の形態１では、Ｃｕ膜７の除去幅Ｂをｌｏｗ−ｋ膜３の除去幅Ａよりも大きくする場合、すなわちｌｏｗ−ｋ膜３エッジがＣｕ膜７エッジよりも基板外周側になる場合について説明した。本実施の形態２では、Ｃｕ膜７の除去幅Ｂをｌｏｗ−ｋ膜３の除去幅Ａよりも小さくする場合、すなわちｌｏｗ−ｋ膜３エッジがＣｕ膜７エッジよりも基板中心側になる場合について説明する。それ以外については実施の形態１と同様であるため、以下、図２を参照して実施の形態１との相違点を中心に説明する。図２は、本発明の実施の形態２による配線形成方法を説明するための工程断面図である。
【００３８】
先ず、図２（ａ），（ｂ）に示すように、実施の形態１において図１（ａ），（ｂ）で説明した工程を行う。
次に、図２（ｃ）に示すように、薬液により基板外周部分のＣｕ膜７を除去する。Ｃｕ膜７の除去幅Ｂは、ｌｏｗ−ｋ膜３の除去幅Ａよりも１ｍｍ以上小さくする。
【００３９】
その後、図２（ｄ）に示すように、実施の形態１と同様にオービタル方式のＣＭＰ装置を用いて、キャップ膜４上に形成された不要なＣｕ膜７及びバリアメタル膜６を除去する。上述したように、除去幅Ｂを除去幅Ａよりも１ｍｍ以上小さくしているため、高いＣＭＰ荷重がｌｏｗ−ｋ膜３エッジに加わることを回避することができる。
以上の工程経ることにより、ｌｏｗ−ｋ膜３内にＣｕダマシン配線が形成される。
【００４０】
本実施の形態２においても、実施の形態１と同様にｌｏｗ−ｋ膜３の除去幅ＡとＣｕ膜７の除去幅Ｂとの差を１ｍｍ以上とすることにより、ｌｏｗ−ｋ膜３エッジと、Ｃｕ膜７エッジとの距離を従来よりも広くすることとした。これにより、実施の形態１と同様に、Ｃｕ−ＣＭＰにおいてｌｏｗ−ｋ膜３エッジに加わるＣＭＰ荷重を大幅に低減することができ、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜３の剥離を飛躍的に抑制することができる。また、ｌｏｗ−ｋ膜３の除去幅Ａを４ｍｍ以上にすることにより、ｌｏｗ−ｋ膜３の剥離を更に抑制することができる。
また、本実施の形態２では、Ｃｕ膜７を薬液除去した時点で、ｌｏｗ−ｋ膜３エッジよりもＣｕ膜７エッジが外側に位置する。すなわち、Ｃｕ−ＣＭＰにおいてｌｏｗ−ｋ膜３エッジがＣｕ膜７により覆われている。よって、アンカー効果により、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜３の剥離を実施の形態１よりも更に抑制することができる。
【００４１】
実施の形態３．
本発明の実施の形態３は、上述した実施の形態１の配線形成方法を、半導体装置の第１層目のＣｕ配線に適用したものである。
図３は、本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である。
先ず、図３（ａ）に示すように、基板１上にＭＩＳトランジスタのような拡散層を有する半導体素子を形成する。詳細な説明は省略するが、基板１としてのシリコン基板上にゲート絶縁膜１１と導電膜１２を形成した後、これらの膜１２，１１をパターニングしてゲート電極１２を形成する。ゲート電極１２をマスクとして基板１に不純物を注入することにより低濃度拡散層（エクステンション領域）１４を形成し、ゲート電極１２の側壁にサイドウォール１３を形成する。サイドウォール１３及びゲート電極１２をマスクとして基板１に不純物を注入することにより高濃度拡散層（ソース／ドレイン領域）１５を形成する。
【００４２】
このような工程を行うことにより形成されたトランジスタを覆うように絶縁膜１６を形成し、この絶縁膜１６内に高濃度拡散層１５と接続するコンタクト１７を形成する。
次に、絶縁膜１６及びコンタクト１７上に、ＣＶＤ法により拡散防止膜２を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。拡散防止膜２としては、例えば、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜を用いることができる。
【００４３】
次に、拡散防止膜２上に、スピン塗布法によりｌｏｗ−ｋ膜３を、例えば、１００ｎｍ〜１０００ｍｍの膜厚で形成する。その直後、薬液により基板外周部分のｌｏｗ−ｋ膜３を幅Ａだけ除去する。除去幅Ａ、すなわち基板エッジ１０からｌｏｗ−ｋ膜３エッジまでの長さは、３ｍｍ以上が好適である。ｌｏｗ−ｋ膜３除去後、不活性ガス雰囲気中でベーク処理及びキュアを行い、さらにＨｅプラズマを照射することによりｌｏｗ−ｋ膜１３の表面改質処理を行う。ｌｏｗ−ｋ膜３としては、例えば、ＭＳＱ（Methyl Silsesquioxane）膜、ＨＳＱ（Hydrogen Silsesquioxane）膜若しくはポリマー（例えば、ダウケミカル社製のＳｉＬＫ（登録商標））、又はそれらに空孔が導入されたもの、又はそれらの積層膜を用いることができる。
【００４４】
次に、図３（ｂ）に示すように、ｌｏｗ−ｋ膜３上に、ＣＶＤ法によりキャップ膜４を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。キャップ膜４としては、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜若しくはＳｉＮ膜、又はそれらの積層膜を用いることができる。
そして、リソグラフィ技術とドライエッチングにより、キャップ膜４、ｌｏｗ−ｋ膜３及び拡散防止膜２内にダマシン配線用の溝５を形成する。そして、溝５の内壁及びキャップ膜４上にスパッタリング法によりバリアメタル膜６を形成し、該バリアメタル膜６上にスパッタリング法によりシードＣｕ膜を形成する。バリアメタル膜６としては、例えば、Ｔａ膜、Ｔｉ膜、ＴａＮ膜、ＴｉＮ膜、ＷＮ膜若しくはＷＳｉＮ膜、又はそれらの積層膜を用いることができる。さらに、シードＣｕ膜上に電解メッキ法によりＣｕ膜７を形成する。その後、アニール処理を行う。これにより、溝５の内部が、バリアメタル膜６、シードＣｕ膜及びＣｕ膜７からなる導電膜により埋め込まれる。なお、アニール処理は、Ｃｕ膜７の薬液除去後に行ってもよい。
【００４５】
次に、図３（ｃ）に示すように、薬液により基板外周部分のＣｕ膜７を除去する。Ｃｕ膜７の除去幅Ｂ、すなわち基板エッジ１０からＣｕ膜７エッジまでの長さは、上述した除去幅Ａよりも１ｍｍ以上大きくする。
【００４６】
次に、図３（ｄ）に示すように、実施の形態１と同様にオービタル方式のＣＭＰ装置を用いて、キャップ膜４上に形成された不要なＣｕ膜７及びバリアメタル膜６を除去する。以上の工程を経ることにより、コンタクト７を介して拡散層１５と電気的に接続される第１層目のＣｕダマシン配線が形成される。
【００４７】
以上説明したように、本実施の形態３では、ｌｏｗ−ｋ膜３の除去幅ＡとＣｕ膜７の除去幅Ｂとの差を１ｍｍ以上とすることにより、ｌｏｗ−ｋ膜３エッジと、Ｃｕ膜７エッジとの距離を従来よりも広くすることとした。これにより、第１層目Ｃｕ配線用のＣｕ−ＣＭＰにおいてｌｏｗ−ｋ膜３エッジに加わるＣＭＰ荷重を大幅に低減することができ、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜３の剥離を飛躍的に抑制することができる。また、ｌｏｗ−ｋ膜３の除去幅Ａを４ｍｍ以上にすることにより、ｌｏｗ−ｋ膜３の剥離を更に抑制することができる。よって、半導体装置の歩留まりを向上させることができ、半導体装置の信頼性を向上させることができる。
【００４８】
なお、本実施の形態３は、第１層目のＣｕ配線層だけでなく、第２層目以上のＣｕ配線層に対しても適用することができる。上層の配線層の方がｌｏｗ−ｋ膜の剥離が生じやすいため、本発明は、上層のＣｕ配線層を形成する際に特に好適である（後述する実施の形態４についても同様）。
【００４９】
実施の形態４．
本発明の実施の形態４は、上述した実施の形態２の配線形成方法を、半導体装置の第１層目のＣｕ配線に適用したものである。
上記実施の形態３では、Ｃｕ膜７の除去幅Ｂをｌｏｗ−ｋ膜３の除去幅Ａよりも大きくする場合、すなわちｌｏｗ−ｋ膜３エッジがＣｕ膜７エッジよりも基板外周側になる場合について説明した。本実施の形態４では、ｌｏｗ−ｋ膜３の除去幅ＡをＣｕ膜７の除去幅Ｂよりも大きくする場合、すなわちｌｏｗ−ｋ膜３エッジがＣｕ膜７エッジよりも基板中心側になる場合について説明する。それ以外については実施の形態３と同様であるため、以下、図４を参照して実施の形態３との相違点を中心に説明する。図４は、本発明の実施の形態４による半導体装置の製造方法を説明するための工程断面図である。
【００５０】
先ず、図４（ａ），（ｂ）に示すように、実施の形態３において図３（ａ），（ｂ）で説明した工程を行う。
次に、図４（ｃ）に示すように、薬液により基板外周部分のＣｕ膜７を除去する。Ｃｕ膜７の除去幅Ｂは、ｌｏｗ−ｋ膜３の除去幅Ａよりも１ｍｍ以上小さくする。
【００５１】
その後、図２（ｄ）に示すように、実施の形態１と同様にオービタル方式のＣＭＰ装置を用いて、キャップ膜４上に形成された不要なＣｕ膜７及びバリアメタル膜６を除去する。上述したように、除去幅Ｂを除去幅Ａよりも１ｍｍ以上小さくしているため、高いＣＭＰ荷重がｌｏｗ−ｋ膜３エッジに加わることを回避することができる。
以上の工程経ることにより、ｌｏｗ−ｋ膜３内にＣｕダマシン配線が形成される。
【００５２】
本実施の形態４においても、実施の形態３と同様にｌｏｗ−ｋ膜３の除去幅ＡとＣｕ膜７の除去幅Ｂとの差を１ｍｍ以上とすることにより、ｌｏｗ−ｋ膜３エッジと、Ｃｕ膜７エッジとの距離を従来よりも広くすることとした。これにより、実施の形態３と同様に、第１層目Ｃｕ配線用のＣｕ−ＣＭＰにおいてｌｏｗ−ｋ膜３エッジに加わるＣＭＰ荷重を大幅に低減することができ、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜３の剥離を飛躍的に抑制することができる。また、ｌｏｗ−ｋ膜３の除去幅Ａを４ｍｍ以上にすることにより、ｌｏｗ−ｋ膜３の剥離を更に抑制することができる。よって、半導体装置の歩留まりを向上させることができ、半導体装置の信頼性を向上させることができる。
また、本実施の形態４では、Ｃｕ膜７を薬液除去した時点で、ｌｏｗ−ｋ膜３エッジよりもＣｕ膜７エッジが外側に位置する。すなわち、Ｃｕ−ＣＭＰにおいてｌｏｗ−ｋ膜３エッジがＣｕ膜７により覆われている。よって、アンカー効果により、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜３の剥離を実施の形態３よりも更に抑制することができる。
【００５３】
実施の形態５．
本発明の実施の形態５は、上述した実施の形態１の配線形成方法を、半導体実装装置のＣｕ配線に適用したものである。具体的には、半導体チップをモジュールにパッケージングする際において、半導体チップ上のＣｕ配線に適用したものである。
図５は、本発明の実施の形態５による半導体実装装置の製造方法を説明するための工程断面図である。
先ず、図５（ａ）に示すように、基板２１上に多層の配線層２３ａ，２３ｂ，２３ｃ，２３ｄとそれらを接続するビアコンタクト２４ａ，２４ｂ，２４ｃとを絶縁膜内に有する多層配線構造２２を備えた半導体チップ（半導体装置）２０を形成する。なお、多層配線構造２２における半導体素子（例えば、ＭＩＳトランジスタ）は実施の形態３で説明したものであり、図示並びに説明を省略する。
【００５４】
次に、多層配線構造２２上に、ＣＶＤ法により拡散防止膜２を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。拡散防止膜２としては、例えば、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜を用いることができる。
次に、拡散防止膜２上に、スピン塗布法によりｌｏｗ−ｋ膜３を、例えば、１００ｎｍ〜１０００ｍｍの膜厚で形成する。その直後、薬液により基板外周部分のｌｏｗ−ｋ膜３を幅Ａだけ除去する。除去幅Ａ、すなわち基板エッジ２１ａからｌｏｗ−ｋ膜３エッジまでの長さは、３ｍｍ以上が好適である。ｌｏｗ−ｋ膜３除去後、不活性ガス雰囲気中でベーク処理及びキュアを行い、さらにＨｅプラズマを照射することによりｌｏｗ−ｋ膜１３の表面改質処理を行う。ｌｏｗ−ｋ膜３としては、例えば、ＭＳＱ（Methyl Silsesquioxane）膜、ＨＳＱ（Hydrogen Silsesquioxane）膜若しくはポリマー（例えば、ダウケミカル社製のＳｉＬＫ（登録商標））、又はそれらに空孔が導入されたもの、又はそれらの積層膜を用いることができる。
【００５５】
次に、ｌｏｗ−ｋ膜３上に、ＣＶＤ法によりキャップ膜４を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。キャップ膜４としては、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜若しくはＳｉＮ膜、又はそれらの積層膜を用いることができる。
そして、リソグラフィ技術とドライエッチングにより、キャップ膜４、ｌｏｗ−ｋ膜３及び拡散防止膜２内にダマシン配線用の溝５を形成する。そして、溝５の内壁及びキャップ膜４上にスパッタリング法によりバリアメタル膜６を形成し、該バリアメタル膜６上にスパッタリング法によりシードＣｕ膜を形成する。バリアメタル膜６としては、例えば、Ｔａ膜、Ｔｉ膜、ＴａＮ膜、ＴｉＮ膜、ＷＮ膜若しくはＷＳｉＮ膜、又はそれらの積層膜を用いることができる。さらに、シードＣｕ膜上に電解メッキ法によりＣｕ膜７を形成する。その後、アニール処理を行う。これにより、溝５の内部が、バリアメタル膜６、シードＣｕ膜及びＣｕ膜７からなる導電膜により埋め込まれる。なお、アニール処理は、Ｃｕ膜７の薬液除去後に行ってもよい。
【００５６】
次に、薬液により基板外周部分のＣｕ膜７を除去する。Ｃｕ膜７の除去幅Ｂ、すなわち基板エッジ２１ａからＣｕ膜７エッジまでの長さは、上述した除去幅Ａよりも１ｍｍ以上大きくする。
【００５７】
次に、図５（ｂ）に示すように、実施の形態１と同様にオービタル方式のＣＭＰ装置を用いて、キャップ膜４上に形成された不要なＣｕ膜７及びバリアメタル膜６を除去する。以上の工程を経ることにより、半導体チップ２０上に、配線層２３ａと電気的に接続されるＣｕダマシン配線が形成される。
【００５８】
以上説明したように、本実施の形態５では、ｌｏｗ−ｋ膜３の除去幅ＡとＣｕ膜７の除去幅Ｂとの差を１ｍｍ以上とすることにより、ｌｏｗ−ｋ膜３エッジと、Ｃｕ膜７エッジとの距離を従来よりも広くすることとした。これにより、半導体チップ２０上に形成されるＣｕ配線用のＣｕ−ＣＭＰにおいてｌｏｗ−ｋ膜３エッジに加わるＣＭＰ荷重を大幅に低減することができ、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜３の剥離を飛躍的に抑制することができる。また、ｌｏｗ−ｋ膜３の除去幅Ａを４ｍｍ以上にすることにより、ｌｏｗ−ｋ膜３の剥離を更に抑制することができる。よって、半導体実装装置の歩留まりを向上させることができ、半導体実装装置の信頼性を向上させることができる。
【００５９】
なお、本実施の形態５では半導体チップ２０上の第１層のＣｕ配線層を形成する場合について説明したが、多層のＣｕ配線層を形成する場合に対しても適用することができる。上層の配線層の方がｌｏｗ−ｋ膜の剥離が生じやすいため、本発明は、上層のＣｕ配線層を形成する際に特に好適である（後述する実施の形態６についても同様）。
【００６０】
実施の形態６．
本発明の実施の形態６は、上述した実施の形態２の配線形成方法を、半導体実装装置のＣｕ配線に適用したものである。
上記実施の形態５では、Ｃｕ膜７の除去幅Ｂをｌｏｗ−ｋ膜３の除去幅Ａよりも大きくする場合、すなわちｌｏｗ−ｋ膜３エッジがＣｕ膜７エッジよりも基板外周側になる場合について説明した。本実施の形態６では、ｌｏｗ−ｋ膜３の除去幅ＡをＣｕ膜７の除去幅Ｂよりも大きくする場合、すなわちｌｏｗ−ｋ膜３エッジがＣｕ膜７エッジよりも基板中心側になる場合について説明する。それ以外については実施の形態５と同様であるため、以下、図６を参照して実施の形態５との相違点を中心に説明する。図６は、本発明の実施の形態６による半導体実装装置の製造方法を説明するための工程断面図である。
【００６１】
先ず、図６（ａ）に示すように、実施の形態５と同様の方法を用いて、Ｃｕ膜７の形成まで行う。
次に、薬液により基板外周部分のＣｕ膜７を除去する。Ｃｕ膜７の除去幅Ｂは、ｌｏｗ−ｋ膜３の除去幅Ａよりも１ｍｍ以上小さくする。
【００６２】
その後、図６（ｂ）に示すように、実施の形態１と同様にオービタル方式のＣＭＰ装置を用いて、キャップ膜４上に形成された不要なＣｕ膜７及びバリアメタル膜６を除去する。上述したように、除去幅Ｂを除去幅Ａよりも１ｍｍ以上小さくしているため、高いＣＭＰ荷重がｌｏｗ−ｋ膜３エッジに加わることを回避することができる。
以上の工程経ることにより、半導体チップ２０上に、配線層２３ａと電気的に接続されるＣｕダマシン配線が形成される。
【００６３】
本実施の形態６においても、実施の形態５と同様にｌｏｗ−ｋ膜３の除去幅ＡとＣｕ膜７の除去幅Ｂとの差を１ｍｍ以上とすることにより、ｌｏｗ−ｋ膜３エッジと、Ｃｕ膜７エッジとの距離を従来よりも広くすることとした。これにより、実施の形態５と同様に、半導体チップ２０上に形成されるＣｕ配線用のＣｕ−ＣＭＰにおいてｌｏｗ−ｋ膜３エッジに加わるＣＭＰ荷重を大幅に低減することができ、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜３の剥離を飛躍的に抑制することができる。また、ｌｏｗ−ｋ膜３の除去幅Ａを４ｍｍ以上にすることにより、ｌｏｗ−ｋ膜３の剥離を更に抑制することができる。よって、半導体実装装置の歩留まりを向上させることができ、半導体実装装置の信頼性を向上させることができる。
また、本実施の形態６では、Ｃｕ膜７を薬液除去した時点で、ｌｏｗ−ｋ膜３エッジよりもＣｕ膜７エッジが外側に位置する。すなわち、Ｃｕ−ＣＭＰにおいてｌｏｗ−ｋ膜３エッジがＣｕ膜７により覆われている。よって、アンカー効果により、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜３の剥離を実施の形態５よりも更に抑制することができる。
【００６４】
実施の形態７．
本発明の実施の形態７は、上述した実施の形態１又は２の配線形成方法を、多層基板で構成される半導体実装装置のＣｕ配線に適用したものである。図７は、実施の形態７による半導体実装装置の製造方法により製造された半導体実装装置を説明するための断面図である。
【００６５】
図７に示すように、半導体実装装置は、基板３１と多層配線構造３２とを有する１層目の半導体チップ（以下「チップ」と略称する。）、基板３３と多層配線構造３４とを有する２層目のチップ、及び、基板３５と多層配線構造３６とを有する３層目のチップを積層したものである。１層目のチップと２層目のチップとはｌｏｗ−ｋ膜４２を接着層としてFace-to-Face接続し、２層目のチップと３層目のチップとはｌｏｗ−ｋ膜４５を接着層としてFace-to-Back接続されている。また、ｌｏｗ−ｋ膜４２，４５の下層及び上層には、それぞれ拡散防止膜として機能する絶縁層４１，４３と絶縁層４４，４６が形成されている。また、絶縁膜４４内には配線層５２が形成されている。また、該配線層５２と接続するブリッジビア５１が１層目及び２層目のチップ内に形成され、ブリッジビア５３が３層目のチップ内に形成されることにより、３層に積層されたチップが電気的接続される。
【００６６】
上記実施の形態５，６と同様の方法を用いることにより、３層目のチップ上に、ブリッジビア５３と電気的に接続されるＣｕダマシン配線が形成される。
【００６７】
本実施の形態７においても、実施の形態５，６と同様に、ｌｏｗ−ｋ膜３の除去幅ＡとＣｕ膜７の除去幅Ｂとの差を１ｍｍ以上とすることにより、３層目のチップ上に形成されるＣｕ配線用のＣｕ−ＣＭＰにおいてｌｏｗ−ｋ膜３エッジに加わるＣＭＰ荷重を大幅に低減することができ、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜３の剥離を飛躍的に抑制することができる。また、ｌｏｗ−ｋ膜３の除去幅Ａを４ｍｍ以上にすることにより、ｌｏｗ−ｋ膜３の剥離を更に抑制することができる。よって、半導体実装装置の歩留まりを向上させることができ、半導体実装装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態１による配線形成方法を説明するための工程断面図である。
【図２】本発明の実施の形態２による配線形成方法を説明するための工程断面図である。
【図３】本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である。
【図４】本発明の実施の形態４による半導体装置の製造方法を説明するための工程断面図である。
【図５】本発明の実施の形態５による半導体実装装置の製造方法を説明するための工程断面図である。
【図６】本発明の実施の形態６による半導体実装装置の製造方法を説明するための工程断面図である。
【図７】本発明の実施の形態７による半導体実装装置の製造方法により製造された半導体実装装置を説明するための断面図である。
【符号の説明】
【００６９】
１    下地、基板
２    拡散防止膜
３    ｌｏｗ−ｋ膜（ＭＳＱ膜）
４    キャップ膜
５    溝
６    バリアメタル膜
７    Ｃｕ膜
１０  ウェハエッジ
１１  ゲート絶縁膜
１２  ゲート電極
１３  サイドウォール
１４  低濃度拡散層
１５  高濃度拡散層
１６  絶縁膜
１７  コンタクト
２０  半導体装置（半導体チップ）
２１  基板
２１ａ  基板エッジ
２２  多層配線構造
２３ａ，２３ｂ，２３ｃ，２３ｄ，  配線層
２４ａ，２４ｂ，２４ｃ  ビアコンタクト
３１，３３，３５  基板
３２，３４，３６  多層配線構造
４１，４３，４４，４６  絶縁層
４２，４４  ｌｏｗ−ｋ膜
５１，５３  ブリッジビア
５２  配線層
【図１】
2005217320.tif 000003
【図２】
2005217320.tif 000004
【図３】
2005217320.tif 000005
【図４】
2005217320.tif 000006
【図５】
2005217320.tif 000007
【図６】
2005217320.tif 000008
【図７】
2005217320.tif 000009