(57)【要約】【課題】インダクタ素子の基板上の占有面積を小さくし、基板の面積を縮小して小型化することが可能な半導体装置を提供する。【解決手段】単結晶シリコン基板１１上には四角形環状（回字状）のトレンチ１２が形成されている。そのため、単結晶シリコン基板１１上は、トレンチ１２に囲まれた矩形状の領域１１ａと、トレンチ１２の外側の領域１１ｂとに分けられる。そして、各領域１１ａ，１１ｂは、単結晶シリコン基板１１上に集積化されたモノリシックＩＣを構成する各種回路素子が形成される素子形成領域となっている。トレンチ１２内にはソレノイド構造のインダクタ素子１３が収容されており、インダクタ素子１３とトレンチ１２内壁との間には絶縁材１４が充填されている。そして、絶縁材１４が充填されたトレンチ１２はシャロートレンチ素子分離構造を形成し、そのトレンチ１２により各素子形成領域１１ａ，１１ｂは電気的に素子分離される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板に形成されたトレンチと、
そのトレンチ内に収容されたソレノイド構造のインダクタ素子と
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記基板は半導体基板または半導体層であり、
前記インダクタ素子と前記トレンチ内壁との間には絶縁材が充填されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記トレンチはシャロートレンチ素子分離構造を形成することを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記インダクタ素子は、前記基板の表面に対して水平方向にソレノイド構造をなすように配置されていることを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記インダクタ素子は、前記基板の表面に対して垂直方向にソレノイド構造をなすように配置されていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記インダクタ素子を複数個備え、
それら各インダクタ素子は、前記基板上に絶縁膜を介して積層されることにより、直列構造をなすことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、詳しくは、ソレノイド構造のインダクタ素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、モノリシックＩＣ（Integrated Circuit）内に形成されるインダクタ素子として、スパイラル構造のタイプとメアンダ構造のタイプとが用いられている。
スパイラル構造のインダクタ素子は、半導体基板上に形成された絶縁膜上に導電膜によって形成された渦巻き状のコイルから構成されている（例えば、特許文献１参照）。
メアンダ構造のインダクタ素子は、半導体基板上に形成された絶縁膜上に導電膜によって形成された葛折り状のコイルから構成されている（例えば、特許文献２参照）。
【０００３】
また、特許文献３に開示されるように、ＭＯＳ（Metal Oxide Semiconductor）構造のゲート酸化膜上に形成された複数の細片状のゲートと、これらのゲートをその一端部と次のゲートの他端部とを順次接続する複数のメタル配線材料とから構成されるソレノイド構造のインダクタ素子が提案されている。
【０００４】
また、特許文献４に開示されるように、半導体基板上の第１層のメタル配線と上層の第２層のメタル配線とその層間コンタクトを電気的に接続して、ソレノイド構造のインダクタを一次ソレノイドコイルとして形成し、前記一次ソレノイドコイルを平面上で環状に配置したものが提案されている。
【特許文献１】特開平１１−８７６１９号公報（第２頁、図１）
【特許文献２】特開平１１−８７６１８号公報（第２〜３頁、図１）
【特許文献３】特開平６−８９９７６号公報（第２〜４頁、図１〜図４）
【特許文献４】特開平１１−２１４６２２号公報（第２〜３頁、図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
スパイラル構造（特許文献１）やメアンダ構造（特許文献２）のインダクタ素子では、インダクタンスの大きなインダクタ素子を形成する場合、半導体基板上におけるインダクタ素子の占有面積が大きくなるため、半導体基板の面積（チップ面積）を縮小して小型化するのが難しいという問題があった。
【０００６】
また、特許文献３の技術では、半導体基板の表面に対して水平方向にソレノイド構造をなすインダクタ素子を配置し、そのインダクタ素子を基板上に形成するため、そのインダクタ素子を覆う層間絶縁膜上にはインダクタ素子の複雑な形状に沿った凹凸が生じ、その層間絶縁膜上に配線や他の素子を形成することが困難であるという問題があった。
【０００７】
また、特許文献４の技術では、半導体基板の表面に対して垂直方向にソレノイド構造をなすインダクタ素子を配置し、そのインダクタ素子を基板上に形成するため、そのインダクタ素子を覆う層間絶縁膜上にはインダクタ素子の複雑な形状に沿った凹凸が生じ、その層間絶縁膜上に配線や他の素子を形成することが困難であるという問題があった。
【０００８】
さらに、特許文献１〜４の技術では、半導体基板上にインダクタ素子のみを形成するための専用の領域を設ける必要があることから、半導体基板の面積を縮小して小型化するのが難しいという問題があった。特に、インダクタンスの大きなインダクタ素子を形成する場合には、基板上の占有面積を大きくとらなければならず、半導体基板の面積縮小化の障害となっている。
【０００９】
本発明は上記問題を解決するためになされたものであって、その目的は、インダクタ素子の基板上の占有面積を小さくし、基板の面積を縮小して小型化することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
（請求項１）
請求項１に記載の発明は、基板に形成されたトレンチと、そのトレンチ内に収容されたソレノイド構造のインダクタ素子とを備えた半導体装置を技術的特徴とする。
【００１１】
（請求項２）
請求項２に記載の発明は、請求項１に記載の半導体装置において、前記基板は半導体基板または半導体層であり、前記インダクタ素子と前記トレンチ内壁との間には絶縁材が充填されていることを技術的特徴とする。
【００１２】
（請求項３：第１実施形態に該当）
請求項３に記載の発明は、請求項２に記載の半導体装置において、前記トレンチはシャロートレンチ素子分離構造を形成することを技術的特徴とする。
【００１３】
（請求項４：第３実施形態に該当）
請求項４に記載の発明は、請求項１〜３のいずれか１項に記載の半導体装置において、前記インダクタ素子は、前記基板の表面に対して水平方向にソレノイド構造をなすように配置されていることを技術的特徴とする。
【００１４】
（請求項５：第１実施形態に該当）
請求項５に記載の発明は、請求項１〜３のいずれか１項に記載の半導体装置において、前記インダクタ素子は、前記基板の表面に対して垂直方向にソレノイド構造をなすように配置されていることを技術的特徴とする。
【００１５】
（請求項６：第２実施形態に該当）
請求項６に記載の発明は、請求項５に記載の半導体装置において、前記インダクタ素子を複数個備え、それら各インダクタ素子は、前記基板上に絶縁膜を介して積層されることにより、直列構造をなすことを技術的特徴とする。
【発明の効果】
【００１６】
（請求項１）
請求項１に記載の発明では、インダクタ素子がソレノイド構造であるため、スパイラル構造（特許文献１）やメアンダ構造（特許文献２）のインダクタ素子に比べて、インダクタンスの大きなインダクタを小型に形成することができるため、基板上の占有面積を小さくできる。
【００１７】
そして、請求項１に記載の発明では、インダクタ素子がトレンチ１２内に収容されており、トレンチ上のデバイス表面は、基板表面と面一になって凹凸が生じていない。そのため、平坦なトレンチ上に層間絶縁膜を形成し、その平坦な層間絶縁膜上に配線や他の素子を形成することが可能である。
つまり、インダクタ素子上に凹凸が生じて配線や他の素子を形成不能な従来技術（特許文献３または特許文献４）に対して、請求項１に記載の発明によれば、インダクタ素子上に配線や他の素子を形成した多層構造のデバイスが得られるため、基板表面の利用効率が高まり、基板の面積を縮小して小型化できる。
【００１８】
（請求項２）
請求項２に記載の発明では、請求項１に記載の発明における前記基板を半導体基板または半導体層としても、インダクタ素子とトレンチ内壁との間に絶縁材を充填することにより、インダクタ素子と基板とを絶縁することができる。
【００１９】
（請求項３）
請求項３に記載の発明では、絶縁材が充填されたトレンチはシャロートレンチ素子分離構造を形成し、インダクタ素子はトレンチ内に収容されている。そのため、基板上にインダクタ素子のみを形成する領域を設ける必要がある従来技術（特許文献１〜４）に対して、請求項３に記載の発明によれば、インダクタ素子のみを形成する領域を基板上に設ける必要が無く、インダクタ素子の形成領域をトレンチによる素子分離領域と兼用させることが可能になるため、基板の面積を更に縮小して小型化できる。
【００２０】
（請求項４）
請求項４に記載の発明では、トレンチ内に横方向にインダクタ素子を収容することにより、基板表面に対して水平方向にソレノイド構造をなすインダクタンス素子を配置し、そのソレノイド構造のインダクタ素子の中心軸が基板表面に対して水平になるように配置できる。
【００２１】
（請求項５）
請求項５に記載の発明では、トレンチ内に縦方向にインダクタ素子を収容することにより、基板表面に対して垂直方向にソレノイド構造をなすインダクタンス素子を配置し、そのソレノイド構造のインダクタ素子の中心軸が基板表面に対して垂直になるように配置できる。
【００２２】
（請求項６）
請求項６に記載の発明では、各インダクタ素子が絶縁膜を介して積層されて直列構造をなすため、各インダクタ素子を磁気結合させることにより、各インダクタ素子間の信号伝送を電磁誘導によって行うことが可能になり、非接触ＩＣに利用できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、第１実施形態と同一構成部材については符号を等しくして説明を省略してある。
【００２４】
（第１実施形態）
図１（Ａ）は、第１実施形態の半導体装置１０を説明するための平面図である。図１（Ｂ）は、半導体装置１０の概略断面図である。尚、図１（Ｂ）は、図１（Ａ）のＸ−Ｘ線断面図である。
【００２５】
単結晶シリコン基板（半導体基板）１１上には四角形環状（回字状）のトレンチ（溝）１２が形成されている。そのため、単結晶シリコン基板１１上は、トレンチ１２に囲まれた矩形状の領域１１ａと、トレンチ１２の外側の領域１１ｂとに分けられる。そして、各領域１１ａ，１１ｂは、単結晶シリコン基板１１上に集積化されたモノリシックＩＣを構成する各種回路素子（図示略）が形成される素子形成領域となっている。
【００２６】
トレンチ１２内にはソレノイド構造のインダクタ素子１３が収容されており、インダクタ素子１３とトレンチ１２内壁との間には絶縁材１４が充填されている。そして、絶縁材１４が充填されたトレンチ１２はシャロートレンチ素子分離構造を形成し、そのトレンチ１２により各素子形成領域１１ａ，１１ｂは電気的に素子分離される。
【００２７】
図２は、トレンチ１２内から取り出したインダクタ素子１３を示す斜視図である。尚、図１（Ｂ）は、図２に示すインダクタ素子１３をＹ−Ｙ線方向に切断した状態を示す断面図である。
【００２８】
インダクタ素子１３は、単結晶シリコン基板１１表面に対して垂直方向に３層に渡って配置された略コ字状の各配線材１３ａ〜１３ｃが、層間コンタクトを構成する柱状の各配線材１３ｄ，１３ｅによって接続されることで形成され、一定の径とピッチで形成された略螺旋状の四角柱形ソレノイド構造をなしている。
【００２９】
つまり、半導体装置１０は、トレンチ１２内に縦方向にインダクタ素子１３を収容することにより、単結晶シリコン基板１１表面に対して垂直方向にソレノイド構造をなすインダクタ素子１３を配置している。すなわち、ソレノイド構造のインダクタ素子１３の中心軸が単結晶シリコン基板１１表面に対して垂直になるように配置されている。
【００３０】
［第１実施形態の製造方法］
図３および図４は、第１実施形態の半導体装置１０の製造方法を説明するための概略断面図である。
【００３１】
工程１（図３（Ａ））：ＲＩＥ（Reactive Ion Etching）法などの異方性エッチング法を用い、単結晶シリコン基板１１にトレンチ１２を形成する。そして、熱酸化法を用い、トレンチ１２内壁にシリコン酸化膜２１を形成する。
【００３２】
工程２（図３（Ｂ））：トレンチ１２内に配線材１３ｃを形成する。ここで、配線材１３ｃの形成方法としては、選択エピタキシャル成長法を用いてＮ形またはＰ形の単結晶シリコン膜からなる配線材１３ｃを形成する方法、ＣＶＤ（Chemical Vapor Deposition）法を用いて多結晶シリコン膜を形成し、その多結晶シリコン膜にＮ形またはＰ形の不純物をドープしてＮ形またはＰ形の多結晶シリコン膜からなる配線材１３ｃを形成する方法などがある。尚、多結晶シリコン膜に不純物をドープする方法には、イオン注入法、熱拡散法などがある。
【００３３】
工程３（図３（Ｃ））：熱酸化法を用い、配線材１３ｃ上にシリコン酸化膜２２を形成する。そして、異方性エッチング法を用い、シリコン酸化膜２２の配線材１３ｅになる部分にコンタクトホール（図示略）を形成する。
【００３４】
工程４（図４（Ａ））：配線材１３ｃと同様の方法により、シリコン酸化膜２２上に配線材１３ｂを形成する。このとき、工程３で形成したコンタクトホール内にも配線材１３ｂの形成材料が充填され、その形成材料によって配線材１３ｅが形成される。その結果、層間コンタクトである配線材１３ｅによって各配線材１３ｂ，１３ｃが接続される。
【００３５】
工程５（図４（Ｂ））：熱酸化法を用い、配線材１３ｂ上にシリコン酸化膜２３を形成する。そして、異方性エッチング法を用い、シリコン酸化膜２３の配線材１３ｄになる部分にコンタクトホール（図示略）を形成する。
【００３６】
工程６（図４（Ｃ））：配線材１３ｃと同様の方法により、シリコン酸化膜２３上に配線材１３ａを形成する。このとき、工程４で形成したコンタクトホール内にも配線材１３ａの形成材料が充填され、その形成材料によって配線材１３ｄが形成される。その結果、層間コンタクトである配線材１３ｄによって各配線材１３ａ，１３ｂが接続される。そして、各シリコン酸化膜２１〜２３によって絶縁材１４が形成される。
【００３７】
［第１実施形態の作用・効果］
第１実施形態の半導体装置１０によれば、以下の作用・効果を得ることができる。
【００３８】
（１−１）インダクタ素子１３はソレノイド構造であるため、スパイラル構造（特許文献１）やメアンダ構造（特許文献２）のインダクタ素子に比べて、インダクタンスの大きなインダクタを小型に形成することが可能であり、単結晶シリコン基板１１上の占有面積を小さくできる。
【００３９】
（１−２）絶縁材１４が充填されたトレンチ１２はシャロートレンチ素子分離構造を形成し、インダクタ素子１３はトレンチ１２内に収容されている。そのため、単結晶シリコン基板１１上にインダクタ素子のみを形成する領域を設ける必要がある従来技術（特許文献１〜４）に対して、第１実施形態によれば、インダクタ素子１３のみを形成する領域を単結晶シリコン基板１１上に設ける必要が無く、インダクタ素子１３の形成領域をトレンチ１２による素子分離領域と兼用させることが可能になるため、単結晶シリコン基板（半導体チップ）１１の面積を縮小して半導体チップ（シリコンチップ）を小型化できる。
【００４０】
そして、シャロートレンチ素子分離構造によるトレンチ１２は、十分な面積の素子形成領域１１ａを得るために単結晶シリコン基板１１上の占有面積が大きいため、トレンチ１２内にソレノイド構造のインダクタ素子１３を収容すれば、インダクタの大きなインダクタ素子１３を容易に形成することができる。
【００４１】
（１−３）インダクタ素子１３はトレンチ１２内に収容されており、トレンチ１２上のデバイス表面は、単結晶シリコン基板１１表面と面一になって凹凸が生じていない。そのため、トレンチ１２を素子分離に使用しない場合には、平坦なトレンチ１２上に層間絶縁膜を形成し、その平坦な層間絶縁膜上に配線や他の素子を形成することが可能である。
【００４２】
つまり、インダクタ素子上に凹凸が生じて配線や他の素子を形成不能な従来技術（特許文献３または特許文献４）に対して、第１実施形態によれば、インダクタ素子１３上に配線や他の素子を形成した多層構造のデバイスが得られるため、単結晶シリコン基板１１表面の利用効率が高まり、単結晶シリコン基板１１の面積を縮小して小型化できる。
【００４３】
（１−４）単結晶シリコン基板１１上に抵抗素子およびキャパシタ素子を形成し、その抵抗素子およびキャパシタ素子にインダクタ素子１３を接続してＲＬＣ共振回路を構成し、単結晶シリコン基板１１上に形成した電極パッドと回路素子との間に前記ＲＬＣ共振回路を接続して挿入することが考えられる。
【００４４】
このようにすれば、電極パッドに印加されたサージ電圧を前記ＲＬＣ共振回路で減衰させることが可能になり、回路素子に高いサージ電圧が印加されるのを防いで回路素子の故障を防止し、耐サージ性を高めることができる。
【００４５】
（１−５）単結晶シリコン基板１１上にインダクタ素子１３を形成することにより、外部装置と基板１１に形成した回路素子との間の信号伝送を、インダクタ素子１３の電磁誘導によって行うことが可能になり、非接触ＩＣを実現できる。
【００４６】
（第２実施形態）
図５は、第２実施形態の半導体装置３０を説明するための概略断面図である。第２実施形態の半導体装置３０は、第１実施形態の半導体装置１０上に絶縁膜３１を形成し、その絶縁膜３１上に半導体装置１０と同様な構成の半導体装置３２を形成したものである。
【００４７】
絶縁膜３１は、熱酸化法によって形成されたシリコン酸化膜からなる。
半導体装置３２は、単結晶シリコン層３３、トレンチ３４、インダクタ素子３５、絶縁材３６から構成されている。単結晶シリコン層３３は、絶縁膜３１上にエピタキシャル成長法などによって形成されている。単結晶シリコン層３３には表面から裏面まで貫通するトレンチ３４が形成されている。トレンチ３４内にはソレノイド構造のインダクタ素子３５が収容されており、インダクタ素子３５とトレンチ１２内壁との間には絶縁材３６が充填されている。
【００４８】
トレンチ３４、インダクタ素子３５、絶縁材３６はそれぞれ、第１実施形態のトレンチ１２、インダクタ素子１３、絶縁材１４と同様の構成をとり、その製造方法も同様である。
【００４９】
つまり、第２実施形態の半導体装置３０は、ＳＯＩ（Silicon On Insulator）技術を用い、単結晶シリコン基板１１上に２つのインダクタ素子１３，３５を絶縁膜３１を介して積層させることにより、直列構造の各インダクタ素子１３，３５を形成したものである。
【００５０】
従って、半導体装置３０では、各インダクタ素子１３，３５を磁気結合させることにより、各インダクタ素子１３，３５間の信号伝送を電磁誘導によって行うことが可能になり、非接触ＩＣに利用できる。
【００５１】
（第３実施形態）
図６（Ａ）は、第３実施形態の半導体装置４０を説明するための平面図である。図６（Ｂ）は、半導体装置４０の概略断面図である。尚、図６（Ｂ）は、図６（Ａ）のＸ−Ｘ線断面図である。
【００５２】
単結晶シリコン基板（半導体基板）４１上には直方体状のトレンチ（溝）４２が形成されている。トレンチ４２内にはソレノイド構造のインダクタ素子４３が収容されており、インダクタ素子４３とトレンチ４２内壁との間に絶縁材４４が充填されている。
【００５３】
図７は、トレンチ４２内から取り出したインダクタ素子４３を示す斜視図である。尚、図６（Ｂ）は、図７に示すインダクタ素子４３をＹ−Ｙ線方向に切断した状態を示す断面図である。
【００５４】
インダクタ素子４３は、単結晶シリコン基板４１表面に対して水平方向に３層に渡って配置された略コ字状の各配線材４３ａ〜４３ｃが、層間コンタクトを構成する柱状の各配線材４３ｄ，４３ｅによって接続されることで形成され、一定の径とピッチで形成された略螺旋状の四角柱形ソレノイド構造をなしている。
【００５５】
つまり、半導体装置４０は、トレンチ４２内に横方向にインダクタ素子４３を収容することにより、単結晶シリコン基板４１表面に対して水平方向にソレノイド構造をなすインダクタ素子４３を配置している。すなわち、ソレノイド構造のインダクタ素子４３の中心軸が単結晶シリコン基板４１表面に対して水平になるように配置されている。
【００５６】
［第３実施形態の製造方法］
図８〜図１４は、第３実施形態の半導体装置４０の製造方法を説明するための概略断面図である。
【００５７】
工程１（図８（Ａ））：ＲＩＥ法などの異方性エッチング法を用い、単結晶シリコン基板４１にトレンチ４２を形成する。そして、熱酸化法を用い、トレンチ４２内壁にシリコン酸化膜５１を形成する。次に、第１実施形態の配線材１３ｃと同様の方法により、トレンチ１２内に各配線材６１，６２を形成する。
工程２（図８（Ｂ））：配線材１３ｃと同様の方法により、各配線材６１，６２上にそれぞれ各配線材６３，６４を形成する。
【００５８】
工程３（図９（Ａ））：ＣＶＤ法を用い、配線材６１上にシリコン酸化膜５２を形成する。
工程４（図９（Ｂ））：配線材１３ｃと同様の方法により、各配線材６３，６４上にそれぞれ各配線材６５，６６を形成する。
【００５９】
工程５（図１０（Ａ））：ＣＶＤ法を用い、シリコン酸化膜５２上にシリコン酸化膜５３を形成する。
工程６（図１０（Ｂ））：配線材１３ｃと同様の方法により、各配線材６５，６６上にそれぞれ各配線材６７，６８を形成する。
【００６０】
工程７（図１１（Ａ））：ＣＶＤ法を用い、シリコン酸化膜５３上にシリコン酸化膜５４を形成する。
工程８（図１１（Ｂ））：配線材１３ｃと同様の方法により、各配線材６７，６８上にそれぞれ各配線材６９，７０を形成する。
【００６１】
工程９（図１２（Ａ））：ＣＶＤ法を用い、シリコン酸化膜５４上にシリコン酸化膜５５を形成する。
工程１０（図１２（Ｂ））：配線材１３ｃと同様の方法により、各配線材６９，７０上にそれぞれ各配線材７１，７２を形成する。
【００６２】
工程１１（図１３（Ａ））：ＣＶＤ法を用い、シリコン酸化膜５５上にシリコン酸化膜５６を形成する。
工程１２（図１３（Ｂ））：配線材１３ｃと同様の方法により、各配線材７１，７２上にそれぞれ各配線材７３，７４を形成する。
【００６３】
工程１３（図１４）：配線材１３ｃと同様の方法により、シリコン酸化膜５６上に配線材７５を形成する。その結果、各配線材６１〜７５によって各配線材４３ａ〜４３ｅが形成され、各シリコン酸化膜５１〜５６によって絶縁材４４が形成される。
【００６４】
［第３実施形態の作用・効果］
第３実施形態の半導体装置４０によれば、第１実施形態の前記（１−１）（１−４）（１−５）と同様の作用・効果を得ることができる。
【００６５】
また、第３実施形態の半導体装置４０において、インダクタ素子４３はトレンチ４２内に収容されており、トレンチ４２上のデバイス表面は、単結晶シリコン基板４１表面と面一になって凹凸が生じていない。そのため、平坦なトレンチ４２上に層間絶縁膜を形成し、その平坦な層間絶縁膜上に配線や他の素子を形成することが可能である。
【００６６】
つまり、インダクタ素子上に凹凸が生じて配線や他の素子を形成不能な従来技術（特許文献３または特許文献４）に対して、第３実施形態によれば、インダクタ素子４３上に配線や他の素子を形成した多層構造のデバイスが得られるため、単結晶シリコン基板４１表面の利用効率が高まり、単結晶シリコン基板４１の面積を縮小して小型化できる。
【００６７】
［別の実施形態］
ところで、本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
【００６８】
［１］インダクタ素子１３，３５，４３は四角柱形ソレノイド構造であるが、三角または五角以上の多角柱形や円柱形のソレノイド構造にしてもよい。
その場合、第１実施形態および第２実施形態では、インダクタ素子１３，３５の形状に合わせてトレンチ１２，３４を多角形環状や円形環状にしてもよい。
【００６９】
［２］インダクタ素子１３，３５，４３は３層に渡って配置された配線材１３ａ〜１３ｄ，４３ａ〜４３ｄによって構成されているが、２層または４層以上に配置された配線材によって構成してもよい。
【００７０】
［３］第１実施形態におけるシャロートレンチ素子分離構造のトレンチ１２内に、第３実施形態と同様のインダクタ素子４３（単結晶シリコン基板表面に対して水平方向にソレノイド構造をなすインダクタ素子）を収容してもよい。
【００７１】
［４］第２実施形態の半導体装置３０は単結晶シリコン基板１１上に２つのインダクタ素子１３，３５を絶縁膜３１を介して積層させたものであるが、３つ以上のインダクタ素子を絶縁膜を介して積層させることにより、直列構造の３つ以上のインダクタ素子を形成してもよい。
この場合にも、第２実施形態と同様に、各インダクタ素子を磁気結合させることにより、各インダクタ素子間の信号伝送を電磁誘導によって行うことができる。
【００７２】
［５］インダクタ素子１３，３５，４３を形成するための配線材１３ａ〜１３ｅ，４３ａ〜４３ｅは、単結晶シリコン膜または多結晶シリコン膜に限らず、例えば、各種金属（アルミニウム、銅など）の単体または合金、各種高融点金属（タングステン、チタン、ニッケル、クロムなど）の単体または合金、各種シリサイドなど、どのような導電材料からなる導電膜に置き換えてもよい。
【００７３】
［６］絶縁材１４，３６および絶縁膜３１は、熱酸化法によって形成されたシリコン酸化膜に限らず、例えば、ＣＶＤ法によって形成された酸化シリコン，窒化シリコン，ＰＳＧ（Phosphor-Silicate Glass），ＢＳＧ（Boron-Silicate Glass），ＢＰＳＧ（Boron-doped Phosphor-Silicate Glass）や、ＳＯＧ（Spin coating On Glass），ポリイミド，メチルシロキサン系ポリマーなどの塗布絶縁膜など、どのような絶縁材料からなる絶縁材および絶縁膜に置き換えてもよい。
また、絶縁材４４についても、どのような絶縁材料からなる絶縁材に置き換えてもよい。
【００７４】
［７］単結晶シリコン基板１１，４１は、その他の半導体基板（例えば、ガリウム・ヒ素基板、インジウム・ガリウム・ヒ素基板など）や、ＳＯＩ基板の上に作成した多結晶シリコン層または非晶質シリコン層などに置き換えてもよい。
また、単結晶シリコン層３３についても、その他の半導体層や多結晶シリコン層または非晶質シリコン層などに置き換えてもよい。
【図面の簡単な説明】
【００７５】
【図１】図１（Ａ）は、本発明を具体化した第１実施形態の半導体装置１０を説明するための平面図。図１（Ｂ）は半導体装置１０の概略断面図。
【図２】第１実施形態のインダクタ素子１３を示す斜視図。
【図３】第１実施形態の半導体装置１０の製造方法を説明するための概略断面図。
【図４】第１実施形態の半導体装置１０の製造方法を説明するための概略断面図。
【図５】本発明を具体化した第２実施形態の半導体装置３０を説明するための概略断面図。
【図６】図６（Ａ）は、本発明を具体化した第３実施形態の半導体装置４０を説明するための平面図。図６（Ｂ）は、半導体装置３０の概略断面図。
【図７】第３実施形態のインダクタ素子４３を示す斜視図。
【図８】第３実施形態の半導体装置４０の製造方法を説明するための概略断面図。
【図９】第３実施形態の半導体装置４０の製造方法を説明するための概略断面図。
【図１０】第３実施形態の半導体装置４０の製造方法を説明するための概略断面図。
【図１１】第３実施形態の半導体装置４０の製造方法を説明するための概略断面図。
【図１２】第３実施形態の半導体装置４０の製造方法を説明するための概略断面図。
【図１３】第３実施形態の半導体装置４０の製造方法を説明するための概略断面図。
【図１４】第３実施形態の半導体装置４０の製造方法を説明するための概略断面図。
【符号の説明】
【００７６】
１０，３０，４０…半導体装置
１１，４１…単結晶シリコン基板
１２，３４，４２…トレンチ
１３，３５，４３…インダクタンス素子
１４，３６，４４…絶縁材
３１…絶縁膜
３３…単結晶シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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