(57)【要約】【課題】  単結晶シリコン層における欠陥の発生を防止することにより、単結晶シリコン層に形成される素子の不良品発生率を低下させることができる電気光学装置の製造方法を提供する。【解決手段】  絶縁性を有する支持基板１０に単結晶半導体層１ａを貼り合わせる基板形成工程と、単結晶半導体層１ａに薄膜トランジスタのゲート絶縁膜２を形成するゲート絶縁膜形成工程と、ゲート絶縁膜２上にゲート電極３ａを形成するゲート電極形成工程と、を有し、ゲート電極３ａ形成工程以後に行われる熱処理温度を９５０℃以下とすることを特徴とする。【選択図】  図８
2005217288.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性を有する支持基板に単結晶半導体層を貼り合わせる基板形成工程と、
前記単結晶半導体層に薄膜トランジスタのゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
を有し、
前記ゲート電極形成工程以後に行われる熱処理温度を９５０℃以下とすることを特徴とする電気光学装置の製造方法。
【請求項２】
前記ゲート電極形成工程以後に行われる熱処理温度を８５０℃以下とすることを特徴とする請求項１記載の電気光学装置の製造方法。
【請求項３】
前記ゲート絶縁膜形成工程において、前記ゲート絶縁膜が前記単結晶半導体層に熱処理を施すことにより形成され、
前記熱処理の温度を８５０℃以下とすることを特徴とする請求項１または２に記載の電気光学装置の製造方法。
【請求項４】
前記単結晶半導体層の所定領域に、前記単結晶半導体層を所定の導電型半導体層とする不純物を導入する導入工程と、
導入された前記不純物に熱処理を施して活性化する活性化工程と、を有し、
前記活性化工程における熱処理温度を８５０℃以下とすることを特徴とする請求項１から３のいずれかに記載の電気光学装置の製造方法。
【請求項５】
前記ゲート電極形成工程後に、
前記薄膜トランジスタと電気的に接続される容量電極と、導電性材料から形成された容量線と、前記容量電極および前記容量線を絶縁する容量絶縁膜と、からなる蓄積容量を形成する容量形成工程を有し、
前記容量形成工程における、前記容量絶縁膜形成時の焼成温度を８５０℃以下とすることを特徴とする請求項１から４のいずれかに記載の電気光学装置の製造方法。
【請求項６】
前記単結晶半導体層には、ソース領域、チャネル領域、ドレイン領域が形成されるとともに、前記ソース領域と前記ドレイン領域には、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域とが形成され、
前記低濃度領域のシート抵抗が６０ｋΩ／□以下とされることを特徴とする請求項１から５のいずれかに記載の電気光学装置の製造方法。
【請求項７】
前記単結晶半導体層には、ソース領域、チャネル領域、ドレイン領域が形成されるとともに、前記ソース領域と前記ドレイン領域には、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域とが形成され、
前記低濃度領域のシート抵抗が４０ｋΩ／□以下とされることを特徴とする請求項１から６のいずれかに記載の電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置の製造方法に関する。
【背景技術】
【０００２】
従来、単結晶シリコン基板（あるいは石英基板）上に埋め込みシリコン酸化膜と単結晶シリコン層とが順次積層された構造のＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板が知られている。このような構成のＳＯＩ基板を用いて単結晶シリコン層にトランジスタ集積回路を作り込む場合、各トランジスタを相互に絶縁分離する方法の１つとしてメサ型分離法がある。この分離法は、トランジスタを形成する領域を除いた領域の単結晶シリコン層を全て除去する方法であり、製造が容易かつ分離領域も狭くできるといった特徴を有しているため多用されている。また、このようにして分離形成された単結晶シリコン層を用いたトランジスタは、各種電気光学装置におけるスイッチング素子などとして好適に用いられている。
【０００３】
前記の単結晶シリコン層を用いてトランジスタを形成する場合、通常は、単結晶シリコン層を熱酸化し、その表面上にシリコン酸化膜からなる熱酸化膜を形成してこれをゲート絶縁膜としている（例えば、特許文献１および２参照。）。
【特許文献１】特開平５−８２７８９号公報
【特許文献２】特開平８−１７２１９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、石英基板のように単結晶シリコン層と熱膨張係数が大きく異なる絶縁基板上に埋め込みシリコン酸化膜と単結晶シリコン層とを順次積層させた構造の基板の場合、特許文献１および２に開示されているように、高温の熱処理による熱酸化膜の形成を行うと、絶縁基板と単結晶シリコン層との熱膨張係数の違いにより、単結晶シリコン層に格子スリップなどの大幅な欠陥が発生する確率が高くなっていた。
また、このような欠陥の発生は、熱酸化膜の形成に限られることなく、絶縁基板と単結晶シリコン層との貼り合わせ以後であって高温の熱処理を行う工程であれば、どの工程にでも発生する恐れがあった。
【０００５】
上記欠陥を有する単結晶シリコン層を用いて形成された素子は、所定の性能を発揮することができないという問題があった。例えば素子としてトランジスタを例に挙げると、欠陥が発生することにより、そのスイッチ機能を発揮できなくなる（オフ電流が大幅に上昇し、オン電流が低下する）という問題があった。
【０００６】
本発明は、上記の課題を解決するためになされたものであって、単結晶シリコン層における欠陥の発生を防止することにより、単結晶シリコン層に形成される素子の不良品発生率を低下させることができる電気光学装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の電気光学装置の製造方法は、絶縁性を有する支持基板に単結晶半導体層を貼り合わせる基板形成工程と、単結晶半導体層に薄膜トランジスタのゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、を有し、ゲート電極形成工程以後に行われる熱処理温度を９５０℃以下とすることを特徴とする。
【０００８】
上記の構成を実現するために、より具体的には、ゲート電極形成工程以後に行われる熱処理温度を８５０℃以下とすることが望ましい。
【０００９】
すなわち、本発明の電気光学装置の製造方法によれば、ゲート電極の形成後には、９５０℃より高い温度を加える熱処理を行わないため、支持基板と単結晶半導体層との熱膨張係数の違いによる、単結晶半導体層に働く応力が小さくなり、単結晶半導体層中の格子スリップなどの欠陥発生を防止することができる。その結果、単結晶半導体層を用いる薄膜トランジスタの不良品（スイッチ機能不良）発生率を低下させることができる。
ここで、支持基板および単結晶半導体層として石英基板および単結晶シリコン層を用い、ゲート電極形成後の熱処理温度条件のみを変えて薄膜トランジスタを形成した、発明者による実験結果によると、ゲート電極形成後の熱処理温度が従来の略１０００℃の場合と、９５０℃の場合とを比較すると、熱処理温度が９５０℃の場合の方が薄膜トランジスタの不良品発生率（単結晶半導体層中の欠陥発生率）が少なくなることが明らかとなっている。また、ゲート電極形成後の熱処理温度が９５０℃の場合と、８５０℃の場合とを比較すると、熱処理温度が８５０℃の場合の方が、薄膜トランジスタの不良品発生率は一桁少なくなっている。
【００１０】
上記の構成を実現するために、より具体的には、ゲート絶縁膜形成工程において、ゲート絶縁膜が単結晶半導体層に熱処理を施すことにより形成され、熱処理の温度を８５０℃以下としてもよい。
この構成によれば、ゲート絶縁膜の形成時の熱処理温度が８５０℃以下であるので、支持基板と単結晶半導体層との熱膨張係数の違いによる、単結晶半導体層に働く応力が小さくなり、単結晶半導体層中の格子スリップなどの欠陥発生を防止することができる。その結果、単結晶半導体層を用いる薄膜トランジスタの不良品（スイッチ機能不良）発生率を低下させることができる。
【００１１】
上記の構成を実現するために、より具体的には、単結晶半導体層の所定領域に、単結晶半導体層を所定の導電型半導体層とする不純物を導入する導入工程と、導入された不純物に熱処理を施して活性化する活性化工程と、を有し、活性化工程における熱処理温度を８５０℃以下としてもよい。
この構成によれば、活性化工程における熱処理温度は８５０℃以下であるので、支持基板と単結晶半導体層との熱膨張係数の違いによる、単結晶半導体層に働く応力が小さくなり、単結晶半導体層中の格子スリップなどの欠陥発生を防止することができる。
【００１２】
上記の構成を実現するために、より具体的には、ゲート電極形成工程後に、薄膜トランジスタと電気的に接続される容量電極と、導電性材料から形成された容量線と、容量電極および容量線を絶縁する容量絶縁膜と、からなる蓄積容量を形成する容量形成工程を有し、容量形成工程における、容量絶縁膜形成時の焼成温度を８５０℃以下としてもよい。
この構成によれば、容量絶縁膜形成時の焼成温度が８５０℃以下であるので、支持基板と単結晶半導体層との熱膨張係数の違いによる、単結晶半導体層に働く応力が小さくなり、単結晶半導体層中の格子スリップなどの欠陥発生を防止することができる。
【００１３】
上記の構成を実現するために、より具体的には、単結晶半導体層には、ソース領域、チャネル領域、ドレイン領域が形成されるとともに、ソース領域とドレイン領域には、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域とが形成され、低濃度領域のシート抵抗が６０ｋΩ／□以下とされてもよい。
【００１４】
上記の構成を実現するために、より具体的には、単結晶半導体層には、ソース領域、チャネル領域、ドレイン領域が形成されるとともに、ソース領域とドレイン領域には、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域とが形成され、低濃度領域のシート抵抗が４０ｋΩ／□以下とされることが望ましい。
この構成によれば、低濃度領域のシート抵抗が６０ｋΩ／□以下となるように形成されているので、薄膜トランジスタの不良品（スイッチ機能不良）発生率を低下させることができる。
ここで、単結晶半導体層として膜厚５０ｎｍの単結晶シリコン層を用いて、低濃度領域のシート抵抗のみを変えて薄膜トランジスタを形成した、発明者の実験結果によると、低濃度領域のシート抵抗が従来の６０ｋΩ／□よりも大きい場合と、６０ｋΩ／□以下の場合とを比較すると、低濃度領域のシート抵抗が６０ｋΩ／□以下の場合の方が薄膜トランジスタの不良品発生率（単結晶半導体層中の欠陥発生率）が少なくなることが明らかとなっている。また、低濃度領域のシート抵抗が６０ｋΩ／□の場合と、４０ｋΩ／□の場合とを比較すると、低濃度領域のシート抵抗が４０ｋΩ／□の場合の方が、薄膜トランジスタの不良品発生率は略半分となっている。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態である液晶表示装置について図１から図５を参照して説明する。
図１は、液晶表示装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。図２は、データ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。図３は、図２のＡ−Ａ´断面図である。また、各図においては、各層・各部材を図面上で認識可能な程度の大きさとするため、各層・各部材ごとに縮尺を異ならせてある。
図１において、液晶表示装置の画像表示領域を構成するマトリクス状に形成された複数の画素には、それぞれ、画素電極９ａと画素電極９ａをスイッチング制御するためのＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）３０とが形成されており、画像信号が供給されるデータ線６ａがＴＦＴ３０のソースに電気的に接続されている。
【００１６】
データ線６ａに書き込む画像信号Ｓ１、Ｓ２、・・・、Ｓｎは、この順に線順次に供給されてもよいし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給されるようにしてもよい。
また、ＴＦＴ３０のゲートには走査線（ゲート電極）３ａが電気的に接続されており、走査線３ａには、走査信号Ｇ１、Ｇ２、・・・、Ｇｍが、この順に線順次で印加されるように構成されている。
画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけ閉じることにより、画像信号Ｓ１、Ｓ２、・・・、Ｓｎが、データ線６ａから画素電極９ａに書き込まれている。
【００１７】
画素電極９ａに書き込まれた画像信号Ｓ１、Ｓ２、・・・、Ｓｎは、対向基板に形成された対向電極との間で一定期間保持される。液晶は、画素電極９ａに印加される電圧レベルに応じて分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。そのため、液晶表示装置からは画像信号に応じたコントラストをもつ光（画像）が出射される。
なお、この液晶表示装置がノーマリーホワイトモードを採用しているのであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードを採用しているのであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加するように構成されている。
【００１８】
また、画素電極９ａと対向電極との間に形成される液晶容量と並列となるように蓄積容量７０が形成されている。蓄積容量７０は走査線３ａに並んで設けられるとともに、後述するように、固定電位側容量電極が含まれるとともに定電位に固定された容量線３００が含まれるように構成されている。
【００１９】
以下では、上記データ線６ａ、走査線３ａ、ＴＦＴ３０等による、上述のような回路動作が実現される液晶表示装置の構成について、図２および図３を参照して説明する。
液晶表示装置は、図３に示すように、データ線６ａ、走査線３ａ、ＴＦＴ３０等が形成されているＴＦＴアレイ基板（支持基板）１０と、これに対向配置される対向基板２０と、ＴＦＴアレイ基板１０および対向基板２０に挟持されている液晶層とから概略構成されている。
ＴＦＴアレイ基板１０は、例えば石英基板、ガラス基板、シリコン基板などから形成されており、対向基板２０は、例えばガラス基板や石英基板など、透光性を有する材料から形成されている。
【００２０】
ＴＦＴアレイ基板１０上には、図３に示すように、下から順に下地絶縁膜１２、第１層間絶縁膜４１、第２層間絶縁膜４２、第３層間絶縁膜４３が設けられている。そして、ＴＦＴアレイ基板１０と下地絶縁膜１２との間には下側遮光膜１１ａが設けられ、下地絶縁膜１２と第１層間絶縁膜４１との間にはＴＦＴ３０および走査線３ａが設けられている。第１層間絶縁膜４１と第２層間絶縁膜４２との間には蓄積容量７０が設けられ、第２層間絶縁膜４２と第３層間絶縁膜４３との間にはデータ線６ａが形成されている。
【００２１】
第３層間絶縁膜４３の上には、図３に示すように、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。
画素電極９ａは、例えばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜等の透明導電性膜から形成され、配向膜１６は、例えばポリイミド膜等の透明な有機膜から形成されている。また、前記画素電極９ａは、図２に示すように、ＴＦＴアレイ基板１０上にマトリクス状に複数設けられており（点線部９ａ´により輪郭が示されている）、画素電極９ａの縦横の境界に各々沿ってデータ線６ａおよび走査線３ａが設けられている。
データ線６ａは、アルミニウム膜等の金属膜あるいは合金膜から形成されている。走査線３ａは、半導体層（単結晶半導体層）１ａのうち図中右上がりの斜線領域で示したチャネル領域１ａ´に対向するように配置されており、走査線３ａはゲート電極として機能する。すなわち、走査線３ａとデータ線６ａとの交差する箇所にはそれぞれ、チャネル領域１ａ´に走査線３ａの本線部がゲート電極として対向配置された画素スイッチング用のＴＦＴ３０が設けられている。
【００２２】
ＴＦＴ３０は、図３に示すように、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有している。その構成要素としては、上述したようにゲート電極として機能する走査線３ａと、単結晶シリコン層からなり走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ´と、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２と、半導体層１ａにおける低濃度ソース領域（ソース領域、低濃度領域）１ｂと、低濃度ドレイン領域（ドレイン領域、低濃度領域）１ｃと、高濃度ソース領域（ソース領域、高濃度領域）１ｄと、高濃度ドレイン領域（ドレイン領域、高濃度領域）１ｅとを備えている。
ここで、ＴＦＴ３０の低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃは、単結晶シリコン層の膜厚が５０ｎｍの場合、そのシート抵抗が少なくとも６０ｋΩ／□以下、好ましくは４０ｋΩ／□以下となるように形成されている。
【００２３】
また、蓄積容量７０は、図３に示すように、画素電位側容量電極として働く中継層（容量電極）７１と、固定電位側容量電極として働く容量線３００の一部とが、誘電体膜（容量絶縁膜）７５を介して対向配置されることにより形成されている。
中継層７１は、後述するコンタクトホール８３、８５を介して、ＴＦＴ３０の高濃度ドレイン領域１ｅおよび画素電極９ａに電気的に接続されるように形成されるとともに、例えばポリシリコン膜などの導電性材料からなり、上述のように画素電位側容量電極として機能する。なお、中継層７１は、前述したように、ポリシリコン膜から形成されてもよいし、後述する容量線３００と同様に金属又は合金を含む単一層膜又は多層膜から形成されてもよい。
【００２４】
容量線３００は、例えば金属又は合金を含む導電膜からなり、前述のように固定電位側容量電極として機能する。容量線３００は、図２に示すように平面的に見ると、走査線３ａの形成領域と重なるように形成されている。
より具体的には容量線３００は、走査線３ａに沿って延びる本線部と、図中、データ線６ａと交差する各個所からデータ線６ａに沿って上方にそれぞれ突出した突出部と、コンタクトホール８５に対応する個所が僅かに凹んだ凹み部とを備えている。
容量線３００は、高融点金属を含む導電性遮光膜から形成されることが好ましく、蓄積容量７０の固定電位側容量電極としての機能のほか、ＴＦＴ３０の上側において入射光からＴＦＴ３０を遮光する遮光層としての機能をもつ。
【００２５】
また、容量線３００は、好ましくは、画素電極９ａが配置された画像表示領域１０ａ（図４参照）からその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。このような定電位源としては、データ線駆動回路１０１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位でもよい。
誘電体膜７５は、図３に示すように、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成されている。
【００２６】
第２層間絶縁膜４２および第３層間絶縁膜４３には、図３に示すように、第２層間絶縁膜４２および第３層間絶縁膜４３を貫通するようにコンタクトホール８５が穿設されている。
第１層間絶縁膜４１および第２層間絶縁膜４２には、ＴＦＴ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール８１が穿設されている。
また、第１層間絶縁膜４１には、高濃度ドレイン領域１ｅと蓄積容量７０の中継層７１とを電気的に接続するコンタクトホール８３が穿設されている。
これら第１層間絶縁膜４１、第２層間絶縁膜４２、第３層間絶縁膜４３は、例えばシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、絶縁性を有する材料から形成されている。
【００２７】
ＴＦＴ３０の下側領域には、図２および図３に示すように、下側遮光膜１１ａが設けられている。下側遮光膜１１ａは、格子状にパターニングされており、これにより各画素の開口領域を規定している。
なお、開口領域の規定は、図２中縦方向に延びるデータ線６ａと図２中横方向に延びる容量線３００とが相交差して形成されることによっても、なされている。
また、下側遮光膜１１ａについても、前述の容量線３００の場合と同様に、その電位変動がＴＦＴ３０に対して悪影響を及ぼすことを避けるために、画像表示領域からその周囲に延設して定電位源に接続するとよい。
【００２８】
対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は、前述の画素電極９ａと同様に、例えばＩＴＯ膜等の透明導電性膜から形成されており、配向膜２２は、例えばポリイミド膜等の透明な有機膜からなっている。
【００２９】
（液晶表示装置の全体構成）
以上のように構成された各実施形態における電気光学装置の全体構成を図４および図５を参照して説明する。なお、図４は、ＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板２０の側からみた平面図であり、図５は図４のＨ−Ｈ´断面図である。
液晶表示装置は、図４および図５に示すように、ＴＦＴアレイ基板１０と対向基板２０とが対向配置されている。ＴＦＴアレイ基板１０と対向基板２０との間には、液晶５０が封入されており、ＴＦＴアレイ基板１０と対向基板２０とは、画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２により相互に接着されている。
【００３０】
シール材５２は、両基板を貼り合わせるため、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、紫外線、加熱等により硬化させられたものである。また、このシール材５２中には、液晶表示装置がプロジェクタ用途のように小型で拡大表示を行う液晶装置であれば、両基板間の距離（基板間ギャップ）を所定値とするためのグラスファイバ、あるいはガラスビーズ等のギャップ材（スペーサ）が散布されている。あるいは、液晶表示装置が液晶ディスプレイや液晶テレビのように大型で等倍表示を行う液晶装置であれば、このようなギャップ材は、液晶層５０中に含まれてもよい。
【００３１】
シール材５２の外側の領域には、データ線６ａに画像信号を所定のタイミングで供給することによりデータ線６ａを駆動するデータ線駆動回路１０１および外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線３ａに走査信号を所定のタイミングで供給することにより、走査線３ａを駆動する走査線駆動回路１０４が、この一辺に隣接する二辺に沿って設けられている。なお、走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでもよいことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。
【００３２】
ＴＦＴアレイ基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナ部の少なくとも一箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的に導通をとるための導通材１０６が設けられている。
【００３３】
ＴＦＴアレイ基板１０上には、図５に示すように、画素電極９ａ上に配向膜が形成されている。他方、対向基板２０上には、対向電極２１のほか、最上層部分に配向膜が形成されている。また、液晶層５０は、例えば一種又は数種類のネマテッィク液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
【００３４】
上記の構成によれば、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃのシート抵抗が少なくとも６０ｋΩ／□以下、好ましくは４０ｋΩ／□以下となるように形成されているので、ＴＦＴ３０の不良品（スイッチ機能不良）発生率を低下させることができる。
【００３５】
（液晶表示装置の製造方法）
以下では、上述した液晶表示装置の製造方法について、図６から図８を参照しながら説明する。
まず図６（ａ）では、シリコン基板、石英基板、ガラス基板等の基板（すなわちＴＦＴアレイ基板１０を用意する。ここで、好ましくはＮ２（窒素）等の不活性ガス雰囲気下、約８５０〜１３００℃、より好ましくは１０００℃の高温でアニール処理し、後に実施される高温プロセスにおいてＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。
【００３６】
このように処理されたＴＦＴアレイ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、ＭｏおよびＰｄのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法などにより、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚の遮光層を形成する。その後、フォトリソグラフィおよびエッチングにより、下側遮光膜１１ａを所定のパターンに形成する。
続いて、下側遮光膜１１ａの上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などのシリケートガラス膜、窒化シリコン膜、酸化シリコン膜等からなる下地絶縁膜１２を形成する。
次に、下地絶縁膜１２の表面をＣＭＰ（化学的機械研磨）法などの方法を用いて研磨し、図６（ｂ）に示すように、下地絶縁膜１２の表面を平坦化する。下地絶縁膜１２の膜厚については、約４００〜１０００ｎｍ程度、より好ましくは８００ｎｍ程度とする。
【００３７】
次に、図７から図８に基づいて、下地絶縁膜１２が形成されたＴＦＴアレイ基板１０の上にＴＦＴ３０などを製造する方法について説明する。なお、図７から図８は、各工程におけるＴＦＴアレイ基板の一部分を、図３に示した液晶パネルの断面図に対応させて示す工程図である。
図７（ａ）は、図６（ｂ）の一部分を取り出して異なる縮尺で示す図である。図７（ｂ）に示すように、図７（ａ）に示した表面が平坦化された下地絶縁膜１２を有するＴＦＴアレイ基板１０と、単結晶シリコン基板２０６ａとの貼り合わせを行う。
【００３８】
貼り合わせに用いる単結晶シリコン基板２０６ａの厚さは例えば６００μｍであり、予め単結晶シリコン基板２０６ａのＴＦＴアレイ基板１０と貼り合わせる側の表面には、酸化膜層２０６ｂが形成されているとともに、水素イオン（Ｈ＋）が、例えば加速電圧１００ｋｅＶ、ドーズ量１０×１０１６／ｃｍ２にて注入されている。酸化膜層２０６ｂは、単結晶シリコン基板２０６ａの表面を０．０５〜０．８μｍ程度酸化することにより形成される。
貼り合わせ工程は、例えば３００℃で２時間熱処理することにより２枚の基板を直接貼り合わせる方法を採用することができる。
【００３９】
また、貼り合わせ強度をさらに高めるためには、熱処理温度を上げて４５０℃程度にする必要があるが、石英などからなるＴＦＴアレイ基板１０の熱膨張係数と単結晶シリコン基板２０６ａの熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層にクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化する恐れがある。クラックなどの欠陥の発生を抑制するためには、一度３００℃にて貼り合わせのための熱処理を行った単結晶シリコン基板２０６ａを、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板２０６ａの厚さが１５０μｍとなるようにエッチングし、その後、ＴＦＴアレイ基板１０との貼り合わせを行い、さらに４５０℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。
【００４０】
次に、図７（ｃ）に示すように、貼り合わせた単結晶シリコン基板２０６ａの貼り合わせ面側の酸化膜２０６ｂと単結晶シリコン層２０６を残したまま、単結晶シリコン基板２０６ａをＴＦＴアレイ基板１０から剥離（分離）するための熱処理を行う。
この基板の剥離現象は、単結晶シリコン基板２０６ａ中に導入された水素イオンによって、単結晶シリコン基板２０６ａの表面近傍のある層でシリコンの結合が分断されるために生じるものである。ここでの熱処理は、例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理により、貼り合わせた単結晶シリコン基板２０６ａがＴＦＴアレイ基板１０から分離し、ＴＦＴアレイ基板１０の表面上には約２００ｎｍ±５ｎｍ程度の単結晶シリコン層２０６が形成される。
【００４１】
単結晶シリコン層２０６の膜厚については、前述した単結晶シリコン基板２０６ａに対して行う水素イオン注入の加速電圧を変えることにより、例えば１０ｎｍ〜３０００ｎｍの範囲で任意に形成することができる。
なお、薄膜化した単結晶シリコン層２０６は、ここに述べた方法・プロセスに限定されるものではなく、単結晶シリコン基板の表面を研磨して膜厚を３〜５μｍとした後、ＰＡＣＥ（Ｐｌａｓｍａ  Ａｓｓｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｅｔｃｈｉｎｇ）法によってその膜厚を０．０５〜０．８μｍ程度までエッチングして仕上げる方法や、多孔質シリコン上に形成したエピタキシャルシリコン層を、多孔質シリコン層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）法などその他のＳＯＩ基板の一般的な製造方法によっても得ることができる。
【００４２】
さらに、下地絶縁膜１２と単結晶シリコン層２０６との密着性を高め、貼り合わせ強度を高めるためには、ＴＦＴアレイ基板１０と単結晶シリコン層２０６とを貼り合わせた後に、急速熱処理法（ＲＴＡ）などにより加熱することが望ましい。加熱温度としては、６００℃〜１２００℃、望ましくは酸化膜の粘度を下げ、原子的に密着性を高めるため１０５０℃〜１２００℃で加熱することが望ましい。
次に、図７（ｄ）に示すように、フォトリソグラフィ工程、エッチング工程等によるメサ型分離法により、所定パターンの半導体層１ａを形成する。なお、前記素子分離工程については、周知のＬＯＣＯＳ分離法やトレンチ分離法を用いてもよい。
【００４３】
次に、図８（ａ）に示すように、半導体層１ａを熱酸化すること等により、ゲート絶縁膜２を形成する。ここで、半導体層１ａを熱酸化させてゲート絶縁膜２を形成する際の熱処理温度は、９５０℃以下、望ましくは８５０℃以下となるように制御されている。
この結果、半導体層１ａの厚さは、約３０〜１５０ｎｍの厚さ、好ましくは約５０ｎｍの厚さとなり、ゲート絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【００４４】
次に、図８（ｂ）に示すように、減圧ＣＶＤ法等によりポリシリコン膜を約１００〜５００ｎｍの厚さに堆積し、さらにＰ（リン）を熱拡散して、このポリシリコン膜を導電化した後、フォトリソグラフィ工程、エッチング工程等により、所定パターンを有する走査線３ａを画像表示領域１０ａ内に形成する。
次に、低濃度および高濃度の２段階で不純物イオンをドープすることにより、低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅ（図３参照）を含む、ＬＤＤ構造の画素スイッチング用ＴＦＴ３０の半導体層１ａを画像表示領域内に形成する。
【００４５】
例えば、半導体層１ａにＰチャネルのＬＤＤ領域を形成する場合には、まず、ＢなどのIII 族元素のドーパント（不純物）を低濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、３×１０１３／ｃｍ２のドーズ量にて）ドープし、Ｐチャネルの低濃度ソース領域および低濃度ドレイン領域を形成する。その後、同じくＢなどのIII 族元素のドーパントを高濃度で（例えば、ＢＦ２イオンを９０ｋｅＶの加速電圧、２×１０１５／ｃｍ２のドーズ量にて）ドープし、Ｐチャネルの高濃度ソース領域および高濃度ドレイン領域を形成する。または、ＰチャネルのＬＤＤ領域を形成する場合には、まず、ＰなどのＶ族元素のドーパント（不純物）を低濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、６×１０１２／ｃｍ２のドーズ量にて）ドープし、Ｎチャネルの低濃度ソース領域および低濃度ドレイン領域を形成する。その後、同じくＰなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０１５／ｃｍ２のドーズ量にて）ドープし、Ｎチャネルの高濃度ソース領域および高濃度ドレイン領域を形成する。
【００４６】
次に、図８（ｃ）に示すように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜、酸化シリコン膜等からなる第１層間絶縁膜４１を形成する。
続いて、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、さらにリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化して中継層７１を形成する。そして減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる誘電体膜７５を膜厚５０ｎｍ程度の比較的薄い厚さに堆積した後、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、ＭｏおよびＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより容量線３００を形成する。これらにより、画像表示領域１０ａ内に、蓄積容量７０を形成する。
【００４７】
その後、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する。
続いて、第２層間絶縁膜４２に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホールを開孔した後、第２層間絶縁膜４２上の全面に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィおよびエッチングにより、所定パターンを有するデータ線６ａを画像表示領域１０ａ内に形成する。
【００４８】
ここで、既に形成された第１層間絶縁膜４１、第２層間絶縁膜４２、誘電体膜７５に対して、９５０℃以下の焼成、好ましくは８５０℃以下の焼成を行うことにより、半導体層１ａに注入したイオンの活性化を図ってもよい。なお、この焼成は、前述のように、まとめて行ってもよいし、別々に行ってもよく、特に限定するものでない。
【００４９】
次に、図８（ｄ）に示すように、例えば、常圧又は減圧ＣＶＤ法を用いて、酸化シリコン膜を、各画素の開口領域に位置する第２層間絶縁膜４２の表面とデータ線６ａの上に第３層間絶縁膜４３を形成する。
次に、図８（ｅ）に示すように、第３層間絶縁膜４３に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８５を開孔する。
【００５０】
その後、第３層間絶縁膜４３上に、スパッタ処理等によりＩＴＯ膜を形成する。そして、このＩＴＯ膜に対して、フォトリソグラフィおよびエッチングを行うことにより、画素電極９ａを形成する。その後、この上にポリイミド系の配向膜の塗布液を塗布し、さらに所定のプレティルト角を持つようにかつ所定方向でラビング処理を施すこと等により、配向膜１６が形成される。
以上のようにして、ＴＦＴアレイ基板１０の上にＴＦＴ３０や蓄積容量７０などが製造される。
【００５１】
次に、対向基板２０の製造方法およびＴＦＴアレイ基板１０と対向基板２０とから液晶パネルを製造する方法について説明する。
図３および図５に示した対向基板２０については、対向基板２０としてガラス基板等の光透過性基板を用意し、対向基板２０の表面上に、周辺見切りとしての遮光膜５３を形成する。周辺見切りとしての遮光膜５３は、例えばＣｒ、Ｎｉ、Ａｌなどの金属材料をスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。なお、これらの遮光膜５３は、前記の金属材料の他、カーボンやＴｉなどをフォトレジストに分散させた樹脂ブラックなどの材料から形成してもよい。
【００５２】
その後、スパッタリング法などによって対向基板２０の表面上の全面に、ＩＴＯ等の透明導電性薄膜を約５０〜２００ｎｍの厚さに堆積し、対向電極２１を形成する。さらに、対向電極２１の表面上の全面にポリイミドなどの配向膜の塗布液を塗布し、その後、所定のプレティルト角を持つように、かつ所定方向にラビング処理を施すこと等により、配向膜２２を形成する。
以上のようにして、対向基板２０が製造される。
【００５３】
最後に、前述のように製造されたＴＦＴアレイ基板１０と対向基板２０とを、配向膜１６および２２が互いに対向するようにシール材５２によって貼り合わせる。そして、真空吸引法などの方法により、両基板間の空間に例えば複数種類のネマティック液晶を混合してなる液晶を吸引し、所定の厚みを有する液晶層５０を形成する。これにより、前記構造の液晶パネルが得られる。
【００５４】
上記の製造方法によれば、半導体層１ａに注入したイオンの活性化の熱処理温度、および誘電体膜７５の焼成温度など、走査線３ａの形成後には、９５０℃より高い温度を加える熱処理を行わないため、ＴＦＴアレイ基板１０と半導体層１ａとの熱膨張係数の違いによる、半導体層１ａに働く応力が小さくなり、半導体層１ａ中の格子スリップなどの欠陥発生を防止することができる。その結果、半導体層１ａを用いるＴＦＴ３０の不良品（スイッチ機能不良）発生率を低下させることができる。
【００５５】
また、ゲート絶縁膜２の形成時の熱処理温度が８５０℃以下であるので、ＴＦＴアレイ基板１０と半導体層１ａとの熱膨張係数の違いによる、半導体層１ａ中の格子スリップなどの欠陥発生をより確実に防止することができる。その結果、半導体層１ａを用いるＴＦＴ３０の不良品（スイッチ機能不良）発生率を低下させることができる。
【００５６】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記の実施の形態においては、この発明を液晶表示装置に適応して説明したが、この発明は液晶表示装置に限られることなく、有機ＥＬ装置など、素子が形成されたＳＯＱ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｑｕａｒｔｚ）基板を用いる装置全般に適応できるものである。
【図面の簡単な説明】
【００５７】
【図１】本発明の電気光学装置における画像表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路を示す回路図である。
【図２】同、データ線、走査線、画素電極などが形成されたＴＦＴアレイ基板の隣接する複数の画素群の平面図である。
【図３】図２のＡ−Ａ′線矢視断面図である
【図４】同、電気光学装置の一例である液晶表示装置の平面図である。
【図５】図４のＨ−Ｈ′線矢視断面図である。
【図６】（ａ）〜（ｂ）は電気光学装置の製造工程図である。
【図７】（ａ）〜（ｄ）は電気光学装置の製造工程図である。
【図８】（ａ）〜（ｅ）は電気光学装置の製造工程図である。
【符号の説明】
【００５８】
１ａ・・・半導体層（単結晶半導体層）、  １ａ´・・・チャネル領域、  １ｂ・・・低濃度ソース領域（ソース領域、低濃度領域）、  １ｃ・・・低濃度ドレイン領域（ドレイン領域、低濃度領域）、  １ｄ・・・高濃度ソース領域（ソース領域、高濃度領域）、  １ｅ・・・高濃度ドレイン領域（ドレイン領域、高濃0度領域）、  ２・・・ゲート絶縁膜、  ３ａ・・・走査線（ゲート電極）、  １０・・・ＴＦＴアレイ基板（支持基板）、  ３０・・・ＴＦＴ（薄膜トランジスタ）、  ７０・・・蓄積容量、  ７１・・・中継層（容量電極）、  ７５・・・誘電体膜（容量絶縁膜）、  ３００・・・容量線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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