(57)【要約】【課題】  データとそのデータを取り込むタイミングを指示したクロック信号を並走して伝送する場合の、その伝送の検査が正確かつ簡単に行えるようにする。【解決手段】  複数のディスクドライブ装置を有するストレージシステムの検査を行う場合であって、ストレージシステム内で、データとそのデータを取り込むタイミングを指示したクロック信号を並走して伝送する場合の検査を行う場合において、伝送の送信側で、所定のデータ出力タイミングにおいて、一時的に所定状態に変化するパルス波形を有するデータとクロック信号とを出力し、伝送の受信側で、データとクロック信号を取り込み、取り込まれたクロック信号に同期して発生した所定のデータ入力タイミングにおいて、取り込まれたデータをラッチし、ラッチされたデータに基づいて正しくデータが伝送されたかを検査するようにした。【選択図】      図９ 
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【特許請求の範囲】
【請求項１】
複数のディスクドライブ装置を有するストレージシステムの検査方法であって、前記ストレージシステム内で、データとそのデータを取り込むタイミングを指示したクロック信号を並走して伝送する場合の検査を行うストレージシステムの検査方法において、
前記伝送の送信側で、所定のデータ出力タイミングにおいて、一時的に所定状態に変化するパルス波形を有するデータと前記クロック信号とを出力し、
前記伝送の受信側で、前記データと前記クロック信号を取り込み、取り込まれたクロック信号に同期して発生した所定のデータ入力タイミングにおいて、取り込まれたデータをラッチし、ラッチされたデータに基づいて正しくデータが伝送されたかを検査することを特徴とするストレージシステムの検査方法。
【請求項２】
請求項１記載のストレージシステムの検査方法において、
前記ラッチされたデータが、前記一時的に所定状態に変化しているデータであるとき、正しく伝送されていると判断することを特徴とする
ストレージシステムの検査方法。
【請求項３】
請求項１記載のストレージシステムの検査方法において、
前記一時的に所定状態に変化するパルス波形は、ローレベルから短時間だけハイレベルになって、ローレベルに戻るパルス波形であることを特徴とする
ストレージシステムの検査方法。
【請求項４】
請求項１記載のストレージシステムの検査方法において、
前記一時的に所定状態に変化するパルス波形は、ハイレベルから短時間だけローレベルになって、ハイレベルに戻るパルス波形であることを特徴とする
ストレージシステムの検査方法。
【請求項５】
請求項１記載のストレージシステムの検査方法において、
前記一時的に所定状態に変化するパルス波形を生成する機能の回路を、前記送信側にあらかじめ実装しておくことを特徴とする
ストレージシステムの検査方法。
【請求項６】
請求項１記載のストレージシステムの検査方法において、
前記送信側及び前記受信側は、バウンダリスキャンセルを備えて、両バウンダリスキャンセル間でのデータ伝送の検査であることを特徴とする
ストレージシステムの検査方法。
【請求項７】
請求項１記載のストレージシステムの検査方法において、
ストレージシステム内の同一の回路基板上に構成された送信側から受信側へのデータ伝送の検査であることを特徴とする
ストレージシステムの検査方法。
【請求項８】
請求項１記載のストレージシステムの検査方法において、
ストレージシステム内の第一の回路基板上の送信側から、第二の回路基板上の受信側へのデータ伝送の検査であることを特徴とする
ストレージシステムの検査方法。
【請求項９】
請求項８記載のストレージシステムの検査方法において、
前記第一の回路基板と、前記第二の回路基板との間で、第三の回路基板を介してデータ伝送を行うことを特徴とする
ストレージシステムの検査方法。
【請求項１０】
請求項８記載のストレージシステムの検査方法において、
前記第一の回路基板と、前記第二の回路基板との間で、所定のケーブルを介してデータ伝送を行うことを特徴とする
ストレージシステムの検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストレージシステムの検査方法に関し、特に、情報処理システムにおける大容量データ記憶装置として使用され、高い信頼性と入出力要求に対する高速な応答が要求されるストレージシステムの検査に適用して好適な技術に関する。
【背景技術】
【０００２】
従来、記憶装置であるハードディスクドライブ装置を多数用意して、その多数のハードディスク装置に、データを分散して記憶させるようにしたＲＡＩＤ（Redundant Array of Inexpensive Disks）と称されるストレージシステムが、実用化されている。
【０００３】
このストレージシステムは、データを記憶するハードディスクドライブ装置だけでなく、ドライブ装置のインターフェイスとして機能する変換部や制御部やなどで構成されて、各部をバス等で接続して、相互にデータ転送を行って、外部から入力したデータの記憶や、記憶されたデータの読み出しを行うシステム構成としてある。
【０００４】
データ記憶そのものは、各ハードディスクドライブ装置に分散して行うため、各ドライブ装置へのデータ転送が正しく同期していないと、各ハードディスクドライブ装置に分散して記憶されたデータを読み出して、正しく組み立てることが不可能になるので、ストレージシステム内の各部でのデータ転送が、正しく行えることは必須である。従って、ストレージシステムの製造時や、保守点検時には、ストレージシステム内の各部でのデータ転送が、正しく行えるか、検査する必要がある。
【０００５】
従来、部品を搭載したプリント回路基板の試験としては、外観検査のみで対応する場合とインサーキットテストなど電気的接続試験を行う場合、更には、実際の装置に組み込んで動作試験を行う場合がある。各々の試験方法の特徴として、外観検査では何らかの手法（目、レーザー、Ｘ線など）で見えることを期待して検査する手法であり、接続状態を確認する手法である。このため、最近の直接見えないＢＧＡ(Ball Grid Array)形式の接続方法などの不良は検出し難いが、検出できれば、そのまま修理可能である。
【０００６】
インサーキットテスト手法では、プリント回路基板上に剣山ピンと呼ばれる検査ピンと接触するための試験用パッドを設け、部品毎の機能試験を行ってプリント回路基板の良否を判定する手法である。この手法では、部品毎に試験を行うため、不良個所の指摘は比較的容易であるが、近年プリント回路基板の高密度化に伴い、試験用パッドの設置が困難となってきた。
【０００７】
実際の装置に組み込んで動作試験を行う手法は、動作する、しないの判断は出来るものの動作しない場合の修理個所の指摘が困難である。また、全ての動作パターンを実現することも難しいことが多い。
【０００８】
従って、現在はこれら３つの手法を組み合わせてプリント回路基板の品質を保証しているのが常となっている。インサーキットテスト手法の試験用パッドの設置を不要とするため、ＪＴＡＧ(Joint Test Action Group)で標準化された機能を有した部品を採用し、そのプロトコルによって試験する手法も採用されている。この手法（規格）は、the Institute of Electrical and Electronics Engineers ,INC.（ＩＥＥＥ）により採用され、またＡＮＳＩ／ＩＥＥＥ１１４９．１標準として定義、運用されている。特許文献１には、ＪＴＡＧで標準化されたプロトコルによって試験する処理についての開示がある。
【特許文献１】特開平５−１６４８２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のＡＮＳＩ／ＩＥＥＥ１１４９．１標準として定義、運用されている試験の具体的な例を説明する。ＡＮＳＩ／ＩＥＥＥ１１４９．１では、部品にプリント回路基板を試験するための回路が組み込まれており、一般的に図１２の構成をしている。この例では、内部論理回路が備える、複数のデータ入力部と、複数のデータ出力部とに、個別にバウンダリスキャンセル１１０を配置して、バウンダリスキャン制御回路（ＴＡＰ：Test Access Port）１１１の制御で、各データ出力部へのデータセットと、各データ入力部に入力したデータのレジスタへのセットが行える。
【００１０】
図１３は、ＡＮＳＩ／ＩＥＥＥ１１４９．１標準として定義された試験処理の流れを示したフローチャートである。このフローチャートに示した試験手順そのものは、本発明と直接関係がないので、ここでは詳しくは説明しない。
【００１１】
図１４は、図１２に示したバウンダリスキャンセルが組み込まれたプリント回路基板の一例を示した図である。プリンタ回路基板１１２には、ＡＮＳＩ／ＩＥＥＥ１１４９．１の機能を持った２つの部品１１３が、配置してあり、一方の部品１１３の出力用バウンダリスキャンセル１１４と、他方の部品１１３の入力用バウンダリスキャンセル１１５とを、プリント回路基板の配線パターン１１６〜１１８で接続してある。
【００１２】
図１５は、入力側バウンダリスキャンセルの構成図の一例である。前段のバウンダリスキャンセルから供給されるデータをセレクタで選択して、内部フリップフロップ２０１，２０２にセットし、後段のバウンダリスキャンセルに供給する。図１６は、出力側バウンダリスキャンセルの構成図の一例である。前段のバウンダリスキャンセルから供給されるデータをセレクタで選択して、内部フリップフロップ２０３，２０４にセットし、後段のバウンダリスキャンセルに供給する。試験時には、ＴＡＰ(Test Access Port)と呼ばれるシーケンサ回路により図１５、図１６の回路が制御され、その値は試験用クロック（ＴＣＫ）に同期して変化する。
【００１３】
図１４に示す回路構成での、従来のシーケンサの状態遷移を図１７に示す。例えば、図１４に示すプリント回路基板で、配線１１６の不良（パターンの断線、両端部品のはんだ付け不具合など）を検出するためには、出力側のバウンダリスキャンセル１１４にロー（Low）レベル（もしくはハイ（High）レベル）を、入力側のバウンダリスキャンセル１１５に反対の値であるハイレベル（もしくはローレベル）をセットする。この動作は、図１７（ａ）にステートを示すように、ＴＡＰシーケンサのShift-DRにて行う。その後、Update-DRの状態に移行することにより、バウンダリスキャンセルの値を部品端子に伝搬（出力）する。更に、シーケンサの状態をSelect-DR-ScanからCapture-DRに移行すれば、入力側のバウンダリスキャンセルに信号の値であるローレベル（もしくはハイレベル）を取り込むことが出来る。このとき、不良があれば、正しくローレベル（もしくはハイレベル）が取り込めないため、バウンダリスキャンセルの値が変化しないことになり、不良が発見できる。実際には、取り込んだバウンダリスキャンセルの値をShift-DRにおいてＴＤＯまでシフトし、不良検出するものである。他の配線１１７、１１８に関しても同様に且つ同時刻に試験できる。また、隣接する配線の信号レベルを異なるレベルに設定することにより、その配線間の短絡故障も検出可能である。
【００１４】
このように、本試験方式では、使用する部品は各々が、試験用クロック（ＴＣＫ）に同期してデータを出力、入力して不良有無を判断し、データ出力からその取込までにＴＣＫの2.5サイクル以上を要している。従って、本試験方式では、ＴＣＫを理想的に高速化したとすれば、データの出力から入力までのディレイ増加の異常は検出できる。しかし、データとそのデータを取り込むタイミングを指示したクロック信号を並走して伝送するようなスキューを問題にする方式においては、スキューの異常を検出できないため、バウンダリスキャンテストでパスしても実際の動作試験でパスする保証がない。
【００１５】
このため、不良の特定が容易なためにバウンダリスキャンテスト方式（ＡＮＳＩ／ＩＥＥＥ１１４９．１）を導入したとしても、データとそのデータを取り込むタイミングを指示したクロック信号を並走して伝送する場合には、その伝送方式のために不良が検出できず、実際の装置に組み込んだときに動作せず、結果的に不良位置特定に時間がかかることになる。
【００１６】
本発明はかかる点に鑑みてなされたものであり、データとそのデータを取り込むタイミングを指示したクロック信号を並走して伝送する場合の、その伝送の検査が正確かつ簡単に行えるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、複数のディスクドライブ装置を有するストレージシステムの検査を行う場合であって、ストレージシステム内で、データとそのデータを取り込むタイミングを指示したクロック信号を並走して伝送する場合の検査を行う場合において、伝送の送信側で、所定のデータ出力タイミングにおいて、一時的に所定状態に変化するパルス波形を有するデータとクロック信号とを出力し、伝送の受信側で、データとクロック信号を取り込み、取り込まれたクロック信号に同期して発生した所定のデータ入力タイミングにおいて、取り込まれたデータをラッチし、ラッチされたデータに基づいて正しくデータが伝送されたかを検査するようにしたものである。
【発明の効果】
【００１８】
本発明によると、通常のバウンダリスキャンテストと同じプロトコルでスキューの不良が検出できるので、不良の位置特定が容易となる。
【００１９】
この場合、ラッチされたデータが、一時的に所定状態に変化しているデータであるとき、正しく伝送されていると判断することで、簡単に判断できる。
【００２０】
また、一時的に所定状態に変化するパルス波形は、ローレベルから短時間だけハイレベルになって、ローレベルに戻るパルス波形、あるいは、ハイレベルから短時間だけローレベルになって、ハイレベルに戻るパルス波形であることで、簡単に一時的な波形変化を検出できる。
【００２１】
また、一時的に所定状態に変化するパルス波形を生成する機能の回路を、送信側にあらかじめ実装しておくことで、簡単に検査ができるようになる。
【００２２】
また、送信側及び受信側は、バウンダリスキャンセルを備えて、両バウンダリスキャンセル間でのデータ伝送の検査であることで、従来のＪＴＡＧで標準化されたプロトコルによって試験する場合と同様の検査が、より精度よく行える。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の一実施の形態を、図１〜図１１を参照して説明する。
【００２４】
図１は、本例の検査が適用されるストレージシステムの全体構成例を示した図である。ストレージシステム５００は、複数のプロトコル変換部５１０ａ，５１０ｂ，…５１０ｃと、複数のキャッシュ制御部５２０ａ，５２０ｂ，…５２０ｃと、管理部５４０を備えて、管理部５４０にインターフェイス５４６を介して管理端末５５０が接続してある。各プロトコル変換部５１０ａ〜５１０ｃと各キャッシュ制御部５２０ａ〜５２０ｃと管理部５４０とは、相互結合網で接続してあり、相互にデータ伝送が行える構成としてある。
【００２５】
各プロトコル変換部５１０ａ〜５１０ｃは、ポート５１１を介してファイバーチャンネルスイッチ５３０に接続してあり、ファイバーチャンネルでホストなどと接続される。各プロトコル変換部５１０ａ〜５１０ｃは、制御プロセッサ５１２と、メモリ５１３と、転送制御部５１４を備える。
【００２６】
各キャッシュ制御部５２０ａ〜５２０ｃは、転送制御部５２１と、制御プロセッサ５２２と、メモリ５２３と、ディスクキャッシュ５２４と、制御メモリ５２５とを備え、さらにポート５２６を介して複数のハードディスクドライブ装置５２７が接続してある。
【００２７】
管理部５４０は、転送制御部５４１と、制御プロセッサ５４２と、メモリ５４３と、記憶装置５４４と、制御メモリ５４５と、インターフェイス５４６とを備える。
【００２８】
本実施の形態においては、この図１に示す構成のストレージシステム５００内の各部の間での、データとそのデータを取り込むタイミングを指示したクロック信号を並走して伝送する場合の、その伝送の検査を行うものである。ここでの伝送とは、例えば、プロトコル変換部とキャッシュ制御部との間の伝送のような、ブロック間の伝送の場合と、１つのブロック内の複数の基板間の伝送の場合と、同一基板内の複数の部品間の伝送の、いずれにも適用可能である。
【００２９】
図２は、本実施の形態での部品１から部品２への伝送構成例である。出力側の部品では、バウンダリスキャンテストのデータを出力するタイミング（Update-DR）において、そのデータ伝送速度に応じた速度でデータ信号に該当するバウンダリスキャンセルの値に応じ、０→１→０もしくは１→０→１のパルス波形を出力する回路１０５を、バウンダリスキャンセル１０１の後段に付加する。また、クロック信号には、該当するバウンダリスキャンセルの値に応じ、０もしくは０→１の波形を出力する回路１０６を、バウンダリスキャンセル１０２の後段に付加する。回路１０５の出力データ及び回路１０６の出力クロック信号は、出力バッファ１０８を介して出力させる。
【００３０】
入力側の部品２では、伝送されてきたデータとクロックによりその結果をラッチし、バウンダリスキャンテストのデータを入力するタイミング（Capture-DR）において、その結果をバウンダリスキャンセルに転送する回路１０７を付加する。即ち、入力バッファ１０９を介して入力したデータを、回路１０７に供給して、その出力をバウンダリスキャンセル１０３に送る。
【００３１】
図３は、本例のストレージシステム５００の内部の検査工程例を示したフローチャートである。まず、受け入れ検査を行い（ステップＳ１１）、プリント回路基板の組み立てを行い（ステップＳ１２）、プリント回路基板についての外観検査を行い（ステップＳ１３）、インサーキット方式検査を行う（ステップＳ１４）。ここでの検査が、ＡＮＳＩ／ＩＥＥＥ１１４９．１標準を利用した検査であり、以下に説明する本例での具体的な検査も、ここでの検査に相当する。その後、プリント回路基板単体での動作試験を行い（ステップＳ１５）、ストレージシステム５００としての装置を組み立て（ステップＳ１６）、最終的な装置検査（出荷検査）を行う（ステップＳ１７）。
【００３２】
図４は、図２に示した出力側（送信側）の部品１に付加される回路１０５の構成例を示した図である。この回路は、システムクロックが供給される同期化回路６０１と、その同期化回路６０１で同期化された期間遅れて、所定のパルス変化を得るための演算回路ブロック６１０を備える。演算回路ブロック６１０には、２つのフリップフロップ６１１，６１２を有する。この演算回路ブロック６１０の出力が、順にセレクタ６０２，６０３，６０４にセットされて、出力される。
【００３３】
図５は、図４の回路の出力例を示した波形図である。この波形図は、データのバウンダリスキャンセルがハイレベルを出力したときの出力ピンの波形であり、システムクロックに対応した１パルスが出力される。尚、並走する転送クロックに該当するバウンダリスキャンセルの値がローレベルであるときは、データのバウンダリスキャンセルの値をそのまま出力する。
【００３４】
図６は、並走する転送クロックを制御する回路１０６（図２）の構成例である。システムクロックが供給される同期化回路７０１と、その同期化回路７０１で同期化された期間遅れてセットされる２つのフリップフロップ７０３，７０４と、フリップフロップ７０４の出力を選ぶセレクタ７０５で構成される。
【００３５】
図７は、図６の回路で、並走する転送クロックのバウンダリスキャンセルがハイレベルを出力したときの出力ピンの波形である。尚、該当するバウンダリスキャンセルがローレベルのときは常にローレベルを出力する。
【００３６】
図８は、入力側部品に付加する制御回路１０７（図２）の構成例である。フリップフロップ８０１で、並走クロック用入力ピンに得られるクロックで、入力ピンに入力したデータをセットし、セレクタ８０２で選んで、バウンダリスキャンセルに送る。
【００３７】
図９はデータのバウンダリスキャンセルの値がローで並走クロックのバウンダリスキャンセルの値がハイの場合の各部位の波形を示したものである。システムクロックに同期してデータパスにローパルスを、クロックパスに立ち上がりエッジを生じ、これを受信側で取り込んでおり、最終的な受信側のバウンダリスキャンセルの値は、標準のＡＮＳＩ／ＩＥＥＥ１１４９．１で取り込む値と同じとなっている。また、データのバウンダリスキャンセルの値がハイで並走クロックのバウンダリスキャンセルの値がハイの場合も同様で、受信側のバウンダリスキャンセルの値は、標準のＡＮＳＩ／ＩＥＥＥ１１４９．１で取り込む値と同じとなる。一方、並走クロックのバウンダリスキャンセルの値がローの場合は、伝搬する波形は標準のＡＮＳＩ／ＩＥＥＥ１１４９．１と一致しているため、いずれの場合も、標準のＡＮＳＩ／ＩＥＥＥ１１４９．１と同じ検査データで試験できる。
【００３８】
この図９の例の場合には、回路１０５が一時的に(１クロック期間だけ)、ハイレベルからローレベルに変化するタイミングで取り込まれていることが判る。
【００３９】
次にクロックパスが遅延した場合の例を、図１０に示す。本波形は、データのバウンダリスキャンセルの値がローで並走クロックのバウンダリスキャンセルの値がハイの場合である。クロックパスが想定以上に遅延した場合、受信側の付加回路１０７で本来のデータであるローレベルではなく、次のハイレベルを取り込むため、正常な場合（図９）と比較し、バウンダリスキャンセル１０３に取り込まれる値が異なることにより、不良が検出できる。また、データパスが遅延した場合も同様に、本来のデータとは異なる値を取り込むため、不良が検出できる。
【００４０】
なお、すでに説明したように、送信側の部品、受信側の部品とも同一のプリント回路基板上にある場合以外にも、本発明は適用可能である。即ち、例えば、図１１に示すように、送信側の部品３０１と受信側の部品３０２が別のプリント回路基板３０３，３０３上にあり、各々のプリント回路基板３０３，３０３の間をコネクタ３０５を介した第３のプリント回路基板３０４もしくはケーブルにて接続されていて、データパスとクロックパスとを伝送する場合にも適用可能である。
【００４１】
また、例えば、出力バッファ１０８もしくは入力バッファ１０９もしくはそれらを含むパスに可変ディレイを挿入し、試験時に能動的に変化させることにより、非同期の部品ばらつきなどを模擬するようにしてもよい。これにより、動作マージンの確認が容易に可能となる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施の形態によるストレージシステムの構成例を示したブロック図である。
【図２】本発明の一実施の形態による検査を実行する回路の概略図である。
【図３】本発明の一実施の形態による検査工程の例を示したフローチャートである。
【図４】本発明の一実施の形態によるデータ出力側の付加回路例のブロック図である。
【図５】本発明の一実施の形態によるデータ出力側の波形図である。
【図６】本発明の一実施の形態によるクロック出力側の付加回路例のブロック図である。
【図７】本発明の一実施の形態によるクロック出力側の波形図である。
【図８】本発明の一実施の形態によるデータ入力側の付加回路例のブロック図である。
【図９】本発明の一実施の形態による正常時の波形図である。
【図１０】本発明の一実施の形態による不良（クロックパスの遅延）検出の仕組みを示した波形図である。
【図１１】本発明の他の実施の形態による構成図である。
【図１２】従来のＡＮＳＩ／ＩＥＥＥ１１４９．１をサポートした部品のブロック図である。
【図１３】ＡＮＳＩ／ＩＥＥＥ１１４９．１の状態遷移図である。
【図１４】ＡＮＳＩ／ＩＥＥＥ１１４９．１を用いたプリント回路基板の一例の構成図である。
【図１５】入力側バウンダリスキャンセルの一例の構成図である。
【図１６】出力側バウンダリスキャンセルの一例の構成図である。
【図１７】ＡＮＳＩ／ＩＥＥＥ１１４９．１のおける不良検出の仕組みを示す波形図である。
【符号の説明】
【００４３】
１０１…バウンダリスキャンセル（データ出力用）、１０２…バウンダリスキャンセル（並走クロック出力用）、１０３…バウンダリスキャンセル（データ入力用）、１０４…バウンダリスキャンセル（並走クロック入力用）、１０５…データ出力制御用回路、１０６…並走クロック制御用回路、１０７…データ入力制御用回路、１０８…出力バッファ、１０９…入力バッファ、１１０…バウンダリスキャンセル、１１１…バウンダリスキャン制御回路（ＴＡＰ：Test Access Port）、１１２…プリンタ回路基板、１１３…ＡＮＳＩ／ＩＥＥＥ１１４９．１の機能を持った部品、１１４…出力用バウンダリスキャンセル、１１５…入力用バウンダリスキャンセル、１１６〜１１８…プリント回路基板の配線パターン、２０１〜２０４…バウンダリスキャンセルの内部フリップフロップ、３０１…本発明の機能を有した出力側部品、３０２…本発明の機能を有した入力側部品、３０３…本発明の機能を有した部品を搭載したプリント回路基板、３０４…２枚のプリント回路基板を接続するための中継プリント回路基板もしくは接続ケーブル、３０５…２枚のプリント回路基板を接続するためのコネクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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