(57)【要約】【課題】  出力電流の精度を向上可能な定電流回路及び半導体集積回路を提供する。【解決手段】  複数の出力電流ＣＩ１〜ＣＩｎを生成する出力回路６ａ、外部コントローラ２からの制御信号に応じて複数の切り換え信号ＳＷ１〜ＳＷｎを生成して複数の出力電流ＣＩ１〜ＣＩｎの出力数を制御する制御回路４０、複数の出力電流ＣＩ１〜ＣＩｎのそれぞれの電流値の和を検知して出力検知信号ＤＴを生成する電流検知回路５、出力検知信号ＤＴに応じて駆動電圧ＤＶを生成する駆動電圧生成回路３、及び駆動電圧ＤＶ及び複数の切り換え信号ＳＷ１〜ＳＷｎに基づいて出力回路６ａに複数の出力制御信号ＩＢ１〜ＩＢｎを供給する出力制御回路４を備える。【選択図】    図１
2005216254.tif 000002
【特許請求の範囲】
【請求項１】
複数の出力電流を生成する出力回路と、
外部からの制御信号に応じて複数の切り換え信号を生成して前記複数の出力電流の出力数を制御する制御回路と、
前記複数の出力電流のそれぞれの電流値の和を検知して出力検知信号を生成する電流検知回路と、
前記出力検知信号に応じて駆動電圧を生成する駆動電圧生成回路と、
前記駆動電圧及び前記複数の切り換え信号に基づいて前記出力回路に複数の出力制御信号を供給する出力制御回路
とを備えることを特徴とする定電流回路。
【請求項２】
前記制御回路は、前記制御信号としての出力選択データ及びクロックに基づいて前記出力数を示す出力数データを生成することを特徴とする請求項１に記載の定電流回路。
【請求項３】
前記駆動電圧生成回路は、
前記出力数データに基づいて比較信号を生成する比較信号生成回路と、
前記比較信号に基づいて前記出力検知信号を補正して前記駆動電圧を生成する補正回路
とを備えることを特徴とする請求項２に記載の定電流回路。
【請求項４】
前記比較信号生成回路は、
基準電圧を生成する基準電圧源と、
前記基準電圧に生じる誤差を補正するトリミング回路と、
補正された前記基準電圧と前記出力数データに応じて前記比較信号を生成するＤ／Ａ変換器
とを備えることを特徴とする請求項３に記載の定電流回路。
【請求項５】
半導体チップ上に集積化され、複数の出力電流を生成する出力回路と、
前記半導体チップ上に集積化され、外部からの制御信号に応じて複数の切り換え信号を生成して前記複数の出力電流の出力数を制御する制御回路と、
前記半導体チップ上に集積化され、前記複数の出力電流のそれぞれの電流値の和から得られる出力検知信号に応じて駆動電圧を生成する駆動電圧生成回路と、
前記半導体チップ上に集積化され、前記駆動電圧及び前記複数の切り換え信号に基づいて前記出力回路に複数の出力制御信号を供給する出力制御回路
とを備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光ダイオード（ＬＥＤ）等の負荷に定電流を供給する定電流回路及び半導体集積回路に関する。
【背景技術】
【０００２】
出力電流量を変更可能な定電流回路においては、先ず基準電流生成用トランジスタにより基準電流が生成される。基準電流の電流値は、例えば外付け抵抗等により決定される。基準電流は例えばカレントミラー回路等により一定の増幅率で増幅され、増幅された基準電流は出力トランジスタに供給される。出力トランジスタは増幅された基準電流に応じて負荷に定電流を供給する（例えば、特許文献１参照。）。この場合、例えば基準電流生成用トランジスタの電流増幅率（ｈＦＥ）と出力トランジスタのｈＦＥとは等しく設計される。基準電流の増幅率は、基準トランジスタ、カレントミラー回路、及び出力トランジスタ等が有する回路定数により決定される。尚、定電流回路が例えばＬＥＤパネル等の複数の負荷を駆動する場合、定電流回路は複数の出力電流を生成する。
【特許文献１】特開２００１−１５４７４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、定電流回路を同一半導体チップ上に集積化した場合、製造ばらつきに起因して定電流回路内の各素子の回路定数と設計値とに誤差が生じる。また温度等の環境変動によっても回路定数と設計値とに誤差が生じ得る。したがって、上述した定電流回路においては、例えばカレントミラー回路を構成するトランジスタ対の対称性が失われる場合がある。或いは、基準電流生成用トランジスタのｈＦＥと出力トランジスタのｈＦＥとが不一致となる可能性がある。即ち、基準電流を増幅する際の増幅率を常に設計通りに保つことが難しい。このように、定電流回路の出力電流の精度を十分に高めることは困難である。
【０００４】
上記問題点を鑑み、本発明は、出力電流の精度を向上可能な定電流回路及び半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成する為に、本発明の第１の特徴は、（イ）複数の出力電流を生成する出力回路；（ロ）外部からの制御信号に応じて複数の切り換え信号を生成して複数の出力電流の出力数を制御する制御回路；（ハ）複数の出力電流のそれぞれの電流値の和を検知して出力検知信号を生成する電流検知回路；（ニ）出力検知信号に応じて駆動電圧を生成する駆動電圧生成回路；（ホ）駆動電圧及び複数の切り換え信号に基づいて出力回路に複数の出力制御信号を供給する出力制御回路を備える定電流回路であることを要旨とする。
【０００６】
本発明の第２の特徴は、（イ）半導体チップ上に集積化され、複数の出力電流を生成する出力回路；（ロ）半導体チップ上に集積化され、外部からの制御信号に応じて複数の切り換え信号を生成して複数の出力電流の出力数を制御する制御回路；（ハ）半導体チップ上に集積化され、複数の出力電流のそれぞれの電流値の和から得られる出力検知信号に応じて駆動電圧を生成する駆動電圧生成回路；（ニ）半導体チップ上に集積化され、駆動電圧及び複数の切り換え信号に基づいて出力回路に複数の出力制御信号を供給する出力制御回路を備える半導体集積回路であることを要旨とする。  
【発明の効果】
【０００７】
本発明によれば、出力電流の精度を向上可能な定電流回路及び半導体集積回路を提供できる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の実施の形態を説明する。この実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００９】
本発明の実施の形態に係る負荷駆動システムは、図１に示すように、外部コントローラ２、外部コントローラ２に接続された定電流回路１ａ、定電流回路１ａに接続された複数の負荷１０ａ〜１０ｎを備える（ｎ；２以上の整数）。複数の負荷１０ａ〜１０ｎのそれぞれとしては例えばＬＥＤが使用できる。定電流回路１ａは、外部コントローラ２に接続された制御回路４０、制御回路４０に接続された駆動電圧生成回路３及び出力制御回路４、出力制御回路４に接続された出力回路６ａ、及び出力回路６ａと駆動電圧生成回路３との間に接続された電流検知回路５を備える。出力回路６ａは複数の出力電流ＣＩ１〜ＣＩｎを生成する。制御回路４０は、外部コントローラ２からの制御信号に応じて複数の切り換え信号ＳＷ１〜ＳＷｎを生成して複数の出力電流ＣＩ１〜ＣＩｎの出力数を制御する。また、制御回路４０は、制御信号としての出力選択データＤＡＴＡ及びクロックＣＬＫに基づいて複数の出力電流ＣＩ１〜ＣＩｎの出力数を示す出力数データＤＳを生成する。電流検知回路５は、複数の出力電流ＣＩ１〜ＣＩｎのそれぞれの電流値の和を検知して出力検知信号ＤＴを生成する。駆動電圧生成回路３は、出力検知信号ＤＴに応じて駆動電圧ＤＶを生成する。出力制御回路４は、駆動電圧ＤＶ及び複数の切り換え信号ＳＷ１〜ＳＷｎに基づいて出力回路６ａに複数の出力制御信号ＩＢ１〜ＩＢｎを供給する。
【００１０】
更に、電流検知回路５は、駆動電圧生成回路３及び出力回路６ａに一端が接続され、接地電位ＧＮＤに他端が接続された抵抗Ｒを備える。抵抗Ｒとしては例えば可変抵抗が使用できる。抵抗Ｒの抵抗値を可変とすることにより複数の出力電流ＣＩ１〜ＣＩｎのそれぞれの電流値を任意に設定できる。
【００１１】
また、駆動電圧生成回路３は、制御回路４０に接続された比較信号生成回路３１ａ、及び比較信号生成回路３１ａと電流検知回路５とに入力が接続された補正回路３２を備える。比較信号生成回路３１ａは、出力数データＤＳに基づいて比較信号ＶＲを生成する。補正回路３２は、比較信号ＶＲに基づいて出力検知信号ＤＴを補正して駆動電圧ＤＶを生成する。
【００１２】
更に、比較信号生成回路３１ａは、図２に示すように、第１カウント信号入力端子３１０ａ〜第ｎカウント信号入力端子３１０ｎ、基準電圧源３１１、及び第１カウント信号入力端子３１０ａ〜第ｎカウント信号入力端子３１０ｎと基準電圧源３１１とに接続されたディジタル／アナログ（Ｄ／Ａ）変換器３１２を備える。基準電圧源３１１は基準電圧を生成する。Ｄ／Ａ変換器３１２は、基準電圧及び出力数データＤＳに応じて比較信号ＶＲを生成する。尚、出力数データＤＳはパラレルデータとして図１に示す制御回路４０から転送される。Ｄ／Ａ変換器３１２は出力数データＤＳに応じた比較信号ＶＲを生成する。
【００１３】
また、図１に示す出力制御回路４は、第１増幅回路１４ａ〜第ｎ増幅回路１４ｎを備える。第１増幅回路１４ａは、制御回路４０及び補正回路３２に入力が接続され、出力回路６ａに出力が接続される。第１増幅回路１４ａは、駆動電圧ＤＶ及び複数の切り換え信号ＳＷ１〜ＳＷｎの内の１つである第１切り換え信号ＳＷ１に基づき、複数の出力制御信号ＩＢ１〜ＩＢｎの内の１つである第１出力制御信号ＩＢ１を生成する。同様に第ｎ増幅回路１４ｎは、制御回路４０及び補正回路３２に入力が接続され、出力回路６ａに出力が接続される。第ｎ増幅回路１４ｎは、駆動電圧ＤＶ及び複数の切り換え信号ＳＷ１〜ＳＷｎの内の１つである第ｎ切り換え信号ＳＷｎに基づき、複数の出力制御信号ＩＢ１〜ＩＢｎの内の１つである第ｎ出力制御信号ＩＢｎを生成する。
【００１４】
更に、第１増幅回路１４ａは、図３に示すように、駆動電圧入力端子４０１、切り換え信号入力端子４０２、出力制御信号端子４０３、変換回路４１ａ、カレントミラー回路４１ｂ、及び出力スイッチ回路４１ｃを備える。変換回路４１ａは、駆動電圧ＤＶを電流に変換して変換電流ＩＳを生成する。カレントミラー回路４１ｂは、変換電流ＩＳを一定の増幅率で増幅して第１制御電流ＩＢ１を生成する。出力スイッチ回路４１ｃは、第１切り換え信号ＳＷ１に基づいて第１制御電流ＩＢ１を生成するか否か切り換える。図１に示す第２増幅回路１４ｂ〜第ｎ増幅回路１４ｎは、図３と同様に構成される。
【００１５】
図３に示す変換回路４１ａは、第１変換トランジスタＴｒ１及び第２変換トランジスタＴｒ２を備える。第１変換トランジスタＴｒ１及び第２変換トランジスタＴｒ２のそれぞれとして、例えばｐ型チャネルのＭＯＳトランジスタ（以下において「ｐＭＯＳトランジスタ」と略記する。）が使用できる。第１変換トランジスタＴｒ１は、電源ＶＤＤにソースが接続され、駆動電圧入力端子４０１にゲートが接続される。第２変換トランジスタＴｒ２は、第１変換トランジスタＴｒ１のドレインにソースが接続され、駆動電圧入力端子４０１にゲートが接続される。尚、第２変換トランジスタＴｒ２の相互コンダクタンス（ｇm）は、例えば第１変換トランジスタＴｒ１のｇmの４倍に設計される。尚、変換回路４１ａが第１変換トランジスタＴｒ１のみを備える構成でも良い。
【００１６】
また、カレントミラー回路４１ｂは、第１ミラートランジスタＴｒ３及び第２ミラートランジスタＴｒ４を備える。第１ミラートランジスタＴｒ３及び第２ミラートランジスタＴｒ４のそれぞれとして、例えばｎｐｎ型のバイポーラトランジスタが使用できる。第１ミラートランジスタＴｒ３は、第２変換トランジスタＴｒ２のドレインにコレクタ及びベースが接続される。第２ミラートランジスタＴｒ４は、電源ＶＤＤにコレクタが接続され、第２変換トランジスタＴｒ２のドレインにベースが接続され、第１出力制御信号端子４０３にエミッタが接続される。第２ミラートランジスタＴｒ４のｈＦＥは、例えば第１ミラートランジスタＴｒ３のｈＦＥの７倍程度に設計される。
【００１７】
更に、出力スイッチ回路４１ｃは、第１スイッチングトランジスタＴｒ５及び第２スイッチングトランジスタＴｒ６を備える。第１スイッチングトランジスタＴｒ５及び第２スイッチングトランジスタＴｒ６のそれぞれとして、例えば型チャネルのＭＯＳトランジスタ（以下において「ｎＭＯＳトランジスタ」と略記する。）が使用できる。第１スイッチングトランジスタＴｒ５は、第１ミラートランジスタＴｒ３のコレクタにドレインが接続され、切り換え信号入力端子４０２にゲートが接続され、接地電位ＧＮＤにソースが接続される。第２スイッチングトランジスタＴｒ６は、第１ミラートランジスタＴｒ３及び第２ミラートランジスタＴｒ４のエミッタにドレインが接続され、切り換え信号入力端子４０２にゲートが接続され、接地電位ＧＮＤにソースが接続される。
【００１８】
図１に示す制御回路４０は、図４に示すように、出力選択データ入力端子４１０、クロック入力端子４１１、イネーブル信号入力端子４１２、ラッチ信号入力端子４２１、第１カウント信号出力端子４１４ａ〜第ｎカウント信号出力端子４１４ｎ、第１切り換え信号出力端子４１３ａ〜第ｎ選択信号出力端子４１３ｎ、シフトレジスタ４３０、及び第１切り換え制御回路４２ａ〜第ｎ切り換え制御回路４２ｎを備える。シフトレジスタ４３０は、出力選択データ入力端子４１０、クロック入力端子４１１、及びラッチ信号入力端子４２１に接続される。第１切り換え制御回路４２ａは、シフトレジスタ４３０及びイネーブル信号入力端子４１２に入力が接続され、第１カウント信号出力端子４１４ａ及び第１切り換え信号出力端子４１３ａに出力が接続される。同様に、第ｎ切り換え制御回路４２ｎは、シフトレジスタ４３０及びイネーブル信号入力端子４１２に入力が接続され、第ｎカウント信号出力端子４１４ｎ及び第ｎ切り換え信号出力端子４１３ｎに出力が接続される。
【００１９】
また、シフトレジスタ４３０は、出力選択データＤＡＴＡをクロックＣＬＫと同期してシフトし、第１シフト信号Ｄ１〜第ｎシフト信号Ｄｎを生成する。第１切り換え制御回路４２ａは、第１シフト信号Ｄ１及びイネーブル信号ＥＮに基づいて第１カウント信号ＣＳ１及び第１切り換え信号ＳＷ１を生成する。イネーブル信号ＥＮは、図１に示す複数の出力電流ＣＩ１〜ＣＩｎを強制的にオフするための信号であり、外部コントローラ２により供給される。第ｎ切り換え制御回路４２ｎは、第ｎシフト信号Ｄｎ及びイネーブル信号ＥＮに基づいて第ｎカウント信号ＣＳｎ及び第１切り換え信号ＳＷｎを生成する。尚、第１カウント信号ＣＳ１〜第ｎカウント信号ＣＳｎにより出力数データＤＳが構成される。
【００２０】
更に、第１切り換え制御回路４２ａは、シフトレジスタ４３０に入力が接続され、第１カウント信号出力端子４１４ａに出力が接続された第１カウンタ４２２ａ、及びシフトレジスタ４３０とイネーブル信号入力端子４１２に入力が接続され、第１切り換え信号出力端子４１３ａに出力が接続された第１イネーブル回路４２３ａを備える。第１カウンタ４２２ａは、第１シフト信号Ｄ１をカウントし、第１カウント信号ＣＳ１を生成する。第１イネーブル回路４２３ａは、イネーブル信号ＥＮに応じて第１シフト信号Ｄ１を出力するか否か切り換え、第１切り換え信号ＳＷ１を生成する。第２切り換え制御回路４２ｂ〜第ｎ切り換え制御回路４２ｎは、第１切り換え制御回路４２ａと同様に構成される。
【００２１】
更に、図１に示す出力回路６ａは、図５に示すように、第１出力電流端子６１ａ〜第ｎ出力電流端子６１ｎ、第１出力制御信号入力端子６０ａ〜第ｎ出力制御信号入力端子６０ｎ、第１電流帰還用端子６２ａ〜第ｎ電流帰還用端子６２ｎ、及び第１出力トランジスタＱ１〜第ｎ出力トランジスタＱｎを備える。第１出力トランジスタＱ１〜第ｎ出力トランジスタＱｎのそれぞれとして、例えばｎｐｎ型バイポーラトランジスタが使用できる。第１出力トランジスタＱ１は、第１出力電流端子６１ａにコレクタが接続され、第１出力制御信号入力端子６０ａにベースが接続され、第１電流帰還用端子６２ａにエミッタが接続される。同様に、第ｎ出力トランジスタＱｎは、第ｎ出力電流端子６１ｎにコレクタが接続され、第１出力制御信号入力端子６０ｎにベースが接続され、第１電流帰還用端子６２ｎにエミッタが接続される。
【００２２】
以下に、図１〜図５を用いて本発明の実施の形態に係る定電流回路１ａの動作を説明する。
【００２３】
（イ）先ず、図１に示す制御回路４０は、外部コントローラ２からの出力選択データＤＡＴＡ、クロックＣＬＫ、ラッチ信号ＬＡＴ、及びイネーブル信号ＥＮに基づいて出力数データＤＳ及び第１切り換え信号ＳＷ１〜第ｎ切り換え信号ＳＷｎを生成する。複数の負荷１０ａ〜１０ｎの個数が８個の場合における比較信号ＶＲの最大値を５００［ｍＶ］と仮定すると、Ｄ／Ａ変換器３１２は、出力数データＤＳから得られる複数の出力電流ＣＩ１〜ＣＩｎの出力数が例えば４の場合に２５０［ｍＶ］の比較信号ＶＲを生成する。即ち、比較信号ＶＲの最大電圧値をＶＲMAX ［ｍＶ］、複数の負荷１０ａ〜１０ｎの個数をｎ、複数の出力電流ＣＩ１〜ＣＩｎの出力数をＡ、比較信号ＶＲの電圧値をＶＲ［ｍＶ］とすると：
VR=VRMAX/n×Ａ                  ・・・・・（１）
が成り立つ。よって、比較信号ＶＲの最大値が５００［ｍＶ］、複数の負荷１０ａ〜１０ｎの個数が８、複数の出力電流ＣＩ１〜ＣＩｎの出力数が２の場合、式（１）より比較信号ＶＲの電圧値は１２５［ｍＶ］となる。この時点では電流検知信号ＤＴは生成されていないので、補正回路３２は、比較信号ＶＲを駆動電圧ＤＶとして第１増幅回路１４ａ〜第ｎ増幅回路１４ｎに供給する。
【００２４】
（ロ）次に、第１切り換え信号ＳＷ１がハイレベルの場合、図３に示す第１スイッチングトランジスタＴｒ５及び第２スイッチングトランジスタＴｒ６がオンする。第１スイッチングトランジスタＴｒ５及び第２スイッチングトランジスタＴｒ６がオンすると、第１変換トランジスタＴｒ１及び第２変換トランジスタＴｒ２は、駆動電圧ＤＶから変換電流ＩＳを生成する。第１ミラートランジスタＴｒ３及び第２ミラートランジスタＴｒ４は、変換電流ＩＳの電流値を例えば８倍に増幅して第１出力制御信号ＩＢ１を生成する。同様にして第２出力制御信号ＩＢ２〜第ｎ出力制御信号ＩＢｎが生成される。
【００２５】
（ハ）次に、図５に示す第１出力トランジスタＱ１〜第ｎ出力トランジスタＱｎは、第１出力制御信号ＩＢ１〜第ｎ出力制御信号ＩＢｎに応じて第１出力電流ＣＩ１〜第ｎ出力電流ＣＩｎを生成する。ここで、第１出力電流ＣＩ１の電流値をＣＩ１［ｍＡ］、第１出力制御信号ＩＢ１の電流値をＩＢ１［ｍＡ］、第１出力トランジスタＱ１のエミッタ電流の電流値をＩＥ１［ｍＡ］とすると：
IE1=IB1+CI1                      ・・・・・（２）
が成り立つ。ここで、ＣＩ１がＩＢ１と比して非常に大きいとすると、式（２）より：
IE1=CI1                          ・・・・・（３）
が成り立つ。また、第１出力電流ＣＩ１〜第ｎ出力電流ＣＩｎのそれぞれの電流値の和をＣＩ［ｍＡ］、第１出力トランジスタＱ１〜第ｎ出力トランジスタＱｎのそれぞれのエミッタ電流の電流値の和をＩＥ［ｍＡ］とすると：
IE=CI                            ・・・・・（４）
が成り立つ。尚、第１出力トランジスタＱ１のコレクタ損失をＰC［Ｗ］、第１出力トランジスタＱ１のコレクタ・エミッタ間電圧をＶCE［ｍＶ］とすると：
ＰC=ＶCE×CI1                   ・・・・・（５）
となる。
【００２６】
（ニ）次に、第１出力トランジスタＱ１〜第ｎ出力トランジスタＱｎのそれぞれのエミッタ電流は、図１に示す電流検知回路５に供給される。ここで、第１出力トランジスタＱ１〜第ｎ出力トランジスタＱｎのそれぞれのエミッタ電流の電流値の和をＩＥ［ｍＡ］、抵抗Ｒの抵抗値をＲ［Ω］、出力検知信号ＤＴの電圧値をＤＴ［ｍＶ］とすると：
DT=IE×R                       ・・・・・（６）
が成り立つ。ここで、出力検知信号ＤＴの電圧値は図１に示すノードＮ１の電位と等しい。また、式（６）に式（４）を代入すると：
DT=CI×R                       ・・・・・（７）
が成り立つ。式（７）をＣＩについて解くと：
CI=DT/R                         ・・・・・（８）
となる。
【００２７】
（ホ）次に、出力検知信号ＤＴの電圧値は、補正回路３２により比較信号ＶＲの電圧値と等しくなるように補正される。即ち、補正回路３２は、式（８）から：
CI=VR/R                        ・・・・・（９）
が成り立つように出力検知信号ＤＴの電圧値を補正する。式（９）をＲについて解くと：
R=VR/CI                       ・・・・・（１０）
となる。一例として、比較信号ＶＲの最大値を５００［ｍＶ］、出力電流ＣＩ１〜ＣＩｎの出力数を８として、複数の出力電流ＣＩ１〜ＣＩｎのそれぞれの電流値を２０［ｍＡ］に設定する場合、抵抗Ｒの抵抗値は、式（９）より５００［ｍＶ］／（２０［ｍＡ］×８）＝３．１２５［Ω］に設定される。この結果、定電流回路１ａは、所望の電流値を有する複数の出力電流ＣＩ１〜ＣＩｎを複数の負荷１０ａ〜１０ｎにそれぞれ供給する。
【００２８】
このように、本発明の実施の形態に係る定電流回路１ａによれば、定電流回路１ａの出力電流を検知して帰還することにより出力電流誤差を大幅に削減できる。即ち、製造ばらつき及び環境変動等に起因して出力検知信号ＤＴの電圧値が変動した場合においても、式（９）から明らかなように、複数の出力電流ＣＩ１〜ＣＩｎの電流値を所望の値に設定できる。よって定電流回路１ａは、例えば図３に示す第１変換トランジスタＴｒ１、第２変換トランジスタＴｒ２、第１ミラートランジスタＴｒ３、及び第２ミラートランジスタＴｒ４のそれぞれの回路定数と設計値とに誤差が生じても高精度に定電流を生成できる。更に、定電流回路１ａは、基準電流を増幅して出力電流を得る構成ではないため、基準電流により消費される電力を削減できる。
【００２９】
また、上述したように複数の出力電流ＣＩ１〜ＣＩｎそれぞれの電流値の和の増加と比例して図１に示すノードＮ１の電位が上昇する。したがって、図５に示す複数の出力トランジスタＱ１〜Ｑｎのそれぞれのコレクタ・エミッタ間電圧を低減できる。コレクタ・エミッタ間電圧が低減できるので、複数の出力トランジスタＱ１〜Ｑｎのそれぞれのコレクタ損失を削減できる。この結果、式（５）から明らかなように複数の出力トランジスタＱ１〜Ｑｎのそれぞれのコレクタ損失が削減され、図６に示すように定電流回路１ａの消費電力を低減できる。図６に示す例においては、複数の出力電流ＣＩ１〜ＣＩｎのそれぞれの電流値を５０［ｍＡ］、電位複数の負荷１０ａ〜１０ｎの個数を８と設定し、従来回路においては複数の出力トランジスタＱ１〜Ｑｎのそれぞれのコレクタ損失を削減できない構成と仮定している。
【００３０】
更に、図１に示した定電流回路１ａは、例えば図７に示すように、同一の半導体チップ１０１上にモノリシックに集積化し、半導体集積回路１００を形成可能である。図７に示す例において、複数の出力トランジスタＱ１〜Ｑｎのそれぞれにバイポーラトランジスタを使用している。また、半導体集積回路１００は、半導体チップ１０１上にボンディングパッド１０３、１０２ａ〜１０２ｎ、及び１０４〜１０７を備えている。半導体集積回路１００においては、図１に示す抵抗Ｒを外付けとする一例を図示している。図７に示す半導体集積回路１００によれば、第１出力トランジスタＱ１〜第ｎ出力トランジスタＱｎのそれぞれの発熱量を低減させることができる。よって、放熱機構を削減可能であるため、半導体集積回路１００を例えばモールド樹脂等により被覆してパッケージ状態の半導体集積回路を形成した場合に小型化及び軽量化を実現できる。
【００３１】
（第１の変形例）
本発明の実施の形態の第１の変形例に係る出力回路６ｂは図８に示すように、複数の出力トランジスタＴｒ７〜Ｔｒｎとして、図５に示すバイポーラトランジスタに代えてＭＯＳトランジスタを使用している。複数の出力トランジスタＴｒ７〜ＴｒｎとしてＭＯＳトランジスタを使用する場合、複数の出力制御信号ＩＢ１〜ＩＢｎのそれぞれの信号レベルは電圧となる。即ち第１増幅回路１０４ａは図９に示すように、図４に示す変換回路４１ａ及びカレントミラー回路４１ｂを備えていない。具体的には第１増幅回路１０４ａは、駆動電圧入力端子４０１にドレインが接続され、切り換え信号入力端子４０２にゲートが接続され、第１出力制御信号端子４０３にソースが接続された第１スイッチングトランジスタＴｒ５０、及び第１出力制御信号端子４０３にドレインが接続され、切り換え信号入力端子４０２にゲートが接続され、接地電位ＧＮＤにソースが接続された第２スイッチングトランジスタＴｒ６０、及び第１スイッチングトランジスタＴｒ５０のゲートと第２スイッチングトランジスタＴｒ６０のゲートとの間に接続されたインバータ４０４を備える。
【００３２】
（第２の変形例）
第２の変形例に係る比較信号生成回路３１ｂとして図１０に示すように、基準電圧源３１１とＤ／Ａ変換器３１２との間に接続されたトリミング回路３１３を更に備える構成でも良い。トリミング回路３１３は基準電圧に生じる誤差を補正する。具体的にはトリミング回路３１３は、基準電圧源３１１からの基準電圧を最適なレベルまで減電圧することにより基準電圧に生じる誤差を補正する。図１０に示す比較信号生成回路３１ｂによれば基準電圧に生じる誤差を補正できる。
【００３３】
（第３の変形例）
第３の変形例に係る負荷駆動システムとして、図１１に示すように、定電流回路１ｂが複数の負荷１０ａ〜１０ｎのそれぞれをパルス駆動する構成でも良い。即ち、定電流回路１ｂは、複数の切り換え信号ＳＷ１〜ＳＷｎを複数の制御パルスＰＳ１〜ＰＳｎに変換するパルス変換回路５０を備える。図１１に示す定電流回路１ｂによれば、複数の負荷１０ａ〜１０ｎをパルス駆動する場合においても、複数の出力電流ＣＩ１〜ＣＩｎのそれぞれの電流量の高精度化を実現できる。
【００３４】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３５】
上述した実施の形態においては、電流検知回路５が抵抗Ｒにより構成される一例を説明した。しかしながら、配線抵抗及びトランジスタが有するオン抵抗等を利用しても良い。実施の形態においては、複数の負荷１０ａ〜１０ｎとして、ＬＥＤを使用するとして説明したが、ＬＥＤに代えて抵抗等の負荷を用いても良い。  また、第３の変形例に係る比較信号生成回路３１ｂが、基準電圧源３１１が生成する基準電圧を補正するトリミング回路３１３を備える構成について説明した。しかしながら、例えばＤ／Ａ変換器３１２に対してレーザトリミングを施すことにより、トリミング回路３１３を備えることなく比較信号ＶＲの精度を向上させることができる。
【００３６】
更に、実施の形態の説明においては、定電流回路１ａ及び１ｂが複数の出力電流ＣＩ１〜ＣＩｎを生成する一例を説明した。しかし、定電流回路１ａ及び１ｂの出力電流を１つとする構成でも良い。
【００３７】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態に係る負荷駆動システムの構成を示すブロック図である。
【図２】本発明の実施の形態に係る比較信号生成回路の構成を示すブロック図である。
【図３】本発明の実施の形態に係る第１増幅回路の構成を示す回路図である。
【図４】本発明の実施の形態に係る制御回路の構成を示すブロック図である。
【図５】本発明の実施の形態に係る出力回路の構成を示す回路図である。
【図６】本発明の実施の形態に係る定電流回路の消費電力を示すグラフである。
【図７】本発明の実施の形態に係る定電流回路を同一半導体チップ上にモノリシックに集積化した構成を示す模式図である。
【図８】本発明の実施の形態の第１の変形例に係る出力回路の構成を示す回路図である。
【図９】本発明の実施の形態の第１の変形例に係る第１増幅回路の構成を示す回路図である。
【図１０】本発明の実施の形態の第２の変形例に係る基準電圧生成回路の構成を示すブロック図である。
【図１１】本発明の実施の形態の第３の変形例に係る負荷駆動システムの構成を示すブロック図である。
【符号の説明】
【００３９】
１ａ，１ｂ…定電流回路
２…外部コントローラ
３…駆動電圧生成回路
４…出力制御回路
５…電流検知回路
６ａ、６ｂ…出力回路
１０ａ〜１０ｎ…負荷
１４ａ〜１４ｎ…第１増幅回路
３１ａ、３１ｂ…比較信号生成回路
３２…補正回路
４０…制御回路
４１ａ…変換回路
４１ｂ…カレントミラー回路
４１ｃ…出力スイッチ回路
４２ａ〜４２ｎ…切り換え制御回路
５０…パルス変換回路
６０ａ〜６０ｎ…第１〜第ｎ出力制御信号入力端子
６１ａ〜６１ｎ…第１〜第ｎ出力電流端子
６２ａ〜６２ｎ…第１〜第ｎ電流帰還用端子
１００…半導体集積回路
１０１…半導体チップ
１０３…ボンディングパッド
３１０ａ〜３１０ｎ…第１〜第ｎカウント信号入力端子
３１１…基準電圧源
３１２…Ｄ／Ａ変換器
３１３…トリミング回路
３２０…基準電圧制御端子
４０１…駆動電圧入力端子
４０２…切り換え信号入力端子
４０３…第１出力制御信号端子
４０４…インバータ
４１０…出力選択データ入力端子
４１１…クロック入力端子
４１２…イネーブル信号入力端子
４１３ａ〜４１３ｎ…第１〜第ｎ切り換え信号出力端子
４１４ａ〜４１４ｎ…第１〜第ｎカウント信号出力端子
４２１…ラッチ信号入力端子
４２２ａ〜４２２ｎ…第１〜第ｎカウンタ
４２３ａ〜４２３ｎ…第１〜第ｎイネーブル回路
４３０…シフトレジスタ
Ｑ１〜Ｑｎ…第１〜第ｎ出力トランジスタ
Ｔｒ１…第１変換トランジスタ
Ｔｒ２…第２変換トランジスタ
Ｔｒ３…第１ミラートランジスタ
Ｔｒ４…第２ミラートランジスタ
Ｔｒ５、Ｔｒ５０…第１スイッチングトランジスタ
Ｔｒ６、Ｔｒ６０…第２スイッチングトランジスタ
Ｒ…抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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