(57)【要約】  【課題】回路面積やＣＰＵ負荷の増大を招くことなく、任意の外部ＬＳＩを汎用的に接続することができる汎用外部インターフェイスを提供する。  【解決手段】第１の半導体集積回路に搭載されて、第１の半導体集積回路と第２の半導体集積回路とを接続するための汎用外部インターフェイスであって、第１の半導体集積回路の内部バスとの間のやり取りを行う内部バスインターフェイスと、第１の半導体集積回路と第２の半導体集積回路とを接続する外部バスとの間のやり取りを行う外部バスインターフェイスと、汎用外部インターフェイスの動作モードに対応する外部バスインターフェイスの動作パターンを記憶するメモリと、与えられるコマンドに対応する外部バスインターフェイスの動作パターンが記憶されているメモリのアドレスを記憶するモードレジスタと、コマンドに対応してモードレジスタから供給されるメモリのアドレスに基づいてメモリをアクセスするシーケンサとを備える。【選択図】図１
2005115657.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体集積回路に搭載されて、この第１の半導体集積回路と第２の半導体集積回路とを接続するための汎用外部インターフェイスであって、
前記第１の半導体集積回路の内部バスとの間のやり取りを行う内部バスインターフェイスと、前記第１の半導体集積回路と前記第２の半導体集積回路とを接続する外部バスとの間のやり取りを行う外部バスインターフェイスと、当該汎用外部インターフェイスの動作モードに対応する前記外部バスインターフェイスの動作パターンを記憶するメモリと、前記第１の半導体集積回路の内部回路から、前記内部バスおよび前記内部バスインターフェイスを介して与えられるコマンドに対応する前記外部バスインターフェイスの動作パターンが記憶されている前記メモリのアドレスを記憶するモードレジスタと、前記コマンドに対応して前記モードレジスタから供給される前記メモリのアドレスに基づいて前記メモリをアクセスするシーケンサとを備えることを特徴とする汎用外部インターフェイス。
【請求項２】
前記コマンドは、さらに前記第１の半導体集積回路の外部から、前記外部バスおよび前記外部バスインターフェイスを介して与えられるコマンドを含む請求項１に記載の汎用外部インターフェイス。
【請求項３】
前記コマンドは、さらに前記第１の半導体集積回路の内部回路および前記第１の半導体集積回路の外部の少なくとも一方から直接与えられるコマンドを含む請求項１または２に記載の汎用外部インターフェイス。
【請求項４】
前記メモリは、前記第１の半導体集積回路の内部回路により、前記内部バス、前記内部バスインターフェイスおよび前記シーケンサを介してアクセスされる内部メモリとして使用される請求項１〜３のいずれかに記載の汎用外部インターフェイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に搭載されて、この半導体集積回路と外部の任意の半導体集積回路とを接続するための汎用外部インターフェイスに関するものである。
【背景技術】
【０００２】
従来、半導体集積回路（以下、ＬＳＩという）の開発時に、その外部に接続されるＬＳＩ（以下、外部ＬＳＩという）に合わせて、専用の外部インターフェイスを設計し搭載することがある。ここで、外部ＬＳＩとは、例えばメモリ、ＣＰＵ（中央演算装置）、ＡＳＩＣ（特定用途向けＩＣ）等を含む各種のＬＳＩである。
【０００３】
図５は、従来のＬＳＩの内部構成を表す一例の概略図である。同図に示すように、ＬＳＩ６０は、ＣＰＵ６２、ＲＡＭ（ランダムアクセスメモリ）６４、ＲＯＭ（リードオンリーメモリ）６６、タイマ６８、割り込みコントローラ７０、汎用Ｉ／Ｏ（入力／出力）７２、外部Ｉ／Ｆ（インターフェイス）７４等の内部回路を備えており、これらの内部回路は、内部バス７６を介して互いに接続されている。
【０００４】
ＬＳＩ６０と外部ＬＳＩ７８とは、外部バス８０を介して互いに接続される。この場合、ＬＳＩ６０と外部バス８０とは外部Ｉ／Ｆ７４を介して互いに接続され、ＬＳＩ６０の内部バス７６と外部バス８０との間でやり取りが行われる。
【０００５】
また、接続対象の外部ＬＳＩが複数想定される時は、それぞれの外部ＬＳＩに対応する外部Ｉ／Ｆを設計し、モードによって切り替える機能を搭載することもしばしば行われている。例えば、図６に示すＬＳＩ８２は、接続対象の外部ＬＳＩが２つある場合であり、２つの外部ＬＳＩに各々対応する外部Ｉ／Ｆ１および外部Ｉ／Ｆ２を備えている。これら２つの外部Ｉ／Ｆ１および外部Ｉ／Ｆ２は、モード切替信号に応じて、マルチプレクサ（ＭＵＸ）８４により切り替えて使用される。
【０００６】
しかし、上記のように、複数の外部Ｉ／Ｆをモードによって切り替えて使用する構成では、回路面積のオーバーヘッドが大きくなるため、チップ面積が増大し、単価上昇の要因となるという問題があった。
【０００７】
また、上記例とは別に、図５および図６にも汎用Ｉ／Ｏ７２として示されているように、ＬＳＩに汎用ポートを設け、ＣＰＵの制御によって、ＬＳＩと外部ＬＳＩとを接続する外部バスを制御するための信号を生成することも行われている。
【０００８】
しかし、ＣＰＵの処理能力では、外部ＬＳＩに応じて汎用ポートを制御し、信号を高速に切り替えることは不可能に近いし、ＣＰＵに対する負荷がかなり大きく、ＣＰＵが本来の処理を行うのが困難になるという問題があった。また、インターフェイスの多様化により、生成すべき信号も複雑さを増しているため、ＣＰＵによる汎用ポートの制御は次第に困難になるという問題もある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、前記従来技術に基づく問題点を解消し、回路面積やＣＰＵ負荷の増大を招くことなく、任意の外部ＬＳＩを汎用的に接続することができる汎用外部インターフェイスを提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、第１の半導体集積回路に搭載されて、この第１の半導体集積回路と第２の半導体集積回路とを接続するための汎用外部インターフェイスであって、
前記第１の半導体集積回路の内部バスとの間のやり取りを行う内部バスインターフェイスと、前記第１の半導体集積回路と前記第２の半導体集積回路とを接続する外部バスとの間のやり取りを行う外部バスインターフェイスと、当該汎用外部インターフェイスの動作モードに対応する前記外部バスインターフェイスの動作パターンを記憶するメモリと、前記第１の半導体集積回路の内部回路から、前記内部バスおよび前記内部バスインターフェイスを介して与えられるコマンドに対応する前記外部バスインターフェイスの動作パターンが記憶されている前記メモリのアドレスを記憶するモードレジスタと、前記コマンドに対応して前記モードレジスタから供給される前記メモリのアドレスに基づいて前記メモリをアクセスするシーケンサとを備えることを特徴とする汎用外部インターフェイスを提供するものである。
【００１１】
ここで、前記コマンドは、さらに前記第１の半導体集積回路の外部から、前記外部バスおよび前記外部バスインターフェイスを介して与えられるコマンドを含むのが好ましい。また、前記コマンドは、さらに前記第１の半導体集積回路の内部回路および前記第１の半導体集積回路の外部の少なくとも一方から直接与えられるコマンドを含むのが好ましい。
【００１２】
また、前記メモリは、前記第１の半導体集積回路の内部回路により、前記内部バス、前記内部バスインターフェイスおよび前記シーケンサを介してアクセスされる内部メモリとして使用されるのが好ましい。
【発明の効果】
【００１３】
本発明の汎用外部インターフェイスは、外部ＬＳＩに対応する各種のコマンドに対応して、モードレジスタに設定するアドレスと、メモリに記憶する動作パターンとを適宜書き換えることにより、様々な外部ＬＳＩに汎用的に対応することができる。また、汎用外部インターフェイスは、複数の外部インターフェイスを使用した場合と比べて、回路規模が小さく、単価を安く抑えることができる。また、ＣＰＵによる制御もほとんど不要であるため、汎用ポートのようにＣＰＵの負荷が重くなることもないという利点がある。
【発明を実施するための最良の形態】
【００１４】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の汎用外部インターフェイスを詳細に説明する。
【００１５】
図１は、本発明の汎用外部インターフェイスの一実施形態の構成概略図である。同図に示す汎用外部インターフェイス（以下、汎用外部Ｉ／Ｆという）１０は、ＬＳＩ２２に搭載されて、ＬＳＩ２２と任意の外部ＬＳＩ２４とを接続するためのインターフェイス回路であって、内部バスインターフェイス（以下、内部バスＩ／Ｆという）１２と、外部バスインターフェイス（以下、外部バスＩ／Ｆという）１４と、メモリ１６と、モードレジスタ１８と、シーケンサ２０とを備えている。
【００１６】
ＬＳＩ２２と外部ＬＳＩ２４とは、外部バスを介して互いに接続される。この場合、ＬＳＩ２２と外部バスとは、汎用外部Ｉ／Ｆ１０の外部バスＩ／Ｆ１４を介して互いに接続される。また、汎用外部Ｉ／Ｆ１０が搭載されるＬＳＩ２２は、何ら限定されるわけではないが、例えば図５に示すように、ＣＰＵ６２、ＲＡＭ６４、ＲＯＭ６６、タイマ６８、割り込みコントローラ７０、汎用Ｉ／Ｏ７２等のような内部回路を備えており、これらの内部回路は、内部バス７６を介して互いに接続されている。
【００１７】
汎用外部Ｉ／Ｆ１０は、接続される外部ＬＳＩ２４に対応する動作モードで動作するように設定される。例えば、外部ＬＳＩ２４がＳＲＡＭ（スタティックＲＡＭ）である場合、汎用外部Ｉ／Ｆ１０は、ＳＲＡＭ専用の外部インターフェイスとして機能するように設定される。また、外部ＬＳＩ２４がＤＲＡＭ（ダイナミックＲＡＭ）である場合にはＤＲＡＭ専用の外部インターフェイスとして機能し、ＣＰＵである場合にはＣＰＵ専用の外部インターフェイスとして機能するように設定される。
【００１８】
以下、汎用外部Ｉ／Ｆ１０の各構成要素について説明する。
【００１９】
内部バスＩ／Ｆ１２は、汎用外部Ｉ／Ｆ１０と内部バスとの間のやり取りを行う。内部バスＩ／Ｆ１２は内部バスと相互に接続されており、その出力信号は、モードレジスタ１８、シーケンサ２０および外部バスＩ／Ｆ１４に入力されている。
【００２０】
外部バスＩ／Ｆ１４は、汎用外部Ｉ／Ｆ１０と外部バスとの間のやり取りを行う。外部バスＩ／Ｆ１４は外部バスと相互に接続されており、その出力信号は、内部バスＩ／Ｆ１２およびシーケンサ２０に入力されている。
【００２１】
メモリ１６は、汎用外部Ｉ／Ｆ１０の動作モードに対応する外部バスＩ／Ｆ１４の動作パターンを記憶する。メモリ１６はシーケンサ２０と相互に接続されており、その出力信号すなわち動作パターンは外部バスＩ／Ｆ１４に入力されている。なお、メモリ１６は、汎用外部Ｉ／Ｆ１０が使用中でない場合には、ＬＳＩ２２の内部回路により、内部バス、内部バスＩ／Ｆ１２およびシーケンサ２０を介してアクセスされる汎用的な内部メモリとして使用することも可能である。
【００２２】
モードレジスタ１８は、汎用外部Ｉ／Ｆ１０の動作モードを設定（決定）するもので、モードレジスタ１８には、与えられるコマンドに対応する外部バスＩ／Ｆ１４の動作パターンが記憶されているメモリ１６のアドレスが記憶される。モードレジスタ１８には内部バスＩ／Ｆ１２の出力信号が入力され、その出力信号すなわちアドレスはシーケンサ２０に入力されている。
【００２３】
シーケンサ２０は、与えられるコマンドに対応してモードレジスタ１８から供給されるメモリ１６のアドレスに基づいてメモリ１６をアクセスする。
【００２４】
なお、コマンドは、外部ＬＳＩ２４に対するリード、ライト等を含む各種のコマンドである。また、コマンドは、ＬＳＩ２２の内部回路から、内部バスおよび内部バスＩ／Ｆ１２を介して与えられる他、ＬＳＩ２２の外部から、外部バスおよび外部バスＩ／Ｆ１４を介して与えられたり、ＬＳＩ２２の内部回路やＬＳＩ２２の外部から直接与えることも可能である。ＬＳＩ２２の内部回路から与えられるコマンドと、ＬＳＩ２２の外部から与えられるコマンドとが競合した場合には、ＬＳＩ２２の外部から与えられるコマンドを優先するのが好ましい。
【００２５】
続いて、図２に示すフローチャートを参照しながら、汎用外部Ｉ／Ｆ１０を使用する場合の動作を説明する。
【００２６】
電源がオンする（Ｓ１）と、メモリ１６に対し、汎用外部Ｉ／Ｆ１０の動作モードに対応する各種の動作パターンが書き込まれる（Ｓ２）。メモリ１６に書き込まれる動作パターンのデータは、例えばＬＳＩ２２に搭載されているＲＯＭやＬＳＩ２２の外部に接続されているＲＯＭ等から読み出され、内部バスおよび内部バスＩ／Ｆ１２を介して、または外部バスおよび外部バスＩ／Ｆ１４を介してシーケンサ２０に与えられる。そして、シーケンサ２０により、与えられた各種の動作パターンがメモリ１６の所定のアドレスに順次書き込まれる。
【００２７】
続いて、モードレジスタ１８に対して、各種のコマンドに対応する外部バスＩ／Ｆ１４の動作パターンが記憶されているメモリ１６のアドレスが設定される（Ｓ３）。モードレジスタ１８に設定されるアドレスのデータも同様に、ＬＳＩ２２に搭載されているＲＯＭやＬＳＩ２２の外部に接続されているＲＯＭ等から読み出され、内部バスおよび内部バスＩ／Ｆ１２を介して、または外部バスおよび外部バスＩ／Ｆ１４を介してモードレジスタ１８に与えられ、各種のコマンドに対応するアドレスが順次書き込まれる。
【００２８】
上記のように、メモリ１６への動作パターンの書き込みと、モードレジスタ１８へのアドレスの設定が完了すると、汎用外部Ｉ／Ｆ１０は、従来の外部ＬＳＩ２４専用の外部インターフェイスと同様に機能する。
【００２９】
例えば、ＬＳＩ２２の内部回路から、内部バスおよび内部バスＩ／Ｆ１２を介してコマンドが与えられる（Ｓ４）と、モードレジスタ１８からは、このコマンドに対応するメモリ１６のアドレスが出力される。シーケンサ２０により、モードレジスタ１８から供給されるメモリ１６のアドレスに基づいてメモリ１６がアクセスされ、メモリ１６からは、コマンドに対応するアドレスに記憶されている動作パターンが出力される。これにより、外部バスＩ／Ｆ１４は、メモリ１６から供給される動作パターンに従って動作する。
【００３０】
汎用外部Ｉ／Ｆ１０は、外部ＬＳＩ２４に対応する各種のコマンドに対応して、モードレジスタ１８に設定するアドレスと、メモリ１６に記憶する動作パターンとを適宜書き換えることにより、様々な外部ＬＳＩ２４に汎用的に対応することができる。また、汎用外部Ｉ／Ｆ１０は、複数の外部Ｉ／Ｆを使用した場合と比べて、回路規模が小さく、単価を安く抑えることができる。また、ＣＰＵによる制御もほとんど不要であるため、汎用ポートのようにＣＰＵの負荷が重くなることもないという利点がある。
【００３１】
例えば、外部ＬＳＩ２４としてメモリデバイスを接続する場合、ＳＲＡＭであってもＤＲＡＭであっても、これらのメモリデバイスに専用の外部Ｉ／Ｆを設けることなく、汎用的に接続することが可能である。また、汎用外部Ｉ／Ｆ１０は、任意の外部ＬＳＩ２４と汎用的に接続することができるため、例えば外部バス仕様が確定していない外部ＬＳＩ２４に対しても、仕様が確定した後から外部ＬＳＩ２４を接続して使用するといった使い方が可能である。
【００３２】
次に、本発明の汎用外部インターフェイスの具体例を挙げて説明する。
【００３３】
図３は、本発明を適用する汎用外部インターフェイスの一実施形態の構成概略図である。同図は、外部ＬＳＩとして、ＳＤＲＡＭ（同期型ダイナミックＲＡＭ）を接続する場合の汎用外部Ｉ／Ｆ３０の内部構成を表したもので、ＡＨＢインターフェイス３２と、外部バスＩ／Ｆ３４と、メモリ３６と、シーケンサ４０とを備えている。
【００３４】
ＡＨＢインターフェイス３２は、この汎用外部Ｉ／Ｆ３０と英国のアーム社製のアームプロセッサの内部バスであるＡＨＢバス（Advanced High-Performance Bus）との間のやり取りを行う。ＡＨＢインターフェイス３２はＡＨＢバスと相互に接続され、ＡＨＢインターフェイス３２の制御信号端子はシーケンサ４０と相互に接続されている。
【００３５】
なお、ＡＨＢインターフェイス３２は、内部バスＩ／Ｆの機能に加えて、モードレジスタの機能も含む。このＡＨＢインターフェイス３２内のモードレジスタの部分には、タイマから出力される割り込み入力が入力されている。モードレジスタへのアドレスの設定は、このＡＨＢインターフェイス３２に割り当てられているアドレス空間に位置するレジスタに設定を行うことで行われる。
【００３６】
外部バスＩ／Ｆ３４は、この汎用外部Ｉ／Ｆ３０と外部バスとの間のやり取りを行うもので、４つのフリップフロップ４２、４４、４６、４８と、３ステートバッファ５０とを備えている。なお、図面の煩雑さを避けるために、４個のフリップフロップだけを概念的に示しているが、実際には各々の信号のビット数に対応する個数のフリップフロップを備えているものとする。
【００３７】
フリップフロップ４２のデータ入力端子ＤにはＡＨＢインターフェイス３２のアドレス端子からの出力信号が入力され、そのイネーブル入力端子ＥＮには、メモリ３６から供給されるアドレスストローブが入力されている。また、フリップフロップ４２のデータ出力端子は、外部バスに接続される出力端子ＭＡと接続されている。
【００３８】
フリップフロップ４４のデータ入力端子ＤにはＡＨＢインターフェイス３２のデータ出力端子からの出力信号が入力され、そのイネーブル入力端子ＥＮには、メモリ３６から供給される出力データストローブが入力されている。また、フリップフロップ４４のデータ出力端子からは信号ＤＱＯが出力されている。
【００３９】
また、フリップフロップ４６のデータ入力端子Ｄには、外部バスに接続されるデータ入出力端子ＤＱを介して供給される信号ＤＱＩが入力され、そのイネーブル入力端子ＥＮには、メモリ３６から供給される入力データストローブが入力されている。また、フリップフロップ４６のデータ出力端子から出力される信号はＡＨＢインターフェイス３２のデータ入力端子に入力されている。
【００４０】
フリップフロップ４４のデータ出力端子から出力される信号ＤＱＯは３ステートバッファに入力され、３ステートバッファ５０の出力端子はデータ入出力端子ＤＱと接続されている。また、フリップフロップ４６のデータ入力端子Ｄも同じくデータ入出力端子ＤＱに接続されている。また、３ステートバッファ５０のイネーブル入力端子には、メモリ３６から供給される出力データイネーブルが入力されている。
【００４１】
また、フリップフロップ４８のデータ入力端子には、メモリ３６から供給される信号ＲＡＳ、ＣＡＳ、ＣＳ、ＷＥ、ＵＤＱＭおよびＬＤＱＭが入力され、フリップフロップ４８の出力端子は、外部バスに接続される出力端子ＲＡＳ、ＣＡＳ、ＣＳ、ＷＥ、ＵＤＱＭおよびＬＤＱＭと接続されている。
【００４２】
続いて、メモリ３６には、シーケンサ４０からの出力信号が入力されている。メモリ３６からの出力信号すなわち動作パターンは、シーケンサ４０および４つのフリップフロップ４２、４４、４６、４８に入力されている。なお、メモリ３６から出力される動作パターンの詳細については後述する。
【００４３】
シーケンサ４０には、メモリ３６から出力される制御情報ビット、およびタイマから出力される割り込み入力が入力されている。前述の通り、シーケンサ４０とＡＨＢインターフェイス３２の制御信号端子とは相互に接続されている。また、シーケンサ４０からの出力信号はメモリ３６に入力されている。なお、割り込み入力は、ＳＤＲＡＭのリフレッシュサイクルに対応する動作モードを指示するためのコマンドとして使用される。
【００４４】
また、メモリ３６、シーケンサ４０およびフリップフロップ４２、４４、４６、４８のクロック入力端子には、クロックが共通に入力されている。すなわち、これらのメモリ３６、シーケンサ４０およびフリップフロップ４２、４４、４６、４８はクロックに同期して動作する。
【００４５】
続いて、メモリ３６に記憶される動作パターンについて説明する。
【００４６】
図４は、図３に示す汎用外部インターフェイスで用いられるメモリに記憶される動作パターンを表す一実施形態の概念図である。同図に示す動作パターンは、外部バスＩ／Ｆ３４をＳＤＲＡＭに対応する動作モードで動作させるためのもので、モードレジスタ（ＡＨＢインターフェイス３２）から出力されるメモリ３６のアドレスに対応して出力される１つの動作パターンである。この動作パターンは、ＭＳＢ側の信号制御部と、ＬＳＢ側の制御情報部とによって構成されている。
【００４７】
信号制御部は、ＳＤＲＡＭの動作を制御する信号や、ＳＤＲＡＭのアドレス信号およびデータ信号をバッファリングするタイミングを制御する信号として使用される。信号制御部の各ビットには、ＭＳＢ側から順に、図３に示す信号ＬＤＱＭ、ＵＤＱＭ、ＷＥ、ＣＳ、ＣＡＳ、ＲＡＳ、入力データストローブ、出力データイネーブル、出力データストローブ、アドレスストローブが割り当てられている。信号制御部の各ビットは外部バスＩ／Ｆ３４に供給される。
【００４８】
ＡＨＢインターフェイス３２のアドレス端子からの出力信号は、クロックに同期してフリップフロップ４２に保持され、アドレスストローブが‘１’の期間に出力端子ＭＡから出力される。同様に、ＡＨＢインターフェイス３２のデータ出力端子からの出力信号は、クロック信号に同期してフリップフロップ４４に保持され、出力データストローブが‘１’の期間に信号ＤＱＯとして出力され、さらに出力データイネーブルが‘１’の期間にデータ入出力端子ＤＱから外部バスに出力される。
【００４９】
また、外部バスからデータ入出力端子ＤＱを介して供給される信号ＤＱＩは、クロックに同期してフリップフロップ４６に保持される。そして、入力データストローブが‘１’の期間にＡＨＢインターフェイス３２のデータ入力端子に供給される。また、メモリ３６からフリップフロップ４８に入力される信号ＬＤＱＭ、ＵＤＱＭ、ＷＥ、ＣＳ、ＣＡＳ、ＲＡＳは、クロックに同期してフリップフロップ４８に保持されるのと同時に、出力端子ＬＤＱＭ、ＵＤＱＭ、ＷＥ、ＣＳ、ＣＡＳ、ＲＡＳから外部バスに出力される。
【００５０】
また、制御情報部は、ループ回数の制御およびコマンド終了情報を含む、制御情報ビットとして使用される。制御情報部の各ビットはシーケンサ４０に供給される。
【００５１】
ループ回数の制御は、メモリ３６の同一アドレスから同一動作パターンを読み出す回数を設定するビットである。例えば、ループ回数として‘１’が設定されている場合には、シーケンサ４０の制御により、クロックに同期して、メモリ３６の同一アドレスから１回だけ動作パターンが読み出される。また、ループ回数として‘５’が設定されている場合には、クロックに同期して１クロック毎に、メモリ３６の同一アドレスから５回連続して同一動作パターンが読み出される。
【００５２】
また、コマンド終了情報は、コマンドに関連する一連の処理を終了するか、継続するかを設定するビットである。例えば、コマンド終了情報が‘０’の場合、シーケンサ４０の制御により、クロックに同期して、メモリ３６の次のアドレスから動作パターンが読み出され、次の動作パターンを使用して処理が続行される。これに対し、コマンド終了情報が‘１’の場合には、次の動作パターンの読み出しは行われず、コマンドに対応する一連の処理が終了される。
【００５３】
従って、この汎用外部Ｉ／Ｆでは、コマンドに対応してメモリ３６に記憶されている複数の動作パターンを適宜組み合わせることによって、このコマンドに対応する動作パターンを、どのように複雑な動作パターンであっても発生させることが可能である。
【００５４】
続いて、この汎用外部Ｉ／Ｆ３０の動作を説明する。なお、メモリ３６には、あらかじめＳＤＲＡＭに対応する動作パターンが記憶され、モードレジスタ（すなわちＡＨＢインターフェイス３２）にもアドレスが設定されているものとする。
【００５５】
この汎用外部Ｉ／Ｆ３０では、例えばＬＳＩの内部回路から、内部バスおよびＡＨＢインターフェイス３２を介してコマンドが与えられると、このコマンドに対応するメモリ３６のアドレスがＡＨＢインターフェイス（モードレジスタ）３２の制御信号端子から出力され、シーケンサ４０に入力される。シーケンサ４０では、クロックに同期して、ＡＨＢインターフェイス３２から供給されるメモリ３６のアドレスがアクセスされ、メモリ３６からは、このコマンドに対応する動作パターンが読み出される。
【００５６】
メモリ３６から読み出された動作パターンのうち、信号ＬＤＱＭ、ＬＵＱＭ、ＷＥ、ＣＳ、ＣＡＳ、ＲＡＳ、入力データストローブ、出力データイネーブル、出力データストローブおよびアドレスストローブは、外部バスＩ／Ｆ３４に供給され、前述のようにして処理される。また、メモリ３６から読み出された動作パターンのうち、制御情報ビットはシーケンサ４０に供給される。シーケンサ４０では、制御情報ビットであるループ回数の制御およびコマンド終了情報を参照して、前述のようにコマンドに対応する一連の動作が制御される。
【００５７】
制御情報ビットのコマンド終了情報が‘１’になると、シーケンサ４０からＡＨＢインターフェイス３２の制御信号端子に終了信号が供給される。ＡＨＢインターフェイス３２は、終了信号を受信すると、ＬＳＩの内部回路に対してレディ信号を出力し、これにより、コマンドに対応する一連の処理が終了する。
【００５８】
なお、ＳＤＲＡＭの場合にはリフレッシュ動作が必要である。リフレッシュ動作は、タイマから直接ＡＨＢインターフェイス３２内のモードレジスタおよびシーケンサ４０に入力される割り込み入力によって処理される。リフレッシュ動作も、上記動作と同様にコマンドの１つとして割り込み入力を与えることによって実現できる。すなわち、メモリ３６に、リフレッシュ動作に対応する動作パターンを書き込み、これに対応するアドレスの情報をモードレジスタ（ＡＨＢインターフェイス３２）に設定しておくことによって同様に実現可能である。
【００５９】
本発明は、基本的に以上のようなものである。
以上、本発明の汎用外部インターフェイスについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００６０】
【図１】本発明の汎用外部インターフェイスの構成概略図である。
【図２】本発明の汎用外部インターフェイスの動作を表すフローチャートである。
【図３】本発明を適用する汎用外部インターフェイスの一実施形態の構成概略図である。
【図４】図３に示す汎用外部インターフェイスで用いられるメモリに記憶される動作パターンを表す一実施形態の概念図である。
【図５】従来のＬＳＩの内部構成を表す一例の概略図である。
【図６】従来のＬＳＩの内部構成を表す別の例の概略図である。
【符号の説明】
【００６１】
１０、３０  汎用外部インターフェイス
１２  内部バスインターフェイス
１４、３４  外部バスインターフェイス
１６、３６  メモリ
１８  モードレジスタ
２０、４０  シーケンサ
２２、２４、６０、７８、８２  ＬＳＩ
３２  ＡＨＢインターフェイス
４２、４４、４６、４８  フリップフロップ
５０  ３ステートバッファ
６２  ＣＰＵ
６４  ＲＡＭ
６６  ＲＯＭ
６８  タイマ
７０  割り込みコントローラ
７２  汎用Ｉ／Ｏ
７４  外部Ｉ／Ｆ
７６  内部バス
８０  外部バス
８４  マルチプレクサ
【図１】
2005115657.tif 000003
【図２】
2005115657.tif 000004
【図３】
2005115657.tif 000005
【図４】
2005115657.tif 000006
【図５】
2005115657.tif 000007
【図６】
2005115657.tif 000008