(57)【要約】【課題】  プレーナ型アクチュエータの駆動回路の小型化を目的とする。【解決手段】  プレーナ型アクチュエータチップの余剰スペース（フレーム部３）に薄膜コンデンサ１０を形成する。薄膜コンデンサ１０は、アクチュエータチップ製造プロセスの中で同時に形成可能である。形成した薄膜コンデンサにより、駆動回路で必要とされるコンデンサ容量を補うことができるため、従来必要とされていたコンデンサを小容量、即ち小型のものにすることが可能となる。【選択図】図１
2005238395.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、フレーム部と、該フレーム部にトーションバーで揺動可能に軸支された可動板とを有するプレーナ型アクチュエータであって、前記フレーム部に薄膜コンデンサを形成した事を特徴とするプレーナ型アクチュエータ。
【請求項２】
少なくとも、フレーム部と、該フレーム部にトーションバーで揺動可能に軸支された可動板とを有するプレーナ型アクチュエータであって、前記可動板の少なくとも一方の面に薄膜コンデンサを形成した事を特徴とするプレーナ型アクチュエータ。
【請求項３】
前記薄膜コンデンサに接続された引出し電極と、該引出し電極の一部に設けられた電極パッドとを有する事を特徴とする請求項１、又は２記載のプレーナ型アクチュエータ。
【請求項４】
前記プレーナ型アクチュエータは、電磁駆動式である事を特徴とする請求項１〜３の何れか１つに記載のプレーナ型アクチュエータ。
【請求項５】
少なくとも、
基板上面に絶縁膜を形成する工程と、
該絶縁膜上に金属膜を形成する工程と、
該金属膜をパターニングして１層目コイル、薄膜コンデンサの下部電極、該薄膜コンデンサの下部電極に接続する引出し電極、及び該引出し電極の一部に設けられる電極パッドを形成する工程と、
該薄膜コンデンサの下部電極上に誘電体層を形成する工程と、
前記１層目コイル上、前記薄膜コンデンサの下部電極に接続された引出し電極上、及び前記薄膜コンデンサの下部電極の一端部に絶縁膜を形成する工程と、
前記基板上面全体に金属膜を形成する工程と、
該金属膜をパターニングして２層目コイル、薄膜コンデンサの上部電極、前記薄膜コンデンサの下部電極の一端部に形成された絶縁膜上を通過し、且つ該薄膜コンデンサの上部電極に接続する引出し電極、及び該引出し電極の一部に設けられる電極パッドを形成する工程と、
該２層目コイル上、該薄膜コンデンサの上部電極上、及び該薄膜コンデンサの上部電極に接続された引出し電極上に保護膜を形成する工程と、
を有する事を特徴とするプレーナ型アクチュエータの製造方法。
【請求項６】
少なくとも、
基板上面に絶縁膜を形成する工程と、
該絶縁膜上に金属膜を形成する工程と、
該金属膜をパターニングして１層目コイル、薄膜コンデンサの下部電極、該薄膜コンデンサの下部電極に接続する引出し電極、及び該引出し電極の一部に設けられる電極パッドを形成する工程と、
該薄膜コンデンサの下部電極上ならびに該下部電極の少なくとも一端部を被うように誘電体層を形成する工程と、
前記１層目コイル上、及び前記薄膜コンデンサの下部電極と接続された引出し電極上に絶縁膜を形成する工程と、
前記基板上面全体に金属膜を形成する工程と、
該金属膜をパターニングして２層目コイル、薄膜コンデンサの上部電極、前記薄膜コンデンサの下部電極の一端部を被うように形成された誘電体層上を通過し、且つ該薄膜コンデンサの上部電極に接続する引出し電極、及び該引出し電極の一部に設けられる電極パッドを形成する工程と、
該２層目コイル上、該薄膜コンデンサの上部電極上、及び該薄膜コンデンサの上部電極に接続された引出し電極上に保護膜を形成する工程と、
を有する事を特徴とするプレーナ型アクチュエータの製造方法。
【請求項７】
少なくとも、
基板上面に絶縁膜を形成する工程と、
該絶縁膜上に金属膜を形成する工程と、
該金属膜をパターニングして１層目コイル、及び薄膜コンデンサの下部電極を形成する工程と、
該薄膜コンデンサの下部電極上に誘電体層を形成する工程と、
前記１層目コイル上に絶縁膜を形成する工程と、
前記基板上面全体に金属膜を形成する工程と、
該金属膜をパターニングして２層目コイル、及び薄膜コンデンサの上部電極を形成する工程と、
該２層目コイル上、及び該薄膜コンデンサの上部電極上に保護膜を形成する工程と、
前記薄膜コンデンサの上部電極に接続する引出し電極、下部電極に接続する引出し電極、及びそれぞれの引出し電極の一部に設けられる電極パッドを形成する工程と、
該２つの引出し電極上に保護膜を形成する工程と、
を有する事を特徴とするプレーナ型アクチュエータの製造方法。
【請求項８】
前記金属膜をパターニングして１層目コイル、及び薄膜コンデンサの下部電極を形成する工程において、前記下部電極の、前記薄膜コンデンサの下部電極と該下部電極の引出し電極とが接続される部分に突出部を形成する事を特徴とする請求項７記載のプレーナ型アクチュエータの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プレーナ型アクチュエータ、及びその製造方法に関する。
【背景技術】
【０００２】
現在、光スキャナ等に用いられる光偏向器として、シリコン基板等をＭＥＭＳ（Micro-Electro-Mechanical  Systems）技術を用いて加工し、製造されたプレーナ型アクチュエータが知られている。これは、ミラー面を形成した可動板を、一体的に形成した梁部を支点として揺動させるものであり、小型で低消費電力、更には大量生産により製造コストが抑えられる等の特徴を有している。（例えば、特許文献１、２参照）
【０００３】
図６は、従来のプレーナ型アクチュエータを示す上面図であり、図７は、その製造工程を示すＡ−Ａ’断面図である。以下、図６、７を参照し、従来のプレーナ型アクチュエータについて説明する。１は、平板状の可動板であり、２本のトーションバー２、２を介して枠状のフレーム部３に揺動可能に軸支されている。可動板１の表面側周縁部には薄膜コイル５が２層に渡り形成されており、裏面側中央部にはミラー部４（上面図では不図示）形成されている。プレーナ型アクチュエータを駆動する際には、前記薄膜コイル５に通電して静磁界を発生させ、前記フレーム部３上、もしくはその周辺部に設けられた磁石（不図示）との磁力的な相互作用により、前記可動板１を揺動させる。
【０００４】
前記従来のプレーナ型アクチュエータは、以下の工程により製造される。尚、レジスト塗布・除去工程は、図示省略としてある。
工程（ａ）：ＳＯＩ（Silicon‐On‐Insulator）基板７の表裏面を熱酸化してシリコン酸化膜６ａ、６ｂを形成する。ＳＯＩ基板７とは、例えば１００μｍの厚みを有するシリコン活性層７ａと、１μｍの厚みを有する中間層７ｂと、４００μｍの厚みを有するシリコン支持基板７ｃとの積層体である。
工程（ｂ）：前記工程（ａ）で形成されたシリコン酸化膜６ａ上にアルミニウム（Ａｌ）からなる金属膜８をスパッタリング等により形成する。
工程（ｃ）：前記工程（ｂ）で形成された金属膜８上にレジスト（ポジ型）をスピンコートにより均一に塗布する。その後、所望のコイルパターン形状を有するフォトマスクを被せて紫外線露光し、露光後、露光された領域のレジストを現像液を用いて溶解除去する。そして、以上の工程で形成されたレジストパターンをマスクとして、金属膜８をドライエッチングし、１層目のコイルパターン（コイル）８ａを形成する。コイルパターン８ａ形成後、マスクとして用いた前記レジストパターンを薬液（アセトン等）、もしくはＯ2アッシングにより除去する。
工程（ｄ）：前記工程（ｃ）で形成された１層目のコイル８ａ上にレジスト（ネガ型）、もしくはＳｉＯ2からなる絶縁膜９ａを形成する。絶縁膜９ａとしてレジストを用いる場合には、まずＳＯＩ基板７の上面全体にレジストをスピンコートにより均一に塗布する。塗布後、前記コイル８ａ部分が露出したフォトマスクをＳＯＩ基板７上に被せ、紫外線露光を行う。露光後、露光された領域以外のレジストを現像液により除去する。前記レジストは、ネガ型であり、露光された部分、即ちコイル８ａ部分のみが残り、絶縁膜９ａとして形成される。一方、絶縁膜９ａとしてＳｉＯ2を用いる場合には、ＳＯＩ基板７の上面全体にＣＶＤ（Chemical
Vapor Deposition）法によりＳｉＯ2膜を堆積した後、その上に形成したレジストパターンをマスクとしてＳｉＯ2膜をウェットエッチングまたはドライエッチングすることにより絶縁膜９ａとして形成する。
工程（ｅ）：前記工程（ｄ）で形成された絶縁膜９ａを被うようにＳＯＩ基板７の表面全体に工程（ｂ）で形成したものと同様のアルミニウム（Ａｌ）からなる金属膜８を形成する。
工程（ｆ）：前記工程（ｅ）で形成された金属膜８上にレジストを均一に塗布する。その後、工程（ｃ）と同様の工程により、レジストを露光・現像し、レジストパターンをマスクとして金属膜８のエッチングを行い、２層目のコイルパターン（コイル）８ｂを形成する。
工程（ｇ）：前記工程（ｆ）で形成された２層目コイル８ｂ上にレジスト（ネガ型）、もしくはＳｉＯ2からなる保護膜（絶縁膜）９ｂを、前記工程（ｄ）にならい形成する。
工程（ｈ）：ＳＯＩ基板７表面側のシリコン酸化膜６ａの、可動板形成部のコイル８ａに囲まれた部分と、可動板形成部周囲のトーションバー形成部を除いた部分とをドライエッチングにより除去する。
工程（ｉ）：前記工程（ｈ）により露出された、可動板形成部のコイル８ａに囲まれたＳＯＩ基板７のシリコン活性層７ａを異方性エッチングにより除去し、次いで、それにより露出された中間層７ｂをドライエッチングにより除去する。
工程（ｊ）：ＳＯＩ基板７裏面側のシリコン酸化膜６ｂの、フレーム部形成部を除いた部分をドライエッチングにより除去する。
工程（ｋ）：前記工程（ｊ）により露出されたＳＯＩ基板７のシリコン支持基板７ｃを異方性エッチングにより除去する。
工程（ｌ）：前記工程（ｋ）により露出されたＳＯＩ基板７の中間層７ｂ上にミラー膜（ミラー部）４をスパッタリング、又は真空蒸着により形成する。
【０００５】
【特許文献１】特許第２７２２３１４号公報
【特許文献２】特開２０００−２４９９６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、光スキャナー等の光学機器においては小型化、低価格化が進んでおり、それに伴いプレーナ型アクチュエータにもより一層の小型化、低価格化が望まれている。図８は、プレーナ型アクチュエータを実装基板に実装した状態を示す図で、プレーナ型アクチュエータを光学機器へ組み込む際には、図８に示すようにアクチュエータチップ（プレーナ型アクチュエータ）１３を実装基板１４に実装した状態で行われ、コネクタ１５等を介して外部の駆動回路との接続が成される。
【０００７】
前記駆動回路には、コンデンサ等の電子部品が多数実装されており、このことと前記従来のプレーナ型アクチュエータにおいては、フレーム部分や可動板に余剰なスペースが存在していることを踏まえると、その余剰スペースを有効活用してプレーナ型アクチュエータに機能を集約し、駆動回路の機能の一部を補うことにより、前記駆動回路に実装される電子部品を小型化、もしくはその部品点数を削減できるものと考える。
【０００８】
本発明は、前記問題点に鑑みてなされたものであり、駆動回路の小型化を目的とする。
【課題を解決するための手段】
【０００９】
少なくとも、フレーム部と、該フレーム部にトーションバーで揺動可能に軸支された可動板とを有するプレーナ型アクチュエータであって、前記フレーム部に薄膜コンデンサを形成したプレーナ型アクチュエータとする。
【００１０】
少なくとも、フレーム部と、該フレーム部にトーションバーで揺動可能に軸支された可動板とを有するプレーナ型アクチュエータであって、前記可動板の少なくとも一方の面に薄膜コンデンサを形成したプレーナ型アクチュエータとする。
【００１１】
前記薄膜コンデンサに接続された引出し電極と、該引出し電極の一部に設けられた電極パッドとを有する事を特徴とするプレーナ型アクチュエータとする。
【００１２】
前記プレーナ型アクチュエータは、電磁駆動式であるとする。
【００１３】
少なくとも、
基板上面に絶縁膜を形成する工程と、
該絶縁膜上に金属膜を形成する工程と、
該金属膜をパターニングして１層目コイル、薄膜コンデンサの下部電極、該薄膜コンデンサの下部電極に接続する引出し電極、及び該引出し電極の一部に設けられる電極パッドを形成する工程と、
該薄膜コンデンサの下部電極上に誘電体層を形成する工程と、
前記１層目コイル上、前記薄膜コンデンサの下部電極に接続された引出し電極上、及び前記薄膜コンデンサの下部電極の一端部に絶縁膜を形成する工程と、
前記基板上面全体に金属膜を形成する工程と、
該金属膜をパターニングして２層目コイル、薄膜コンデンサの上部電極、前記薄膜コンデンサの下部電極の一端部に形成された絶縁膜上を通過し、且つ該薄膜コンデンサの上部電極に接続する引出し電極、及び該引出し電極の一部に設けられる電極パッドを形成する工程と、
該２層目コイル上、該薄膜コンデンサの上部電極上、及び該薄膜コンデンサの上部電極に接続された引出し電極上に保護膜を形成する工程と、
を有するプレーナ型アクチュエータの製造方法とする。
【００１４】
少なくとも、
基板上面に絶縁膜を形成する工程と、
該絶縁膜上に金属膜を形成する工程と、
該金属膜をパターニングして１層目コイル、薄膜コンデンサの下部電極、該薄膜コンデンサの下部電極に接続する引出し電極、及び該引出し電極の一部に設けられる電極パッドを形成する工程と、
該薄膜コンデンサの下部電極上ならびに該下部電極の少なくとも一端部を被うように誘電体層を形成する工程と、
前記１層目コイル上、及び前記薄膜コンデンサの下部電極と接続された引出し電極上に絶縁膜を形成する工程と、
前記基板上面全体に金属膜を形成する工程と、
該金属膜をパターニングして２層目コイル、薄膜コンデンサの上部電極、前記薄膜コンデンサの下部電極の一端部を被うように形成された誘電体層上を通過し、且つ該薄膜コンデンサの上部電極に接続する引出し電極、及び該引出し電極の一部に設けられる電極パッドを形成する工程と、
該２層目コイル上、該薄膜コンデンサの上部電極上、及び該薄膜コンデンサの上部電極に接続された引出し電極上に保護膜を形成する工程と、
を有するプレーナ型アクチュエータの製造方法とする。
【００１５】
少なくとも、
基板上面に絶縁膜を形成する工程と、
該絶縁膜上に金属膜を形成する工程と、
該金属膜をパターニングして１層目コイル、及び薄膜コンデンサの下部電極を形成する工程と、
該薄膜コンデンサの下部電極上に誘電体層を形成する工程と、
前記１層目コイル上に絶縁膜を形成する工程と、
前記基板上面全体に金属膜を形成する工程と、
該金属膜をパターニングして２層目コイル、及び薄膜コンデンサの上部電極を形成する工程と、
該２層目コイル上、及び該薄膜コンデンサの上部電極上に保護膜を形成する工程と、
前記薄膜コンデンサの上部電極に接続する引出し電極、下部電極に接続する引出し電極、及びそれぞれの引出し電極の一部に設けられる電極パッドを形成する工程と、
該２つの引出し電極上に保護膜を形成する工程と、
を有するプレーナ型アクチュエータの製造方法とする。
【００１６】
前記金属膜をパターニングして１層目コイル、及び薄膜コンデンサの下部電極を形成する工程において、前記下部電極の、前記薄膜コンデンサの下部電極と該下部電極の引出し電極とが接続される部分に突出部を形成するプレーナ型アクチュエータの製造方法とする。
【発明の効果】
【００１７】
本発明のプレーナ型アクチュエータによれば、余剰部分（フレーム部、可動板表面等）に薄膜コンデンサ等（薄膜コンデンサ素子、引出し電極、電極パッド）を形成することにより、外部の駆動回路で必要とされるコンデンサ容量を補うことができるため、駆動回路に実装されるコンデンサを小容量のもの、即ち、より小型なコンデンサを用いることが可能となり（薄膜コンデンサの容量によっては実装されるコンデンサの省略も可能）、結果として、駆動回路の小型化が図れる。また、本発明のプレーナ型アクチュエータの製造方法によれば、薄膜コンデンサをプレーナ型アクチュエータの製造工程の中で大面積、もしくは複数個同時に形成することが可能である。
【発明を実施するための最良の形態】
【００１８】
駆動回路を小型化するという目的を、フレーム部、もしくは可動板に薄膜コンデンサを設けたプレーナ型アクチュエータを提供する事により達成する。
【実施例１】
【００１９】
図１は、本発明によるプレーナ型アクチュエータの第１実施形態を示す上面図、図２は、その製造工程を示すＡ−Ａ’断面図、図５は、その要部拡大断面図であり、（ａ）薄膜コンデンサの下部電極の一端部に絶縁膜を形成した状態を示す図、（ｂ）誘電体層を薄膜コンデンサの下部電極の一端部を被うように形成した状態を示す図、（ｃ）薄膜コンデンサの下部電極の一端部を突出形状にした状態を示す図である。以下、図１、２、及び５を参照し、本発明の第１実施形態について説明する。尚、従来と同じ部分には、同符号を付してある。枠状のフレーム部３に可動板１が２本のトーションバー２、２を介して揺動可能に軸支されており、これらはシリコン基板（ＳＯＩ基板）をエッチングして一体的に形成されている。可動板１の表面側周縁部には薄膜コイル５が２層に渡り形成されており、裏面側中央部にはミラー部４（上面図では不図示）が形成されている。可動板１を揺動させる際には、前記薄膜コイル５に通電して静磁界を発生させ、前記フレーム部３上、もしくはその周辺部に設けられた磁石（不図示）との電磁的な相互作用により駆動させる。そして、本発明の特徴的な部分として、従来においては余剰部分となっていたフレーム部３のスペースに薄膜コンデンサ１０が形成されている。１０ａ、１０ｇは、前記薄膜コンデンサの電極パッドであり、それぞれ引出し電極１０ｅ、１０ｆを介して薄膜コンデンサ１０と接続されており、ワイヤーボンディング等により、実装基板との電気的接続がなされる。
【００２０】
上記本発明によるプレーナ型アクチュエータの第１実施形態は、以下の工程により製造される。尚、従来と同じ部分に関しては、説明を省略する。
工程（ａ）、（ｂ）：省略
工程（ｃ）：前記工程（ｂ）で形成された金属膜８上にレジスト（ポジ型）をスピンコートにより均一に塗布する。その後、所望のコイルパターン形状および薄膜コンデンサ形状（引出し電極および電極パッド形状含む）を有するフォトマスクを被せて紫外線露光し、露光後、露光された領域のレジストを現像液を用いて溶解除去する。そして、以上の工程で形成されたレジストパターンをマスクとして、金属膜８をドライエッチングし、１層目のコイルパターン（薄膜コイル）８ａ、薄膜コンデンサ１０の下部電極１０ｂ、引出し電極１０ｅ（図２では不図示）、及び電極パッド１０ａ（図２では不図示）を形成する。その後、マスクとして用いた前記レジストパターンを有機溶剤（アセトン等）、もしくはＯ2アッシングにより除去する。
工程（ｄ）：前記工程（ｃ）で形成された１層目コイル８ａ、及び薄膜コンデンサ１０の下部電極１０ｂ等を被うように、ＳＯＩ基板７の表面全体にレジスト（ポジ型）１１をスピンコートにより均一に塗布する。その後、フォトマスクを被せて露光・現像し、薄膜コンデンサの下部電極１０ｂ部分のレジスト１１を除去して、下部電極１０ｂのみが露出したレジストパターンを形成する。
工程（ｅ）：前記工程（ｄ）で形成されたレジストパターン（レジスト）１１、及び薄膜コンデンサ１０の下部電極１０ｂ等を被うようにＳＯＩ基板７の表面全体に誘電体層１０ｃ例えばＳｒＴｉＯ3をＲＦスパッタリング、もしくは低温ＣＶＤにより所定の厚さ（例えば、３００ｎｍ）形成する。
工程（ｆ）：前記レジストパターン１１をその上に形成された誘電体層１０ｃと共に除去し（リフトオフ）、薄膜コンデンサ１０の下部電極１０ｂ上にのみ誘電体層１０ｃを形成する（残す）。
工程（ｇ）：前記工程（ｃ）で形成された１層目コイル８ａ上、引出し電極１０ｅ上（図２では不図示）、及び薄膜コンデンサ１０の下部電極１０ｂの一端部（引出し電極１０ｆ形成側の端部）にレジスト（ネガ型）、もしくはＳｉＯ2からなる絶縁膜９ａを形成する。尚、形成方法については、前記従来の製造工程（ｄ）と同じため説明は省略する。
工程（ｈ）：前記工程（ｇ）で形成された絶縁膜９ａ、及び誘電体層１０ｃ等を被うようにＳＯＩ基板７の表面全体に工程（ｂ）で形成したものと同様のアルミニウム（Ａｌ）からなる金属膜８をスパッタリング等により形成する。
工程（ｉ）：前記工程（ｈ）で形成された金属膜８上にスピンコートによりレジスト（ポジ型）を均一に塗布する。塗布後、前記工程（ｃ）の如くフォトマスクを被せレジストを露光・現像して形成されたレジストパターンをマスクとして金属膜８のエッチングを行い、２層目のコイルパターン（薄膜コイル）８ｂ、薄膜コンデンサ１０の上部電極１０ｄ、引出し電極１０ｆ（図２では不図示）、及び電極パッド１０ｇ（図２では不図示）を形成する。
工程（ｊ）：前記工程（ｉ）で形成された２層目コイル８ｂ上、薄膜コンデンサ１０の上部電極１０ｄ上ならびに引出し電極１０ｆ上（図２では不図示）に保護膜（絶縁膜）９ｂを、前記工程（ｇ）にならい形成する。
工程（ｋ）〜（ｏ）：省略
【００２１】
本発明の第一実施形態は、以上の工程により製造されるが、前記工程（ｇ）において、図５（ａ）に示すように薄膜コンデンサ１０の下部電極１０ｂの一端部（引出し電極１０ｆ形成側の端部）に絶縁膜９ａを形成する理由としては、上部電極１０ｄ側の引出し電極１０ｆが下部電極１０ｂとショートするのを防止するためである。本実施例１では、絶縁膜９ａによりショートを防止する構成としたが、前記工程（ｆ）において、図５（ｂ）に示すように誘電体層１０ｃを下部電極１０ｂの一端部を被うように形成し、絶縁膜９ａの替わりとして機能させることも可能であり、これらに限定されるものではない。
【００２２】
以上説明したプレーナ型アクチュエータの製造方法によれば、薄膜コンデンサ１０の下部電極１０ｂと、引出し電極１０ｅ（下部電極側）と、電極パッド１０ａ（下部電極側）と、１層目コイル８ａとを同じ工程内、また、薄膜コンデンサ１０の上部電極１０ｄと、引出し電極１０ｆ（上部電極側）と、電極パッド１０ｇ（上部電極側）と、２層目コイル８ｂとを同じ工程内において形成することが可能であり、薄膜コンデンサの製造工程を簡素化できる。
【実施例２】
【００２３】
図３は、本発明によるプレーナ型アクチュエータの第２実施形態を示す上面図であり、図４は、その製造工程を示すＡ−Ａ’断面図である。以下、図３、４を参照し、本発明の第２実施形態について説明する。尚、従来と同じ部分には、同符号を付してある。基本的な構成は、第１実施形態と同様であり、第２実施形態において特徴的な部分としては、第１実施形態においてはフレーム部３に形成されていた薄膜コンデンサ１０を可動板１の表面側（ミラー形成面と反対側の面）に薄膜コンデンサ１２として形成したことである。
【００２４】
上記本発明によるプレーナ型アクチュエータの第２実施形態は、以下の工程により製造される。尚、従来と同じ部分に関しては、説明を省略する。
工程（ａ）、（ｂ）：省略
工程（ｃ）：前記工程（ｂ）で形成された金属膜８上にレジスト（ポジ型）をスピンコートにより均一に塗布する。その後、所望のコイルパターン形状および薄膜コンデンサ形状を有するフォトマスクを被せて紫外線露光し、露光後、露光された領域のレジストを現像液を用いて溶解除去する。そして、以上の工程で形成されたレジストパターンをマスクとして、金属膜８をドライエッチングし、１層目のコイルパターン（薄膜コイル）８ａ、及び薄膜コンデンサ１２の下部電極１２ｂを形成する。その後、マスクとして用いた前記レジストパターンを有機溶剤（アセトン等）、もしくはＯ2アッシングにより除去する。
工程（ｄ）：前記工程（ｃ）で形成された１層目コイル８ａ、及び薄膜コンデンサ１２の下部電極１２ｂを被うようにＳＯＩ基板７の表面全体にレジスト１１を均一に塗布する。塗布後、フォトマスクを被せて露光・現像し、薄膜コンデンサの下部電極１２ｂ部分のレジスト１１を除去して、下部電極１２ｂのみが露出したレジストパターンを形成する。
工程（ｅ）：前記工程（ｄ）で形成されたレジストパターン（レジスト）１１、及び薄膜コンデンサ１２の下部電極１２ｂを被うようにＳＯＩ基板７の表面全体に誘電体層１２ｃ、例えばＳｒＴｉＯ3をＲＦスパッタリング、もしくは低温ＣＶＤにより所定の厚さ（例えば、３００ｎｍ）形成する。
工程（ｆ）：前記レジストパターン１１をその上に形成された誘電体層１２ｃと共に除去し（リフトオフ）、薄膜コンデンサ１２の下部電極１２ｂ上にのみ誘電体層１２ｃを形成する（残す）。
工程（ｇ）：１層目コイル８ａ上にレジスト（ネガ型）、もしくはＳｉＯ2からなる絶縁膜９ａを形成する。尚、形成方法については、前記従来の製造工程（ｄ）と同じため説明は省略する。
工程（ｈ）：前記工程（ｇ）で形成された絶縁膜９ａ、及び誘電体層１２ｃを被うようにＳＯＩ基板７の表面全体に工程（ｂ）で形成したものと同様のアルミニウム（Ａｌ）からなる金属膜８をスパッタリング等により形成する。
工程（ｉ）：前記工程（ｈ）で形成された金属膜８上にレジスト（ポジ型）を均一に塗布する。塗布後、前記工程（ｃ）の如くフォトマスクを被せレジストを露光・現像して形成されたレジストパターンをマスクとして金属膜８のエッチングを行い、２層目のコイルパターン（薄膜コイル）８ｂ、及び薄膜コンデンサ１２の上部電極１２ｄを形成する。
工程（ｊ）：前記工程（ｉ）で形成された２層目コイル８ｂ上、及び薄膜コンデンサ１２の上部電極１２ｄ上のコンタクト部１２ｅ（引出し電極１２ｇを形成する部分）を除く領域にレジスト（ネガ型）、もしくはＳｉＯ2からなる保護膜（絶縁膜）９ｂを前記工程（ｇ）、即ち前記従来の製造工程（ｄ）にならい形成する。
工程（ｋ）：前記工程（ｊ）で形成された保護膜（絶縁膜）９ｂ、及び上部電極１２ｄ上のコンタクト部１２ｅ被うように、ＳＯＩ基板７の表面全体に工程（ｂ）で形成したものと同様のアルミニウム（Ａｌ）からなる金属膜８をスパッタリング等により形成する。
工程（ｌ）：前記工程（ｋ）で形成された金属膜８上にレジスト（ポジ型）をスピンコートにて均一に塗布する。塗布後、前記工程（ｃ）の如くフォトマスクを被せレジストを露光・現像して形成されたレジストパターンをマスクとして金属膜８のエッチングを行い、薄膜コンデンサ１２の上部電極１２ｄと接続した引出し電極１２ｇ、電極パッド１２ａ（図４では不図示）、薄膜コンデンサ１２の下部電極１２ｂと接続した引出し電極１２ｆ（図４では不図示）、及び電極パッド１２ａを形成する。
工程（ｍ）：前記工程（ｌ）で形成された引出し電極１２ｆ、１２ｇ上にレジスト（ネガ型）、もしくはＳｉＯ2からなる保護膜（絶縁膜）９ｃを前記工程（ｇ）、即ち前記従来の製造工程（ｄ）にならい形成する。
工程（ｎ）〜（ｒ）：省略
【００２５】
本発明の第二実施形態は、以上の工程により製造されるが、工程（ｌ）において薄膜コンデンサ１２の下部電極１２ｂと引出し電極１２ｆとの接続を確実なものとするため、前記工程（ｃ）において、図５（ｃ）に示すように薄膜コンデンサ１２の下部電極１２ｂの一端部に突出部１２ｉを設けておき、その突出部分に引出し電極１２ｆを形成するのが望ましい。
【００２６】
以上説明したプレーナ型アクチュエータの製造方法によれば、薄膜コンデンサ１２の下部電極１２ｂと、１層目コイル８ａとを同じ工程内、また、薄膜コンデンサ１２の上部電極１２ｄと、２層目コイル８ｂとを同じ工程内において形成すること可能であり、薄膜コンデンサの製造工程を簡素化できる。
【００２７】
本発明による技術は、電磁駆動式のプレーナ型アクチュエータのみならず、静電駆動式のプレーナ型アクチュエータにも適用可能であり、その場合の製造方法としては、薄膜コンデンサの電極を静電アクチュエータの駆動用電極の形成工程中で形成することが可能であり、製造工程を簡素化できる。また、薄膜コンデンサの形成場所についても、必ずしも本実施例のようにフレーム部上や可動板上にする必要はなく、余剰な部分であればどこでもよく、限定されるものではない。尚、本実施例１と２は、組み合わせて実施する事も可能である。
【００２８】
本発明のプレーナ型アクチュエータのフレーム部に形成した薄膜コンデンサの容量（キャパシタンス）については以下の通りである。キャパシタンスＣは、次式、ＳｒＴｉＯ3
Ｃ＝ε0×Ｓ／Ｄ
で表される。ε0は誘電体の真空中での誘電率（本実施例で用いた誘電体ＳｒＴｉＯ3の比誘電率は３３２）、Ｓは薄膜コンデンサの面積、Ｄは電極間距離（本実施例では３００ｎｍ）である。プレーナ型アクチュエータのサイズによりフレーム部上、もしくは可動板上の余剰スペース面積も異なってくるが、仮にフレーム部に面積Ｓ＝６９ｍｍ2の薄膜コンデンサを１層形成した場合、それにより得られるキャパシタンスＣは、Ｃ＝０．６８μＦとなる。それ以上の容量を確保したい場合には、前記薄膜コンデンサを複数層形成すればよく、得られるキャパシタンスは形成した層数倍となる。
【００２９】
また、本実施例では誘電体をＳｒＴｉＯ3としたが、これに限定されるものではなく、誘電率が高い物質を用いれば、得られるキャパシタンスも増加する。
【産業上の利用可能性】
【００３０】
本発明のプレーナ型アクチュエータは、アクチュエータチップ上に形成された薄膜コンデンサにより、外部の回路（駆動回路等）で必要とされるコンデンサ容量を補う機能を有するものである。これを用いれば、駆動回路等で必要とされるコンデンサを小容量の物、即ち、より小型なコンデンサを用いることが可能となり、結果として、駆動回路等の小型化が図れるものである。
【図面の簡単な説明】
【００３１】
【図１】本発明のプレーナ型アクチュエータを示す上面図（実施例１）
【図２】本発明のプレーナ型アクチュエータの製造工程を示すＡ−Ａ’断面図（実施例１）
【図３】本発明のプレーナ型アクチュエータを示す上面図（実施例２）
【図４】本発明のプレーナ型アクチュエータの製造工程を示すＡ−Ａ’断面図（実施２）
【図５】本発明のプレーナ型アクチュエータを示す要部拡大断面図であり、（ａ）薄膜コンデンサの下部電極の一端部に絶縁膜を形成した状態を示す図、（ｂ）誘電体層を薄膜コンデンサの下部電極の一端部を被うように形成した状態を示す図、（ｃ）薄膜コンデンサの下部電極の一端部を突出形状にした状態示す図（実施例１、２）
【図６】従来のプレーナ型アクチュエータを示す上面図
【図７】従来のプレーナ型アクチュエータの製造工程を示すＡ−Ａ’断面図
【図８】プレーナ型アクチュエータを実装基板に実装した状態を示す図
【符号の説明】
【００３２】
１        可動板
２        トーションバー
３        フレーム部
４        ミラー
５        薄膜コイル
６ａ      シリコン酸化膜（表面側）
６ｂ      シリコン酸化膜（裏面側）
７        ＳＯＩ基板
７ａ      シリコン活性層
７ｂ      中間層
７ｃ      シリコン支持基板
８        金属膜（Ａｌ）
８ａ      １層目コイル
８ｂ      ２層目コイル
９ａ      絶縁膜（１層目コイル上）
９ｂ      絶縁膜（２層目コイル上）
９ｃ      絶縁膜（引出し電極上）
１０      薄膜コンデンサ
１０ａ    電極パッド（下部電極側）
１０ｂ    薄膜コンデンサの下部電極
１０ｃ    誘電体層
１０ｄ    薄膜コンデンサの上部電極
１０ｅ    引出し電極（下部電極側）
１０ｆ    引出し電極（上部電極側）
１０ｇ    電極パッド（上部電極側）
１１      レジスト
１２      薄膜コンデンサ
１２ａ    電極パッド（下部電極側）
１２ｂ    薄膜コンデンサの下部電極
１２ｃ    誘電体層
１２ｄ    薄膜コンデンサの上部電極
１２ｅ    コンタクト部
１２ｆ    引出し電極（下部電極側）
１２ｇ    引出し電極（上部電極側）
１２ｈ    電極パッド（上部電極側）
１３      アクチュエータチップ
１４      実装基板
１５      コネクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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