(57)【要約】【課題】  配線の面積の増大および設計時間の増加を抑制して、電流容量特性あるいは信号伝達特性の向上を図る。【解決手段】  機能ブロックに電源供給する電源配線とこの電源配線の両側にシールド配線を配置した半導体集積回路装置において、少なくとも一方のシールド配線１４を、主電源配線１２に沿って、全長にわたって分割し、且つこの分割シールド配線１４ａ、１４ｂの内、主電源配線１２側の分割シールド配線１４ｂを主電源配線１２と接続配線１５で結合して電源配線２２の一部とした。【選択図】  図２
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【特許請求の範囲】
【請求項１】
機能ブロックとの間の電源配線あるいは信号配線とこの配線の両側にシールド配線を配置した半導体集積回路装置において、
少なくとも一方の前記シールド配線を、前記電源配線あるいは信号配線に沿って、全長にわたって分割し、且つこの分割シールド配線の内、前記電源配線あるいは信号配線側の前記分割シールド配線を前記電源配線あるいは信号配線と接続配線で結合して電源配線あるいは信号配線の一部としたことを特徴とする半導体集積回路装置。
【請求項２】
前記電源配線あるいは信号配線の両側の前記シールド配線がいずれも分割されて前記電源配線あるいは信号配線に結合されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
機能ブロックとの間の電源配線あるいは信号配線とこの配線の両側にシールド配線を有する半導体集積回路装置の配線レイアウト方法であって、
前記電源配線あるいは信号配線とこの配線の両側に全長にわたって分割された分割シールド配線を配置する第１ステップと、
隣接する前記シールド配線を接続配線を介して互に結合する第２ステップと、
前記第２ステップ後、前記電源配線あるいは信号配線が所定の電流容量特性あるいは信号伝達特性を満たすか否かを確認する第３ステップと、
前記電流容量特性あるいは信号伝達特性を満たさない場合、少なくとも一方の前記シールド配線を互に分離し、前記電源配線あるいは信号配線側の前記分割シールド配線を前記配線に接続配線を介して結合して電源配線あるいは信号配線の一部とし、前記電源配線あるいは信号配線から遠い側の前記分割シールド配線をシールド配線とする第４ステップと、
を有することを特徴とする半導体集積回路装置の配線レイアウト方法。
【請求項４】
前記電源配線あるいは信号配線の両側の前記シールド配線が、いずれも分割されて前記電源配線あるいは信号配線に結合されていることを特徴とする請求項３に記載の半導体集積回路装置の配線レイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその配線レイアウト方法に関する。
【背景技術】
【０００２】
半導体集積回路装置においては、電源配線あるいは信号配線がノイズ等の影響を受けないように、この配線の両側には、これと隣接してシールド配線をそれぞれ設けた構造のものがある。このような半導体集積回路装置の設計過程において、消費電力増加、配線抵抗の低減、論理変更等、種々の理由により一旦設計した配線を設計変更したり、修正したりする場合がある。例えば、ゲートアレイの高速化を図ろうとすると、ゲートアレイのトランジスタ等に供給される電流が大きくなり、ゲートアレイ内部に電源電流を供給する電源配線の単位面積当たりの電流増大に対処するために、電源配線幅を大きくする必要があり、そのために電源配線、シールド配線全体の設計のやり直しや、また配線の占有面積の増加に伴い機能ブロックのレイアウト設計のやり直し等を行わなければならなくなる。
【０００３】
一方、このような電流容量の増加に対応するために、ある領域を走っている２本の電源配線の内、その領域には不要な一本の配線を必要な他の配線に結合することにより、電源配線幅を広げて電流容量を増加させようとする構成が開示されている（例えば、特許文献１参照。）。
【特許文献１】特開平６−３７２８７号公報  （第３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、上述のような半導体集積回路装置に特許文献の技術を適用することが考えられる。すなわち、電源配線あるいは信号配線とシールド配線との間に、予め予備の電源配線あるいは信号配線を配置しておき、電源容量特性あるいは信号伝達特性の向上が必要な場合には、この予備の電源配線あるいは信号配線を本来の電源配線あるいは信号配線に接続することにより、配線幅を広げて電流容量特性あるいは信号伝達特性を向上させる。
【０００５】
しかしながら、予備の電源配線あるいは信号配線を配置するために、電源配線あるいは信号配線とシールド配線との間隔を広げる必要がある。そのために、配線の占有面積が増大し、チップ面積の増大あるいは機能ブロックのレイアウトの再設計等による設計時間の増加が発生するという問題があった。
【０００６】
本発明は、上記問題を解決するためになされたもので、配線の占有面積の増大及び設計時間の増加を抑制して、電流容量特性あるいは信号伝達特性の向上を図ることができる半導体集積回路装置及びその配線レイアウト方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様の半導体集積回路装置は、機能ブロックとの間の電源配線あるいは信号配線とこの配線の両側にシールド配線を配置した半導体集積回路装置において、少なくとも一方の前記シールド配線を、前記電源配線あるいは信号配線に沿って、全長にわたって分割し、且つこの分割シールド配線の内、前記電源配線あるいは信号配線側の前記分割シールド配線を前記電源配線あるいは信号配線と接続配線で結合して電源配線あるいは信号配線の一部としたことを特徴とする。
【０００８】
また、本発明の別の態様の半導体集積回路装置の配線レイアウト方法は、機能ブロックとの間の電源配線あるいは信号配線とこの配線の両側にシールド配線を有する半導体集積回路装置の配線レイアウト方法であって、前記電源配線あるいは信号配線とこの配線の両側に全長にわたって分割された分割シールド配線を配置する第１ステップと、隣接する前記シールド配線を接続配線を介して互に結合する第２ステップと、前記第２ステップ後、前記電源配線あるいは信号配線が所定の電流容量特性あるいは信号伝達特性を満たすか否かを確認する第３ステップと、前記電流容量特性あるいは信号伝達特性を満たさない場合、少なくとも一方の前記シールド配線を互に分離し、前記電源配線あるいは信号配線側の前記分割シールド配線を前記配線に接続配線を介して結合して電源配線あるいは信号配線の一部とし、前記電源配線あるいは信号配線から遠い側の前記分割シールド配線をシールド配線とする第４ステップとを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、配線の占有面積の増大及び設計時間の増加を抑制して、電流容量特性あるいは信号伝達特性の向上を図ることが可能な半導体集積回路装置及びその配線レイアウト方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付す。
【実施例】
【００１１】
本発明の実施例に係る半導体集積回路装置について、図１乃至図４を参照しながら説明する。図１は半導体集積回路装置の全体を模式的に示すレイアウト図、図２は図１の一点鎖線で囲んだ部分Ａを拡大して示す拡大平面図、図３は電源配線を修正、拡幅する手順を示すフローチャート、図４は半導体集積回路装置のレイアウト設計修正前の電源配線及び近傍を拡大して示す模式的な平面図である。
【００１２】
図１に示すように、マイクロコンピュータあるいはマイクロコントローラである半導体集積回路装置１は、複数の機能ブロック、例えば、ハードマクロセルと呼ばれるアナログディジタル変換器（以下、Ａ／Ｄ変換器という）１６、読み出し専用メモリ（ＲＯＭ）１７、随時書き込み読み出しメモリ（ＲＡＭ）１８等のセル、及び、中央演算処理装置（ＣＰＵ）やタイマ等のセルを有するソフトマクロ１９等が半導体チップ５上に配置されて構成されている。
【００１３】
これらのセルには、必要に応じて、電源、接地、クロック信号等の供給配線（図示略）が形成され、セル相互間には論理機能が実現できる配線（図示略）が形成され、半導体チップ５の周辺部には、電源供給、各種信号の入出力、接地等のために、半導体集積回路装置１の外部と接続するボンディング用のパッド１１が形成されている。
【００１４】
Ａ／Ｄ変換器１６は、ソフトマクロ１９のＣＰＵにより制御され、パッド１１を介して入力されたアナログ信号を受けてディジタル信号に変換する機能を有している。このＡ／Ｄ変換器１６は、一般に高精度の変換が要求されるために、電源配線２２がノイズ等の外乱を受けないように、電源配線２２の両側には、これと隣接して、全長にわたって分割シールド配線１４ａがそれぞれ形成されている。
【００１５】
図１の一点鎖線で囲んだ枠Ａの領域の電源配線２２及びその周辺を、図２に拡大して詳細に説明する。
【００１６】
図２に示すように、主電源配線１２の両側には、それぞれ元のシールド配線が２分割された分割シールド配線１４ａ、１４ｂがこの主電源配線１２全長にわたって隣接配置され、この２つの分割シールド配線１４ａ、１４ｂのうち、主電源配線１２側の分割シールド配線１４ｂは、接続配線１５を介して主電源配線１２に接続されている。
【００１７】
そして、この主電源配線１２に接続された分割シールド配線１４ｂは、副電源配線として機能し、この主電源配線１２と副電源配線（分割シールド配線）１４ｂとにより、電源配線２２を構成している。即ち、電源配線２２は、もともとの主電源配線１２に副電源配線１４ｂを接続することによって、主電源配線１２を副電源配線１４ｂの幅だけ拡幅したのと同様の電流容量を有する。
【００１８】
この電源配線２２の一端部はＡ／Ｄ変換器１６に接続され、且つ他端部はパッド１１にそれぞれ接続されている。
【００１９】
一方、２つに分割シールド配線１４ａ、１４ｂのうち、主電源配線１２から遠い側の分割シールド配線１４ａは、互いに他層の配線を介して接続されて同電位に維持され、且つ接地配線２４を介して電源配線用とは別のパッド１１に接続されている。
【００２０】
次に、図３のフローチャートおよび図４を参照して通常のレイアウトツール上で電源配線及びシールド配線をレイアウト設計し、その後、セルの加減等の変更により電源電力不足が判明、電源配線を拡幅するためにレイアウト設計修正を行う方法を説明する。
【００２１】
まず、与えられた機能ブロック等をもとに、要求される電気的特性を満足するように電源配線、信号配線その他を配置する。図４（ａ）に示すように、パッド１１とＡ／Ｄ変換器１６との間に、主電源配線１２とシールド配線１４を互に並行になるように配置する（ステップＳ１１）。
【００２２】
このシールド配線１４は、例えば２つの分割シールド配線１４ａ、１４ｂとからなり、この分割シールド配線１４ａ、１４ｂは、所定幅のシールド配線１４を主電源配線１２に沿って全長にわたって分割したものである。
【００２３】
ここで、例えば、主電源配線１２の幅は、等しい幅の分割シールド配線１４ａ、１４ｂのそれぞれの約４倍である。なお、分割シールド配線１４ａ、１４ｂの幅は、一定のマージンを持った配線幅になっている。従って、分割シールド配線１４ａあるいは分割シールド配線１４ｂの内の一方のみでも、シールド配線としての機能を有する。
【００２４】
次に、主電源配線１２または分割シールド配線１４ａ、１４ｂを接続するための接続配線１５を配置する（ステップＳ１２）。
【００２５】
次に、図４（ｂ）に示すように、主電源配線１２の両側の分割シールド配線１４ａとシールド配線１４ｂとを接続配線１５を介してそれぞれ接続して、分割シールド配線１４ａ、１４ｂからなるシールド配線１４を形成する。
【００２６】
そして、主電源配線１２の一端部をＡ／Ｄ変換器１６に接続し、他端部をパッド１１に接続し、シールド配線１４を互いに接続し、且つ接地配線２４を介して別のパッド１１に接続する。また、これらの配線以外の半導体集積回路装置１内の配線を行って、レイアウト設計を終了する（ステップＳ１３）。
【００２７】
次に、論理変更、セルの追加または削減等のレイアウトの変更があるかどうかを確認する（ステップＳ１４）。変更がない場合、レイアウト設計通りに、レイアウトを確定して、マスクデータを作成する（ステップＳ１５）。そして、レイアウト設計完了とする（ステップＳ１６）。
【００２８】
一方、論理変更、セルの加減等のレイアウトの変更がある場合は、与えられた機能ブロック等にこれらの変更を加えて、要求される電気的特性を満足するかどうかの特性確認をシミュレーションにより行う（ステップＳ１７）。
【００２９】
次に、レイアウトの変更が小さく、その結果、電気的特性の変動が小さく、電源電力の変更を必要としない場合は、マスクデータを作成し（ステップＳ１５）、レイアウト設計完了とする（ステップＳ１６）。
【００３０】
これに対して、電気的特性変動が大きくなる場合、例えば、高速化対応の強化が図られた結果、Ａ／Ｄ変換器１６に供給する電源電流容量に不足を生ずる場合には、図４（ｂ）に示す分割シールド配線１４ａ、１４ｂの接続配線１５を削除した後、図２に示すように、主電源配線１２の両側における２つの分割シールド配線１４ａ、１４ｂのうち、主電源配線１２側の分割シールド配線１４ｂを主電源配線１２に接続配線１５を介して接続し、この分割シールド配線１４ｂの一端部をＡ／Ｄ変換器１６に接続し、且つ他端部を電源用パッド１１に接続する。また、電源配線２２の両側でこれから遠い側の分割シールド配線１４ａを互いに接続して同電位に維持し、且つ接地配線２４を介して別のパッド１１に接続する。即ち、最初のレイアウト設計で、シールド配線１４であった分割シールド配線１４ｂを電源配線２２の一部としての副電源配線に機能変更し、また、２つの分割シールド配線１４ａ、１４ｂで構成されていたシールド配線１４を電源配線２２から遠い側の分割シールド配線１４ａの単独によりシールド配線１４を構成する（ステップＳ１８）。
【００３１】
このレイアウト設計修正の結果、主電源配線１２と副電源配線（分割シールド配線）１４ｂによる電源配線２２の幅は、主電源配線１２の単独による場合に比べて、約１．５倍に拡幅される。
【００３２】
この後レイアウトの変更があるかどうかを再確認する（ステップＳ１４）。変更がない場合、レイアウト設計修正通りに、レイアウトを確定して、マスクデータを作成する（ステップＳ１５）。そして、レイアウト設計完了とする（ステップＳ１６）。
【００３３】
以上のレイアウト設計及びレイアウト設計修正、その後のマスクデータに基づいたマスクを使用して、半導体製造工程を経ることによって、希望する電源電流容量等の電気的特性を満たす半導体集積回路装置を得ることができる。
【００３４】
ここでは、主電源配線１２は、一本の配線で形成されているが、レイアウトツール上、例えば２本に分割、すなわち一本の配線を伸長方向に沿って分割形成されていても差し支えない。実際のレイアウト設計は、レイアウトツールを使用して行い、分割配線及びそれらを接続する接続配線とを指定して、簡単に接続することができる。一方、接続の切り離しも簡単に行うことができる。
【００３５】
上述したように、一旦レイアウト設計が終了した後で、論理変更、セルの加減等の変更が必要となって、電源配線の電流容量を増やさなければならない場合、電源配線に隣接して並行に配置するシールド配線を分割してなる分割シールド配線の一部を主電源配線に接続配線を介して接続して分割シールド配線の一部を電源配線に変更することによって、簡単に、しかも配線の占有面積を増加させることなく、電源配線の電流容量を増加させることができる。
【００３６】
すなわち、本実施例によれば、配線の占有面積を増大させることなく、設計時間の増加を抑制して、電流容量の向上を図ることができる半導体集積回路装置の配線レイアウト方法及び半導体集積回路装置を提供することができる。
【００３７】
（変形例）
次に、上記実施例の変形例について、図５を参照して説明する。本変形例は、電源配線の幅を上記実施例程に広げる必要がない場合の例である。図５は、図２と同様に、図１の一点鎖線で囲んだ部分Ａを拡大して示す拡大平面図である。
【００３８】
図５に示すように、主電源配線１２の両側にそれぞれ分割シールド配線１４ａ、１４ｂ、あるいは、分割シールド配線１４ａ、１４ｃが配置され、主電源配線１２の一側の分割シールド配線１４ａ、１４ｂのうち、主電源配線１２側の分割シールド配線１４ｂを主電源配線１２に接続配線１５を介して接続し、電源配線３２の一部としての副電源配線として用いる。一方、主電源配線１２の他側の分割シールド配線１４ａと分割シールド配線１４ｃとを接続配線１５を介して互に接続し、シールド配線１４として用いる。その他の構成については、上記実施例と同様であり説明は省略する。
【００３９】
この変形例では、電源配線３２は主電源配線１２とその片側の分割シールド配線１４ｂとにより拡幅され、この電源配線３２の幅は主電源配線１２の単独の場合に比べて約１．２５倍に拡幅させることができる。
【００４０】
上述した変形例においても上記実施例と同様の効果を得ることができる。
【００４１】
以上、本発明の実施例を説明したが、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００４２】
例えば、主電源配線の両側に２分割したシールド配線を配置した例を示したが、２分割に限らず、３分割以上であってもよい。分割数を多くすれば、電源電流の容量増加をより細かく調整できる。また、主電源配線の両側には、必ずしも同数、同幅の分割シールド配線を設ける必要はない。
【００４３】
また、本発明は、電源配線の電流容量の増加を行う場合に適用した例を説明したが、信号配線において配線抵抗等の改善のために信号配線の拡幅修正に適用することができる。例えば、他の機能ブロックからＡ／Ｄ変換器のコンパレータへ入力するアナログ信号配線の拡幅に、その両側にある分割したシールド配線を利用したり、あるいは、他の機能ブロックからＲＯＭへ入力する電圧信号からなるアナログ信号配線の拡幅に、その両側にある分割したシールド配線を利用することが可能である。また、パッドとＡ／Ｄ変換器やＲＯＭ等を結ぶアナログ信号配線の拡幅に、その両側にある分割したシールド配線を利用することも可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施例に係る半導体集積回路装置の全体を模式的に示すレイアウト図。
【図２】図１の一点鎖線で囲んだ部分Ａを拡大して示す拡大平面図。
【図３】本発明の実施例に係る半導体集積回路装置の配線のレイアウト設計の手順を示すフローチャート。
【図４】図１の一点鎖線で囲んだ部分Ａにおける配線のレイアウト設計修正前の状態を拡大して示す拡大平面図。
【図５】本発明の変形例に係る半導体集積回路装置の一部を拡大して示す拡大平面図。
【符号の説明】
【００４５】
１  半導体集積回路装置
５  半導体チップ
１１  パッド
１２  主電源配線
１４  シールド配線
１４ａ、１４ｃ  分割シールド配線
１４ｂ  副電源配線／分割シールド配線
１５  接続配線
１６  Ａ／Ｄ変換器
１７  ＲＯＭ
１８  ＲＡＭ
１９  ソフトマクロ
２２、３２  電源配線
２４  接地配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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