(57)【要約】【課題】アナログ素子とデジタル素子をチップオンチップ構造で集積化する場合に、デジタル信号処理回路からのノイズの影響でアナログ信号の品質が劣化する。【解決手段】アナログ信号処理回路を有するアナログ素子１とデジタル信号処理回路を有するデジタル素子２とを、互いの回路形成面を対向した状態で積層してなる集積回路装置の構成として、デジタル素子２の主面上にデジタル信号処理回路を含む素子回路部１２を形成するとともに、この素子回路部１２を覆う状態で軟磁性材料からなるシールド層１５を形成する。【選択図】図１
2005217222.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号処理回路を有するアナログ素子とデジタル信号処理回路を有するデジタル素子とを、互いの回路形成面を対向した状態で積層してなる集積回路装置であって、
前記デジタル素子の主面上に前記デジタル信号処理回路を含む素子回路部を形成するとともに、当該素子回路部を覆う状態で軟磁性材料からなるシールド層を形成してなる
ことを特徴とする集積回路装置。
【請求項２】
前記シールド層を金属酸化物を用いて形成してなる
ことを特徴とする請求項１記載の集積回路装置。
【請求項３】
前記アナログ素子はＭＥＭＳ素子構造部を有する
ことを特徴とする請求項１記載の集積回路装置。
【請求項４】
前記金属酸化物がソフトフェライトである
ことを特徴とする請求項２記載の集積回路装置。
【請求項５】
前記アナログ素子の主面上に前記アナログ信号処理回路を含む素子回路部を形成するとともに、当該素子回路部でかつ前記デジタル素子と対向する領域内に前記ＭＥＭＳ素子構造部を形成してなる
ことを特徴とする請求項３記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ素子とデジタル素子とを用いて構成される集積回路装置に関する。
【背景技術】
【０００２】
近年、情報端末の個人所有化が進むのに伴って、通信機材の小型化、特に、実際に信号を取り扱う集積回路装置の小型化が要求されている。そこで従来においては、これまでマザーボード上での集積化により実現していた種々の機能を、ＳｏＣ(System on Chip)として集積化する試みがなされている。ＳｏＣは、一つのチップ上に複数の機能を高集積化する技術である。
【０００３】
ところが、ＳｏＣの採用にあたっては、システムの高度化に伴い、開発の長期化、様々なシステム機能を１つのチップに統合するための開発リスクが問題視されている。そこで最近では、低コスト、使用法の柔軟性、短納期という点でＳＩＰ(System in Package)の技術が見直されてきている。ＳＩＰを構造面から分類すると、チップレベル型（チップオンチップ型、チップスタック型）、パッケージレベル型、ウエハレベル型、プレーンＭＣＰ（マルチ・チップ・パッケージ）型に分けることができる。なかでもチップオンチップ型の集積回路装置は、高密度化、高速性を実現するうえで有効である。また、チップスタック型の集積回路装置としては下記特許文献１に記載されたものが知られており、プレーンＭＣＰ型の集積回路装置としては下記特許文献２に記載されたものが知られている。
【０００４】
【特許文献１】特開２００３−１２４２３６号公報
【特許文献２】特開平１０−７９６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、チップオンチップ型のＳＩＰ構造を採用した場合に、例えば、アンテナに繋がるアナログ信号処理回路を有する集積回路素子（アナログ素子）と、それに繋がるデジタル信号処理回路を有する集積回路素子（デジタル素子）とを単純に向かい合わせに積層して立体的に集積化（一体化）すると、互いの回路形成面が近接して対向配置されることになる。そのため、実際に集積回路装置を駆動したときに、デジタル信号処理回路からアナログ信号処理回路へのノイズの漏洩により、アナログ信号の歪が起こるという問題があった。
【課題を解決するための手段】
【０００６】
本発明に係る集積回路装置は、アナログ信号処理回路を有するアナログ素子とデジタル信号処理回路を有するデジタル素子とを、互いの回路形成面を対向した状態で積層したもので、デジタル素子の主面上にデジタル信号処理回路を含む素子回路部を形成するとともに、この素子回路部を覆う状態で軟磁性材料からなるシールド層を形成した構成となっている。
【０００７】
本発明に係る集積回路装置においては、デジタル素子の素子回路部を軟磁性材料からなるシールド層で覆うことにより、デジタル信号処理回路で発生するノイズの漏洩とアナログ信号処理回路への不要な電磁輻射が、シールド層によって抑制されるようになる。
【発明の効果】
【０００８】
本発明の集積回路装置によれば、アナログ信号処理回路へのノイズや電磁輻射の影響を抑えて、アナログ信号の品質を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。
【００１０】
図１は本発明の第１実施形態に係る集積回路装置の構成を示すもので、図中（Ａ）はその概略側断面図、（Ｂ）はその概略平面図である。なお、図１（Ａ）は図１（Ｂ）のＸ−Ｘ部位の断面を示している。また、図１（Ｂ）においては、デジタル素子の中心線を境にしてアナログ素子を半分だけ表示し、残り半分の表示を省略している。図示した集積回路装置は、大きくは、アナログ素子１とデジタル素子２とを備えて構成されている。アナログ素子１とデジタル素子２とは、複数の半田ボール３を介して電気的かつ機械的に接続されている。デジタル素子２の外形寸法（平面的な縦、横の寸法）はアナログ素子１のそれよりも大きく設定されている。そして、デジタル素子２のほぼ中央部分にアナログ素子１がフリップチップ方式（チップオンチップ方式）で実装されている。
【００１１】
アナログ素子１は、アナログ信号、特に高周波信号（ＲＦ信号）を処理するアナログ信号処理回路を有するものである。このアナログ信号処理回路は、アナログ素子１の主面側に形成されている。さらに詳述すると、アナログ素子１は、シリコンウエハなどの半導体基板４をベースに構成されたもので、この半導体基板４の一方の面（図１では半導体基板４の下面）に図示しない絶縁膜を介してアナログ信号処理回路を含む素子回路部５が形成されている。また、素子回路部５には、アナログ信号処理回路につながる複数の電極パッド６が設けられている。
【００１２】
アナログ素子１は、例えば、微小な電気機械複合素子であるＭＥＭＳ(Micro-Electro-Mechanical system)素子、特に、高周波のアナログ信号（ＲＦ信号）を取り扱うＲＦ−ＭＥＭＳ素子によって構成されるものである。ＭＥＭＳ素子は、アナログ素子１のベースとなる半導体基板４上において、半導体製造技術（微細加工技術）を利用した作製プロセスにより得られるものである。
【００１３】
ＭＥＭＳ素子は、例えば、基板の絶縁膜上に信号の入力側となる固定電極と、信号の出力側となるビーム電極（可動電極）とを微小なギャップを介して対向状態に配置した中空構造をなし、それらの電極の間に外部からの電圧印加によってクーロン力（静電引力、静電反発力）を発生させることにより、電気的なフィルタ動作を行うフィルタ素子（ＭＥＭＳ共振器）、スイッチング動作を行うマイクロスイッチ、さらには光学素子（光スイッチ、光変調素子等）などとして機能するものである。
【００１４】
ＭＥＭＳ素子の中空構造は、犠牲層と呼ばれる薄膜の層をウェットエッチング等によって除去することにより得られるものであるが、この中空構造を得るにあたっては、上述した電極パッド６の形成部位が他の部位よりも高くなる（突出する）ように形成する。具体的には、図２に示すように、半導体基板４上に絶縁膜７を形成するとともに、この絶縁膜７上に犠牲層８を介して電極パッド６及びＭＥＭＳ素子配線９を形成する。さらに、電極パッド６とＭＥＭＳ素子配線９との間に引き出し配線１０を形成して両者（６，９）を電気的に接続した後、ＭＥＭＳ素子配線９下の犠牲層（不図示）をエッチングによって除去することにより、ＭＥＭＳ素子配線９下を中空構造とする。このとき、電極パッド６下の犠牲層８をエッチングせずに残すことにより、電極パッド６の形成部位が他の部分よりも突出した構成となる。
【００１５】
このようなＭＥＭＳ素子構造部を有するアナログ素子１は、ウエハ状態で素子回路部（ＭＥＭＳ素子構造部を含む）５を形成した後、図示しない保護膜で素子回路部５が覆われる。保護膜の形成は、ウエハ全面に高分子樹脂をスピンコート法、スプレー法、ディップ法などで塗布することにより行われる。また、保護膜の形成後は、ダイシング装置やレーザ加工機などでウエハを個片に分割することにより、１枚のウエハを複数のアナログ素子（チップ）２に切り分けるとともに、予めウエハ状態で行われた素子ごとの検査結果にしたがって良品と不良品を選別する。そして、良品として選別されたアナログ素子１だけを、仮置き用の接着シート又は治具上に並べておく。さらに、こうして仮置きしたアナログ素子１を真空吸着などで固定状態に保持しつつ、溶媒に浸漬して上記保護膜（樹脂）を除去する。このとき、良品とされたアナログ素子１は、それぞれに対応するデジタル素子２と互いの電極位置（電極パッドの形成部位）が向かい合うように位置決めして配置される。
【００１６】
デジタル素子２は、デジタル信号を処理するデジタル信号処理回路を有するものである。デジタル信号処理回路は、デジタル素子２の主面上に形成されている。さらに詳述すると、デジタル素子２は、シリコンウエハなどの半導体基板１１をベースに構成されたもので、この半導体基板１１の一方の面（図１では半導体基板１１の上面）に図示しない絶縁膜を介してデジタル信号処理回路を含む素子回路部１２が形成されている。また、素子回路部１２には、図３に示すように、デジタル信号処理回路につながる複数の電極パッド１３と、複数の外部接続用パッド１４が設けられている。このうち、複数の電極パッド１３は、デジタル素子２の主面上で、アナログ素子１が実装される領域の内側に配置され、複数の外部接続用パッド１４は、アナログ素子１が実装される領域の外側（デジタル素子２の端面寄り）に配置されている。
【００１７】
電極パッド１３は、アナログ素子１との電気的な接続に用いられるものである。すなわち、アナログ素子１をフェースダウンでデジタル素子２の上に実装するにあたって、デジタル素子２の電極パッド１３には予め半田ボール３を仮付けし、この状態で各々の回路形成面が向かい合うようにアナログ素子１とデジタル素子２を対向させて双方の電極パッド５，１３の間に半田ボール３を挟み込み、加熱処理によって半田ボール３を溶融することによりアナログ素子１とデジタル素子２を接合する。これに対して、外部接続用パッド１４は、デジタル素子２上にアナログ素子１を実装してなる集積回路装置を、例えば図示しないマザーボードに実装する場合に、当該集積回路装置とマザーボードとをワイヤボンディング等によって電気的に接続するために用いられるものである。
【００１８】
また、デジタル素子２の主面上でかつ素子回路部１２の上には、シールド層１５が形成されている。シールド層１５は、電磁波を吸収する性質を有するもので、例えば、Ｆｅ（鉄）やＣｏ（コバルト）などを主成分とした軟磁性材料を用いた扁平状の粒構造となっている。より具体的には、金属よりも電気抵抗が大きい金属酸化物（非導電体）の軟磁性材料、さらに詳しくは、Ｍｎ（マンガン）−Ｚｎ（亜鉛）フェライト、Ｎｉ（ニッケル）−Ｚｎフェライトなどのソフトフェライトを用いてシールド層１５が形成されている。このシールド層１５は、デジタル素子２を平面的に見た場合に、上記複数の電極パッド１３や上記複数の外部接続用パッド１４の形成部位を除いて、素子回路部１２のほぼ全域を覆うように、デジタル素子２の主面上に積層状態で形成されている。ちなみに、図１（Ｂ）及び図３においては、シールド層１５の形成領域を破線で囲んで示している。
【００１９】
シールド層１５は、デジタル素子２を作製する最終段階で、例えば、メッキ法、スピンコート、スプレーなどの塗布法、シルクスクリーンなどの印刷法、スパッタ、蒸着などの物理的成膜法、ＣＶＤ(Chemical Vapor Deposition)などの化学的成膜法等を用いて形成することができる。例えば、ウエハ状態で素子回路部１２の表層部に窒化シリコン等のパッシベーション膜を形成した後、フォトリソグラフィ技術を用いたパターニングにより電極パッド１３と外部接続用パッド１４の部分を露出させた段階で、例えば、酸化物ソフトフェライト微粒子を混合したアクリル樹脂インキを、シルクスクリーン法によりウエハの表面（パッシベーション膜上）に印刷することにより、素子回路部１２のほぼ全域をシールド層１５で覆う。シールド層１５の構成材料となる酸化物ソフトフェライト微粒子としては、Ｍｎ−Ｚｎフェライト（例えば、微粒子の平均粒径が３．２μｍとされたＢＳＦ−５４７：戸田工業株式会社の商品名）を用いることができる。
【００２０】
これにより、デジタル素子２の主面上には上記図３に示すようなパターン形状でシールド層１５が形成される。シールド層１５の最終的な厚み寸法は、実際のシールド効果を確認するためのシミュレーションや予備実験の結果、さらには実際の製造工程における成膜の容易性や必要コストなどを考慮して決定する。また、シルクスクリーン印刷でシールド層１５を形成する際の印刷膜厚は、インキ中のフェライト含有量（１０〜５０体積％）にしたがって、例えば、１０〜１００μｍの範囲で適宜設定する。こうしてアクリル樹脂インキを印刷した後は、常温又は高温（最高で１２０℃）の環境下で、例えば３０分間の乾燥処理を行うことにより、アクリル樹脂インキを乾燥硬化させる。その後、上記パターニングによって露出させた電極パッド１３の部分に、例えば導電性ペースト（半田ペースト等）を用いて半田ボール１３を仮付けする。半田ボール１３の直径は、シールド層１５の厚み寸法（例えば、最大で１００μｍ）を考慮して、例えば１００〜３００μｍの範囲内で適宜設定する。このとき、電極パッド１３をＡｌ（アルミニウム）で形成している場合は、半田材料の組成がＡｌ用に調整された半田ボール３を用いる。
【００２１】
上記構成からなる集積回路装置においては、互いの素子回路部５，１２を対面させた状態でデジタル素子２上にアナログ素子１を実装するとともに、デジタル素子２の素子回路部１２のほぼ全域をシールド層１５で覆っているため、デジタル素子２の主面上において、アナログ素子１の素子回路部５と対面する部分が、半田接合のためのパッド開口部を除いて、全てシールド層１５に覆われた状態となる。これにより、アナログ素子１の素子回路部５に対して、デジタル素子２の素子回路部１２を覆うシールド層１５が対面した状態となる。したがって、デジタル信号処理回路でスイッチング等により発生するノイズの漏洩がシールド層１５によって抑制されるとともに、アナログ信号処理回路への不要電磁輻射がシールド層１５での電磁波の吸収により抑制される。その結果、アナログ素子１とデジタル素子２とを立体的に積層して一体化したチップオンチップ型の集積回路装置（ＳＩＰ）において、アナログ信号処理回路へのノイズや電磁輻射の影響を抑えて、アナログ信号の品質を良好に維持することができる。
【００２２】
また、アナログ素子１の構成として、先述のように電極パッド６下の犠牲層８をエッチングせずに残すことにより、電極パッド６の形成部位を他の部分よりも突出させた構成となっているため、アナログ素子１とデジタル素子２とを半田ボール３で接合した場合に、アナログ素子１とデジタル素子２との対向部分に十分な隙間を確保することができる。よって、アナログ素子１の素子回路部５において、デジタル素子２と対向する領域内にＭＥＭＳ素子構造部（図２参照）を形成することにより、中空構造を利用したＭＥＭＳ素子の機械的な動き（振動等）を妨げることなく、当該ＭＥＭＳ素子構造部をデジタル素子１で機械的に保護することができる。したがって、集積回路装置の取り扱いが容易になる。
【００２３】
図４は本発明の第２実施形態に係る集積回路装置の構成を示すもので、図中（Ａ）はその概略側断面図、（Ｂ）はその概略平面図である。なお、図４（Ａ）は図４（Ｂ）のＸ’−Ｘ’部位の断面を示している。また、図４（Ｂ）においては、アナログ素子の中心線を境にしてデジタル素子を半分だけ表示し、残り半分の表示を省略している。図示した集積回路装置は、大きくは、デジタル素子２１とアナログ素子２２とを備えて構成されている。デジタル素子２１とアナログ素子２２とは、複数の半田ボール２３を介して電気的かつ機械的に接続されている。アナログ素子２２の外形寸法（平面的な縦、横の寸法）はデジタル素子２１のそれよりも大きく設定されている。そして、アナログ素子２２のほぼ中央部分にデジタル素子２１がフリップチップ方式（チップオンチップ方式）で実装されている。
【００２４】
デジタル素子２１は、デジタル信号を処理するデジタル信号処理回路を有するものである。このデジタル信号処理回路は、デジタル素子２１の主面側に形成されている。さらに詳述すると、デジタル素子２１は、シリコンウエハなどの半導体基板２４をベースに構成されたもので、この半導体基板２４の一方の面（図４では半導体基板２４の下面）に図示しない絶縁膜を介してデジタル信号処理回路を含む素子回路部２５が形成されている。また、素子回路部２５には、デジタル信号処理回路につながる複数の電極パッド２６が設けられている。
【００２５】
また、デジタル素子２１の主面上には、電極パッド２６の形成部位を除いて第１のシールド層２７が形成され、その反対側の面（裏面）に第２のシールド層２８が形成されている。これらのシールド層２７，２８は、上記第１実施形態で記述したシールド層１５と同様の材料組成及び機能を有するものである。すなわち、各々のシールド層２７，２８は、ＦｅやＣｏなどを主成分とした軟磁性材料、より詳しくは、金属酸化物（非導電体）の軟磁性材料であるＭｎ（マンガン）−Ｚｎ（亜鉛）フェライト、Ｎｉ（ニッケル）−Ｚｎフェライトなどのソフトフェライトを用いて形成されるものである。このうち、第１のシールド層２７は、デジタル素子２１の素子回路部２５のほぼ全域（パッド形成部を除く）を覆う状態で形成されている。また、第２のシールド層２８は、デジタル素子２１の裏面全域を覆う状態で形成されている。第２のシールド層２８は必要に応じて設けるようにすればよい。
【００２６】
シールド層２７，２８は、デジタル素子２１を作製する最終段階で、例えば、メッキ法、スピンコート、スプレーなどの塗布法、シルクスクリーンなどの印刷法、スパッタ、蒸着などの物理的成膜法、ＣＶＤ(Chemical Vapor Deposition)などの化学的成膜法等を用いて形成することができる。例えば、ウエハ状態で素子回路部２５の表層部に窒化シリコン等のパッシベーション膜を形成した後、フォトリソグラフィ技術を用いたパターニングにより電極パッド１３と外部接続用パッド１４の部分を露出させた段階で、例えば、酸化物ソフトフェライト微粒子を混合したインキを、スプレー法によりウエハの表面（パッシベーション膜上）に塗布することにより、素子回路部２５のほぼ全域を第１のシールド層２７で覆う。このとき、インキを塗布したくない部分（パッド形成部分など）をマスクで覆っておくことにより、所望の領域だけに第１のシールド層２７を形成することができる。また、ウエハの裏面にもスプレー法によって上記同様のインキを塗布することにより、第２のシールド層２８を形成する。各々のシールド層２７，２８の構成材料となる酸化物ソフトフェライト微粒子としては、Ｎｉ−Ｚｎフェライト（例えば、微粒子の平均粒径が５．５μｍとされたＢＳＮ−３５５Ｂ：戸田工業株式会社の商品名）を用いることができる。その後は、インキを乾燥処理して硬化させた後、例えばダイシング装置を用いてウエハを個片に分割することにより、１枚のウエハを複数のデジタル素子（チップ）２１に切り分けるとともに、予めウエハ状態で行われた素子ごとの検査結果にしたがって良品と不良品を選別する。そして、良品とされたデジタル素子２１の電極パッド２６の部分に、例えば導電性ペースト（半田ペースト等）を用いて半田ボール２３を仮付けする。このとき、電極パッド２６をＡＵ（金）で形成している場合は、半田材料の組成がＡｕ用に調整された半田ボール２３を用いる。
【００２７】
アナログ素子２２は、アナログ信号、特に高周波信号（ＲＦ信号）を処理するアナログ信号処理回路を有するものである。アナログ信号処理回路は、例えば、信号線路の切り換えを行うためのスイッチとキャパシタ、コイル、アンテナ、必要に応じて化合物半導体信号アンプなどを組み合わせて構成される高周波入力回路ブロック、信号分岐回路などを含むもので、上述したＭＥＭＳ素子構造を有するものである。アナログ信号処理回路はアナログ素子２２の主面上に形成されている。さらに詳述すると、アナログ素子２２は、例えば、アルミナ基板２９をベースに構成されたもので、このアルミナ基板２９の一方の面（図４ではアルミナ基板２９の上面）にデジタル信号処理回路を含む素子回路部３０が形成されている。また、素子回路部３０には、デジタル信号処理回路につながる複数の電極パッド３１と、複数の外部接続用パッド３２が設けられている。このうち、複数の電極パッド３１は、アナログ素子２２の主面上で、デジタル素子２１が実装される領域の内側に配置され、複数の外部接続用パッド３２は、デジタル素子２１が実装される領域の外側（アナログ素子２２の端面寄り）に配置されている。さらに、アナログ素子２２の主面上には、デジタル素子２１が実装される領域に重ならないよう、当該実装領域から所定寸法だけ離間した位置に、例えばアンテナなどの回路ブロック３３が形成されている。
【００２８】
電極パッド３１は、デジタル素子２１との電気的な接続に用いられるものである。すなわち、デジタル素子２１をフェースダウンでアナログ素子２２の上に実装するにあたって、アナログ素子２１の電極パッド３１には予め半田ボール２３を仮付けし、この状態で各々の回路形成面が向かい合うようにデジタル素子２１とアナログ素子２２を対向させて双方の電極パッド２６，３１の間に半田ボール２３を挟み込み、加熱処理によって半田ボール２３を溶融することによりデジタル素子２１とアナログ素子２２を接合する。これに対して、外部接続用パッド３２は、アナログ素子２２上にデジタル素子２１を実装してなる集積回路装置を、例えば図示しないマザーボードに実装する場合に、当該集積回路装置とマザーボードとをワイヤボンディング等によって電気的に接続するために用いられるものである。
【００２９】
アナログ素子２２は、ウエハ状態で素子回路部（ＭＥＭＳ素子構造部を含む）３０の形成を終えた後、最終工程でダイシング装置やレーザ加工機などでウエハを個片に分割することにより、１枚のウエハを個片に切り分けるとともに、予めウエハ状態で行われた素子ごとの検査結果にしたがって良品と不良品を選別する。そして、別途、良品と選別されたデジタル素子２１を、アナログ素子２２の上方に下向きに対向配置した状態で、それらの素子間に半田ボール２３を挟むように素子同士を突き合わせ、加熱処理による半田ボール２３の溶融によってデジタル素子２１とアナログ素子２２とを接合することにより、チップオンチップ構造の集積回路装置を得る。
【００３０】
上記構成からなる集積回路装置においては、互いの素子回路部２５，３０を対面させた状態でアナログ素子２２上にデジタル素子２１を実装するとともに、デジタル素子２１の素子回路部２５のほぼ全域を第１のシールド層２７で覆っているため、デジタル素子２１の主面上において、アナログ素子２２の素子回路部３０と対面する部分が、半田接合のためのパッド開口部を除いて、全て第１のシールド層２７に覆われた状態となる。これにより、アナログ素子２１の素子回路部３０に対して、デジタル素子２１の素子回路部２５を覆う第１のシールド層２７が対面した状態となる。したがって、デジタル信号処理回路でスイッチング等により発生するノイズの漏洩が第１のシールド層２７によって抑制されるとともに、アナログ信号処理回路への不要電磁輻射が第１のシールド層２７での電磁波の吸収により抑制される。その結果、デジタル素子２１とアナログ素子２２とを立体的に積層して一体化したチップオンチップ型の集積回路装置（ＳＩＰ）において、アナログ信号処理回路へのノイズや電磁輻射の影響を抑えて、アナログ信号の品質を良好に維持することができる。さらに、デジタル素子２１の主面と反対側の面を第２のシールド層２８で覆っているため、デジタル信号処理回路からのノイズの放射を抑えることができる。したがって、アナログ信号処理回路へのノイズの影響をより確実に抑えることができる。
【００３１】
また、アナログ素子２２の構成として、上記第１実施形態と同様の手段で、電極パッド３１の形成部位を他の部分よりも突出させた構成とすることにより、デジタル素子２１とアナログ素子２２とを半田ボール２３で接合した場合に、デジタル素子２１とアナログ素子２２との対向部分に十分な隙間を確保することができる。よって、アナログ素子２２の素子回路部３０において、デジタル素子２１と対向する領域内にＭＥＭＳ素子構造部を形成することにより、中空構造を利用したＭＥＭＳ素子の機械的な動きを妨げることなく、当該ＭＥＭＳ素子構造部をデジタル素子２１で機械的に保護することができる。したがって、集積回路装置の取り扱いが容易になる。
【００３２】
なお、上記第１実施形態及び第２実施形態においては、アナログ素子とデジタル素子を半田ボールで接合したものを例示したが、本発明はこれに限らず、半田以外の低融点金属からなるボール状の電極を用いて２つの素子を接合するものとしてもよい。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態に係る集積回路装置の構成を示す図である。
【図２】本発明の第１実施形態に係るアナログ素子の構成を示す断面図である。
【図３】本発明の第１実施形態に係るデジタル素子の構成を示す平面図である。
【図４】本発明の第２実施形態に係る集積回路装置の構成を示す図である。
【符号の説明】
【００３４】
１，２２…アナログ素子、２，２１…デジタル素子、３，２３…半田ボール、５，１２，２５，３０…素子回路部、１５，２７，２８…シールド層
【図１】
2005217222.tif 000003
【図２】
2005217222.tif 000004
【図３】
2005217222.tif 000005
【図４】
2005217222.tif 000006