(57)【要約】【課題】  通電状態における着脱モジュールの装置本体からの取り外しを確認する。【解決手段】  装置本体に対して着脱自在な着脱モジュールを有する電子機器において、着脱モジュールは、バックアップ電源と、該バックアップ電源からの電源供給を受けて通電状態における着脱モジュールの装置本体からの取り外しを検出して記憶する異常取外検出手段とを具備する。【選択図】      図１
2005352564.tif 000002
【特許請求の範囲】
【請求項１】
装置本体に対して着脱自在な着脱モジュールを有する電子機器であって、
前記着脱モジュールは、
バックアップ電源と、
該バックアップ電源からの電源供給を受けて通電状態における着脱モジュールの装置本体からの取り外しを検出して記憶する異常取外検出手段と
を具備することを特徴とする電子機器。
【請求項２】
異常取外検出手段は、通電状態で装置本体から着脱モジュールを取り外す際の電源切断シーケンスが正常な電源切断シーケンスと異なることに基づいて着脱モジュールの取り外しを検出することを特徴とする請求項１記載の電子機器。
【請求項３】
異常取外検出手段は、
装置本体から供給される電源監視信号を遅延させてタイミング信号を出力する遅延回路と、
装置本体から供給される正規電源を前記タイミング信号で検出するラッチ回路と
からなることを特徴とする請求項１記載の電子機器。
【請求項４】
異常取外検出手段は、電源監視信号のチャタリングを除去する第１のチャタリング防止回路と、正規電源のチャタリングを除去する第２のチャタリング防止回路とをさらに備えることを特徴とする請求項３記載の電子機器。
【請求項５】
着脱モジュールはラダーシーケンサにおける入出力モジュールであることを特徴とする請求項１〜４いずれかに記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、装置本体と該装置本体に着脱自在に取り付けられる着脱モジュールとからなる電子機器に関する。
【背景技術】
【０００２】
このような電子機器の一例としてラダーシーケンサがある。このラダーシーケンサは、例えば電源モジュール、ＣＰＵモジュール及び入出力モジュール等の機能モジュールをベースモジュールに組み付けることによって全体として所望の制御機能を実現するものである。上記電源モジュールはＣＰＵモジュール及び入出力モジュールに電源を供給するモジュールであり、ＣＰＵモジュールは入出力モジュールを介して制御対象を制御するモジュールである。また、入出力モジュールは、ＣＰＵモジュールと制御対象との間をインターフェースするものであり、制御対象に応じて構成されたモジュールである。
【０００３】
また、上記機能モジュールのベースモジュールへの組み付けは、ベースモジュールのコネクタに機能モジュールのコネクタを嵌め合わせることによって行われる。そして、このコネクタ同士の嵌合状態が乖離しないように機能モジュールはベースモジュールに機械的な固定手段（例えばネジ）によって固定される。電源モジュール及びＣＰＵモジュールはベースモジュールに対して着脱自在に構成されているが、当該電源モジュール及びＣＰＵモジュールはラダーシーケンサにおける必須の構成要素であり装置本体を構成するものである。これに対して入出力モジュールは、制御対象に応じて装置本体に取り付けられるものであり着脱モジュールに該当する。なお、このようなラダーシーケンサについては、例えば以下の公知文献に詳しく説明されている。
【特許文献１】特開２００１−１５９９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記ラダーシーケンサでは、所定の電源投入シーケンス及び電源切断シーケンスに基づいて入出力モジュールへの電源投入及び切断が行われる。この電源投入シーケンス及び電源切断シーケンスは、装置本体が入出力モジュール（着脱モジュール）に対して行うものであり、入出力モジュール（着脱モジュール）の正常動作を保障するためのものである。
【０００５】
しかしながら、上記ラダーシーケンサは入出力モジュールがベースモジュールに組み付けられた状態で電源が投入されて作動するが、ネジを外す等をすることによって通電状態においても入出力モジュールをベースモジュールから取り外すことが可能である。このような取り外しを行った場合、入出力モジュールは、所定の電源切断シーケンスに基づいて電源が切断されないので、例えば内部メモリの記憶内容の破壊等の機能障害が発生する場合がある。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、以下の点を目的とするものである。
（１）通電状態における着脱モジュールの装置本体からの取り外しを確認する。
（２）この事実確認によって、着脱モジュールの機能障害が通電状態における装置本体からの取り外しに起因するものかあるいは他の要因に起因するものなのかを切り分ける。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明では、装置本体に対して着脱自在な着脱モジュールを有する電子機器において、着脱モジュールは、バックアップ電源と、該バックアップ電源からの電源供給を受けて通電状態における着脱モジュールの装置本体からの取り外しを検出して記憶する異常取外検出手段とを具備する、という解決手段を採用する。
【発明の効果】
【０００８】
このような本発明によれば、通電状態において着脱モジュールが装置本体から取り外された際にバックアップ電源から電源供給を受けることにより異常検出手段が着脱モジュールの装置本体からの取り外しの発生を検出して記憶するので、通電状態において着脱モジュールが装置本体から取り外された事実を後で確認することが可能である。
したがって、例えば着脱モジュールの機能障害の原因究明に際して、当該機能障害が通電状態における装置本体からの取り外しに起因するものかあるいは他の要因に起因するものなのかを切り分けることが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、本発明の一実施形態について説明する。
図1は、本実施形態に係るラダーシーケンサ（電子機器）の要部構成を示すブロック図である。このラダーシーケンサは、図示するようにラダーシーケンサ本体Ａと着脱モジュールＢとから構成されている。
【００１０】
ラダーシーケンサ本体Ａは、当該ラダーシーケンサ本体Ａの各部及び着脱モジュールＢに電源を供給する主電源１と、ラダーシーケンサ本体Ａ及び着脱モジュールＢの動作を統括的に監視・制御するＣＰＵ２と、着脱モジュールＢと電気的に接続するためのコネクタ３とを備えている。上記主電源１は、電源としての＋５Ｖと電源監視信号ＸＬＦＡＩＬをコネクタ３を介して着脱モジュールＢに出力する。また、ＣＰＵ２は、初期化信号ＸＣＬＥＡＲをコネクタ３を介して着脱モジュールＢに出力する一方、着脱モジュールＢからコネクタ３を介して異常取外信号ＲＥＭＯＶＥを受信する。
【００１１】
着脱モジュールＢは、着脱モジュールＢのラダーシーケンサ本体Ａからの取り外しを検出して記憶する異常取外検出回路４と、該異常取外検出回路４に補助電源を供給するバックアップ電源５と、ラダーシーケンサ本体Ａの上記コネクタ３と嵌合するコネクタ６とを備えている。この着脱モジュールＢは、コネクタ６を介してラダーシーケンサ本体１に着脱自在に取り付けられる。
【００１２】
図２は、上記異常取外検出回路４の回路図である。この異常取外検出回路４は、当該回路図に示すように、チャタリング防止回路７及び８、遅延回路９、ラッチ回路１０、プルダウン抵抗１１及び１２から構成されており、後述するように着脱モジュールＢを通電状態においてラダーシーケンサ本体Ａから取り外す際の電源切断シーケンスが正常な電源切断シーケンスと異なることに基づいて着脱モジュールＢのラダーシーケンサ本体Ａからの取り外しを検出するものである。
【００１３】
チャタリング防止回路７は、1対のＮＡＮＤゲート７ａ、７ｂから構成されている。一方のＮＡＮＤゲート７ａは、ラダーシーケンサ本体Ａから供給される上記＋５Ｖが一方の入力端にＨ（ハイ）電位として印加され、他方の入力端には他方のＮＡＮＤゲート７ｂの出力端が接続されている。また、この一方のＮＡＮＤゲート７ａでは、一方の入力端とＧＮＤ間にはプルダウン抵抗１１が接続されている。他方のＮＡＮＤゲート７ｂは、一方の入力端に外部から初期化信号ＸＣＬＥＡＲが入力され、他方の入力端には上記一方のＮＡＮＤゲート７ａの出力端が接続されている。なお、一方のＮＡＮＤゲート７ａの出力端は、チャタリング防止回路７の出力としてラッチ回路１０のＤ入力端に接続されている。
【００１４】
チャタリング防止回路８は、1対のＮＡＮＤゲート８ａ、８ｂから構成されている。一方のＮＡＮＤゲート８ａは、一方の入力端にラダーシーケンサ本体Ａから電源監視信号ＸＬＦＡＩＬが入力され、他方の入力端には他方のＮＡＮＤゲート８ｂの出力端が接続されている。また、この一方のＮＡＮＤゲート８ａでは、一方の入力端とＧＮＤ間にはプルダウン抵抗１２が接続されている。他方のＮＡＮＤゲート８ｂは、一方の入力端に上記初期化信号ＸＣＬＥＡＲが入力され、他方の入力端には上記一方のＮＡＮＤゲート８ａの出力端が接続されている。一方のＮＡＮＤゲート８ａの出力端は、チャタリング防止回路８の出力として遅延回路９の入力端に接続されている。
【００１５】
遅延回路９は、所定の抵抗値を有する抵抗器９ａと所定の静電容量を有するコンデンサ９ｂとから構成されている。この遅延回路９において、抵抗器９ａの一端は上記一方のＮＡＮＤゲート８ａの出力端に接続され、抵抗器９ａの他端は遅延回路９の出力としてラッチ回路１０のクロック入力端に接続され、コンデンサ９ｂは、上記抵抗器９ａの他端とＧＮＤとの間に介挿されている。このような遅延回路９は、抵抗器９ａの抵抗値とコンデンサ９ｂの静電容量とからなる時定数に応じて入力信号を遅延させる。
【００１６】
ラッチ回路１０は、上述したようにＤ入力端にチャタリング防止回路７の出力が、クロック入力端に遅延回路９の出力が、また負論理リセット入力端に初期化信号ＸＣＬＥＡＲが各々入力されるようになっており、遅延回路９の出力タイミングでチャタリング防止回路７の出力状態を検出・保持する。
【００１７】
さらに、このような異常取外検出回路４を備える着脱モジュールＢにおいて、図１におけるバックアップ電源５は異常取外検出回路４に補助的に電源を供給するものであり、コネクタ６はラダーシーケンサ本体Ａのコネクタ３と嵌合するものである。
【００１８】
つまり、バックアップ電源５は、チャタリング防止回路７、チャタリング防止回路８、ラッチ回路１０のそれぞれに電源を供給するものである。
【００１９】
次に、このように構成されたラダーシーケンサの要部動作について、図３に示すタイミングチャートをも参照して詳しく説明する。
なお、図３において、（ａ）は正常な場合、つまり通電中における着脱モジュールＢのラダーシーケンサ本体Ａからの取り外しが発生していない場合の電源投入シーケンス及び電源切断シーケンスを示し、一方、（ｂ）は異常な場合、つまり上記取り外しが発生した場合における電源投入シーケンス及び電源切断シーケンスを示している。
【００２０】
正常な場合における電源投入シーケンスでは、（ａ）に示すようにＡＣ電源が外部からラダーシーケンサ本体Ａに供給されると、主電源１が出力する＋５Ｖは、ＡＣ電源の供給タイミングから多少遅延したタイミングで立ち上がり、また同じく主電源１が出力する電源監視信号ＸＬＦＡＩＬは、上記＋５Ｖの立ち上がりよりも遅れたタイミングで立ち上がる。また、正常な場合における電源切断シーケンスでは、ＡＣ電源がラダーシーケンサ本体Ａに供給されなくなると、電源監視信号ＸＬＦＡＩＬは＋５Ｖよりも早いタイミングで立ち下がる。
【００２１】
これに対して、異常な場合における電源遮断シーケンスでは、（ｂ）に示すように、＋５Ｖ及び電源監視信号ＸＬＦＡＩＬは、着脱モジュールＢがラダーシーケンサ本体Ａから取り外しされることによって、ＡＣ電源が立ち下がる前に立ち下がる。ここで、＋５Ｖ及び電源監視信号ＸＬＦＡＩＬの立下りは、着脱モジュールＢのラダーシーケンサ本体Ａからの取り外しによって生じるものなので、チャタリングつまり立下りと立ち上がりとを何度か繰り返した後に立ち下がるレベル変化となる。
【００２２】
ここで、着脱モジュールＢがラダーシーケンサ本体Ａから取り外しされた状態においても、異常取外検出回路４はバックアップ電源５から補助的に電源供給を受けるので動作可能な状態にある。また、異常取外検出回路４は、ラダーシーケンサ本体ＡへのＡＣ電源の投入時にＣＰＵ２から供給される初期化信号ＸＣＬＥＡＲによって初期化されて動作する。
【００２３】
したがって、チャタリング防止回路７は、上記＋５Ｖの立下り時のチャタリングを除去すると共に＋５Ｖのレベル変化を示す信号Ｓ1を生成してラッチ回路１０のＤ入力端に出力する一方、チャタリング防止回路８は、上記電源監視信号ＸＬＦＡＩＬの立下り時のチャタリングを除去すると共に電源監視信号ＸＬＦＡＩＬのレベル変化を示す信号Ｓ2を生成して遅延回路９に出力する。そして、当該遅延回路９は、信号Ｓ2を時間ΔＴだけ遅延した信号Ｓ3をラッチ回路１０のクロック入力端に出力する。
【００２４】
ラッチ回路１０は、信号Ｓ3の遷移（立ち上がり）タイミングで信号Ｓ1のレベル状態を検出（ラッチ）し、この検出状態を保持する信号を異常取外信号ＲＥＭＯＶＥとして出力する。すなわち、ラッチ回路１０は、図３（ｂ）に示すように信号Ｓ3の立ち上がりタイミングにおける信号Ｓ1のレベル状態がＨ（ハイ）であることを検出し、当該Ｈ状態を維持する異常取外信号ＲＥＭＯＶＥを出力する。
【００２５】
一方、正常な電源遮断シーケンスでは、図３（a）に示すように、＋５Ｖの立ち下がりタイミングは、電源監視信号ＸＬＦＡＩＬの立ち下がりからかなり遅れたタイミングで立ち下がるので、信号Ｓ3の立ち上がりタイミングにおける信号Ｓ1のレベル状態がＬ（ロー）であり、よって異常取外信号ＲＥＭＯＶＥは、Ｌ状態を維持する信号となる。すなわち、この異常取外信号ＲＥＭＯＶＥは、着脱モジュールＢのラダーシーケンサ本体Ａからの取外の有無を示す信号である。
【００２６】
本実施形態によれば、通電状態における着脱モジュールＢのラダーシーケンサ本体Ａからの取り外しを検出し、その検出状態を保持するので、着脱モジュールＢの機能障害が通電状態におけるラダーシーケンサ本体Ａからの取り外しに起因するものかあるいは他の要因に起因するものなのかを切り分けることが可能である。
【００２７】
なお、上記実施形態では本発明をラダーシーケンサに適用した場合について説明したが、本発明はこれに限定されることなく他の電子機器にも適用可能である。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係わるラダーシーケンサの要部構成を示すブロック図である。
【図２】本発明の一実施形態における異常取外検出回路４の回路図である。
【図３】本発明の一実施形態における異常取外検出回路４の動作を示すタイミングチャートである。
【符号の説明】
【００２９】
Ａ…ラダーシーケンサ本体、Ｂ…着脱モジュール、１…主電源、２…ＣＰＵ、３…コネクタ、４…異常取外検出回路、５…バックアップ電源、６…コネクタ、７、８…チャタリング防止回路、９…遅延回路、１０…ラッチ回路、１１，１２…プルダウン抵抗
【図１】
2005352564.tif 000003
【図２】
2005352564.tif 000004
【図３】
2005352564.tif 000005