(57)【要約】【課題】  ショートの発生率が少ない素子基板、素子基板の製造方法、および電気光学装置を提供する。【解決手段】  複数画素で共用され、垂直部および水平部を含んで構成された導通ラインが、スイッチング素子を介して、複数画素に対応した各画素電極に対して電気接続されてなるデルタ配列素子用配線パターンを備えた素子基板等であって、画素電極の周囲を取り囲むように、導通ラインを複数箇所で分岐させて、画素電極の辺に沿って延設した導通ラインに対して、その外側に対向配置するように、隣接する導通ラインを設けるとともに、当該隣接する導通ラインの水平部と、延設した導通ラインとの間隔を広げた箇所の開始点を、画素電極の端部と、もう一方の端部との間に位置するように設けた素子基板等である。【選択図】  図１
2005352141.tif 000002
【特許請求の範囲】
【請求項１】
複数画素で共用され、垂直部および水平部を含んで構成された導通ラインが、スイッチング素子を介して、複数画素に対応した各画素電極に対して電気接続されてなるデルタ配列素子用配線パターンを備えた素子基板であって、
前記画素電極の周囲を取り囲むように、前記導通ラインを複数箇所で分岐させて、前記画素電極の辺に沿って延設した導通ラインに対して、その外側に対向配置するように、隣接する導通ラインを設けるとともに、当該隣接する導通ラインの水平部と、延設した導通ラインとの間隔を広げた箇所の開始点を、前記画素電極の端部と、もう一方の端部との間に位置するように設けることを特徴とする素子基板。
【請求項２】
前記隣接する導通ラインの水平部と、延設した導通ラインとの間隔を広げた箇所の開始点を、更に隣接する導通ラインの突出部と、前記画素電極のもう一方の端部との間に位置するように設けることを特徴とする請求項１に記載の素子基板。
【請求項３】
前記画素電極の端部における隣接する導通ラインの水平部と、延設した導通ラインとの間隔を１００としたときに、もう一方の端部における隣接する導通ラインの水平部と、延設した導通ラインとの間隔を１１０〜４００の範囲内の値となるように広げたことを特徴とする請求項１または２に記載の素子基板。
【請求項４】
前記間隔を広げた箇所を複数個設けることを特徴とする請求項１〜３のいずれか一項に記載の素子基板。
【請求項５】
前記導通ラインの垂直部の一部または全部を、傾斜させることを特徴とする請求項１〜４のいずれか一項に記載の素子基板。
【請求項６】
前記スイッチング素子が、二端子型非線形素子として形成してあることを特徴とする請求項１〜５のいずれか一項に記載の素子基板。
【請求項７】
前記導通ラインが、列方向または行方向における画素電極の６行を１周期として形成してあることを特徴とする請求項１〜６のいずれか一項に記載の素子基板。
【請求項８】
複数画素で共用され、垂直部および水平部を含んで構成された導通ラインが、スイッチング素子を介して、複数画素に対応した各画素電極に対して電気接続されてなるデルタ配列素子用配線パターンを備えた素子基板の製造方法であって、
前記画素電極の周囲を取り囲むように、前記導通ラインを複数箇所で分岐させて、前記画素電極の辺に沿って延設した導通ラインに対して、その外側に対向配置するように、隣接する導通ラインを設けるとともに、当該隣接する導通ラインの水平部と、延設した導通ラインとの間隔を広げた箇所の開始点を、前記画素電極の端部と、もう一方の端部との間に位置するように設ける工程を含むことを特徴とする素子基板の製造方法。
【請求項９】
複数画素で共用され、垂直部および水平部を含んで構成された導通ラインが、スイッチング素子を介して、複数画素に対応した各画素電極に対して電気接続されてなるデルタ配列素子用配線パターンを備えた素子基板を含む電気光学装置であって、
前記画素電極の周囲を取り囲むように、前記導通ラインを複数箇所で分岐させて、前記画素電極の辺に沿って延設した導通ラインに対して、その外側に対向配置するように、隣接する導通ラインを設けるとともに、当該隣接する導通ラインの水平部と、延設した導通ラインとの間隔を広げた箇所の開始点を、前記画素電極の端部と、もう一方の端部との間に位置するように設けた素子基板を含むことを特徴とする電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子基板、素子基板の製造方法、および電気光学装置に関し、特に、ショートの発生率が少ないデルタ配列フィルタに対応した素子基板、素子基板の製造方法、および電気光学装置に関する。
【背景技術】
【０００２】
一般に、カラー液晶表示装置は、所定の配線パターンを備えた電気光学装置用基板と、カラーフィルタ等が形成された対向基板と、これら両基板との間に充填された液晶分子と、から構成されている。そして、かかる配線パターンにおいて、Ｒ（レッド）、Ｇ（グリーン）、Ｂ（ブルー）を含む３原色の着色層に対応して形成された各画素電極は、スイッチング素子を介してデータ線に電気的に接続されており、カラー液晶表示装置の高速応答や省電力化が図られている。
すなわち、かかるカラー液晶表示装置において、一方の基板におけるデータ線を介してＴＦＤ素子に代表される薄膜ダイオード素子等のスイッチング素子に電圧を印加すると、当該スイッチング素子が導通状態となり、当該スイッチング素子の他方側に接続された画素電極に電圧が印加される。さらに、他方の基板における走査電極に電圧を印加すると、当該画素電極および対向電極の間の液晶分子に所定の電荷を蓄積することができる。したがって、電荷蓄積後、スイッチング素子をオフ状態としても、液晶分子の抵抗が十分に高ければ、電荷の蓄積が容易かつ長時間維持されるため、液晶分子の配向状態を、高速かつ省電力で制御することが可能となる。
この際、電荷の蓄積は、短時間で済むため、各走査電極およびデータ線を複数画素について共通化させるとともに、時分割して、各走査電極およびデータ線を適宜選択して駆動するいわゆる時分割マルチプレックス駆動が可能となる。
【０００３】
ここで、このようなカラー液晶表示装置等のカラーフィルタにおける複数画素（ＲＧＢ）の配列パターンとして、図１８〜図２０に示される画素配列パターンが知られている。
例えば、図１８に示される画素配列パターンは、ＲＧＢストライプ配列パターンと呼ばれ、文字や直線などを表示するコンピュータ用ディスプレイに適している。しかしながら、他の画素配列と比較すると、実質的な解像度が低いという問題がある。
また、図１８に示される画素配列パターンは、ＲＧＧＢモザイク配列パターンと呼ばれ、視感度の高いＧの画素数をより多く有することを特徴としている。そのため、かかるＲＧＧＢモザイク配列パターンは、一般に、解像度が高いと言われているものの、主観的評価においては、必ずしも解像度評価が高くないという問題がある。また、かかるＲＧＧＢモザイク配列パターンでは、相対的に、ＢおよびＲの画素数が少ないために、視認距離が短い場合に、表示される画像において、ざらつき感が目立つという欠点もある。
さらに、図２０に示される画素配列パターンは、図１９に示されるＲＧＧＢモザイク配列パターンの変形例であって、ＲＧＢモザイク配列パターンと呼ばれるものである。かかるＲＧＢモザイク配列パターンにおいては、寄生容量との関係で、右上がりの斜線と、左上がりの斜線との間で、画像表示品位の差が生じるため、表示される画像全体に斜線状のノイズが現れやすく、特に、画素数が少ない場合に、それが顕著に現れるという問題がある。
【０００４】
そこで、図２１に示されるように、ＲＧＢデルタ配列パターンと呼ばれる画素配列パターンに対応した配線パターン（デルタ配列素子用配線パターン）を備えた素子基板を含む液晶表示装置が提案されている（例えば、特許文献１参照）。
かかるＲＧＢデルタ配列パターンにおいては、ＲＧＢ画素に応じた各画素電極７３４が、各行毎に、概ね半ピッチずつシフトして配列されていることを特徴としている。したがって、水平解像度が、ＲＧＢモザイク配列パターンの場合の約１．５倍であって、開口率も高く確保することができるため、カラー液晶表示装置やエレクトロルミネッセンス表示装置等において、高精細化および高画質化を図る際に適した画素配列パターンであるとされている。
また、このようなＲＧＢデルタ配列パターンを備えた液晶表示装置とした場合には、ＤＳＣ（Digital Still Camera）等の透過型の液晶表示装置を採用する電子機器においては、表示される画像の特性を向上させるためには、開口率の高い電気光学装置が望まれている。
【０００５】
また、図２２に示されるように、デルタ配列素子用配線パターンを有する素子基板を用いた液晶表示装置として、画素電極２３４において、Ｙ方向（列方向）で共用される導通ライン８２１Ｘが、ＲＧＢ画素に応じた各画素電極８３４にわたり、かつ、各画素電極８３４に対して略同一方向の側から結び付き、ＡＢＣＤの４行を１周期として形成した液晶表示装置も提案されている（例えば、特許文献２参照）。
さらに、図２３に示されるように、異なる色を表示する画素に対応した画素電極が各行毎に略半ピッチずつシフトして配列する液晶表示装置の配線パターンであって、画素電極において列方向で共用される導通ラインは、同一色に対応する画素電極に接続され、かつ、画素電極において、少なくとも隣接する導通ラインに対向する辺以外の周辺が、その画素電極に接続される導通ラインによって囲まれている配線パターンを有する液晶表示装置も提案されている（例えば、特許文献３参照）。
【特許文献１】特開２００１−１９４６８１号  （特許請求の範囲、図１）
【特許文献２】特開２０００−１９４０１７号  （特許請求の範囲、図１）
【特許文献３】特開２００１−５１２８６号  （特許請求の範囲、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図２１〜図２３に示されるように、デルタ配列パターンに対応して、デルタ配列素子用配線パターンを備え、ピッチの狭い導通ラインを用いてカラー液晶表示装置等を構成した場合に、洗浄工程のばらつき等に起因して、配線パターン間に残存した導電膜等の異物が存在しやすくなり、そのためにショートが発生しやすいという問題が見られた。したがって、時分割マルチプレックス駆動を実施して画像表示させた場合には、線欠陥が生じるという問題があった。
【０００７】
そこで、本発明の発明者は、かかる問題を鋭意検討した結果、デルタ配列素子用配線パターンの形態をわずかに変えることにより、洗浄工程等のばらつきが生じた場合であっても、ショートの発生率を効果的に低減できることを見出した。
すなわち、本発明の目的は、高精細化されたカラー液晶表示装置等において、時分割マルチプレックス駆動を実施した場合であっても、ショートの発生率が低いデルタ配列素子用配線パターンの形成方法、そのような素子基板、および電気光学装置、並びに電気光学装置の製造方法をそれぞれ提供することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、複数画素で共用され、垂直部および水平部を含んで構成された導通ラインが、スイッチング素子を介して、複数画素に対応した各画素電極に対して電気接続されてなるデルタ配列素子用配線パターンを備えた素子基板であって、画素電極の周囲を取り囲むように、導通ラインを複数箇所で分岐させて、画素電極の辺に沿って延設した導通ラインに対して、その外側に対向配置するように、隣接する導通ラインを設けるとともに、当該隣接する導通ラインの水平部と、延設した導通ラインとの間隔を広げた箇所の開始点を、画素電極の端部と、もう一方の端部との間に位置するように設けた素子基板が提供され、上述した問題点を解決することができる。
なお、導通ラインの垂直部、水平部、および延設した導通ラインとは、それぞれ任意の列方向（Ｘ方向）または行方向（Ｙ方向）に設けられた導通ラインにおいて、それぞれ垂直方向に伸びた導通ライン部分、水平方向に伸びた導通ライン部分、および水平部とは反対側に垂直部から分岐させて延設した導通ライン部分を意味する。したがって、例えば、図１および図２に示すデルタ配列素子用配線パターン１００の場合、番号６５ｅ、６５ｄで表される配線部分が、導通ライン６５の水平部に該当し、これら水平部６５ｅ、６５ｄを連結する番号６５ａで表される配線部分が導通ライン６５の垂直部に該当し、番号６５ｂ、６５ｃで表される配線部分が、延設した導通ラインに該当する。
さらに、画素電極の端部と、もう一方の端部とは、画素電極の両端に位置する辺部分を意味し、例えば、図１および図２に示すデルタ配列素子用配線パターン１００の場合、番号６３ａで表される辺部分が、画素電極６３の端部に該当し、番号６３ｂで表される辺部分が、画素電極６３のもう一方の端部に該当する。したがって、画素電極の端部と、もう一方の端部との間に位置するとは、これら端部６３ａ、６３ｂ間に相当する導通ライン６５の水平部が間隔を広げた箇所の開始点、すなわち図１にＧ２において太点線で示すように、導通ライン６５の屈曲部６５ｄ´が存在していれば良い。
【０００９】
また、本発明の素子基板を構成するにあたり、隣接する導通ラインの水平部と、延設した導通ラインとの間隔を広げた箇所の開始点を、更に隣接する導通ラインの突出部と、画素電極のもう一方の端部との間に位置するように設けることが好ましい。
すなわち、このような位置において、隣接する導通ラインの水平部と、延設した導通ラインとの間隔を広げることにより、更に隣接する導通ラインの突出部との位置関係も考慮することができ、隣接する導通ラインの水平部に設けた屈曲部と、更に隣接する導通ラインの突出部との間のショートの発生率についても低下させることができる。
なお、更に隣接する導通ラインの突出部とは、隣接する導通ラインのさらに隣に位置する導通ラインの水平部と、垂直部とによって、画素電極の周囲にコの字状に形成された導通ラインの部分である。したがって、例えば、図１に示す配線パターン１００の導通ライン（Ｇ１）の場合、太実線で表される配線部分（Ｇ１´）が、導通ラインの突出部に該当し、図２に示すように、ショートの発生が問題となる箇所、すなわち、突出部Ｇ１´と、屈曲部６５ｄ´の間の距離をＷ３で表している。
【００１０】
また、本発明の素子基板を構成するにあたり、画素電極の端部における隣接する導通ラインの水平部と、延設した導通ラインとの間隔（Ｗ１）を１００としたときに、もう一方の端部における隣接する導通ラインの水平部と、延設した導通ラインとの間隔（Ｗ２）を１１０〜４００の範囲内の値となるように広げてあることが好ましい。
すなわち、このように画素電極の一方の端部位置に相当する導通ラインと、延設した導通ラインとの間隔（Ｗ１）および画素電極のもう一方の端部位置に相当する導通ラインと、延設した導通ラインとの間隔（Ｗ２）を具体的に考慮して広げることにより、ショートの発生率を効果的に低下させることができる。
【００１１】
また、本発明の素子基板を構成するにあたり、隣接する導通ラインの水平部と、延設した導通ラインとの間隔を広げた箇所を複数個設けることが好ましい。
すなわち、このように間隔を広げた箇所を複数個設けることにより、各画素電極に対する寄生容量の影響を抑制しつつ、ショートの発生率を効果的に低下させることができる。
【００１２】
また、本発明の素子基板を構成するにあたり、導通ラインの垂直部の一部または全部を、傾斜させることが好ましい。
すなわち、このように導通ラインの垂直部に傾斜部を設けることにより、間隔を広げた箇所を設けやすくなり、ショートの発生率を効果的に低下させることができる。
【００１３】
また、本発明の素子基板を構成するにあたり、スイッチング素子が、二端子型非線形素子として形成してあることが好ましい。
すなわち、スイッチング素子が二端子型非線形素子の場合、各画素電極に対する寄生容量の影響が生じやすいものの、このように導通ラインを複数箇所で分岐させて形成した、延設した導通ラインと、その外側に対向配置するように、隣接する導通ラインの水平部との間隔を考慮することにより、分岐させて形成した導通ラインと、隣接する導通ラインの水平部とが狭い間隔で存在する割合が低下し、各画素電極に対する寄生容量の影響を抑制しつつ、ショートの発生率を低下させることができる。
【００１４】
また、本発明の素子基板を構成するにあたり、導通ラインを、列方向または行方向における画素電極の６行を１周期として形成してあることが好ましい。
すなわち、このように構成することにより、ＲＧＢの１色〜３色の画素電極に対して、１本の導通ラインを共用して、効果的にマルチプレックス駆動することができる一方、導通ラインの位置が左右のいずれかにずれる問題についても、効果的に解決することができる。
【００１５】
また、本発明の別の態様は、複数画素で共用され、垂直部および水平部を含んで構成された導通ラインが、スイッチング素子を介して、複数画素に対応した各画素電極に対して電気接続されてなるデルタ配列素子用配線パターンを備えた素子基板の製造方法であって、画素電極の周囲を取り囲むように、導通ラインを複数箇所で分岐させて、画素電極の辺に沿って延設した導通ラインに対して、その外側に対向配置するように、隣接する導通ラインを設けるとともに、当該隣接する導通ラインの水平部と、延設した導通ラインとの間隔を広げた箇所の開始点を、画素電極の端部と、もう一方の端部との間に位置するように設ける工程を含むことを特徴とする素子基板の製造方法である。
すなわち、分岐させて形成した導通ラインと、導通ラインの水平部とが狭い間隔で存在する割合が低下し、各画素電極に対する寄生容量の影響を抑制しつつ、ショートの発生率が低下した素子基板を効率的に製造することができる。
【００１６】
また、本発明のさらに別の態様は、複数画素で共用され、垂直部および水平部を含んで構成された導通ラインが、スイッチング素子を介して、複数画素に対応した各画素電極に対して電気接続されてなるデルタ配列素子用配線パターンを備えた素子基板を含む電気光学装置であって、画素電極の周囲を取り囲むように、導通ラインを複数箇所で分岐させて、画素電極の辺に沿って延設した導通ラインに対して、その外側に対向配置するように、隣接する導通ラインを設けるとともに、当該隣接する導通ラインの水平部と、延設した導通ラインとの間隔を広げた箇所の開始点を、画素電極の端部と、もう一方の端部との間に位置するように設けた素子基板を含むことを特徴とする電気光学装置である。
すなわち、分岐させて形成した導通ラインと、導通ラインの水平部とが狭い間隔で存在する割合が低下し、各画素電極に対する寄生容量の影響を抑制しつつ、ショートの発生率が低下した素子基板を使用して、高性能の電気光学装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を適宜参照して、本発明におけるデルタ配列素子用配線パターンを備えた素子基板、そのような素子基板の製造方法、および、そのような素子基板を含む電気光学装置に関する実施形態について具体的に説明する。
【００１８】
[第１実施形態]
第１実施形態は、複数画素で共用され、垂直部および水平部を含んで構成された導通ラインが、スイッチング素子を介して、複数画素に対応した各画素電極に対して電気接続されてなるデルタ配列素子用配線パターンを備えた素子基板であって、画素電極の周囲を取り囲むように、導通ラインを複数箇所で分岐させて、画素電極の辺に沿って延設した導通ラインに対して、その外側に対向配置するように、隣接する導通ラインを設けるとともに、当該隣接する導通ラインの水平部と、延設した導通ラインとの間隔を広げた箇所の開始点を、画素電極の端部と、もう一方の端部との間に位置するように設けた素子基板である。
すなわち、図１およびその部分拡大図である図２に示されるように、画素電極６３とともに、導通ラインとしてのデータ線（単に、導通ラインと称する場合がある。）６５を含む特定のデルタ配列素子用配線パターン１００が、図１２（ａ）に示すように、ガラスやプラスチックなどから構成される基板６１上に、第１のＴＦＤ素子６９ａと、第２のＴＦＤ素子６９ｂとが対向するように形成されるとともに、デルタ配列フィルタに対応した形態で形成された素子基板６０である。
以下、図１等を参照しながら、デルタ配列素子用配線パターン１００と、各色に対応した画素電極６３との関係を中心に説明する。なお、図１２（ａ）〜（ｂ）に示す第１のＴＦＤ素子６９ａと、第２のＴＦＤ素子６９ｂの構成や動作等については、第２実施形態において説明するものとして、ここでの詳細な説明は省略する。
【００１９】
まず、図１、図２、図６および図７を参照して、素子基板６０における導通ラインとしてのデータ線６５や、スイッチング素子を含む結合線６９´を含むデルタ配列素子用配線パターン１００と、各色に対応した画素電極６３との関係を説明する。
図１およびその部分拡大図である図２に示すデルタ配列素子用配線パターン１００の場合、図６に示すように、導通ライン６５は、ＲＧＢの３色のうち、１色に対応する各画素電極６３に共用されている一方、各画素電極６３は、すべて右側に配線された導通ライン６５にのみ、結合線６９´を介して容量的に結合している。すなわち、列方向で共用される導通ラインは、同一色に対応する画素電極に接続され、かつ、前記画素電極において、少なくとも隣接する導通ラインに対向する辺以外の周辺が、その画素電極に接続される導通ラインによって囲まれているデルタ配列素子用配線パターン１００である。
一方、図７に示すデルタ配列素子用配線パターン１００´の場合には、導通ライン６５は、ＲＧＢの３色に対応する各画素電極６３に共用されている一方、各画素電極６３は、すべて右側に配線された導通ライン６５にのみ、結合線６９´を介して容量的に結合している。
そして、図６および図７に示すデルタ配列素子用配線パターン１００、１００´において、導通ライン６５は、Ｌ１行に位置する画素電極６３からＬ３行に位置する画素電極６３まで、列方向に沿って下左方向に進んだ後、Ｌ６行に位置する画素電極６３まで、列方向に沿って下右方向に進んでいる。すなわち、導通ライン６５は、このようにＬ１〜Ｌ６行にわたる、列方向の６個の画素電極６３を１周期とする折返しパターンにて延在しており、マクロ的にみて、一列として各画素電極６３において共用されている。
したがって、図６および図７に示すデルタ配列素子用配線パターン１００、１００´において、それぞれ時分割マルチプレックス駆動をした場合、以下のような効果を発揮することができる。
【００２０】
すなわち、図６に示すデルタ配列素子用配線パターン１００の場合には、画素電極６３の周辺を、その画素電極６３に接続される導通ライン６５によって囲まれていることから、偶数行の画素と奇数行の画素とにおいて、ある色の画素に対する書き込み電位が他色の画素の電位に影響を与えず、かつ、画素濃度が行毎に変動することが少なくなるので、時分割マルチプレックス駆動をした場合であっても、高品位の画像表示が可能となる。
一方、図７に示すデルタ配列素子用配線パターン１００´の場合には、ある一行、例えばＬ１行が選択されて、ある導通ライン６５に、結合線６９´を介してデータ信号が供給された後に、次のＬ２行が選択された場合において、そのデータ信号の極性が同じであれば、その導通ライン６５に接続されたＬ２行の画素についての電位遷移量は、その導通ラインに接続されたＬ１行の画素からみて小さいため、そのＬ１行の画素の濃度変動が比較的小さくなる。
したがって、図６および図７に示すデルタ配列素子用配線パターン１００、１００´を備えた素子基板６０において、時分割マルチプレックス駆動をした場合、偶数行の画素と奇数行の画素、あるいはＬ１〜Ｌ６行にわたって、それぞれ画素間における表示上の濃度変動が小さくなって、ピッチムラの発生を抑制することができる。
【００２１】
次いで、隣接する導通ラインの水平部６５ｄと、延設した導通ライン６５ｂとの間隔を所定値から広げる内容について説明する。
すなわち、素子基板６０のデルタ配列素子用配線パターン１００において、図１および図２に示すように、画素電極６３の周囲を取り囲むように、導通ライン６５を複数箇所で分岐させて、画素電極６３の辺に沿って延設した導通ライン６５ｂ、６５ｃに対して、その外側に対向配置するように、隣接する導通ライン６５を設けるとともに、当該隣接する導通ラインの水平部６５ｄと、延設した導通ライン６５ｂとの間隔を広げた箇所の開始点６５ｄ´を、画素電極６３の端部６３ａと、もう一方の端部６３ｂとの間に位置するように設けてある。
より具体的には、図１および図２に示す配線パターン１００において、記号Ｇ３で示される導通ラインを複数箇所で分岐させて延設した導通ライン６５ｃ、６５ｂと、その外側に対向配置するように、記号Ｇ２で示される隣接する導通ラインの水平部６５ｄとの間隔（Ｗ１）を、所定位置において広い間隔（Ｗ２）としている。
したがって、記号Ｇ２で示される導通ラインの水平部６５ｄが、従来よりも早い段階で下方に曲げられて、開始点としての屈曲部６５ｄ´が設けられているため、記号Ｇ３で示される導通ラインの延設した導通ライン６５ｂと、記号Ｇ２で示される隣接する導通ラインの水平部６５ｄとが狭い間隔（Ｗ１）で存在する割合が低下し、各画素電極６３に対する寄生容量の影響を抑制しつつ、ショートの発生率を低下させることができる。
なお、かかる説明では、画素電極６３に対して下側の、隣接する導通ラインの水平部６５ｄに、間隔を広げた箇所の開始点（屈曲部）６５ｄ´を設けた例を示しているが、画素電極６３に対して上側箇所において、隣接する導通ラインの水平部６５ｅに間隔を広げた箇所である開始点（屈曲部）６５ｅ´を設けても同様の効果を得ることができる。すなわち、間隔を広げた箇所の開始点（屈曲部）６５ｄ´を、画素電極６３に対して下側または上側のみに設けても良く、あるいは、両方に設けても良い。
【００２２】
一方、隣接する導通ラインの水平部６５ｄと、延設した導通ライン６５ｂとの間隔を所定値から広げた場合、図１に示すように、間隔を広げた屈曲部６５ｄ´以降の水平部６５ｄと、さらに下方に位置する別な画素電極への延設した導通ラインと、近接する割合が多くなる。
ただし、このように近接する割合が多くなっても、経験的に、かかる箇所でのショートの増加は少ないことが判明しており、さらに、図３（ａ）および（ｂ）に示すように、間隔を広げた箇所（屈曲部）６５ｄ´を、画素電極６３の上下側でそれぞれ傾斜ラインとしたり、階段状ラインとしたりすることにより、間隔を広げた箇所（屈曲部）６５ｄ´およびそれ以降のショートの増加を少なくすることができる。
また、かかる箇所でのショートの発生を実質的になくするために、図４に示すように、各画素電極６３に対して、共用する導通ライン６５を延設して、同一方向の側から各画素電極６３をコの字に囲ったり、結合線６９´を介して電気接続したりすることも好ましい。すなわち、間隔を広げた箇所の開始点である屈曲部６５ｄ´以降の水平部６５ｄと、さらに下方に位置する別な画素電極への延設した導通ラインとが、共用する導通ライン６５を構成しているためである。
【００２３】
また、素子基板６０のデルタ配列素子用配線パターン１００において、記号Ｇ２で示される隣接する導通ラインの水平部６５ｄと、延設した記号Ｇ３で示される導通ラインの延設した導通ライン６５ｂとの間隔を広げた箇所６５ｄ´を、更に隣接する記号Ｇ１で示される導通ラインの突出部と、画素電極６３のもう一方の端部６３ｂとの間に位置するように設けてあることが好ましい。
この理由は、このような位置において、記号Ｇ２で示される隣接する導通ラインの水平部６５ｄと、記号Ｇ３で示される導通ラインを分岐させて延設した導通ライン６５ｂとの間隔（Ｗ１）を広げて、所定値よりも広い間隔（Ｗ２）とすることにより、更に隣接する記号Ｇ１で示される導通ラインの突出部Ｇ１´との位置関係も考慮することができるためである。
したがって、図２中、記号Ｗ３で表される距離を所定値とすることができるため、記号Ｇ２で示される導通ライン６５の水平部６５ｄと、記号Ｇ１で示される更に隣接する導通ライン６５の突出部との間のショートの発生率についても低下させることができる。
【００２４】
また、素子基板６０のデルタ配列素子用配線パターン１００において、画素電極６３の端部６３ａにおける記号Ｇ２で示される導通ラインの水平部６５ｄと、記号Ｇ３で示される導通ラインを分岐させて延設した導通ライン６５ｂとの間隔（Ｗ１）を１００としたときに、画素電極６３のもう一方の端部６３ｂにおける、同様の導通ラインの水平部６５ｄと、分岐させて延設した導通ライン６５ｂとの間隔（Ｗ２）を１１０〜４００の範囲内の値となるように広げることが好ましい。
この理由は、このように画素電極６３の両端部位置６３ａ、６３ｂにおける、導通ラインを分岐させて形成した導通ライン６５ｂと、隣接する導通ラインの水平部６５ｄと、の間隔（Ｗ１、Ｗ２）をそれぞれ具体的に考慮することにより、ショートの発生率をさらに効果的に低下させることができるためである。
【００２５】
より具体的には、画素電極のもう一方の端部における延設した導通ラインと、隣接する導通ラインの水平部との間隔（Ｗ２）が１１０未満の値になると、ショートの発生率が高くなる場合があるためであり、一方、当該間隔（Ｗ２）が４００を超えると、さらに隣接する導通ラインの水平部との間で、ショートの発生率が高くなったり、画素電極の開口率が低下したりする場合あるためである。
したがって、画素電極の端部における延設した導通ラインと、隣接する導通ラインの水平部と、の間隔（Ｗ１）を１００としたときに、画素電極のもう一方の端部における隣接する導通ラインの水平部と、延設した導通ラインとの間隔（Ｗ２）を１２０〜３５０の範囲内の値となるように広げてあることがより好ましく、１５０〜３００の範囲内の値となるように広げてあることがさらに好ましい。
【００２６】
また、素子基板６０のデルタ配列素子用配線パターン１００において、記号Ｇ２で示される導通ラインの水平部６５ｄと、記号Ｇ３で示される導通ラインを分岐させて延設した導通ライン６５ｂとの間隔（Ｗ１）を広げて、広い間隔（Ｗ２）とした屈曲部６５ｄ´を複数個設けることが好ましい。
この理由は、このように間隔を広げた箇所、すなわち屈曲部６５ｄ´を複数個設けることにより、各画素電極に対する寄生容量の影響を抑制しつつ、ショートの発生率を効果的に低下させることができるためである。また、更に隣接する記号Ｇ１で示される導通ラインの突出部Ｇ１´との位置関係の調整も容易になって、記号Ｇ２で示される導通ラインの水平部６５ｄと、記号Ｇ１で示される更に隣接する導通ラインの突出部との間のショートの発生率についてもさらに低下させることができる。
なお、より具体的には、導通ラインの水平部と、延設した導通ラインとの間隔を広げた屈曲部６５ｄ´の数を２〜１０の範囲内の値とすることが好ましい。
【００２７】
また、素子基板６０のデルタ配列素子用配線パターン１００において、記号Ｇ２で示される導通ラインの水平部６５ｄと、記号Ｇ３で示される導通ラインを分岐させて延設した導通ライン６５ｂとの間隔（Ｗ１）を広げて、広い間隔（Ｗ２）とした屈曲部６５ｄ´の一部または全部を、傾斜させることが好ましい。すなわち、図３（ａ）に示すように、導通ラインの屈曲部６５ｄ´の一部または全部を傾斜させて、傾斜部を設けることが好ましい。
この理由は、このように傾斜部を設けることにより、隣接する導通ラインの水平部と、延設した導通ラインとの間隔を広げた箇所を設けやすくなり、ショートの発生率を効果的に低下させることができるためである。また、更に隣接する記号Ｇ１で示される導通ラインの突出部Ｇ１´との位置関係の調整も容易になって、記号Ｇ２で示される導通ラインの水平部６５ｄと、記号Ｇ１で示される更に隣接する導通ラインの突出部Ｇ１´との間のショートの発生率についてもさらに低下させることができる。
なお、図４（ａ）および（ｂ）に示すように、屈曲部６５ｄ´の一部または全部を傾斜させる場合、かかる屈曲部６５ｄ´の位置が、間隔を広げた箇所の開始点となるが、当該開始点の少なくとも一つが、画素電極６３の端部６３ａと、もう一方の端部６３ｂとの間に位置するように設けてあれば良く、屈曲部６５ｄ´の終点等については、画素電極６３の端部６３ａと、もう一方の端部６３ｂとの間に必ずしも位置する必要はない。
【００２８】
また、素子基板６０のデルタ配列素子用配線パターン１００において、図３（ｂ）あるいは図４（ｂ）に示すように、記号Ｇ２で示される導通ラインの水平部６５ｄと、記号Ｇ３で示される導通ラインを分岐させて延設した導通ライン６５ｂとの間隔（Ｗ１）を広げて、広い間隔（Ｗ２）とした箇所（屈曲部）６５ｄ´の一部または全部を傾斜させるにあたり、階段状とすることが好ましい。
この理由は、このように階段状の傾斜部を設けることにより、エッチング不良が減少し、精度良く傾斜部を形成することができるためである。また、このように階段状の傾斜部を設けることにより、各画素電極６３に対する寄生容量の影響を抑制しつつ、ショートの発生率を効果的に低下させることができるためである。
【００２９】
また、素子基板６０のデルタ配列素子用配線パターン１００、１００´において、図６および図７に示すように、導通ライン６５を、列方向（Ｘ方向）または行方向（Ｙ方向）における画素電極の６行を１周期として形成してあることが好ましい。すなわち、デルタ配列素子用配線パターン１００において、導通ライン６５は、Ｌ１行に位置する画素電極６３からＬ３行に位置する画素電極６３まで、列方向に沿って下左方向に進んだ後、Ｌ６行に位置する画素電極６３まで、列方向に沿って下右方向に進んでいる。よって、導通ライン６５は、このようにＬ１〜Ｌ６行にわたる、列方向の６個の画素電極６３を１周期とする折返しパターンにて延在しており、マクロ的にみて、一列として各画素電極６３において共用されていることが好ましい。
この理由は、このように構成することにより、１本の導通ラインについてＲＧＢの１色〜３色を共用するデルタ配列素子用配線パターンを形成することができる一方、導通ラインの位置が左右のいずれかにずれることが少なくなるためである。
なお、最後に、図８に、ＴＦＴ素子に好適なデルタ配列素子用配線パターンを１００´´を示すが、ＴＦＴ素子の場合、その構造上、画素電極６３における寄生容量の影響が少ないという利点を考慮したものである。
すなわち、図８の左上に示すように、実線で表す導通ライン６５の垂直部６５ａの一部を分岐させて別のライン６５ａ´を、同じ導通ライン６５の水平部６５ｄと部分的に平行配置するとともに、点線で表す隣接する導通ラインから延設した導通ライン６５ｂを短くした配線パターンを１００´´である。したがって、実線で表す導通ラインによって、画素電極６３を取り囲む割合は少なくなるものの、実線で表す導通ラインの水平部６５ｄと、点線で表す隣接する導通ラインから延設した導通ライン６５ｂとが、平行配置する割合が少なくなるため、それにつれてショートの発生率も低下するものである。
【００３０】
[第２実施形態]
第２実施形態は、複数画素で共用され、垂直部および水平部を含んで構成された導通ラインが、スイッチング素子を介して、複数画素に対応した各画素電極に対して電気接続されてなるデルタ配列素子用配線パターンを備えた素子基板の製造方法であって、画素電極の周囲を取り囲むように、導通ラインを複数箇所で分岐させて、画素電極の辺に沿って延設した導通ラインに対して、その外側に対向配置するように、隣接する導通ラインを設けるとともに、当該隣接する導通ラインの水平部と、延設した導通ラインとの間隔を広げた箇所の開始点を、画素電極の端部と、もう一方の端部との間に位置するように設ける工程を含むことを特徴とする素子基板の製造方法である。
以下、デルタ配列素子用配線パターンを備えた素子基板の製造方法について、図９および図１０を適宜参照しながら、スイッチング素子として、画素面積を比較的大きくできるとともに、歩留まりを高めることができるＴＦＤ素子６９を備えたデルタ配列素子用配線パターンを形成する例をとって説明する。
【００３１】
１．素子第１電極の形成
素子第１電極７１を形成するにあたり、まず、図９（ａ）〜図１０（ｂ）に示すように、素子基板（第２の基板）６０におけるガラス基板６１上に、パターン化された第１の金属膜７１を形成する。この第１の金属膜７１は、例えば、タンタルやタンタル合金等を材料として構成されており、スパッタリング法や電子ビーム蒸着法と、エッチング法等とを組み合わせて形成することができる。
すなわち、図９（ａ）〜（ｂ）に示すように、ガラス基板６１上に、全面的にタンタル等の第１の金属膜材料７１´をスパッタリング法等により積層し、その上からレジスト材料１２３を全面的に塗布して形成する。次いで、図９（ｃ）〜（ｄ）に示すように、開口部を有するフォトマスク１２１を介して、例えば、開口部に対応した位置のみに光を照射し、パターン露光した後、現像して、マスクの開口部に対応した箇所のみにレジスト１２３´を残す。
【００３２】
次いで、図１０（ａ）〜（ｂ）に示すように、エッチング法により、レジスト１２３´が被覆されていない箇所の第１の金属膜材料７１´を除去した後、さらにレジスト１２３´を除去して、パターン化された第１の金属膜（素子第１電極）７１および酸化用電極（図３中の１３１に相当）を形成することができる。
このとき、第１の金属膜７１の厚さはＴＦＤ素子６９の用途等に対応して、適宜変更することができるが、通常、２０〜５００ｎｍの範囲内の値とすることが好ましい。
さらに、図示しないが、第１の金属膜７１の形成前に、素子基板６０のガラス基板６１上に、酸化タンタル（Ｔａ2Ｏ5）等からなる電気絶縁膜を形成することも好ましい。
この理由は、素子基板６０のガラス基板６１と、第１の金属膜７１との間に、このように絶縁膜を形成することにより、ガラス基板６１に対する第１の金属膜７１の密着力を著しく向上させることができるとともに、ガラス基板６１から第１の金属膜７１への不純物の拡散を効率的に抑制することができるためである。
【００３３】
次いで、図１０（ｃ）に示すように、酸化用電極１３１を利用して、第１の金属膜７１の表面を陽極酸化法によって酸化させることにより、酸化膜７２を形成する。より具体的には、第１の金属膜７１が形成されたガラス基板６１を、クエン酸溶液等の電解液中に浸漬した後、かかる電解液と、第１の金属膜７１との間に所定電圧を印加して、第１の金属膜７１の表面を酸化させて、酸化膜７２を形成する。
ここで、陽極酸化法により酸化膜７２を形成するにあたり、図１１（ａ）に示すように、酸化用電極１３１を、将来的に形成する画素電極（図示せず）上に対応した位置であって、かつ、画素電極６３の行方向に実質的に配置する。すなわち、図１１（ｂ）に示すように、酸化用電極１３１をエッチング等により除去し、さらに、図１１（ｃ）に示すように、画素電極６３を形成した場合に、酸化用電極１３１の形成位置と、画素電極６３の形成位置とが重なるように、行方向に形成することが好ましい。
この理由は、酸化用電極１３１をこのように配置することにより、一つの画素における酸化用電極１３１のパターンや存在面積が等しくなり、その結果、陽極酸化法により均一な特性を示す酸化膜７２を形成することができるためである。また、酸化用電極１３１をこのように配置することにより、ＳＦ6等のエッチングガスを用いて、酸化用電極１３１と併せて第１の金属膜７１の片側のみをドライエッチングして素子第１電極７１を形成できるとともに、その後形成するデータ線としての導通ライン６５との接触箇所の数が減少し、その結果、点欠陥の発生が特に低下するためである。
したがって、画素電極６３において列方向で共用される導通ライン６５を、デルタ配列フィルタに対応したデルタ配列素子用配線パターン１００として将来的に形成した場合には、ＴＦＤ素子（図示せず）が安定して画素電極６３を動作させることができる。すなわち、電気光学装置等におけるピッチシミの発生や点欠陥の発生を抑制することができる。
なお、陽極酸化法によって形成する酸化膜７２の厚さは、ＴＦＤ素子６９の用途等に対応して適宜変更することができるが、通常、１０〜５０ｎｍの範囲内の値とすることが好ましい。
【００３４】
次いで、図１０（ｃ）に示すように、酸化膜７２が表面に形成された第１の金属膜７１につき、例えば、フォトリソグラフィ法やエッチング技術を用いてパターニングし、その一部を素子第１電極７１として形成する。
ここで、素子第１電極７１を形成するにあたり、図１２（ａ）に概略断面図を示すように、素子基板６０における素子第１電極７１のいずれかの端部と、対向基板（第１の基板）３０における走査電極３３とを鉛直方向に透視した場合に、それぞれが重ならないように配置する。すなわち、対向基板３０における走査電極３３については通常どおり形成し、素子基板６０における素子第１電極７１の形成位置を考慮することが好ましい。
この理由は、対向基板３０における走査電極３３と、素子基板６０における素子第１電極７１の端部との間の距離を離すことができるためである。したがって、対向基板３０と、素子基板６０とが、近接して対向配置された場合であっても、走査電極３３と、素子第１電極７１との間で、リーク電流の発生を有効に防いで、優れた電気絶縁性を示すことができる。
【００３５】
２．素子第２電極の形成
次いで、素子第１電極７１上に第２の金属膜を積層した後、図１０（ｄ）に示すように、二つの素子第２電極７３、７４を形成する。すなわち、スパッタリング法等により、素子第１電極７１上に、第２の金属膜材料、例えば、クロム、アルミニウム、チタン、モリブデン等を、通常、５０〜３００ｎｍの厚さに全面的に形成した後、それをフォトリソグラフィ法やエッチング技術を用いて、パターニングすることにより、第２の金属膜が離間されて、二つのＴＦＤ素子６９ａ、６９ｂが、対向した形で形成される。
【００３６】
このとき、図１１（ａ）に示すように、第２の金属膜材料によって、導通ラインとしてのデータ線６５も同時に形成される。すなわち、図１２（ａ）および（ｂ）に示すように、第１のＴＦＤ素子６９ａにおいては、導通ラインとしてのデータ線６５と、素子第２電極７３とが電気的に接続されることになる。したがって、素子第２電極７３と、酸化膜７２と、素子第１電極７１とからなる構成、すなわち、金属と、絶縁体と、金属とのサンドイッチ構造を採るため、正負双方向のダイオードスイッチング特性を発揮することができる。
また、第２のＴＦＤ素子６９ｂは、画素電極６３と、素子第１電極７１とが電気的に接続され、素子第１電極７１と、酸化膜７２と、素子第２電極７４との構成となっており、第１のＴＦＤ素子６９ａとは、反対のダイオードスイッチング特性を発揮することができる。
【００３７】
よって、第１のＴＦＤ素子６９ａおよび第２のＴＦＤ素子６９ｂは、２つのダイオードを互いに逆向きに直列接続した形となっているため、１つのＴＦＤ素子を用いた場合と比較して、電流−電圧の非線形特性が正負の双方向にわたって対称化されることになる。すなわち、液晶分子等の劣化を防止するために交流駆動を実施した場合にも、ダイオード特性を発揮することができ、さらには、画像表示におけるフリッカー対策のために、隣接する行の極性を反転する際にも、ダイオード特性を発揮することができる。
【００３８】
３．画素電極の形成
次いで、スパッタリング法等により、ＩＴＯ（インジウムスズ酸化物等）等の透明導電体材料からなる導電層を全面的に形成した後、フォトリソグラフィ法やエッチング技術を用いてパターニングすることにより、図１０（ｅ）に示すように、通常、厚さ３０〜２００ｎｍの画素電極６３を形成し、全体として、デルタ配列素子用配線パターン１００とする。
すなわち、図１２（ａ）〜（ｂ）に示すように、素子基板６０上には、第１のＴＦＤ素子６９ａと、第２のＴＦＤ素子６９ｂと、画素電極６３と、が形成され、それらを駆動するための導通ラインとしてのデータ線６５を含むデルタ配列素子用配線パターン１００が、デルタ配列フィルタに対応した形態で形成されることになる。
なお、かかる画素電極６３を形成する前の、導通ラインとしてのデータ線６５等の配線パターンをもって、デルタ配列素子用配線パターン１００と呼ぶ場合もある。
【００３９】
そして、第１の実施形態で説明したように、図１および図２等に示すように、画素電極６３の周囲を取り囲むように、導通ラインとしてのデータ線６５を複数箇所で分岐させて、画素電極の辺に沿って延設したデータ線６５ｂ、６５ｃに対して、その外側に対向配置するように、隣接するデータ線６５を設けるとともに、当該隣接するデータ線６５の水平部６５ｄと、延設したデータ線６５ｂとの間隔を広げた箇所の開始点６５ｄ´を、画素電極６３の端部６３ａと、もう一方の端部６３ｂとの間に位置するように設けてある。
すなわち、データ線６５の水平部６５ｄと、延設されたデータ線６５ｂとが平行配置される割合が少なくなり、各画素電極２３に対する寄生容量の影響を抑制しつつ、ショートの発生率を効果的かつ定量的に低下させることができる。
【００４０】
[第３実施形態]
第３実施形態は、第１実施形態の素子基板６０を備えた電気光学装置１０に関する実施態様である。以下、図１３および図１４に例示される液晶表示装置１０を例にとって説明する。なお、図１３は、対向基板としてのカラーフィルタ基板（第１の基板３０および素子基板（第２の基板）６０を含む、電気光学装置としての液晶表示装置１０の斜視図を示しており、図１４は、図１３に示される液晶表示装置１０の断面概略図を示している。
すなわち、カラーフィルタ基板３０は、第１のガラス基板３１上に、着色層３７を含むカラーフィルタと、走査電極３３と、を主として備えている。また、素子基板６０は、第２のガラス基板６１上に、画素電極６３と、データ線６５と、スイッチング素子６９と、を主として備えており、かつ、第２実施形態のデルタ配列素子用配線パターン１００を備えた素子基板６０である。
【００４１】
１．液晶表示装置の基本構造
まず、図１３および図１４を参照して、第２実施形態の素子基板６０を用いた液晶表示装置１０の基本構造、すなわち、セル構造や配線、あるいは位相差板および偏光板について具体的に説明する。また、図１３および図１４に示される素子基板６０を含む液晶表示装置１０は、二端子型非線形素子としてのＴＦＤ素子６９を用いたアクティブマトリクス型構造を有する液晶表示装置１０であって、図示しないもののバックライトやフロントライト等の照明装置やケース体などを、必要に応じて、適宜取付けることが好ましい。
【００４２】
（１）セル構造
図１３および図１４に示すように、液晶表示装置１０は、下側に配置された素子基板（第２の基板）６０と、これに対向して上側に配置されたカラーフィルタ基板（第１の基板）３０とが、接着剤等のシール材２３を介して貼り合わせられ、セル構造を構成している。そして、カラーフィルタ基板３０と、素子基板６０とが形成する空間であって、シール材２３の内側部分に対して、シール材２３の開口部２３ａを介して液晶材料２１を注入した後、封止材２５にて封止されている。
なお、液晶材料２１の種類に関して、電圧非印加状態で白表示を示すいわゆるノーマリーホワイトモードに適した液晶材料２１を用いることが好ましいが、電圧非印加状態で黒表示となるノーマリーブラックモードに適した液晶材料２１を用いても良い。
【００４３】
また、第２のガラス基板６１は、第１のガラス基板３１の外形よりも外側に張り出してなる基板張出部６０Ｔを有しており、この基板張出部６０Ｔ上には、独立して形成された複数のデルタ配列素子用配線パターンのデータ線６５や引回し配線６６の一部、および独立して形成された入力端子部６７が形成されている。
また、基板張出部６０Ｔ上には、これらデータ線６５や引回し配線６６および入力端子部６７に対して電気的に接続され、駆動できるように、液晶駆動回路等を内蔵した半導体ＩＣ９１が実装されている。
さらに、基板張出部６０Ｔの端部には、入力端子部６７の一部に対して電気的に接続されるように、フレキシブル配線基板９３が実装されている。
【００４４】
（２）デルタ配列素子用配線パターン
また、図１３および図１４に示すように、カラーフィルタ基板３０においては、第１のガラス基板３１の内面上に、ストライプ状に配置した走査電極３３を形成するとともに、素子基板６０における第２のガラス基板６１の内面上にも、ストライプ状列からなるデータ線６５と、スイッチング素子６９を備えて形成することが好ましい。
そして、走査電極３３と、画素電極６３とは、鉛直方向に透視した場合に交差し、その交差領域がマトリクス状に多数の画素を構成しているため、これら多数の画素のデルタ配列が、全体として液晶表示領域Ａを構成することになる。
【００４５】
また、図１５に、二種類のドライバＩＣ５５、５６、５７およびＴＦＤ素子６９を用いたアクティブマトリクス配線の具体的な回路図の例を示す。すなわち、上下方向に対向する基板において、それぞれＹ方向（列方向）に延在する複数のデータ線６５と、Ｘ方向（行方向）に延在する複数の走査電極３３と、が配置されており、各データ線６５および走査電極３３の交差部分において、各画素領域１１０が構成されている。また、各画素領域１１０において、画素電極６３を含む液晶表示要素１１１と、ＴＦＤ素子６９とが直列接続されており、二つの第１および第２のＹドライバＩＣ９２ａ、９２ｂと、一つのＸドライバＩＣ９１により駆動されている。
【００４６】
（３）位相差板および偏光板
また、図１３および図１４に示される液晶表示装置１０において、鮮明な画像表示が認識できるように、カラーフィルタ基板３０および素子基板６０の所定位置に、位相差板（１／４波長板）４７、７７および偏光板４９、７９がそれぞれ配置されている。
【００４７】
２．カラーフィルタ基板（第１の基板）
図１４に示すカラーフィルタ基板３０は、基本的に、第１のガラス基板３１と、着色層３７と、反射層３５と、平坦化層４１と、走査電極３３と、配向膜４５と、から構成してある。すなわち、カラーフィルタ基板３０において、画素毎に、遮光層３９を含む３種類の着色層３７が形成され、その上をアクリル樹脂やエポキシ樹脂などの透明樹脂からなる平坦化層（表面保護層）４１により、被覆してあることが好ましい。したがって、この着色層３７と、遮光層３９と、平坦化層４１とによってカラーフィルタが形成されることになる。
なお、着色層３７が第１のガラス基板３１上に設けてあるが、かかる着色層３７を、素子基板６０における第２のガラス基板６１上に設けることも好ましい。
【００４８】
また、着色層３７は、既に説明したように、デルタ配列を採用しており、通常、透明樹脂中に顔料や染料等の着色材を分散させて所定の色調を呈している。着色層の色調の一例としては原色系フィルタとしてＲ（赤）、Ｇ（緑）、Ｂ（青）の３色の組合せからなるものがあるが、これに限定されるものではなく、Ｙ（イエロー）、Ｍ（マゼンダ）、Ｃ（シアン）等の補色系や、その他の種々の色調で形成することができる。
また、通常、基板表面上に顔料や染料等の着色材を含む感光性樹脂からなる着色レジストを塗布し、フォトリソグラフィ法によって不要部分を除去することによって、所定のデルタ配列パターンを有する着色層３７を形成することが好ましい。
また、平坦化層４１の上に、ＩＴＯ（インジウムスズ酸化物）等の透明導電体からなる走査電極３３を形成することが好ましい。かかる走査電極３３は、並列したストライプ状に構成されていることが好ましい。さらに、走査電極３３上には、ポリイミド樹脂等からなる配向膜４５が形成されている。
【００４９】
３．素子基板（第２の基板）
また、図１４に示す素子基板６０は、第２のガラス基板６１上に、データ線６５と、スイッチング素子および画素電極（図示せず）と、配向膜７５と、を順次積層させたものである。すなわち、第２の基板６０には、上述したように、デルタ配列素子用配線パターン１００として、スイッチング素子６９、画素電極６３、データ線６５を設けることが好ましい。
なお、スイッチング素子６９としては、上述したように、二端子型非線形素子としてのＴＦＤ素子６９ａ、６９ｂを使用することが好ましいが、図１６にその回路図の例を示すように、ＴＦＴ（薄膜トランジスタ）素子のような三端子型非線形素子を使用することもできる。
【００５０】
４．応用例
以下、第３実施形態の電気光学装置１０を用いた応用例としての電子機器を説明する。
【００５１】
（１）電子機器の概要
図１７は、本実施形態の電子機器の全体構成を示す概略構成図である。この電子機器は、液晶表示装置１０に含まれる液晶パネル２０と、これを制御するための制御手段２００とを有している。また、液晶パネル２０を、パネル構造体２０Ａと、半導体ＩＣ等で構成される駆動回路２０Ｂと、に概念的に分けて描いてある。また、制御手段２００は、表示情報出力源２０１と、表示処理回路２０２と、電源回路２０３と、タイミングジェネレータ２０４とを有することが好ましい。
また、表示情報出力源２０１は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）等からなるメモリと、磁気記録ディスクや光記録ディスク等からなるストレージユニットと、デジタル画像信号を同調出力する同調回路とを備え、タイミングジェネレータ２０４によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等の形で表示情報を表示情報処理回路２０２に供給するように構成されていることが好ましい。
また、表示情報処理回路２０２は、シリアル−パラレル変換回路、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種回路を備え、入力した表示情報の処理を実行して、その画像情報をクロック信号ＣＬＫと共に駆動回路２０Ｂへ供給することが好ましい。さらに、駆動回路２０Ｂは、走査電極駆動回路、データ線駆動回路および検査回路を含むことが好ましい。また、電源回路２０３は、上述の各構成要素にそれぞれ所定の電圧を供給する機能を有している。
【００５２】
（２）電子機器
また、本発明に係る電気光学装置を適用可能な電子機器としては、パーソナルコンピュータや、携帯電話機のほかにも、ＤＳＣ（Digital Still Camera）、液晶テレビ、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電気泳動装置、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた電子機器などが挙げられる。
さらに、本発明の電気光学装置およびそれを適用した電子機器は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
また、電子機器に適用される電気光学装置としての液晶表示装置は、いわゆるＣＯＧタイプの実装構造であってもよく、さらには、液晶表示装置にフレキシブル配線基板やＴＡＢ基板を接続するように構成されたものであっても構わない。
また、電子機器に適用される電気光学装置として、液晶表示装置に適用した場合について説明したが、有機エレクトロルミネッセンス装置、無機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電子放出素子を用いた装置（Field Emission Display およびSurface-Conduction Electron-Emitter Display）、ＬＥＤ（発光ダイオード）表示装置、電気泳動表示装置、薄型のブラウン管、液晶シャッター、デジタルマイクロミラーデバイス(ＤＭＤ)を用いた装置などの各種の電気光学装置に適用できる。
【産業上の利用可能性】
【００５３】
以上説明したように、本発明の素子基板、素子基板の製造方法、および電気光学装置によれば、デルタ配列素子用配線パターンの形態をわずかに変えることにより、高精細化されたカラー液晶表示装置等において、時分割マルチプレックス駆動を実施した場合であっても、ショートの発生率が低く、かつ、それを用いた電気光学装置等において、カラー画像表示の際のピッチシミ（横ピッチシミ）や点欠陥の発生を著しく低下できるようになった。
よって、本発明の素子基板等は、高精細化・高画質化されたデルタ配列フィルタを備えたカラー液晶表示装置等において、好適に使用することができる。
【図面の簡単な説明】
【００５４】
【図１】第１実施形態に係る素子基板に形成するデルタ配列素子用配線パターンを説明するために供する図である。
【図２】図１のデルタ配列素子用配線パターンの拡大図である。
【図３】（ａ）〜（ｂ）は、第１実施形態に係るデルタ配列素子用配線パターンの変形例を説明するために供する図である（その１）。
【図４】（ａ）〜（ｂ）は、第１実施形態に係るデルタ配列素子用配線パターンの変形例を説明するために供する図である（その２）。
【図５】第１実施形態に係るデルタ配列素子用配線パターンの変形例を説明するために供する図である（その３）。
【図６】ＲＧＢデルタ配列と、導通ラインとの関係を説明するために供する図である（その１）。
【図７】ＲＧＢデルタ配列と、導通ラインとの関係を説明するために供する図である（その２）。
【図８】ＴＦＴ素子に好適なデルタ配列素子用配線パターンを説明するために供する図である。
【図９】（ａ）〜（ｄ）は、デルタ配列素子用配線パターンの形成方法を説明するために供する図である（その１）。
【図１０】（ａ）〜（ｅ）は、デルタ配列素子用配線パターンの形成方法を説明するために供する図である（その２）。
【図１１】（ａ）〜（ｃ）は、デルタ配列素子用配線パターンの形成方法における酸化用電極の配置パターンおよび得られたデルタ配列素子用配線パターンを説明するために供する図である。
【図１２】（ａ）〜（ｂ）は、素子基板およびＴＦＤ素子を説明するために供する概略断面図である。
【図１３】第３実施形態に係る電気光学装置（液晶表示装置）を説明するために供する斜視図である。
【図１４】第３実施形態に係る電気光学装置（液晶表示装置）を説明するために供する概略断面図である。
【図１５】ＴＦＤ素子における回路例を説明するために供する概略図である。
【図１６】ＴＦＴ素子における回路例を説明するために供する概略図である。
【図１７】応用例としての電子機器における構成ブロックを示す概略構成図である。
【図１８】ＲＧＢストライプ配列を説明するために供する図である。
【図１９】ＲＧＧＢストライプ配列を説明するために供する図である。
【図２０】ＲＧＢモザイク配列を説明するために供する図である。
【図２１】ＲＧＢデルタ配列と、導通ラインとの関係を説明するために供する図である。
【図２２】従来のＲＧＢデルタ配列素子用配線パターンを説明するために供する図である。
【図２３】従来の別のＲＧＢデルタ配列素子用配線パターンを説明するために供する図である。
【符号の説明】
【００５５】
１０：電気光学装置（液晶表示装置）、２３：シール材、３０：カラーフィルタ基板（第１の基板）、３１：第１のガラス基板、３３：走査電極、３５：反射層、３７：着色層、３９：遮光層、４１：平坦化層、６０：素子基板（第２の基板）、６１：第２のガラス基板、６３：画素電極、６３ａ：画素電極の端部、６３ｂ：画素電極のもう一方の端部、６５：データ線（導通ライン）、６５ａ：垂直部、６５ｂ、６５ｃ：延設した導通ライン、６５ｄ、６５ｅ：水平部、６５ｄ´：屈曲部、７１：素子第１電極（第１の金属膜）、７２：酸化膜、７３、７４：素子第２電極、６９（６９ａ、６９ｂ）：ＴＦＤ素子、６９´：結合線、１００：デルタ配列素子用配線パターン、１３１：酸化用電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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