(57)【要約】【課題】  シリコン基板の加工方法に関し、テラス構造のステップ部における上下段のＳｉ原子配列のシフト量を再現性良く一定にする。【解決手段】  ｛１１１｝面から２°以下の微小角度だけ傾斜したシリコン基板１に対し、傾斜方向に直交する方向に沿って電流を流すことによって、シリコン基板１を７００℃〜８３０℃の温度において５〜２０時間熱処理を行う。【選択図】          図１
2005217236.tif 000002
【特許請求の範囲】
【請求項１】
｛１１１｝面から２°以下の微小角度だけ傾斜したシリコン基板に対し、前記傾斜方向に直交する方向に沿って電流を流すことによって、前記シリコン基板を７００℃〜８３０℃の温度において５〜２０時間熱処理を行う工程を有することを特徴とするシリコン基板の加工方法。
【請求項２】
上記傾斜方向を、劈開面を形成することによって決定することを特徴とする請求項１記載のシリコン基板の加工方法。
【請求項３】
上記傾斜方向が、〈−１−１２〉方向であることを特徴とする請求項１また２に記載のシリコン基板の加工方法。
【請求項４】
上記熱処理工程に先立って、上記シリコン基板に電流を流すことによって１２３０℃以上の温度まで昇温したのち、８４０℃〜８２０℃まで降温する工程を有することを特徴とする請求項１乃至３のいずれか１項に記載のシリコン基板の加工方法。
【請求項５】
上記電流の流す方向を、上記シリコン基板に形成されるステップ列に沿った方向に存在するキンクを乗り越える方向に設定することを特徴とする請求項１乃至４のいずれか１項に記載のシリコン基板の加工方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板の加工方法に関するものであり、特に、原子，分子，ＤＮＡ等をナノスケールの精度で配列させる際にテンプレートとして用いるシリコン基板のステップ部端における上段の原子配列と下段における原子配列との間のズレ、即ち、シフト量を再現性良く一定にするための熱処理工程に特徴のあるシリコン基板の加工方法に関するものである。
【背景技術】
【０００２】
近年、テンプレートとなるシリコン基板等の基板上に原子，分子，ＤＮＡ等をナノスケールの精度で一列に配列させて、量子細線、ナノワイヤ、ＧＭＲ素子、或いは、量子コンピュータ等の様々な応用への研究がなされている。
【０００３】
例えば、全シリコン量子コンピュータにおいては、28Ｓｉ（存在比９２．２３％）、29Ｓｉ（存在比４．６７％）、及び、30Ｓｉ（存在比３．１０％）の３種類のＳｉ同位体の内、29Ｓｉのみが１／２核スピンを有することを利用して、この29Ｓｉからなる一次元配列体に対して磁場勾配をかけることによって個々の29Ｓｉ原子を量子ビット（キュビット）として扱い、ｎ個の29Ｓｉ原子の核スピン状態によって２n 通りの量子状態を実現することが提唱されている。
【０００４】
図９参照  
図９は、提唱されている全シリコン量子コンピュータの説明図であり、ｎ個の29Ｓｉ原子３２を28Ｓｉ基板３１に形成したシングルステップ（Ｓｉ二原子層）からなるテラス構造のステップ部に一次元の鎖状に配列させており、そのためには、28Ｓｉ基板３１に形成するシングルステップを直線状に形成する必要がある（例えば、特許文献１参照）。
【０００５】
従来においては、天然の同位体組成比を持つＳｉ単結晶の（１１１）面から約０．１°〜１．５°だけ微傾斜させた基板を、電流を流すことによって加熱し、テラス構造を形成することに成功している（例えば、非特許文献１，非特許文献２参照）。
【０００６】
例えば、Ｓｉ（１１１）面を〔−１−１２〕方向或いは〔１１−２〕方向に１．１°傾斜させたシリコン基板に対して〈−１１０〉方向に沿って電流を流すことによって１／２時間かけて７００℃までゆっくり昇温させたのち、１０秒間で１２６０℃まで急速に昇温して基板表面に残留しているカーボン等を飛散させる。
なお、本願明細書においては、明細書作成の都合上、「１バー」で表記される面指数を「−１」で表記する。
【０００７】
次いで、１分間で１０６０℃まで降温してシングルステップのみからなるテラス構造を形成したのち、３秒間で８５０℃まで急速に降温し、次いで、１／２時間かけて室温までゆっくり降温する。
【０００８】
Ｓｉ（１１１）表面においては、約８７０℃が１×１構造と７×７構造との転移温度であるので、８５０℃以降のゆっくりした降温工程において７×７構造からなるテラス構造が形成されるが、８５０℃まで急速に降温することによって、シングルステップが３段まとまったトリプルステップの形成が抑制される。
【０００９】
なお、７×７構造とは、表面におけるＳｉ原子の再構成（ｒｅｃｏｎｓｔｒｕｃｔｉｏｎ）によって形成される１×１構造の７倍の周期（７×７倍の面積）を有する周期的原子配列構造である。
【００１０】
即ち、シリコン基板表面の最外層原子では共有結合が切断されるため、ダングリングボンドと呼ばれる高い電子エネルギー状態が形成されるが、このような面において安定な構造を作るのに有効な方法はこのダングリングボンド数を減らすことであり、再構成構造をとることによってダングリングボンドの数を減らすことができる。
【００１１】
例えば、隣合う原子のダングリングボンドが相向かう方向に伸びている場合、お互い近づいてボンドを結ぶ２量体（ダイマー）を形成することによってダングリングボンドの数を半分に減少させることができる。
Ｓｉ（１１１）７×７構造は、ダイマー（Ｄ）の他に、アドアトム（Ａ）、スタッキングフォールト（Ｓ）によりダングリングボンドを減らしており、ＤＡＳ構造と呼ばれる。
【００１２】
図１０乃至図１１参照  
このモデルの詳細は、まず、２×２周期で配列した最表面の各アドアトム（ａｄａｔｏｍ：吸着原子）４１，４２からなる三角形状構造が２組存在し、これらはＳＴＭ（走査型トンネル電子顕微鏡）像で明るい点として観察されている（非特許文献３参照）。
【００１３】
各アドアトム４１，４２は、その下層の第２原子層４６の原子３個と結合することによりダングリングボンドを減らしているが、各三角形状構造にはダングリングボンドの残った第２層原子、即ち、レストアトム４３が３個ずつ存在する。
【００１４】
また、これら第２原子層４６は、左半分の三角形内の配列は結晶内部の原子配列に対して積層不整（ｓｔａｃｋｉｎｇ  ｆａｕｌｔ）の位置にありＦハーフ（Ｆａｕｌｔｅｄ−ｈａｌｆ）と呼ばれ、一方、右半分は結晶内部と同じ積層をしておりＵハーフ（Ｕｎｆａｕｌｔｅｄ−ｈａｌｆ）と呼ばれている。
【００１５】
さらに、その下の第３層はほぼ結晶内部と同じ配列をしているが、Ｕ，Ｆの境界ではダイマー４５を形成している。
また、三角形状構造の頂点はコーナーホール４４と呼ばれ、第３層まで原子が存在しないが、第４層の原子のダングリングボンドが１つ残っている。
このように、ダイマー、アドアトム、スタッキングフォールトからなるＤＡＳ再構成構造をとることによって７×７単位胞に４９個存在したダングリングボンドは１９個に減少させ、エネルギー的に安定化している。
【００１６】
図１２参照  
図１２は、テラス構造のステップ部の最小シフト構造を示すモデル図であり、この場合には上段のテラスのＵハーフと下段のテラスのＦハーフとがステップ部において最も接近した、つまりステップを介したシフト量が最小の構造を示しており、この場合の上下一対のダイマー列の間隔は１×１構造の原子列間隔の２／３倍である。
【００１７】
この場合、微斜角の方向を〔−１−１２〕方向とした場合にはシングルステップを形成しやすく、一方、〔１１−２〕方向とした場合には、シングルステップが固まったバンチ（ｂｕｎｃｈ）を形成しやすいことが報告されている。
【００１８】
なお、微斜角の方向の方位角が〔−１−１２〕方向或いは〔１１−２〕方向からずれていた場合には、ステップ列の延在方向にキンク（ｋｉｎｋ）が発生しやすいことも報告されており、ステップ列の直線化の障害となっている。
【特許文献１】特開２００３−２６０７００号公報
【非特許文献１】Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ，Ｖｏｌ．７２，Ｎｏ．８，ｐｐ．９４８−９５０，２３  ＦＥＢＲＵＡＲＹ  １９９８
【非特許文献２】ＪＯＵＲＮＡＬ  ＯＦ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，Ｖｏｌ．８４，Ｎｏ．１，ｐｐ．２５５−２６０，１  ＪＵＬＹ  １９９８
【非特許文献３】Ｊｏｕｒｎａｌ  ｏｆ  Ｃｒｙｓｔａｌ  Ｇｗｏｗｔｈ，２３７−２３９，ｐｐ．３６，２００２
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、上述の従来のテラス形成方法においては、シリコン基板のステップ部端における上段のＳｉ原子配列と下段におけるＳｉ原子配列との間のズレの量、即ち、シフト量にばらつきがあるという問題がある。
【００２０】
即ち、テラスのステップ部においては上段のテラスと下段のテラスをスムーズに接続するために上段のテラスにおけるＳｉ原子配列と下段のテラスにおけるＳｉ原子配列との間には、投影的に見てズレが生ずることになるが、この様なテラス構造に他の原子，分子，ＤＮＡ等を配列させる場合には、上下段のＳｉ原子配列関係によって吸着位置が変化することになる。
【００２１】
そのため、シフト量にばらつきがあると、原子，分子，ＤＮＡ等の配列状態を再現性良く制御することができず、得られる量子素子特性がばらつき、不安定になるという問題がある。
【００２２】
したがって、本発明は、テラス構造のステップ部端における上下段のＳｉ原子配列のシフト量を再現性良く一定にすることを目的にする。
【課題を解決するための手段】
【００２３】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図の下部におけるア〜オはシリコン基板１の主面を（１１１）面とした場合の結晶面方位の関係の一例を示す記号である。
図１参照
（１）上記課題を解決するために、本発明は、シリコン基板１の加工方法において、｛１１１｝面から２°以下の微小角度だけ傾斜したシリコン基板１に対し、傾斜方向に直交する方向に沿って電流を流すことによって、シリコン基板１を７００℃〜８３０℃の温度、より好適には、７５０℃〜８１０℃において５〜２０時間熱処理を行う工程を有することを特徴とする。
【００２４】
この様な熱処理条件を採用することによって、テラス構造のステップ部３における上下のＳｉ原子配列のシフト量を再現性良く２原子配列分（厳密には、８／３原子配列分）、位相差としては２／７にすることができる。
なお、｛１１１｝面は、（１１１）面或いは（１１−１）面等の（１１１）面と結晶学的に等価な面を表す。
【００２５】
（２）また、本発明は、上記（１）において、傾斜方向を、劈開面２を形成することによって決定することを特徴とする。
【００２６】
（１１１）面を主面とするシリコン基板１の劈開方向は決まっているので、劈開面２を基準とすることによって傾斜方向を正確に決定することができる。
【００２７】
（３）また、本発明は、上記（２）において、傾斜方向を、〈−１−１２〉方向とすることを特徴とする。
【００２８】
このように、傾斜方向を〈−１−１２〉方向とすることによって、キンクのない直線状のシングルステップからなるテラス構造を再現性良く形成することができる。
なお、〈−１−１２〉方向は、（１１１）面内において、〔−１−１２〕とそれに等価な〔−１２−１〕及び〔２−１−１〕の３方向をまとめて表すものであり、一方、〈１１−２〉は互いに等価な〔１１−２〕、〔１−２１〕、〔−２１１〕の３方向を表すこととする。
この場合、〈−１−１２〉方向の場合には、シングルステップからなるテラス構造となりやすく、〈１１−２〉方向の場合には、シングルステップが固まったバンチからなるテラス構造となりやすい。
【００２９】
（４）また、本発明は、上記（１）乃至（３）のいずれかにおいて、熱処理工程に先立って、シリコン基板１に電流を流すことによって１２３０℃以上の温度まで昇温したのち、８４０℃〜８２０℃まで降温する工程を有することを特徴とする。
【００３０】
このように、熱処理工程に先立って、シリコン基板１に電流を流して１２３０℃以上の温度まで昇温することによって、基板表面に付着した研磨残渣等を飛散することができ、また、熱処理を開始する温度より若干高い８４０℃〜８２０℃まで一旦降温することによって、トリプルステップや他の結晶欠陥の発生を抑制することができる。
【００３１】
（５）また、本発明は、上記（１）乃至（４）のいずれかにおいて、電流の流す方向を、シリコン基板１に形成されるステップ列に沿った方向に存在するキンクを乗り越える方向に設定することを特徴とする。
【００３２】
このように、シリコン基板１に形成されるステップ列に沿った方向にキンクが存在する場合には、キンクを乗り越える方向、即ち、キンクアップ方向に電流を流すことによってキンクの位置を片寄せし、直線状のステップ部３の長さを長くすることができる。
なお、本発明においては、キンクを下る方向、即ち、キンクダウン方向に電流を流しても良いものであり、その場合には、キンクをばらけさせる効果がある。
【発明の効果】
【００３３】
本発明によれば、テラス構造のステップ部における上下段のテラスにおける７×７再構成構造のＳｉ原子配列のシフト量を再現性良く２原子列分（厳密には、８／３原子配列分）とすることができ、それによって、シリコン基板のステップ部に配列させるナノ構造体の付着位置を再現性良く規制することができる。
【発明を実施するための最良の形態】
【００３４】
本発明は、
（１）まず、２×１０-10 Ｔｏｒｒより高真空度の真空中において、（１１１）面から〈−１−１２〉方向へ０．５°〜２．０°微傾斜させたシリコン基板の〈−１１０〉方向へ電流を流すことによって、１２３０℃以上の温度に急速に昇温し、その温度で５〜１０秒保持する。
（２）次いで、同じ方向へ電流を流しながら、８４０℃〜８２０℃の温度まで急速に降温してテラス構造を形成する。
（３）次いで、同じ方向へ電流を流しながら、８３０℃〜７００℃の温度まで降温したのち、８３０℃〜７００℃の温度において５〜２０時間熱処理を行うことによって、安定した７×７再構成構造を形成する。
（４）次いで、同じ方向へ電流を流しながら、室温まで５℃／分〜３０℃／分の降温速度で降温するものである。
【００３５】
また、ステップ列の延在方向にキンクが存在する場合には、キンクを乗り越える方向、即ち、キンクアップ方向に電流を流すことによって、ステップ列の直線状領域を広くするものである。
【実施例１】
【００３６】
ここで、図２乃至図６を参照して、本発明の実施例１のシリコン基板の加工方法を説明するが、各図におけるア〜オはシリコンウェハの主面を（１１１）面とした場合の結晶面方位の関係を示す記号である。
図２参照  
まず、例えば、（１１１）面を主面とするとともにＯＦ（オリエンテーションフラット）１２を〔１−１０〕方向とし、ボロンをドープして比抵抗が１Ω・ｃｍ以上で直径が６インチ（≒１５．２４ｃｍ）のｐ型シリコンからなるジャストウェハ１１を準備し、ジャストウェハ１１を劈開して、この劈開面１３を基準端面としてジャストウェハ１１を３ｍｍ×１４ｍｍ（劈開面に沿った方向が１４ｍｍ）の大きさのシリコン基板１４として切り出す。
【００３７】
図３参照  
次いで、このシリコン基板１４の劈開面１３を基準として研磨することによって〔−１−１２〕方向に対して０．５°〜２．０°、例えば、１°の傾斜を形成したのちＣＭＰ（化学機械研磨）法によって表面研磨を行い、シリコン基板１５を得る。
【００３８】
次いで、室温（２０℃）において、半導体洗浄液（セミコクリーン２３：フルウチ化学株式会社製商品名）を用いて５〜７分、例えば、５分間超音波洗浄することによって、ＣＭＰ工程後のシリコン基板１５の表面の残存する研磨剤等の残渣を除去して清浄化する。  なお、洗浄時間が７分を越えるとシリコン基板１５の表面に形成されている自然酸化膜が除去されて表面が荒れる。
【００３９】
図４参照  
次いで、到達真空度が２×１０-11 Ｔｏｒｒの真空チャンバーバーを用いて２×１０-10 Ｔｏｒｒより高真空度の真空中において、洗浄したシリコン基板１５に対してステップに対して平行な方向、例えば、〔１−１０〕方向に電流を流すことによって、シリコン基板１５を加熱し、従来と同様に８００℃以下で脱ガスした後、一旦、室温（２０℃）まで降温する。
【００４０】
次いで、再び真空度を２×１０-10 Ｔｏｒｒより高真空度とした状態で、３〜５秒で１２３０℃以上、例えば、１２５０℃に昇温したのち、その状態で５〜１０秒間保持してシリコン基板１５の表面の自然酸化膜を除去するとともに、表面に付着する汚染物質等を除去する。
【００４１】
この場合、長方形のシリコン基板１５の長手方向の両端部を各々一対のＭｏ電極で挟み、このＭｏ電極間に電流を流すようにするが、基板に流す電流量はシリコン基板のサイズ及び比抵抗によって変化するものであり、結果としての基板温度が重要なパラメータである。
なお、基板温度は輻射温度計で測定したものであり、本発明においては、７×７構造−１×１構造相転移温度を８６０℃として測定温度を較正しているので、相転移温度を８７０℃としている従来例とは１０〜２０℃程度の差があり得る。
【００４２】
次いで、電流以外の条件は変動させずに、電流量を変化させて例えば、３秒間で８４０℃〜８２０℃、例えば、８３０℃まで急速に降温させる。
この場合、１×１構造−７×７構造の転移温度である８６０℃を急速に通過させているので、トリプルステップの生成を抑制することができる。
【００４３】
次いで、電流以外の条件は変動させずに、例えば、１０°／分の降温速度で８３０℃〜７００℃、例えば、８００℃まで降温したのち、５〜２０時間、例えば、１０時間の長時間アニールを行って、シリコン基板１５の表面に欠陥の少ない７×７構造からなるステップ構造を作る。
以降は、電流以外の条件は変動させずに５℃／分〜３０℃／分の降温速度、例えば、１０°／分の降温速度で室温まで降温することによって、実施例１のシリコン基板の加工工程が終了する。
【００４４】
図５参照  
図５は、本発明の実施例１のシリコン基板のＳＴＭ像及びその部分拡大図を忠実に模写したものであり、〔１−１０〕方向に沿って平均テラス長が１００ｎｍ程度で幅（ステップ間隔）が約１５ｎｍの直線状のステップ列が平行に形成されている。
【００４５】
また、拡大図からは、ステップ上端はＵハーフのダイマー列で終端され、下端には不完全Ｕ，Ｆがあり、Ｕハーフに３個のアドアトム２１、Ｆハーフに１個のアドアトム２２が観察される。
なお、拡大図においては、左側の上段のテラスを構成する原子を太線で示し、右側の下段のテラスを構成するアドアトムを細い破線で示している。
【００４６】
図６参照  
図６は、テラス構造のステップ部のシフト構造を示すモデル図であり、２×２の配列の最表面の６個のアドアトムからなる三角形状構造が２組存在し、各６個のアドアトム間には、ダングリングボンドをもつ各３個のレストアトムと呼ばれる原子がある。
【００４７】
また、アドアトムの下の原子層に着目すると、左半分の三角形内はＵハーフとなり、右半分の三角形内はＦハーフとなり、さらに、その下の層は２量体層が形成されてＵ，Ｆをつなぐようにその境界にダイマー列を形成している。
【００４８】
そして、シリコン基板のステップ部における上下のテラスの原子配列のシフト量、即ち、段差端における垂直方向のダイマー列と下段のテラスにおける最初のダイマー列との間隔は、再現性良く２原子配列分（一対のダイマー列間に必然的に形成される２／３原子配列分を含めると８／３原子配列分）、位相としては２／７になっている。
また、ステップの延在方向に沿った三角形状のずれ、即ち、平行方向の位相のずれは全く見られなかった。
【００４９】
この様に、本発明の実施例１においては、相転移温度未満における熱処理条件を、従来より低温で且つ長時間にしたことによって、シリコン基板１５のステップ部における上下段のテラスにおける垂直方向のシフト量を再現性良く２原子配列分にすることができるとともに、テラスに平行方向のシフト量を再現性良く０にすることができる。
【００５０】
以上、本発明の実施例を説明したが、本発明は実施例に記載された構成・条件に限られるものではなく、各種の変更が可能である。
例えば、上記の実施例の説明においては、Ｓｉ（１１１）ジャストウェハを劈開してから基板結晶を切り出しているが、予めＯＦに対して結晶方位を測定し、ＯＦを基準として測定した結晶方位に基づいて基板結晶を切り出すようにしても良いものである。
【００５１】
或いは、ジャストウェハ状態で所定の微傾斜が得られるように研磨したのち、基板結晶を切り出すようにしても良いものである。
【００５２】
また、上記の実施例においては、基板結晶を切り出してから研磨しているが、基板結晶を切り出すことなく、ウェハ状態で研磨してウェハ状態で電流を流して加熱することによってウェハ状態でテラス構造を形成しても良いものである。
【００５３】
さらには、ＯＦ及び面方位を精度良く決めたインゴットを微傾斜させてスライスすることによって予め所望の微傾斜面を主面としたウェハを用いても良いものであり、この場合にも熱処理工程は上記の実施例１と全く同様である。
【００５４】
また、上記の実施例においては、Ｓｉ（１１１）ジャストウェハを前提にしているが、実際にはジャストウェハの入手は困難であるので、（１１１）面からのズレ、即ち、オリジナルミスカット量を予め測定し、オリジナルミスカット量を相殺するように研磨を行って（１１１）面に対して〔−１−１２〕方向等へ微傾斜した面を形成しても良いものである。
【００５５】
図７参照  
なお、オリジナルミスカット量が完全に相殺されない場合など、最終的な微傾斜方位が〔−１−１２〕方向から１°程度でもずれた場合には、〔１−１０〕方向に並列に延在する直線状のステップ１７の途中に、〔−２１１〕方向或いは〔１−２１〕方向を向いたＦハーフ１個分の幅を持つキンク１８が現れ、直線状のテラス１６の長さを短くする原因となる。
【００５６】
図８参照  
この場合には、〔１−１０〕方向に電流を流す際に、電流方向２０をキンクアップの方向、即ち、キンクを乗り越える方向にすることが望ましく、それによって、Ｓｉ原子に対するエレクトロマイグレーション効果等によりキンク同士が集まる傾向が強まり、直線状のテラスの長さを長くすることができ、ウェハ或いは基板における素子形成可能領域を広く取ることができる。
【００５７】
なお、この場合、複数のキンクが集まって幅の広いキンク１９を形成したり、隣のステップにまで広がってステップのバンチングを起こすこともある。
一方、キンクアップ方向と逆のキンクダウン方向、即ち、キンクを下る方向に電流を流した場合には、キンク同士が互いに遠ざかる傾向が強まるために、テラスの直線領域の長さは個々に短くなるが、幅の広いキンク１９やステップバンチングは生じにくい。
【００５８】
また、上記の実施例においては、長時間アニールを８００℃において行っているが、７００℃〜８３０℃の範囲、より好適には７５０℃〜８１０℃の範囲であれば良く、８３０℃を超えればステップのトリプル化やバンチ化が起こりやすくなり、一方、７００℃未満の場合にはアニール時間がかかる上に欠陥が避けられなくなる。
【００５９】
また、長時間アニールの時間を８００℃であれば１０時間としているが、５〜２０時間であれば良く、２０時間を超えた場合には、それ以上のアニール効果が期待できないので時間の無駄となり、一方、５時間を下回るとアニール処理が不十分となり、表面の構造欠陥が増える。
【００６０】
また、上記の実施例においては通常のシリコンウェハに対して加工処理を行っているが、シリコンエピタキシャルウェハに対して処理加工を行っても良いものである。
特に、全シリコン量子コンピュータを構成する場合には、テラス構造基板において29Ｓｉと接する部分は核スピンを持たない28Ｓｉ或いは30Ｓｉで構成される必要がある。
天然組成比の点から28Ｓｉを同位体分離して得た結晶を用いて超高真空中で昇華蒸着させて通常のシリコンウェハの表面に28Ｓｉエピタキシャル層を形成し、この28Ｓｉエピタキシャル層に上述の処理を行ってテラス構造を形成しても良いものである。
【００６１】
また、上記の実施例においては、全シリコン量子コンピュータを形成するためのテンプレートを前提としているが、本発明は全シリコン量子コンピュータ用に限られるものではなく、上述の核スピンを有さない段差基板上にＳｉ以外の原子で且つ核スピンを有する他の原子を付着させて量子ビットを構成するようにしても良い。
【００６２】
また、量子コンピュータに限られるものではなく、ヘテロエピタキシャルを利用した粗大なナノワイヤ構造や、テラス構造を利用した鋸歯構造からなるＣＰＰ（Ｃｕｒｒｅｎｔ  Ｐｅｒｐｅｎｄｉｃｕｌａｒ  ｔｏ  ｔｈｅ  Ｐｌａｎｅ）構造のＧＭＲ（巨大磁気抵抗）素子にも適用されるものである。
【００６３】
さらには、テラス構造のステップ部端を利用してＣａＦ2 結晶をストライプ状にエピタキシャル成長させてＱＷＷ（量子細線）構造を形成し、従来のフォトリソグラフィー工程におけるレジストパターンとして用いても良いものである。
【産業上の利用可能性】
【００６４】
本発明の活用例としては、全シリコン量子コンピュータのテンプレートとなるテラス基板が典型的なものであるが、非全シリコン量子コンピュータ、量子細線、ナノワイヤ、或いは、ＣＰＰ型ＧＭＲ素子等を形成するための基板としても適用できるものである。
【図面の簡単な説明】
【００６５】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１のシリコン基板の加工方法の途中までの工程図である。
【図３】本発明の実施例１のシリコン基板の加工方法の図２以降の途中までの工程図である。
【図４】本発明の実施例１のシリコン基板の加工方法における熱処理工程のタイムチャートである。
【図５】本発明の実施例１のシリコン基板のＳＴＭ像及びその部分拡大図である。
【図６】実施例１におけるテラス構造のステップ部のシフト構造を示すモデル図である。
【図７】キンクが発生した場合の説明図である。
【図８】キンクアップ電流効果の説明図である。
【図９】提唱されている全シリコン量子コンピュータ素子の説明図である。
【図１０】Ｓｉ（１１１）７×７構造の原子配列の平面図である。
【図１１】Ｓｉ（１１１）７×７構造の原子配列の断面図である。
【図１２】テラス構造のステップ部の最小シフト構造を示すモデル図である。
【符号の説明】
【００６６】
１  シリコン基板
２  劈開面
３  ステップ部
１１  ジャストウェハ
１２  ＯＦ
１３  劈開面
１４  シリコン基板
１５  シリコン基板
１６  テラス
１７  ステップ
１８  キンク
１９  広いキンク
２０  電流方向
２１  アドアトム
２２  アドアトム
３１  28Ｓｉ基板
３２  29Ｓｉ原子
４１  アドアトム
４２  アドアトム
４３  レストアトム
４４  コーナーホール
４５  ダイマー
４６  第２層原子
【図１】
2005217236.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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