(57)【要約】【課題】ナノメートルスケールのメモリデバイスの製造をより容易にする。【解決手段】メモリデバイス(100,600)は、基板(120,220,320,420,620,720)と、この基板上に配置された複数の自己整列型ナノ整流素子(102,202,302,402)を含む。ナノ整流素子の各々は、複数の第１の電極ライン(132,232,332,432,632,732)と、この複数の第１の電極ライン上に配置された複数のデバイス構造(136,236,336,436,636)を有し、複数の自己整列型ナノ整流素子を形成する。各デバイス構造は、約７５ナノメートル未満の少なくとも１つの横方向寸法を有する。メモリデバイスは、また、デバイス構造上に配置され、このデバイス構造と少なくとも１つの方向において自己整列された複数のナノ記憶構造(104,204,304,404)を備える。さらに、メモリデバイスは、ナノ記憶構造上に配置されて、これに電気的に結合され、かつ、ナノ記憶構造に対して自己整列された複数の第２の電極ライン(152,252,352,452,652)を備える。【選択図】図１ａ
2005217402.tif 000002
【特許請求の範囲】
【請求項１】
基板（１２０、２２０、３２０、４２０、６２０、７２０）と、
複数の自動位置合わせされたナノ整流素子（１０２、２０２、３０２、４０２）であって、
前記基板上に配置される複数の第１の電極線（１３２、２３２、３３２、４３２、６３２、７３２）と、
前記複数の第１の電極線上に配置され、前記複数の自動位置合わせされたナノ整流素子を形成する複数のデバイス構造（１３６、２３６、３３６、４３６、６３６）であって、それぞれが約７５ナノメートル未満の少なくとも１つの横方向寸法を有することからなる、複数のデバイス構造
とを有する、複数の自動位置合わせされたナノ整流素子と、
前記デバイス構造上に配置され、かつ前記デバイス構造と少なくとも１つの方向において自動位置合わせされる、複数のナノ記憶構造（１０４、２０４、３０４、４０４）と、
前記ナノ記憶構造上に配置され、前記ナノ記憶構造と電気的に結合され、かつ自動位置合わせされる複数の第２の電極線（１５２、２５２、３５２、４５２、６５２）
とを備えるメモリデバイス（１００、６００）であって、これらの各構成要素によって形成されるメモリデバイス。
【請求項２】
前記複数の第１の電極線はさらに、第１の極性のドーパントを含む複数の第１の半導体線を備える、請求項１に記載のメモリデバイス。
【請求項３】
前記複数のデバイス構造はさらに、第２の極性のドーパントを含む複数の半導体デバイス構造を備え、各半導体デバイス構造は前記複数の第１の半導体線のうちの１つとともに１つの半導体接合を形成し、前記半導体接合は約７５ナノメートル未満の少なくとも１つの横方向寸法を有する領域を有する、請求項２に記載のメモリデバイス。
【請求項４】
前記複数のデバイス構造のそれぞれはさらに、
前記複数の第１の半導体線のうちの１つの上に配置される真性半導体構造と、
第２の極性のドーパントを含み、前記真性半導体構造上に配置される第２の半導体デバイス構造
とを備え、
前記真性半導体構造および前記第２の半導体デバイス構造はそれぞれ約７５ナノメートル未満の少なくとも１つの横方向寸法を有し、それにより複数のｐ−ｉ−ｎダイオ−ド素子が形成される、請求項２に記載のメモリデバイス。
【請求項５】
前記複数の第１の電極線はさらに複数の金属電極線を含み、前記複数のデバイス構造はさらに、或るドーパントを含む複数の半導体デバイス構造を備え、前記複数の金属電極線と前記複数の半導体デバイス構造との間に複数のショットキーバリア接触部が形成され、各ショットキーバリア接触部は約７５ナノメートル未満の少なくとも１つの横方向寸法を有する領域を有する、請求項１に記載のメモリデバイス。
【請求項６】
前記複数の第１の電極線はさらに複数の金属電極線（４３２）を備え、
各デバイス構造はさらに、
前記複数の金属電極線のうちの１つの上に配置される誘電体層（４３３）と、
前記誘電体層上に配置される金属層（４３６）
とを備え、複数の金属−絶縁体−金属整流素子が形成され、各金属−絶縁体−金属整流素子は約７５ナノメートル未満の少なくとも１つの横方向寸法を有する、請求項１に記載のメモリデバイス。
【請求項７】
メモリデバイス（１００、６００）において、
基板（１２０、２２０、３２０、４２０、６２０、７２０）と、
互いに対して概ね平行で、かつ、前記基板上に配置される第１の複数の導線を含む整流する手段であって、前記複数の導線と自動位置合わせされ、かつ、約７５ナノメートル未満の少なくとも１つの横方向寸法を有する整流する手段と、
前記第１の複数の導線上に配置され、前記整流する手段に対して自動位置合わせされた複数の記憶素子のそれぞれにデータビットを記憶する手段と、
前記複数の記憶素子を電気的にアドレス指定する手段
とを備え、
各記憶素子は前記電気的にアドレス指定する手段と自動位置合わせされ、前記電気的にアドレス指定する手段と前記第１の複数の導線との各交差部がメモリ構造の論理セルを画定することからなる、メモリデバイス。
【請求項８】
クロスバーデバイスを製造するための方法であって、
デバイス構造層（６３４、７３４）上に配置される第１のナノインプリンティング層（６６０、７６０）をナノインプリントするステップ（５８２）であって、前記デバイス構造層は第１のアドレス指定可能層（６３０）上に配置され、該第１のアドレス指定可能層は基板（６２０）上に配置されることからなる、ステップと、
前記第１のアドレス指定可能層および前記デバイス構造層から複数の自動位置合わせされたナノ整流素子を形成するステップ（５８４）であって、各整流素子は約７５ナノメートル未満の少なくとも１つの横方向寸法を有することからなる、ステップと、
導電層上に配置されるか、または記憶媒体層（６４０）上に配置される第２のナノインプリンティング層（６６１）をナノインプリントするステップ（５９２）であって、前記記憶媒体層は前記複数のナノ整流素子上に配置されることからなる、ステップと、
複数の自動位置合わせされたナノ記憶構造を形成するステップ（５９４）であって、各記憶構造は約７５ナノメートル未満の少なくとも１つの横方向寸法を有することからなる、ステップ
を含む、方法。
【請求項９】
前記第１のナノインプリンティング層をナノインプリントする前記ステップはさらに、
約２５０ｎｍ〜約５００ｎｍの波長範囲において透過性を有する紫外線透過性ナノインプリンタ（６６２）を前記第１のナノインプリンティング層に付勢するステップと、
前記第１のナノインプリンティング層を所定量の紫外線放射にさらすステップ
とを含むことからなる、請求項８に記載の方法。
【請求項１０】
前記基板上に前記第１のアドレス指定可能層を作製するステップと、
前記第１のアドレス指定可能層上に配置され、かつ前記第１のアドレス指定可能層と電気的に結合される前記デバイス構造層を作製するステップ
とをさらに含む、請求項８に記載の方法。
【請求項１１】
前記第１のアドレス指定可能層を作製する前記ステップはさらに、前記基板上に配置される第１の金属層を作製するステップを含む、請求項１０に記載の方法。
【請求項１２】
前記第１の金属層上に誘電体層を作製するステップをさらに含み、前記デバイス構造層を作製するステップはさらに、前記誘電体層上に配置される第２の金属層を作製するステップを含むことからなる、請求項１１に記載の方法。
【請求項１３】
あるドーパントを有する半導体層を作製するステップをさらに含み、該半導体層は前記第１の金属層と電気的に結合され、ショットキーバリア接触部を形成することからなる、請求項１１に記載の方法。
【請求項１４】
複数の自動位置合わせされたナノ整流素子を形成する前記ステップはさらに、前記デバイス構造層および前記第１のアドレス指定可能層の一部を選択的に除去するステップを含むことからなる、請求項８に記載の方法。
【請求項１５】
前記デバイス構造層および前記第１のアドレス指定可能層の一部を選択的にエッチングし、複数の論理セルを形成するステップをさらに含み、各ナノ整流素子は、複数の第１のアドレス指定可能線のうちの１つおよび前記複数のナノ記憶構造のうちの１つと、ほぼ同一の広がりをもつ面を有し、かつ、それらとほぼ合致し、かつ、ほぼ同一平面上にあることからなる、請求項１４に記載の方法。
【請求項１６】
複数の自動位置合わせされたナノ記憶構造を形成する前記ステップはさらに、前記導電層、前記デバイス構造層および前記記憶媒体層の一部を選択的に除去するステップを含むことからなる、請求項８に記載の方法。
【請求項１７】
前記導電層、前記デバイス構造層および前記記憶媒体層の一部を選択的に除去し、複数の論理セルを形成するステップをさらに含み、各ナノ整流素子は複数の第１のアドレス指定可能線のうちの１つおよび前記複数のナノ記憶構造のうちの１つと、ほぼ同一の広がりをもつ面を有し、かつ、それらとほぼ合致し、かつ、ほぼ同一平面上にあることからなる、請求項１６に記載の方法。
【請求項１８】
前記デバイス構造層上に配置される平坦化誘電体層（６７０）を作製するステップ（５８６）であって、前記デバイス構造層の上側表面は実質的に平坦な面を形成することからなる、ステップと、
前記平坦化誘電体層をほぼ前記デバイス構造層の前記平坦な面まで平坦化するステップ（５８８）
とをさらに含む、請求項８に記載の方法。
【請求項１９】
複数の自動位置合わせされたナノ整流素子を形成する前記ステップはさらに、前記デバイス構造層をエッチングするステップを含むことからなる、請求項８に記載の方法。
【請求項２０】
前記デバイス構造層と電気的に結合される記憶媒体層（６４０）を作製するステップ（５９０）と、
前記記憶媒体層と電気的に結合される導電層を作製するステップ
とをさらに含む、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流素子を用いるメモリデバイスに関する。
【背景技術】
【０００２】
この数年の間に、さらに安価で軽量のポータブル電子装置に対する需要に応じて、高密度のメモリチップを含む、耐久性があり、軽量で、しかも低コストの電子回路を製造する必要性が増してきた。固体メモリデバイスは通常はナノ秒台の読出し／書込み速度を有するが、通常は達成される記憶容量は概ね１ギガバイトである。一方、大容量記憶装置は、通常は回転する媒体を備え、数十ギガバイトのデータを記憶するだけの能力を有する。しかしながら、その読出し／書込み速度はミリ秒台にすぎない。
【０００３】
大容量の記憶システムを製造する能力は通常、電子回路技術と比べて相対的に遅い工程において製造される可動あるいは回転部品を利用する必要があることによって制約される。さらに、可動あるいは回転部品ができる限り速い速度で利用される傾向がある読出し／書込み回数を減らすために、信頼性がさらに問題になる。さらに、電子装置が持ち運びの利用形態において用いられる場合には、通常、記憶システムの耐衝撃性が１つの制約になる。消費電力、全重量およびサイズ、ならびにコストも記憶システムに制限を加える要因である。
【０００４】
一般的に、シリコンを利用するメモリデバイスは、多数の層を利用する複雑なアーキテクチャを含む。これらの層はそれぞれ、その層のために望ましい構造を製造するために堆積され、かつ画定されなければならないので、各層が半導体デバイスのコストを上昇させる一因になる。さらに、通常はアーキテクチャがそのように複雑である結果として、半導体基板の単位面積当たりの論理セルの数が減少し、それにより所与のチップサイズ当たりのデータ記憶密度が減少する。大体において、過去３０年間にわたって、マイクロ電子装置の能力は概ね絶えることなく指数関数的に増加してきたので、計算、電気通信および信号処理の能力が空前の進歩を遂げてきた。さらに、このように複雑になっていくことにより、集積回路デバイスの機構サイズがそれに応じて減少してきた。それは通常は「ムーアの法則」に従っている。しかしながら、集積回路の機構サイズが減少し続け、ナノメートルの方式になると、益々複雑になり、物理的および経済的な理由の組み合わせに起因して、或る限界に達する可能性がある。
【０００５】
ナノメートルスケールのデバイスを構成する問題に対して先行して提案された解決策は通常は２つの大きなカテゴリに分かれており、その１つの全般的な領域は新規のパターニング技法として表現されることができ、他の全般的な領域はナノメートルスケールの寸法を有する新規の材料を含む。新規のパターニング技法は、放射を利用する投影システムと、粒子ビームあるいは走査プローブを用いる直接書込みシステムとの両方を含む。より新しい高解像度の投影システムのうちのいくつかはシンクロトロンのような高額の放射源を必要とする。一方、直接書込みシステムは、投影システムを用いて一度に数多くの構造を露光するのとは対照的に、通常は各構造を個別に書き込む一連の工程を必要とする。したがって、直接書込みシステムは通常、投影システムと比べてスループットがはるかに小さく、この場合も、製造が複雑になるか、あるいはコストが増加するか、あるいはその両方が生じるようになる。
【０００６】
最近、半導体特性とナノスケールの寸法とを有する新規の材料を合成して、ナノメートルスケールデバイスが製造されている。しかしながら、これらのナノメートルスケールの材料が形成された後に、それらの材料は多くの場合にランダムに配列され、いずれかの端部が基板にランダムに取り付けられるか、あるいは両方の端部が空いたままである。ナノメートルサイズの構成要素を物理的に操作するのが困難であることとともに、このようにランダムであることによって、再現可能で、かつ実用的なナノメートルスケールデバイスの製造には、大きな課題が残されている。
【０００７】
これらの問題が解消されないのであれば、電子装置において用いられるより安価で、より高速で、より高密度で、しかもより低電力の集積回路の、過去数十年にわたって見られた発展が続くのは現実的ではなくなるであろう。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の１つの課題は、ナノメートルスケールのメモリデバイスの製造をより容易にすることである。
【課題を解決するための手段】
【０００９】
本発明の１実施形態によるメモリデバイスは、基板と、この基板上に配置された複数の自己整列型ナノ整流素子を含む。ナノ整流素子の各々は、複数の第１の電極ラインと、この複数の第１の電極ライン上に配置された複数のデバイス構造を有し、複数の自己整列型ナノ整流素子を形成する。各デバイス構造は、約７５ナノメートル未満の少なくとも１つの横方向寸法を有する。メモリデバイスは、また、デバイス構造上に配置され、このデバイス構造と少なくとも１つの方向において自己整列された複数のナノ記憶構造を備える。さらに、メモリデバイスは、ナノ記憶構造上に配置されて、これに電気的に結合され、かつ、ナノ記憶構造に対して自己整列された複数の第２の電極ラインを備え、これによって、メモリデバイスが形成される。
【実施例】
【００１０】
本発明は、ナノメートルスケールの接合寸法を有する自動位置合わせされた交差ワイヤデバイスの設計および製造を提供する。本発明は、大部分のクロスバータイプのメモリデバイスにおいて一般的に見られるクロストークあるいはスニークパスの問題を大幅に小さくするために、記憶媒体素子あるいは切替え素子と直列にデバイスに組み込まれる自動位置合わせされた整流接合（または、自己整列型整流接合）を含む、多種多様なメモリデバイスを製造する方法を提供する。さらに、その記憶媒体素子は整流接合に自動位置合わせされる。本発明によれば、材料およびドーパントレベルの両方が層毎に最適化されることができ、デバイス内の各層あるいは構造の性能を最適化するための工程が提供される。本発明の工程を利用することにより、ｐｎダイオード、ｐ−ｉ−ｎダイオード（またはＰＩＮダイオード。以下同じ）、ショットキーダイオード、金属−絶縁体−金属整流構造のような多種多様な整流接合を形成することができる。さらに、本発明において用いることができるメモリまたは切替え層（切替え層はスイッチング層とも呼ぶ）のうちのほんの数例として、有機あるいは高分子電荷トラップ層、相変化層、強誘電層、可逆金属フィラメント層および単分子膜などの多種多様のものがある。
【００１１】
図面は一定の縮尺では描かれていないことに留意されたい。さらに、アクティブな素子の種々の部分も一定の縮尺どおりには描かれていない。本発明をより明確に例示し、理解できるようにするために、或る特定の寸法が他の寸法に対して誇張されている。さらに、本明細書に例示される実施形態のうちのいくつかは、種々の領域が深さおよび幅を有する２次元の図面において示されるが、これらの領域は実際には３次元の構造であるデバイスの一部のみを示すことを明確に理解されたい。したがって、これらの領域は、実際のデバイス上に製造されるときには、長さ、幅および深さを含む３次元を有するであろう。
【００１２】
本発明の一実施形態であるクロスバーメモリアーキテクチャ１００が、図１ａに斜視図で示される。第１の電極線またはアドレス指定可能線１３２が基板１２０上に形成され、それらは、互いに対して概ね平行である。デバイス構造１３６が第１のアドレス指定可能線１３２上に形成される。デバイス構造１３６および第１の電極線１３２は、自動位置合わせされた（または自己整列型の）ナノスケール整流素子（または調整素子。以下同じ）１０２を形成する。第１の電極線１３２およびデバイス構造１３６は、約７５ナノメートル未満の線幅１３１を有する。さらに、切替え線１４２がデバイス構造１３６上に形成され、これら切替え線１４２は互いに対して概ね平行であり、かつ第１の電極線１３２に対して互いに概ね直交する。最後に、第２の電極線１５２が切替え線１４２上に配置され、かつ切替え線１４２と電気的に結合される。第２の電極線１５２および切替え線１４２は、約７５ナノメートル未満の線幅１５１を有し、自動位置合わせされたナノ記憶構造１０４を形成する。第１のアドレス指定可能線１３２、切替え線１４２および第２の電極線１５２は図１ａにおいて、それぞれ一定の幅を有する直線として示されるが、別の実施形態では、これらの線は種々の曲線形状および可変の幅を有することができることは理解されたい。さらに、別の実施形態では、これらの線は、図示されるような９０°以外の種々の角度で交差することもできる。
【００１３】
第１の電極線と第２の電極線が交差するそれぞれの場所に、論理セル１０１が形成される。各論理セルでは、デバイス構造１３６は、その論理セルに対応する交差箇所における第１の電極線または第１のアドレス指定可能線および第２の電極線または第２のアドレス指定可能線と、概ね、表面に関して同じ広がりを有し（たとえば、表面積が同じ）、それらと合致し、同一平面上にある。別の実施形態では、第２の電極線１５２は、第２の電極線１５２と概ね同じ線幅を有し、かつ第１の電極線１３２の線幅と概ね同じ素子長を有する切替え素子（図示せず）上に配置され、かつそれら切替え素子と電気的に結合される。図１ａおよび図１ｂに示されるクロスバーメモリ構造は、電極線が交差する場所に直に組み込まれる切替え素子と直列に接続されるダイオードの自動位置合わせによる構造（自己整列式構造）を実現する。自動位置合わせされたダイオードは、全ての肉眼で見えるフィールドプログラマブルゲートアレイあるいはプログラマブルロジックアレイにおいて一般的に見られるスニークパスの低減あるいはクロストークという問題を大幅に小さくするか、なくす。
【００１４】
図に示されるように、図１ｂの断面図では、各論理セルは第１の電極線と電気的に接続されたデバイス構造を含む。論理セル１０１の第１の電極線１３２とデバイス構造１３６との間に形成される境界面１３８は、約５，６２５平方ナノメートル未満の面積を有する。論理セル１０１のナノ整流素子１０２は、半導体接合（たとえば、ｐｎ、ｐ−ｉ−ｎあるいはｎｐｎｐ接合）、金属−半導体接合（たとえばショットキーダイオード）、金属−絶縁体−半導体構造、金属−絶縁体−金属構造、ならびに有機あるいは高分子整流構造のような多種多様な整流材料から形成されることができる。さらに、各論理セルは第２の電極線と電気的に接続される切替え線も含む。切替え線１４２とデバイス構造１３６との間に形成される切替え境界面１４８は、約５，６２５平方ナノメートル未満の面積を有する。ナノ記憶構造１０４は、有機あるいは高分子電荷トラップ層、相変化層、強誘電層、トンネル層、圧電層、ヒューズ層、フィラメント形成（アンチヒューズ）層、磁性層（ＭＲＡＭ）および単分子膜のような多種多様な記憶材料から形成されることができる。
【００１５】
基板１２０には、整流および切替え構造が形成されることができる任意の基板材料を用いることができる。材料の例には、用いることができる数多くの材料の中からほんの数例を挙げると、種々のガラス、酸化アルミニウム、窒化ホウ素、炭化シリコン（炭化ケイ素）およびサファイアのようなセラミック、シリコン（ケイ素）、ガリウムヒ素（砒化ガリウム）、インジウムリン（燐化インジウム）およびゲルマニウムのような半導体、ならびにポリイミド、ポリエーテルスルフォン、ポリエーテルイミド、ポリエチレンナフタレート（polyethylene naphthalate）、ポリエチレンテレフタレート（polyethylene terephthalate）およびポリカーボネートのような種々のポリマーが含まれる。したがって、本発明を、シリコン半導体材料において製造されるデバイスに限定することは意図しておらず、本発明は、ポリシリコン・オン・ガラス基板を用いる薄膜トランジスタ（ＴＦＴ）技術のような、当該技術分野において知られている入手可能な半導体材料および技術のうちの１つまたは複数を用いて製造されるデバイスを含む。さらに、基板１２０は典型的なウェーハサイズには限定されず、ポリマーシートまたはフィルム、あるいはガラスシート、あるいはたとえば、従来のウェーハあるいは基板とは異なる形状およびサイズで処理される単結晶シートまたは基板を処理することを含むことができる。用いられる実際の基板材料は、用いられる最大処理温度、そのメモリデバイスがさらされることになる環境、ならびに用いられる特定の整流構造、切替え線および電極のような種々の構成要素などの種々のパラメータに依存するであろう。
【００１６】
ショットキーバリアダイオード構造を利用する本発明の別の実施形態が図２に断面図で示される。この実施形態では、第１のアドレス指定可能線２３２およびデバイス構造２３６が、論理セル２０１の整流境界面２３８において、ショットキーバリア整流接触部を形成する。第１のアドレス指定可能線２３２およびデバイス構造２３６は、約７５ナノメートル未満の第１のアドレス指定可能線２３２の方向の線幅（図１ａに示される線幅１３１と同様）を有する自動位置合わせされた整流素子（自動位置合わせ式整流素子、または、自己整列型整流素子）２０２を形成する。さらに、論理セル２０１は、切替え線２４２と、切替え線２４２上に配置される第２の電極線２５２とを含む。切替え線２４２および第２の電極線２５２はそれぞれ、互いに対して概ね平行であり、かつ図１ａに示されるアドレス指定可能線と同様の第１のアドレス指定可能線２３２に対して互いに概ね直交する。第２の電極線２５２および切替え線２４２は約７５ナノメートル未満の線幅２５１を有し、自動位置合わせされたナノ記憶構造２０４を形成する。さらに、切替え線２４２およびデバイス構造２３６は、第１の電極線の方向においてデバイス構造２３６を切替え線２４２に自動位置合わせし（本明細書において、自動位置合わせするとは、自己整列させることを意味するものとすることができる場合もある）、第２の電極線の方向においてデバイス構造２３６を第２の電極線２５２に自動位置合わせする切替え境界面２４８を形成する。切替え境界面２４８は約５，６２５平方ナノメートル未満の面積を有する。論理セル２０１の自動位置合わせされたナノ記憶構造２０４と自動位置合わせされた整流素子２０２とを組み合わせることによって、２つの互いに直交する方向において自動位置合わせされることになるデバイス構造２３６が提供される。
【００１７】
この実施形態では、基板２２０は、シリコン、ゲルマニウムあるいはガリウムヒ素（砒化ガリウム）ウェーハのような半導体基板である。ドープ（ドーピングすること）された基板２２０から第１のアドレス指定可能線２３２を電気的に分離するために、図２にはオプションの誘電体層２２６が示される。たとえば、基板２２０には低濃度ドープされたシリコンウェーハを用いることができ、誘電体層２２６は二酸化シリコン（二酸化珪素）層である。第１のアドレス指定可能線２３２には、マグネシウム、アンチモン、アルミニウム、銀、銅、ニッケル、金、プラチナあるいはパラジウムのような金属を用いることができ、二酸化シリコン表面上に適度な障壁高が形成され、その後、デバイス構造２３６に、低濃度ドープされたｎ型ポリシリコンあるいはアモルファスシリコン層を用いて、整流境界面２３８において、ショットキーバリアダイオードの形成を完了することができる。別の実施形態では、金あるいはプラチナシリサイドのような金属上に低濃度ドープされたｐ型層を形成して、ショットキーバリアを形成することもできる。さらに別の実施形態では、自動位置合わせされた整流素子２０２は、真性単結晶シリコン層（図示せず）上に配置されたｐ＋あるいはｎ＋型のエピタキシャル層を含み、アドレス指定可能線２３２を形成することもできる。低濃度ドープされた、さらに別のエピタキシャル層、あるいは表面が低濃度にドープされる段階的なドーピングプロファイルを用いる層を、高濃度ドープされた層（図示せず）上に形成することができる。そのような実施形態では、デバイス構造２３６は適切な金属あるいは金属シリサイドからなる薄い層を含み、ショットキーバリア接触部の形成を完了することができる。ガラス、セラミックあるいはポリマー基板のような非導電性の基板を利用する実施形態の場合、必要に応じて、オプションの誘電体層２２６は省くことができる。たとえば、ガラスあるいはポリイミドのいずれかの基板を用いて、アドレス指定可能線２３２を、基板２２０上に直に堆積あるいは形成されるプラチナのような金属を用いて形成することができ、デバイス構造２３６は、ｎ型ドーパントのような適切なタイプのドーパントを用いて、アドレス指定可能線２３２上に直に形成されることができる。
【００１８】
エピタキシャル半導体ダイオード接合を利用する本発明の別の実施形態が、図３に断面図で示される。エピタキシャル薄膜は、半導体層３２２、３２３および３２４を作製するために用いられ、従来の半導体処理装置を用いて形成される。第１のアドレス指定可能線（または、第１のアドレス指定可能層）３３２は、第１の極性であって、指定されたドーパント濃度の指定されたドーパントを含み、基板３２０とデバイス構造３３６との間に形成される。個々のドーパント材料およびドーパント濃度は、接合寸法とデバイスが用いられることになる個々の応用形態のような種々の要因に依存するであろう。デバイス構造３３６は、第１のアドレス指定可能線３３２において用いられるのと逆の極性を有する第２の極性のドーパントを含む。この実施形態では、整流接合境界面３３８が、論理セル３０１のｐ型エピタキシャル層３２３とｎ型エピタキシャル層３２４との間に形成される。この実施形態におけるナノ整流素子３０２は、オプションのｎ＋型エピタキシャル層３２７も含み、それは、記憶媒体線３４２を形成するために用いられる個々の１つまたは複数の材料に応じて、記憶媒体線３４２とのより良好な電気的結合を与えるために用いることができる。この実施形態では、基板３２０は従来のシリコン半導体ウェーハであり、誘電体層３２６、すなわち二酸化シリコン層が、シリコン基板３２０と真性単結晶シリコン層３２２との間に形成される。論理セル３０１では、第１のアドレス指定可能線３３２はｐ型エピタキシャル層３２３から形成され、デバイス構造３３６はｎ型エピタキシャル層３２４およびオプションのｎ＋型エピタキシャル層３２７の両方から形成される。別の実施形態では、第１のアドレス指定可能線３３２はｎ型材料から形成されることができ、デバイス構造３３６はｐ型材料から形成されることができる。たとえば、ドープされた多結晶またはアモルファスシリコンが誘電体層３２６上に形成して、両方の層を形成することができる。別の例は、整流接合境界面３２８を形成するために用いられる半導体層の１つとして、誘電体層３３６上に形成される、ドープされたゲルマニウムまたはゲルマニウムシリコン合金層を含む。さらに別の実施形態では、図１に示した実施形態について上述したような種々の他の基板材料を用いることもできる。
【００１９】
この実施形態では、切替え線３４２およびデバイス構造３３６は、デバイス構造３３６を、第２の電極線の方向にある切替え線３４２および第２の電極線３５２の両方に対して自動位置合わせする切替え境界面３４８を形成する。切替え線３４２は互いに対して概ね平行であり、かつ図１ａに示されるアドレス指定可能線と同様の第１のアドレス指定可能線３３２に対して互いに概ね直交する。論理セル３０１では、第２のアドレス指定可能線３５２が切替え線３４２上に配置され、それも他のアドレス指定可能線（図示せず）に対して概ね平行であり、かつ図１ａに示されるアドレス指定可能線と同様の第１のアドレス指定可能線３３２に対して互いに概ね直交する。この実施形態では、第２の電極線３５２および切替え線３４２はそれぞれ、約７５ナノメートル未満の線幅３５１を有し、それらは自動位置合わせされたナノ記憶構造３０４を形成する。自動位置合わせされたナノ記憶構造３０４および自動位置合わせされた整流素子３０２を組み合わせることによって、２つの互いに直交する方向において自動位置合わせされることになるデバイス構造３３６が提供される。
【００２０】
金属−絶縁体−金属整流構造を利用する本発明の別の実施形態が図４に断面図で示される。この実施形態では、論理セル４０１が、基板４２０上に配置される第１のアドレス指定可能な金属線４３２を備え、絶縁層４３３が第１のアドレス指定可能な金属線４３２上に配置される。この実施形態では、デバイス構造４３６も金属層である。論理セル４０１では、第１のアドレス指定可能な金属線４３２、絶縁層４３３およびデバイス構造４３６を組み合わせることによって、約７５ナノメートル未満の第１のアドレス指定可能線４３２の方向の線幅（図１ａに示される線幅１３１と同様）を有する、自動位置合わせされたナノ整流素子４０２が形成される。さらに、論理セル４０１では、切替え線４４２およびデバイス構造４３６が切替え境界面４４８を形成し、第１のアドレス指定可能線４３２上に第２のアドレス指定可能線４５２を突出させる物理的な構造（すなわち、切替え線４４２およびデバイス構造４３６）が位置合わせされ、その場所で、第２のアドレス指定可能線４５２は第１のアドレス指定可能線４３２と交差する。この実施形態では、切替え線は互いに対して概ね平行であり、かつ図１ａに示されるアドレス指定可能線と同様の第１のアドレス指定可能線と互いに概ね直交する。第２のアドレス指定可能線４５２は切替え線４４２上に配置される。この実施形態では、第２のアドレス指定可能線も互いに対して概ね平行であり、かつ図１ａに示されるアドレス指定可能線と同様の第１のアドレス指定可能線と互いに概ね直交する。しかしながら、別の実施形態では、それらの線は種々の曲線形状および多様な幅を有することができる。さらに、別の実施形態では、これらの線は９０°以外の種々の角度で交差することもできる。この実施形態では、第２の電極線４５２および切替え線４４２は約７５ナノメートル未満の線幅４５１を有し、自動位置合わせされたナノ記憶構造４０４を形成する。自動位置合わせされたナノ記憶構造４０４および自動位置合わせされた整流素子４０２を組み合わせることによって、２つの互いに直交する方向において自動位置合わせされることになるデバイス構造４３６が提供される。
【００２１】
図５は、本発明の実施形態を作製するために用いられる工程を示す流れ図である。図６ａ〜図６ｎは、自動位置合わせされたナノ整流素子および自動位置合わせされたナノ記憶構造を作製し、１つのメモリデバイスを形成するために用いられる工程を示す図であるが、本発明をより明確にし、理解しやすくするためにのみ示したものである。実際の寸法は図示のような一定の縮尺とは一致せずく、いくつかの特徴部分がその工程をさらに明確に示すために誇張されている。
【００２２】
整流層作製工程５８０は、図６ａの断面図に示されるような第１のアドレス指定可能層６３０およびデバイス構造層６３４を作製するために用いられるオプションの工程である。用いられる具体的な工程は、メモリデバイス６００において用いられる整流素子の個々のタイプおよび用いられる基板の個々のタイプに依存するであろう。たとえば、整流素子が半導体ウェーハ上に形成される半導体接合ダイオードである場合には、アドレス指定可能層６３０およびデバイス構造層６３４は、ほんの数例を挙げると、常圧化学蒸着（ＡＰＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）またはプラズマ促進化学蒸着（ＰＥＣＶＤ）（またはこれの変形態様）を含む化学蒸着法（ＣＶＤ）、原子層蒸着（ＡＬＤ：atomic layer deposition）あるいは分子線エピタキシー（ＭＢＥ）のような多種多様なエピタキシャル技法のうちの任意のものを利用する従来の半導体処理装置を用いて形成されることができる。さらに、アモルファスあるいは多結晶半導体薄膜が基板６２０上に形成されることができ、その後、後続の再結晶ステップによって、単結晶あるいは概ね単結晶の層が形成される。再結晶ステップは一般的に、基板および堆積された層の熱、レーザあるいは電子ビームによる加熱を利用して、堆積された薄膜を再結晶化するために用いられるエネルギーを供給する。別の実施形態では、埋め込まれた絶縁体層が用いられる場合もある。ドープされた多結晶層またはアモルファス層を用いて、用いられる個々の記憶材料、およびクロスバーデバイスが用いられる個々の応用形態に依存するエピタキシャル層を形成することなく、第１のアドレス指定可能層６３０およびデバイス構造層６３４を形成することもできる。
【００２３】
たとえばショットキーバリア接触部あるいは金属−絶縁体−金属整流構造を形成するために金属層を利用する実施形態の場合、ＰＥＣＶＤ、ＣＶＤ、有機金属化合物ＣＶＤ（ＭＯＣＶＤ）、スパッタ堆積、蒸着および電着のような種々のタイプの金属堆積装置および技法を利用することもできる。たとえば、金、プラチナあるいはパラジウムを基板６２０上にスパッタ堆積して、第１のアドレス指定可能層６３０を形成することができる。別の例では、タンタルを電子ビーム蒸着して、金属−絶縁体−金属整流構造の一部を形成することができる。
【００２４】
ナノインプリンティング工程５８２は、インプリント層６６０を形成あるいは作製するため、および所望の構造あるいは特徴をインプリント層６６０内にインプリント（imprint）するための両方に用いられる（図６ｂ〜図６ｄを参照されたい）。インプリント層は、ほんの数例を挙げると、スピンコーティング、蒸着、スプレーコーティングあるいはインクジェット堆積のような適切な技法のうちの任意のものを用いて被着されることができる。一実施形態では、インプリント層６６０は、デバイス構造層６３４上にスピンコーティングされたポリメチルメタクリレート（ＰＭＭＡ: ポリメタクリル酸メチル）である。インプリント層６６０には任意の成形可能な金属を用いることができる。すなわち、第１の条件下では流動するかまたは柔軟性があり、第２の条件下では比較的固く、より柔軟性がない任意の材料を利用することができる。通常、熱インプリンティング工程において利用される高分子インプリント層の場合、低温のベーク工程（bake process）を用いて、インプリント層がデバイス構造層６３４上に被着あるいはコーティングされた後にもそのまま残される場合がある任意の余分な溶剤が除去される。一般的に、「ステップ・アンド・フラッシュ」工程を利用する実施形態の場合、最初に、デバイス構造層６３４上に転写層（またはトランスファ層）が被着あるいはコーティングされた後に、転写層上に配置される光硬化可能な層が作製あるいは形成される。たとえば、インプリント層６６０は、OLIN社から市販されているＨＲ１００のような有機転写層と、エチレングリコールジアクリレート（３−アクリロキシプロピル）トリス（トリメチルシロキシ）シラン（ethylene glycol diacrylate(3-acryloxypropyl)tris(trimethylsiloxy)silane）、ｔ−ブチルアクリレート（t-butyl acrylate）および２−ヒドロキシ−２−メチル−１−フェニル−プロパン−１−オン（2-hydroxy-2-methyl-1-phenyl-propan-1-one）を含む光硬化可能な層とを含むことができる。低い粘度、速い硬化速度、硬化中の収縮が制御されること、低い蒸発速度、高い引張応力（モジュラス）、堆積される層への良好な接着性、およびナノインプリンタからの良好な剥離が光硬化可能な層のために望ましい特性である。さらに別の実施形態では、光硬化可能な層は、Ｓ−ＦＩＬ  Ｍｏｎｏｍａｔ  Ａｃ０１の名称でMolecular Imprints社から市販されている材料を用いて作製されることができる。さらに、有機珪素化合物を含む種々の他の光重合可能な低粘度のアクリレート系溶液を用いて、インプリント層６６０を作製することもできる。インプリント層６６０は、ナノインプリンタ６６２（図６ｃを参照）を用いてインプリントされる。ナノインプリンタ６６２は、インプリント層が柔軟である条件下で、インプリント層６６０に向かって押圧または付勢される。ナノインプリンタ６６２は、インプリント層６６０内に形成されることが望ましい形状に対して概ね相補的な形状を有する特徴または構造を含む。図６ｃに示されるような、凸部６６４ならびに凹部６５４および６５４’はナノインプリンタ６６２の所望の構造を表す。相補的とは、インプリント層６６０（図６ｃを参照）内に形成されるパターンが、ナノインプリンタ６６２（図６ｃを参照）内に形成されるパターンを補完するものに対応する形状を有することを意味する。すなわち、ナノインプリンタ上の凸部６６４はくぼんだ構造部分６５８（図６ｃを参照）を形成し、凹部６５４および６５４’はそれぞれ隆起した構造部分６５６および６５６’（図６ｃを参照）を形成し、６５４’はその特定の場所内にインプリントされた構造あるいは特徴の変化を表す（すなわち、図示されるように、それは線幅の変化を表す）。たとえば、Ｓ−ＦＩＬ  Ｍｏｎｏｍａｔ  Ａｃ０１のような光硬化可能な材料を利用して形成されるインプリント層は、０．２５バールのインプリンタ背圧を用いて２ニュートンの力でインプリントされることができる。Ｓ−ＦＩＬ  Ｍｏｎｏｍａｔ  Ａｃ０１のような光硬化可能な材料は、１０００ワットＨｇ−Ｘｅ紫外線アークランプのような光源を用いて、Ｉ線放射（すなわち３６５ナノメートル）で露光することにより硬化されることができる。例示のためにすぎないが、図６ｃは、約２５０ナノメートル〜約５００ナノメートルの波長範囲において透過性を有するナノインプリンタを使用し、ナノインプリンタを透過する紫外線光子６１０がナノインプリント層６６０に衝突し、それを光硬化させることを示している。別の実施形態では、ナノインプリンタ６６２は、ナノインプリント層が光硬化する前に除去されることができる。
【００２５】
別の例は、ＰＭＭＡ層を軟化温度あるいはガラス転移温度よりも高い温度に加熱することを含む。熱（サーマル）ナノインプリンティング工程において用いられる個々の温度および圧力は、成形される特徴（構造部）のサイズおよび形状、ならびにインプリント層のために用いられる特定の材料のような種々のパラメータに依存するであろう。
【００２６】
自動位置合わせ式（自己整列式）のナノ整流素子を形成する工程５８４を用いて、それぞれ対応する層から第１のアドレス指定可能線およびデバイス構造が形成される。ナノ整流素子形成工程は、ナノインプリンティング中に形成される、くぼんだ構造部６５８（図６ｃを参照）を除去することを含む。くぼんだ構造部を除去することは、そのインプリント層のために用いられる個々の材料に適した任意のウエットあるいはドライエッチング工程によって達成されることができる。たとえば、熱インプリント工程において、くぼんだ構造部６５８（図６ｃを参照）を形成する残留したＰＭＭＡを除去するために、酸素反応性イオンエッチングを用いることができる。別の実施形態では、Ｓ−ＦＩＬ  Ｍｏｎｏｍａｔを利用するような、「ステップ・アンド・フラッシュ」工程を利用すると、転写層を除去するために、フッ素を多く用いる反応性イオンエッチングと、その後に、酸素を多く用いるプラズマあるいは反応性イオンエッチングとを用いることができる。くぼんだ構造部６５８を除去することにより、露出した領域６５７内にデバイス構造層６３４（図６ｄを参照）が露出し、一方、他の領域内のデバイス構造層６３４の部分の上には隆起した構造部６５６および６５６’が残される。他の高分子あるいは無機インプリント層を利用する工程の場合、種々のウエットエッチングあるいは他の反応性イオンエッチングを用いることができる。
【００２７】
オプションのハードエッチングマスク作製工程が、オプションのエッチングマスクを堆積するために、自動位置合わせ式ナノ整流素子を形成する工程５８４の一部として用いられることもできる。オプションのハードエッチングマスク（図示せず）は、くぼんだ構造部が除去された後に、ナノインプリントされた表面上に薄い金属あるいは誘電体層を堆積することにより形成される。たとえば、薄いアルミニウム、クロム、プラチナ、チタンあるいはタンタルの層が、ナノインプリントされた表面上に堆積されることができる。別の実施形態では、ハードエッチングマスクは、ナノインプリントされた表面とは別に形成あるいは作製され、その後、その表面上に十分に転写されることができる。後続のリフトオフ工程あるいは選択的化学エッチングを用いて、インプリント層の隆起した部分６５６および６５６’（図６ｄを参照）を除去することができ、隆起した部分６５６および６５６’の上に堆積されたハードエッチングマスク材料が除去され、露出した領域６５７内に堆積された金属が残されて、隆起した構造部によって以前に覆われていた領域をエッチングするためのマスクが形成される。用いられる個々の選択的化学エッチングは、個々のインプリント材料および用いられるハードエッチングマスク材料に依存するであろう。テトラヒドロフラン（ＴＨＦ）をＰＭＭＡのための選択的エッチング剤として用いることができる。ＰＭＭＡのための選択的化学エッチング剤の他の例はエタノール−水混合物、および２５℃よりも高い温度で用いられる１：１の割合のイソプロパノールおよびメチルエチルケトンである。超音波槽内にある室温のアセトンがＰＭＭＡのための選択的エッチング剤として用いられ、その後、イソプロパノールで洗浄することが好ましい。ＰＭＭＡのための別の例は、約１０分間、塩化メチレンに浸漬し、その後、約１分間、超音波洗浄器を用いて塩化メチレン内で攪拌する。選択的化学エッチングに加えて、プラズマ清浄工程を用いて、デバイス構造層６３４の露出した表面領域およびハードエッチングマスクの表面をさらに清浄にすることもできる。このオプションのハードエッチングマスクは、デバイス構造層６３４および第１のアドレス指定可能層６３０をエッチングする際に適切な選択性を与える任意の金属あるいは誘電体材料から形成されることができる。一般的に、このオプションのハードエッチングマスクは、インプリント層がデバイス構造層６３４あるいは第１のアドレス指定可能層６３０のいずれかをエッチングする際に用いられるエッチング工程において損傷を受けるか、あるいは劣化することになる実施形態において用いられる。
【００２８】
自動位置合わせ式ナノ整流素子を形成する工程５８４は、図６ｄおよび図６ｅに示されるような隆起した構造部６５６および６５６’によって保護されない領域か、あるいは上述したオプションのエッチングマスクによって保護されない領域かのいずれかにおいてデバイス構造層６３４および第１のアドレス指定可能層６３０をエッチングするためのエッチング工程も含む。デバイス構造層６３４および第１のアドレス指定可能層６３０のエッチングは、用いられる１つまたは複数の個々の材料、およびドープされた半導体層を利用する実施形態において用いられるドーパント材料に適した任意のウエットまたはドライエッチング工程あるいは複数の工程の任意の組み合わせを利用することができる。エッチングされる個々の材料、およびデバイスが用いられることになる個々の応用形態によっては、図６ｅに示されるように、エッチングプロファイルが基板６２０の中に達する場合もある。たとえば、ＣＭＯＳに適合するウエットエッチング剤は、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、水酸化カリウムあるいは水酸化ナトリウム（ＫＯＨ、ＮａＯＨ）およびエチレンジアミンピロカテコール（ＥＤＰ：ethylene diamine pyrochatechol）を含む。用いることができるドライエッチング剤の例には、フッ素化炭化水素ガス（ＣＦｘ）、二フッ化キセノン（ＸｅＦ２）および六フッ化硫黄（ＳＦ６）がある。エッチング工程は、それぞれ線幅６３１および６３１’を有する第１のアドレス指定可能線６３２および６３２’を形成する。線幅６３１および６３１’は通常、約７５ナノメートル未満の幅を有する。実際の線幅は、第１のアドレス指定可能層６３０およびデバイス構造層６３４を形成するために用いられる個々の材料のような、メモリデバイスにおいて用いられる種々のパラメータおよび構成要素、ならびにメモリデバイスが用いられることになる個々の応用形態に依存するであろう。さらに、そのエッチング工程は、図６ｅおよび図６ｆに示されるような線の方向に沿ってデバイス構造層６３４を第１のアドレス指定可能線６３２および６３２’に自動位置合わせし、デバイス構造線６３５および６３５’が形成される。
【００２９】
自動位置合わせ式ナノ整流素子を形成する工程５８４は、図６ｅおよび図６ｆに示されるようなインプリントマスクの隆起した構造部６５６および６５６’、あるいは上述したオプションのハードエッチングマスク（図示せず）のいずれかを除去するために用いられるマスク除去工程も含むことができる。一般的に、マスク除去工程は、マスクのために用いられる個々の材料のために適した任意のウエットあるいはドライエッチング工程を利用することができる。エッチングマスクとしてインプリント層６６０（図６ｃを参照）を利用する実施形態の場合、この工程において、ＴＨＦ、塩化メチレンあるいは酸素プラズマエッチングのような、オプションのハードエッチングマスクを作製する際に隆起した構造部６５６および６５６’を除去するために上述した工程のうちの任意の工程を用いることもできる。オプションのハードエッチングマスク（図示せず）を利用する実施形態の場合、個々のエッチング工程は、マスクを形成するために用いられる個々の材料に依存するであろう。たとえば、過酸化硫黄（sulfuric peroxide）あるいは水酸化ナトリウムウエットエッチング剤を用いて、アルミニウムハードエッチングマスクをエッチングすることができる。さらに、マスク除去工程によって、図６ｆに示されるように、デバイス構造表面６３７が露出する。
【００３０】
平坦化層作製工程５８６（図６ｇを参照）を用いて、基板の露出した領域の表面上、およびデバイス構造表面６３７上に平坦化誘電体層６７０が形成あるいは堆積される。複数の無機あるいは高分子誘電体のうちの任意のものを用いることができる。たとえば、プラズマ促進化学蒸着工程（ＰＥＣＶＤ）を用いて堆積される二酸化シリコンを用いることができる。窒化シリコン（窒化ケイ素）、酸窒化シリコン（酸窒化けい素）、ポリイミド、ベンゾシクロブテン、ならびに他の有機窒化物および酸化物のような他の材料を用いることもできる。さらに、テトラエチルオルソシリケート（ＴＥＯＳ）および他の「スピンオン」ガラスのような他のシリコン酸化物薄膜、ならびに他の技法によって形成されるガラスを用いることもできる。平坦化工程５８８を用いて、平坦化誘電体層６７０が平坦化される（図６ｈを参照）。たとえば、誘電体平坦化工程５８８は、機械工程、レジストエッチバック（resist etch back）工程あるいは化学機械工程を用いて、概ね平坦な表面６７２（図６ｈを参照）を形成することができる。
【００３１】
切替え層作製工程５９０を用いて、図６ｉに示されるような、デバイス構造層６３４および平坦化誘電体層６７０上の概ね平坦な表面６７２上に切替え層６４０が形成あるいは作製される。クロスバーメモリデバイスが用いられることになる個々の応用形態に応じて、切替え層または記憶媒体層６４０は、用いることができるメモリあるいは切替え層のほんの数例を挙げると、有機または高分子電荷トラップ層、セレン化インジウムのような相変化層、圧電セラミックまたはポリフッ化ビニリデンのような高分子材料のような強誘電層、銀をドープされたＡｓ２Ｓｅ３のようなフィラメント形成（すなわちアンチヒューズ）層、アクセプタあるいはドナー分子をドープされたポリカーボネートのようなドープされたポリマー層、ポリエチレンジオキシチオフェンポリスチレンスルホン酸（polyethylenedioxythiophene polystyrene sulfonic acid）のような導電性ポリマー、チオールおよびシラン化合物のような単分子膜などの多種多様な材料から形成されることができる。用いられる個々の材料に依存して、スパッタ堆積、ＣＶＤ、スピンコーティング、ラングミュア−ブロジェット堆積および種々の自己アセンブリ工程のような種々の工程を用いて、切替え層６４０を形成することができる。
【００３２】
第２のナノインプリンティング工程５９２が、第２のインプリント層６６１を形成あるいは作製するために、かつ所望の構造あるいは特徴部を第２のインプリント層６６１内にインプリントするために用いられる（図６ｉ〜図６ｌを参照）。図６ｉに示されるような第２のインプリント層６６１は、ナノインプリンティング工程５８２について上述したスピンコーティング、蒸着、スプレーコーティングあるいはインクジェット堆積のような適切な技法のうちの任意のものを用いて被着されることができる。図６ｊ〜図６ｎは図６ａ〜図６ｉと比べて９０°回転しているが、これらの図に示される構造はこの９０°の角度には限定されないことに留意されたい。通常、インプリント層は、ナノインプリンティング工程５８２について上述したのと同じあるいは類似ものであるが、他のインプリント層材料を用いることもできる。たとえば、第２のインプリント層６６１（図６ｉを参照）には、スピンコーティングされた、低粘度で、光重合可能なオルガノシリコン（有機ケイ素）溶液を用いることができる。第２のインプリント層６６１には、任意の成形可能な材料を用いることができる。
【００３３】
第２のナノインプリンティング工程５９２は、所望の構造あるいは特徴部を第２のインプリント層６６１内にインプリントすることも含む（図６ｊを参照）。第２のナノインプリンタ６６３が、インプリント層が柔軟である条件下でインプリント層６６１に向かって押圧または付勢され、インプリント層６６３内にくぼんだ構造部６５８ならびに隆起した構造部６５６および６５６’が形成される。ナノインプリンティング工程およびナノインプリンタはいずれもナノインプリンティング工程５８２において上述したものと類似かまたは同じにすることができる。例示にすぎないが、後退した構造部（へこんだ部分）６５４および６５４’、隆起した構造部６５６および６５６’、くぼんだ構造部６５８ならびにインプリンタ突出部６６４は、図６ｃに示されるものと同じようにして示されている。異なるサイズおよび形状を第２のナノインプリンティング工程において用いることができることを理解されたい。たとえば、Ｓ−ＦＩＬ  Ｍｏｎｏｍａｔ  Ａｃ０１のような光硬化可能な材料を利用して形成されるインプリント層は、０．２５バールのインプリンタ背圧および約１５０秒の塗布時間を用いて２ニュートンの力でインプリントされることができる。Ｓ−ＦＩＬ  Ｍｏｎｏｍａｔ  Ａｃ０１は、１０００ワットＨｇ−Ｘｅ紫外線アークランプのような光源を用いて、Ｉ線放射（すなわち３６５ナノメートル）で約３０秒露光する（図６ｊの光子６１０’によって示される）ことにより硬化されることができる。
【００３４】
自動位置合わせ式のナノ記憶構造を形成する工程５９４を用いて、それぞれ対応する層から第２のアドレス指定可能線および切替え線が形成される。ナノ記憶構造形成工程５９４は、ナノインプリンティング中に形成されるくぼんだ構造部６５８（図６ｊを参照）を除去し、露出した領域６５９内に切替え層６４０（図６ｋを参照）を露出させることを含む。くぼんだ構造部を除去することは、上述したようにインプリント層のために用いられる個々の材料に適した任意のウエットあるいはドライエッチング工程によって達成されることができる。
【００３５】
自動位置合わせ式のナノ記憶構造を形成する工程５９４は、図６ｌに示されるように、第２のアドレス指定可能層６５０を形成あるいは作製するための第２のアドレス指定可能層作製工程も含む。この実施形態では、第２のアドレス指定可能層６５０はハードエッチングマスクとしても機能する。くぼんだ領域が除去された後に、ナノインプリントされた表面上に金属層を堆積することにより第２のアドレス指定可能層６５０が形成される。たとえば、薄いアルミニウム、タンタル、プラチナ、クロム、チタン、タングステン、金あるいは銅の層を、ナノインプリントされた表面上に堆積することができる。後続のリフトオフ工程あるいは選択的化学エッチングのいずれかを用いて、インプリント層の隆起した部分６５６および６５６’（図６ｌおよび図６ｍを参照）が除去され、隆起した部分６５６および６５６’の上に堆積されるアドレス指定可能層材料が除去され、露出した領域６５７内に堆積された金属が残され、図６ｍおよび図６ｋに示されるように、第２のアドレス指定可能線６５２が形成される。さらに、第２のアドレス指定可能線６５２は、隆起した構造部によって以前に覆われていた領域をエッチングするためのマスクとしても機能する。用いられる個々の選択的化学エッチングあるいはリフトオフ工程は、用いられる個々のインプリント材料およびハードエッチングマスク材料に依存するであろう。別の実施形態では、第２のアドレス指定可能層作製工程は、切替え層作製工程５９０の後に実行されることができる。そのような実施形態では、第２のナノインプリント層６６１が、第２のアドレス指定可能層６５０上に形成あるいは作製される。
【００３６】
自動位置合わせ式ナノ記憶構造を形成する工程５９４は、切替え層６４０ならびにデバイス構造線６３５および６３５’（図６ｉに示される）のエッチングも含む。エッチング工程は、図６ｍおよび図６ｎに示されるように、第２のアドレス指定可能線６５２によって保護されないエリアをエッチングする。切替え層６４０ならびにデバイス構造線６３５および６３５’のエッチングは、用いられる１つあるいは複数の個々の材料に適した任意のウエットまたはドライエッチング工程あるいは複数の工程の任意の組み合わせを用いることができる。多種多様なエッチングのうちのほんの数例ではあるが、上述したエッチング工程のうちの任意のものを利用することができる。エッチング工程は、線幅６５１を有する記憶媒体線を形成する。線幅６５１は通常、約７５ナノメートル未満の幅を有する。さらに、そのエッチング工程は、第１のアドレス指定可能線６３２に対する自動位置合わせ構造（自己整列構造）を保持しながら、記憶媒体線６４１および第２のアドレス指定可能線６５２に対して、それらの線方向に自動位置合わせされたデバイス構造６３６も形成する。実際の線幅は、第２のアドレス指定可能層６５０および切替え層６４０を形成するために用いられる個々の材料のような、メモリデバイスにおいて用いられる種々のパラメータおよび構成要素、ならびにメモリデバイスが用いられることになる個々の応用形態に依存するであろう。
【００３７】
本発明の一実施形態を作製するために用いられる例示的な工程が図７ａ〜図７ｈに断面図で示される。この実施形態では、基板７２０はドープされないシリコンウェーハであり、そのシリコンウェーハ上に埋め込まれた酸化物層７２６が形成される。埋め込まれた酸化物層７２６はシリコンウェーハ上に形成されたデバイスを電気的に分離する。真性シリコン層７２２が、埋め込まれた酸化物層上に作製あるいは形成され、その後、ｐ型をドープされたエピタキシャルシリコン層７２３を成長させ、さらにその後、ｎ型をドープされたエピタキシャルシリコン層７２４を成長させる。エピタキシャルシリコン層７２３および７２４は半導体ダイオード接合を形成する。別の実施形態では、ｐ型をドープされたエピタキシャル層とｎ型をドープされたエピタキシャル層を逆にしてもよい。この実施形態では、埋め込まれた酸化物層７２６、真性シリコン層７２２、ｐ型をドープされたエピタキシャルシリコン層７２３、ｎ型をドープされたエピタキシャルシリコン層７２４はそれぞれ、約１００ナノメートル、約５０ナノメートル、約１００ナノメートル、約５０ナノメートルの厚みを有する。ドーピング濃度および厚みはいずれも、各層の電気的特性を制御するために変更されることができる。さらに、他の実施形態では、種々の複数のエピタキシャル層も成長させることができる。たとえば、ｎ＋あるいはｎ＋＋をドープされた層を図７ａに示されるｎ型層の上に成長させて、切替えあるいは記憶媒体層（図示せず）への接触特性を高めることができる。別の例は、整流構造を形成するために用いられる薄膜スタックとして、埋め込まれた酸化物／ｐ＋エピタキシャル層／ｐエピタキシャル層／ｎエピタキシャル層／ｎ＋エピタキシャル層を含む。さらに、段階的な（段階的に変化する）ドーパントのプロファイルおよび急激に変化するドーパントのプロファイルのさまざまな組み合わせを用いることもできる。この実施形態では、ほんの数例を挙げると、常圧化学蒸着（ＡＰＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）またはプラズマ促進化学蒸着（ＰＥＣＶＤ）（またはこれの変形態様）を含む化学蒸着法（ＣＶＤ）、あるいは分子線エピタキシー（ＭＢＥ）のような多種多様なエピタキシャル技法のうちの任意のものを用いて、エピタキシャル層を形成することができる。図７ｂに示されるように、ｎ型をドープされたエピタキシャルシリコン層７２４上に、停止層（stopping layer）または検出層７２５が作製される。停止層７２５は、この実施形態では、従来の化学蒸着装置を用いて堆積される窒化シリコン層ブランケットである。十分な終点検出を与える任意の材料が停止層７２５を形成することができる。
【００３８】
停止層７２５上にインプリントレジスト７６０が形成される。この実施形態では、インプリントレジスト７６０はＰＭＭＡであり、スピンコーティングを用いて形成される。別の実施形態では、上述したインプリント材料あるいは堆積技法のうちの任意のものを用いることもできる。インプリントレジスト７６０が形成された後に、インプリントレジストが柔軟性を有する条件下で、ナノインプリンタがインプリントレジスト７６０に向かって押圧または付勢される。図５および図６に示されるインプリント工程と同じように、ナノインプリンタは、インプリントレジスト７６０内に形成されることが望ましい形状に対して概ね相補的な形状の構造部を有する。この実施形態では、ＰＭＭＡがインプリントレジストとして用いられ、スピンコーティング後にポストベーク（post-bake:加熱等）にかけられ、基板表面から余分な溶剤が除去される。その後、インプリントモールドがナノインプリンタにおいてインプリントレジストと接触して配置され、約１２５０ポンド毎平方インチ（ｐｓｉ）の圧力をかけながら、約２０分間、約１８５℃にさらされる。別の実施形態では、インプリントレジストは、約１０００〜約１５００ｐｓｉの範囲内の圧力で約１０分〜約２５分の範囲内の時間、約１８０℃〜約１９５℃の範囲内に加熱されることができる。ナノインプリンティング中に形成された任意のくぼんだ部分（図６ｃを参照）が、前述したように、インプリントレジスト７６０に適した任意のウエットあるいはドライエッチング工程を用いて除去される。この実施形態では、ハードエッチングマスクが用いられ、それは、図７ｃに示されるように、くぼんだ構造部が除去された後に、ナノインプリントされた表面上に薄いクロム層７６７を熱蒸着させることにより形成される。別の実施形態では、電子ビーム蒸着あるいは化学蒸着（化学気相成長）のような堆積工程を用いることもできる。リフトオフ工程を用いて、図７ｃおよび図７ｄに示されるように、インプリント層の上に堆積されるクロムを含む、インプリントレジストの残りの部分が除去される。リフトオフ工程の後に残されるクロム層７６７の部分が、図７ｄに示されるようなハードエッチングマスク７６８を形成する。
【００３９】
図７ｅに示されるように、シリコンエッチング剤を用いて、クロムハードエッチングマスク７６８によって覆われない領域内の窒化シリコン（窒化ケイ素）停止層７２５、ならびにｎ、ｐおよび真性エピタキシャル層７２４、７２３、７２２がそれぞれエッチングされ、貫通される。この実施形態では、エッチング工程は、埋め込まれた酸化物層７２６において停止され、エッチング工程において形成された各整流線あるいは構造が電気的に分離される。これらの層のエッチングは、エピタキシャル層を形成するために用いられる個々の材料に適した任意のウエットまたはドライエッチング、あるいはウエットおよびドライエッチングの組み合わせを利用することができる。この実施形態では、２ステップのドライエッチング工程が用いられる。第１のエッチング工程は、それぞれ３０／３０／３０／１０標準立方センチメートル（ｓｓｃｍ：標準立方センチメートル毎分）の流量でＣ４Ｆ８／ＣＦ４／Ａｒ／ＳＦ６の混合物を用いて約１０ミリトル（milliTorr）の圧力で実行される。第２のエッチング工程は１０／１０ｓｃｃｍの流量でアルゴン／ヘリウム混合物を用いて、同じく約１０ミリトルの圧力で実行される。そのエッチング工程は、線幅７３１を有する第１のアドレス指定可能線７３２を形成する。線幅７３１は通常約７５ナノメートル未満であり、この実施形態では、線幅７３１は約３０ナノメートルである。この実施形態では、ｎ型をドープされたエピタキシャルシリコン層７２４はデバイス構造層７３４を形成し、それはエッチング後に、図７ｅに示されるように、第１のアドレス指定可能線７３２に自動位置合わせされ、同じく約３０ナノメートルの線幅を有する。クロムハードエッチングマスク７６８は、この実施形態では、硝酸セリウムアンモニウム（Ｃｅ（ＮＨ４）２（ＮＯ３）６）および過塩素酸（ＨＣｌＯ４）を含むウエットエッチング剤を用いて、約４０分のエッチング時間で除去される。
【００４０】
この実施形態では、平坦化工程は、図７ｆに示されるように上述したエッチング工程において形成された線間に形成される領域を充填するエピタキシャルシリコン層および窒化シリコン停止層の厚みを合わせたものよりも厚く、シリコン基板７２０上に二酸化シリコン（二酸化ケイ素）平坦化層７７０を形成することを含む。この実施形態では、テトラエチルオルトシリケート前駆物質（tetraethyl  orthosilicate precursor）を用いる低温（すなわち約４００℃）ＰＥＣＶＤを用いて、約２マイクロメートルの厚みまで二酸化シリコン（二酸化ケイ素）層が形成される。平坦化層の堆積が完了した後に、図７ｇに示されるように、化学機械平坦化（ＣＭＰ）工程を用いて、平坦な二酸化シリコン表面７７１が形成される。この実施形態では、図７ｈに示されるように、反応性イオンエッチング工程を用いて、デバイス構造層７３４の表面において、上を覆う二酸化シリコンおよび窒化シリコンをさらにエッチングし、除去して、平坦な表面７７２が形成される。その反応性イオンエッチング工程は、毎秒約６０オングストロームの酸化シリコンエッチング速度の場合に、それぞれ４５０ｓｃｃｍおよび５０ｓｃｃｍの流量を用いて約１２００ミリトルの圧力のアルゴンおよびＣＦ４の混合物を利用する。この実施形態では、記憶媒体線および第２のアドレス指定可能線が図６において上述したのと類似の工程を用いて作製される。
【図面の簡単な説明】
【００４１】
【図１ａ】本発明の一実施形態によるメモリデバイスの斜視図である。
【図１ｂ】図１ａに示されるメモリデバイスの１つの素子の断面図である。
【図２】本発明の別の実施形態によるメモリデバイスの１つの素子の断面図である。
【図３】本発明の別の実施形態によるメモリデバイスの１つの素子の断面図である。
【図４】本発明の別の実施形態によるメモリデバイスの１つの素子の断面図である。
【図５】本発明の一実施形態によるメモリデバイスを作製するために用いられる工程の流れ図である。
【図６ａ】本発明の実施形態を作製するために用いられる各工程における断面図である。
【図６ｂ】本発明の実施形態を作製するために用いられる各工程における断面図である。
【図６ｃ】本発明の実施形態を作製するために用いられる各工程における断面図である。
【図６ｄ】本発明の実施形態を作製するために用いられる各工程における断面図である。
【図６ｅ】本発明の実施形態を作製するために用いられる各工程における断面図である。
【図６ｆ】本発明の実施形態を作製するために用いられる各工程における断面図である。
【図６ｇ】本発明の実施形態を作製するために用いられる各工程における断面図である。
【図６ｈ】本発明の実施形態を作製するために用いられる各工程における断面図である。
【図６ｉ】本発明の実施形態を作製するために用いられる各工程における断面図である。
【図６ｊ】本発明の実施形態を作製するために用いられる各工程における断面図である。
【図６ｋ】本発明の実施形態を作製するために用いられる各工程における断面図である。
【図６ｌ】本発明の実施形態を作製するために用いられる各工程における断面図である。
【図６ｍ】本発明の実施形態を作製するために用いられる各工程における断面図である。
【図６ｎ】本発明の実施形態を作製するために用いられる各工程における断面図である。
【図７ａ】本発明の例示的な実施形態を作製するために用いられる各工程における断面図である。
【図７ｂ】本発明の例示的な実施形態を作製するために用いられる各工程における断面図である。
【図７ｃ】本発明の例示的な実施形態を作製するために用いられる各工程における断面図である。
【図７ｄ】本発明の例示的な実施形態を作製するために用いられる各工程における断面図である。
【図７ｅ】本発明の例示的な実施形態を作製するために用いられる各工程における断面図である。
【図７ｆ】本発明の例示的な実施形態を作製するために用いられる各工程における断面図である。
【図７ｇ】本発明の例示的な実施形態を作製するために用いられる各工程における断面図である。
【図７ｈ】本発明の例示的な実施形態を作製するために用いられる各工程における断面図である。
【符号の説明】
【００４２】
１００、６００  メモリデバイス
１２０、２２０、３２０、４２０、６２０、７２０  基板
１３２、２３２、３３２、４３２、６３２、７３２  第１の電極線
１３６、２３６、３３６、４３６、６３６  デバイス構造
１０４、２０４、３０４、４０４  ナノ記憶構造
１５２、２５２、３５２、４５２、６５２  第２の電極線
【図１ａ】
2005217402.tif 000003
【図１ｂ】
2005217402.tif 000004
【図２】
2005217402.tif 000005
【図３】
2005217402.tif 000006
【図４】
2005217402.tif 000007
【図５】
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【図６ａ】
2005217402.tif 000009
【図６ｂ】
2005217402.tif 000010
【図６ｃ】
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【図６ｄ】
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【図６ｅ】
2005217402.tif 000013
【図６ｆ】
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【図６ｇ】
2005217402.tif 000015
【図６ｈ】
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【図６ｉ】
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【図６ｊ】
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【図６ｋ】
2005217402.tif 000019
【図６ｌ】
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【図６ｍ】
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【図６ｎ】
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【図７ａ】
2005217402.tif 000023
【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図７ｅ】
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【図７ｆ】
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【図７ｇ】
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【図７ｈ】
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