(57)【要約】【課題】  データの高速書込みを可能にする半導体メモリ装置を提供する。【解決手段】  半導体メモリ装置は、ＳＯＩ基板２７に形成された一組の記憶トランジスタＭＴｒ及び書込トランジスタＷＴｒがメモリセルＭＣとなる。記憶トランジスタＭＴｒは、ＮＭＯＳ構造を有しており、チャネルボディ３９の多数キャリア蓄積状態によりデータを記憶する。書込トランジスタＷＴｒは、記憶トランジスタにデータを書込むために利用され、不純物拡散領域４１をエミッタ領域、ドレイン領域３５をベース領域、チャネルボディ３９をコレクタ領域とするバイポーラトランジスタである。不純物拡散領域４１の不純物濃度は、ドレイン領域３５の不純物濃度よりも高い。【選択図】  図７
2005217379.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
絶縁層により前記基板と絶縁分離された第１導電型の半導体層と、
ゲート電極と、前記半導体層に設けられた第２導電型のドレイン領域及びソース領域と、これらの領域の間の前記半導体層に設けられた第１導電型のチャネルボディと、を含むと共に前記チャネルボディの多数キャリア蓄積状態によりデータを記憶する記憶トランジスタと、
前記ドレイン領域の上面と接する位置に設けられると共に前記ドレイン領域中の第２導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の不純物拡散領域と、  前記不純物拡散領域をエミッタ領域、前記ドレイン領域をベース領域、前記チャネルボディをコレクタ領域とするバイポーラトランジスタを含むと共に前記記憶トランジスタにデータを書込むための書込トランジスタと、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記ソース領域と接続する導電性のソースプラグと、
前記不純物拡散領域と接続する導電性のエミッタプラグと、
前記ドレイン領域と接続する導電性のドレインプラグと、
を備え、
前記ソースプラグ、前記ゲート電極、前記エミッタプラグ、前記ドレインプラグの順に並んでいる、
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記記憶トランジスタ及び前記書込トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜に埋め込まれると共に前記ドレイン領域と接続する導電性のドレインプラグと、
を備え、
前記ドレインプラグは、前記層間絶縁膜から突き出して前記ドレイン領域に埋め込まれ前記絶縁層に到達している、  
ことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
基板と、
絶縁層により前記基板と絶縁分離された第１導電型の半導体層と、
ゲート電極と、前記半導体層に設けられた第２導電型の一対の不純物領域と、これらの領域の間の前記半導体層に設けられた第１導電型のチャネルボディと、を含むと共に前記チャネルボディの多数キャリア蓄積状態によりデータを記憶する複数の記憶トランジスタと、
前記複数の記憶トランジスタを覆う層間絶縁膜と、
前記複数の記憶トランジスタのうち前記一対の不純物領域の一方が隣り合っている記憶トランジスタどうしで共用すると共に前記層間絶縁膜に設けられこの膜から突き出して前記一対の不純物領域の一方に埋め込まれている導電性のプラグと、
を備えることを特徴とする半導体メモリ装置。
【請求項５】
ゲート電極と、絶縁層により基板と絶縁分離された第１導電型の半導体層に設けられた第２導電型のドレイン領域及びソース領域と、これらの領域の間の前記半導体層に設けられた第１導電型のチャネルボディと、を含む記憶トランジスタを形成する工程と、  
前記記憶トランジスタを覆う層間絶縁膜を形成する工程と、
前記ドレイン領域を露出するエミッタ用コンタクトホールを前記層間絶縁膜に形成する工程と、
前記エミッタ用コンタクトホールに第１導電型のエミッタプラグを形成する工程と、
前記エミッタプラグ中の第１導電型の不純物を前記ドレイン領域の上面に熱拡散して前記ドレイン領域の上面に、前記ドレイン領域中の第２導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型のエミッタ領域を形成する工程と、  
を備えることを特徴とする半導体メモリ装置の製造方法。
【請求項６】
ゲート電極と、絶縁層により基板と絶縁分離された第１導電型の半導体層に設けられた第２導電型のドレイン領域及びソース領域と、これらの領域の間の前記半導体層に設けられた第１導電型のチャネルボディと、を含む記憶トランジスタを形成する工程と、
前記記憶トランジスタを覆う層間絶縁膜を形成する工程と、
前記ドレイン領域を露出するエミッタ用コンタクトホールを前記層間絶縁膜に形成する工程と、
選択エピタキシャル成長により、エミッタ領域となる第１導電型の単結晶層を前記エミッタ用コンタクトホールに形成する工程と、
を備えることを特徴とする半導体メモリ装置の製造方法。
【請求項７】
ゲート電極と、絶縁層により基板と絶縁分離された第１導電型の半導体層に設けられた第２導電型の一対の不純物領域と、これらの領域の間の前記半導体層に設けられた第１導電型のチャネルボディと、を含む複数の記憶トランジスタが、隣り合うものどうしで前記一対の不純物領域の一方を共用するように形成する工程と、
前記複数の記憶トランジスタを覆う層間絶縁膜を形成する工程と、
前記一対の不純物領域の一方の内部にまで入り込むコンタクトホールを前記層間絶縁膜に形成する工程と、  
前記コンタクトホールに、前記一対の不純物領域の一方の内部にまで入り込むと共に隣り合う記憶トランジスタどうしで共用する導電性のプラグを形成する工程と、
を備えることを特徴とする半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、例えばＳＯＩ基板のような基板に形成されたトランジスタのチャネルボディの多数キャリア蓄積状態によりデータ記憶を行う半導体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
最近、従来のＤＲＡＭ代替を目的として、より単純なセル構造でダイナミック記憶を可能とした半導体メモリ装置が提案されている（特許文献１参照）。メモリセルは、ＳＯＩ基板に形成されたフローティングのボディ（チャネルボディ）を持つ一つのトランジスタにより構成される。このメモリセルは、ボディに過剰の多数キャリアが蓄積された状態を第１データ状態（例えば、データ“１”）、ボディから過剰の多数キャリアが放出された状態を第２データ状態（例えば、データ“０”）として、二値記憶を行う。
【０００３】
このようなメモリセルを“ＦＢＣ（Floating Body Cell）”といい、ＦＢＣを用いた半導体メモリ装置を“ＦＢＣメモリ”という。ＦＢＣメモリは、通常のＤＲＡＭのようにキャパシタを用いないから、セルアレイの構造が単純であり、単位セル面積が小さく、従って高集積化が容易であるという長所を持つ。
【０００４】
【特許文献１】特開２００２−３４３８８６（図１〜図４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＦＢＣにおいても、ＤＲＡＭ等の他の半導体メモリと同様にデータの高速書込みやデータ破壊の防止が望まれる。
【０００６】
本発明の目的は、データの高速書込みを可能にする半導体メモリ装置及びその製造方法を提供することである。
【０００７】
本発明の他の目的は、データ破壊の防止を可能にする半導体メモリ装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体メモリ装置の一態様は、基板と、絶縁層により前記基板と絶縁分離された第１導電型の半導体層と、ゲート電極と、前記半導体層に設けられた第２導電型のドレイン領域及びソース領域と、これらの領域の間の前記半導体層に設けられた第１導電型のチャネルボディと、を含むと共に前記チャネルボディの多数キャリア蓄積状態によりデータを記憶する記憶トランジスタと、前記ドレイン領域の上面と接する位置に設けられると共に前記ドレイン領域中の第２導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の不純物拡散領域と、前記不純物拡散領域をエミッタ領域、前記ドレイン領域をベース領域、前記チャネルボディをコレクタ領域とするバイポーラトランジスタを含むと共に前記記憶トランジスタにデータを書込むための書込トランジスタと、を備えることを特徴とする。
【０００９】
本発明に係る半導体メモリ装置の他の態様は、基板と、絶縁層により前記基板と絶縁分離された第１導電型の半導体層と、ゲート電極と、前記半導体層に設けられた第２導電型の一対の不純物領域と、これらの領域の間の前記半導体層に設けられた第１導電型のチャネルボディと、を含むと共に前記チャネルボディの多数キャリア蓄積状態によりデータを記憶する複数の記憶トランジスタと、前記複数の記憶トランジスタを覆う層間絶縁膜と、前記複数の記憶トランジスタのうち前記一対の不純物領域の一方が隣り合っている記憶トランジスタどうしで共用すると共に前記層間絶縁膜に設けられこの膜から突き出して前記一対の不純物領域の一方に埋め込まれている導電性のプラグと、を備えることを特徴とする。
【００１０】
本発明に係る半導体メモリ装置の製造方法の一態様は、ゲート電極と、絶縁層により基板と絶縁分離された第１導電型の半導体層に設けられた第２導電型のドレイン領域及びソース領域と、これらの領域の間の前記半導体層に設けられた第１導電型のチャネルボディと、を含む記憶トランジスタを形成する工程と、前記記憶トランジスタを覆う層間絶縁膜を形成する工程と、前記ドレイン領域を露出するエミッタ用コンタクトホールを前記層間絶縁膜に形成する工程と、前記エミッタ用コンタクトホールに第１導電型のエミッタプラグを形成する工程と、前記エミッタプラグ中の第１導電型の不純物を前記ドレイン領域の上面に熱拡散して前記ドレイン領域の上面に、前記ドレイン領域中の第２導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型のエミッタ領域を形成する工程と、を備えることを特徴とする。
【００１１】
本発明に係る半導体メモリ装置の製造方法の他の態様は、ゲート電極と、絶縁層により基板と絶縁分離された第１導電型の半導体層に設けられた第２導電型のドレイン領域及びソース領域と、これらの領域の間の前記半導体層に設けられた第１導電型のチャネルボディと、を含む記憶トランジスタを形成する工程と、前記記憶トランジスタを覆う層間絶縁膜を形成する工程と、前記ドレイン領域を露出するエミッタ用コンタクトホールを前記層間絶縁膜に形成する工程と、選択エピタキシャル成長により、エミッタ領域となる第１導電型の単結晶層を前記エミッタ用コンタクトホールに形成する工程と、を備えることを特徴とする。
【００１２】
本発明に係る半導体メモリ装置の製造方法のさらに他の態様は、ゲート電極と、絶縁層により基板と絶縁分離された第１導電型の半導体層に設けられた第２導電型の一対の不純物領域と、これらの領域の間の前記半導体層に設けられた第１導電型のチャネルボディと、を含む複数の記憶トランジスタが、隣り合うものどうしで前記一対の不純物領域の一方を共用するように形成する工程と、前記複数の記憶トランジスタを覆う層間絶縁膜を形成する工程と、前記一対の不純物領域の一方の内部にまで入り込むコンタクトホールを前記層間絶縁膜に形成する工程と、前記コンタクトホールに、前記一対の不純物領域の一方の内部にまで入り込むと共に隣り合う記憶トランジスタどうしで共用する導電性のプラグを形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明の一局面によれば、データの高速書込みが可能な半導体メモリ装置及びその製造方法を実現することができる。また、本発明の他の局面によれば、データ破壊の防止が可能な半導体メモリ装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態を以下の項目に分けて説明する。メモリセルはＦＢＣを意味する。
［第１実施形態］
（第１比較例）
（第２比較例）
（第１実施形態に係るメモリセルの構造）
（第１実施形態の主な効果）  
（第１実施形態に係るメモリセルの製造方法）
（第１実施形態に係るセルアレイ）
［第２実施形態］    
［第３実施形態］    
［第４実施形態］  
［第５実施形態］  
（第５実施形態に係るメモリセルの構造）
（第５実施形態の主な効果）
（第５実施形態に係るメモリセル製造方法）
［第６実施形態］
［第７実施形態］  
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。
【００１５】
［第１実施形態］
第１実施形態に係るメモリセルを説明する前に、この理解のために、まず、第１及び第２比較例から説明する。
【００１６】
（第１比較例）
図１は、第１比較例に係るメモリセルの断面の模式図である。メモリセルＭＣは、一つの記憶トランジスタＭＴｒから構成されている。記憶トランジスタＭＴｒは、ＳＯＩ基板１に形成されている。記憶トランジスタＭＴｒは、ＳＯＩ基板１のｐ型の半導体層３に設けられたｎ型のドレイン領域５及びソース領域７と、半導体層３の上にゲート絶縁膜を介して配置されたゲート電極９と、を備える。ドレイン領域５とソース領域７の間であってゲート電極９直下の半導体層３には、ｐ型のチャネルボディ１１が形成されている。チャネルボディ１１は、フローティングボディとなる。ゲート電極９はワード線ＷＬに接続され、ドレイン領域５はビット線ＢＬに接続され、ソース領域７はソース線ＳＬに接続されている。ソース線ＳＬは接地されている。
【００１７】
メモリセルＭＣの動作について図１〜図３で説明する。図２及び図３で示す断面の構造は図１のそれと同じである。図１はデータ“１”の書込み動作、図２はデータ“０”の書込み動作、図３はデータの読出し動作を示している。
【００１８】
図１に示すように、メモリセルＭＣへのデータ“１”の書込みには、メモリセルＭＣに大きなチャネル電流が流れるバイアス条件を与える。例えば、ワード線ＷＬに１．５Ｖ、ビット線ＢＬに１．５Ｖを印加する。これにより、ドレイン領域５近傍でインパクトイオン化により発生する多数キャリア（図の例ではホールhole）をチャネルボディ１１に蓄積する。
【００１９】
一方、データ“０”書込みは、図２に示すように、例えばワード線ＷＬに１．５Ｖ、ビット線ＢＬに−１Ｖを印加する。これにより、ドレイン領域５とチャネルボディ１１の間のＰＮ接合を順バイアス状態として、ボディ１１の多数キャリアをドレイン領域５側に放出させる。
【００２０】
ボディ１１のキャリア蓄積状態の相違は、記憶トランジスタＭＴｒのしきい値の相違として現れる。従って、図３に示すように、例えばワード線ＷＬに１．５Ｖ、ビット線ＢＬに０．２Ｖを与えて、セル電流の有無又は大小を検出することにより、データ“０”，“１”の読出しができる。
【００２１】
図４は、記憶トランジスタＭＴｒのドレイン電流Ｉｄｓ−ゲート電圧Ｖｇｓ特性をデータ“０”，“１”について示している。なお、チャネルボディ１１の過剰の多数キャリアは、長時間放置すると、ドレイン領域５、ソース領域７との間のＰＮ接合を介して抜ける。従って、ＤＲＡＭと同様に一定周期でリフレッシュ動作を行うことが必要である。
【００２２】
（第２比較例）
図５は、第２比較例に係るメモリセルＭＣの断面の模式図である。図６はその等価回路を示している。このメモリセルＭＣは、図１の記憶トランジスタＭＴｒに、データ書込み用の書込トランジスタＷＴｒを加えた構成をしている。トランジスタＷＴｒは、寄生ＰＮＰバイポーラトランジスタである。詳しくは、トランジスタＷＴｒのｐ型のエミッタ領域１３は、この領域とｐ型のチャネルボディ１１との間にｎ型のドレイン領域５が位置するように、半導体層３に設けられている。トランジスタＷＴｒは、ドレイン領域５をｎ型のベース領域、チャネルボディ１１をｐ型のコレクタ領域としている。
【００２３】
メモリセルＭＣのゲート電極９はワード線ＷＬに接続され、ドレイン領域５はワード線ＷＬと交差するビット線ＢＬに接続され、ソース領域７はソース線ＳＬに接続される。エミッタ領域１３は、ワード線ＷＬと並行するエミッタ線ＥＬに接続される。
【００２４】
第２比較例に係るメモリセルＭＣは、第１比較例と同様に、記憶トランジスタＭＴｒのチャネルボディ１１が過剰の多数キャリア（ホール）を保持する第１データ状態（“１”データ）と、それより過剰のホールが少ない第２データ状態（“０”データ）を、ダイナミックに記憶する。図５には、メモリセルＭＣに“１”書込みを行う場合のバイアス例を示している。“１”書込み時、ワード線ＷＬに−１．５Ｖ、ビット線ＢＬに−１Ｖ、エミッタ線ＥＬに０Ｖが与えられる。ソース線ＳＬは０Ｖである。
【００２５】
このとき、ｐ型のエミッタ領域１３とｎ型のドレイン領域５との間のＰＮ接合（トランジスタＷＴｒのベース・エミッタ接合）が順バイアスになり、エミッタ領域１３からドレイン領域５にホールholeが注入される。注入されたホールは、一部がドレイン領域５で再結合し、残りがｐ型のチャネルボディ１１に到達する。言い換えれば、“１”書込みは、書込トランジスタＷＴｒであるバイポーラトランジスタのオン動作により、記憶トランジスタＭＴｒのチャネルボディ１１にホールを注入する動作となる。以下、この書込みを“バイポーラ書込み”という。
【００２６】
バイポーラ書込みでは、エミッタ線ＥＬとビット線ＢＬ間の電圧を調整することにより、チャネルボディ１１に流れ込む電流（コレクタ電流）を容易に増やすことができる。このため、高速の“１”書込みが可能になる。
【００２７】
“０”書込みは、第１比較例と同様である。ワード線ＷＬに例えば１．５Ｖを与えて、チャネルボディ１１の電位を上げ、ビット線ＢＬには例えば−２Ｖを与える。書込トランジスタＷＴｒはオフを保つ。これにより、チャネルボディ１１とドレイン領域５の間が順方向バイアスされ、チャネルボディ１１のホールがドレイン領域５に放出されて、過剰ホールの少ない“０”データが書かれる。第２比較例のメモリセルＭＣも、“０”又は“１”データをダイナミックに記憶するから、一定周期でのデータリフレッシュが必要である。
【００２８】
（第１実施形態に係るメモリセルの構造）
第１実施形態に係るメモリセルは、第２比較例と同様の書込み動作であるが、エミッタ領域の不純物濃度を第２比較例よりも高くできるため、書込みをさらに高速化できる。図７は、第１実施形態に係るメモリセルの概要を示す模式図である。このメモリセルＭＣは、第２比較例と同様に一組の記憶トランジスタＭＴｒと書込トランジスタＷＴｒにより構成される。
【００２９】
記憶トランジスタＭＴｒは、フローティングボディを持つＮＭＯＳトランジスタである。書込トランジスタＷＴｒは、そのフローティングボディをコレクタとするバイポーラトランジスタである。これらのトランジスタは、シリコン基板２１（基板の一例）、シリコン酸化層２３（絶縁層の一例）、単結晶のｐ型のシリコン層２５（第１導電型の半導体層の一例）が積層された構造を有するＳＯＩ基板２７に形成されている。シリコン層２５は、シリコン酸化層２３によりシリコン基板２１と絶縁分離されている。シリコン層２５を囲むように素子分離絶縁膜２９が形成されている。
【００３０】
記憶トランジスタＭＴｒは、シリコン層２５にゲート絶縁膜３１を介して配置されたゲート電極３３と、これと自己整合的にシリコン層２５に形成されたｎ型（第２導電型の一例）のドレイン領域３５及びソース領域３７と、を備える。これらの領域の間であってゲート電極３３直下のシリコン層２５には、ｐ型のチャネルボディ３９が形成されている。チャネルボディ３９は、フローティングボディとなる。記憶トランジスタＭＴｒは、第１及び第２比較例と同様に、チャネルボディ３９の多数キャリア蓄積状態によりデータを記憶する。詳しくは、チャネルボディ３９が過剰の多数キャリアを保持する第１データ状態と、チャネルボディ３９が第１データ状態より少ない多数キャリアを保持する第２データ状態とのいずれかを記憶する。      
【００３１】
ドレイン領域３５のゲート電極３３側の上面と接する位置には、ｐ型（第１導電型の一例）の不純物拡散領域４１が設けられている。詳しくは、不純物拡散領域４１は、ドレイン領域３５よりも浅くドレイン領域３５に形成されている。書込トランジスタＷＴｒは、ｐ型の不純物拡散領域４１をエミッタ領域、ｎ型のドレイン領域３５をベース領域、ｐ型のチャネルボディ３９をコレクタ領域とするＰＮＰバイポーラトランジスタであり、記憶トランジスタＭＴｒへのデータの書込みに利用される。
【００３２】
不純物拡散領域４１（エミッタ領域）は、ドレイン領域３５（ベース領域）よりも浅い。具体的には、不純物拡散領域４１の深さは２０〜３０ｎｍであり、ドレイン領域３５の深さは５０〜１５０ｎｍである。また、不純物拡散領域４１（エミッタ領域）のｐ型の不純物濃度は、ドレイン領域３５（ベース領域）のｎ型の不純物濃度１×１０１９／ｃｍ３より大きく、例えば、１×１０２０〜１×１０２１／ｃｍ３である。
【００３３】
ドレイン領域３５のうち素子分離絶縁膜２９と不純物拡散領域４１との間には、この領域３５と接続する導電性のドレインプラグ４３（コンタクトプラグ）が設けられている。このプラグ４３は、ｎ型の不純物を含むポリシリコンで構成される。
【００３４】
不純物拡散領域４１（エミッタ領域）上には、この領域４１と接続する導電性のエミッタプラグ４５が形成されている。エミッタプラグ４５は、ｐ型の不純物を含むポリシリコンであり、この不純物をドレイン領域３５に拡散することにより、不純物拡散領域４１が形成される。
【００３５】
また、ソース領域３７上には、この領域３７と接続する導電性のソースプラグ４７が設けられている。プラグ４７はｎ型のポリシリコンである。ソースプラグ４７、ゲート電極３３、エミッタプラグ４５、ドレインプラグ４３の順に並んでいる。
【００３６】
なお、ＳＯＩ基板２７には、複数のメモリセルＭＣがアレイ状に配置されたセルアレイが配置されている（セルアレイの構造は後で説明する）。このＳＯＩ基板２７には、ビット線セレクタのようなセルアレイの周辺回路も形成されている。これを示すのが図８の断面図である。メモリセルＭＣの断面は図７と同様である。ＳＯＩ基板２７の周辺回路領域には、周辺回路の構成要素となるＮＭＯＳトランジスタＱが表れている。
【００３７】
（第１実施形態の主な効果）
第１実施形態の主な効果を第２比較例と比較しながら説明する。図９は、第２比較例に係るメモリセルの主要部の模式図であり、図７と対応する。図９が図７と相違する主な点は次ぎの通りである。素子分離絶縁膜２９とドレイン領域３５の間のｐ型のシリコン層２５がエミッタ領域４９にされている。エミッタ領域４９のｐ型の不純物濃度は、１×１０１７／ｃｍ３である。また、ドレインプラグ４３とエミッタプラグ４５の順番が入れ替わっている。
【００３８】
さて、エミッタ領域を高濃度化すれば、ｈＦＥ（ｈＦＥ；パイポーラトランジスタの電流増幅率）が大きくなるため、書込み電流が大きくなり、その結果、バイポーラ書込みをさらに高速化できる。しかし、図９の第２比較例では、エミッタ領域４９のｐ型不純物濃度をドレイン領域３５のｎ型不純物濃度よりも高くできない。この理由を説明する。
【００３９】
第２比較例では、エミッタ領域４９がドレイン領域３５（ベース領域）とドレイン領域３５の側面４８で接合する構造なので、ｐ型のシリコン層２５をエミッタ領域４９にしている。記憶トランジスタＭＴｒは、ｐ型のシリコン層２５にｎ型のドレイン領域３５及びソース領域３７を形成したＮＭＯＳ構造である。このＮＭＯＳが動作するためには、シリコン層２５のｐ型不純物濃度がドレイン領域３５及びソース領域３７のｎ型不純物濃度より低くなければならない。例えば、ドレイン領域３５及びソース領域３７のｎ型不純物濃度が１×１０１９／ｃｍ３の場合、シリコン層２５のｐ型不純物濃度は１×１０１７／ｃｍ３となるので、エミッタ領域４９のｐ型不純物濃度は１×１０１７／ｃｍ３となる。よって、第２比較例では、エミッタ領域４９のｐ型不純物濃度がドレイン領域３５（ベース領域）のｎ型不純物濃度より低くなるので、書込トランジスタＷＴｒのｈＦＥは１以下となり、通常のバイポーラトランジスタより小さくなる。
【００４０】
これに対して、図７に示す第１実施形態では、ドレイン領域３５の上面と接する位置にエミッタ領域となるｐ型の不純物拡散領域４１を設けている。このため、第２比較例のような制約はなく、不純物拡散領域４１のｐ型不純物濃度をドレイン領域３５のｎ型不純物濃度よりも高くできる。したがって、書込トランジスタＷＴｒのｈＦＥを１より大きくでき、書込みのさらなる高速化が可能となる。例えば、第１実施形態では第２比較例よりも、エミッタ領域のｐ型不純物濃度が二桁以上高くなり、これによりエミッタ電流も二桁以上高くなるため、記憶トランジスタＭＴｒへの高速書込みが可能となる。
【００４１】
なお、不純物拡散領域４１をゲート電極３３側ではなく、素子分離絶縁膜２９側に配置し、これに伴いエミッタプラグ４５を外側に配置し、ドレインプラグ４３をエミッタプラグ４５とゲート電極３３の間に配置した構造でも、上記の効果を得ることができる。
【００４２】
（第１実施形態に係るメモリセルの製造方法）
第１実施形態に係るメモリセルの製造方法について、図１０〜図２２を用いて説明する。図１０〜図２２は、この製造方法を工程順に示すＳＯＩ基板等の断面図である。まず、図１０に示すように、ＳＯＩ基板２７を準備する。ＳＯＩ基板２７は、支持基板となるシリコン基板２１、埋め込み酸化膜となるシリコン酸化層２３、ｐ型のシリコン層２５が積層された構造を有する。シリコン層２５のｐ型の不純物濃度は比較的低くされている（１×１０１４／ｃｍ３）。
【００４３】
図１１に示すように、フォトリソグラフィと反応性イオンエッチングにより、シリコン層２５の素子形成領域５１以外の領域を除去してトレンチ５３を形成する。トレンチ５３に、ＳＴＩ(Shallow Trench Isolation)技術により素子分離絶縁膜２９を形成する。次に、シリコン層２５の全面にやや高濃度のｐ型の不純物をイオン注入することにより、素子形成領域５１をチャネル領域にする。このときの素子形成領域５１の不純物濃度は、１×１０18／ｃｍ３である。このイオン注入の条件は、例えば、ｐ型の不純物がホウ素であり、ドーズ量が１×１０13／ｃｍ2〜１．５×１０13／ｃｍ2である。
【００４４】
図１２に示すように、シリコン層２５の全面に熱酸化により、ゲート絶縁膜となる薄い絶縁膜を形成する。その上に厚さ３００ｎｍ程度のポリシリコン膜をＣＶＤ(Chemical Vapor Deposition)により形成する。上記ポリシリコン膜と薄い絶縁膜をフォトリソグラフィと反応性イオンエッチングによりパターニングして、素子形成領域５１にゲート電極３３、ゲート絶縁膜３１を形成する。
【００４５】
図１３に示すように、ゲート電極３３をマスクとしてｎ型の不純物を素子形成領域５１にイオン注入して、ＬＤＤ領域であるｎ型低濃度領域５７を形成する。このイオン注入の条件は、例えば、ｎ型の不純物がリンであり、ドーズ量が１×１０13／ｃｍ2程度である。そして、シリコン層２５の全面にＣＶＤにより、シリコン窒化膜を形成する。この窒化膜を反応性イオンエッチングによりエッチングすることにより、ゲート電極３３の側面に側壁窒化膜５５を形成する。ゲート電極３３及び側壁窒化膜５５をマスクとしてｎ型の不純物を素子形成領域５１にイオン注入して、ｎ型高濃度領域５９を形成する。このイオン注入の条件は、例えば、ｎ型の不純物がリンであり、ドーズ量が１×１０13／ｃｍ2〜２×１０13／ｃｍ2である。ｎ型低濃度領域５７とｎ型高濃度領域５９により、ＬＤＤ構造のドレイン領域３５、ソース領域３７が構成される。これらの領域３５，３７のｎ型不純物濃度は、１×１０１９／ｃｍ３である。以上により、ゲート電極３３、ドレイン領域３５、ソース領域３７及びチャネルボディ３９を含む記憶トランジスタＭＴｒが形成される。
【００４６】
図１４に示すように、側壁窒化膜５５をエッチング（例えば加熱燐酸）により除去する。側壁窒化膜５５は周辺回路のＭＯＳトランジスタ用であり、記憶トランジスタＭＴｒ用の側壁酸化膜は後の工程で形成される。
【００４７】
図１５に示すように、シリコン層２５の全面に、ＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)により、順に、シリコン酸化膜６１、シリコン窒化膜６３、比較的厚め（３００ｎｍ）のシリコン酸化膜６５を形成する。これらが記憶トランジスタＭＴｒを覆う層間絶縁膜６７となる。そして、ゲート電極３３上のシリコン窒化膜６３が露出するまで、シリコン酸化膜６５を研磨して、シリコン酸化膜６５を平坦化する。
【００４８】
図１６に示すように、層間絶縁膜６７に、フォトリソグラフィと反応性イオンエッチングにより、ドレイン領域３５を露出するドレイン用コンタクトホール６９、ソース領域３７を露出するソース用コンタクトホール７１を形成する。
【００４９】
図１７に示すように、厚さ４００ｎｍのｎ型のポリシリコン膜を、コンタクトホール６９，７１が埋まるように、層間絶縁膜６７の全面にＣＶＤにより形成する。そして、このポリシリコン膜がコンタクトホール６９，７１に残るように、このポリシリコン膜を反応性イオンエッチングする。これにより、ドレイン用コンタクトホール６９にドレインプラグ４３、ソース用コンタクトホール７１にソースプラグ４７を形成する。
【００５０】
図１８に示すように、フォトリソグラフィと反応性イオンエッチングにより、ドレインプラグ４３とゲート電極３３との間の層間絶縁膜６７に、ドレイン領域３５を露出するエミッタ用コンタクトホール７３を形成する。
【００５１】
図１９に示すように、コンタクトホール７３が埋まるように、エミッタプラグとなる厚さ４００ｎｍのｐ型のポリシリコン膜を、ＣＶＤにより層間絶縁膜６７の全面に形成する。このポリシリコン膜のｐ型の不純物濃度は、１ｅ２０／ｃｍ３程度である。そして、このポリシリコン膜がコンタクトホール７３に残るように、このポリシリコン膜を反応性イオンエッチングする。これにより、エミッタ用コンタクトホール７３にエミッタプラグ４５を形成する。
【００５２】
図２０に示す構造体を熱処理する。条件は、温度１０１５℃であり、時間１０秒である。この熱処理で、ドレイン領域３５、ソース領域３７のｎ型の不純物を活性化させる。また、この熱処理により、ｐ型のエミッタプラグ４５からドレイン領域３５の上面５０（表面）にｐ型の不純物が拡散して、ドレイン領域３５の上面５０に、この領域３５中のｎ型不純物濃度よりもｐ型不純物濃度が高いｐ型の不純物拡散領域４１（エミッタ領域）が形成される。これにより、不純物拡散領域４１をエミッタ領域、ドレイン領域３５をベース領域、チャネルボディ３９をコレクタ領域とするバイポーラトランジスタである書込トランジスタＷＴｒが形成される。
【００５３】
図２１に示すように、露出しているシリコン窒化膜６３、その下のシリコン酸化膜６１を反応性イオンエッチングで除去して、ゲート電極３３の上面を露出させる。そして、層間絶縁膜６７の全面にスパッタリングによりチタン膜を形成する。図２１に示す構造体を熱処理することにより、このチタン膜を、ゲート電極３３、ドレインプラグ４３、エミッタプラグ４５及びソースプラグ４７中のシリコンと反応させる。これにより、ゲート電極３３、ドレインプラグ４３、エミッタプラグ４５及びソースプラグ４７の上面にチタンシリサイド膜７５を形成する。
【００５４】
図２２に示すように、層間絶縁膜６７の上にＬＰＣＶＤにより、層間絶縁膜となる厚さ６００ｎｍのシリコン酸化膜７７を形成する。その後、図示はしないがシリコン酸化膜７７にプラグが形成される。これにより、ドレインプラグ４３をビット線ＢＬに、エミッタプラグ４５をエミッタ線ＥＬに、ソースプラグ４７をソース線ＳＬに、それぞれ接続する。以上の工程により、第１実施形態に係るメモリセルを作製することができる。
【００５５】
なお、図１８及び図１９に示すように、エミッタ用コンタクトホール７３をドレイン用コンタクトホール６９よりもゲート電極３３側に位置するように形成することにより、エミッタプラグ４５をドレインプラグ４３よりもゲート電極３３側に形成している。しかしながら、逆にしてもよい。つまり、ドレイン用コンタクトホール６９をエミッタ用コンタクトホール７３よりもゲート電極３３側に位置するように形成して、ドレインプラグ４３をエミッタプラグ４５よりもゲート電極３３側に形成する。
【００５６】
また、ドレインプラグ４３及びソースプラグ４７の形成後に、エミッタプラグ４５を形成している。しかしながら、この逆でもよい。
【００５７】
（第１実施形態に係るセルアレイ）
図２３は、第１実施形態に係るセルアレイの一部のレイアウトを示す平面図である。図２４は、図２３のＡ１−Ａ２断面の模式図である。図２３及び図２４を用いてセルアレイの構造を説明する。ソース線ＳＬ、ワード線ＷＬ、エミッタ線ＥＬが同一の方向に延びている。ソース線ＳＬはソースプラグ４７、エミッタ線ＥＬはエミッタプラグ４５に接続されている。ビット線ＢＬは、これらの線と直交する方向に延びており、ドレインプラグ４３と接続されている。セルアレイは、複数のメモリセルＭＣがアレイ状に配置された構造を有する。詳しくは、複数のメモリセルＭＣがビット線ＢＬとワード線ＷＬが交差する位置にマトリクス配列されている。
【００５８】
図２４には隣り合う二つのメモリセルＭＣ１，ＭＣ２が表れている。メモリセルＭＣ１の断面は図７に示すメモリセルＭＣの断面と同じである。メモリセルＭＣ２の断面は、メモリセルＭＣ１とメモリセルＭＣ２の間にある素子分離絶縁膜２９を中心として、メモリセルＭＣ１の断面を折り返した構造になっている。つまり、メモリセルＭＣ１の断面とメモリセルＭＣ２の断面は鏡像の関係となっている。したがって、メモリセルＭＣ１のソースプラグ４７、ゲート電極３３、エミッタプラグ４５、ドレインプラグ４３、メモリセルＭＣ２のドレインプラグ４３、エミッタプラグ４５、ゲート電極３３、ソースプラグ４７の順に並んでいる。
【００５９】
平面についても、メモリセルＭＣ１，ＭＣ２は鏡像の関係にある。したがって、メモリセルＭＣ１のソース線ＳＬ、ワード線ＷＬ、エミッタ線ＥＬ、メモリセルＭＣ２のエミッタ線ＥＬ、ワード線ＷＬ、ソース線ＳＬの順に並んでいる。
【００６０】
［第２実施形態］
第２実施形態について図２５を用いて説明する。図２５は第２実施形態に係るメモリセルＭＣの断面の模式図である。この実施形態では、エミッタプラグ４５をｐ型の単結晶シリコン構造とし、これをエミッタ領域である不純物拡散領域にしている。
【００６１】
エミッタプラグ４５のｐ型不純物濃度（１×１０２０〜１×１０２１／ｃｍ３）は、ドレイン領域３５のｎ型不純物濃度（１×１０１９／ｃｍ３）よりも高くされている。したがって、第２実施形態によっても、第１実施形態と同様の効果を得ることができる。
【００６２】
第２実施形態に係るメモリセルは、第１実施形態で説明した図１０〜図１８の工程後、図１８に示すエミッタ用コンタクトホール７３に、ｐ型不純物をドーピングしながら選択エピタキシャル成長により、エミッタプラグ４５を形成する。この選択エピタキシャル成長の条件を簡単に説明する。ガスは、ＳｉＨ４＋Ｂ２Ｈ６であり、圧力は１０Ｔｏｒｒであり、温度は７００℃である。
【００６３】
この選択エピタキシャル成長では、ドレイン領域３５に第１実施形態のようなｐ型の不純物拡散領域４１がほとんど形成されない。このように第２実施形態では、記憶トランジスタＭＴｒの電流経路にｐ型の不純物拡散領域４１が位置しないので、第１実施形態よりも記憶トランジスタＭＴｒのソース−ドレイン抵抗を下げることができる。
【００６４】
［第３実施形態］  
図２６は第３実施形態に係るメモリセルの断面の模式図であり、第１実施形態の図２２と対応する。図２２に示す第１実施形態と相違する点は、ゲート電極３３の一部がシリコン層２５に埋め込まれていることである。したがって、記憶トランジスタＭＴｒはリセスチャネル構造を有する。これによる効果を説明する。
【００６５】
図２２に示す第１実施形態では、記憶トランジスタＭＴｒの電流経路にｐ型の不純物拡散領域４１が位置する。これに対して、図２６に示す第３実施形態では、ｐ型の不純物拡散領域４１がドレイン領域３５に形成されていても、記憶トランジスタＭＴｒがリセスチャネル構造なので、記憶トランジスタＭＴｒの電流経路は不純物拡散領域４１の下となる。したがって、ソース−ドレイン抵抗を下げることが可能となる。
【００６６】
以上より、第３実施形態に係るメモリセルは、エミッタ領域（不純物拡散領域４１）を高濃度にすることにより書込みの高速化を図ることができるという第１実施形態と同様の効果に加えて、ソース−ドレイン抵抗を下げることもできる。
【００６７】
第３実施形態に係るメモリセルの製造方法について、図２７〜図３７を用いて説明する。これらの図は、この製造方法を工程順に示すＳＯＩ基板等の断面図である。まず、第１実施形態で説明した図１０及び図１１の工程を経た後、図２７に示すように、フォトリソグラフィと反応性イオンエッチングにより、素子形成領域５１のゲート電極形成領域７９をリセスして、そこを凹部にする。リセスする量は、シリコン層２５の半分程度である。
【００６８】
次に、図２８に示すように、熱酸化を用いてシリコン層２５の全面にゲート絶縁膜となる薄い絶縁膜を形成する。その上にＣＶＤにより厚さ３００ｎｍ程度のポリシリコン膜を形成する。上記ポリシリコン膜と薄い絶縁膜をフォトリソグラフィと反応性イオンエッチングによりパターニングして、ゲート電極形成領域７９にゲート電極３３、ゲート絶縁膜３１を形成する。これにより、ゲート電極３３の下部がゲート電極形成領域７９に埋め込まれた構造となる。
【００６９】
後の工程は第１実施形態と同様である。つまり、第１実施形態の図１３〜図２２の工程は、図２９〜図３７、図２６の工程と対応する。
［第４実施形態］  
第４実施形態では、隣り合うメモリセルにおいてドレインプラグを共用する点を主な特徴としている。図３８は、第４実施形態に係るセルアレイの一部のレイアウトを示す平面図であり、図２３と対応する。図３９は、図３８のＢ１−Ｂ２断面の模式図であり、図２４と対応する。
【００７０】
図２３及び図２４の第１実施形態との相違は、メモリセルＭＣ１とメモリセルＭＣ２の間の素子分離絶縁膜２９をなくして、ドレイン領域３５及びドレインプラグ４３を共用するようにしている。これにより、メモリセルＭＣの面積を小さくすることができるため、半導体メモリ装置の高集積化を図ることができる。
【００７１】
［第５実施形態］
（第５実施形態に係るメモリセルの構造）
第５実施形態は、隣り合う二つのメモリセルがドレインプラグを共用し、このプラグをＳＯＩ基板のシリコン酸化層に到達するように形成した点を主な特徴としている。図４０は、第５実施形態に係るセルアレイの一部の断面の模式図であり、隣り合う二つのメモリセルＭＣ１，ＭＣ２が表れている。ドレイン領域３５及びソース領域３７が一対の不純物領域である。メモリセルＭＣ１，ＭＣ２は、ドレイン領域３５を共用、つまり一対の不純物領域の一方を共用している。
【００７２】
第５実施形態のメモリセルＭＣは、図１に示す第１比較例と同様に一つの記憶トランジスタＭＴｒから構成されている。したがって、図７の第１実施形態のように不純物拡散領域４１（エミッタ領域）やエミッタプラグ４５が設けられていない。また。メモリセルＭＣの占有面積を小さくするために、（１）素子分離絶縁層２９を設けておらず、（２）ドレインプラグ４３及びソースプラグ４７を共用している。
【００７３】
また、第５実施形態は、記憶トランジスタＭＴｒを覆うと共にドレインプラグ４３及びソースプラグ４７が埋め込まれた層間絶縁膜６７を備えている。ドレインプラグ４３は、層間絶縁膜６７から突き出してドレイン領域３５に埋め込まれてシリコン酸化層２３に到達している。同様に、ソースプラグ４７も、層間絶縁膜６７から突き出してソース領域３７に埋め込まれてシリコン酸化層２３に到達している。プラグ４３，４７はｎ型である。
【００７４】
（第５実施形態の主な効果）
第５実施形態の効果を第３比較例と比較して説明する。図４１は第３比較例の断面の模式図である。図４０の第５実施形態との違いは、ドレインプラグ４３がドレイン領域３５上に載っており、ソースプラグ４７がソース領域３７上に載っている点である。
【００７５】
図４１の第３比較例において、メモリセルＭＣ２にデータ“１”が記憶され、メモリセルＭＣ１にデータ“０”が記憶されているとする。“１”が記憶された状態は、チャネルボディ３９に多数のhole（正孔）が蓄積された状態である。これに対して、“０”が記憶された状態は、チャネルボディ３９にhole（正孔）がない状態である。
【００７６】
メモリセルＭＣ２を選択して、データを“１”から“０”に書き換えるとする。この場合、メモリセルＭＣ２のワード線ＷＬに正電圧、ビット線ＢＬに負電圧を印加する。メモリセルＭＣ２のチャネルボディ３９のhole（正孔）は、（ａ）で示すように、チャネルボディ３９からビット線ＢＬにつながるドレイン領域３５に注入されてそこで再結合する。
【００７７】
しかし、hole（正孔）の拡散長は長いので、ドレイン領域３５に注入された一部のhole（正孔）は、（ｂ）に示すように、非選択である隣のメモリセルＭＣ１のチャネルボディ３９に流れ込む。これにより、非選択のメモリセルＭＣ１に記憶されているデータ“０”が破壊されてしまう問題が生じる（寄生ｐｎｐバイポーラによるDisturb）。つまり、あるメモリセルのチャネルボディ３９に過剰に蓄積された多数キャリアが隣のメモリセルに流れ込めば、隣のメモリセルのデータ破壊を招くのである。
【００７８】
これに対して、第５実施形態の場合を図４２で説明する。図４２は図４０と同じ断面を示している。そして、図４２は図４１の第３比較例と同じ動作をさせた状態である。第５実施形態ではドレインプラグ４３がシリコン酸化層２３に到達しているため、メモリセルＭＣ１のドレイン領域３５とメモリセルＭＣ２のドレイン領域３５とが分断される。このため、メモリセルＭＣ１のチャネルボディ３９のhole（正孔）は、（ｃ）に示すように、ドレインプラグ４３とドレイン領域３５の界面で再結合して消滅する。したがって、少数キャリアであるhole（正孔）が隣のメモリセルＭＣ１に流れ込むことがないので、隣のメモリセルＭＣ１のデータ破壊を防止できる。そして、ドレインプラグ４３がシリコン酸化層２３まで到達しているので、後で説明する第６実施形態よりも、hole（正孔）が隣のメモリセルＭＣ１に流れ込むのを防止する効果が高い。
【００７９】
図４２の状態では、メモリセルＭＣ２のビット線ＢＬに負電圧、ソース線ＳＬが０Ｖなので、メモリセルＭＣ２のチャネルボディ３９のhole（正孔）は主に、ドレインプラグ４３側に流れるが、一部はソースプラグ４７側にも流れる。そこで、第５実施形態では、ソースプラグ４７もシリコン酸化層２３に到達するようにしている。これにより、メモリセルＭＣ２のチャネルボディ３９のhole（正孔）がソースプラグ４７側で隣り合うメモリセル（図示せず）に流れ込むのも防止できる。よって、このメモリセルのデータ破壊も防止できる。
【００８０】
（第５実施形態に係るメモリセル製造方法）
図４３〜図４９は、第５実施形態の製造方法を工程順に示すＳＯＩ基板等の断面図である。まず、第１実施形態で説明した図１０〜図１２の工程を経る。但し、素子形成領域５１の回りには素子分離絶縁膜は形成しない。したがって、記憶トランジスタＭＴｒは、隣り合うものどうしでドレイン領域３５又はソース領域３７を共用するように形成される。また、ゲート電極３３の材料であるポリシリコン膜の厚みは、１５０ｎｍである。そして、図４３の工程を行う。この工程は図１３の工程と同じである。その後の図４４及び図４５の工程は図１４及び図１５の工程と同じである。
【００８１】
そして、図４６の工程を行う。この工程は図１６の工程と対応するが、ドレイン用コンタクトホール６９、ソース用コンタクトホール７１の深さが異なる。第５実施形態では、ドレイン領域３５、ソース領域３７の内部にまで入り込み、さらにドレイン領域３５、ソース領域３７を貫通してＳＯＩ基板のシリコン酸化層２３に到達するように、これらのコンタクトホール６９，７１を形成する。
【００８２】
次に、図４７の工程を行う。この工程は図１７の工程と対応するが、ドレインプラグ４３は、ドレイン領域３５の内部にまで入り込みさらにシリコン酸化層２３に到達すると共に隣り合う記憶トランジスタＭＴｒどうしで共用するように、ドレイン用コンタクトホール６９に形成される。また、同様に、ソースプラグ４７も、ソース領域３５の内部にまで入り込みさらにシリコン酸化層２３に到達すると共に隣り合う記憶トランジスタＭＴｒどうしで共用するように、ソース用コンタクトホール７１に形成される。次の図４８及び図４９の工程は、それぞれ、図２１、図２２の工程と同じである。
【００８３】
［第６実施形態］
図５０は第６実施形態に係るセルアレイの一部の断面の模式図であり、第５実施形態の図４０と対応する。図４０との違いは、シリコン層２５に埋め込まれたドレインプラグ４３及びソースプラグ４７がシリコン酸化層２３に到達していない点である。
【００８４】
第６実施形態も第５実施形態と同様に少数キャリアであるhole（正孔）が隣のメモリセルに流れ込むのを防止することが可能なので、隣のメモリセルのデータ破壊を防止できる。また、第６実施形態は、ドレインプラグ４３の底面８１もドレイン領域３５に接触するので、ドレインプラグ４３がドレイン領域３５と接触する面積を第５実施形態よりも大きくすることが可能となる。よって、第６実施形態によればドレインプラグ４３のコンタクト抵抗を下げることができる。ソースプラグ４７についても同様である。
【００８５】
第６実施形態の構造は、第５実施形態の図４６の工程において、ドレイン用コンタクトホール６９、ソース用コンタクトホール７１が、それぞれ、ドレイン領域３５、ソース領域３７の内部にまで入り込みかつシリコン酸化層２３に到達する前にエッチングを止めることにより、実現できる。
【００８６】
［第７実施形態］
図５１は第７実施形態に係るセルアレイの一部の断面の模式図であり、図７の第１実施形態と図４０の第５実施形態との組合せである。つまり、記憶トランジスタＭＴｒ及び書込トランジスタＷＴｒを覆う層間絶縁膜６７に埋め込まれると共にドレイン領域３５に接続されたドレインプラグ４３が、層間絶縁膜６７から突き出してドレイン領域３５に埋め込まれシリコン酸化層２３に到達している。ソースプラグ４７も同様に、層間絶縁膜６７から突き出してソース領域３７に埋め込まれシリコン酸化層２３に到達している。
【００８７】
したがって、第７実施形態によれば、バイポーラ書込みによる高速書込み及び隣のメモリセルＭＣのデータ破壊の防止を達成できる。
【００８８】
なお、図９の第２比較例では、外側にあるプラグがエミッタプラグ４５なので、図５１の第７実施形態のように、隣り合うメモリセルＭＣどうしで外側にあるプラグ（ドレインプラグ４３）の共用ができない。なぜなら図２３を見れば分かるように、ビット線ＢＬの延びる方向で隣り合うメモリセルＭＣ１，ＭＣ２でビット線ＢＬを共有しているので、エミッタ線ＥＬまで共有すると、これらのメモリセルの間で、“１”書込みの選択性が得られないからである。
【００８９】
第７実施形態の製造方法について図５２〜図５８を基にして説明する。これらの図は、第７実施形態の製造方法を工程順に示すＳＯＩ基板等の断面図である。まず、第１実施形態で説明した図１０〜図１５の工程を経る。但し、素子形成領域５１の回りには、素子分離絶縁膜２９は形成されていない。そして、図５２の工程を行う。この工程は図１６の工程と対応する。但し、ドレイン用コンタクトホール６９、ソース用コンタクトホール７１は、シリコン酸化層２３まで到達している。
【００９０】
図５３の工程は図１７の工程に対応する。但し、コンタクトホール６９，７１がシリコン酸化層２３まで到達しているので、ドレインプラグ４３、ソースプラグ４７がシリコン酸化層２３に接している。図５４〜図５８の工程は図１８〜図２２の工程と同じである。
【００９１】
以上説明した発明を実施するための最良の形態の構成について要約すると、次のようになる。
（１）基板と、
絶縁層により前記基板と絶縁分離された第１導電型の半導体層と、
ゲート電極と、前記半導体層に設けられた第２導電型のドレイン領域及びソース領域と、これらの領域の間の前記半導体層に設けられた第１導電型のチャネルボディと、を含むと共に前記チャネルボディの多数キャリア蓄積状態によりデータを記憶する記憶トランジスタと、
前記ドレイン領域の上面と接する位置に設けられると共に前記ドレイン領域中の第２導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型の不純物拡散領域と、
前記不純物拡散領域をエミッタ領域、前記ドレイン領域をベース領域、前記チャネルボディをコレクタ領域とするバイポーラトランジスタを含むと共に前記記憶トランジスタにデータを書込むための書込トランジスタと、
を備えることを特徴とする半導体メモリ装置。
（２）前記不純物拡散領域は、前記ドレイン領域よりも浅く前記ドレイン領域に形成されている、
ことを特徴とする（１）に記載の半導体メモリ装置。
（３）前記ドレイン領域に接続すると共に第１導電型のポリシリコンを含むエミッタプラグを備え、
前記不純物拡散領域は、前記エミッタプラグ中の第１導電型の不純物が前記ドレイン領域に拡散されたものである、
ことを特徴とする（２）に記載の半導体メモリ装置。
（４）前記不純物拡散領域は、前記ドレイン領域に接続されると共に単結晶構造を有する導電性のエミッタプラグに形成されている、
ことを特徴とする（１）に記載の半導体メモリ装置。
（５）前記ソース領域と接続する導電性のソースプラグと、
前記不純物拡散領域と接続する導電性のエミッタプラグと、
前記ドレイン領域と接続する導電性のドレインプラグと、
を備え、
前記ソースプラグ、前記ゲート電極、前記エミッタプラグ、前記ドレインプラグの順に並んでいる、
ことを特徴とする（１）に記載の半導体メモリ装置。
（６）一組の前記記憶トランジスタと前記書込トランジスタとでメモリセルが構成されており、
隣り合う前記メモリセルでは、一方の前記メモリセルの前記ソースプラグ、前記ゲート電極、前記エミッタプラグ、前記ドレインプラグ、他方の前記メモリセルの前記ドレインプラグ、前記エミッタプラグ、前記ゲート電極、前記ソースプラグの順に並んでいる、
ことを特徴とする（５）に記載の半導体メモリ装置。
（７）隣り合う前記メモリセルでは前記ドレインプラグを共用している、
ことを特徴とする（６）に記載の半導体メモリ装置。
（８）前記記憶トランジスタ及び前記書込トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜に埋め込まれると共に前記ドレイン領域と接続する導電性のドレインプラグと、
を備え、
前記ドレインプラグは、前記層間絶縁膜から突き出して前記ドレイン領域に埋め込まれ前記絶縁層に到達している、  
ことを特徴とする（１）に記載の半導体メモリ装置。
（９）前記ゲート電極の少なくとも一部が前記半導体層に埋め込まれている、
ことを特徴とする（１）に記載の半導体メモリ装置。
（１０）前記不純物拡散領域の第１導電型の不純物濃度は、１×１０２０〜１×１０２１／ｃｍ３である、
ことを特徴とする（１）に記載の半導体メモリ装置。
（１１）複数の前記メモリセルがアレイ状に配置されたセルアレイと、
前記半導体層に設けられると共に前記セルアレイの周辺回路の構成要素となるトランジスタと、
を備えることを特徴とする（６）に記載の半導体メモリ装置。
（１２）前記記憶トランジスタは、前記チャネルボディが過剰の多数キャリアを保持する第１データ状態と、前記チャネルボディが第１データ状態より少ない多数キャリアを保持する第２データ状態とのいずれかを記憶する、
ことを特徴とする（１）に記載の半導体メモリ装置。
（１３）基板と、
絶縁層により前記基板と絶縁分離された第１導電型の半導体層と、
ゲート電極と、前記半導体層に設けられた第２導電型の一対の不純物領域と、これらの領域の間の前記半導体層に設けられた第１導電型のチャネルボディと、を含むと共に前記チャネルボディの多数キャリア蓄積状態によりデータを記憶する複数の記憶トランジスタと、
前記複数の記憶トランジスタを覆う層間絶縁膜と、
前記複数の記憶トランジスタのうち前記一対の不純物領域の一方が隣り合っている記憶トランジスタどうしで共用すると共に前記層間絶縁膜に設けられこの膜から突き出して前記一対の不純物領域の一方に埋め込まれている導電性のプラグと、
を備えることを特徴とする半導体メモリ装置。
（１４）前記プラグは前記絶縁層に到達している、
ことを特徴とする（１３）に記載の半導体メモリ装置。
（１５）前記プラグは第２導電型のポリシリコンを含む、
ことを特徴とする（１３）に記載の半導体メモリ装置。
（１６）ゲート電極と、絶縁層により基板と絶縁分離された第１導電型の半導体層に設けられた第２導電型のドレイン領域及びソース領域と、これらの領域の間の前記半導体層に設けられた第１導電型のチャネルボディと、を含む記憶トランジスタを形成する工程と、
前記記憶トランジスタを覆う層間絶縁膜を形成する工程と、
前記ドレイン領域を露出するエミッタ用コンタクトホールを前記層間絶縁膜に形成する工程と、
前記エミッタ用コンタクトホールに第１導電型のエミッタプラグを形成する工程と、
前記エミッタプラグ中の第１導電型の不純物を前記ドレイン領域の上面に熱拡散して前記ドレイン領域の上面に、前記ドレイン領域中の第２導電型の不純物濃度よりも第１導電型の不純物濃度が高い第１導電型のエミッタ領域を形成する工程と、  
を備えることを特徴とする半導体メモリ装置の製造方法。
（１７）前記ドレイン領域を露出するドレイン用コンタクトホール及び前記ソース領域を露出するソース用コンタクトホールを前記層間絶縁膜に形成する工程と、
前記ドレイン用コンタクトホールに導電性のドレインプラグ及び前記ソース用コンタクトホールに導電性のソースプラグを形成する工程と、
を備えることを特徴とする（１６）に記載の半導体メモリ装置の製造方法。
（１８）前記記憶トランジスタの形成工程は、隣り合う記憶トランジスタどうしで前記ドレイン領域を共用するように形成され、
前記ドレイン用コンタクトホールの形成工程において、前記ドレイン用コンタクトホールを前記絶縁層に到達するように形成し、
前記ドレインプラグの形成工程において、隣り合う記憶トランジスタどうしで共用すると共に前記ドレインプラグを前記絶縁層に到達するように前記ドレイン用コンタクトホールに形成する、
ことを特徴とする（１７）に記載の半導体メモリ装置の製造方法。
（１９）ゲート電極と、絶縁層により基板と絶縁分離された第１導電型の半導体層に設けられた第２導電型のドレイン領域及びソース領域と、これらの領域の間の前記半導体層に設けられた第１導電型のチャネルボディと、を含む記憶トランジスタを形成する工程と、
前記記憶トランジスタを覆う層間絶縁膜を形成する工程と、
前記ドレイン領域を露出するエミッタ用コンタクトホールを前記層間絶縁膜に形成する工程と、
選択エピタキシャル成長により、エミッタ領域となる第１導電型の単結晶層を前記エミッタ用コンタクトホールに形成する工程と、
を備えることを特徴とする半導体メモリ装置の製造方法。
（２０）ゲート電極と、絶縁層により基板と絶縁分離された第１導電型の半導体層に設けられた第２導電型の一対の不純物領域と、これらの領域の間の前記半導体層に設けられた第１導電型のチャネルボディと、を含む複数の記憶トランジスタが、隣り合うものどうしで前記一対の不純物領域の一方を共用するように形成する工程と、
前記複数の記憶トランジスタを覆う層間絶縁膜を形成する工程と、
前記一対の不純物領域の一方の内部にまで入り込むコンタクトホールを前記層間絶縁膜に形成する工程と、  
前記コンタクトホールに、前記一対の不純物領域の一方の内部にまで入り込むと共に隣り合う記憶トランジスタどうしで共用する導電性のプラグを形成する工程と、
を備えることを特徴とする半導体メモリ装置の製造方法。
【図面の簡単な説明】
【００９２】
【図１】第１比較例に係るメモリセルの“１”書込み動作を説明するための図である。
【図２】同メモリセルの“０”書込み動作を説明するための図である。
【図３】同メモリセルの読出し動作を説明するための図である。
【図４】同メモリセルの電圧−電流特性を示す図である。
【図５】第２比較例に係るメモリセルの断面の模式図である。
【図６】同メモリセルの等価回路図である。
【図７】第１実施形態に係るメモリセルの概要を示す模式図である。
【図８】同メモリセルと周辺回路を構成するトランジスタの断面の模式図である。
【図９】第２比較例に係るメモリセルの主要部の模式図である。
【図１０】第１実施形態に係るメモリセルの製造方法の第１工程図である。
【図１１】同第２工程図である。
【図１２】同第３工程図である。
【図１３】同第４工程図である。
【図１４】同第５工程図である。
【図１５】同第６工程図である。
【図１６】同第７工程図である。
【図１７】同第８工程図である。
【図１８】同第９工程図である。
【図１９】同第１０工程図である。
【図２０】同第１１工程図である。
【図２１】同第１２工程図である。
【図２２】同第１３工程図である。
【図２３】第１実施形態に係るセルアレイの一部のレイアウトを示す平面図である。
【図２４】図２３のＡ１−Ａ２断面の模式図である。
【図２５】第２実施形態に係るメモリセルの断面の模式図である。
【図２６】第３実施形態に係るメモリセルの断面の模式図である。
【図２７】第３実施形態に係るメモリセルの製造方法の第１工程図である。
【図２８】同第２工程図である。
【図２９】同第３工程図である。
【図３０】同第４工程図である。
【図３１】同第５工程図である。
【図３２】同第６工程図である。
【図３３】同第７工程図である。
【図３４】同第８工程図である。
【図３５】同第９工程図である。
【図３６】同第１０工程図である。
【図３７】同第１１工程図である。
【図３８】第４実施形態に係るセルアレイの一部のレイアウトを示す平面図である。
【図３９】図３８のＢ１−Ｂ２断面の模式図である。
【図４０】第５実施形態に係るセルアレイの一部の断面の模式図である。
【図４１】第３比較例に係るメモリセルの動作を示す図である。
【図４２】第５実施形態に係るメモリセルの動作を示す図である。
【図４３】第５実施形態に係るメモリセルの製造方法の第１工程図である。
【図４４】同第２工程図である。
【図４５】同第３工程図である。
【図４６】同第４工程図である。
【図４７】同第５工程図である。
【図４８】同第６工程図である。
【図４９】同第７工程図である。
【図５０】第６実施形態に係るセルアレイの一部の断面の模式図である。
【図５１】第７実施形態に係るセルアレイの一部の断面の模式図である。
【図５２】第７実施形態に係るメモリセルの製造方法の第１工程図である。
【図５３】同第２工程図である。
【図５４】同第３工程図である。
【図５５】同第４工程図である。
【図５６】同第５工程図である。
【図５７】同第６工程図である。
【図５８】同第７工程図である。
【符号の説明】
【００９３】
１・・・ＳＯＩ基板、３・・・半導体層、５・・・ドレイン領域、７・・・ソース領域、９・・・ゲート電極、１１・・・チャネルボディ、１３・・・エミッタ領域、２１・・・シリコン基板、２３・・・シリコン酸化層、２５・・・シリコン層、２７・・・ＳＯＩ基板、２９・・・素子分離絶縁膜、３１・・・ゲート絶縁膜、３３・・・ゲート電極、３５・・・ドレイン領域、３７・・・ソース領域、３９・・・チャネルボディ、４１・・・不純物拡散領域、４３・・・ドレインプラグ、４５・・・エミッタプラグ、４７・・・ソースプラグ、４８・・・側面、４９・・・エミッタ領域、５０・・・上面、５１・・・素子形成領域、５３・・・トレンチ、５５・・・側壁窒化膜、５７・・・ｎ型低濃度領域、５９・・・ｎ型高濃度領域、６１・・・シリコン酸化膜、６３・・・シリコン窒化膜、６５・・・シリコン酸化膜、６７・・・層間絶縁膜、６９・・・ドレイン用コンタクトホール、７１・・・ソース用コンタクトホール、７３・・・エミッタ用コンタクトホール、７５・・・チタンシリサイド膜、７７・・・シリコン酸化膜、７９・・・ゲート電極形成領域、８１・・・底面、ＭＣ・・・メモリセル、ＭＴｒ・・・記憶トランジスタ、ＷＴｒ・・・書込トランジスタ、Ｑ・・・ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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