(57)【要約】  【課題】  強誘電体メモリの書き換え時間の短縮を図りつつ、データの信頼性を向上させる。  【解決手段】  時刻ｔ01に、ワード線ＷＬをＶppレベルにする。時刻ｔ02に、メモリセルプレート線ＣＰをＶcpwとして電圧Ｖ111、Ｖ113をＶcpwに昇圧する。メモリセルプレート線ＣＰをＶcpwとする時間Ｔw1は３０ナノ秒である。時刻ｔ03に、メモリセルプレート線ＣＰをグランド電位として電圧Ｖ111、Ｖ113を０ボルトに降圧する。時刻ｔ04に、リセット制御線／ＲＳＴをＶrstレベルとして電圧Ｖ113を−Ｖrstに降圧する。リセット制御線／ＲＳＴをＶrstとする時間Ｔw0は１５０ナノ秒である。時刻ｔ05に、リセット制御線／ＲＳＴをローレベルとして電圧Ｖ113を０ボルトに昇圧する。時刻ｔ06に、ワード線ＷＬをローレベルとして動作を終了する。  【選択図】  図２
2005216363.tif 000002
【特許請求の範囲】
【請求項１】
分極状態の差異によりデータを記憶する強誘電体キャパシタと、
前記強誘電体キャパシタに書き込み電圧を印加する書き込み電圧印加手段と、
前記強誘電体キャパシタに書き込み電圧を印加する時間長を制御する書き込み時間制御手段とを備え、
前記書き込み時間制御手段は、書き込むデータの値によって前記時間長を変化させる
ことを特徴とする半導体記憶装置。
【請求項２】
前記書き込み時間制御手段は、前記書き込み電圧の絶対値が小さいほど前記時間長を大きくする
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記書き込み電圧印加手段は、強誘電体キャパシタに記憶させるデータ毎に書き込み電圧の絶対値を異ならせる
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記強誘電体キャパシタは３値以上のデータを記憶する
ことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、強誘電体を用いた半導体記憶装置に関し、特に、データの書き換えの信頼性を向上させる技術に関する。
【背景技術】
【０００２】
近年、強誘電体メモリを用いた半導体記憶装置である強誘電体メモリ（FeRAM: ferroelectric random access memory）の開発が盛んに進められている。強誘電体メモリは、データの不揮発性を有し、高速な書き換えが可能であるという特徴を有している。一方、データの書き換えを繰り返すと強誘電体膜の疲労劣化が進行するため、その書き換え回数には制限がある。
【０００３】
この疲労劣化は、書き換えに伴う分極の反転に起因するものであるので、データ「１」を正の飽和分極とし、データ「０」を分極ゼロ近傍の状態とする非対称駆動方式が開発されている（例えば、特許文献１を参照されたい。）。このようにすれば、データ書き換え時の分極の変化量を低減できるので強誘電体膜の疲労劣化を抑制することができる。したがって、強誘電体メモリの書き換え回数の制限を緩和することができる。
【特許文献１】特開２００１−３０８２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このような、非対称駆動方式の強誘電体メモリにおいて、データ書き換えを高速化するためには、書き換え時間を短縮する必要がある。
しかしながら、書き換え時間を短縮するとデータを正しく書き換えることができない場合があり、強誘電体メモリの信頼性が低下するという問題がある。
本願発明は、強誘電体メモリの書き換え時間の短縮を図りつつ、データの信頼性を向上させることを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本願発明に係る半導体記憶装置は、分極状態の差異によりデータを記憶する強誘電体キャパシタと、前記強誘電体キャパシタに書き込み電圧を印加する書き込み電圧印加手段と、前記強誘電体キャパシタに書き込み電圧を印加する時間長を制御する書き込み時間制御手段とを備え、前記書き込み時間制御手段は、書き込むデータの値によって前記時間長を変化させることを特徴とする。
【０００６】
特に、前記書き込み時間制御手段は、前記書き込み電圧の絶対値が小さいほど前記時間長を大きくするとすれば好適である。
【発明の効果】
【０００７】
従来技術においては、書き込み電圧の大きさに関わらず一律に同じ時間だけ強誘電体キャパシタに書き込み電圧を印加していたところ、このようにすれば、書き込み電圧が大きい場合には、書き込み時間を短縮しても信頼性を維持できる場合には書き込み時間を短縮して書き込み速度を向上させることができるとともに、書き込み電圧が小さい場合には十分な書き込み時間を確保することができるので、データの信頼性を向上させることができる。
【０００８】
また、本願発明に係る半導体記憶装置は、前記書き込み電圧印加手段は、強誘電体キャパシタに記憶させるデータ毎に書き込み電圧の絶対値を異ならせることを特徴とする。
非対称書き込み方式を採用した強誘電体メモリの場合、飽和電圧を印加することによって値「１」を記憶させ、絶対値の小さい電圧を印加することによって値「０」を記憶させるとすれば、飽和電圧を印加する場合には短時間で必要な分極状態を実現することができるが、絶対値の小さい電圧を印加させる場合には、安定した分極状態に達するまでに前記電圧の大きさに応じた時間だけ書き込み電圧を印加する必要がある。従って、本願発明によれば、非対称書き込み方式を採用した強誘電体メモリの書き込み速度を向上させ、メモリの書き換え時間の短縮を図りつつ、データの信頼性を向上させることができる。
【０００９】
また、本願発明に係る半導体記憶装置は、前記強誘電体キャパシタは３値以上のデータを記憶することを特徴とする。
このようにすれば、個々のメモリセルの記憶容量を高めて強誘電体メモリの高集積化を進めることができると共に、そのような強誘電体メモリの信頼性と書き込み速度とを向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本願発明に係る半導体記憶装置の実施の形態について、強誘電体メモリを例にとり、図面を参照しながら説明する。
［１］  第１の実施の形態
本実施の形態に係る強誘電体メモリは、「１」と「０」の２値を記憶する非対称駆動方式の強誘電体メモリである。
【００１１】
［１−１］  強誘電体メモリの構成
図１は、本実施の形態に係る強誘電体メモリを構成するメモリセルの回路構成及びその周辺回路を示す図である。図１に示されるように、強誘電体メモリ１が備えるメモリセル１１は、１ビットの情報をふたつの電界効果トランジスタ１１０、１１２とふたつの強誘電体キャパシタ１１１、１１３とによって記憶する、所謂２Ｔ２Ｃ型の回路構成を採用している。また、強誘電体メモリ１は、周辺回路として、リードライト部１０、ライト部１６、リード部１７及びトランジスタ１２〜１５を備えている。
【００１２】
リードライト部１０は、ワード線ＷＬ、メモリセルプレート線ＣＰ及び読み出し選択線ＲＥを駆動する。ライト部１６は、リセット制御線ＲＳＴ、／ＲＳＴを駆動する。また、リード部１７は、ビット線ＢＬ、／ＢＬを駆動する。
［１−２］  強誘電体メモリ１の書き込み動作
メモリセル１１へのデータの書き込み動作について説明する。
【００１３】
（１）  値「１」の書き込み動作
図２は、メモリセル１１に値「１」を書き込む際のタイミング・チャートである。図２において、ｔ01からｔ06は時刻を表しており、時刻ｔ01から時刻ｔ06の順に時間が経過する。また、図中、「Ｈ」は電圧がハイレベルにあることを意味し、「Ｌ」は電圧がローレベルにあることを意味する。例えば、ハイレベルを１．８ボルト、ローレベルを０．０ボルト、Ｖppを２．８ボルト、Ｖcpwを１．８ボルト、Ｖrstを１．０ボルトとする。
【００１４】
時刻ｔ01以前において、ワード線ＷＬはローレベルとされている。また、読み出し制御線ＲＥはＶppレベル、メモリセルプレート線ＣＰ及びリセット制御線ＲＳＴ、／ＲＳＴは何れもローレベルとされている。また、強誘電体キャパシタ１１１、１１３に印加される電圧Ｖ111、Ｖ113はいずれも０ボルトである。
時刻ｔ01において、強誘電体メモリ１は、ワード線ＷＬをＶppレベルにする。これにより、電界効果トランジスタ１１０、１１２がオン状態となる。時刻ｔ02において、強誘電体メモリ１は、メモリセルプレート線ＣＰをＶcpwとする。この結果、電圧Ｖ111、Ｖ113がＶcpwに昇圧される。本実施の形態においては、メモリセルプレート線ＣＰがＶcpwとされる時間、すなわち、時刻ｔ02から時刻ｔ03までの時間Ｔw1は、３０ナノ秒である。
【００１５】
時刻ｔ03において、強誘電体メモリ１は、メモリセルプレート線ＣＰをグランド電位とする。これによって、電圧Ｖ111、Ｖ113が０ボルトに降圧される。時刻ｔ04において、強誘電体メモリ１は、リセット制御線／ＲＳＴをＶrstレベルにする。すると、電圧Ｖ113が更に−Ｖrstに降圧される。本実施の形態においては、リセット制御線／ＲＳＴがＶrstレベルとされる時間、すなわち、時刻ｔ02から時刻ｔ03までの時間Ｔw0は、１５０ナノ秒である。
【００１６】
時刻ｔ05において、強誘電体メモリ１は、リセット制御線／ＲＳＴをローレベルに戻す。すると、強誘電体キャパシタ１１３にはもはや電圧が印加されなくなる。すなわち、電圧Ｖ113が０ボルトに昇圧される。最後に、時刻ｔ06において、ワード線ＷＬがローレベルとされて、一連の書き込み動作が終了する。
（２）  値「０」の書き込み動作
図３は、メモリセル１１に値「０」を書き込む際のタイミング・チャートである。図３においても、図２と同様に、時刻ｔ11から時刻ｔ16の順に時間が経過する。また、「Ｈ」は電圧がハイレベルにあることを、「Ｌ」は電圧がローレベルにあることを意味し、例えば、ハイレベルを１．８ボルト、ローレベルを０．０ボルト、Ｖppを２．８ボルト、Ｖcpwを１．８ボルト、Ｖrstを１．０ボルトとする。また、時刻ｔ11以前における各電圧状態は図２の時刻ｔ01以前の各電圧状態と同様である。
【００１７】
時刻ｔ11において、強誘電体メモリ１は、ワード線ＷＬをＶppレベルにして、電界効果トランジスタ１１０、１１２をオン状態とする。時刻ｔ12において、強誘電体メモリ１は、メモリセルプレート線ＣＰをＶcpwとして、電圧Ｖ111、Ｖ113をＶcpwに昇圧する。メモリセルプレート線ＣＰがＶcpwとされる時間Ｔw1は、上記と同様に３０ナノ秒である。
時刻ｔ13において、強誘電体メモリ１は、メモリセルプレート線ＣＰをグランド電位として、電圧Ｖ111、Ｖ113を０ボルトに降圧する。時刻ｔ14において、強誘電体メモリ１は、リセット制御線ＲＳＴをＶrstレベルにする。すると、電圧Ｖ111が更に−Ｖrstに降圧される。リセット制御線ＲＳＴがＶrstレベルとされる時間Ｔw0は、１５０ナノ秒である。
【００１８】
時刻ｔ15において、強誘電体メモリ１は、リセット制御線ＲＳＴをローレベルに戻す。すると、強誘電体キャパシタ１１１にはもはや電圧が印加されなくなる。すなわち、電圧Ｖ113が０ボルトに昇圧される。最後に、時刻ｔ16において、ワード線ＷＬがローレベルとされて、一連の書き込み動作が終了する。
［１−３］  強誘電体キャパシタの分極状態の制御
次に、本実施の形態において、強誘電体キャパシタ１１１、１１３の分極状態がどのように制御されるかについて説明する。
【００１９】
図４は、本実施の形態に係る強誘電体キャパシタ１１１、１１３のヒステリシス曲線を示すグラフである。図４において、実線２０は本実施の形態に係る強誘電体キャパシタ１１１、１１３のヒステリシス曲線を表すグラフである。また、点線２１は、対称駆動方式に係る強誘電体キャパシタのヒステリシス曲線を表すグラフである。
図４に示されるように、ヒステリシス曲線２１は点２０１によって表される分極状態から分極状態２０２、２０３、２１１、２１２を経由して分極状態２０１に戻る経路を辿る曲線である。当該ヒステリシス曲線２１に係る強誘電体キャパシタは、電圧Ｖcpwを印加されると分極状態２０１をとり、その後に分極状態２０２に至る。この分極状態２０２によって、値「１」が表される。また、これと大きさの等しい逆電圧−Ｖcpwを印加されると分極状態２１１をとり、その後に分極状態２１２に至る。この分極状態２１２によって値「０」が表される。
【００２０】
一方、本実施の形態に係る強誘電体メモリ１１１、１１３のヒステリシス曲線２０は、分極状態２０１から分極状態２０２、２０３、２０４を経由して分極状態２０１に戻る経路を辿る曲線である。強誘電体キャパシタ１１１、１１３は、電圧Ｖcpwを印加されると分極状態２０１をとり、その後に分極状態２０２に至る。この分極状態２０２によって値「１」を表す点においては、対称駆動方式の場合と同じである。一方、電圧−Ｖrstを印加されると分極状態２０３をとり、その後に分極状態２０４に至る。
【００２１】
また、対称駆動方式の場合には、電圧Ｖcpwを印加する時間と電圧−Ｖcpwを印加する時間とはほぼ同じであり、従って、分極状態２０１にとどまる時間と分極状態２１１にとどまる時間とはほぼ同じである。一方、本実施の形態においては、前述のように、分極状態２０１にとどまる時間と分極状態２０３にとどまる時間とが異なっている。
［１−４］  電圧印加時間とデータ保持特性の関係
次に、本実施の形態に係る強誘電体メモリ１における電圧印加時間とデータ保持特性の関係に関する実験データについて説明する。図５は、強誘電体メモリ１に値「１」を書き込むための書き込み電圧印加時間を変化させた場合の読み出し不良ビットの割合を表すグラフである。この実験は、０．１８μｍプロセスの２Ｔ２Ｃ型強誘電体メモリを用いて行った。また、電源電圧は１．８Ｖ、値「１」を書き込む電圧Ｖcpwは１．８Ｖ、値「０」を書き込む電圧Ｖrstは１．３Ｖとした。そして、２２４ビットのメモリセルに対して値を書き込んだ後、８５℃の雰囲気下で１時間高温保存した後に、室温、標準電圧下で値を読み出して、読み出し不良ビットの割合を調べた。
【００２２】
なお、本実験では同一のメモリセルに対して書き込み時間を種々変化させて書き込みを行ったのだが、書き込み時間を変化させる前後でエンデュランスを１０００回程度行って、次の実験が前の実験の影響を被らないようにしている。ここで、エンデュランスとは値「１」と値「０」とを交互に書き込むことで、強誘電体のヒステリシスの偏りを解消する処理である。
【００２３】
図５に示されるように、Ｔw0を１００ナノ秒に固定してＴw1を変化させた場合、Ｔw1が６０ナノ秒以下ならば読み出し不良ビットの割合が５％以下となっており、十分な歩留まりが期待できる。
また、図６は、強誘電体メモリ１に値「０」を書き込むための書き込み電圧印加時間を変化させた場合の読み出し不良ビットの割合を表すグラフである。
【００２４】
図３はＴw1を６０ナノ秒とした場合に、Ｔw0を変化させた結果を示している。図４はＴw0を１００ナノ秒とした場合に、Ｔw1を変化させた結果を示している。図３に示すようにＴw1が６０ナノ秒に対してＴw0が２００ナノ秒以上で不良ビットがほぼ０％になっている。また、図４に示すようにＴw0が１００ナノ秒に対してＴw1が６０ナノ秒以下で不良ビットがほぼ５％以下になっている。このようにＴw1が６０ナノ秒に対してＴw0は２００ナノ秒が最適となる。
【００２５】
なお、不良ビットの割合と書き込みの高速化とのみを考慮すれば、Ｔw1が短いほど好適であることになるが、長期の信頼性の観点からすれば、Ｔw1は長いほうが好ましいので６０ナノ秒が最適と考える。
［２］  第２の実施の形態
本実施の形態に係る強誘電体メモリは、４値を記憶する非対称駆動方式の強誘電体メモリである。
【００２６】
［２−１］  強誘電体メモリの構成
図７は、本実施の形態に係る強誘電体メモリを構成するメモリセルの回路構成及びその周辺回路を示す図である。図７に示されるように、強誘電体メモリ３が備えるメモリセル３１は、２ビットの情報を電界効果トランジスタ３１０と強誘電体キャパシタ３１１とによって記憶する、所謂１Ｔ１Ｃ型の回路構成を採用している。本実施の形態においては、強誘電体キャパシタ３１１がとる「ａ」、「ｂ」、「ｃ」及び「ｄ」の４つの分極状態によって２ビットの情報が記憶される。
【００２７】
また、強誘電体メモリ３は、周辺回路として、リードライト部３０、リード部３４、ライト部３５及びトランジスタ３２、３３を備えている。リードライト部３０は、ワード線ＷＬ、メモリセルプレート線ＣＰ及び読み出し選択線ＲＥを駆動する。リード部３４はビット線ＢＬを、また、ライト部３５はリセット制御線ＲＳＴをそれぞれ駆動する。
［２−２］  強誘電体メモリ３の書き込み動作
メモリセル３１へのデータの書き込み動作について説明する。図８は、メモリセル３１に値「ａ」、「ｂ」を書き込む際のタイミング・チャートである。また、図９は、メモリセル３１に値「ｃ」、「ｄ」を書き込む際のタイミング・チャートである。図８、９において、ｔ21〜ｔ25、ｔ31〜ｔ35、ｔ41〜ｔ45、ｔ51〜ｔ55は時刻を表す。また、「Ｈ」、「Ｌ」は電圧レベルがハイ又はローであることを意味する。例えば、ハイレベルを１．８ボルト、ローレベルを０．０ボルトとし、Ｖcpwa、Ｖcpwb、Ｖrstc、Ｖrstdはそれぞれ１．８ボルト、１．３ボルト、１．３ボルト、１．８ボルトとする。
【００２８】
（１）  値「ａ」の書き込み動作
図８（ａ）は、メモリセル３１に値「ａ」を書き込む際のタイミング・チャートである。
時刻ｔ21以前において、ワード線ＷＬはローレベルとされている。また、読み出し制御線ＲＥはハイレベル（Ｖppレベル）、メモリセルプレート線ＣＰ及びリセット制御線ＲＳＴはローレベルとされている。また、強誘電体キャパシタ３１１に印加される電圧Ｖ311は０ボルトである。
【００２９】
時刻ｔ21において、強誘電体メモリ１は、ワード線ＷＬをＶppレベルにして、電界効果トランジスタ３１０をオン状態とする。時刻ｔ22において、強誘電体メモリ３は、メモリセルプレート線ＣＰをＶcpwaとして、電圧Ｖ311をＶcpwaとする。ここで、時刻ｔ22から時刻ｔ23までの時間Ｔwaは、３０ナノ秒である。
時刻ｔ23において、強誘電体メモリ３は、メモリセルプレート線ＣＰをグランド電位として、電圧Ｖ311を０ボルトとする。時刻ｔ24において、ワード線ＷＬがローレベルとされて、一連の書き込み動作が終了する。
【００３０】
（２）  値「ｂ」の書き込み動作
図８（ｂ）は、メモリセル３１に値「ｂ」を書き込む際のタイミング・チャートである。時刻ｔ31以前における各電圧状態は図８（ａ）の時刻ｔ21以前の各電圧状態と同様である。
時刻ｔ31において、ワード線ＷＬがＶppレベルとされ、電界効果トランジスタ３１０がオン状態とされる。時刻ｔ32には、リセット制御線ＲＳＴがＶrstdとされ、電圧Ｖ311が−Ｖrstdとされる。時刻ｔ33に、リセット制御線ＲＳＴがグランド電位とされ、電圧Ｖ311が０ボルトに戻される。時刻ｔ34には、メモリセルプレート線ＣＰがＶcpwaとされ、電圧Ｖ311がＶcpwaとされる。ここで、時刻ｔ34から時刻ｔ35までの時間Ｔwbは、１５０ナノ秒である。
【００３１】
時刻ｔ35において、メモリセルプレート線ＣＰがグランド電位とされ、電圧Ｖ311が０ボルトとされる。時刻ｔ36において、ワード線ＷＬがローレベルとされて、一連の書き込み動作が終了する。
（３）  値「ｃ」の書き込み動作
図９（ａ）は、メモリセル３１に値「ｂ」を書き込む際のタイミング・チャートである。時刻ｔ41以前における各電圧状態は図８（ａ）の時刻ｔ21以前の各電圧状態と同様である。時刻ｔ41に、ワード線ＷＬがＶppレベルとされ、電界効果トランジスタ３１０がオン状態とされる。時刻ｔ42には、メモリセルプレート線ＣＰがＶcpwaとされ、電圧Ｖ311がＶcpwaとされる。時刻ｔ43に、メモリセルプレート線ＣＰがグランド電位とされ、電圧Ｖ311が０ボルトに戻される。時刻ｔ44に、リセット制御線ＲＳＴがＶrstcとされ、電圧Ｖ311が−Ｖrstcとされる。リセット制御線ＲＳＴが−Ｖrstcとされる時間は、１５０ナノ秒である。時刻ｔ45に、リセット制御線ＲＳＴがグランド電位とされ、電圧Ｖ311が０ボルトに戻される。時刻ｔ46には、ワード線ＷＬがローレベルとされて、一連の書き込み動作が終了する。
【００３２】
（４）  値「ｄ」の書き込み動作
図９（ｂ）は、メモリセル３１に値「ｄ」を書き込む際のタイミング・チャートである。時刻ｔ51以前における各電圧状態は図８（ａ）の時刻ｔ21以前の各電圧状態と同様である。時刻ｔ51に、ワード線ＷＬをＶppレベルにして、電界効果トランジスタ３１０をオン状態とする。時刻ｔ52に、リセット制御線ＲＳＴがＶrstdとされ、電圧Ｖ311が−Ｖrstdとされる。リセット制御線ＲＳＴが−Ｖrstdとされる時間は、３０ナノ秒である。時刻ｔ53に、リセット制御線ＲＳＴがグランド電位とされ、電圧Ｖ311が０ボルトに戻される。時刻ｔ54に、ワード線ＷＬがローレベルとされて、一連の書き込み動作が終了する。
【００３３】
［２−３］  強誘電体キャパシタの分極状態の制御
次に、本実施の形態において、強誘電体キャパシタ３１１の分極状態の制御について説明する。
図１０は、本実施の形態に係る強誘電体キャパシタ３１１のヒステリシス曲線を示すグラフである。図１０において、グラフ４０は本実施の形態に係る強誘電体キャパシタ３１１のヒステリシス曲線を表す。
【００３４】
図１０に示されるように、強誘電体キャパシタ３１１は、分極状態４０５又は分極状態４０８にあるときに電圧Ｖcpwaを３０ナノ秒間、印加されると分極状態４０１をとり、その後、印加電圧がグランド電圧とされると分極状態４０２となる。この分極状態４０２により値「ａ」が表される。
また、分極状態４０５にあるときに電圧Ｖcpwbを１５０ナノ秒間、印加されると分極状態４０６をとり、その後、印加電圧がグランド電圧とされると分極状態４０７となる。この分極状態４０７により値「ｂ」が表される。
【００３５】
また、分極状態４０２にあるときに電圧−Ｖrstcを１５０ナノ秒間、印加されると分極状態４０３をとり、その後、印加電圧がグランド電圧とされると分極状態４０８をとる。この分極状態４０８により値「ｃ」が表される。
また、分極状態４０２、４０７にあるときに電圧−Ｖrstdを３０ナノ秒間、印加されると分極状態４０４をとり、その後、印加電圧がグランド電圧とされると分極状態４０５となる。この分極状態４０５により値「ｄ」が表される。
【００３６】
このように、強誘電体キャパシタに印加する電圧とその印加時間を変えることで、分極状態を制御することができる。すなわち、電圧印時間を調節することによって飽和分極に至る手前で分極変化を止めることができる。これによれば、ひとつの強誘電体メモリセルに複数の値を記憶することができる。
［３］  変形例
以上、本願発明を実施の形態に基づいて説明してきたが、本願発明が上述の実施の形態に限定されないのは勿論であり、以下のような変形例を実施することができる。
【００３７】
（１）  上記第１の実施の形態においては、特に言及しなかったが、印加電圧Ｖcpwは強誘電体キャパシタ１１１、１１３の抗電圧の２倍以上が望ましく、時間Ｔw1は強誘電体膜を飽和分極させるに足る時間であることが望ましい。また、Ｖrstは強誘電体キャパシタの抗電圧の２倍以内が望ましく、時間Ｔw0は分極を中立状態にする時間であることが望ましい。例えば、電源電圧１．８Ｖ駆動の強誘電体デバイスにおいて、Ｖcpwは約１．８Ｖ、Ｖrstは１．０〜１．２Ｖ、Ｔw1は３０〜１００ナノ秒、Ｔw0は１５０〜５００ナノ秒であることが望ましい。なお、抗電圧とは、分極状態をキャパシタ外部から変更するために必要な電圧をいう。
【００３８】
（２）  上記第１の実施の形態においては２Ｔ２Ｃ型の回路構成を例にとって説明したが、本願発明がこれに限定されないのは言うまでも無く、１Ｔ１Ｃ型の回路構成をとるとしても良いし、或いは、これら以外の回路構成を採用するとしても良い。何れの回路構成を採用する場合であっても、本願発明を適用してその効果を得ることができる。
（３）  上記第１の実施の形態においては、専ら非対称駆動方式の場合を例にとって説明したが、本願発明がこれに限定されないのは言うまでも無く、対称駆動方式の強誘電体キャパシタに本願発明を適用するとしても良い。非対称駆動方式では従来の対称駆動方式に比べ、書き換えにおける分極の変化量が少なく、強誘電体膜の劣化が少ない。従って、書き換え回数の制約を緩和できるので、強誘電体キャパシタの書き換え寿命が長くすることができる。なお、非対称駆動方式では値「１」と「０」の信号差が小さいので、読み出し回路に工夫が必要となる。
【００３９】
また、本願発明に係る強誘電体メモリから情報を読み出す場合にはいわゆる破壊読み出し方式を採用しても良いし、或いは、非破壊読み出し方式を採用するとしても良い。破壊読み出し方式を採用する場合には書き換え回数や読み出し回数の制約が存するが、非破壊読み出し方式を採用する場合には読み出し時に強誘電体キャパシタの分極が反転しないため強誘電体膜の劣化を抑制でき、従って、読み出し回数の制約を緩和することができる。一方、書き換え回数については、破壊読み出し方式の場合と同様に強誘電体膜の疲労劣化を生じるので、制約が存する。非破壊読み出し方式において、強誘電体キャパシタの分極を反転させるために電極に電圧を印加する書き込み時間の最適値については、例えば、特開２００１−３０８２９１号公報に開示されている。
【００４０】
（４）  上記第１の実施の形態においては、値「０」を記録するための書き込み電圧印加時間が値「１」の状態を記録するための書き込み電圧印加時間より長い場合について説明してきたが、本願発明がこれに限定されないのは言うまでも無く、値「１」を記録するための書き込み電圧印加時間が値「０」の状態を記録するための書き込み電圧印加時間より長いとしても良い。
【００４１】
図１１は、値「１」を記録するための書き込み電圧印加時間が値「０」の状態を記録するための書き込み電圧印加時間より長い場合の強誘電体キャパシタのヒステリシス曲線を例示するグラフである。図１１に示されるように、本変形例に係る強誘電体キャパシタは、飽和電圧を印加されると分極状態５０３をとり、その後、値「０」を表す分極常態５０４に到達する。また、飽和電圧よりも低い電圧を印加されると分極状態５０１をとり、その後、値「１」を表す分極常態５０２に至る。この場合において、飽和電圧よりも低い電圧を印加する時間は飽和電圧を印加する時間よりも長いのが好適である。
【００４２】
（５）  上記第２の実施の形態においては１Ｔ１Ｃ型の回路構成を例にとって説明したが、本願発明がこれに限定されないのは言うまでも無く、２Ｔ２Ｃ型の回路構成をとるとしても良いし、或いは、これら以外の回路構成を採用するとしても良い。何れの回路構成を採用する場合であっても、本願発明を適用してその効果を得ることができる。
（６）  上記第２の実施の形態においては、ひとつのメモリセルに４値を記憶する場合を例にとって説明したが、本願発明がこれに限定されないのは言うまでも無く、３値、或いは、５以上の値をひとつのメモリセルに記憶させるとしても良い。ひとつのメモリセルに記憶させる値の数によらず、本願発明を適用してその効果を得ることができる。
【産業上の利用可能性】
【００４３】
本願発明に係る半導体記憶装置は、書き込み速度とデータの信頼性とを共に向上させることができる強誘電体メモリとして有用である。
【図面の簡単な説明】
【００４４】
【図１】本願発明の第１の実施の形態に係る強誘電体メモリを構成するメモリセルの回路構成及びその周辺回路を示す図である。
【図２】本願発明の第１の実施の形態に係る強誘電体メモリを構成するメモリセル１１に値「１」を書き込む際のタイミング・チャートである。
【図３】本願発明の第１の実施の形態に係る強誘電体メモリを構成するメモリセル１１に値「０」を書き込む際のタイミング・チャートである。
【図４】本願発明の第１の実施の形態に係る強誘電体キャパシタ１１１、１１３のヒステリシス曲線を示すグラフである。
【図５】本願発明の第１の実施の形態に係る強誘電体メモリ１に値「１」を書き込むための書き込み電圧印加時間を変化させた場合の読み出し不良ビットの割合を表すグラフである。
【図６】本願発明の第１の実施の形態に係る強誘電体メモリ１に値「０」を書き込むための書き込み電圧印加時間を変化させた場合の読み出し不良ビットの割合を表すグラフである。
【図７】本願発明の第２の実施の形態に係る強誘電体メモリを構成するメモリセルの回路構成及びその周辺回路を示す図である。
【図８】本願発明の第２の実施の形態に係る強誘電体メモリを構成するメモリセル３１に値「ａ」、「ｂ」を書き込む際のタイミング・チャートである。
【図９】本願発明の第２の実施の形態に係る強誘電体メモリを構成するメモリセル３１に値「ｃ」、「ｄ」を書き込む際のタイミング・チャートである。
【図１０】本願発明の第２の実施の形態に係る強誘電体キャパシタ３１１のヒステリシス曲線を示すグラフである。
【図１１】本願発明の変形例（４）に係る強誘電体キャパシタのヒステリシス曲線を示すグラフである。
【符号の説明】
【００４５】
１、３……………………………………………………………………………強誘電体メモリ
１０、３０………………………………………………………………………リードライト部
１１、３１………………………………………………………………………メモリセル
１２〜１５、３２、３３………………………………………………………トランジスタ
１６、３５………………………………………………………………………ライト部
１７、３４………………………………………………………………………リード部
１１０、１１２、３１０………………………………………………………電界効果トランジスタ
１１１、１１３、３１１………………………………………………………強誘電体キャパシタ
２０、２１………………………………………………………………………ヒステリシス曲線
２０１〜２０４、２１１、２１２、４０１〜４０８、５０１〜５０４…分極状態                                
【図１】
2005216363.tif 000003
【図２】
2005216363.tif 000004
【図３】
2005216363.tif 000005
【図４】
2005216363.tif 000006
【図５】
2005216363.tif 000007
【図６】
2005216363.tif 000008
【図７】
2005216363.tif 000009
【図８】
2005216363.tif 000010
【図９】
2005216363.tif 000011
【図１０】
2005216363.tif 000012
【図１１】
2005216363.tif 000013