(57)【要約】      （修正有）【課題】消費電力を低減できる電源回路及びその電源供給制御方法を提供する。【解決手段】一端に電源電圧が印加されたコイルと、コイルの他端と接地間に接続された第１のスイッチング素子と、コイルと第１のスイッチング素子との接続点に発生する電圧に応じて負荷に供給される電流を整流し、負荷に供給する第２のスイッチング素子と、少なくとも第１のスイッチング素子をスイッチングさせるドライバ回路とを有する電源回路において、負荷に直列に接続された第３のスイッチング素子と、外部信号に応じて第１のスイッチング素子をオフさせ、負荷への昇圧電源の供給を停止させるとともに、第３のスイッチング素子をオフさせ、負荷への電流供給を停止させる電源供給停止回路とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
一端に電源電圧が印加されたコイルと、該コイルの他端と接地間に接続された第１のスイッチング素子と、前記コイルと前記第１のスイッチング素子との接続点に発生する電圧に応じて負荷に供給される電流を整流し、前記負荷に供給する第２のスイッチング素子と、少なくとも前記第１のスイッチング素子をスイッチングさせるドライバ回路とを有する電源回路において、
前記負荷に直列に接続された第３のスイッチング素子と、
外部信号に応じて前記第１のスイッチング素子をオフさせ、前記負荷への電源の供給を停止させるとともに、前記第３のスイッチング素子をオフさせ、前記負荷への電流供給を停止させる電源供給停止回路とを有することを特徴とする電源回路。
【請求項２】
前記第２のスイッチング素子は、前記コイルと前記第１のスイッチング素子との接続点から前記負荷に向かって順方向となるように接続されたダイオードから構成されたことを特徴とする請求項１記載の電源回路。
【請求項３】
前記第２のスイッチング素子は、前記ドライバ回路により前記第１のスイッチング素子と同期して駆動され、同期整流を行うことを特徴とする請求項１記載の昇圧電源。
【請求項４】
前記第３のスイッチング素子は、前記負荷と基底電位との間に直列に接続されたことを特徴とする請求項１乃至３のいずれか一項記載の電源回路。
【請求項５】
前記第３のスイッチング素子は、前記負荷と前記第２のスイッチング素子との間に直列に接続されたことを特徴とする請求項１乃至４のいずれか一項記載の電源回路。
【請求項６】
前記第３のスイッチング素子は、寄生ダイオードが逆方向となるように接続されたＭＯＳ型の電界効果トランジスタから構成されたことを特徴とする請求項３記載の電源回路。
【請求項７】
前記第３のスイッチング素子は、少なくとも前記ドライバ回路が搭載された半導体集積回路に内蔵されたことを特徴とする請求項１乃至６のいずれか一項記載の電源回路。
【請求項８】
一端に電源電圧が印加されたコイルと、該コイルの他端と接地間に接続された第１のスイッチング素子と、前記コイルと前記第１のスイッチング素子との接続点に発生する電圧に応じて負荷に供給される電流を整流し、前記負荷に供給する第２のスイッチング素子と、少なくとも前記第１のスイッチング素子をスイッチングさせるドライバ回路とを有する電源供給制御方法において、
前記負荷と接地との間に直列に第３のスイッチング素子を設け、
前記負荷への電源の供給を停止させたときに、前記第３のスイッチング素子をオフさせることを特徴とする電源供給制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源回路及びその電源供給制御方法に係り、特に、一端に電源電圧が印加されたコイルと、コイルの他端と接地間に接続された第１のスイッチング素子と、コイルと第１のスイッチング素子との接続点に発生する電圧に応じて負荷に供給される電流を整流し、負荷に供給する第２のスイッチング素子と、少なくとも第１のスイッチング素子をスイッチングさせるドライバ回路とを有する電源回路及びその電源供給制御方法に関する。
【背景技術】
【０００２】
図７は従来の一例のブロック構成図を示す。
【０００３】
電源回路１は、一端に電源２が接続され、電源電圧Ｖccが印加されたコイルＬと、コイルＬに流す電流を制御する昇圧制御回路１１と、コイルＬと昇圧制御回路１１との接続点に発生する電圧に応じて負荷３に供給する電流を整流し、負荷３に供給する整流用ショットキーバリアダイオードＤ0とから構成される。
【０００４】
昇圧制御回路１１は、誤差アンプ２１、コンパレータ２２、発振回路２３、ドライバ２４、トランジスタ２５、電源供給停止回路２６から構成され、端子Ｔ1に直流電源２から供給される電源電圧Ｖccにより駆動される。
【０００５】
誤差アンプ２１は、端子Ｔ3に接続されている。端子Ｔ3には、負荷３と検出用抵抗Ｒsの一端との接続点が接続される。検出抵抗Ｒsの他端は、端子Ｔ4、Ｔ5を通して接地される。誤差アンプ２１は、負荷３と検出抵抗Ｒsとの接続点の電圧を増幅してコンパレータ２２に供給する。
【０００６】
コンパレータ２２には、誤差アンプ２１からの検出信号と発振回路２３からの発振信号が供給される。発振回路２３は、のこぎりはあるいは三角波形状の発振信号を発振している。コンパレータ２２は、誤差アンプ２１からの検出信号と発振回路２３からののこぎりはあるいは三角波形状の発振信号との大小を比較し、検出信号レベルが小さくなるほどパルス幅が広くなり、検出信号レベルが大きくなるほどパルス幅が狭くなるパルス信号を生成する。コンパレータ２２で生成されたパルス信号は、ドライバ２４に供給される。
【０００７】
ドライバ２４は、コンパレータ２２から供給されたパルス信号に応じてトランジスタ２５をスイッチングさせる。トランジスタ２５は、ドレインが端子Ｔ2を介してコイルＬの他端に接続され、ソースが接地されている。
【０００８】
トランジスタ２５がドライバ２４からのパルス信号によりスイッチングされると、コイルＬの起電力により端子Ｔ2の電圧がパルス信号の周期に応じて昇圧される。
【０００９】
コイルＬの他端と端子Ｔ2との接続点は、整流用ショットキーバリアダイオードＤ0を介して負荷３に接続される。整流用ショットキーバリアダイオードＤ0は、コイルＬの他端と端子Ｔ2との接続点から負荷３への方向が順方向となるように接続されている。
【００１０】
コイルＬにより昇圧された端子Ｔ2の電圧は、整流用ショットキーバリアダイオードＤ0により整流された負荷３に供給される。
【００１１】
なお、負荷３は、例えば、直列接続された発光ダイオードＤ11〜Ｄ14から構成される。発光ダイオードＤ11〜Ｄ14は直列に接続されており、昇圧された電圧により発光される。
【００１２】
なお、関連技術として、電源回路により昇圧された電圧により発光ダイオードを発光させる照明装置が既に提案されている（特許文献１）。
【００１３】
【特許文献１】特開２００２−２５８３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかるに、図７に示す従来の電源回路では、トランジスタ２５をオフ状態に維持することにより、昇圧動作を停止させ、負荷３への昇圧電圧の供給を停止させ、負荷３の動作を停止させている。このとき、直流電源２と負荷３とは、コイルＬ及び電源電圧Ｖccに対して順方向に接続された整流用ショットキーバリアダイオードＤ0を介して接続されることになる。このため、トランジスタ２５をオフした場合、電源電圧Ｖccが整流用ショットキーバリアダイオードＤ0を通して負荷３に印加され、負荷３に微小電流が流れる。
【００１５】
これによって、消費電力が増加する。また、負荷３が発光ダイオードＤ11〜Ｄ12などの場合には、発光ダイオードＤ11〜Ｄ12が発光してしまうなどの問題点があった。
【００１６】
本発明は上記の点に鑑みてなされたもので、消費電力を低減できる電源回路及びその電源供給制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、一端に電源電圧が印加されたコイル（Ｌ）と、コイル（Ｌ）の他端と接地間に接続された第１のスイッチング素子（２５）と、コイル（Ｌ）と第１のスイッチング素子（２５）との接続点に発生する電圧に応じて負荷（３）に供給される電流を整流し、負荷（３）に供給する第２のスイッチング素子（Ｄ0／Ｑ0、５１１）と、少なくとも第１のスイッチング素子（２５）をスイッチングさせるドライバ回路（２１〜２４）とを有する電源回路（１００）において、負荷に直列に接続された第３のスイッチング素子（１１１、３１１、４１１、５１２）と、外部信号に応じて第１のスイッチング素子（１１１）をオフさせ、負荷（３）への昇圧電源の供給を停止させるとともに、第３のスイッチング素子（１１１、３１１、４１１、５１２）をオフさせ、負荷（３）への電流供給を停止させる電源供給停止回路（１１２、３１２）とを有することを特徴とする。
【００１８】
第２のスイッチング素子（Ｄ0）は、コイル（Ｌ）と第１のスイッチング素子（１１５）との接続点から負荷（３）に向かって順方向となるように接続されたダイオード（Ｄ0）から構成され、ダイオード整流を行うことを特徴とする。
【００１９】
また、第２のスイッチング素子（Ｑ0）は、ドライバ回路（２１〜２４）により第１のスイッチング素子（１１１）と同期して駆動され、同期整流を行うことを特徴とする。
【００２０】
また、第３のスイッチング素子（１１１）は、負荷（３）と基底電位との間に直列に接続されたことを特徴とする。又は、第３のスイッチング素子（３１１、４１１、５１２）は、負荷（３）と第２のスイッチング素子（Ｄ0、Ｑ0、５１１）との間に直列に接続されたことを特徴とする。
【００２１】
さらに、第３のスイッチング素子（１１１、３１１、４１１、５１２）は、寄生ダイオードが逆方向となるように接続されたＭＯＳ型の電界効果トランジスタから構成されたことを特徴とする。
【００２２】
また、第３のスイッチング素子（１１１、３１１、４１１、５１２）は、少なくともドライバ回路（２１〜２４）が搭載された半導体集積回路に内蔵されたことを特徴とする。
【００２３】
なお、上記参照符号は、あくまでも参考であり、これによって特許請求の範囲が限定されるものではない。
【発明の効果】
【００２４】
本発明によれば、一端に電源電圧が印加されたコイルと、コイルの他端と接地間に接続された第１のスイッチング素子と、コイルと第１のスイッチング素子との接続点に発生する電圧に応じて負荷に供給される電流を整流し、負荷に供給する第２のスイッチング素子と、少なくとも第１のスイッチング素子をスイッチングさせるドライバ回路とを有する電源回路において、負荷と接地との間に直列に第３のスイッチング素子を設け、負荷への電源の供給を停止させたときに、第３のスイッチング素子をオフさせることにより、第１のスイッチング素子をオフさせ、負荷への昇圧電圧の供給を停止させた状態において、電源電圧がコイル及び整流用の第２のスイッチング素子を通して、負荷に供給されること防止できる。これによって、負荷の停止時の消費電流を低減できる。また、負荷の停止時に微小電流によって、負荷が駆動されることを防止できる。
【発明を実施するための最良の形態】
【００２５】
〔第１実施例〕
図１は本発明の第１実施例のブロック構成図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する。
【００２６】
本実施例の電源回路１００は、昇圧制御回路１０１の構成が従来とは相違する。
【００２７】
本実施例の昇圧制御回路１０１は、ＩＣ（integrated circuit）チップから構成されており、誤差アンプ２１、コンパレータ２２、発振回路２３、ドライバ２４、トランジスタ２５、１１１、電源供給停止回路１１２を含む構成とされている。なお、トランジスタ２５は、第１のスイッチング素子、トランジスタ１１１は、第３のスイッチング素子１１１を構成している。
【００２８】
トランジスタ１１１は、例えば、ｎチャネルＭＯＳ電界効果トランジスタから構成されており、ドレインが端子Ｔ4、ソースが端子Ｔ5に接続され、寄生ダイオードが端子Ｔ5から端子Ｔ4に向かって順方向となるように接続されている。また、トランジスタ１１１は、ゲートに電源供給停止回路１１２から切換制御信号が供給されている。
【００２９】
〔電源供給時〕
電源供給停止回路１１２は、停止指示信号により端子Ｔ6がローレベルになると、負荷３を駆動する状態とする。電源供給停止回路１１２は、ドライバ２４に供給する制御信号をローレベルとするとともに、トランジスタ１１１のゲートをハイレベルとする。
【００３０】
ドライバ２４は、電源供給停止回路１１２からの制御信号がローレベルとなると、動作状態となり、コンパレータ２２の出力に応じたパルス信号をトランジスタ２５のゲートに供給する。
【００３１】
トランジスタ２５はドライバ２４からのパルス信号に応じてスイッチングされる。トランジスタ２５がオンすると、コイルＬに電流が流れる。コイルＬは、電流が流れることにより流れる電流に応じて電磁エネルギーが蓄積される。次に、トランジスタ２５がオフすると、コイルＬの他端に逆起電力に応じた昇圧電圧が発生する。コイルＬの他端に発生した昇圧電圧は、整流用ショットキーバリアダイオードＤ0を介して負荷３に印加される。
【００３２】
〔電源供給停止時〕
また、電源供給停止回路１１２は、端子Ｔ6に接続されている。端子Ｔ6には、上位装置から停止指示信号が供給される。電源供給停止回路１１２は、上位装置からの停止指示信号により端子Ｔ6がハイレベルになると、ドライバ２４に供給する制御信号をハイレベルとするとともに、トランジスタ１１１のゲートをローレベルとする。
【００３３】
ドライバ２４は、電源供給停止回路１１２からの制御信号がハイレベルとなると、非動作状態となり、コンパレータ２２の出力によらず、トランジスタ２５のゲートをローレベルに保持する。
【００３４】
トランジスタ２５はゲートがローレベルと保持されると、オフ状態を維持する。トランジスタ２５がオフ状態に維持されると、コイルＬに流れる電流に変化が生じないので、電源２からの電源電圧は、昇圧されずに、コイルＬと整流用ショットキーバリアダイオードＤ0との接続点に印加される。よって、負荷３には、電源電圧Ｖccから整流用ショットキーバリアＤ0の順方向電圧Ｖfを引いた分の電圧（Ｖcc−Ｖf）が印加される。
【００３５】
また、トランジスタ１１１は、電源供給停止回路１１２からの制御信号がローレベルになると、ゲートがローレベルとされるため、オフする。トランジスタ１１１がオフすると、端子Ｔ4が開放状態となる。端子Ｔ4が開放状態となると、負荷３、検出抵抗Ｒsには電流は流れなくなる。
【００３６】
〔効果〕
以上により、昇圧動作が停止したときには、負荷３には電流は流れなくなり、よって、不要な電力が消費されることがなくなるため、消費電力を低減できる。
【００３７】
また、トランジスタ１１１を負荷３の接地側に配置することにより、トランジスタ１１１のサイズを小さくできる。
【００３８】
なお、本実施例では、電源供給停止回路１１２によりドライバ２４の動作を停止させ、トランジスタ２５をオフさせたが、電源供給停止回路１１２によりドライバ２４の動作を制御することなく、負荷３の電流を制御するためのフィードバックループによりトランジスタ２５をオフさせることもできる。
【００３９】
まず、電源供給停止時に電源供給停止回路１１２によりトランジスタ１１１がオフする。トランジスタ１１１がオフすると、端子Ｔ３の電位が通常動作時に比べて大きく上昇する。端子Ｔ３の電位が大きく上昇すると、コンパレータ２２の出力が常時ローレベルとされる。コンパレータ２２の出力が常時ローレベルとされると、ドライバ２４によって、トランジスタ２５は常時オフさせる。したがって、電源供給停止回路１１２によりドライバ２４の動作を制御することなく、通常の動作によって、トランジスタ２５をオフさせることが可能となる。なお、このとき、端子Ｔ３に流れる電流は微小であるので、ダイオードＤ11〜Ｄ14に流れる電流は微小であり、ダイオードＤ11〜Ｄ14が発光することはない。
【００４０】
〔第２実施例〕
図２は本発明の第２実施例のブロック構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。
【００４１】
本実施例は、同期整流方式の電源回路に本発明を適用したものである。
【００４２】
本実施例の電源回路２００は、第２のスイッチング素子を構成するショットキーバリアダイオードＤ0に代えて、ｐチャネルＭＯＳ電界効果トランジスタＱ0が接続される。
【００４３】
昇圧制御回路２０１は、１チップのＩＣから構成されている。昇圧制御回路２０１のドライバ２４はトランジスタ２５を制御するとともに、端子Ｔ11を介してトランジスタＱ0を制御する構成とされている。このとき、トランジスタＱ0とトランジスタ２５とは互いに交互にスイッチングされ、いわゆる同期整流が行われる構成とされている。
【００４４】
端子Ｔ11は、第２のスイッチング素子を構成するトランジスタＱ0のゲートに接続されている。トランジスタＱ0は、第１のスイッチング素子２５がオフのときにオンし、第１のスイッチング素子２５がオン状態のときのオフする。
【００４５】
よって、コイルＬの他端が昇圧状態のときに、トランジスタＱ0がオンし、負荷３に昇圧電圧が印加され、コイルＬの他端が降圧状態のときに、トランジスタＱ0がオフし、負荷３の一端の電圧降下を防止する。
【００４６】
このように、第２のスイッチング素子であるトランジスタＱ0を第２のスイッチング素子であるトランジスタ２５に同期させて整流を行う、いわゆる、同期整流動作が行われる構成とされている。
【００４７】
〔第３実施例〕
図３は本発明の第３実施例のブロック構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。
【００４８】
本実施例の電源回路３００は、第３のスイッチング素子である、トランジスタ３１１をダイオードＤ0と負荷３との間に直列に接続した構成とされている。
トランジスタ３１１は、ｐチャネルＭＯＳ電界効果トランジスタから構成され、ソースがダイオードＤ0のカソード、ドレインが負荷３に接続され、ゲートが昇圧制御回路３０１の電源供給停止回路３１２に接続され、バックゲートがソースに接続された構成とされている。
【００４９】
電源供給停止回路３１２は、トランジスタ３１１に切換制御信号を供給している。電源供給停止回路３１２は、トランジスタ３１１をオフするときの切換制御信号の電圧レベルを電源２から供給される電源電圧ＶDD程度としている。
【００５０】
次に本実施例の動作を説明する。
【００５１】
図４は本発明の第３実施例の動作波形図を示す。
【００５２】
時刻ｔ１で、負荷３への電源切断を切断しようとすると、トランジスタ２５及びトランジスタ３１１をオフする。トランジスタ２５及びトランジスタ３１１がオフすると、コイルＬの逆起電力によって端子Ｔ２の電位が電源電圧ＶDDより増大する。このとき、トランジスタ３１１のゲート電位は、電源電圧ＶDD程度とされているため、トランジスタ３１１がオンし、コイルＬから負荷３に電流が流れる。
【００５３】
これによって、図４に破線で示すように、電源切断時にトランジスタ２５のドレイン電位が大幅に増大することを防止でき、よって、電源切断時のコイルＬの逆起電力による端子Ｔ２の電位増大によるトランジスタ２５の破壊を防止できる。
【００５４】
〔第４実施例〕
図５は本発明の第４実施例のブロック構成図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明は省略する。
【００５５】
本実施例の電源回路４００は、昇圧制御回路４０１の構成が第３実施例とは相違する。本実施例の昇圧制御回路４０１は、第３のスイッチング素子に相当するトランジスタ４１１を、昇圧制御回路４０１を構成するＩＣチップに内蔵し、端子Ｔ41、Ｔ42を設けた構成とされている。
【００５６】
端子Ｔ41には、昇圧制御回路４０１内部でトランジスタ４１１のソースが接続され、外部でダイオードＤ0のカソードが接続される。また、端子Ｔ42には、昇圧制御回路４０１内部でトランジスタ４１１のドレインが接続され、外部に負荷３が接続される。
【００５７】
本実施例によれば、外付け部品を削減できるため、電源回路の小型化、及び、コストの低減が可能となる。
【００５８】
〔第５実施例〕
図６は本発明の第５実施例のブロック構成図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明は省略する。
【００５９】
本実施例の電源回路５００は、昇圧制御回路５０１の構成が第２実施例とは相違する。本実施例の昇圧制御回路５０１は、第２のスイッチング素子に相当するトランジスタ５１１、及び、第３のスイッチング素子に相当するトランジスタ５１２を、昇圧制御回路５０１を構成するＩＣチップに内蔵し、端子Ｔ51、Ｔ52を設けた構成とされている。
【００６０】
端子Ｔ51には、昇圧制御回路５０１内部でトランジスタ５１１のドレインが接続され、外部でダイオードＤ0のカソードが接続される。トランジスタ５１１のソースは、トランジスタ５１２のソースに接続されている。トランジスタ５１１は、ゲートにドライバ２４から切換制御信号が供給されており、ドライバ２４からの切換制御信号により第１のスイッチング素子であるトランジスタ２５と交互にスイッチング制御される。
【００６１】
トランジスタ５１２は、ドレインが端子Ｔ42に接続される。端子Ｔ42は、外部に負荷３が接続される。トランジスタ５１２は、電源供給停止回路１１２からの切換信号によりスイッチングされており、負荷３への電源供給を停止するときにオフされ、負荷３に漏れ電流が流れるが防止される。
【００６２】
本実施例によれば、外付け部品を削減できるため、電源回路の小型化、及び、コストの低減が可能となる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１実施例のブロック構成図である。
【図２】本発明の第２実施例のブロック構成図である。
【図３】本発明の第３実施例のブロック構成図である。
【図４】本発明の第３実施例の動作波形図である。
【図５】本発明の第４実施例のブロック構成図である。
【図６】本発明の第５実施例のブロック構成図である。
【図７】従来の一例のブロック構成図である。
【符号の説明】
【００６４】
１００、２００、３００、４００、５００  電源回路、２  直流電源、３  負荷
１０１、２０１、３０１、４０１、５０１  昇圧制御回路
２１  誤差アンプ、２２  コンパレータ、２３  発振回路、２４  ドライバ
２５、Ｑ0、１１１、３１１、４１１、５１１、５１２  トランジスタ
１１２、３１２  電源供給停止回路
Ｌ  コイル、Ｄ0  ショットキーバリアダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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