(57)【要約】【課題】高速、高周波信号に対して信号劣化の少ないＥＳＤ保護回路を提供する。【解決手段】ＥＳＤ保護回路は、入力端子と、入力端子と伝送線を介して接続され、かつ被保護回路に接続される出力端子と、伝送線に介在するフィルタ回路とを具備し、フィルタ回路は、複数の場合は直列接続されて入力端子と出力端子との間の伝送線に介在する少なくとも１つのインダクタンス素子と、伝送線路と基準電位線との間接続された少なくとも１つの静電破壊保護素子とを含み、フィルタ回路は入力端子と出力端子の間で等価回路的に対称に構成されている。【選択図】      図１
2005217043.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
前記入力端子と伝送線を介して接続され、かつ被保護回路に接続される出力端子と、
前記伝送線に介在するフィルタ回路と、
を具備し、前記フィルタ回路は、複数の場合は直列接続されて前記入力端子と前記出力端子との間の前記伝送線に介在する少なくとも１つのインダクタンス素子と、前記伝送線と基準電位線との間に接続された少なくとも１つの静電破壊保護素子とを含み、前記フィルタ回路は前記入力端子と前記出力端子の間で等価回路的に対称に構成されていることを特徴とする静電破壊保護回路。
【請求項２】
前記フィルタ回路は、前記入力端子と前記出力端子の間に接続された２つのインダクタンス素子と、前記２つのインダクタンスの間の接続部である前記伝送線と前記基準電位線との間に接続された静電破壊保護素子とを含むことを特徴とする請求項１記載の静電破壊保護回路。
【請求項３】
前記フィルタ回路は、前記入力端子と前記出力端子の間の前記伝送線に直列に介在した１つのインダクタンス素子と、前記１つのインダクタンス素子の両端と前記基準電位線との間に接続された２つの静電破壊保護素子とを含むことを特徴とする請求項１記載の静電破壊保護回路。
【請求項４】
前記２つの静電破壊保護素子の一方が静電破壊保護用の容量素子に置換されていることを特徴とする請求項３に記載の静電破壊保護素子。
【請求項５】
前記２つの静電破壊保護素子の少なくとも一方に、静電破壊保護用の容量素子が並列接続されていることを特徴とする請求項３に記載の静電破壊保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路を含む電子回路の静電破壊保護回路に関する。
【背景技術】
【０００２】
集積回路は年々微細化が進み、それに伴いトランジスタ等の半導体素子の静電破壊電圧が低下し、静電破壊（以下、ＥＳＤと略称する）保護回路が重要になっている。ＥＳＤ（Electro-Static Discharge）に対する保護特性は種々公表されている試験規格によって規定され、人体モデル（ＨＢＭ：Human Body Model）、マシンモデル(ＭＭ：Machine Model)、デバイス帯電モデル（ＣＤＭ：Charged Device Model）がそれぞれの製品に応じて適用されている。これらの規格はＥＳＤが印加されたときの保護性能であり、通常の集積回路の動作時にはそれぞれの製品で適用される規格を満足させるように設計が行われる。
【０００３】
保護される内部回路を通常動作させる場合には、ＥＳＤ保護回路は高インピーダンスを示し、保護回路は無いものとして取り扱えるような動作をすることが望まれる。一方、静電気が電源、入出力端子等に印加された時には、ＥＳＤ回路は低インピーダンス回路として動作し、静電気を放電させ、内部の電気回路を破壊する電圧が印加されないように動作することが必要である。
【０００４】
ＥＳＤ保護回路を形成する保護素子には、ダイオードの逆方向耐圧を利用したもの、順方向立ち上がり電圧を利用したもの、サイリスタを利用したものなど多数考案され、所定の電圧以下では高インピーダンス、所定の電圧以上に対しては低インピーダンス動作する素子を用いて構成される。
【０００５】
例えば、特許文献１においては、ＥＳＤ保護素子と、インダクタンスまたは伝送ライン素子を１対のＬ型回路とし、これを多重に従属接続するとともにインダクタンスをＺ＝（Ｌout／Ｃout）0.5になるように設計する。このような分布型静電放電保護回路を用いることにより、高周波デバイスにおいても帯域幅を減少させることのないＥＳＤ保護デバイスを提供できるとしている。
【特許文献１】特表２０００−５１０６５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のように、ＥＳＤ保護回路はＥＳＤが印加されないときには高インピーダンスを示すが、実際には漏れ電流や、寄生リアクタンス等が存在し、微小な電流が流れる。特に高速パルス信号や高周波信号に対しては、主に容量性の寄生リアクタンスを示すことにより、本来高インピーダンスであるべきＥＳＤ保護回路のインピーダンスが低下するため、ＥＳＤ保護回路を経由して内部回路に伝わる信号電圧が低下してしまうという問題がある。これは、回路の動作周波数や高速応答特性を制限する要因となる。このため、高速、高周波信号に対して信号劣化の少ないＥＳＤ保護回路が求められていた。
【０００７】
本発明は、上記事情に鑑みて為されたもので、高速、高周波信号に対して信号劣化の少ないＥＳＤ保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の静電破壊（ＥＳＤ）保護回路は、入力端子と、入力端子と伝送線を介して接続され、かつ被保護回路に接続される出力端子と、伝送線に介在するフィルタ回路とを具備し、フィルタ回路は、複数の場合は直列接続されて入力端子と出力端子との間の伝送線に介在する少なくとも１つのインダクタンス素子と、伝送線と基準電位線との間接続された少なくとも１つの静電破壊保護素子とを含み、フィルタ回路は入力端子と出力端子の間で対称に構成されていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ＥＳＤ保護回路において、ＥＳＤ保護素子にインダクタンスを接続して、寄生容量リアクタンスを補償するとともに、接続したインダクタンスと保護素子でフィルタを構成することにより、高速、高周波信号に対して信号劣化の少ないＥＳＤ保護回路が実現できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を図面を参照しつつ説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る静電破壊（ＥＳＤ）保護回路の回路図である。保護回路はＥＳＤ保護素子１、インダクタ（インダクタンス素子）７、８、入力端子１７、内部回路２０に接続される出力端子２１から構成されている。なお、入力端子１７は、例えば集積回路装置における外部端子に相当し、実際には出力端子の場合もあるので、正確には入出力端子であるが、静電破壊電圧が印加される端子という意味で入力端子と称する。
【００１２】
ＥＳＤ保護素子には、例えば図２に示すように、ＮＭＯＳＦＥＴを利用した保護素子が使用できる。図２は所謂ｇｇＮＭＯＳ（gate grounded NMOS）の断面構成を示しており、ドレイン端子３３を一方の端子とし、ゲート端子３１とボディ端子３４が接続されたソース端子３２を他方の端子とする２端子構成である。保護素子特性はソース、ドレインとなるｎ+拡散層２９とｐウェル領域２８とで形成される寄生バイポーラトランジスタのスイッチング特性を利用して実現される。なお、図２において２７はｐ基板、３０はゲート絶縁膜、３１ａはゲート電極、４１はＳＴＩ素子分離層である。図３はその平面図であり、素子分離４１で囲まれた素子領域は、通常の集積回路に使用される小信号ＭＯＳＦＥＴの数百倍の面積で設計され、集積回路中での占有面積は大きなものとなっている。なお、図２は、図３のＡ−Ａ´線に沿った断面図に相当する。
【００１３】
ＥＳＤ保護素子には、例えば図４に示すような、サイリスタを使用することもできる。ｐ基板２７中に、ｐウェル２８とｎウェル３９が形成されており、ＳＴＩ素子分離領域４１で区分された表面領域には、ｎ+ 拡散層２９とｐ+ 拡散層４０が選択的に形成されている。ｎウェル領域３９に形成される寄生ｐｎｐトランジスタ３８と、ｐウェル２８中に形成されるｎｐｎトランジスタ３５から、寄生サイリスタが形成される。４２は第１のゲート端子、４３は第２のゲート端子、３６はアノード、３７はカソードであり、アノード３６、カソード３７の２端子をＥＳＤ保護素子の端子として用いる。
【００１４】
図５はその概略平面図であり、素子分離領域４１で区分された領域に、ｐ+領域４０、ｎ+領域２９、ｐ+領域４０、ｎ+領域２９が並列して形成される。トランジスタより素子数が増える分、占有面積も大きくなる。なお、図４は、図５のＡ−Ａ´線断面に相当する。
【００１５】
ＥＳＤ保護素子には、例えば図６〜９に示すような、ダイオードを使用することもできる。なお、これらの図では図４と同一箇所には同一参照符号を付けている。図６においてｐ基板２７中に、ｎウェル３９が形成されており、ＳＴＩ素子分離領域４１で区分された表面領域にはｐ＋拡散層４０、ｎ＋拡散層２９が選択的に形成されている。ｐ＋拡散層４０とｎウェル３９界面のＰＮ接合でダイオードが形成される。図７はその概略平面図であり、素子分離領域４１で区分された領域にｎ＋領域２９、ｐ＋領域４０、ｎ＋領域２９が並列して形成される。なお図６は図７のＡ−Ａ‘線に沿った断面に相当する。
【００１６】
図７ではダイオードはｎウェル中に形成したが、ｐウェルを用いても形成できる。図８ではｐ基板２７中に、ｐウェル２８が形成されており、ＳＴＩ素子分離領域４１で区分された表面領域にはｐ＋拡散層４０、ｎ＋拡散層２９が選択的に形成されている。ｎ＋拡散層２９とｐウェル２８界面のＰＮ接合でダイオードが形成される。図９はその概略平面図であり、素子分離領域４１で区分された領域にｐ＋領域４０、ｎ＋領域２９、ｐ＋領域４０が並列して形成される。なお図８は図９のＡ−Ａ‘線に沿った断面に相当する。
【００１７】
ところで、ＥＳＤ保護素子１の特性は、入力端子１７に内部回路２０が通常動作する電圧が印加された場合には、高インピーダンス特性を示し、この状態をオフ状態と呼ぶ。一方、入力端子１７にＥＳＤとして高電圧が印加された場合には、極めて低いインピーダンス特性を示し、この状態をオン状態と呼ぶ。
【００１８】
ＥＳＤ保護素子の動作はオン状態が主体的であるが、本発明ではＥＳＤ保護素子が保護動作をしないオフ状態での性能改善を取り扱う。ＥＳＤ保護素子がオフ状態の場合には、ＥＳＤ保護素子１は図１０の等価回路で示されるように寄生キャパシタンスで表現できる。従って、図１は等価的に図１１に示すように、Ｔ型のＬＣ回路で表わすことができる。この回路構成は低域通過型フィルタの基本構成回路であり、寄生容量値に応じてインダクタンスＬを設計すると、低域通過型フィルタ、あるいは帯域通過型フィルタとなるように設計することができる。
【００１９】
例えば低域通過型フィルタになるように設計すると、通過周波数帯域はＥＳＤ保護素子による寄生容量単独の場合に比べ、広く設計することが可能になる。図１２は１つのＥＳＤ保護素子を入力端子に並列に接続した場合に、内部回路の入力インピーダンスＺLの両端に生じる出力電圧を計算するための等価回路で、図１３は本発明の第１の実施形態において、同様に内部回路の入力インピーダンスＺL の両端に生じる出力電圧を計算するための等価回路である。
【００２０】
ここで、ＥＳＤ保護素子１の寄生容量を０．４ｐＦとして、図１３におけるインダクタンス（７、８）を０．６ｎＨとした場合の出力電圧Ｖｏｕｔを計算してみた。電源２７の内部インピーダンス（２５）Ｚｓ，内部回路２０の入力インピーダンスＺL は５０Ωとし、交流電圧源のＶｓは２Ｖ（実効値）とし、出力電圧Ｖｏｕｔが１Ｖ（実効値）となるようにしている。
【００２１】
図１４は、図１２、図１３で計算した出力電圧Ｖｏｕｔを、内部回路の動作周波数との対応で示したものである。図１４の長破線で示すように、ＥＳＤ保護素子１のみで構成した場合には、周波数が増加すると２ＧＨｚ付近から出力電圧が徐々に低下していく。これに対して本発明の第１の実施形態の場合には、図１４の実線で示すように、出力電圧は８ＧＨｚ付近までは殆ど低下しておらず、１０ＧＨｚを超えると急激に出力電圧が低下する特性を示すことがわかる。
【００２２】
このように、第１の実施形態では、ＥＳＤ保護回路をＴ型のフィルタ回路に構成しているので、ＥＳＤ保護素子の寄生容量により、出力電圧が周波数の増加と共に低下することを、大幅に軽減できることがわかる。
【００２３】
また、フィルタ回路は、入力端子１７と出力端子２１との間に直列接続された２つのインダクタンス素子と、入力端子１７と出力端子２１との間の伝送線（配線）と基準電位（この場合接地電位）との間接続された１つの静電破壊保護素子とを含み、入力端子と出力端子の間で対称に構成されている。このため、内部回路２０の入力インピーダンス５０Ωとした場合、入力端子１７から見た入力インピーダンスを５０Ωとすることができる。
【００２４】
前述の特許文献１の保護回路のように、ＥＳＤ保護素子とインダクタンス素子を１対のＬ型回路とし、これを多重に従属接続した伝送線路の場合について、比較例として同様な計算をしてみると、図１４に短破線で示すように、本発明の回路に比べて、出力電圧低下を補償する効果はかなり小さい。なお、比較例の計算のための等価回路を図４３に示す。この回路は入力端子１７と出力端子２１の間で非対称となっている。なお、この比較例の計算はＥＳＤ保護素子、インダクタンス素子ともに１つの構成とし、寄生容量は上記との比較のため０．４ｐＦ，インダクタンスは１ｎＨとした。このように、本発明は比較例に比べ効果には大きな違いがあり、この点が本発明の有用性を示している。
【００２５】
図１５に、第１の実施形態の、より実際的な回路構成を示す。図1の回路に電源端子ＶＤＤ１８，接地端子ＶＳＳ１９が追加され、電源ＶＤＤとインダクタンス７，８の接続点との間に第２の保護素子２が追加されている。このため、入力端子１７とＶＳＳ端子１９の間にＥＳＤが印加された場合のみならず、入力端子１７とＶＤＤ端子１８の間にＥＳＤが印加された場合にも有効となる。なお、図１５の回路図を等価回路で描くと図１のようになり、ＥＳＤ素子１は伝送線と基準電位（ＶＳＳまたはＶＤＤ）の間に挿入された形で表わされる。
【００２６】
（第２の実施形態）
図１８は、第２の実施形態に係るＥＳＤ保護回路の回路図である。第２の実施形態は第１の実施形態の変形例で、図１のＴ型回路の段数を増したものである。この構成においても、入出力端子１７，２１間で対称形を有している。図１６の回路の周波数特性は、図１に比べさらに高周波の方向に拡大することが可能である。以下、この周波数特性について詳細に説明する。
【００２７】
図１７は段数の依存性に特性変化を示すものであり、４つの場合を比較したものである。即ち、インダクタンスによる補償がない場合、図1のようにＥＳＤ保護素子1およびインダクタ７，８を有する１段の場合、図１６に示すようにＥＳＤ保護素子１、２およびインダクタ７，８，９を有する２段構成の場合および図１６に対してさらにＥＳＤ保護素子を１つ、インダクタを１つ追加した３段構成の場合（回路図としては図示せず）の出力電圧特性を比較したものである。段数の増加に伴い、電圧低下を補償される周波数は高くなるが、その周波数以上では急峻に出力電圧が低下する特性が見られる。段数が偶数であるか、奇数であるかも特性に違いが生じている。
【００２８】
次に図1においてインダクタ７、８のインダクタンスを０ｎＨから０．２ｎＨおきに１ｎＨまで変化させたときのときの出力電圧特性例を図１８に示す。図１９はこの特性の６〜１１ＧＨｚにおける拡大図である。インダクタンスが増加すると高周波側での出力電圧は増加し、補償が行われるが、インダクタンスが大きすぎると、高周波側の出力電圧特性の肩落ちが顕著になる。このため所望の周波数範囲、出力電圧の規格により最適値が存在することがわかる。図２０は図１６に示す２段Ｔ形の場合のインダクタ８のインダクタンス値を０ｎＨから０．２ｎＨおきに１ｎＨまで変化させたときの出力電圧特性である。インダクタ８のインダクタンスが０．４ｎＨでは２０ＧＨｚにおいても出力電圧は1に近い値となっているものの、１３から１５ＧＨｚ付近で低下するというリプルがみられる。さらにインダクタンスを増加させるとピークを示す周波数は低下していくものの、リプルは小さくなる。リプルの大きさと、ピーク周波数を所望の特性が得られるように最適化すればよいことがわかる。
【００２９】
図２１に、図１８の実施形態の、より実際的な回路構成を示す。図1８の回路に電源端子ＶＤＤ１８，接地端子ＶＳＳ１９が追加され、電源ＶＤＤと保護素子８の両端との間に第２の保護素子３，４が追加されている。このため、入力端子１７とＶＳＳ端子１９の間にＥＳＤが印加された場合のみならず、入力端子１７とＶＤＤ端子１８の間にＥＳＤが印加された場合にも有効となる。なお、図２１の回路図を等価回路で描くと図１６のようになり、ＥＳＤ素子１、２が伝送線と基準電位（ＶＳＳまたはＶＤＤ）の間に挿入された形で表わされる。
【００３０】
図２２は第２の実施形態の変形例であり、図１６に示す実施形態において、第１の保護素子１をＥＳＤ保護用のキャパシタ１０で置換したものである。所要面積が大きいＥＳＤ保護素子の代わりにキャパシタを用いることで、所要面積を低減できるとともに、図１８の実施形態と同様な効果が得られる。なお、図２２の保護回路は、等価回路的には入出力端子間で対称形である。
【００３１】
図２３に、上記変形例のより実際的な回路構成を示す。図２２の回路に電源端子ＶＤＤ１８，接地端子ＶＳＳ１９が追加され、電源ＶＤＤと保護素子８、９の接続点との間に第２の保護素子２が追加されている。このため、入力端子１７とＶＳＳ端子１９の間にＥＳＤが印加された場合のみならず、入力端子１７とＶＤＤ端子１８の間にＥＳＤが印加された場合にも有効となる。なお、図２３の回路図を等価回路で描くと図２２のようになり、ＥＳＤ素子１、２が伝送線と基準電位（ＶＳＳまたはＶＤＤ）の間に挿入された形で表わされる。
【００３２】
このように、第１及び第２の実施形態では、インダクタとＥＳＤ保護素子のＴ型フィルタを基本として、これを多段に接続し、かつインダクタの値を適切に選択することにより、低域通過型フィルタの上限周波数を任意に設定することが可能となる。これにより、従来より周波数帯域の広いＥＳＤ保護回路を実現することが可能となる。
【００３３】
（第３の実施形態）
図２４は本発明の第３の実施形態に係るＥＳＤ保護回路の回路図である。入出力端子１７にＥＳＤ保護素子１の一端およびインダクタンス素子（インダクタ）７の一端が接続され、インダクタンス素子７の他端にはＥＳＤ保護素子２の一端及び出力端子２１に接続されている。出力端子２１には内部回路２０が接続される。ＥＳＤ保護素子１，２の夫々の他端は基準電位に接続されている。
【００３４】
上記の構成は、２つのＥＳＤ保護素子、１つのインダクタがπ型に結線されており、入力端子１７と出力端子２１の間が対称形となっている。このような構成でもインダクタンス値を適切に設計することにより、低域通過型、あるいは帯域通過型のフィルタとして動作し、ＥＳＤ保護素子の寄生容量による出力電圧低下を大幅に補償することができる。
【００３５】
図２５に、第３の実施形態の、より実際的な回路構成を示す。図２４の回路に電源端子ＶＤＤ１８，接地端子ＶＳＳ１９が追加され、電源ＶＤＤとインダクタンス素子７の両端との間に第３、第４の保護素子３，４が追加されている。このため、入力端子１７とＶＳＳ端子１９の間にＥＳＤが印加された場合のみならず、入力端子１７とＶＤＤ端子１８の間にＥＳＤが印加された場合にも有効となる。なお、図２５の回路図を等価回路で描くと図２４のようになり、ＥＳＤ素子１、２が伝送線と基準電位線（ＶＳＳまたはＶＤＤ）の間に挿入された形で表わされる。
【００３６】
図２６は第３の実施形態の第１の変形例に係るＥＳＤ保護回路の回路図である。即ち、入力端子１７はＥＳＤ保護用の容量素子（キャパシタ）１０の一端およびインダクタ７の一端に接続され、インダクタ７の他端はＥＳＤ保護素子１及び出力端子２１に接続されている。キャパシタ１０と保護素子１の夫々の他端は基準電位に接続されている。
【００３７】
第１の変形例は、図２４において入力端子１７に接続されているＥＳＤ保護素子１をキャパシタ１０に置き換えたものに相当する。この場合、キャパシタ１０は静電破壊保護素子として動作する。面積的に大きくなるＥＳＤ保護素子の内の１つをキャパシタで代用し、図２４の実施形態と同様な効果が得られるようにしたものである。
【００３８】
図２７に、第１の変形例のより実際的な回路構成を示す。図２６の回路に電源端子ＶＤＤ１８，接地端子ＶＳＳ１９が追加され、電源ＶＤＤと入力端子１７の間にキャパシタ１１が、電源ＶＤＤと内部回路２０の出力端子２１との間に第２の保護素子２が追加されている。このため、入力端子１７とＶＳＳ端子１９の間にＥＳＤが印加された場合のみならず、入力端子１７とＶＤＤ端子１８の間にＥＳＤが印加された場合にも有効となる。なお、図２７の回路図を等価回路で描くと図２６のようになり、ＥＳＤ素子１、２が伝送線路と基準電位（ＶＳＳまたはＶＤＤ）の間に挿入された形で表わされる。
【００３９】
図２８は第３の実施形態の第２の変形例に係るＥＳＤ保護回路の回路図である。ＥＳＤ保護素子１，２に異なる保護素子を用い、そのため寄生容量が夫々のＥＳＤ保護素子で異なる場合には、回路設計に制約が生じるが、第２の変形例では、キャパシタ１０を内部回路側のＥＳＤ保護素子２に並列に接続することにより、回路設計上の制約を緩和することが可能になる。第２の保護素子２とキャパシタ１０の並列回路は、保護素子として機能する１つのキャパシタと等価であるので、入力端子１７と出力端子２１の間で対称形であると考えることができる。
【００４０】
図２９は第３の実施形態の第３の変形例に係るＥＳＤ保護回路の回路図である。ＥＳＤ保護素子１，２に異なる保護素子を用い、寄生容量が夫々異なり、かつインダクタ７のインダクタンスが回路設計上制約がある場合に適切なパラメータに設計することが難しくなるが、第３の変形例では、キャパシタ１０及び１１を夫々ＥＳＤ保護素子１，２に並列に接続することで、回路設計の自由度が増し、設計が容易になる。
【００４１】
図３０は第３の実施形態の第４の変形例に係るＥＳＤ保護回路の回路図である。第３の変形例と異なり、キャパシタ１０を入力端子１７側のＥＳＤ保護素子１に並列に接続したもので、第３の変形例と同様な効果が得られる。第１〜第４の変形例でも、等価回路的には入力端子１７と出力端子２１の間で対称形であると考えることができる。
【００４２】
（第４の実施形態）
図３１は本発明の第４の実施形態に係るＥＳＤ保護回路の回路図であり、図２４に示す第３の実施形態のπ型フィルタの段数を増やしたものに相当する。入出力端子１７に第１の保護素子１の一端およびインダクタ７の一端が接続され、インダクタ７の他端は第２の保護素子２の一端及びインダクタ８の一端に接続され、インダクタ８の他端は第３の保護素子３の一端と内部回路２０が接続される出力端子２１に接続されている。保護素子１，２，３の夫々の他端は基準電位に接続されている。
【００４３】
上記の構成においても、入力端子１７と出力端子２１の間の保護回路は対称形に構成されており、第３の実施形態に比べて周波数特性をさらに拡大することが可能である。
【００４４】
図３２に、第４の実施形態の、より実際的な回路構成を示す。図３１の回路に電源端子ＶＤＤ１８，接地端子ＶＳＳ１９が追加され、電源ＶＤＤと保護素子７、８の両端と接続点の間に第２の保護素子４、５，６が追加されている。このため、入力端子１７とＶＳＳ端子１９の間にＥＳＤが印加された場合のみならず、入力端子１７とＶＤＤ端子１８の間にＥＳＤが印加された場合にも静電破壊保護が有効に機能する。なお、図３２の等価回路は、図３１のようになる。
【００４５】
図３３は、第４の実施形態の第１の変形例に係る保護回路の回路図である。図３１の第２の保護素子２がキャパシタ１０で置換され、第３の保護素子３が第２の保護素子２となったものである。
【００４６】
上記の回路構成において、ＥＳＤ保護素子１，２の寄生容量を０．４ｐＦとし、インダクタンス７，８を０．３ｎＨ、キャパシタンス１０の静電容量を１．３ｐＦとした場合の計算値を図３４に示す。同図には、比較例としては０．４ｐＦのＥＳＤ保護素子のみの特性を示している。図３３の保護回路の場合、出力電圧は周波数１４〜１８ＧＨｚに亘り１Ｖとなり、帯域通過型の特性を示している。このような特性は、従来の伝送線路型の構成及び設計方法（例えば図４２）では実現できず、本発明にて初めて実現できたものである。
【００４７】
図３５は第４の実施形態の第２の変形例に係るＥＳＤ保護回路の回路図であり、図３１において、第１、第３の保護素子１、３を夫々静電破壊保護用のキャパシタ１０、１１に置換したものである。所要面積が大きいＥＳＤ保護素子の代わりにキャパシタを用いることで、所要面積を低減できるとともに、図３１の実施形態と同様な効果が得られる。
【００４８】
図３６は第４の実施形態の第３の変形例に係るＥＳＤ保護回路の回路図であり、図３１において、第１、第２の保護素子１、２を夫々静電破壊保護用キャパシタ１０、１１で構成したものである。このように構成しても、図３１の実施形態と同様な効果が得られる。
【００４９】
図３７は第４の実施形態の第４の変形例に係るＥＳＤ保護回路の回路図であり、図３１において、第２、第３の保護素子２、３を夫々静電破壊保護用キャパシタ１０、１１で置換したものである。このように構成しても、図３１の実施形態と同様な効果が得られる。
【００５０】
図３８は第４の実施形態の第５の変形例に係るＥＳＤ保護回路の回路図であり、図３１において、第１の保護素子１をキャパシタ１０で置換したものである。このように構成しても、図３１の実施形態と同様な効果が得られる。
【００５１】
図３９は第４の実施形態の第６の変形例に係るＥＳＤ保護回路の回路図であり、図３１において、第３の保護素子３をキャパシタ１０で構成したものである。このように構成しても、図３１の実施形態と同様な効果が得られる。なお、第１〜第６の変形例の保護回路も、等価回路的には入出力間で対称形である。
【００５２】
（応用例）
ここでは、本発明のＥＳＤ保護回路の応用例について説明する。  
高速Ｉ／Ｏ回路のＥＳＤ保護回路として、図４０、４１に示すように入力端子１７と電源端子ＶＤＤ１８の間にダイオード４５を接続し、入力端子１７と接地端子ＶＳＳ１９の間にダイオード４４を接続し、かつ電源端子ＶＤＤ１８と接地端子ＶＳＳ１９の間にＥＳＤ保護素子1００を設ける方法もある。
【００５３】
ここでダイオード４５，４４は、入力端子１７に印加される静電気を電源ＶＤＤおよび接地電位線ＶＳＳに逃がす役割を果たし、印加される静電気の極性によって、放電する方向を変えるので、カレントダイレクタと呼ばれることもある。この場合ダイオード４４，４５に電流が流れるときには常にダイオードの順方向特性を使用する。
【００５４】
図４０には、入力端子１７と電源端子ＶＤＤ１８の間にＥＳＤを印加した場合の電流経路を示してあり、短破線は入力端子１７に正電圧（＋）を印加した場合、長破線は入力端子１７に負電圧（−）を印加した場合である。図４１には、入力端子１７と接地端子ＶＳＳ１９の間にＥＳＤを印加した場合の電流経路を示してあり、短破線は入力端子１７に負電圧（−）を印加した場合、長破線は入力端子１７に正電圧（＋）を印加した場合である。なおこれら図４０、４１の場合、ＥＳＤ保護素子１００としては双方向に放電が可能な素子を用いる必要があるが、例えば、サイリスタ構造の保護素子とダイオード構造の保護素子を逆並列に接続する等の手段で実現できる。
【００５５】
図４２は、図１５の実施形態の保護回路を上記の入力回路に適用した場合の回路図である。この場合、ＥＳＤ保護素子１，２としてはダイオード構造のものを使用し、図４０または４１に記載のダイオード４４，４５の役割を割り付けるとともに、ＶＤＤとＶＳＳの間に双方向性ＥＳＤ保護素子１００を付加する。このように構成することにより、高速、高周波信号に対して、信号劣化のより少ないＥＳＤ保護回路を実現することができる。
【００５６】
このように、本発明の実施形態によれば、回路定数を適切に選択することにより低域通過型、帯域通過型、特性共に容易に実現できる。上記の説明ではインダクタンス素子としてインダクタを用いているが、全ての実施形態において、インダクタンス素子を伝送線路や金属配線で構成することもできる。
【図面の簡単な説明】
【００５７】
【図１】第１の実施形態に係るＥＳＤ保護回路（Ｔ型）の回路図。
【図２】本発明の実施形態で使用されるＥＳＤ保護素子の断面図。
【図３】本発明の実施形態で使用されるＥＳＤ保護素子の平面図。
【図４】本発明の実施形態で使用される他のＥＳＤ保護素子の断面図。
【図５】本発明の実施形態で使用される他のＥＳＤ保護素子の平面図。
【図６】本発明の実施形態で使用されるさらに他のＥＳＤ保護素子の断面図。
【図７】本発明の実施形態で使用されるさらに他のＥＳＤ保護素子の平面図。
【図８】本発明の実施形態で使用されるさらに他のＥＳＤ保護素子の断面図。
【図９】本発明の実施形態で使用されるさらに他のＥＳＤ保護素子の平面図。
【図１０】ＥＳＤ保護素子がキャパシタと等価であることを示す図。
【図１１】図１の回路を等価回路で表わした図。
【図１２】ＥＳＤ保護素子のみを用いた保護回路の出力電圧を計算するための回路図。
【図１３】第１の実施形態の保護回路の出力電圧を計算するための回路図。
【図１４】第１の実施形態の保護回路の出力電圧の周波数特性を、ＥＳＤ保護素子のみの従来回路の出力電圧の周波数特性と比較した図。
【図１５】第１の実施形態をより具体化した回路図。
【図１６】第２の実施形態に係るＥＳＤ保護回路（多段Ｔ型）の回路図。
【図１７】Ｔ型保護回路の段数による出力電圧周波数特性の変化を示した特性図。
【図１８】Ｔ型保護回路の出力電圧の周波数特性のインダクタンス値依存性を示す特性図。
【図１９】図１８の６〜１１ＧＨｚの部分の拡大図。
【図２０】図１６の２段型保護回路の出力電圧の周波数特性のインダクタンス値依存性を示す図。
【図２１】第２の実施形態をより具体化した回路図。
【図２２】第２の実施形態の第１の変形例に係るＥＳＤ保護回路の回路図。
【図２３】第２の実施形態の第１の変形例をより具体化した回路図。
【図２４】第３の実施形態に係るＥＳＤ保護回路（π型）の回路図。
【図２５】第３の実施形態をより具体化した回路図。
【図２６】第３の実施形態の第１の変形例に係るＥＳＤ保護回路の回路図。
【図２７】第３の実施形態の第１の変形例をより具体化した回路図。
【図２８】第３の実施形態の第２の変形例に係るＥＳＤ保護回路の回路図。
【図２９】第３の実施形態の第３の変形例に係るＥＳＤ保護回路の回路図。
【図３０】第３の実施形態の第４の変形例に係るＥＳＤ保護回路の回路図。
【図３１】第４の実施形態に係るＥＳＤ保護回路（多段π型）の回路図。
【図３２】第４の実施形態をより具体化した回路図。
【図３３】第４の実施形態の第１の変形例に係るＥＳＤ保護回路の回路図。
【図３４】図３３のπ型保護回路の出力電圧周波数特性をＥＳＤ保護素子のみの従来の保護回路の周波数特性と比較して示した特性図。
【図３５】第４の実施形態の第１の変形例に係るＥＳＤ保護回路の回路図。
【図３６】第４の実施形態の第２の変形例に係るＥＳＤ保護回路の回路図。
【図３７】第４の実施形態の第３の変形例に係るＥＳＤ保護回路の回路図。
【図３８】第４の実施形態の第４の変形例に係るＥＳＤ保護回路の回路図。
【図３９】第４の実施形態の第５の変形例に係るＥＳＤ保護回路の回路図。
【図４０】本発明の応用例の動作を説明するための入力保護回路の回路図。
【図４１】本発明の応用例の動作を説明するための入力保護回路の回路図。
【図４２】図１５の実施形態を、図４０（４１）の入力保護回路に適用した場合の回路図。
【図４３】図１４における比較例（従来例）の計算に用いた等価回路図。
【符号の説明】
【００５８】
１〜６…ＥＳＤ保護素子
７〜１３…インダクタンス
１７…入力端子
１８…電源端子ＶＤＤ
１９…接地端子ＶＳＳ
２０…内部回路
２１…出力端子
２２…内部回路ＶＤＤ電源端子
２３…内部回路ＶＳＳ電源端子
２４…電圧源
２５…電源内部抵抗
２６…内部回路入力インピーダンス
２７…Ｐ形基板
２８…ｐウェル
２９…ｎ+拡散層
３１…ゲート
３２…ソース
３３…ドレイン
３４…ボディ
３５…寄生ｎｐｎバイポーラトランジスタ
３６…アノード
３７…カソード
３８…寄生ｐｎｐバイポーラトランジスタ
３９…ｎウェル
４０…ｐ+拡散層
４１…ＳＴＩ(Shallow Trench Isolation)
４２…ゲート1
４３…ゲート２
４４、４５…ダイオード
１００…双方向性ＥＳＤ保護素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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