(57)【要約】【課題】  低誘電率膜と下地膜との密着強度を向上させ、後工程で発生する膜剥れや界面での水分の進入を防ぐことができる半導体装置の製造方法を提供することを目的とする。【解決手段】    基体の表面をプラズマに晒す工程と、前記プラズマに晒された前記基体の表面に低誘電率材料からなる絶縁膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法を提供する。基体の表面をプラズマに晒すことにより、その表面に改質層を形成して低誘電率材料からなる絶縁膜の付着強度を増加させることができる。を提供する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基体の表面をプラズマに晒す工程と、
前記プラズマに晒された前記基体の表面に低誘電率材料からなる絶縁膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
基体の表面をプラズマに晒して改質層を形成する工程と、
前記改質層の上に低誘電率材料からなる絶縁膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記プラズマは、ヘリウム（Ｈｅ）、水素（Ｈ２）、酸化窒素（Ｎ２Ｏ）及びアンモニア（ＮＨ３）よりなる群から選択された少なくともいずれかのガスを用いて形成されることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記低誘電率材料は、メチル基を含有するシリコン酸化物、水素基を含有するシリコン酸化物及び有機ポリマーの少なくともいずれかを主成分とすることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記基体の前記表面は、前記低誘電率材料と同質の材料からなる密着強化層が形成されてなることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記基体の前記表面は、前記低誘電率材料とは異質の材料からなる絶縁膜が形成されてなることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記異質の材料は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、炭化シリコン（ＳｉＣｘ）、炭酸化シリコン（ＳｉＣｘＯｙ）及び炭窒化シリコン（ＳｉＣｘＮｙ）よりなる群から選択されたいずれかであることを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、低誘電率絶縁膜を用いた層間絶縁構造を有する半導体の製造に用いて好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の金属配線は、その配線ピッチの縮小するにつれて配線抵抗と配線間容量の増大による信号遅延が大きな問題となってきている。その解決のため、配線間に設けられる層間絶縁膜の誘電率を低誘電率化することが不可欠となっている（例えば、特許文献１）。例えば、次世代半導体のテクノロジーノード６５ナノメータに対応する層間絶縁膜に要求される実効比誘電率は、２．２〜２．７とされている。
【特許文献１】特開平１１−９７５３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、低誘電率（low-k）膜は、多孔質状などに形成される場合が多いため、膜の特性上機械的な強度が弱く、また上層や下層の膜との密着強度が低下しやすい。この問題は、後工程での膜剥れや界面での水分の侵入による信頼性の低下などの問題を誘発する。また、空孔が形成された低誘電率膜の場合、密着性が低いと、膜内において界面に沿ったボイドの発生などが起こる場合もある。
【０００４】
低誘電率膜と下層の下地膜との密着性の強化のため、下地膜と低誘電率膜との間に密着強化層を挿入する構造も提案されているが、シリコン（Ｓｉ）を含む低誘電率膜の場合には、密着性の十分な改善が困難であった。
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、低誘電率膜と下地膜との密着強度を向上させ、後工程で発生する膜剥れや界面での水分の進入を防ぐことができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明によれば、基体の表面をプラズマに晒す工程と、前記プラズマに晒された前記基体の表面に低誘電率材料からなる絶縁膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【０００６】
または、本発明によれば、基体の表面をプラズマに晒して改質層を形成する工程と、前記改質層の上に低誘電率材料からなる絶縁膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【０００７】
ここで、前記プラズマは、ヘリウム（Ｈｅ）、水素（Ｈ２）、酸化窒素（Ｎ２Ｏ）及びアンモニア（ＮＨ３）よりなる群から選択された少なくともいずれかのガスを用いて形成されるものとすることができる。
【０００８】
また、前記低誘電率材料は、メチル基を含有するシリコン酸化物、水素基を含有するシリコン酸化物及び有機ポリマーの少なくともいずれかを主成分とするものとすることができる。
【０００９】
また、前記基体の前記表面は、前記低誘電率材料と同質の材料からなる密着強化層が形成されてなるものとすることができる。
【００１０】
また、前記基体の前記表面は、前記低誘電率材料とは異質の材料からなる絶縁膜が形成されてなるものとすることができる。
【００１１】
また、前記異質の材料は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、炭化シリコン（ＳｉＣｘ）、炭酸化シリコン（ＳｉＣｘＯｙ）及び炭窒化シリコン（ＳｉＣｘＮｙ）よりなる群から選択されたいずれかであるものとすることができる。
【００１２】
なお、本願明細書において「低誘電率材料」とは、比誘電率が従来の酸化シリコンよりも小さい材料を意味し、具体的には、比誘電率が４未満の材料を意味するものとする。
【発明の効果】
【００１３】
本発明によれば、低誘電率膜の形成に先だって、下地膜の表面に、Ｈｅなどのガスのプラズマによる表面処理を施すことにより、低誘電率膜と下地膜との密着性が向上し、ＣＭＰ（chemical mechanical polishing：化学機械研磨）工程などでの機械的応力がかかるプロセスにおいても剥れや界面での水分の注入などの問題が解決される。
【００１４】
その結果として、集積度の高い高性能の半導体装置を高い歩留まりで安定して製造することかでき、さらにその信頼性も向上させることができ、産業上のメリットは多大である。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、本発明の実施の形態にかかる半導体装置の製造方法の要部を表すフローチャートである。  
また、図２は、本実施形態の製造方法の要部を表す工程断面図である。
【００１６】
すなわち、本実施形態においては、図１（ステップＳ１２）及び図２（ａ）に表したように、まず、基体１０の上に、絶縁膜１２を形成する。後に実施例を参照しつつ詳述するように、基体１０としては、例えば所定の半導体素子などが形成された半導体基板などを用いることができる。
【００１７】
また、絶縁膜１２は、例えば、低誘電率膜、エッチングストッパ、バッファ層、ハードマスクなどの各種の用途に応じて適宜その材料を選択して用いることができる。例えば、エッチングストッパとして用いる場合、絶縁膜１２として窒化シリコン（ＳｉＮｘ）、炭化シリコン（ＳｉＣｘ）、炭酸化シリコン（ＳｉＣｘＯｙ）あるいは炭窒化シリコン（ＳｉＣｘＮｙ）などの薄膜を用いることができる。低誘電率膜として設ける場合には、メチル基を有するシリコン酸化物や、水素基を有するシリコン酸化物、有機ポリマーなど用いることができる。そのような材料としては、例えば、各種のシルセスキオキサン化合物、ポリイミド、炭化フッ素（fluorocarbon）、パリレン（parylene）、ベンゾシクロブテンなどを挙げることができる。
【００１８】
また、絶縁膜１２を構成する下地膜として、酸化シリコン（ＳｉＯｘ）を用いることもできる。なお、本発明においては、絶縁膜１２は必ずしも設ける必要はなく、省略することもできる。
【００１９】
次に、図１（ステップＳ１４）及び図２（ｂ）に表したように、密着強化層１４を形成する。密着強化層１４は、その上に形成する低誘電率膜の付着強度を強化させる役割を有する。すなわち、本具体例の場合には、絶縁膜１２の上に低誘電率膜を形成した場合よりも付着強度が高くなる材料により密着強化層１４を形成する。密着強化層１４の材料としては、具体的には、例えば、その上に形成する低誘電率膜と同質の材料を用いることができる。ただし、膜質や密度、空孔勧誘率などを適宜変えることが望ましい。すなわち、低誘電率膜としては、密度が低く、あるいは空孔含有率の高い材料を用いるが、密着強化層１４は、これら低誘電率膜と同質の材料で、密度がやや高くあるいは空孔含有率がやや低い材料により形成することができる。  
密着強化層１４の材料としては、例えば、メチル基を有するシリコン酸化物を用いることができる。
【００２０】
しかる後に、図１（ステップＳ１６）及び図２（ｃ）に表したようにプラズマ処理を施す。具体的には、例えば、ヘリウム（Ｈｅ）、水素（Ｈ２）、酸化窒素（Ｎ２Ｏ）、アンモニア（ＮＨ３）などのガスのプラズマＰを生成し、密着強化層１４の表面を暴露する。すると、密着強化層１４の表面に改質層１４ａが形成される。改質層１４ａは、その表面のラフネス（粗さ）が未処理の場合よりも大きく、また、親水面となる傾向がある。
【００２１】
その後、図１（ステップＳ１８）及び図２（ｄ）に表したように、改質層１４ａの低誘電率膜１６を形成する。低誘電率膜１６としては、例えば、多孔質のメチルシルセスキオキサン（methyl silsequioxane：ＭＳＱ）を用いることができる。また、その形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するスピン・オン・グラス（spin on glass：ＳＯＧ）法を用いることができる。
【００２２】
また、低誘電率膜１６の材料としては、メチル基を有するシリコン酸化物や、水素基を有するシリコン酸化物、有機ポリマーなど用いることができる。そのような材料としては、例えば、各種のシルセスキオキサン化合物、ポリイミド、炭化フッ素（fluorocarbon）、パリレン（parylene）、ベンゾシクロブテンなどを挙げることができる。
【００２３】
本発明によれば、ステップＳ１６においてプラズマ処理を施すことにより、低誘電率膜１６の付着力を増加できる。これは、プラズマ処理によって、密着強化層１４の表面にラフネスが大きい改質層１４ａが形成され、アンカー効果によって低誘電率膜１６の付着強度が増加するからであると考えられる。また同時に、プラズマ処理によって形成される改質層１４ａの表面は親水面となり、これも低誘電率膜１６の付着強度の増大に寄与すると考えられる。さらに、改質層１４ａの表面を親水面とすることにより、低誘電率膜１６との界面に沿って水分が侵入することを防ぐことができる。その結果として、耐湿性が向上し、良好な信頼性が得られる。
【００２４】
すなわち、本発明によれば、低誘電率膜と下地膜との密着性が向上し、ＣＭＰ（chemical mechanical polishing：化学機械研磨）工程などでの機械的応力がかかるプロセスにおいても剥れや界面での水分の注入などの問題が解決される。
【００２５】
なお、本発明におけるプラズマ処理の時間は、５秒乃至１２０秒程度とするとよい。処理時間が短すぎると改質層１４ａが効果的に形成されず、処理時間が長すぎると密着強化層１４が過度にスパッタされて消失するなどの弊害が生ずることがある。
【００２６】
図３は、本実施形態の変型例にかかる半導体装置の製造方法を表すフローチャートである。  
また、図４は、本変型例の製造方法を表す工程断面図である。これらの図面については、図１及び図２と同様の要素には同一の符号を付して詳細な説明は省略する。
【００２７】
本変型例においては、密着強化層１４を形成せず、絶縁膜１２の表面をプラズマ処理することにより、改質層１２ａを形成する。そして、この上に低誘電率膜１６を形成する。このようにしても、低誘電率膜１６の付着力を向上させることができる。
【００２８】
以下、本発明の実施例として、半導体集積回路の製造において、機能素子を金属配線にて接続する製造工程に本発明を適用した具体例について説明する。すなわち、本実施例では、金属配線間にシリコン酸化膜よりも誘電率が低い材料を使用した場合の金属配線工程について説明する。
【００２９】
図５及び図６は、本実施例の半導体装置の製造方法を表す工程断面図である。
【００３０】
まず、図５（ａ）に表したように、シリコンウェーハ１の上に、絶縁膜となるシリコン酸化膜２を５００ｎｍの厚みに成膜し、その上にエッチングストッパーの役割を果たす３０〜５０ｎｍ程度の厚さの窒化シリコン（ＳｉＮｘ）や炭化シリコン（ＳｉＣｘ）などからなる絶縁膜３をＣＶＤ（chemical vapor deposition）法により成膜する。このエッチングストッパー膜３は、その後形成される低誘電率膜をエッチングする際に、下層にまでエッチングが進行しないように制御する役割を有する。従って、エッチングストッパー膜３は、そのエッチングレートが低誘電率膜よりも１０〜２０倍程度低い材料により形成する必要がある。
【００３１】
次に、図５（ｂ）に表したように、この上にその後形成される低誘電率膜との密着性を上げるための密着強化層４を塗布法により１０〜５０ｎｍ程度の厚みに成膜する。本具体例における密着強化層４の材料としては、メチル基を含有するシリコン酸化物を用いることができる。この材料を５００ｒｐｍの回転数で塗布し、およそ４５０℃程度の温度でキュアする。
【００３２】
次に、図５（ｃ）に表したように、この密着強化層４の表面をプラズマ処理する。具体的には、出力が１ＫＷ、圧力が１ＫＰａ、温度が４００℃の条件でヘリウム（Ｈｅ）ガス、酸化窒素（Ｎ２Ｏ）ガス、水素（Ｈ２）ガスなどのプラズマに１５秒から３０秒程度晒す。すると、表面に改質層１４ａが形成される。
【００３３】
その後、図６（ａ）に表したように、空孔を有するＭＳＱ膜５を塗布法により２５０ｎｍの厚みに成膜し、さらにその上にＣＶＤ法により酸化シリコン膜６を形成する。低誘電率膜５の材料としては、誘電率が２．２、ヤング率が３Ｇｐａとなるものを用いた。また、低誘電率膜５の形成に際しては、９００ｒｐｍの回転数で塗布後、ホットプレート上でＮ２雰囲気中２５０℃でのベークを行い、最終的にはホットプレート上で４５０℃、１０分のキュアを行った。
【００３４】
しかる後に、図６（ｂ）に表したように金属配線を形成する。具体的は、リソグラフィ工程とエッチング工程により金属配線のための溝パターン形成した後、窒化タンタル（ＴａＮ）膜１０ｎｍ、タンタル（Ｔａ）膜１５ｎｍ、シード用の銅（Ｃｕ）膜６５ｎｍからなる積層膜７を、スパック法により真空中にしたまま連続堆積し、さらに電解めっき法により銅８を５００ｎｍ成膜し、ＣＭＰ法により溝以外のＣｕ、Ｔａ、ＴａＮを研磨して、溝部に金属配線を形成する。
【００３５】
本実施例においては、密着強化層４の表面をプラズマＰに晒して改質層４ａを形成することにより、低誘電率膜５の付着強度が増加する。その結果として、図６（ｂ）に関して前述したＣＭＰ法による研磨の工程においても、低誘電率膜５が剥がれるなどの問題を解消できる。
【００３６】
図７は、本発明により製造される半導体装置の要部断面構造を例示する模式図である。すなわち、同図は、半導体集積回路を構成するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transister）の要部断面構造を表す。
【００３７】
シリコン基板の表面部分が素子分離領域１０１により絶縁分離され、これら分離されたウエル１０２のそれぞれにＭＯＳＦＥＴが形成されている。それぞれのＭＯＳＦＥＴは、ソース領域１０７、ドレイン領域１０８と、これらの間に設けられたチャネル１０３と、を有する。チャネル１０３の上には、ゲート絶縁膜１０４を介してゲート電極１０６が設けられている。ソース・ドレイン領域１０７、１０８とチャネル１０３との間には、いわゆる「ショートチャネル効果」などを防ぐ目的で、ＬＤＤ（lightly doped drain）領域１０３Ｄが設けられている。そして、これらＬＤＤ領域１０３Ｄの上には、ゲート電極１０６に隣接してゲート側壁１０５が設けられている。ゲート側壁１０５は、ＬＤＤ領域１０３Ｄをセルフアライン（自己整合）的に形成するために設けられている。
【００３８】
また、ソース・ドレイン領域１０７、１０８とゲート電極１０６の上には、電極とのコンタクトを改善するためにシリサイド層１１９が設けられている。これら構造体の上は、第１の層間絶縁膜１１０と第２の層間絶縁膜１１１と第３の層間絶縁膜１１２により覆われ、これらを貫通するコンタクトホールを介して、ソースコンタクト１１３Ｓ、ゲートコンタクト１１３Ｇ、ドレインコンタクト１１３Ｄが形成されている。ここで、第１の層間絶縁膜１１０と第３の層間絶縁膜１１２は、エッチングストッパーとしての役割を有し、例えば、窒化シリコンにより形成することができる。また、第２の層間絶縁膜１１１は、例えば、多孔質の酸化シリコンなどからなる低誘電率膜とすることができる。
【００３９】
さらに、この上に、第４の層間絶縁膜１１４と第５の層間絶縁膜１１５が形成されている。そして、これらを貫通するトレンチにソース配線１１６Ｓ、ゲート配線１１６Ｇ、ドレイン配線１１６Ｄがそれぞれ埋め込み形成されている。ここで、第４の層間絶縁膜１１４も、多孔質の酸化シリコンからなる低誘電率膜とすることができる。また、第５の層間絶縁膜１１５は、窒化シリコンにより形成することができる。
【００４０】
以上説明したような半導体装置を製造するに際して、本発明によれば、第２の層間絶縁膜１１１を形成する前に、第１の層間絶縁膜１１０の表面をプラズマ処理することにより、第２の層間絶縁膜１１１の付着強度を増加することができる。
【００４１】
また、同様に、第４の層間絶縁膜１１４を形成する前に、第３の層間絶縁膜１１２の表面をプラズマ処理することにより、第４の層間絶縁膜の付着強度を増加することができる。
【００４２】
このようなプラズマ処理により、これら低誘電率材料からなる層間絶縁膜１１１、１１４の密着性を向上させ、ＣＭＰ工程における膜剥がれや、膜間への水分の侵入による半導体装置の劣化などを抑制することができる。
【００４３】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００４４】
例えば、半導体装置の具体的な構造やサイズ、材料などついては、当業者が適宜設計変更して適用したものも、本発明の要旨を含む限り、本発明の範囲に包含される。
【００４５】
また、各層の形成方法、形成条件、加工条件、エッチング条件、熱処理条件などについても、具体例にとして前述したもの以外にも当業者が適宜設計したものも本発明の範囲に包含される。
【００４６】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態にかかる半導体装置の製造方法の要部を表すフローチャートである。
【図２】本発明の実施形態の製造方法の要部を表す工程断面図である。
【図３】本発明の実施形態の変型例にかかる半導体装置の製造方法を表すフローチャートである。
【図４】本発明の変型例の製造方法を表す工程断面図である。
【図５】本発明の実施例の半導体装置の製造方法を表す工程断面図である。
【図６】本発明の実施例の半導体装置の製造方法を表す工程断面図である。
【図７】本発明により製造される半導体装置の要部断面構造を例示する模式図である。
【符号の説明】
【００４８】
１ シリコンウェーハ
２ シリコン酸化膜
３ エッチングストッパー膜
４ 密着強化層
４ａ 改質層
５ 低誘電率膜
６ 酸化シリコン膜
７ 積層膜
８ 銅
１０ 基体
１２ 絶縁膜
１２ａ 改質層
１４ 密着強化層
１４ａ 改質層
１６ 低誘電率膜
１０１ 素子分離領域
１０２ ウェル
１０３ チャネル
１０３Ｄ ＬＤＤ領域
１０４ ゲート絶縁膜
１０５ ゲート側壁
１０６ ゲート電極
１０７ ソース領域
１０８ ドレイン領域
１０９ シリサイド領域
１１０ 第１の層間絶縁膜（シリコン窒化膜）
１１１ 第２の層間絶縁膜（低誘電率膜）
１１２ 第３の層間絶縁膜（シリコン窒化膜）
１１３Ｄ ドレインコンタクト
１１３Ｇ ゲートコンタクト
１１３Ｓ ソースコンタクト
１１３ コンタクト
１１４ 第４の層間絶縁膜（低誘電率膜）
１１５ 第５の層間絶縁膜（シリコン窒化膜）
１１６Ｄ ドレイン配線
１１６Ｇ ゲート配線
１１６Ｓ ソース配線
【図１】
2005217142.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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