(57)【要約】【課題】  停止命令及び動作再開命令を用いることなく、マイクロプロセッサの消費電力を削減可能なマイクロプロセッサ制御回路を提供する。【解決手段】  マイクロプロセッサ１０から供給されるアドレスＡＤに基づいて命令ＲＳ及びマイクロプロセッサ１０のウェイトの制御に用いる動作指示コードＩＳを生成する命令生成回路２ａ、動作指示コードＩＳに基づき、マイクロプロセッサ１０に供給する動作クロックＣＬＫ２を停止させ、ラッチ制御信号ＲＣを生成するクロック生成回路３ａ、及びラッチ制御信号ＲＣに基づいて命令ＲＳをラッチしてマイクロプロセッサ１０に供給するラッチ回路４を備える。【選択図】    図１
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【特許請求の範囲】
【請求項１】
マイクロプロセッサから供給されるアドレスに基づいて命令及び前記マイクロプロセッサのウェイトの制御に用いる動作指示コードを生成する命令生成回路と、
前記動作指示コードに基づき、前記マイクロプロセッサに供給する動作クロックを停止させ、ラッチ制御信号を生成するクロック生成回路と、
前記ラッチ制御信号に基づいて前記命令をラッチして前記マイクロプロセッサに供給するラッチ回路
とを備えることを特徴とするマイクロプロセッサ制御回路。
【請求項２】
前記命令生成回路は、
前記命令が予め格納され、前記アドレスに応じて前記命令を出力するメモリと、
前記アドレス及び前記命令のいずれかを用いて前記動作指示コードを生成する動作指示コード生成回路
とを備えることを特徴とする請求項１に記載のマイクロプロセッサ制御回路。
【請求項３】
前記動作クロック生成回路は、
基準クロックを生成する基準クロック生成回路と、
前記動作指示コードに応じてクロック制御信号及び前記ラッチ制御信号を生成するクロック制御回路と、
前記クロック制御信号に基づいて前記基準クロックを前記動作クロックとして前記マイクロプロセッサに供給するスイッチ回路と、
前記マイクロプロセッサの動作条件を検知して基準クロック制御信号を生成し、前記基準クロックの周波数を制御する動作条件検出回路
とを備えることを特徴とする請求項１に記載のマイクロプロセッサ制御回路。
【請求項４】
前記クロック制御回路は、
前記動作指示コードをデコードするデコーダと、
デコードされた前記動作指示コードに基づいてカウント制御信号を生成するウェイトテーブルと、
前記カウント制御信号に応じて前記基準クロックをカウントするカウンタと、
前記基準クロックがカウントされる期間において前記ラッチ制御信号及び前記クロック制御信号を生成する比較回路
とを備えることを特徴とする請求項３に記載のマイクロプロセッサ制御回路。
【請求項５】
前記デコーダは、前記アドレスを更にデコードすることを特徴とする請求項４に記載のマイクロプロセッサ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロプロセッサを制御するマイクロプロセッサ制御回路に関する。
【背景技術】
【０００２】
半導体集積回路の高集積化に伴い、マイクロプロセッサの動作速度が飛躍的に向上している。マイクロプロセッサの動作速度向上に伴い、マイクロプロセッサの消費電力量の増大が問題となっている。半導体集積回路における低消費電力化の手法の一つに、半導体集積回路に供給する動作クロックの制御による手法がある。特に、マイクロプロセッサの消費電力を削減するためには、高速な処理を必要としない期間及びマイクロプロセッサのウェイト期間において動作クロックが制御される。「ウェイト」とは、マイクロプロセッサがメモリ等の周辺回路にアクセスする際、マイクロプロセッサの動作が停止する状態を意味する。マイクロプロセッサの消費電力削減を目的として、マイクロプロセッサの動作を停止させる命令（以下において「停止命令」という。）をプログラムに組み込む手法が知られている（例えば、特許文献１参照。）。
【特許文献１】特開平６−５１８１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述した停止命令を用いる手法においては、停止命令を予めプログラムに組み込む必要があるために命令数の増加が生じる。更に、停止状態から通常動作に復帰するためには、外部からの動作再開命令が必要となる。停止状態と通常動作との切り換えが頻繁に発生すると、切り換えタイミングの調整が困難となる。
【０００４】
上記問題点を鑑み、本発明は、停止命令及び動作再開命令を用いることなく、マイクロプロセッサの消費電力を削減可能なマイクロプロセッサ制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成する為に、本発明の特徴は、（イ）マイクロプロセッサから供給されるアドレスに基づいて命令及びマイクロプロセッサのウェイトの制御に用いる動作指示コードを生成する命令生成回路；（ロ）動作指示コードに基づき、マイクロプロセッサに供給する動作クロックを停止させ、ラッチ制御信号を生成するクロック生成回路；（ハ）ラッチ制御信号に基づいて命令をラッチしてマイクロプロセッサに供給するラッチ回路を備えるマイクロプロセッサ制御回路であることを要旨とする。
【発明の効果】
【０００６】
本発明によれば、停止命令及び動作再開命令を用いることなく、マイクロプロセッサの消費電力を削減可能なマイクロプロセッサ制御回路を提供できる。
【発明を実施するための最良の形態】
【０００７】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。この第１及び第２の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００８】
（第１の実施の形態）
本発明の第１の実施の形態に係るマイクロコンピュータは、図１に示すように、マイクロプロセッサ１０及びマイクロプロセッサ１０に接続されたマイクロプロセッサ制御回路１ａを備える。マイクロプロセッサ制御回路１ａは、命令生成回路２ａ、動作クロック生成回路３ａ、及びラッチ回路４を備える。命令生成回路２ａは、マイクロプロセッサ１０から供給されるアドレスＡＤに基づいて命令ＲＳ及びマイクロプロセッサ１０のウェイトの制御に用いる動作指示コードＩＳを生成する。動作クロック生成回路３ａは、動作指示コードＩＳに基づき、マイクロプロセッサ１０に供給する動作クロックＣＬＫ２を停止させ、ラッチ制御信号ＲＣを生成する。ラッチ回路４は、ラッチ制御信号ＲＣに基づいて命令ＲＳをラッチしてマイクロプロセッサ１０に供給する。尚、マイクロプロセッサ１０は、チップセレクト信号ＣＳを用いて、命令生成回路２ａ及び動作クロック生成回路３ａのいずれかを選択する。
【０００９】
更に、命令生成回路２ａは、マイクロプロセッサ１０に接続されたメモリ２１ａ、マイクロプロセッサ１０及びメモリ２１ａに接続された命令キャッシュ２２ａ、及びメモリ２１ａと命令キャッシュ２２ａとの間に接続された動作指示コード生成回路２３ａを備える。メモリ２１ａには命令ＲＳが予め格納される。メモリ２１ａは、アドレスＡＤ及びチップセレクト信号ＣＳに応じて命令ＲＳを動作指示コード生成回路２３ａ及び命令キャッシュ２２ａに供給する。動作指示コード生成回路２３ａは、命令ＲＳから動作指示コードＩＳを生成する。命令ＲＳは、命令の種別を示すオペコード及びデータ領域であるオペランドから構成される。動作指示コード生成回路２３ａは、例えばオペコードから命令の種類を判断して動作指示コードＩＳを生成する。命令キャッシュ２２ａは、命令ＲＳを格納する命令格納領域２２１及び動作指示コードＩＳを格納する動作指示コード格納領域２２２を備える。
【００１０】
また、動作クロック生成回路３ａは、基準クロック生成回路３２ａ、タイマ回路３１、基準クロック生成回路３２ａ及びタイマ回路３１に接続されたクロック制御回路５ａ、クロック制御回路５ａ及び基準クロック生成回路３２ａに接続されたスイッチ回路３３を備える。タイマ回路３１は一定周期でタイマ信号ＳＲＴＣを生成する。基準クロック生成回路３２ａは基準クロックＣＬＫ１を生成する。クロック制御回路５ａは、動作指示コードＩＳ、チップセレクト信号ＣＳ、及びタイマ信号ＳＲＴＣに基づいてラッチ制御信号ＲＣ及びクロック制御信号ＣＣを生成する。スイッチ回路３３は、クロック制御信号ＣＣに基づいて基準クロックＣＬＫ１を動作クロックＣＬＫ２としてマイクロプロセッサ１０に供給する。
【００１１】
更に、クロック制御回路５ａは、図２に示すように、動作指示コード入力端子５０ａ、チップセレクト信号入力端子５０ｅ、タイマ信号入力端子５０ｂ、クロック制御信号出力端子５０ｃ、ラッチ制御信号出力端子５０ｄ、基準クロック入力端子５０ｉ、デコーダ５２ａ、ウェイトテーブル５３、カウンタ５４、及び比較回路５５を備える。デコーダ５２ａは、動作指示コード入力端子５０ａ及びチップセレクト信号入力端子５０ｅに入力が接続される。ウェイトテーブル５３は、デコーダ５２ａとカウンタ５４との間に接続される。比較回路５５は、カウンタ５４、タイマ信号入力端子５０ｂ、及びデコーダ５２ａに入力が接続され、ラッチ制御信号出力端子５０ｄ及びクロック制御信号出力端子５０ｃに出力が接続される。
【００１２】
また、デコーダ５２ａは、チップセレクト信号ＣＳに応じて動作指示コードＩＳをデコードする。ウェイトテーブル５３は、デコードされた動作指示コードＩＳに基づいてカウント制御信号ＣＴを生成する。カウンタ５４は、カウント制御信号ＣＴに応じて基準クロックＣＬＫ１をカウントする。比較回路５５は、基準クロックＣＬＫ１がカウントされる期間においてラッチ制御信号ＲＣ及びクロック制御信号ＣＣを生成する。また、比較回路５５は、タイマ信号ＳＲＴＣに応じてラッチ制御信号ＲＣ及びクロック制御信号ＣＣの供給を停止する。
【００１３】
以下に、図１〜図３を用いて第１の実施の形態に係るマイクロプロセッサ制御回路１ａの動作を説明する。
【００１４】
（イ）先ず、図１に示す基準クロック生成回路３２ａは、図３（ａ）に示すように基準クロックＣＬＫ１を生成する。基準クロックＣＬＫ１は、クロック制御回路５ａ及びスイッチ回路３３に供給される。尚、図３（ｄ）に示すように、チップセレクト信号ＣＳは、時刻ｔ１〜ｔ３の期間においてはロウレベルである。更に、図３（ｂ）の時刻ｔ２において、図１に示すメモリ２１ａは、アドレスＡＤに応じ、命令ＲＳを命令キャッシュ２２ａ及び動作指示コード生成回路２３ａに供給する。また図３（ｃ）の時刻ｔ２において、動作指示コード生成回路２３ａは、命令ＲＳに応じて動作指示コードＩＳを生成する。
【００１５】
（ロ）次に、図３（ｄ）の時刻ｔ３において、チップセレクト信号ＣＳがハイレベルに立ち上がる。チップセレクト信号ＣＳがハイレベルに立ち上がると、図２に示すデコーダ５２ａは、動作指示コードＩＳをデコードする。デコードされた動作指示コードＩＳはウェイトテーブル５３によりウェイト期間がカウンタ５４に設定される。ここで、カウンタ５４に設定されるウェイト期間が８クロックサイクルであるとする。ウェイト期間がカウンタ５４に設定されると、図３（ｅ）の時刻ｔ３において、クロック制御信号ＣＣがロウレベルに立ち下がる。クロック制御信号ＣＣがロウレベルに立ち下がると、図１に示すスイッチ回路３３はオフ状態となる。この結果、図３（ｈ）の時刻ｔ３において動作クロックＣＬＫ２が停止する。また図３（ｆ）の時刻ｔ３において、ラッチ制御信号ＲＣがハイレベルに立ち上がる。ラッチ制御信号ＲＣがハイレベルに立ち上がると、図１に示すラッチ回路４は命令キャッシュ２２ａからの命令ＲＳをラッチする。
【００１６】
（ハ）次に、図３（ｇ）の時刻ｔ４においてカウンタ５４のカウントが終了する。カウントが終了すると、図３（ｅ）の時刻ｔ４においてクロック制御信号ＣＣがハイレベルに立ち上がる。更に図３（ｆ）の時刻ｔ４においてラッチ制御信号ＲＣがロウレベルに立ち下がる。この結果、図３（ｈ）の時刻ｔ４において、マイクロプロセッサ１０に対する制御クロックＣＬＫ２の供給が再開する。
【００１７】
（ニ）次に、図３（ｄ）の時刻ｔ５において、チップセレクト信号ＣＳがハイレベルに立ち上がる。また、図３（ｂ）の時刻ｔ５において、アドレスＡＤに応じて命令ＲＳが出力される。命令ＲＳが出力されると、動作指示コード生成回路２３ａは図３（ｃ）の時刻ｔ５において、命令ＲＳに応じて動作指示コードＩＳを生成する。ここで、カウンタ５４に設定されるウェイト期間が６クロックサイクルであるとする。ウェイト期間がカウンタ５４に設定されると、図３（ｅ）の時刻ｔ５において、クロック制御信号ＣＣがロウレベルに立ち下がる。また図３（ｆ）の時刻ｔ６において、ラッチ制御信号ＲＣがハイレベルに立ち上がる。ラッチ制御信号ＲＣがハイレベルに立ち上がると、ラッチ回路４は命令キャッシュ２２ａからの命令ＲＳをラッチする。
【００１８】
このように、第１の実施の形態に係るマイクロプロセッサ制御回路１ａによれば、命令ＲＳから動作指示コードＩＳを生成することにより、停止命令を用いることなくマイクロプロセッサ１０の低消費電力化を実現できる。また、マイクロプロセッサ１０の動作再開のタイミングは、カウンタ５４に設定するクロックサイクル数で制御できるため、動作再開命令を不要とすることができる。停止命令及び動作再開命令を用いていないので命令格納領域２２１及びメモリ２１ａの使用効率を向上させることができる。更に、命令ＲＳから動作指示コードＩＳを生成することにより、マイクロプロセッサ１０の処理の進行に合わせて動作クロックＣＬＫ２を制御できるため、消費電力の削減効果が大きい。
【００１９】
図１に示したマイクロプロセッサ１０、動作クロック生成回路３ａ、ラッチ回路４、命令キャッシュ２２ａ、及び動作指示コード生成回路２３ａは、例えば図４に示すように、同一の半導体チップ１０１上にモノリシックに集積化し、半導体集積回路１００を形成できる。図４に示す例においては、半導体集積回路１００は、半導体チップ１０１上にボンディングパッド１０２、１０３、及び１０４を備えている。ボンディングパッド１０２は、マイクロプロセッサ１０からのチップセレクト信号ＣＳを図１に示すメモリ２１ａに伝達する為の内部端子である。ボンディングパッド１０３は、マイクロプロセッサ１０からのアドレスＡＤをメモリ２１ａに伝達する為の内部端子である。ボンディングパッド１０４は、メモリ２１ａからの命令ＲＳを動作指示コード生成回路２３ａ及び命令キャッシュ２２ａに伝達する為の内部端子である。
【００２０】
（第１の実施の形態の第１の変形例）
第１の実施の形態の第１の変形例に係るマイクロプロセッサ制御回路１ｂとして図５に示すように、動作クロック生成回路３ｂが、マイクロプロセッサ１０の動作条件を検知して基準クロック制御信号ＯＳを生成し、基準クロックＣＬＫ１の周波数を制御する動作条件検出回路６を更に備える構成でも良い。ここで「動作条件」とは、例えばマイクロプロセッサ１０の温度及びマイクロプロセッサ１０に供給される電源電圧等を意味する。基準クロック制御信号ＯＳは、クロック制御回路５ｂを介して基準クロック生成回路３２ｂに伝達される。
【００２１】
更に、動作指示コード生成回路２３ｂが、命令ＲＳに代えてアドレスＡＤから動作指示コードＩＳを生成する点が図１と異なる。具体的には動作指示コード生成回路２３ｂは、アドレスＡＤの変化状況を監視することにより動作指示コードＩＳを生成する。
【００２２】
また動作条件検知回路６は、例えば、温度センサ６１、電源電圧検出回路６２、及び温度センサ６１と電源電圧検出回路６２とに接続された判定回路６３を備える。温度センサ６１は、マイクロプロセッサ１０の温度を検出する。電源電圧検出回路６２は、マイクロプロセッサ１０に供給される電源電圧の電圧値を検出する。判定回路６３は、電源電圧検出回路６２及び温度センサ６１のそれぞれの出力信号に基づいて基準クロック制御信号ＯＳを生成する。
【００２３】
具体的には、マイクロプロセッサ１０の温度が上昇した場合及び電源電圧が十分に供給されている場合、判定回路６３は基準クロックＣＬＫ１の周波数を減少させる。これに対して、マイクロプロセッサ１０の温度及び電源電圧が下降した場合、判定回路６３は基準クロックＣＬＫ１の周波数を増加させる。
【００２４】
更に、クロック生成回路５ｂは図６に示すように、基準クロック制御信号入力端子５０ｇ、基準クロック制御信号入力端子５０ｇに接続された動作条件レジスタ５００、動作条件レジスタ５００に接続された基準クロック制御信号出力端子５０ｆを更に備える点が図２に示すクロック制御回路５ａと異なる。動作条件レジスタ５００は、カウンタ５４のカウント期間において、基準クロック制御信号ＯＳを基準クロック３２ｂに供給する。
【００２５】
第１の実施の形態の第１の変形例に係るマイクロプロセッサ制御回路１ｂによれば、動作指示コード生成回路２３ｂがアドレスＡＤの変化状況を監視して動作指示コードＩＳを生成することにより、停止命令及び動作再開命令を用いることなくマイクロプロセッサ１０の消費電力を削減できる。また、動作条件検出回路６が、マイクロプロセッサ１０の動作条件を検知して基準クロックＣＬＫ１の周波数を制御することにより、効率的にマイクロプロセッサ１０の消費電力を削減できる。
【００２６】
（第１の実施の形態の第２の変形例）
本発明の第１の実施の形態の第２の変形例に係るマイクロプロセッサ制御回路１ｃとして図７に示すように、メモリ２１ｂに動作指示コードＩＳが予め格納される構成でも良い。即ち、メモリ２１ｂは、命令を格納する命令格納領域２１１及び動作指示コードを格納する動作指示コード格納領域２１２を備える。この場合、動作指示コードＩＳは、命令ＲＳがメモリ２１ｂに格納される際、例えば特殊なコンパイラにより生成される。また図７に示す例においては、命令生成回路２ｂは、図１に示す命令キャッシュ２２ａに代えて入出力回路２４を備えている。
【００２７】
（第１の実施の形態の第３の変形例）
本発明の第１の実施の形態の第３の変形例に係るマイクロプロセッサ制御回路１ｄとして図８に示すように、命令生成回路２ｄが、アドレスの管理を行うメモリ管理ユニット（ＭＭＵ）２００を更に備える構成でも良い。ＭＭＵ２００は、マイクロプロセッサ１０に接続されたアドレス変換回路２０１、アドレス変換回路２０１に接続されたエリア情報格納回路２０２、及びアドレス変換回路２０１とクロック制御回路５ａとの間に接続された動作指示コード生成回路２３ｂを備える。或いは、動作指示コード生成回路２３ｂの出力が命令キャッシュ２２ｂに接続される構成でも良い。
【００２８】
また、エリア情報格納回路２０２には、メモリ２１ａのエリア情報が予め格納される。「エリア情報」とは、例えば命令領域及びデータ領域等に分割されたアドレスの領域に関する情報を意味する。アドレス変換回路２０１は、アドレスＡＤに対応するエリア情報を用いてアドレス変換を行う。動作指示コード生成回路２３ｂは、アドレス変換されたアドレスＡＤから動作指示コードＩＳを生成する。具体的には動作指示コード生成回路２３ｂは、例えば、アドレスＡＤにより命令コード領域及びデータ領域等に不正なアクセスが行われた場合に動作指示コードＩＳを生成する。
【００２９】
（第２の実施の形態）
本発明の第２の実施の形態に係るマイクロプロセッサ制御回路１ｅは、図９に示すように、マイクロプロセッサ１０からのアドレスＡＤが、クロック制御回路５ｂに供給されている点が図１に示すマイクロプロセッサ制御回路１ａと異なる。アドレスＡＤは、図１０に示すアドレス入力端子５０ｈを介してデコーダ５２ｂに伝達される。デコーダ５２ｂは、動作指示コードＩＳに加えてアドレスＡＤを更にデコードする。デコーダ５２ｂは、アドレスＡＤをデコードすることにより、マイクロプロセッサ１０に対する動作クロックＣＬＫ２の供給を停止するか否か制御する。その他の構成については、図１に示すマイクロプロセッサ制御回路１ｅと同様である。また、図９に示すマイクロプロセッサ制御回路１ｅの一部は、図４と同様に同一半導体基板上にモノリシックに集積化して半導体集積回路を形成可能である。
【００３０】
以下に、図９〜図１１を用いて第２の実施の形態に係るマイクロプロセッサ制御回路１ｅの動作を説明する。但し、第１の実施の形態に係るマイクロプロセッサ制御回路１ａの動作と同様の動作については重複する説明を省略する。
【００３１】
（イ）先ず、図９に示す基準クロック生成回路３２ａは、図１１（ａ）に示すように基準クロックＣＬＫ１を生成する。図１１（ｄ）の時刻ｔ２において、動作指示コード生成回路２３ａは、命令ＲＳに応じて動作指示コードＩＳを生成する。図１０に示すデコーダ５２ｂは、動作指示コードＩＳをデコードする。デコードされた動作指示コードＩＳはウェイトテーブルによりウェイト期間がカウンタ５４に設定される。ウェイト期間がカウンタ５４に設定されると、図１１（ｆ）の時刻ｔ２において、クロック制御信号ＣＣがロウレベルに立ち下がる。クロック制御信号ＣＣがロウレベルに立ち下がると、スイッチ回路３３はオフ状態となる。この結果、図３（ｉ）の時刻ｔ２において動作クロックＣＬＫ２が停止する。
【００３２】
（ロ）次に、図１１（ｈ）の時刻ｔ３においてカウンタ５４のカウントが終了する。カウントが終了すると、図１１（ｆ）の時刻ｔ３においてクロック制御信号ＣＣがハイレベルに立ち上がる。更に図１１（ｇ）の時刻ｔ３においてラッチ制御信号ＲＣがロウレベルに立ち下がる。この結果、図１１（ｉ）の時刻ｔ３において、マイクロプロセッサ１０に対する制御クロックＣＬＫ２の供給が再開する。
【００３３】
（ハ）次に、デコーダ５２ｂは、図１１の時刻ｔ４において、アドレスＡＤをデコードする。この結果、６クロックサイクルのウェイト期間がであるとする。ウェイト期間がカウンタ５４に設定される。また、図１１（ｆ）の時刻ｔ５において、クロック制御信号ＣＣがロウレベルに立ち下がる。また図１１（ｆ）の時刻ｔ５において、ラッチ制御信号ＲＣがハイレベルに立ち上がる。ラッチ制御信号ＲＣがハイレベルに立ち上がると、ラッチ回路４は命令キャッシュ２２ａからの命令ＲＳをラッチする。
【００３４】
このように、第２の実施の形態に係るマイクロプロセッサ制御回路１ｅによればデコーダ５２ｂがアドレスＡＤをデコードすることにより、停止命令及び動作再開命令を用いることなくマイクロプロセッサ１０の消費電力を削減できる。
【００３５】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３６】
上述した第１の実施の形態においては、動作指示コード生成回路２３ａが命令ＲＳから動作指示コードＩＳを生成する一例を説明した。また、第１の実施の形態の第１の変形例においては、動作指示コード生成回路２３ｂがアドレスＡＤから動作指示コードＩＳを生成する一例を説明した。しかしながら、動作指示コード生成回路２３ａ及び２３ｂが、命令ＲＳ及びアドレスＡＤの両方を用いて動作指示コードＩＳを生成しても良い。
【００３７】
また、実施の形態においては、動作指示コードＩＳを命令キャッシュ２２ａ及び２２ｂ、又はメモリ２１ａ及び２１ｂに格納する一例を説明したが、例えば連想メモリ等に動作指示コードＩＳを格納しても良い。
【００３８】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００３９】
【図１】第１の実施の形態に係るマイクロコンピュータの構成を示すブロック図である。
【図２】第１の実施の形態に係るクロック制御回路の構成を示すブロック図である。
【図３】第１の実施の形態に係るマイクロコンピュータの動作を示すタイムチャートである。
【図４】第１の実施の形態に係るマイクロコンピュータの一部を同一半導体チップ上にモノリシックに集積化した構成を示す模式図である。
【図５】第１の実施の形態の第１の変形例に係るマイクロコンピュータの構成を示すブロック図である。
【図６】第１の形態の第１の変形例に係るクロック制御回路の構成を示すブロック図である。
【図７】第１の実施の形態の第２の変形例に係るマイクロコンピュータの構成を示すブロック図である。
【図８】第１の実施の形態の第３の変形例に係るマイクロコンピュータの構成を示すブロック図である。
【図９】第２の実施の形態に係るマイクロコンピュータの構成を示すブロック図である。
【図１０】第２の実施の形態に係るクロック制御回路の構成を示すブロック図である。
【図１１】第２の実施の形態に係るマイクロコンピュータの動作を示すタイムチャートである。
【符号の説明】
【００４０】
１ａ〜１ｅ…マイクロプロセッサ制御回路
２ａ〜２ｃ…命令生成回路
３ａ、３ｂ…動作クロック生成回路
４…ラッチ回路
５ａ〜５ｂ…クロック制御回路
６…動作条件検知回路
１０…マイクロプロセッサ
２１ａ、２１ｂ…メモリ
２２ａ、２２ｂ…命令キャッシュ
２３ａ、２３ｂ…動作指示コード生成回路
２４…入出力回路
３１…タイマ回路
３２ａ、３２ｂ…基準クロック生成回路
３３…スイッチ回路
５０ａ…動作指示コード入力端子
５０ｂ…タイマ信号入力端子
５０ｃ…クロック制御信号出力端子
５０ｄ…ラッチ制御信号出力端子
５０ｅ…チップセレクト信号入力端子
５０ｇ…基準クロック制御信号入力端子
５２ａ、５２ｂ…デコーダ
５３…ウェイトテーブル
５４…カウンタ
５５…比較回路
６１…温度センサ
６２…電源電圧検出回路
６３…判定回路
１００…半導体集積回路
１０１〜１０４…半導体チップ
２００…メモリ管理ユニット
２０１…アドレス変換回路
２０２…エリア情報格納回路
２１１…命令格納領域
２１２…動作指示コード格納領域
２２１…命令格納領域
２２２…動作指示コード格納領域
５００…動作条件レジスタ
【図１】
2005250864.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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