(57)【要約】【課題】異常検出電圧Ｖｒ３を備えることなく、０Ｖ付近の任意の電圧を正確に検出することが可能であり、しかもチャタリングを発生することなく、外来ノイズにも強い異常電圧検出回路を備負電圧の基準電圧を簡単に作成する。【解決手段】直流電源Ｖｄｄを直列接続された複数のキャパシタＣに印加して、キャパシタＣを均等に充電するために、キャパシタＣの各々の電圧が、制御回路からの制御信号に応じて電圧設定回路ＶＳにより設定されたモニタ電圧を超えると、キャパシタＣの各々に接続されている充電電流をバイパスするバイパストランジスタＱを制御し、キャパシタＣの充電電流をバイパスする並列モニタ回路１において、キャパシタＣの電圧が０Ｖ付近の電圧であることを検出するコンパレータＣＭＰ２を備え、コンパレータＣＭＰ２は、入力にオフセット電圧を持たせ、さらにコンパレータＣＭＰ２の出力の状態に応じて、オフセット電圧の値を変更することでヒステリシス特性をたせる。【選択図】  図１
2005278244.tif 000002
【特許請求の範囲】
【請求項１】
直流電源を直列接続された複数のキャパシタに印加して、前記複数のキャパシタを均等に充電するために、前記キャパシタの各電圧が制御回路からの制御信号に応じて電圧設定回路により設定されたモニタ電圧を超えたとき、前記キャパシタの各々に接続されている充電電流をバイパスするバイパストランジスタを制御して、前記キャパシタの充電電流をバイパスする並列モニタ回路において、
前記キャパシタの両端子電圧を入力とし、入力にオフセット電圧を持たせて、０Ｖ付近の検出電圧に設定し、かつ出力の状態に応じて前記オフセット電圧の値を変更することでヒステリシス特性を持たせたコンパレータを設けることを特徴とした並列モニタ回路。
【請求項２】
請求項１記載の並列モニタ回路において、
前記キャパシタの０Ｖ付近の電圧設定を、前記オフセット電圧と前記ヒステリシス電圧の幅で行うことを特徴とした並列モニタ回路。
【請求項３】
請求項１または２記載の並列モニタ回路において、
前記コンパレータの出力に、該コンパレータの出力がその遅延時間以上継続した場合に該出力を制御回路に送出するための遅延回路を設けたことを特徴とする並列モニタ回路。
【請求項４】
請求項１から３のいずれか一つに記載の並列モニタ回路において、
前記キャパシタの両端子に、各キャパシタの電圧に比例した電圧を生成する電圧設定回路を設け、該比例の定数を制御回路から送られるコード信号の組み合わせにより設定することを特徴とする並列モニタ回路。
【請求項５】
請求項１から４のいずれか一つに記載の並列モニタ回路において、
前記設定された電圧と基準電圧とを比較する第２のコンパレータと、該設定電圧が該基準電圧を超えたとき前記キャパシタの充電電流をバイパスするバイパストランジスタとの間に、制御回路から送られてくる出力イネーブル信号により制御される出力制御回路を設けたことを特徴とする並列モニタ回路。
【請求項６】
請求項４または５記載の並列モニタ回路において、
前記キャパシタの電圧が上昇して、前記電圧設定回路の出力電圧が基準電圧を超えたとき、前記第２のコンパレータが反転して、反転出力を制御回路に送出することにより、該制御回路は該キャパシタの充電を停止することを特徴とする並列モニタ回路。
【請求項７】
請求項１または２記載の並列モニタ回路において、
前記コンパレータを、差動増幅回路と該差動増幅回路に接続された出力増幅回路とで構成した場合に、該差動増幅回路の反転入力回路と非反転入力回路を形成する各トランジスタのゲート長／ゲート幅を異ならせたことを特徴とする並列モニタ回路。
【請求項８】
請求項１，２または７のいずれか一つに記載の並列モニタ回路において、
前記コンパレータのオフセット電圧は、前記差動増幅回路の反転入力回路と非反転入力回路を形成する各トランジスタのゲート長を変えることにより、変更することを特徴とする並列モニタ回路。
【請求項９】
請求項１，２，７または８のいずれか一つに記載の並列モニタ回路において、
前記コンパレータを、差動増幅回路と該差動増幅回路に接続された出力増幅回路とで構成した場合に、該差動増幅回路の非反転入力回路を形成し、互いに共通のゲートを入力とした２つのトランジスタのゲート長を変化させることでヒステリシス電圧を変化させることを特徴とした並列モニタ回路。
【請求項１０】
請求項３記載の並列モニタ回路において、
前記コンパレータに接続された遅延回路は、入力を共有するゲートを持つＰＭＯＳおよびＮＭＯＳトランジスタおよび該ＮＭＯＳトランジスタのソースに接続された電流源と、出力を共有するドレインを持つＰＭＯＳおよびＮＭＯＳトランジスタおよび該ＰＭＯＳトランジスタのソースに接続された電流源に対して、前者の共有するドレインおよび後者の共有するゲートを接続し、さらにアース間をキャパシタで結合した構成を有し、被検査キャパシタの異常検出時のみに遅延を持たせることを特徴とする並列モニタ回路。
【請求項１１】
前記コンパレータに接続された遅延回路は、入力を共有するゲートを持つＰＭＯＳおよびＮＭＯＳトランジスタおよび該ＰＭＯＳトランジスタのソースに接続された電流源と、出力を共有するドレインを持つＰＭＯＳおよびＮＭＯＳトランジスタおよび該ＮＭＯＳトランジスタのソースに接続された電流源に対して、前者の共有するドレインおよび後者の共有するゲートを接続し、さらにアース間をキャパシタで結合した構成を有し、被検査キャパシタの異常検出後の復帰時のみに遅延を持たせることを特徴とする並列モニタ回路。
【請求項１２】
請求項１から請求項１１までのいずれか一つに記載の並列モニタ回路を、複数個内蔵したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列接続された複数の電気二重層キャパシタを均等に充電するための並列モニタ回路、およびその並列モニタ回路を複数個集積した半導体装置に関するものである。
【背景技術】
【０００２】
電気二重層キャパシタは、充電に時間がかかる２次電池と比べて、急速充電が可能である。しかも、電気二重層キャパシタには、大量にエネルギーが貯蔵できるという２次電池には無い利点を有している。しかしながら、電気二重層キャパシタは定格電圧が２．７Ｖ程度と低いため、通常、複数のキャパシタを直列に接続して必要な電圧を確保している。
直列接続された複数の大容量キャパシタを充電する際に問題となることは、キャパシタの容量差や自己充電、自己放電などにより生じる充電の不均一である。
上記問題点の解決策としては、通常、並列モニタと呼ばれる充電均一化回路を用いることである。
【０００３】
並列モニタ回路は、直列に接続されたキャパシタ毎に設けられており、充電初期の段階で、所定の電圧に達したキャパシタの充電電流をバイパスして、充電する全てのキャパシタの充電初期における充電量を揃える働きをする。さらに、キャパシタが満充電に達したことを検出して、キャパシタの充電を停止する働きをする。
【０００４】
しかし、従来の並列モニタ回路では、キャパシタの電圧がある程度高くなった場合の電圧しか検出していないので、キャパシタ充電システムが故障したり、キャパシタの放電時に特定のキャパシタの電圧が極端に低下したりした場合の対策がなされていなかった。
そこで、例えば特開２００２−１４２３７２号公報（特許文献１参照）に記載の方法では、並列モニタ回路に初期充電電圧や満充電電圧を検出するコンパレータの他に、第３のコンパレータとしてキャパシタの電圧が０Ｖ付近になったことを検出するコンパレータを設け、キャパシタの異常検出を行う装置が提案されている。
【０００５】
図４は、前述の特開２００２−１４２３７２号公報で開示されている並列モニタ回路の構成図である。
図４において、Ｃはキャパシタ、ＣＭＰ１はキャパシタ充電電圧が設定電圧より高くなったことを検出するコンパレータ、ＣＭＰ２は満充電設定電圧に到達したことを検出するコンパレータ、ＣＭＰ３は異常電圧を検出するコンパレータ、Ｖｒ１は初期化設定電圧、
Ｖｒ２は満充電設定電圧、Ｖｒ３は異常検出電圧（図４には記載されていない）、Ｉは初期化レベル検出信号、Ｉｎｉｔは初期化制御信号、Ｓは初期化スイッチ、Ｔｒはパワートランジスタ、Ｆは満充電レベル検出信号、Ｂは異常検出信号をそれぞれ示している。
【０００６】
並列モニタ回路は、キャパシタＣと並列に接続して、それぞれ初期化設定電圧Ｖｒ１との比較により初期化レベルを検出するためのコンパレータＣＭＰ１と、満充電設定電圧Ｖｒ２との比較により満充電レベルを検出するためのコンパレータＣＭＰ２と、０Ｖの電位または異常検出電圧Ｖｒ３との比較により異常レベルを検出するためのコンパレータＣＭＰ３と、初期化時に充電電流をバイパスするパワートランジスタＴｒとで構成される。
【０００７】
コンパレータＣＭＰ１は、キャパシタＣの電圧が初期化設定電圧Ｖｒ１に達すると初期化レベル検出信号Ｉを送出するとともに、初期化制御信号Ｉｎｉｔにより初期化スイッチＳがオンにされていると、キャパシタＣに並列接続したパワートランジスタＴｒをオンに制御して、充電電流の一部をバイパスする。初期化スイッチＳは、キャパシタＣの初期化動作のオン／オフを行い、初期化モードが選択されたときオンになる。
初期化充電では、初期化スイッチＳをオンにして充電を開始し、全てのモニタ回路の初期化レベル検出信号ＩをＯＲ論理処理して取り出しているので、複数のモニタ回路のどれかで充電電流のバイパス動作が開始したことが判定できるようになっている。
【０００８】
コンパレータＣＭＰ２は、キャパシタＣの電圧が満充電設定電圧Ｖｒ２に達すると、満充電レベル検出信号Ｆを出力する。全てのモニタ回路の満充電レベル検出信号ＦはＯＲ論理処理して取り出されているので、複数のキャパシタの１つでも満充電に達したことを判定すると、直列接続された複数のキャパシタＣに対する充電を行う充電器は充電を停止するか、あるいは必要に応じて緩和充電に移行する。
コンパレータＣＭＰ３は、コンパレータＣＭＰ１，２と同じでもよいが、逆方向充電を検出すればよいので、実際には、コンパレータＣＭＰ１，２のように電圧の検出精度は特別に要求されない。そこで、トランジスタ１個で０Ｖ付近を検出するように回路構成でもよい。また、異常検出信号Ｂは、それぞれを取り出して個別にキャパシタＣの異常検出処理を行うか、あるいは論理和をとってモジュールまたはバンクのいずれか１セルでもこの信号が割り込んだ場合に異常として検出を行うようにしている。
【０００９】
【特許文献１】特開２００２−１４２３７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の並列モニタ回路では、異常検出時のキャパシタＣの電圧検出精度をあまり要求していなかったため、異常検出電圧Ｖｒ３を０Ｖとして、図４に示すようにコンパレータＣＭＰ３の両入力端子を直接キャパシタＣの両端子に接続して、異常検出電圧Ｖｒ３を持たなくてもよい構成であった。また、トランジスタ１個で検出する場合には、異常検出電圧Ｖｒ３の電圧値としてはトランジスタのベース・エミッタ間電圧である０．６Ｖ前後の電圧に限定されていた。
しかしながら、異常時の検出電圧を正確に設定したい場合や、特定の電圧で検出したい場合には、正確な異常検出電圧Ｖｒ３を接続することが必要になる。この場合には、多くの並列モニタ回路に同様の異常検出電圧Ｖｒ３を備えなければならないため、回路規模の増大とそれに伴うコストアップを招いてしまう問題があった。これらのことは、並列モニタ回路を半導体装置に集積した場合においても、同様な問題となっていた。
【００１１】
さらに、従来の回路では、キャパシタＣの電圧が異常検出電圧Ｖｒ３の近辺にある場合には、異常検出信号Ｂが繰り返し出力される、いわゆるチャタリング現象が発生したり、キャパシタＣの電圧が十分に高いにもかかわらず、外来ノイズなどにより、異常検出信号Ｂが瞬時出力されたりする問題もあった。
さらに、並列モニタ回路をＩＣ化した場合に、ＩＣ内部で負電圧の基準電圧の作成が困難である、という問題がある。
【００１２】
（目的）
本発明の目的は、このような従来の問題を解消するため、異常検出電圧Ｖｒ３を備えることなく、０Ｖ付近の任意の電圧を正確に検出することが可能であり、しかもチャタリングを発生することなく、外来ノイズにも強い異常電圧検出回路を備え、負電圧検出を簡単に作成することが可能な並列モニタ回路およびその半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の並列モニタ回路は、直流電源を直列接続された複数のキャパシタに印加して、前記キャパシタを均等に充電するために、前記キャパシタの各々の電圧が、制御回路からの制御信号に応じて電圧設定回路により設定されたモニタ電圧を超えると、前記キャパシタの各々に接続されている充電電流をバイパスするバイパストランジスタを制御し、前記キャパシタの充電電流をバイパスする並列モニタ回路において、前記キャパシタの電圧が０Ｖ付近の電圧であることを検出するコンパレータを備え、該コンパレータは、入力にオフセット電圧を持たせ、さらに該コンパレータの出力の状態に応じて、前記オフセット電圧の値を変更することでヒステリシス特性をたせることを特徴としている。
これにより、チャタリングのない異常検出信号を出力することができる。
【００１４】
また、キャパシタの０Ｖ付近の電圧設定を正確に行うために、前記オフセット電圧と前記ヒステリシス電圧の幅で行うことを特徴としている。
また、ノイズによる異常検出信号を防止するために、前記コンパレータの出力に遅延回路を設けたことを特徴としている。
また、並列モニタ回路の小型化とコストダウンのために、半導体装置に前記並列モニタ回路を複数集積したことを特徴としている。
さらに、オフセットコンパレータにヒステリシス特性を持つ回路を具備したことを特徴としている。
これにより、ＩＣ内部で負電圧の基準電圧を作成することが容易となる。
【発明の効果】
【００１５】
本発明によれば、１）充電異常を検出するコンパレータの入力にオフセット電圧とヒステリシス特性を用いることで、０Ｖ付近の検出電圧の設定が可能になり、しかもチャタリングのない異常検出信号を出力できるようになった。
２）キャパシタの０Ｖ付近の検出電圧設定をコンパレータ内の差動増幅回路を構成している入力トランジスタのサイズを変えることで行うようにしたので、基準電圧が不要となり、その分だけ回路規模が縮小され、半導体装置のコストダウンが実現できた。
【００１６】
３）コンパレータの出力に遅延回路を設けたので、外来ノイズ等による異常検出信号の発生を防止することができる。
４）多くの並列モニタ回路を集積回路に集積したので、省スペースとコストダウンが可能になった。
５）オフセットコンパレータにヒステリシス特性を持たせたので、ＩＣ内部で負電圧検出を容易に作成できるようになった。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例を図面により説明する。
図１は、本発明の一実施例に係る並列モニタ回路およびその半導体装置の構成図である。
図１の破線で囲まれた部分が、半導体装置１に複数含まれている並列モニタ回路の中の１つである。各並列モニタ回路に設けられた端子Ｃｅｌｌｎと端子Ｃｅｌｌｎ＋１の間には、キャパシタＣと抵抗Ｒをエミッタに接続したバイパストランジスタＱが接続されている。バイパストランジスタＱのベースは端子Ｏｕｔｎを介してバイパスドライブトランジスタＭｎのドレインに接続されている。
【００１８】
並列モニタ回路は、電圧設定回路ＶＳ、基準電圧Ｖｒ１，２つのコンパレータＣＭＰ１およびＣＭＰ２、コンパレータＣＭＰ２の出力を遅延するための遅延回路ＤＬ、出力制御回路ＯＣ、バイパスドライブトランジスタＭｎとで構成されている。
電圧設定回路ＶＳは、キャパシタＣの電圧に比例した電圧を生成する。すなわち、比例定数は、図示しない制御回路から送出されてくるコード信号ＲＣにより設定されている。
コード信号ＲＣは４ビットのデジタル信号であって、コードの組み合わせにより初期化から満充電までの１５種類のモニタ電圧を設定している。
【００１９】
コンパレータＣＭＰ１は、入力回路にヒステリシスを持たせており、基準電圧Ｖｒ１と電圧設定回路ＶＳから出力される電圧ＶＳｏを比較し、出力電圧ＶＳｏが基準電圧Ｖｒ１を超えると、コンパレータＣＭＰ１が反転してハイレベルを出力する。この出力信号は、ハイレベル検出信号ＨＶＤとして制御回路に送られる。
【００２０】
コンパレータＣＭＰ２の２つの入力はキャパシタＣの両端に接続されており、キャパシタＣの電圧が０Ｖ付近になったことを検出する。検出する０Ｖ付近の電圧は、コンパレータＣＭＰ２の入力端子にオフセット電圧と、ヒステリシス特性を持たせることで実現している。キャパシタＣの電圧が０Ｖ付近になると、コンパレータＣＭＰ２はハイレベルを出力する。この信号は、遅延回路ＤＬを経由してローボルテイジ検出信号ＬＶＤとして制御回路に送られる。
このコンパレータＣＭＰ２は、キャパシタＣが過放電した場合や、キャパシタ充電システムに異常が起きた場合を検出し、電気二重層キャパシタに逆電圧が印加されないようにするための保護回路を形成する。
【００２１】
遅延回路ＤＬは、コンパレータＣＭＰ２の出力を遅延させ、コンパレータＣＭＰ２の出力が遅延回路ＤＬの遅延時間以上継続した場合に、コンパレータＣＭＰ２の出力は遅延回路ＤＬを通って制御回路に送られる。
出力制御回路ＯＣは、制御回路から送られてくる出力イネーブル信号ＥＮＩＮにより制御され、出力イネーブル信号ＥＮＩＮがアクティブのとき、コンパレータＣＭＰ１の出力をバイパスドライブトランジスタＭｎのゲートに接続する。
【００２２】
以下、並列モニタ回路の動作を説明する。
制御回路は、充電初期に初期化のための電圧を設定するコード信号ＲＣを電圧設定回路ＶＳに送る。これにより、電圧設定回路ＶＳは、初期化のための出力電圧ＶＳｏ１を出力する。
キャパシタＣの電圧が充電により徐々に上昇し、電圧設定回路ＶＳの出力電圧ＶＳｏ１が基準電圧Ｖｒ１を超えると、コンパレータＣＭＰ１が反転して、ハイレベルを出力する。
この信号は、ハイボルテイジ検出信号ＨＶＤとして制御回路に送られる。制御回路では、ハイボルテイジ検出信号ＨＶＤを受け取ると、出力イネーブル信号ＥＮＩＮを並列モニタ回路に送り、出力制御回路ＯＣをアクティブにする。
【００２３】
出力制御回路ＯＣがアクティブになると、コンパレータＣＭＰ１の出力がバイパスドライブトランジスタＭｎのゲートに接続されるので、バイパスドライブトランジスタＭｎはオンとなり、半導体装置に接続されているバイパストランジスタＱをＯＮにする。
バイパストランジスタＱがＯＮになると、キャパシタＣの充電電流を抵抗ＲとバイパストランジスタＱを介してバイパスする。
【００２４】
制御回路が最初のハイレベル検出信号ＨＶＤを受け取ってから所定時間経過後、制御回路は満充電電圧を設定する新たなコード信号ＲＣを並列モニタ回路に送る。これにより、電圧設定回路ＶＳは、満充電を検出するための出力電圧ＶＳｏ２を出力する。
このとき、満充電を検出する出力電圧ＶＳｏ２は、初期化のための出力電圧ＶＳｏ１より小さくなり、基準電圧Ｖｒ１以下になるため、ハイレベルを出力していたコンパレータＣＭＰ１の出力はローレベルに戻る。
【００２５】
キャパシタＣの電圧が充電された結果、更に上昇して、電圧設定回路ＶＳの出力電圧ＶＳｏ２が基準電圧Ｖｒ１を超えると、コンパレータＣＭＰ１が再び反転してハイレベルを出力する。この信号は、ハイボルテイジ検出信号ＨＶＤとして再び制御回路に送られる。
制御回路では、２度目のハイボルテイジ検出信号ＨＶＤを受け取ると、充電を停止する。
【００２６】
キャパシタＣから放電を行う場合には、キャパシタＣの電圧が完全に０Ｖになるまで放電することはなく、キャパシタＣの電圧が満充電時の数分の１程度で、充電を再開するようにしている。しかし、キャパシタＣに異常が発生し、他のキャパシタＣが未だ十分な電圧を保持しているにもかかわらず、特定のキャパシタＣだけ電圧が低下し、０Ｖ付近もしくは負電圧になった場合には、コンパレータＣＭＰ２はハイレベルを出力する。この信号は、遅延回路ＤＬを経由してローボルテイジ検出信号ＬＶＤとして制御回路に送られる。
制御回路は、ローボルテイジ検出信号ＬＶＤを受け取ると、キャパシタＣの放電を停止する等の異常処理を行う。
【００２７】
コンパレータＣＭＰ２の入力には、オフセット電圧とヒステリシス特性を持たせてある。
このオフセット電圧を入力端子のどちらに持たせるかで、０Ｖ付近の検出電圧を設定している。例えば、反転入力端子（−）に対して非反転入力端子（＋）に０．２Ｖのオフセット電圧を持たせると、キャパシタＣの電圧が−０．２Ｖ以下になったとき、コンパレータＣＭＰ２の出力は反転して、ハイレベルを出力する。
【００２８】
図２は、図１におけるコンパレータＣＭＰ２の詳細回路例を示す図である。
コンパレータＣＭＰ２は、６個のＭＯＳトランジスタＭ１〜Ｍ６と電流源Ｉ１で構成された差動増幅回路と、ＰＭＯＳトランジスタＭ７と電流源Ｉ２で構成された出力増幅回路で構成されている。
差動増幅回路の反転入力回路は、ＮＭＯＳトランジスタＭ３で構成されている。ＮＭＯＳトランジスタＭ３のゲートは、反転入力端子(−)になっている。また、非反転入力回路は、ＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５で構成されている。ＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５のゲートは共通接続され、差動増幅回路の非反転入力端子(＋)になっている。さらに、ＮＭＯＳトランジスタＭ４のソースとＮＭＯＳトランジスタＭ５のドレインは接続されている。
【００２９】
ＮＭＯＳトランジスタＭ３のソースとＮＭＯＳトランジスタＭ５のソースは共通接続され、さらに電流源Ｉ１に接続されている。電流源Ｉ１の他端は負側の電源Ｖｓｓに接続されており、差動増幅回路のバイアス電流を供給している。
ＮＭＯＳトランジスタＭ３のゲート長(以下Ｌとする)／ゲート幅(以下Ｗとする)は、ＮＭＯＳトランジスタＭ４のＬ／Ｗと異なっている。実施例では、ＮＭＯＳトランジスタＭ３のＬ／Ｗを１０／１０、ＮＭＯＳトランジスタＭ４のＬ／Ｗを１００／１０としている。
また、実施例では、ＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５のＬ／Ｗを同じにしている。
【００３０】
ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ２は、カレントミラーを構成している。ＰＭＯＳトランジスタＭ１のソースは電源Ｖｄｄに接続され、ドレインはＮＭＯＳトランジスタＭ３のドレインに接続されている。また、ＰＭＯＳトランジスタＭ２のソースは電源Ｖｄｄに接続され、ドレインはＮＭＯＳトランジスタＭ４のドレインに接続されている。このため、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ２は、それぞれ、ＮＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４の負荷として働くことになる。
ＮＭＯＳトランジスタＭ６のソースとドレインは、それぞれ、ＮＭＯＳトランジスタＭ５のソースとドレインに接続され、ゲートはコンパレータの出力端子ＯＵＴに接続されている。すなわち、ＮＭＯＳトランジスタＭ６はコンパレータの出力レベルの状態に応じてＯＮ／ＯＦＦし、ＮＭＯＳトランジスタＭ５のソースとドレイン間をショートあるいは開放するように働く。
【００３１】
差動増幅回路の出力は、ＮＭＯＳトランジスタＭ４のドレインから取り出される。ＮＭＯＳトランジスタＭ４のドレインは、ＰＭＯＳトランジスタＭ７のゲートに接続されている。ＰＭＯＳトランジスタＭ７のソースは電源Ｖｄｄに接続され、ドレインは負荷である電流源Ｉ２を介して負側の電源Ｖｓｓに接続されている。コンパレータの出力ＯＵＴは、ＰＭＯＳトランジスタＭ７のドレインから出力される。
【００３２】
図３は、図２におけるコンパレータＣＭＰコンパレータＣＭＰ２の動作特性図である。
以下、図３を参照しながらコンパレータＣＭＰ２の動作を説明する。
反転入力電圧(−)が非反転入力電圧(＋)より十分低い場合(図３の区間Ａ)には、ＮＭＯＳトランジスタＭ３のドレイン電流は少なく、ＮＭＯＳトランジスタＭ４およびＮＭＯＳトランジスタＭ５のドレイン電流が多くなり、ＮＭＯＳトランジスタＭ４のドレイン電圧が低下する。すなわち、ＰＭＯＳトランジスタＭ７のゲート電圧が下がり、ＰＭＯＳトランジスタＭ７はオンとなり、コンパレータの出力端子ＯＵＴはハイレベルを出力する。
コンパレータの出力ＯＵＴがハイレベルのときは、前述のようにＮＭＯＳトランジスタＭ６はオンするため、ＮＭＯＳトランジスタＭ５のソース−ドレイン間をショートする。
この結果、非反転入力回路はＮＭＯＳトランジスタＭ４だけで構成されている場合と等価になる。
【００３３】
反転入力電圧(−)が徐々に上昇すると、ＮＭＯＳトランジスタＭ３のドレイン電流は徐々に増え、その分ＮＭＯＳトランジスタＭ４のドレイン電流は減少する。前述のように、ＮＭＯＳトランジスタＭ４のＬはＮＭＯＳトランジスタＭ３のＬより大きくなっているので、同じドレイン電流の場合は、ＮＭＯＳトランジスタＭ３のゲート−ソース間電圧より、ＮＭＯＳトランジスタＭ４のゲート−ソース間電圧のほうが大きくなる。
このため、反転入力電圧(−)が非反転入力電圧(＋)よりやや低い電圧Ｖ１でコンパレータは反転する。非反転入力電圧(＋)と電圧Ｖ１の差がコンパレータのオフセット電圧となる。このオフセット電圧は、ＮＭＯＳトランジスタＭ３のゲート−ソース間電圧とＮＭＯＳトランジスタＭ４のゲート−ソース間電圧の差であり、この差はＮＭＯＳトランジスタＭ３のＬとＮＭＯＳトランジスタＭ４のＬを変えたことで発生したものであるから、ＮＭＯＳトランジスタＭ４のＬを変えることで、オフセット電圧を変えることができる。
【００３４】
コンパレータが反転して出力ＯＵＴがローレベル(図３の区間Ｂ)になると、ＮＭＯＳトランジスタＭ４のドレイン電圧が高くなるため、ＮＭＯＳトランジスタＭ７はＯＦＦとなり、出力ＯＵＴはローレベルを出力する。この結果、ＮＭＯＳトランジスタＭ６はオフになり、ＮＭＯＳトランジスタＭ５のソース−ドレイン間を開放する。その結果、非反転入力回路はＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５で構成されることになり、非反転入力回路はＮＭＯＳトランジスタＭ４のＬとＮＭＯＳトランジスタＭ５のＬを加えたＬを備えた一つのＭＯＳトランジスタと同じ働きをする。この結果、ＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５の合成したＭＯＳトランジスタのゲート−ソース間電圧はＮＭＯＳトランジスタＭ４単体のときよりさらに大きくなるため、コンパレータの反転レベルは図３の電圧Ｖ２にまで下がる。
【００３５】
図３における電圧Ｖ１と電圧Ｖ２の差がヒステリシス電圧になる。上述の内容から分かるように、ヒステリシス電圧はＮＭＯＳトランジスタＭ５のＬの値によって変えることができる。
反転入力電圧(−)が徐々に低下して、電圧Ｖ２まで下がると、コンパレータは反転して、出力ＯＵＴは再びハイレベル(図３区間Ｃ)となる。出力ＯＵＴがハイレベルになると、前述のようにＮＭＯＳトランジスタＭ６をＯＮにするので、ＮＭＯＳトランジスタＭ５のソース−ドレイン間をショートし、ＮＭＯＳトランジスタＭ５を無効にするので、反転レベルは電圧Ｖ１に戻る。図３では、各区間における反転レベルを太線で表記してある。
【００３６】
図２の例では、コンパレータＣＭＰ２の非反転入力(＋)側にオフセット電圧を持たせたが、反転入力(−)側にオフセットを持たせれば、逆極性の電圧検出が可能となることは言うまでもない。
コンパレータＣＭＰ２の出力は遅延回路ＤＬを介して制御回路に送られる。遅延回路ＤＬは、入力されたコンパレータＣＭＰ２の出力信号が遅延回路ＤＬ固有の遅延時間以上継続していない場合には出力が変化しないため、外来ノイズなどでコンパレータＣＭＰ２の出力信号が短時間変化したような信号をキャンセルすることができる。
遅延回路ＤＬの回路構成は、抵抗とコンデンサを用いた時定数回路や、論理回路を組み合わせた回路を使用したものなど、公知の回路が使用可能である。
【００３７】
図５は、検出時のみに遅延をもたせる回路例を示す図である。
図５の左側からコンパレータＣＭＰ２の出力が入力され、遅延出力が出力端子ＯＵＴから出力される。
この場合、遅延時間Ｔは、電流源Ｉ３とキャパシタＣ１とＰＭＯＳトランジスタＭ１０、ＮＭＯＳトランジスタＭ１１、および電流源Ｉ４で構成されるインバータの反転電圧ＶＩ１により、Ｔ＝Ｃ１*ＶＩ１/Ｉ４となる。
【００３８】
図６は、復帰時のみに遅延をもたせる回路例を示す図である。
図６の左側からコンパレータＣＭＰ２の出力が入力され、遅延出力が出力端子ＯＵＴから出力される。
この場合、遅延時間Ｔは、電流源Ｉ５とキャパシタＣ２とＰＭＯＳトランジスタＭ１４、ＮＭＯＳトランジスタＭ１５、および電流源Ｉ６で構成されるインバータの反転電圧ＶＩ２により、Ｔ＝Ｃ２*ＶＩ２/Ｉ６となる。
【００３９】
検出および復帰の両方に遅延時間を持たせる場合には、図５と図６の回路を直列接続すればよい。
コンパレータＣＭＰ２にヒステリシス特性を持たせたため、コンパレータＣＭＰ２の出力ＯＵＴが反転する際にもチャタリングを起こすこともなくなり、更にコンパレータＣＭＰ２の出力の後に遅延回路ＤＬを設けたので、外来ノイズ等によるローボルテイジ検出信号ＬＶＤの発生も抑えることができるようになった。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例に係る並列モニタ回路およびそれを用いた半導体装置を示す回路図である。
【図２】本発明のコンパレータＣＭＰ２の詳細な回路図である。
【図３】本発明のコンパレータＣＭＰ２の動作を説明する図である。
【図４】並列モニタ回路の従来例を示す回路図である。
【図５】遅延回路ＤＬの検出時に遅延を持たせた回路例を示す図である。
【図６】遅延回路ＤＬの復帰時に遅延を持たせた回路例を示す図である。
【符号の説明】
【００４１】
１…並列モニタ回路、ＤＬ…遅延回路、ＶＳ…電圧設定回路、ＯＣ…出力制御回路、
ＣＭＰ１〜２…コンパレータ、Ｑ…バイパストランジスタ、Ｒ…抵抗、
Ｃ、Ｃ１〜２…キャパシタ、Ｍ１〜Ｍ１５…ＭＯＳトランジスタ、Ｉ１〜Ｉ６…電流源、
Ｍｎ…バイパスドライブトランジスタ、ＲＣ…コード信号、
ＬＶＤ…ローボルテイジ検出信号、ＨＶＤ…ハイボルテイジ検出信号、
ＥＮＩＮ…出力イネーブル信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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