(57)【要約】【課題】  エッチング後の低誘電率膜の開口の側壁を保護することができる半導体装置及びその製造方法を提供することを目的とする。【解決手段】    基体と、前記基体の上に設けられた低誘電率材料からなる絶縁層と、前記絶縁層に形成された穴の側壁に設けられ、前記低誘電率材料よりも酸素含有量が相対的に高い改質層と、前記穴を充填する導電部と、を備えたことを特徴とする半導体装置を提供する。【選択図】    図１
2005217143.tif 000002
【特許請求の範囲】
【請求項１】
基体と、
前記基体の上に設けられた低誘電率材料からなる絶縁層と、
前記絶縁層に形成された穴の側壁に設けられ、前記低誘電率材料よりも酸素含有量が相対的に高い改質層と、
前記穴を充填する導電部と、
を備えたことを特徴とする半導体装置。
【請求項２】
基体と、
前記基体の上に設けられた低誘電率材料からなる絶縁層と、
前記絶縁層に穴を形成しその側壁を酸素を含有するプラズマに晒すことにより形成された改質層と、
前記穴を充填する導電部と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記低誘電率材料は、メチル基を含有するシリコン酸化物、水素基を含有するシリコン酸化物及び有機ポリマーの少なくともいずれかを主成分とすることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記基体と前記絶縁層との間に設けられた第１の膜をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１の膜は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、炭化シリコン（ＳｉＣｘ）、炭酸化シリコン（ＳｉＣｘＯｙ）及び炭窒化シリコン（ＳｉＣｘＮｙ）よりなる群から選択されたいずれかを主成分とすることを特徴とする請求項４記載の半導体装置。
【請求項６】
基体の上に低誘電率材料からなる絶縁層を形成する工程と、
前記絶縁層に穴を形成する工程と、
前記穴の側壁に露出する前記絶縁層を酸素を含有するプラズマに晒すことにより前記穴の側壁に改質層を形成する工程と、
前記穴を導電性材料により充填する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項７】
基体の上に第１の膜を形成する工程と、
前記第１の膜の上に低誘電率材料からなる絶縁層を形成する工程と、
前記絶縁層に穴を形成する工程と、
前記穴の側壁に露出する前記絶縁層を酸素を含有するプラズマに晒すことにより前記穴の側壁に改質層を形成する工程と、
前記穴を導電性材料により充填する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項８】
基体の上に第１の膜を形成する工程と、
前記第１の膜の上に低誘電率材料からなる絶縁層を形成する工程と、
前記絶縁層の上に第２の膜を形成する工程と、
前記第２の膜と前記絶縁層に穴を形成する工程と、
前記穴の側壁に露出する前記絶縁層を酸素を含有するプラズマに晒すことにより前記穴の側壁に改質層を形成する工程と、
前記穴を導電性材料により充填する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項９】
前記プラズマは、酸素（Ｏ２）及び酸化窒素（Ｎ２Ｏ）の少なくともいずれかを用いて形成されることを特徴とする請求項６〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
前記プラズマは、１．３パスカル以上６．７パスカル以下の圧力において形成されることを特徴とする請求項６〜９のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、低誘電率絶縁膜を用いた層間絶縁構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の金属配線は、その配線ピッチの縮小するにつれて配線抵抗と配線間容量の増大による信号遅延が大きな問題となってきている。その解決のため、配線間に設けられる層間絶縁膜の誘電率を低誘電率化することが不可欠となっている（例えば、特許文献１）。例えば、次世代半導体のテクノロジーノード６５ナノメータに対応する層間絶縁膜に要求される実効比誘電率は、２．２〜２．７とされている。
【特許文献１】特開平１１−９７５３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、低誘電率（low-k）膜は、多孔質状などに形成される場合が多いため、物理的、化学的な耐久性は十分ではなく、製造プロセスにおいてプラズマや各種の薬液などによりダメージを受けやすいという問題がある。そのためプロセスでは、低誘電率膜が露出しないようにその上下に別の膜を成膜し保護するなどの工夫がされている。
【０００４】
しかしながら、低誘電率膜に開口などのパターンを形成した後は、どうしても低誘電率膜の側壁が露出してしまう。エッチングにより低誘電率膜に開口などを形成した後に、その側壁が薬液や後工程のプラズマなどに直接曝さらされると、パターン形状の変化や水分の浸入により低誘電率膜にダメージが入ってしまうという問題がある。特に、誘電率を下げるために空孔が導入された低誘電率膜の場合、この問題は顕著に表れる。
【０００５】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、エッチング後の低誘電率膜の開口の側壁を保護することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明によれば、基体と、前記基体の上に設けられた低誘電率材料からなる絶縁層と、前記絶縁層に形成された穴の側壁に設けられ、前記低誘電率材料よりも酸素含有量が相対的に高い改質層と、前記穴を充填する導電部と、を備えたことを特徴とする半導体装置が提供される。
【０００７】
または、本発明によれば、基体と、前記基体の上に設けられた低誘電率材料からなる絶縁層と、前記絶縁層に穴を形成しその側壁を酸素を含有するプラズマに晒すことにより形成された改質層と、前記穴を充填する導電部と、を備えたことを特徴とする半導体装置が提供される。
【０００８】
ここで、前記基体と前記絶縁層との間に設けられた第１の膜をさらに備えたものとすることができる。
【０００９】
また、本発明によれば、基体の上に低誘電率材料からなる絶縁層を形成する工程と、前記絶縁層に穴を形成する工程と、前記穴の側壁に露出する前記絶縁層を酸素を含有するプラズマに晒すことにより前記穴の側壁に改質層を形成する工程と、前記穴を導電性材料により充填する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【００１０】
または、本発明によれば、基体の上に第１の膜を形成する工程と、前記第１の膜の上に低誘電率材料からなる絶縁層を形成する工程と、前記絶縁層に穴を形成する工程と、前記穴の側壁に露出する前記絶縁層を酸素を含有するプラズマに晒すことにより前記穴の側壁に改質層を形成する工程と、前記穴を導電性材料により充填する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【００１１】
または、本発明によれば、基体の上に第１の膜を形成する工程と、前記第１の膜の上に低誘電率材料からなる絶縁層を形成する工程と、前記絶縁層の上に第２の膜を形成する工程と、前記第２の膜と前記絶縁層に穴を形成する工程と、前記穴の側壁に露出する前記絶縁層を酸素を含有するプラズマに晒すことにより前記穴の側壁に改質層を形成する工程と、前記穴を導電性材料により充填する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【００１２】
ここで、前記プラズマは、酸素（Ｏ２）及び酸化窒素（Ｎ２Ｏ）の少なくともいずれかを用いて形成されるものとすることができる。
【００１３】
また、前記プラズマは、１．３パスカル以上６．７パスカル以下の圧力において形成されるものとすることができる。
【００１４】
上記いずれの発明においても、前記低誘電率材料は、メチル基を含有するシリコン酸化物、水素基を含有するシリコン酸化物及び有機ポリマーの少なくともいずれかを主成分とすることができる。
【００１５】
また、前記第１の膜は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、炭化シリコン（ＳｉＣｘ）、炭酸化シリコン（ＳｉＣｘＯｙ）及び炭窒化シリコン（ＳｉＣｘＮｙ）よりなる群から選択されたいずれかを主成分とすることができる。
【００１６】
なお、本願明細書において「低誘電率材料」とは、比誘電率が従来の酸化シリコンよりも小さい材料を意味し、具体的には、比誘電率が４未満の材料を意味するものとする。
【発明の効果】
【００１７】
本発明によれば、低誘電率膜の側壁に設けられた改質層がメタル成膜前の洗浄やプラズマ処理の際の低誘電率膜へのダメージから保護し、水分の浸入や膜の変形も無くなり膜内のボイドの発生などの問題が解決される。また、このような改質層により低誘電率膜の変形や後工程での水分に進入が抑制され、半導体集積回路の信頼性及び歩留まりが向上する。また空孔を有する低誘電率膜の場合、膜内に発生するボイドの発生が抑制され配線間容量、配線間リーク特性が改善され、同じく信頼性、歩留まりが向上する。
【００１８】
その結果として、集積度の高い高性能の半導体装置を高い歩留まりで安定して製造することかでき、さらにその信頼性も向上させることができ、産業上のメリットは多大である。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。  
すなわち、本実施形態の半導体装置は、半導体素子などが形成された半導体基板２００の上に、第１の膜２１０、低誘電率膜２２０がこの順に形成され、これらを貫通する金属配線（あるいは、コンタクト、ビアなど）２６０を備える。
【００２０】
そして、金属配線２６０と隣接する低誘電率膜２２０の側壁には、改質層２４０が設けられている。改質層２４０は、後に詳述するように、金属配線２６０を形成するための開口を低誘電率膜２２０に形成した後に、開口の側壁に露出する低誘電率膜２２０を酸素を含有するプラズマに晒すことにより形成される。このように酸素を含有するプラズマに晒すことによって、低誘電率膜２２０の表面が酸化され、低誘電率膜２２０よりも緻密な膜質を有する改質層２４０を形成することができる。
【００２１】
このようにして形成される改質層２４０は、酸素の含有量が低誘電率膜２２０よりも相対的に高く、典型的には、１乃至１０ナノメータの厚みを有する。このような改質層２４０を設けることにより、低誘電率膜２２０の側壁が保護され、その後の製造プロセスにおいて、各種の薬液やプラズマなどの処理を施しても、低誘電率膜２２０がダメージを受けることがなくなる。
【００２２】
本発明における第１の膜２１０としては、窒化シリコン（ＳｉＮｘ）、炭化シリコン（ＳｉＣｘ）、炭酸化シリコン（ＳｉＣｘＯｙ）あるいは炭窒化シリコン（ＳｉＣｘＮｙ）などの薄膜を用いることができる。これらの材料からなる第１の膜２１０は、後に詳述するように、エッチングストッパーとしての役割を有する。ただし、本発明において第１の膜２１０は必須の構成要素ではなく、省略してもよい。
低誘電率膜２２０の材料としては、メチル基を有するシリコン酸化物や、水素基を有するシリコン酸化物、有機ポリマーなど用いることができる。そのような材料としては、例えば、多孔質のメチルシルセスキオキサン（methyl silsequioxane：ＭＳＱ）などの各種のシルセスキオキサン化合物、ポリイミド、炭化フッ素（fluorocarbon）、パリレン（parylene）、ベンゾシクロブテンなどを挙げることができる。また、その形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するスピン・オン・グラス（spin on glass：ＳＯＧ）法を用いることができる。
【００２３】
図２は、本実施形態の半導体装置の製造方法を表すフローチャートである。  また、図３及び図４は、本実施形態の製造方法の要部を表す工程断面図である。
【００２４】
まず、図２（ステップＳ１０２）及び図３（ａ）に表したように、半導体基板２００の上に第１の膜２１０を形成する。半導体基板２００は、所定の半導体素子や電極などが適宜形成されたものを用いることができる。また、第１の膜２１０の材料としては、前述したように炭化シリコンや窒化シリコンなどの各種の材料を適宜用いることができる。  
次に、図２（ステップＳ１０４）に表したように、低誘電率膜２２０を形成する。そして、さらに低誘電率膜２２０の上に第２の膜２３０を形成する。本発明において第２の膜２３０は必ずしも設ける必要はないが、低誘電率膜２２０を保護することができ、さらに後述する開口形成工程においてハードマスクとして用いることができる。第２の膜２３０の材料としては、例えば、第１の膜２１０と同質の材料を用いることができる。
【００２５】
次に、図１（ステップＳ１０６）及び図３（ｂ）に表したように、低誘電率膜２２０に開口Ｈを形成する。この際に、第２の膜２３０をハードマスクとして用いることができる。
【００２６】
しかる後に、図１（ステップＳ１０８）及び図３（ｃ）に表したように、酸素を含有するプラズマＰに晒す。プラズマＰは、例えば、酸素（Ｏ２）や酸化窒素（Ｎ２Ｏ）などのガスにより生成することができる。これら少なくともいずれかのガスと、希ガスあるいは不活性ガスとを混合させたガスを用いてもよい。  
酸素を含有するプラズマＰに晒すと、低誘電率膜２２０の開口Ｈの側壁が酸化され、改質層２４０が形成される。酸素（Ｏ２）または酸化窒素（Ｎ２Ｏ）を用いた場合には、圧力が１．３パスカル以上６．７パスカル以下においてプラズマＰを形成することが望ましい。これよりも圧力が低いと改質層２４０の形成の速度が実用的な範囲を下回り、これよりも圧力が高いと、酸化が過度に進行してアッシングなどが生ずる場合がある。上記の圧力範囲においてプラズマを形成した場合、厚みが１ナノメータ乃至１０ナノメータの改質層２４０が形成される。
【００２７】
このようにして形成された改質層２４０は、低誘電率層２２０よりも緻密で物理的、化学的に安定である。その結果として、各種の薬液やプラズマなどに対して低誘電率膜２２０を保護することができる。  
また、第２の膜２３０を設けることにより、低誘電率膜２２０をプラズマＰから保護し、低誘電率膜２２０が膜厚方向に過度に酸化されることを防ぐことができる。また、プラズマ処理の際に、図３（ｃ）に表したように開口Ｈの底に第１の膜２１０を残しておくと、下地の酸化を防ぐことができる。
【００２８】
しかる後に、図１（ステップＳ１１０）及び図４（ａ）に表したように、第１の膜２１０に開口を設ける。すなわち、低誘電率膜２２０に形成した開口Ｈと連通する貫通穴を設ける。なお、この時に、第２の膜２３０も同時にエッチングして除去してもよい。
【００２９】
次に、図１（ステップＳ１１２）及び図４（ｂ）に表したように、バリアメタル２５０と配線材料２６０を適宜堆積する。そして、図４（ｃ）に表したようにＣＭＰ（chemical mechanical polishing：化学機械研磨）によって平坦化することにより、配線材料の埋め込みが完成する。
【００３０】
以上説明したように、本実施形態によれば、低誘電率膜２２０に開口Ｈを形成した後に、酸素を含有したプラズマＰに晒すことにより、その側壁を酸化させて改質層２４０を形成することにより、低誘電率膜２２０を保護することができる。その結果として、後の工程において各種の薬液やプラズマなどから低誘電率膜２２０を保護して、開口Ｈの形状の変化や低誘電率膜２２０の劣化などを防ぐことができる。
【００３１】
以下、実施例を参照しつつ、本発明の実施の形態についてさらに詳細に説明する。
【００３２】
図５乃至図７は、本発明の実施例の半導体装置の製造方法を表す工程断面図である。
【００３３】
まず、図５（ａ）に表したように、シリコンウェーハ１の上に、絶縁膜となるシリコン酸化膜２を５００ｎｍの厚みに成膜し、その上に３０〜５０ｎｍ程度の厚さの窒化シリコン（ＳｉＮｘ）や炭化シリコン（ＳｉＣｘ）などからなる第１の膜３をＣＶＤ（chemical vapor deposition）法により成膜する。第１の膜３は、エッチングストッパーとしての役割を有する。すなわち、第１の膜３は、その後形成される低誘電率膜をエッチングする際に、下層にまでエッチングが進行しないように制御する役割も有する。このためには、第１の膜３は、そのエッチングレートが低誘電率膜よりも１０〜２０倍程度低い材料により形成することが望ましい。
【００３４】
次に、図５（ｂ）に表したように、この上にその後形成される低誘電率膜との密着性を上げるための密着強化層４を塗布法により１０〜５０ｎｍ程度の厚みに成膜する。本具体例における密着強化層４の材料としては、メチル基を含有するシリコン酸化物を用いることができる。この材料を５００ｒｐｍの回転数で塗布し、およそ４５０℃程度の温度でキュアする。
【００３５】
次に、図５（ｃ）に表したように、この密着強化層４の表面をプラズマ処理する。具体的には、出力が１ＫＷ、圧力が１ＫＰａ、温度が４００℃の条件でヘリウム（Ｈｅ）ガス、酸化窒素（Ｎ２Ｏ）ガス、水素（Ｈ２）ガスなどのプラズマに１５秒から３０秒程度晒す。すると、密着強化層４の表面のラフネス（粗さ）が増加し、また疎水面となって改質層が形成される。このような改質層を設けることにより、その上に形成する低誘電率膜の付着強度を上げることができ、膜剥がれや、水分の侵入による劣化などの問題を抑制できる。
【００３６】
その後、図６（ａ）に表したように、空孔を有するＭＳＱ膜５を塗布法により２５０ｎｍの厚みに成膜し、さらにその上にＣＶＤ法により酸化シリコン膜６を形成する。低誘電率膜５の材料としては、誘電率が２．２、ヤング率が３Ｇｐａとなるものを用いた。また、低誘電率膜５の形成に際しては、９００ｒｐｍの回転数で塗布後、ホットプレート上でＮ２雰囲気中２５０℃でのベークを行い、最終的にはホットプレート上で４５０℃、１０分のキュアを行った。
【００３７】
そしてさらに、その上にＣＶＤ法によりＳｉＣを堆積して第２の膜７を形成する。
【００３８】
次に、図６（ｂ）に表したように開口Ｈを形成する。具体的は、リソグラフィ工程とエッチング工程により第２の膜７に開口を形成し、これをハードマスクとして用いて下層の酸化シリコン膜６、低誘電率膜５、密着強化層４をエッチングする。この時、第１の膜３をエッチングストッパーとして用いることができる。
【００３９】
しかる後に、図７（ａ）に表したように、酸素を含有したプラズマＰに晒す。すると、開口Ｈの側壁に露出した低誘電率膜５が酸化されて改質層８が形成される。この時、プラズマＰの形成条件としては、圧力が２．７パスカル、出力が１キロワット、バイアス出力が１００ワット、酸素（Ｏ２）流量が２００sccmにて行うことができる。これにより、厚みが１乃至１０ナノメータ程度で、酸化シリコン（ＳｉＯｘ）を主成分とする緻密な改質層８を開口の側壁に形成できる。
【００４０】
その後、図７（ｂ）に表したように金属配線を形成する。すなわちまず、ＣＦ４ガスのプラズマを用いて、開口Ｈの底に残留する第１の膜（ＳｉＣ）３と、ウェーハ上面に露出している第２の膜（ＳｉＣ）７を同時にエッチングする。  
しかる後に、窒化タンタル（ＴａＮ）膜１０ｎｍ、タンタル（Ｔａ）膜１５ｎｍ、シード用の銅（Ｃｕ）膜６５ｎｍからなる積層膜９を、スパッタ法により真空中にしたまま連続堆積し、さらに電解めっき法により銅１０を５００ｎｍ成膜し、ＣＭＰ法により溝以外のＣｕ、Ｔａ、ＴａＮを研磨して、溝部に金属配線を形成する。
【００４１】
本実施例においては、図７（ａ）に関して前述したように、開口Ｈを形成後に、酸素含有プラズマＰによって低誘電率膜５の表面を酸化させて改質層８を形成することにより、低誘電率膜５を保護することができる。その結果として、後の工程におけるダメージや開口形状の変化、あるいは開口の側壁を介した水分の侵入による半導体装置の劣化などの問題を解消できる。
【００４２】
また、本実施例においては、図５（ｃ）に関して前述したように、密着強化層４の表面をプラズマＰに晒して改質層を形成することにより、低誘電率膜５の付着強度が増加する。その結果として、図７（ｂ）に関して前述したＣＭＰ法による研磨の工程においても、低誘電率膜５が剥がれるなどの問題を解消できる。
【００４３】
図８は、本発明により製造される半導体装置の要部断面構造を例示する模式図である。すなわち、同図は、半導体集積回路を構成するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の要部断面構造を表す。
【００４４】
シリコン基板の表面部分が素子分離領域１０１により絶縁分離され、これら分離されたウエル１０２のそれぞれにＭＯＳＦＥＴが形成されている。それぞれのＭＯＳＦＥＴは、ソース領域１０７、ドレイン領域１０８と、これらの間に設けられたチャネル１０３と、を有する。チャネル１０３の上には、ゲート絶縁膜１０４を介してゲート電極１０６が設けられている。ソース・ドレイン領域１０７、１０８とチャネル１０３との間には、いわゆる「ショートチャネル効果」などを防ぐ目的で、ＬＤＤ（lightly doped drain）領域１０３Ｄが設けられている。そして、これらＬＤＤ領域１０３Ｄの上には、ゲート電極１０６に隣接してゲート側壁１０５が設けられている。ゲート側壁１０５は、ＬＤＤ領域１０３Ｄをセルフアライン（自己整合）的に形成するために設けられている。
【００４５】
また、ソース・ドレイン領域１０７、１０８とゲート電極１０６の上には、電極とのコンタクトを改善するためにシリサイド層１１９が設けられている。これら構造体の上は、第１の層間絶縁膜１１０と第２の層間絶縁膜１１１と第３の層間絶縁膜１１２により覆われ、これらを貫通するコンタクトホールを介して、ソースコンタクト１１３Ｓ、ゲートコンタクト１１３Ｇ、ドレインコンタクト１１３Ｄが形成されている。ここで、第１の層間絶縁膜１１０と第３の層間絶縁膜１１２は、エッチングストッパーとしての役割を有し、例えば、窒化シリコンにより形成することができる。また、第２の層間絶縁膜１１１は、例えば、多孔質の酸化シリコンなどからなる低誘電率膜とすることができる。
【００４６】
さらに、この上に、第４の層間絶縁膜１１４と第５の層間絶縁膜１１５が形成されている。そして、これらを貫通するトレンチにソース配線１１６Ｓ、ゲート配線１１６Ｇ、ドレイン配線１１６Ｄがそれぞれ埋め込み形成されている。ここで、第４の層間絶縁膜１１４も、多孔質の酸化シリコンからなる低誘電率膜とすることができる。また、第５の層間絶縁膜１１５は、窒化シリコンにより形成することができる。
【００４７】
そして、コンタクトホールを介して形成されたソースコンタクト１１３Ｓ、ゲートコンタクト１１３Ｇ及びドレインコンタクト１１３Ｄと、第２の層間絶縁膜（低誘電率膜）１１１との間には、改質層１２１が設けられている。また同様に、ソース配線１１６Ｓ、ゲート配線１１６Ｇ及びドレイン配線１１６Ｄと、第４の層間絶縁膜（低誘電率膜）１１４との間にも、改質層１２２が設けられている。
【００４８】
改質層１２１は、ソースコンタクト１１３Ｓ、ゲートコンタクト１１３Ｇ及びドレインコンタクト１１３Ｄのためのコンタクトホールを開口した後に、その開口に露出する第２の層間絶縁膜１１１の側壁を酸化含有プラズマにより酸化させて形成することができる。
【００４９】
また、改質層１２２は、ソース配線１１６Ｓ、ゲート配線１１６Ｇ及びドレイン配線１１６Ｄのための開口を形成した後に、その開口に露出する第４の層間絶縁膜１１４の側壁を酸素含有プラズマにより酸化させて形成することができる。
【００５０】
このような改質層１２１、１２２を設けることにより、低誘電率材料からなる層間絶縁膜１１１、１１４を保護し、製造工程における薬液やプラズマなどによる劣化や、開口形状の変化を防ぐことができる。また、膜間への水分の侵入による半導体装置の劣化などを抑制することができる。
【００５１】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００５２】
例えば、半導体装置の具体的な構造やサイズ、材料などついては、当業者が適宜設計変更して適用したものも、本発明の要旨を含む限り、本発明の範囲に包含される。
【００５３】
また、各層の形成方法、形成条件、加工条件、エッチング条件、熱処理条件などについても、具体例にとして前述したもの以外にも当業者が適宜設計したものも本発明の範囲に包含される。
【００５４】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態にかかる半導体装置の要部断面構造を例示する模式図である。
【図２】本発明の実施の形態にかかる半導体装置の製造方法の要部を表すフローチャートである。
【図３】本発明の実施形態の製造方法の要部を表す工程断面図である。
【図４】本発明の実施形態の製造方法の要部を表す工程断面図である。
【図５】本発明の実施例の半導体装置の製造方法を表す工程断面図である。
【図６】本発明の実施例の半導体装置の製造方法を表す工程断面図である。
【図７】本発明の実施例の半導体装置の製造方法を表す工程断面図である。
【図８】本発明により製造される半導体装置の要部断面構造を例示する模式図である。
【符号の説明】
【００５６】
１ シリコンウェーハ
２ シリコン酸化膜
３ 第１の膜
４ 密着強化層
５ 低誘電率膜
６ 酸化シリコン膜
７ 第２の膜
８ 改質層
９ 積層膜
１０ 銅
１０１ 素子分離領域
１０２ ウエル
１０３ チャネル
１０３Ｄ ＬＤＤ領域
１０４ ゲート絶縁膜
１０５ ゲート側壁
１０６ ゲート電極
１０７ ソース領域
１０７ ドレイン領域
１０８ ドレイン領域
１１０ 層間絶縁膜
１１１ 層間絶縁膜
１１２ 層間絶縁膜
１１３Ｄ ドレインコンタクト
１１３Ｇ ゲートコンタクト
１１３Ｓ ソースコンタクト
１１４ 層間絶縁膜
１１５ 層間絶縁膜
１１６Ｄ ドレイン配線
１１６Ｇ ゲート配線
１１６Ｓ ソース配線
１１９ シリサイド層
１２１ 改質層
１２２ 改質層
２００ 半導体基板
２１０ 第１の膜
２２０ 低誘電率膜
２３０ 第２の膜
２４０ 改質層
２５０ バリアメタル
２６０ 金属配線
Ｐ プラズマ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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