(57)【要約】【課題】  アドレス発生部のアドレス指定の制限を意識せずに、パターンデータが取り扱える半導体試験装置を提供する。【解決手段】        アドレス発生部が、Ｘアドレス、Ｙアドレスを出力し、このＸアドレス、Ｙアドレスにより、被試験メモリを試験する半導体試験装置において、  前記アドレス発生部のＸアドレス、Ｙアドレスのビットデータから、前記被試験メモリに対応するローアドレス、カラムアドレスを選択し、出力する選択部と、  この選択部からのローアドレス、カラムアドレスにより前記被試験メモリのパターンデータを出力するデータメモリとを備え、前記データメモリのパターンデータにより、被試験メモリの試験を行なう。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
アドレス発生部から出力されるＸアドレス、Ｙアドレスにより、被試験メモリを試験する半導体試験装置において、
前記アドレス発生部のＸアドレス、Ｙアドレスのビットデータから、前記被試験メモリに対応するローアドレス、カラムアドレスを選択し、出力する選択部と、
この選択部からのカラムアドレス、ローアドレスにより前記被試験メモリのパターンデータを出力するデータメモリと
を備え、前記データメモリのパターンデータにより、被試験メモリの試験を行なうことを特徴とする半導体試験装置。
【請求項２】
データメモリのアドレス空間は、ローアドレスのビット数とカラムアドレスのビット数の積が一定の関係で可変できることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
被試験メモリは、フラッシュメモリであることを特徴とする請求項１記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験メモリ、例えばフラッシュメモリを試験する半導体試験装置に関し、
アドレス発生部のアドレス指定の制限を意識せずに、パターンデータが取り扱える半導体試験装置に関する。
【背景技術】
【０００２】
一般に、半導体試験装置は、被試験メモリ（以下ＤＵＴともいう）であるＤＲＡＭ（Dynamic Random Access Memory）、フラッシュメモリ等のアドレスにデータを書き込み、そして、そのデータを読み出すことにより得られる信号を、期待値と比較してＤＵＴの良否の判定を行なうものである。このような半導体試験装置に関連する先行技術文献には次のようなものがある。
【０００３】
【特許文献１】特開平１０−３２６４９８号公報
【０００４】
ところで、半導体メモリは、２次元のアドレス空間を持っている。このため、半導体試験装置を用いて半導体メモリの良否判定を行なう場合にも、アドレスを２次元で特定する必要がある。
【０００５】
以下、図３を用いてこの様な従来の半導体試験装置について説明する。図３において、アドレス発生部１は、Ｘアドレス信号、Ｙアドレス信号からなる２次元のアドレス信号を出力する。ここでは、Ｘアドレス信号をカラムアドレスの特定に使用し、Ｙアドレス信号をローアドレスの特定に使用する。
【０００６】
被試験メモリ２は２次元のアドレス空間をもっており、このアドレスはローアドレスとカラムアドレスとにより一義的に特定され、Ｘアドレス信号、Ｙアドレス信号が入力される。
【０００７】
データメモリ３は、アドレス発生部１のＸアドレス、Ｙアドレスが入力され、被試験メモリ２の書き込みパターン及び被試験メモリ２の期待値パターンとなるパターンデータを出力する。
【０００８】
判定部４は、被試験メモリ２の出力とデータメモリ３から出力された期待値パターンとなるパターンデータとを比較して被試験メモリ２の良否判定を行なう。
【０００９】
このような半導体試験装置の動作について説明する。アドレス発生部１から出力されたＸアドレス信号、Ｙアドレス信号は、被試験メモリ２に入力されると共に、データメモリ３にも入力される。
【００１０】
データメモリ３は、アドレス発生部１から出力されたＸアドレス信号、Ｙアドレス信号に基づいて、データ信号を被試験メモリ２に出力すると共に、判定部４にも出力する。ここでデータ信号は、被試験メモリ２の書き込みパターンであり、かつ期待値である。
【００１１】
被試験メモリ２は、Ｘアドレス信号とＹアドレス信号とにより特定されたアドレスに、データメモリ３から出力されたパターンデータを書き込んだ上で、それを読み出して判定部４に出力する。そして、判定部４は、被試験メモリ２の出力とデータメモリ３のパターンデータとを比較し、被試験メモリの良否判定を行なう。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、このようなアドレス発生部１は、固定長のＸアドレス信号、Ｙアドレス信号を出力することにより、被試験メモリ２のアドレスを特定している。一般に、アドレス発生部１では、Ｘアドレス信号とＹアドレス信号のビット幅がそれぞれ１８ビット程度のものが使用されている。
【００１３】
この場合、被試験メモリ２のカラムアドレス及びローアドレスがそれぞれ１８ビット以内であれば問題なく被試験メモリ２の試験ができる。
【００１４】
ところが、近年メモリの大容量化等の影響により、カラムアドレス、ローアドレスのいずれか一方が他方と比べて非常に長い被試験メモリ２が市場に登場してきた。特に、フラッシュメモリの分野では、ローアドレスのアドレスビットがカラムアドレスのアドレスビットと比べて長いものが存在し、例えばカラムアドレスが４ビットからなる一方でローアドレスが２４ビットのものがある。この場合、アドレス発生部１が出力するＸアドレスの一部をローアドレスに用いて、２４ビットのローアドレスを実現し、試験することができる。
【００１５】
しかし、被試験メモリとデータメモリ３とのアドレス指定が異なってくるので、データメモリ３にパターンデータを格納する場合、変換作業等が必要になってしまう。
【００１６】
本発明は、この問題に着目したものであり、その目的は、アドレス発生部のアドレス指定の制限を意識せずに、パターンデータが取り扱える半導体試験装置を提供することである。
【課題を解決するための手段】
【００１７】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
アドレス発生部から出力されるＸアドレス、Ｙアドレスにより、被試験メモリを試験する半導体試験装置において、
前記アドレス発生部のＸアドレス、Ｙアドレスのビットデータから、前記被試験メモリに対応するローアドレス、カラムアドレスを選択し、出力する選択部と、
この選択部からのローアドレス、カラムアドレスにより前記被試験メモリのパターンデータを出力するデータメモリと
を備え、前記データメモリのパターンデータにより、被試験メモリの試験を行なう。
【００１８】
請求項２記載の発明は、請求項１記載の発明において、
データメモリのアドレス空間は、ローアドレスのビット数とカラムアドレスのビット数の積が一定の関係で可変できる。
【００１９】
請求項３記載の発明は、請求項１記載の発明において、
被試験メモリは、フラッシュメモリである。
【発明の効果】
【００２０】
本発明によれば、次のような効果がある。
請求項１記載の発明では、選択部が、アドレス発生部のＸアドレス、Ｙアドレスを被試験メモリに対応するカラムアドレス、ローアドレスを選択し、データメモリに出力するので、データメモリに被試験メモリと同じアドレスでパターンデータを格納することができる。すなわち、アドレス発生部１のアドレス指定の制限を意識せずに、パターンデータを取り扱うことができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を用いて本発明の実施形態を説明する。ここで図３で説明した構成要素と同一のものについては、同一の符号を付して説明を省略する。
【００２２】
図１において、被試験メモリ５は、例えばフラッシュメモリで、被試験メモリ２の代わりに設けられ、２次元のアドレス空間をもっており、このアドレスはローアドレスとカラムアドレスとにより一義的に特定され、アドレス発生部１のＸアドレス信号、Ｙアドレス信号が入力される。ここで、被試験メモリ５は、アドレス発生部１のＹアドレス信号よりローアドレスのビット数が大きいものであり、ローアドレスが２４ビット、カラムアドレスが４ビットとする。
【００２３】
選択部６は、アドレス発生部のＸアドレス信号、Ｙアドレス信号のビットデータから、被試験メモリ５に対応するカラムアドレス（Ｘｄアドレス）、ローアドレス（Ｙｄアドレス）を選択して出力する。
【００２４】
データメモリ７は、選択部６からのＸｄアドレスＹｄアドレスにより、被試験メモリ５のパターンデータを出力する。ここで、データメモリ７は、アドレス発生部１のＸアドレス、Ｙアドレスの約２倍のアドレス空間をもたせたものである。例えば、Ｘ、Ｙアドレスが１８ビットの場合、カラムアドレス、ローアドレスがそれぞれ３５ビットのメモリを用いる。
【００２５】
このような半導体試験装置の動作について説明する。アドレス発生部１は、Ｘアドレス信号、Ｙアドレス信号を、被試験メモリ５、選択部６に出力する。
【００２６】
ここでは、アドレス発生部１が、それぞれ１８ビットからなるＸ、Ｙアドレス信号により被試験メモリ５のアドレス指定を行なう場合について、図２を用いて説明する。
【００２７】
図２においてＸアドレス及びＹアドレスは、アドレス発生部１から出力されるＸアドレス信号及びＹアドレス信号にそれぞれ対応している。また、図の右側にあるＣａｄｄは被試験メモリ５のカラムアドレスを意味し、Ｒａｄｄは被試験メモリ５のローアドレスを意味し、かっこ内の数字はビットを表す。
【００２８】
まず、被試験メモリ７のうちカラムアドレスについて説明する。ここではカラムアドレスは４ビットなので、カラムアドレスを特定するためのＸアドレス信号も４ビット必要となる。ここでは０ビット目から３ビット目をカラムアドレスの指定に利用する（符号Ａ）。これによりＸアドレス信号のうち４ビット目から１７ビット目はカラムアドレスの指定に不要な未使用ビットとなる。
【００２９】
次に、ローアドレスについて説明する。ローアドレスは２４ビットなので、Ｙアドレス信号のアドレスビットの上限である１８ビット全てをローアドレスの指定に利用する。即ち、０ビット目から１７ビット目の全てをローアドレスの指定に利用する（符号Ｂ）。
【００３０】
しかし、Ｙアドレス信号の全てをローアドレスの指定に利用しても被試験メモリ７のローアドレスは２４ビットにより特定するので、６ビット不足する。そこで、Ｘアドレス信号の未使用ビットのうち４ビット目から９ビット目のアドレスビットをローアドレスの指定の為に利用する（符号Ｃ）。そうすると、Ｙアドレス信号のアドレスビットは、１８ビットに６ビットを足した２４ビットとして利用できる。
【００３１】
すなわち、アドレス発生部１の出力端を上記のような関係で、被試験メモリ５のアドレスピンに接続し、アドレス発生部１が被試験メモリ５のアドレスを特定する。
【００３２】
なお、Ｙアドレス信号のアドレスビットに利用するＸアドレスのアドレスビットは、未使用のアドレスビットの範囲内であれば何れを使用しても差し支えないので、例えば５ビットから１０ビットをＹアドレス信号の指定に利用しても良い。
【００３３】
そして、選択部６は、Ｘアドレス信号、Ｙアドレス信号から、被試験メモリ５に与えるカラムアドレス、ロードレスを選択し、それぞれ、Ｘｄアドレス信号、Ｙｄアドレス信号として、データメモリ７に出力する。つまり、選択部５は、Ｘアドレスの０ビット目から３ビット目をＸｄアドレスとし、Ｙアドレスの１８ビットとＸアドレスの４ビット目から９ビット目をＹｄアドレスとして出力する。
【００３４】
データメモリ７は、選択部６から出力された４ビットのＸｄアドレス信号、２４ビットのＹｄアドレス信号に基づいて、パターンデータを被試験メモリ５及び判定部４に出力する。
【００３５】
被試験メモリ５は、Ｘアドレス信号とＹアドレス信号とにより特定されたアドレスに、データメモリ３から出力されたパターンデータを書き込んだ上で、それを読み出して判定部４に出力する。そして、判定部４は、被試験メモリ５の出力とデータメモリ７のパターンデータとを比較し、被試験メモリ５の良否判定を行なう。
【００３６】
このように、選択部６がアドレス発生部１のＸアドレス、Ｙアドレスを被試験メモリ５に対応するカラムアドレス、ローアドレスを選択し、データメモリ７に出力するので、データメモリ７に被試験メモリ５と同じアドレスでパターンデータを格納することができる。すなわち、アドレス発生部１のアドレス指定の制限を意識せずに、パターンデータを取り扱うことができる。
【００３７】
なお、本実施例では、被試験メモリ５のローアドレスがカラムアドレスより長い場合の例を示したが、被試験メモリ５のカラムアドレスの方が長い場合でもよい。
【００３８】
また、データメモリ７は、カラムアドレス、ローアドレスのビット数が固定の構成を示したが、ビット数が可変できるメモリにしてもよい。すなわち、データメモリ７のアドレス空間が、ローアドレスのビット数とカラムアドレスのビット数の積が一定の関係で可変できる素子を使用してもよい。この場合、メモリ容量を小さくできる。
【図面の簡単な説明】
【００３９】
【図１】本発明の半導体試験装置の構成図である。
【図２】アドレス変換の様子を示す図である。
【図３】従来の半導体試験装置の構成図である。
【符号の説明】
【００４０】
１                アドレス発生部
４                判定部
５                被試験メモリ
６                選択部
７                データメモリ
【図１】
2005339647.tif 000003
【図２】
2005339647.tif 000004
【図３】
2005339647.tif 000005