(57)【要約】【課題】  データ線駆動回路の回路面積を縮小する。【解決手段】  データ線駆動回路２００は、複数の回路ブロックを備える。回路ブロックＢＬｉはシフトレジスタ単位回路Ａｉ１〜Ａｉ４、論理演算単位回路Ｂｉ１〜Ｂｉ４、および制御単位回路Ｃｉを備える。制御単位回路Ｃｉは、シフトレジスタ単位回路Ａｉ１〜Ａｉ４の入出力信号Ｐ０〜Ｐ４に基づいて、当該回路ブロックの動作期間を特定し、当該期間においてＸクロック信号ＸＣＫと反転Ｘクロック信号ＸＣＫＢをシフトレジスタ単位回路Ａｉ１〜Ａｉ４に供給する。【選択図】      図２
2005339601.tif 000002
【特許請求の範囲】
【請求項１】
複数のブロックを備え、
前記複数のブロックの各々は、
クロック信号とこれを反転した反転クロック信号に同期して開始パルスを順次シフトして出力信号を出力する複数のシフト単位回路と、
前記複数のシフト単位回路の入力信号と出力信号に基づいて、前記複数のシフト単位回路のいずれかが動作している動作期間を特定し、当該動作期間において前記クロック信号および前記反転クロック信号を前記複数のシフト単位回路に供給する単位制御回路と、
を備えたことを特徴とするシフトレジスタ。
【請求項２】
前記単位制御回路は、前記動作期間以外の非動作期間において、前記クロック信号および前記反転クロック信号の替わりにローレベル信号またはハイレベル信号を前記複数のシフト単位回路に供給するレベル固定手段を備えることを特徴とする請求項１に記載のシフトレジスタ。
【請求項３】
前記単位制御回路は、
前記複数のシフト単位回路の入力信号および出力信号がアクティブになる各期間の論理和を演算して、演算結果に基づいて前記動作期間を特定するクロック制御信号を生成するクロック制御信号生成手段と、
前記クロック制御信号に応じて前記クロック信号および前記反転クロック信号を前記複数のシフト単位回路に供給する供給手段と、
を備えることを特徴とする請求項１または２に記載のシフトレジスタ。
【請求項４】
前記開始パルスはハイレベルでアクティブとなり、
前記クロック制御信号生成手段は、
複数のノア回路と、
前記複数のノア回路から出力される各出力信号の反転論理積を演算して前記クロック制御信号として出力するナンド回路とを備え、
前記複数のノア回路の入力端子の各々には、前記複数のシフト単位回路の入力信号および出力信号が総て供給される
ことを特徴とする請求項３に記載のシフトレジスタ。
【請求項５】
前記複数のノア回路の各々は３個の入力端子を備え、
前記ナンド回路は、隣り合うノア回路の出力信号が各々供給される２個の入力端子を備えることを特徴とする請求項４に記載のシフトレジスタ。
【請求項６】
前記複数のノア回路の各々は２個の入力端子を備え、前記各入力端子には、前記シフト単位回路の入力信号および出力信号が供給され、
前記ナンド回路の各入力端子には、前記複数のノア回路の出力信号が各々供給されることを特徴とする請求項４に記載のシフトレジスタ。
【請求項７】
前記開始パルスはローレベルでアクティブとなり、
前記クロック制御信号生成手段は、
複数のナンド回路と、
前記複数のナンド回路から出力される各出力信号の反転論理和を演算して前記クロック制御信号として出力するノア回路とを備え、
前記複数のナンド回路の入力端子の各々には、前記複数のシフト単位回路の入力信号および出力信号が総て供給される
ことを特徴とする請求項３に記載のシフトレジスタ。
【請求項８】
前記複数のナンド回路の各々は３個の入力端子を備え、
前記ノア回路は、隣り合うナンド回路の出力信号が各々供給される２個の入力端子を備えることを特徴とする請求項７に記載のシフトレジスタ。
【請求項９】
前記複数のナンド回路の各々は２個の入力端子を備え、前記各入力端子には、前記シフト単位回路の入力信号および出力信号が供給され、
前記ノア回路の各入力端子には、前記複数のナンド回路の出力信号が各々供給されることを特徴とする請求項７に記載のシフトレジスタ。
【請求項１０】
前記複数の回路ブロックのうち、少なくとも一つの回路ブロックは、当該回路ブロックに含まれる前記シフト単位回路の数が他の回路ブロックに含まれる前記シフト単位回路の数と相違することを特徴とする請求項１乃至９のうちいずれか１項に記載のシフトレジスタ。
【請求項１１】
前記複数の回路ブロックの入力の前段、または、前記複数の回路ブロックの出力の後段に、前記クロック信号および前記反転クロック信号が供給される少なくとも一つのシフト単位回路を備えたことを特徴とする請求項１乃至１０にのうちいずれか１項に記載のシフトレジスタ。
【請求項１２】
前記シフト単位回路は、転送方向を指示する転送方向信号に基づいて前記開始パルスの転送方向を制御可能であることを特徴とする請求項１乃至１１のうちいずれか１項に記載のシフトレジスタ。
【請求項１３】
複数の走査線と複数のデータ線とを備え、前記走査線と前記データ線の交差に対応して設けられた複数の画素回路を備える電気光学装置に用いられるデータ線駆動回路であって、
請求項１乃至１２のうちいずれか１項に記載のシフトレジスタを備え、
前記シフト単位回路の入力信号と出力信号に基づいてデータ線信号を生成する論理演算回路を複数備え、
前記複数の論理演算回路から出力される複数のデータ線信号を前記複数のデータ線に各々供給する配線群と、
を具備するデータ線駆動回路。
【請求項１４】
複数の走査線と複数のデータ線とを備え、前記走査線と前記データ線の交差に対応して設けられた複数の画素回路を備える電気光学装置に用いられるデータ線駆動回路であって、
請求項１乃至１２のうちいずれか１項に記載のシフトレジスタを備え、
前記シフト単位回路の入力信号と出力信号に基づいて走査信号を生成する論理演算回路を複数備え、
前記複数の論理演算回路から出力される複数の走査信号を前記複数の走査線に各々供給する配線群と、
を具備する走査線駆動回路。
【請求項１５】
複数の走査線と、
複数のデータ線と、
前記走査線と前記データ線の交差に対応して設けられた複数の画素回路と、
請求項１３に記載のデータ線駆動回路と、
を備えたことを特徴とする電気光学装置。
【請求項１６】
複数の走査線と、
複数のデータ線と、
前記走査線と前記データ線の交差に対応して設けられた複数の画素回路と、
請求項１４に記載の走査線駆動回路と、
を備えたことを特徴とする電気光学装置。
【請求項１７】
請求項１５または１６に記載の電気光学装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ、データ線駆動回路、走査線駆動回路、電気光学装置、および電子機器に関する。
【背景技術】
【０００２】
従来の電気光学装置、例えば、液晶装置の駆動回路は、画像表示領域に配線されたデータ線や走査線などに、データ線信号や走査信号などを所定タイミングで供給するためのデータ線駆動回路や、走査線駆動回路などから構成されている。
データ線駆動回路の基本構成は、入力される画像信号がアナログ信号かデジタル信号かによって相違する。ただし、いずれの場合であっても、データ線駆動回路は、水平走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトするシフトレジスタを備えている。
【０００３】
このようなシフトレジスタとして、特許文献１には、シフト手段とクロック信号制御手段とを備える構成が開示されている。シフト手段は、クロック信号に同期して開始パルスを順次シフトして出力信号を出力するとともに転送方向を指示する転送方向信号に基づいて開始パルスの転送方向を制御可能な複数のシフト単位回路を縦続接続して構成される。クロック信号制御手段は、シフト単位回路に各々対応して設けられ、クロック信号の各シフト単位回路への供給を制御する複数の制御単位回路を備える。
即ち、従来のシフトレジスタは、シフト単位回路と制御単位回路とが１対１に対応していた。
【０００４】
【特許文献１】特開２００３−３０８０４９号公報（請求項１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のシフトレジスタは、制御単位回路を複数のシフト単位回路の各々に対応して設けていたので、クロック信号制御手段を形成するのに大面積が必要となるといった問題があった。特に、高精細、高密度のディスプレイにシフトレジスタを適用する場合、回路面積の増加は大きな課題であった。
【０００６】
本発明は、このような事情に鑑みてなされたものであり、その目的は、クロック信号の制御に用いる回路の面積を縮小することにある。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明に係るシフトレジスタは、複数のブロックを備え、前記複数のブロックの各々は、クロック信号とこれを反転した反転クロック信号に同期して開始パルスを順次シフトして出力信号を出力する複数のシフト単位回路と、前記複数のシフト単位回路の入力信号と出力信号に基づいて、前記複数のシフト単位回路のいずれかが動作している動作期間を特定し、当該動作期間において前記クロック信号および前記反転クロック信号を前記複数のシフト単位回路に供給する単位制御回路と、を備える。
【０００８】
この発明によれば、ブロック単位でクロック信号および反転クロック信号をブロックに属する複数のシフト単位回路に供給するか否かを制御するので、シフト単位回路ごとにクロック信号の供給の可否を制御する場合と比較して、単位制御回路の構成を大幅に削減することができる。しかも、あるブロックには、その動作期間のみクロック信号と反転クロック信号が供給されるので、消費電力を削減することができる。なお、シフトレジスタは供給されるクロック信号から反転クロック信号を内部で生成するようにしてもよい。
【０００９】
また、前記単位制御回路は、前記動作期間以外の非動作期間において、前記クロック信号および前記反転クロック信号の替わりにローレベル信号またはハイレベル信号を前記複数のシフト単位回路に供給するレベル固定手段を備えることが好ましい。この場合には、非動作期間において、シフト単位回路の制御入力に固定電圧が供給されるので、当該制御入力がハイインピーダンス状態となって、ノイズの影響で誤動作することを防止できる。さらに、クロック信号および反転クロック信号を供給する配線を供え、トランスファーゲートを介してクロック信号等を選択するか固定電圧を選択するかを切り替える場合には、非動作期間のブロックを配線から分離できるので、配線に付随する容量を低減することができる。この結果、クロック信号等のドライバに能力の低いものを使用することが可能となり、また、消費電力を削減することができる。
【００１０】
また、前記単位制御回路は、前記複数のシフト単位回路の入力信号および出力信号がアクティブになる各期間の論理和を演算して、演算結果に基づいて前記動作期間を特定するクロック制御信号を生成するクロック制御信号生成手段と、前記クロック制御信号に応じて前記クロック信号および前記反転クロック信号を前記複数のシフト単位回路に供給する供給手段と、を備えることが好ましい。この場合には、クロック制御信号生成手段は、シフト単位回路の入力信号と出力信号の論理和を演算するので、ブロックに属するシフト単位回路が動作している期間を特定することができる。
【００１１】
さらに、開始パルスがハイレベルでアクティブとなる場合、前記クロック制御信号生成手段は、複数のノア回路と、前記複数のノア回路から出力される各出力信号の反転論理積を演算して前記クロック制御信号として出力するナンド回路とを備え、前記複数のノア回路の入力端子の各々には、前記複数のシフト単位回路の入力信号および出力信号が総て供給されることが好ましい。より具体的には、前記複数のノア回路の各々は３個の入力端子を備え、前記ナンド回路は、隣り合うノア回路の出力信号が各々供給される２個の入力端子を備えることが好ましい。また、前記複数のノア回路の各々は２個の入力端子を備え、前記各入力端子には、前記シフト単位回路の入力信号および出力信号が供給され、前記ナンド回路の各入力端子には、前記複数のノア回路の出力信号が各々供給されるものであってもよい。これにより、正論理で動作するクロック制御信号生成手段を構成することができる。
【００１２】
くわえて、前記開始パルスがローレベルでアクティブとなる場合、前記クロック制御信号生成手段は、複数のナンド回路と、前記複数のナンド回路から出力される各出力信号の反転論理和を演算して前記クロック制御信号として出力するノア回路とを備え、前記複数のナンド回路の入力端子の各々には、前記複数のシフト単位回路の入力信号および出力信号が総て供給されることが好ましい。より具体的には、前記複数のナンド回路の各々は３個の入力端子を備え、前記ノア回路は、隣り合うナンド回路の出力信号が各々供給される２個の入力端子を備えることが望ましい。あるいは、前記複数のナンド回路の各々は２個の入力端子を備え、前記各入力端子には、前記シフト単位回路の入力信号および出力信号が供給され、前記ノア回路の各入力端子には、前記複数のナンド回路の出力信号が各々供給されることが好ましい。これにより、正論理で動作するクロック制御信号生成手段を構成することができる。
【００１３】
次に、前記複数の回路ブロックのうち、少なくとも一つの回路ブロックは、当該回路ブロックに含まれる前記シフト単位回路の数が他の回路ブロックに含まれる前記シフト単位回路の数と相違するものであってもよい。この場合には、総てのブロックに属するシフト単位回路数が一定ではないので、シフトレジスタの段数に自由度を持たせることができる。さらに、前記複数の回路ブロックの入力の前段、または、前記複数の回路ブロックの出力の後段に、前記クロック信号および前記反転クロック信号が供給される少なくとも一つのシフト単位回路を備えるものであってもよい。この場合には、所望の段数がブロックに含まれるシフト単位回路の数で割り切れない場合であっても、クロック信号および反転クロック信号を常時供給するシフト単位回路の数を調整することによって、シフトレジスタの段数を自由に設定できる。
【００１４】
次に、前記シフト単位回路は、転送方向を指示する転送方向信号に基づいて前記開始パルスの転送方向を制御可能であることが好ましい。この場合には、シフトレジスタを双方向に動作させることが可能となる。
【００１５】
次に、本発明に係るデータ線駆動回路は、複数の走査線と複数のデータ線とを備え、前記走査線と前記データ線の交差に対応して設けられた複数の画素回路を備える電気光学装置に用いられ、上述したシフトレジスタを備え、前記シフト単位回路の入力信号と出力信号に基づいてデータ線信号を生成する論理演算回路を複数備え、前記複数の論理演算回路から出力される複数のデータ線信号を前記複数のデータ線に各々供給する配線群と、を具備する。この発明によれば、単位制御回路の構成が大幅に簡略化されたシフトレジスタを用いることができるため、データ線駆動回路の構成を簡略化することができ、その回路面積を大幅に縮小することができる。この結果、高精細で高密度のパネルにデータ線駆動回路を形成することも容易となる。さらに、素子数が大幅に削減されるので歩留まりが向上する。
【００１６】
次に、本発明に係る走査線駆動回路は、複数の走査線と複数のデータ線とを備え、前記走査線と前記データ線の交差に対応して設けられた複数の画素回路を備える電気光学装置に用いられるデータ線駆動回路であって、上述したシフトレジスタを備え、前記シフト単位回路の入力信号と出力信号に基づいて走査信号を生成する論理演算回路を複数備え、前記複数の論理演算回路から出力される複数の走査信号を前記複数の走査線に各々供給する配線群とを具備する。この発明によれば、単位制御回路の構成が大幅に簡略化されたシフトレジスタを用いることができるため、走査線駆動回路の構成を簡略化することができ、その回路面積を大幅に縮小することができる。この結果、高精細で高密度のパネルにデータ線駆動回路を形成することも容易となる。さらに、素子数が大幅に削減されるので歩留まりが向上する。
【００１７】
本発明に係る電気光学装置は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線の交差に対応して設けられた複数の画素回路と、上述したデータ線駆動回路と、を備える。また、本発明に係る電気光学装置は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線の交差に対応して設けられた複数の画素回路と、上述した走査線駆動回路と、を備える。ここで、電気光学装置とは電気光学材料を備える装置であり、電気光学材料とは、電気信号（電流信号または電圧信号）の供給によって透過率や輝度といった光学的特性が変化する材料である。例えば、液晶のほかに有機ＥＬ（ElectroLuminescent）や発光ポリマーなどのＯＬＥＤ素子などが含まれうる。
【００１８】
次に、本発明に係る電子機器は、上述した電気光学装置を備えることが好ましい。この電子機器としては、例えばパーソナルコンピュータ、携帯電話機、及び情報携帯端末等が含まれる。
【発明を実施するための最良の形態】
【００１９】
＜１：電気光学装置の全体構成＞
まず、本発明に係る電気光学装置は、電気光学材料として液晶を用いる。電気光学装置１は、主要部として液晶パネルＡＡを備える。液晶パネルＡＡは、スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」と称する）を形成した素子基板と対向基板とを互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付し、この間隙に液晶が挟持されている。
【００２０】
図１は実施形態に係る電気光学装置１の全体構成を示すブロック図である。この電気光学装置１は、液晶パネルＡＡ、タイミング発生回路３００および画像処理回路４００を備える。液晶パネルＡＡは、その素子基板上に画像表示領域Ａ、走査線駆動回路１００、データ線駆動回路２００、サンプリング回路２４０および画像信号供給線Ｌ１〜Ｌ３を備える。
【００２１】
この電気光学装置１に供給される入力画像データＤは、例えば、３ビットパラレルの形式である。タイミング発生回路３００は、入力画像データＤに同期してＹクロック信号ＹＣＫ、反転Ｙクロック信号ＹＣＫＢ、Ｘクロック信号ＸＣＫ、反転Ｘクロック信号ＸＣＫＢ、Ｙ転送開始パルスＤＹ、Ｘ転送開始パルスＤＸ、転送方向制御信号ＤＩＲおよび反転転送方向制御信号ＤＩＲＢを生成して、走査線駆動回路１００およびデータ線駆動回路２００に供給する。また、タイミング発生回路３００は、画像処理回路４００を制御する各種のタイミング信号を生成し、これを出力する。
【００２２】
ここで、Ｙクロック信号ＹＣＫは、走査線２を選択する期間を特定し、反転Ｙクロック信号ＹＣＫＢはＹクロック信号ＹＣＫの論理レベルを反転したものである。Ｘクロック信号ＸＣＫは、データ線３を選択する期間を特定し、反転Ｘクロック信号ＸＣＫＢはＸクロック信号ＸＣＫの論理レベルを反転したものである。また、Ｙ転送開始パルスＤＹは走査線２の選択開始を指示するパルスであり、一方、Ｘ転送開始パルスＤＸはデータ線３の選択開始を指示するパルスである。さらに、転送方向制御信号ＤＩＲは、走査線２およびデータ線３の選択順序を指示する信号である。その論理レベルがハイレベルのとき、転送方向制御信号ＤＩＲは、各走査線２を上から下に順次選択するとともに各データ線３を左から右に選択することを指示する。一方、その論理レベルがローレベルのとき、転送方向制御信号ＤＩＲは、各走査線２を下から上に順次選択するとともに各データ線３を右から左に選択することを指示する。
【００２３】
この例では、走査線駆動回路１００およびデータ線駆動回路２００に対して、共通の転送方向制御信号ＤＩＲおよび反転転送方向制御信号ＤＩＲＢを供給しているが、タイミング発生回路３００において、走査線の選択用の信号とデータ線の選択用の信号とを個別に生成して、これらを走査線駆動回路１００およびデータ線駆動回路２００に供給してもよいことは勿論である。
画像処理回路４００は、入力画像データＤに、液晶パネルの光透過特性を考慮したガンマ補正等を施した後、ＲＧＢ各色の画像データをＤ／Ａ変換して、画像信号４０Ｒ、４０Ｇ、４０Ｂを生成して液晶パネルＡＡに供給する。
【００２４】
＜１−２：画像表示領域＞
次に、画像表示領域Ａには、図１に示されるように、ｍ（ｍは２以上の自然数）本の走査線２が、Ｘ方向に沿って平行に配列して形成される一方、ｎ（ｎは２以上の自然数）本のデータ線３が、Ｙ方向に沿って平行に配列して形成されている。そして、走査線２とデータ線３との交差付近においては、ＴＦＴ５０のゲートが走査線２に接続される一方、ＴＦＴ５０のソースがデータ線３に接続されるとともに、ＴＦＴ５０のドレインが画素電極６に接続される。そして、各画素は、画素電極６と、対向基板に形成される対向電極（後述する）と、これら両電極間に挟持された液晶とによって構成される。この結果、走査線２とデータ線３との各交差に対応して、画素はマトリクス状に配列されることとなる。
【００２５】
また、ＴＦＴ５０のゲートが接続される各走査線２には、走査信号Ｙ１、Ｙ２、…、Ｙｍが、パルス的に線順次で印加されるようになっている。このため、ある走査線２に走査信号が供給されると、当該走査線に接続されるＴＦＴ５０がオンするので、データ線３から所定のタイミングで供給される画像信号Ｘ１、Ｘ２、…、Ｘｎは、対応する画素に順番に書き込まれた後、所定の期間保持されることとなる。
【００２６】
各画素に印加される電圧レベルに応じて液晶分子の配向や秩序が変化するので、光変調による階調表示が可能となる。例えば、液晶を通過する光量は、ノーマリーホワイトモードであれば、印加電圧が高くなるにつれて制限される一方、ノーマリーブラックモードであれば、印加電圧が高くなるにつれて緩和されるので、電気光学装置１全体では、画像信号に応じたコントラストを持つ光が各画素毎に出射される。このため、所定の表示が可能となる。
また、保持された画像信号がリークするのを防ぐために、蓄積容量５１が、画素電極６と対向電極との間に形成される液晶容量と並列に付加される。例えば、画素電極６の電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量５１により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。
【００２７】
＜１−３：データ線駆動回路およびサンプリング回路＞
次に、データ線駆動回路２００は、Ｘクロック信号ＸＣＫに同期して順次アクティブとなるサンプリング信号Ｓ１〜Ｓｎを生成する。また、データ線駆動回路２００は、転送方向制御信号ＤＩＲおよび反転転送方向制御信号ＤＩＲＢによってサンプリング信号Ｓ１〜Ｓｎをアクティブにする順番を制御することが可能である。具体的には、転送方向制御信号ＤＩＲがハイレベル且つ反転転送方向制御信号ＤＩＲＢがローレベルである場合、サンプリング信号はＳ１→Ｓ２→…Ｓｎの順にアクティブとなり、転送方向制御信号ＤＩＲがローレベル且つ反転転送方向制御信号ＤＩＲＢがハイレベルである場合、サンプリング信号はＳｎ→Ｓｎ−１→…Ｓ１の順にアクティブとなる。
【００２８】
サンプリング回路２４０は、ｎ個のスイッチＳＷ１〜ＳＷｎを備える。各スイッチＳＷ１〜ＳＷｎは、ＴＦＴによって構成されている。そして、ゲートに供給される各サンプリング信号Ｓ１〜Ｓｎが順次アクティブになると、各スイッチＳＷ１〜ＳＷｎが順次オン状態となる。すると、画像信号供給線Ｌ１〜Ｌ３を介して供給される画像信号４０Ｒ、４０Ｇ、４０Ｂがサンプリングされ、各データ線３に順次供給される。したがって、Ｓ１→Ｓ２→…Ｓｎの順にサンプリング信号がアクティブとなれば、データ線３は左から右に順次選択される一方、Ｓｎ→Ｓｎ−１→…Ｓ１の順にサンプリング信号がアクティブとなれば、データ線３は右から左に順次選択されることになる。なお、サンプリング回路２４０をデータ線駆動回路２００に含めてもよいことは勿論である。
【００２９】
次に、図２はデータ線駆動回路２００の詳細な構成を示す回路図である。図に示すようにデータ線駆動回路２００は、ｊ（ｊは自然数）個の回路ブロックＢＬ１、ＢＬ２、…、ＢＬｊを含んでいる。
図３に、ｉ（１≦ｉ≦ｊ）番目の回路ブロックＢＬｉの構成を示す。この図に示すように回路ブロックＢＬｉは、４個のシフトレジスタ単位回路Ａｉ１、Ａｉ２、…、Ａｉ４を備え、Ｘ転送開始パルスＤＸを転送する。また、シフトレジスタ単位回路Ａｉ１〜Ａｉ４には、転送方向制御信号ＤＩＲおよび反転転送方向制御信号ＤＩＲＢが供給され、これによって、転送方向が制御される。
【００３０】
制御単位回路Ｃiは、各シフトレジスタ単位回路Ａｉ１〜Ａｉ４の入力信号および出力信号に基づいて、各シフトレジスタ単位回路Ａｉ１〜Ａｉ４の動作期間を特定する。そして、当該期間においてＸクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢが制御単位回路Ｃｉから各シフトレジスタ単位回路Ａｉ１〜Ａｉ４に供給される。このように制御単位回路Ｃｉは複数のシフトレジスタ単位回路Ａｉ１〜Ａｉ４をまとめて制御するので、データ線駆動回路２００の全体で見たとき制御単位回路の個数を大幅に削減することができる。
【００３１】
論理演算単位回路Ｂｉ１、Ｂｉ２、…、Ｂｉ４は、複数のシフトレジスタ単位回路Ａｉ１、Ａｉ２、…、Ａｉ４の各々に対応して設けられており、サンプリング信号Ｓｉ１、Ｓｉ２、…、Ｓｉ４を各々生成する。回路ブロックＢＬ２〜ＢＬｉ-1は、上述した回路ブロックＢＬｉと同様に構成されている。但し、左端の回路ブロックＢＬ１は、図４に示すようにシフトレジスタ単位回路Ａ１１に対応する論理演算回路がなく、右端の回路ブロックＢＬｉは、図５に示すようにシフトレジスタ単位回路Ａｉ４に対応する論理演算回路がない。
【００３２】
図６は、回路ブロックＢＬｉの詳細な回路図である。各論理演算単位回路Ｂｉ１〜Ｂｉ４は、ナンド回路５１１とインバータ５１２とを備える。論理演算単位回路Ｂｉｋ（ｋは１，２，３，または４）のナンド回路５１１にはシフトレジスタ単位回路Ａｉｋの入力信号と出力信号とが供給される。
【００３３】
各シフトレジスタ単位回路Ａｉ１〜Ａｉ４、クロックドインバータ５０１〜５０４を備える。クロックドインバータ５０１〜５０４は、制御端子電圧がハイレベルのときに各入力信号を反転して出力し、制御端子電圧がローレベルのときに出力端子をハイインピーダンス状態にする。クロックドインバータ５０１および５０２の各制御端子には、所定期間だけアクティブとなるクロック信号ＸＣＫと反転Ｘクロック信号ＸＣＫＢとが供給されるようになっている。また、クロックドインバータ５０３の制御端子には反転転送方向制御信号ＤＩＲＢが供給される一方、クロックドインバータ５０４の制御端子には転送方向制御信号ＤＩＲが供給される。
【００３４】
転送方向制御信号ＤＩＲがハイレベルで反転転送方向制御信号ＤＩＲＢがローレベルの場合を想定すると、クロックドインバータ５０３はハイインピーダンス状態となる一方、クロックドインバータ５０４はインバータとして機能する。したがって、転送方向制御信号ＤＩＲがハイレベルの場合には、シフトレジスタ単位回路Ａｉ１〜Ａｉ４は、図７（Ａ）に示す回路と等価である。
逆に、転送方向制御信号ＤＩＲがローレベルで反転転送方向制御信号ＤＩＲＢがハイレベルの場合を想定すると、クロックドインバータ５０４はハイインピーダンス状態となる一方、クロックドインバータ５０３はインバータとして機能する。したがって、転送方向制御信号ＤＩＲがローレベルの場合には、シフトレジスタ単位回路Ａｉ１〜Ａｉ４は、図７（Ｂ）に示す回路と等価である。
【００３５】
ここで、転送方向制御信号ＤＩＲの論理レベルがハイレベルの場合を想定する（図７（Ａ）を参照）。各シフトレジスタ単位回路Ａｉ１〜Ａｉ４のクロックドインバータ５０１には第１制御信号Ｑ１、Ｑ２’、Ｑ３、Ｑ４’が供給される一方、クロックドインバータ５０２には第２制御信号Ｑ１’、Ｑ２、Ｑ３’、Ｑ４が供給される。第２制御信号の論理レベルは、第１制御信号の論理レベルを反転したものとなっている。
【００３６】
シフトレジスタ単位回路Ａｉ１において、第１制御信号Ｑ１がハイレベルのときクロックドインバータ５０１はＸ転送開始パルスＤＸを反転して出力する。このとき、第２制御信号Ｑ１’はローレベルとなるので、クロックドインバータ５０２の出力端子はハイインピーダンス状態となる。この場合には、Ｘ転送開始パルスＤＸがクロックドインバータ５０１とインバータ５０３とを介して出力される。一方、第２制御信号Ｑ１’がハイレベルのときクロックドインバータ５０２はＸ転送開始パルスＤＸを反転して出力する。このとき、第１制御信号Ｑ１はローレベルとなっているので、クロックドインバータ５０１の出力端子はハイインピーダンス状態となっている。この場合には、クロックドインバータ５０２とインバータ５０４とによってラッチ回路が構成されることになる。
【００３７】
すなわち、シフトレジスタ単位回路Ａｉ１〜Ａｉ４は、クロックドインバータ５０１および５０３から構成される第１論理回路と、クロックドインバータ５０２および５０４から構成される第２論理回路とを備えていると考えることができる。そして、転送方向制御信号ＤＩＲがハイレベルの場合（転送方向が左から右）、第１制御信号によって制御されるクロクッドインバータ５０１として機能するとともに第２論理回路はラッチ回路として機能する。また、反転転送方向制御信号ＤＩＲＢがハイレベルの場合（転送方向が右から左）、第１論理回路はラッチ回路として機能するとともに第２論理回路は第２制御信号によって制御されるクロクッドインバータとして機能する。
【００３８】
説明を図６に戻す。制御単位回路Ｃｉは、ノア回路５１１および５１２、ナンド回路５２１、インバータ５３０、ならびにトランスファーゲート５３１〜５３８を備える。図８は、データ線駆動回路２００の動作を示すタイミングチャートである。但し、転送方向制御信号ＤＩＲがハイレベルで、左から右にＸ転送開始パルスＤＸが転送されるものとする。また、シフトレジスタ単位回路Ａｉ１の入力信号をＰ０（Ｘ転送開始パルスＤＸと同じ）、シフトレジスタ単位回路Ａｉ１の出力信号をＰ１、シフトレジスタ単位回路Ａｉ２の出力信号をＰ２、シフトレジスタ単位回路Ａｉ３の出力信号をＰ３、シフトレジスタ単位回路Ａｉ４の出力信号をＰ４とする。
【００３９】
時刻Ｔ１において、信号Ｐ０がハイレベルになると、ノア回路５１１の出力信号がローレベルとなり、これに伴ってナンド回路５２１の出力信号がハイレベルになる。以下の説明では、ナンド回路５２１の出力信号をクロック制御信号ＣＴＬｉと称する。なお、「ＣＴＬ」に続く添え字「ｉ」は、回路ブロックを指定するものであり、次段の回路ブロックＢＬｉ+1のクロック制御信号はＣＴＬｉ+1となる。クロック制御信号ＣＴＬｉがアクティブ（ハイレベル）になると、トランスファーゲート５３１〜５３４がオン状態となり、Ｘクロック信号ＸＣＫが信号Ｑ１、Ｑ２、Ｑ３、Ｑ４として、各シフトレジスタ単位回路Ａｉ１〜Ａｉ４に供給される一方、反転Ｘクロック信号ＸＣＫＢが信号Ｑ１’、Ｑ２’、Ｑ３’、Ｑ４’として各シフトレジスタ単位回路Ａｉ１〜Ａｉ４に供給される。
【００４０】
これにより、信号Ｐ０→信号Ｐ１→信号Ｐ２→信号Ｐ３→信号Ｐ４といったようにＸ転送開始パルスＤＸが順次転送される。ノア回路５１２には、信号Ｐ２が供給されるので、その出力信号は信号Ｐ２がハイレベルとなる時刻Ｔ２においてローベルとなる。そして、時刻Ｔ３において信号Ｐ４がローベルに遷移すると、ノア回路５１２の出力信号は非アクティブとなる。クロック制御信号ＣＴＬｉは、ナンド回路５２１によって生成されるので、ノア回路５１１および５１２の出力信号のうちいずれか一方がローレベルである期間にアクティブとなる。このため、クロック制御信号ＣＴＬｉは時刻Ｔ１から時刻Ｔ３の期間にアクティブとなる。
【００４１】
そして、時刻Ｔ３を経過すると、クロック制御信号ＣＴＬｉは非アクティブとなるので、トランスファーゲート５３１〜５３４はオフ状態となる。一方、クロック制御信号ＣＴＬｉがアクティブの期間、オフ状態となっていたトランスファーゲート５３５〜５３８がオン状態となる。これによって、信号Ｑ１’、Ｑ２、Ｑ３’、およびＱ４がハイレベルとなり、信号Ｑ１、Ｑ２’、Ｑ３、Ｑ４’がローレベルとなる。すると、各シフトレジスタ単位回路Ａｉ１〜Ａｉ４において、クロックドインバータ５０１はハイインピーダンス状態となるが、インバータ５０４とクロックドインバータ５０２によってラッチ回路が構成される。この結果、シフトレジスタ単位回路Ａｉ１〜Ａｉ４の各出力信号のレベルは、Ｘ転送開始パルスＤＸが再びハイレベルになるまで、ローレベルを維持する。換言すれば、回路ブロックＢＬｉは、Ｘ転送開始パルスＤＸが入来すると、これを自律的に検知してシフト動作を開始し、その動作が完了すると次のＸ転送開始パルスＤＸが入来するまで、動作を中止する。これによって、消費電力を削減することが可能となる。
また、制御単位回路Ｃｊは、複数のシフトレジスタ単位回路Ａｉ１〜Ａｉ４を一括して制御するので、各シフトレジスタ単位回路に制御単位回路Ｃｊを設ける場合と比較して構成を簡易なもにすることができる。
【００４２】
また、上述した回路ブロックＢＬｉは正論理で構成したが、これを負論理で構成してもよい。図９に負論理で構成した回路ブロックＢＬｉ’を示す。負論理の回路ブロックＢＬｉ’では、ノア回路５１１および５１２の替わりにナンド回路５１３および５１４が用いられ、ナンド回路５２１の替わりにノア回路５２２が用いられる。回路ブロックＢＬｉ’のタイミングチャートを図１０に示す。クロック制御信号ＣＴＬｉ’はローレベルでアクティブとなる。このため、トランスファーゲート５３１〜５３８の制御入力は、図６に示す正論理のものと極性が逆転している。
【００４３】
＜１−４：走査線駆動回路＞
次に、走査線駆動回路１００について説明する。図１１は、走査線駆動回路１００の構成を示すブロック図である。この図に示すように走査線駆動回路１００は、Ｙシフトレジスタ１０２、レベルシフタ１０３およびバッファ１０４を備える。
Ｙシフトレジスタ１０２は、Ｘクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢの代わりにＹクロック信号ＹＣＫおよび反転Ｙクロック信号ＹＣＫＢが供給される点、およびシフトの段数を除いて、上述したデータ線駆動回路２００と同様に構成されている。したがって、走査線駆動回路１００は、上述したデータ線駆動回路２００と同様に、回路規模が小さくて済む。
レベルシフタ１０３は、Ｙシフトレジスタ１０２の各出力信号のレベルをシフトして走査線２を駆動するのに適したレベルに変換している。また、バッファ１０４は、レベルシフタ１０３の各出力信号をローインピーダンスに変換し、走査線駆動信号Ｙ１、Ｙ２、…Ｙｍとして各走査線２に出力する。
なお、この走査線駆動回路１００において、Ｙシフトレジスタ１０２として図９に示す負論理で構成されたものを適用してもよいことは勿論である。
【００４４】
＜１−５：液晶パネルの構成例＞
次に、上述した電気的構成に係る液晶パネルの全体構成について図１２および図１３を参照して説明する。ここで、図１２は、液晶パネルＡＡの構成を示す斜視図であり、図１３は、図１２におけるＺ−Ｚ’線断面図である。
これらの図に示されるように、液晶パネルＡＡは、画素電極６等が形成されたガラスや半導体等の素子基板１５１と、共通電極１５８等が形成されたガラス等の透明な対向基板１５２とを、スペーサ１５３が混入されたシール材１５４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせるとともに、この間隙に電気光学材料としての液晶１５５を封入した構造となっている。なお、シール材１５４は、対向基板１５２の基板周辺に沿って形成されるが、液晶１５５を封入するために一部が開口している。このため、液晶１５５の封入後に、その開口部分が封止材１５６によって封止されている。
【００４５】
ここで、素子基板１５１の対向面であって、シール材１５４の外側一辺においては、上述したデータ線駆動回路２００が形成されて、Ｙ方向に延在するデータ線３を駆動する構成となっている。さらに、この一辺には複数の接続電極１５７が形成されて、タイミング発生回路３００からの各種信号や画像信号４０Ｒ、４０Ｇ、４０Ｂを入力する構成となっている。また、この一辺に隣接する一辺には、走査線駆動回路１００が形成されて、Ｘ方向に延在する走査線２をそれぞれ両側から駆動する構成となっている。一方、対向基板１５２の共通電極１５８は、素子基板１５１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１５１との電気的導通が図られている。ほかに、対向基板１５２には、液晶パネルＡＡの用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第３に、液晶パネルＡＡに光を照射するバックライトが設けられる。特に色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスが対向基板１５２に設けられる。
【００４６】
くわえて、素子基板１５１および対向基板１５２の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１５５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
なお、データ線駆動回路２００、走査線駆動回路１００等の周辺回路の一部または全部を、素子基板１５１に形成する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１５１の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ＩＣチップ自体を、ＣＯＧ（Chip
On Grass）技術を用いて、素子基板１５１の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【００４７】
＜２．応用例＞
（１）上述した実施形態において、データ線駆動回路２００の回路ブロックＢＬｉにおいて、単位制御回路Ｃｊはクロック制御信号ＣＴＬｉを生成するために、３入力のノア回路５１１および５１２とナンド回路５２１とを備えたが、これらの替わりに２入力のノア回路と４入力のナンド回路を用いてもよい。
図１４に応用例に係る回路ブロックＢＬｉの回路図を示す。この例では、各シフトレジスタ単位回路Ａｉ１〜Ａｉ４の入力信号と出力信号とが供給される２入力のノア回路５１５〜５１８が各々設けられている。そして、これらのノア回路５１５〜５１８の各出力信号が４入力のナンド回路５２３に供給される。この構成によっても、回路ブロックＢＬｉにＸ転送開始パルスＤＸが入来すると、クロック制御信号ＣＴＬｉがアクティブとなり、Ｘクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢをシフトレジスタ単位回路Ａｉ１〜Ａｉ４に各々供給する。
この場合、複数のシフトレジスタ単位回路Ａｉ１〜Ａｉ４に１個の制御単位回路Ｃｉを設けるので、回路構成を簡易にできる。なお、負論理で構成する場合には、ノア回路５１５〜５１８をナンド回路に各々置き換え、ナンド回路５２３をノア回路に置き換え、トランスファーゲート５３１〜５３８の制御入力の極性を逆転させればよい。
【００４８】
（２）上述した実施形態においては、Ｘクロック信号ＸＣＫと反転クロック信号ＸＣＫＢを各回路ブロックＢＬ１〜ＢＬｊに供給したが、Ｘクロック信号ＸＣＫのみを供給し、各回路ブロックＢＬ１〜ＢＬｊの内部において、反転Ｘクロック信号ＸＣＫＢを生成してもよい。この場合、単位制御回路Ｃｉは、図１５に示すように構成することができる。この例では、インバータ５４０および５４１によって反転クロック信号ＸＣＫＢを生成するので、トランスファーゲート５３２、５３３、５３６、および５３７を省略することができる。この結果、データ線駆動回路２００の構成をより一層簡易にできる。
【００４９】
（３）上述した実施形態において、各回路ブロックＢＬ１〜ＢＬｊに、４個のシフトレジスタ単位回路を設けたが、２以上のシフトレジスタ単位回路を設け、回路クロックの個数を２以上としてもよい。
この場合、単位制御回路は、回路ブロックに含まれるシフトレジスタ単位回路の入力信号と出力信号とに基づいて、回路ブロックの動作期間を特定し、当該期間においてクロック信号をシフトレジスタ単位回路に供給すればよい。
【００５０】
また、回路ブロックに含まれるシフトレジスタ単位回路の数は一定でなくてもよい。例えば、３個のシフトレジスタ単位回路を含む回路ブロックと４個のシフトレジスタ単位回路を含む回路ブロックが混在してもよい。１個の回路ブロックに含まれるシフトレジスタ単位回路の数を単位回路数Ｎとすると、単位回路数Ｎを任意にすることによって、データ線の本数で単位回路数Ｎが割り切れない場合にも柔軟に対応することができる。例えば、データ線の本数が３６２本であり、回路ブロックの単位回路数Ｎが「４」のみ場合、総てのデータ線を回路ブロックに接続することができない。この場合に、Ｎ＝４の回路ブロックを８９個、Ｎ＝３の回路ブロックを２個用いることによって、３６２本のデータ線に対応することができる。
【００５１】
さらに、データ線の本数を単位回路数で割った剰余がある場合に、剰余の数だけＸクロック信号ＸＣＫと反転Ｘクロック信号ＸＣＫＢを直接供給するシフトレジスタ単位回路を設けてもよい。例えば、データ線の本数が３６１本で単位回路数Ｎが４であるとすると、データ線駆動回路２００は図１６に示すように構成すればよい。この場合、シフトレジスタ単位回路Ｗには、Ｘクロック信号ＸＣＫと反転Ｘクロック信号ＸＣＫＢが常時供給される。
【００５２】
（４）上述した実施形態においては液晶を備えた電気光学装置を例示したが、液晶以外の電気光学物質を用いた電気光学装置にも本発明は適用される。電気光学物質とは、電気信号（電流信号または電圧信号）の供給によって透過率や輝度といった光学的特性が変化する物質である。例えば、有機ＥＬ（ElectroLuminescent）や発光ポリマーなどのＯＬＥＤ素子を電気光学物質として用いた表示パネルや、着色された液体と当該液体に分散された白色の粒子とを含むマイクロカプセルを電気光学物質として用いた電気泳動表示パネル、極性が相違する領域ごとに異なる色に塗り分けられたツイストボールを電気光学物質として用いたツイストボールディスプレイパネル、黒色トナーを電気光学物質として用いたトナーディスプレイパネル、あるいはヘリウムやネオンなどの高圧ガスを電気光学物質として用いたプラズマディスプレイパネルなど各種の電気光学装置に対しても上記実施形態と同様に本発明が適用され得る。
【００５３】
＜３．電子機器＞
次に、上述した実施形態および応用例に係る電気光学装置１を適用した電子機器について説明する。図１７に、電気光学装置１を適用したモバイル型のパーソナルコンピュータの構成を示す。パーソナルコンピュータ２０００は、表示ユニットとしての電気光学装置１と本体部２０１０を備える。本体部２０１０には、電源スイッチ２００１及びキーボード２００２が設けられている。この電気光学装置１はデータ線駆動回路２００の構成が簡略化されるので、狭ピッチで高精細な画像を表示することができる。
図１８に、電気光学装置１を適用した携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１及びスクロールボタン３００２、並びに表示ユニットとしての電気光学装置１を備える。スクロールボタン３００２を操作することによって、電気光学装置１に表示される画面がスクロールされる。
図１９に、電気光学装置１を適用した情報携帯端末（ＰＤＡ：Personal
Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン３００１及び電源スイッチ４００２、並びに表示ユニットとしての電気光学装置１を備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が電気光学装置１に表示される。
なお、電気光学装置１が適用される電子機器としては、図１７〜図１９に示すものの他、デジタルスチルカメラ、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示部として、前述した電気光学装置１が適用可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明に係る電気光学装置１の全体構成を示すブロック図である。
【図２】同装置のデータ線駆動回路２００の構成を示すブロック図である。
【図３】同回路の回路ブロックＢＬｉのブロック図である。
【図４】同回路の回路ブロックＢＬ１のブロック図である。
【図５】同回路の回路ブロックＢＬｊのブロック図である。
【図６】回路ブロックＢＬｊの回路図である。
【図７】（Ａ）は転送方向制御信号ＤＩＲがハイレベルの場合におけるシフトレジスタ単位回路Ａｉ１〜Ａｉ４の等価回路図であり、（Ｂ）は転送方向制御信号ＤＩＲがローレベルの場合におけるシフトレジスタ単位回路Ａｉ１〜Ａｉ４の等価回路図である。
【図８】回路ブロックＢＬｉのタイミングチャートである。
【図９】負論理に対応する回路ブロックＢＬｉ’の回路図である。
【図１０】データ線駆動回路２００のタイミングチャートである。
【図１１】走査線駆動回路１００の構成を示すブロック図である。
【図１２】同液晶パネルの構造を説明するための斜視図である。
【図１３】同液晶パネルの構造を説明するための一部断面図である。
【図１４】回路ブロックＢＬｊの他の構成例を示す回路図である。
【図１５】単位制御回路Ｃｉの他の構成例を示す回路図である。
【図１６】データ線駆動回路の他の構成例を示すブロック図である。
【図１７】同電気光学装置１を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１８】同電気光学装置１を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【図１９】同電気光学装置１を適用した電子機器の一例たる携帯情報端末の構成を示す斜視図である。
【符号の説明】
【００５５】
１…電気光学装置、２…走査線、３…データ線、１００…走査線駆動回路、２００…データ線駆動回路、ＢＬ１〜ＢＬｊ…回路ブロック、Ａｉ１〜Ａｉ４…シフトレジスタ単位回路、Ｃｉ…制御単位回路。
【図１】
2005339601.tif 000003
【図２】
2005339601.tif 000004
【図３】
2005339601.tif 000005
【図４】
2005339601.tif 000006
【図５】
2005339601.tif 000007
【図６】
2005339601.tif 000008
【図７】
2005339601.tif 000009
【図８】
2005339601.tif 000010
【図９】
2005339601.tif 000011
【図１０】
2005339601.tif 000012
【図１１】
2005339601.tif 000013
【図１２】
2005339601.tif 000014
【図１３】
2005339601.tif 000015
【図１４】
2005339601.tif 000016
【図１５】
2005339601.tif 000017
【図１６】
2005339601.tif 000018
【図１７】
2005339601.tif 000019
【図１８】
2005339601.tif 000020
【図１９】
2005339601.tif 000021