(57)【要約】【課題】水平ＣＣＤからＦＤ領域に信号電荷を直接供給する構成の場合、ＦＤ領域のリセット電圧を水平ＣＣＤのポテンシャル以上に設定しなければならないため、消費電力の低減に限界がある。【解決手段】水平ＣＣＤ１４の出力段とフローティングディフュージョン領域２１との間に、水平ＣＣＤ１４によって転送されてくる信号電荷の電荷量に応じた信号電荷をフローティングディフュージョン領域２１に供給する電流源、例えばカレントミラー回路２２を介在させることにより、水平ＣＣＤ１４とフローティングディフュージョン領域２１との間を電位的に分離し、フローティングディフュージョン領域２１のリセット電圧、即ち電源電圧ＶＤＤ２を、水平ＣＣＤ１４のポテンシャルと独立に設定できるようにする。【選択図】図２
2005080177.tif 000002
【特許請求の範囲】
【請求項１】
光電変換して得た信号電荷を転送する電荷転送部と、
フローティングディフュージョン領域と、
前記フローティングディフュージョン領域の電位をリセットするリセット手段と、
前記電荷転送部によって転送されてくる信号電荷の電荷量に応じた信号電荷を前記フローティングディフュージョン領域に供給する電流源と
を備えたことを特徴とする固体撮像素子。
【請求項２】
前記電流源は、カレントミラー回路からなる
ことを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記カレントミラー回路は、ＭＯＳトランジスタによって構成されている
ことを特徴とする請求項２記載の固体撮像素子。
【請求項４】
前記ＭＯＳトランジスタは、サブスレッシホルド領域で動作する
ことを特徴とする請求項３記載の固体撮像素子。
【請求項５】
前記カレントミラー回路は、バイポーラトランジスタによって構成されている
ことを特徴とする請求項２記載の固体撮像素子。
【請求項６】
前記フローティングディフュージョン領域は、前記リセット手段を構成するトランジスタおよび前記カレントミラー回路を構成するトランジスタと同じ導電型の不純物によって構成されかつ共通化されている
ことを特徴とする請求項２記載の固体撮像素子。
【請求項７】
前記カレントミラー回路は、ＰｃｈＭＯＳトランジスタによって構成され、前記電荷転送部によって転送されてくる信号電荷の電荷量に応じた信号電荷を出力する第１のカレントミラー回路と、ＮｃｈＭＯＳトランジスタによって構成され、前記第１のカレントミラー回路から出力される信号電荷に応じた信号電荷を前記フローティングディフュージョン領域に供給する第２のカレントミラー回路とからなる
ことを特徴とする請求項２記載の固体撮像素子。
【請求項８】
前記フローティングディフュージョン領域は、前記リセット手段を構成するトランジスタおよび前記第２のカレントミラー回路を構成するトランジスタと同じ導電型の不純物によって構成されかつ共通化されている
ことを特徴とする請求項７記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関し、特に受光部で光電変換して得た信号電荷を電荷転送部で転送した後、当該信号電荷を信号電圧に変換して出力する固体撮像素子の出力回路に関する。
【背景技術】
【０００２】
従来、固体撮像素子において、低消費電力化を図るために、信号電荷を信号電圧に変換して出力する出力回路の出力バッファを、縦続接続された複数段のソースフォロア回路により構成し、各ソースフォロア回路に供給される電源電圧を相互に異ならせ、各ソースフォロア回路に流れる直流電流が大きい程、複数段のソースフォロア回路の各電源電圧を低くするようにしている（例えば、特許文献１参照）。
【０００３】
また、ソースフォロア回路が複数段縦続接続されてなる固体撮像素子の出力バッファにおいて、最終段のソースフォロア回路をプッシュプル回路によって構成することにより、低消費電力化を図るようにした構成のものも知られている（例えば、特許文献２参照）。
【０００４】
【特許文献１】特許第３３５１５０３号明細書（特に、図２および段落００３７，００３８）
【特許文献２】特開平１１−２３４５６７号公報（特に、図１および段落００２１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１記載の従来技術では、出力の電圧値を各段のソースフォロア回路で下げていく必要があり、そのためにはソースフォロア回路を構成するＭＯＳトランジスタの閾値電圧Ｖｔｈを大きくする必要がある。一例として、出力の電圧値を１５Ｖ程度から３Ｖ程度まで下げることを考えると、ソースフォロア回路が３段縦続接続されてなる出力バッファの場合、各段のソースフォロア回路のゲート-ソース間電圧Ｖｇｓを４Ｖ程度と大きく設定する必要がある。これにより、基板バイアス効果の影響でソースフォロア回路のゲインが低下してしまい、ひいては感度が低下するという課題がある。
【０００６】
一方、上記特許文献２記載の従来技術では、上記と同様にソースフォロア回路が３段縦続接続されてなる出力バッファの場合を例に挙げると、３段目のプッシュプル回路を用いて出力の電圧値を４Ｖ程度下げるためには閾値電圧Ｖｔｈが４Ｖ程度のデプレッションモードのＰｃｈＭＯＳトランジスタを作る必要がある。しかし、閾値電圧Ｖｔｈが４Ｖ程度のデプレッションモードのＰｃｈＭＯＳトランジスタを作ることは困難なので、１段目、２段目のソースフォロア回路で出力の電圧値を１５Ｖ程度から３Ｖ程度まで下げる必要がある。そのためには、１段目、２段目のソースフォロアのゲート-ソース間電圧Ｖｇｓを６Ｖ程度に設定しなければならず、基板バイアス効果の影響によるソースフォロア回路のゲインがさらに低下するという課題がある。
【０００７】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、変換効率や周波数特性を低下させることなく、低消費電力化を実現可能な固体撮像素子を提供することにある。
【課題を解決するための手段】
【０００８】
本発明による固体撮像素子は、光電変換して得た信号電荷を転送する電荷転送部と、フローティングディフュージョン領域と、前記フローティングディフュージョン領域の電位をリセットするリセット手段と、前記電荷転送部によって転送されてくる信号電荷の電荷量に応じた信号電圧を前記フローティングディフュージョン領域に供給する電流源とを備えた構成となっている。
【０００９】
上記構成の固体撮像素子において、電荷転送部とフローティングディフュージョン領域との間に電流源が介在することで、当該電流源は電荷転送部とフローティングディフュージョン領域との間を電位的に分離する。これにより、フローティングディフュージョン領域のリセット電圧を電荷転送部のポテンシャルとは独立に設定することが可能になる。
【発明の効果】
【００１０】
本発明によれば、フローティングディフュージョン領域のリセット電圧を電荷転送部のポテンシャルとは独立に設定できることにより、フローティングディフュージョン領域のリセット電圧を低電圧化することができるため、変換効率や周波数特性を低下させることなく、固体撮像素子の低消費電力化を実現できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。本実施形態では、例えばインターライン転送方式を採用した固体撮像素子に適用する場合を例に挙げて説明するが、これに限られるものではなく、フレームインターライン転送方式等、他の転送方式を採用した固体撮像素子にも適用可能である。
【００１２】
図１は、本発明の一実施形態に係る固体撮像素子、例えばＣＣＤ(Charge Coupled Device)型固体撮像素子の全体構成の概略を示す構成図である。図１において、撮像部１１および水平ＣＣＤ（水平転送部）１４と共に、出力回路１７を構成する電荷検出部１５および出力バッファ１６が、例えばＮ型の半導体基板（図示せず）上に一体的に形成されている。
【００１３】
撮像部１１は、行列状に二次元配置され、受光した光をその光量に応じた電荷量の信号電荷に光電変換する例えばフォトダイオードからなる受光部（画素）１２と、これら受光部１２の画素配列に対して垂直画素列ごとに配され、受光部１２から読み出される信号電荷を垂直方向に転送する垂直ＣＣＤ（垂直転送部）１３とを有する構成となっている。
【００１４】
垂直ＣＣＤ１３の各々によって転送される信号電荷（ここでは、電子）は、撮像部１１から水平ＣＣＤ１４に行単位（ライン単位）で転送される。水平ＣＣＤ１４は、撮像部１１から転送される１行分の信号電荷を水平方向に転送し、転送先側の端部に設けられた電荷検出部１５に順次供給する。電荷検出部１５は、本発明の特徴とする部分であり、その具体的な構成および動作の詳細については後述する。出力バッファ１６は、電荷検出部１５で信号電荷から変換された信号電圧をインピーダンス変換して出力する。
【００１５】
［第１回路例］
図２は、電荷検出部１５およびその周辺部分についての第１回路例を示す回路図である。図２において、本回路例に係る電荷検出部１５は、フローティングディフュージョン（ＦＤ）領域２１と、水平ＣＣＤ１４によって転送されてくる信号電荷の電荷量に応じた信号電荷をフローティングディフュージョン領域２１に供給する電流源である例えばカレントミラー回路２２と、フローティングディフュージョン領域２１をリセットするリセットトランジスタ２３とを有する構成となっている。
【００１６】
カレントミラー回路２２は、ゲートとドレインが共通に接続されかつ水平ＣＣＤ１４によって転送されてくる信号電荷を一時的に蓄積する寄生容量Ｃｐの一端子に接続されるとともに、第１の電源電圧ＶＤＤ１（例えば、１５Ｖ）の直流電源２４の正極側端子にソースが接続されたＰｃｈＭＯＳトランジスタＱｐ１１と、当該ＭＯＳトランジスタＱｐ１１とゲートが共通に接続されるとともに、ソースが直流電源２４の正極側端子に、ドレインがフローティングディフュージョン領域２１にそれぞれ接続されたＰｃｈＭＯＳトランジスタＱｐ１２とから構成されている。
【００１７】
このカレントミラー回路２２において、カレントミラー回路２２の入力端子、即ちＭＯＳトランジスタＱｐ１１のゲートには、図２に示すように寄生容量Ｃｐが付くことになる。そこで、変換効率や周波数特性が低下しないようにするために、カレントミラー回路２２を構成するＭＯＳトランジスタＱｐ１１，Ｑｐ１２がサブスレッシホルド領域で動作するように、当該ＭＯＳトランジスタＱｐ１１，Ｑｐ１２の動作点を設定する。具体的には、ＭＯＳトランジスタＱｐ１１，Ｑｐ１２のチャネル幅Ｗを大きくする。
【００１８】
リセットトランジスタ２３は、第１の電源電圧ＶＤＤ１よりも低い第２の電源電圧ＶＤＤ２（例えば、５Ｖ）の直流電源２５の正極側端子にドレインが、フローティングディフュージョン領域２１にソースがそれぞれ接続されたＰｃｈＭＯＳトランジスタＱｐによって構成されている。リセットトランジスタ２３のゲートには、所定の周期でリセットゲートパルスφＲＧが印加される。出力バッファ１６は、第２の電源電圧ＶＤＤ２を動作電源としている。
【００１９】
図３は、図２中点線で囲んだ領域Ａの部分、即ち水平ＣＣＤ１４の出力部分およびカレントミラー回路２２を構成するＭＯＳトランジスタＱｐ１１の構造を示す断面図である。
【００２０】
図３において、例えばＮ型の半導体基板３１上に形成されたＰ型ウェル領域３２の表層部には水平ＣＣＤ１４の転送チャネル３３が形成されるとともに、Ｎ型ウェル領域３４が形成されている。転送チャネル３３は、その上方の基板表面上にゲート絶縁膜（図示せず）を介して形成された転送電極３５と共に水平ＣＣＤ１４を構成している。転送チャネル３３の出力段部分には、金属配線３６と電気的なコンタクトをとるためのＮ+ 型不純物領域３７が形成されている。
【００２１】
一方、Ｎ型ウェル領域３４の表層部には、ドレイン領域となるＰ+ 型不純物領域３８と、ソース領域となるＰ+ 型不純物領域３９とが形成されている。これら領域３８，３９は、両者間のチャネル領域の上方にゲート絶縁膜（図示せず）を介して形成されたゲート電極４０と共にＰｃｈＭＯＳトランジスタＱｐ１１を構成している。ゲート電極４０は、金属配線３６によってＰ+ 型不純物領域３８と接続されるとともに、水平ＣＣＤ１４の出力段のＮ+ 型不純物領域３７に接続されている。
【００２２】
図４は、図２中点線で囲んだ領域Ｂの部分、即ちカレントミラー回路２２を構成するＭＯＳトランジスタＱｐ１２、フローティングディフュージョン領域２１およびリセットトランジスタ２３の構造を示す断面図であり、図中、図３と同等部分には同一符号を付して示している。
【００２３】
図４において、例えばＮ型の半導体基板３１上に形成されたＰ型ウェル領域３２の表層部にはＮ型ウェル領域３４が形成されている。このＮ型ウェル領域３４の表層部には、フローティングディフュージョン領域２１となるＰ+ 型不純物領域４１と、ＭＯＳトランジスタＱｐ１２のソース領域となるＰ+ 型不純物領域４２と、リセットトランジスタ（ＰｃｈＭＯＳトランジスタ）２３のドレイン領域となるＰ+ 型不純物領域４３とが形成されている。Ｐ+ 型不純物領域４１は、ＭＯＳトランジスタＱｐ１２のドレイン領域およびリセットトランジスタ２３のソース領域と共通化されている。
【００２４】
Ｐ+ 型不純物領域４２は、ドレイン領域となるＰ+ 型不純物領域４１と、Ｐ+ 型不純物領域４１とＰ+ 型不純物領域４２との間のチャネル領域の上方にゲート絶縁膜（図示せず）を介して形成されたゲート電極４４と共にＰｃｈＭＯＳトランジスタＱｐ１２を構成している。Ｐ+ 型不純物領域４３は、ソース領域となるＰ+ 型不純物領域４１と、Ｐ+ 型不純物領域４１とＰ+ 型不純物領域４３との間のチャネル領域の上方にゲート絶縁膜（図示せず）を介して形成されたゲート電極４５と共にＰｃｈＭＯＳトランジスタからなるリセットトランジスタ２３を構成している。
【００２５】
続いて、上記構成の電荷検出部１５の動作について、図２〜図４を用いて説明する。
【００２６】
先ず、水平ＣＣＤ１４によって転送されてきた信号電荷（ここでは、電子）は、ＰｃｈＭＯＳトランジスタＱｐ１１，Ｑｐ１２によって構成されたカレントミラー回路２２により折り返される。この転送されてきた電子は、図３から明らかなように、金属配線３６等を介してＰｃｈＭＯＳトランジスタＱｐ１１から流れてきた正孔と再結合することによって信号電流として流れる仕組みになっている。
【００２７】
ここで、ＰｃｈＭＯＳトランジスタＱｐ１１，Ｑｐ１２の各ソースには、水平ＣＣＤ１４によって転送されてきた電子が正孔と再結合できるように、水平ＣＣＤ１４のポテンシャル（例えば、１０Ｖ程度）に対して充分に高い電源電圧、例えば１５Ｖ程度の電源電圧ＶＤＤ１が印加されている。このカレントミラー回路２２によって折り返された電流、即ち水平ＣＣＤ１４によって転送されてくる信号電荷の電荷量に応じた信号電荷は、Ｐ+ 型の不純物領域４１で形成されたフローティングディフュージョン領域２１に供給され、ここに蓄積されるとともに、フローティングディフュージョン領域２１の容量Ｃｆｄによって信号電圧に変換される。そして、この変換後の信号電圧を出力バッファ１６でインピーダンス変換して出力した後は、フローティングディフュージョン領域２１は、出力バッファ１６の電源電圧ＶＤＤ２と等しい電源電圧、例えば５Ｖ程度の低い電源電圧にリセットされる。
【００２８】
フローティングディフュージョン領域２１は、カレントミラー回路２２を構成するＰｃｈＭＯＳトランジスタＱｐ１２のドレイン領域およびリセットトランジスタ２３を構成するＰｃｈＭＯＳトランジスタのソース領域と共通化されている。このように、フローティングディフュージョン領域２１を、カレントミラー回路２２を構成するＰｃｈＭＯＳトランジスタＱｐ１２のドレイン領域およびリセットトランジスタ２３を構成するＰｃｈＭＯＳトランジスタのソース領域と同じ導電型の不純物によって構成しかつ共通化することで、各領域を分離するためのチャネルストップ部を設ける必要がなくなるため、その分だけフローティングディフュージョン領域２１を微細化できる。
【００２９】
ここで、電子１個の電荷量をｑとすると、電子１個が何Ｖの信号電圧に変換されるかを表す変換効率ηは、
η≒ｑ／Ｃｆｄ
で与えられる。したがって、フローティングディフュージョン領域２１を微細化することにより、変換効率ηの向上を図ることができる。
【００３０】
カレントミラー回路２２の入力端子、即ちＭＯＳトランジスタＱｐ１１のゲートには、図２に示したように寄生容量Ｃｐが付くが、特にカレントミラー回路２２を構成するＰｃｈＭＯＳトランジスタＱｐ１１，Ｑｐ１２がサブスレッシホルド領域で動作するように動作点を設定していることにより、信号電流が大きく変化してもＸ点の電位、即ちＭＯＳトランジスタＱｐ１１のゲート電位は殆ど変化しない。したがって、寄生容量Ｃｐによる信号電荷を信号電圧に変換するときの変換効率の低下や周波数特性の低下はほとんど起こらない。
【００３１】
上述したように、本実施形態に係るＣＣＤ固体撮像素子では、水平ＣＣＤ１４の出力段とフローティングディフュージョン領域２１との間に、水平ＣＣＤ１４によって転送されてくる信号電荷の電荷量に応じた信号電荷をフローティングディフュージョン領域２１に供給する電流源を介在させることにより、当該電流源として機能するカレントミラー回路２２は水平ＣＣＤ１４の出力段とフローティングディフュージョン領域２１との間を電位的に分離する作用をなす。これにより、フローティングディフュージョン領域２１のリセット電圧、即ち第２の電源電圧ＶＤＤ２を、水平ＣＣＤ１４のポテンシャル（例えば、１０Ｖ程度）とは独立して設定することができる。
【００３２】
すなわち、カレントミラー回路２２を構成するＭＯＳトランジスタＱｐ１１，Ｑｐ１２の各ソースには、水平ＣＣＤ１４のポテンシャルに対して充分に高い電源電圧、例えば１５Ｖ程度の電源電圧ＶＤＤ１を印加する必要があるが、カレントミラー回路２２によって水平ＣＣＤ１４の出力段とフローティングディフュージョン領域２１との間が電位的に分離されているため、フローティングディフュージョン領域２１をリセットするリセット電圧、即ちリセットトランジスタ２３のドレインに印加する第２の電源電圧ＶＤＤ２を第１の電源電圧ＶＤＤ１よりも低く設定できる。このように、リセット電圧を低電圧化できることにより、変換効率や周波数特性を低下させることなく、ＣＣＤ固体撮像素子の低消費電力化を図ることができる。
【００３３】
特に、水平ＣＣＤ１４の出力段とフローティングディフュージョン領域２１との間に介在させる電流源としてカレントミラー回路２２を用いたことにより、水平ＣＣＤ１４によって転送されてくる信号電荷の電荷量に比例した信号電荷をフローティングディフュージョン領域２１に流し込むことができるため、受光部１２で光電変換して得た信号電荷の電荷量に確実に対応した電圧値の信号電圧を出力することができる。
【００３４】
また、カレントミラー回路２２の入力端子には寄生容量Ｃｐが付くが、特にカレントミラー回路２２を構成するＰｃｈＭＯＳトランジスタＱｐ１１，Ｑｐ１２がサブスレッシホルド領域で動作するように動作点を設定することで、信号電流が大きく変化してもＸ点の電位が殆ど変化しないため、寄生容量Ｃｐに起因する変換効率ηの低下や周波数特性の低下はほとんど起こらない。
【００３５】
さらに、カレントミラー回路２２をＰｃｈＭＯＳトランジスタＱｐ１１，Ｑｐ１２によって構成することにより、バイポーラトランジスタによって構成する場合に比べて、簡単な工程でＣＣＤ固体撮像素子を製造できることになる。ただし、ＭＯＳトランジスタに限られるものではなく、ＰｃｈＭＯＳトランジスタＱｐ１１，Ｑｐ１２に代えてバイポーラトランジスタを用いて構成することも可能である。バイポーラトランジスタによって構成する場合には、ＭＯＳトランジスタによって構成する場合に比べて、工程は多少複雑になるものの、特性に優れたＣＣＤ固体撮像素子を得ることができる。
【００３６】
なお、本回路例では、リセットトランジスタ２３をＰｃｈＭＯＳトランジスタによって構成するとしたが、ＮｃｈＭＯＳトランジスタによって構成することも可能である。リセットトランジスタ２３をＮｃｈＭＯＳトランジスタによって構成した場合の断面構造を図５に示す。図５中、図４と同等部分には同一符号を付して示している。
【００３７】
図５において、例えばＮ型の半導体基板３１上に形成されたＰウェル領域３２の表層部には、ドレイン領域となるＮ+ 型不純物領域５１およびソース領域となるＮ+ 型不純物領域５２が形成されている。これら領域５１，５２は、両者間のチャネル領域の上方にゲート絶縁膜（図示せず）を介して形成されたゲート電極５３と共にＮｃｈＭＯＳトランジスタからなるリセットトランジスタ２３′を構成している。この場合、フローティングディフュージョン領域２１′はＮ+ 型不純物領域５２とＰ+ 型不純物領域４１に分割されることになる。
【００３８】
図６は、出力バッファ１６の具体的な構成の一例を示す回路図である。本例に係る出力バッファ１６は、ソースフォロア回路が例えば３段縦続接続され、３段目のソースフォロア回路がプッシュプル回路からなる構成となっている。
【００３９】
図６において、初段のソースフォロア回路６１は、フローティングディフュージョン領域２１（図２等を参照）にゲートが接続され、ドレインに電源電圧ＶＤＤ２が与えられるＮｃｈの駆動ＭＯＳトランジスタＱｎ２１と、この駆動ＭＯＳトランジスタＱｎ２１のソースにドレインが接続され、ソースが抵抗Ｒｓｓを介して接地されるとともに、ゲートに一定のバイアス電圧Ｖｇｇが与えられるＮｃｈの負荷ＭＯＳトランジスタＱｎ２２とから構成されている。
【００４０】
２段目のソースフォロア回路６２は、初段のソースフォロア回路６１の出力端、即ちＭＯＳトランジスタＱｎ２１のソースにゲートが接続され、ドレインに電源電圧ＶＤＤ２が与えられるＮｃｈの駆動ＭＯＳトランジスタＱｎ２３と、この駆動ＭＯＳトランジスタＱｎ２３のソースにドレインが接続され、ソースが抵抗Ｒｓｓを介して接地されるとともに、ゲートに一定のバイアス電圧Ｖｇｇが与えられるＮｃｈの負荷ＭＯＳトランジスタＱｎ２４とから構成されている。
【００４１】
最終段のソースフォロア回路６３は、２段目のソースフォロア回路６２の出力端、即ちＭＯＳトランジスタＱｎ２３のソースにゲートが接続され、ドレインに電源電圧ＶＤＤ２が与えられるＮｃｈＭＯＳトランジスタＱｎ２５と、このＭＯＳトランジスタＱｎ２５とゲートおよびソースがそれぞれ共通に接続され、ドレインが接地されたＰｃｈＭＯＳトランジスタＱｐ２５とからなり、２段目のソースフォロア回路６２の出力信号を受けてプッシュプル動作を行うプッシュプル回路構成となっている。
【００４２】
ここで、１，２段目のソースフォロア回路６１，６２において、初段のソースフォロア回路６１の駆動ＭＯＳトランジスタＱｎ２１としてはエンハンスメントモードのトランジスタが用いられ、２段目のソースフォロア回路６２の駆動ＭＯＳトランジスタＱｎ２３および負荷ＭＯＳトランジスタＱｎ２２，Ｑｎ２４としてはデプレッションモードのトランジスタが用いられる。また、３段目のソースフォロア回路６３では、当該ソースフォロア回路６３がアイドリング動作をするように、具体的には定常状態で例えば１０ｍＡ程度のアイドリング電流が流れるように、ＭＯＳトランジスタＱｎ２５，Ｑｐ２５としては共にデプレッションモードのトランジスタが用いられる。
【００４３】
上記構成の出力バッファ１６において、最終段への入力信号が立ち上がったときはＮｃｈＭＯＳトランジスタＱｎ２５がオン状態となり、ＰｃｈＭＯＳトランジスタＱｐ２５が略オフ状態となる。このとき、ＰｃｈＭＯＳトランジスタＱｐ２５がデプレッションモードなので完全にオフ状態にはならず若干電流が流れる。したがって、ＮｃｈＭＯＳトランジスタＱｎ２５が最終段のソースフォロワ回路６３の駆動トランジスタとして機能し、当該ＭＯＳトランジスタＱｎ２５を通して出力側（負荷容量）が充電される。この場合、ＰｃｈＭＯＳトランジスタＱｐ２５が略オフ状態となるので、負荷容量の充電を速く行うことができ、よって立ち上がり速度を速めることができる。
【００４４】
次に、最終段への入力信号が立ち下がったときは、逆に、ＮｃｈＭＯＳトランジスタＱｎ２５が略オフ状態となり、ＰｃｈＭＯＳトランジスタＱｐ２５がオン状態となる。このとき、ＮｃｈＭＯＳトランジスタＱｎ２５がデプレッションモードなので完全にはオフ状態にはならない。したがって、このときは、ＰｃｈＭＯＳトランジスタＱｐ２５が最終段のソースフォロワ回路６３の駆動トランジスタとして機能し、当該ＭＯＳトランジスタＱｐ２５を通して負荷容量が放電される。このように、オンして飽和状態になるＰｃｈＭＯＳトランジスタＱｐ２５を通じて負荷容量を放電できるので、立ち下がり速度を速めることができる。
【００４５】
上述したように、ソースフォロア回路が多段接続されてなる出力バッファ１６において、その最終段のソースフォロア回路６３をプッシュプル回路構成とすることにより、最終段への入力信号の立ち上がり時にはＮｃｈＭＯＳトランジスタＱｎ２５にソースフォロアの駆動トランジスタの機能を果たさせ、入力信号の立ち下がり時にはＰｃｈＭＯＳトランジスタＱｐ２５にソースフォロアの駆動トランジスタの機能を果たさせることができるため、特に消費電流を増加させなくても、ＰｃｈＭＯＳトランジスタＱｐ２５の相互コンダクタンスｇmを高めることによって立ち下がり時における高速性を高めることができる。
【００４６】
換言すれば、入力信号の立ち下がり時の応答性を従来と同じとした場合、消費電流を低減できることになる。したがって、最終段がプッシュプル回路構成の出力バッファ１６を用いることにより、ＣＣＤ固体撮像素子のさらなる低消費電力化を図ることができる。しかも、最終段のソースフォロア回路６３を構成するＭＯＳトランジスタＱｎ２５，Ｑｐ２５として共にデプレッションモードのトランジスタを用いたことにより、動作中はどのようなときでも最終段のソースフォロア回路６３に最低限のアイドリング電流が流れるようにすることができるため、リニアリティが悪化することもない。
【００４７】
［第２回路例］
図７は、電荷検出部１５およびその周辺部分についての第２回路例を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。
【００４８】
図７において、本回路例に係る電荷検出部１５′では、カレントミラー回路２２とフローティングディフュージョン領域２１′との間に、第２のカレントミラー回路２６を介在させるとともに、リセットトランジスタ２３′をＮｃｈＭＯＳトランジスタによって構成しており、それ以外の構成は第１回路例に係る電荷検出部１５と同じである。
【００４９】
カレントミラー回路２６は、ＭＯＳトランジスタＱｐ１２のドレインにゲートおよびドレインが共通に接続され、ソースが接地されたＮｃｈＭＯＳトランジスタＱｎ１１と、このＭＯＳトランジスタＱｎ１１とゲートが共通に接続され、ソースが接地されるとともに、ドレインがフローティングディフュージョン領域２１′に接続されたＮｃｈＭＯＳトランジスタＱｎ１２とから構成され、カレントミラー回路２２で折り返された信号電荷をさらに折り返してフローティングディフュージョン領域２１′に供給する。
【００５０】
図８は、図７中カレントミラー回路２６を構成するＭＯＳトランジスタＱｎ１２、フローティングディフュージョン領域２１′およびリセットトランジスタ２３′の構造を示す断面図であり、図中、図４と同等部分には同一符号を付して示している。
【００５１】
図８において、例えばＮ型の半導体基板３１上のＰ型ウェル領域３２の表層部には、フローティングディフュージョン領域２１′となるＮ+ 型不純物領域７１と、ＭＯＳトランジスタＱｎ１２のソース領域となるＮ+ 型不純物領域７２と、リセットトランジスタ（ＮｃｈＭＯＳトランジスタ）２３′のドレイン領域となるＮ+ 型不純物領域７３とが形成されている。Ｎ+ 型不純物領域７１は、ＭＯＳトランジスタＱｎ１２のドレイン領域およびリセットトランジスタ２３′のソース領域と共通化されている。
【００５２】
Ｎ+ 型不純物領域７２は、ドレイン領域となるＮ+ 型不純物領域７１と、Ｎ+ 型不純物領域７１とＮ+ 型不純物領域７２との間のチャネル領域の上方にゲート絶縁膜（図示せず）を介して形成されたゲート電極７４と共にＮｃｈＭＯＳトランジスタＱｎ１２を構成している。Ｎ+ 型不純物領域７３は、ソース領域となるＮ+ 型不純物領域７１と、Ｎ+ 型不純物領域７１とＮ+ 型不純物領域７３との間のチャネル領域の上方にゲート絶縁膜（図示せず）を介して形成されたゲート電極７５と共にＮｃｈＭＯＳトランジスタからなるリセットトランジスタ２３′を構成している。
【００５３】
上述したように、第２回路例に係る電荷検出部１５′では、カレントミラー回路２２とフローティングディフュージョン領域２１′との間に、ＮｃｈＭＯＳトランジスタによって構成したカレントミラー回路２６を介在させるとともに、リセットトランジスタ２３′をＮｃｈＭＯＳトランジスタによって構成したことにより、図８から明らかなように、カレントミラー回路２６を構成するＭＯＳトランジスタＱｎ１２およびリセットトランジスタ２３′を構成するＭＯＳトランジスタをＰ型ウェル３２内に形成することができる。
【００５４】
これにより、第１回路例に係る電荷検出部１５と比較すると、図４と図８との対比から明らかなように、第２回路例に係る電荷検出部１５′では、Ｐ型ウェル領域３２内にＮ型ウェル領域３４を形成する必要がない分だけ、フローティングディフュージョン領域２１′、リセットトランジスタ２３′およびカレントミラー回路２６を構成する平面的な領域を小さくできるため、その分だけフローティングディフュージョン領域２１′と出力バッファ１６とを繋ぐ配線長を短くすることができる。
【００５５】
このように、フローティングディフュージョン領域２１′と出力バッファ１６とを繋ぐ配線長を短くできることにより、当該配線に付く寄生容量を小さくすることができる。この寄生容量は、フローティングディフュージョン領域２１′の容量Ｃｆｄに加算された形となって変換効率に影響を及ぼすことになる。したがって、フローティングディフュージョン領域２１′と出力バッファ１６とを繋ぐ配線に付く寄生容量を小さくできるということは、第１回路例に係る電荷検出部１５の場合よりも変換効率を向上できることを意味する。
【００５６】
また、フローティングディフュージョン領域２１′を、カレントミラー回路２６を構成するＭＯＳトランジスタＱｎ１２のドレイン領域およびリセットトランジスタ２３′を構成するＭＯＳトランジスタのソース領域と同じ導電型の不純物によって構成しかつ共通化することで、第１回路例の場合と同様に、各領域を分離するためのチャネルストップ部を設ける必要がなくなるため、その分だけフローティングディフュージョン領域２１′を微細化でき、その結果、変換効率の向上を図ることができる。
【００５７】
なお、本回路例では、リセットトランジスタ２３′をＮｃｈＭＯＳトランジスタによって構成するとしたが、リセットトランジスタ２３′についてはＰｃｈＭＯＳトランジスタによって構成することも可能である。
【００５８】
また、上記実施形態では、画素で光電変換した信号電荷を垂直ＣＣＤで垂直方向に転送し、さらに水平ＣＣＤで水平方向に転送し、水平ＣＣＤの後段に設けられた電荷検出部で信号電圧に変換して出力する水平ＣＣＤ方式のＣＣＤ固体撮像素子に適用した場合を例に挙げて説明したが、この適用例に限られるものではない。すなわち、画素で光電変換した信号電荷を垂直ＣＣＤで垂直方向に転送し、垂直ＣＣＤの各々の後段に設けられた電荷検出部で電圧変換して得られる各信号電圧を水平走査にて順次読み出す水平スキャン方式のＣＣＤ固体撮像素子において、垂直ＣＣＤの各々の後段に設けられる出力部分にも同様に適用することが可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係るＣＣＤ型固体撮像素子の全体構成の概略を示す構成図である。
【図２】電荷検出部およびその周辺部分についての第１回路例を示す回路図である。
【図３】図２中点線で囲んだ領域Ａの部分の構造を示す断面図である。
【図４】図２中点線で囲んだ領域Ｂの部分の構造を示す断面図である。
【図５】リセットトランジスタをＮｃｈＭＯＳトランジスタによって構成した場合の構造を示す断面図である。
【図６】出力バッファの具体的な構成の一例を示す回路図である。
【図７】電荷検出部およびその周辺部分についての第２回路例を示す回路図である。
【図８】第２回路例におけるカレントミラー回路を構成するＭＯＳトランジスタ、フローティングディフュージョン領域およびリセットトランジスタの構造を示す断面図である。
【符号の説明】
【００６０】
１１…撮像部、１２…受光部、１３…垂直ＣＣＤ、１４…水平ＣＣＤ、１５，１５′…電荷検出部、１６…出力バッファ、１７…出力回路、２１，２１′…フローティングディフュージョン領域、２２，２６…カレントミラー回路、２３，２３′…リセットトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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