(57)【要約】【課題】出力データバッファの必要容量を減少する。【解決手段】画像メモリ１０に記憶されている４フィールド分のインターレース画像信号の１ラインずつを読み出して、ＩＰ変換用データバッファ３８に記憶する。出力は、プログレッシブ画像信号であり、１水平期間が入力のインターレース画像信号の２倍になる。そこで、ＩＰ変換用データバッファ３８からの読み出しは出力の際の出力側の１水平期間に対応したものとし、読み出したものをＩＰ変換処理して、出力データバッファ４４に書き込む。そして、出力データバッファ４４に書き込みながら、ここからデータを読み出すことで、出力データバッファが２水平ライン分でよくなる。【選択図】図２
2005080134.tif 000002
【特許請求の範囲】
【請求項１】
インターレース画像信号をプログレッシブ画像信号に変換する画像信号処理回路であって、複数フィールドのインターレース画像信号を記憶する画像メモリと、
この画像メモリから読み出された各フィールドの信号をそれぞれ記憶する変換用データバッファと、
この変換用データバッファからインターレース画像信号の１水平期間の１／２に対応した期間で読み出し、読み出した信号についてＩＰ変換処理を行ってプログレッシブ画像信号を得るＩＰ変換手段と、
ＩＰ変換手段により得たプログレッシブ画像信号をインターレース画像信号の１水平期間の１／２に対応した期間で書き込み記憶する出力データバッファと、
この出力データバッファに対する前記ＩＰ変換手段からの信号の書き込みを行っている最中に、前記出力データバッファからの読み出し出力を開始するとともに、前記出力データバッファ内のデータをインターレース画像信号の１水平期間の１／２に対応した期間で読み出す読み出し手段と、
を有することを特徴とする画像信号処理回路。
【請求項２】
請求項１に記載の回路において、
前記画像メモリからの画像信号の読み出しおよび前記変換用データバッファへの書き込みは、インターレース画像信号の１水平期間に対応した期間で行うことを特徴とする画像信号処理回路。
【請求項３】
請求項１に記載の回路において、
前記画像メモリからの画像信号の読み出しおよび前記変換用データバッファへの書き込みは、インターレース画像信号の１水平期間の１／２に対応した期間で行うことを特徴とする画像信号処理回路。
【請求項４】
請求項１に記載の回路において、
前記画像メモリからの画像信号の読み出しおよび前記変換用データバッファへの書き込みは、インターレース画像信号の１水平期間に対応した期間に間欠的に行うことを特徴とする画像信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
インターレース画像信号をプログレッシブ画像信号に変換する画像信号処理、いわゆるＩＰ変換を行う画像信号処理回路に関する。
【背景技術】
【０００２】
従来より、テレビション信号として、ＮＴＳＣなどのインターレース画像信号が採用されている。このインターレース画像信号は、１フレームの信号が奇数番号の水平走査線のみの奇数フィールド信号と、偶数番号の水平走査線のみの偶数フィールド信号とからなり、テレビ画面では互いに１水平走査線分だけずれた１水平走査線おきの２つのフィールド奇数フィールド信号と、偶数フィールド信号を順次表示する。ＮＴＳＣでは、１フィールドの表示が１／６０秒で行われ、１／３０秒で１フレームの表示が完了することになる。
【０００３】
ここで、１／６０秒に表示毎にすべての水平走査線についての新しい画像信号に入れ替えることができれば、テレビ画面の解像度を上げることができる。
【０００４】
そこで、インターレース画像信号を補間処理により、すべての水平走査線についての信号であるプログレッシブ画像信号に変換し、表示を行う装置が知られている。すなわち、インターレース画像信号における信号のない水平走査線について、そのフィールドの上下の水平走査線の信号や、前フィールドや後フィールドの当該水平走査線の信号などを用いて補間処理を行い、該当走査線の信号を生成して、プログレッシブ画像信号を生成する。このプログレッシブ画像信号により、解像度の高い表示が行え、大画面の表示においてもきれいな表示が行える。
【０００５】
なお、このようなインターレース画像信号をプログレッシブ画像信号に変換するＩＰ変換については、特許文献１〜４などの記載がある。
【０００６】
【特許文献１】特開２００２−１８５９３３号公報
【特許文献２】特開２００２−１１２２０２号公報
【特許文献３】特開２００２−６４７９２号公報
【特許文献４】特開２００１−３３９６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記従来例においては、ＩＰ変換によって、オリジナル信号のラインと、補間信号のラインの２ライン分を得て、これらを２ライン分の出力バッファに書き込み、この書き込みが終了した後、ここから読み出し出力していた。すなわち、書き込み用の出力バッファとして２ライン分、読み出し用の出力バッファとして２ライン分の計４ライン分の出力バッファを用意し、２ライン分ずつ交互に書き込み読み出しをしていた。従って、出力バッファとして４ライン分のメモリを必要とした。
【課題を解決するための手段】
【０００８】
本発明は、インターレース画像信号をプログレッシブ画像信号に変換する画像信号処理回路であって、複数フィールドのインターレース画像信号を記憶する画像メモリと、この画像メモリから読み出された各フィールドの信号をそれぞれ記憶する変換用データバッファと、この変換用データバッファからインターレース画像信号の１水平期間の１／２に対応した期間で読み出し、読み出した信号についてＩＰ変換処理を行ってプログレッシブ画像信号を得るＩＰ変換手段と、ＩＰ変換手段により得たプログレッシブ画像信号をインターレース画像信号の１水平期間の１／２に対応した期間で書き込み記憶する出力データバッファと、この出力データバッファに対する前記ＩＰ変換手段からの信号の書き込みを行っている最中に、前記出力データバッファからの読み出し出力を開始するとともに、前記出力データバッファ内のデータをインターレース画像信号の１水平期間の１／２に対応した期間で読み出す読み出し手段と、を有することを特徴とする。
【０００９】
また、前記画像メモリからの画像信号の読み出しおよび前記変換用データバッファへの書き込みは、インターレース画像信号の１水平期間に対応した期間で行うことが好適である。
【００１０】
また、前記画像メモリからの画像信号の読み出しおよび前記変換用データバッファへの書き込みは、インターレース画像信号の１水平期間の１／２に対応した期間で行うことが好適である。
【００１１】
また、前記画像メモリからの画像信号の読み出しおよび前記変換用データバッファへの書き込みは、インターレース画像信号の１水平期間に対応した期間に間欠的に行うことが好適である。
【発明の効果】
【００１２】
以上のように、本発明によれば、インターレース用画像信号の読み出しおよびＩＰ変換処理を出力側のプログレッシブ画像信号の水平期間にあわせて行う。従って、出力データバッファへの書き込みとここからの読み出しを同一速度で行うことができ、従って１つのバッファに書き込みながら読み出すことが可能となる。そこで、出力データバッファの必要容量を減少することができる。
【００１３】
インターレース用画像信号の４ライン分のデータから１ラインの補間処理データを作成し、オリジナルの１ラインとともに出力するＩＰ変換処理を行う場合において、従来は４ライン分の出力データバッファが必要であったが、本発明によれば２ライン分にすることが可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一実施形態について、図面に基づいて説明する。図１は、実施形態における補間処理の概要を示す図である。画像メモリ１０には、４フィールド分のインターレース画像信号が順次記憶されている。この例において、エリア１０−１に最も古いフィールドのデータが記憶されており、エリア１０−２、１０−３、１０−４の順で順次新しいフィールドのデータが記憶されている。そして、エリア１０−３のフィールドがＩＰ変換対象フィールドである。また、エリア１０−１〜１０−４には、インターレース画像信号が順次記憶されるため、これらエリア１０−１〜１０−４には、奇数フィールドのデータと偶数フィールドのデータが交互に記憶される。
【００１５】
ＩＰ対象フィールドのデータであるエリア１０−３のデータは、フィールド内補間データ生成部１２に供給される。このフィールド内補間データ生成部１２では、前の水平走査線（水平ライン）のデータをもう一度出力することで、データのない水平ラインの出力とする。なお、回路的に余裕があれば、上下隣接する１本おきの水平ラインについてのデータに基づいて、その中間の水平ラインの画像データを生成してもよい。
【００１６】
対象フィールドの１つ前のフィールドのデータであるエリア１０−２のデータは、フィールド間補間データ生成部１４に供給される。このエリア１０−２において補間しようとする水平ラインについてのデータを記憶しており、例えばそのまま該当水平ラインのデータを出力する。
【００１７】
エリア１０−１〜１０−４のデータは動き情報検出部１６に供給される。この動き情報検出部は、４つのフィールドのデータを比較して、フィールド間の画像の一致度に基づき、画像の動きを検出する。そして、この検出結果はブレンド係数α生成部１８に供給される。ブレンド係数α生成部１８は、予め定められた方式に従い、動きが大きい場合に大きくなるようなブレンド係数αを発生する。
【００１８】
フィールド内補間データ生成部１２からのフィールド内補間されたデータは乗算器２０に供給され、補間して得られた水平ラインのデータについて、ブレンド係数αが乗算される。一方、フィールド間補間データ生成部１４からのデータは、乗算器２２に供給され、ここで（１−α）が乗算される。そして、乗算器２０の出力と乗算器２２の出力が加算器２４に入力され、補間する水平ラインのデータについて加算処理が行われ、補間されたプログレッシブ画像信号が加算器２４から出力される。
【００１９】
なお、上述の例では、オリジナルのデータがそのまま用いられる水平ラインのデータについてもフィールド内補間データ生成部１２などを通過させたが、一旦分離しておき後で挿入してもよい。
【００２０】
図２には、上述のような動作を行うための装置の詳細構成が示されている。画像データは、入力データバッファ３０を経由し、画像メモリＩ／Ｆ３２により画像メモリ１０に書き込まれる。また、画像データについての水平垂直方向のタイミングを示す水平同期信号（Ｈｓｙｎｃ）は、Ｗタイミング制御部３４に供給される。このＷタイミング制御部３４は、入力データバッファＲ／Ｗ制御部３５を介し入力データバッファ３０への画像データの書き込みおよびここからの読み出しタイミングを制御する。また、Ｗタイミング制御部３４は画像メモリＩ／Ｆ３２を制御して、入力データバッファ３０から送られてくる画像データの画像メモリ１０への書き込みタイミングを制御する。
【００２１】
同期信号は、Ｒタイミング制御部３６にも供給される。画像メモリ１０内のデータは画像メモリＩ／Ｆ３２を介し、４つのＩＰ変換用データバッファ３８に供給される。すなわち、画像メモリ１０には、図１に示すように４つのフィールドのデータが記憶されており、これが４つのＩＰ変換用データバッファ３８に供給される。なお、Ｒタイミング制御部３６が画像メモリＩ／Ｆ３２によるデータの読み出しを制御するとともに、ＩＰ変換用データバッファＲ／Ｗ制御部３７を介しＩ／Ｆ変換用データバッファ３８への書き込みを制御する。
【００２２】
ＩＰ変換用データバッファ３８からのデータは、ＩＰ変換処理部４０に供給され、ここで補間処理のための演算が行われる。すなわち、ＩＰ変換処理部４０ではフィールド内補間、フィールド間補間、ブレンド係数算出、補間データの作成等の処理が行われる。これによって、データのなかった水平ラインのデータが作成され、この補間データと元々の水平ラインのデータが出力データバッファＷ制御部４２を介し、４つの出力データバッファ（０）４４−１〜出力データバッファ（３）４４−４に供給される。ここで、ＩＰ変換処理部４０から２本の線が出ているのは、一方が補間された水平ラインのデータ、他方がオリジナルの水平ラインのデータである。そして、出力データバッファＷ制御部４２から出力される２水平ライン分のデータ（一方が補間、他方がオリジナル）が出力データバッファ（０）４４−１および出力データバッファ（１）４４−２の組と、出力データバッファ（２）４４−１および出力データバッファ（３）４４−２の組に順次書き込まれる。
【００２３】
そして、４つの出力データバッファ（０）４４−１〜出力データバッファ（３）４４−４の出力は出力データバッファリードデータ選択部４６に供給される。
【００２４】
ここで、水平同期信号は出力同期信号生成部４８に供給され、ここで入力同期信号に同期した２倍の周波数の出力水平同期信号が生成される。この出力水平同期信号は出力データバッファＲ制御部４９に供給され、この出力データバッファＲ制御部４９が出力データバッファ４４−１〜４４−４からの出力タイミングを制御するとともに、出力データバッファリードデータ選択部４６による選択を制御する。これによって、出力データバッファリードデータ選択部４６から出力水平同期信号に同期してすべての水平ラインについて信号を有するプログレッシブ画像信号が出力される。
【００２５】
ここで、本実施形態では、図２に記載した入力データバッファ３０への書き込みはインターレース画像信号の伝送クロックであるインターレースクロック（入力画素クロック）に同期して行われ、画像メモリ１０への書き込み読み出しは、画像メモリ用の動作クロックによって行われる。入力データバッファ３０は、インターレースクロックと画像メモリの動作クロック間の速度差を吸収する。インターレース画像信号のインターレースクロックに同期する水平同期信号および垂直同期信号は、Ｗタイミング制御部３４に供給され、入力データバッファＲ／Ｗ制御部３５を介し、入力データバッファ３０への画像データの書き込みが制御される。また、入力データバッファＲ／Ｗ制御部３５は、入力データバッファ３０からの読み出しは、画像メモリの動作クロックに従って行うが、入力データバッファＲ／Ｗ制御部３５および画像メモリＩ／Ｆ３２にはインターレースクロックのタイミングも入力されており、画像メモリ１０への画像データの書き込みは、インターレースクロックに対応したものに制御される。また、Ｒタイミング制御部３６にもインターレース画像信号の水平、垂直同期信号が供給されており、Ｒタイミング制御部３６がこれに基づいて画像メモリ１０から読み出しをインターレースクロックの対応したものに制御する。さらに、インターレース画像信号の垂直、水平同期信号は、出力動機信号生成部４８に入力され、出力同期信号生成部４８は、インターレース画像信号の垂直、水平同期信号に基づいて、これの２倍の周波数（１／２の周期）のプログレッシブ出力用の水平垂直同期信号が生成され、これに対応するインターレースクロックの２倍の速度のプログレッシブクロックに基づいてＩＰ変換用データバッファ３８からの読み出し以降の処理が行われる。
従って、ＩＰ変換処理をプログレッシブ画像信号のクロックに対応した速度で行え、出力データバッファ４４にデータを書き込んでいる最中にここからの読み出しを開始しても読み出しアドレスが書き込みアドレスを追い越すことがない。そこで、出力データバッファを２ライン分として、プログレッシブ画像信号の出力が可能となる。
【００２６】
図３に基づいてデータの動きについて説明する。画像メモリ１０内には４フィールドのデータが入っており、それぞれのフィールドから１ライン分のデータがＩＰ変換用データバッファ３８に取り出される。例えば、ＩＰ変換の対象となっているフィールドにおけるｎラインのデータと、２フィールド前のデータであるエリア１０−１のｎラインのデータと、１フィールド前のｎ＋１ライン（補間するライン）のデータと、１フィールド後のｎ＋１ラインのデータが４つのＩＰ変換用データバッファ３８にそれぞれ格納される。そして、ＩＰ変換処理部４０からは、対象フィールドのｎラインのデータ（オリジナル）と、フィールド内補間（前のラインのデータ）とフィールド間補間（１フィールド前の該当ラインのデータ）を動きに応じて比例配分する補間により得られたｎ＋１ラインのデータ（補間）が出力され、これらが出力データバッファ４４−１、４４−２に書き込まれる。
【００２７】
次に、これら出力データバッファ４４−１、４４−２に書き込まれたデータが、出力水平同期信号に応じて順次出力される。
【００２８】
ここで、ＩＰ変換用データバッファ３８に対するデータの書き込みは、入力側水平同期信号に対応したクロックで行うため、入力側の１Ｈの期間において書き込みが終了する。一方、ＩＰ変換用データバッファ３８からの読み出しは、入力側の水平同期期間（１Ｈ）のうちのほぼ１／２程度が経過した後開始する。この場合の読み出しクロックは出力側の水平同期信号に基づいたものであり、読み出しは入力側の残りの（１／２）Ｈ以内で終了する。そして、ＩＰ変換の処理も時間的にずれるが入力側の（１／２）Ｈの期間で終了して、これが出力データバッファ４４に書き込まれる。なお、ＩＰ変換用データバッファ３８への書き込みの終了と、ここからの読み出しの終了は、ほぼ同一タイミングであるが、アドレスの追い越しはないように設定する。
【００２９】
そして、この出力データバッファ４４へのデータの書き込み介しに対し、所定時間Δだけ遅れて出力データバッファ４４からの読み出しが開始される。データの書き込みスピードと読み出しスピードは基本的に同一であり、読み出し位置が書き込み位置を追い越すことはなく、ＩＰ変換後のデータを順次読み出すことができる。これによって、１つの出力データバッファ４４からの読み出しは、出力側の１Ｈにおいて、終了する。そして、出力側の次の１Ｈにおいては、データは書き込まれているが未だに出力がされていないもう１つのデータバッファ４４からデータの読み出し出力がなされる。
【００３０】
これを繰り返すことによって、１ライン分の出力データバッファ４４を２つのみとして、変換後のプログレッシブ画像信号を出力することができる。
【００３１】
次に、図４には、画像メモリのアクセスに余裕がある場合の例を示す。この例では、画像メモリ１０の４つのフィールドのエリアから（１／４）Ｈ分のデータを順次読みだし、ＩＰ変換用データバッファ３８の４つのエリアに書き込む。これによって、ＩＰ変換が可能になるため、ＩＰ変換用データバッファ３８からデータを読み出し、ＩＰ変換を開始する。そして、画像メモリ１０からの読み出し、ＩＰ変換用データバッファへの書き込みを順次繰り返しながらＩＰ変換を行う。
【００３２】
このように、画像メモリ１０からの読み出しを（１／４）Ｈ分に分割、かつ順次処理することで、ＩＰ変換用データバッファ３８には、１Ｈ分の容量は必要なくなる。すなわち、（１／４）Ｈを交互に使用する２バンク構成であれば（１／２）Ｈ分の容量にすることができる。
【００３３】
図５には、他の例が示されており、この例では画像メモリ１０からの読み出しを入力側のほぼ１Ｈの期間において、間欠的に行う。これによって、図４の場合に比べ、アクセスの集中を避けることができる。但し、ＩＰ変換用データバッファ３８への書き込みも間欠的になるため、ＩＰ変換用データバッファ３８の容量は１Ｈ分必要になる。ＩＰ変換用データバッファ３８への書き込みおよびその後の処理については、図４の場合と同様である。
【００３４】
なお、上述の説明においては、ＩＰ変換処理部出力データ（オリジナル）と、ＩＰ変換処理部出力データ（補間）については、常に同様に得られるように記載したが、実際には若干異なっている。すなわち、ＩＰ変換の対象となっているフィールドが奇数フィールドの場合には、オリジナルのラインの下のラインのデータを補間により作成し、偶数フィールドの場合には、オリジナルのラインの上のラインのデータを補間により作成する。従って、奇数フィールドとの処理の場合には、出力データバッファ４４において、先に出力される方がオリジナルのデータであり、後に出力される方が補間データである。一方、偶数フィールドとの処理の場合には、出力データバッファ４４において、先に出力される方が補間データであり、後に出力される方がオリジナルデータとなる。
【図面の簡単な説明】
【００３５】
【図１】ＩＰ変換のための概念的な構成を示す図である。
【図２】ＩＰ変換のためのハード構成を示す図である。
【図３】データ変換状態を示す図である。
【図４】データ変換の他の例の状態を示す図である。
【図５】データ変換のさらに他の例の状態を示す図である。
【符号の説明】
【００３６】
１０  画像メモリ、１２  フィールド内補間データ生成部、１４  フィールド間補間データ生成部、１６  動き情報検出部、１８  ブレンド係数α生成部、２０，２２  乗算器、２４  加算器、３０  入力データバッファ、３４  Ｗタイミング制御部、３５  入力データバッファＲ／Ｗ制御部、３６  Ｒタイミング制御部、３７  ＩＰ変換用データバッファＲ／Ｗ制御部、３８  ＩＰ変換用データバッファ、４０  ＩＰ変換処理部、４２  出力データバッファＷ制御部、４４  出力データバッファ、４６  出力データバッファリードデータ選択部、４８  出力同期信号生成部、４９  出力データバッファＲ制御部、５０  出力同期信号生成部、５２  出力データバッファＲ制御部。
【図１】
2005080134.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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