(57)【要約】【課題】検査テスト数を削減し、テスト時間の増加を抑制することができるオープン検査回路を備えた半導体装置及びオープン検査方法の提供。【解決手段】第１の端子と第２の端子との間に２つのＭＯＳトランジスタ（Ｔ０１１及びＴ０１２）を接続し、テスト信号が通常動作の時は一方のＭＯＳトランジスタをオンさせ他方をオフさせる回路を備え、上記回路はテスト信号をゲートに入力してソースを第３の端子に接続し、ドレインを上記一方のＭＯＳトランジスタのゲートに接続した別のＭＯＳトランジスタ（Ｔ０３２）を含み、テスト信号が通常動作からテスト動作に変化した場合に、容量（Ｃ１）によって一方のＭＯＳトランジスタのゲート電位を保持し、２つのＭＯＳトランジスタを同時にオンさせるように動作するものであり、２つのＭＯＳトランジスタに流れる電流を検出して第３の端子の開放不良を検出する。【選択図】図１
2005024253.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子と該第１の端子と異なる電位の第２の端子との間に直列に接続された２つのＭＯＳトランジスタと、入力するテスト信号が通常動作を示す時は、前記２つのＭＯＳトランジスタのうち、一方のトランジスタをオン、他方のトランジスタをオフさせ、前記テスト信号が通常動作を示す状態からテスト動作を示す状態に変化した時は、前記一方のトランジスタをオフ、前記他方のトランジスタをオンさせるように論理動作する回路とを少なくとも備え、
前記回路には、前記テスト信号がゲートに入力されソースが第３の端子に接続され、ドレインが前記一方のトランジスタのゲートに接続された別のトランジスタと、前記状態が変化した時に、前記第３の端子と前記別のトランジスタのソースとの間が開放されている場合に、前記一方のトランジスタのゲート電位を保持するように動作する手段とを含むオープン検査回路を備えることを特徴とする半導体装置。
【請求項２】
第１の電源電位にソース側が接続された第１のＰ型ＭＯＳトランジスタのドレイン側と、第１のグランド電位にソース側が接続された第１のＮ型ＭＯＳトランジスタのドレイン側とが接続され、前記第１の電源電位にソース側が接続されテスト信号がゲートに入力された第２のＰ型ＭＯＳトランジスタのドレイン側と、前記第１のグランド電位にソース側が接続され前記テスト信号がゲートに入力された第２のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第１のＰ型ＭＯＳトランジスタのゲートに入力され、第２の電源電位にソース側が接続され前記テスト信号がゲートに入力された第３のＰ型ＭＯＳトランジスタのドレイン側と、第２のグランド電位にソース側が接続され前記テスト信号がゲートに入力された第３のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第１のＮ型ＭＯＳトランジスタのゲートに入力され、前記第１のＮ型ＭＯＳトランジスタのゲートに、前記テスト信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第２のグランド電位と前記第３のＮ型ＭＯＳトランジスタのソースとの間が開放されている場合に、前記第１のＮ型ＭＯＳトランジスタのゲート電位を保持するように動作する容量が接続されてなるオープン検査回路を備えることを特徴とする半導体装置。
【請求項３】
更に、前記テスト信号がゲートに入力され前記第１の電源電位にドレイン側が接続された第４のＮ型ＭＯＳトランジスタのソース側と、第１のＮ型ＭＯＳトランジスタのゲートにゲート及びドレイン側が接続された第４のＰ型ＭＯＳトランジスタのソース側とが接続された回路を含むことを特徴とする請求項２記載の半導体装置。
【請求項４】
第２の電源電位にソース側が接続された第１のＰ型ＭＯＳトランジスタのドレイン側と、第２のグランド電位にソース側が接続された第１のＮ型ＭＯＳトランジスタのドレイン側とが接続され、前記第２の電源電位にソース側が接続されテスト信号がゲートに入力された第２のＰ型ＭＯＳトランジスタのドレイン側と、前記第２のグランド電位にソース側が接続され前記テスト信号がゲートに入力された第２のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第１のＰ型ＭＯＳトランジスタのゲートに入力され、第１の電源電位にソース側が接続され前記テスト信号がゲートに入力された第３のＰ型ＭＯＳトランジスタのドレイン側と、第１のグランド電位にソース側が接続され前記テスト信号がゲートに入力された第３のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第１のＮ型ＭＯＳトランジスタのゲートに入力され、前記第１のＮ型ＭＯＳトランジスタのゲートに、前記テスト信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第１のグランド電位と前記第３のＮ型ＭＯＳトランジスタのソースとの間が開放されている場合に、前記第１のＮ型ＭＯＳトランジスタのゲート電位を保持するように動作する容量が接続されてなるオープン検査回路を備えることを特徴とする半導体装置。
【請求項５】
第１の電源電位にソース側が接続された第１のＰ型ＭＯＳトランジスタのドレイン側と、第１のグランド電位にソース側が接続された第１のＮ型ＭＯＳトランジスタのドレイン側とが接続され、第２の電源電位にソース側が接続されテスト信号の反転信号がゲートに入力された第２のＰ型ＭＯＳトランジスタのドレイン側と、第２のグランド電位にソース側が接続され前記テスト信号の反転信号がゲートに入力された第２のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第１のＰ型ＭＯＳトランジスタのゲートに入力され、前記第１の電源電位にソース側が接続され前記テスト信号の反転信号がゲートに入力された第３のＰ型ＭＯＳトランジスタのドレイン側と、前記第１のグランド電位にソース側が接続され前記テスト信号の反転信号がゲートに入力された第３のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第１のＮ型ＭＯＳトランジスタのゲートに入力され、前記第１のＰ型ＭＯＳトランジスタのゲートに、前記テスト信号の反転信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第２の電源電位と前記第２のＰ型ＭＯＳトランジスタのソースとの間が開放されている場合に、前記第１のＰ型ＭＯＳトランジスタのゲート電位を保持するように動作する容量が接続されてなるオープン検査回路を備えることを特徴とする半導体装置。
【請求項６】
第１の電源電位にドレイン側が接続されテスト信号がゲートに入力された第１のＮ型ＭＯＳトランジスタのソース側と、第１のグランド電位にソース側が接続された第２のＮ型ＭＯＳトランジスタのドレイン側とが接続され、前記第１の電源電位にソース側が接続され前記テスト信号がゲートに入力され前記第２のＮ型ＭＯＳトランジスタのゲートにドレイン側が接続された第１のＰ型ＭＯＳトランジスタと、第２のグランド電位にソース側が接続され前記テスト信号がゲートに入力され前記第２のＮ型ＭＯＳトランジスタのゲートにドレイン側が接続された第３のＮ型ＭＯＳトランジスタとを備え、前記第２のＮ型ＭＯＳトランジスタのゲートに、前記テスト信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第２のグランド電位と前記第３のＮ型ＭＯＳトランジスタのソースとの間が開放されている場合に、前記第２のＮ型ＭＯＳトランジスタのゲート電位を保持するように動作する容量が接続されてなるオープン検査回路を備えることを特徴とする半導体装置。
【請求項７】
前記第１のＮ型ＭＯＳトランジスタに代えて第２のＰ型ＭＯＳトランジスタが接続され、更に、前記第１の電源電位にソース側が接続され前記テスト信号がゲートに入力された第３のＰ型ＭＯＳトランジスタのドレイン側と、前記第１のグランド電位にソース側が接続され前記テスト信号がゲートに入力された第４のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第２のＰ型ＭＯＳトランジスタのゲートに入力される回路を含むことを特徴とする請求項６記載の半導体装置。
【請求項８】
第１の電源電位にソース側が接続された第１のＰ型ＭＯＳトランジスタのドレイン側と、グランド電位にドレイン側が接続された第２のＰ型ＭＯＳトランジスタのソース側とが接続され、第２の電源電位にソース側が接続されテスト信号の反転信号がゲートに入力され前記第１のＰ型ＭＯＳトランジスタのゲートにドレイン側が接続された第３のＰ型ＭＯＳトランジスタと、前記グランド電位にソース側が接続され前記テスト信号の反転信号がゲートに入力され前記第１のＰ型ＭＯＳトランジスタのゲートにドレイン側が接続された第１のＮ型ＭＯＳトランジスタとを備え、前記第１のＰ型ＭＯＳトランジスタのゲートに、前記テスト信号の反転信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第２の電源電位と前記第３のＰ型ＭＯＳトランジスタのソースとの間が開放されている場合に、前記第１のＰ型ＭＯＳトランジスタのゲート電位を保持するように動作する容量が接続されてなるオープン検査回路を備えることを特徴とする半導体装置。
【請求項９】
前記第２のＰ型ＭＯＳトランジスタに代えて第２のＮ型ＭＯＳトランジスタが接続され、更に、前記第１の電源電位にソース側が接続され前記テスト信号の反転信号がゲートに入力された第４のＰ型ＭＯＳトランジスタのドレイン側と、前記グランド電位にソース側が接続され前記テスト信号の反転信号がゲートに入力された第３のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第２のＮ型ＭＯＳトランジスタのゲートに入力される回路を含むことを特徴とする請求項８記載の半導体装置。
【請求項１０】
第１の端子と該第１の端子と異なる電位の第２の端子との間に直列に接続された２つのＭＯＳトランジスタと、入力するテスト信号が通常動作を示す時は、前記２つのＭＯＳトランジスタのうちで一方のトランジスタをオンさせ、他方のトランジスタをオフさせる回路とを少なくとも備えるオープン検査回路を用いたオープン検査方法であって、
前記回路は、前記テスト信号をゲートに入力してソースを第３の端子に接続し、ドレインを前記一方のトランジスタのゲートに接続した別のトランジスタを含むものであり、前記回路は、前記テスト信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記一方のトランジスタをオフさせ、前記他方のトランジスタをオンさせるように論理動作し、当該変化した時に、前記第３の端子と前記別のトランジスタのソースとの間が開放されている場合に、前記一方のトランジスタのゲート電位が保持されたままとなって前記２つのＭＯＳトランジスタが同時にオンすることを該２つのＭＯＳトランジスタを介して流れる電流を検査することにより、前記開放を検出することを特徴とするオープン検査方法。
【請求項１１】
第１の電源電位にソース側を接続した第１のＰ型ＭＯＳトランジスタのドレイン側と、第１のグランド電位にソース側を接続した第１のＮ型ＭＯＳトランジスタのドレイン側とを接続し、前記第１の電源電位にソース側を接続しテスト信号をゲート入力した第２のＰ型ＭＯＳトランジスタのドレイン側と、前記第１のグランド電位にソース側を接続し前記テスト信号をゲート入力した第２のＮ型ＭＯＳトランジスタのドレイン側とを接続して前記第１のＰ型ＭＯＳトランジスタのゲート入力とし、第２の電源電位にソース側を接続し前記テスト信号をゲート入力した第３のＰ型ＭＯＳトランジスタのドレイン側と、第２のグランド電位にソース側を接続し前記テスト信号をゲート入力した第３のＮ型ＭＯＳトランジスタのドレイン側とを接続して前記第１のＮ型ＭＯＳトランジスタのゲート入力とし、前記第１のＮ型ＭＯＳトランジスタのゲートに所定の容量を接続し、
前記テスト信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第２のグランド電位と前記第３のＮ型ＭＯＳトランジスタのソースとが開放されている場合に、前記容量により前記第１のＮ型ＭＯＳトランジスタのゲート電位が保持されて、前記第１のＰ型ＭＯＳトランジスタ及び前記第１のＮ型ＭＯＳトランジスタの双方がオンとなり、前記双方のトランジスタを介して流れる電流を検出することにより前記開放を検出することを特徴とするオープン検査方法。
【請求項１２】
前記テスト信号をゲート入力し前記第１の電源電位にドレイン側を接続した第４のＮ型ＭＯＳトランジスタのソース側と、前記第１のＮ型ＭＯＳトランジスタのゲートにゲートおよびドレイン側を接続した第４のＰ型ＭＯＳトランジスタのドレイン側とを接続した回路を設け、
前記テスト信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第２のグランド電位と前記第３のＮ型ＭＯＳトランジスタのソースとが開放されている場合に、前記容量及び前記第４のＰ型ＭＯＳトランジスタにより前記第１のＮ型ＭＯＳトランジスタのゲート電位が保持されて、前記第１のＰ型ＭＯＳトランジスタ及び前記第１のＮ型ＭＯＳトランジスタの双方がオンとなり、前記双方のトランジスタを介して流れる電流を検出することにより前記開放を検出することを特徴とする請求項１１記載のオープン検査方法。
【請求項１３】
第２の電源電位にソース側を接続した第１のＰ型ＭＯＳトランジスタのドレイン側と、第２のグランド電位にソース側を接続した第１のＮ型ＭＯＳトランジスタのドレイン側とを接続し、前記第２の電源電位にソース側を接続しテスト信号をゲート入力した第２のＰ型ＭＯＳトランジスタのドレイン側と、前記第２のグランド電位にソース側を接続し前記テスト信号をゲート入力した第２のＮ型ＭＯＳトランジスタのドレイン側とを接続して前記第１のＰ型ＭＯＳトランジスタのゲート入力とし、第１の電源電位にソース側を接続し前記テスト信号をゲート入力した第３のＰ型ＭＯＳトランジスタのドレイン側と、第１のグランド電位にソース側を接続し前記テスト信号をゲート入力した第３のＮ型ＭＯＳトランジスタのドレイン側とを接続して前記第１のＮ型ＭＯＳトランジスタのゲート入力とし、前記第１のＮ型ＭＯＳトランジスタのゲートに所定の容量を接続し、
前記テスト信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第１のグランド電位と前記第３のＮ型ＭＯＳトランジスタのソースとが開放されている場合に、前記容量により前記第１のＮ型ＭＯＳトランジスタのゲート電位が保持されて、前記第１のＰ型ＭＯＳトランジスタ及び前記第１のＮ型ＭＯＳトランジスタの双方がオンとなり、前記双方のトランジスタを介して流れる電流を検出することにより前記開放を検出することを特徴とするオープン検査方法。
【請求項１４】
第１の電源電位にソース側を接続した第１のＰ型ＭＯＳトランジスタのドレイン側と、第１のグランド電位にソース側を接続した第１のＮ型ＭＯＳトランジスタのドレイン側とを接続し、第２の電源電位にソース側を接続しテスト信号の反転信号をゲート入力した第２のＰ型ＭＯＳトランジスタのドレイン側と、第２のグランド電位にソース側を接続し前記テスト信号の反転信号をゲート入力した第２のＮ型ＭＯＳトランジスタのドレイン側とを接続して前記第１のＰ型ＭＯＳトランジスタのゲート入力とし、前記第１の電源電位にソース側を接続し前記テスト信号の反転信号をゲート入力した第３のＰ型ＭＯＳトランジスタのドレイン側と、前記第１のグランド電位にソース側を接続し前記テスト信号の反転信号をゲート入力した第３のＮ型ＭＯＳトランジスタのドレイン側とを接続して前記第１のＮ型ＭＯＳトランジスタのゲート入力とし、前記第１のＰ型ＭＯＳトランジスタのゲートに所定の容量を接続し、
前記テスト信号の反転信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第２の電源電位と前記第２のＰ型ＭＯＳトランジスタのソースとが開放されている場合に、前記容量により前記第１のＰ型ＭＯＳトランジスタのゲート電位が保持されて、前記第１のＰ型ＭＯＳトランジスタ及び前記第１のＮ型ＭＯＳトランジスタの双方がオンとなり、前記双方のトランジスタを介して流れる電流を検出することにより前記開放を検出することを特徴とするオープン検査方法。
【請求項１５】
第１の電源電位にドレイン側を接続しテスト信号をゲート入力とする第１のＮ型ＭＯＳトランジスタのソース側と、第１のグランド電位にソース側を接続した第２のＮ型ＭＯＳトランジスタのドレイン側とを接続し、前記第１の電源電位にソース側を接続し前記テスト信号をゲート入力とし前記第２のＮ型ＭＯＳトランジスタのゲートにドレイン側を接続した第１のＰ型ＭＯＳトランジスタと、第２のグランド電位にソース側を接続し前記テスト信号をゲート入力とし前記第２のＮ型ＭＯＳトランジスタのゲートにドレイン側を接続した第３のＮ型ＭＯＳトランジスタとを設け、前記第２のＮ型ＭＯＳトランジスタのゲートに所定の容量を接続し、
前記テスト信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第２のグランド電位と前記第３のＮ型ＭＯＳトランジスタのソースとが開放されている場合に、前記容量により前記第２のＮ型ＭＯＳトランジスタのゲート電位が保持されて、前記第１のＮ型ＭＯＳトランジスタ及び前記第２のＮ型ＭＯＳトランジスタの双方がオンとなり、前記双方のトランジスタを介して流れる電流を検出することにより前記開放を検出することを特徴とするオープン検査方法。
【請求項１６】
前記第１のＮ型ＭＯＳトランジスタの代わりに第２のＰ型ＭＯＳトランジスタを設け、更に、前記第１の電源電位にソース側を接続し前記テスト信号をゲート入力した第３のＰ型ＭＯＳトランジスタのドレイン側と、前記第１のグランド電位にソース側を接続し前記テスト信号をゲート入力した第４のＮ型ＭＯＳトランジスタのドレイン側とを接続して、前記第２のＰ型ＭＯＳトランジスタのゲート入力とし、
前記テスト信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第２のグランド電位と前記第３のＮ型ＭＯＳトランジスタのソースとが開放されている場合に、前記容量により前記第２のＮ型ＭＯＳトランジスタのゲート電位が保持されて、前記第１のＮ型ＭＯＳトランジスタ及び前記第２のＮ型ＭＯＳトランジスタの双方がオンとなり、前記双方のトランジスタを介して流れる電流を検出することにより前記開放を検出することを特徴とする請求項１５記載のオープン検査方法。
【請求項１７】
第１の電源電位にソース側を接続した第１のＰ型ＭＯＳトランジスタのドレイン側と、グランド端子にドレイン側を接続した第２のＰ型ＭＯＳトランジスタのソース側とを接続し、前記第２の電源電位にソース側を接続し前記テスト信号の反転信号をゲート入力とし前記第１のＰ型ＭＯＳトランジスタのゲートにドレイン側を接続した第３のＰ型ＭＯＳトランジスタと、前記グランド電位にソース側を接続し前記テスト信号の反転信号をゲート入力とし前記第１のＰ型ＭＯＳトランジスタのゲートにドレイン側を接続した第１のＮ型ＭＯＳトランジスタとを設け、前記第１のＰ型ＭＯＳトランジスタのゲートに所定の容量を接続し、
前記テスト信号の反転信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第２の電源電位と前記第３のＰ型ＭＯＳトランジスタのソースとが開放されている場合に、前記容量により前記第１のＰ型ＭＯＳトランジスタのゲート電位が保持されて、前記第１のＰ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタの双方がオンとなり、前記双方のトランジスタを介して流れる電流を検出することにより前記開放を検出することを特徴とするオープン検査方法。
【請求項１８】
前記第２のＰ型ＭＯＳトランジスタの代わりに第２のＮ型ＭＯＳトランジスタを設け、更に、前記第１の電源電位にソース側を接続し前記テスト信号の反転信号をゲート入力した第４のＰ型ＭＯＳトランジスタのドレイン側と、前記グランド電位にソース側を接続し前記テスト信号の反転信号をゲート入力した第３のＮ型ＭＯＳトランジスタのドレイン側とを接続して、前記第２のＮ型ＭＯＳトランジスタのゲート入力とし、
前記テスト信号の反転信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第２の電源電位と前記第３のＰ型ＭＯＳトランジスタのソースとが開放されている場合に、前記容量により前記第１のＰ型ＭＯＳトランジスタのゲート電位が保持されて、前記第１のＰ型ＭＯＳトランジスタ及び前記第２のＰ型ＭＯＳトランジスタの双方がオンとなり、前記双方のトランジスタを介して流れる電流を検出することにより前記開放を検出することを特徴とする請求項１７記載のオープン検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の電源端子又は複数のグランド端子を有する半導体装置におけるオープン（ボンディング不良）の検査回路を備えた半導体装置及び該検査回路を用いたオープン（ボンディング不良）の検査方法に関する。
【０００２】
【従来の技術】
半導体デバイスの検査で用いられるテスト装置は、通常、電源供給端子は複数独立して有しているが全ての電位の基準となるグランド端子は共通で１端子である場合が多い。また、複数グランドを有している場合でも、検査テスト治工具上で複数のグランドを電気的に接続し、全ての電位の基準となるグランド端子を共通で１端子としていた。
【０００３】
このようなテスト装置を用いて半導体デバイスを検査する場合、半導体デバイスが有する電源端子およびその他の入出力端子のボンディング不良検査テストは実施することができるが、半導体デバイスが有するグランド端子に関しては検査テストを実施することができなかった。そのため、グランド端子のボンディング不良品が検出されない場合が生じ、ボンディング不良検査テスト以外の機能検査テストで問題がなければ良品として判定される場合があった。
【０００４】
そこで、グランド端子のボンディング不良を検出するために、特開平１０−３７０５３９号公報には、以下のような半導体装置及びオープン検出方法が開示されている。
【０００５】
上記公報記載の半導体装置は、図９に全体の構成を示すように、電源端子ＶＤＤとグランド端子ＧＮＤの対を複数有する集積回路チップの第１電源端子ＶＤＤ１、第２電源端子ＶＤＤ２、第１グランド端子ＧＮＤ１、第２グランド端子ＧＮＤ２に内部回路、電源配線パターン、グランド配線パターンおよびオープン検出回路から構成される。
【０００６】
オープン検出回路は、第１検査回路および第２検査回路から構成され、第１検査回路は、第１制御回路、第２制御回路、第３制御回路および第４制御回路から構成されている。また、第１電源端子ＶＤＤ１と第２電源端子ＶＤＤ２との間には、電源配線パターンによって配線抵抗Ｒ１が形成され、第１グランド端子ＧＮＤ１と第２グランド端子ＧＮＤ２との間には、グランド配線パターンによって配線抵抗Ｒ２が形成されている。
【０００７】
この第１電源端子ＶＤＤ１および第１グランド端子ＧＮＤ１の対は、第２電源端子ＶＤＤ２と第２グランド端子ＧＮＤ２の対から最も離れた位置、つまり集積回路チップの中心を対称軸として互いに対称な位置に設けられている。内部回路には、半導体デバイスの本来の機能を実現する回路の他に、テストに使用される制御用信号ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、ＣＮＴ４およびＣＮＴ５を生成するための制御用信号生成回路が含まれている。
【０００８】
ここで、図９の第１制御回路、第２制御回路の動作について図１０（ａ）、（ｂ）を用いて説明する。第１制御回路は、第２制御回路と共に第１電源端子ＶＤＤ１のボンディング不良を検出するために使用される。この第１制御回路は、第１電源端子ＶＤＤ１にソース側を接続し第１グランド端子ＧＮＤ１にドレイン側を接続したＮ型ＭＯＳトランジスタＴ１８と、第１制御信号ＣＮＴ１をゲート入力とし第１電源端子ＶＤＤ１にソース側を接続したＰ型トランジスタＴ２０のドレイン側と、前記第１制御信号ＣＮＴ１をゲート入力とし第１グランド端子ＧＮＤ１にソース側を接続したＮ型トランジスタＴ２１のドレイン側とを接続し、前記Ｎ型ＭＯＳトランジスタＴ１８のゲートへ接続したインバータを構成し、第１電源端子ＶＤＤ１にソース側を接続し第１グランド端子ＧＮＤ１にドレイン側を接続したＮ型ＭＯＳトランジスタＴ１９と、第２制御信号ＣＮＴ２をゲート入力とし第２電源端子ＶＤＤ２にソース側を接続したＰ型トランジスタＴ２２のドレイン側と、前記第２制御信号ＣＮＴ２をゲート入力とし第２グランド端子ＧＮＤ２にソース側を接続したＮ型トランジスタＴ２３のドレイン側とを接続し、前記Ｎ型ＭＯＳトランジスタＴ１９のゲートへ接続したインバータを構成している。この第１制御回路と第２制御回路は互いに離れた位置に設けられていることで第１電源端子ＶＤＤ１と第２電源端子ＶＤＤ２との間には電源配線パターンによって配線抵抗Ｒ１が形成されている。また、第１グランド端子ＧＮＤ１と第２グランド端子ＧＮＤ２との間にはグランド配線パターンによって配線抵抗Ｒ２が形成されている。
【０００９】
半導体デバイスは、外部からの指示によって通常モードまたはテストモードに設定される。通常モードでは、この半導体デバイス本来の機能を動作する通常動作モードが実行される。テストモードでは、この半導体デバイスの各種機能をテストするように動作するテスト動作が実行される。このテストモードの一つに電源端子、グランド端子のボンディング不良の有無をテストする動作が含まれる。
【００１０】
通常動作時は、図９に示すように内部回路内の制御信号生成回路から第１制御信号ＣＮＴ１＝１、第２制御信号ＣＮＴ２＝１、第３制御信号ＣＮＴ３＝０、第４制御信号ＣＮＴ４＝０および第５制御回路ＣＮＴ５＝１が出力される。これにより第１制御回路のトランジスタＴ１８及びＴ１９が非導通状態となる。テスト動作時は、内部回路内の制御信号生成回路からの第１制御信号ＣＮＴ１、第２制御信号ＣＮＴ２、第３制御信号ＣＮＴ３、第４制御信号ＣＮＴ４および第５制御回路ＣＮＴ５の出力が時系列的に順次変化する。
【００１１】
テスト動作１および２について図１０（ａ）、（ｂ）を用いて説明する。テスト動作１では第１制御信号ＣＮＴ１＝０、第２制御信号ＣＮＴ２＝１でトランジスタＴ１８が導通状態となり、トランジスタＴ１９が非導通状態となる。また、テスト動作２では第１制御信号ＣＮＴ１＝１、第２制御信号ＣＮＴ２＝０でトランジスタＴ１８が非導通状態となり、トランジスタＴ１９が導通状態となる。
【００１２】
ボンディング不良がない場合には、テスト動作１で第１電源端子ＶＤＤ１からトランジスタＴ１８を介して第１グランド端子ＧＮＤ１へ第６の電流Ｉ６が流れる。テスト動作２で第１電源端子ＶＤＤ１からトランジスタＴ１９を介して第１グランド端子ＧＮＤ１へ第７の電流Ｉ７が流れる。
【００１３】
このＮ型ＭＯＳトランジスタＴ１８に流れる電流はそのゲートに印加される電位Ｖ１とソース電位Ｇ１との電位差で決定される。同様にＮ型ＭＯＳトランジスタＴ１９に流れる電流はそのゲートに印加される電位Ｖ２とソース電位Ｇ１との電位差で決定される。従ってＮ型ＭＯＳトランジスタＴ１８とトランジスタＴ１９のディメンジョンとＰ型ＭＯＳトランジスタＴ２０とトランジスタＴ２２のディメンジョンおよびＮ型ＭＯＳトランジスタＴ２１とトランジスタＴ２３のディメンジョンとをおのおの等しく設定した場合、ボンディング不良がない場合には第６の電流Ｉ６と第７の電流Ｉ７とは等しくなる。
【００１４】
次に、第１電源端子ＶＤＤ１にボンディング不良があり、第２電源端子にボンディング不良がない場合の動作を図１０（ｂ）を参照しながら説明する。
【００１５】
まず、テスト動作１において、制御信号ＣＮＴ１が１から０に変化することにより、トランジスタＴ２０が導通状態となり、トランジスタＴ２１が非導通状態となる。その結果、トランジスタＴ１８のゲートには第２電源端子ＶＤＤ２から配線抵抗Ｒ１で電位降下した節点電位Ｖ１がトランジスタＴ２０を介して印加され導通状態となる。この場合、電流Ｉ６’は第２電源端子ＶＤＤ２から配線抵抗Ｒ１、節点Ｖ１を通りトランジスタＴ１８を介して第１グランド端子ＧＮＤ１の経路で流れる。この第６の電流Ｉ６’の値は電流計で測定される。
【００１６】
次に、テスト動作２において、制御信号ＣＮＴ２が１から０に変化することにより、トランジスタＴ２２が導通状態となり、トランジスタＴ２３が非導通状態となる。その結果、トランジスタＴ１９のゲートには第２電源端子ＶＤＤ２から直接接続された節点電位Ｖ２がトランジスタＴ２２を介して印加され導通状態となる。この場合、電流Ｉ７’は第２電源端子ＶＤＤ２から配線抵抗Ｒ１、節点Ｖ１を通りトランジスタＴ１９を介して第１グランド端子ＧＮＤ１の経路で流れる。この第７の電流Ｉ７’の値は電流計で測定される。
【００１７】
ここで、トランジスタＴ１８に流れる電流はゲートへ印加される電位とソース側のグランド電位Ｇ１との電位差で決定される。前述したようにトランジスタＴ１８のゲート電位はトランジスタＴ１９のゲート電位よりも電源配線抵抗Ｒ１の影響により電位降下している。従ってトランジスタＴ１８に流れる電流Ｉ６’はトランジスタＴ１９に流れるＩ７’より小さくなる。
【００１８】
また、第１電源端子ＶＤＤ１にボンディング不良がなく、第２電源端子にボンディング不良がある場合の動作は、前述した動作と同様にトランジスタＴ１９に流れる電流はゲートへ印加される電位とソース側のグランド電位Ｇ１との電位差で決定される。前述したようにトランジスタＴ１９のゲート電位はトランジスタＴ１８のゲート電位よりも電源配線抵抗Ｒ１の影響により電位降下している。従ってトランジスタＴ１９に流れる電流Ｉ７”はトランジスタＴ１８に流れるＩ６”より小さくなる。
【００１９】
このように第１電源端子ＶＤＤ１または第２電源端子ＶＤＤ２のどちらかにボンディング不良がある場合は、第６電流Ｉ６と第７電流Ｉ７が等しくないという測定結果で判断することができる。
【００２０】
次に、図９の第３制御回路、第４制御回路の動作について図１１（ａ）、（ｂ）を用いて説明する。第３制御回路は、第４制御回路と共に第１グランド端子ＧＮＤ１のボンディング不良を検出するために使用される。この第３制御回路は、第１電源端子ＶＤＤ１にソース側を接続し第１グランド端子ＧＮＤ１にドレイン側を接続したＰ型ＭＯＳトランジスタＴ２４と、第３制御信号ＣＮＴ３をゲート入力とし第１電源端子ＶＤＤ１にソース側を接続したＰ型トランジスタＴ２６のドレイン側と、前記第３制御信号ＣＮＴ３をゲート入力とし第１グランド端子ＧＮＤ１にソース側を接続したＮ型トランジスタＴ２７のドレイン側とを接続し、前記Ｐ型ＭＯＳトランジスタＴ２４のゲートへ接続したインバータを構成し、第１電源端子ＶＤＤ１にソース側を接続し第１グランド端子ＧＮＤ１にドレイン側を接続したＰ型ＭＯＳトランジスタＴ２５と、第４制御信号ＣＮＴ４をゲート入力とし第２電源端子ＶＤＤ２にソース側を接続したＰ型トランジスタＴ２８のドレイン側と、前記第４制御信号ＣＮＴ４をゲート入力とし第２グランド端子ＧＮＤ２にソース側を接続したＮ型トランジスタＴ２９のドレイン側とを接続し、前記Ｐ型ＭＯＳトランジスタＴ２５のゲートに接続したインバータを構成している。この第３制御回路と第４制御回路は互いに離れた位置に設けられていることで第１電源端子ＶＤＤ１と第２電源端子ＶＤＤ２との間には電源配線パターンによって配線抵抗Ｒ１が形成され、第１グランド端子ＧＮＤ１と第２グランド端子ＧＮＤ２との間にはグランド配線パターンによって配線抵抗Ｒ２が形成されている。
【００２１】
次に、テスト動作３および４について図１１（ａ）を用いて説明する。
【００２２】
テスト動作３では第３制御信号ＣＮＴ３＝１、第４制御信号ＣＮＴ４＝０でトランジスタＴ２４が導通状態となり、トランジスタＴ２５が非導通状態となる。テスト動作４では第３制御信号ＣＮＴ３＝０、第４制御信号ＣＮＴ４＝１でトランジスタＴ２４が非導通状態となり、トランジスタＴ２５が導通状態となる。
【００２３】
ボンディング不良がない場合には、テスト動作３で第１電源端子ＶＤＤ１からトランジスタＴ２４を介して第１グランド端子ＧＮＤ１へ第８の電流Ｉ８が流れる。また、テスト動作４で第１電源端子ＶＤＤ１からトランジスタＴ２５を介して第１グランド端子ＧＮＤ１へ第９の電流Ｉ９が流れる。
【００２４】
ここでＰ型ＭＯＳトランジスタＴ２４に流れる電流はそのゲートに印加される電位Ｖ１とソース電位Ｇ１との電位差で決定される。同様にＰ型ＭＯＳトランジスタＴ２５に流れる電流はそのゲートに印加される電位Ｖ２とソース電位Ｇ１との電位差で決定される。従って、Ｐ型ＭＯＳトランジスタＴ２４とトランジスタＴ２５のディメンジョンとＰ型ＭＯＳトランジスタＴ２６とトランジスタＴ２８のディメンジョンおよびＮ型ＭＯＳトランジスタＴ２７とトランジスタＴ２９のディメンジョンとをおのおの等しく設定した場合、ボンディング不良がない場合には第８の電流Ｉ８と第９の電流Ｉ９とは等しくなる。
【００２５】
次に、第１グランド端子ＧＮＤ１にボンディング不良があり、第２グランド端子にボンディング不良がない場合の動作を図１１（ｂ）を参照しながら説明する。
【００２６】
まず、テスト動作３において、制御信号ＣＮＴ３が０から１に変化することにより、トランジスタＴ２６が非導通状態となり、トランジスタＴ２７が導通状態となる。その結果、トランジスタＴ２４のゲートには第２グランド端子ＧＮＤ２から配線抵抗Ｒ２で電位上昇した節点電位Ｇ１がトランジスタＴ２７を介して印加され導通状態となる。この場合、電流Ｉ８’は第１電源端子ＶＤＤ１から接点Ｖ１を通りトランジスタＴ２４を介して節点Ｇ１を通過し配線抵抗Ｒ２を通り接点Ｇ２からグランド端子ＧＮＤ２の経路で流れる。この第８の電流Ｉ８’の値は電流計で測定される。
【００２７】
次にテスト動作４において、制御信号ＣＮＴ４が０から１に変化することにより、トランジスタＴ２８が非導通状態となり、トランジスタＴ２９が導通状態となる。その結果、トランジスタＴ２５のゲートには第２グランド端子ＧＮＤ２から節点Ｇ２を通りトランジスタＴ２９を介して印加され導通状態となる。この場合、電流Ｉ９’は第１電源端子ＶＤＤ１から接点Ｖ１を通りトランジスタＴ２５を介して節点Ｇ１を通過し配線抵抗Ｒ２を通り接点Ｇ２からグランド端子ＧＮＤ２の経路で流れる。この第９の電流Ｉ９’の値は電流計で測定される。
【００２８】
ここでＰ型ＭＯＳトランジスタＴ２４に流れる電流はゲートへ印加される電位とドレイン側の電源電位Ｖ１との電位差で決定される。前述したようにトランジスタＴ２５のドレインとゲート間電位差に比べてトランジスタＴ２４のドレインとゲート間電位差がグランド配線抵抗Ｒ２の影響により小さくなる。従ってトランジスタＴ２４に流れる電流Ｉ８’はトランジスタＴ２５に流れるＩ９’より小さくなる。
【００２９】
また、第１グランド端子ＧＮＤ１にボンディング不良がなく、第２グランド端子ＧＮＤ２にボンディング不良がある場合の動作は、前述した動作と同様にトランジスタＴ２５に流れる電流はゲートへ印加される電位Ｇ２とソース側の節点電位Ｖ１との電位差で決定される。前述したようにトランジスタＴ２４のゲートとソース間電位差に比べてトランジスタＴ２５のゲートとソース間電位差がグランド配線抵抗Ｒ２の影響により小さくなる。従ってトランジスタＴ２５に流れる電流Ｉ９”はトランジスタＴ２４に流れるＩ８”より小さくなる。
【００３０】
このように第１グランド端子ＧＮＤ１または第２グランド端子ＧＮＤ２のどちらかにボンディング不良がある場合は、前記電流Ｉ８とＩ９が等しくないという測定結果で判断することができる。
【００３１】
以上説明した手順で、まず基準となる第１電源端子と第１グランド端子が正常にボンディングされていることを検査している。この過程でテスト動作による電流測定および測定電流比較判定で合計４回の検査テストを行っている。
【００３２】
次に、他の複数ある電源及びグランド端子の検査方法について図１２を参照しながら説明する。この従来の半導体デバイスは、第１電源端子ＶＤＤ１にソース側を接続し第１グランド端子ＧＮＤ１にドレイン側を接続したＮ型ＭＯＳトランジスタＴ１８と、第１制御信号ＣＮＴ１をゲート入力とし第１電源端子ＶＤＤ１にソース側を接続したＰ型トランジスタＴ２０のドレイン側と、前記第１制御信号ＣＮＴ１をゲート入力とし第１グランド端子ＧＮＤ１にソース側を接続したＮ型トランジスタＴ２１のドレイン側とを接続し、前記Ｎ型ＭＯＳトランジスタＴ１８のゲートへ接続したインバータを構成した第１制御回路と、第２電源端子ＶＤＤ２にソース側を接続し第２グランド端子ＧＮＤ２にドレイン側を接続したＮ型ＭＯＳトランジスタＴ３０と、第５制御信号ＣＮＴ５をゲート入力とし第２電源端子ＶＤＤ２にソース側を接続したＰ型トランジスタＴ３１のドレイン側と、前記第５制御信号ＣＮＴ５をゲート入力とし第２グランド端子ＧＮＤ２にソース側を接続したＮ型トランジスタＴ３２のドレイン側とを接続し、前記Ｎ型ＭＯＳトランジスタＴ３０のゲートへ接続したインバータを構成した第２検査回路を備えている。この第１制御回路と第２検査回路は互いに離れた位置に設けられていることで第１電源端子ＶＤＤ１と第２電源端子ＶＤＤ２との間には電源配線パターンによって配線抵抗Ｒ１が形成されている。また、第１グランド端子ＧＮＤ１と第２グランド端子ＧＮＤ２との間にはグランド配線パターンによって配線抵抗Ｒ２が形成されている。
【００３３】
前記と同様に、テスト動作１では第１制御信号ＣＮＴ１＝０、第５制御信号ＣＮＴ５＝１でトランジスタＴ１８が導通状態となり、トランジスタＴ３０が非導通状態となる。第１電源端子および第１グランド端子にボンディング不良がないことを前提としていることで、テスト動作１で第１電源端子ＶＤＤ１からトランジスタＴ１８を介して第１グランド端子ＧＮＤ１へ第６の電流Ｉ６が流れる。
【００３４】
次にテスト動作５について説明する。テスト動作５では第１制御信号ＣＮＴ１＝１、第５制御信号ＣＮＴ５＝０でトランジスタＴ１８が非導通状態となり、トランジスタＴ３０が導通状態となる。ボンディング不良がない場合には、テスト動作５で第２電源端子ＶＤＤ２からトランジスタＴ３０を介して第２グランド端子ＧＮＤ２へ第１０の電流Ｉ１０が流れる。
【００３５】
ここで、Ｎ型ＭＯＳトランジスタＴ１８に流れる電流はそのゲートに印加される電源側の節点電位Ｖ１とグランド側の節点電位Ｇ１との電位差で決定される。同様にＮ型ＭＯＳトランジスタＴ３０に流れる電流はそのゲートに印加される電源側節点電位Ｖ２とグランド側節点電位Ｇ２との電位差で決定される。従って、Ｎ型ＭＯＳトランジスタＴ１８とトランジスタＴ３０のディメンジョンとＰ型ＭＯＳトランジスタＴ２０とトランジスタＴ３１のディメンジョンおよびＮ型ＭＯＳトランジスタＴ２１とトランジスタＴ３２のディメンジョンとをおのおの等しく設定した場合、ボンディング不良がない場合には第６の電流Ｉ６と第１０の電流Ｉ１０とは等しくなる。
【００３６】
次に、第２電源端子ＶＤＤ２にボンディング不良があり、第２グランド端子にボンディング不良がない場合の動作について図１３を参照しながら説明する。
【００３７】
テスト動作５において、制御信号ＣＮＴ５が１から０に変化することにより、トランジスタＴ３１が導通状態となり、トランジスタＴ３２が非導通状態となる。その結果、トランジスタＴ３０のゲートに第１電源端子ＶＤＤ１から節点Ｖ１、電源配線Ｒ１を通り節点Ｖ２からトランジスタＴ３１を介して印加され導通状態となる。この場合、電流Ｉ１０’は第１電源端子ＶＤＤ１から接点Ｖ１、電源配線Ｒ１を通り節点Ｖ２からトランジスタＴ３０を介して節点Ｇ２から第２グランド端子ＧＮＤ２の経路で流れる。この第１０の電流Ｉ１０’の値は電流計で測定される。
【００３８】
ここでトランジスタＴ１８に流れる第６の電流Ｉ６に比べて、トランジスタＴ３０に流れる第１０電流Ｉ１０’は電源配線抵抗Ｒ１の影響で小さくなる。従ってトランジスタＴ３０に流れる電流Ｉ１０’はトランジスタＴ１８に流れる電流Ｉ６より小さくなる。
【００３９】
このように第１電源端子ＶＤＤ１または第２電源端子ＶＤＤ２のどちらかにボンディング不良がある場合は、前記電流Ｉ６と電流Ｉ１０が等しくないという測定結果で判断することができる。
【００４０】
次に、第２電源端子ＶＤＤ２にボンディング不良がなく、第２グランド端子にボンディング不良がある場合の動作について図１４を参照しながら説明する。
【００４１】
テスト動作５において、制御信号ＣＮＴ５が１から０に変化することにより、トランジスタＴ３１が導通状態となり、トランジスタＴ３２が非導通状態となる。その結果、トランジスタＴ３０のゲートには第２電源端子ＶＤＤ２から節点Ｖ２を通りトランジスタＴ３１を介して印加され導通状態となる。この場合、電流Ｉ１０”は第２電源端子ＶＤＤ２から接点Ｖ２を通りトランジスタＴ３０を介して節点Ｇ２を通過し配線抵抗Ｒ２を通り接点Ｇ１から第１グランド端子ＧＮＤ１の経路で流れる。この第１０の電流Ｉ１０”の値は電流計で測定される。
【００４２】
ここでトランジスタＴ１８に流れる第６の電流Ｉ６に比べて、トランジスタＴ３０に流れる第１０電流Ｉ１０”はグランド配線抵抗Ｒ２の影響で小さくなる。従ってトランジスタＴ３０に流れる電流Ｉ１０”はトランジスタＴ１８に流れる電流Ｉ６より小さくなる。このように複数ある電源及びグランド端子のボンディング不良の有無について第５の制御回路を用いて検査されている。
【００４３】
【特許文献１】
特開平１０−３７０５３９号公報（第８−１５頁、第３図）
【００４４】
【発明が解決しようとする課題】
しかしながら、上記公報記載のボンディング不良の検出回路では、以下に示す問題がある。
【００４５】
第１の問題点は、テストモードが複数必要であるということである。その理由は、基準となる電源端子およびグランド端子の検査テストモード１、２、３、４の合計４回に分けて、それぞれ個別に電流Ｉ６、Ｉ７、Ｉ８、Ｉ９を測定し、測定値の比較判定を実施しているからである。
【００４６】
また、第２の問題点は、テスト時間が増加するということである。その理由は、基準となる電源端子およびグランド端子を検査した後に、その他の電源およびグランド端子をテストモード５で検査しており、テストモードが複数必要でテストモードの数に比例してテスト時間が増加するからである。
【００４７】
本発明の目的は、上記問題点に鑑みなされたものであり、その主たる目的は、検査テスト数を削減することができるオープン検査回路を備えた半導体装置及び該検査回路を用いたオープン検査方法を提供することにある。
【００４８】
また、本発明の他の目的は、テスト数削減によりテスト時間の増加を抑制することができるオープン検査回路を備えた半導体装置及び該検査回路を用いたオープン検査方法を提供することにある。
【００４９】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、第１の端子と該第１の端子と異なる電位の第２の端子との間に直列に接続された２つのＭＯＳトランジスタと、入力するテスト信号が通常動作を示す時は、前記２つのＭＯＳトランジスタのうち、一方のトランジスタをオン、他方のトランジスタをオフさせ、前記テスト信号が通常動作を示す状態からテスト動作を示す状態に変化した時は、前記一方のトランジスタをオフ、前記他方のトランジスタをオンさせるように論理動作する回路とを少なくとも備え、前記回路には、前記テスト信号がゲートに入力されソースが第３の端子に接続され、ドレインが前記一方のトランジスタのゲートに接続された別のトランジスタと、前記状態が変化した時に、前記第３の端子と前記別のトランジスタのソースとの間が開放されている場合に、前記一方のトランジスタのゲート電位を保持するように動作する手段とを含むオープン検査回路を備えるものである。
【００５０】
また、本発明の半導体装置は、第１の電源電位にソース側が接続された第１のＰ型ＭＯＳトランジスタのドレイン側と、第１のグランド電位にソース側が接続された第１のＮ型ＭＯＳトランジスタのドレイン側とが接続され、前記第１の電源電位にソース側が接続されテスト信号がゲートに入力された第２のＰ型ＭＯＳトランジスタのドレイン側と、前記第１のグランド電位にソース側が接続され前記テスト信号がゲートに入力された第２のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第１のＰ型ＭＯＳトランジスタのゲートに入力され、第２の電源電位にソース側が接続され前記テスト信号がゲートに入力された第３のＰ型ＭＯＳトランジスタのドレイン側と、第２のグランド電位にソース側が接続され前記テスト信号がゲートに入力された第３のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第１のＮ型ＭＯＳトランジスタのゲートに入力され、前記第１のＮ型ＭＯＳトランジスタのゲートに、前記テスト信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第２のグランド電位と前記第３のＮ型ＭＯＳトランジスタのソースとの間が開放されている場合に、前記第１のＮ型ＭＯＳトランジスタのゲート電位を保持するように動作する容量が接続されてなるオープン検査回路を備えるものであり、更に、前記テスト信号がゲートに入力され前記第１の電源電位にドレイン側が接続された第４のＮ型ＭＯＳトランジスタのソース側と、第１のＮ型ＭＯＳトランジスタのゲートにゲート及びドレイン側が接続された第４のＰ型ＭＯＳトランジスタのソース側とが接続された回路を含む構成とすることができる。
【００５１】
また、本発明の半導体装置は、第２の電源電位にソース側が接続された第１のＰ型ＭＯＳトランジスタのドレイン側と、第２のグランド電位にソース側が接続された第１のＮ型ＭＯＳトランジスタのドレイン側とが接続され、前記第２の電源電位にソース側が接続されテスト信号がゲートに入力された第２のＰ型ＭＯＳトランジスタのドレイン側と、前記第２のグランド電位にソース側が接続され前記テスト信号がゲートに入力された第２のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第１のＰ型ＭＯＳトランジスタのゲートに入力され、第１の電源電位にソース側が接続され前記テスト信号がゲートに入力された第３のＰ型ＭＯＳトランジスタのドレイン側と、第１のグランド電位にソース側が接続され前記テスト信号がゲートに入力された第３のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第１のＮ型ＭＯＳトランジスタのゲートに入力され、前記第１のＮ型ＭＯＳトランジスタのゲートに、前記テスト信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第１のグランド電位と前記第３のＮ型ＭＯＳトランジスタのソースとの間が開放されている場合に、前記第１のＮ型ＭＯＳトランジスタのゲート電位を保持するように動作する容量が接続されてなるオープン検査回路を備えるものである。
【００５２】
また、本発明の半導体装置は、第１の電源電位にソース側が接続された第１のＰ型ＭＯＳトランジスタのドレイン側と、第１のグランド電位にソース側が接続された第１のＮ型ＭＯＳトランジスタのドレイン側とが接続され、第２の電源電位にソース側が接続されテスト信号の反転信号がゲートに入力された第２のＰ型ＭＯＳトランジスタのドレイン側と、第２のグランド電位にソース側が接続され前記テスト信号の反転信号がゲートに入力された第２のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第１のＰ型ＭＯＳトランジスタのゲートに入力され、前記第１の電源電位にソース側が接続され前記テスト信号の反転信号がゲートに入力された第３のＰ型ＭＯＳトランジスタのドレイン側と、前記第１のグランド電位にソース側が接続され前記テスト信号の反転信号がゲートに入力された第３のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第１のＮ型ＭＯＳトランジスタのゲートに入力され、前記第１のＰ型ＭＯＳトランジスタのゲートに、前記テスト信号の反転信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第２の電源電位と前記第２のＰ型ＭＯＳトランジスタのソースとの間が開放されている場合に、前記第１のＰ型ＭＯＳトランジスタのゲート電位を保持するように動作する容量が接続されてなるオープン検査回路を備えるものである。
【００５３】
また、本発明の半導体装置は、第１の電源電位にドレイン側が接続されテスト信号がゲートに入力された第１のＮ型ＭＯＳトランジスタのソース側と、第１のグランド電位にソース側が接続された第２のＮ型ＭＯＳトランジスタのドレイン側とが接続され、前記第１の電源電位にソース側が接続され前記テスト信号がゲートに入力され前記第２のＮ型ＭＯＳトランジスタのゲートにドレイン側が接続された第１のＰ型ＭＯＳトランジスタと、第２のグランド電位にソース側が接続され前記テスト信号がゲートに入力され前記第２のＮ型ＭＯＳトランジスタのゲートにドレイン側が接続された第３のＮ型ＭＯＳトランジスタとを備え、前記第２のＮ型ＭＯＳトランジスタのゲートに、前記テスト信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第２のグランド電位と前記第３のＮ型ＭＯＳトランジスタのソースとの間が開放されている場合に、前記第２のＮ型ＭＯＳトランジスタのゲート電位を保持するように動作する容量が接続されてなるオープン検査回路を備えるものであり、前記第１のＮ型ＭＯＳトランジスタに代えて第２のＰ型ＭＯＳトランジスタが接続され、更に、前記第１の電源電位にソース側が接続され前記テスト信号がゲートに入力された第３のＰ型ＭＯＳトランジスタのドレイン側と、前記第１のグランド電位にソース側が接続され前記テスト信号がゲートに入力された第４のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第２のＰ型ＭＯＳトランジスタのゲートに入力される回路を含む構成とすることができる。
【００５４】
また、本発明の半導体装置は、第１の電源電位にソース側が接続された第１のＰ型ＭＯＳトランジスタのドレイン側と、グランド電位にドレイン側が接続された第２のＰ型ＭＯＳトランジスタのソース側とが接続され、第２の電源電位にソース側が接続されテスト信号の反転信号がゲートに入力され前記第１のＰ型ＭＯＳトランジスタのゲートにドレイン側が接続された第３のＰ型ＭＯＳトランジスタと、前記グランド電位にソース側が接続され前記テスト信号の反転信号がゲートに入力され前記第１のＰ型ＭＯＳトランジスタのゲートにドレイン側が接続された第１のＮ型ＭＯＳトランジスタとを備え、前記第１のＰ型ＭＯＳトランジスタのゲートに、前記テスト信号の反転信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記第２の電源電位と前記第３のＰ型ＭＯＳトランジスタのソースとの間が開放されている場合に、前記第１のＰ型ＭＯＳトランジスタのゲート電位を保持するように動作する容量が接続されてなるオープン検査回路を備えるものであり、前記第２のＰ型ＭＯＳトランジスタに代えて第２のＮ型ＭＯＳトランジスタが接続され、更に、前記第１の電源電位にソース側が接続され前記テスト信号の反転信号がゲートに入力された第４のＰ型ＭＯＳトランジスタのドレイン側と、前記グランド電位にソース側が接続され前記テスト信号の反転信号がゲートに入力された第３のＮ型ＭＯＳトランジスタのドレイン側とが接続されて前記第２のＮ型ＭＯＳトランジスタのゲートに入力される回路を含む構成とすることもできる。
【００５５】
また、本発明の方法は、第１の端子と該第１の端子と異なる電位の第２の端子との間に直列に接続された２つのＭＯＳトランジスタと、入力するテスト信号が通常動作を示す時は、前記２つのＭＯＳトランジスタのうちで一方のトランジスタをオンさせ、他方のトランジスタをオフさせる回路とを少なくとも備えるオープン検査回路を用いたオープン検査方法であって、前記回路は、前記テスト信号をゲートに入力してソースを第３の端子に接続し、ドレインを前記一方のトランジスタのゲートに接続した別のトランジスタを含むものであり、前記回路は、前記テスト信号が通常動作を示す状態からテスト動作を示す状態に変化した時に、前記一方のトランジスタをオフさせ、前記他方のトランジスタをオンさせるように論理動作し、当該変化した時に、前記第３の端子と前記別のトランジスタのソースとの間が開放されている場合に、前記一方のトランジスタのゲート電位が保持されたままとなって前記２つのＭＯＳトランジスタが同時にオンすることを該２つのＭＯＳトランジスタを介して流れる電流を検査することにより、前記開放を検出するものである。
【００５６】
このように、本発明は上記構成により、電流測定及びそのボンディング不良検査を検査テスト１回で実現できる。また、電源端子およびグランド端子のボンディング不良の検査テストを、他の各種機能テストの一項目である電源電流測定テストに含めてテストすることができ、検査テスト時間の増加を防ぐことができる。
【００５７】
【発明の実施の形態】
次に本発明の実施形態に係るオープン検査回路を備えた半導体装置及び該検査回路を用いたオープン検査方法について図面を参照して詳細に説明する。なお、以下の図では、電源端子及びグランド端子と外部の端子とがワイヤーボンディングで接続されている構造について示すが、端子間の接続方法はワイヤーボンディングに限定されず、任意の方法で接続された構造に適用することができる。また、以下では各実施例の相違点を明確にするために各々のＭＯＳトランジスタを通し番号で採番するが、この番号は便宜上の番号であり、任意に設定することができる。
【００５８】
［実施形態１］
まず、本発明の第１の実施形態に係るオープン（ボンディング不良）検査回路を備えた半導体装置及び該検査回路を用いたオープン（ボンディング不良）の検査方法について図１を参照して説明する。図１は、第１の実施形態に係るボンディング不良検査回路を備える半導体デバイスの電気的な構成を示す回路図である。
【００５９】
本実施形態のボンディング不良検査回路は、第１の電源電位ＶＤＤ１にソース側を接続した第１のＰ型ＭＯＳトランジスタＴ０１１のドレイン側と、第１のグランド端子ＧＮＤ１にソース側を接続した第１のＮ型ＭＯＳトランジスタＴ０１２のドレイン側とを接続し、第１の電源端子ＶＤＤ１にソース側を接続し第１のテスト信号ＴＥＳＴ１をゲート入力した第２のＰ型ＭＯＳトランジスタＴ０２１のドレイン側と、第１のグランド端子ＧＮＤ１にソース側を接続し第１のテスト信号ＴＥＳＴ１をゲート入力した第２のＮ型ＭＯＳトランジスタＴ０２２のドレイン側とを接続して、前記第１のＰ型ＭＯＳトランジスタＴ０１１のゲート入力とし、第２の電源端子ＶＤＤ２にソース側を接続し第１のテスト信号ＴＥＳＴ１をゲート入力した第３のＰ型ＭＯＳトランジスタＴ０３１のドレイン側と、第２のグランド端子ＧＮＤ２にソース側を接続し第１のテスト信号ＴＥＳＴ１をゲート入力した第３のＮ型ＭＯＳトランジスタＴ０３２のドレイン側とを接続して、前記第１のＮ型ＭＯＳトランジスタＴ０１２のゲート入力とし、前記第１のＮ型ＭＯＳトランジスタＴ０１２のゲートの配線に寄生容量またはその他の容量Ｃ１が付加された構成で形成されている。また、複数の電源および複数のグランドは半導体デバイス内部において互いに金属層及びポリシリコンなどの保護抵抗で直接には接続されていない構成で半導体基板を介した寄生抵抗が形成されている。
【００６０】
従来技術で説明したように、半導体デバイスは外部からの指示によって通常モードまたはテストモードに設定される。通常モードでは、この半導体デバイス本来の機能を動作する通常動作モードが実行され、テストモードでは、この半導体デバイスの各種機能をテストするように動作するテスト動作が実行される。
【００６１】
本発明の実施の形態における電源端子およびグランド端子のボンディング不良の検査テストは、他の各種機能テストの一項目である電源電流測定テストに含めてテストすることができる。すなわち、第１のテスト信号ＴＥＳＴ１およびその反転信号ＴＥＳＴ１（ＢＡＲ）は、半導体デバイス内部の回路の電源電流測定用テスト信号生成回路からの一信号とする。
【００６２】
また、半導体デバイスが正常に製造されている場合、前記電源電流測定テストで、ある半導体デバイスが通常の動作を停止した状態の期間において測定される電流はわずか数１０マイクロアンペア程度である。この電流値に対して、トランジスタ導通状態での電流は数ミリアンペアの値である。この電流値の違いを利用して、電源電流測定テストにボンディング不良テストを含めて同時に検査テストを行うことができる。
【００６３】
図１における第１テスト信号ＴＥＳＴ１は、通常動作時は第１テスト信号ＴＥＳＴ１＝０が出力され、ボンディング不良検査テスト時は第１テスト信号ＴＥＳＴ１＝１が出力される。まず、ボンディング不良がない場合の動作を説明する。
【００６４】
通常動作時は、前記第１テスト信号ＴＥＳＴ１＝０が出力される。これにより、第２のＰ型ＭＯＳトランジスタＴ２１が導通状態、第２のＮ型ＭＯＳトランジスタＴ０２２が非導通状態で第１のＰ型ＭＯＳトランジスタＴ０１１が非導通状態となり、第３のＰ型ＭＯＳトランジスタＴ０３１が導通状態、第３のＮ型ＭＯＳトランジスタＴ０３２が非導通状態で第１のＮ型ＭＯＳトランジスタＴ０１２が導通状態となる。従って、第１のＰ型ＭＯＳトランジスタＴ０１１が非導通状態であるために第１の電流Ｉ１は流れない。
【００６５】
ボンディング不良検査テスト時は、第１テスト信号ＴＥＳＴ１＝０から１出力へ変化する。これにより、第２のＰ型ＭＯＳトランジスタＴ０２１が非導通状態、第２のＮ型ＭＯＳトランジスタＴ０２２が導通状態で第１のＰ型ＭＯＳトランジスタＴ０１１が導通状態となり、第３のＰ型ＭＯＳトランジスタＴ０３１が非導通状態、第３のＮ型ＭＯＳトランジスタＴ０３２が導通状態で第１のＮ型ＭＯＳトランジスタＴ０１２が非導通状態となる。従って、第１のＮ型ＭＯＳトランジスタＴ０１２が非導通状態であるために第１の電流Ｉ１は流れない。
【００６６】
次に、第１の電源端子ＶＤＤ１、第２の電源端子ＶＤＤ２、第１のグランド端子ＧＮＤ１にボンディング不良がなく、第２のグランド端子ＧＮＤ２にボンディング不良がある場合について説明する。
【００６７】
同様に、通常動作時は、前記第１テスト信号ＴＥＳＴ１＝０が出力される。これにより、第２のＰ型ＭＯＳトランジスタＴ０２１が導通状態、第２のＮ型ＭＯＳトランジスタＴ０２２が非導通状態で第１のＰ型ＭＯＳトランジスタＴ０１１が非導通状態となり、第３のＰ型ＭＯＳトランジスタＴ０３１が導通状態、第３のＮ型ＭＯＳトランジスタＴ０３２が非導通状態で第１のＮ型ＭＯＳトランジスタＴ０１２が導通状態となる。従って、第１のＰ型ＭＯＳトランジスタＴ０１１が非導通状態であることにより第１の電流Ｉ１は流れない。
【００６８】
一方、ボンディング不良検査テスト時は、第１テスト信号ＴＥＳＴ１＝０から１出力へ変化する。これにより、第２のＰ型ＭＯＳトランジスタＴ０２１が非導通状態、第２のＮ型ＭＯＳトランジスタＴ０２２が導通状態で第１のＰ型ＭＯＳトランジスタＴ０１１が導通状態となり、第３のＰ型ＭＯＳトランジスタＴ０３１が非導通状態、第３のＮ型ＭＯＳトランジスタＴ０３２が導通状態へ遷移するが、ボンディング不良で第２のグランド端子ＧＮＤ２がフローティング状態にあり、Ｎ型ＭＯＳトランジスタＴ０１２のゲート配線容量Ｃ１に蓄積された電荷がＮ型ＭＯＳトランジスタＴ０３２を介して第２のグランドＧＮＤ２へ抜けきれない状態が生じる。このために第１のＮ型ＭＯＳトランジスタＴ０１２のゲート電位は浮いた状態となり、トランジスタＴ０１２のゲートおよびソース間の電位差が閾値電圧以上にある場合には第１のＮ型トランジスタＴ０１２が導通状態のままである。
【００６９】
従って、第１の電源ＶＤＤ１から第１のＰ型ＭＯＳトランジスタＴ０１１および第１のＮ型ＭＯＳトランジスタＴ０１２を介して第１のグランドＧＮＤ１の経路で第１の電流Ｉ１が流れるため、テスト装置で第１の電流Ｉ１を測定することによりボンディング不良を検出することができる。
【００７０】
［実施形態２］
次に、本発明の第２の実施形態に係るオープン（ボンディング不良）検査回路を備えた半導体装置及び該検査回路を用いたオープン（ボンディング不良）の検査方法について図２を参照して説明する。図２は、第２の実施形態に係るボンディング不良検査回路を備える半導体デバイスの電気的な構成を示す回路図である。
【００７１】
本実施形態のボンディング不良検査回路は、第２の電源電位ＶＤＤ２にソース側を接続した第４のＰ型ＭＯＳトランジスタＴ０４１のドレイン側と、第２のグランド端子ＧＮＤ２にソース側を接続した第４のＮ型ＭＯＳトランジスタＴ０４２のドレイン側とを接続し、第２の電源端子ＶＤＤ２にソース側を接続し第１のテスト信号ＴＥＳＴ１をゲート入力した第５のＰ型ＭＯＳトランジスタＴ０５１のドレイン側と、第２のグランド端子ＧＮＤ２にソース側を接続し第１のテスト信号ＴＥＳＴ１をゲート入力した第５のＮ型ＭＯＳトランジスタＴ０５２のドレイン側とを接続して、前記第４のＰ型ＭＯＳトランジスタＴ０４１のゲート入力とし、第１の電源端子ＶＤＤ１にソース側を接続し第１のテスト信号ＴＥＳＴ１をゲート入力した第６のＰ型ＭＯＳトランジスタＴ０６１のドレイン側と、第１のグランド端子ＧＮＤ１にソース側を接続し第１のテスト信号ＴＥＳＴ１をゲート入力した第６のＮ型ＭＯＳトランジスタＴ０６２のドレイン側とを接続して、前記第４のＮ型ＭＯＳトランジスタＴ０４２のゲート入力とし、前記第４のＮ型ＭＯＳトランジスタＴ０４２のゲートの配線に寄生容量またはその他の容量Ｃ２が付加された構成で形成されている。
【００７２】
ボンディング不良がない場合は、第１の実施形態と同様の動作を行う。
【００７３】
通常動作時は、前記第１制御信号ＴＥＳＴ１＝０が出力される。これにより、第５のＰ型ＭＯＳトランジスタＴ０５１が導通状態、第５のＮ型ＭＯＳトランジスタＴ０５２が非導通状態で第４のＰ型ＭＯＳトランジスタＴ０４１が非導通状態となり、第６のＰ型ＭＯＳトランジスタＴ０６１が導通状態、第６のＮ型ＭＯＳトランジスタＴ０６２が非導通状態で第４のＮ型ＭＯＳトランジスタＴ０４２が導通状態となる。従って、第４のＰ型ＭＯＳトランジスタＴ０４１が非導通状態であることにより第２の電流Ｉ２は流れない。
【００７４】
ボンディング不良検査テスト時は、第１制御信号ＴＥＳＴ１＝０から１出力へ変化する。これにより、第５のＰ型ＭＯＳトランジスタＴ０５１が非導通状態、第５のＮ型ＭＯＳトランジスタＴ０５２が導通状態で第４のＰ型ＭＯＳトランジスタＴ０４１が導通状態となり、第６のＰ型ＭＯＳトランジスタＴ０６１が非導通状態、第６のＮ型ＭＯＳトランジスタＴ０６２が導通状態で第４のＮ型ＭＯＳトランジスタＴ０４２が非導通状態となる。従って、第４のＮ型ＭＯＳトランジスタＴ０４２が非導通状態であることにより第２の電流Ｉ２は流れない。
【００７５】
次に、第１の電源端子ＶＤＤ１、第２の電源端子ＶＤＤ２、第２のグランド端子ＧＮＤ２にボンディング不良がなく、第１のグランド端子ＧＮＤ１にボンディング不良がある場合について説明する。
【００７６】
通常動作時は、前記第１テスト信号ＴＥＳＴ１＝０が出力される。これにより、第５のＰ型ＭＯＳトランジスタＴ０５１が導通状態、第５のＮ型ＭＯＳトランジスタＴ０５２が非導通状態で第４のＰ型ＭＯＳトランジスタＴ０４１が非導通状態となり、第６のＰ型ＭＯＳトランジスタＴ０６１が導通状態、第６のＮ型ＭＯＳトランジスタＴ０６２が非導通状態で第４のＮ型ＭＯＳトランジスタＴ０４２が導通状態となる。従って、第４のＰ型ＭＯＳトランジスタＴ０４１が非導通状態であることにより第２の電流Ｉ２は流れない。
【００７７】
ボンディング不良検査テスト時は、第１テスト信号ＴＥＳＴ１＝０から１出力へ変化する。これにより、第５のＰ型ＭＯＳトランジスタＴ０５１が非導通状態、第５のＮ型ＭＯＳトランジスタＴ０５２が導通状態で第４のＰ型ＭＯＳトランジスタＴ０４１が導通状態となり、第６のＰ型ＭＯＳトランジスタＴ０６１が非導通状態、第６のＮ型ＭＯＳトランジスタＴ０６２が導通状態へ遷移するが、ボンディング不良で第１のグランド端子ＧＮＤ１がフローティング状態にあり、Ｎ型ＭＯＳトランジスタＴ０４２のゲート配線容量Ｃ２に蓄積された電荷がＮ型ＭＯＳトランジスタＴ０６２を介して第１のグランドＧＮＤ１へ抜けきれない状態が生じる。このために第４のＮ型ＭＯＳトランジスタＴ０４２のゲート電位は浮いた状態となり、トランジスタＴ０４２のゲートとソース間の電位差が閾値電圧以上にある場合にはトランジスタＴ０４２が導通状態のままである。
【００７８】
従って、第２の電源ＶＤＤ２から第４のＰ型ＭＯＳトランジスタＴ０４１および第４のＮ型ＭＯＳトランジスタＴ０４２を介して第２のグランドＧＮＤ２の経路で第２の電流Ｉ２が流れ、テスト装置で第２の電流Ｉ２を測定することによりボンディング不良を検出することができる。
【００７９】
［実施形態３］
次に、本発明の第３の実施形態に係るオープン（ボンディング不良）検査回路を備えた半導体装置及び該検査回路を用いたオープン（ボンディング不良）の検査方法について図３を参照して説明する。図３は、第３の実施形態に係るボンディング不良検査回路を備える半導体デバイスの電気的な構成を示す回路図である。
【００８０】
本実施形態のボンディング不良検査回路は、第１の電源電位ＶＤＤ１にソース側を接続した第８のＰ型ＭＯＳトランジスタＴ０８１のドレイン側と、第１のグランド端子ＧＮＤ１にソース側を接続した第８のＮ型ＭＯＳトランジスタＴ０８２のドレイン側とを接続し、第２の電源端子ＶＤＤ２にソース側を接続し第１のテスト信号の反転信号ＴＥＳＴ１（ＢＡＲ）をゲート入力した第９のＰ型ＭＯＳトランジスタＴ０９１のドレイン側と、第２のグランド端子ＧＮＤ２にソース側を接続し第１のテスト信号の反転信号ＴＥＳＴ１（ＢＡＲ）をゲート入力した第９のＮ型ＭＯＳトランジスタＴ０９２のドレイン側とを接続して、前記第８のＰ型ＭＯＳトランジスタＴ０８１のゲート入力とし、第１の電源端子ＶＤＤ１にソース側を接続し第１のテスト信号の反転信号ＴＥＳＴ１（ＢＡＲ）をゲート入力した第１０のＰ型ＭＯＳトランジスタＴ１０１のドレイン側と、第１のグランド端子ＧＮＤ１にソース側を接続し第１のテスト信号の反転信号ＴＥＳＴ１（ＢＡＲ）をゲート入力した第１０のＮ型ＭＯＳトランジスタＴ１０２のドレイン側とを接続して、前記第８のＮ型ＭＯＳトランジスタＴ０８２のゲート入力とし、前記第８のＰ型ＭＯＳトランジスタＴ０８１のゲートの配線に寄生容量またはその他の容量Ｃ３が付加された構成で形成されている。
【００８１】
まず、ボンディング不良がない場合の動作を説明する。
【００８２】
通常動作時は、前記第１テスト信号の反転信号ＴＥＳＴ１（ＢＡＲ）＝１が出力される。これにより、第９のＰ型ＭＯＳトランジスタＴ０９１が非導通状態、第９のＮ型ＭＯＳトランジスタＴ０９２が導通状態で第８のＰ型ＭＯＳトランジスタＴ０８１が導通状態となり、第１０のＰ型ＭＯＳトランジスタＴ１０１が非導通状態、第１０のＮ型ＭＯＳトランジスタＴ１０２が導通状態で第８のＮ型ＭＯＳトランジスタＴ０８２が非導通状態となる。従って、第８のＮ型ＭＯＳトランジスタＴ０８２が非導通状態であることにより第３の電流Ｉ３は流れない。
【００８３】
ボンディング不良検査テスト時は、第１テスト信号の反転信号ＴＥＳＴ１（ＢＡＲ）＝１から０出力へ変化する。これにより、第９のＰ型ＭＯＳトランジスタＴ０９１が導通状態、第９のＮ型ＭＯＳトランジスタＴ０９２が非導通状態で第８のＰ型ＭＯＳトランジスタＴ０８１が非導通状態となり、第１０のＰ型ＭＯＳトランジスタＴ１０１が導通状態、第１０のＮ型ＭＯＳトランジスタＴ１０２が非導通状態で第８のＮ型ＭＯＳトランジスタＴ０８２が導通状態となる。従って、第８のＰ型ＭＯＳトランジスタＴ０８１が非導通状態であることにより第３の電流Ｉ３は流れない。
【００８４】
次に、第１の電源端子ＶＤＤ１、第１のグランド端子ＧＮＤ１、第２のグランド端子ＧＮＤ２にボンディング不良がなく、第２の電源端子ＶＤＤ２にボンディング不良がある場合について説明する。
【００８５】
通常動作時は、前記第１テスト信号の反転信号ＴＥＳＴ１（ＢＡＲ）＝１が出力される。これにより、第９のＰ型ＭＯＳトランジスタＴ０９１が非導通状態、第９のＮ型ＭＯＳトランジスタＴ０９２が導通状態で第８のＰ型ＭＯＳトランジスタＴ０８１が導通状態となり、第１０のＰ型ＭＯＳトランジスタＴ１０１が非導通状態、第１０のＮ型ＭＯＳトランジスタＴ１０２が導通状態で第８のＮ型ＭＯＳトランジスタＴ０８２が非導通状態となる。従って、第８のＮ型ＭＯＳトランジスタＴ０８２が非導通状態であることにより第３の電流Ｉ３は流れない。
【００８６】
ボンディング不良検査テスト時は、第１制御信号の反転信号ＴＥＳＴ１（ＢＡＲ）＝１から０出力へ変化する。これにより、第１０のＰ型ＭＯＳトランジスタＴ１０１が導通状態、第１０のＮ型ＭＯＳトランジスタＴ１０２が非導通状態で第８のＮ型ＭＯＳトランジスタＴ０８２が導通状態となり、第９のＮ型ＭＯＳトランジスタＴ０９２が非導通状態、第９のＰ型ＭＯＳトランジスタＴ０９１が導通状態へ遷移するが、ボンディング不良で第２の電源端子ＶＤＤ２がフローティング状態にあり、第２の電源端子から第９のＰ型ＭＯＳトランジスタＴ０９１を介してＰ型ＭＯＳトランジスタＴ０８１のゲートへと電位供給ができない状態が生じる。
【００８７】
このために第８のＰ型ＭＯＳトランジスタＴ０８１のゲート電位は浮いたまま電位供給されない状態となり、トランジスタＴ０８１のゲート電位が電源電位ＶＤＤ１へ電位上昇できないことでトランジスタＴ０８１が導通状態のままとなる。従って、第１の電源ＶＤＤ１から第８のＰ型ＭＯＳトランジスタＴ０８１および第８のＮ型ＭＯＳトランジスタＴ０８２を介して第１のグランドＧＮＤ１の経路で第３の電流Ｉ３が流れ、テスト装置で第３の電流Ｉ３を測定することによりボンディング不良を検出することができる。
【００８８】
［実施形態４］
次に、本発明の第４の実施形態に係るオープン（ボンディング不良）検査回路を備えた半導体装置及び該検査回路を用いたオープン（ボンディング不良）の検査方法について図４を参照して説明する。図４は、第４の実施形態に係るボンディング不良検査回路を備える半導体デバイスの電気的な構成を示す回路図である。
【００８９】
本実施形態のボンディング不良検査回路は、第１の電源電位ＶＤＤ１にドレイン側を接続し第１のテスト信号ＴＥＳＴ１をゲート入力とする第１１のＮ型ＭＯＳトランジスタＴ１１２のソース側と、第１のグランド端子ＧＮＤ１にソース側を接続した第１２のＮ型ＭＯＳトランジスタＴ１２２のドレイン側とを接続し、第１の電源電位ＶＤＤ１にソース側を接続し前記第１のテスト信号ＴＥＳＴ１をゲート入力とし前記第１２のＮ型ＭＯＳトランジスタＴ１２２のゲートにドレイン側を接続した第１１のＰ型ＭＯＳトランジスタＴ１１１と、第２のグランド電位ＧＮＤ２にソース側を接続し前記第１の制御信号ＴＥＳＴ１をゲート入力とし前記第１２のＮ型ＭＯＳトランジスタＴ１２２のゲートにドレイン側を接続した第１３のＮ型ＭＯＳトランジスタＴ１３２とで構成され、前記第１２のＮ型ＭＯＳトランジスタＴ１２２のゲートの配線に寄生容量またはその他の容量Ｃ４が付加された構成で形成されている。
【００９０】
まず、ボンディング不良がない場合の動作を説明する。
【００９１】
通常動作時は、第１テスト信号ＴＥＳＴ１＝０が出力される。これにより、第１１のＮ型ＭＯＳトランジスタＴ１１２が非導通、第１３のＮ型ＭＯＳトランジスタＴ１３２が非導通となり、第１１のＰ型ＭＯＳトランジスタＴ１１１が導通状態となり、電源電位ＶＤＤ１レベルが第１２のＮ型ＭＯＳトランジスタＴ１２２のゲートに印加され第１２のＮ型ＭＯＳトランジスタＴ１２２が導通状態となる。従って、第１１のＮ型ＭＯＳトランジスタＴ１１２のゲート電位であるテスト信号が０電位のために非導通状態であることにより、電源電位ＶＤＤ１から第１１のＮ型ＭＯＳトランジスタＴ１１２および第１２のＮ型ＭＯＳトランジスタＴ１２２を介してグランドＧＮＤ１への経路で第５の電流Ｉ５は流れない。
【００９２】
ボンディング不良検査テスト時は、第１テスト信号ＴＥＳＴ１＝０から１出力へ変化する。これにより、第１１のＰ型ＭＯＳトランジスタＴ１１１が非導通となり、第１１のＮ型ＭＯＳトランジスタＴ１１２が導通状態となり、第１３のＮ型ＭＯＳトランジスタＴ１３２が導通状態となる。また、第１３のＮ型ＭＯＳトランジスタＴ１３２が非導通状態から導通状態へと遷移するが、第１２のＮ型ＭＯＳトランジスタＴ１２２はそのゲート電位により決定される。
【００９３】
ここで、ボンディング不良がない場合には、第２のグランド電位ＧＮＤ２が第１３のＮ型ＭＯＳトランジスタＴ１３２のゲート電位となり非導通状態となるが、第２のグランド端子ＧＮＤ２にボンディング不良がある場合には、ボンディング不良で第２のグランド端子ＧＮＤ２がフローティング状態にあり、第１２のＮ型ＭＯＳトランジスタＴ１２２のゲート配線容量Ｃ４に蓄積された電荷が第１３Ｎ型ＭＯＳトランジスタＴ１３２を介して第２のグランドＧＮＤ２へ抜けきれない状態が生じる。
【００９４】
このために第１２のＮ型ＭＯＳトランジスタＴ１２２のゲート電位は浮いた状態となり、第１２のＮ型ＭＯＳトランジスタＴ１２２のゲートおよびソース間の電位差が閾値電圧以上にある場合には第１２のＮ型ＭＯＳトランジスタＴ１２２が導通状態のままとなる。従って、第１の電源ＶＤＤ１から第１１のＮ型ＭＯＳトランジスタＴ１１２および第１２のＮ型ＭＯＳトランジスタＴ１２２を介して第１のグランドＧＮＤ１の経路で第４の電流Ｉ４が流れ、テスト装置で第４の電流Ｉ４を測定することによりボンディング不良を検出することができる。
【００９５】
［実施形態５］
次に、本発明の第５の実施形態に係るオープン（ボンディング不良）検査回路を備えた半導体装置及び該検査回路を用いたオープン（ボンディング不良）の検査方法について図５を参照して説明する。図５は、第５の実施形態に係るボンディング不良検査回路を備える半導体デバイスの電気的な構成を示す回路図である。
【００９６】
本実施形態のボンディング不良検査回路は、第１の電源電位ＶＤＤ１にソース側を接続した第１２のＰ型ＭＯＳトランジスタＴ１２１のドレイン側と、第１のグランド端子ＧＮＤ１にドレイン側を接続した第１３のＰ型ＭＯＳトランジスタＴ１３１のソース側とを接続し、第１の電源電位ＶＤＤ１にソース側を接続し前記第１のテスト信号の反転信号ＴＥＳＴ１（ＢＡＲ）をゲート入力とし前記第１２のＰ型ＭＯＳトランジスタＴ１２１のゲートにドレイン側を接続した第１４のＰ型ＭＯＳトランジスタＴ１４１と、第１のグランド電位ＧＮＤ１にソース側を接続し前記第１のテスト信号の反転信号ＴＥＳＴ１（ＢＡＲ）をゲート入力とし前記第１２のＰ型ＭＯＳトランジスタＴ１２１のゲートにドレイン側を接続した第１４のＮ型ＭＯＳトランジスタＴ１４２とで構成され、前記第１２のＰ型ＭＯＳトランジスタＴ１２１のゲートの配線に寄生容量またはその他の容量Ｃ５が付加された構成で形成されている。
【００９７】
まず、ボンディング不良がない場合の動作を説明する。
【００９８】
通常動作時は、第１テスト信号の反転信号ＴＥＳＴ１（ＢＡＲ）＝１が出力される。これにより、第１３のＰ型ＭＯＳトランジスタＴ１３１が非導通、第１４のＰ型ＭＯＳトランジスタＴ１４１が非導通となり、第１４のＮ型ＭＯＳトランジスタＴ１４２が導通状態となり、グランド電位ＧＮＤ１レベルが第１２のＰ型ＭＯＳトランジスタＴ１２１のゲートに印加され第１２のＰ型ＭＯＳトランジスタＴ１２１が導通状態となる。
【００９９】
従って、第１３のＰ型ＭＯＳトランジスタＴ１３１のゲート電位であるテスト信号が電位１のために非導通状態であることにより、電源電位ＶＤＤ１から第１２のＰ型ＭＯＳトランジスタＴ１２１および第１３のＰ型ＭＯＳトランジスタＴ１３１を介してグランドＧＮＤ１への経路で第５の電流Ｉ５は流れない。
【０１００】
ボンディング不良検査テスト時は、第１テスト信号の反転信号ＴＥＳＴ１（ＢＡＲ）＝１から０出力へ変化する。これにより、第１４のＮ型ＭＯＳトランジスタＴ１４２が非導通となり、第１４のＰ型ＭＯＳトランジスタＴ１４１が導通状態となり、第１３のＰ型ＭＯＳトランジスタＴ１３１が導通状態となる。また、第１４のＰ型ＭＯＳトランジスタＴ１４１が非導通状態から導通状態へと遷移するが、第１２のＰ型ＭＯＳトランジスタＴ１２１はそのゲート電位により決定される。
【０１０１】
ここで、ボンディング不良がない場合には、第２の電源電位ＶＤＤ２が第１２のＰ型ＭＯＳトランジスタＴ１２１のゲート電位となり非導通状態となるが、第２の電源端子ＶＤＤ２にボンディング不良がある場合には、ボンディング不良で第２の電源端子ＶＤＤ２がフローティング状態にあり、第１２のＰ型ＭＯＳトランジスタＴ１２１のゲート配線容量Ｃ５への電位供給ができない状態が生じる。
【０１０２】
このために第１２のＰ型ＭＯＳトランジスタＴ１２１のゲート電位は浮いた状態で電位が供給されない状態となり、第１２のＰ型ＭＯＳトランジスタＴ１２１のゲート電位が電源電位ＶＤＤ２へ電位上昇できないことでトランジスタＴ１２１が導通状態のままとなる。従って、第１の電源ＶＤＤ１から第１２のＰ型ＭＯＳトランジスタＴ１２１および第１３のＰ型ＭＯＳトランジスタＴ１３１を介して第１のグランドＧＮＤ１の経路で第５の電流Ｉ５が流れ、テスト装置で第５の電流Ｉ５を測定することによりボンディング不良を検出することができる。
【０１０３】
［実施形態６］
次に、本発明の第６の実施形態に係るオープン（ボンディング不良）検査回路を備えた半導体装置及び該検査回路を用いたオープン（ボンディング不良）の検査方法について図６を参照して説明する。図６は、第６の実施形態に係るボンディング不良検査回路を備える半導体デバイスの電気的な構成を示す回路図である。
【０１０４】
本実施形態のボンディング不良検査回路は、図４における第１１のＮ型ＭＯＳトランジスタＴ１１２の代わりに第１５のＰ型ＭＯＳトランジスタＴ１５１を用い、そのゲートへの入力信号を第１６のＰ型ＭＯＳトランジスタＴ１６１および第１６のＮ型ＭＯＳトランジスタＴ１６２のインバータ回路を介してテスト信号の反転信号ＴＥＳＴ１（ＢＡＲ）を入力する構成である。
【０１０５】
本実施形態の場合も図４と同様に、通常動作時は、第１テスト信号ＴＥＳＴ１＝０が出力される。これにより、第１５のＰ型ＭＯＳトランジスタＴ１５１が非導通、第１３のＮ型ＭＯＳトランジスタＴ１３２が非導通となり、第１１のＰ型ＭＯＳトランジスタＴ１１１が導通状態となり、電源電位ＶＤＤ１レベルが第１２のＮ型ＭＯＳトランジスタＴ１２２のゲートに印加され第１２のＮ型ＭＯＳトランジスタＴ１２２が導通状態となる。
【０１０６】
第１５のＰ型ＭＯＳトランジスタＴ１５１のゲート電位であるテスト信号の反転信号ＴＥＳＴ１（ＢＡＲ）の電位が１のために非導通状態であることにより、電源電位ＶＤＤ１から第１５のＰ型ＭＯＳトランジスタＴ１５１および第１２のＮ型ＭＯＳトランジスタＴ１２２を介してグランドＧＮＤ１への経路で電流Ｉ４’は流れない。
【０１０７】
ボンディング不良検査テスト時は、第１テスト信号ＴＥＳＴ１＝０から１出力へ変化する。これにより、第１６のＰ型ＭＯＳトランジスタＴ１６１が非導通となり、第１６のＮ型ＭＯＳトランジスタＴ１６２が導通状態となり、第１５のＰ型ＭＯＳトランジスタＴ１５１が導通状態となる。また、第１１のＰ型ＭＯＳトランジスタＴ１１１が非導通状態となり、第１３のＮ型ＭＯＳトランジスタＴ１３２が非導通状態から導通状態へと遷移するが、第１２のＮ型ＭＯＳトランジスタＴ１２２はそのゲート電位により決定される。
【０１０８】
ここで、ボンディング不良がない場合には、第２のグランド電位ＧＮＤ２が第１２のＮ型ＭＯＳトランジスタＴ１２２のゲート電位となり非導通状態となるが、第２のグランド端子ＧＮＤ２にボンディング不良がある場合には、ボンディング不良で第２のグランド端子ＧＮＤ２がフローティング状態にあり、第１２のＮ型ＭＯＳトランジスタＴ１２２のゲート配線容量Ｃ４に蓄積された電荷が第１３のＮ型ＭＯＳトランジスタＴ１３２を介して第２のグランドＧＮＤ２へ抜けきれない状態が生じる。
【０１０９】
このために第１２のＮ型ＭＯＳトランジスタＴ１２２のゲート電位は浮いた状態となり、第１２のＮ型ＭＯＳトランジスタＴ１２２のゲートおよびソース間の電位差が閾値電圧以上にある場合には第１２のＮ型ＭＯＳトランジスタＴ１２２が導通状態のままとなる。従って、第１の電源ＶＤＤ１から第１５のＰ型ＭＯＳトランジスタＴ１５１および第１２のＮ型ＭＯＳトランジスタＴ１２２を介して第１のグランドＧＮＤ１の経路で第４の電流Ｉ４’が流れ、テスト装置で第４の電流Ｉ４’を測定することによりボンディング不良を検出することができる。
【０１１０】
［実施形態７］
次に、本発明の第７の実施形態に係るオープン（ボンディング不良）検査回路を備えた半導体装置及び該検査回路を用いたオープン（ボンディング不良）の検査方法について図７を参照して説明する。図７は、第７の実施形態に係るボンディング不良検査回路を備える半導体デバイスの電気的な構成を示す回路図である。
【０１１１】
本実施形態のボンディング不良検査回路は、図５における第１３のＰ型ＭＯＳトランジスタＴ１３１の代わりに第１５のＮ型ＭＯＳトランジスタＴ１５２を用い、そのゲートへの入力信号を第１７のＰ型ＭＯＳトランジスタＴ１７１および第１７のＮ型ＭＯＳトランジスタＴ１７２のインバータ回路を介してテスト信号ＴＥＳＴ１の正転を入力する構成である。
【０１１２】
本実施形態も図６と同様に、通常動作時は、第１テスト信号の反転信号ＴＥＳＴ１（ＢＡＲ）＝１が出力される。これにより、第１５のＮ型ＭＯＳトランジスタＴ１５２が非導通、第１４のＰ型ＭＯＳトランジスタＴ１４１が非導通となり、第１４のＮ型ＭＯＳトランジスタＴ１４２が導通状態となり、グランド電位ＧＮＤ１レベルが第１２のＰ型ＭＯＳトランジスタＴ１２１のゲートに印加され第１２のＰ型ＭＯＳトランジスタＴ１２１が導通状態となる。
【０１１３】
従って、第１５のＮ型ＭＯＳトランジスタＴ１５２のゲート電位であるテスト信号の電位が１のために非導通状態であることにより、電源電位ＶＤＤ１から第１２のＰ型ＭＯＳトランジスタＴ１２１および第１５のＮ型ＭＯＳトランジスタＴ１５２を介してグランドＧＮＤ１への経路で第５の電流Ｉ５’は流れない。
【０１１４】
ボンディング不良検査テスト時は、第１テスト信号の反転信号ＴＥＳＴ１（ＢＡＲ）＝１から０出力へ変化する。これにより、第１４のＮ型ＭＯＳトランジスタＴ１４２が非導通となり、第１４のＰ型ＭＯＳトランジスタＴ１４１が導通状態となり、第１５のＮ型ＭＯＳトランジスタＴ１５２が導通状態となる。また、第１４のＰ型ＭＯＳトランジスタＴ１４１が非導通状態から導通状態へと遷移するが、第１２のＰ型ＭＯＳトランジスタＴ１２１はそのゲート電位により決定される。
【０１１５】
ここで、ボンディング不良がない場合には、第２の電源電位ＶＤＤ２が第１２のＰ型ＭＯＳトランジスタＴ１２１のゲート電位となり非導通状態となるが、第２の電源端子ＶＤＤ２にボンディング不良がある場合には、ボンディング不良で第２の電源端子ＶＤＤ２がフローティング状態にあり、第１２のＰ型ＭＯＳトランジスタＴ１２１のゲート配線容量Ｃ５への電位供給ができない状態が生じる。
【０１１６】
このために第１２のＰ型ＭＯＳトランジスタＴ１２１のゲート電位は浮いた状態で電位が供給されない状態となり、第１２のＰ型ＭＯＳトランジスタＴ１２１のゲート電位が電源電位ＶＤＤ２へ電位上昇できないことでトランジスタＴ１２１が導通状態のままとなる。従って、第１の電源ＶＤＤ１から第１２のＰ型ＭＯＳトランジスタＴ１２１および第１５のＮ型ＭＯＳトランジスタＴ１５２を介して第１のグランドＧＮＤ１の経路で第５の電流Ｉ５’が流れ、テスト装置で第５の電流Ｉ５”を測定することによりボンディング不良を検出することができる。
【０１１７】
［実施形態８］
次に、本発明の第８の実施形態に係るオープン（ボンディング不良）検査回路を備えた半導体装置及び該検査回路を用いたオープン（ボンディング不良）の検査方法について図８を参照して説明する。図８は、第８の実施形態に係るボンディング不良検査回路を備える半導体デバイスの電気的な構成を示す回路図である。
【０１１８】
本実施形態のボンディング不良検査回路は、図１の構成に加えて、第１のテスト信号ＴＥＳＴ１をゲート入力し第１の電源電位ＶＤＤ１にドレイン側を接続した第７のＮ型ＭＯＳトランジスタＴ０７２のソース側と、ゲートおよびドレイン側を第１のＮ型ＭＯＳトランジスタＴ０１２のゲートに接続した第７のＰ型ＭＯＳトランジスタＴ０７１のソース側とを接続した回路を付加したものである。
【０１１９】
前記した第１乃至第７の実施形態では、電源端子およびグランド端子のボンディング不良の検査テストを、他の各種機能テストの一項目である電源電流測定テストに含めてテストしていたのに対して、本実施形態では、ボンディング不良テストをテストモードに追加したものである。すなわち、第１のテスト信号ＴＥＳＴ１’は半導体デバイス内部の回路のボンディング不良検査テスト信号生成回路からの一信号となる。
【０１２０】
このボンディング不良検査テストにおける回路動作は第１の実施形態で説明したものと同様の動作を行う。具体的には、通常の動作においては、第１のテスト信号ＴＥＳＴ１’は０を出力し、第７のＮ型ＭＯＳトランジスタＴ０７２は非導通状態となり第１の電源ＶＤＤ１から第１のＮ型ＭＯＳトランジスタＴ０１２のゲートへの電源供給は無い。
【０１２１】
ボンディング不良検査テストにおいて第１のテスト信号ＴＥＳＴ１’は０から１へ変化する。この時、第７のＮ型ＭＯＳトランジスタＴ０７２は導通状態となり第１の電源電位ＶＤＤ１から第７のＮ型ＭＯＳトランジスタＴ０７２および導通状態である第７のＰ型ＭＯＳトランジスタＴ０７１を介して第１のＮ型ＭＯＳトランジスタＴ０１２のゲートを通り導通状態の第３のＮ型ＭＯＳトランジスタＴ０３２を介して第２のグランド電位ＧＮＤ２へ電流が流れる。
【０１２２】
ここで、第７のＰ型ＭＯＳトランジスタＴ０７１の電流能力を決めるディメンジョンであるゲート幅およびゲート長に対して第３のＮ型ＭＯＳトランジスタＴ０３２の電流能力を決めるディメンジョンであるゲート幅およびゲート長を大きく設定し、かつ、第１のＰ型ＭＯＳトランジスタＴ０１１および第１のＮ型ＭＯＳトランジスタＴ０１２のディメンジョンをさらに大きく設定することで、第７のＰ型ＭＯＳトランジスタＴ０７１および第３のＮ型ＭＯＳトランジスタＴ０３２を流れる電流値に比べて第１のＰ型およびＮ型ＭＯＳトランジスタ（Ｔ０１１、Ｔ０１２）を流れる第１の電流値Ｉ１’が大きくなり、電流値の差が生じる。この異なる電流値の間にボンディング不良検出のための電流規格を設定する。
【０１２３】
正常にボンディングされている場合には、第１のＮ型ＭＯＳトランジスタＴ０１２のゲート電位は第３のＮ型ＭＯＳトランジスタＴ０３２を介して第２のグランド電位ＧＮＤ２へと遷移し非導通状態となり第１の電流Ｉ１’は流れない。
【０１２４】
一方、第１の電源端子ＶＤＤ１、第２の電源端子ＶＤＤ２、第１のグランド端子ＧＮＤ１にボンディング不良がなく、第２のグランド端子ＧＮＤ２にボンディング不良がある場合は、第３のＮ型ＭＯＳトランジスタＴ０３２が導通状態であるが第２のグランド端子ＧＮＤ２がボンディング不良でフローティング状態にあり、第１のＮ型ＭＯＳトランジスタＴ０１２のゲート配線容量Ｃ１に蓄積された電荷がＮ型ＭＯＳトランジスタＴ０３２を介して第２のグランドＧＮＤ２へ充分に抜けきれない状態が生じる。さらに第７のＰ型ＭＯＳトランジスタＴ０７１から微小電流が供給され、前述のゲートへ蓄積された電荷が少しづつではあるが抜けている場合に有効に動作する。
【０１２５】
これにより、第１のＮ型ＭＯＳトランジスタＴ０１２のゲートおよびソース間の電位差が閾値電圧以上にある場合には第１のＮ型ＭＯＳトランジスタＴ０１２が導通状態のままである。従って、第１の電源ＶＤＤ１から第１のＰ型ＭＯＳトランジスタＴ０１１および第１のＮ型ＭＯＳトランジスタＴ０１２を介して第１のグランドＧＮＤ１の経路で第１の電流Ｉ１’が流れ、テスト装置で第１の電流Ｉ１’を測定することによりボンディング不良を検出することができる。
【０１２６】
【発明の効果】
以上説明したように、本発明のオープン検査回路を備えた半導体装置及び該検査回路を用いたオープン検査方法の検査方法によれば下記記載の効果を奏する。
【０１２７】
本発明の第１の効果は、前述した回路構成を有することで、電流測定及びそのボンディング不良検査を検査テスト１回で実現できるということである。
【０１２８】
また、本発明の第２の効果は、電源端子およびグランド端子のボンディング不良の検査テストを、他の各種機能テストの一項目である電源電流測定テストに含めてテストすることができ、検査テスト時間の増加を防ぐことができるということである。
【０１２９】
また、本発明の第３の効果は、新たにボンディング不良検査テストをテストモードに追加した場合でも検査テスト１回で実現できるということである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体デバイスにおけるボンディング不良検査回路の構成を示す図である。
【図２】本発明の第２の実施形態に係る半導体デバイスにおけるボンディング不良検査回路の構成を示す図である。
【図３】本発明の第３の実施形態に係る半導体デバイスにおけるボンディング不良検査回路の構成を示す図である。
【図４】本発明の第４の実施形態に係る半導体デバイスにおけるボンディング不良検査回路の構成を示す図である。
【図５】本発明の第５の実施形態に係る半導体デバイスにおけるボンディング不良検査回路の構成を示す図である。
【図６】本発明の第６の実施形態に係る半導体デバイスにおけるボンディング不良検査回路の構成を示す図である。
【図７】本発明の第７の実施形態に係る半導体デバイスにおけるボンディング不良検査回路の構成を示す図である。
【図８】本発明の第８の実施形態に係る半導体デバイスにおけるボンディング不良検査回路の構成を示す図である。
【図９】従来の半導体デバイスにおけるボンディング不良検査回路の構成を示す図である。
【図１０】（ａ）は、従来例のボンディング不良検査回路における第１制御回路および第２制御回路のボンディング不良がない場合の電流経路を示した図であり、（ｂ）は、従来例のボンディング不良検査回路における第１制御回路および第２制御回路のボンディング不良がある場合の電流経路を示した図である。
【図１１】（ａ）は、従来例のボンディング不良検査回路における第３制御回路および第４制御回路のボンディング不良がない場合の電流経路を示した図であり、（ｂ）は、従来例のボンディング不良検査回路における第３制御回路および第４制御回路のボンディング不良がある場合の電流経路を示した図である。
【図１２】従来例のボンディング不良検査回路における第１制御回路および第２検査回路のボンディング不良がない場合の電流経路を示した図である。
【図１３】従来例のボンディング不良検査回路における第１制御回路および第２検査回路のボンディング不良がある場合の電流経路を示した図である。
【図１４】従来例のボンディング不良検査回路における第１制御回路および第２検査回路のボンディング不良がある場合の電流経路を示した図である。
【符号の説明】
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５  配線の寄生容量またはその他の容量
ＣＮＴ１、ＣＮＴ２、ＣＮＴ３、ＣＮＴ４、ＣＮＴ５  内部回路からの制御信号
Ｇ１、Ｇ２  節点
ＧＮＤ  第１または第２のグランド端子
ＧＮＤ１  第１の接地電位
ＧＮＤ２  第２の接地電位
Ｉ１  第１の電流
Ｉ２  第２の電流
Ｉ３  第３の電流
Ｉ４  第４の電流
Ｉ５  第５の電流
Ｉ６  第６の電流
Ｉ７  第７の電流
Ｉ８  第８の電流
Ｉ９  第９の電流
Ｉ１０  第１０の電流
（Ｎ）  トランジスタがＮ型である符号
（Ｐ）  トランジスタがＰ型である符号
Ｒ１  電源配線パターンの抵抗
Ｒ２  グランド配線パターンの抵抗
ＴＥＳＴ１  第１のテスト入力信号
ＴＥＳＴ１（ＢＡＲ）  第１のテスト信号の反転入力信号
Ｔ０１１、Ｔ０２１、Ｔ０３１、Ｔ０４１、Ｔ０５１、Ｔ０６１、Ｔ０７１、Ｔ０８１、Ｔ０９１、Ｔ１０１、Ｔ１１１、Ｔ１２１、Ｔ１３１、Ｔ１４１、Ｔ１５１、Ｔ１６１、Ｔ１７１、Ｔ２０、Ｔ２２、Ｔ２４、Ｔ２５、Ｔ２６、Ｔ２８、Ｔ３１  Ｐ型ＭＯＳトランジスタ
Ｔ０１２、Ｔ０２２、Ｔ０３２、Ｔ０４２、Ｔ０５２、Ｔ０６２、Ｔ０７２、Ｔ０８２、Ｔ０９２、Ｔ１０２、Ｔ１１２、Ｔ１２２、Ｔ１３２、Ｔ１４２、Ｔ１５２、Ｔ１６２、Ｔ１７２、Ｔ１８、Ｔ１９、Ｔ２１、Ｔ２３、Ｔ２７、Ｔ２９、Ｔ３０、Ｔ３２  Ｎ型ＭＯＳトランジスタ
ＶＤＤ  第１または第２の電源端子
ＶＤＤ１  第１の電源電位
ＶＤＤ２  第２の電源電位
Ｖ１、Ｖ２  節点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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