(57)【要約】【課題】ブロック数が増えた場合にも動作速度が低下しないバスドライバおよびそれを用いたセレクタを提供する。【解決手段】バス１０にはバスドライバ１００が接続されている。バスドライバ１００は、８個のバスドライバ回路２０から構成されている。すなわち、バス１０は、８個のバスドライバ回路２０に共有されている。バスドライバ回路２０は、ＮＭＯＳ２１〜２３とバスホルダ回路２４とを備える。バスホルダ回路２４は、ＰＭＯＳ２５，２６とインバータ２７とを有する。また、バス１０には、バスホルダ回路２４におけるＰＭＯＳ２５，２６およびインバータ２７を、ＰＭＯＳ３５，３６およびインバータ３７を置き換えた構成を有するバスホルダ回路３４が接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
バスに接続され入力されるクロック信号に応じて前記バスの電位を保持するための第１バスホルダ回路と、
前記バスに接続された複数個のバスドライバ回路と、
を備え、
各前記バスドライバ回路は、
入力される制御信号に応じて前記バスへのアクセスを制御するためのスイッチトランジスタと、
前記スイッチトランジスタを介して前記バスに接続され入力されるクロック信号に応じて前記バスの電位を保持するための第２バスホルダ回路と、
入力されるデータ信号に応じて前記バスを接地させるための第１接地トランジスタと、
を含むことを特徴とするバスドライバ。
【請求項２】
請求項１に記載のバスドライバであって、
前記バスドライバ回路は、
入力されるクロック信号に応じて前記バスを接地させるための第２接地トランジスタ
をさらに含むことを特徴とするバスドライバ。
【請求項３】
請求項１に記載のバスドライバであって、
前記データ信号は、前記クロック信号が接地電位であるときには接地電位となる
ことを特徴とするバスドライバ。
【請求項４】
請求項１に記載のバスドライバであって、
前記制御信号は、前記クロック信号が接地電位であるときには接地電位となる
ことを特徴とするバスドライバ。
【請求項５】
請求項１乃至請求項４のいずれかに記載のバスドライバであって、
前記スイッチトランジスタ、前記第１接地トランジスタおよび前記第２接地トランジスタは、ＮＭＯＳトランジスタを含み、
前記第１および第２バスホルダ回路の各々は、インバータ回路およびＰＭＯＳトランジスタを用いて構成される
ことを特徴とするバスドライバ。
【請求項６】
請求項１乃至請求項５のいずれかに記載のバスドライバを用いたセレクタであって、
前記制御信号としてセレクト信号が入力され、出力信号として前記バス上の電位を出力する
ことを特徴とするセレクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバスドライバおよびそれを用いたセレクタに関し、特に、プリチャージ型共有バスにおけるバスドライバの動作を高速化するための技術に関する。
【背景技術】
【０００２】
従来のプリチャージ型共有バスでは、複数個のブロックが接続された共有バスにおいて、ＰＭＯＳを含む１個のバスホルダ回路を用いて、”１”電位（Ｈレベル電位）を保持している。また、ブロックによるバスへのアクセスは、ＮＭＯＳを含むバスドライバ回路を用いて制御される。このようなバスドライバ回路の例は、例えば、特許文献１等に開示されている。
【０００３】
【特許文献１】特開平１１−１６７４４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したような共有バス結合においては、このバスホルダ回路内のＰＭＯＳは、各ブロックのドライバから発せられるノイズに耐えうるだけの電流を供給できる必要がある。共有バスにアクセスするブロック数が増加した場合においても同様のノイズ耐性を維持するためには、ブロック数に比例してＰＭＯＳサイズを大きくする必要がある。例えば、バスホルダ回路内のＰＭＯＳサイズが、１ブロックあたり１．０μｍ必要であったとすると、ブロック数が４個の場合には４．０μｍのＰＭＯＳが必要であるが、ブロック数が８個の場合には８．０μｍのＰＭＯＳが必要となる。バスホルダ回路のＰＭＯＳのサイズが２倍になった場合、バスドライバ回路のＮＭＯＳの負荷電流の大きさは２倍になるので、動作速度は低下する。そのため、ブロック数が増えると、バスドライバの動作速度が低下し、動作が困難になる場合があるという問題点があった。
【０００５】
本発明は以上の問題点を解決するためになされたものであり、ブロック数が増えた場合にも動作速度が低下しないバスドライバおよびそれを用いたセレクタを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明に係るバスドライバは、バスに接続され入力されるクロック信号に応じて前記バスの電位を保持するための第１バスホルダ回路と、前記バスに接続された複数個のバスドライバ回路とを備え、各前記バスドライバ回路は、入力される制御信号に応じて前記バスへのアクセスを制御するためのスイッチトランジスタと、前記スイッチトランジスタを介して前記バスに接続され入力されるクロック信号に応じて前記バスの電位を保持するための第２バスホルダ回路と、入力されるデータ信号に応じて前記バスを接地させるための第１接地トランジスタとを含むことを特徴とする。
【発明の効果】
【０００７】
本発明に係るバスドライバは、バスに接続され入力されるクロック信号に応じて前記バスの電位を保持するための第１バスホルダ回路と、前記バスに接続された複数個のバスドライバ回路とを備え、各前記バスドライバ回路は、入力される制御信号に応じて前記バスへのアクセスを制御するためのスイッチトランジスタと、前記スイッチトランジスタを介して前記バスに接続され入力されるクロック信号に応じて前記バスの電位を保持するための第２バスホルダ回路と、入力されるデータ信号に応じて前記バスを接地させるための第１接地トランジスタとを含むことを特徴とするので、制御信号により排他的に選択されたいずれか１つのブロック回路のみからのデータ信号によりバスがＬレベルにディスチャージされる。従って、ブロック数が増えた場合においても第１および第２バスホルダによる負荷電流は大きくならない。従って、動作速度の低下を防ぐことができる。
【発明を実施するための最良の形態】
【０００８】
＜実施の形態１＞
図１は、実施の形態１に係るバスドライバ１００を示す回路図である。
【０００９】
図１においては、バス１０にはバスドライバ１００が接続されている。バスドライバ１００は、８個のバスドライバ回路２０から構成されている。すなわち、バス１０は、８個のバスドライバ回路２０に共有されている。
【００１０】
バスドライバ回路２０は、ＮＭＯＳ２１〜２３とバスホルダ回路２４とを備える。バスホルダ回路２４は、ＰＭＯＳ２５，２６とインバータ２７とを有する。
【００１１】
ＮＭＯＳ２１は、そのドレインがバス１０に接続され、そのソースが、ＮＭＯＳ２２のドレインに接続される。ＮＭＯＳ２２のソースは、ＮＭＯＳ２３のドレインに接続される。ＮＭＯＳ２３のソースは、接地される。
【００１２】
ＮＭＯＳ２１のソースおよびＮＭＯＳ２２のドレインには、ＰＭＯＳ２５のソース、ＰＭＯＳ２６のソースおよびインバータ２７の入力部が接続される。ＰＭＯＳ２５のドレインおよびＰＭＯＳ２６のドレインは、それぞれ、電源に接続される。インバータ２７の出力部は、ＰＭＯＳ２６のゲートに接続される。
【００１３】
８個のＮＭＯＳ２２のゲートには、図示しないブロック回路からのデータ信号Ｄ０［ｉ］〜Ｄ７［ｉ］のいずれかがそれぞれ入力される。ここで、ｉは、データ信号のビット数に対応している。例えば３２ビットプロセッサは、図１に示される構成を３２個備えているので、ｉは０から３１までのいずれかの整数となる。
【００１４】
また、８個のＮＭＯＳ２１のゲートには、制御信号としてのアクセスイネーブル信号ＥＮ０〜７のいずれかがそれぞれ入力される。このアクセスイネーブル信号ＥＮ０〜７は互いに排他的にいずれかがＨレベルとなることにより、８個のブロック回路のいずれか１個のみをバス１にアクセスさせる。このアクセスイネーブル信号ＥＮ０〜７は、０≦ｉ≦３１の３２個の構成全てに対して、同一の値となる。すなわち、ＮＭＯＳ２１は、本発明に係るスイッチトランジスタとして機能する。
【００１５】
また、ＮＭＯＳ２３のゲートおよびＰＭＯＳ２５のゲートには、クロック信号ＣＬＫが入力される。これにより、クロックＣＬＫがＬレベルとなりＰＭＯＳ２５が導通している期間（すなわち、バス１０がＨレベルに駆動されるプリチャージ期間）にはＮＭＯＳ２３を遮断できるので、貫通電流を防止できる。
【００１６】
また、バス１０には、バスホルダ回路２４におけるＰＭＯＳ２５，２６およびインバータ２７を、ＰＭＯＳ３５，３６およびインバータ３７にそれぞれ置き換えた構成を有するバスホルダ回路３４が接続される。
【００１７】
次に、図２を用いて、バスドライバ回路２０の動作について説明する。
【００１８】
図２においては、上述したように、互いに排他的にいずれかがＨレベルとなるようなアクセスイネーブル信号ＥＮ０〜７がＮＭＯＳ２１のゲートに入力される（後述する期間Ｔ０を除く）。また、ＮＭＯＳ２２のゲートに入力されるデータ信号Ｄ０［ｉ］〜Ｄ７［ｉ］は、３２ビットで表現されるデータ値に応じて、Ｈレベル又はＬレベルのいずれかをとる。
【００１９】
まず、期間Ｔ０における動作について説明する。期間Ｔ０においては、クロック信号ＣＬＫおよびアクセスイネーブル信号ＥＮ０〜７がＬレベルとなるので、ＰＭＯＳ２５，３５は導通し、ＮＭＯＳ２１，２３は遮断する。従って、バスドライバ回路２０によっては、バス１０はチャージされない。一方、バスホルダ回路３４においては、ＰＭＯＳ３５は導通するので、バス１０には電源電位のＨレベルが出力される。また、ＰＭＯＳ３６は、インバータ３７を介してゲートにＬレベルが入力されるので、導通する。従って、バス１０は、バスドライバ回路２０によってはチャージされないが、バスホルダ回路３４によってＨレベルにチャージされる。
【００２０】
次に、期間Ｔ１における動作について説明する。期間Ｔ１においては、クロック信号ＣＬＫがＨレベル、アクセスイネーブル信号ＥＮ０がＨレベル、アクセスイネーブル信号ＥＮ１〜７がＬレベルとなっている。以下では、Ｈレベルであるアクセスイネーブル信号ＥＮ０に対応するバスドライバ回路２０において、データ信号Ｄ０［ｉ］がＨレベル又はＬレベルである場合にそれぞれバス１０に出力される電位について説明する。
【００２１】
データ信号Ｄ０［ｉ］がＨレベルである場合には、期間Ｔ１においては、ＮＭＯＳ２１〜２３は導通し、ＰＭＯＳ２５，３５は遮断する。従って、バス１０には接地電位のＬレベルが出力される。また、ＰＭＯＳ２６は、インバータ２７を介してゲートにＨレベルが入力されるので、遮断する。また、ＰＭＯＳ３６は、インバータ３７を介してゲートにＨレベルが入力されるので、遮断する。従って、バス１０は、バスホルダ回路３４によってはチャージされないが、バスドライバ回路２０によってＬレベルにディスチャージされる。この際、ＥＮ１〜７に対応するバスドライバ回路２０はＮＭＯＳ２１によって遮断されているので、ＥＮ１〜７に対応するＰＭＯＳ２６は、ＥＮ０に対応するバスドライバ回路２０の動作を妨げない。
【００２２】
データ信号Ｄ０［ｉ］がＬレベルである場合には、期間Ｔ１においては、ＮＭＯＳ２１，２３は導通し、ＮＭＯＳ２２およびＰＭＯＳ２５，３５は遮断する。従って、バス１０には接地電位のＬレベルが出力されない。よって、バス１０は、期間Ｔ０における電位すなわちＨレベル電位を保持する。また、ＰＭＯＳ２６は、インバータ２７を介してゲートにＬレベルが入力されるので、導通する。また、ＰＭＯＳ３６は、インバータ３７を介してゲートにＬレベルが入力されるので、導通する。従って、バス１０は、バスドライバ回路２０およびバスホルダ回路３４によって、Ｈレベルにチャージされる。
【００２３】
つまり、期間Ｔ１においては、バス１０は、データ信号Ｄ０［ｉ］がＨレベルである場合にはＬレベルにチャージされ、データ信号Ｄ０［ｉ］がＬレベルである場合にはＨレベルにチャージされる。すなわち、期間Ｔ１においては、バス１０には、データ信号Ｄ０［ｉ］の反転信号が出力される。従って、図２に示すように、データ信号Ｄ０［ｉ］をｉ＝０〜３１について３２ビット構成させたデータ値が”０００１００００”（１６進表記：以下同様）である場合には、バス１に出力されるデータ値を反転させた値は、”０００１００００”となる。
【００２４】
次に、期間Ｔ２における動作について説明する。期間Ｔ２においては、クロック信号ＣＬＫがＬレベル、アクセスイネーブル信号ＥＮ０がＨレベル、アクセスイネーブル信号ＥＮ１〜７がＬレベルとなっている。以下では、Ｈレベルであるアクセスイネーブル信号ＥＮ０に対応するバスドライバ回路２０において、バス１０に出力される電位について説明する。
【００２５】
期間Ｔ２においては、ＮＭＯＳ２１およびＰＭＯＳ２５，３５は導通し、ＮＭＯＳ２３は遮断する。従って、バス１０には電源電位のＨレベルが出力される。また、ＰＭＯＳ２６は、インバータ２７を介してゲートにＬレベルが入力されるので、導通する。また、ＰＭＯＳ３６は、インバータ３７を介してゲートにＬレベルが入力されるので、導通する。従って、バス１０は、バスドライバ回路２０およびバスホルダ回路３４によって、Ｈレベルにチャージされる。
【００２６】
つまり、期間Ｔ２においては、バス１０は、データ信号Ｄ０［ｉ］に依らず、Ｈレベルにチャージされる。従って、図２に示すように、バス１に出力されるデータ値を反転させた値は、０となる。
【００２７】
次に、期間Ｔ３における動作について説明する。期間Ｔ３においては、クロック信号ＣＬＫがＨレベル、アクセスイネーブル信号ＥＮ１がＨレベル、アクセスイネーブル信号ＥＮ０，２〜７がＬレベルとなっている。以下では、Ｈレベルであるアクセスイネーブル信号ＥＮ１に対応するバスドライバ回路２０において、データ信号Ｄ１［ｉ］がＨレベル又はＬレベルである場合にそれぞれバス１０に出力される電位について説明する。
【００２８】
データ信号Ｄ１［ｉ］がＨレベルである場合には、期間Ｔ３においては、ＮＭＯＳ２１〜２３は導通し、ＰＭＯＳ２５，３５は遮断する。従って、バス１０には接地電位のＬレベルが出力される。また、ＰＭＯＳ２６は、インバータ２７を介してゲートにＨレベルが入力されるので、遮断する。また、ＰＭＯＳ３６は、インバータ３７を介してゲートにＨレベルが入力されるので、遮断する。従って、バス１０は、バスホルダ回路３４によってはチャージされないが、バスドライバ回路２０によってＬレベルにチャージされる。この際、ＥＮ１〜７に対応するバスドライバ回路２０はＮＭＯＳ２１によって遮断されているので、ＥＮ１〜７に対応するＰＭＯＳ２６は、ＥＮ０に対応するバスドライバ回路２０の動作を妨げない。
【００２９】
データ信号Ｄ１［ｉ］がＬレベルである場合には、期間Ｔ３においては、ＮＭＯＳ２１，２３は導通し、ＮＭＯＳ２２およびＰＭＯＳ２５，３５は遮断する。従って、バス１０には接地電位のＬレベルが出力されない。よって、バス１０は、期間Ｔ２における電位すなわちＨレベル電位を保持する。また、ＰＭＯＳ２６は、インバータ２７を介してゲートにＬレベルが入力されるので、導通する。また、ＰＭＯＳ３６は、インバータ３７を介してゲートにＬレベルが入力されるので、導通する。従って、バス１０は、バスドライバ回路２０およびバスホルダ回路３４によって、Ｈレベルにチャージされる。
【００３０】
つまり、期間Ｔ３においては、バス１０は、データ信号Ｄ１［ｉ］がＨレベルである場合にはＬレベルにチャージされ、データ信号Ｄ１［ｉ］がＬレベルである場合にはＨレベルにチャージされる。すなわち、期間Ｔ３においては、バス１０には、データ信号Ｄ１［ｉ］の反転信号が出力される。従って、図２に示すように、データ信号Ｄ１［ｉ］をｉ＝０〜３１について３２ビット構成させたデータ値が”０００１０００１”である場合には、バス１に出力されるデータ値を反転させた値は、”０００１０００１”となる。
【００３１】
以下、期間Ｔ３以降においても、上述した期間Ｔ１，Ｔ２の場合と同様に、クロック信号ＣＬＫがＨレベルであるときには、アクセスイネーブル信号で排他的に選択されたいずれか１つのブロック回路のみからのデータ信号の反転信号がバス１０に出力されることとなる。
【００３２】
すなわち、上記の動作においては、バスホルダ回路３４，２４は、それぞれ、本発明に係る第１バスホルダ回路および第２バスホルダ回路として機能する。また、ＮＭＯＳ２２，２３は、それぞれ、本発明に係る第１接地トランジスタおよび第２接地トランジスタとして機能する。
【００３３】
このように、本実施の形態に係るバスドライバ１００においては、排他的に選択されたいずれか１つのデータ信号によりバス１０がディスチャージされる。従って、ブロック数が増えた場合においてもＰＭＯＳ２５，３５のサイズを大きくする必要がないので、バスホルダ回路２４，３４それぞれによる負荷電流は大きくならない。よって、動作速度の低下を防ぐことができる。
【００３４】
図３は、図１に示されるバスドライバ１００の動作シミュレーションを示す図である。バスドライバ１００を用いた場合には、従来のバスドライバを用いた場合に比べて、アクセスイネーブル信号に対する動作速度が大きくなっていることが分かる。
【００３５】
＜実施の形態２＞
実施の形態１に係るバスドライバ１００は、ＮＭＯＳ２３を用いることにより、クロック信号ＣＬＫがＬレベルとなりバス１０がＨレベルに駆動されるプリチャージ期間中において、貫通電流が流れることを防止している。ここで、データ信号Ｄ０［ｉ］〜Ｄ７［ｉ］として、クロック信号ＣＬＫがＬレベルである期間にはＬレベルとなるような信号を用いることにより、ＮＭＯＳ２３を省略してもよい。
【００３６】
図４は、実施の形態２に係るバスドライバにおいて、データ信号Ｄ０［ｉ］〜Ｄ７［ｉ］を生成するためのＮＡＮＤ型ドミノ回路４０を示す回路図である（図４においては、データ信号Ｄ０［ｉ］の場合を示している）。
【００３７】
ドミノ回路４０は、ＮＭＯＳ４１〜４３と、ＰＭＯＳ４４，４５と、インバータ４６，４７とを備える。
【００３８】
ＮＭＯＳ４１は、そのドレインがＰＭＯＳ４４，４５のソースおよびインバータ４６，４７の入力部に接続され、そのソースが、ＮＭＯＳ４２のドレインに接続される。ＮＭＯＳ４２は、そのソースが、ＮＭＯＳ４３のドレインに接続される。ＮＭＯＳ２３のソースは、接地される。ＰＭＯＳ４４，４５のドレインは、電源に接続される。インバータ４６の出力部は、ＰＭＯＳ４５のゲートに接続される。
【００３９】
ドミノ回路４０においては、ＮＭＯＳ４１，４２のゲートには、それぞれ、データ信号Ａ［ｉ］，Ｂ［ｉ］が入力される。また、ＮＭＯＳ４３およびＰＭＯＳ４４のゲートには、クロック信号ＣＬＫが入力される。
【００４０】
ドミノ回路４０においては、クロック信号ＣＬＫがＬレベルの場合には、データ信号Ａ［ｉ］，Ｂ［ｉ］に依らずＰＭＯＳ４４は導通する。ＰＭＯＳ４５は、インバータ４６を介してゲートにＬレベルが入力されるので、導通する。従って、インバータ４７を介して、データ信号Ｄ０［ｉ］としてＬレベルが出力される。
【００４１】
図５は、実施の形態２に係るバスドライバ２００を示す回路図である。図５に示されるバスドライバ２００は、図１に示されるバスドライバ１００において、ＮＭＯＳ２３を省略した構成となる（すなわち、図５に示されるバスドライバ回路５０は、図１に示されるバスドライバ回路２０において、ＮＭＯＳ２３を省略した構成となる）。
【００４２】
また、図６は、バスドライバ２００の動作を示すタイミングチャートである。図６に示されるタイミングチャートは、図２に示されるタイミングチャートにおいて、クロック信号ＣＬＫがＬレベルである場合には、データ信号Ｄ０［ｉ］〜Ｄ７［ｉ］がＬレベルとなるように動作させたものである。すなわち、図５では、クロック信号ＣＬＫがＬレベルとなるプリチャージ期間においては、ＮＭＯＳ２２が遮断するので、ＮＭＯＳ２３を用いることなく貫通電流を防止することができる。
【００４３】
なお、上記においては、データ信号Ｄ０［ｉ］〜Ｄ７［ｉ］を用いた場合について説明したが、データ信号Ｄ０［ｉ］〜Ｄ７［ｉ］に代えて、アクセスイネーブル信号ＥＮ０〜７を用いてもよい。図７に示されるタイミングチャートは、図２に示されるタイミングチャートにおいて、クロック信号ＣＬＫがＬレベルである場合には、アクセスイネーブル信号ＥＮ０〜７がＬレベルとなるように動作させたものである。すなわち、図７では、クロック信号ＣＬＫがＬレベルとなるプリチャージ期間においては、ＮＭＯＳ２１が遮断するので、貫通電流を防止することが可能となる。
【００４４】
このように、本実施の形態に係るバスドライバ２００においては、プリチャージ期間においてＬレベルとなるような信号を用いることにより、貫通電流を防止するためのＮＭＯＳ２３を省略することが可能となる。これにより、バスドライバ回路において直列に接続される素子数を減らすことができるので、実施の形態１に比べて、動作速度をさらに向上できる。
【００４５】
なお、上記においては、ドミノ回路４０を用いて説明を行ったが、ドミノ回路４０に限らず、クロック信号ＣＬＫがＬレベルである場合に出力信号がＬレベルとなるような回路であれば、そのような回路であってもよい。
【００４６】
図９は、図４に示されるバスドライバ２００の動作シミュレーションを示す図である。バスドライバ２００を用いた場合には、バスドライバ１００を用いた場合に比べて、アクセスイネーブル信号に対する動作速度が大きくなっていることが分かる。
【００４７】
＜実施の形態３＞
実施の形態１に係るバスドライバ１００においては、制御信号として、アクセスイネーブル信号ＥＮ０〜７をＮＭＯＳ２１のゲートに入力させている。しかし、アクセスイネーブル信号に代えてセレクト信号を用いることにより、多入力のセレクタを構成してもよい。つまり、例えば、レジスタファイルやメモリアレイの読み出しセレクタなどにも応用できる。
【００４８】
図９は、実施の形態３に係るセレクタ３００を示す回路図である。図９は、図１に示されるバスドライバ１００において、アクセスイネーブル信号ＥＮ０〜７に代えてセレクト信号ＳＬ０〜３を用いた構成となる（簡単のため、信号の種類およびバスドライバ回路２０の個数は、８個から４個に変えている）。また、バス１０の電位は、インバータ６０を介して、出力信号Ｙとして出力される。
【００４９】
次に、図１０を用いて、セレクタ３００の動作について説明する。
【００５０】
まず、期間Ｔ０における動作について説明する。期間Ｔ０においては、クロック信号ＣＬＫおよびセレクタ信号ＳＬ０〜３がＬレベルとなる。従って、実施の形態１と同様に、バス１０は、バスドライバ回路２０によってはチャージされないが、バスホルダ回路３４によってＨレベルにチャージされる。従って、インバータ６０を介して、出力信号Ｙとしては、Ｌレベルが出力される。
【００５１】
次に、期間Ｔ１における動作について説明する。期間Ｔ１においては、クロック信号ＣＬＫがＨレベル、セレクト信号ＳＬ０がＨレベル、セレクト信号ＳＬ１〜３がＬレベルとなっている。以下では、Ｈレベルであるセレクト信号ＳＬ０に対応するバスドライバ回路２０において、バス１０に出力される電位について説明する。
【００５２】
データ信号Ｄ０がＨレベルであるので、期間Ｔ１においては、実施の形態１と同様に、バス１０は、バスホルダ回路３４によってはチャージされないが、バスドライバ回路２０によってＬレベルにチャージされる。従って、インバータ６０を介して、出力信号Ｙとしては、Ｈレベルが出力される。
【００５３】
次に、期間Ｔ２における動作について説明する。期間Ｔ２においては、クロック信号ＣＬＫがＬレベル、セレクト信号ＳＬ０がＨレベル、セレクト信号ＳＬ１〜３がＬレベルがＬレベルとなっている。以下では、Ｈレベルであるセレクト信号ＳＬ０に対応するバスドライバ回路２０において、バス１０に出力される電位について説明する。
【００５４】
期間Ｔ２においては、実施の形態１と同様に、バス１０は、バスドライバ回路２０およびバスホルダ回路３４によって、Ｈレベルにチャージされる。従って、インバータ６０を介して、出力信号Ｙとしては、Ｌレベルが出力される。
【００５５】
次に、期間Ｔ３における動作について説明する。期間Ｔ３においては、クロック信号ＣＬＫがＨレベル、セレクト信号ＳＬ１がＨレベル、セレクト信号ＳＬ０，２，３がＬレベルとなっている。以下では、Ｈレベルであるアクセスイネーブル信号ＳＬ１に対応するバスドライバ回路２０において、バス１０に出力される電位について説明する。
【００５６】
データ信号Ｄ１がＨレベルであるので、期間Ｔ３においては、実施の形態１と同様に、バス１０は、バスホルダ回路３４によってはチャージされないが、バスドライバ回路２０によってＬレベルにディスチャージされる。従って、インバータ６０を介して、出力信号Ｙとしては、Ｈレベルが出力される。
【００５７】
以下、期間Ｔ３以降においても、上述した期間Ｔ１，Ｔ２の場合と同様に、クロック信号ＣＬＫがＨレベルであるときには、セレクト信号ＳＬ０〜３で排他的に選択されたいずれかのデータ信号の反転信号が出力信号Ｙとして出力されることとなる。
【００５８】
このように、本実施の形態においては、実施の形態１に係るバスドライバ１００を、アクセスイネーブル信号ＥＮ０〜７に代えてセレクト信号ＳＬ０〜３で制御するので、セレクタ３００として用いることができる。
【００５９】
なお、上記においては、実施の形態１に係るバスドライバ１００を用いた場合について説明したが、実施の形態２に係るバスドライバ２００を用いた場合においても、セレクト信号で制御することにより、バスドライバ１００同様に、セレクタとして用いることができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態１に係るバスドライバを示す回路図である。
【図２】本発明の実施の形態１に係るバスドライバの動作を示すタイミングチャートである。
【図３】本発明の実施の形態１に係るバスドライバの有効性を示すグラフである。
【図４】本発明の実施の形態２に係るバスドライバにおいて用いられるドミノ回路を示す回路図である。
【図５】本発明の実施の形態２に係るバスドライバを示す回路図である。
【図６】本発明の実施の形態２に係るバスドライバの動作を示すタイミングチャートである。
【図７】本発明の実施の形態２に係るバスドライバの動作を示すタイミングチャートである。
【図８】本発明の実施の形態２に係るバスドライバの有効性を示すグラフである。
【図９】本発明の実施の形態３に係るセレクタを示す回路図である。
【図１０】本発明の実施の形態３に係るセレクタの動作を示すタイミングチャートである。
【符号の説明】
【００６１】
１０  バス、２０，５０  バスドライバ回路、２１〜２３，４１〜４３  ＮＭＯＳ、２４，３４  バスホルダ回路、２５，２６，３５，４４，４５  ＰＭＯＳ、２７，３７，４６，４７，６０  インバータ、４０  ドミノ回路、１００，２００  バスドライバ、３００  セレクタ、Ａ，Ｂ，Ｄ０〜７  データ信号、ＣＬＫ  クロック信号、ＥＮ０〜７  アクセスイネーブル信号、ＳＬ０〜４  セレクト信号、Ｔ０〜３  期間、Ｙ  出力信号。
【図１】
2005352542.tif 000003
【図２】
2005352542.tif 000004
【図３】
2005352542.tif 000005
【図４】
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【図５】
2005352542.tif 000007
【図６】
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【図７】
2005352542.tif 000009
【図８】
2005352542.tif 000010
【図９】
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【図１０】
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