(57)【要約】【課題】  電流プログラム方式の優れた点を維持しつつ、書き込み不足、電流変動を解消する電気光学装置に好適な電流生成回路、電気光学装置、及び、電子機器を提供することにある。【解決手段】  電流ドライバ１４ｄに設けた複数の駆動部５０に対して、シフトレジスタ１４ａは、それぞれ対応するデータ線Ｘ１、Ｘ２…に一定電流値のデータ電流を出力するための一定電流値のデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢを、順番にプログラムする。全ての駆動部５０に対するデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢがプログラムされた後、各駆動部５０はそれぞれの対応するデータ線Ｘ１、Ｘ２…に、前記プログラムされたデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢの値に基づいて一定電流値のデータ電流を出力する。【選択図】      図５
2005134546.tif 000002
【特許請求の範囲】
【請求項１】
電流生成回路において、
複数の電流生成部と、
前記複数の電流生成部のそれぞれ対応する出力線に一定電流値のデータ電流を出力するための一定電流値の基準電流を、順番にプログラムするプログラム回路部と
を備え、
全ての前記電流生成部に対して前記基準電流がプログラムされた後、前記プログラム回路部にて、前記各電流生成部がそれぞれの対応する出力線に、前記プログラムされた基準電流の値に基づいて前記一定電流値のデータ電流を出力させることを特徴とする電流生成回路。
【請求項２】
請求項１に記載の電流生成回路において、
前記プログラム回路部は、
前記複数の電流生成部について、それぞれ対応する出力線に一定電流値のデータ電流を出力させるか否かを決定する判定データを、順番に保持するラッチ回路を備え、
前記各電流生成部は、判定データに基づいてそれぞれの対応する出力線に、前記データ電流か、前記データ電流と異なる電圧信号のいずれかを出力することを特徴とする電流生成回路。
【請求項３】
請求項１または２に記載の電流生成回路において、
前記プログラム回路部は、
複数の保持回路を有し、その複数の保持回路に対して順番にスタートパルスをクロック信号に応答させてシフトさせるシフトレジスタと、
前記シフトレジスタの各保持回路に対応して設けられた第１メモリ部を有し、各メモリ部が、対応する前記保持回路が前記スタートパルスをラッチしたとき、対応する前記電流生成部から前記一定電流値のデータ電流を出力させるか否かを決定する判定データを記憶する第１ラッチ回路と、
前記第１ラッチ回路に各第１メモリ部の各々に対応して設けた第２メモリ部を有し、前記第１ラッチ回路の各第１メモリ部全てが対応する前記判定データを記憶したとき、前記各第１メモリ部に記憶した前記判定データを、対応する前記各第２メモリ部が一斉に記憶するとともに、その記憶した前記判定データを、対応する前記各電流生成部に一斉に出力する第２ラッチ回路と
を備えたことを特徴とする電流生成回路。
【請求項４】
請求項３に記載の電流生成回路において、
前記各電流生成部は、対応する前記シフトレジスタの前記保持回路が前記スタートパルスをラッチしたとき、前記基準電流をプログラムするとともに、対応する前記第２ラッチ回路の第２メモリ部の前記判定データに基づいて前記データ電流か、前記電圧信号のいずれかを出力することを特徴とする電流生成回路。
【請求項５】
請求項４に記載の電流生成回路において、
前記各電流生成部は、リセット制御信号を入力したとき、前記判定データに関係なく前記電圧信号を出力することを特徴とする電流生成回路。
【請求項６】
請求項１〜５のいずれか１つに記載の電流生成回路において、
前記各電流生成部の各々は、保持キャパシタ、駆動トランジスタを有し、前記基準電流を入力し、その基準電流の値に応じて駆動トランジスタから供給される一定電流値の駆動電流を前記データ電流としてそれぞれの出力線に出力することを特徴とする電流生成回路。
【請求項７】
請求項１〜５のいずれか１つに記載の電流生成回路を、データドライバとして搭載したことを特徴とする電気光学装置。
【請求項８】
請求項７に記載の電気光学装置において、
選択された走査線上の各画素に一定電流値のデータ電流を供給する前記電流生成回路の電流生成部をデータ線の数だけ設けたデータドライバと、
１フレームを複数の異なるサブフレームに区分し、その各サブフレーム毎に各走査線を適宜選択する走査ドライバと
を備えたことを特徴とする電気光学装置。
【請求項９】
請求項８に記載の電気光学装置において、
前記データドライバは、リセット制御信号を入力したとき、一定電流値のデータ電流を出力させるか否かを決定する判定データに関係なく消灯信号を出力し、
走査ドライバは、各画素を非発光にさせるために各走査線を適宜選択する選択信号を生成することを特徴とする電気光学装置。
【請求項１０】
請求項８または９に記載の電気光学装置において、
前記走査ドライバは、走査線を非順次に選択することを特徴とする電気光学装置。
【請求項１１】
請求項８〜１０のいずれか１つに記載の電気光学装置において、
前記画素は、保持キャパシタ、駆動トランジスタ、電気光学素子を有し、前記一定電流値のデータ電流を入力し、そのデータ電流の値に応じて駆動トランジスタから供給される一定電流値の駆動電流を電気光学素子に供給することを特徴とする電気光学装置。
【請求項１２】
請求項１１に記載の電気光学装置において、
前記電気光学素子は、有機エレクトロルミネッセンス素子であることを特徴とする電気光学装置。
【請求項１３】
請求項７〜１２のいずれか１つに記載の電気光学装置を具備したことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流生成回路、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
電気光学装置として、例えば、有機エレクトロルミネッセンス表示装置（以下、有機ＥＬ表示装置という）が知られている。有機ＥＬ表示装置は、電気光学素子が有機ＥＬ材料からなり、自発光、高輝度、高視野角、薄型、高速応答、低消費電力といった優れた特徴を備えるとともに、ポリシリコンＴＦＴ（薄膜トランジスタ）を用いた周辺駆動回路により、さらなる小型化・軽量化が実現できることから注目されている。
【０００３】
ところで、この種の有機ＥＬ表示装置は画素間の輝度ばらつきがあり、これを抑制するために、電流プログラム方式をはじめとする様々な駆動方式が提案されている（例えば、特許文献１）。
【特許文献１】米国特許第６２２９５０６Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１等の駆動方式は、ＴＦＴの飽和領域を利用しているため、ＴＦＴ及び有機ＥＬ素子の特性ばらつきを補償できるが、低階調領域における書き込み不足、駆動トランジスタ（ＴＦＴ）の動作点の変動による有機ＥＬ素子への供給電流の変化によって、階調ずれが発生していた。
【０００５】
つまり、低階調領域における書き込み不足は、画素回路にプログラムデータ電流を供給するデータ線が持つ配線抵抗及び配線容量に起因する。データ線の配線抵抗及び配線容量によって、画素回路の容量素子にプログラムデータ電流を蓄積（書き込み）するのに時間を要することが知られている。また、有機ＥＬ表示装置は、動画等を表示する場合には、各画素回路にプログラムデータ電流を予め定めた時間内に供給する必要がある。従って、プログラムデータ電流が小さな値ほど、すなわち、低階調領域ほど、予め定めた時間内に画素回路の容量素子にそのプログラムデータ電流の書き込みを完了させることは難しく、書き込み不足が生じる。この書き込み不足にて輝度ずれが生じる。
【０００６】
一方、駆動トランジスタ（ＴＦＴ）の動作点の変動による有機ＥＬ素子への供給電流の変化は、プログラムデータ電流の書き込み時（プログラム期間）と有機ＥＬ素子に駆動電流を供給する期間（発光期間）とで、ＴＦＴ駆動トランジスタの負荷特性が相違することに起因する。
【０００７】
プログラムデータ電流の書き込み時（プログラム期間）に駆動トランジスタを介して流れる電流経路と、発光時に駆動トランジスタを介して流れる電流経路とは相違することからその負荷特性は相違する。図１８に示すＴＦＴのドレイン電圧―ドレイン電流特性において、Ｌ１がプログラムデータ電流の書き込み時の負荷曲線を示し、Ｌ２が発光時の負荷曲線を示す。従って、負荷曲線Ｌ１上の動作点Ｐａ１，Ｐａ２，Ｐａ３，Ｐａ４等でデータ書き込みが行われた後、発光動作に切り替わると、駆動トランジスタの負荷特性は負荷曲線Ｌ１から負荷曲線Ｌ２に移る。例えば、動作点Ｐａ１のときには動作点Ｐｂ１に移り、動作点Ｐａ３のときには動作点Ｐｂ３に移る。このとき、駆動トランジスタは、図１８に示すように、その飽和領域は完全な飽和領域ではなく一定の傾きを有しているため、各動作点Ｐａ１，Ｐａ２，Ｐａ３，Ｐａ４等においてそれぞれ対応する動作点Ｐｂ１，Ｐｂ２，Ｐｂ３，Ｐｂ４等にシフトする際、そのドレイン電流が変化する。この電流変化は、
動作点毎、即ちデータ電流値毎に相違するため、データ電流値に相対した輝度が得られず輝度ずれが生じる。
【０００８】
本発明は上記問題点を解消するためになされたものであって、その目的は、電流プログラム方式の優れた点を維持しつつ、書き込み不足、電流変動を解消することができる電気光学装置に好適な電流生成回路、電気光学装置、及び、電子機器を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の電流生成回路は、複数の電流生成部と、前記複数の電流生成部のそれぞれ対応する出力線に一定電流値のデータ電流を出力するための一定電流値の基準電流を、順番にプログラムするプログラム回路部とを備え、全ての前記電流生成部に対して前記基準電流がプログラムされた後、前記プログラム回路部にて、前記各電流生成部がそれぞれの対応する出力線に、前記プログラムされた基準電流の値に基づいて前記一定電流値のデータ電流を出力させる。
【００１０】
この発明によれば、全ての駆動部に対して基準電流が一斉に供給されないので、基準電流を供給する回路の負荷は小さく、しかも回路規模も小さくすることができる。しかも、一定値のデータ電流を供給し、発光時間を階調データに応じて調整して中間調を実現させる電気光学装置に採用することができる。
【００１１】
この電流生成回路において、前記プログラム回路部は、前記複数の電流生成部について、それぞれ対応する出力線に一定電流値のデータ電流を出力させるか否かを決定する判定データを、順番に保持するラッチ回路を備え、前記各電流生成部は、判定データに基づいてそれぞれの対応する出力線に、前記データ電流か、前記データ電流と異なる電圧信号のいずれかを出力するようにしてもよい。
【００１２】
これによれば、複数の電流生成部は、判定データに基づいて出力線に、データ電流か、電圧信号のいずれかを出力することができる。従って、一定値のデータ電流を供給し、発光時間を階調データに応じて調整して中間調を実現させる電気光学装置における時分割階調に採用することができる。
【００１３】
この電流生成回路において、前記プログラム回路部は、複数の保持回路を有し、その複数の保持回路に対して順番にスタートパルスをクロック信号に応答させてシフトさせるシフトレジスタと、前記シフトレジスタの各保持回路に対応して設けられた第１メモリ部を有し、各メモリ部が、対応する前記保持回路が前記スタートパルスをラッチしたとき、対応する前記電流生成部から前記一定電流値のデータ電流を出力させるか否かを決定する判定データを記憶する第１ラッチ回路と、前記第１ラッチ回路に各第１メモリ部の各々に対応して設けた第２メモリ部を有し、前記第１ラッチ回路の各第１メモリ部全てが対応する前記判定データを記憶したとき、前記各第１メモリ部に記憶した前記判定データを、対応する前記各第２メモリ部が一斉に記憶するとともに、その記憶した前記判定データを、対応する前記各電流生成部に一斉に出力する第２ラッチ回路とを備えてもよい。
【００１４】
これによれば、各電流生成部は、第２ラッチ回路から第１ラッチ回路が記憶した判定データを一斉に入力することができ、一斉にデータ電流を出力することができる。従って、一定値のデータ電流を供給し、発光時間を階調データに応じて調整して中間調を実現させる電気光学装置における時分割階調に採用することができる。
【００１５】
この電流生成回路において、前記各電流生成部は、対応する前記シフトレジスタの前記保持回路が前記スタートパルスをラッチしたとき、前記基準電流をプログラムするとともに、対応する前記第２ラッチ回路の第２メモリ部の前記判定データに基づいて前記データ
電流か、前記電圧信号のいずれかを出力してもよい。
【００１６】
これによれば、各電流生成部は、一斉に基準電流が一斉に供給されないので、基準電流を供給する回路の負荷は小さく、しかも回路規模も小さくすることができる。また、各電流生成部は、判定データに基づいて基準電流に相対するデータ電流か、電圧信号のいずれかを出力することができる。従って、一定値のデータ電流を供給し、発光時間を階調データに応じて調整して中間調を実現させる電気光学装置における時分割階調に採用することができる。
【００１７】
この電流生成回路において、前記各電流生成部は、リセット制御信号を入力したとき、前記判定データに関係なく前記電圧信号を出力するようにしてもよい。
これによれば、一定値のデータ電流を供給し、発光時間を階調データに応じて調整して中間調を実現させる電気光学装置におけるリセット駆動による時分割階調に採用することができる。
【００１８】
この電流生成回路において、前記各電流生成部の各々は、保持キャパシタ、駆動トランジスタを有し、前記基準電流を入力し、その基準電流の値に応じて駆動トランジスタから供給される一定電流値の駆動電流を前記データ電流としてそれぞれの出力線に出力するようにしてもよい。
【００１９】
これによれば、保持キャパシタに基準電流に相対した電圧が蓄えられ、駆動トランジスタはその保持キャパシタに蓄えられた電圧に相対した一定電流値の駆動電流を前記データ電流としてそれぞれの出力線に出力する。従って、一定値のデータ電流を供給し、発光時間を階調データに応じて調整して中間調を実現させる電気光学装置に採用することができる。
【００２０】
本発明の電気光学装置は、先に記載した電流生成回路をデータドライバとして搭載した。
この発明によれば、電気光学装置において一定値のデータ電流を供給し、発光時間を階調データに応じて調整して中間調を実現させることができ、データ書き込み不足やトランジスタの動作点の変化に伴う輝度むらを防止できる。
【００２１】
この電気光学装置において、選択された走査線上の各画素に一定電流値のデータ電流を供給する前記電流生成回路の電流生成部をデータ線の数だけ設けたデータドライバと、１フレームを複数の異なるサブフレームに区分し、その各サブフレーム毎に各走査線を適宜選択する走査ドライバとを備えてもよい。
【００２２】
これによれば、一定値のデータ電流を供給し、発光時間を階調データに応じて調整して中間調を実現させる電気光学装置における時分割階調に採用することができる。
この電気光学装置において、前記データドライバは、リセット制御信号を入力したとき、一定電流値のデータ電流を出力させるか否かを決定する判定データに関係なく消灯信号を出力し、走査ドライバは、各画素を非発光にさせるために各走査線を適宜選択する選択信号を生成するようにしてもよい。
【００２３】
これによれば、一定値のデータ電流を供給し、発光時間を階調データに応じて調整して中間調を実現させる電気光学装置におけるリセット駆動による時分割階調に採用することができる。
【００２４】
この電気光学装置において、前記走査ドライバは、走査線を非順次に選択するようにしてもよい。
これによれば、一定値のデータ電流を供給し、発光時間を階調データに応じて調整して中間調を実現させる電気光学装置における非順次選択駆動による時分割階調に採用することができる。
【００２５】
この電気光学装置において、前記画素は、保持キャパシタ、駆動トランジスタ、電気光学素子を有し、前記一定電流値のデータ電流を入力し、そのデータ電流の値に応じて駆動トランジスタから供給される一定電流値の駆動電流を電気光学素子に供給するようにしてもよい。
【００２６】
これによれば、電気光学素子は常に一定の駆動電流にて駆動される。
この電気光学装置において、前記電気光学素子は、有機エレクトロルミネッセンス素子であってもよい。
【００２７】
これによれば、有機エレクトロルミネッセンス素子は常に一定の電流値で発光し、階調データに応じて発光期間が調整される。
本発明の電子機器は先に記載した電気光学装置を具備した。
【００２８】
これによれば、データ電流の供給不足、電流変動を解消できる表示品位に優れた表示を実現できる。
【発明を実施するための最良の形態】
【００２９】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図１〜図７に従って説明する。図１は、本発明を具体化した電気光学装置の一例である有機エレクトロルミネッセンス（Electro Luminescence；以下、ＥＬという）表示装置の電気的構成を示すブロック回路図である。図１において、有機ＥＬ表示装置１０は、表示パネル部１１、制御回路１２、走査ドライバ１３、データドライバ１４及び定電流回路１５を備えている。
【００３０】
有機ＥＬ表示装置１０の制御回路１２、走査ドライバ１３及びデータドライバ１４は、それぞれ独立した電子部品によって構成されていてもよい。例えば、制御回路１２、走査ドライバ１３及びデータドライバ１４が、１チップの半導体集積回路装置よって構成されていてもよい。また、制御回路１２、走査ドライバ１３及びデータドライバ１４が、全部若しくは一部が一体となった電子部品として構成されていてもよい。例えば、表示パネル部１１に制御回路１２、走査ドライバ１３及びデータドライバ１４とが一体的に構成されていてもよい。各制御回路１２、走査ドライバ１３及びデータドライバ１４の全部若しくは一部がプログラマブルなＩＣチップで構成され、その機能がＩＣチップに書き込まれたプログラムによりソフトウェア的に実現されてもよい。
【００３１】
また、本実施形態の有機ＥＬ表示装置１０は、電流プログラム方式を採用するとともに、１フレームを６つの時間比の異なるサブフレームに分割し、発光させるサブフレームを適宜選択することによって中間調を表現する時分割階調方式を採用している。
（表示パネル部１１）
表示パネル部１１は、図２に示すように、列方向に沿ってのびる３ｍ本（ｍは自然数）のデータ線Ｘ１〜Ｘ３ｍが配線されている。また、表示パネル部１１は、行方向に沿ってのびるｎ本（ｎは自然数）の第１走査線Ｙｐ１〜Ｙｐｎ及びその第１走査線Ｙｐ１〜Ｙｐｎとそれぞれ対となす行方向に沿ってのびるｎ本（ｎは自然数）の第２走査線Ｙｒ１〜Ｙｒｎ（ｎは自然数）が配線されている。さらに、表示パネル部１１は、複数のデータ線Ｘ１〜Ｘ３ｍと複数の第１走査線Ｙｐ１〜Ｙｐｎ（第２走査線Ｙｒ１〜Ｙｒｎ）との交差部に対応する位置に配列された複数の画素２０を有している。つまり、各画素２０は、列方向に沿ってのびる複数のデータ線Ｘ１〜Ｘ３ｍと行方向に沿ってのびる複数の第１走査線
Ｙｐ１〜Ｙｐｎ（第２走査線Ｙｒ１〜Ｙｒｎ）との間にそれぞれ配置され電気的に接続されることにより、各画素２０はマトリクス状に配列されている。画素２０は、発光層が有機材料で構成された有機ＥＬ素子２１を有し、発光層から赤色の光を放射する画素２０Ｒと、発光層から緑色の光を放射する画素２０Ｇと、発光層から青色の光を放射する画素２０Ｂを有している。
【００３２】
また、表示パネル部１１には、列方向に沿って複数の赤用電源線Ｌａ、緑用電源線Ｌｇ及び青用電源線Ｌｂが対応する画素２０Ｒ，２０Ｇ，２０Ｂに隣接して配線されている。赤用電源線Ｌａ、緑用電源線Ｌｇ及び青用電源線Ｌｂは、それぞれ対応する赤用電源供給線ＬＲ、緑用電源供給線ＬＧ及び青用電源供給線ＬＢを介して赤用駆動電圧ＶＲ、緑用駆動電圧ＶＧ、青用駆動電圧ＶＢが供給される。
【００３３】
そして、本実施形態では、複数の第１走査線Ｙｐ〜Ｙｐｎ（第２走査線Ｙｒ１〜Ｙｒｎ）が、上から下に順に１本づつ選択され、その選択されて走査線上の各画素２０にそれぞれ対応するデータ線Ｘ１〜Ｘ３ｍを介してデータ電流Ｉｄ１〜Ｉｄ３ｍ（後記するデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢ）がそれぞれ供給されるようになっている。そして、最も下の走査線Ｙｐｎ（第２走査線Ｙｒｎ）が選択され、その走査線Ｙｐｎ上の各画素２０にデータ電流Ｉｄ１〜Ｉｄ３ｍが供給され、そのデータ電流Ｉｄ１〜Ｉｄ３ｍに基づいて各画素２０が発光すると、１フレームの画像が表示パネル部１１上に表示されることになる。
【００３４】
図３は画素２０の内部構成を示す回路である。なお、画素２０は回路を基本的に同じ回路構成なので、説明の便宜上、走査線Ｙｎとデータ線Ｘ３ｍに接続された画素２０（青用画素２０Ｂ）について説明し他の画素２０についてその説明を省略する。
【００３５】
図３において、画素２０は、駆動トランジスタＴｄｒ、プログラム用トランジスタＴｐｒｇ、プログラム時選択トランジスタＴｓｉｇ、再生時選択トランジスタＴｒｅｐ及び保持キャパシタＣｓｔｇを有している。駆動トランジスタＴｄｒはＰチャネルＴＦＴより構成されている。プログラム用トランジスタＴｐｒｇ、プログラム時選択トランジスタＴｓｉｇ及び再生時選択トランジスタＴｒｅｐはＮチャネルＴＦＴより構成されている。
【００３６】
駆動トランジスタＴｄｒは、ドレインが再生時選択トランジスタＴｒｅｐを介して有機ＥＬ素子２１の陽極に接続され、その有機ＥＬ素子２１の陰極は接地されている。また、駆動トランジスタＴｄｒは、ドレインがプログラム時選択トランジスタＴｓｉｇを介してデータ線Ｘｍに接続されている。さらに、駆動トランジスタＴｄｒは、ソースが青用電源線Ｌｃに接続され、その青用電源線Ｌｃには有機ＥＬ素子２１を駆動させるための青用駆動電圧ＶＢが供給されている。さらに、駆動トランジスタＴｄｒは、ゲートが保持キャパシタＣｓｔｇの第１の電極に接続され、その保持キャパシタＣｓｔｇの第２の電極は青用電源線Ｌｃに接続されている。プログラム用トランジスタＴｐｒｇは、駆動トランジスタＴｄｒのゲート・ドレイン間に接続されている。
【００３７】
プログラム時選択トランジスタＴｓｉｇ及びプログラム用トランジスタＴｐｒｇのゲートは、第１走査線Ｙｐｎに接続されている。そして、プログラム時選択トランジスタＴｓｉｇ及びプログラム用トランジスタＴｐｒｇは、第１走査線ＹｐｎからのＨレベルの第１走査信号ＳＣｐｎに応答してオン状態となり、Ｌレベルの第１走査信号ＳＣｐｎに応答してオフ状態となる。そして、本実施形態では、プログラム時選択トランジスタＴｓｉｇ及びプログラム用トランジスタＴｐｒｇがオン状態となると、データ線Ｘ３ｍに、後記するデータ電流Ｉｄ３ｍまたは後記する消灯信号Ｖｓｉｇのいずれか一方が供給されるようになっている。
【００３８】
再生時選択トランジスタＴｒｅｐのゲートは、第２走査線Ｙｒｎに接続されている。そ
して、そして、再生時選択トランジスタＴｒｅｐは、第２走査線ＹｒｎからのＨレベルの第２走査信号ＳＣｒｎ２に応答してオン状態となり、Ｌレベルの第２走査信号ＳＣｒｎに応答してオフ状態となる。そして、再生時選択トランジスタＴｒｅｐがオン状態になると、駆動トランジスタＴｄｒのオン状態に基づく駆動電流Ｉｄｒを供給電流Ｉｏｌｅｄとして有機ＥＬ素子２１に供給するようになっている。
【００３９】
次に、画素２０の動作を、プログラム期間、発光期間、消去期間、及び消灯期間に分けて簡単に説明する。
１．プログラム期間
いま、Ｈレベルの第１走査信号ＳＣｐｎが出力されると、プログラム用トランジスタＴｐｒｇ及びプログラム時選択トランジスタＴｓｉｇはオン状態に設定される。このとき、Ｌレベルの第２走査信号ＳＣｒｎが出力されていて、再生時選択トランジスタＴｒｅｐはオフ状態に設定されている。このとき、データ線Ｘ３ｍにデータ電流Ｉｄ３ｍが供給される。そして、プログラム用トランジスタＴｐｒｇがオン状態になることによって駆動トランジスタＴｄｒはダイオード接続となる。その結果、そのデータ電流Ｉｄ３ｍが、駆動トランジスタＴｄｒ→プログラム時選択トランジスタＴｓｉｇ→データ線Ｘ３ｍという経路で流れる。このとき、駆動トランジスタＴｄｒのゲートの電位に対応した電荷が保持キャパシタＣｓｔｇに蓄積される。
【００４０】
２．発光期間
この状態から、第１走査信号ＳＣｐｎがＬレベルとなり、第２走査信号ＳＣｒｎがＨレベルとなると、プログラム用トランジスタＴｐｒｇ及びプログラム時選択トランジスタＴｓｉｇがオフ状態に設定され、再生時選択トランジスタＴｒｅｐはオン状態に設定される。このとき、保持キャパシタＣｓｔｇの電荷の蓄積状態は変化しないので、駆動トランジスタＴｄｒのゲート電位は、データ電流Ｉｄ３ｍが流れたときの電圧に保持されている。従って、駆動トランジスタＴｄｒのソース・ドレイン間には、そのゲート電圧に応じた大きさの駆動電流Ｉｄｒ（供給電流Ｉｏｌｅｄ）が流れる。詳しくは、供給電流Ｉｏｌｅｄは、駆動トランジスタＴｄｒ→再生時選択トランジスタＴｒｅｐ→有機ＥＬ素子２１という経路で流れる。これによって、有機ＥＬ素子２１は、供給電流Ｉｏｌｅｄ（データ電流Ｉｄ３ｍ）に応じた輝度で発光する。なお、このとき、プログラム期間と発光期間の電流が流れる経路が相違し、それに伴う駆動トランジスタＴｄｒの負荷特性が変わって動作点が変更するため、前記したようにデータ電流Ｉｄ３ｍの値毎に供給電流Ｉｏｌｅｄの変動する割合が相違する。
【００４１】
３．消去期間
有機ＥＬ素子２１が発光し予め定めた時間経過し、第２走査信号ＳＣｒｎがＬレベルとなると、再生時選択トランジスタＴｒｅｐはオフ状態に設定される。従って、有機ＥＬ素子２１は、この時点で供給電流Ｉｏｌｅｄが供給されなくなり、消灯する。続いて、第１走査信号ＳＣｐｎがＨレベルとなると、プログラム用トランジスタＴｐｒｇ及びプログラム時選択トランジスタＴｓｉｇがオン状態に設定される。このとき、データ線Ｘ３ｍに後記する消灯信号Ｖｓｉｇ（電圧ＶＤＤ）が供給される。このとき、保持キャパシタＣｓｔｇの第１の電極に消灯信号Ｖｓｉｇ（電圧ＶＤＤ）が供給される。駆動トランジスタＴｄｒは、そのゲートがソースと同じ電位となってオフ状態になる。
【００４２】
４．消灯期間
この状態から、第１走査信号ＳＣｐｎがＬレベルとなり、第２走査信号ＳＣｒｎがＨレベルとなると、プログラム用トランジスタＴｐｒｇ及びプログラム時選択トランジスタＴｓｉｇがオフ状態に設定され、再生時選択トランジスタＴｒｅｐはオン状態に設定される。このとき、保持キャパシタＣｓｔｇの第１電極の電位は駆動トランジスタＴｄｒのソースの電位と同じ保持されているので、駆動トランジスタＴｄｒはオフ状態に保持される。
従って、前記供給電流Ｉｏｌｅｄは流れないことから、有機ＥＬ素子２１は、次のプログラム期間まで消灯し続ける。
【００４３】
従って、データ電流Ｉｄ３ｍを常に一定の電流値に保ち、発光期間を変更（消灯期間を変更）すれば、一定のデータ電流Ｉｄ３ｍで有機ＥＬ素子２１の輝度階調を制御することができる。つまり、駆動トランジスタＴｄｒの負荷特性が変わって動作点が変更することに伴う、データ電流Ｉｄｍの値毎に供給電流Ｉｏｌｅｄの変動割合を考慮することなく階調制御することができる。
（制御回路１２）
次に制御回路１２について図１に従って説明する。制御回路１２は、外部装置から表示パネル部１１に画像を表示するための画像信号（階調データ）Ｄ及び基本クロック信号ＣＬＫを入力する。
【００４４】
制御回路１２は、基本クロック信号ＣＬＫに基づいて、図６のタイムチャートに示すように、データドライバスタートパルスＳＰＸ、データドライバクロック信号ＣＬＸ、データドライバクロック反転信号ＣＢＸを生成しデータドライバ１４に出力する。
【００４５】
データドライバスタートパルスＳＰＸは、第１走査線Ｙｐ１〜Ｙｐｎの一つを選択する毎に出力され、その選択した一つの走査線Ｙｐ１〜Ｙｐｎ上の各画素２０を図２において左から右へ点順次で選択するための信号である。データドライバクロック信号ＣＬＸ及びデータドライバクロック反転信号ＣＢＸは、相補信号であって、前記データドライバスタートパルスＳＰＸを順番にシフトさせるための信号である。本実施形態では、画素２０は、赤用の画素２０Ｒ、緑用の画素２０Ｇ、青用の画素２０Ｂを一つの組としている。そして、データドライバクロック信号ＣＬＸ、データドライバクロック反転信号ＣＢＸに応答して１組を１単位としてデータドライバスタートパルスＳＰＸがシフトされて、図２において左から右に順番に１組の画素２０Ｒ，２０Ｇ，２０Ｂを選択するようになっている。
【００４６】
制御回路１２は、基本クロック信号ＣＬＫに基づいて、図６のタイムチャートに示すように、ラッチ転送信号ＬＡＴ、電流ドライバ制御信号／ＣＰを生成しデータドライバ１４に出力する。ラッチ転送信号ＬＡＴは、前記選択された走査線上の各画素２０において点順次で書き込まれたデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢを所定のタイミングで保持（ラッチ）するための信号である。電流ドライバ制御信号／ＣＰは、データドライバ１４から各データ線Ｘ１〜Ｘ３ｍにそれぞれ対応するデータ電流Ｉｄ１〜Ｉｄ３ｍまたは消灯信号を出力させるための信号である。
【００４７】
制御回路１２は、基本クロック信号ＣＬＫに基づいて、図６のタイムチャートに示すように、走査ドライバスタートパルスＳＰＹ、走査ドライバクロック信号ＣＬＹ、走査ドライバクロック反転信号ＣＢＹ及びプログラム期間制御信号／ＷＲを生成しデータドライバ１４に出力する。
【００４８】
走査ドライバスタートパルスＳＰＹは、第１走査線Ｙｐ１〜Ｙｐｎ（第２走査線Ｙｒ１〜Ｙｒｎ）を上から下に線順次で走査線を選択する際の最も上の第１走査線Ｙｐ１（第２走査線Ｙｒ１）を選択する際に、出力される信号である。
【００４９】
走査ドライバクロック信号ＣＬＹ及び走査ドライバクロック反転信号ＣＢＹは、相補信号であって、線順次で走査線を選択するために前記走査ドライバスタートパルスＳＰＹを順番にシフトさせるための信号である。
【００５０】
プログラム期間制御信号／ＷＲは、走査ドライバクロック信号ＣＬＹ（走査ドライバクロック反転信号ＣＢＹ）の立上り・立下りに応答して出力される信号であって、画素２０
へのデータ書き込み時間を決定する。
【００５１】
制御回路１２は、画像信号（階調データ）Ｄに基づいて、各画素２０（２０Ｒ，２０Ｇ，２０Ｂ）の赤用デジタルデータ信号ＶＤＲ、緑用デジタルデータ信号ＶＤＧ、青用デジタルデータ信号ＶＤＢを生成する。制御回路１２は、生成したこれらデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢを前記データドライバクロック信号ＣＬＸ及びデータドライバクロック反転信号ＣＢＸに同期してデータドライバ１４に出力する。つまり、制御回路１２は、データドライバクロック信号ＣＬＸ及びデータドライバクロック反転信号ＣＢＸに同期して選択された走査線上の各画素２０（２０Ｒ，２０Ｇ，２０Ｂ）であって左から右に順番に前記点順次に選択画素のデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢを出力する。デジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢは、２値のデジタルデータであって、対応する画素２０の有機ＥＬ素子２１を発光させるか否かを決定するデータである。そして、デジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢがＨレベルの場合には発光させるデータで、デジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢがＬレベルの場合には発光させないデータとしている。
【００５２】
ところで、本実施形態では、有機ＥＬ表示装置１０は、電流プログラム方式を採用するとともに、１フレームを６つの時間比の異なるサブフレームに分割し、発光させるサブフレームを適宜選択することによって中間調を表現する時分割階調方式を採用している。図７に示すように、中間調を６４階調で表現するため、１フレームを６つの第１〜第６サブフレームＳＦ１〜ＳＦ６に区分し、第１〜第６サブフレームＳＦ１〜ＳＦ６の期間ＴＬ１〜ＴＬ６を、
ＴＬ１：ＴＬ２：ＴＬ３：ＴＬ４：ＴＬ５：ＴＬ６＝１：２：４：８：１６：３２
となる時間比で設定されている。
【００５３】
そして、階調データＤが「６３」階調の場合、第１〜第６サブフレームＳＦ１〜ＳＦ６の全てを選択し、発光期間Ｔ（＝ＴＬ１＋ＴＬ２＋ＴＬ３＋ＴＬ４＋ＴＬ５＋ＴＬ６）でだけ発光させて、「６３」階調の階調データＤの輝度の発光が得られるようにする。そして、階調データＤが「３１」階調の場合、第１〜第５サブフレームＳＦ１〜ＳＦ５を選択して、その発光期間Ｔ（＝ＴＬ１＋ＴＬ２＋ＴＬ３＋ＴＬ４＋ＴＬ５）だけ発光させることによって、見かけ上、画素２０を「３１」階調の輝度の発光をさせる。因みに、階調データＤが「１２」階調の場合、第３サブフレームＳＦ３、第４サブフレームＳＦ４を選択して、その発光期間Ｔ（＝ＴＬ３＋ＴＬ４）だけ発光させることによって、画素２０を「１２」階調の輝度で発光をさせる。つまり、データ線Ｘ１〜Ｘ３ｍに「６３」階調に対応する最も大きなデータ電流Ｉｍａｘを供給し、その階調データＤに応じて発光期間Ｔを変更することによって、画素２０をその階調データＤに対応する輝度で発光させる。
【００５４】
このため、制御回路１２は、各画素２０毎にその画素２０の階調データＤに基づいて１フレームの各サブフレームＳＦ１〜ＳＦ６における前記デジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢを作成する。つまり、制御回路１２は、各サブフレームＳＦ１〜ＳＦ６において有機ＥＬ素子２１を発光・非発光を決める２値からなるデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢを作成する。
【００５５】
（走査ドライバ１３）
次に走査ドライバ１３について図２及び図４に従って説明する。図２において、走査ドライバ１３は、制御回路１２から走査ドライバスタートパルスＳＰＹ、走査ドライバクロック信号ＣＬＹ、走査ドライバクロック反転信号ＣＢＹ及びプログラム期間制御信号／ＷＲを入力する、走査ドライバ１３は、これら信号に基づいて第１走査線Ｙｐ〜Ｙｐｎ及び第２走査線Ｙｒ１〜Ｙｒｎを上から下に線順次で選択して１行分の画素２０群を順次選択する。
【００５６】
走査ドライバ１３は、シフトレジスタ１３ａ、レベルシフタ１３ｂを有している。シフトレジスタ１３ａは、図４に示すように、第１走査線Ｙｐ１〜Ｙｐｎ（第２走査線Ｙｒ１〜Ｙｒｎ）に対応したｎ個の保持回路３０を有している。なお、図４では、説明の便宜上、２個の保持回路３０を示す。各保持回路３０は、インバータ回路３１、ラッチ部３２及びナンド回路３３を有している。
【００５７】
各保持回路３０のインバータ回路３１は、奇数段目の保持回路３０のインバータ回路３１には走査ドライバクロック反転信号ＣＢＹが、偶数段目の保持回路３０のインバータ回路３１には走査ドライバクロック信号ＣＬＹが同期信号として入力される。奇数段目の保持回路３０のインバータ回路３１は、走査ドライバクロック反転信号ＣＢＹの立ち上がりに応答して走査ドライバスタートパルスＳＰＹを入力しラッチ部３２に出力する。偶数段目の保持回路３０のインバータ回路３１は、走査ドライバクロック信号ＣＬＹの立ち上がりに応答して走査ドライバスタートパルスＳＰＹを入力しラッチ部３２に出力する。
【００５８】
各保持回路３０のラッチ部３２は、２個のインバータ回路よりなり、奇数段目の保持回路３０のラッチ部３２には走査ドライバクロック信号ＣＬＹが、偶数段目の保持回路３０のラッチ部３２には走査ドライバクロック反転信号ＣＢＹが同期信号として入力される。奇数段目の保持回路３０のラッチ部３２は、走査ドライバクロック信号ＣＬＹの立ち上がりに応答してインバータ回路３１からの走査ドライバスタートパルスＳＰＹを入力し保持する。偶数段目の保持回路３０のラッチ部３２は、走査ドライバクロック反転信号ＣＢＹの立ち上がりに応答してインバータ回路３１からの走査ドライバスタートパルスＳＰＹを入力し保持する。各ラッチ部３２は、保持した走査ドライバスタートパルスＳＰＹを次段の保持回路３０のインバータ回路３１に出力する。
【００５９】
従って、制御回路１２から出力されたＨレベルの走査ドライバスタートパルスＳＰＹは、走査ドライバクロック信号ＣＬＹ及び走査ドライバクロック反転信号ＣＢＹに同期して、第１走査線Ｙｐ１の保持回路３０から順番に第１走査線Ｙｐｎの保持回路３０までシフトされていく。
【００６０】
保持回路３０に設けたナンド回路３３は、その入力端子がラッチ部３２の出力端子と、次段の保持回路３０に設けたラッチ部３２の出力端子と接続されている。従って、各保持回路３０のナンド回路３３は、当該保持回路３０と次段の保持回路３０のラッチ部３２がＨレベルの走査ドライバスタートパルスＳＰＹを保持すると、Ｌレベルの出力信号ＵＹを出力する。そして、ナンド回路３３は、当該保持回路３０のラッチ部３２がその走査ドライバスタートパルスＳＰＹをシフトさせて消失すると、Ｈレベルの出力信号ＵＹを出力する。以後、新たな走査ドライバスタートパルスＳＰＹをラッチ部３２がそれぞれ保持するまで、ナンド回路３３はＨレベルの出力信号ＵＹを出力する。
【００６１】
なお、保持回路３０（ナンド回路３３）から出力される出力信号ＵＹのＬレベルに立ち下がってからＨレベルに立ち上がる期間は、走査ドライバクロック信号ＣＬＹ（走査ドライバクロック反転信号ＣＢＹ）の１/２周期となる。
【００６２】
各保持回路３０に設けたナンド回路３３の出力信号ＵＹは、レベルシフタ１３ｂに出力される。レベルシフタ１３ｂは、各保持回路３０に対応したｎ個の選択回路３５を有している。各選択回路３５は、ノア回路３６、２つの第１及び第２バッファ回路３７，３８を有している。ノア回路３６は、２入力端子のノア回路であって、一方の入力端子には対応するナンド回路３３からの出力信号ＵＹが入力され、他方の入力端子には制御回路１２からのプログラム期間制御信号／ＷＲを入力する。従って、ノア回路３６は出力信号ＵＹ及びプログラム期間制御信号／ＷＲがＬレベルのとき、Ｈレベルの信号を第１バッファ回路
３７に出力する。
【００６３】
各選択回路３５の第１バッファ回路３７は、それぞれ対応する第１走査線Ｙｐ１〜Ｙｐｎにそれぞれ接続されている。従って、各選択回路３５の第１バッファ回路３７は、ノア回路３６から出力されるＨレベルの信号を第１走査信号ＳＣｐ１〜ＳＣｐｎとして第１走査線Ｙｐ１〜Ｙｐｎにそれぞれ出力する。つまり、各選択回路３５の第１バッファ回路３７は、対応する第１走査線に接続された画素２０のプログラム用トランジスタＴｐｒｇ及びプログラム時選択トランジスタＴｓｉｇをオン状態にする。
【００６４】
各選択回路３５の第２バッファ回路３８は、対応する保持回路３０のナンド回路３３から出力信号ＵＹがそれぞれ入力される。各第２バッファ回路３８は、それぞれ対応する第２走査線Ｙｒ１〜Ｙｒｎにそれぞれ接続されている。従って、各選択回路３５の第２バッファ回路３８は、ナンド回路３３から出力されるＨレベルの出力信号ＵＹを第２走査信号ＳＣｒ１〜ＳＣｒｎとして第２走査線Ｙｒ１〜Ｙｒｎにそれぞれ出力する。つまり、各選択回路３５の第２バッファ回路３８は、対応する第２走査線に接続された画素２０の再生時選択トランジスタＴｒｅｐをオン状態にする。
【００６５】
レベルシフタ１３ｂは、第１走査信号ＳＣｐ１〜ＳＣｐｎによって第１走査線Ｙｐ１〜Ｙｐｎを上から順番に下まで線順次で選択しデータ電流Ｉｄ１〜Ｉｄ３ｍをそれぞれ書き込む。そして、レベルシフタ１３ｂは、所定にプログラム期間経過後、第２走査信号ＳＣｒ１〜ＳＣｒｎによって第２走査線Ｙｒ１〜Ｙｒｎを上から順番に下まで線順次で選択し選択した第２走査線Ｙｒ１〜Ｙｒｎ上の画素２０を発光動作させる。
【００６６】
（データドライバ１４）
次にデータドライバ１４について図２及び図５に従って説明する。データドライバ１４は、制御回路１２からデータドライバスタートパルスＳＰＸ、データドライバクロック信号ＣＬＸ、データドライバクロック反転信号ＣＢＸを入力する。また、データドライバ１４は、制御回路１２から赤用デジタルデータ信号ＶＤＲ、緑用デジタルデータ信号ＶＤＧ、青用デジタルデータ信号ＶＤＢを入力する。さらに、データドライバ１４は、制御回路１２からラッチ転送信号ＬＡＴ、電流ドライバ制御信号／ＣＰを入力する。また、データドライバ１４は、定電流回路１５から、それぞれ一定電流値である赤用データ電流ＩＤＲ、緑用データ電流ＩＤＧ、青用データ電流ＩＤＢを入力する。なお、定電流回路１５は、本実施形態では、制御回路１２と同様にデータドライバ１４とは別の回路と構成しているが、データドライバ１４の一部として構成してもよい。そして、データドライバ１４は、これら各信号に基づいて各データ線Ｘ１〜Ｘ３ｍに前記第１走査線Ｙｐ１〜Ｙｐｎの選択動作に同期してデータ電流Ｉｄ１〜Ｉｄ３ｍと消灯信号Ｖｓｉｇを供給する。
【００６７】
データドライバ１４は、シフトレジスタ１４ａ、第１ラッチ回路１４ｂ、第２ラッチ回路１４ｃ及び電流ドライバ１４ｄを有している。そして、本実施形態では、シフトレジスタ１４ａ、第１ラッチ回路１４ｂ、第２ラッチ回路１４ｃとで、請求の範囲に記載したプログラム回路部に対応させている。
【００６８】
（シフトレジスタ１４ａ）
シフトレジスタ１４ａは、図５に示すように、３ｍ本のデータ線Ｘ１〜Ｘ３ｍであって３本のデータ線を１組としその組数に対応した数（ｍ個）の保持回路４０を有している。なお、図５では、説明の便宜上、３個の保持回路４０を示す。各保持回路４０は、インバータ回路４１、ラッチ部４２，ナンド回路４３及びインバータ回路４４を有している。
【００６９】
各保持回路４０のインバータ回路４１は、奇数段目の保持回路４０のインバータ回路４１にはデータドライバクロック信号ＣＬＸが、偶数段目の保持回路４０のインバータ回路
４１にはデータドライバクロック反転信号ＣＢＸが同期信号として入力される。奇数段目の保持回路４０のインバータ回路４１は、データドライバクロック信号ＣＬＸの立ち上がりに応答してデータドライバスタートパルスＳＰＸを入力しラッチ部４２に出力する。偶数段目の保持回路４０のインバータ回路４１は、データドライバクロック反転信号ＣＢＸの立ち上がりに応答してデータドライバスタートパルスＳＰＸを入力しラッチ部４２に出力する。
【００７０】
各保持回路４０のラッチ部４２は、２個のインバータ回路よりなり、奇数段目の保持回路４０のラッチ部４２にはデータドライバクロック反転信号ＣＢＸが、偶数段目の保持回路４０のラッチ部４２にはデータドライバクロック信号ＣＬＸが同期信号として入力される。奇数段目の保持回路４０のラッチ部４２は、データドライバクロック反転信号ＣＢＸの立ち上がりに応答してインバータ回路４１からのデータドライバスタートパルスＳＰＸを入力し保持する。偶数段目の保持回路４０のラッチ部４２は、データドライバクロック信号ＣＬＸの立ち上がりに応答してインバータ回路４１からのデータドライバスタートパルスＳＰＸを入力し保持する。各ラッチ部４２は、保持したデータドライバスタートパルスＳＰＸを次段の保持回路４０のインバータ回路４１に出力する。
【００７１】
従って、制御回路１２から出力されたＨレベルのデータドライバスタートパルスＳＰＸは、データドライバクロック信号ＣＬＸ及びデータドライバクロック反転信号ＣＢＸに同期して、３本のデータ線Ｘ１〜Ｘ３に対応する保持回路４０から順番にデータ線Ｘ３ｍ−２〜Ｘ３ｍに対応する保持回路４０までシフトされていく。
【００７２】
保持回路４０に設けたナンド回路４３は、その入力端子がラッチ部４２の出力端子と、次段の保持回路４０に設けたラッチ部４２の出力端子と接続されている。従って、各保持回路４０のナンド回路４３は、当該保持回路４０と次段の保持回路４０のラッチ部４２がＨレベルのデータドライバスタートパルスＳＰＸを保持すると、Ｌレベルに出力信号ＵＸを出力する。そして、ナンド回路４３は、当該保持回路４０のラッチ部４２がそのデータドライバスタートパルスＳＰＸをシフトさせて消失すると、Ｈレベルに出力信号ＵＸを出力する。以後、新たなデータドライバスタートパルスＳＰＸをラッチ部４２がそれぞれ保持するまで、ナンド回路４３はＨレベルの出力信号ＵＸを出力する。
【００７３】
なお、保持回路４０（ナンド回路４３）から出力される出力信号ＵＸのＬレベルに立ち下がってからＨレベルに立ち上がる期間は、データドライバクロック信号ＣＬＸ（走査ドライバクロック反転信号ＣＢＸ）の１/２周期となる。
【００７４】
各保持回路４０に設けたナンド回路４３の出力信号ＵＸは、電流ドライバ１４ｄに出力されるとともに、インバータ回路４４を介してレベル反転されて反転出力信号ＵＢＸとして第１ラッチ回路１４ｂに出力される。なお、図６では、ｍ個のナンド回路４３に基づく反転出力信号ＵＢＸを、左側からＵＢＸ１、ＵＢＸ２、ＵＢＸ３…ＵＢＸｍ−１、ＵＢＸｍと表記する。
【００７５】
（第１ラッチ回路１４ｂ）
第１ラッチ回路１４ｂは、各保持回路４０から順番に出力される反転出力信号ＵＢＸを入力する。また、第１ラッチ回路１４ｂは、各画素２０Ｒ，２０Ｇ，２０Ｂ毎の赤用デジタルデータ信号ＶＤＲ、緑用デジタルデータ信号ＶＤＧ、青用デジタルデータ信号ＶＤＢを、各保持回路４０から順番に出力される反転出力信号ＵＢＸに同期して入力する。
【００７６】
第１ラッチ回路１４ｂは、各保持回路４０に対応した数の第１メモリ部４５を有している。各第１メモリ部４５は、３個のラッチ部４５Ｒ，４５Ｇ，４５Ｂと３個のＮチャネルＭＯＳトランジスタよりなるスイッチＱＲ１，ＱＧ１，ＱＢ１を有している。スイッチＱ
Ｒ１，ＱＧ１，ＱＢ１のゲートにはＨレベルの反転出力信号ＵＢＸが入力されてオン状態となる。
【００７７】
ラッチ部４５Ｒは、２個のインバータ回路よりなり、スイッチＱＲ１を介して赤用デジタルデータ信号ＶＤＲが入力されるようになっている。ラッチ部４５Ｇは、２個のインバータ回路よりなり、スイッチＱＧ１を介して緑用デジタルデータ信号ＶＤＧが入力されるようになっている。ラッチ部４５Ｂは、２個のインバータ回路よりなり、スイッチＱＢ１を介して青用デジタルデータ信号ＶＤＢが入力されるようになっている。
【００７８】
そして、各ラッチ部４５Ｒ，４５Ｇ，４５Ｂは、対応する保持回路４０からのＬレベルの反転出力信号ＵＢＸに応答して、その時の制御回路１２から出力された赤用デジタルデータ信号ＶＤＲ、緑用デジタルデータ信号ＶＤＧ、青用デジタルデータ信号ＶＤＢをそれぞれ保持する。つまり、第１ラッチ回路１４ｂの各第１メモリ部４５は、左から順番に対応する保持回路４０から出力される反転出力信号ＵＢＸに応答して、赤用デジタルデータ信号ＶＤＲ、緑用デジタルデータ信号ＶＤＧ及び青用デジタルデータ信号ＶＤＢが記憶される。そして、各第１メモリ部４５に記憶された各デジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢは、第２ラッチ回路１４ｃに出力される。
【００７９】
（第２ラッチ回路１４ｃ）
第２ラッチ回路１４ｃは、各第１メモリ部４５に対応した数の第２メモリ部４６を有している。各第２メモリ部４６は、３個のラッチ部４６Ｒ，４６Ｇ，４６Ｂと３個のＮチャネルＭＯＳトランジスタよりなるスイッチＱＲ２，ＱＧ２，ＱＢ２を有している。スイッチＱＲ２，ＱＧ２，ＱＢ２のゲートにはＨレベルのラッチ転送信号ＬＡＴが入力されてオン状態となる。
【００８０】
ラッチ部４６Ｒは、２個のインバータ回路よりなり、スイッチＱＲ２を介して前段のラッチ部４５Ｒが保持した赤用デジタルデータ信号ＶＤＲが入力されるようになっている。ラッチ部４６Ｇは、２個のインバータ回路よりなり、スイッチＱＧ２を介して前段のラッチ部４５Ｇが保持した緑用デジタルデータ信号ＶＤＧが入力されるようになっている。ラッチ部４６Ｂは、２個のインバータ回路よりなり、スイッチＱＢ２を介して前段のラッチ部４５Ｂが保持した青用デジタルデータ信号ＶＤＢが入力されるようになっている。
【００８１】
そして、第２メモリ部４６の各ラッチ部４６Ｒ，４６Ｇ，４６Ｂは、Ｈレベルのラッチ転送信号ＬＡＴに応答して、対応する第１メモリ部４５の各ラッチ部４６Ｒ，４６Ｇ，４６Ｂから赤用デジタルデータ信号ＶＤＲ、緑用デジタルデータ信号ＶＤＧ、青用デジタルデータ信号ＶＤＢをそれぞれ保持する。このＨレベルのラッチ転送信号ＬＡＴは、第２ラッチ回路１４ｃの全ての第２メモリ部４６に同時に出力される。従って、第１ラッチ回路１４ｂの全ての第１メモリ部４５に記憶された各デジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢは、一斉に対応する第２ラッチ回路１４ｃの第２メモリ部４６に記憶される。そして、第２ラッチ回路１４ｃの各第２メモリ部４６に記憶された各デジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢは、電流ドライバ１４ｄに出力される。
【００８２】
（電流ドライバ１４ｄ）
電流ドライバ１４ｄは、各デジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢの他に制御回路１２から電流ドライバ制御信号／ＣＰを入力する。また、電流ドライバ１４ｄは、定電流回路１５から赤用データ電流ＩＤＲ、緑用データ電流ＩＤＧ、青用データ電流ＩＤＢを入力する。赤用データ電流ＩＤＲは、赤用画素２０Ｒが接続されたデータ線に供給される電流であって、予め定めた一定電流値のデータ電流である。緑用データ電流ＩＤＧは、緑用画素２０Ｇが接続されたデータ線に供給される電流であって、予め定めた一定電流値のデータ電流である。青用データ電流ＩＤＢは、青用画素２０Ｂが接続されたデータ線に供給
される電流であって、予め定めた一定電流値のデータ電流である。従って、表示パネル部１１で説明した各データ線Ｘ１〜Ｘ３ｍに供給されるデータ電流Ｉｄ１〜Ｉｄ３ｍは、それぞれ一定電流値である赤用データ電流ＩＤＲ，緑用データ電流ＩＤＧ，青用データ電流ＩＤＢのいずれかとなる。なお、赤用データ電流ＩＤＲ、緑用データ電流ＩＤＧ及び青用データ電流ＩＤＢの大きさは、本実施形態では、プログラム期間において画素２０Ｒ，２０Ｇ，２０Ｂがデータ線の配線容量等によって書き込み不足とならないくらいの大きな値の一定電流値である。
【００８３】
電流ドライバ１４ｄは、第２ラッチ回路１４ｃの第２メモリ部４６に対応した数に駆動部５０を有している。各駆動部５０は、それぞれ第２メモリ部４６のラッチ部４６Ｒ，４６Ｇ，４６Ｂに対応して赤用、緑用、青用の駆動回路５１Ｒ，５１Ｇ，５１Ｂを有している。各駆動回路５０Ｒ，５０Ｇ，５０Ｂは、ノア回路５１、保持容量５２、第１及び第２スイッチングトランジスタＱｓ１，Ｑｓ２、駆動トランジスタＱｄ、第１及び第２選択トランジスタＱｅ１，Ｑｅ２、ゲートトランジスタＱｇを有している。第１及び第２スイッチングトランジスタＱｓ１，Ｑｓ２、駆動トランジスタＱｄ、第１選択トランジスタＱｅ１及びゲートトランジスタＱｇは、本実施形態では、ＮチャネルＭＯＳトランジスタで形成されている。また、第２選択トランジスタＱｅ２はＰチャネルＭＯＳトランジスタで形成されている。
【００８４】
各駆動部５０の駆動回路５１Ｒ，５１Ｇ，５１Ｂに設けたノア回路５１は、その一方の入力端子に対応するシフトレジスタ１４ａの保持回路４０から出力信号ＵＸをそれぞれ入力するとともに、他方の入力端子に制御回路１２から電流ドライバ制御信号／ＣＰを入力する。従って、電流ドライバ制御信号／ＣＰと出力信号ＵＸが共にＬレベルのときＨレベルの制御信号ＳＧを出力する。つまり、電流ドライバ制御信号／ＣＰがＬレベルの状態にあって、シフトレジスタ１４ａの各保持回路４０が順番にＬレベルの出力信号ＵＸを出力していくと、各駆動部５０は左から順番にその駆動部５０の駆動回路５１Ｒ，５１Ｇ，５１Ｂに設けたノア回路５１からＨレベルの制御信号ＳＧを出力する。
【００８５】
赤用駆動回路５１Ｒの第１及び第２スイッチングトランジスタＱｓ１，Ｑｓ２は直列に接続され、その直列回路の一端は赤用データ電流ＩＤＲを供給する電源線に接続され、他端は保持容量５２を介して駆動電圧Ｖｓｓを供給する電源線に接続されている。第１及び第２スイッチングトランジスタＱｓ１，Ｑｓ２のゲートはノア回路５１の出力端子に接続されている。駆動トランジスタＱｄのゲート・ドレイン間には前記保持容量５２が接続されている。従って、ノア回路５１からＨレベルの制御信号ＳＧが出力され、第１及び第２スイッチングトランジスタＱｓ１，Ｑｓ２がオン状態となる。このとき、駆動トランジスタＱｄはダイオード接続となり、第１及び第２スイッチングトランジスタＱｓ１，Ｑｓ２がオン状態となる。これによって、赤用データ電流ＩＤＲが、第１スイッチングトランジスタＱｓ１及び駆動トランジスタＱｄを経由して流れる。このとき、赤用データ電流ＩＤＲに相対した電荷が保持容量５２に蓄積される。
【００８６】
駆動トランジスタＱｄのソースは、第１選択トランジスタＱｅ１及びゲートトランジスタＱｇを介して対応するデータ線に接続されている。第２選択トランジスタＱｅ２は一端が駆動電圧ＶＤＤが供給される電源線に接続され他端がゲートトランジスタＱｇを介して対応するデータ線Ｘ１〜Ｘ３ｍに接続されている。
【００８７】
また、ゲートトランジスタＱｇのゲートは、電流ドライバ制御信号／ＣＰが入力される。電流ドライバ制御信号／ＣＰがＨレベルのとき、オン状態となる。つまり、ゲートトランジスタＱｇは、保持容量５２に赤用データ電流ＩＤＲに相対した電荷を蓄積させているとき以外はオン状態になっている。
【００８８】
第１及び第２選択トランジスタＱｅ１，Ｑｅ２のゲートは、対応する第２メモリ部４６のラッチ部４６Ｒから赤用デジタルデータ信号ＶＤＲが入力される。従って、ゲートトランジスタＱｇがオン状態であって、赤用デジタルデータ信号ＶＤＲがＨレベルのとき、第１選択トランジスタＱｅ１がオン状態（第２選択トランジスタＱｅ２がオフ状態）になり、駆動トランジスタＱｄは保持容量５２に蓄積した電荷に相対した電流（赤用データ電流ＩＤＲ）が流れる。つまり、データ線を介して選択された画素２０に赤用データ電流ＩＤＲが書き込まれることになる。反対に、ゲートトランジスタＱｇがオン状態であって、赤用デジタルデータ信号ＶＤＲがＬレベルのとき、第２選択トランジスタＱｅ２がオン状態（第１選択トランジスタＱｅ１がオフ状態）になり、駆動電圧ＶＤＤが前記消灯信号Ｖｓｉｇとしてデータ線を介して選択された画素２０に供給される。つまり、駆動電圧ＶＤＤ（消灯信号Ｖｓｉｇ）によって、画素２０の駆動トランジスタＴｄｒがオフされ、当該画素２０の有機ＥＬ素子２１は発光を停止する。
【００８９】
なお、緑用及び青用の駆動回路５１Ｇ，５１ｂは、赤用データ電流ＩＤＲと赤用デジタルデータ信号ＶＤＲがそれぞれ緑用及び青用データ電流ＩＤＧ，ＩＤＢと緑用及び青用デジタルデータ信号ＶＤＧ，ＶＤＢに変わるだけなので説明は省略する。
【００９０】
次に、上記のように構成した有機ＥＬ表示装置１０の作用を図６に示すタイムチャートに従って説明する。
今、１フレームの階調データＤが制御回路１２に入力されると、制御回路１２は、各画素２０毎に第１〜第６サブフレームＳＦ１〜ＳＦ６におけるデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢを作成する。そして、１フレーム分の各画素２０の第１〜第６サブフレームＳＦ１〜ＳＦ６におけるデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢが作成されると、第１サブフレームＳＦ１のための表示動作を開始する。
【００９１】
（期間Ｚ１）
先ず、制御回路１２は、データドライバ１４のシフトレジスタ１４ａに対して、データドライバクロック信号ＣＬＸ及びデータドライバクロック反転信号ＣＢＸを出力するとともに、データドライバスタートパルスＳＰＸを１つ出力する。シフトレジスタ１４ａは、データドライバクロック信号ＣＬＸ（データドライバクロック反転信号ＣＢＸ）に同期してデータドライバスタートパルスＳＰＸを、３本のデータ線Ｘ１〜Ｘ３に対応する保持回路４０から順番にデータ線Ｘ３ｍ−２〜Ｘ３ｍに対応する保持回路４０までシフトされていく。そして、シフトレジスタ１４ａは、第１ラッチ回路１４ｂに対してＨレベルの反転出力信号ＵＢＸ１〜ＵＢＸｍを順番に出力する。
【００９２】
制御回路１２は、データドライバクロック信号ＣＬＸに同期して、すなわち、順番に出力されるＨレベルの反転出力信号ＵＢＸ１〜ＵＢＸｍに同期して、第１走査線Ｙｐ１上の画素２０の第１サブフレームＳＦ１におけるデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢを出力する。このとき、制御回路１２は、デジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢを左の画素２０から右の画素２０に順番に出力する。従って、第１ラッチ回路１４ｂに設けた各第１メモリ部４５のラッチ部４５Ｒ，４５Ｇ，４５Ｂには、点順次で対応するデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢが記憶される。
【００９３】
一方、この第１ラッチ回路１４ｂの記憶動作中、電流ドライバ１４ｄは、Ｈレベルの出力信号ＵＸを順番に入力する。このとき、電流ドライバ制御信号／ＣＰがＬレベルの状態なので、電流ドライバ１４ｄは、順番に入力されてくる出力信号ＵＸに応答し、対応する駆動部５０に対して電流のプログラムを順番に行う。つまり、各駆動部５０おいて、赤用駆動回路５１Ｒには赤用データ電流ＩＤＲの電流値が、緑用駆動回路５１Ｇには緑用データ電流ＩＤＧの電流値が、青用駆動回路５１Ｂには青用データ電流ＩＤＢの電流値が、それぞれの保持容量５２にプログラムされる。従って、赤用駆動回路５１Ｒ、緑用駆動回路
５１Ｇ及び青用駆動回路５１Ｂからなるｍ個の駆動部５０は、一斉にデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢをプログラムするのではなく、１個ずつ順番にプログラムするため、定電流回路１５の負荷は小さくてすむ。
【００９４】
また、この期間Ｚ１の間、走査ドライバ１３に走査ドライバスタートパルスＳＰＹが制御回路１２から入力されているが、第１走査線Ｙｐ１及び第２走査線Ｙｒ１は選択されていない。
【００９５】
（期間Ｚ２）
第１ラッチ回路１４ｂに設けた全ての第１メモリ部４５のラッチ部４５Ｒ，４５Ｇ，４５Ｂにデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢが記憶されると、制御回路１２は、電流ドライバ制御信号／ＣＰをＨレベルの状態にするとともに、ラッチ転送信号ＬＡＴをＨレベルにする。その結果、第２ラッチ回路１４ｃのスイッチＱＲ２，ＱＧ２，ＱＢ２及び電流ドライバ１４ｄのゲートトランジスタＱｇがオン状態となる、
そして、前記各第１メモリ部４５のラッチ部４５Ｒ，４５Ｇ，４５Ｂのデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢは、対応する第２ラッチ回路１４ｃの前記各第２メモリ部４６のラッチ部４６Ｒ，４６Ｇ，４６Ｂに一斉に記憶される。そして、各第２メモリ部４６のラッチ部４６Ｒ，４６Ｇ，４６Ｂは、それぞれデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢを対応する電流ドライバ１４ｄに設けた駆動部５０の駆動回路５１Ｒ，５１Ｇ，５１Ｂに一斉に出力する。
【００９６】
従って、各駆動部５０の駆動回路５１Ｒ，５１Ｇ，５１Ｂは、発光させるためのＨレベルのデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢのとき、第１選択トランジスタＱｅ１がオン状態となる。その結果、駆動回路５１Ｒ，５１Ｇ，５１Ｂは、前記期間Ｚ１のときにプログラムしたデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢが第１選択トランジスタＱｅ１及びゲートトランジスタＱｇを介してデータ線に出力する。
【００９７】
反対に、各駆動部５０の駆動回路５１Ｒ，５１Ｇ，５１Ｂは、非発光にするためのＬレベルのデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢのとき、第２選択トランジスタＱｅ２がオン状態となる。その結果、駆動回路５１Ｒ，５１Ｇ，５１Ｂは、駆動電圧ＶＤＤを消灯信号Ｖｓｉｇとして第２選択トランジスタＱｅ２及びゲートトランジスタＱｇを介してデータ線に出力する。
【００９８】
そして、この期間Ｚ２において、走査ドライバ１３は、Ｈレベルの第１走査信号ＳＣｐ１とＬレベルの第２走査信号ＳＣｒ１が出力されている。すなわち、第１走査線Ｙｐ１（第２走査線Ｔｒ１）上の各画素２０におけるプログラム期間となっている。従って、第１走査線Ｙｐ１（第２走査線Ｔｒ１）上の各画素２０は、それぞれのデータ線Ｘ１〜Ｘ３ｍを介してデータ電流Ｉｄ１〜Ｉｄ３ｍ（一定電流値のデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢ）または消灯信号Ｖｓｉｇが供給される。その結果、データ電流ＩＤＲ，ＩＤＧ，ＩＤＢが供給される画素２０は、データ電流ＩＤＲ，ＩＤＧ，ＩＤＢに対応した電圧が保持キャパシタＣｓｔｇに蓄えられる。一方、消灯信号Ｖｓｉｇが供給される画素２０は、消灯信号Ｖｓｉｇ（駆動電圧ＶＤＤ）が保持キャパシタＣｓｔｇに供給され駆動トランジスタＴｄｒをオフ状態にする。
【００９９】
このとき、データドライバ１４では、ラッチ転送信号ＬＡＴがＨレベルからＬレベルになる。さらに、前記と同様に、データドライバ１４に対して、制御回路１２からデータドライバスタートパルスＳＰＸが入力されるとともに、上から２番目の第１走査線Ｙｐ２（第２走査線Ｙｒ２）上の画素２０のためのデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢが順番に入力される。これによって、第１ラッチ回路１４ｂの各第１メモリ部４５のラッチ部４５Ｒ，４５Ｇ，４５Ｂに、上から２番目の第１走査線Ｙｐ２上の各画素２０のデジタ
ルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢが順番に記憶される。
【０１００】
（期間Ｚ３）
期間Ｚ３において、走査ドライバ１３は、Ｌレベルの第１走査信号ＳＣｐ１と、Ｈレベルの第２走査信号ＳＣｒ１を出力する。これによって、第１走査線Ｙｐ１（第２走査線Ｔｒ１）上の各画素２０を発光動作させる発光期間（この場合、第１サブフレームＳＦ１の発光期間）となる。これによって、従って、第１走査線Ｙｐ１（第２走査線Ｔｒ１）上の各画素２０の再生時選択トランジスタＴｒｅｐはオン状態になり、プログラム用トランジスタＴｐｒｇ及びプログラム時選択トランジスタＴｓｉｇをオフ状態にする。従って、第１走査線Ｙｐ１（第２走査線Ｔｒ１）上の各画素２０の駆動トランジスタＴｄｒは、データ電流ＩＤＲ，ＩＤＧ，ＩＤＢに基づいて保持された保持キャパシタＣｓｔｇの電圧に相対した駆動電流Ｉｄｒを供給電流Ｉｏｌｅｄとして有機ＥＬ素子２１に供給する。その結果、有機ＥＬ素子２１はデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢに相対した供給電流Ｉｏｌｅｄで発光する。一方、消灯信号Ｖｓｉｇに基づいた電圧が保持キャパシタＣｓｔｇが保持されている場合には、駆動トランジスタＴｄｒはオフ状態となり、供給電流Ｉｏｌｅｄが有機ＥＬ素子２１に供給されない。従って、有機ＥＬ素子２１はデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢに相対した供給電流Ｉｏｌｅｄで発光しない。
【０１０１】
この発光・非発光状態は、第２サブフレームＳＦ２において、新たなデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢに基づく発光・非発光制御まで保持される。
この期間Ｚ３において、第１ラッチ回路１４ｂに記憶した上から２番目の第１走査線Ｙｐ２（第２走査線Ｔｒ２）上の各画素２０のデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢが、第２ラッチ回路１４ｃに記憶される。そして、走査ドライバ１３は、Ｈレベルの第１走査信号ＳＣｐ２とＬレベルの第２走査信号ＳＣｒ２が出力されている。すなわち、上から２番目の第１走査線Ｙｐ２（第２走査線Ｔｒ２）上の各画素２０についてのプログラム期間となる。
【０１０２】
さらに、データドライバ１４に対して、制御回路１２からデータドライバスタートパルスＳＰＸが入力されるとともに、上から３番目の第１走査線Ｙｐ３（第２走査線Ｙｒ３）上の画素２０のためのデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢが順番に入力される。これによって、第１ラッチ回路１４ｂの各第１メモリ部４５のラッチ部４５Ｒ，４５Ｇ，４５Ｂに、上から３番目の第１走査線Ｙｐ３上の各画素２０のデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢが順番に記憶される。
【０１０３】
以後、同様な動作を行い、最も下のｎ番目の第１走査線Ｙｐｎ（第２走査線Ｙｒｎ）上の画素２０について発光・非発光の動作が完了すると、第１サブフレームＳＦ１の表示動作が終了して、第２サブフレームＳＦ２のための動作を行う。そして、この第２サブフレームＳＦ２における動作及びその後の第３〜第６サブフレームＳＦ３〜ＳＦ６についても、第１サブフレームＳＦ１と同様な動作が繰返されて１フレームの画像が表示パネル部１１の各画素２０によって表現される。そして、１フレームの画像表示動作が終了すると、次の１フレームのための画像表示動作が同様に行われる。
【０１０４】
従って、例えば、階調データＤが「６３」階調の画素２０の場合、デジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢに基づいて第１〜第６サブフレームＳＦ１〜ＳＦ６の全てのフレームでデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢに基づく発光をする。その発光期間ＴはＴ＝ＴＬ１＋ＴＬ２＋ＴＬ３＋ＴＬ４＋ＴＬ５＋ＴＬ６となる。
【０１０５】
また、階調データＤが「１５」階調の画素２０の場合、デジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢに基づいて第１〜第４サブフレームＳＦ１〜ＳＦ４でデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢに基づく発光をし、第５及び第６サブフレームＳＦ５，ＳＦ６で消灯する。
その発光期間ＴはＴ＝ＴＬ１＋ＴＬ２＋ＴＬ３＋ＴＬ４となる。
【０１０６】
さらに、階調データＤが「３」階調の画素２０の場合、デジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢに基づいて第１及び第２サブフレームＳＦ１，ＳＦ２でデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢに基づく発光をし、第３〜第６サブフレームＳＦ３〜ＳＦ６で消灯する。その発光期間ＴはＴ＝ＴＬ１＋ＴＬ２となる。
【０１０７】
さらに、階調データＤが「６」階調の画素２０の場合、デジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢに基づいて第２及び第３サブフレームＳＦ２，ＳＦ３でデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢに基づく発光をし、第１、第４〜第６サブフレームＳＦ１，ＳＦ４〜ＳＦ６で消灯する。その発光期間ＴはＴ＝ＴＬ２＋ＴＬ３となる。
【０１０８】
つまり、データ線Ｘ１〜Ｘ３ｍに一定の電流値のデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢを供給し、その階調データＤに応じて発光期間Ｔを変更することによって、画素２０をその階調データＤに対応する輝度で見かけ上、発光させる。従って、低階調の階調データＤであっても、大きなデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢを画素２０にデータ線を介して供給するため、データ線の配線容量等による供給不足が生じることはない。また、外部装置から入力される「０」〜「６３」階調の範囲の階調データＤに対し常に一定のデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢを画素２０に供給させるようにした。従って、駆動トランジスタＴｄｒのデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢの供給時の動作点から有機ＥＬ素子２１の発光時の動作点へのシフトは、階調データＤの値に関係なく常に一定となる。その結果、従来のように、動作点がシフトすることによるドレイン電流の変化が、データ電流値毎に相違することによって、そのデータ電流値に相対した輝度が得られず輝度ずれが生じるといった問題はなくなる。
【０１０９】
上記実施形態によれば、以下のような効果を得ることができる。
（１）本実施形態では、階調データＤに関係なく常に一定電流値の供給電流Ｉｏｌｅｄを有機ＥＬ素子２１に供給する。そして、１フレームを第１〜第６サブフレームＳＦ１〜ＳＦ６の分割し、階調データＤに基づいて第１〜第６サブフレームＳＦ１〜ＳＦ６を適宜選択することによって、階調データＤに応じた中間調を表現する時分割階調方式、いわゆる、電流プログラム型時間階調方式で画像を表現することができる。
【０１１０】
（２）本実施形態では、データ電流ＩＤＲ，ＩＤＧ，ＩＤＢは常に書き込み不足が生じないくらいの大きな一定の電流値に設定した。従って、低階調の階調データＤの場合でも大きな値のデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢが画素２０Ｒ，２０Ｇ，２０Ｂに供給されるため、データ線の配線容量等による書き込み不足が生じることはない。
【０１１１】
階調データＤに対し常に一定のデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢを画素２０Ｒ，２０Ｇ，２０Ｂに供給させることから、駆動トランジスタＴｄｒのデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢの供給時の動作点から有機ＥＬ素子２１の発光時の動作点へのシフトは、階調データＤの値に関係なく常に一定となる。従って、動作点がシフトすることによるドレイン電流の変化が、データ電流値毎にその値が相違することによって、そのデータ電流値に相対した輝度が得られず輝度ずれが生じるといった問題はなくなる。
【０１１２】
（３）本実施形態では、電流ドライバ１４ｄは、各データ線Ｘ１〜Ｘ３ｍに対応する駆動回路５１Ｒ，５１Ｇ，５１Ｂを設けた。そして、その各駆動回路５１Ｒ，５１Ｇ，５１Ｂは、それぞれ２値のデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢに基づいて、一定電流値にデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢと、消灯信号Ｖｓｉｇのいずれかを対応するデータ線に供給するようにした。これによって、電流プログラム型時間階調方式を用いた階調データＤに応じた中間調の表現を簡単に実現することができる。
【０１１３】
（４）本実施形態では、赤用駆動回路５１Ｒ、緑用駆動回路５１Ｇ及び青用駆動回路５１Ｂからなるｍ個の駆動部５０について、シフトレジスタ１４ａからの出力信号ＵＸに基づいて１個ずつ順番にデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢを供給しそれぞれの保持容量５２にプログラムするようにした。従って、全ての駆動部５０の赤用駆動回路５１Ｒ、緑用駆動回路５１Ｇ及び青用駆動回路５１Ｂに対してデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢが一斉に定電流回路１５から供給されないので、定電流回路１５の負荷は小さくてすみ、回路規模も小さくすることができる。
（第２実施形態）
次に、本発明を具体化した第２実施形態を図８〜図１２に従って説明する。本実施形態では、前記実施形態が図８に示す単純時分割階調駆動であったのに対し、図１２に示すように、第１〜第６サブフレームＳＦ１〜ＳＦ６からなる１フレームのなかに非発光期間を設けた時分割階調、いわゆるリセット駆動による時分割階調である点が相違する。ここでは、第１実施形態と相違する部分について詳細に説明し、同じ構成の部分は符号を同じにしてその詳細な説明は省略する。
【０１１４】
図８は、有機ＥＬ表示装置１０の電気的構成を説明するための要部ブロック回路図を示し、走査ドライバ１３とデータドライバ１４が、前記実施形態とその構成を異にしている。走査ドライバ１３は、シフトレジスタ１３ｃ、選択回路１３ｄ及びレベルシフタ１３ｅを有している。また、走査ドライバ１３は、第１実施形態の走査ドライバスタートパルスＳＰＹに替えて走査ドライバ書き込み用スタートパルスＳＰＹＤ、走査ドライバ消去用スタートパルスＳＰＹＥを入力するとともに、書き込み期間選択信号ＩＮＨを新たに入力する。なお、この走査ドライバ書き込み用スタートパルスＳＰＹＤ、走査ドライバ消去用スタートパルスＳＰＹＥ及び書き込み期間選択信号ＩＮＨは、制御回路１２が生成し走査ドライバ１３に出力される。
【０１１５】
一方、データドライバ１４は、新たにデータ線リセット制御信号／ＲＳＴを入力する。データ線リセット制御信号／ＲＳＴは、制御回路１２が生成しデータドライバ１４に出力される。
【０１１６】
（走査ドライバ１３）
図９に示すように、走査ドライバ１３のシフトレジスタ１３ｃは、第１走査線Ｙｐ１〜Ｙｐｎ（第２走査線Ｙｒ１〜Ｙｒｎ）に対応してｎ個の第１保持回路６０及びｎ個の第２保持回路７０を有している。なお、図９では、説明の便宜上、２個の第１保持回路６０及び第２保持回路７０を示す。
【０１１７】
各第１保持回路６０は、インバータ回路６１、ラッチ部６２及びナンド回路６３を有している。各第１保持回路６０のインバータ回路６１は、奇数段目の第１保持回路６０のインバータ回路６１には走査ドライバクロック反転信号ＣＢＹが、偶数段目の第１保持回路６０のインバータ回路６１には走査ドライバクロック信号ＣＬＹが同期信号として入力される。奇数段目の第１保持回路６０のインバータ回路６１は、走査ドライバクロック反転信号ＣＢＹの立ち上がりに応答して走査ドライバ書き込み用スタートパルスＳＰＹＤを入力しラッチ部６２に出力する。偶数段目の第１保持回路６０のインバータ回路６１は、走査ドライバクロック信号ＣＬＹの立ち上がりに応答して走査ドライバ書き込み用スタートパルスＳＰＹＤを入力しラッチ部６２に出力する。
【０１１８】
各第１保持回路６０のラッチ部６２は、２個のインバータ回路よりなり、奇数段目の第１保持回路６０のラッチ部６２には走査ドライバクロック信号ＣＬＹが、偶数段目の第１保持回路６０のラッチ部６２には走査ドライバクロック反転信号ＣＢＹが同期信号として入力される。奇数段目の第１保持回路６０のラッチ部６２は、走査ドライバクロック信号
ＣＬＹの立ち上がりに応答してインバータ回路６１からの走査ドライバ書き込み用スタートパルスＳＰＹＤを入力し保持する。偶数段目の第１保持回路６０のラッチ部６２は、走査ドライバクロック反転信号ＣＢＹの立ち上がりに応答してインバータ回路６１からの走査ドライバ書き込み用スタートパルスＳＰＹＤを入力し保持する。各ラッチ部６２は、保持した走査ドライバ書き込み用スタートパルスＳＰＹＤを次段の第１保持回路６０のインバータ回路６１に出力する。
【０１１９】
従って、制御回路１２から出力されたＨレベルの走査ドライバ書き込み用スタートパルスＳＰＹＤは、走査ドライバクロック信号ＣＬＹ及び走査ドライバクロック反転信号ＣＢＹに同期して、第１走査線Ｙｐ１（第２走査線Ｙｒ１）の第１保持回路６０から順番に第１走査線Ｙｐｎ（第２走査線Ｔｒｎ）の第１保持回路６０までシフトされていく。
【０１２０】
第１保持回路６０に設けたナンド回路６３は、その入力端子がラッチ部６２の出力端子と、次段の第１保持回路６０に設けたラッチ部６２の出力端子と接続されている。従って、各第１保持回路６０のナンド回路６３は、当該第１保持回路６０と次段の第１保持回路６０のラッチ部６２がＨレベルの走査ドライバ書き込み用スタートパルスＳＰＹＤを保持すると、Ｌレベルの第１出力信号ＵＹ１を出力する。そして、ナンド回路６３は、当該第１保持回路６０のラッチ部６２がその走査ドライバ書き込み用スタートパルスＳＰＹＤをシフトさせて消失すると、Ｈレベルの第１出力信号ＵＹ１を出力する。以後、新たな走査ドライバ書き込み用スタートパルスＳＰＹＤをラッチ部６２がそれぞれ保持するまで、ナンド回路６３はＨレベルの第１出力信号ＵＹ１を出力する。
【０１２１】
なお、第１保持回路６０（ナンド回路６３）から出力される第１出力信号ＵＹ１のＬレベルに立ち下がってからＨレベルに立ち上がる期間は、走査ドライバクロック信号ＣＬＹ（走査ドライバクロック反転信号ＣＢＹ）の１/２周期となる。
【０１２２】
前記各第２保持回路７０は、インバータ回路７１、ラッチ部７２及びナンド回路７３を有している。各第２保持回路７０のインバータ回路７１は、奇数段目の第２保持回路７０のインバータ回路７１には走査ドライバクロック信号ＣＬＹが、偶数段目の第２保持回路７０のインバータ回路７１には走査ドライバクロック反転信号ＣＢＹが同期信号として入力される。奇数段目の第２保持回路７０のインバータ回路７１は、走査ドライバクロック信号ＣＬＹの立ち上がりに応答して走査ドライバ消去用スタートパルスＳＰＹＥを入力しラッチ部７２に出力する。偶数段目の第２保持回路７０のインバータ回路７１は、走査ドライバクロック反転信号ＣＢＹの立ち上がりに応答して走査ドライバ消去用スタートパルスＳＰＹＥを入力しラッチ部７２に出力する。
【０１２３】
各第２保持回路７０のラッチ部７２は、２個のインバータ回路よりなり、奇数段目の第２保持回路７０のラッチ部７２には走査ドライバクロック反転信号ＣＢＹが、偶数段目の第２保持回路７０のラッチ部７２には走査ドライバクロック信号ＣＬＹが同期信号として入力される。奇数段目の第２保持回路７０のラッチ部７２は、走査ドライバクロック反転信号ＣＢＹの立ち上がりに応答してインバータ回路７１からの走査ドライバ消去用スタートパルスＳＰＹＥを入力し保持する。偶数段目の第２保持回路７０のラッチ部７２は、走査ドライバクロック信号ＣＬＹの立ち上がりに応答してインバータ回路７１からの走査ドライバ消去用スタートパルスＳＰＹＥを入力し保持する。各ラッチ部７２は、保持した走査ドライバ消去用スタートパルスＳＰＹＥを次段の第２保持回路７０のインバータ回路７１に出力する。
【０１２４】
従って、制御回路１２から出力されたＨレベルの走査ドライバ消去用スタートパルスＳＰＹＥは、走査ドライバクロック信号ＣＬＹ及び走査ドライバクロック反転信号ＣＢＹに同期して、第１走査線Ｙｐ１（第２走査線Ｙｒ１）の第２保持回路７０から順番に第１走
査線Ｙｐｎ（第２走査線Ｙｒｎ）の第２保持回路７０までシフトされていく。
【０１２５】
第２保持回路７０に設けたナンド回路７３は、その入力端子がラッチ部７２の出力端子と、次段の第２保持回路７０に設けたラッチ部７２の出力端子と接続されている。従って、各第２保持回路７０のナンド回路７３は、当該第２保持回路７０と次段の第２保持回路７０のラッチ部７２がＨレベルの走査ドライバ消去用スタートパルスＳＰＹＥを保持すると、Ｌレベルの第２出力信号ＵＹ２を出力する。そして、ナンド回路７３は、当該第２保持回路７０のラッチ部７２がその走査ドライバ消去用スタートパルスＳＰＹＥをシフトさせて消失すると、Ｈレベルの第２出力信号ＵＹ２を出力する。以後、新たな走査ドライバ消去用スタートパルスＳＰＹＥをラッチ部７２がそれぞれ保持するまで、ナンド回路７３はＨレベルの第１出力信号ＵＹ１を出力する。
【０１２６】
なお、第２保持回路７０（ナンド回路７３）から出力される第２出力信号ＵＹ２のＬレベルに立ち下がってからＨレベルに立ち上がる期間は、走査ドライバクロック信号ＣＬＹ（走査ドライバクロック反転信号ＣＢＹ）の１/２周期となる。
【０１２７】
各第１保持回路６０の第１出力信号ＵＹ１及び各第２保持回路７０の第２出力信号ＵＹ２は、選択回路１３ｄに出力される。選択回路１３ｄは、第１走査線Ｙｐ１〜Ｙｐｎ（第２走査線Ｙｒ１〜Ｙｒｎ）に対応してｎ個の選択部７５を有している。
【０１２８】
各選択部７５は、第１〜第４ノア回路７５ａ〜７５ｄを有している。第１ノア回路７５ａは、２入力端子のノア回路であって、一方の入力端子には対応する第１保持回路６０から第１出力信号ＵＹ１を入力し、他方の入力端子にはインバータ回路７６を介して書き込み期間選択信号ＩＮＨを入力する。第２ノア回路７５ｂは、２入力端子のノア回路であって、一方の入力端子には対応する第２保持回路７０から第２出力信号ＵＹ２を入力し、他方の入力端子には書き込み期間選択信号ＩＮＨを入力する。期間選択信号ＩＮＨは、図１１に示すように、走査ドライバクロック反転信号ＣＢＹの１/２周期で反転動作を行う信
号であって、走査ドライバクロック反転信号ＣＢＹの立上がりと立下りに応答してＨレベルに立上が信号である。つまり、走査ドライバクロック反転信号ＣＢＹの反転動作し、次の反転動作までの前半はＨレベルに、後半はＬレベルとなる。
【０１２９】
従って、第１ノア回路７５ａは、第１出力信号ＵＹ１がＬレベルで期間選択信号ＩＮＨがＨレベルのとき、Ｈレベルの出力信号を出力する。つまり、第１保持回路６０が走査ドライバ書き込み用スタートパルスＳＰＹＤを保持してから、走査ドライバクロック反転信号ＣＢＹの半周期分だけ、第１ノア回路７５ａは、Ｈレベルの出力信号を出力する。
【０１３０】
一方、第２ノア回路７５ｂは、第２出力信号ＵＹ２と期間選択信号ＩＮＨが共にＬレベルのとき、Ｈレベルの出力信号を出力する。つまり、第２保持回路７０が走査ドライバ消去用スタートパルスＳＰＹＥを保持しかつ走査ドライバクロック反転信号ＣＢＹの半周期分だけ経過してから、同走査ドライバクロック反転信号ＣＢＹの半周期分だけ第２ノア回路７５ｂは、Ｈレベルの出力信号を出力する。
【０１３１】
第３ノア回路７５ｃは、２入力端子のノア回路であって、一方の入力端子には第１ノア回路７５ａからの出力信号が入力され、他方の入力端子には第２ノア回路７５ｂからの出力信号が入力される。そして、第３ノア回路７５ｃは、第１ノア回路７５ａと第２ノア回路７５ｂのいずれか一方がＨレベルの出力信号を出力したとき、Ｌレベルの第３出力信号ＵＹ３を次段のレベルシフタ１３ｅのバッファ回路７７を介して対応する第２走査線Ｙｒ１〜Ｙｒｎに出力する。また、第３ノア回路７５ｃは、第１ノア回路７５ａと第２ノア回路７５ｂが共にＬレベルの出力信号を出力したとき、Ｈレベルの第３出力信号ＵＹ３を第２走査信号ＳＣｒ１〜ＳＣｒｎとしてレベルシフタ１３ｅのバッファ回路７７を介して対
応する第２走査線Ｙｒ１〜Ｙｒｎに出力する。
【０１３２】
第４ノア回路７５ｄは、２入力端子のノア回路であって、一方の入力端子が前記第３ノア回路７５ｃの第３出力信号ＵＹ３を入力し、他方の入力端子がプログラム期間制御信号／ＷＲを入力する。そして、第４ノア回路７５ｄは第３出力信号ＵＹ３及びプログラム期間制御信号／ＷＲが共にＬレベルのとき、Ｈレベルの第４出力信号ＵＹ４を第１走査信号ＳＣｐ１〜ＳＣｐｎとして次段のレベルシフタ１３ｅのバッファ回路７８を介して対応する第１走査線Ｙｐ１〜Ｙｐｎに出力する。
【０１３３】
このように、走査ドライバ１３は、走査ドライバ書き込み用スタートパルスＳＰＹＤに基づいて各走査線上の画素２０のプログラム用トランジスタＴｐｒｇ、プログラム時選択トランジスタＴｓｉｇ及び再生時選択トランジスタＴｒｅｐをオン・オフ状態にする第１及び第２走査信号ＳＣｐ１〜ＳＣｐｎ，ＳＣｒ１〜ＳＣｒｎを生成する。また、走査ドライバ１３は、走査ドライバ消去用スタートパルスＳＰＹＥに基づいて各走査線上の画素２０のプログラム用トランジスタＴｐｒｇ、プログラム時選択トランジスタＴｓｉｇ及び再生時選択トランジスタＴｒｅｐをオン・オフ状態にする第１及び第２走査信号ＳＣｐ１〜ＳＣｐｎ，ＳＣｒ１〜ＳＣｒｎを生成する。
【０１３４】
さらに、走査ドライバ１３は、期間選択信号ＩＮＨに基づいて、走査ドライバ書き込み用スタートパルスＳＰＹＤに基づく各第１及び第２走査信号ＳＣｐ１〜ＳＣｐｎ，ＳＣｒ１〜ＳＣｒｎを、各第１保持回路６０が走査ドライバ書き込み用スタートパルスＳＰＹＤを保持してから、走査ドライバクロック反転信号ＣＢＹの前半の半周期の間（図１１において書き込み期間）、画素２０を選択するために反転する。また、走査ドライバ１３は、期間選択信号ＩＮＨに基づいて、走査ドライバ消去用スタートパルスＳＰＹＥに基づく各第１及び第２走査信号ＳＣｐ１〜ＳＣｐｎ，ＳＣｒ１〜ＳＣｒｎを、各第１保持回路６０が走査ドライバ消去用スタートパルスＳＰＹＥを保持してから、走査ドライバクロック反転信号ＣＢＹの後半の半周期の間（図１１においてリセット期間）、画素２０を選択するために反転する。
【０１３５】
つまり、走査ドライバ１３は、走査ドライバ書き込み用スタートパルスＳＰＹＤに基づいて、書き込み期間に各走査線上の各画素２０についてプログラム期間と発光期間の開始を決める第１及び第２走査信号ＳＣｐ１〜ＳＣｐｎ，ＳＣｒ１〜ＳＣｒｎを生成する。また、走査ドライバ１３は、走査ドライバ消去用スタートパルスＳＰＹＥに基づいて、リセット期間に各走査線上の各画素２０について消去期間と消灯期間の開始を決める第１及び第２走査信号ＳＣｐ１〜ＳＣｐｎ，ＳＣｒ１〜ＳＣｒｎを生成する。
【０１３６】
（データドライバ１４）
次にデータドライバ１４について説明する。図８に示すように、データドライバ１４は、シフトレジスタ１４ａ、第１ラッチ回路１４ｂ、第２ラッチ回路１４ｃ及び電流ドライバ１４ｄを有している。本実施形態では、電流ドライバ１４ｄが前記第１実施形態と相違する。
【０１３７】
図１０に示すように、電流ドライバ１４ｄは、その各駆動部５０の赤用、緑用、青用の駆動回路５１Ｒ，５１Ｇ，５１Ｂに対してそれぞれリセット回路７９Ｒ，７９Ｇ，７９Ｂを有している。リセット回路７９はナンド回路７９ａとインバータ回路７９ｂとからなる。ナンド回路７９ａは２入力端子のナンド回路であって、一方の入力端子には対応する各第２メモリ部４６のラッチ部４６Ｒ，４６Ｇ，４６Ｂに接続されてデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢがそれぞれ入力される。ナンド回路７９ａは、その他方の入力端子にはデータ線リセット制御信号／ＲＳＴが入力される。そして、ナンド回路７９ａの出力端子は、インバータ回路７９ｂを介して第１及び第２選択トランジスタＱｅ１，Ｑｅ２の
ゲートに接続されている。なお、データ線リセット制御信号／ＲＳＴは、図１１に示すように、前記書き込み期間選択信号ＩＮＨと同相の信号である。
【０１３８】
従って、リセット回路７９Ｒ，７９Ｇ，７９Ｂは、データ線リセット制御信号／ＲＳＴがＨレベル（書き込み期間）の場合には、デジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢの内容（ＨレベルまたはＬレベル）を第１及び第２選択トランジスタＱｅ１，Ｑｅ２のゲートに出力する。反対に、データ線リセット制御信号／ＲＳＴがＬレベル（リセット期間）の場合には、リセット回路７９Ｒ，７９Ｇ，７９Ｂはデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢの内容に関係なくＬレベルの信号（リセット信号）を第１及び第２選択トランジスタＱｅ１，Ｑｅ２のゲートに出力する。
【０１３９】
つまり、走査ドライバ書き込み用スタートパルスＳＰＹＤに基づいて走査線が選択されている場合、その走査線上の画素２０は、各駆動部５０の駆動回路５１Ｒ，５１Ｇ，５１Ｂからデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢの内容に基づいてデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢが供給される。一方、走査ドライバ１３が、走査ドライバ消去用スタートパルスＳＰＹＥに基づいて走査線が選択されている場合、その走査線上の画素２０は、各駆動部５０の赤用、緑用、青用の駆動回路５１Ｒ，５１Ｇ，５１Ｂからリセット信号に基づいて消灯信号Ｖｓｉｇ（駆動電圧ＶＤＤ）が供給される。
【０１４０】
本実施形態では、図１２に示すように、１フレームを第１〜第６サブフレームＳＦ１〜ＳＦ６に区分し、第１〜第６サブフレームＳＦ１〜ＳＦ６の期間ＴＬ１〜ＴＬ６を、
ＴＬ１：ＴＬ２：ＴＬ３：ＴＬ４：ＴＬ５：ＴＬ６＝１：２：４：８：１６：３２
となる時間比で設定する。そして、第１サブフレームＳＦ１と第２サブフレームＳＦ２との間、第２サブフレームＳＦ２と第３サブフレームＳＦ３との間、及び第３サブフレームＳＦ３と第４サブフレームＳＦ４との間に予め設定した時間だけ非発光期間（消灯期間）を設定する。そして、第１〜第６サブフレームＳＦ１〜ＳＦ６での走査ドライバ書き込み用スタートパルスＳＰＹＤの出力タイミング及び第１〜第３サブフレームＳＦ１〜ＳＦ３での走査ドライバ消去用スタートパルスＳＰＹＥの出力タイミングは、制御回路１２において制御されている。
【０１４１】
このように、本実施形態においても、前記実施形態と同様な効果を有するとともに、リセット駆動による時分割階調による中間調の表現を簡単に実現できる。
（第３実施形態）
次に、本発明を具体化した第３実施形態を図１３〜図１６に従って説明する。前記第１実施形態において、第１走査線Ｙｐ１〜Ｙｐｎの選択が上から下に順に選択する線順次であったが、本実施形態では、第１走査線Ｙｐ１〜Ｙｐｎの選択を線順次ではなく非順次に選択するいわゆる飛び越し駆動（非順次選択駆動）の図１６で示す時分割階調である点が相違する。ここでは、第１実施形態と相違する部分について詳細に説明し、同じ構成の部分は符号を同じにしてその詳細な説明は省略する。
【０１４２】
図１３は、有機ＥＬ表示装置１０の電気的構成を説明するための要部ブロック回路図を示し、走査ドライバ１３が、前記第１実施形態とその構成を異にしている。走査ドライバ１３は、デコーダ１３ｆ、選択回路１３ｇ及びレベルシフタ１３ｈを有している。また、走査ドライバ１３は、ｋビット（ｋは自然数）の行選択ドライバアドレス信号ＡＹ０〜ＡＹｋ−１、行選択ドライバ出力制御信号ＩＮＨＹ、行選択ドライバラッチ転送信号ＬＡＴＹ及び前記プログラム期間制御信号／ＷＲを制御回路１２から入力する。
【０１４３】
行選択ドライバアドレス信号ＡＹ０〜ＡＹｋ−１は、それぞれ第１走査線Ｙｐ１〜Ｙｐｎ（第２走査線Ｙｒ１〜Ｙｒｎ）を特定するアドレス信号であって、その行選択ドライバアドレス信号ＡＹ０〜ＡＹｋ−１が出力される順番は非順次であって、制御回路１２によ
って制御される。従って、制御回路１２は、非順次に出力される行選択ドライバアドレス信号ＡＹ０〜ＡＹｋ−１に対して、その行選択ドライバアドレス信号ＡＹ０〜ＡＹｋ−１に対応して選択される第１走査線Ｙｐ１〜Ｙｐｎ（第２走査線Ｙｒ１〜Ｙｒｎ）上の各画素２０のためのデジタルデータ信号ＶＤＲ，ＹＤＧ，ＶＤＢをこれに合わせてデータドライバ１４に出力するようになっている。
【０１４４】
（走査ドライバ１３）
図１４に示すように、走査ドライバ１３のデコーダ１３ｆは、複数のインバータ回路８０、複数のナンド回路８１及び第１走査線Ｙｐ１〜Ｙｐｎ（第２走査線Ｙｒ１〜Ｙｒｎ）に対応して設けられたｎ個のノア回路８２を有し、ｋビットの行選択ドライバアドレス信号ＡＹ０〜ＡＹｋ−１を入力する。デコーダ１３ｆは、入力したｋビットの行選択ドライバアドレス信号ＡＹ０〜ＡＹｋ−１に基づいてｎ本の第１走査線Ｙｐ１〜Ｙｐｎ（第２走査線Ｙｒ１〜Ｙｒｎ）の中の１本の第１走査線（第２走査線）を特定し、その特定した第１走査線（第２走査線）に対応するノア回路８２からＬレベルの出力信号を出力する。従って、行選択ドライバアドレス信号ＡＹ０〜ＡＹｋ−１が入力されるごとに、ｎ個のノア回路８２のなかのいずれか一つからＨレベルの出力信号を次段の選択回路１３ｇに出力する。
【０１４５】
選択回路１３ｇは、第１走査線Ｙｐ１〜Ｙｐｎ（第２走査線Ｙｒ１〜Ｙｒｎ）に対応してｎ個の保持回路８５を有している。各保持回路８５は、スイッチ８５ａ、ラッチ部８５ｂ、ノア回路８５ｃ，８５ｄ及びインバータ回路８５ｅを有している。スイッチ８５ａはＮチャネルＭＯＳトランジスタよりなり、対応する前記ノア回路８２とラッチ部８５ｂとの間に接続されていて、そのゲートにＨレベルの行選択ドライバラッチ転送信号ＬＡＴＹが入力されると、前記ノア回路８２からの出力信号をラッチ部８５ｂにラッチさせる。
【０１４６】
Ｈレベルの行選択ドライバラッチ転送信号ＬＡＴＹは、図１５に示すように、行選択ドライバアドレス信号ＡＹ０〜ＡＹｋ−１が入力される毎に出力される。従って、全ての保持回路８５のラッチ部８５ｂうちの対応する一つのラッチ部８５ｂのみがＨレベルの出力信号をラッチし残る全てのラッチ部８５ｂはＬレベルの出力信号をラッチすることになる。
【０１４７】
ラッチ部８５ｂは２個のインバータ回路からなり、ノア回路８２からの出力信号をラッチする。ラッチ部８５ｂがラッチした出力信号は、ノア回路８５ｃに出力される。ノア回路８５ｃは、２入力端子のノア回路であって、一方の入力端子にはラッチ部８５ｂがラッチした出力信号が入力され、他方の入力端子には、行選択ドライバ出力制御信号ＩＮＨＹが入力される。行選択ドライバ出力制御信号ＩＮＨＹは、図１５に示すように、各サブフレームＳＦ１〜ＳＦ６において、最初の走査線を選択する際に、１回だけＨレベルとなり、以後はＬレベルとなる信号である。
【０１４８】
従って、ノア回路８５ｃは、行選択ドライバ出力制御信号ＩＮＨＹがＬレベルで、ラッチ部８５ｂからＬレベルの信号が出力されると、次段のインバータ回路８５ｅからＬレベルの第３出力信号ＵＹ３を出力する。また、ノア回路８５ｃは、行選択ドライバ出力制御信号ＩＮＨＹがＬレベルで、ラッチ部８５ｂからＨレベルの信号が出力されると、次段のインバータ回路８５ｅからＨレベルの第３出力信号ＵＹ３を出力する。この第３出力信号ＵＹ３は、第２走査信号ＳＣｒ１〜ＳＣｒｎとしてレベルシフタ１３ｈのバッファ回路８７を介して対応する第２走査線Ｙｒ１〜Ｙｒｎに出力される。
【０１４９】
ノア回路８５ｄは、２入力端子のノア回路であって、一方の入力端子が前記第３出力信号ＵＹ３を入力し、他方の入力端子がプログラム期間制御信号／ＷＲを入力する。プログラム期間制御信号／ＷＲは、図１５に示すように、新たな走査線の選択を開始する毎に一
定期間Ｈレベルとなる信号であって、Ｈレベルのプログラム期間制御信号／ＷＲが一定周期で制御回路１２から出力されるごとに行選択ドライバアドレス信号ＡＹ０〜ＡＹｋ−１できまる新たな走査線が選択される。
【０１５０】
そして、ノア回路８５ｄは第３出力信号ＵＹ３及びプログラム期間制御信号／ＷＲが共にＬレベルのとき、Ｈレベルの第４出力信号ＵＹ４を出力する。また、ノア回路８５ｄは、第３出力信号ＵＹ３はＨレベルでプログラム期間制御信号／ＷＲがＬレベルのとき、Ｈレベルの第４出力信号ＵＹ４を出力する。この第４出力信号ＵＹ４は、第１走査信号ＳＣｐ１〜ＳＣｐｎとして次段のレベルシフタ１３ｈのバッファ回路８８を介して対応する第１走査線Ｙｐ１〜Ｙｐｎに出力される。
【０１５１】
このように構成することで、第１サブフレームＳＦ１において、上から第１番目の第１走査線Ｙｐ１→第２４番目の走査線Ｙｐ２４→第１００番目の走査線Ｙｐ１００→第２００番目の走査線Ｙｐ２００→第２番目の走査線Ｙｐ２→…といった、非順次の選択が、制御回路１２から出力される行選択ドライバアドレス信号ＡＹ０〜ＡＹｋ−１に基づいて行われる。このとき、制御回路１２は、データドライバ１４に対して、第１走査線Ｙｐ１上の各画素２０→走査線Ｙｐ２４の各画素２０→走査線Ｙｐ１００の各画素２０→走査線Ｙｐ２００の各画素２０→走査線Ｙｐ２の各画素２０→……の順でその各画素２０のデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢが点順次で出力される。そして、選択された走査線上の各画素２０がデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢに基づいてデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢに相対した供給電流Ｉｏｌｅｄで発光動作する。
【０１５２】
第１サブフレームＳＦ１において、全ての走査線を選択したとき、次の第２サブフレームＳＦ２における走査線の選択を行う。この場合、第１サブフレームと同じ順番で走査線を選択し、選択した走査線上の各画素２０をデジタルデータ信号ＶＤＲ，ＶＤＧ，ＶＤＢに基づいてデータ電流ＩＤＲ，ＩＤＧ，ＩＤＢに相対した供給電流Ｉｏｌｅｄで発光動作させる。以後、同様に、第３〜第６サブフレームＳＦ３〜ＳＦ６も同様に行い、１フレームの画像が表示パネル部１１に表示される。
【０１５３】
このように、本実施形態においても、前記第１実施形態と同様な効果を有するとともに、飛び越し駆動による時分割階調による中間調の表現を簡単に実現できる。
（第４実施形態）
次に、上記実施形態で説明した電気光学装置として有機ＥＬ表示装置１０の電子機器への適応について図１７に従って説明する。有機ＥＬ表示装置１０は、モバイル型パーソナルコンピュータ、携帯電話、ビューワ、ゲーム機等の携帯情報端末、電子書籍、電子ペーパ等種々の電子機器に適応できる。また、有機ＥＬ表示装置１０は、ビデオカメラ、デジタルカメラ、カーナビゲーション、カーステレオ、運転操作パネル、パーソナルコンピュータ、プリンタ、スキャナ、テレビ、ビデオプレーヤー等種々の電子機器にも適応できる。
【０１５４】
図１７は、モバイル型パーソナルコンピュータの構成を示す斜視図を示す。図１７において、モバイル型パーソナルコンピュータ１００は、キーボード１０１を備えた本体部１０２と、有機ＥＬ表示装置１０を用いた表示ユニット１０３とを備えている。この場合においても、有機ＥＬ表示装置１０を用いた表示ユニット１０３は前記第１実施形態と同様な効果を発揮する。この結果、モバイル型パーソナルコンピュータ１００は、表示品位の優れた表示を実現できる。
【０１５５】
なお、上記各実施形態は以下のように変更してもよい。
○上記実施形態では、６４階調の中間調を時分割階調で制御したが、１６階調の中間調、３２階調の中間調、１２８階調の中間調、２５６階調の中間調等、の中間調の時分割階
調の制御に応用してもよい。
【０１５６】
○上記実施形態では、電気光学素子として有機ＥＬ素子２１について具体化したが、無機エレクトロルミネッセンス素子に具体化してもよい。つまり、無機エレクトロルミネッセンス素子からなる無機エレクトロルミネッセンス表示装置に応用してもよい。
【０１５７】
○上記実施形態では、有機ＥＬ素子を用いた例について説明したが、本発明はこれに限定されるものではなく、液晶素子、デジタルマイクロミラーデバイス（ＤＭＤ）ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）やＳＥＤ（Ｓｕｒｆａｃｅ−Ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−Ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）等にも適用可能である。
【図面の簡単な説明】
【０１５８】
【図１】第１実施形態の有機エレクトロルミネッセンス表示装置の電気的構成を示すブロック回路図。
【図２】同じく、表示パネル部の回路構成を示すブロック回路図。
【図３】同じく、画素の回路図。
【図４】同じく、走査ドライバの構成を示す回路図。
【図５】同じく、データドライバの構成を示す回路図。
【図６】同じく、作用を説明するためのタイムチャート。
【図７】同じく、１フレームを第１〜第６サブフレームにした時分割階調を説明するための説明図。
【図８】第２実施形態の有機エレクトロルミネッセンス表示装置の電気的構成を説明するための要部ブロック回路図。
【図９】同じく、走査ドライバの構成を示す回路図。
【図１０】同じく、データドライバの構成を示す回路図。
【図１１】同じく、作用を説明するためのタイムチャート。
【図１２】同じく、１フレームを第１〜第６サブフレームにしたリセット駆動による時分割階調を説明するための説明図。
【図１３】第３実施形態の有機エレクトロルミネッセンス表示装置の電気的構成を説明するための要部ブロック回路図。
【図１４】同じく、走査ドライバの構成を示す回路図。
【図１５】同じく、作用を説明するためのタイムチャート。
【図１６】同じく、１フレームを第１〜第６サブフレームにした飛び越し駆動による時分割階調を説明するための説明図。
【図１７】第４実施形態を説明するためのモバイル型パーソナルコンピュータの構成を示す斜視図。
【図１８】有機ＥＬ素子を駆動する駆動トランジスタの各ゲート電圧におけるドレイン電圧―ドレイン電流特性図。
【符号の説明】
【０１５９】
１０…電気光学装置としての有機エレクトロルミネッセンス表示装置、１１…表示パネル部、１２…制御回路、１３…走査ドライバ、１３ａ…シフトレジスタ、１３ｂ…レベルシフタ、１４…電流生成回路としてのデータドライバ、１４ａ…プログラム回路を構成するシフトレジスタ、１４ｂ…プログラム回路を構成する第１ラッチ回路、１４ｃ…プログラム回路を構成する第２ラッチ回路、１４ｄ…電流生成回路としての電流ドライバ、１５…定電流回路、２０…画素、２０Ｒ…赤用画素、２０Ｇ…緑用画素、２０Ｂ…青用画素、２１…有機エレクトロルミネッセンス素子、４０…保持回路、４５…第１メモリ部、４６…第２メモリ部、５０…電流生成部としての駆動部、Ｔｄｒ…駆動トランジスタ、Ｔｐｒｇ…プログラム用トランジスタ、Ｔｓｉｇ…プログラム時選択トランジスタ、Ｔｒｅｐ…
再生時選択トランジスタ、Ｃｓｔｇ…保持キャパシタ、Ｘ１〜Ｘ３ｍ…出力線としてのデータ線、Ｙｐ１〜Ｙｐｎ…第１走査線、Ｙｒ１〜Ｙｒｎ…第２走査線、ＩＤＲ…基準電流としての赤用データ電流、ＩＤＧ…基準電流としての緑用データ電流、ＩＤＢ…基準電流としての青用データ電流、Ｖｓｉｇ…電圧信号としての消灯信号、ＶＤＲ…判定データとしての赤用デジタルデータ、ＶＤＧ…判定データとしての緑用デジタルデータ、ＶＤＢ…判定データとしての青用デジタルデータ、ＳＦ１〜ＳＦ６…第１〜第６サブフレーム。
【図１】
2005134546.tif 000003
【図２】
2005134546.tif 000004
【図３】
2005134546.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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