(57)【要約】【課題】  空孔内へのバリアメタル材料および銅の拡散を防止して、電気的特性に優れた半導体装置およびその製造方法を提供する。【解決手段】  下層配線１上に、拡散防止膜３および層間絶縁膜４を形成する。層間絶縁膜４は、比誘電率が３．０未満である多孔質の低誘電率絶縁膜である。層間絶縁膜４にはビアプラグ１７および銅配線層１８が設けられており、層間絶縁膜４とバリアメタル膜１４との間には、炭素およびフッ素を含む中間膜としての反応生成膜９が形成されている。反応生成膜９の膜厚は、１ｎｍ〜１５ｎｍの範囲内とすることが好ましい。【選択図】      図１０
2005217371.tif 000002
【特許請求の範囲】
【請求項１】
下層配線上に設けられた拡散防止膜と、該拡散防止膜上に設けられた比誘電率が３．０未満である多孔質の層間絶縁膜と、前記拡散防止膜および前記層間絶縁膜に設けられた開口部にバリアメタル膜を介して埋め込まれる銅配線とを有する半導体装置であって、
前記層間絶縁膜と前記バリアメタル膜との間に炭素およびフッ素を含む中間膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記拡散防止膜は炭素を含む材料からなる請求項１に記載の半導体装置。
【請求項３】
前記層間絶縁膜の上には、さらに炭素を含む材料からなるキャップ膜が設けられている請求項１または２に記載の半導体装置。
【請求項４】
前記中間膜は絶縁膜であり、該絶縁膜の膜厚が１ｎｍ〜１５ｎｍの範囲内である請求項１〜３に記載の半導体装置。
【請求項５】
前記層間絶縁膜は、シロキサン系の無機材料および有機高分子系の有機材料のいずれか一方である請求項１〜４に記載の半導体装置。
【請求項６】
多層配線構造を有する半導体装置の製造方法において、
下層配線が形成された半導体基板の上方に、比誘電率が３．０未満である多孔質の層間絶縁膜を形成する工程と、
前記層間絶縁膜に対し、所定のパターンに加工されたレジスト膜をマスクとし且つフルオロカーボン系のガスを用いてドライエッチングを行い、前記下層配線に至る開口部を形成するとともに、前記層間絶縁膜の側壁部に炭素およびフッ素の反応生成膜を形成する工程と、
前記反応生成膜を完全には除去しない条件で前記レジスト膜を除去する工程と、
前記開口部の内面にバリアメタル膜を形成する工程と、
前記バリアメタル膜を介して前記開口部を埋め込むように銅層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記開口部は、ビアホールおよび配線溝の一方である請求項６に記載の半導体装置の製造方法。
【請求項８】
前記レジスト膜を除去する工程は、還元性雰囲気下でのアッシング工程である請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記レジスト膜を除去する工程は、還元性雰囲気下でのアッシング工程と該アッシング工程に続く洗浄工程である請求項６または７に記載の半導体装置の製造方法。
【請求項１０】
前記レジスト膜除去後の前記反応生成膜の膜厚は１ｎｍ〜１５ｎｍの範囲内である請求項６〜９に記載の半導体装置の製造方法。
【請求項１１】
多層配線構造を有する半導体装置の製造方法において、
下層配線上に拡散防止膜を形成する工程と、
前記拡散防止膜の上に、比誘電率が３．０未満である多孔質の層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記拡散防止層に対し、所定のパターンに加工された第１のレジスト膜をマスクとし且つフルオロカーボン系のガスを用いてドライエッチングを行い、前記下層配線に至るビアホールを形成する工程と、
前記第１のレジスト膜を除去する工程と、
所定のパターンに加工された第２のレジスト膜をマスクとし且つフルオロカーボン系のガスを用いて前記層間絶縁膜をドライエッチングし、前記ビアホールに接続する配線溝を形成する工程と、
前記第２のレジスト膜を除去する工程と、
前記ビアホールおよび前記配線溝の内面にバリアメタル膜を形成する工程と、
前記バリアメタル膜を介して前記ビアホールおよび前記配線溝を埋め込むように銅層を形成する工程とを有し、
前記ビアホールを形成する工程および前記配線溝を形成する工程は、前記層間絶縁膜の側壁部に炭素およびフッ素の反応生成膜を形成する工程でもあり、
前記第１のレジスト膜を除去する工程および前記第２のレジスト膜を除去する工程は、前記反応生成膜を完全には除去しない条件で行われることを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１のレジスト膜および前記第２のレジスト膜除去後の前記反応生成膜の膜厚は１ｎｍ〜１５ｎｍの範囲内である請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記フルオロカーボン系のガスは、ＣＨＦ３ガス、ＣＨ２Ｆ２ガス、Ｃ５Ｆ８ガス、ＣＦ４ガスおよびＣ４Ｆ８ガスよりなる群から選ばれる少なくとも１のガスである請求項６〜１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、より詳しくは、層間絶縁膜として多孔質の低誘電率絶縁膜を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の微細化・高速化に伴い、配線構造の多層化が進んでいる。しかし、このような微細化、高速化および多層化が進むにつれて、配線抵抗並びに配線間および配線層間の寄生容量の増大による信号遅延が問題となる。信号遅延Ｔは配線抵抗Ｒと寄生容量Ｃの積に比例することから、信号遅延Ｔを小さくするためには、配線層の低抵抗化とともに寄生容量を小さくすることが必要となる。
【０００３】
配線抵抗Ｒを低減するには、配線材料としてより低抵抗のものを用いればよい。具体的には、従来のアルミニウム（Ａｌ）配線から銅（Ｃｕ）配線へ移行することなどが挙げられる。
【０００４】
一方、配線層間の寄生容量Ｃと、配線層の間に設けられる層間絶縁膜の比誘電率ε、配線層の間隔ｄおよび配線層の側面積Ｓとの間には、Ｃ＝（ε・Ｓ）／ｄの関係がある。したがって、寄生容量Ｃを低減するには、低誘電率の絶縁膜（以下、Ｌｏｗ−ｋ膜という。）を層間絶縁膜として用いることが必要となる。
【０００５】
従来より知られているＬｏｗ−ｋ膜としては、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜したＳｉＯＦ膜が挙げられる。ＳｉＯＦ膜の比誘電率は３．３程度であり、比誘電率が３．９程度であるＳｉＯ２膜に比較すると低い誘電率を得ることができる。しかしながら、さらなる比誘電率の低減を図る場合、ＳｉＯＦ膜では膜の安定性に欠けるため実用化は極めて困難である。
【０００６】
また、ＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）膜や有機ポリマー膜などをＬｏｗ−ｋ膜として用いることも検討されている。これらの膜は、多孔質化することによって、比誘電率を２．０程度まで下げることが可能とされている。
【０００７】
このようなＬｏｗ−ｋ膜を用いた銅配線の形成方法としては、ダマシン法によるものがある。これは、銅がアルミニウムに比較してエッチングレートの制御が困難であることに鑑み、銅をエッチングせずに配線を形成する技術として知られている。
【０００８】
ダマシン法は、具体的には、Ｌｏｗ−ｋ膜のドライエッチングにより下層配線に至る開口部を形成した後、この開口部にバリアメタル膜を介して銅層を埋込むことによって銅配線層を形成する技術である。銅層の埋込みは、メッキ法により開口部を埋設するように銅層を形成した後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ，化学的機械研磨）法により開口部内にのみ銅層を残すように表面を研磨することによって実現することができる。
【０００９】
多孔質化されたＬｏｗ−ｋ膜においては、内部の空孔率が大きいほど比誘電率を低下させることができる。しかしながら、空孔率が大きくなると膜密度が小さくなり、空孔が開口部の側壁に露出する。このため、空孔内にバリアメタル膜材料が拡散して部分的にバリア性が低下する結果、銅がＬｏｗ−ｋ膜中へ拡散するようになるという問題があった。この様子を図１１に示す。
【００１０】
図１１は従来の半導体装置の断面図であり、ＣＭＰ法による平坦化前の状態を示している。図において、バリアメタル膜２１および銅層２２を有する下層配線２３上には、拡散防止膜２４および多孔質のＬｏｗ−ｋ膜２５が形成されている。また、拡散防止膜２４およびＬｏｗ−ｋ膜２５にはビアホール２６および配線溝２７が設けられていて、これらの内部には、バリアメタル膜２８およびシード銅膜２９を介して銅層３０が埋め込まれている。図に示すように、Ｌｏｗ−ｋ膜２５にはバリアメタルが拡散した領域３１があり、さらに領域３１には部分的に銅が拡散した領域３２が形成されている。このような銅の拡散は、半導体装置の製造工程中や動作時に発生する。そして、拡散した銅は、配線間におけるリーク電流のパス３３を形成するので、製造歩留まりの低下や半導体装置の動作不良を引き起こす。
【００１１】
この問題に対しては、Ｌｏｗ−ｋ膜の表面およびビアホールに対してプラズマ熱処理を施すことにより空孔を収縮させて、バリアメタルの拡散を防ぐ方法が提案されている（例えば、特許文献１参照。）。
【００１２】
【特許文献１】特開２００３−２７３２１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記の方法においては、空孔収縮による比誘電率の上昇を防ぐことが必要となる。このため、Ｌｏｗ−ｋ膜の表面にのみ極薄い改質層が形成されるようにプラズマエネルギーを制御しなければならない。しかしながら、こうした制御は技術的に極めて困難であり、比誘電率の上昇を回避できないという問題があった。
【００１４】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、簡便な方法によって空孔内へのバリアメタル材料および銅の拡散を防止して、電気的特性に優れた半導体装置およびその製造方法を提供することにある。
【００１５】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１６】
本発明は、下層配線上に設けられた拡散防止膜と、この拡散防止膜上に設けられた比誘電率が３．０未満である多孔質の層間絶縁膜と、拡散防止膜および層間絶縁膜に設けられた開口部にバリアメタル膜を介して埋め込まれる銅配線とを有する半導体装置であって、層間絶縁膜とバリアメタル膜との間に炭素およびフッ素を含む中間膜が形成されていることを特徴とするものである。
【００１７】
本発明の半導体装置において、拡散防止膜は炭素を含む材料からなるものとすることができる。
【００１８】
本発明の半導体装置において、層間絶縁膜の上には、さらに炭素を含む材料からなるキャップ膜が設けられることができる。
【００１９】
本発明の半導体装置において、中間膜は絶縁膜とすることができ、この絶縁膜の膜厚は１ｎｍ〜１５ｎｍの範囲内とすることができる。
【００２０】
本発明の半導体装置の製造方法において、層間絶縁膜は、シロキサン系の無機材料および有機高分子系の有機材料のいずれか一方とすることができる。
【００２１】
本発明は、多層配線構造を有する半導体装置の製造方法において、下層配線が形成された半導体基板の上方に、比誘電率が３．０未満である多孔質の層間絶縁膜を形成する工程と、この層間絶縁膜に対し、所定のパターンに加工されたレジスト膜をマスクとし且つフルオロカーボン系のガスを用いてドライエッチングを行い、下層配線に至る開口部を形成するとともに、層間絶縁膜の側壁部に炭素およびフッ素の反応生成膜を形成する工程と、この反応生成膜を完全には除去しない条件でレジスト膜を除去する工程と、開口部の内面にバリアメタル膜を形成する工程と、このバリアメタル膜を介して開口部を埋め込むように銅層を形成する工程とを有することを特徴とするものである。
【００２２】
本発明の半導体装置の製造方法において、開口部は、ビアホールおよび配線溝の一方とすることができる。
【００２３】
本発明の半導体装置の製造方法において、レジスト膜を除去する工程は、還元性雰囲気下でのアッシング工程とすることができる。
【００２４】
また、本発明の半導体装置の製造方法において、レジスト膜を除去する工程は、還元性雰囲気下でのアッシング工程とこのアッシング工程に続く洗浄工程とすることもできる。
【００２５】
本発明の半導体装置の製造方法において、レジスト膜除去後の反応生成膜の膜厚は１ｎｍ〜１５ｎｍの範囲内とすることができる。
【００２６】
本発明は、多層配線構造を有する半導体装置の製造方法において、下層配線上に拡散防止膜を形成する工程と、この拡散防止膜の上に、比誘電率が３．０未満である多孔質の層間絶縁膜を形成する工程と、層間絶縁膜および拡散防止層に対し、所定のパターンに加工された第１のレジスト膜をマスクとし且つフルオロカーボン系のガスを用いてドライエッチングを行い、下層配線に至るビアホールを形成する工程と、第１のレジスト膜を除去する工程と、所定のパターンに加工された第２のレジスト膜をマスクとし且つフルオロカーボン系のガスを用いて層間絶縁膜をドライエッチングし、ビアホールに接続する配線溝を形成する工程と、第２のレジスト膜を除去する工程と、ビアホールおよび配線溝の内面にバリアメタル膜を形成する工程と、このバリアメタル膜を介してビアホールおよび配線溝を埋め込むように銅層を形成する工程とを有し、ビアホールを形成する工程および配線溝を形成する工程は、層間絶縁膜の側壁部に炭素およびフッ素の反応生成膜を形成する工程でもあり、第１のレジスト膜を除去する工程および第２のレジスト膜を除去する工程は、反応生成膜を完全には除去しない条件で行われることを特徴とするものである。
【００２７】
本発明の半導体装置の製造方法において、第１のレジスト膜および第２のレジスト膜除去後の反応生成膜の膜厚は１ｎｍ〜１５ｎｍの範囲内とすることが好ましい。
【００２８】
本発明の半導体装置の製造方法において、フルオロカーボン系のガスは、ＣＨＦ３ガス、ＣＨ２Ｆ２ガス、Ｃ５Ｆ８ガス、ＣＦ４ガスおよびＣ４Ｆ８ガスよりなる群から選ばれる少なくとも１のガスとすることができる。
【発明の効果】
【００２９】
本発明によれば、層間絶縁膜とバリアメタル膜との間に炭素およびフッ素を含む中間膜が形成されているので、バリアメタルおよび銅の空孔内への拡散を簡便に防いで、電気的特性に優れた半導体装置とすることができる。
【００３０】
また、本発明によれば、下層配線に至る開口部を形成する際に層間絶縁膜の側壁部に炭素およびフッ素の反応生成膜を形成し、この反応生成膜を完全には除去しない条件でレジスト膜を除去するので、層間絶縁膜の表面に露出した空孔を反応生成膜で被覆することができる。これにより、簡便にバリアメタルおよび銅の空孔内への拡散を防止できるので、電気的特性に優れた半導体装置を製造することが可能となる。
【００３１】
さらに、本発明によれば、ビアホールの形成および配線溝の形成とともに、層間絶縁膜の側壁部に炭素およびフッ素の反応生成膜を形成し、この反応生成膜を完全には除去しない条件で第１のレジスト膜および第２のレジスト膜を除去するので、層間絶縁膜の表面に露出した空孔を反応生成膜で被覆することができる。これにより、簡便にバリアメタルおよび銅の空孔内への拡散を防止できるので、電気的特性に優れた半導体装置を製造することが可能となる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。
【００３３】
図１〜図１０は、本実施の形態における半導体装置の製造方法を示す断面図である。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【００３４】
まず、下層配線としての銅配線層１が形成された半導体基板２の上に、拡散防止膜３および層間絶縁膜４をこの順に形成する（図１）。ここで、銅配線層１は、バリアメタル膜５および銅層６を有している。尚、本実施の形態においては、銅配線層以外の他の導電層が形成されていてもよい。例えば、銅以外の他の金属の配線層または不純物ドーピング領域などが半導体基板に形成されていてもよい。
【００３５】
半導体基板２としては、例えばシリコン基板などを用いることができる。
【００３６】
拡散防止膜３としては、例えば、ＳｉＮ（窒化シリコン）膜、ＳｉＣ（炭化シリコン）膜またはＳｉＣＮ（炭窒化シリコン）膜などを用いることができるが、本発明においては、ＳｉＣ膜またはＳｉＣＮ膜などの炭素（Ｃ）を含む材料からなる膜を用いることが好ましい。尚、拡散防止膜３として層間絶縁膜４とのエッチング選択比の大きい材料を用いた場合には、拡散防止膜３はエッチングストッパー膜としても機能する。
【００３７】
層間絶縁膜４としては、比誘電率が３．０未満である多孔質化された低誘電率絶縁膜（以下、Ｌｏｗ−ｋ膜という。）を用いる。ここで、絶縁膜を多孔質化する方法は、（１）適当な空孔形成材を添加した絶縁膜組成物を支持体上に塗布した後、熱処理またはプラズマ処理によって空孔形成材を除去し、膜内部に空孔を導入する方法、および、（２）空孔形成材を含まない絶縁膜組成物を支持体上に塗布し、熱処理による重合反応の過程で自己形成的に空孔を形成する方法のいずれであってもよい。
【００３８】
層間絶縁膜４に適用されるＬｏｗ−ｋ膜としては、シロキサン系の無機材料または有機高分子系の有機材料などを挙げることができる。例えば、酸化シリコン中にメチル基を導入した酸炭化シリコン（Ｃａｒｂｏｎ  Ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ，ＳｉＯＣ）、ポリアリルエーテル誘導体、フッ素化アリレン、ＰＳＧ（リン含有ケイ酸塩ガラス）、ＢＰＳＧ（ホウ素リン含有ケイ酸塩ガラス）、ＵＳＧ（アンドープケイ酸塩ガラス）、ＦＳＧ（フッ素ドープケイ酸塩ガラス）、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ−ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）またはダウ・ケミカル社製の非フッ素系有機ポリマーであるＳｉＬＫ（登録商標）などを用いることができる。さらに、ＨＳＱ（水素シルセスキオキサン）またはＭＳＱ（メチルシルセスキオキサン）などのＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）膜を用いてもよい。これらの膜は、ＣＶＤ法またはＳＯＤ（Ｓｐｉｎ  ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ  Ｃｏａｔｉｎｇ）法などによって成膜することができる。
【００３９】
尚、本実施の形態においては、層間絶縁膜４の上にキャップ膜（図示せず）を形成してもよい。キャップ膜としては、例えば、ＳｉＯ２（二酸化シリコン）膜、ＳｉＣ（炭化シリコン）膜またはＳｉＮ（窒化シリコン）膜などを用いることができるが、本発明においては、ＳｉＣ膜などの炭素（Ｃ）を含む材料からなる膜を用いることが好ましい。これらの膜は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成することができる。
【００４０】
層間絶縁膜４を形成した後は、所定のパターンを有する第１のレジスト膜７を形成する（図２）。具体的には、層間絶縁膜４の全面にフォトレジスト（図示せず）を塗布し、所定のパターンを有するマスクを介して露光光を照射した後に現像する。これにより、フォトレジストをパターニングして、第１のレジスト膜７を形成することができる。
【００４１】
露光光の種類は、半導体装置のデザイン・ルールに応じて適宜選択することができる。例えば、０．２５μｍ〜０．１３μｍのデザイン・ルールではＫｒＦ（フッ化クリプトン）エキシマレーザ（波長：２４８ｎｍ）が、９０ｎｍのデザイン・ルールではＡｒＦ（フッ化アルゴン）エキシマレーザ（波長：１９３ｎｍ）が、６５ｎｍ以下のデザイン・ルールではＦ２レーザ（波長：１５７ｎｍ）が、それぞれ露光装置の光源として用いられる。
【００４２】
尚、本実施の形態においては、層間絶縁膜４の上に反射防止膜（図示せず）を設けてから、第１のレジスト膜７を形成してもよい。反射防止膜は、フォトレジストをパターニングする際に、フォトレジストを透過した露光光を吸収することによって、フォトレジストと反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。
【００４３】
次に、第１のレジスト膜７をマスクとし、層間絶縁膜４および拡散防止膜３に対して第１のドライエッチングを行う。第１のドライエッチングには、フッ素および炭素を含むガスを用いる。例えば、ＣＨＦ３（トリフルオロメタン）、ＣＨ２Ｆ２（ジフルオロメタン）、Ｃ５Ｆ８（オクタフルオロシクロペンテン）、ＣＦ４（テトラフルオロメタン）、Ｃ４Ｆ８（オクタフルオロシクロブタン）、Ｃ５Ｆ８（オクタフルオロシクロペンテン）、Ｃ２Ｆ６（ヘキサフルオロエタン）、Ｃ４Ｆ６（ヘキサフルオロブタジエン）またはＣ６Ｆ６（ヘキサフルオロベンゼン）などのフルオロカーボン系のガスを用いることができる。但し、拡散防止膜およびキャップ膜の少なくとも一方に炭素を含む材料からなる膜を用いた場合には、第１のドライエッチングに使用するガスはフッ素を含むものであればよく、必ずしも炭素を含んでいる必要はない。
【００４４】
第１のドライエッチングが進行するにしたがって、第１の開口部８が形成されるとともに、第１の開口部８から露出した層間絶縁膜４には炭素およびフッ素の反応生成膜９が形成される（図３）。反応性成膜９は、エッチングガス中のフッ素と炭素との反応生成物からなる膜である。
【００４５】
尚、拡散防止膜またはキャップ膜のいずれか一方に炭素を含む材料からなる膜を用いた場合には、反応生成膜９は、エッチングガス中のフッ素とこれらの膜中の炭素との反応生成物であってもよい。さらに、層間絶縁膜４が炭素を含む膜からなる場合には、反応生成膜９は、層間絶縁膜４中の炭素とエッチングガス中のフッ素との反応生成物であってもよい。例えば、ＭＳＱ系塗布膜材料であるＬＫＤ（商品名，ＪＳＲ株式会社製）膜をＬｏｗ−ｋ膜として用いた場合には、ＬＫＤ膜の母材であるＳｉ−Ｏ−Ｃ骨格とエッチングガス中のフッ素とが反応することによって、ＬＫＤ膜の側壁部には炭素およびフッ素を含む反応生成膜が形成される。この場合、第１のドライエッチングの条件を変えることによって、反応生成膜の組成は、炭素およびフッ素以外にシリコンや酸素などを含む場合もある。
【００４６】
第１のドライエッチング終了後には、図４に示すように、銅配線層１に至る開口部としてのビアホール１０が形成される。ここで、ビアホール１０から露出している層間絶縁膜４は反応生成膜９で被覆されている。
【００４７】
次に、不要となった第１のレジスト膜７を除去する。ここで、レジスト膜の除去は、一般に、アッシングとこれに続く洗浄処理によって行われる。この際、第１のレジスト膜７とともに反応生成膜９も除去されてしまうが、アッシングや洗浄処理の条件を弱めたり、または、洗浄処理を省略したりすることによって、反応生成膜９を薄膜として残すことが可能である。そして、本発明は、反応生成膜９を残すことによって、層間絶縁膜４の表面に露出した空孔（図示せず）を反応生成膜９で被覆することを特徴としている（図５）。すなわち、一般に、空孔の直径は１ｎｍ〜１０ｎｍ程度である。これに対して、反応生成膜９は２ｎｍ以上の分子半径を有していることが判明している。したがって、本発明によれば、露出した空孔を反応生成膜９によって完全に埋め込む（または、覆い隠す）ことが可能である。
【００４８】
ここで、反応生成膜９は、上述したように、炭素およびフッ素を含む膜である。このような膜は比誘電率が低いので、層間絶縁膜４の側壁部に付着しても全体の比誘電率を大きく上昇させることにはならない。そして、反応生成膜９が、層間絶縁膜４と（後に形成する）バリアメタル膜との間に炭素およびフッ素を含む中間膜として設けられ、引いては反応生成膜９を構成する分子によって層間絶縁膜４の表面に露出している空孔が埋め込まれることによって、バリアメタルが空孔に拡散していくのを防ぐことができる。したがって、本発明によれば、電気的特性に優れた半導体装置を簡便に提供することができる。
【００４９】
アッシングは、層間絶縁膜４へのダメージを低減するため、および、反応生成膜９を残すために還元性雰囲気下で行うことが好ましい。具体的には、Ｈ２（水素）ガス、または、Ｎ２（窒素）、Ｈｅ（ヘリウム）、Ｎｅ（ネオン）およびＡｒ（アルゴン）などの不活性ガスを１種若しくは２種以上用いて行うことができる。また、Ｈ２ガスと、１種または２種以上の不活性ガスとを混合したガスを用いて行ってもよい。
【００５０】
アッシングや洗浄処理の条件を弱くするほど、残存する反応生成膜９の膜厚は大きくなり、空孔を効果的に被覆することができるようになる。しかしながら、その一方で、第１のレジスト膜７も残存しやすくなる。本発明においては、反応生成膜９の膜厚は１ｎｍ〜１５ｎｍの範囲内であることが好ましい。反応生成膜９の膜厚が１ｎｍより薄くなると、空孔の被覆性は不十分なものとなる。一方、反応生成膜９の膜厚が１５ｎｍより厚くなると、第１のレジスト膜７が残存しやすくなる。
【００５１】
以上の工程によってビアホール１０を形成した後は、同様にフォトリソグラフィー法を用いて配線溝を形成する。
【００５２】
具体的には、層間絶縁膜４の上に、所定のパターンを有する第２のレジスト膜１１を形成する（図６）。尚、層間絶縁膜４の上に反射防止膜（図示せず）を設けてから、第２のレジスト膜１１を形成してもよい。
【００５３】
次に、第２のレジスト膜１１をマスクとし、層間絶縁膜４に対して第２のドライエッチングを行う。第２のドライエッチングも第１のドライエッチングと同様に、フッ素および炭素を含むガスを用いて行う。例えば、ＣＨＦ３（トリフルオロメタン）、ＣＨ２Ｆ２（ジフルオロメタン）、Ｃ５Ｆ８（オクタフルオロシクロペンテン）、ＣＦ４（テトラフルオロメタン）、Ｃ４Ｆ８（オクタフルオロシクロブタン）、Ｃ５Ｆ８（オクタフルオロシクロペンテン）、Ｃ２Ｆ６（ヘキサフルオロエタン）、Ｃ４Ｆ６（ヘキサフルオロブタジエン）またはＣ６Ｆ６（ヘキサフルオロベンゼン）などのフルオロカーボン系のガスを用いることができる。但し、拡散防止膜およびキャップ膜の少なくとも一方に炭素を含む材料からなる膜を用いた場合には、第２のドライエッチングに使用するガスはフッ素を含むものであればよく、必ずしも炭素を含んでいる必要はない。
【００５４】
第２のドライエッチングが進行するにしたがって、第２の開口部１２が形成されるとともに、第２の開口部１２から露出した層間絶縁膜４には炭素とフッ素との反応生成膜９が形成される（図７）。そして、第２のドライエッチング終了後には、ビアホール１０に接続する配線溝１３が形成される（図８）。ここで、配線溝１３から露出している層間絶縁膜４は反応生成膜９で被覆されている。尚、配線溝１３は、ビアホール１０を介して銅配線層１に至る開口部と表現することもできる。
【００５５】
次に、不要となった第２のレジスト膜１１を除去する。この場合にも、条件を調節することによって反応生成膜９を薄膜として残す。具体的には、反応生成膜９を完全には除去しない条件で、還元性雰囲気下でのアッシングまたは還元性雰囲気下でのアッシングとこれに続く洗浄処理を行う。これにより、層間絶縁膜４の表面に露出した空孔を反応生成膜９で被覆することができる（図９）。反応生成膜９の膜厚は１ｎｍ〜１５ｎｍの範囲内であることが好ましい。
【００５６】
続いて、ビアホール１０および配線溝１３の内面にバリアメタル膜１４およびシード銅膜１５を形成した後、これらの内部に銅層１６の埋込みを行うことによって、ビアプラグ１７および銅配線層１８を形成する（図１０）。この工程は、具体的には、次のようにして行うことができる。
【００５７】
まず、ビアホール１０および配線溝１３を含む全面にバリアメタル膜１４を形成した後、シード銅膜１５を形成する。これらの膜は、スパッタリング法によって形成することができる。
【００５８】
バリアメタル膜１４としては、例えば、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、チタン（Ｔｉ）膜または窒化チタン（ＴｉＮ）膜などを用いることができる。
【００５９】
シード銅膜１５を形成した後は、メッキ法によってビアホール１０および配線溝１３を埋め込むようにして銅層１６を形成する。ここで、銅層１６は銅のみからなる層であってもよいが、銅と他の金属との合金からなる層であってもよい。具体的には、銅を８０重量％以上、好ましくは９０重量％以上含み、他の金属としてマグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）またはモリブデン（Ｍｏ）などを含むものを用いることができる。このように銅の合金を配線層に用いることによって、半導体装置の電気的な信頼性を向上させることが可能になる。
【００６０】
銅層１６を形成した後は、加熱処理を行うことによって、銅を粒成長させるとともに、ビアホール１０および配線溝１３の内部に銅を均一に充填させる。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ，化学的機械研磨）法によって表面を平坦化し、ビアホール１０および配線溝１３の内部を除いて銅層１６、シード銅膜１５およびバリアメタル膜１４を除去する。
【００６１】
以上の工程によって、銅配線層１を有する半導体基板２の上に、ビアプラグ１７と、溝配線としての銅配線層１８を形成することができる（図１０）。ここで、銅配線層１８は、ビアプラグ１７を介して銅配線層１と電気的に接続している。
【００６２】
上記のビアプラグおよび溝配線の形成工程を繰り返して行うことによって、多層配線構造を得ることができる。本発明によれば、層間絶縁膜とバリアメタル膜との間に炭素をおよびフッ素を含む反応生成膜（中間膜）が形成されているので、バリアメタルおよび銅の空孔内への拡散を防ぐことができる。したがって、電気的特性に優れた半導体装置を製造することができる。
【図面の簡単な説明】
【００６３】
【図１】本実施の形態における半導体装置の製造工程を示す断面図である。
【図２】本実施の形態における半導体装置の製造工程を示す断面図である。
【図３】本実施の形態における半導体装置の製造工程を示す断面図である。
【図４】本実施の形態における半導体装置の製造工程を示す断面図である。
【図５】本実施の形態における半導体装置の製造工程を示す断面図である。
【図６】本実施の形態における半導体装置の製造工程を示す断面図である。
【図７】本実施の形態における半導体装置の製造工程を示す断面図である。
【図８】本実施の形態における半導体装置の製造工程を示す断面図である。
【図９】本実施の形態における半導体装置の製造工程を示す断面図である。
【図１０】本実施の形態における半導体装置の製造工程を示す断面図である。
【図１１】従来の半導体装置の断面図である。
【符号の説明】
【００６４】
１，１８  銅配線層
２  半導体基板
３，２４  拡散防止膜
４  層間絶縁膜
５，１４  バリアメタル膜
６，１６，２２，３０  銅層
７  第１のレジスト膜
８  第１の開口部
９  反応生成膜
１０，２６  ビアホール
１１  第２のレジスト膜
１２  第２の開口部
１３，２７  配線溝
１５，２９  シード銅膜
１７  ビアプラグ
２１，２８  バリアメタル膜
２３  下層配線
２５  Ｌｏｗ−ｋ膜
３１  バリアメタル拡散領域
３２  銅拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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