(57)【要約】【課題】  導電膜を研磨する際の低誘電率膜の剥離を抑制する。【解決手段】  シリコン基板１上に第１拡散防止膜１１と第１ｌｏｗ−ｋ膜１２と第１キャップ膜１３が形成され、それらの膜内にバリアメタル膜１５とＣｕ膜１６が埋め込まれることにより第１導電層が形成されている。その上に、第２拡散防止膜２１と第２ｌｏｗ−ｋ膜２２と第２キャップ膜２３が形成され、それらの膜内にバリアメタル膜２５とＣｕ膜２６が埋め込まれることにより第２導電層が形成されている。上層の第２ｌｏｗ−ｋ膜２２のエッジ除去幅Ｂと、下層の第１ｌｏｗ−ｋ膜１２のエッジ除去幅Ａとの差を０．４ｍｍ以上にする。【選択図】      図１
2005217319.tif 000002
【特許請求の範囲】
【請求項１】
下地上に形成され、該下地のエッジから第１の幅だけ除去された第１の低誘電率膜と、
前記第１の低誘電率膜内に形成された第１の開口部内に埋め込まれた第１の導電層と、
前記第１の導電層及び第１の低誘電率膜上に形成され、前記下地のエッジから前記第１の幅とは０．４ｍｍ以上異なる第２の幅だけ除去された第２の低誘電率膜と、
前記第２の低誘電率膜内に形成された第２の開口部内に埋め込まれた第２の導電層とを備えたことを特徴とする多層配線構造。
【請求項２】
基板上に形成され、拡散層を有する半導体素子と、
前記半導体素子を覆う層間絶縁膜と、
前記層間絶縁膜内に形成され、前記拡散層と接続するコンタクトと、
前記コンタクト及び層間絶縁膜上に形成され、前記基板のエッジから第１の幅だけ除去された第１の低誘電率膜と、
前記第１の低誘電率膜内に形成された第１の開口部内に埋め込まれた第１の導電層と、
前記第１の導電層及び第１の低誘電率膜上に形成され、前記基板のエッジから前記第１の幅とは０．４ｍｍ以上異なる第２の幅だけ除去された第２の低誘電率膜と、
前記第２の低誘電率膜内に形成された第２の開口部内に埋め込まれた第２の導電層とを備えたことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２の低誘電率膜の膜厚が３００ｎｍ以上６００ｎｍ未満である場合、前記第１の幅と前記第２の幅とは０．７ｍｍ以上異なることを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第２の低誘電率膜の膜厚が６００ｎｍ以上である場合、前記第１の幅と前記第２の幅とは１．０ｍｍ以上異なることを特徴とする半導体装置。
【請求項５】
請求項２から４の何れかに記載の半導体装置において、
前記第２の幅が前記第１の幅よりも大きいことを特徴とする半導体装置。
【請求項６】
基板上に半導体素子と上層配線とを有する半導体チップと、
前記半導体チップ上に形成され、前記半導体チップのエッジから第１の幅だけ除去された第１の低誘電率膜と、
前記第１の低誘電率膜内に形成された第１の開口部内に埋め込まれた第１の導電層と、
前記第１の導電層及び第１の低誘電率膜上に形成され、前記基板のエッジから前記第１の幅とは０．４ｍｍ以上異なる第２の幅だけ除去された第２の低誘電率膜と、
前記第２の低誘電率膜内に形成された第２の開口部内に埋め込まれた第２の導電層とを備えたことを特徴とする半導体実装装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２の低誘電率膜の膜厚が３００ｎｍ以上６００ｎｍ未満である場合、前記第１の幅と前記第２の幅とは０．７ｍｍ以上異なることを特徴とする半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記第２の低誘電率膜の膜厚が６００ｎｍ以上である場合、前記第１の幅と前記第２の幅とは１．０ｍｍ以上異なることを特徴とする半導体装置。
【請求項９】
請求項６から８の何れかに記載の半導体装置において、
前記第２の幅が前記第１の幅よりも大きいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線構造、半導体装置及び半導体実装装置に係り、特に低誘電率膜とＣｕ配線とを組み合わせた埋め込み配線の形成に関する。
【背景技術】
【０００２】
半導体集積回路（以下「ＬＳＩ」という。）の高集積化及び高性能化に伴い、新たな微細加工技術が提案されている。その１つとして化学機械研磨（以下「ＣＭＰ」という。）法があり、特に、多層配線形成工程における層間絶縁膜の平坦化、金属プラグの形成、埋め込み配線の形成に利用されている（例えば、特許文献１参照。）。
近年、配線の信号遅延が問題となっており、配線材料を従来のＡｌ合金から低抵抗のＣｕ合金に変更する動きが進んでいる。Ｃｕ合金はドライエッチングによる微細加工が困難であるため、絶縁膜内に溝を形成し、該溝内にＣｕ膜を堆積させ、溝以外の不要なＣｕ膜をＣＭＰ法を用いて除去することにより埋め込みＣｕ配線を形成する、いわゆるダマシン法が採用されている（例えば、特許文献２参照）。
さらに、配線間の寄生容量を低減するため、ＳｉＯ２膜よりも比誘電率が低い低誘電率膜（以下「ｌｏｗ−ｋ膜」ともいう。）を層間絶縁膜として用いたＬＳＩが開発されている。すなわち、比誘電率ｋが約４．２であるＳｉＯ２膜に代えて、ｋが１．５〜３．５である低誘電率膜が用いられている。また、ｋが２．５以下である低誘電率膜材料の開発も進められている。このｋが２．５以下である材料は、空孔（ポア）が導入されたポーラスｌｏｗ−ｋ膜材料であることが多い。
【０００３】
しかし、低誘電率膜はＳｉＯ２膜と比較して機械的強度が弱い。このため、低誘電率膜とＣｕ配線とを組み合わせた多層配線構造を形成する際、ＣＭＰの研磨荷重によって低誘電率膜に構造的破壊が発生する問題や、低誘電率膜と接するキャップ膜又は下地絶縁膜が剥離する問題があった。特に、ヤング率や硬度が低い低誘電率膜材料や、キャップ膜に対する接着性が低い低誘電率膜材料を用いた場合、上記問題が顕著に発生してしまう。特に低誘電率膜のヤング率が５ＧＰａ以下になると剥離が発生しやすい結果が報告されている（例えば、非特許文献１参照。）。
このようなＣｕ−ＣＭＰ中に起こる低誘電率膜の剥離は、基板エッジが起点になっていることが多い（例えば、非特許文献２参照。）。また、研磨時間が長くなるにつれて、ウェハの中心方向に向かって剥離面積が拡大する傾向がある。
【０００４】
そこで、従来は、ＣＭＰの研磨荷重を下げることにより、低誘電率膜の剥離を低減していた。一方、ヤング率や硬度が高い低誘電率膜材料を用いることは、低誘電率膜の剥離抑制に有効である。
【０００５】
【特許文献１】米国特許第４，９４４，８３６号明細書
【特許文献２】特開平２−２７８８２２号公報
【非特許文献１】Simon Lin、外１１名、“Low-k Dielectrics Characterization for Damascene Integration”、２００１年、IITC2001
【非特許文献２】Stan Tsai、外６名、“Copper CMP at Low Shear Force for Low-k Compatibility”、２００２年、IITC2002
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＣＭＰの研磨荷重を下げると、研磨速度が低下し、スループットが下がってしまう問題があった。また、ヤング率や硬度を高くすると、比誘電率ｋが増加してしまうという問題があった。
Ｃｕ−ＣＭＰ中の低誘電率膜の剥離はＣｕ配線開発において大きな問題となっており、剥離面積は小さくなっても基板エッジでの低誘電率膜の剥離はほとんど解決されていなかった。
【０００７】
本発明は、上記従来の課題を解決するためになされたもので、多層配線を形成する際、導電膜の研磨における低誘電率膜の剥離を抑制することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る多層配線構造は、下地上に形成され、該下地のエッジから第１の幅だけ除去された第１の低誘電率膜と、
前記第１の低誘電率膜内に形成された第１の開口部内に埋め込まれた第１の導電層と、
前記第１の導電層及び第１の低誘電率膜上に形成され、前記下地のエッジから前記第１の幅とは０．４ｍｍ以上異なる第２の幅だけ除去された第２の低誘電率膜と、
前記第２の低誘電率膜内に形成された第２の開口部内に埋め込まれた第２の導電層とを備えたことを特徴とするものである。
【０００９】
本発明に係る半導体装置は、基板上に形成され、拡散層を有する半導体素子と、
前記半導体素子を覆う層間絶縁膜と、
前記層間絶縁膜内に形成され、前記拡散層と接続するコンタクトと、
前記コンタクト及び層間絶縁膜上に形成され、前記基板のエッジから第１の幅だけ除去された第１の低誘電率膜と、
前記第１の低誘電率膜内に形成された第１の開口部内に埋め込まれた第１の導電層と、
前記第１の導電層及び第１の低誘電率膜上に形成され、前記基板のエッジから前記第１の幅とは０．４ｍｍ以上異なる第２の幅だけ除去された第２の低誘電率膜と、
前記第２の低誘電率膜内に形成された第２の開口部内に埋め込まれた第２の導電層とを備えたことを特徴とするものである。
【００１０】
本発明に係る半導体装置において、前記第２の低誘電率膜の膜厚が３００ｎｍ以上６００ｎｍ未満である場合、前記第１の幅と前記第２の幅とは０．７ｍｍ以上異なることが好適である。また、前記第２の低誘電率膜の膜厚が６００ｎｍ以上である場合、前記第１の幅と前記第２の幅とは１．０ｍｍ以上異なることが好適である。
【００１１】
本発明に係る半導体装置において、前記第２の幅が前記第１の幅よりも大きいことが好適である。
【００１２】
本発明に係る半導体実装装置は、基板上に半導体素子と上層配線とを有する半導体チップと、
前記半導体チップ上に形成され、前記半導体チップのエッジから第１の幅だけ除去された第１の低誘電率膜と、
前記第１の低誘電率膜内に形成された第１の開口部内に埋め込まれた第１の導電層と、
前記第１の導電層及び第１の低誘電率膜上に形成され、前記基板のエッジから前記第１の幅とは０．４ｍｍ以上異なる第２の幅だけ除去された第２の低誘電率膜と、
前記第２の低誘電率膜内に形成された第２の開口部内に埋め込まれた第２の導電層とを備えたことを特徴とするものである。
【００１３】
本発明に係る半導体実装装置において、前記第２の低誘電率膜の膜厚が３００ｎｍ以上６００ｎｍ未満である場合、前記第１の幅と前記第２の幅とは０．７ｍｍ以上異なることが好適である。また、前記第２の低誘電率膜の膜厚が６００ｎｍ以上である場合、前記第１の幅と前記第２の幅とは１．０ｍｍ以上異なることが好適である。
【００１４】
本発明に係る半導体実装装置において、前記第２の幅が前記第１の幅よりも大きいことが好適である。
【発明の効果】
【００１５】
本発明によれば、以上説明したように、導電膜の除去幅と低誘電率膜の除去幅とを１ｍｍ以上異ならしめることにより、導電膜を研磨する際の低誘電率膜の剥離を抑制することができる。
【発明を実施するための最良の形態】
【００１６】
本発明者は、先ず、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離の正確な起点を調査した。この調査によれば、ｌｏｗ−ｋ膜の剥離起点は、ウェハ外周部においてｌｏｗ−ｋ膜が成膜されているところ、すなわちｌｏｗ−ｋ膜のエッジ部分であった。詳細には、ｌｏｗ−ｋ膜をスピン塗布した直後に、基板エッジから約２ｍｍの幅でｌｏｗ−ｋ膜を除去しているため、実際の剥離の起点は基板エッジから２ｍｍ内側に入ったところである。このように、ｌｏｗ−ｋ膜を基板エッジで除去する理由は、ウェハのノッチやオリフラ周辺において発生するｌｏｗ−ｋ膜の塗布むらを除去する目的と、基板エッジに成膜されたｌｏｗ−ｋ膜がウェハケースやウェハキャリアなどに接触した際に剥離してパーティクルを発生することを防ぐ目的の２つがある。従って、ｌｏｗ−ｋ膜の基板エッジ除去は必要であるが、そこがＣｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離の起点となっていた。
【００１７】
Ｃｕ−ＣＭＰ中にはウェハのエッジ部に強いストレスが加わる。例えば、ＣＭＰ荷重を３ｐｓｉに設定してＣｕ−ＣＭＰを行っても、基板エッジから約５ｍｍの領域においては３．５ｐｓｉ〜７ｐｓｉの高いＣＭＰ荷重が加わっている。これは、基板エッジ部分が研磨パッドに対して強く押し付けられているからである。この基板エッジから約５ｍｍの領域にｌｏｗ−ｋ膜の高い段差があると、そのｌｏｗ−ｋ膜を実質的に高い研磨荷重で研磨していることになり、容易にｌｏｗ−ｋ膜の剥離が発生する。ｌｏｗ−ｋ膜のエッジにはｌｏｗ−ｋ膜の膜厚に相当する段差があるため、研磨荷重が集中することになる。ｌｏｗ−ｋ膜の剥離がいったん始まると、剥離面積は研磨時間とともに拡大していき、最終的にはウェハ中心部まで剥がれてしまう。
【００１８】
さらに、ｌｏｗ−ｋ膜は各配線層と各ヴィア層における層間絶縁膜としてそれぞれ形成されるため、多層配線を形成するには少なくとも６層、多い場合には１０層を超えるｌｏｗ−ｋ膜が形成される。しかも、上層の配線層になるほどｌｏｗ−ｋ膜の膜厚が厚くなるため、基板エッジにおけるｌｏｗ−ｋ膜の段差は上層の配線層になるほど高くなる。このため、上層配線を形成する際のＣｕ−ＣＭＰにおいて、下層ｌｏｗ−ｋ膜の剥離の問題はより深刻になる。
【００１９】
本発明は、下層のｌｏｗ−ｋ膜の基板エッジ除去幅と、上層のｌｏｗ−ｋ膜の基板エッジ除去幅とを離間させて、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離を抑制するものである。
【００２０】
実施の形態１．
図１は、本発明の実施の形態１による多層配線構造を説明するための断面図である。
図１に示すように、下地１としての基板上に第１拡散防止膜１１が形成され、その上に比誘電率が３以下である第１ｌｏｗ−ｋ膜１２が形成されている。ここで、第１ｌｏｗ−ｋ膜１２は、基板エッジ１０から幅Ａ（例えば、３ｍｍ）だけ除去されている。下地１としては、例えば、シリコン基板のような基板以外に、プリント基板や半導体チップ（後述）等を用いることができる。第１拡散防止膜１１としては、例えば、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜を用いることができる（後述する拡散防止膜２１，３１についても同様。）。第１ｌｏｗ−ｋ膜１２としては、例えば、ＭＳＱ（Methyl Silsesquioxane）膜、ＨＳＱ（Hydrogen Silsesquioxane）膜若しくはポリマー（例えば、ダウケミカル社製のＳｉＬＫ（登録商標））、又はそれらに空孔が導入されたもの、又はそれらの積層膜を用いることができる（後述するｌｏｗ−ｋ膜２２，３２についても同様。）。
第１ｌｏｗ−ｋ膜１２上に、プラズマダメージ防止用の第１キャップ膜１３が形成されている。第１キャップ膜１３としては、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜若しくはＳｉＮ膜、又はそれらの積層膜を用いることができる（後述するキャップ膜２３，３３についても同様。）。
第１キャップ膜１３、第１ｌｏｗ−ｋ膜１２及び第１拡散防止膜１１内に開口部１４が形成され、該開口部１４の内壁にバリアメタル膜１５が形成されている。さらに、バリアメタル膜１５上に金属膜１６が形成されている。すなわち、バリアメタル膜１５及び金属膜１６からなる導電膜により開口部１４が埋め込まれることにより、開口部１４内に第１導電層が形成されている。開口部１４は、配線溝やヴィアホール等である（後述する開口部２４，３４についても同様。）。バリアメタル膜１５としては、例えば、Ｔａ膜、Ｔｉ膜、ＴａＮ膜、ＴｉＮ膜、ＷＮ膜若しくはＷＳｉＮ膜、又はそれらの積層膜を用いることができる（後述するバリアメタル膜２５，３５についても同様。）。また、金属膜１６としては、Ａｌ膜、Ｗ膜及びＣｕ膜、並びにそれらの合金膜等を用いることができる（後述する金属膜２６，３６についても同様。）。
【００２１】
上記第１導電層及び第１キャップ膜１３上に、第２拡散防止膜２１が形成され、その上に第２ｌｏｗ−ｋ膜２２が形成され、さらにその上に第２キャップ膜２３が形成されている。ここで、第２ｌｏｗ−ｋ膜２２は、基板エッジ１０から、第１ｌｏｗ−ｋ膜１２の除去幅Ａよりも０．４ｍｍ以上大きい幅Ｂ（例えば、４ｍｍ）だけ除去されている。すなわち、第２ｌｏｗ−ｋ膜２２のエッジ除去幅Ｂは、第１ｌｏｗ−ｋ膜１２のエッジ除去幅Ａよりも０．４ｍｍ以上大きい。これにより、第２ｌｏｗ−ｋ膜２２エッジと第１ｌｏｗ−ｋ膜１２エッジとが離間し、後述する金属膜２６をＣＭＰする際、第１ｌｏｗ−ｋ膜１２エッジにＣＭＰ荷重が極度に集中することを防止できる。詳細は後述するが、ＬＳＩチップの取得領域との関係を考慮して、除去幅Ｂと除去幅Ａの差（以下、「エッジ除去幅差」という。）を０．７ｍｍ以上、１．０ｍｍ以上のように大きくするほど、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離抑制に効果的である。
また、ｌｏｗ−ｋ膜の膜厚に応じて、エッジ除去幅差を変えることが最適である。通常、ｌｏｗ−ｋ膜の膜厚は、１５０ｎｍ〜２０００ｎｍの範囲であり、上層になるほど厚くなるのが一般的である。ｌｏｗ−ｋ膜の膜厚が３００ｎｍ未満の場合にはエッジ除去幅差を０．４ｍｍ以上とし、該膜厚が３００ｎｍ以上６００ｎｍ未満の場合にはエッジ除去幅差を０．７ｍｍ以上とし、該膜厚が６００ｎｍ以上の場合にはエッジ除去幅差を１．０ｍｍ以上とすることが好適である。
そして、第２キャップ膜２３、第２ｌｏｗ−ｋ膜２２及び第２拡散防止膜２１内に開口部２４が形成され、該開口部２４の内壁にバリアメタル膜２５が形成され、さらにバリアメタル膜２５上に金属膜２６が形成されている。すなわち、バリアメタル膜２５及び金属膜２６からなる導電膜により開口部２４が埋め込まれることにより、開口部２４内に第２導電層が形成されている。第２導電層は、第１導電層に接続されている。
【００２２】
上記第２導電層及び第２キャップ膜２３上に、第３拡散防止膜３１が形成され、その上に第３ｌｏｗ−ｋ膜３２が形成され、さらにその上に第３キャップ膜３３が形成されている。ここで、第３ｌｏｗ−ｋ膜３２は、基板エッジ１０から、第２ｌｏｗ−ｋ膜２２の除去幅Ｂよりも０．４ｍｍ以上大きい幅Ｃ（例えば、５ｍｍ）だけ除去されている。すなわち、第３ｌｏｗ−ｋ膜３２のエッジ除去幅Ｃは、第２ｌｏｗ−ｋ膜２２のエッジ除去幅Ｂよりも０．４ｍｍ以上大きい。これにより、第３ｌｏｗ−ｋ膜３２エッジと第２ｌｏｗ−ｋ膜２２エッジ及び第１ｌｏｗ−ｋ膜１２エッジが離間し、後述する金属膜３６をＣＭＰする際、第２ｌｏｗ−ｋ膜２２エッジ及び第１ｌｏｗ−ｋ膜１２エッジにＣＭＰ荷重が極度に集中することを防止することができる。
そして、第３キャップ膜３３、第３ｌｏｗ−ｋ膜３２及び第３拡散防止膜３１内に開口部３４が形成され、該開口部３４の内壁にバリアメタル膜３５が形成され、さらにバリアメタル膜３５上に金属膜３６が形成されている。すなわち、バリアメタル膜３５及び金属膜３６からなる導電膜により開口部３４が埋め込まれることにより、開口部３４内に第３導電層が形成されている。第３導電層は、第２導電層に接続されている。
【００２３】
次に、上記多層配線構造の形成方法について説明する。
図２は、本実施の形態１による多層配線形成方法を説明するための工程断面図である。
先ず、図２（ａ）に示すように、下地１上にＣＶＤ法により第１拡散防止膜１１を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。
次に、第１拡散防止膜１１上に、スピン塗布法により第１ｌｏｗ−ｋ膜１２を、例えば、１００ｎｍ〜１０００ｍｍの膜厚で形成する。その直後、薬液により基板外周部分の第１ｌｏｗ−ｋ膜１２を幅Ａだけ除去する。除去幅Ａ、すなわち基板エッジ１０から第１ｌｏｗ−ｋ膜１２エッジまでの長さは、例えば、３ｍｍである。第１ｌｏｗ−ｋ膜１２の薬液除去後、不活性ガス雰囲気中でベーク処理及びキュアを行い、さらにＨｅプラズマを照射することにより第１ｌｏｗ−ｋ膜１２の表面改質処理を行う。
【００２４】
次に、図２（ｂ）に示すように、第１ｌｏｗ−ｋ膜１２上に、ＣＶＤ法により第１キャップ膜１３を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、リソグラフィ技術とドライエッチングにより、第１キャップ膜１３、第１ｌｏｗ−ｋ膜１２及び第１拡散防止膜１１内に開口部１４を形成する。次に、開口部１４の内壁及び第１キャップ膜１３上にスパッタリング法によりバリアメタル膜１５を形成し、該バリアメタル膜１５上にスパッタリング法によりシードＣｕ膜を形成する。さらに、シードＣｕ膜上に電解メッキ法によりＣｕ膜１６を形成する。その後、アニール処理を行う。これにより、開口部１４が、バリアメタル膜１５、シードＣｕ膜及びＣｕ膜１６からなる導電膜により埋め込まれる。なお、アニール処理は、後述するＣｕ膜１６の薬液除去後に行ってもよい。
次に、薬液により基板外周部分のＣｕ膜１６（シードＣｕ膜を含む。以下同様とする。）を除去する。Ｃｕ膜１６の除去幅、すなわち基板エッジ１０からＣｕ膜１６エッジまでの長さは、例えば、上述した第１ｌｏｗ−ｋ膜１２の除去幅Ａよりも１ｍｍ小さい２ｍｍとする。
【００２５】
次に、例えば、オービタル方式のＣＭＰ装置（図示せず）を用いて、第１キャップ膜１３上に形成された不要なＣｕ膜１６及びバリアメタル膜１５を除去する。すなわち、第１キャップ膜１３をストッパ膜として、Ｃｕ膜１６及びバリアメタル膜１５をＣＭＰ法により除去する。これにより、第１層目の導電層としてのＣｕ配線層が形成される。
【００２６】
次に、第１キャップ膜１３及びＣｕ配線上に、ＣＶＤ法により第２拡散防止膜２１を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、第２拡散防止膜２１上に、スピン塗布法により第２ｌｏｗ−ｋ膜２２を、例えば、１００ｎｍ〜１０００ｎｍの膜厚で形成する。その直後、薬液により基板外周部分の第２ｌｏｗ−ｋ膜２２を幅Ｂだけ除去する。第２ｌｏｗ−ｋ膜２２の除去幅Ｂは、例えば、第１ｌｏｗ−ｋ膜１２の除去幅Ａよりも１ｍｍ大きい４ｍｍである。その後、不活性ガス雰囲気中でベーク処理及びキュアを行い、さらにＨｅプラズマを照射することにより第２ｌｏｗ−ｋ膜２２の表面改質処理を行う。
【００２７】
次に、図２（ｃ）に示すように、第２ｌｏｗ−ｋ膜２２上に、ＣＶＤ法により第２キャップ膜２３を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、リソグラフィ技術とドライエッチングにより、第２キャップ膜２３、第２ｌｏｗ−ｋ膜２２及び第２拡散防止膜２１内に開口部２４を形成する。次に、開口部２４の内壁及び第２キャップ膜２３上にスパッタリング法によりバリアメタル膜２５を形成し、該バリアメタル膜２５上にスパッタリング法によりシードＣｕ膜を形成する。さらに、シードＣｕ膜上に電解メッキ法によりＣｕ膜２６を形成する。その後、アニール処理を行う。これにより、開口部２４が、バリアメタル膜２５、シードＣｕ膜及びＣｕ膜２６からなる導電膜により埋め込まれる。
次に、薬液により基板外周部分のＣｕ膜２６を除去する。Ｃｕ膜２６の除去幅は、例えば、第２ｌｏｗ−ｋ膜２２の除去幅Ｂよりも２ｍｍ小さい２ｍｍとする。その後、第１層目のＣｕ配線層と同様の条件でＣＭＰを行うことにより、第２キャップ膜２３上に形成された不要なＣｕ膜２６及びバリアメタル膜２５を除去する。これにより、第２層目の導電層としてのヴィア層が形成される。
【００２８】
次に、第２キャップ膜２３及びヴィア上に、ＣＶＤ法により第３拡散防止膜３１を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、第３拡散防止膜３１上に、スピン塗布法により第３ｌｏｗ−ｋ膜３２を、例えば、１００ｎｍ〜１０００ｎｍの膜厚で形成する。その直後、薬液により基板外周部分の第３ｌｏｗ−ｋ膜３２を幅Ｃだけ除去する。第３ｌｏｗ−ｋ膜３２の除去幅Ｃは、例えば、第２ｌｏｗ−ｋ膜２２の除去幅Ｂよりも１ｍｍ大きい５ｍｍである。その後、不活性ガス雰囲気中でベーク処理及びキュアを行い、さらにＨｅプラズマを照射することにより第３ｌｏｗ−ｋ膜３２の表面改質処理を行う。
【００２９】
次に、図２（ｄ）に示すように、第３ｌｏｗ−ｋ膜３２上に、ＣＶＤ法により第３キャップ膜３３を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、リソグラフィ技術とドライエッチングにより、第３キャップ膜３３、第３ｌｏｗ−ｋ膜３２及び第３拡散防止膜３１内に開口部３４を形成する。次に、開口部３４の内壁及び第３キャップ膜３３上にスパッタリング法によりバリアメタル膜３５を形成し、該バリアメタル膜３５上にスパッタリング法によりシードＣｕ膜を形成する。さらに、シードＣｕ膜上に電解メッキ法によりＣｕ膜３６を形成する。その後、アニール処理を行う。これにより、開口部３４が、バリアメタル膜３５、シードＣｕ膜及びＣｕ膜３６からなる導電膜により埋め込まれる。
次に、薬液により基板外周部分のＣｕ膜３６を除去する。Ｃｕ膜３６の除去幅は、第３ｌｏｗ−ｋ膜３２の除去幅Ｃよりも３ｍｍ小さい２ｍｍとする。その後、第１層目のＣｕ配線層と同様の条件でＣＭＰを行うことにより、第３キャップ膜３３上に形成された不要なＣｕ膜３６及びバリアメタル膜３５を除去する。これにより、第３層目の導電層としてのＣｕ配線層が形成される。
【００３０】
（実施例１）
次に、実施の形態１を更に具体的に説明した実施例１について述べる。本実施例１の説明は、図２を参照して行う。
先ず、図２（ａ）に示すように、直径３００ｍｍのシリコン基板１上に、ＣＶＤ法によりＳｉＣ膜１１を５０ｎｍの膜厚で形成する。そして、ＳｉＣ膜１１上に、スピン塗布法によりＭＳＱ膜１２を２５０ｎｍの膜厚で形成する。基板回転数は９００ｒｐｍとする。ＭＳＱ膜１２の塗布直後に、ウェハ外周にＮ−メチル−２−ピロリジノン（ＣＨ３ＮＣ４Ｈ６Ｏ）を滴下して、基板エッジ部分のＭＳＱ膜１２を除去幅Ａだけ除去する。ＭＳＱ膜１２の除去幅Ａは３ｍｍとした。その後、ホットプレートを用いて窒素雰囲気中２５０℃の温度でベークを行い、同雰囲気中４５０℃の温度で１５分間キュアを行った。
ここで、ＭＳＱ膜１２のヤング率を２ＧＰａから１４ＧＰａまで１ＧＰａずつ変えたサンプルを用意した。ヤング率は、ＭＳＱ膜１２のポロシティ（空孔率）を変化させることにより変えた。なお、ＭＳＱ膜１２の化学的組成は全て同一とした。
ＣＶＤ装置を用いてこれらのＭＳＱ膜１２にヘリウムプラズマを照射した。これにより、ＭＳＱ膜１２の表面改質を行った。該Ｈｅプラズマ処理により、ＭＳＱ膜１２と、次に述べるＳｉＯ２膜１３との密着性を改善することができる。
【００３１】
次に、図２（ｂ）に示すように、ＭＳＱ膜１２上に、ＣＶＤ法によりＳｉＯ２膜１３を５０ｎｍの膜厚で形成する。続いて、リソグラフィ技術及びドライエッチングにより、ＳｉＯ２膜１３、ＭＳＱ膜１２及びＳｉＣ膜１１内に、配線溝１４を形成する。次に、配線溝１４内及びＳｉＯ２膜１３上に、スパッタリング法によりＴａＮ膜／Ｔａ膜１５をそれぞれ１０ｎｍ／１５ｎｍの膜厚で形成し、その上にスパッタリング法によりシードＣｕ膜（図示省略。以下同様とする。）を７５ｎｍの膜厚で形成する。そして、シードＣｕ膜上に電解メッキ法によりＣｕ膜１６を形成する。その後、２５０℃の温度で３０分間アニール処理を行う。
次に、３％ＨＦと３０％Ｈ２Ｏ２とを含む水溶液を用いて、基板エッジ１０近傍のＣｕ膜１６を除去する。Ｃｕ膜１６の除去幅は、ＭＳＱ膜１２の除去幅Ａよりも１ｍｍ小さい２ｍｍとした。
次に、ＳｉＯ２膜１３上の不要なＣｕ膜１６及びＴａＮ膜／Ｔａ膜１５をＣＭＰ法により除去する。ＣＭＰ装置は、オービタル方式のもの（例えば、ノベラス社のMomentum300）を用い、研磨パッドは単層の発砲ウレタン（例えば、ロデール社のIC1000）、Ｃｕ用ＣＭＰスラリは砥粒フリースラリ（例えば、日立化成工業製のHS-C430-TU）、ＴａＮ膜／Ｔａ膜用ＣＭＰスラリは砥粒スラリ（例えば、日立化成工業製のHS-T605）を用いた。研磨条件は、ＣＭＰ荷重：１．５ｐｓｉ、オービタル回転数：６００ｒｐｍ、ヘッド回転数：２４ｒｐｍ、スラリ供給速度：３００ｃｃ／分とした。Ｃｕ膜１６とＴａＮ膜／Ｔａ膜１５のＣＭＰは、スラリを変えて２ステップで行う。以上の工程を経ることにより、第１層目のＣｕ配線層を形成した。
【００３２】
次に、ＣＶＤ法によりＳｉＣ膜２１を５０ｎｍの膜厚で形成し、その上にスピン塗布法によりＭＳＱ膜２２を２５０ｎｍの膜厚で形成する。基板回転数は、ＭＳＱ膜１２形成時と同様に９００ｒｐｍとする。ＭＳＱ膜２２の塗布直後に、ウェハ外周にＮ−メチル−２−ピロリジノン（ＣＨ３ＮＣ４Ｈ６Ｏ）を滴下して、基板エッジ部分のＭＳＱ膜２２を除去幅Ｂだけ除去する。ＭＳＱ膜２２の除去幅Ｂは、ＭＳＱ膜１２の除去幅Ａ（＝３ｍｍ）よりも１ｍｍ大きい４ｍｍとした。その後、ＭＳＱ膜１２と同様の条件で、ベーク及びキュアを行い、Ｈｅプラズマ処理によりＭＳＱ膜２２の表面改質を行った。
【００３３】
次に、図２（ｃ）に示すように、ＭＳＱ膜２２上にＣＶＤ法によりＳｉＯ２膜２３を５０ｎｍの膜厚で形成し、リソグラフィ技術及びドライエッチングによりＳｉＯ２膜２３、ＭＳＱ膜２２及びＳｉＣ膜２１内に、ヴィアホール２４を形成する。次に、ホール２４内及びＳｉＯ２膜２３上に、スパッタリング法によりＴａＮ膜／Ｔａ膜２５をそれぞれ１０ｎｍ／１５ｎｍの膜厚で形成し、その上にスパッタリング法によりシードＣｕ膜を７５ｎｍの膜厚で形成し、さらにその上に電解メッキ法によりＣｕ膜２６を形成する。その後、２５０℃の温度で３０分間アニール処理を行う。
次に、３％ＨＦと３０％Ｈ２Ｏ２とを含む水溶液を用いて、基板エッジ１０近傍のＣｕ膜２６を除去する。Ｃｕ膜２６の除去幅は、ＭＳＱ膜２２の除去幅Ｂよりも２ｍｍ小さい２ｍｍとした。
次に、上述した研磨条件を用いて、ＳｉＯ２膜２３上の不要なＣｕ膜２６及びＴａＮ膜／Ｔａ膜２５をＣＭＰ法により除去する。これにより、第２層目のヴィア層を形成した。
【００３４】
次に、ＣＶＤ法によりＳｉＣ膜３１を５０ｎｍの膜厚で形成し、その上にスピン塗布法によりＭＳＱ膜３２を２５０ｎｍの膜厚で形成する。ＭＳＱ膜３２の塗布直後に、ウェハ外周にＮ−メチル−２−ピロリジノン（ＣＨ３ＮＣ４Ｈ６Ｏ）を滴下して、基板エッジ部分のＭＳＱ膜３２を除去幅Ｃだけ除去する。ＭＳＱ膜３２の除去幅Ｃは、ＭＳＱ膜２２の除去幅Ｂ（＝４ｍｍ）よりも１ｍｍ大きい５ｍｍとした。その後、ＭＳＱ膜１２，２２と同様の条件で、ベーク及びキュアを行い、Ｈｅプラズマ処理によりＭＳＱ膜３２の表面改質を行った。
【００３５】
次に、図２（ｄ）に示すように、ＭＳＱ膜３２上にＣＶＤ法によりＳｉＯ２膜３３を５０ｎｍの膜厚で形成し、リソグラフィ技術及びドライエッチングによりＳｉＯ２膜３３、ＭＳＱ膜３２及びＳｉＣ膜３１内に、ヴィアホール３４を形成する。次に、ホール３４内及びＳｉＯ２膜３３上に、スパッタリング法によりＴａＮ膜／Ｔａ膜３５をそれぞれ１０ｎｍ／１５ｎｍの膜厚で形成し、その上にスパッタリング法によりシードＣｕ膜を７５ｎｍの膜厚で形成し、さらにその上に電解メッキ法によりＣｕ膜３６を形成する。その後、２５０℃の温度で３０分間アニール処理を行う。
次に、３％ＨＦと３０％Ｈ２Ｏ２とを含む水溶液を用いて、基板エッジ１０近傍のＣｕ膜３６を除去する。Ｃｕ膜３６の除去幅は、ＭＳＱ膜３２の除去幅Ｃよりも３ｍｍ小さい２ｍｍとした。
次に、上述した研磨条件を用いて、ＳｉＯ２膜３３上の不要なＣｕ膜３６及びＴａＮ膜／Ｔａ膜３５をＣＭＰ法により除去する。これにより、第３層目のＣｕ配線層を形成した。
【００３６】
上述のように、各導電層のｌｏｗ−ｋ膜１２，２２，３２のエッジ除去幅Ａ，Ｂ，Ｃを段階的に広げた基板では、基板エッジ１０近傍に急峻なｌｏｗ−ｋ膜の段差が存在しない。このため、Ｃｕ−ＣＭＰにおいて、下層のｌｏｗ−ｋ膜のエッジに局所的にＣＭＰ荷重が加わることを回避することができる。
【００３７】
下層ｌｏｗ−ｋ膜の除去幅よりも上層ｌｏｗ−ｋ膜の除去幅を０．４ｍｍ以上広くした場合、ヤング率が４ＧＰａである下層ｌｏｗ−ｋ膜を有するサンプルでも、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離を抑制することができた。また、下層ｌｏｗ−ｋ膜の除去幅よりも上層ｌｏｗ−ｋ膜の除去幅を０．７ｍｍ以上広くした場合、ヤング率が２ＧＰａである下層ｌｏｗ−ｋ膜を有するサンプルでも、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離を抑制することができた。さらに、下層ｌｏｗ−ｋ膜の除去幅よりも上層ｌｏｗ−ｋ膜の除去幅を１．０ｍｍ以上広くした場合、ヤング率が１ＧＰａである下層ｌｏｗ−ｋ膜を有するサンプルでも、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離を抑制することができた。
また、ｌｏｗ−ｋ膜の比誘電率を変えて、ｌｏｗ−ｋ膜の剥離を検討した結果、各層のｌｏｗ−ｋ膜の基板エッジ除去幅がその直下層のｌｏｗ−ｋ膜の基板エッジ除去幅より０．４ｍｍ以上広くした場合、比誘電率が３．０である下層ｌｏｗ−ｋ膜を有するサンプルでも、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離を抑制することができた。また、０．７ｍｍ以上広くした場合、比誘電率が２．６である下層ｌｏｗ−ｋ膜を有するサンプルでも、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離を抑制することができた。さらに、１．０ｍｍ以上広くした場合、比誘電率が２．３である下層ｌｏｗ−ｋ膜を有するサンプルでも、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離を抑制することができた。
【００３８】
（比較例）
図３は、本実施の形態１の比較例を示す図である。図３に示すように、各層においてｌｏｗ−ｋ膜の基板エッジ除去幅Ａ，Ｂ，Ｃが同じ幅でそれぞれ２ｍｍにした場合、ｌｏｗ−ｋ膜のヤング率が１２ＧＰａであっても、第１層目のＣｕ−ＣＭＰにおいてｌｏｗ−ｋ膜１２の剥離が発生した。また、各層の基板エッジ除去幅をそれぞれ同じ３ｍｍにした場合、ｌｏｗ−ｋ膜のヤング率が１２ＧＰａであっても、第２層目のＣｕ−ＣＭＰにおいてｌｏｗ−ｋ膜１２の剥離が発生した。また、各層の基板エッジ除去幅をそれぞれ同じ４ｍｍにした場合、ｌｏｗ−ｋ膜のヤング率が１２ＧＰａであっても、第３層目のＣｕ−ＣＭＰにおいてｌｏｗ−ｋ膜１２の剥離が発生した。
【００３９】
以上説明したように、本実施の形態１では、下層ｌｏｗ−ｋ膜の除去幅と上層のｌｏｗ−ｋ膜の除去幅との差（エッジ除去幅差）を０．４ｍｍ以上とすることにより、基板エッジにおいて急峻なｌｏｗ−ｋ膜の段差を存在させないようにした。これにより、上層のＣｕ−ＣＭＰにおいて下層ｌｏｗ−ｋ膜エッジに加わるＣＭＰ荷重を大幅に低減することができ、Ｃｕ−ＣＭＰにおける下層ｌｏｗ−ｋ膜の剥離を飛躍的に抑制することができる。また、エッジ除去幅差を０．７ｍｍ以上，１．０ｍｍ以上のように大きくすることにより、ｌｏｗ−ｋ膜の段差を更に緩和することができ、ヤング率が低いｌｏｗ−ｋ膜や比誘電率が低いｌｏｗ−ｋ膜を用いた場合でもＣｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離を抑制することができる。
【００４０】
なお、詳細は後述するが、デバイスが搭載されたウェハに対して本実験を実施しても同様の結果が得られた。
また、本実施の形態１ではシングルダマシン二層Ｃｕ配線構造について説明したが、デュアルダマシン二層Ｃｕ配線構造に適用することができ、この場合も実施の形態１と同様の効果が得られる。また、３層以上のＣｕ配線構造に対しても適用することができ、この場合も実施の形態１と同様の効果が得られる。また、本実施の形態１では、単層で塗布したｌｏｗ−ｋ膜を用いたが、塗布ｌｏｗ−ｋ膜とＣＶＤ法により形成したｌｏｗ−ｋ膜との積層膜を層間膜として用いてもよい。
【００４１】
実施の形態２．
上記実施の形態１では、上層ｌｏｗ−ｋ膜の除去幅を下層ｌｏｗ−ｋ膜の除去幅よりも大きくする場合、すなわち下層ｌｏｗ−ｋ膜エッジが上層ｌｏｗ−ｋ膜エッジよりも基板外周側になる場合について説明した。本実施の形態２では、下層ｌｏｗ−ｋ膜の除去幅を上層ｌｏｗ−ｋ膜の除去幅よりも大きくする場合、すなわち上層ｌｏｗ−ｋ膜エッジが下層ｌｏｗ−ｋ膜エッジよりも基板外周側になる場合について説明する。それ以外については実施の形態１と同様であるため、以下、図４及び図５を参照して実施の形態１との相違点を中心に説明する。図４は、本実施の形態２による多層配線構造を説明するための断面図である。図５は、本実施の形態２による配線形成方法を説明するための工程断面図である。
【００４２】
図４に示すように、基板エッジ１０近傍において第１ｌｏｗ−ｋ膜１２は除去幅Ａ（例えば、５ｍｍ）だけ除去され、第２ｌｏｗ−ｋ膜２２は除去幅Ａよりも０．４ｍｍ以上小さい除去幅Ｂ（例えば、４ｍｍ）だけ除去され、第３ｌｏｗ−ｋ膜３２は除去幅Ｂよりもさらに０．４ｍｍ以上小さい除去幅Ｃ（例えば、３ｍｍ）だけ除去されている。これにより、第１ｌｏｗ−ｋ膜１２エッジよりも第２ｌｏｗ−ｋ膜２２エッジが基板外周側に位置し、さらに第２ｌｏｗ−ｋ膜２２エッジよりも第３ｌｏｗ−ｋ膜３２エッジが基板外周側に位置する。よって、第１ｌｏｗ−ｋ膜１２エッジは第２ｌｏｗ−ｋ膜２２より覆われており、第２ｌｏｗ−ｋ膜２２エッジは第３ｌｏｗ−ｋ膜３２により覆われている。それ以外については、実施の形態１と同様である。
【００４３】
次に、多層配線構造の形成方法について説明する。
先ず、図５（ａ）に示すように、下地１上に第１拡散防止膜１１を形成し、その上に第１ｌｏｗ−ｋ膜１２を塗布する。塗布直後、薬液により基板外周部分の第１ｌｏｗ−ｋ膜１２を基板エッジ１０から幅Ａだけ除去する。除去幅Ａは、例えば、５ｍｍである。その後、ベーク処理及びキュアを行い、さらにＨｅプラズマによる第１ｌｏｗ−ｋ膜１２の表面改質処理を行う。
【００４４】
次に、図５（ｂ）に示すように、第１ｌｏｗ−ｋ膜１２上に第１キャップ膜１３を形成する。そして、第１キャップ膜１３、第１ｌｏｗ−ｋ膜１２及び第１拡散防止膜１１内に開口部１４を形成する。該開口部１４内にバリアメタル膜１５及び金属膜１６としてのＣｕ膜を埋め込むことにより、第１層目の導電層としてのＣｕ配線層が形成される。なお、Ｃｕ−ＣＭＰ前に行うＣｕ膜１６のエッジ除去の幅は、基板エッジ１０から２ｍｍである（後述するＣｕ膜２６，３６も同様）。
次に、第１キャップ膜１３及びＣｕ配線上に第２拡散防止膜２１を形成し、その上に第２ｌｏｗ−ｋ膜２２を塗布する。塗布直後、薬液により基板外周部分の第２ｌｏｗ−ｋ膜２２を、第１ｌｏｗ−ｋ膜１２の除去幅Ａよりも０．４ｍｍ以上小さい幅Ｂだけ除去する。除去幅Ｂは、例えば、４ｍｍである。これにより、第２ｌｏｗ−ｋ膜２２エッジが第１ｌｏｗ−ｋ膜１２エッジよりも０．４ｍｍ以上基板外周側に位置することになる。
【００４５】
次に、図５（ｃ）に示すように、第２ｌｏｗ−ｋ膜２２上に第２キャップ膜２３を形成する。そして、第２キャップ膜２３、第２ｌｏｗ−ｋ膜２２及び第２拡散防止膜２１内に開口部２４としてのヴィアホールを形成する。該開口部２４内にバリアメタル膜２５及び金属膜２６を埋め込むことにより、第２層目の導電層としてのヴィア層が形成される。
次に、第２キャップ膜２３及びヴィア上に第３拡散防止膜３１を形成し、その上に第３ｌｏｗ−ｋ膜３２を塗布する。塗布直後、薬液により基板外周部分の第３ｌｏｗ−ｋ膜３２を、第２ｌｏｗ−ｋ膜２２の除去幅Ｂよりも０．４ｍｍ以上小さい幅Ｃだけ除去する。除去幅Ｃは、例えば、３ｍｍである。これにより、第３ｌｏｗ−ｋ膜３２エッジが第２ｌｏｗ−ｋ膜２２エッジよりも０．４ｍｍ以上、かつ、第１ｌｏｗ−ｋ膜１２エッジよりも０．８ｍｍ以上基板外周側に位置することになる。
【００４６】
次に、図５（ｄ）に示すように、第３ｌｏｗ−ｋ膜３２上に第３キャップ膜３３を形成する。そして、第３キャップ膜３３、第３ｌｏｗ−ｋ膜３２及び第３拡散防止膜３１内に開口部３４を形成する。該開口部３４内にバリアメタル膜３５及び金属膜３６としてのＣｕ膜を埋め込むことにより、第３層目の導電層としてのＣｕ配線層が形成される。
【００４７】
本実施の形態２においても、実施の形態１と同様に、下層ｌｏｗ−ｋ膜の除去幅と上層ｌｏｗ−ｋ膜の除去幅との差を０．４ｍｍ以上とすることにより、基板エッジにおいて急峻なｌｏｗ−ｋ膜の段差を存在させないようにした。これにより、上層のＣｕ−ＣＭＰにおいて下層ｌｏｗ−ｋ膜エッジに加わるＣＭＰ荷重を大幅に低減することができ、Ｃｕ−ＣＭＰにおける下層ｌｏｗ−ｋ膜の剥離を飛躍的に抑制することができる。また、エッジ除去幅差を０．７ｍｍ以上，１．０ｍｍ以上のように大きくすることにより、ｌｏｗ−ｋ膜の段差を更に緩和することができ、ヤング率が低いｌｏｗ−ｋ膜や比誘電率が低いｌｏｗ−ｋ膜を用いた場合でもＣｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離を抑制することができる。
また、本実施の形態２では、Ｃｕ膜を薬液除去した時点（Ｃｕ−ＣＭＰ直前）において、下層ｌｏｗ−ｋ膜エッジよりも上層ｌｏｗ−ｋ膜エッジが外側に位置する。すなわち、Ｃｕ−ＣＭＰにおいて下層ｌｏｗ−ｋ膜エッジが上層ｌｏｗ−ｋ膜により覆われている。よって、アンカー効果により、Ｃｕ−ＣＭＰにおける下層ｌｏｗ−ｋ膜の剥離を実施の形態１よりも更に抑制することができる。
【００４８】
実施の形態３．
本発明の実施の形態３は、上述した実施の形態１の多層配線構造を、半導体装置における第１層目以上の配線に適用したものである。
図６は、本発明の実施の形態３による半導体装置を説明するための断面図である。
図６に示すように、基板１上にＭＩＳトランジスタのような拡散層６を有する半導体素子が形成されている。具体的には、基板１としてのシリコン基板上にゲート絶縁膜２を介してゲート電極３が形成され、該ゲート電極３の側壁にはＬＤＤ構造形成用のサイドウォール５が形成されている。ゲート絶縁膜２直下のチャネル領域（図示せず）を挟んで基板１上層に低濃度拡散層（エクステンション領域）４が形成され、該低濃度拡散層４に接続される高濃度拡散層（ソース／ドレイン領域）６が形成されている。
かかる半導体素子を覆うように層間絶縁膜７が形成され、該層間絶縁膜７内に拡散層６と接続するコンタクト８が形成されている。
【００４９】
コンタクト８及び層間絶縁膜７上に、実施の形態１の多層配線構造が適用されている。
具体的には、コンタクト８及び層間絶縁膜７上に第１拡散防止膜１１が形成され、その上に、基板エッジ１０から幅Ａだけ除去された第１ｌｏｗ−ｋ膜１２が形成されている。第１拡散防止膜１１としては、例えば、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜を用いることができる（後述する拡散防止膜２１，３１についても同様。）。第１ｌｏｗ−ｋ膜１２としては、例えば、ＭＳＱ（Methyl Silsesquioxane）膜、ＨＳＱ（Hydrogen Silsesquioxane）膜若しくはポリマー（例えば、ダウケミカル社製のＳｉＬＫ（登録商標））、又はそれらに空孔が導入されたもの、又はそれらの積層膜を用いることができる（後述するｌｏｗ−ｋ膜２２，３２についても同様。）。
第１ｌｏｗ−ｋ膜１２上に、プラズマダメージ防止用の第１キャップ膜１３が形成されている。第１キャップ膜１３としては、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜若しくはＳｉＮ膜、又はそれらの積層膜を用いることができる（後述するキャップ膜２３，３３についても同様。）。
第１キャップ膜１３、第１ｌｏｗ−ｋ膜１２及び第１拡散防止膜１１内に、コンタクト８上面に達する開口部１４が形成され、該開口部１４の内壁にバリアメタル膜１５が形成されている。さらに、バリアメタル膜１５上に金属膜１６が形成されている。すなわち、バリアメタル膜１５及び金属膜１６からなる導電膜により開口部１４が埋め込まれることにより、開口部１４内にコンタクト８を介して拡散層６と接続する第１導電層が形成されている。開口部１４は、配線溝やヴィアホール等である（後述する開口部２４，３４についても同様。）。バリアメタル膜１５としては、例えば、Ｔａ膜、Ｔｉ膜、ＴａＮ膜、ＴｉＮ膜、ＷＮ膜若しくはＷＳｉＮ膜、又はそれらの積層膜を用いることができる（後述するバリアメタル膜２５，３５についても同様。）。また、金属膜１６としては、Ａｌ膜、Ｗ膜及びＣｕ膜、並びにそれらの合金膜等を用いることができる（後述する金属膜２６，３６についても同様。）。
【００５０】
上記第１導電層及び第１キャップ膜１３上に、第２拡散防止膜２１が形成され、その上に第２ｌｏｗ−ｋ膜２２が形成され、さらにその上に第２キャップ膜２３が形成されている。ここで、第２ｌｏｗ−ｋ膜２２は、基板エッジ１０から、第１ｌｏｗ−ｋ膜１２の除去幅Ａよりも０．４ｍｍ以上大きい幅Ｂだけ除去されている。すなわち、第２ｌｏｗ−ｋ膜２２のエッジ除去幅Ｂは、第１ｌｏｗ−ｋ膜１２のエッジ除去幅Ａよりも０．４ｍｍ以上大きい。これにより、第２ｌｏｗ−ｋ膜２２エッジと第１ｌｏｗ−ｋ膜１２エッジとが離間し、後述する金属膜２６をＣＭＰする際、第１ｌｏｗ−ｋ膜１２エッジにＣＭＰ荷重が極度に集中することを防止できる。詳細は後述するが、除去幅Ｂと除去幅Ａの差（以下、「エッジ除去幅差」という。）を０．７ｍｍ以上、１．０ｍｍ以上のように大きくするほど、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離抑制に効果的である。また、実施の形態１と同様に、ｌｏｗ−ｋ膜の膜厚に応じて、エッジ除去幅差を変えることが最適である。ｌｏｗ−ｋ膜の膜厚が３００ｎｍ未満の場合にはエッジ除去幅差を０．４ｍｍ以上とし、該膜厚が３００ｎｍ以上６００ｎｍ未満の場合にはエッジ除去幅差を０．７ｍｍ以上とし、該膜厚が６００ｎｍ以上の場合にはエッジ除去幅差を１．０ｍｍ以上とすることが好適である。
そして、第２キャップ膜２３、第２ｌｏｗ−ｋ膜２２及び第２拡散防止膜２１内に、Ｃｕ膜１５表面に達する開口部２４が形成され、該開口部２４の内壁にバリアメタル膜２５が形成され、さらにバリアメタル膜２５上に金属膜２６が形成されている。すなわち、バリアメタル膜２５及び金属膜２６からなる導電膜により開口部２４が埋め込まれることにより、開口部２４内に第２導電層が形成されている。よって、第２導電層は、第１導電層に接続されている。
【００５１】
上記第２導電層及び第２キャップ膜２３上に、第３拡散防止膜３１が形成され、その上に第３ｌｏｗ−ｋ膜３２が形成され、さらにその上に第３キャップ膜３３が形成されている。ここで、第３ｌｏｗ−ｋ膜３２は、基板エッジ１０から、第２ｌｏｗ−ｋ膜２２の除去幅Ｂよりも０．４ｍｍ以上大きい幅Ｂだけ除去されている。すなわち、第３ｌｏｗ−ｋ膜３２のエッジ除去幅Ｃは、第２ｌｏｗ−ｋ膜２２のエッジ除去幅Ｂよりも０．４ｍｍ以上大きい。これにより、第３ｌｏｗ−ｋ膜３２エッジと第２ｌｏｗ−ｋ膜２２エッジ及び第１ｌｏｗ−ｋ膜１２エッジが離間し、後述する金属膜３６をＣＭＰする際、第２ｌｏｗ−ｋ膜２２エッジ及び第１ｌｏｗ−ｋ膜１２エッジにＣＭＰ荷重が極度に集中することを防止することができる。
そして、第３キャップ膜３３、第３ｌｏｗ−ｋ膜３２及び第３拡散防止膜３１内に、金属膜２６に達する開口部３４が形成され、該開口部３４の内壁にバリアメタル膜３５が形成され、さらにバリアメタル膜３５上に金属膜３６が形成されている。すなわち、バリアメタル膜３５及び金属膜３６からなる導電膜により開口部３４が埋め込まれることにより、開口部３４内に第３導電層が形成されている。よって、第３導電層は、第２導電層に接続されている。
【００５２】
次に、上記半導体装置の製造方法について説明する。
図７は、本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である。
先ず、図７（ａ）に示すように、基板１上にＭＩＳトランジスタのような拡散層を有する半導体素子を形成する。詳細な説明は省略するが、基板１としてのシリコン基板上にゲート絶縁膜２と導電膜３を形成した後、これらの膜３，２を順次パターニングしてゲート電極３を形成する。ゲート電極３をマスクとして基板１に不純物を注入することにより低濃度拡散層（エクステンション領域）４を形成し、ゲート電極３の側壁にサイドウォール５を形成する。サイドウォール５及びゲート電極３をマスクとして基板１に不純物を注入することにより高濃度拡散層（ソース／ドレイン領域）６を形成する。
そして、このような工程を行うことにより形成されたトランジスタを覆うように、ＣＶＤ法により層間絶縁膜７としてのＳｉＯ２膜を、例えば、５００ｎｍの膜厚で形成し、この層間絶縁膜７内に高濃度拡散層６と接続するコンタクト８を形成する。
【００５３】
次に、層間絶縁膜７及びコンタクト８上に、ＣＶＤ法により第１拡散防止膜１１を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、第１拡散防止膜１１上に、スピン塗布法により第１ｌｏｗ−ｋ膜１２としてのＭＳＱ膜を、例えば、１００ｎｍ〜１０００ｍｍの膜厚で形成する。その直後、薬液により基板外周部分の第１ｌｏｗ−ｋ膜１２を幅Ａだけ除去する。すなわち基板エッジ１０から除去幅Ａだけ第１ｌｏｗ−ｋ膜１２を除去する。その後、不活性ガス雰囲気中でベーク処理及びキュアを行い、さらにＨｅプラズマを照射することにより第１ｌｏｗ−ｋ膜１２の表面改質処理を行う。
次に、第１ｌｏｗ−ｋ膜１２上に、ＣＶＤ法により第１キャップ膜１３を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、リソグラフィ技術とドライエッチングにより、第１キャップ膜１３、第１ｌｏｗ−ｋ膜１２及び第１拡散防止膜１１内に、コンタクト８上面に達する開口部１４を形成する。そして、開口部１４の内壁及び第１キャップ膜１３上にスパッタリング法によりバリアメタル膜１５を形成し、該バリアメタル膜１５上にスパッタリング法によりシードＣｕ膜を形成する。さらに、シードＣｕ膜上に電解メッキ法によりＣｕ膜１６を形成する。その後、アニール処理を行う。なお、アニール処理は、Ｃｕ膜１６の薬液除去後に行ってもよい。
【００５４】
次に、薬液により基板外周部分のＣｕ膜１６を除去する。Ｃｕ膜１６の除去幅、すなわち基板エッジ１０からＣｕ膜エッジまでの長さは、３ｍｍとした。
その後、実施の形態１と同様にオービタル方式のＣＭＰ装置を用いて、第１キャップ膜１３上に形成された不要なＣｕ膜１６及びバリアメタル膜１５を除去する。以上の工程を経ることにより、コンタクト８を介して拡散層６と電気的に接続される第１層目のＣｕ配線層が形成される。
【００５５】
次に、第１キャップ膜１３及びＣｕ配線上に、ＣＶＤ法により第２拡散防止膜２１を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、第２拡散防止膜２１上に、スピン塗布法により第２ｌｏｗ−ｋ膜２２を、例えば、１００ｎｍ〜１０００ｎｍの膜厚で形成する。その直後、薬液により基板外周部分の第２ｌｏｗ−ｋ膜２２を幅Ｂだけ除去する。第２ｌｏｗ−ｋ膜２２の除去幅Ｂは、第１ｌｏｗ−ｋ膜１２の除去幅Ａよりも１ｍｍ大きい４ｍｍとした。その後、不活性ガス雰囲気中でベーク処理及びキュアを行い、さらにＨｅプラズマを照射することにより第２ｌｏｗ−ｋ膜２２の表面改質処理を行う。
【００５６】
次に、図７（ｂ）に示すように、第２ｌｏｗ−ｋ膜２２上に、ＣＶＤ法により第２キャップ膜２３を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、リソグラフィ技術とドライエッチングにより、第２キャップ膜２３、第２ｌｏｗ−ｋ膜２２及び第２拡散防止膜２１内に開口部２４を形成する。次に、開口部２４の内壁及び第２キャップ膜２３上にスパッタリング法によりバリアメタル膜２５を形成し、該バリアメタル膜２５上にスパッタリング法によりシードＣｕ膜を形成する。さらに、シードＣｕ膜上に電解メッキ法によりＣｕ膜２６を形成する。その後、アニール処理を行う。これにより、開口部２４が、バリアメタル膜２５、シードＣｕ膜及びＣｕ膜２６からなる導電膜により埋め込まれる。
次に、薬液により基板外周部分のＣｕ膜２６を除去する。Ｃｕ膜２６の除去幅は、第２ｌｏｗ−ｋ膜２２の除去幅Ｂよりも２ｍｍ小さい２ｍｍとする。その後、第１層目のＣｕ配線層と同様の条件でＣＭＰを行うことにより、第２キャップ膜２３上に形成された不要なＣｕ膜２６及びバリアメタル膜２５を除去する。これにより、第２層目の導電層としてのヴィア層が形成される。
【００５７】
次に、第２キャップ膜２３及びヴィア上に、ＣＶＤ法により第３拡散防止膜３１を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、第３拡散防止膜３１上に、スピン塗布法により第３ｌｏｗ−ｋ膜３２を、例えば、１００ｎｍ〜１０００ｎｍの膜厚で形成する。その直後、薬液により基板外周部分の第３ｌｏｗ−ｋ膜３２を幅Ｃだけ除去する。第３ｌｏｗ−ｋ膜３２の除去幅Ｃは、第２ｌｏｗ−ｋ膜２２の除去幅Ｂよりも１ｍｍ大きい５ｍｍとした。その後、不活性ガス雰囲気中でベーク処理及びキュアを行い、さらにＨｅプラズマを照射することにより第３ｌｏｗ−ｋ膜３２の表面改質処理を行う。
【００５８】
次に、図７（ｃ）に示すように、第３ｌｏｗ−ｋ膜３２上に、ＣＶＤ法により第３キャップ膜３３を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、リソグラフィ技術とドライエッチングにより、第３キャップ膜３３、第３ｌｏｗ−ｋ膜３２及び第３拡散防止膜３１内に開口部３４を形成する。次に、開口部３４の内壁及び第３キャップ膜３３上にスパッタリング法によりバリアメタル膜３５を形成し、該バリアメタル膜３５上にスパッタリング法によりシードＣｕ膜を形成する。さらに、シードＣｕ膜上に電解メッキ法によりＣｕ膜３６を形成する。その後、アニール処理を行う。これにより、開口部３４が、バリアメタル膜３５、シードＣｕ膜及びＣｕ膜３６からなる導電膜により埋め込まれる。
次に、薬液により基板外周部分のＣｕ膜３６を除去する。Ｃｕ膜３６の除去幅は、第３ｌｏｗ−ｋ膜３２の除去幅Ｃよりも３ｍｍ小さい２ｍｍとする。その後、第１層目のＣｕ配線層と同様の条件でＣＭＰを行うことにより、第３キャップ膜３３上に形成された不要なＣｕ膜３６及びバリアメタル膜３５を除去する。これにより、第３層目の導電層としてのＣｕ配線層が形成される。
【００５９】
以上説明したように、本実施の形態３では、上層ｌｏｗ−ｋ膜のエッジ除去幅と下層ｌｏｗ−ｋ膜のエッジ除去幅との差を０．４ｍｍ以上とすることにより、基板エッジにおいて急峻なｌｏｗ−ｋ膜の段差を存在させないようにした。これにより、上層のＣｕ−ＣＭＰにおいて下層ｌｏｗ−ｋ膜エッジに加わるＣＭＰ荷重を大幅に低減することができ、Ｃｕ−ＣＭＰにおける下層ｌｏｗ−ｋ膜の剥離を飛躍的に抑制することができる。また、エッジ除去幅差を０．７ｍｍ以上，１．０ｍｍ以上のように大きくすることにより、ｌｏｗ−ｋ膜の段差を更に緩和することができ、ヤング率が低いｌｏｗ−ｋ膜や比誘電率が低いｌｏｗ−ｋ膜を用いた場合でもＣｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離を抑制することができる。
よって、歩留まりを向上させることができ、半導体装置の信頼性を向上させることができる。また、半導体装置の配線にｌｏｗ−ｋ膜を用いたＣｕダマシン配線を適用することができ、半導体装置の性能を向上させることができる。
【００６０】
実施の形態４．
本発明の実施の形態４は、上述した実施の形態２の多層配線構造を、半導体装置における第１層目以上の配線に適用したものである。
上記実施の形態３では、上層ｌｏｗ−ｋ膜の除去幅を下層ｌｏｗ−ｋ膜の除去幅よりも大きくする場合、すなわち下層ｌｏｗ−ｋ膜エッジが上層ｌｏｗ−ｋ膜エッジよりも基板外周側になる場合について説明した。本実施の形態４では、下層ｌｏｗ−ｋ膜の除去幅を上層ｌｏｗ−ｋ膜の除去幅よりも大きくする場合、すなわち上層ｌｏｗ−ｋ膜エッジが下層ｌｏｗ−ｋ膜エッジよりも基板外周側になる場合について説明する。それ以外については実施の形態３と同様であるため、以下、図８及び図９を参照して実施の形態３との相違点を中心に説明する。図８は、本実施の形態４による半導体装置を説明するための断面図である。図９は、本実施の形態４による半導体装置の製造方法を説明するための工程断面図である。
【００６１】
図８に示すように、基板１上に拡散層を有する半導体素子としてＭＩＳトランジスタが形成されている。さらに、トランジスタを覆うように層間絶縁膜７が形成され、該層間絶縁膜７内に拡散層６と接続するコンタクト８が形成されている。
該コンタクト８及び層間絶縁膜７上に、実施の形態２の多層配線構造が適用されている。具体的には、３層のｌｏｗ−ｋ膜１２，２２，３２が積層され、各ｌｏｗ−ｋ膜内に導電層が形成されている。
図８に示すように、基板エッジ１０近傍において第１ｌｏｗ−ｋ膜１２は除去幅Ａだけ除去され、第２ｌｏｗ−ｋ膜２２は除去幅Ａよりも０．４ｍｍ以上小さい除去幅Ｂだけ除去され、第３ｌｏｗ−ｋ膜３２は除去幅Ｂよりもさらに０．４ｍｍ以上小さい除去幅Ｃだけ除去されている。これにより、第１ｌｏｗ−ｋ膜１２エッジよりも第２ｌｏｗ−ｋ膜２２エッジが基板外周側に位置し、さらに第２ｌｏｗ−ｋ膜２２エッジよりも第３ｌｏｗ−ｋ膜３２エッジが基板外周側に位置する。よって、第１ｌｏｗ−ｋ膜１２エッジは第２ｌｏｗ−ｋ膜２２より覆われており、第２ｌｏｗ−ｋ膜２２エッジは第３ｌｏｗ−ｋ膜３２により覆われている。それ以外については、実施の形態３と同様である。
【００６２】
次に、上記半導体装置の製造方法について説明する。
先ず、図９（ａ）に示すように、実施の形態３において説明した方法を用いて、基板１上にＭＩＳトランジスタを形成する。さらに、該トランジスタを覆うように層間絶縁膜７を形成し、該層間絶縁膜７内に拡散層６と接続するコンタクト８を形成する。
次に、コンタクト８及び層間絶縁膜７上に第１拡散防止膜１１を形成し、その上に第１ｌｏｗ−ｋ膜１２を塗布する。塗布直後、薬液により基板外周部分の第１ｌｏｗ−ｋ膜１２を基板エッジ１０から幅Ａだけ除去する。その後、ベーク処理及びキュアを行い、さらにＨｅプラズマによる第１ｌｏｗ−ｋ膜１２の表面改質処理を行う。
次に、第１ｌｏｗ−ｋ膜１２上に第１キャップ膜１３を形成する。そして、第１キャップ膜１３、第１ｌｏｗ−ｋ膜１２及び第１拡散防止膜１１内に、コンタクト８上面に達する開口部１４を形成する。その後、実施の形態３と同様の方法を用いて該開口部１４内にバリアメタル膜１５及び金属膜１６としてのＣｕ膜を埋め込むことにより、第１層目の導電層としてのＣｕ配線層が形成される。
次に、第１キャップ膜１３及びＣｕ配線上に第２拡散防止膜２１を形成し、その上に第２ｌｏｗ−ｋ膜２２を塗布する。塗布直後、薬液により基板外周部分の第２ｌｏｗ−ｋ膜２２を、第１ｌｏｗ−ｋ膜１２の除去幅Ａよりも０．４ｍｍ以上小さい幅Ｂだけ除去する。これにより、第２ｌｏｗ−ｋ膜２２エッジが第１ｌｏｗ−ｋ膜１２エッジよりも０．４ｍｍ以上基板外周側に位置することになる。
【００６３】
次に、図９（ｂ）に示すように、第２ｌｏｗ−ｋ膜１２上に第２キャップ膜２３を形成する。そして、第２キャップ膜２３、第２ｌｏｗ−ｋ膜２２及び第２拡散防止膜２１内に開口部２４としてのヴィアホールを形成する。その後、実施の形態３と同様の方法を用いて該開口部２４内にバリアメタル膜２５及び金属膜２６を埋め込むことにより、第２層目の導電層としてのヴィア層が形成される。
次に、第２キャップ膜２３及びヴィア上に第３拡散防止膜３１を形成し、その上に第３ｌｏｗ−ｋ膜３２を塗布する。塗布直後、薬液により基板外周部分の第３ｌｏｗ−ｋ膜３２を、第２ｌｏｗ−ｋ膜３２の除去幅Ｂよりも０．４ｍｍ以上小さい幅Ｃだけ除去する。これにより、第３ｌｏｗ−ｋ膜３２エッジが第２ｌｏｗ−ｋ膜２２エッジよりも０．４ｍｍ以上、かつ、第１ｌｏｗ−ｋ膜１２エッジよりも０．８ｍｍ以上基板外周側に位置することになる。
【００６４】
次に、図９（ｃ）に示すように、第３ｌｏｗ−ｋ膜３２上に第３キャップ膜３３を形成する。そして、第３キャップ膜３３、第３ｌｏｗ−ｋ膜３２及び第３拡散防止膜３１内に開口部３４を形成する。その後、実施の形態３と同様の方法を用いて該開口部３４内にバリアメタル膜３５及び金属膜３６としてのＣｕ膜を埋め込むことにより、第３層目の導電層としてのＣｕ配線層が形成される。
【００６５】
本実施の形態４においても、実施の形態３と同様に、上層ｌｏｗ−ｋ膜のエッジ除去幅と下層ｌｏｗ−ｋ膜のエッジ除去幅との差を０．４ｍｍ以上とすることにより、基板エッジにおいて急峻なｌｏｗ−ｋ膜の段差を存在させないようにした。これにより、上層のＣｕ−ＣＭＰにおいて下層ｌｏｗ−ｋ膜エッジに加わるＣＭＰ荷重を大幅に低減することができ、Ｃｕ−ＣＭＰにおける下層ｌｏｗ−ｋ膜の剥離を飛躍的に抑制することができる。また、エッジ除去幅差を０．７ｍｍ以上，１．０ｍｍ以上のように大きくすることにより、ｌｏｗ−ｋ膜の段差を更に緩和することができ、ヤング率が低いｌｏｗ−ｋ膜や比誘電率が低いｌｏｗ−ｋ膜を用いた場合でもＣｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離を抑制することができる。
また、本実施の形態４では、Ｃｕ膜を薬液除去した時点（Ｃｕ−ＣＭＰ直前）において、下層ｌｏｗ−ｋ膜エッジよりも上層ｌｏｗ−ｋ膜エッジが外側に位置する。すなわち、Ｃｕ−ＣＭＰにおいて下層ｌｏｗ−ｋ膜エッジが上層ｌｏｗ−ｋ膜により覆われている。よって、アンカー効果により、Ｃｕ−ＣＭＰにおける下層ｌｏｗ−ｋ膜の剥離を実施の形態３よりも更に抑制することができる。
よって、歩留まりを向上させることができ、半導体装置の信頼性を向上させることができる。また、半導体装置の配線にｌｏｗ−ｋ膜を用いたＣｕダマシン配線を適用することができ、半導体装置の性能を向上させることができる。
【００６６】
実施の形態５．
本発明の実施の形態５は、上述した実施の形態１の多層配線構造を、半導体実装装置の配線に適用したものである。具体的には、半導体チップをモジュールにパッケージングする際において、半導体チップ上の配線に適用したものである。
図１０は、実施の形態５による半導体実装装置を説明するための断面図である。図１１は、本実施の形態５による半導体実装装置の製造方法を説明するための工程断面図である。
【００６７】
図１０に示すように、基板４１上に、半導体素子（図示せず）と該半導体素子上に形成された多層の配線層４３ａ，４３ｂ，４３ｃ，４３ｄとそれらを接続するビアコンタクト４４ａ，４４ｂ，４４ｃとを絶縁膜内に有する多層配線構造４２を備えた半導体チップ（半導体装置）４０を形成する。なお、半導体素子は実施の形態３で説明したものである。
多層配線構造４２の配線層４３ａ上に第１拡散防止膜１１が形成され、その上に、基板エッジ１０から幅Ａだけ除去された第１ｌｏｗ−ｋ膜１２が形成されている。第１拡散防止膜１１としては、例えば、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜を用いることができる（後述する拡散防止膜２１，３１についても同様。）。第１ｌｏｗ−ｋ膜１２としては、例えば、ＭＳＱ（Methyl Silsesquioxane）膜、ＨＳＱ（Hydrogen Silsesquioxane）膜若しくはポリマー（例えば、ダウケミカル社製のＳｉＬＫ（登録商標））、又はそれらに空孔が導入されたもの、又はそれらの積層膜を用いることができる（後述するｌｏｗ−ｋ膜２２，３２についても同様。）。
第１ｌｏｗ−ｋ膜１２上に、プラズマダメージ防止用の第１キャップ膜１３が形成されている。第１キャップ膜１３としては、ＳｉＯ２膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜若しくはＳｉＮ膜、又はそれらの積層膜を用いることができる（後述するキャップ膜２３，３３についても同様。）。
第１キャップ膜１３、第１ｌｏｗ−ｋ膜１２及び第１拡散防止膜１１内に、配線層４３ａ上面に達する開口部１４が形成され、該開口部１４の内壁にバリアメタル膜１５が形成されている。さらに、バリアメタル膜１５上に金属膜１６が形成されている。すなわち、バリアメタル膜１５及び金属膜１６からなる導電膜により開口部１４が埋め込まれることにより、開口部１４内にコンタクト８を介して拡散層６と接続する第１導電層が形成されている。開口部１４は、配線溝やヴィアホール等である（後述する開口部２４，３４についても同様。）。バリアメタル膜１５としては、例えば、Ｔａ膜、Ｔｉ膜、ＴａＮ膜、ＴｉＮ膜、ＷＮ膜若しくはＷＳｉＮ膜、又はそれらの積層膜を用いることができる（後述するバリアメタル膜２５，３５についても同様。）。また、金属膜１６としては、Ａｌ膜、Ｗ膜及びＣｕ膜、並びにそれらの合金膜等を用いることができる（後述する金属膜２６，３６についても同様。）。
【００６８】
上記第１導電層及び第１キャップ膜１３上に、第２拡散防止膜２１が形成され、その上に第２ｌｏｗ−ｋ膜２２が形成され、さらにその上に第２キャップ膜２３が形成されている。ここで、第２ｌｏｗ−ｋ膜２２は、基板エッジ１０から、第１ｌｏｗ−ｋ膜１２の除去幅Ａよりも０．４ｍｍ以上大きい幅Ｂだけ除去されている。すなわち、第２ｌｏｗ−ｋ膜２２のエッジ除去幅Ｂは、第１ｌｏｗ−ｋ膜１２のエッジ除去幅Ａよりも０．４ｍｍ以上大きい。これにより、第２ｌｏｗ−ｋ膜２２エッジと第１ｌｏｗ−ｋ膜１２エッジとが離間し、後述する金属膜２６をＣＭＰする際、第１ｌｏｗ−ｋ膜１２エッジにＣＭＰ荷重が極度に集中することを防止できる。詳細は後述するが、除去幅Ｂと除去幅Ａの差（以下、「エッジ除去幅差」という。）を０．７ｍｍ以上、１．０ｍｍ以上のように大きくするほど、Ｃｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離抑制に効果的である。また、実施の形態１，３と同様に、ｌｏｗ−ｋ膜の膜厚に応じて、エッジ除去幅差を変えることが最適である。ｌｏｗ−ｋ膜の膜厚が３００ｎｍ未満の場合にはエッジ除去幅差を０．４ｍｍ以上とし、該膜厚が３００ｎｍ以上６００ｎｍ未満の場合にはエッジ除去幅差を０．７ｍｍ以上とし、該膜厚が６００ｎｍ以上の場合にはエッジ除去幅差を１．０ｍｍ以上とすることが好適である。
そして、第２キャップ膜２３、第２ｌｏｗ−ｋ膜２２及び第２拡散防止膜２１内に、Ｃｕ膜１５表面に達する開口部２４が形成され、該開口部２４の内壁にバリアメタル膜２５が形成され、さらにバリアメタル膜２５上に金属膜２６が形成されている。すなわち、バリアメタル膜２５及び金属膜２６からなる導電膜により開口部２４が埋め込まれることにより、開口部２４内に第２導電層が形成されている。よって、第２導電層は、第１導電層に接続されている。
【００６９】
上記第２導電層及び第２キャップ膜２３上に、第３拡散防止膜３１が形成され、その上に第３ｌｏｗ−ｋ膜３２が形成され、さらにその上に第３キャップ膜３３が形成されている。ここで、第３ｌｏｗ−ｋ膜３２は、基板エッジ１０から、第２ｌｏｗ−ｋ膜２２の除去幅Ｂよりも０．４ｍｍ以上大きい幅Ｂだけ除去されている。すなわち、第３ｌｏｗ−ｋ膜３２のエッジ除去幅Ｃは、第２ｌｏｗ−ｋ膜２２のエッジ除去幅Ｂよりも０．４ｍｍ以上大きい。これにより、第３ｌｏｗ−ｋ膜３２エッジと第２ｌｏｗ−ｋ膜２２エッジ及び第１ｌｏｗ−ｋ膜１２エッジが離間し、後述する金属膜３６をＣＭＰする際、第２ｌｏｗ−ｋ膜２２エッジ及び第１ｌｏｗ−ｋ膜１２エッジにＣＭＰ荷重が極度に集中することを防止することができる。
そして、第３キャップ膜３３、第３ｌｏｗ−ｋ膜３２及び第３ｌｏｗ−ｋ膜３１内に、金属膜２６に達する開口部３４が形成され、該開口部３４の内壁にバリアメタル膜３５が形成され、さらにバリアメタル膜３５上に金属膜３６が形成されている。すなわち、バリアメタル膜３５及び金属膜３６からなる導電膜により開口部３４が埋め込まれることにより、開口部３４内に第３導電層が形成されている。よって、第３導電層は、第２導電層に接続されている。
【００７０】
次に、上記半導体実装装置の製造方法について説明する。
先ず、図１１（ａ）に示すように、基板４１上に多層の配線層４３ａ，４３ｂ，４３ｃ，４３ｄとそれらを接続するビアコンタクト４４ａ，４４ｂ，４４ｃとを絶縁膜内に有する多層配線構造４２を備えた半導体チップ（半導体装置）４０を形成する。なお、多層配線構造４２における半導体素子（例えば、ＭＩＳトランジスタ）は実施の形態３で説明したものであり、図示並びに説明を省略する。
【００７１】
次に、多層配線構造４２上に、ＣＶＤ法により第１拡散防止膜１１を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、第１拡散防止膜１１上に、スピン塗布法により第１ｌｏｗ−ｋ膜１２としてのＭＳＱ膜を、例えば、１００ｎｍ〜１０００ｍｍの膜厚で形成する。その直後、薬液により基板外周部分の第１ｌｏｗ−ｋ膜１２を幅Ａだけ除去する。すなわち基板エッジ１０から除去幅Ａだけ第１ｌｏｗ−ｋ膜１２を除去する。その後、不活性ガス雰囲気中でベーク処理及びキュアを行い、さらにＨｅプラズマを照射することにより第１ｌｏｗ−ｋ膜１２の表面改質処理を行う。
次に、第１ｌｏｗ−ｋ膜１２上に、ＣＶＤ法により第１キャップ膜１３を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、リソグラフィ技術とドライエッチングにより、第１キャップ膜１３、第１ｌｏｗ−ｋ膜１２及び第１拡散防止膜１１内に、配線層４３ａ上面に達する開口部１４を形成する。そして、開口部１４の内壁及び第１キャップ膜１３上にスパッタリング法によりバリアメタル膜１５を形成し、該バリアメタル膜１５上にスパッタリング法によりシードＣｕ膜を形成する。さらに、シードＣｕ膜上に電解メッキ法によりＣｕ膜１６を形成する。その後、アニール処理を行う。なお、アニール処理は、Ｃｕ膜１６の薬液除去後に行ってもよい。
【００７２】
次に、薬液により基板外周部分のＣｕ膜１６を除去する。Ｃｕ膜１６の除去幅、すなわち基板エッジ１０からＣｕ膜エッジまでの長さは、３ｍｍとした。
その後、実施の形態１と同様にオービタル方式のＣＭＰ装置を用いて、第１キャップ膜１３上に形成された不要なＣｕ膜１６及びバリアメタル膜１５を除去する。以上の工程を経ることにより、配線層４３ａと接続する第１層目のＣｕ配線層が形成される。
【００７３】
次に、第１キャップ膜１３及びＣｕ配線上に、ＣＶＤ法により第２拡散防止膜２１を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、第２拡散防止膜２１上に、スピン塗布法により第２ｌｏｗ−ｋ膜２２を、例えば、１００ｎｍ〜１０００ｎｍの膜厚で形成する。その直後、薬液により基板外周部分の第２ｌｏｗ−ｋ膜２２を幅Ｂだけ除去する。第２ｌｏｗ−ｋ膜２２の除去幅Ｂは、第１ｌｏｗ−ｋ膜１２の除去幅Ａよりも１ｍｍ大きい４ｍｍとした。その後、不活性ガス雰囲気中でベーク処理及びキュアを行い、さらにＨｅプラズマを照射することにより第２ｌｏｗ−ｋ膜２２の表面改質処理を行う。
【００７４】
次に、図１１（ｂ）に示すように、第２ｌｏｗ−ｋ膜２２上に、ＣＶＤ法により第２キャップ膜２３を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、リソグラフィ技術とドライエッチングにより、第２キャップ膜２３、第２ｌｏｗ−ｋ膜２２及び第２拡散防止膜２１内に開口部２４を形成する。次に、開口部２４の内壁及び第２キャップ膜２３上にスパッタリング法によりバリアメタル膜２５を形成し、該バリアメタル膜２５上にスパッタリング法によりシードＣｕ膜を形成する。さらに、シードＣｕ膜上に電解メッキ法によりＣｕ膜２６を形成する。その後、アニール処理を行う。これにより、開口部２４が、バリアメタル膜２５、シードＣｕ膜及びＣｕ膜２６からなる導電膜により埋め込まれる。
次に、薬液により基板外周部分のＣｕ膜２６を除去する。Ｃｕ膜２６の除去幅は、第２ｌｏｗ−ｋ膜２２の除去幅Ｂよりも２ｍｍ小さい２ｍｍとする。その後、第１層目のＣｕ配線層と同様の条件でＣＭＰを行うことにより、第２キャップ膜２３上に形成された不要なＣｕ膜２６及びバリアメタル膜２５を除去する。これにより、第２層目の導電層としてのヴィア層が形成される。
【００７５】
次に、第２キャップ膜２３及びヴィア上に、ＣＶＤ法により第３拡散防止膜３１を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、第３拡散防止膜３１上に、スピン塗布法により第３ｌｏｗ−ｋ膜３２を、例えば、１００ｎｍ〜１０００ｎｍの膜厚で形成する。その直後、薬液により基板外周部分の第３ｌｏｗ−ｋ膜３２を幅Ｃだけ除去する。第３ｌｏｗ−ｋ膜３２の除去幅Ｃは、第２ｌｏｗ−ｋ膜２２の除去幅Ｂよりも１ｍｍ大きい５ｍｍとした。その後、不活性ガス雰囲気中でベーク処理及びキュアを行い、さらにＨｅプラズマを照射することにより第３ｌｏｗ−ｋ膜３２の表面改質処理を行う。
【００７６】
次に、図１１（ｃ）に示すように、第３ｌｏｗ−ｋ膜３２上に、ＣＶＤ法により第３キャップ膜３３を、例えば、３０ｎｍ〜２００ｎｍの膜厚で形成する。そして、リソグラフィ技術とドライエッチングにより、第３キャップ膜３３、第３ｌｏｗ−ｋ膜３２及び第３拡散防止膜３１内に開口部３４を形成する。次に、開口部３４の内壁及び第３キャップ膜３３上にスパッタリング法によりバリアメタル膜３５を形成し、該バリアメタル膜３５上にスパッタリング法によりシードＣｕ膜を形成する。さらに、シードＣｕ膜上に電解メッキ法によりＣｕ膜３６を形成する。その後、アニール処理を行う。これにより、開口部３４が、バリアメタル膜３５、シードＣｕ膜及びＣｕ膜３６からなる導電膜により埋め込まれる。
次に、薬液により基板外周部分のＣｕ膜３６を除去する。Ｃｕ膜３６の除去幅は、第３ｌｏｗ−ｋ膜３２の除去幅Ｃよりも３ｍｍ小さい２ｍｍとする。その後、第１層目のＣｕ配線層と同様の条件でＣＭＰを行うことにより、第３キャップ膜３３上に形成された不要なＣｕ膜３６及びバリアメタル膜３５を除去する。これにより、第３層目の導電層としてのＣｕ配線層が形成される。
【００７７】
以上説明したように、本実施の形態５では、上層ｌｏｗ−ｋ膜のエッジ除去幅と下層ｌｏｗ−ｋ膜のエッジ除去幅との差を０．４ｍｍ以上とすることにより、基板エッジにおいて急峻なｌｏｗ−ｋ膜の段差を存在させないようにした。これにより、上層のＣｕ−ＣＭＰにおいて下層ｌｏｗ−ｋ膜エッジに加わるＣＭＰ荷重を大幅に低減することができ、Ｃｕ−ＣＭＰにおける下層ｌｏｗ−ｋ膜の剥離を飛躍的に抑制することができる。また、エッジ除去幅差を０．７ｍｍ以上，１．０ｍｍ以上のように大きくすることにより、ｌｏｗ−ｋ膜の段差を更に緩和することができ、ヤング率が低いｌｏｗ−ｋ膜や比誘電率が低いｌｏｗ−ｋ膜を用いた場合でもＣｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離を抑制することができる。
よって、歩留まりを向上させることができ、半導体実装装置の信頼性を向上させることができる。また、半導体チップ上の配線にｌｏｗ−ｋ膜を用いたＣｕダマシン配線を適用することができ、半導体実装装置の性能を向上させることができる。
【００７８】
実施の形態６．
本発明の実施の形態６は、上述した実施の形態２の多層配線構造を、半導体実装装置の配線に適用したものである。具体的には、半導体チップをモジュールにパッケージングする際において、半導体チップ上の配線に適用したものである。
上記実施の形態５では、上層ｌｏｗ−ｋ膜のエッジ除去幅を下層ｌｏｗ−ｋ膜のエッジ除去幅よりも大きくする場合、すなわち下層ｌｏｗ−ｋ膜エッジが上層ｌｏｗ−ｋ膜エッジよりも基板外周側になる場合について説明した。本実施の形態６では、上層ｌｏｗ−ｋ膜のエッジ除去幅を下層ｌｏｗ−ｋ膜のエッジ除去幅よりも小さくする場合、すなわち上層ｌｏｗ−ｋ膜エッジが下層ｌｏｗ−ｋ膜エッジよりも基板外周側になる場合について説明する。それ以外については実施の形態５と同様であるため、以下、図１２及び図１３を参照して実施の形態５との相違点を中心に説明する。図１２は、本実施の形態６による半導体実装装置を説明するための断面図である。図１３は、本実施の形態６による半導体実装装置の製造方法を説明するための工程断面図である。
【００７９】
図１２に示すように、基板４１上に半導体素子と、多層の配線層４３ａ，４３ｂ，４３ｃ，４３ｄ及びそれらを接続するビアコンタクト４４ａ，４４ｂ，４４ｃを有する配線構造４２とを有する半導体チップ４０が形成されている。該半導体チップ４０上に、実施の形態２の多層配線構造が適用されている。半導体チップ４０上に３層のｌｏｗ−ｋ膜１２，２２，３２が積層され、各ｌｏｗ−ｋ膜内に導電層が形成されている。
図１２に示すように、基板エッジ１０近傍において第１ｌｏｗ−ｋ膜１２は除去幅Ａだけ除去され、第２ｌｏｗ−ｋ膜２２は除去幅Ａよりも０．４ｍｍ以上小さい除去幅Ｂだけ除去され、第３ｌｏｗ−ｋ膜３２は除去幅Ｂよりもさらに０．４ｍｍ以上小さい除去幅Ｃだけ除去されている。これにより、第１ｌｏｗ−ｋ膜１２エッジよりも第２ｌｏｗ−ｋ膜２２エッジが基板外周側に位置し、さらに第２ｌｏｗ−ｋ膜２２エッジよりも第３ｌｏｗ−ｋ膜３２エッジが基板外周側に位置する。よって、第１ｌｏｗ−ｋ膜１２エッジは第２ｌｏｗ−ｋ膜２２より覆われており、第２ｌｏｗ−ｋ膜２２エッジは第３ｌｏｗ−ｋ膜３２により覆われている。それ以外については、実施の形態５と同様である。
【００８０】
次に、上記半導体装置の製造方法について説明する。
先ず、図１３（ａ）に示すように、実施の形態５と同様の方法を用いて、半導体チップ４０を形成する。
次に、半導体チップ４０上に、第１拡散防止膜１１を形成し、その上に第１ｌｏｗ−ｋ膜１２を塗布する。塗布直後、薬液により基板外周部分の第１ｌｏｗ−ｋ膜１２を基板エッジ１０から幅Ａだけ除去する。その後、ベーク処理及びキュアを行い、さらにＨｅプラズマによる第１ｌｏｗ−ｋ膜１２の表面改質処理を行う。
次に、第１ｌｏｗ−ｋ膜１２上に第１キャップ膜１３を形成する。そして、第１キャップ膜１３、第１ｌｏｗ−ｋ膜１２及び第１拡散防止膜１１内に、コンタクト８上面に達する開口部１４を形成する。その後、実施の形態３と同様の方法を用いて該開口部１４内にバリアメタル膜１５及び金属膜１６としてのＣｕ膜を埋め込むことにより、第１層目の導電層としてのＣｕ配線層が形成される。
次に、第１キャップ膜１３及びＣｕ配線上に第２拡散防止膜２１を形成し、その上に第２ｌｏｗ−ｋ膜２２を塗布する。塗布直後、薬液により基板外周部分の第２ｌｏｗ−ｋ膜２２を、第１ｌｏｗ−ｋ膜１２の除去幅Ａよりも０．４ｍｍ以上小さい幅Ｂだけ除去する。これにより、第２ｌｏｗ−ｋ膜２２エッジが第１ｌｏｗ−ｋ膜１２エッジよりも０．４ｍｍ以上基板外周側に位置することになる。
【００８１】
次に、図１３（ｂ）に示すように、第２ｌｏｗ−ｋ膜１２上に第２キャップ膜２３を形成する。そして、第２キャップ膜２３、第２ｌｏｗ−ｋ膜２２及び第２拡散防止膜２１内に開口部２４としてのヴィアホールを形成する。その後、実施の形態３と同様の方法を用いて該開口部２４内にバリアメタル膜２５及び金属膜２６を埋め込むことにより、第２層目の導電層としてのヴィア層が形成される。
次に、第２キャップ膜２３及びヴィア上に第３拡散防止膜３１を形成し、その上に第３ｌｏｗ−ｋ膜３２を塗布する。塗布直後、薬液により基板外周部分の第３ｌｏｗ−ｋ膜３２を、第２ｌｏｗ−ｋ膜２２の除去幅Ｂよりも０．４ｍｍ以上小さい幅Ｃだけ除去する。これにより、第３ｌｏｗ−ｋ膜３２エッジが第２ｌｏｗ−ｋ膜２２エッジよりも０．４ｍｍ以上、かつ、第１ｌｏｗ−ｋ膜１２エッジよりも０．８ｍｍ以上基板外周側に位置することになる。
【００８２】
次に、図１３（ｃ）に示すように、第３ｌｏｗ−ｋ膜３２上に第３キャップ膜３３を形成する。そして、第３キャップ膜３３、第３ｌｏｗ−ｋ膜３２及び第３拡散防止膜３１内に開口部３４を形成する。その後、実施の形態３と同様の方法を用いて該開口部３４内にバリアメタル膜３５及び金属膜３６としてのＣｕ膜を埋め込むことにより、第３層目の導電層としてのＣｕ配線層が形成される。
【００８３】
本実施の形態６においても、実施の形態５と同様に、上層ｌｏｗ−ｋ膜のエッジ除去幅と下層ｌｏｗ−ｋ膜のエッジ除去幅との差を０．４ｍｍ以上とすることにより、基板エッジにおいて急峻なｌｏｗ−ｋ膜の段差を存在させないようにした。これにより、上層のＣｕ−ＣＭＰにおいて下層ｌｏｗ−ｋ膜エッジに加わるＣＭＰ荷重を大幅に低減することができ、Ｃｕ−ＣＭＰにおける下層ｌｏｗ−ｋ膜の剥離を飛躍的に抑制することができる。また、エッジ除去幅差を０．７ｍｍ以上，１．０ｍｍ以上のように大きくすることにより、ｌｏｗ−ｋ膜の段差を更に緩和することができ、ヤング率が低いｌｏｗ−ｋ膜や比誘電率が低いｌｏｗ−ｋ膜を用いた場合でもＣｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離を抑制することができる。
また、本実施の形態６では、Ｃｕ膜を薬液除去した時点（Ｃｕ−ＣＭＰ直前）において、下層ｌｏｗ−ｋ膜エッジよりも上層ｌｏｗ−ｋ膜エッジが外側に位置する。すなわち、Ｃｕ−ＣＭＰにおいて下層ｌｏｗ−ｋ膜エッジが上層ｌｏｗ−ｋ膜により覆われている。よって、アンカー効果により、Ｃｕ−ＣＭＰにおける下層ｌｏｗ−ｋ膜の剥離を実施の形態５よりも更に抑制することができる。
よって、歩留まりを向上させることができ、半導体実装装置の信頼性を向上させることができる。また、半導体チップ上の配線にｌｏｗ−ｋ膜を用いたＣｕダマシン配線を適用することができ、半導体実装装置の性能を向上させることができる。
【００８４】
実施の形態７．
本発明の実施の形態７は、上述した実施の形態１又は２の多層配線構造を、多層基板で構成される半導体実装装置の配線に適用したものである。図１４は、本実施の形態７による半導体実装装置を説明するための断面図である。
【００８５】
図１４に示すように、半導体実装装置は、基板５１と多層配線構造５２とを有する１層目の半導体チップ（以下「チップ」と略称する。）、基板５３と多層配線構造５４とを有する２層目のチップ、及び、基板５５と多層配線構造５６とを有する３層目のチップを積層したものである。具体的には、１層目のチップと２層目のチップとはｌｏｗ−ｋ膜６２を接着層としてFace-to-Face接続し、２層目のチップと３層目のチップとはｌｏｗ−ｋ膜６５を接着層としてFace-to-Back接続されている。また、ｌｏｗ−ｋ膜６２，６５の下層及び上層には、それぞれ拡散防止膜として機能する絶縁層６１，６３と絶縁層６４，６６が形成されている。また、絶縁膜６４内には配線層７２が形成されている。また、該配線層７２と接続するブリッジビア７１が１層目及び２層目のチップ内に連通して形成され、ブリッジビア７３が３層目のチップ内に形成されることにより、３層に積層されたチップが電気的接続される。
３層目のチップ上に、ブリッジビア５３と電気的に接続される多層配線構造が形成される。
【００８６】
本実施の形態７においても、実施の形態５，６と同様に、上層ｌｏｗ−ｋ膜のエッジ除去幅と下層ｌｏｗ−ｋ膜のエッジ除去幅との差を０．４ｍｍ以上とすることにより、基板エッジにおいて急峻なｌｏｗ−ｋ膜の段差を存在させないようにした。これにより、上層のＣｕ−ＣＭＰにおいて下層ｌｏｗ−ｋ膜エッジに加わるＣＭＰ荷重を大幅に低減することができ、Ｃｕ−ＣＭＰにおける下層ｌｏｗ−ｋ膜の剥離を飛躍的に抑制することができる。また、エッジ除去幅差を０．７ｍｍ以上，１．０ｍｍ以上のように大きくすることにより、ｌｏｗ−ｋ膜の段差を更に緩和することができ、ヤング率が低いｌｏｗ−ｋ膜や比誘電率が低いｌｏｗ−ｋ膜を用いた場合でもＣｕ−ＣＭＰにおけるｌｏｗ−ｋ膜の剥離を抑制することができる。
よって、歩留まりを向上させることができ、半導体実装装置の信頼性を向上させることができる。また、半導体チップ上の配線にｌｏｗ−ｋ膜を用いたＣｕダマシン配線を適用することができ、半導体実装装置の性能を向上させることができる。
【図面の簡単な説明】
【００８７】
【図１】本発明の実施の形態１による多層配線構造を説明するための断面図である。
【図２】本発明の実施の形態１による多層配線形成方法を説明するための工程断面図である。
【図３】本発明の実施の形態１の比較例を示す断面図である。
【図４】本発明の実施の形態２による多層配線構造を説明するための断面図である。
【図５】本発明の実施の形態２による多層配線形成方法を説明するための工程断面図である。
【図６】本発明の実施の形態３による半導体装置を説明するための断面図である。
【図７】本発明の実施の形態３による半導体装置の製造方法を説明するための工程断面図である。
【図８】本発明の実施の形態４による半導体装置を説明するための断面図である。
【図９】本発明の実施の形態４による半導体装置の製造方法を説明するための工程断面図である。
【図１０】本発明の実施の形態５による半導体実装装置を説明するための断面図である。
【図１１】本発明の実施の形態５による半導体実装装置の製造方法を説明するための工程断面図である。
【図１２】本発明の実施の形態６による半導体実装装置を説明するための断面図である。
【図１３】本発明の実施の形態６による半導体実装装置の製造方法を説明するための工程断面図である。
【図１４】本発明の実施の形態７による半導体実装装置を説明するための断面図である。
【符号の説明】
【００８８】
１    下地、基板
２    ゲート絶縁膜
３    ゲート電極
４    低濃度拡散層
５    サイドウォール
６    高濃度拡散層
７    層間絶縁膜
８    コンタクト
１０  基板エッジ
１１  第１拡散防止膜
１２  第１ｌｏｗ−ｋ膜（ＭＳＱ膜）
１３  第１キャップ膜
１４，２４，３４  開口部
１５，２５，３５  バリアメタル膜
１６，２６，３６  金属膜（Ｃｕ膜）
２１  第２拡散防止膜
２２  第２ｌｏｗ−ｋ膜（ＭＳＱ膜）
２３  第２キャップ膜
３１  第３拡散防止膜
３２  第３ｌｏｗ−ｋ膜（ＭＳＱ膜）
３３  第３キャップ膜
４０  半導体装置（半導体チップ）
４１  基板
４１ａ  基板エッジ
４２  多層配線構造
４３ａ，４３ｂ，４３ｃ，４３ｄ，  配線層
４４ａ，４４ｂ，４４ｃ  ビアコンタクト
５１，５３，５５  基板
５２，５４，５６  多層配線構造
６１，６３，６４，６６  絶縁層
６２，６５  ｌｏｗ−ｋ膜
７１，７３  ブリッジビア
７２  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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