(57)【要約】【課題】  完全絶縁破壊寿命を伸張させることができる絶縁ゲート型半導体素子を提供する。【解決手段】  チャネル領域側の窒素濃度がゲート電極１６側の窒素濃度より高く、ゲート電極１６側の窒素濃度が中央部の窒素濃度より高く、且つチャネル領域側及びゲート電極１６側の金属濃度がそれぞれ中央部の金属濃度より低いゲート絶縁膜１５を備える。【選択図】  図１
2005217159.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域側の窒素濃度がゲート電極側の窒素濃度より高く、前記ゲート電極側の窒素濃度が中央部の窒素濃度より高く、且つ前記チャネル領域側及び前記ゲート電極側の金属濃度がそれぞれ前記中央部の金属濃度より低いゲート絶縁膜を備えることを特徴とする絶縁ゲート型半導体素子。
【請求項２】
前記ゲート絶縁膜は、前記ゲート電極側の金属濃度が前記チャネル領域側の金属濃度より高いことを特徴とする請求項１に記載の絶縁ゲート型半導体素子。
【請求項３】
前記ゲート絶縁膜は、前記チャネル領域側の窒素濃度が前記ゲート電極側の窒素濃度の２倍より高いことを特徴とする請求項１又は２に記載の絶縁ゲート型半導体素子。
【請求項４】
前記ゲート絶縁膜は、前記チャネル領域側の窒素濃度が１０20〜１０21ｃｍ-3であることを特徴とする請求項１〜３のいずれか１項に記載の絶縁ゲート型半導体素子。
【請求項５】
半導体層の上面に第１絶縁層を堆積する工程と、
前記第１絶縁層の上面に、前記第１絶縁層より窒素濃度が低く且つ前記第１絶縁層より金属濃度が高い第２絶縁層を堆積する工程と、
前記第２絶縁層の上面に、前記第１絶縁層及び前記第２絶縁層より窒素濃度が高く且つ前記第２絶縁層より金属濃度が低い第３絶縁層を堆積する工程と、
熱処理を行い前記第２絶縁層の金属酸化物を結晶化させる工程
とを含むことを特徴とする絶縁ゲート型半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特に絶縁ゲート型半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高性能化・高速化にしたがって、ＭＯＳ型トランジスタの微細化が進んでいる。これに伴って、ＭＯＳ型トランジスタのゲート絶縁膜も急速に薄膜化しており、極薄膜のシリコン絶縁膜を均一に且つ高い信頼性で形成する技術が求められている。
【０００３】
ＭＯＳ型トランジスタにおいて、ゲート電圧が３．０Ｖを下回るような電圧範囲においては、ソフトブレークダウン（ＳＢＤ）を起こしてからハードブレークダウン（ＨＢＤ）に至るまでの寿命は急激に長くなる。したがって、素子の微細化が進んで電源電圧が低下した場合には、一旦ＳＢＤ（擬似破壊）が起きた場合のほうが、最終的にＨＢＤ（完全破壊）に到達するまでの時間（以下、「完全絶縁破壊寿命」という。）が長くなることが知られている（例えば、非特許文献１参照。）。
【０００４】
また、ＭＯＳ型トランジスタの製造工程において、高温の熱処理を実施することにより、ＳＢＤ頻度が増加することが知られている（例えば、非特許文献２参照。）。更に、高誘電体ゲート絶縁膜中に窒素原子を添加することにより、結晶化が抑制されることが知られている（例えば、非特許文献３参照。）。
【非特許文献１】ケー・オカダ（K. Okada）他著，「直接トンネル領域におけるリーク電流に誘起される“Ｂモード”負荷により制限されるゲート酸化膜寿命の概念（A Concept of Gate Oxide Lifetime Limited by "B-mode" Stress Induced Leakage Currents in Direct Tunneling Regime）」  シンポジウム  オン  ＶＬＳＩ  テクノロジー・ダイジェスト  オブ  テクニカル・ペーパー（Symposium on VLSI Technology Digest of Technical Paper），１９９９年  ｐ．５７−５８
【非特許文献２】ティー・ヤマグチ（T. Yamaguchi）他著，「高温アニールによるＨｆ−シリケートの新たな絶縁破壊モデル（Novel dielectric breakdown model of Hf-silicate with high temperature annealing）」  信頼性物理  シンポジウム  プロシーディング（Reliability Physics Symposium proceedings），２００３年  ｐ．３４−４０
【非特許文献３】エム・コヤマ（M. Koyama）他著，「電気的特性及び熱的特性におけるＨｆＳｉＯＮゲート絶縁膜中の窒素の影響（Effects of nitrogen in HfSiON gate dielectrics on the electrical and thermal characteristics）」  国際電子デバイス会議技術ダイジェスト（International Electron Devices Meeting Technical Digest），２００２年  ｐ．８４９−８５２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＳＢＤ（擬似破壊）を選択的に起こすことができれば、完全絶縁破壊寿命が長くなり、結果的に素子の寿命を長くすることができる。しかしながら、ゲート絶縁膜の絶縁破壊の起き方がＳＢＤとなるか、あるいはＨＢＤとなるかは確率的に偶然に左右される。このため、ＳＢＤのみを選択的に起こさせることは困難であり、完全絶縁破壊寿命を伸張させることが困難であった。
【０００６】
本発明は、上記事情を考慮してなされたものであって、完全絶縁破壊寿命を伸張させることができる絶縁ゲート型半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の第１の特徴は、チャネル領域側の窒素濃度がゲート電極側の窒素濃度より高く、ゲート電極側の窒素濃度が中央部の窒素濃度より高く、且つチャネル領域側及びゲート電極側の金属濃度がそれぞれ中央部の金属濃度より低いゲート絶縁膜を備える絶縁ゲート型半導体素子であることを要旨とする。
【０００８】
本発明の第２の特徴は、（イ）半導体層の上面に第１絶縁層を堆積する工程と、（ロ）第１絶縁層の上面に、第１絶縁層より窒素濃度が低く且つ金属濃度が高い第２絶縁層を堆積する工程と、（ハ）第２絶縁層の上面に、第１絶縁層及び第２絶縁層より窒素濃度が高く且つ第２絶縁層より金属濃度が低い第３絶縁層を堆積する工程と、（ニ）熱処理を行い第２絶縁層の金属酸化物を結晶化させる工程とを含む絶縁ゲート型半導体素子の製造方法であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、完全絶縁破壊寿命を伸張させることができる絶縁ゲート型半導体素子及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下において、本発明の実施の形態を説明する。以下の図面の記載において同一あるいは類似部分には同一あるいは類似な符号を付している。ただし、図面は模式的なものであり、構成要素の厚みと幅との関係、各構成要素の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
（実施の形態）
本発明の実施の形態に係るＭＩＳ型半導体素子（ＭＩＳＦＥＴ）は、図１に示すように、チャネル領域側の窒素（Ｎ）濃度がゲート電極１６側のＮ濃度より高く、ゲート電極１６側のＮ濃度が中央部のＮ濃度より高く、且つチャネル領域側及びゲート電極１６側の金属濃度がそれぞれ中央部の金属濃度より低いゲート絶縁膜１５を備える。このゲート絶縁膜１５は、図２に示すように３層構造からなり、チャネル領域側の第１絶縁層１５ａ、第１絶縁層１５ａの上面に配置された第２絶縁層１５ｂ、及び第２絶縁層１５ｂの上面に配置されたゲート電極１６側の第３絶縁層１５ｃを備える。第１〜第３絶縁層１５ａ〜１５ｃの厚さは、例えば０．５〜３ｎｍ程度である。
【００１２】
第１絶縁層１５ａは例えば、少なくともＮ原子及びシリコン（Ｓｉ）原子を含む。第２絶縁層１５ｂは例えば、少なくとも金属原子及び酸素（Ｏ）原子を含有する結晶化した層であり、金属原子及びＯ原子からなる金属酸化物結晶粒１が析出している。第３絶縁層１５ｃは例えば、少なくともＮ原子及びＳｉ原子を含有する。ゲート絶縁膜１５は、少なくとも金属原子、Ｎ原子、Ｏ原子を含む。金属原子としては、例えばハフニウム（Ｈｆ）原子が使用される。金属原子としてＨｆ原子の他にも、例えばジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、ランタン（Ｌａ）、セシウム（Ｃｅ）、プラセオジム（Ｐｒ）、ルビジウム（Ｒｕ）、タンタル（Ｔａ）、ガドリニウム（Ｇｄ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、タリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等が使用可能である。
【００１３】
図２において、横軸の左から図１に示した第１絶縁層１５ａ、第２絶縁層１５ｂ、第３絶縁層１５ｃの膜厚方向の位置を示し、縦軸にＮ濃度分布及び金属（Ｈｆ）濃度分布をそれぞれ示す。図２に示すように、Ｎ濃度分布に関して、第１絶縁層１５ａのＮ濃度が第３絶縁層１５ｃのＮ濃度より高く、且つ第３絶縁層１５ｃのＮ濃度が第２絶縁層１５ｂのＮ濃度より高い。一方、金属濃度分布に関して、図２に示すように、第２絶縁層１５ｂの金属濃度が第３絶縁層１５ｃの金属濃度より高く、第３絶縁層１５ｃの金属濃度が第１絶縁層１５ａの金属濃度より高い。
【００１４】
図１に示したＭＩＳ型半導体素子は、第１導電型の半導体層１１と、半導体層１１の上部に形成された第２導電型の第１主電極領域１３と、半導体層１１の上部に第１主電極領域１３と離間して形成されたｐ型の第２主電極領域１４と、第１主電極領域１３及び第２主電極領域１４に挟まれた半導体層１１のチャネル領域の上面に配置されたゲート絶縁膜１５と、ゲート絶縁膜１５の上面に配置されたゲート電極１６とを備える。ここで、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。また、実施の形態では第１導電型がｐ型、第２導電型がｎ型の場合を説明するが、第１導電型がｎ型、第２導電型がｐ型でもあっても良い。
【００１５】
半導体層１１の上面から内部には、第１主電極領域（ソース領域）１３及び第２主電極領域（ドレイン領域）１４を挟むように、深さ０．６μｍ程度の素子分離領域１２が形成されている。ゲート電極１６の側面には、シリコン窒化膜（ＳｉＮ膜）などの側壁窒化膜１７ａ，１７ｂが設けられている。また、半導体層１１の上面及びゲート電極（ポリＳｉ層）１６上面を覆うように層間絶縁膜（ＳｉＯ2膜）１８が配置されている。層間絶縁膜１８に設けられた開口部を介して露出したソース領域１３及びドレイン領域１４のそれぞれの一部は、ソース電極１９及びドレイン電極２１とそれぞれ接続している。
【００１６】
半導体層１１としては、例えば面方位（１００）、比抵抗４〜６Ωｃｍのｎ型Ｓｉ基板が使用可能である。また、ゲート電極１６は、例えば、ゲート絶縁膜１５の上面に配置された厚さ２００ｎｍのポリＳｉ層からなる。そして、ゲート電極１６の上面には、層間絶縁膜１８の開口部を介してゲート電極１６と接続されたアルミニウム（Ａｌ）等の金属層２０が配置されている。ゲート電極１６は、ソース領域１３及びドレイン領域１４の間を流れる電流を制御する。
【００１７】
図２に示すように、第２絶縁層１５ｂにおいて、第１絶縁層１５ａ及び第３絶縁層１５ｃよりもＮ濃度が低く且つ金属濃度が高いために、金属酸化物結晶粒１が多く含まれているので、この金属酸化物結晶粒１が電気的な欠陥として利用されてＳＢＤが起こりやすくなる。ここで、図３に示すように、ゲート電圧が３．０Ｖを下回るような電圧範囲において、ＳＢＤを起こしてからＨＢＤに至るまでの寿命は急激に長くなる。このため、直接ＨＢＤを起こすよりも、一旦ＳＢＤを起こした場合のほうが、ＨＢＤに至るまでの寿命を稼ぐことができ、完全絶縁破壊寿命を伸張することができる。したがって、図１に示したＭＩＳ型半導体素子によれば、第１〜第３絶縁層１５ａ〜１５ｃで構成されるゲート絶縁膜１５の絶縁破壊をＳＢＤに意図的に留めることができるので、完全絶縁破壊寿命を伸張させることができる。
【００１８】
また、第１絶縁層１５ａ及び第３絶縁層１５ｃにおいて金属（Ｈｆ）原子が第２絶縁層１５ｂよりも少ないので、比較的生成される欠陥が少なく、半導体層１１との界面及びゲート電極１６との界面におけるキャリアの移動度の低下量も小さい。更に、第１絶縁層１５ａ及び第３絶縁層１５ｃにおいて、第２絶縁層１５ｂよりもＮ濃度が高いので、金属（Ｈｆ）原子を含んでいても、金属（Ｈｆ）原子に起因する電気的な欠陥の生成を抑制することができる。したがって、第１絶縁層１５ａ及び第３絶縁層１５ｃにおける不要な欠陥の生成を抑制することができる。この結果、第１〜第３絶縁層１５ａ〜１５ｃで構成されるゲート絶縁膜１５のチャネル領域側からゲート電極１６側まで欠陥がつながらず、ゲートリーク電流を抑制でき、破壊寿命の劣化を防止することが可能となる。
【００１９】
ここで、半導体層１１のチャネル領域と第１絶縁層１５ａとの界面におけるキャリアの移動度の低下を抑制するために、第３絶縁層１５ｃのＨｆ濃度を第１絶縁層１５ａのＨｆ濃度より高くして、キャリアの移動度を低下させる金属（Ｈｆ）原子が、チャネル領域から可能な限り離れた位置に導入されることが好ましい。
【００２０】
また、第１絶縁層１５ａのＮ濃度が１×１０19 ｃｍ-3より高く、且つ第３絶縁層１５ｃのＮ濃度が第３絶縁層１５ｃのＮ濃度の２倍以上高い場合、ＳＢＤの生成頻度が顕著に高くなる。したがって、第１絶縁層１５ａのＮ濃度として１×１０19 〜１０21 ｃｍ-3程度が好ましく、１×１０20 〜１０21ｃｍ-3程度が更に好ましい。また、第３絶縁層１５ｃのＮ濃度としては、第３絶縁層１５ｃのＮ濃度の２倍以上高いことが好ましい。
【００２１】
以上説明したように、本発明の実施の形態に係るＭＩＳ型半導体素子によれば、第１〜第３絶縁層１５ａ〜１５ｃで構成されるゲート絶縁膜１５を備えることにより、高い信頼性で完全破壊寿命を伸張することが可能となる。
【００２２】
次に、本発明の実施の形態に係るＭＩＳ型半導体素子の製造方法を図４〜図２０を用いて説明する。
【００２３】
（イ）まず、半導体層１１として、例えば面方位（１００）、比抵抗４〜６ Ωｃｍのｎ型Ｓｉ基板を用意する。そして、シャロー・トレンチ分離（ＳＴＩ）法等により、この半導体層１１の上面から深さ方向に、図４に示すように深さ０．６μｍ程度の素子分離領域１２を形成する。
【００２４】
（ロ）次に、例えば室温から８００ ℃程度、０．１ｍＰａ〜０．１ｋＰａ程度において、例えばアルゴン（Ａｒ）ガスで希釈したＮ2ガスとＯ2ガスの混合ガス中で、スパッタ法等により、図５に示すように半導体層１１の上面に例えば厚さ０．５〜３ｎｍの、Ｎ原子及びＳｉ原子を含有する第１絶縁層１５ｘを堆積する。
【００２５】
（ハ）次に、例えば室温から８００ ℃程度、０．１ｍＰａ〜０．１ｋＰａ程度において、例えばＡｒガスで希釈したＮ2ガスとＯ2ガスの混合ガス中、但し第１絶縁層１５ａを形成した条件よりもＮ2ガスのガス圧あるいはガス流量を小さくした条件で、スパッタ法等により、図６に示すように第１絶縁層１５ｘの上面に例えば厚さ０．５〜３ｎｍのＯ原子とＨｆ原子を含有する第２絶縁層１５ｙを堆積する。ここで、第２絶縁層１５ｙは、第１絶縁層１５ｘよりＮ濃度が低く且つＨｆ濃度が高く堆積される。
【００２６】
（ニ）次に、例えば室温から８００ ℃程度、０．１ｍＰａ〜０．１ｋＰａ程度において、例えばＡｒガスで希釈したＮ2ガスとＯ2ガスの混合ガス中、但し第１絶縁層１５ａを形成した条件よりも低く、且つ第２絶縁層１５ｂを形成した条件よりも高いＮ2ガスのガス圧あるいはガス流量条件で、スパッタ法等により、図７に示すように第２絶縁層１５ｙの上面に例えば厚さ０．５〜３ｎｍのＮｉ原子及びＳｉ原子を含有する第３絶縁層１５ｚを堆積する。ここで、第３絶縁層１５ｚは、第１絶縁層１５ｘ及び第２絶縁層１５ｙよりＮ濃度が高く且つ第２絶縁層１５ｙよりＨｆ濃度が低く堆積される。
【００２７】
（ホ）次に、例えば4００〜６００℃程度において、減圧化学気相成長法（ＲＰＣＶＤ法）により、図８に示す第３絶縁層１５ｚの上面に例えば膜厚１００〜３００ｎｍの金属膜１６ｘを堆積する。そして、図８に示すように、金属膜１６ｘの上面にレジスト２３を塗布し、フォトリソグラフィ技術等を用いてレジスト２３をパターニングする。引き続き、パターニングされたレジスト２３をマスクとして用いて、例えば反応性イオンエッチング（ＲＩＥ）法等により、金属膜１６ｘ、第３絶縁層１５ｚ、第２絶縁層１５ｙ及び第１絶縁層１５ｘのそれぞれの一部を選択的に除去する。この結果、図９に示すように、第１〜第３絶縁層１５ａ〜１５ｃ及びゲート電極（ポリＳｉ層）１６が形成される。その後、残存したレジスト２３はレジストリムーバ等を用いて除去される。
【００２８】
（ヘ）次に、例えば4００〜６００℃程度において、ＲＰＣＶＤ法等により、図１０に示すように、半導体層１１の上面に例えば膜厚１００〜３００ ｎｍの絶縁膜（ＳｉＮ膜）１７ｘを堆積する。そして、ドライエッチング法を用いてエッチバックすることにより、ＳｉＮ膜１７ｘの一部を選択的に除去する。この結果、図１１に示すように、第１〜第３絶縁層１５ａ〜１５ｃ及びゲート電極（ポリＳｉ層）１６の周囲に側壁窒化膜１７ａ，１７ｂが残存する。
【００２９】
（ト）図１に示したＭＩＳ型半導体素子が集積回路の一部の素子である場合等には、必要な箇所を保護するために、図１２に示すように半導体層１１の上面及びゲート電極（ポリＳｉ層）１６の上面にレジスト２４を塗布し、フォトリソグラフィ技術等を用いてレジスト２４を図１３に示すようにパターニングする。引き続き、パターニングされたレジスト２４をマスクとして用いて、例えば加速電圧０．５〜１０ｋＶ、ドーズ量１０14〜１０16 ｃｍ-2等の条件で、２フッ化ボロン（ＢＦ2）をイオン注入する。そして、残存したレジスト２４はレジストリムーバ等を用いて除去される。なお、図１に示したＭＩＳ型半導体素子を単体で製造する場合には、図１１に示した側壁窒化膜１７ａ，１７ｂを形成後に、自己整合的に半導体層１１及びゲート電極（ポリＳｉ層）１６の上部に直接イオン注入しても良い。
【００３０】
（チ）その後、例えば８００〜１１００℃程度において、例えば１〜１００ 秒間、不活性ガス雰囲気において熱処理を行い、導入したボロン（Ｂ）原子を活性化させる。この結果、図１４に示すようにソース領域１３、ドレイン領域１４が形成される。同時に、熱処理により第２絶縁層１５ｂが結晶化して金属酸化物結晶粒１が析出し、バルク中に欠陥が高密度に導入される。
【００３１】
（リ）更に、図１５に示すように、半導体層１１の上面及びゲート電極（ポリＳｉ層）１６の上面に、例えば厚さ１００〜３００ｎｍの層間絶縁膜（ＳｉＯ2膜）１８をＣＶＤ法により堆積する。そして、図１６に示すようにＳｉＯ2膜１８上にレジスト２５を塗布し、フォトリソグラフィ技術等を用いてレジスト２５をパターニングする。引き続き、パターニングされたレジスト２５をマスクとして用いて、ＲＩＥ法等によりＳｉＯ2膜１８の一部を選択的に除去して図１７に示すようにコンタクトホールを開口する。残存したレジスト２５はレジストリムーバ等を用いて除去される。
【００３２】
（ヌ）次に、図１８に示すように、半導体層１１、ＳｉＯ2膜１８及びゲート電極（ポリＳｉ層）１６上に、Ｓｉ及び銅（Ｃｕ）をそれぞれ例えば０．５％ずつ含有するＡｌ等の、厚さ２００〜８００ ｎｍの金属膜１９ｘを堆積する。そして、図１９に示すように金属膜１９ｘの上面にレジスト２６を塗布し、フォトリソグラフィ技術等を用いてレジスト２６をパターニングする。引き続き、パターニングされたレジスト２６をマスクとして用いて、ＲＩＥ法等により金属膜１９ｘの一部を選択的に除去し、図２０に示すように、ソース電極１９、金属層２０、ドレイン電極２１を形成する。その後、残存したレジスト２６はレジストリムーバ等を用いて除去される。最後に、例えば２００〜５００℃程度において、例えば１〜１２０分間、水素（Ｈ2）を含むＮ2雰囲気で熱処理する。
【００３３】
上述したＭＩＳ型半導体素子の製造方法によれば、図１に示したＭＩＳ型半導体素子が実現可能である。高誘電体ゲート絶縁膜特有の結晶化抑制のための構造的な制御がなされていない場合には、高温熱処理により容易に結晶化を起こすという特徴を利用して、例えばソース領域１３及びドレイン領域１４の活性化熱処理により、ゲート絶縁膜１５の中央部（第２絶縁層）１５ｂを結晶化させるので、ゲート絶縁膜１５の絶縁破壊をＳＢＤモードに留めることができる絶縁ゲート型半導体素子を製造できる。
【００３４】
また、第２絶縁層１５ｂには電気的にストレスに弱い欠陥が形成されるが、第１絶縁層１５ａ及び第３絶縁層１５ｃには高濃度にＮ原子が導入されているために結晶化を抑制でき、不必要に多くの欠陥を導入しなくて済む。したがって、高い信頼性で、且つゲート絶縁膜１５の完全絶縁破壊寿命を伸張可能な絶縁ゲート型半導体素子を製造することができる。
【００３５】
次に、ＳＢＤの生成頻度の改善に関する評価結果を説明する。まず、９５０℃でＮ導入手法を代えて、半導体層（Ｓｉ基板）上に、ゲート絶縁膜（ＳｉＯＮ膜）を膜厚６．０ｎｍで成膜した。そして、ＳｉＯＮ膜のゲート電極１６側のＮ濃度、及び半導体層１１のチャネル領域側のＮ濃度を質量分析計を用いて評価した。図２１に示すように、Ｎ2Ｏガスを用いて成膜したＳｉＯＮ膜では、ゲート電極１６側のＮ濃度 よりもチャネル領域側のＮ濃度がわずかに高くなるが、チャネル領域側及びゲート電極１６側のいずれにも導入されるＮ原子量は１０19ｃｍ-3よりも少ないことが分かる。また、ＮＯガスを用いて成膜したＳｉＯＮ膜では、ゲート電極１６側に１０19〜１０20 ｃｍ-3程度のＮ原子が導入されるものの、チャネル領域側のＮ原子量が１０19ｃｍ-3よりも少ないことが分かる。一方、アンモニア（ＮＨ3）ガスを用いて成膜したＳｉＯＮ膜では、ゲート電極１６側及びチャネル領域側のいずれにも１０20〜１０21 ｃｍ-3程度の高濃度にＮ原子が導入できることがわかる。
【００３６】
更に、上述したＮ導入手法をそれぞれ用いてＳｉＯＮ膜を成膜したＭＯＳ型キャパシタのＳＢＤ生成頻度を評価した。図２２に示すように、Ｎ2Ｏガス及びＮＯガスを用いた場合では、８０％以上のＭＯＳ型キャパシタでＨＢＤが起きることが分かる。一方、ＮＨ3ガスを用いて、ＳｉＯＮ膜のチャネル領域側及びゲート電極１６側に１０20〜１０21 ｃｍ-3程度の高濃度にＮ原子が導入されたＭＩＳ型キャパシタでは、８０％を上回る頻度でＳＢＤが起きることが分かる。よって、ＳＢＤの高い生成頻度を得るために、ＮＨ3ガスを用いてチャネル領域側及びゲート電極１６側にＮ原子を高濃度で導入することが好ましい。
【００３７】
（変形例）
本発明の実施の形態の変形例に係る絶縁ゲート型半導体素子は、図２３に示すように、ソース領域１３、ドレイン領域１４及びゲート電極（ポリＳｉ層）１６の上部に金属膜１６ｘ，１９ｘ，２１ｘが設けられている点が、図１に示した絶縁ゲート型半導体素子と異なる。金属膜１６ｘ，１９ｘ，２１ｘは、例えばタングステン（Ｗ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）などの薄膜が採用可能である。他の構成は、図１に示した絶縁ゲート型半導体素子と実質的に同様であるので、重複した説明を省略する。
【００３８】
図２３に示した絶縁ゲート型半導体素子によれば、図１に示した絶縁ゲート型半導体素子と同様に、ゲート絶縁膜１５の絶縁破壊をＳＢＤに意図的に留めることができるので、完全絶縁破壊寿命を伸張させることができる。
【００３９】
本発明の実施の形態の変形例に係る絶縁ゲート型半導体素子の製造方法は、図１４に示した手順の後に、サリサイド工程を用いて金属膜１６ｘ，１９ｘ，２１ｘを形成する。他の手順は、図４〜図２０に示した手順と実質的に同様であるので、重複した説明を省略する。
【００４０】
（その他の実施の形態）
本発明は、実施の形態により記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、図１に第１〜第３絶縁層１５ａ〜１５ｃからなる３層構造のゲート絶縁膜１５を示したが、図２に示したようなＮ濃度及び金属濃度のプロファイルを有すれば積層数は特に限定されず、４層以上の構造を有するゲート絶縁膜であっても良い。
【００４１】
また、図２に示すように、図１に示した第３絶縁層１５ｃの金属（Ｈｆ）濃度が第１絶縁層１５ａの金属（Ｈｆ）濃度より高い場合を示したが、ゲート絶縁膜１５のチャネル領域側からゲート電極１６側まで電気的な欠陥がつながらない構造であれば良いので、第３絶縁層１５ｃの金属（Ｈｆ）濃度が第１絶縁層１５ａの金属（Ｈｆ）濃度より低くても良い。
【００４２】
また、実施の形態に係る絶縁ゲート型半導体素子の製造方法において、図に示した第１絶縁層１５ａから第３絶縁層１５ｃの一部をＲＩＥ法等の異方性ドライエッチングで選択的に除去する例を示したが、溶液を使用した等方性エッチングを使用しても良い。このように、上述した実施の形態に係る絶縁ゲート型半導体素子の製造方法は一例であり、種々の手順で実施の形態に係る絶縁ゲート型半導体素子を実現可能である。
【００４３】
また、実施の形態に係る絶縁ゲート型半導体素子として、図１にＭＩＳＦＥＴを示したが、他にも絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、絶縁ゲート型静電誘導トランジスタ（ＩＧＳＩＴ）、及びＭＯＳ制御サイリスタ等に拡張できるのは勿論である。例えばＩＧＢＴの場合には、図１に示した第１主電極領域１３及び第２主電極領域１４がそれぞれ、エミッタ領域又はコレクタ領域のいずれか一方の主電極となる半導体領域である。
【００４４】
更に、図１に示したゲート絶縁膜１５の構造は、例えば不規則雑音生成器（Random Noise Generator, RNG）への適用が容易に可能である。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論であり、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によりのみ定められるものである。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態に係る絶縁ゲート型半導体素子の構成を示す断面図である。
【図２】本発明の実施の形態に係るゲート絶縁膜中の金属元素及び窒素元素分布のグラフである。
【図３】ゲート電圧と擬似破壊（ＳＢＤ）から完全破壊（ＨＢＤ）に至るまでの寿命の関係を示すグラフである。
【図４】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その１）である。
【図５】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その２）である。
【図６】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その３）である。
【図７】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その４）である。
【図８】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その５）である。
【図９】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その６）である。
【図１０】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その７）である。
【図１１】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その８）である。
【図１２】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その９）である。
【図１３】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その１０）である。
【図１４】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その１１）である。
【図１５】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その１２）である。
【図１６】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その１３）である。
【図１７】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その１４）である。
【図１８】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その１５）である。
【図１９】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その１６）である。
【図２０】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造方法の工程断面図（その１７）である。
【図２１】ゲート絶縁膜（ＳｉＯＮ膜）の形成手法を代えた場合のゲート絶縁膜とゲート電極との界面、及びゲート絶縁膜と半導体層との界面のＮ濃度の関係を示すグラフである。
【図２２】ゲート絶縁膜（ＳｉＯＮ膜）の形成手法を代えた場合の、擬似破壊（ＳＢＤ）生成頻度の関係を示すグラフである。
【図２３】本発明の実施の形態の変形例に係る絶縁ゲート型半導体素子の構成を示す断面図である。
【符号の説明】
【００４６】
１…金属酸化物結晶粒
１１…半導体層
１２…素子分離領域
１３…第１主電極領域（ソース領域）
１４…第２主電極領域（ドレイン領域）
１５…ゲート絶縁膜
１５ａ…第１絶縁層
１５ｂ…第２絶縁層
１５ｃ…第３絶縁層
１５ｘ…第１絶縁層
１５ｙ…第２絶縁層
１５ｚ…第３絶縁層
１６…ゲート電極（ポリＳｉ層）
１６ｘ，１９ｘ，２１ｘ…金属膜
１７ｘ…絶縁膜（ＳｉＮ膜）
１７ａ，１７ｂ…側壁窒化膜
１８…層間絶縁膜（シリコン酸化膜）
１９…ソース電極
２０…金属層
２１…ドレイン電極
２３〜２６…レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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