(57)【要約】【課題】  作動ＭＥＭＳ装置及び該作動ＭＥＭＳ装置を制御するためのドライバ回路を提供する。【解決手段】    ドライバ回路は、基板上に形成される複数の高電圧薄膜トランジスタ（ＨＶＴＦＴ）を含み、各ＨＶＴＦＴは、制御ゲート電極、ソース電極、及び、該ソース電極が制御ゲート電極から第１の距離だけ離れるように配置されたドレイン電極を含む。このドレイン電極は、ドレイン電極のいずれか一部及び制御ゲート電極の間の最短距離が第１の距離より十分に大きいように、ドレイン電極及びソース電極間の第１の破壊電圧が制御ゲート電極及びソース電極間の第２の破壊電圧より大きいように、制御ゲート電極から離間される。複数の作動ＭＥＭＳ装置は、上記基板上に形成され、複数のＨＶＴＦＴのうちの関連したＨＶＴＦＴのドレイン電極にそれぞれ接続される。【選択図】        図１
2005254450.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された複数の高電圧薄膜トランジスタ（ＨＶＴＦＴ）を含むドライバ回路であって、各ＨＶＴＦＴが、制御ゲート電極、ソース電極、及び、該ソース電極が制御ゲート電極から第１の距離だけ離れるように配置されたドレイン電極を含み、該ドレイン電極が、ドレイン電極の任意の一部分と制御ゲート電極との間の最短距離が前記第１の距離より顕著に大きいように、また、前記ドレイン電極及び前記ソース電極間の第１の破壊電圧が前記制御ゲート電極及び前記ソース電極間の第２の破壊電圧より大きいように制御ゲート電極から離間されている、前記ドライバ回路と、
前記基板上に形成されると共に前記複数のＨＶＴＦＴの関連したＨＶＴＦＴのドレイン電極にそれぞれ接続された複数の作動ＭＥＭＳ装置と、
を含むことを特徴とする装置。
【請求項２】
基板と、
作動ＭＥＭＳ装置であって、前記基板の上に形成された作動電極、および該作動電極に隣接して配置された可動部を含むＭＥＭＳ構造を含み、前記ＭＥＭＳ構造は、前記電極が第１の静電界を生成するときに前記可動部が前記基板に対して第１の位置に作動され、前記電極が第２の静電界を生成するときに前記可動部が前記基板に対して第２の位置に作動されるように形成された、作動ＭＥＭＳ装置と、
作動回路であって、前記作動電極が前記第１の静電界を生成する第１の作動電圧を前記作動ＭＥＭＳ装置に、または前記作動電極が前記第２の静電界を生成する第２の作動電圧を前記作動電極に、選択的に印加すべく前記基板に設けられた作動回路と、を含み、
前記作動回路は、前記基板上に形成される高電圧薄膜トランジスタ（ＨＶＴＦＴ）を含み、該ＨＶＴＦＴは、制御ゲート電極、ソース電極、及び、該ソース電極の一部が前記制御ゲート電極から第１の距離だけ離れているように配置されたドレイン電極を含み、該ドレイン電極は、該ドレイン電極が前記第１の距離よりも顕著に大きいオフセット距離だけ前記制御ゲート電極から横方向にオフセットされるオフセット位置に配置されることを特徴とする装置。
【請求項３】
最大論理電圧を有する制御信号を生成するための制御論理回路と、
低電圧源と、
前記最大論理電圧より顕著に高い作動電圧を提供するための高電圧源と、
前記制御回路に結合された制御ゲート電極、前記制御ゲート電極に相対的に近接して位置決めされると共に前記低電圧源に結合されたソース電極、及び、前記制御ゲート電極から相対的に離れて位置決めされると共に前記高電圧源に結合されたドレイン電極を含む、第１の高電圧薄膜トランジスタ（ＨＶＴＦＴ）と、
第１のＨＶＴＦＴのドレイン電極に接続される作動ＭＥＭＳ装置と、
を含むことを特徴とする装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ・エレクトロ・メカニカル（ＭＥＭＳ）装置に係り、より詳細には、作動ＭＥＭＳ装置、及び、該作動ＭＥＭＳ装置を制御するためのドライバ回路に関する。
【背景技術】
【０００２】
マイクロ・スプリング式ＭＥＭＳ装置に関連した最近の開発は、片持ち式自由端を下側基板に向けて（即ち、スプリング・フィンガーの内部応力こう配によって生成される曲げ力に抗して）引っ張るように静電駆動力を選択的に付加することによって、解除されたスプリング・フィンガーの先端部を作動させる（即ち、該先端部の位置を制御する）ための能力が含まれる。静電式動作は、物理的スケーリング法則の点からＭＥＭＳ装置を作動させる最もエネルギー効率の高い方法であると現在考えられている。静電式に作動されたＭＥＭＳ装置は、スプリング・フィンガーの自由端に隣接配置される（例えば、該自由端のすぐ下にある基板上に配置される）電極、及び、この電極上に適切な電圧を印加する関連ドライバ回路を利用する。このように帯電された電極は、ＭＥＭＳ装置の可動部（例えば、自由端）を引き寄せ、この可動部を、その内部応力こう配によって生じる付勢バネ力に抗して電極に向けて屈曲させる。電極上の電圧レベルを制御することによって、支持基板に対するＭＥＭＳ装置の位置は、十分に展開した位置（即ち、電極電圧が最小限に抑えられ、ＭＥＭＳ装置が基板から離れるように十分に付勢される位置）、及び、十分に引き込まれた位置（即ち、電極電圧が最大限にされ、ＭＥＭＳ装置が電極／基板に接触するように引っ張られる位置）の間で変更されることができる。
【０００３】
静電式に作動されたＭＥＭＳ装置と関連付けられる問題は、作動ストローク長が一般に印加電圧に比例するとはいえ、最大量の力が通常、電圧の二乗に比例するということである。したがって、実際の用途において、高電圧（即ち、５０Ｖより大きく、１００Ｖ以上であることが多い）がこうした静電式に作動されたＭＥＭＳ装置を駆動するために必要である。この高電圧を静電式に作動されるＭＥＭＳ装置に供給することは、特に大部分の静電気式に作動されたＭＥＭＳ装置の低電流要件に対して、数多くの効果的なＤＣ−ＤＣ変換電源を容易に利用できることから、さほど大きな問題ではない。しかしながら、高電圧を制御することは、こうした高電圧が標準ＣＭＯＳ超大規模集積技術と適合しないために、そう単純にはいかない。即ち、標準的なＣＭＯＳ超大規模集積技術は、約０乃至２０Ｖの範囲内の作動電圧を有する回路構造を形成する。この高電圧制御問題に対処するために、特別な高電圧電源チップが、制御回路及び作動されたＭＥＭＳ装置の間のインタフェースに現在使用されている。こうした外部電源チップが「規格品として」購入できる（即ち、比較的安価である）とはいえ、外部電源チップの使用は各ＭＥＭＳ装置に対する個々の接続を必要とする。したがって、そうした必要な相互接続の数がアレイの大きさの二乗として増加し、製造時間及び製造コストを増加させることから、外部電源チップを使用して大型のＭＥＭＳ装置アレイを形成することは非常に困難であると共に、費用のかかることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
静電式に作動されたＭＥＭＳ装置、及び、低電圧制御回路構成を備えた高電圧ドライバ回路を単一基板上で集積化し、これにより、大型の静電式に作動されたＭＥＭＳ装置アレイの製造を容易にする方法及び構造が求められている。
【課題を解決するための手段】
【０００５】
上記目的を達成すべく、本発明の第１の特徴において、装置が、基板と、前記基板上に形成された複数の高電圧薄膜トランジスタ（ＨＶＴＦＴ）を含むドライバ回路であって、各ＨＶＴＦＴが、制御ゲート電極、ソース電極、及び、該ソース電極が制御ゲート電極から第１の距離だけ離れるように配置されたドレイン電極を含み、該ドレイン電極が、ドレイン電極の任意の一部分と制御ゲート電極との間の最短距離が前記第１の距離より顕著に大きいように、また、前記ドレイン電極及び前記ソース電極間の第１の破壊電圧が前記制御ゲート電極及び前記ソース電極間の第２の破壊電圧より大きいように制御ゲート電極から離間されている、前記ドライバ回路と、前記基板上に形成されると共に前記複数のＨＶＴＦＴの関連したＨＶＴＦＴのドレイン電極にそれぞれ接続された複数の作動ＭＥＭＳ装置と、を含む。
【０００６】
また、本発明の第２の特徴において、装置が、基板と、作動ＭＥＭＳ装置であって、前記基板の上に形成された作動電極、および該作動電極に隣接して配置された可動部を含むＭＥＭＳ構造を含み、前記ＭＥＭＳ構造は、前記電極が第１の静電界を生成するときに前記可動部が前記基板に対して第１の位置に作動され、前記電極が第２の静電界を生成するときに前記可動部が前記基板に対して第２の位置に作動されるように形成された、作動ＭＥＭＳ装置と、作動回路であって、前記作動電極が前記第１の静電界を生成する第１の作動電圧を前記作動ＭＥＭＳ装置に、または前記作動電極が前記第２の静電界を生成する第２の作動電圧を前記作動電極に、選択的に印加すべく前記基板に設けられた作動回路と、を含み、前記作動回路は、前記基板上に形成される高電圧薄膜トランジスタ（ＨＶＴＦＴ）を含み、該ＨＶＴＦＴは、制御ゲート電極、ソース電極、及び、該ソース電極の一部が前記制御ゲート電極から第１の距離だけ離れているように配置されたドレイン電極を含み、該ドレイン電極は、該ドレイン電極が前記第１の距離よりも顕著に大きいオフセット距離だけ前記制御ゲート電極から横方向にオフセットされるオフセット位置に配置される。
【０００７】
また、本発明の第３の特徴において、装置が、最大論理電圧を有する制御信号を生成するための制御論理回路と、低電圧源と、前記最大論理電圧より顕著に高い作動電圧を提供するための高電圧源と、前記制御回路に結合された制御ゲート電極、前記制御ゲート電極に相対的に近接して位置決めされると共に前記低電圧源に結合されたソース電極、及び、前記制御ゲート電極から相対的に離れて位置決めされると共に前記高電圧源に結合されたドレイン電極を含む、第１の高電圧薄膜トランジスタ（ＨＶＴＦＴ）と、第１のＨＶＴＦＴのドレイン電極に接続される作動ＭＥＭＳ装置と、を含む。
【発明の効果】
【０００８】
本発明の上記特徴に基づく上記装置によれば、最小数の表面接点を用いて大規模ＭＥＭＳアレイを支持することができる。
【発明を実施するための最良の形態】
【０００９】
図１は、作動ＭＥＭＳ装置１１０、及び基板１０１上に一体的に製造された作動（ドライバ）回路１３０を含む簡略化した装置１００を示す斜視図である。作動（ドライバ）回路１３０は、関連付けられた制御論理回路１５０から供給される比較的低い制御電圧（即ち、１０Ｖ以下）に応じて比較的高い作動電圧（即ち、５０Ｖ以上）を選択的に送るために利用されるオフセット−ゲートＨＶＴＦＴ１４０を含む。
【００１０】
基板１０１は、ガラス、セラミック、プラスチック、及びフレキシブル基板などの絶縁体を使用して形成され、１つの実施の形態において、少なくとも１つの誘電体層１０５及びその上に形成される半導体層１０７を含む。半導体領域１０７は、アモルファスシリコン（ａ−Ｓｉ：Ｈ）、多結晶シリコン、及び有機材料のいずれかを使用して形成される。基板１０１は、ステンレス鋼などの導電性材料を使用して形成可能であり、（例えば、制御論理回路１５０を含む能動集積回路の有無にかかわらず）シリコンや、砒化ガリウムなどの半導体材料から構成することもできる。
【００１１】
本明細書中で使用されるように、「作動ＭＥＭＳ装置」は、マイクロ加工技術によって共通基板上で結合されるマイクロメカニカルＭＥＭＳ構造及び作動電極の集積化を指している。特に、作動電極（及び関連付けられた制御回路）は、選択された集積回路（ＩＣ）処理手順を使用して製造され、ＭＥＭＳ構造は、選択されたＩＣ処理手順と適合する「ミクロ機械加工」プロセスを使用して製造される。図１の左側を参照すると、開示された実施の形態において、作動ＭＥＭＳ装置１１０は、基板上に（即ち、誘電体層１０５上に）形成される固定した作動電極１１５、及び、基板１０１に固定して（動かないように）取り付けられたアンカー部１２２と作動電極１１５上でアンカー部１２２から延出する片持ち式可動（開放）部１２５とを含むマイクロ・スプリング（ＭＥＭＳ）構造（即ち、移動可能な対応物）を含んでいる。以下で詳細に説明されるように、マイクロ・スプリング構造１２０は、開放部１２５を基板１０１から離れるように付勢する内部応力（又は歪み）勾配を含むように製造され、それによって、作動電極１１５から離れる方向に先端１２７を向ける表示された湾曲形状がもたらされる。他の実施の形態において、作動ＭＥＭＳ装置の移動可能な対応物は、例えば、移動可能な対応物又は固定電極の一方に印加された作動電圧に応じて（且つ他方の構造が接地した、又は、適切な信号に結合された状態で）静電気的に作動される金属ビーム又はダイヤフラムを含むこともできる。別の代替的な実施の形態において、作動ＭＥＭＳ装置の移動可能な対応物は、該移動可能な対応物に静電結合された２つの固定電極によって、固定電極の１つが接地状態にされ、もう１つの固定電極が制御（高）電圧を選択的に受信する状態で作動されてもよい。
【００１２】
各々のＨＶＴＦＴは、ドレイン電極の任意の一部と制御ゲート電極の間の最短距離が、ゲート誘電体の厚さ（即ち、ゲート電極及びソース電極間の距離）より顕著に大きい薄膜トランジスタ（ＴＦＴ）であり、その結果、ドレイン及びソース間の破壊電圧がゲート及びソース間の破壊電圧より大きくなる。各ＨＶＴＦＴ１４０は、一般に、誘電体層１０５の下の基板１０１の上に形成される制御ゲート電極１４２、及び、誘電体層１０５上で、半導体領域１０７の反対端部に形成されるソース電極１４４とドレイン電極１４６を含む。あるいはまた、ソース電極、ドレイン電極、及び半導体領域は、ゲート電極の下に位置決めされる（即ち、ゲート誘電体領域１０５Ａがそれらの間に形成される）。図２Ａに示したように、各ＨＶＴＦＴ１４０は、ゲート電極１４２がオフセットされる（ソース電極１４４の一部が実質的にゲート１４２の上に、即ち、ゲート１４２横方向に例えば距離Ｄ１だけ重なって位置決めされ、一方、ドレイン電極１４６は距離Ｄ２だけゲート構造１４２から横方向に重なり合う）点で、標準ＴＦＴと区別される。すなわち、このオフセット−ゲート配置は、標準ＴＦＴと関連付けられるソース／ドレイン対称性と異なっており、一実施の形態において従来のＣＭＯＳ技術又はＴＦＴ回路を使用して製造される制御論理回路１５０によって生成される比較的低い制御電圧（例えば、０乃至２０Ｖ）を使用して、高電圧（例えば、選択されたスケーリングに応じて５０乃至４００Ｖ又はそれ以上）の制御流路を容易にする。図１に示したように、ＨＶＴＦＴ１４０は、ＭＥＭＳ装置１１０を作動させるために使用される高作動電圧（一実施の形態において有限内部インピーダンスを備えた電圧源である作動電圧源）にドレイン端子１４６が結合され、ソース端子１４４が低い電圧源に接続される（例えば接地される）ように配置される。図２Ａ乃至図２Ｃを参照して以下で更に詳述されるように、この配置では、ＭＥＭＳ装置１１０に印加された作動電圧は、ゲート電極１４２上に送信される制御信号に反比例する。したがって、本発明は、ゲート電極１４２上に送信される比較的低い制御電圧を使用してＭＥＭＳ装置１１０に印加される高作動電圧の制御を容易にし、一方、送信された高作動電圧によって引き起こされる誘電破壊の可能性を最小限に抑える。
【００１３】
図２Ａ乃至図２Ｃは、種々の動作状態におけるＭＥＭＳ装置１１０を示している。
【００１４】
図２Ａは、先端１２７が作動電極１１５及び／又は基板１０１上に形成された他の構造（例えば、電極１１５上に形成された電気的絶縁膜）と接触する完全に格納された位置にあるＭＥＭＳ装置１１０を示している。この完全に格納された位置は、制御論理回路１５０（図１）によってゲート電極１４２上に送信されたゲート電圧が最小限にされた（例えば、０Ｖ）ときに達成され、これによって、ＨＶＴＦＴ１４０をオフにし、ドレイン電極１４６（及び作動電極１１５）に存在する高電圧がソース電極１４４に流れるのを防止する。作動電極１１５が高電圧に基本的に接続された状態で、比較的強い（第１の）静電界ＥＦ１が生成され、該静電界ＥＦ１が図２Ａに示される完全に格納された位置に可動部１２５を移動させる。
【００１５】
図２Ｂは、ＭＥＭＳ装置１１０が部分的に格納された位置（この位置において、マイクロ・スプリング構造１２０の先端１２７が、図２Ａに示される完全に格納された位置と、後述される十分に展開された位置との間にある）におけるＭＥＭＳ装置１１０を示している。この部分的に格納された位置は、ＭＥＭＳ装置１１０が部分的ターン・オン状態にあるとき、即ち、制御論理回路１５０（図１）によってゲート電極１４２上に送信されたゲート電圧Ｖ１がＨＶＴＦＴ１４０を部分的にターンオンする選択された中間レベル（例えば５Ｖ）にあるときに得られる。ＨＶＴＦＴが部分的にターンオンされた状態で、制御電流ＣＣ１がドレイン電極１４６からソース電極へ生成され、ソース電極は作動電極１１５上の電圧を低下させ、これにより、作動電極１１５からマイクロ・スプリング構造１２０の可動部１２５上に送られる静電誘引力が弱くなる。この減少した静電界の影響を受けて、可動部１２５は、内部応力勾配によって生成された曲げ力ＢＦ１が、比較的弱い（第２の）静電界ＥＦ２を有する状態の可動部１２５と均衡するまで、その内部応力勾配によって、基板１０１から離れるように湾曲し、それによって、図２Ｂに示される基板１０１に対して部分的に格納された位置に移動する。
【００１６】
図２Ｃは、マイクロ・スプリング構造１２０の先端１２７が作動電極１１５から最大距離にある、完全に展開された位置におけるＭＥＭＳ装置１１０を示している。この完全に展開した位置は、ＭＥＭＳ装置１１０が完全にターンオンされた状態にあるとき、即ち、ゲート電極１４２上に伝達されたゲート電圧Ｖ２が、ＨＶＴＦＴ１４０を完全にターンオンする最大レベル（例えば、１０Ｖ）であるときに得られ、これにより、（チャネル１０５Ａ及びソース電極１４４を介してアースに）作動電極１１５から最大制御電流ＣＣ２（例えば、１００Ｖ）をドレーンする。制御電流ＣＣ２が作動電極１１５から完全に流出された状態において、静電気力は、マイクロ・スプリング・フィンガー１２０に印加されず、この結果、可動部１２５が、その内部応力勾配のために基板１０１から離れるように湾曲する。
【００１７】
図３Ａ乃至図３Ｈは、別の実施の形態による集積化ＭＥＭＳ／ＨＶＴＦＴ装置を製造するためのプロセスを示している。
【００１８】
図３Ａは、公知の技術による基板３０１（図３Ｂ乃至図３Ｈにおいては簡潔を図るべく省略される）上のゲート電極３１０の形成を示している。ゲート電極３１０及び基板３０１の露出面の上には、下側窒化層３２２、（次に形成されるＴＦＴ構造の半導体領域を形成する）中間シリコン（非ドープ）層３２４、及び上部窒化層３２６を含むＳｉ：Ｈ層３２０が形成される。
【００１９】
図３Ｂを参照すると、第１のレジスト部３３０Ａは、例えば、公知の後方照射技術を用いて、ゲート電極３１０の上の上部窒化層３２６の第１の部分３２６Ａの上に形成される。
【００２０】
図３Ｃに図示されるように、位置合わせ構造として第１のレジスト部３３０Ａを使用して、第２のレジスト部３３０Ｂは、第２のレジスト部３３０Ｂが上部窒化層３２６の第２の部分３２６Ｂの上で第１の部分３２６Ａから延出するように公知の技術を使用して形成される。
【００２１】
上部窒化層３２６の露出された部分は、その後、公知の技術を使用してエッチングされ、その結果、上部窒化部３２６Ｃとなる（図３Ｄ）。
【００２２】
図３Ｅを参照すると、金属層、又は、ドープされたＳｉ：Ｈ及び金属から成る多層が、上部窒化部３２６Ｃの第１の端部の上に部分的に延出するソース電極３３２と、上部窒化部３２６Ｃの第２の端部の上に部分的に延出するドレイン／作動電極３３４と、ドレイン／作動電極３３４かから間隙３３７だけ離れている電極３３６と、を形成すべく付着され、パターン化される。
【００２３】
図３Ｆを参照すると、中間層（第２の）誘電体層３４０（例えば、酸窒化シリコン、ＢＣＢ、又はポリイミド）、及び、解放（犠牲）材料層３５０は、現状の構造の上に形成され、電極３３６の一部を露出させる開口部３４５を形成すべく公知の技術を用いてパターン化される。１つの実施の形態において、解放材料層３５０は、約０．０５ミクロン以上の厚さに付着された（例えば、スパッタリングされた）チタン（Ｔｉ）である。チタンの有益な特性を有する他の解放材料を使用することもでき、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、コバルト（Ｃｏ）、又は、シリコン（Ｓｉ）や窒化シリコン（ＳｉＮ）などの非導電性材料のうちの少なくとも１つが挙げられる。さらに、２つ以上の解放材料層を、多層構造を形成すべく連続的に付着することができる。さらに別の可能な実施の形態において、上述の解放材料はいずれも、２つの非解放材料層（即ち、後述されるバネ放出プロセスの間に除去されない材料）の間にはさむことができる。
【００２４】
その後、図３Ｇに示すように、応力処理されたバネ構造３６０を、アンカー部３６２が開口部３４５内に延出すると共に、電極３３６と接触し、可動部３６５が、ドレイン／作動電極３３４の少なくとも一部の上に延出する（即ち、作動電極の真上にあるか、あるいは、例えば「スプリング・プローブ及び作動／検出構造を備えた検出プローブ・システム（代理人整理番号：ＸＣ−０１９−１Ｐ）」なる米国特許（番号は未定、出願番号第１０／１３６，２５８号、参照によって全体が本明細書に組み込まれる）に開示されているようなテーパ付き作動電極から横にずれる）ように、放出層３５０の上にスプリング材料層を付着し、パターン化することによって形成される。一実施の形態において、バネ構造３６０を形成するバネ材料は、成長方向における内部応力の変動を有する（即ち、内部応力が放出層３５０の垂直方向の厚さ、又は、放出層３５０からの距離に比例して変化する）ように形成された応力処理された金属フィルムである。バネ構造３６０に内部応力変動を生成するための方法は、例えば米国特許第３，８４２，１８９号（異なる内部応力を有する２つの金属を付着する方法）及び米国特許第５，６１３，８６１号（例えば、プロセス・パラメータを変更しながら単一の金属をスパッタリングする方法）において教示され、これら米国特許は共に本明細書中に参照によって組み込まれる。一実施の形態において、バネ構造３６０は、マイクロ・スプリング・フィンガーを形成するのに好適な１つ以上の金属（例えば、モリブデン（Ｍｏ）、「モリ−クロム」合金（ＭｏＣｒ）、タングステン（Ｗ）、チタン−タングステン合金（Ｔｉ：Ｗ）、クロム（Ｃｒ）、及びニッケル（Ｎｉ）の１つ以上）を含む。バネ構造３６０の厚さは、一定の範囲において、選択されたバネ材料、塗布されたコーティング（使用時）、及び、最終のマイクロ・スプリング構造の所望のばね定数とその形状に応じて決定される。代替の実施の形態において、バネ構造３６０を、低応力金属ＭＥＭＳプロセス、ポリマーＭＥＭＳプロセス、又は、低温ボンディングから従来のシリコンＭＥＭＳプロセスまでを含む公知のＴＦＴ対応ＭＥＭＳデポジション方法を使用して形成できる。
【００２５】
最後に、解放材料層３５０は、バネ構造３６０の可動部３６５を解放するように除去される（エッチングされる）。図３Ｈに示したように、解放材料層の除去により、解放された可動部は、その内部応力勾配のため、完全に格納された位置３６５Ａから完全に展開された位置３６５Ｂまで移動する。
【００２６】
図３Ｈをさらに参照すると、作動ＭＥＭＳ装置１１０Ａ及びＨＶＴＦＴ１４０Ａの次の動作は、基本的には、図１に示される実施の形態に関して述べられた動作と同様である。ＨＶＴＦＴ１４０Ａがゲート電極３１０の右端及びドレイン電極３３４Ａの間のオフセット領域ＯＲを画定することを、留意すべきである。さらに、前述の実施の形態とは異なり、中間層誘電体層３４０が作動電極３３４Ｂ及びバネ構造３６０の可動部３６５Ｂの間に位置決めされることにも留意すべきである。
【００２７】
上記したようにＭＥＭＳ装置ドライバ回路のための基本成形ブロックとしてＨＶＴＦＴを使用する一般的な方式のほかに、本発明はまた、特定のドライバ回路にも関し、それは以下の例示的な実施の形態において説明される。特に、従来の高電圧ドライバ回路は、一般には（ギガ−オーム範囲の）高電位抵抗器を利用する。こうした抵抗器に基づくドライバ回路を使用する上での問題は、これらの抵抗器が、かなりのチップ空間を必要とすると共に、特別なマスク処理を必要とするので、オンチップ集積化が困難であるということである。抵抗器を使用する別の欠点は、正確な抵抗値を制御することの難しさである。こうした抵抗器は、結果として、不十分なアナログ作動制御を生じる急勾配の増幅特性曲線をもたらし、バイナリー用途に対してより好適である。
【００２８】
図４は、別の実施の形態による静電気的に作動したＭＥＭＳ装置１１０Ｂを制御するための「全トランジスタ」高電圧ドライバ回路１３０Ｂを含む装置１００Ｂを示す簡略化した図である。ドライバ回路１３０Ｂは、高電圧源及びアースの間に直列接続される２つのオフセット・ゲートＨＶＴＦＴ１４０Ｂ１及び１４０Ｂ２を利用し、中間ノードＮ１は、作動ＭＥＭＳ装置１１０Ｂの作動電極１１５Ｂに接続されている。第１の（負荷）ＨＶＴＦＴ１４０Ｂ１は、高電圧源に接続されるソース電極１４４Ｂ１と、中間ノードＮ１に接続されるドレイン電極１４６Ｂ１と、高電圧源に接続されると共に、オフセット領域ＯＲＢ１がゲート電極１４２Ｂ１とドレイン電極１４６Ｂ１との間に（即ち、高電圧源から離れて）位置決めされるようにオフセットされたゲート電極１４２Ｂ１と、を有する。ソース電極１４４Ｂ１及びゲート電極１４２Ｂ１は、共に高（作動）電圧源に接続されていることに留意すべきである。一方、第２の（制御）ＨＶＴＦＴ１４０Ｂ２は、接地されるソース電極１４４Ｂ２と、中間ノードＮ１に接続されるドレイン電極１４６Ｂ２と、及び、オフセット領域ＯＲＢ２がゲート電極１４２Ｂ２とドレイン電極１４６Ｂ２との間に（即ち、アースから離れて）位置決めされるように配置されたゲート電極１４２Ｂ２を有する。（例えば、制御論理回路１５０から受け取られる（図１参照））入力電圧は、ゲート端子１４２Ｂ２に印加され、第２のＨＶＴＦＴ１４０Ｂ２の導電率を制御することによって、中間ノードＮ１（及び、このように作動電極１１５Ｂ上）において作動電圧ＡＶＢを制御する。上記の実施の形態と同様に、作動ＭＥＭＳ装置１１０Ｂは、低電圧源（例えば、アース）に接続されるアンカー部１２２Ｂ、及び、作動電極１１５Ｂの上に設置される可動部１２５Ｂを有するＭＥＭＳ構造１２０Ｂを含む。作動電極１１５Ｂ上の作動電圧ＡＶＢが低いとき（即ち、第２のＨＶＴＦＴ１４０Ｂ２がゲート端子１４２Ｂ２上の高い制御電圧によってターンオンされるとき）、ＭＥＭＳ構造１２０Ｂの内部応力勾配により、可動部１２５Ｂが作動電極１１５Ｂから離れるように湾曲する。逆に、作動電極１１５Ｂ上の作動電圧ＡＶＢが高いとき（即ち、第２のＨＶＴＦＴ１４０Ｂ２がゲート端子１４２Ｂ２上の低い制御電圧によってターンオフされるとき）、作動電極１１５ＢからＭＥＭＳ構造１２０Ｂに印加される静電気力は、内部応力勾配によって生成される曲げ力を克服し、可動部１２５Ｂを上述のように作動電極１１５Ｂに向けて湾曲させる。したがって、図４に示される「全トランジスタ」高電圧ドライバ回路１３０Ｂは、上述の抵抗器に基づくドライバ回路に関連した問題を回避すると共に、ＭＥＭＳ装置１１０Ｂの作動を容易にする。
【００２９】
本件出願人は、ドライバ回路１３０Ｂが高抵抗値の抵抗器の代わりに負荷トランジスタを用いる場合と同様に、標準的な低電圧ＮＭＯＳ回路が負荷トランジスタを使用することを指摘する。しかしながら、高電圧回路においては、単に抵抗器をＨＶＴＦＴと交換した場合、所望の動作が得られるかどうかは明らかでない。ロードＨＶＴＦＴ１４０Ｂ１を、高電圧源に接続されるドレイン電極１４６Ｂ１（即ち、オフセット領域がある側面）と共に配置する場合（この場合、ユーザはＨＶＴＦＴ１４０Ｂ１が通常のバイアス領域に維持されることを想定しているであろう）、ゲート及びソース領域間の最高電圧がゲート誘電体の破壊電圧（一般には、約４０Ｖ）によって制限されることから、負荷ＨＶＴＦＴ１４０Ｂ１は、直ちに燃焼する（破壊される）可能性が高い。
【００３０】
さらに、図３Ａ乃至図３Ｈに関して述べられたプロセスの流れを使用して装置１００Ｂを製造することは、ＭＥＭＳ装置１１０Ｂ及びドライバ回路１３０Ｂの三次元（３Ｄ）集積化（図４）をもたらすだけでなく、優れた電圧絶縁を可能にする。図５に示したように、ノードＮ１から作動電極１１５Ｂに印加された高電圧はドレイン電極１４６Ｂ２に印加されるが、該ドレイン電極１４６Ｂ２は、側方オフセット領域ＯＲＢ２によってゲート電極１４２Ｂ２から分離されているので、誘電材料の比較的幅広い部分にドレイン／ゲート領域ＶGDがもたらされる。一方、図５の左側に示すように、「標準の」（即ち、比較的低い）作動電圧に維持されるソース／ゲート電圧ＶSGが、ソース電極１４４Ｂ２及びゲート電極１４２Ｂ２を分離する誘電体の比較的狭い部分にわたって印加される。したがって、好適に幅広のオフセット領域ＯＲＢ２を提供することによって、ＨＶＴＦＴ１４０Ｂ２にわたって印加される高い作動電圧による誘電破壊の確率が最小限にされるように、ドライバ回路１３０Ｂ（図４）が構成される。さらに、図示されていないが、厚膜の層間誘電絶縁体及びエアブリッジ・クロスオーバー構造が、すべての高電圧クロスオーバー地点（即ち、高い作動電圧源に接続された金属配線が、制御論理回路又はアースに接続された金属ラインと交差する地点）に設けられ、これによって、クロスオーバー誘電破壊を最小限にする。
【００３１】
図６Ａは、図４に示された回路によって（即ち、Ｓｉ：Ｈ  ＨＶＴＦＴを用いて）生成された、実験的に生成された一般的な作動電圧ＡＶＢを示すグラフを示し、このグラフは、トランジスタのみのＮＭＯＳ回路を構築するための重要な情報を提供する。図６Ｂに示したように、逆バイアス領域（即ち、−１００Ｖ＜ＶＤＳ＜０Ｖ）において、かなりの量の制御可能な電流がＨＶＴＦＴを流れ、その一方で、ＶＧＳは２０Ｖに制限される。１００Ｖで作動するすべてのトランジスタＨＶＴＦＴインバータが、標準的なディジタル／アナログ（Ｄ／Ａ）回路を使用して生成することができる０乃至１０Ｖの入力電圧で明示されている。
【００３２】
図７は、別の特定の実施の形態による、ＡＣ高圧電源６１０及び関連したオフセット−ゲートＨＶＴＦＴ１４０Ｃを使用して作動ＭＥＭＳ装置１１０Ｃを駆動するドライバ回路１３０Ｃを含む装置１００Ｃを示す簡略化した回路図である。ＡＣ高圧電源６１０は、高電圧ＡＣ信号ＤＶを作動ＭＥＭＳ装置１１０Ｃの作動電極１１５Ｃに伝達する。作動ＭＥＭＳ装置１１０Ｃはまた、アンカー部１２２Ｃ及び作動電極１１５Ｃの上に位置決めされた可動部１２５Ｃを有するＭＥＭＳ構造１２０Ｃを含んでいる。アンカー部１２２Ｃは、オフセット−ゲートＨＶＴＦＴ１４０Ｃのドレイン電極１４６Ｃに接続され、該オフセット−ゲートＨＶＴＦＴ１４０Ｃは、ソース（第１の）コンデンサＣ１を介して接地されるソース電極１４４Ｃと、ノードＮ２に接続されるゲート電極と、を含み、該ノードＮ２は、「標準の」（即ち、対称な）ＴＦＴ６２０を介して制御（データ）信号を受信すると共に、さらに、第２のコンデンサＣ２を介して接地される。前述した実施の形態と同様に、関連したＨＶＴＦＴ１４０Ｃは、データラインＤＬ上に送信されるデータ信号によって、制御され（オン／オフされ）、該データラインＤＬは、ゲートラインＧＬ上に伝送されるゲート信号に応じてＴＦＴ６２０によって送られる。図８に示したように、データラインＤＬ上に伝送される制御信号の振幅は、高電圧ＡＣ信号ＤＶよりも実質的に低い。この制御回路の目的は、ＭＥＭＳ装置を準静的に作動させることであり、制御信号は、高電圧ＡＣ源に対してＤＣ信号に近い低電圧でなければならない。動作中に、ＡＣ高電圧信号ＤＶが正の高電圧サイクルにあるとき、ソース・コンデンサＣ１の電圧が、ＨＶＴＦＴ１４０Ｃのしきい値電圧を差し引いたデータラインＤＬから受け取られる制御電圧より高くなるまで、作動電極１１５Ｃは帯電される。高電圧信号ＤＶの負のサイクル部分において、ＨＶＴＦＴ１４０Ｃが図６Ｂに示すように逆バイアス領域、即ち、１００＜Ｖｄｓ＜０、の下で作動されると、作動電極１１５Ｃ及びソース・コンデンサＣ１の電荷はＨＶＴＦＴ１４０Ｃを介して放出され、次のサイクルのための準備が整う。この構成では、高電圧ＡＣ信号ＤＶの周波数がＭＥＭＳ装置１１０Ｃの共振周波数よりもはるかに高い限り、ＭＥＭＳ装置１１０Ｃは印加電圧のＲＭＳ平均値を受け取るにすぎず、これはソース・コンデンサＣ１及びデータラインＤＬで受け取られる入力制御電圧によって制御される。電荷モードによる静電駆動を用いることにより、ＭＥＭＳ装置１１０Ｃのスナップ−ダウン不安定性を基本的に排除され、静電アクチュエータの線形的制御可能な領域が大きく改善される（理想的には、２枚の平行板の間の静電力は、電荷の二乗に比例し、間隙とは関係がない）。図７に示される配置を逆にしてもよい（即ち、ＡＣ信号ＤＶをアンカー部１２２Ｃに印加し、作動電極１１５ＣをＨＶＴＦＴ１４０Ｃに接続した状態にする）ことは留意すべきである。
【００３３】
さらに、図９に示したように、図４を参照して説明した上記ドライバ回路と同様に、ドライバ回路１３０Ｃは、電極１１５Ｃへの高電圧を制限することにより（つまり、電極１１５Ｃが可動部１２２Ｃと接続することにより）、クロスオーバー誘電破壊を防止する。これにより、側方オフセット領域ＯＲＣによってゲート電極１４２Ｃから分離されているドレイン電極１４６Ｃは、誘電体の比較的幅広部分の上にドレイン／ゲート領域ＶGDをもたらす。
【００３４】
本発明によって提供される主な利点は、上述のように静電気的に作動されるＭＥＭＳ装置及びＨＶＴＦＴに基づくドライバ回路を集積化する装置が、最小数の表面接点を用いて大規模ＭＥＭＳアレイを支持することができる点である。大規模ＭＥＭＳアレイ（即ち、多数行列の作動ＭＥＭＳ装置を含む）は、図１０に示されるＭＥＭＳダイヤフラム・アレイなどの複雑な作動システムを構築するために特に有効である。必要とされる相互接続の数がアレイサイズの二乗として増加するため、ドライバ電子工学装置が画素レベルで集積化されない場合、上記複雑な作動システムの大型化の実現は非常に困難とされる。本明細書中で説明されるＨＶＴＦＴに基づくドライバ回路は、この種の大規模なＭＥＭＳアレイ作動システムを構築するための解決法を提供する。アクティブ・マトリックス液晶ディスプレイを駆動するために使用されるものと同様のアクティブ・マトリックス・スイッチング・ネットワークは、相応な量の周辺回路のみでＭＥＭＳ装置を駆動する上で当然の解決法である。
【００３５】
したがって、本発明は、静電気的に作動したＭＥＭＳ装置アレイ上の集積化ドライバ制御を容易にするＨＶＴＦＴに基づくドライバ回路を提供する。従来のＣＭＯＳ技術と比較して、ＴＦＴ電子工学は、基板を選択する上での汎用性、大領域であること、さらに、単位面積当たりが低コストである等の利点を有する。基板を選択する上での汎用性は、以下の特徴において重要な利点である。即ち、（１）標準ガラス基板は、高電圧を容易に処理できる優れた隔離を提供し、（２）ガラス基板又は他の透明基板は、光学系を設計する広範囲の自由度を提供し、（３）ガラス基板、セラミック基板、又は、他の絶縁性基板は、高周波ＥＭ信号に対する損失が少なく、高周波用途に対して特に有効であり、（４）ガラスは標準的な生適合性のある基板であり、（５）可撓性プラスチック基板は、新規な湾曲した基板の適用を可能にし、（６）従来式のアクティブＩＣでも、完全集積化システムを形成可能である。大領域であることは、大型システム、特に、ＭＥＭＳアクチュエータの大型アレイを可能にする。薄膜プロセスの単位面積当たりの製造コストは、一般には、数十セント／平方インチの範囲にあり、従来の超大規模集積ＣＭＯＳよりもマグニチュードが数オーダー低い大きさである。ＭＥＭＳ装置の大きさがそれらの機能性と密接な関係があるので、ＴＦＴプロセスの長さ規模（数ミクロン）は、一般的なＭＥＭＳ装置と釣り合い、必ずしも縮小することが可能でないことが多い。
【００３６】
本発明はマイクロ・スプリング式ＭＥＭＳ装置に関して本明細書中で説明されているが、本発明を、他の種類の作動ＭＥＭＳ装置（その一部は上述されている）を駆動するために使用することもできる。さらに、開示された実施の形態はｎ−チャネル装置を利用しているが、ｐチャネル又は混合されたｎチャネル／ｐチャネル装置を使用する等の回路を生成することもできる。
【図面の簡単な説明】
【００３７】
【図１】本発明の簡略化された実施の形態による、静電気的に作動したＭＥＭＳ装置、及び、オフセット・ゲートＨＶＴＦＴを含む装置を示す斜視図である。
【図２Ａ】種々の作動位置における図１のＭＥＭＳ装置を示す断面側面図である。
【図２Ｂ】種々の作動位置における図１のＭＥＭＳ装置を示す断面側面図である。
【図２Ｃ】種々の作動位置における図１のＭＥＭＳ装置を示す断面側面図である。
【図３Ａ】本発明の別の実施の形態による集積化ＭＥＭＳ／ＨＶＴＦＴ装置の製造方法を示す略側断面図である。
【図３Ｂ】本発明の別の実施の形態による集積化ＭＥＭＳ／ＨＶＴＦＴ装置の製造方法を示す略側断面図である。
【図３Ｃ】本発明の別の実施の形態による集積化ＭＥＭＳ／ＨＶＴＦＴ装置の製造方法を示す略側断面図である。
【図３Ｄ】本発明の別の実施の形態による集積化ＭＥＭＳ／ＨＶＴＦＴ装置の製造方法を示す略側断面図である。
【図３Ｅ】本発明の別の実施の形態による集積化ＭＥＭＳ／ＨＶＴＦＴ装置の製造方法を示す略側断面図である。
【図３Ｆ】本発明の別の実施の形態による集積化ＭＥＭＳ／ＨＶＴＦＴ装置の製造方法を示す略側断面図である。
【図３Ｇ】本発明の別の実施の形態による集積化ＭＥＭＳ／ＨＶＴＦＴ装置の製造方法を示す略側断面図である。
【図３Ｈ】本発明の別の実施の形態による集積化ＭＥＭＳ／ＨＶＴＦＴ装置の製造方法を示す略側断面図である。
【図４】本発明の別の実施の形態による静電気的に作動したＭＥＭＳ装置を制御するための高電圧ドライバ回路を含む装置を示す略図である。
【図５】図４の装置の一部を示す略側断面図である。
【図６Ａ】図４の高電圧ドライバ回路を用いた制御信号に対する電極電圧の変化を示す、実験的に生成されたデータを表すグラフである。
【図６Ｂ】Ｓｉ（ケイ素）ＨＶＴＦＴと関連付けられる出力特性を示すグラフである。
【図７】本発明のさらに別の実施の形態による静電気的に作動したＭＥＭＳ装置を制御するための高電圧ドライバ回路を示す略図である。
【図８】図７の高電圧ドライバ回路において利用される例示的な高電圧ＡＣ信号を表すグラフである。
【図９】図７の装置の一部を示す略側断面図である。
【図１０】図１０は、本発明のさらに別の実施の形態によるオフセット・ゲートＨＶＴＦＴによって制御される静電気的に作動したＭＥＭＳダイアフラムを含むＭＥＭＳ装置アレイを示す写真である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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