(57)【要約】【課題】  電気的特性および信頼性に優れた半導体装置およびその製造方法を提供する。【解決手段】  下層配線１上に形成された第１の絶縁膜２、第２の絶縁膜３および第３の絶縁膜５をドライエッチングして開口部７を形成した後、開口部７から露出している第２の絶縁膜３の側壁部にプラズマ処理を行い、この側壁部の付近にある空孔形成材４を除去する。これにより、第２の絶縁膜３の側壁部に空孔８が形成される。ここで、第１の絶縁膜２はエッチングストッパー膜であり、第２の絶縁膜３は層間絶縁膜であり、第３の絶縁膜５はキャップ膜である。【選択図】      図５
2005217362.tif 000002
【特許請求の範囲】
【請求項１】
空孔形成材を含む低誘電率材料からなる層間絶縁膜と、該層間絶縁膜上に形成されて空孔形成材を含まない他の絶縁膜と、前記層間絶縁膜および前記他の絶縁膜に形成される溝に埋め込まれた銅配線とを有する半導体装置であって、
前記層間絶縁膜に含まれる前記空孔形成材の熱分解温度は４５０℃以上であり、
前記銅配線の近傍にある前記層間絶縁膜の少なくとも一部において、前記空孔形成材が除去されて空孔を形成していることを特徴とする半導体装置。
【請求項２】
前記空孔は前記溝の側壁部付近に形成されている請求項１に記載の半導体装置。
【請求項３】
前記空孔はさらに前記溝の底部付近にも形成されている請求項２に記載の半導体装置。
【請求項４】
前記低誘電率材料はシロキサン系の無機材料である請求項１〜３のいずれか１に記載の半導体装置。
【請求項５】
多層配線構造を有する半導体装置の製造方法において、
半導体基板上に形成された下層配線の上にエッチングストッパー膜を形成する工程と、
前記エッチングストッパー膜の上に、熱分解温度が４５０℃以上である空孔形成材を含む低誘電率材料からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜の上にキャップ膜を形成する工程と、
前記キャップ膜の上に、所定のパターンを有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、前記キャップ膜および前記層間絶縁膜に第１のドライエッチングを行い、前記エッチングストッパー膜に至る開口部を形成する工程と、
前記レジスト膜をアッシングにより除去するとともに、前記開口部から露出している前記層間絶縁膜の側壁部にプラズマ処理を行い、該側壁部の付近にある前記空孔形成材を除去する工程と、
前記キャップ膜をマスクとして前記エッチングストッパー膜に第２のドライエッチングを行い、前記下層配線に至る配線溝を形成する工程と、
前記配線溝を埋設するように銅層を形成する工程と、
前記配線溝内にのみ前記銅層を残すようにＣＭＰ法を用いて表面を平坦化し、前記下層配線に電気的に接続する溝配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
多層配線構造を有する半導体装置の製造方法において、
半導体基板上に形成された下層配線の上にエッチングストッパー膜を形成する工程と、
前記エッチングストッパー膜の上に、熱分解温度が４５０℃以上である空孔形成材を含む低誘電率材料からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜の上にキャップ膜を形成する工程と、
前記キャップ膜の上に、所定のパターンを有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、前記キャップ膜および前記層間絶縁膜に第１のドライエッチングを行い、前記エッチングストッパー膜に至る開口部を形成する工程と、
前記レジスト膜をマスクとして前記エッチングストッパー膜に第２のドライエッチングを行い、前記下層配線に至る配線溝を形成する工程と、
前記レジスト膜をアッシングにより除去するとともに、前記開口部から露出している前記層間絶縁膜の側壁部にプラズマ処理を行い、該側壁部の付近にある前記空孔形成材を除去する工程と、
前記配線溝を埋設するように銅層を形成する工程と、
前記配線溝内にのみ前記銅層を残すようにＣＭＰ法を用いて表面を平坦化し、前記下層配線に電気的に接続する溝配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
多層配線構造を有する半導体装置の製造方法において、
半導体基材上に、熱分解温度が４５０℃以上である空孔形成材を含む低誘電率材料からなる第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の上にエッチングストッパー膜を形成する工程と、
前記エッチングストッパー膜の上に、前記第１の層間絶縁膜と同じ組成を有する第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の上にキャップ膜を形成する工程と、
前記キャップ膜の上に、所定のパターンを有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、前記キャップ膜および前記第２の層間絶縁膜に第１のドライエッチングを行い、前記エッチングストッパー膜に至る開口部を形成する工程と、
前記レジスト膜をマスクとして前記エッチングストッパー膜に第２のドライエッチングを行い、前記第１の層間絶縁膜に至る配線溝を形成する工程と、
前記レジスト膜をアッシングにより除去するとともに、前記配線溝から露出している前記第２の層間絶縁膜の側壁部と前記第１の層間絶縁膜の表面にプラズマ処理を行い、前記側壁部の付近および前記表面の付近にある前記空孔形成材を除去する工程と、
前記配線溝を埋設するように銅層を形成する工程と、
前記配線溝内にのみ前記銅層を残すようにＣＭＰ法を用いて表面を平坦化することによって溝配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項８】
前記アッシングおよび前記プラズマ処理は、Ｈ２ガスとＮ２ガスとの混合ガスおよびＮＨ３ガスとＮ２ガスとの混合ガスのいずれか一方を用いて行われる請求項５〜７のいずれか１に記載の半導体装置の製造方法。
【請求項９】
前記低誘電率材料はシロキサン系の無機材料である請求項５〜８のいずれか１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳しくは、空孔を有する低誘電率絶縁膜を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の微細化・高速化に伴い、配線構造の多層化が進んでいる。しかし、このような微細化、高速化および多層化が進むにつれて、配線抵抗並びに配線間および配線層間の寄生容量の増大による信号遅延が問題となる。信号遅延Ｔは配線抵抗Ｒと寄生容量Ｃの積に比例することから、信号遅延Ｔを小さくするためには、配線層の低抵抗化とともに寄生容量を小さくすることが必要となる。
【０００３】
配線抵抗Ｒを低減するには、配線材料としてより低抵抗のものを用いればよい。例えば、従来のアルミニウム（Ａｌ）配線から銅（Ｃｕ）配線へ移行することが挙げられる。
【０００４】
一方、配線層間の寄生容量Ｃと、配線層の間に設けられる層間絶縁膜の比誘電率ε、配線層の間隔ｄおよび配線層の側面積Ｓとの間には、Ｃ＝（ε・Ｓ）／ｄの関係がある。したがって、寄生容量Ｃを低減するには、低誘電率の絶縁膜（以下、Ｌｏｗ−ｋ膜という。）を層間絶縁膜として用いることが必要となる。
【０００５】
従来より知られているＬｏｗ−ｋ膜としては、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜したＳｉＯＦ膜が挙げられる。ＳｉＯＦ膜の比誘電率は３．３程度であり、比誘電率が３．９程度であるＳｉＯ２膜に比較すると低い誘電率を得ることができる。しかしながら、さらなる比誘電率の低減を図る場合、ＳｉＯＦ膜では膜の安定性に欠けるため実用化は極めて困難である。
【０００６】
また、ＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）膜や有機ポリマー膜などをＬｏｗ−ｋ膜として用いることも検討されている。これらの膜は、多孔質化することによって、比誘電率を２．０程度まで下げることが可能とされている。
【０００７】
このようなＬｏｗ−ｋ膜を用いた銅配線の形成方法としては、ダマシン法によるものがある（非特許文献１および２参照。）。これは、銅がアルミニウムに比較してエッチングレートの制御が困難であることに鑑み、銅をエッチングせずに配線を形成する技術として知られている。
【０００８】
ダマシン法は、具体的には、Ｌｏｗ−ｋ膜上のハードマスクを用いたドライエッチングにより下層配線に至る開口部を形成した後、この開口部に銅層を埋込むことによって銅配線層を形成する技術である。銅層の埋込みは、メッキ法により開口部を埋設するように銅層を形成した後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ，化学的機械研磨）法により開口部内にのみ銅層を残すように表面を研磨することによって実現することができる。
【０００９】
【非特許文献１】シモン・リン（Ｓｉｍｏｎ  Ｌｉｎ）ら、ダマシン・インテグレーションのためのＬｏｗ−ｋ膜の誘電率評価（Ｌｏｗ−ｋ  Ｄｉｅｌｅｃｔｒｉｃｓ  Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｆｏｒ  Ｄａｍａｓｃｅｎｅ  Ｉｎｔｅｇｒａｔｉｏｎ）、ＩＥＥＥ配線技術国際会議（ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，ＩＩＴＣ）、２００１年、ｐ．１４６−１４８
【非特許文献２】テュー・ヤコブス（Ｔｈｉｅｕ  Ｊａｃｏｂｓ）ら、超ポーラスＬｏｗ−ｋ材料中の空洞化、推定機構、検出および（空洞化を回避）可能な溶液（Ｖｏｉｄｉｎｇ  ｉｎ  Ｕｌｔｒａ  Ｐｏｒｏｕｓ  Ｌｏｗ−ｋ  Ｍａｔｅｒｉａｌｓ，  Ｐｒｏｐｏｓｅｄ  Ｍｅｃｈａｎｉｓｍ，  Ｄｅｔｅｃｔｉｏｎ  ａｎｄ  Ｐｏｓｓｉｂｌｅ  Ｓｏｌｕｔｉｏｎｓ）、ＩＥＥＥ配線技術国際会議（ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，ＩＩＴＣ）、２００２年、ｐ．２３６−２３８
【発明の開示】
【発明が解決しようとする課題】
【００１０】
多孔質化されたＬｏｗ−ｋ膜においては、内部の空孔率が大きいほど比誘電率を低下させることができる。しかしながら、空孔率が大きくなると膜密度が小さくなるために、膜の機械的強度の低下とともに、上下に設けられた膜との界面における接着面積の縮小化が起こる。このため、特に、ダマシン法による研磨工程において、Ｌｏｗ−ｋ膜と上層のハードマスクとの界面で剥離が発生し、半導体装置の電気的特性や信頼性が低下するという問題があった。
【００１１】
また、Ｌｏｗ−ｋ膜のドライエッチングにはフッ素含有ガスが用いられる。このエッチングガス由来のフッ素は、Ｌｏｗ−ｋ膜中に取り込まれた後に、加熱処理によりメッキ工程で使用される水分と反応してフッ化水素酸を生成する。このフッ化水素酸はＬｏｗ−ｋ膜を侵すので、Ｌｏｗ−ｋ膜中にボイド（空洞）が形成されて半導体装置の電気的特性の低下を招くという問題があった。特に、多孔質化されたＬｏｗ−ｋ膜では、ボイドが空孔を通じて成長するためにボイドがより大きなものとなり易い。
【００１２】
さらには、ＩＣチップの切り出し工程後において、ＩＣチップの端部に露出したＬｏｗ−ｋ膜の空孔に水分が侵入することによって、配線の腐食が起こるという問題もあった。
【００１３】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、電気的特性および信頼性に優れた半導体装置およびその製造方法を提供することにある。
【００１４】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１５】
本発明は、空孔形成材を含む低誘電率材料からなる層間絶縁膜と、この層間絶縁膜上に形成されて空孔形成材を含まない他の絶縁膜と、層間絶縁膜および他の絶縁膜に形成される溝に埋め込まれた銅配線とを有する半導体装置であって、層間絶縁膜に含まれる空孔形成材の熱分解温度は４５０℃以上であり、銅配線の近傍にある層間絶縁膜の少なくとも一部において、空孔形成材が除去されて空孔を形成していることを特徴とするものである。
【００１６】
本発明の半導体装置においては、空孔は前記溝の側壁部付近に形成されているものとすることができる。また、空孔は、さらに溝の底部付近にも形成されているものとすることができる。
【００１７】
本発明の半導体層においては、低誘電率材料はシロキサン系の無機材料とすることができる。
【００１８】
また、本発明は、多層配線構造を有する半導体装置の製造方法において、半導体基板上に形成された下層配線の上にエッチングストッパー膜を形成する工程と、このエッチングストッパー膜の上に、熱分解温度が４５０℃以上である空孔形成材を含む低誘電率材料からなる層間絶縁膜を形成する工程と、この層間絶縁膜の上にキャップ膜を形成する工程と、このキャップ膜の上に、所定のパターンを有するレジスト膜を形成する工程と、このレジスト膜をマスクとして、キャップ膜および層間絶縁膜に第１のドライエッチングを行い、エッチングストッパー膜に至る開口部を形成する工程と、レジスト膜をアッシングにより除去するとともに、開口部から露出している層間絶縁膜の側壁部にプラズマ処理を行い、この側壁部の付近にある空孔形成材を除去する工程と、キャップ膜をマスクとしてエッチングストッパー膜に第２のドライエッチングを行い、下層配線に至る配線溝を形成する工程と、この配線溝を埋設するように銅層を形成する工程と、配線溝内にのみ銅層を残すようにＣＭＰ法を用いて表面を平坦化し、下層配線に電気的に接続する溝配線を形成する工程とを有することを特徴とするものである。
【００１９】
また、本発明は、多層配線構造を有する半導体装置の製造方法において、半導体基板上に形成された下層配線の上にエッチングストッパー膜を形成する工程と、このエッチングストッパー膜の上に、熱分解温度が４５０℃以上である空孔形成材を含む低誘電率材料からなる層間絶縁膜を形成する工程と、この層間絶縁膜の上にキャップ膜を形成する工程と、このキャップ膜の上に、所定のパターンを有するレジスト膜を形成する工程と、このレジスト膜をマスクとして、キャップ膜および層間絶縁膜に第１のドライエッチングを行い、エッチングストッパー膜に至る開口部を形成する工程と、レジスト膜をマスクとしてエッチングストッパー膜に第２のドライエッチングを行い、下層配線に至る配線溝を形成する工程と、レジスト膜をアッシングにより除去するとともに、開口部から露出している層間絶縁膜の側壁部にプラズマ処理を行い、この側壁部の付近にある空孔形成材を除去する工程と、配線溝を埋設するように銅層を形成する工程と、配線溝内にのみ銅層を残すようにＣＭＰ法を用いて表面を平坦化し、下層配線に電気的に接続する溝配線を形成する工程とを有することを特徴とするものである。
【００２０】
さらに、本発明は、多層配線構造を有する半導体装置の製造方法において、半導体基材上に、熱分解温度が４５０℃以上である空孔形成材を含む低誘電率材料からなる第１の層間絶縁膜を形成する工程と、この第１の層間絶縁膜の上にエッチングストッパー膜を形成する工程と、このエッチングストッパー膜の上に、第１の層間絶縁膜と同じ組成を有する第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜の上にキャップ膜を形成する工程と、このキャップ膜の上に、所定のパターンを有するレジスト膜を形成する工程と、このレジスト膜をマスクとして、キャップ膜および第２の層間絶縁膜に第１のドライエッチングを行い、エッチングストッパー膜に至る開口部を形成する工程と、レジスト膜をマスクとしてエッチングストッパー膜に第２のドライエッチングを行い、第１の層間絶縁膜に至る配線溝を形成する工程と、レジスト膜をアッシングにより除去するとともに、配線溝から露出している第２の層間絶縁膜の側壁部と第１の層間絶縁膜の表面にプラズマ処理を行い、この側壁部の付近およびこの表面の付近にある空孔形成材を除去する工程と、配線溝を埋設するように銅層を形成する工程と、配線溝内にのみ銅層を残すようにＣＭＰ法を用いて表面を平坦化することによって溝配線を形成する工程とを有することを特徴とするものである。
【００２１】
本発明の半導体装置の製造方法において、アッシングおよびプラズマ処理は、Ｈ２ガスとＮ２ガスとの混合ガスおよびＮＨ３ガスとＮ２ガスとの混合ガスのいずれか一方を用いて行うことができる。
【００２２】
本発明の半導体装置の製造方法において、低誘電率材料はシロキサン系の無機材料とすることができる。
【発明の効果】
【００２３】
この発明は以上説明したように、銅配線の近傍にある層間絶縁膜の少なくとも一部において、空孔形成材が除去されて空孔を形成している半導体装置とすることによって、電気的特性および信頼性に優れた半導体装置を提供することができる。
【００２４】
また、本発明によれば、第１のドライエッチング後に、レジスト膜をアッシングにより除去するとともに、開口部から露出している層間絶縁膜の側壁部にプラズマ処理を行い、この側壁部の付近にある空孔形成材を除去するので、層間絶縁膜を部分的に多孔質化することができる。これにより、電気的特性および信頼性に優れた半導体装置を製造することができる。
【００２５】
また、本発明によれば、第１のドライエッチングに続いて第２のドライエッチングを行った後に、レジスト膜を除去するためのアッシングおよび層間絶縁膜を多孔質化するためのプラズマ処理を行うので、層間絶縁膜に空孔が形成されていない状態でドライエッチングを行うことができる。したがって、層間絶縁膜にフッ素が取り込まれてボイドが形成されるのを一層効果的に抑制することが可能となる。
【００２６】
さらに、本発明の半導体装置の製造方法によれば、レジスト膜をアッシングにより除去するとともに、配線溝から露出している第２の層間絶縁膜の側壁部と第１の層間絶縁膜の表面にプラズマ処理を行い、この側壁部の付近およびこの表面の付近にある空孔形成材を除去するので、配線容量が一層低減された半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２７】
上述したように、配線層間の寄生容量Ｃと、配線層の間に設けられる層間絶縁膜の比誘電率ε、配線層の間隔ｄおよび配線層の側面積Ｓとの間には、Ｃ＝（ε・Ｓ）／ｄの関係がある。したがって、寄生容量Ｃを低減するには、低誘電率の絶縁膜を層間絶縁膜として用いることが必要となる。しかしながら、微細化による寄生容量の増大が問題であることに鑑みれば、配線層の間隔ｄが小さい部分における層間絶縁膜の比誘電率εを小さくすればよく、必ずしも層間絶縁膜全体の比誘電率εを小さくする必要はない。
【００２８】
そこで、本発明者は、鋭意研究した結果、層間絶縁膜を部分的に多孔質化することによって、寄生容量Ｃの低減と層間絶縁膜の機械的強度の向上とを同時に実現できることを見出した。具体的には、空孔形成材を含む低誘電率材料からなる層間絶縁膜と、この層間絶縁膜上に形成されて空孔形成材を含まない他の絶縁膜と、層間絶縁膜および他の絶縁膜に形成される溝に埋め込まれた銅配線とを有する半導体装置において、銅配線の近傍にある層間絶縁膜の少なくとも一部において空孔形成材が除去されて空孔を形成している半導体装置とすることによって、本発明の目的を達成することができる。この場合、層間絶縁膜に含まれる空孔形成材の熱分解温度は４５０℃以上であることを必要とする。空孔は、例えば、溝の側壁部付近に形成されるものとすることができる。また、空孔は、さらに溝の底部付近にも形成されることができる。
【００２９】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。尚、ＭＯＳトランジスタ、拡散層およびプラグ形成などの通常のＬＳＩ製造工程については便宜上割愛し、金属配線の形成工程について説明する。
【００３０】
実施の形態１．
図１〜図９は、本実施の形態における半導体装置の製造方法を示す断面図である。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【００３１】
まず、下層配線１が形成された半導体基板の上に、第１の絶縁膜２および第２の絶縁膜３をこの順に形成する（図１）。
【００３２】
第１の絶縁膜２はエッチングストッパー膜であり、第２の絶縁膜３とのエッチング選択比の大きい材料を用いる。例えば、窒化シリコン（ＳｉＮ）膜、炭化シリコン（ＳｉＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜などを用いることができる。また、下層配線１としては、例えば、ＭＯＳトランジスタの拡散層に至るタングステンプラグを用いることができる。この場合、第１の絶縁膜２はタングステンプラグの保護膜としても働き、第２の絶縁膜３によってタングステンプラグが酸化されるのを防ぐ役割を果たす。
【００３３】
第２の絶縁膜３は層間絶縁膜であり、本発明においては、空孔形成材４を含み低誘電率材料からなる絶縁膜とする。尚、図１では空孔形成材４が整然と配列した様子を示しているが、実際には乱雑に配置されたものとなる場合が多いことは言うまでもない（以下、本明細書において同じ。）。
【００３４】
第２の絶縁膜３を構成する絶縁膜としては、シロキサン結合（Ｓｉ−Ｏ）を骨格とする材料を用いる。具体的には、ＳｉＯ２などのシロキサン系の無機材料などを用いることができる。例えば、酸化シリコン中にメチル基を導入した酸炭化シリコン（Ｃａｒｂｏｎ  Ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ，ＳｉＯＣ）、ＰＳＧ（リン含有ケイ酸塩ガラス）、ＢＰＳＧ（ホウ素リン含有ケイ酸塩ガラス）またはＦＳＧ（フッ素ドープケイ酸塩ガラス）などを用いることができる。さらに、ＨＳＱ（水素シルセスキオキサン）またはＭＳＱ（メチルシルセスキオキサン）などのＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）膜を用いてもよい。これらの膜は、ＣＶＤ法またはＳＯＤ（Ｓｐｉｎ  ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ  Ｃｏａｔｉｎｇ）法などによって成膜することができる。
【００３５】
一方、空孔形成材としては、従来より、シリコン原子に結合したアルキル基やアリル基などの有機基よりも熱分解温度の低いものが用いられていた。この場合、熱処理により空孔形成材が分解し、ガスとなって絶縁膜中から抜け出ることによって、後に空孔が形成される。しかしながら、このような空孔形成材を用いた場合には、熱処理によって絶縁膜中からガスが一斉に抜け出すために、部分的に絶縁膜の多孔質化を図ることは困難である。また、第２の絶縁膜３上に他の膜が形成されている場合には、ガスが抜け出る際に上層の膜との界面で剥離が発生することもある。
【００３６】
そこで、本発明においては、プラズマ処理によって分解するものであって、配線形成工程で加えられる熱によっては分解しないものを空孔形成材４として用いる。具体的には、配線形成工程における熱処理温度の上限が４５０℃程度であることから、４５０℃以上の熱分解温度を有する空孔形成材４を用いる。これにより、第２の絶縁膜３中に含まれる空孔形成材４をプラズマ処理によって部分的に除去することが可能になる。
【００３７】
第２の絶縁膜３を形成した後は、この上に、空孔形成材を含まない他の絶縁膜としての第３の絶縁膜５を形成する（図２）。ここで、空孔形成材は、第２の絶縁膜３に含まれる空孔形成材４に限られるものではなく、熱処理およびプラズマ処理を問わず分解可能な空孔形成材の全てが含まれる。
【００３８】
本実施の形態においては、第３の絶縁膜５はキャップ膜として機能する。第３の絶縁膜５は、ダマシン法によるＣＭＰ（Ｃｈｅｍｉｃｈａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ，化学的機械研磨）工程で第２の絶縁膜３の保護膜として働く。第３の絶縁膜５としては、例えば、ＳｉＯ２（二酸化シリコン）膜、ＳｉＣ（炭化シリコン）膜またはＳｉＮ（窒化シリコン）膜などを用いることができる。これらの膜は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成することができる。
【００３９】
第３の絶縁膜５を形成した後は、所定のパターンを有するレジスト膜６を形成する（図３）。具体的には、第３の絶縁膜５の全面にフォトレジスト（図示せず）を塗布し、所定のパターンを有するマスクを介して露光光を照射した後に現像する。これにより、フォトレジストをパターニングしてレジスト膜６を形成することができる。
【００４０】
露光光の種類は、半導体装置のデザイン・ルールに応じて適宜選択することができる。例えば、０．２５μｍ〜０．１３μｍのデザイン・ルールではＫｒＦ（フッ化クリプトン）エキシマレーザ（波長：２４８ｎｍ）が、９０ｎｍのデザイン・ルールではＡｒＦ（フッ化アルゴン）エキシマレーザ（波長：１９３ｎｍ）が、６５ｎｍ以下のデザイン・ルールではＦ２レーザ（波長：１５７ｎｍ）が、それぞれ露光装置の光源として用いられる。
【００４１】
尚、本実施の形態においては、第３の絶縁膜５の上に反射防止膜を設けてからレジスト膜６を形成してもよい。反射防止膜は、フォトレジストをパターニングする際に、フォトレジストを透過した露光光を吸収することによって、フォトレジストと反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。
【００４２】
次に、レジスト膜６をマスクとし、第３の絶縁膜５および第２の絶縁膜３に対して第１のドライエッチングを行う。これにより、図４に示すように、第１の絶縁膜２に至る開口部７を形成することができる。
【００４３】
第１のドライエッチングは、フルオロカーボン系のガスを用いて行うことができる。フルオロカーボン系のガスとしては、例えば、ＣＦ４（テトラフルオロメタン）、Ｃ４Ｆ８（オクタフルオロシクロブタン）、Ｃ５Ｆ８（オクタフルオロシクロペンテン）、Ｃ２Ｆ６（ヘキサフルオロエタン）、Ｃ４Ｆ６（ヘキサフルオロブタジエン）またはＣ６Ｆ６（ヘキサフルオロベンゼン）などを用いることができる。
【００４４】
次に、不要となったレジスト膜６を除去するためにアッシングを行う。アッシングは酸素を用いて行うこともできるが、第２の絶縁膜３にダメージを与えないためには還元性雰囲気下でのアッシングが好ましい。具体的には、Ｈ２（水素）ガスとＮ２（窒素）ガスとの混合ガス、または、ＮＨ３（アンモニア）ガスとＮ２ガスとの混合ガスなどを用いることができる。
【００４５】
本実施の形態では、このアッシング工程で第２の絶縁膜３に対するプラズマ処理も行い、第２の絶縁膜３中の空孔形成材４を除去することを特徴としている。
【００４６】
図４において、開口部７からは第２の絶縁膜３の側壁部が露出している。この状態で等方的なプラズマ処理を行うと、第２の絶縁膜３の側壁部に対してもプラズマにより生成した活性種が衝突する。これにより、第２の絶縁膜３中に含まれる空孔形成材４が分解して低分子量の成分となった後、揮発して第２の絶縁膜３中から抜け出る。この現象は第２の絶縁膜３の側壁部付近に限られるために、第２の絶縁膜３を部分的に多孔質化することが可能となる（図５）。尚、第３の絶縁膜５中には空孔形成材が含まれないため、プラズマ処理によって第３の絶縁膜５が多孔質化することはない。
【００４７】
図５において、第２の絶縁膜３の側壁部には空孔８が形成されているが、側壁部以外の部分では空孔形成材４が残存しており空孔は形成されていない。ここで、開口部７は、後工程で配線溝となった後に銅配線層が形成される部分である。したがって、開口部７から露出している第２の絶縁膜３の側壁部付近を多孔質化するということは、銅配線層の周辺部の層間絶縁膜を多孔質化することになる。
【００４８】
図１０は、本実施の形態により形成された多層配線構造を有する半導体装置の断面図の一例である。図では、半導体基板１５上に形成された層間絶縁膜１６に配線層１７が設けられた状態を示している。図において、１８は層間絶縁膜１７の多孔質化部分であり、１９は非多孔質化部分である。尚、半導体基板１５上に形成されたトランジスタ部分については省略している。本実施の形態によれば、配線層の間隔ｄが小さい部分における層間絶縁膜１６を多孔質化することによって、その比誘電率εを小さくすることができる。これにより、配線層間の寄生容量Ｃを小さくして信号遅延Ｔを小さくすることが可能になる。
【００４９】
また、本実施の形態によれば、層間絶縁膜１６の全体が多孔質化されるわけではない。すなわち、部分的に層間絶縁膜１６の膜密度が小さくなるに過ぎないので、膜の機械的強度の低下を抑えるとともに、上下に設けられた膜との界面における接着面積の縮小化も抑制することが可能となる。また、ＩＣチップの切り出し後に露出する層間絶縁膜１６の端部は多孔質化されていない部分であるので、空孔に水分が浸入することによって配線層１７に腐食が起こる現象を抑制することもできる。
【００５０】
尚、層間絶縁膜の多孔質化部分１８の大きさは、プラズマエネルギーを変えることによって制御することができる。本実施の形態においては、対象とするデバイスのデザイン・ルールに応じて多孔質化する範囲を適宜設定することが好ましい。
【００５１】
レジスト膜６の除去および第２の絶縁膜３の多孔質化を終えた後は、第３の絶縁膜５をハードマスクとし、第１の絶縁膜２に対して第２のドライエッチングを行う。これにより、下層配線１に至る配線溝９を形成することができる（図６）。
【００５２】
第２のドライエッチングは、フルオロカーボン系のガスを用いて行うことができる。フルオロカーボン系のガスとしては、例えば、ＣＦ４（テトラフルオロメタン）、Ｃ４Ｆ８（オクタフルオロシクロブタン）、Ｃ５Ｆ８（オクタフルオロシクロペンテン）、Ｃ２Ｆ６（ヘキサフルオロエタン）、Ｃ４Ｆ６（ヘキサフルオロブタジエン）またはＣ６Ｆ６（ヘキサフルオロベンゼン）などを用いることができる。但し、第２のドライエッチングに使用するガスは、第１のドライエッチングに使用するガスとは異なる組成のガスとする。
【００５３】
尚、本実施の形態においては、第１のドライエッチングに続いて第２のドライエッチングを行った後に、レジスト膜６を除去するためのアッシングおよび第２の絶縁膜３を多孔質化するためのプラズマ処理を行ってもよい。このようにすることによって、第２の絶縁膜３に空孔８が形成されていない状態でドライエッチングを行うことができるので、第２の絶縁膜３にフッ素が取り込まれてボイドが形成されるのを一層効果的に抑制することが可能となる。
【００５４】
第２のドライエッチングを終えた後は、メッキ法およびＣＭＰ法を用いて配線溝９の内部に銅配線を埋め込む。
【００５５】
まず、配線溝９を含む全面にバリアメタル膜１０を形成した後、シードＣｕ（銅）膜１１を形成する（図７）。これらの膜は、スパッタリング法によって形成することができる。
【００５６】
バリアメタル膜１０としては、例えば、Ｔａ（タンタル）膜、ＴａＮ（窒化タンタル）膜、Ｗ（タングステン）膜、ＷＮ（窒化タングステン）膜、Ｔｉ（チタン）膜またはＴｉＮ（窒化チタン）膜などを用いることができる。
【００５７】
シードＣｕ膜１１を形成した後は、メッキ法によって配線溝９を埋設するようにＣｕ層１２を形成する（図８）。次に、熱処理を行い、Ｃｕを粒成長させるとともに配線溝９の内部にＣｕを均一に充填させる。その後、ＣＭＰ法によって表面を平坦化し、配線溝９の内部を除いてＣｕ層１２、シードＣｕ膜１１およびバリアメタル膜１０を除去する。
【００５８】
以上の工程によって、下層配線１に電気的に接続する溝配線１３を形成することができる（図９）。その後、溝配線１３に電気的に接続するビアプラグを形成した後、同様の工程を繰り返すことによって、図１０の多層配線構造を形成することができる。
【００５９】
本実施の形態によれば、溝配線１３を形成する際の熱処理によっては分解しない空孔形成材４を用いているので、プラズマ処理によって除去されなかった空孔形成材４が後工程で第２の絶縁膜３中から抜け出ることはない。
【００６０】
実施の形態２．
図１１〜図１７は、本実施の形態における半導体装置の製造方法を示す断面図である。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【００６１】
まず、第１の絶縁膜２２が形成された半導体基材２１を準備する（図１１）。ここで、第１の絶縁膜２２は第１の層間絶縁膜であり、空孔形成材２３を含む低誘電率材料からなる。尚、第１の絶縁膜２２には下層配線（図示せず）が形成されていてもよい。また、半導体基材２１は、例えば、半導体基板上にトランジスタ構造が形成されたものとすることができる。
【００６２】
次に、第１の絶縁膜２２上に、第２の絶縁膜２４および第３の絶縁膜２５をこの順に形成する（図１２）。
【００６３】
第２の絶縁膜２４はエッチングストッパー膜であり、第３の絶縁膜２５とのエッチング選択比の大きい材料を用いる。例えば、窒化シリコン（ＳｉＮ）膜、炭化シリコン（ＳｉＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜などを用いることができる。
【００６４】
第３の絶縁膜２５は第２の層間絶縁膜であり、第１の絶縁膜２２と同様に、空孔形成材を含む低誘電率材料からなる。本実施の形態においては、第３の絶縁膜２５は第１の絶縁膜２２と同じ組成を有するものとする。
【００６５】
第１の絶縁膜２２および第３の絶縁膜２５を構成する絶縁膜としては、実施の形態１における第２の絶縁膜３と同様の材料を用いることができる。また、空孔形成材２３も実施の形態１と同様に、プラズマ処理によって分解するものであって、配線形成工程で加えられる熱によっては分解しないものを用いる。具体的には、４５０℃以上の熱分解温度を有する空孔形成材を用いる。尚、絶縁膜および空孔形成材についてこれらの要件を満足するものであれば、第１の絶縁膜２２と第３の絶縁膜２５とは異なる組成を有していてもよい。
【００６６】
第３の絶縁膜２５を形成した後は、この上に、空孔を含まない他の絶縁膜としての第４の絶縁膜２６を形成する（図１３）。ここで、空孔形成材は、第１の絶縁膜２２および第３の絶縁膜２５に含まれる空孔形成材２３に限られるものではなく、熱処理およびプラズマ処理を問わず分解可能な空孔形成材の全てが含まれる。
【００６７】
本実施の形態においては、第４の絶縁膜２６はキャップ膜として機能する。第４の絶縁膜２６は、ダマシン法によるＣＭＰ工程で第３の絶縁膜２５の保護膜として働く。第４の絶縁膜２６としては、例えば、ＳｉＯ２（二酸化シリコン）膜、ＳｉＣ（炭化シリコン）膜またはＳｉＮ（窒化シリコン）膜などを用いることができる。これらの膜は、例えば、ＣＶＤ法によって形成することができる。
【００６８】
第４の絶縁膜２６を形成した後は、所定のパターンを有するレジスト膜２７を形成する（図１３）。具体的には、第４の絶縁膜２６の全面にフォトレジスト（図示せず）を塗布し、所定のパターンを有するマスクを介して露光光を照射した後に現像する。これにより、フォトレジストをパターニングしてレジスト膜２７を形成することができる。
【００６９】
露光光の種類は、半導体装置のデザイン・ルールに応じて適宜選択することができる。例えば、０．２５μｍ〜０．１３μｍのデザイン・ルールではＫｒＦ（フッ化クリプトン）エキシマレーザ（波長：２４８ｎｍ）が、９０ｎｍのデザイン・ルールではＡｒＦ（フッ化アルゴン）エキシマレーザ（波長：１９３ｎｍ）が、６５ｎｍ以下のデザイン・ルールではＦ２レーザ（波長：１５７ｎｍ）が、それぞれ露光装置の光源として用いられる。
【００７０】
尚、本実施の形態においては、第４の絶縁膜２６の上に反射防止膜を設けてからレジスト膜２７を形成してもよい。
【００７１】
次に、レジスト膜２７をマスクとし、第４の絶縁膜２６および第３の絶縁膜２５に対して第１のドライエッチングを行う。これにより、図１４に示すように、第２の絶縁膜２４に至る開口部２８を形成することができる。図１４において、開口部２８からは第３の絶縁膜２５の側壁部が露出している。
【００７２】
第１のドライエッチングは、フルオロカーボン系のガスを用いて行うことができる。フルオロカーボン系のガスとしては、例えば、ＣＦ４（テトラフルオロメタン）、Ｃ４Ｆ８（オクタフルオロシクロブタン）、Ｃ５Ｆ８（オクタフルオロシクロペンテン）、Ｃ２Ｆ６（ヘキサフルオロエタン）、Ｃ４Ｆ６（ヘキサフルオロブタジエン）またはＣ６Ｆ６（ヘキサフルオロベンゼン）などを用いることができる。
【００７３】
次に、エッチングガスを変え、第２の絶縁膜２４に対して第２のドライエッチングを行う。これにより、第１の絶縁膜２２に至る配線溝２９を形成することができる（図１５）。図１５において、配線溝２９の底部からは第１の絶縁膜２２の表面が露出している。
【００７４】
第２のドライエッチングも、フルオロカーボン系のガスを用いて行うことができる。フルオロカーボン系のガスとしては、例えば、ＣＦ４（テトラフルオロメタン）、Ｃ４Ｆ８（オクタフルオロシクロブタン）、Ｃ５Ｆ８（オクタフルオロシクロペンテン）、Ｃ２Ｆ６（ヘキサフルオロエタン）、Ｃ４Ｆ６（ヘキサフルオロブタジエン）またはＣ６Ｆ６（ヘキサフルオロベンゼン）などを用いることができる。但し、第２のドライエッチングに使用するガスは、第１のドライエッチングに使用するガスとは異なる組成のガスとする。
【００７５】
配線溝２９を形成した後は、不要となったレジスト膜２７を除去するためにアッシングを行う。アッシングは酸素を用いて行うこともできるが、第１の絶縁膜２２および第３の絶縁膜２５にダメージを与えないためには還元性雰囲気下でのアッシングが好ましい。具体的には、Ｈ２（水素）ガスとＮ２（窒素）ガスとの混合ガス、または、ＮＨ３（アンモニア）ガスとＮ２ガスとの混合ガスなどを用いることができる。
【００７６】
このアッシング工程で第３の絶縁膜２５に対するプラズマ処理も行い、第３の絶縁膜２５中の空孔形成材２３を除去することは実施の形態１と同様であるが、本実施の形態では、配線溝２９の底部から第１の絶縁膜２２の表面が露出した状態でプラズマ処理を行う点で実施の形態１と相違する。
【００７７】
すなわち、図１５の状態で等方的なプラズマ処理を行うと、配線溝２９から露出している第３の絶縁膜２５の側壁部と第１の絶縁膜２２の表面にプラズマにより生成した活性種が衝突する。これにより、第３の絶縁膜２５および第１の絶縁膜２２中に含まれる空孔形成材２３が分解してこれらの絶縁膜中から抜け出る。この現象は第３の絶縁膜２５の側壁部付近と、第１の絶縁膜２２の表面付近とに限られるので、第３の絶縁膜２５および第１の絶縁膜２２を部分的に多孔質化することが可能となる。ここで、配線溝２９は、後工程で銅配線層が埋め込まれる部分である。したがって、配線溝２９から露出している第３の絶縁膜２５の側壁部付近や、第１の絶縁膜２２の表面付近を多孔質化するということは、銅配線層の周辺部の層間絶縁膜を多孔質化することになる。
【００７８】
図１８は、本実施の形態により形成された多層配線構造を有する半導体装置の断面図の一例である。図では、半導体基板３５上に形成された層間絶縁膜３６に配線層３７が設けられた状態を示している。図において、３８は層間絶縁膜３７の多孔質化部分であり、３９は非多孔質化部分である。尚、半導体基板３５上に形成されたトランジスタ部分については省略している。本実施の形態によれば、配線層３７の側壁部３７ａだけでなく、配線層３７の底部３７ｂの層間絶縁膜３６の比誘電率εも低くすることができるので、実施の形態１と同様の効果に加えて、一層の配線容量Ｃの低減が可能となる。
【００７９】
上記の工程によって、レジスト膜２７の除去並びに第１の絶縁膜２２および第３の絶縁膜２５の部分的多孔質化を行うことにより、図１６に示す構造が得られる。図１６において、第１の絶縁膜２２の表面および第３の絶縁膜２５の側壁部には空孔３０が形成されているが、それ以外の部分には空孔形成材２３が残存しており空孔は形成されていない。
【００８０】
尚、第１の絶縁膜２２および第３の絶縁膜２５の多孔質化部分の大きさは、プラズマエネルギーを変えることによって制御することができる。本実施の形態においては、対象とするデバイスのデザイン・ルールに応じて多孔質化する範囲を適宜設定することが好ましい。
【００８１】
次に、実施の形態１と同様にして配線溝２９の内部に銅配線を埋め込む。これにより、図１７に示す構造が得られる。図１７において、３１はバリアメタル膜、３２はシードＣｕ膜、３３はＣｕ層、３４は溝配線をそれぞれ示している。溝配線３４を形成した後は、同様の工程を繰り返すことによって、図１８の多層配線構造を形成することができる。
【００８２】
本実施の形態によれば、溝配線３４を形成する際の熱処理によっては分解しない空孔形成材を用いているので、プラズマ処理によって除去されなかった空孔形成材２３が後工程で第１の絶縁膜２２および第３の絶縁膜２５中から抜け出ることはない。
【００８３】
尚、実施の形態１および２においては、プラズマ処理により空孔形成材を除去する例について述べたが、本発明はこれに限られるものではない。層間絶縁膜をドライエッチングして開口部を形成した後に、ウェットエッチングを行うことによって空孔形成材を除去してもよい。これによっても開口部周辺の空孔形成材のみを除去することができるので、層間絶縁膜の部分的な多孔質化が可能である。
【図面の簡単な説明】
【００８４】
【図１】実施の形態１による半導体装置の製造方法を示す断面図である。
【図２】実施の形態１による半導体装置の製造方法を示す断面図である。
【図３】実施の形態１による半導体装置の製造方法を示す断面図である。
【図４】実施の形態１による半導体装置の製造方法を示す断面図である。
【図５】実施の形態１による半導体装置の製造方法を示す断面図である。
【図６】実施の形態１による半導体装置の製造方法を示す断面図である。
【図７】実施の形態１による半導体装置の製造方法を示す断面図である。
【図８】実施の形態１による半導体装置の製造方法を示す断面図である。
【図９】実施の形態１による半導体装置の製造方法を示す断面図である。
【図１０】実施の形態１によって形成された多層配線構造を有する半導体装置の断面図である。
【図１１】実施の形態２による半導体装置の製造方法を示す断面図である。
【図１２】実施の形態２による半導体装置の製造方法を示す断面図である。
【図１３】実施の形態２による半導体装置の製造方法を示す断面図である。
【図１４】実施の形態２による半導体装置の製造方法を示す断面図である。
【図１５】実施の形態２による半導体装置の製造方法を示す断面図である。
【図１６】実施の形態２による半導体装置の製造方法を示す断面図である。
【図１７】実施の形態２による半導体装置の製造方法を示す断面図である。
【図１８】実施の形態２によって形成された多層配線構造を有する半導体装置の断面図である。
【符号の説明】
【００８５】
１  下層配線
２，２２  第１の絶縁膜
３，２４  第２の絶縁膜
４，２３  空孔形成材
５，２５  第３の絶縁膜
６，２７  レジスト膜
７，２８  開口部
８，３０  空孔
９，２９  配線溝
１０，３１  バリアメタル膜
１１，３２  シードＣｕ膜
１２，３３  Ｃｕ層
１３，３４  溝配線
１５，３５  半導体基板
１６，３６  層間絶縁膜
１７，３７  配線層
１８，３８  多孔質化部分
１９，３９  非多孔質化部分
２１  半導体基材
２６  第４の絶縁膜
【図１】
2005217362.tif 000003
【図２】
2005217362.tif 000004
【図３】
2005217362.tif 000005
【図４】
2005217362.tif 000006
【図５】
2005217362.tif 000007
【図６】
2005217362.tif 000008
【図７】
2005217362.tif 000009
【図８】
2005217362.tif 000010
【図９】
2005217362.tif 000011
【図１０】
2005217362.tif 000012
【図１１】
2005217362.tif 000013
【図１２】
2005217362.tif 000014
【図１３】
2005217362.tif 000015
【図１４】
2005217362.tif 000016
【図１５】
2005217362.tif 000017
【図１６】
2005217362.tif 000018
【図１７】
2005217362.tif 000019
【図１８】
2005217362.tif 000020