(57)【要約】【課題】被測定半導体に故障個所があるか否かを正確に判定することができる半導体の静止電源電流検査装置を提供する。【解決手段】被測定ＬＳＩ（ＤＵＴ）１０の電源端子から出力される静止電源電流を電流電圧変換回路１２により電圧信号に順次変換する。そして、サンプルホールド回路１４、１５により、この電圧信号を第１のクロック信号（ＣＬＫ）を用いてサンプル＆ホールドした信号と、第１のクロック信号に対して位相差を持たせた第２のクロック信号を用いてサンプル＆ホールドした信号を生成する。差動回路１６はこれらの信号の差分をとって差動電圧信号を生成しＬＳＩテスタ２０へ入力する。ＬＳＩテスタ２０はこの差動電圧信号を測定し静止電源電流が異常電流であるか否かを判定することで、被測定ＬＳＩ１０に故障個所があるか否かを判定する。【選択図】    図１
2005024373.tif 000002
【特許請求の範囲】
【請求項１】
被測定半導体内部の所定個所の論理組み合わせを静止させる入力パターンを発生するテスタを備え、前記所定個所の論理組み合わせ静止時の電源電流が異常電流であるか否かを判定する半導体の静止電源電流検査装置であって、
被測定半導体から入力される電源電流を電圧信号に変換する変換回路と、前記電圧信号を第１のクロック信号によりサンプルアンドホールドした信号と前記第１のクロック信号に対して位相差を持たせた第２のクロック信号によりサンプルアンドホールドした信号との差分をとって差分電圧信号を生成する差動回路と、を有し、
前記テスタにて前記差分電圧信号を測定し被測定半導体の電源電流が異常電流であるか否かを判定する
ことを特徴とする半導体の静止電源電流検査装置。
【請求項２】
請求項１記載の半導体の静止電源電流検査装置であって、前記差分電圧信号をデジタル信号に変換するアナログ／デジタル変換回路を有し、前記テスタにて前記アナログ／デジタル変換回路の出力と前記入力パターンに対する期待値パターンとを比較し被測定半導体の電源電流が異常電流であるか否かを判定することを特徴とする半導体の静止電源電流検査装置。
【請求項３】
請求項１記載の半導体の静止電源電流検査装置であって、前記差分電圧信号を測定し被測定半導体の電源電流が異常電流であるか否かを判定する判定回路を有し、前記テスタにて前記判定回路の判定結果を検出することを特徴とする半導体の静止電源電流検査装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体の静止電源電流を検査する半導体の静止電源電流検査装置に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳＬＳＩの検査において、ＬＳＩの内部回路の全ノードについて網羅したテストパターンを作成することは非常に困難であり、９５％程度の故障検出率を達成していれば良い方である。
【０００３】
そこで、テストパターンで検出できない故障をスクリーニングするために、従来より静止電源電流テストが行われている（例えば、特許文献１参照。）。
ＣＭＯＳ論理回路において論理組み合わせが静止している場合、Ｐチャネルトランジスタ、Ｎチャネルトランジスタのいずれか一方がオフした状態となるので、ほとんど電流が流れることはなく、ＣＭＯＳＬＳＩ内部の論理組み合わせを静止させた状態での電源電流（静止電源電流）は、ＣＭＯＳＬＳＩの内部論理回路が正常な場合には微小電流となる。一方、内部論理回路に故障個所がある場合には、ＣＭＯＳ論理回路からリーク電流が流れることになるので、異常電流が検出されたときには、そのＣＭＯＳＬＳＩには故障箇所があることになる。
【０００４】
そこで、従来の静止電源電流テストでは、ＬＳＩテスタにて所定の入力パターンを発生させて被測定半導体内部の論理組み合わせを静止させ、静止電源電流を測定し静止電源電流が異常電流であるか否かの判定を行うことで、被測定半導体に故障箇所があるか否かの判定を行っていた。
【０００５】
しかしながら、近年、半導体の微細化が進むに伴なってゲート酸化膜の薄膜化が進み、ゲート耐圧が低下してきたため、電源電圧を下げる傾向にある。また、電源電圧が下がるとＭＯＳトランジスタの電流が減り、回路の動作スピードが落ちるため、この回路動作スピードの劣化を防ぐためにＭＯＳトランジスタの閾値電圧も電源電圧と同様に下げる傾向にある。
【０００６】
一方、ＭＯＳトランジスタの特性として、閾値電圧が下がるとオフリーク電流が指数関数的に増えるという特徴がある。
従って、半導体の微細化が進み、回路規模が増大すると、静止電源電流が増大することになる。
【０００７】
そのため、近年、静止電源電流を測定するためのＬＳＩテスタの電流測定装置として、測定レンジの大きいものを使用する必要が生じてきた。
しかし、ＬＳＩテスタの電流測定装置は、大きい測定レンジを使用すると分解能も同様に大きくなり、半導体に故障箇所がある場合に発生する微小リーク電流を正確に検出することができないという問題があった。
【０００８】
そのため、従来の静止電源電流テストでは、故障検出率が低下し、テストパターンで検出不可能な故障をスクリーニングすることが困難になってきた。
【０００９】
【特許文献１】
特開２０００−８８９１４号公報（第２−３頁）
【００１０】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑み、静止電源電流を電圧信号に変換し、この電圧信号を位相差のある第１および第２のクロック信号によりサンプルアンドホールドして差分をとり、テスタにてこの差動信号を測定し静止電源電流が異常電流であるか否かを判定することにより、半導体に故障個所があるか否かの判定を正確に行うことができる半導体の静止電源電流検査装置を提供することを目的とする。すなわち、静止電源電流を電圧信号に変換するので、分解能の粗い大電流測定用の電流測定装置を使用せずに済み、正確な静止電源電流測定を行うことが可能となる。さらに、静止電源電流の差分をとって測定することになるので、内部論理組み合わせ静止時に定常的に流れる電流を省くことになり、より正確に微小リーク電流を検出できるようになる。従って、静止電源電流テストによる故障検出率を向上させ、テストパターンで検出不可能な故障個所のスクリーニングを行うことができるようになる。
【００１１】
【課題を解決するための手段】
本発明の請求項１記載の半導体の静止電源電流検査装置は、被測定半導体内部の所定個所の論理組み合わせを静止させる入力パターンを発生するテスタを備え、前記所定個所の論理組み合わせ静止時の電源電流が異常電流であるか否かを判定する半導体の静止電源電流検査装置であって、被測定半導体から入力される電源電流を電圧信号に変換する変換回路と、前記電圧信号を第１のクロック信号によりサンプルアンドホールドした信号と前記第１のクロック信号に対して位相差を持たせた第２のクロック信号によりサンプルアンドホールドした信号との差分をとって差分電圧信号を生成する差動回路と、を有し、前記テスタにて前記差分電圧信号を測定し被測定半導体の電源電流が異常電流であるか否かを判定することを特徴とする。
【００１２】
本発明の請求項２記載の半導体の静止電源電流検査装置は、請求項１記載の半導体の静止電源電流検査装置であって、前記差分電圧信号をデジタル信号に変換するアナログ／デジタル変換回路を有し、前記テスタにて前記アナログ／デジタル変換回路の出力と前記入力パターンに対する期待値パターンとを比較し被測定半導体の電源電流が異常電流であるか否かを判定することを特徴とする。
【００１３】
本発明の請求項３記載の半導体の静止電源電流検査装置は、請求項１記載の半導体の静止電源電流検査装置であって、前記差分電圧信号を測定し被測定半導体の電源電流が異常電流であるか否かを判定する判定回路を有し、前記テスタにて前記判定回路の判定結果を検出することを特徴とする。
【００１４】
本発明によれば、回路規模の大きい半導体に故障箇所がある場合に発生する微小リーク電流を正確に検出することができ、半導体に故障個所があるか否かの判定を正確に行うことができるので、静止電源電流テストによる故障検出率を向上させ、テストパターンで検出不可能な故障個所のスクリーニングを行うことができるようになる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。なお、ここで示す実施の形態はあくまでも一例であって、必ずしも以下の実施の形態に限定されるものではない。
【００１６】
（実施の形態１）
図１は本実施の形態１に係る半導体の静止電源電流検査装置の構成を示すブロック図である。
【００１７】
図１において、ＬＳＩテスタインターフェースボード１１上には、被測定ＬＳＩ（ＤＵＴ）１０の電源端子と接続され、静止電源電流を電圧信号に変換する電流電圧変換回路１２と、第１のクロック信号（ＣＬＫ）を遅延させる遅延回路１３と、遅延回路１３を通らない第１のクロック信号により上記電圧信号をサンプルアンドホールド（以下、サンプル＆ホールドと称す。）するサンプルホールド回路１４と、遅延回路１３で遅延されたクロック信号（第２のクロック信号）により上記電圧信号をサンプル＆ホールドするサンプルホールド回路１５と、サンプルホールド回路１４、１５の出力の差分をとり差分電圧信号を生成する差動回路１６が設けられている。
【００１８】
また、ＬＳＩテスタ２０は、被測定ＬＳＩ１０内部の所定個所の論理組み合わせを静止させる入力パターンを発生するとともに、差動回路１６の出力を測定しその測定結果から静止電源電流が異常電流であるか否かを判定する。
【００１９】
続いて、以上のように構成された検査装置の動作ついて説明する。
まず、ＬＳＩテスタ２０より被測定ＬＳＩ１０へ所定の入力パターンを入力し、被測定ＬＳＩ１０内部の所定個所の論理組み合わせを静止させる。
【００２０】
この状態で被測定ＬＳＩ１０の電源端子から出力される静止電源電流を電流電圧変換回路１２にて電圧信号に順次変換する。
サンプルホールド回路１４は、第１のクロック信号により電流電圧変換回路１２の出力電圧をサンプル＆ホールドする。同様に、サンプル＆ホールド回路１５は、遅延回路１３を通り、第１のクロック信号に対して位相差を持った第２のクロック信号により電流電圧変換回路１２の出力電圧をサンプル＆ホールドする。
【００２１】
差動回路１６は、サンプルホールド回路１４、１５の出力の差分をとって差分電圧信号を生成しＬＳＩテスタ２０へ出力する。
ＬＳＩテスタ２０は入力された差分電圧信号を測定して微小リーク電流の検出を行い、静止電源電流が異常電流であるか否かを判定することで、所定個所の論理回路が故障していないか判定する。
【００２２】
本実施の形態１によれば、従来のように、実際に電源端子より出力される静止電源電流を直接ＬＳＩテスタにて測定するのではなく、一旦、ＬＳＩテスタインターフェースボード１１上に設けた電流電圧変換回路により電圧に変換することにより、ＬＳＩテスタで測定する際に、分解能の粗い大電流測定用の電流測定装置を使用せずに済み、正確な静止電源電流測定が可能となる。さらに、静止電源電流の差分をとって内部論理組み合わせ静止時に定常的に流れる電流を省くことになるので、被測定ＬＳＩに故障箇所があった場合に流れる微小リーク電流をより検出し易くなる。その結果、静止電源電流テストによる故障検出率を向上させ、テストパターンで検出不可能な故障個所のスクリーニングを行うことができるようになる。
【００２３】
（実施の形態２）
続いて、本実施の形態２に係る半導体の静止電源電流検査装置について説明する。
【００２４】
図２は本実施の形態２に係る半導体の静止電源電流検査装置の構成を示すブロック図である。なお、前述した実施の形態１と同じ構成を有する部材には同一の番号を付して説明を省略する。
【００２５】
本実施の形態２に係る検査装置は、ＬＳＩテスタインターフェースボード１１上に差動回路１６から出力されるアナログ信号をデジタル信号に変換するアナログ／デジタル変換回路（Ａ／Ｄ変換回路）１８を設け、ＬＳＩテスタ２０が、このアナログ／デジタル変換回路１８から出力されるデジタル信号を基に静止電源電流が異常電流であるか否かを判定する点が、実施の形態１と異なる。
【００２６】
図２において、遅延回路１７は第１のクロック信号（ＣＬＫ）を遅延させてアナログ／デジタル変換回路１８へ入力し、アナログ／デジタル変換回路１８はこの遅延された第３のクロック信号により差動回路１６の出力信号をデジタル信号へ変換する。また、ＬＳＩテスタ２０は被測定ＬＳＩ１０内部の所定個所の論理組み合わせを静止させる入力パターンを発生するとともに、該入力パターンに対する期待値パターンを発生させ、デジタル化された差分電圧信号と該期待値パターンを比較することにより、静止電源電流が異常電流であるか否かを判定する。
【００２７】
なお、遅延回路１７は、少なくとも第１のクロック信号を遅延させた第２のクロック信号を用いるサンプルホールド回路１５から信号が出力されるまでは、差動回路１６から出力される信号を検査に使用しないようにするために設けられているが、ＬＳＩテスタ２０側において、少なくとも第１のクロック信号を遅延させた第２のクロック信号を用いるサンプルホールド回路１５から信号が出力されるまでの間、期待値比較を行わないようにしてもよく、このようにすれば遅延回路１７を省くことができる。
【００２８】
前述の実施の形態１では差動回路からの差動電圧信号をＬＳＩテスタにて測定しその測定結果から異常電流の検出を行っていた。これに対し、本実施の形態２では、ＬＳＩテスタにて、デジタル化された差動電圧信号と期待値パターンとの比較を行えばよく、機能テスト的に異常電流の検出を行うことが可能となる。そのため、実施の形態１と比べて、アナログ信号の測定を行う必要がない分だけＬＳＩテスタでの検査時間を短縮することができる。
【００２９】
例えば、被測定ＬＳＩ内の複数の論理回路ごとに検査動作を繰り返す場合においても、実施の形態１に比べてＬＳＩテスタでの検査時間をあまり増加させることなく実施できる。
【００３０】
（実施の形態３）
続いて、本実施の形態３に係る半導体の静止電源電流検査装置について説明する。
【００３１】
図３は本実施の形態３に係る半導体の静止電源電流検査装置の構成を示すブロック図である。なお、前述した実施の形態１と同じ構成を有する部材には同一の番号を付して説明を省略する。
【００３２】
本実施の形態３に係る検査装置は、ＬＳＩテスタインターフェースボード１１上に差動回路１６の出力を測定し静止電源電流が異常電流であるか否かを判定する判定回路１９を設け、ＬＳＩテスタ２０が、この判定回路１９による判定結果を検出するのみである点が、実施の形態１と異なる。
【００３３】
本実施の形態３では、ＬＳＩテスタは判定回路が出力する判定結果を検出するのみでよいので、ＬＳＩテスタでの検査時間を短縮することができる。そのため、例えば１台のＬＳＩテスタにて複数の被測定ＬＳＩの検査を行う場合に、ある被測定ＬＳＩの判定中に他の被測定ＬＳＩへ入力パターンを発生する等できるようになる。
【００３４】
また、実施の形態２のようにＬＳＩテスタにて複雑な期待値パターンを発生させる必要もない。
【００３５】
【発明の効果】
以上のように、本発明によれば、分解能の粗い大電流測定用の電流測定装置を使用せずに済み、さらに、内部論理組み合わせ静止時に定常的に流れる電流を省くことになるので、回路規模の大きい半導体に故障箇所がある場合に発生する微小リーク電流を正確に検出でき、半導体に故障個所があるか否かの判定を正確に行うことができるようになり、静止電源電流テストによる故障検出率を向上させ、テストパターンで検出不可能な故障個所のスクリーニングを行うことができるようになる。
【００３６】
また、差動回路から出力されるアナログ信号をデジタル信号に変換するアナログ／デジタル変換回路を設け、テスタが、このアナログ／デジタル変換回路から出力されるデジタル信号と期待値パターンを比較することで静止電源電流が異常電流であるか否かを判定するので、テスタでの検査時間を短縮することができる。
【００３７】
また、差動回路の出力を測定し静止電源電流が異常電流であるか否かを判定する判定回路を設け、テスタはこの判定回路による判定結果を検出するのみであるので、テスタでの検査時間を短縮することができ、さらに、テスタにて複雑な期待値パターンを発生させる必要もない。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体の静止電源電流検査装置の構成を示すブロック図
【図２】本発明の実施の形態２に係る半導体の静止電源電流検査装置の構成を示すブロック図
【図３】本発明の実施の形態３に係る半導体の静止電源電流検査装置の構成を示すブロック図
【符号の説明】
１０      被測定ＬＳＩ（被測定半導体）
１１      ＬＳＩテスタインターフェースボード
１２      電流電圧変換回路
１３、１７      遅延回路
１４、１５      サンプルホールド回路
１６      差動回路
１８      アナログ／デジタル変換回路
１９      判定回路
２０      ＬＳＩテスタ
【図１】
2005024373.tif 000003
【図２】
2005024373.tif 000004
【図３】
2005024373.tif 000005