(57)【要約】  【課題】  最小ＯＦＦパルスを管理し、スイッチング素子の破壊または短絡検出の誤動作を防ぐことができるインバータ装置を提供する。  【解決手段】  直流電力を交流電力に変換する逆変換部４を有するインバータ回路を有し、高速スイッチング素子Ｓ１、Ｓ２・・Ｓ６と、高速スイッチング素子Ｓ１、Ｓ２・・Ｓ６の駆動回路Ｒ１、Ｒ２・・Ｒ６と、駆動回路Ｒ１、Ｒ２・・Ｒ６に交流電力を制御するための論理駆動ＯＮ／ＯＦＦ信号を出力する制御部５を具備したインバータ装置で、制御部５は高速スイッチング素子Ｓ１、Ｓ２・・Ｓ６の論理駆動ＯＦＦ時間の最小値を所定値になるようにする。【選択図】  図１
2005278398.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも直流電力を交流電力に変換する逆変換部を有し、該逆変換部には、高速スイッチング素子と、該高速スイッチング素子を駆動するための駆動回路と、該駆動回路に上記交流電力を制御するための論理駆動ＯＮ／ＯＦＦ信号を出力する制御部とを具備したインバータ装置において、
該制御部は、該高速スイッチング素子の論理駆動ＯＮ／ＯＦＦ信号のＯＦＦ信号の最小時間が所定値になるように制御することを特徴とするインバータ装置。
【請求項２】
請求項１記載のインバータ装置において、
該制御部は、当該制御部内で該所定値を監視し、該所定値が少なくとも該高速スイッチング素子のデッドタイム値となるように制御するようにしたことを特徴とするインバータ装置。
【請求項３】
請求項１記載のインバータ装置において、
該制御部からの該所定値出力を監視し、該所定値出力が少なくとも該高速スイッチング素子のデッドタイム値となるように制御する制御回路を設けたことを特徴とするインバータ装置。
【請求項４】
請求項２、３記載のいずれかのインバータ装置において、
該デッドタイム値のＯＦＦ信号に該駆動回路の遅れを加える制御回路を設けたことを特徴とするインバータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ装置に係り、逆変換部を有するインバータ装置において、特に、高速スイッチング素子を主素子に使用するのに好適なインバータ装置に関するものである。
【背景技術】
【０００２】
従来、高速スイッチング素子の使用において、例えば、ＧＴＯ等のターンオン機構はゲート近傍から始まり、順次全体へ広がり拡大されていくといわれている。この広がりの速度は０．０３〜０．１ｍｍ／μｓ程度である。
一方、スイッチング電流は、ターンオン時間の数μｓ以下の間でほぼ立ち上がる。このため、ターンオン初期には、全電流が前記ゲート近傍に集中し、該ターンオン領域では単位面積当たりの電力損失は大きくなり、そのために該ゲート近傍が溶解されて破壊される。
これを防止するため、スナバ回路を設けるなど種々の技術の提案がされており、その一つとして、スイッチング電流の時間的変化を制限するため、ゲートパルスの最小ＯＮ／ＯＦＦ時間を定めていた。
【０００３】
しかし、高速スイッチング素子の一つであるＩＧＢＴ（insulated gate bipolar transistorの略）においては、このような最小ＯＮ／ＯＦＦパルスの時間制限が規定されていなかった。図１１を参照して、制限されていなかった理由を検討してみる。図１１は、ｎチャネル形ＩＧＢＴの基本構造図である。
図示のｎチャネル形ＩＧＢＴにおいて、エミッタ電極Ｅを基準としゲート電極Ｇに正電圧を印加すると、該ゲート電極Ｇ直下のｐ層表面濃度が反転しｎチャネルｃｈが形成され、ｎマイナス層(以下、ｎマイナス層をｎ−層と記載する)に電子による電流が流れ始める。
【０００４】
さらに、ゲート電圧を上昇させ、いわゆるゲートしきい電圧以上になると、チャネルを通して流れる電子流が増えると同時に、ｐ＋層(以下、ｐプラス層をｐ＋層と記載する)とｎ−層が順バイアスされて、ｐ＋層から正孔の注入が起こり、ｎ−層の抵抗値が小となり、高電流密度動作となる。
上記高電流密度動作にみられるように、ＩＧＢＴにおいては、拡散エリアを分散させて多チャネルとなるようになつており、かつ、表皮効果のため、ＧＴＯ等の場合のように、電流の集中が起らず、電力ロスによるゲート電極Ｇ付近の破壊が起らなかったためである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の如く、従来のインバータ装置内のＩＧＢＴのような高速スイッチング素子への駆動信号時間については、特に注意が払われず、制御部から、演算結果で得られるＯＮ／ＯＦＦ信号が駆動信号として無秩序に出されていた。
しかし、近年高速マイコンの開発により、制御部から出される論理駆動ＯＮ／ＯＦＦ信号時間は、０．１μｓ以下も可能となってきた。
このため、ＩＧＢＴへのＯＦＦパルスに関しても、十分電流が下がりきらないうちに再度、ＯＮパルスが入力されると、前記ＩＧＢＴでのｄｉ／ｄｔが急峻となり、コレクタＣとエミッタＥ間の電圧（以下、ＶＣＥという）の振動を引き起こし、接続されているフライホイールダイオード（以下、ＦＷＤという）の特性、すなわち逆回復特性が劣る場合には、ＩＧＢＴの破壊に至る場合があるという問題点があった。
本発明は、かかる従来においては無視されており、近時問題となってきたことに対処するためになされたものであり、高速スイッチング素子の駆動論理ＯＮ／ＯＦＦ信号により当該スイッチング素子のｄｉ／ｄｔが急峻となり、ＩＧＢＴの破壊や短絡検出の誤動作を防止するため、前記ＯＦＦ信号時間を管理することができるインバータ装置を提供することをその目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明に係るインバータ装置の構成を、少なくとも直流電力を交流電力に変換する逆変換部を有し、該逆変換部には、高速スイッチング素子と、該高速スイッチング素子を駆動するための駆動回路と、該駆動回路に上記交流電力を制御するための論理駆動ＯＮ／ＯＦＦ信号を出力する制御部とを具備したインバータ装置において、該制御部は、該高速スイッチング素子の論理駆動ＯＮ／ＯＦＦ信号のＯＦＦ信号の最小時間が所定値になるように制御することを特徴としたものである。
前記インバータ装置において、該制御部は、当該制御部内で該所定値を監視し、該所定値が少なくとも、高速スイッチング素子のデッドタイム値となるように制御するようにしたことを特徴とするものである。
前記インバータ装置において、該制御部からの該所定値出力を監視し、該所定値出力が少なくとも該高速スイッチング素子のデッドタイム値となるように制御する制御回路を設けたことを特徴とするものである。
前記インバータ装置において、該デッドタイム値のＯＦＦ信号に、該駆動回路の遅れを加える制御回路を設けたことを特徴とするものである。
【発明の効果】
【０００７】
本発明によれば、主スイッチング素子を使用したインバータ装置において、最小ＯＦＦパルスを管理することにより、該スイッチング素子の破壊または短絡検出の誤動作を防ぐことができるインバータ装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明に係るインバータ装置について、図１〜図１０を参照して詳細に説明する。図１は、一般的なインバータ装置の回路図、図２は、図１のインバータ装置における演算説明図、図３は、インバータ装置におけるＩＧＢＴからＦＷＤへの転流説明図、図４は、ＩＧＢＴにおけるゲート電圧とコレクタ電流の関係図、図５は、ＦＷＤにおける正孔分布説明図、図６は、駆動信号の間隔説明図、図７は、ＩＧＢＴにおける駆動信号による動作説明図、図８は、本発明に係るインバータ装置におけるＩＧＢＴの駆動信号管理の説明図、図９は、本発明に係るインバータ装置におけるＩＧＢＴの駆動論理信号の管理説明図、図１０は、本発明に係るインバータ装置におけるＩＧＢＴの駆動信号の遅れを考慮した管理説明図である。
【０００９】
図１は、一般的なＰＷＭ方式のインバータ装置の一実施形態のブロック構成図である。ＰＷＭ方式は、一定周期毎に方形波出力電圧のパルス幅を変化させることにより、この周期間の出力電圧を変化させるものである。
図１において、交流電源１からの交流電力をコンバータ部２で整流し、直流電圧に変換する。該直流電圧を電解コンデンサ３にて平滑し、逆変換部４にて交流電力へ変換する。
ここでは、高速スイッチング素子にＩＧＢＴを用いているが、ＭＯＳ−ＦＥＴを用いても差し支えない。
【００１０】
前記逆変換部４のブリッジ回路は、ＩＧＢＴＳ１と逆並列に接続されたＦＷＤＤ１から成るスイッチング素子、ＩＧＢＴＳ３とＦＷＤＤ３から成るスイッチング素子、ＩＧＢＴＳ５とＦＷＤＤ５から成るスイッチング素子で構成する上アーム，ＩＧＢＴＳ２と逆並列に接続されたＦＷＤＤ２、ＩＧＢＴＳ４とＦＷＤＤ４、ＩＧＢＴＳ６とＦＷＤＤ６とから成る各スイッチング素子で構成する下アームとからなっている。前記上アームの３組の各スイッチング素子にはそれぞれ駆動回路Ｒ１、Ｒ３、Ｒ５が付設されており、前記下アームの３組の各スイッチング素子にはそれぞれ駆動回路Ｒ２、Ｒ４、Ｒ６が付設されている。なお、前記コンバータ部２から、逆変換部４への直流電力は、スイッチで入、切できるようになっている。
各ＩＧＢＴＳ１、ＩＧＢＴＳ２、・・・・ＩＧＢＴＳ６を駆動するための駆動回路Ｒ１、Ｒ２、・・Ｒ６は、各スイッチング素子毎に設けられている。下アーム共通で４個でもよい。
また、制御部５で出力電圧及び出力周波数を演算し、それに応じたＰＷＭ（Pulse Width Modulation）信号が、駆動回路Ｒ１、Ｒ２、Ｒ３・・Ｒ６にＯＮ／ＯＦＦ信号として出力される。
【００１１】
図２には、制御部５から各ＩＧＢＴの駆動回路Ｒ１、Ｒ２、Ｒ３・・Ｒ６へ出力される出力論理信号の一般的な演算イメージを示している。図１に示すＰＷＭ方式のインバータ装置では、図２に示す如く、電圧指令信号（変調波）と三角波の搬送波信号を比較してスイッチング信号を出力する。
該搬送波信号と該電圧指令信号の比較により、該電圧指令信号が前記搬送波信号より大きい場合にＯＮ信号、小さい場合にＯＦＦ信号を出力する。図示では、三相ブリッジ回路の上アームの論理ＯＮ／ＯＦＦ信号が決定した後、デッドタイムを差し引いて下アームの論理ＯＮ／ＯＦＦ信号を決定している。
ここで、デッドタイムとは、例えば、上アームのＩＧＢＴＳ１と下アームのＩＧＢＴＳ２とが同時にＯＮした場合には、電源側が短絡されることになるので、これを防止するため、上アームのＩＧＢＴＳ１のＯＮ／ＯＦＦと、下アームのＩＧＢＴＳ２のＯＦＦ／ＯＮとの間に設けた不動作時間をいうものであり、実際は３μｓ〜６μｓ程度である。
しかし、実際には、前記ＯＮ／ＯＦＦは、電流の正負またはＩＧＢＴＳ１，ＩＧＢＴＳ２、・・ＩＧＢＴＳ６の特性等により駆動論理ＯＮ／ＯＦＦに補正を加えている。
【００１２】
このようにして、前記スイッチング信号により、ＩＧＢＴＳ１、ＩＧＢＴＳ２・・・ＩＧＢＴＳ６のＯＮ／ＯＦＦを行うことにより、その平均値が前記電圧指令信号（変調波）に比例した高周波の方形波出力電圧が得られ、該電圧指令信号（変調波）を正弦波に変化させれば、交流出力電圧を得ることができる。ここで、搬送波に三角波を用いているが鋸波でも差し支えない。
【００１３】
次に、図３分図（ａ），（ｂ）を参照して、ＩＧＢＴからＦＷＤへの転流について説明する。いま、例として、図１のＵ相の上アームのＩＧＢＴＳ1とＦＷＤＤ1，下アームのＩＧＢＴＳ２とＦＷＤＤ２を例にとり説明する。
いま、図３分図（ａ）に示す如く、モートル・インダクタンスに、図示矢印の方向へ電流が流れているとすると、まず、下アームのＩＧＢＴＳ２が、ＯＮ状態で図３分図（ｂ）のイに示される電流が流れる。
次に、下アームＩＧＢＴＳ２がＯＦＦ状態になると、該電流はモートル・インダクタンスの起電力により一定に保たれ、上アームのＦＷＤＤ1に転流し、図３分図（ａ）ロの如く流れる。
また、イからロ，ロからイへの転流する電流の傾きは、ＩＧＢＴＳ1、ＩＧＢＴＳ２のＯＮ／ＯＦＦ時のｄｉ／ｄｔにより決定される。通常、各ＩＧＢＴに逆並列に接続されている各ＦＷＤは、各ＩＧＢＴのＯＮ／ＯＦＦ特性に応じた特性を有するものが取り付けられ、正常時の動作であれば、そのｄｉ／ｄｔ特性に対応して転流可能な特性を備えている。
【００１４】
次に、図４を参照して、ゲート電圧（以下、ＶＧＥという）とコレクタ電流（以下、ＩＣという）の関係を説明する。
以下、一般的な説明をするので、各部材の符号の添字を省略し、各部材の符号のみとする。
ＩＧＢＴのＯＮ時は、ＶＧＥがＩＧＢＴのスレッシュレベル（以下、Ｖｔｈという）まで上がった後、ＩＣは流れはじめる。ＯＦＦ時は、ＶＧＥがＶｔｈまで下がった後、遮断し始める。完全に、ＩＧＢＴをＯＮさせるためには、Ｖｔｈの２〜３倍で、定格ゲート・エミッタ間電圧以下の電圧、一般には１５Ｖ程度を印加する必要がある。
【００１５】
図５を参照して、ＩＧＢＴのｄｉ／ｄｔ特性について説明する。
図５は、ＦＷＤにおける各状態における正孔分布の示している。図５分図（ａ）は、電流ＩＣの通電が短い場合の正孔分布、図５分図（ｂ）は、電流ＩＣの通電が長い場合の正孔分布を示している。
前記従来技術における図１１において説明した如く、ＶＧＥがＶｔｈ以上に上昇させると、チャネルを通して流れる電子流が増えると同時に、ｐ＋層とｎ−層の接合が順バイアスされ、ｐ+層から正孔の注入が起こり、少数キャリアの蓄積が始まることになる。
ここで、図５分図（ａ），図５分図（ｂ）を検討すると、図５分図（ａ）は正孔の注入が少なく、図５分図（ｂ）は正孔の注入が多い。
【００１６】
図３を参照し、Ｕ相を例に取り、上アームと下アームの電流変化の説明をする。
図３分図（ａ）に示す下アームのＩＧＢＴＳ２をＯＦＦにすると、該ＩＧＢＴＳ２を流れる電流イがＯＦＦとなり、上アームのＦＷＤＤ1には電流ロが流れることになる。
上記状態でＦＷＤＤ１の通電時間が短いと、図５分図（ａ）に示す如く、ＦＷＤＤ１内の正孔の注入および蓄積が小である。ここで、該ＩＧＢＴＳ２をオフからオンさせ、ＦＷＤＤ１を、図５分図（ａ）から図５分図（ｃ）の逆バイアス状態にすると、前記の如く、蓄積された正孔の存在が小であるため、速く空乏層が形成され、ＩＧＢＴＳ２の電流の立上りが速く、ｄｉ／ｄｔが大となる。
【００１７】
上記のように、図３分図（ａ）に示す下アームのＩＧＢＴＳ２をＯＦＦにすると、該ＩＧＢＴＳ２を流れる電流イはＯＦＦとなり、上アームのＦＷＤＤ１には電流ロが流れるが、通電時間が長いと、正孔の注入が大であるので、ＩＧＢＴＳ２をオフからオンさせ、ＦＷＤＤ１を、図５分図（ｂ）から図５分図（ｃ）への逆バイアス状態とさせても、蓄積されている正孔が大であるため、これらの正孔を外部に追い出し、空乏層とするために時間がかかり、ｄｉ／ｄｔが大とならない。
上記説明により素子内の正孔の多小により、図５分図（ａ）、図５分図（ｂ）から図５分図（ｃ）の逆バイアス状態にすると、図５分図（ｂ）の状態から図５分図（ｃ）の状態への移行では問題がないが、図５分図（ａ）の状態から図５分図（ｃ）の状態への移行では、ｐ＋層からｎ−層への正孔の注入が小であり、ｎ−層内の蓄積される正孔が少数であることから、リカバリーのため逆方向に流れる電流が小さくなるため、図示する如く空乏層が急峻に広がり、リカバリー時の電流変化率（ｄｉ／ｄｔ）が高くなる。
【００１８】
次に、図６に、ＯＦＦ信号が短くなっている場合についてメカニズム（変調波信号指令信号が搬送波信号を越える場合）を説明する。
前記した如く、制御部５は、相電圧指令の変調波信号と搬送波信号の比較により論理ＯＮ／ＯＦＦ信号を出力する。該変調波信号が該搬送波信号より大である場合は、論理ＯＮ信号を出力する。逆の場合は、論理ＯＦＦ信号を出力する。
インバータ装置では、図６に示す如く、モートルの規定電圧まで電圧を上げるため、前記変調波信号が搬送波信号を越えることが多々ある。
図６のＡ部のような場合、該変調波信号が該搬送波信号を僅かに越えるようなＯＦＦ信号の場合でも、近年のマイコンでは、これに対応し０．１μｓの高速動作信号も出力する。
【００１９】
図７を参照し、実際にＩＧＢＴへ該ＯＦＦ信号が出力された場合につき説明する。
図５で説明した如く、ＩＧＢＴでは、電圧ＶＧＥが確立した状態からの論理ＯＮ信号ではｄｉ／ｄｔが高くなる。図７に示すＢ部のように、電圧ＶＧＥがＶｔｈ電圧まで下がったところで、次のＯＮ信号が入力されると、図５（ａ）と同様、ＩＣは、零まで切れない状態にあることからＦＷＤへの転流時間は短く、さらに、ＩＧＢＴへの転流時、ＦＷＤの空乏層は急峻に広がるため、該ＦＷＤのリカバリー電流のｄｉ／ｄｔは高くなる。該ＩＧＢＴに逆並列に接続されているＦＷＤは逆バイアス特性のためにその速さについていけず、ＶＣＥ（コレクタ−エミッタ間電圧）の振動を呼び起こすことになる。
【００２０】
該ＶＣＥの振動を呼び起こされたＦＷＤが、上アームのＦＷＤであれば、対向する下アームのＩＧＢＴにＶＣＥの振動を呼び起こすことになる。
このとき、ＦＷＤの逆バイアス特性によっては、ＩＧＢＴの素子破壊にまで至ることがあり、ＶＣＥの電圧にて短絡検出を行う方式では、誤動作を招くおそれもある。また、本現象は、ＩＧＢＴに流れる電流が大きければ大きい程、顕著に現れる。
【００２１】
本発明では、各ＩＧＢＴに合わせ、最小のＯＦＦパルスを管理し上記動作を防ぐ手段を設けることにする。実際では、駆動回路の遅れや、ゲート抵抗、ＩＧＢＴの入力容量(コレクターゲート間，エミッターゲート間，コレクターエミッタ間の各容量)などが関係するため、各ＩＧＢＴの特性に合わせて、ＯＦＦパルス時間幅を定めて管理することが好ましい。または、デッドタイム時間分を確実にＯＦＦさせても差し支えない。手法としては、制御部のＭＣＵに書き込むソフトにて管理しても差し支えないし、制御部または駆動回路内のハードにて管理しても差し支えない。
【００２２】
次に、図８、９、１０を参照して、上記各ＩＧＢＴＳ１、ＩＧＢＴＳ２・・ＩＧＢＴ６に合わせ、ソフトおよびハードで最小のＯＦＦパルスを管理し、誤動作を防ぐ手段を説明する。
図８には、本発明に係るインバータ装置におけるＩＧＢＴの駆動信号の管理手段の一例が示されているが、制御部５のＭＣＵの演算結果で、ＯＦＦ時間ｔの演算結果が、デッドタイムｄに対し、ｔ＞ｄであれば、そのままｔ時間のＯＦＦ信号を出力し、ｔ＜ｄであれば、デッドタイムｄ時間のＯＦＦ信号を出力する。
【００２３】
図９は、制御部５と駆動部Ｒ１との間にＯＦＦ監視回路Ｏｆ１を設け、制御部５から出力されたＯＦＦ時間ｔを監視し、ｔ＞ｄであれば、そのままｔ時間のＯＦＦ信号を出力し、ｔ＜ｄであれば、α1時間分を加えて、ｄ＝ｔ＋α1として、該ｄ時間のＯＦＦ信号を出力する。
【００２４】
図１０は、本発明に係るインバータ装置におけるＩＧＢＴの駆動信号の遅れを考慮した管理手段の説明図である。
図１０は、図９と同様、制御部５と駆動部Ｒ1との間にＯＦＦ監視回路Ｏｆ２を設け、該駆動部Ｒ1の遅れ時間α２を考慮し、最小ＯＦＦ時間ｄにα２時間を加えて出力するものである。
【００２５】
上記実施形態で、ＯＦＦ時間ｔを大きくすることについては、公知のパルス幅の伸張回路で行うことができる。この伸張回路が駆動回路の出力とＩＧＢＴとゲートの間に配設される。詳細な回路を図示しないがその概略を説明する。
例えば、信号入力端子、クロック入力端子と信号出力端子を有するシフトレジスタと、該信号入力端子にパルス幅カウンタの入力端子を接続し、その出力端子をリセット選択回路に接続する。位置検出回路の入力端子を該シフトレジスタに接続し、その出力端子をリセット選択回路に接続する。このようにして、シフトレジスタの信号入力端子と、パルス幅カウンタ、リセット選択回路、位置検出回路、シフトレジスタの閉回路が形成される。さらに、該リセット選択回路からの出力端子を該シフトレジスタに接続する。
いま、例えば、１０ビットの該シフトレジスタに入力パルスを加えると、入力パルスは、１クロックタイムずつ遅れながらシフトレジスタ中を移動し、出力端子に現われる。そこで、入力パルス前縁が該シフトレジスタに適当なビットに達したことを両ビットの出力の比較から位置検出回路で検出する。パルス幅はパルス幅カウンタで測定され、測定幅が基準値、すなわちデットタイムより小なる場合は、リセット選択回路で前記二つのビットをプリリセットする。このようにして、パルスの位置関係を変化させることなく、パルス幅の調整が行われる。
【００２６】
上記は、一態様に過ぎす、前述の如く、上アームのＩＧＢＴＳ１と下アームのＩＧＢＴＳ２とが同時にＯＮした場合には、電源側が短絡されないように構成されている。
上記技術は、短絡検出の誤動作を防止するためにも用いることができる。ＩＧＢＴの短絡検出は、相上のＶＣＥ（コレクタ−エミッタ間電圧）の跳上り電圧（ΔＶＣＥという）を検出して行われるが、上記の如く、最小ＯＦＦ時間が管理されてないとｄｉ／ｄｔが大きくなり、前記ΔＶＣＥが大となり、短絡事故の誤検出が起きる。最小ＯＦＦ時間が管理されておれば、ｄｉ／ｄｔの大きさ及びΔＶＣＥが抑制され、短絡検出の誤動作を防止することができる。
上記実施形態は、３相電圧形ＰＷＭインバータについて説明したが、これに限定されるものでなく、電流制御形インバータ、パルス変調方式におけるＰＡＭ方式にも適用できることはいうまでもない。
【図面の簡単な説明】
【００２７】
【図１】一般的なインバータ装置の回路図である。
【図２】図１のインバータ装置における演算説明図である。
【図３】図１のインバータ装置におけるＩＧＢＴからＦＷＤへの転流説明図である。
【図４】ＩＧＢＴにおけるゲート電圧とコレクタ電流の関係図である。
【図５】ＦＷＤにおける正孔分布説明図である。
【図６】ＯＦＦ信号が短くなるメカニズムについての説明図である。
【図７】ＩＧＢＴにおける駆動信号による動作説明図である。
【図８】本発明のインバータ装置におけるＩＧＢＴの駆動論理信号管理の説明図である。
【図９】本発明のインバータ装置におけるＩＧＢＴの駆動論理信号管理の説明図である。
【図１０】本発明のインバータ装置におけるＩＧＢＴの駆動信号の遅れを考慮した管理説明図である。
【図１１】ｎチャネル形ＩＧＢＴの基本構造図である。
【符号の説明】
【００２８】
１…交流電源、
２…コンバータ部、
３…電解コンデンサ、
４…逆変換部、
ＩＧＢＴＳ１，ＩＧＢＴＳ３，ＩＧＢＴＳ５…上アームのＩＧＢＴ、
ＦＷＤＤ１，ＦＷＤＤ３，ＦＷＤＤ５…上アームのＦＷＤ、
ＩＧＢＴＳ２，ＩＧＢＴＳ４，ＩＧＢＴＳ６…下アームのＩＧＢＴ、
ＦＷＤＤ２，ＦＷＤＤ４，ＦＷＤＤ６…下アームのＦＷＤ、
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６…駆動回路。
【図１】
2005278398.tif 000003
【図２】
2005278398.tif 000004
【図３】
2005278398.tif 000005
【図４】
2005278398.tif 000006
【図５】
2005278398.tif 000007
【図６】
2005278398.tif 000008
【図７】
2005278398.tif 000009
【図８】
2005278398.tif 000010
【図９】
2005278398.tif 000011
【図１０】
2005278398.tif 000012
【図１１】
2005278398.tif 000013
【手続補正書】
【提出日】平成17年6月23日(2005.6.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＩＧＢＴまたはＭＯＳ-ＦＥＴにフライホイールダイオードが逆並列に接続された複数のスイッチング素子から成る上アームと下アームとが互いに直列接続されて成るブリッジ回路と、論理駆動ＯＮ／ＯＦＦ信号に基づき上記上アームまたは上記下アームの上記スイッチング素子をＯＮ状態またはＯＦＦ状態にして駆動する駆動回路とを備えて成り直流電力を交流電力に変換する逆変換部と、マイコンを含み構成され電圧指令信号と搬送波信号とを比較演算して上記論理駆動ＯＮ／ＯＦＦ信号を形成し上記駆動回路側に出力する制御部とを有し、上記逆変換部から出力される交流電力でインダクタンス負荷としてのモータを駆動するインバータ装置であって、
上記上下両アームのうちの一方のアームを駆動する駆動回路へ出力される論理駆動ＯＮ／ＯＦＦ信号がＯＮ状態からＯＦＦ状態となり再びＯＮ状態となるＯＦＦ期間が所定値よりも小さい場合には、上記制御部が、該ＯＦＦ期間を該所定値よりも大きい期間となるように変更した論理駆動ＯＮ／ＯＦＦ信号を形成して出力し、また、上記ＯＦＦ期間が所定値よりも大きい場合には、上記制御部は、該ＯＦＦ期間のままの論理駆動ＯＮ／ＯＦＦ信号を出力し、上記スイッチング素子の出力電圧の振動を低減する構成としたことを特徴とするインバータ装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
上記目的を達成するために、本発明では、交流電力でインダクタンス負荷としてのモータを駆動するインバータ装置として、ＩＧＢＴまたはＭＯＳ-ＦＥＴにフライホイールダイオードが逆並列に接続された複数のスイッチング素子から成る上アームと下アームとが互いに直列接続されて成るブリッジ回路と、論理駆動ＯＮ／ＯＦＦ信号に基づき上記上アームまたは上記下アームの上記スイッチング素子をＯＮ状態またはＯＦＦ状態にして駆動する駆動回路とを備えて成り直流電力を交流電力に変換して出力する逆変換部と、マイコンを含み構成され電圧指令信号と搬送波信号とを比較演算して上記論理駆動ＯＮ／ＯＦＦ信号を形成し上記駆動回路側に出力する制御部とを有し、上記交流電力を上記逆変換部から出力する構成において、上記上下両アームのうちの一方のアームを駆動する駆動回路へ出力される論理駆動ＯＮ／ＯＦＦ信号がＯＮ状態からＯＦＦ状態となり再びＯＮ状態となるＯＦＦ期間が所定値よりも小さい場合には、上記制御部が、該ＯＦＦ期間を該所定値よりも大きい期間となるように変更した論理駆動ＯＮ／ＯＦＦ信号を形成して出力し、また、上記ＯＦＦ期間が所定値よりも大きい場合には、上記制御部は、該ＯＦＦ期間のままの論理駆動ＯＮ／ＯＦＦ信号を出力し、上記スイッチング素子の出力電圧の振動を低減する構成とする。