(57)【要約】【課題】超微細粒子サイズを有する多結晶シリコンを形成する方法を提供すること。【解決手段】ＣＶＤ装置内で基板の上面と下面を、差を付けて加熱する方法を使用する。この方法では、基板の下面に、上面よりかなり多くの電力が、好ましくは電力全体の７５％より多い電力が加えられて、基板が、堆積中、シリコンの結晶温度５５０℃から５０℃よりも高い温度に維持されるようにする。【選択図】図１
2005217400.tif 000002
【特許請求の範囲】
【請求項１】
加工物の表面上にシリコン層を形成する方法であって、
真空チャンバ中で基板上の前記加工物を加熱するステップと、
少なくとも２種の反応物質を反応させて前記シリコンを形成するステップとを備え、
前記加熱するステップが、加熱パワー全体の半分より多いパワーを前記加工物の下面に供給し、それによって前記加工物がシリコンの結晶化温度より高い堆積温度に維持される、方法。
【請求項２】
前記加熱パワーが、前記加工物の上に配設された上部の１組のランプおよび前記基板の下に配設された下部の１組のランプによって供給される、請求項１に記載の方法。
【請求項３】
前記加熱パワーの８０％が、前記下部の１組のランプによって供給される、請求項２に記載の方法。
【請求項４】
前記基板が、６９０℃より高い温度に維持される、請求項１ないし３のいずれかの請求項に記載の方法。
【請求項５】
前記基板が、６９０℃〜７１０℃の範囲の温度に維持される、請求項１ないし３のいずれかの請求項に記載の方法。
【請求項６】
前記加熱するステップが、加熱パワー全体の７５％以上のパワーを前記加工物の下面に供給するステップを含む、請求項１ないし３のいずれかの請求項に記載の方法。
【請求項７】
前記基板が、６９０℃〜７１０℃の範囲の温度に維持され、かつ前記加熱するステップが、加熱パワー全体の７５％以上のパワーを前記加工物の下面に供給するステップを含む、請求項１に記載の方法。
【請求項８】
２つの電極間に配設されたボディと、前記ボディの上でゲートの下に配設されたゲート絶縁体とを備え、
前記ゲートが、シリコンから形成され、かつ前記ゲート絶縁体に隣接する、シリコン粒子の平均寸法が３０ｎｍより小さい多結晶シリコンの第１の層を有する、電界効果トランジスタ。
【請求項９】
前記シリコン・ゲートが、前記多結晶シリコンの第１の層の上面にアモルファス・シリコンの層を有し、前記アモルファス・シリコンの層と前記多結晶シリコンの第１の層が、同じプロセスで形成される、請求項８に記載の電界効果トランジスタ。
【請求項１０】
前記シリコン・ゲートが、前記多結晶シリコンの第１の層の上面に多結晶シリコンの第２の層を有し、前記多結晶シリコンの第２の層が、３０ｎｍより大きい平均粒径を有し、かつ、前記多結晶シリコンの第１の層と同じプロセスで形成される、請求項８に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、集積回路の製造分野、詳しくは多結晶シリコンから微細構造を形成する分野である。
【背景技術】
【０００２】
現在のＣＭＯＳスケーリングの趨勢では、技術の世代が進むにつれて、ポリ・ゲート長がますます短くなることが求められている。現在、最先端の高性能ロジックは、１００ｎｍより相当に短い、より好ましくは３０ｎｍより短いゲートを使用している。一方、標準の多結晶シリコン粒子のサイズ（粒径）は、ほぼ４０〜７０ｎｍである。このことは、多結晶シリコンの粒子サイズが、物理的な大きさとしてゲート自体と同じ寸法に近づきつつあることを意味する。
【０００３】
ＣＭＯＳスケーリングの別の重要な特徴は、ゲート酸化膜が電気的に薄くなっていることである。ゲート導体として多結晶シリコンを使用することの１つの不利な点は、チャネル逆転の結果として、多結晶シリコンが、ＳｉＯ２−多結晶シリコン界面の領域中で空乏化されることである。この望ましくない空乏化によって、ゲート酸化膜の実効的な電気的厚さが厚くなる。ゲート活性化を向上させると、多結晶シリコン空乏化の効果が最小限に抑えられる。したがって、多結晶シリコンのゲート活性化の向上が、望ましいはずである。
【０００４】
当技術分野の標準的手法では、被膜中のウェハの温度をシリコンの結晶化温度に近くてわずかだけ高い温度に維持することによって、小さい多結晶を製造することが最善であった。ある種のツールの場合、基板ホルダの温度のみがモニタできる。その温度より低い場合、シリコン被膜はアモルファスになる。シリコン・プロセス技術に関する標準的な参考書、ウルフおよびタウバー著（S. Wolf and R. N. Tauber）、「ＶＬＳＩ時代のシリコン・プロセス（Silicon Processing forthe VLSI Era）」、第１巻、プロセス技術（Volume 1, Process Technology）、出版社ラティス・プレス（カリフォルニア州サンセット・ビーチ）（Publisher,Lattice Press, Sunset Beach, California）、１９８６年刊の教示によれば、その低温手法は、より初期の方法に比べて小さい粒子を生成するが、３０ｎｍのゲート寸法に適するには十分でない。
【０００５】
アモルファス・シリコンはきわめて一様な被膜を生成するが、堆積後に、普通は、より高温（アモルファス・シリコンの堆積温度より高い）での熱処理が行われるので、アモルファス・シリコンがはるかに大きい粒子の多結晶シリコンに変わり、トランジスタ・ゲートおよび他のサブ１００ｎｍプロセスとして使用するには望ましくないことが当事者には理解されよう。現在および将来の技術ではサブ５０ｎｍの多結晶シリコン・ゲートＣＤが必要とされるので、多結晶シリコンの粒子がより大きいと、多結晶シリコンのエッチングおよび多結晶シリコンのドーピングがより困難になる。
【非特許文献１】ウルフおよびタウバー著（S. Wolf and R. N.Tauber）、「ＶＬＳＩ時代のシリコン・プロセス（Silicon Processing for the VLSI Era）」、第１巻、プロセス技術（Volume1, Process Technology）、出版社ラティス・プレス（カリフォルニア州サンセット・ビーチ）（Publisher, Lattice Press,Sunset Beach, California）、１９８６年刊
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、２０ｎｍ、好ましくは１０ｎｍより小さい標準粒子サイズ（粒径）を有する多結晶シリコン被膜を可能にする堆積方法が必要である。
【０００７】
本発明は、３０ｎｍより小さい平均粒径を有する多結晶シリコンを堆積する手法に関するものである。
【課題を解決するための手段】
【０００８】
本発明の一特徴は、基板と別々に反応ガスを加熱することである。
【０００９】
本発明の別の特徴は、基板を結晶化温度よりかなり高い温度に維持することである。
【００１０】
本発明の別の特徴は、底部に多結晶シリコンの小さい粒子を、上部にアモルファス・シリコンを有する構造化シリコン被膜を形成することである
【発明を実施するための最良の形態】
【００１１】
図１は、単独のウェハ・ツールなど本発明で使用するのに適した堆積装置の簡略図を示す。この装置では、堆積プロセス中、ウェハ１１５を保持する基板１１０が真空チャンバ１００に収納される。
【００１２】
図の左側にあるガス源１５０は、パイプ１５５を通ってチャンバに入りチャンバ内で化合して所望の被膜を形成する反応物質ガスの供給源を表す。
【００１３】
真空チャンバ１００内にある熱源１２５（下部用）および１２０（上部用）が、基板の上面および下面に赤外線を照射する。熱源１２０は、到達したガスも加熱する。加熱コイル１６０は、反応物質ガスをチャンバ中に放出する前にそれらガスを加熱する様々な方法を模式的に表す。任意選択で、ガス温度は、ウェハを加熱する加熱ランプとは独立に調整することができる。
【００１４】
従来技術では、上部および下部のランプに等しい電力を供給し、５５０℃の結晶化温度よりもわずかに高い温度に基板を維持することによって、小さなポリシリコン粒子を生成することが最善であった。
【００１５】
下部のランプに大量の電力を供給し、ポリシリコンを形成する結晶化温度よりも相当高い温度に基板を維持することによって、かなり良い結果が得られることを発見した。
【００１６】
サブ１００ｎｍの大きさで電界効果トランジスタを製造する際に生じる問題には、酸化物−ポリシリコン界面においてドーパントの濃度が望ましい濃度より低いことが原因で起きるポリシリコンの空乏化によって、その界面における部分的な性能の低下が引き起こされることが含まれる。
【００１７】
ポリシリコン空乏化を改善する１つの可能な手法は、ＳｉＯ２−ポリシリコン界面に活性ドーパントをより多く入れることである。
【００１８】
ドーパントは、２つの経路を通りＳｉＯ２−ポリシリコン界面に到達する。一方の経路は、結晶ポリシリコン中の拡散であり、他方の経路は、粒界に沿った拡散によるものである。粒界中の拡散は、結晶シリコン内の拡散よりはるかに速い。公称寸法のトランジスタの場合、ゲート寸法がポリシリコン粒子サイズとほぼ同じサイズなので、大部分の拡散は、粒界ではなく結晶シリコン内で行われる。このことは、公称ゲートでは、ポリシリコン空乏化が、より小さな粒子サイズを有するポリシリコンを使用することによって改善できることを意味する。
【００１９】
図２は、ポリシリコン層がその上に堆積されたゲート酸化物層２１０の概略図を表し、そのポリシリコンは、粒子の単一層２２０を有する。図２のポリシリコンは、従来のもので、平均長さが約４０ｎｍの公称寸法の結晶を有する。この例では、ゲート長さ８０ｎｍを使用しており、単一粒子のみの粒界２２２がポリシリコンの第１の層中にある。図示の都合上、粒子は長方形として示してある。実際の粒子形状はより複雑になることが当業者には理解されよう。
【００２０】
拡散ステップ後、拡散は境界に沿った方がより速いので、ドーパントは、酸化物２１０に隣接する粒界２２２で濃縮される。それに続くアニーリングおよび他の高温ステップで、このドーパントの濃縮が拡散されるが、この最初の不規則な分布は不利である。
【００２１】
図３は、サイズが１０ｎｍの結晶粒子を有する同様の構造を示す。この場合、粒界がかなり多くあり、ドーパントの最初の分布は、図２の場合に比べてより一様になる。
【００２２】
小さな粒子のポリシリコンを実現するプロセス条件に到達するための多くの試みがあるものの、従来の減圧化学蒸着（ＬＰＣＶＤ）手法は、適切なポリシリコン被膜を生成できないと判断した。ＬＰＣＶＤによって堆積される小さな粒子のポリシリコン被膜は、ＳｉＯ２−ポリシリコン界面で空隙（ボイド）が生成され、空隙がシリコン基板まで移動するので、この空隙によってゲート・スタックのエッチングに対して手に負えない問題が生じることが判明した。さらに、ＬＰＣＶＤによって生成された小さな粒子の被膜は、きわめて粗い表面トポグラフィを有し、これがリソグラフィに対して問題を起こす。
【００２３】
小さな粒子のポリシリコンは、ゲート空乏化特性の改善に加え、ゲート電極への応用例でリソグラフィおよびエッチングの点から見て従来のポリシリコン被膜に勝るいくつかの利点を有する。
【００２４】
我々は、本発明による新規のプロセス条件を使用することによって、スムースで小さな粒子のポリシリコン被膜が生成できることを実証した。被膜がよりスムースになり、その結果厚さの一様性が向上した。厚さの制御が改善され、その結果、ライン幅の制御（ＡＣＬＶ）およびライン・エッジ粗さ（ＬＥＲ）が改善されたことによってリソグラフィおよびエッチングが改善された。ポリシリコンの垂直ドーピングをきわめて一様に行うことによって、ＭＯＳＦＥＴデバイスの電気的な一様性が改善されることにもなる。本開示では、プロセス条件を変更することによって粒子サイズをどのように最適化するかという方法を記述する。
【００２５】
粒子サイズに影響を及ぼすもっとも重要なパラメータは、真空チャンバ内でどのように反応物質ガスを加熱するかであると判明した。これは、基板温度を粒子サイズを制御するための主要なパラメータと認定する従来技術の教示とは異なっている。たとえば、シリコン・プロセス技術に関する参考書（ウルフ著（S. Wolf）、「ＶＬＳＩ時代のシリコン・プロセス（Silicon Processing for the VLSI Era）」第１巻、プロセス技術（Volume1, Process Technology））の教示によると、ポリシリコン粒子は、基板温度を下げてシリコンの結晶化温度近くにすることによって、縮小させることができる。実際、基板温度を結晶化温度より低くすることによって、被膜をアモルファスにすることができる。
【００２６】
残念ながら、この手法は、粒界が欠如したアモルファス被膜か、または標準粒子サイズが４０ｎｍ程度である従来のポリシリコン被膜をもたらすことになる。
【００２７】
ポリシリコン被膜の粒子サイズが確率関数なので、粒子サイズの定量的測定値は、統計分布になる。実験の粒子サイズの分布は、ほぼ正規分布によることができる。正規分布は、通常粒子サイズの平均値および粒子サイズの標準偏差によって表すことができる。したがって、小さな粒子のポリシリコンに対する要件は、平均粒子サイズおよびその標準偏差で指定することができる。
【００２８】
最先端のゲート長が約３０ｎｍ以下であるので、平均粒子サイズが約２０ｎｍ以下であり、粒子サイズの標準偏差が１０ｎｍ以下である粒子分布のポリシリコン被膜が必要である。このような粒子の集合を「ナノ粒子」と呼ぶことにする。
【００２９】
本開示の一目的は、超微細粒子を有するポリシリコン被膜を可能にする堆積方法を提供することである。本開示の別の目的は、各ポリシリコン構造が、多結晶シリコン被膜の底部界面を上部部分に接続する少なくともいくつかの粒界を含むようにパターン化された、「ナノ粒子」を有する多結晶シリコン被膜を提供することである。
【００３０】
本開示の別の目的は、「ナノ粒子」を有するパターン化された多結晶シリコン被膜を組み込んだＭＯＳＦＥＴゲート構造を提供することである。
【００３１】
工業用堆積チャンバで実験を行った。チャンバは、プロセス・ガスおよび基板の加熱を部分的に分離する手段となった。チャンバは、２組の加熱ランプを備えていた。一方の組を基板の上に配置し、他方を基板の下に配置した。通常は、電力の５０％を上部のランプに、５０％を下部のランプに供給する。上部および下部のランプに供給する電力のパーセンテージを変更することによって、ガスが曝される温度を変更することができる。我々は、電力の７５％以上、より好ましくは８０％以上を下部に供給することによって粒子サイズがかなり縮小されることを発見した。この開示の適用は、チャンバの具体的な設計だけに限定されるものではない。基板および反応物質ガスの温度がそれぞれ独立に変更できるどんなチャンバも、使用することができる。
【００３２】
全体の電力量は、チャンバに依存することになる（ランプがより遠くなると、近いランプと同じ温度に加熱するためには、入力電力がより多く必要になる）。したがって、以下では、全電力の割り当てについて議論する。
【００３３】
粒子サイズに影響する主なファクタは、従来技術の教示とは異なり、思いがけないことであるが、電力を上面によりも基板により多く加え、結晶化温度よりはるかに高い温度を利用することであることが当業者には理解されよう。
【００３４】
表１および２に、データを要約し示す。最も小さい粒子のポリシリコンは、最も遅い堆積速度で得られたが、堆積速度と粒子サイズの間には、相関はないように見える。さらに、最も小さい粒子サイズは、基板温度が、結晶化温度の範囲である５５０〜６００℃をはるかに超える６９０℃以上、より好ましくは６９０℃〜７１０℃の範囲で得られた。
【００３５】
粒子サイズ表示＜１１１＞および＜２２１＞は、方位について標準の記載方法に準拠する。
【００３６】
粒子サイズは、透過型電子顕微鏡（ＴＥＭ）によって確認した。６９０℃のプロセスの場合、シリコンは小さな粒子として始まるが、（加えている加熱電力を変更せずに）プロセス中の半ばでアモルファス・シリコンに変わることが分かる。この観測の結果、ゲート導体の上部表面をよりスムースにすることによって後続のリソグラフィ・ステップで著しい利点が得られることが分かる。１００ｎｍおよびサブ１００ｎｍ技術では、ライン幅制御がはるかに厳しくなるので、このよりスムースな表面形態は、デバイスの性能がわずかなバラツキの範囲内にあることを保証するために必須である。
【００３７】
この二重構造の層（上部にアモルファス構造、下部にポリシリコン層）のポリシリコン形成技法では、ポリシリコン・ゲートのドーピング中、ポリシリコン・ゲートの上部表面をアモルファス化するために必要な処理ステップの数も減らすことができる。
【００３８】
この二重構造のシリコン層は、堆積温度を６５０℃より高めたとき、単一成分の多結晶構造になることが観測された。ウェハ温度をより高めると、ある粒子構造中のシリコン格子の再配列が進み、従来の堆積方法に十分記述されているように結晶構造の成長が助けられる。この単一ポリシリコン層中でさえ、粒子サイズの変化が、すなわち、ポリシリコン層の底部（酸化物界面）にはより小さい粒子が、層の上部にはより大きい粒子が観測された。これは、主に、堆積温度が動力学に関連するためと考えられる。堆積温度が多結晶構造を維持するのに十分なほど高いと、結晶の成長が粒子中で持続することができ、したがって堆積が進むにつれて同じ結晶構造がより高くより広くなる。しかし、堆積温度が十分に高くないと、言い換えるとアモルファス生成温度と多結晶シリコン生成温度の間では、酸化物層上に結晶アイランドとして低堆積速度で生成された最初の結晶構造が、ある成長期間後には、もはや結晶の成長を維持することができない。最終的に、その最初の結晶構造は、微細粒子の非柱状ポリシリコンの成長後アモルファス構造になる。
【００３９】
ドーパントが、粒界から、ＳｉＯ２界面にある結晶シリコンおよび小さな粒子のポリシリコン層中に拡散された後、この大きな粒子のポリシリコンは、ドーパントを小さな粒子のポリシリコン界面までより速く拡散させ、底部にあるより小さな粒子は、ポリシリコンのドーピングを増加させる。この小さな粒子のポリシリコン層は、より長い粒界経路も生成し、最終的には、従来の柱状構造ポリシリコン中の垂直で直線の粒界に比べてドーパント拡散速度を減速する助けになる。これは、ゲートのポリシリコン・ドーパントがチャネル中に侵入することを抑制するので明らかに有益である。なお、このチャネルは、約１０オングストロームの範囲の薄膜ゲート酸化物を有する、極端なスケールの現在及び将来のナノ・スケールＭＯＳ（金属酸化物半導体）技術の重大な挑戦課題である。
【００４０】
したがって、ポリシリコンの上部ではより低い濃度が得られ、ＳｉＯ２−ポリシリコン界面ではより高い濃度が得られる。このドーパントのプロフィールは、底部ではポリシリコン空乏化キャパシタンスを低減し、上部ではポリシリコンのドーパント濃度がより高いことに主に起因する、ポリサイドの抵抗増加を低減するので、デバイス性能を向上させるには有益である。
【００４１】
ここで特定した独特のプロセス条件では、我々が知るところでは最も小さい粒子サイズが生じることが分かる。粒子サイズ分布は、Ｘ線回析測定によって測定できる。以下の表に、その測定結果を報告する。７１０℃のプロセスでは、約１０ｎｍの最も小さい平均粒子サイズが得られる。６９０℃でも７１０℃でも、最も小さい総合粒子サイズが得られたのは、下部ランプへの供給電力のパーセンテージが最も大きい場合であった。
【００４２】
【表１】
2005217400.tif 000003
【００４３】
【表２】
2005217400.tif 000004
【００４４】
好ましい単一の実施形態に即して本発明を記述したが、本発明は、添付の特許請求の範囲の精神および範囲内において様々な形で実施できることが当業者には理解されよう。
【図面の簡単な説明】
【００４５】
【図１】堆積装置の概略図である。
【図２】従来のシリコン被膜の簡略図である。
【図３】本発明にしたがって形成された被膜の同様の簡略図である。
【図４】本発明にしたがって製作されたＦＥＴの断面図である。
【符号の説明】
【００４６】
１００  真空チャンバ
１１０  基板
１１５  ウェハ
１２０  熱源（上部用）
１２５  熱源（下部用）
１５０  ガス源
１５５  パイプ
１６０  加熱コイル
２１０  ゲート酸化物層
２２２  粒界、境界
【図１】
2005217400.tif 000005
【図２】
2005217400.tif 000006
【図３】
2005217400.tif 000007
【図４】
2005217400.tif 000008