(57)【要約】【課題】この発明は、パルス幅調整装置に関し、温度や電圧の変化、回路素子の遅延量に影響されずに、クロックのパルス幅を正確に調整することのできるパルス幅調整回路を提供することを課題とする。【解決手段】一定周期のクロックＣＬＫを入力として、所定の遅延量を持つ複数の遅延パルスを出力する遅延回路と、前記複数の遅延パルスを用いてクロックＣＬＫ１周期当たりの遅延量を測定するための保持信号を出力する複数個の遅延状態保持回路と、前記保持信号を出力するタイミングを示すパルスを生成し、前記遅延状態保持回路に与える保持タイミング回路と、各遅延状態保持回路ごとに接続され、その接続された遅延状態保持回路から与えられる前記保持信号を用いて、１周期の間に測定された保持信号の数をカウントする複数個のエンコーダと、各エンコーダから出力される保持信号のカウント値に対して所定の演算を行って、クロックＣＬＫの１周期当たりの遅延量に相当する演算値を出力する演算値出力回路とを備えたことを特徴とする。【選択図】図６
2005250893.tif 000002
【特許請求の範囲】
【請求項１】
入力された一定周期のクロックＣＬＫを用いて、所定の遅延量を持つ複数の遅延パルスを生成する遅延回路と、前記複数の遅延パルスを用いてクロックＣＬＫ１周期当たりの遅延量を測定するための保持信号を生成する複数個の遅延状態保持回路と、前記保持信号を出力するタイミングを示すパルスを生成しかつ前記遅延状態保持回路に与える保持タイミング回路と、各遅延状態保持回路ごとに接続され、その接続された遅延状態保持回路から与えられる前記保持信号を用いて、１周期の間に測定された保持信号の数をカウントする複数個のエンコーダと、各エンコーダから出力される保持信号のカウント値に対して所定の演算を行って、クロックＣＬＫの１周期当たりの遅延量に相当する演算値を出力する演算値出力回路とを備えたことを特徴とするパルス幅調整装置。
【請求項２】
前記遅延回路から出力される複数個の遅延パルスを用いて、前記演算値出力回路により出力された演算値から求められた遅延タイミング設定値ＤＬＹＳＥＬに相当する遅延パルスＣＬＫ１を選択し出力する選択回路と、選択回路と同じ遅延時間を持ち、クロックＣＬＫを前記遅延時間だけずらしたクロックＣＬＫ２を出力する第２の遅延回路と、前記遅延パルスＣＬＫ１とクロックＣＬＫ２との論理演算をする論理演算回路とをさらに備え、入力されたクロックＣＬＫに対してパルス幅が調整されたクロックを論理演算回路から出力することを特徴とする請求項１のパルス幅調整装置。
【請求項３】
前記演算値出力回路から出力される演算値を用いて、前記論理演算回路から所望のパルス幅のクロックが出力されるように、前記遅延タイミング設定値ＤＬＹＳＥＬを決定する遅延量自動調整回路を、さらに備えたことを特徴とする請求項２のパルス幅調整装置。
【請求項４】
前記遅延状態保持回路とエンコーダとをそれぞれ２個備え、前記演算値出力回路が２つのエンコーダからそれぞれ出力されるカウント値を引き算する引算回路で構成され、
前記遅延状態保持回路が２個の場合に、前記保持タイミング回路は、第１の遅延状態保持回路に与えるパルスよりも、第２の遅延状態保持回路に与えるパルスの方を、クロックＣＬＫの１周期分遅れたタイミングで出力することを特徴とする請求項１のパルス幅調整装置。
【請求項５】
前記遅延タイミング設定値ＤＬＹＳＥＬは、前記演算値出力回路から出力される演算値に、予め設定されたパルス幅の調整量に相当するパルス調整値を乗算することにより求められることを特徴とする請求項１のパルス幅調整装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パルス幅調整装置に関し、特に、光磁気記録再生装置などのデータ書込み用クロックのパルス幅を調整する装置に関する。
【背景技術】
【０００２】
ＣＰＵをはじめとするデジタル回路は、クロック発生回路によって生成される基準クロックを基準として動作している。基準クロックのパルス幅には、デバイスにより正常な動作が保証された範囲があり、その範囲外のパルス幅をデバイスに与えた場合、デバイスの正常な動作は保証されない。
近年、動作速度の高速化をするために、基準クロックの周波数が高くなると共に、そのパルス幅の許容範囲も狭くなる傾向にある。
また、一般に基準クロックは温度や電圧などの動作環境により変動するが、基準クロックのパルス幅が許容範囲を越えた場合には、デバイスの動作が不安定となる。
【０００３】
また、クロック発生回路により生成された基準クロックを直接ロジック回路に供給することは少なく、通常は所望のタイミングやパルス幅を得るために、遅延素子を介在させて基準クロックを供給している。しかし、遅延素子のばらつき等により遅延時間が変動するので、これも動作の不安定の原因となる。そこで、従来からこのような遅延のばらつきなどを考慮した種々の遅延制御回路が提案されている（たとえば、特許文献１，２）。
【０００４】
図１に、従来のパルス幅調整回路の一実施例の構成ブロック図を示す。このパルス幅調整回路は、主として、次のような素子から構成される。
（１）与えられた基準クロック（ＣＬＫ）をもとに、校正用のパルス（Calibrate-pls）を発生する校正回路１１（Cal Pulse Gen）、
（２）２つの入力パルスのうち一方を選択するセレクタ１２（Sel）、
（３）一定時間遅延したパルス（Tap1〜N）を生成する遅延回路１３（Delay Element String）、
（４）クロックの立ち上がり時における遅延パルスを保持する遅延状態保持回路１４（REG）、
（５）保持された遅延パルスの数をカウントしてその数値（ENC0）を出力するエンコーダ１５（Encoder Logic）、
（６）通常動作時の遅延量ＤＬＹＳＥＬに対応する遅延パルスを選択する選択回路１６（マルチプレクサMUX）、
（７）ＭＵＸ１６と同じ遅延時間を持つ遅延素子１８（Delay B）、
（８）ＭＵＸ１６から出力されるパルスＣＬＫ１と、遅延素子１８から出力されるパルスＣＬＫ２との論理積をとるＡＮＤ素子１７。
ただし、素子１７は、必要に応じてＯＲ素子等を用いてもよい。
【０００５】
ＡＮＤ素子１７から出力されるクロックＣＬＫＷは、設計どおりの所望のタイミングで出力され、かつパルス幅が調整された後の信号であり、たとえば、光記録再生装置の書き込みクロックとして利用されるものである。
この従来のパルス調整回路は、まず校正回路１１を用いて遅延時間を測定する校正モードで動作させ、その後調整されたパルスを用いて通常モードで動作させる。
「校正モード」では、設計時のパルスの理想的な遅延量と、現実のパルスのずれとを測定し、通常モードにおいてどれだけ遅延させれば理想的な遅延量となるかを求める。
【０００６】
図２に、従来の校正モードの理想的なタイミングチャートを示す。
本来、回路１１，１２でも必ず遅延が発生するが、これらの回路による遅延が、クロックＣＬＫの周期に対して無視できるほど十分小さい場合は、図２のような理想的なタイムチャートとなる。
図２において、校正信号（calibrate）が校正回路１１に入力されると、クロックＣＬＫの立ち上がりＡ0で、校正回路１１からクロック１周期分のパルス（Calibrate-pls）が出力される。
このパルス（Calibrate-pls）は、セレクタ１２を通り、遅延回路１３に入力されると、ここで一定時間だけ遅延したタップパルス（Tap1〜Tap9）が順次出力される。図２では、Ｎ＝９の場合を示しており、合計１０個のタップパルスが、時間Ｔだけずれた状態で出力されている。
【０００７】
クロックＣＬＫの次の立ち上がりＡ1のタイミングにおいて、遅延状態保持回路ＲＥＧ１４は、タップパルスをラッチしエンコーダ１５に与えると、エンコーダ１５では、ハイ状態となっているパルスの数に相当する数値データＥＮＣ０が出力される。
図２では、エンコーダの出力値ＥＮＣ０は６である。このエンコーダ出力値ＥＮＣ０を見れば、クロック１周期の中で、何Ｔａｐの遅延を要したかがわかる。すなわち、出力値ＥＮＣ０は、クロック１周期当たりの通過ＴＡＰを意味する。
【０００８】
１ＴＡＰ分の遅延時間を“Ｔ”とすると、この時間Ｔは、次式（式１）で求められる。
クロック１ＴＡＰ分の遅延時間（Ｔ）＝クロック１周期（Ｔo）／
クロック１周期の通過ＴＡＰ数（ENC0）
図２によれば、校正モード時において、図２のような理想的な状態では、エンコーダの出力値は６となるべきであることを意味する。
【０００９】
図３に、従来の通常モードの理想的なタイミングチャートを示す。通常モードでは、校正信号Calibrateはローの状態で動作させる。このとき、クロックＣＬＫは、セレクタ１２を通り、そのまま遅延回路１３に入力され、遅延回路１３からは、図３に示すようなタップパルス（Tap1〜Tap9）が出力される。セレクタ１２の出力Tap0を含めた、これらのタップパルス（Tap0〜Tap9）は、遅延状態保持回路ＲＥＧ１４と選択回路ＭＵＸ１６に与えられる。
また、選択回路ＭＵＸ１６には、図示していないマイクロコンピュータ（ＭＰＵ）などから与えられる遅延設定値（DLYSEL）が入力されるが、このＤＬＹＳＥＬの値に対応するタップ番号のタップパルスが選択されて、選択されたタップパルスがＭＵＸ１６からクロックＣＬＫ１として出力される。
図３の場合は、ＤＬＹＳＥＬとして“２”が設定されているので、タップパルスＴａｐ２が選択され、ＭＵＸ１６からクロックＣＬＫ１としてＴａｐ２がそのまま出力される。
【００１０】
一方、ＤｅｌａｙＢ１８は、ＭＵＸ１６と同じだけの遅延時間を持つ遅延素子であるが、図３に示すようなクロックＣＬＫ２が出力される。そして、ＡＮＤ回路１７により、ＭＵＸ１６から出力されたクロックＣＬＫ１と、ＤｅｌａｙＢ１８を通過したクロックＣＬＫ２との論理積ＡＮＤがとられ、パルス幅調整されたクロックＣＬＫＷが出力される。
図２の校正モードにおいて求められたタップ数は、クロック１周期に対して“６”であったが、図３の通常モードでは、遅延のタップ数に相当するＤＬＹＳＥＬ値を“２”に設定している。
すなわち、クロックＣＬＫ１は、もとのクロックＣＬＫに対して、３３％（２／６≒０．３３）だけ遅延させたクロックであり、図３のような理想的な場合には、設計値どおりの遅延量（３３％）に対応するクロックＣＬＫＷが出力されることになる。たとえば、このクロックＣＬＫＷは、記録再生装置のデータ書き込み用クロック信号として用いられる。
【００１１】
ここで、クロックの遅延量を決める設定値ＤＬＹＳＥＬによって設定された「ずらし量（％）」は、次式（式２）で求められる。
ずらし量（％）＝ＤＬＹＳＥＬ値／クロック１周期あたりの通過ＴＡＰ数
【００１２】
【特許文献１】特開２００２−３３４４３４号公報
【特許文献２】特開２００２−１６４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来において、タップパルスの遅延時間Ｔに対して、クロックＣＬＫの１周期の長さが十分大きい場合、すなわち、書き込みクロックの周波数が低い場合は、校正回路１１やセレクタ１２の遅延量は無視できるものであり、多少遅延量に変動があっても書き込みパルスＣＬＫＷに影響を及ぼすことはほとんどなかった。
しかし、記録再生装置の高速化，高密度化に伴って、書き込みクロックの周波数を高めることが要求されており、基準となるクロックＣＬＫの１周期の長さが短くなってくると、校正回路１１やセレクタの遅延量は無視できないものとなる。すなわち、校正回路１１等にわずかな遅延量のずれがあるだけで、出力される書き込みクロックの周期がみだれ、記録再生処理に大きな不都合をもたらす。
【００１４】
以下に、このような不測の遅延が生じた場合の動作について説明する。
図４に、従来の校正モードの遅延発生時のタイミングチャートを示す。
図２の理想的な場合に比べて、校正回路１１の出力パルス（Calibrate-pls）と、セレクタ１２の出力パルスＴａｐ０とが、クロックＣＬＫに対して遅延した場合を示している。
図２では、クロックＣＬＫの立ち上がりＡoで、パルス（Calibrate-pls）がほぼ同時に立ち上がっていたが、図４では、パルス（Calibrate-pls）が、クロックＣＬＫの立ち上がりＡoよりも時間Ｔcだけ遅延して立ち上がった状態を示している。
また、図４では、セレクタ１２の出力であるタップパルスＴａｐ０も遅延しており、パルス（Calibrate-pls）よりも時間Ｔsだけ遅延して、タップパルスＴａｐ０が立ち上がった状態を示している。
【００１５】
図４の場合、タップパルスＴａｐ０が遅延しているため、遅延回路１３で生成される他のタップパルス（Ｔａｐ１〜Ｔａｐ９）も図２の理想の場合に比べて遅延していることになる。
したがって、クロックＣＬＫの次の立ち上がりＡ1のタイミングにおいて、ハイレベルのタップパルスをカウントすると、図４の場合は４となり、結局エンコーダ１５の出力値ＥＮＣ０は理想的には“６”であるべきところが、“４”となってしまう。すなわち、クロック１周期あたりの通過ＴＡＰ数は“４”として、測定される。
このように校正時に得られる遅延量が変化してしまうのは、校正回路１１とセレクタ１２によって遅延（ＴｃとＴｓ）が発生したためである。
クロックのずらし量を２５％に設定する場合、この校正モード時の測定結果（ＥＮＣ０＝４）を用いると、前記した式２から、ＤＬＹＳＥＬの値は“１”とすればよいことがわかる。
【００１６】
図５に、通常モード時において、クロックを２５％だけずらした動作をさせた場合のタイムチャートを示す。しかし、図５においては、所望の２５％の遅延量とはならずに、約１７％の遅延量を持つクロックパルスＣＬＫＷとなっている。これは、校正回路１１とセレクタ１２の遅延（ＴｃとＴｓ）によって生じたものである。一般に、この２つの遅延を考慮するとすれば、式２ではなく、次のような式３を用いて、クロックのずらし量（％）を決定する必要がある。
ずらし量（％）＝ＤＬＹＳＥＬ値／
（クロック１周期あたりの通過Ｔａｐ数＋Ｔｃ＋Ｔｓ）
【００１７】
ところが、校正回路１１で生じる遅延Ｔｃも、セレクタ１２で生じる遅延Ｔｓも、温度，電源電圧の変化により変動する。したがって、式３の分母の値が変動するため、所望のずらし量を得るためには、ＤＬＹＳＥＬ値も変更する必要がある。
しかし、現実には、温度や電圧の変化に合わせて式３の値を一定とすることは困難であり、従来の方法では遅延に対応させた正確なパルス幅を設定することはできない。
【００１８】
そこで、この発明は、以上のような事情を考慮してなされたものであり、クロックＣＬＫの１周期が短くなっても、回路素子の遅延の影響が生じず、所望の正確なパルス幅を持つクロックを生成することのできるパルス幅調整装置を提供することを課題とする。
【課題を解決するための手段】
【００１９】
この発明は、入力された一定周期のクロックＣＬＫを用いて、所定の遅延量を持つ複数の遅延パルスを生成する遅延回路と、前記複数の遅延パルスを用いてクロックＣＬＫ１周期当たりの遅延量を測定するための保持信号を生成する複数個の遅延状態保持回路と、前記保持信号を出力するタイミングを示すパルスを生成しかつ前記遅延状態保持回路に与える保持タイミング回路と、各遅延状態保持回路ごとに接続され、その接続された遅延状態保持回路から与えられる前記保持信号を用いて、１周期の間に測定された保持信号の数をカウントする複数個のエンコーダと、各エンコーダから出力される保持信号のカウント値に対して所定の演算を行って、クロックＣＬＫの１周期当たりの遅延量に相当する演算値を出力する演算値出力回路とを備えたことを特徴とするパルス幅調整装置を提供するものである。
【００２０】
また、前記遅延回路から出力される複数個の遅延パルスを用いて、前記演算値出力回路により出力された演算値から求められた遅延タイミング設定値ＤＬＹＳＥＬに相当する遅延パルスＣＬＫ１を選択し出力する選択回路と、選択回路と同じ遅延時間を持ち、クロックＣＬＫを前記遅延時間だけずらしたクロックＣＬＫ２を出力する第２の遅延回路と、前記遅延パルスＣＬＫ１とクロックＣＬＫ２との論理演算をする論理演算回路とをさらに備え、入力されたクロックＣＬＫに対してパルス幅が調整されたクロックを論理演算回路から出力することを特徴とするパルス幅調整装置を提供するものである。
論理演算回路は、論理和または論理積等を演算する回路であり、設計仕様によって種々のものが利用できる。
【００２１】
ここで、前記演算値出力回路から出力される演算値を用いて、前記論理演算回路から所望のパルス幅のクロックが出力されるように、前記設定値ＤＬＹＳＥＬを決定する遅延量自動調整回路を、さらに備えてもよい。
また、前記遅延状態保持回路とエンコーダとをそれぞれ２個備え、前記演算値出力回路には、２つのエンコーダからそれぞれ出力されるカウント値を引き算する引算回路を用いてもよい。
【００２２】
さらに、前記遅延状態保持回路が２個の場合に、前記保持タイミング回路は、第１の遅延状態保持回路に与えるパルスよりも、第２の遅延状態保持回路に与えるパルスの方が、クロックＣＬＫの１周期分遅れたタイミングで出力するようにしてもよい。
また、前記遅延タイミング設定値ＤＬＹＳＥＬは、前記演算値出力回路から出力される演算値（ＳＵＢ０）に、予め設定されたパルス幅の調整量に相当するパルス調整値（Ｋ／Ｌ）を乗算することにより求めるようにしてもよい。ここで、パルス調整値とは、クロックＣＬＫのずらし量を意味し、後述する実施例では、Ｋ／Ｌに相当するものである。すなわち、ＤＬＹＳＥＬ＝ＳＵＢ０×（Ｋ／Ｌ）で表すことができる。
【００２３】
この発明において、遅延パルスとは後述する実施例において示すタップパルス（Tap0〜TapN）に対応する。
また、保持信号とは、図５，図８に示すＴａｐｎ＿ＬおよびＴａｐｎ＿Ｌ２を意味する。保持信号を出力するタイミングを示すパルスとは、図１１に示すLatch-timing-pls（LP1，LP2）を意味する。
この発明の遅延状態保持回路とエンコーダとは、２以上設ければよいが、少なくともそれぞれ２個設ければよく、それぞれ２個備えた場合には、前記演算値出力回路としては、引算回路を用いればよい。この場合、引算回路には、２つのエンコーダからのカウント値が与えられ、カウント値のうち大きい方から小さい方を引き算すればよい。
【発明の効果】
【００２４】
この発明によれば、複数個の遅延状態保持回路と、複数個のエンコーダと、各エンコーダから出力されるカウント値に対して所定の演算を行って、１周期当たりの遅延量に相当する演算値を求めているので、基準となるクロックのパルス幅が小さくなった場合でも、温度，電圧などの使用環境の変化や、回路素子の特性のばらつきによる遅延の影響を受けずに、クロックパルスのパルス幅を正確に調整できる。
【発明を実施するための最良の形態】
【００２５】
以下、図に示す実施例に基づいて本発明を詳述する。なお、本発明はこれによって限定されるものではない。
図６に、この発明のパルス幅調整装置の構成ブロック図を示す。図１に示す従来の装置と同じブロックには、同じ符号を付加している。
図６において、図１とは異なり、保持タイミング回路２１（Latch Timing Pulse Gen）と、第２の遅延状態保持回路２２（REG2）と、第２のエンコーダ２３（Encoder2）と、引算回路２４（SUB）とが追加されている。
【００２６】
また、校正モード時の出力としては、エンコーダ１５の出力値ＥＮＣ０を用いるのではなく、２つのエンコーダ（１５，２３）の出力を引き算した値ＳＵＢ０を用いる点が異なる。この出力値ＳＵＢ０は、以下に示すように、校正回路１１とセレクタ１２による遅延（Ｔｃ，Ｔｓ）を含まないクロック１周期あたりの通過ＴＡＰ数を示している。
すなわち、図６に示すこの発明の構成によれば、遅延量（Ｔｃ，Ｔｓ）による影響をキャンセルでき、正確なクロック１周期あたりの通過ＴＡＰ数を求めることができる。
【００２７】
また、校正回路１１から出力されるパルス（Calibrate-pls）は、クロック２周期分の幅を持つように出力される（図８参照）。これは、２つの遅延状態保持回路（１４，２２）を用いているので、それぞれ別々のクロックのタイミングでタップパルスを保持するためには、２周期分のパルス（Calibrate-pls）が必要となるからである。
【００２８】
図９に、図６に示したこの発明の校正回路１１（Cal Pulse Gen）の一実施例の詳細回路を示す。校正回路１１は、図９に示すように、３つのＤフリップフロップとＡＮＤ回路から構成される。
入力信号であるＣａｌｉｂｒａｔｅ信号がＣＬ端子に入力されると、次のクロックＣＬＫの立ち上がりのタイミングで、出力パルス（Calibrate-pls）の立ち上がりが生成され、その次の次のクロックの立ち上がりのタイミングで、出力パルス（Calibrate-pls）の立ち下がりが生成される（図８のパルスCalibrate-pls参照）。
【００２９】
図１０に、この発明の保持タイミング作成回路２１（Latch Timing Pulse Gen）の一実施例の詳細回路を示す。また、図１１に、保持タイミング作成回路２１から出力される２つのパルス信号（ＬＰ１，ＬＰ２）のタイミングチャートを示す。
図１０に示すように、保持タイミング作成回路２１は、２つのＤフリップフロップと１つのＡＮＤ回路から構成される。パルスＬＰ１（Latch-timing-pls）は、第１の遅延状態保持回路１４（REG）に与えられるタイミングパルスであり、パルスＬＰ２（Latch-timing-pls2）は第２の遅延状態保持回路２２（REG2）に与えられるタイミングパルスである。
図１１に示すように、パルスＬＰ１は、パルス（Calibrate-pls）の立ち上がりのタイミングで立ち上がり、１クロック分で立ち下がるパルスである。パルスＬＰ２は、パルスＬＰ１に対して１クロック周期分だけ遅れて生成されるパルスである。
【００３０】
図１２に、遅延回路１３（Delay element String）の一実施例の詳細回路を示す。
図１２に示すように、遅延回路１３は、取り出すタップパルスの数（Ｎ）に等しい数の遅延素子（Ｄ）を直列に接続したものである。各遅延素子（Ｄ）の出力からタップパルス（ＴＡＰ１〜ＴＡＰＮ）が取り出される。
また、各遅延素子（Ｄ）の遅延量は、タップパルスの時間的ずれ量に関係するが、この遅延量は装置全体の設計仕様により異なり、一義的には決められない。たとえば、遅延素子（Ｄ）の遅延量は、基準となるクロックＣＬＫの周期，記録再生装置で必要とする分解能によって決定される。
【００３１】
図１３に、遅延状態保持回路１４，２２（REG，REG2）の一実施例の詳細回路を示す。
図１３に示すように、各タップパルスごとに設けたイネーブル（EN）端子付きのＤフリップフロップから構成される。各イネーブル端子（EN）には、保持タイミング作成回路２１で生成されたタイミングパルス（ＬＰ１またはＬＰ２）が入力される。
図１３はＲＥＧ１４を示したものであるが、ＲＥＧ２（２２）も全く同様の構成である。この遅延状態保持回路（１４，２２）によれば、イネーブル端子へのパルス入力時のタイミングで各タップパルス（Ｔａｐ０〜Ｎ）の値が出力される（Ｔａｐ０＿Ｌ〜ＴａｐＮ＿Ｌ）。
【００３２】
この発明のパルス幅調整装置は、以上のような回路ブロックから構成されるが、次に、この装置のパルス幅の調整内容について説明する。
図８に、この発明のパルス幅調整装置において、校正回路１１とセレクタ１２に遅延が発生している場合の校正モードのタイムチャートを示す。ここでは、遅延回路１３のタップ数（Ｎ）を１１としている。
図８において、前記したように、パルス（Calibrate-pls）は、クロックＣＬＫの２周期分の幅を持つクロックであり、図４と同様に、パルス（Calibrate-pls）の後に、所定の遅延を伴ってタップパルス（Ｔａｐ０からＴａｐ１１）が出力される。各タップパルス（Ｔａｐ０〜Ｔａｐ１１）も、クロックＣＬＫの２周期分の幅を持っている。
【００３３】
図８において、パルス（Calibrate-pls）の立ち上がり後の最初のクロックＣＬＫの立ち上がりのタイミングＡ0において、ＲＥＧ１４で保持されたタップパルスの通過数（＝４）が、エンコーダ１５から出力されるのは図４と同様である。
図８には図示していないが、ＲＥＧ１４からは、Ｔａｐ０＿ＬからＴａｐ３＿Ｌまでの４つのパルスが出され、エンコーダ１５からは“４”という値のＥＮＣ０が出力される。
【００３４】
一方、図８に示したＴａｐ０＿Ｌ２からＴａｐ１１＿Ｌ２までのパルスは、第２の遅延状態保持回路２２（REG2）の出力を示している。
ここで、ＲＥＧ２（２２）では、図８のクロックＣＬＫが立ち上がるタイミングＡ1のときに、各タップパルスがラッチされ、この時のタップパルスの数に相当する値（ＥＮＣ２０）が、エンコーダ２３から出力される。図８では、タイミングＡ1においては、Ｔａｐ０〜Ｔａｐ９までがラッチされ、“１０”が、ＥＮＣ２０の値として出力される。
【００３５】
以上より、図８に示すように、第１のエンコーダ１５からは、ＥＮＣ０＝“４”が出力され、第２のエンコーダ２３からは、ＥＮＣ２０＝“１０”が出力されることになる。したがって、図６に示した引算回路２４（SUB）では、両出力（ENC0，ENC20）の差が演算され、“６”＝（１０−４）がＳＵＢ０として出力されることになる。
【００３６】
以上のようなラッチと引算の処理の結果、得られたＳＵＢ０（＝６）は、校正回路１１およびセレクタ１２によって生じていた遅延（Ｔｃ，Ｔｓ）を含まない正確なクロック１周期分の通過Ｔａｐ数を示している。これは、２つの遅延（Ｔｃ，Ｔｓ）の影響は、２つの遅延状態保持回路とエンコーダの両経路に同じだけ存在しているが、両エンコーダから得られた数値を引算回路で引き算しているため、２つの遅延（Ｔｃ，Ｔｓ）に相当する部分が打ち消されるからである。
【００３７】
図６の構成によれば、次式（式４）で示すような通過Ｔａｐ数がＳＵＢ０の値として得られることになる。
クロック１周期あたりの通過Ｔａｐ数＝Ｔ２−Ｔ１
ここで、Ｔ２＝クロック２周期あたりの通過Ｔａｐ数＋Ｔｃ＋Ｔｓ，
Ｔ１＝クロック１周期あたりの通過Ｔａｐ数＋Ｔｃ＋Ｔｓ
である。クロック２周期あたりの通過Ｔａｐ数とは第２のエンコーダ２３から出力される値（ENC20）であり、クロック１周期あたりの通過Ｔａｐ数とは第１のエンコーダ１４から出力される値（ENC0）を意味する。この式４によれば、Ｔ２−Ｔ１を演算すればＴｃとＴｓは打ち消されることがわかる。すなわち、式４は、クロック１周期あたりの通過Ｔａｐ数＝ＥＮＣ２０−ＥＮＣ０を意味する。
【００３８】
以上のように、校正モード動作時において得られたＳＵＢ０の値は、２つの遅延（Ｔｃ，Ｔｓ）を含まないので、図２に示した理想的なタイムチャートで得られる出力値（＝６）に等しい。
このように校正モードで得られたＳＵＢ０値を用いて、選択回路ＭＵＸに与えるＤＬＹＳＥＬ値を決定し通常モードの動作をさせれば理想的なパルス幅を持つクロックを生成することができる。
【００３９】
図８に示したように、校正回路１１とセレクタ１２に遅延が生じている場合の通常モード時の動作は、図５に示したタイミングチャートとほぼ同様である。
この発明では、図６の構成の装置において、ＭＵＸ１６にＤＬＹＳＥＬ値として“１”を与える。また、前記したように校正モードで求められたクロック１周期あたりの通過Ｔａｐ数は“６”である。したがって、前記した式２より、ずらし量（％）＝１（ＤＬＹＳＥＬ値）／６（クロック１周期の通過Ｔａｐ数）であるので、ずらし量≒１７％程度のクロックパルスＣＬＫＷを得ることができる。
【００４０】
一方、図５に示した従来の通常モード動作時では、クロック１周期の通過ＴＡＰ数が４であるので、ずらし量を２５％とするべくＤＬＹＳＥＬ値を１としたが、結局２５％のずらし量のクロックは得られず、１７％のずらし量のクロックが得られていた。
すなわち、図１の従来のような構成では正確なずらし量を得ることはできなかったが、校正回路１１やセレクタ１２の遅延があったとしても、図６の本願の校正によれば、正確なずらし量が得られる。
【００４１】
以上の図６の構成において、校正モード処理によって一旦ＳＵＢ０値を測定した後、利用者がこのＳＵＢ０値を見て、適切なＤＬＹＳＥＬ値を設定するようにする。ＤＬＹＳＥＬ値の設定は、たとえば、図示しないパソコン等からキー入力するか、あるいは、図示しないディップスイッチなどの設定デバイスを用いて行えばよい。あるいは、図１５で示される構成により、ＭＰＵから設定するようにしてもよい。
【００４２】
また、校正モードで得られたＳＵＢ０値を用いて自動的にＤＬＹＳＥＬ値を算出するような遅延量自動調整回路２５を図６の構成に追加してもよい。この回路２５を追加すれば、校正モード処理の後、一旦処理を中断せずに、スムーズに通常モード処理に移行できる。
図７に、この発明の遅延量自動調整回路２５の一実施例の構成図を示す。図７のように、  遅延量自動調整回路２５は、乗算器２６と除算器２７とからなる。
【００４３】
乗算器２６には、図６の引算回路２４の出力であるＳＵＢ０が入力され、後述するようなパラメータ“Ｋ”との乗算が行われる。除算器２７では、乗算器２６での演算結果を、パラメータ“Ｌ”で割る演算が行われ、その演算結果がＤＬＹＳＥＬ値として図６の選択回路ＭＵＸ１６に出力される。
図７において、パラメータＫとＬは、ずらし量（％）を決定する数値パラメータであり、図示しないＭＰＵなどから与えられ、利用者が予め設計仕様に合わせて設定しておくものである。
【００４４】
前記した式４によれば、クロック１周期の通過ＴＡＰ数＝Ｔ２−Ｔ１＝ＥＮＣ２０−ＥＮＣ０＝ＳＵＢ０である。
また、式２によれば、ずらし量（％）＝ＤＬＹＳＥＬ／クロック１周期の通過ＴＡＰ数＝ＤＬＹＳＥＬ／ＳＵＢ０となる。この式を変形すれば、ＤＬＹＳＥＬ＝ＳＵＢ０×ずらし量（％）となる（式５）。
そこで、ずらし量（％）＝Ｋ／Ｌと定義する（式６）。ここで、Ｋは、クロック１周期に対するずらし量の分子の値を意味し、Ｌはクロック１周期に対するずらし量の分母の値を意味する。式５に、式６を代入すると
ＤＬＹＳＥＬ＝ＳＵＢ０×Ｋ／Ｌとなる。
【００４５】
たとえば、ずらし量（％）を１８％に設定したいとすると、式６において、１８％となるような任意のＫおよびＬを設定する。ずらし量＝１８％＝１８／１００と考えると、Ｋ＝１８，Ｌ＝１００に設定すればよいが、１８％＝９／５０と考えると、Ｋ＝９，Ｌ＝５０でもよい。ただし、Ｌ値は、回路の簡単化のためには、２のべき乗とすることが好ましい。この場合、除算器２７をシフターで容易に構成することができるからである。
ここで、ずらし量を１８％とするために、Ｋ＝１８，Ｌ＝１００という数値をＭＰＵから遅延量自動調整回路２５に与えたとすると、ＳＵＢ０が６の場合、回路２５の演算により、ＤＬＹＳＥＬ値としてＤＬＹＳＥＬ＝６×１８／１００＝１が出力される。ここでは、６×１８／１００＝１．０８であるが、小数点以下を切り捨てている。
以上のように、遅延量自動調整回路２５を設けて、校正モードで求められたＳＵＢ０を用いてＤＬＹＳＥＬ値を演算するようにすれば、校正モードから通常モードへの移行がスムーズに行われる。
【００４６】
図１４に、校正モード処理と通常モード処理とを連続して行わせた場合の概略フローチャートを示す。
（ステップＳ１）
図１４において、まず校正モード処理をさせるために、信号Ｃａｌｉｂｒａｔｅをオン（ハイレベル）にする。
（ステップＳ２）
図８に示したような校正モード処理を実行する。これにより、引算回路２４の出力であるＳＵＢ０値を測定し、ＲＡＭ等のメモリに記憶する。ここで、ＳＵＢ０値は前記したように、校正回路１１等の遅延に影響されない１周期あたりのＴａｐ数を示している。
【００４７】
（ステップＳ３）
信号Ｃａｌｉｂｒａｔｅをオフ（ローレベル）にする。これにより、校正モードを終了する。
（ステップＳ４）
パラメータＫ，Ｌを与えて、遅延量自動調整回路２５を動作させ、演算されたＤＬＹＳＥＬ値をＭＵＸ１６に与える。
（ステップＳ５）
クロックＣＬＫを供給して、通常モード処理を実行する。これにより、Ｋ，Ｌによって設定されたずらし量（％）に対応したパルス幅を持つクロックＣＬＫＷが出力される。
【００４８】
（ステップＳ６）
ここでは、通常モード処理終了後、再校正をするか否か判断する。再校正を意味する所定の表示を利用者に提示して、利用者のキー入力等により判断すればよい。あるいは、予め設定された再校正有無を示すパラメータを用いて、そのパラメータを読み取ることにより、再校正処理、すなわちステップＳ１の処理へ戻るようにしてもよい。ただし、この分岐判断は必ずしも必須の判断ではなく、なくてもよい。
再校正が必要でない場合は、すべての処理を終了する。再校正を必要とするか否かの判断は一義的には決められないが、たとえば温度変化によるクロックの変動に常に対応させてパルス幅を調整する必要がある場合は、できるだけ再校正を実施した方がよい。可搬型の記録媒体を着脱するような記録再生装置では、データの記録処理の実行ごとにステップＳ１〜Ｓ５までの処理を繰り返すようにしてもよい。
【００４９】
図１５に、この発明に用いる設定パラメータの設定回路部分の一実施例を示す。ここでは、ＭＰＵ３６からのデータ書き込み用レジスタとして３つのレジスタ（３２，３３，３４）を設け、データ読み出し用レジスタとして１つのレジスタ３５を設けたものを示している。
ＭＰＵ３６と各レジスタとは、データバス，アドレスバス，書込み信号（ＷＴ），読み出し信号（ＲＤ）によって接続される。書込み用レジスタとしては、Ｋ値設定用レジスタ３２，Ｌ値設定用レジスタ３３，ＤＬＹＳＥＬ設定用レジスタ３４がある。ここにＭＰＵから適切な数値が書き込まれ、各数値が図６の所定の構成ブロックに与えられる。遅延量自動調整回路２５を利用する場合は、レジスタ３４は必要でない。データ読み出し用レジスタには、引算回路から出力されたＳＵＢ０値が書き込まれ、ＭＰＵ３６がこの数値を読み取るようにする。
【００５０】
以上のように、図６，図７，図８および図１４に示したような構成，動作をすることにより、高速化によるクロックのパルス幅が小さくなった場合でも、温度，電圧の変化や素子の遅延に影響されないようにクロックパルスの幅を正確に調整することができる。この発明のクロックのパルス幅の調整装置は、次のような装置にも応用できる。
【００５１】
図１６に、この発明のクロック位相調整装置の一実施例のブロック図を示す。
ここで、入力であるクロックＣＬＫＷは、図６に示した回路により、パルス幅が調整されたクロックである。この回路を用いれば、クロックのパルス幅のみならず、クロックの位相も正確に調整できる。
図１６に示す回路は、図６に示した回路からＡＮＤ回路１７を削除した回路に相当し、信号ＣＬＫＰが、位相調整されたクロックパルスとなる。ＭＵＸ１６には、図示していないＭＰＵから設定されたＤＬＹＳＥＬ＿Ｐが入力される。ただし、このＤＬＹＳＥＬ＿Ｐは、図１５に示したＤＬＹＳＥＬと同様に、設定用レジスタを設けて設定すればよい。
【００５２】
ここで、ＤｅｌａｙＢ１８は、ＭＵＸ１６と同一の遅延量を持つ素子を用い、また、信号ＣＬＫＰの位相は、ＣＬＫＰ＿０に対して位相調整されたものである。すなわち、ＤＬＹＳＥＬ＿Ｐの数値を変えることにより、利用者が所望するだけ位相のずれたクロックＣＬＫＰを得ることができる。
【００５３】
図１７に、別の応用例として、データ（ＤＡＴＡ）の位相調整装置の一実施例のブロック図を示す。ここで、クロックＣＬＫＷとしては、図６あるいは図１６の回路によって生成されたものが入力される。
図１７において、図６と異なるのは、セレクタ１２と遅延回路１３との間に、Ｄフリップフロップ３０が追加されている点と、ＡＮＤ回路１７がない点と、ＤｅｌａｙＣ３１が追加されている点と、ＭＵＸ１６の出力そのものが位相調整されたＤＡＴＡとして利用される点である。この回路を用いれば、データ（ＤＡＴＡ）の出力される位相を正確に調整できる。
【００５４】
セレクタ１２には、規則的な一定周期のクロックＣＬＫではなく、ＤＡＴＡが入力されるので、クロックＣＬＫＷに同期させたデータを遅延素子１３に与えるために、Ｄフリップフロップ３０が用いられる。
また、校正モード処理において、図８に示したのと同様の動作をさせるが、Ｄフリップフロップ３０が追加されているので、このＤフリップフロップ３０による１周期分のクロックの遅延を考慮する必要がある。すなわち、Ｄフリップフロップ３０のクロック１パルス分の遅延に合わせて、保持タイミング回路２１においても、図６の場合よりも１クロック分遅延させたパルスを出力するように制御する。
【００５５】
また、ＤｅｌａｙＣ３１も、Ｄフリップフロップ３０の追加に伴う遅延に合わせるために追加されたものである。この図１７において出力されるデータＤＡＴＡ＿Ｄは、ＤｅｌａｙＢ１８から出力されるクロックＣＬＫ＿Ｄを基準にして、位相調整されたものであり、ＭＵＸ１６に与えられるＤＬＹＳＥＬ＿Ｄによって所望の位相に調整される。
【００５６】
図１８に、この発明のパルス幅調整装置を利用した光磁気ディスク装置の概略構成のブロック図を示す。
図１８において、パルス幅調整装置４１が、この発明の装置に相当するものであるが、エンコーダ４２から与えられた書込みデータＷＤＡＴＡに対して位相調整を行い、その調整後のデータＷＤＡＴＡをＢｉａｓドライバ４３に与えている。
また、エンコーダ４２から与えられたクロックＷＣＬＫに対してパルス幅の調整を行い、その調整後のクロックＷＣＬＫをＬＤドライバ４４に与えている。
【図面の簡単な説明】
【００５７】
【図１】従来のパルス調整回路の構成図である。
【図２】従来の校正モードの理想的なタイミングチャートである。
【図３】従来の通常モードの理想的なタイミングチャート（ずらし量設定値３３％）である。
【図４】従来の校正モードの遅延発生時のタイミングチャートである。
【図５】従来の通常モードの遅延発生時のタイミングチャート（ずらし量設定値２５％）である。
【図６】この発明の一実施例のパルス調整装置の構成図である。
【図７】この発明の遅延量自動調整回路の構成図である。
【図８】この発明の校正モードの遅延発生時のタイミングチャートである。
【図９】この発明の校正回路（Cal Pulse Gen）の構成図である。
【図１０】この発明の保持タイミング回路（Latch Timing Plus Gen）の構成図である。
【図１１】この発明の保持タイミング回路で作成される遅延タイミングパルスのタイミングチャートである。
【図１２】この発明の遅延回路（Delay Element String）の構成図である。
【図１３】この発明の遅延状態保持回路（REG, REG2）の構成図である。
【図１４】この発明のパルス幅調整処理のフローチャートである。
【図１５】この発明の設定用レジスタの構成図である。
【図１６】この発明の一実施例のクロック位相調整装置の構成図である。
【図１７】この発明の一実施例のデータ位相調整装置の構成図である。
【図１８】この発明のパルス幅調整装置を含む光磁気ディスク装置の構成図である。
【符号の説明】
【００５８】
１１  校正回路
１２  セレクタ
１３  遅延回路
１４  遅延状態保持回路ＲＥＧ
１５  エンコーダ
１６  選択回路ＭＵＸ
１７  ＡＮＤ回路
１８  ＤｅｌａｙＢ
２１  保持タイミング回路
２２  遅延状態保持回路
２３  エンコーダ
２４  引算回路ＳＵＢ
２５  遅延量自動調整回路
３０  Ｄ−ＦＦ
３１  ＤｅｌａｙＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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