(57)【要約】【課題】本発明は、複数の半導体素子を積層する構造であっても、厚み方向を含め小型化が可能な半導体装置及びその製造方法を提供する。【解決手段】本発明に係る半導体装置は、積層される複数の半導体素子２，１０と、最下段の半導体素子２に形成されるバンプ電極３がフリップチップ接続するベース基板１と、ベース基板１に設けられる外部端子４と、ベース基板１上に積層され、外部端子４と接続される配線６を有する端子配線基板５と、下段の半導体素子２のバンプ電極３が形成される面と反対側の面上に載置され、隣接する上段の半導体素子１０に形成されるバンプ電極１１の一部がフリップチップ接続する少なくとも１つの配線基板８とを備えている。そして、本発明に係る半導体装置は、上段の半導体素子１０に形成されるバンプ電極１１の残りが、端子配線基板５の配線６と直接接続されている。【選択図】図１
2005216891.tif 000002
【特許請求の範囲】
【請求項１】
積層される複数の半導体素子と、
最下段の前記半導体素子に形成されるバンプ電極がフリップチップ接続するベース基板と、
前記ベース基板に設けられる外部端子と、
前記ベース基板上に積層され、前記外部端子と接続される配線を有する端子配線基板と、
下段の前記半導体素子のバンプ電極が形成される面と反対側の面上に載置され、隣接する上段の前記半導体素子に形成されるバンプ電極の一部がフリップチップ接続する少なくとも１つの配線基板とを備え、
上段の前記半導体素子に形成されるバンプ電極の残りは、前記端子配線基板の前記配線と直接接続されていることを特徴とする、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
上段の前記半導体素子は、下段の前記半導体素子に比べチップサイズが大きいことを特徴とする、半導体装置。
【請求項３】
複数の半導体素子が積層される半導体装置の製造方法であって、
（ａ）外部端子と、前記外部端子と接続される配線を有する端子配線基板とが設けられたベース基板上に、最下段の前記半導体素子をバンプ電極を介してフリップチップ接続する工程と、
（ｂ）最下段の前記半導体素子のバンプ電極が形成される面と反対側の面上に、配線基板を載置する工程と、
（ｃ）載置された前記配線基板に、上段の前記半導体素子に形成されるバンプ電極の一部をフリップチップ接続し、且つ、上段の前記半導体素子に形成されるバンプ電極の残りを、前記端子配線基板の前記配線に直接接続する工程とを備える、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
（ｄ）前記工程（ｃ）後に、上段の前記半導体素子のバンプ電極が形成される面と反対側の面上に、別の配線基板を載置する工程と、
（ｅ）載置された前記別の配線基板に、さらに上段の前記半導体素子に形成されるバンプ電極の一部をフリップチップ接続し、且つ、さらに上段の前記半導体素子に形成されるバンプ電極の残りを、前記端子配線基板の前記配線に直接接続する工程とをさらに備えることを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係る発明であって、特に、複数の半導体素子が積層される構造及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置のパッケージは、容積の小型化が求められている。その１つの手法として、マルチチップモジュール手法がある。このマルチチップモジュール手法は、複数の半導体素子を積層してパッケージする手法である。具体的に説明すると、まずベース基板上には複数の配線基板が積層され、ベース基板に設けられた外部端子と、配線基板の配線とが接続されている。配線基板上には、２段の半導体素子が積層されている。積層される半導体素子は、出力端子が形成されている面（能動面）が上面となるように載置されている。配線基板と下段の半導体素子、下段の半導体素子と上段の半導体素子とはそれぞれ接着剤で固定されている。
【０００３】
そして、各段の半導体素子の出力端子と配線基板の配線とは、ワイヤボンディングで接続されている。ワイヤボンディング後に、配線基板及び半導体素子の上面を封止材で覆って最終的な半導体装置のパッケージとなる。上述した各段の半導体素子に設けられた出力端子と配線基板の配線とをワイヤボンディングする場合、ワイヤの密度が高くなり、モールド時のワイヤ流れにより隣接するワイヤ同士がショートすることがあった。
【０００４】
ワイヤ同士のショートを回避するために、特許文献１に示すような半導体素子の積層構造が考えられた。特許文献１では、積層する半導体素子を出力端子が形成されている部分を下面になるように載置する。つまり、半導体素子の出力端子にバンプ電極を設けて、このバンプ電極を配線基板に直接接続する。また、下段の半導体素子の上面に配線基板を設け、この配線基板と上段の半導体素子のバンプ電極とを直接接続する。なお、下段の半導体素子の上面に設けられた配線基板は、ワイヤボンディングにより外部端子と接続されている。
【０００５】
【特許文献１】特開２００１−２２３３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
背景技術で説明した従来の半導体装置では、配線基板上に半導体素子を単に積み上げた構造である。そのため、半導体素子を積み上げる方向（厚み方向）には、半導体装置のパッケージを小型化することは困難であった。
【０００７】
また、特許文献１では、上段の半導体素子にワイヤボンディングを行わないため、若干厚み方向に半導体装置のパッケージを小型化することが可能であるが、特許文献１でも、配線基板上に半導体素子を単に積み上げる構造自体は変わらないため、厚み方向の小型化には限界があった。
【０００８】
そこで、本発明は、複数の半導体素子を積層する構造であっても、厚み方向を含め小型化が可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る解決手段は、積層される複数の半導体素子と、最下段の半導体素子に形成されるバンプ電極がフリップチップ接続するベース基板と、ベース基板に設けられる外部端子と、ベース基板上に積層され、外部端子と接続される配線を有する端子配線基板と、下段の半導体素子のバンプ電極が形成される面と反対側の面上に載置され、隣接する上段の半導体素子に形成されるバンプ電極の一部がフリップチップ接続する少なくとも１つの配線基板とを備え、上段の半導体素子に形成されるバンプ電極の残りは、端子配線基板の配線と直接接続されている。
【発明の効果】
【００１０】
本発明に記載の半導体装置は、積層される複数の半導体素子と、最下段の半導体素子に形成されるバンプ電極がフリップチップ接続するベース基板と、ベース基板に設けられる外部端子と、ベース基板上に積層され、外部端子と接続される配線を有する端子配線基板と、下段の半導体素子のバンプ電極が形成される面と反対側の面上に載置され、隣接する上段の半導体素子に形成されるバンプ電極の一部がフリップチップ接続する少なくとも１つの配線基板とを備え、上段の半導体素子に形成されるバンプ電極の残りは、端子配線基板の配線と直接接続されているので、半導体装置を小型化することが可能であり、特に半導体素子の積層方向（厚み方向）について小型化することができる効果がある。
【発明を実施するための最良の形態】
【００１１】
（実施の形態１）
図１に、本実施の形態に係る半導体装置の断面図を示す。図１に示す断面図では、ベース基板１上に最下段の半導体素子２が積層されている。この半導体素子２は、バンプ電極３が形成される面を下にしてベース基板１と接続されている。つまり、半導体素子２は、バンプ電極３を介してベース基板１の配線にフリップチップ接続されている。ベース基板１には、半導体素子２が積層される面と反対側の面に外部端子４が形成されている。
【００１２】
ベース基板１上には、半導体素子２以外に基板が積層されている。当該基板のことを、以下では端子配線基板５と呼ぶ。図１では、半導体素子２の両側に２層の端子配線基板５が積層されている。この２層の端子配線基板５には、必要な配線６が設けられており、各層の配線はスルーホール７を介して接続されている。また、下層の端子配線基板５に設けられた配線６は、ベース基板１に設けられたスルーホール７を介して外部端子４と接続されている。
【００１３】
次に、半導体素子２上の所定の位置には、配線基板８が載置されている。なお、半導体素子２と配線基板８は、必ずしも接着されている必要はない。この配線基板８はフィルム状の基板（例えば、ポリイミド基板）であり、半導体素子２と接する面と反対側の面に配線９が設けられている。配線基板８上には、上段の半導体素子１０が積層されている。この半導体素子１０は、バンプ電極１１が形成される面を下にして配線基板８と接続されている。つまり、半導体素子１０は、バンプ電極１１を介して配線基板８の配線９にフリップチップ接続されている。配線基板８の配線９とフリップチップ接続されるバンプ電極１１は、半導体素子１０に形成されるバンプ電極１１の一部である。
【００１４】
残りのバンプ電極１１は、上段の端子配線基板５の配線６と直接接続されている。これにより、半導体素子１０は、外部端子４と電気的に接続される。なお、図１では示されていないが、半導体素子２と外部端子４も電気的に接続されている。さらに、本実施の形態に係る半導体装置では、ベース基板１上に積層された半導体素子２，１０に、封止樹脂１２を注入し封止している。
【００１５】
図１を見ると、本実施の形態に係る半導体装置は、ベース基板１上に積層される端子配線基板５の間に半導体素子２，１０を積層する領域が設けられ、この領域のベース基板１上に半導体素子２，１０が積層される構造である。従来の半導体装置であれば、端子配線基板５や配線基板８を含む基板がベース基板１上に複数積層された上に、さらに複数の半導体素子２，１０が積層される構造であった。そのため、従来の半導体装置では、厚み方向（積層方向）には、小型化ができなかった。しかし、本実施の形態では、配線基板８を半導体素子２と半導体素子１０との間に挟み込むことで、端子配線基板５の間に半導体素子２，１０を積層する領域を確保し、当該領域に半導体素子２，１０を積層して半導体装置の厚み方向を小型化している。
【００１６】
また、図１に示す本実施の形態では、半導体素子２（下段）のチップサイズより大きい半導体素子１０（上段）がバンプ電極１１を介して端子配線基板５の配線６と直接接続している。このように、半導体素子１０（上段）のチップサイズを半導体素子２（下段）のチップサイズより大きくすることで、半導体素子１０（上段）のバンプ電極１１を端子配線基板５の配線６に容易に接続することができる。
【００１７】
なお、図１に示す半導体装置では、２段の半導体素子２，１０が積層される構造である。しかし、本発明に係る半導体装置では、積層される半導体素子は２段に限られず、３段以上の半導体素子が積層される構造であっても良い。
【００１８】
次に、本実施の形態に係る半導体装置の製造方法について説明する。製造方法の工程順に半導体装置の断面図を図２に示す。まず、図２（ａ）では、ベース基板１の下側に外部端子４が形成され、ベース基板１の上側に外部端子４と接続される配線６を有する端子配線基板５が設けられている。さらに、図２（ａ）に示すベース基板１上には、最下段の半導体素子２がバンプ電極３を介してフリップチップ接続される。
【００１９】
次に、図２（ｂ）では、最下段の半導体素子２のバンプ電極３が形成される面と反対側の面に配線基板８を載置する。本実施の形態では、配線基板８にフィルム状の基板が用いられ、半導体素子２の上面に接着剤で貼り付けられる。そして、図２（ｃ）では、載置された配線基板８の配線９に、上段の半導体素子１０に形成されるバンプ電極１１の一部がフリップチップ接続し、同時に、上段の半導体素子１０に形成されるバンプ電極１１の残りが、端子配線基板５の配線６に直接接続している。これにより、上段の半導体素子１０を最下段の半導体素子２上に固定し、且つ半導体素子１０と外部端子４とを電気的に接続することができる。また、図２（ｃ）からも分かるように、配線基板８に設けられた配線９と端子配線基板５の配線６とが同一面上になるように、積層される端子配線基板５の高さが調整されている。これにより、バンプ電極１１が配線基板８に設けられた配線９と端子配線基板５の配線６に同時に接続することができ、工程数を削減することができる。
【００２０】
次に、図２（ｄ）では、ベース基板１上に積層された複数の半導体素子２，１０に封止樹脂１２を注入する。この封止樹脂１２の注入により、ベース基板１上に積層された複数の半導体素子２，１０間の絶縁性を確保することなどが可能になる。図２（ｄ）に示すように封止樹脂１２は、ベース基板１と半導体素子２との隙間や半導体素子２，１０間の隙間に注入される。封止樹脂１２を注入することで、最終的な半導体装置が形成される。
【００２１】
以上のように、本実施の形態に係る半導体装置の製造方法は、次の工程（ａ）〜工程（ｃ）を備えている。工程（ａ）は、外部端子４と、外部端子４と接続される配線６を有する端子配線基板５とが設けられたベース基板１上に、最下段の半導体素子２がバンプ電極３を介してフリップチップ接続される。工程（ｂ）は、最下段の半導体素子２のバンプ電極３が形成される面と反対側の面上に、配線基板８を載置する。工程（ｃ）は、載置された配線基板８に、上段の半導体素子１０に形成されるバンプ電極の一部をフリップチップ接続し、且つ、上段の半導体素子１０に形成されるバンプ電極１１の残りを、端子配線基板５の配線６に直接接続する。工程（ａ）〜工程（ｃ）を備えているので、本実施の形態に係る半導体装置の小型化が可能であり、特に厚み方向について小型化が可能となる。また、本実施の形態に係る半導体装置の製造方法は、バンプ電極１１が配線基板８に設けられた配線９と端子配線基板５の配線６に同時に接続されるため、接続作業が容易となり、工程を削減することができる。
【００２２】
図２では、２段の半導体素子２，１０が積層される構造である。しかし、本発明に係る半導体装置では、積層される半導体素子は２段に限られず、３段以上の半導体素子が積層される構造であっても良い。３段以上の半導体素子を積層するには、まず図２（ｃ）に示す上段の半導体素子１０においてバンプ電極１１が形成される面と反対側の面上に、別の配線基板を載置する工程（ｄ）を追加する（図示せず）。さらに、載置された別の配線基板に、さらに上段の半導体素子に形成されるバンプ電極の一部をフリップチップ接続し、且つ、さらに上段の半導体素子に形成されるバンプ電極の残りを、端子配線基板５の配線６に直接接続する工程（ｅ）を追加する（図示せず）。なお、積層する半導体素子の段数にあわせて、端子配線基板５を構成する基板の積層数を多くする必要がある。
【００２３】
以上のように、工程（ｄ）と工程（ｅ）とを繰り返して追加することにより、３段以上の半導体素子を容易に積層することができる。
【００２４】
なお、図１又は図２に示す半導体装置では、配線基板８がフレキシブルな材質であるフィルム状基板である。しかし、本発明に係る半導体装置では、配線基板８はフィルム状基板に限られず、シリコンの様なフレキシブルでない材質であっても良い。また、図１又は図２に示す半導体装置では、下段の半導体素子２上に載置される配線基板８は１つの基板である。しかし、本発明に係る半導体装置では、下段の半導体素子２上に載置される配線基板８は１つに限られず、複数の基板で構成されていても良い。
【００２５】
さらに、図１又は図２に示す半導体装置では、封止樹脂１２が半導体素子２，１０やベース基板１等の隙間に注入されている。しかし、本発明に係る半導体装置では、半導体素子２，１０やベース基板１等の隙間にのみ封止樹脂１２を注入する封止に限られず、半導体装置全体を覆うように封止樹脂１２で封止しても良い。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００２７】
１  ベース基板、２，１０  半導体素子、３，１１  バンプ電極、４  外部端子、５  端子配線基板、６，９  配線、７  スルーホール、８  配線基板、１２  封止樹脂。
【図１】
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【図２】
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