(57)【要約】      （修正有）【課題】低いオン抵抗を実現できるＳＯＩ基板上のＤＭＯＳ構造を有する半導体装置を提供する。【解決手段】ｎ型シリコン活性層３とシリコン基板１とがシリコン酸化膜２によって分離形成され、前記ｎ型シリコン活性層３の表面にｐ型ウェル層４および高濃度のｎ型ドレイン層５が選択的に拡散形成され、前記ｎ型シリコン活性層３の表面にゲート酸化膜８が形成され、ゲート酸化膜８上にゲート電極９が形成され、前記ｐ型ウェル層４の表面には高濃度のｐ型ボディ層６および高濃度のｎ型ソース層７が選択的に拡散形成され、前記ｎ型ドレイン層５にはドレイン電極１０、前記ｎ型ソース層７にはソース電極１１、前記ｐ型ボディ層６にはボディ電極１２がそれぞれ設けられ、前記ゲート電極９に印加されるバイアスに応じて、前記ソース電極１１と前記ボディ電極１２に印加されるバイアスを制御する制御回路１３を備える。【選択図】図１
2005217034.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子形成基板と半導体支持基板とが基板間絶縁層によって分離形成され、前記半導体素子形成基板の表面にｐ型ウェル層および高濃度のｎ型ドレイン層が選択的に拡散形成され、前記半導体素子形成基板の表面に形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極が設けられ、前記ｐ型ウェル層の表面には高濃度のｐ型ボディ層および高濃度のｎ型ソース層が選択的に拡散形成され、前記ｎ型ドレイン層にはドレイン電極、前記ｎ型ソース層にはソース電極、前記ｐ型ボディ層にはボディ電極がそれぞれ設けられ、前記ゲート電極に印加されるバイアスに応じて、前記ソース電極と前記ボディ電極に印加されるバイアスを制御する回路を備えたことを特徴とする半導体装置。
【請求項２】
半導体素子形成基板と半導体支持基板とが基板間絶縁層によって分離形成され、前記半導体素子形成基板の表面にｎ型ウェル層および高濃度のｐ型ドレイン層が選択的に拡散形成され、前記半導体素子形成基板の表面に形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極が設けられ、前記ｎ型ウェル層の表面には高濃度のｎ型ボディ層および高濃度のｐ型ソース層が選択的に拡散形成され、前記ｐ型ドレイン層にはドレイン電極、前記ｐ型ソース層にはソース電極、前記ｎ型ボディ層にはボディ電極がそれぞれ設けられ、前記ゲート電極に印加されるバイアスに応じて、前記ソース電極と前記ボディ電極に印加されるバイアスを制御する回路を備えたことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置を駆動する駆動方法であって、前記半導体装置をオン状態にする際に、ゲート電極にしきい値電圧以上のバイアスを印加し、前記ゲート電極の電位が前記しきい値電圧以上のバイアスに達した後、前記ゲート電極の電位を前記しきい値電圧以上のバイアスに固定して、前記ゲート電極の電位が前記しきい値電圧以上のバイアスに達した時間と同時もしくは遅れてボディ電極とソース電極間が順方向となるバイアスを印加し、前記ボディ電極と前記ソース電極間が順方向となるバイアスに固定して、電流駆動することを特徴とする半導体装置駆動方法。
【請求項４】
請求項２記載の半導体装置を駆動する駆動方法であって、前記半導体装置をオン状態にする際に、ゲート電極にしきい値電圧以下のバイアスを印加し、前記ゲート電極の電位がしきい値電圧以下のバイアスに達した後、前記ゲート電極の電位を前記しきい値電圧以下のバイアスに固定して、前記ゲート電極の電位が前記しきい値電圧以下のバイアスに達した時間と同時もしくは遅れてボディ電極とソース電極間が順方向となるバイアスを印加し、前記ボディ電極と前記ソース電極間が順方向となるバイアスに固定して、電流駆動することを特徴とする半導体装置駆動方法。
【請求項５】
請求項１記載の半導体装置を駆動する駆動方法であって、前記半導体装置をオフ状態にする際に、ゲート電極にしきい値電圧以下のバイアスを印加する時、ボディ電極とソース電極とを同電位にし始める時間を前記ゲート電極に前記しきい値電圧以下のバイアスを印加する時間よりも同時もしくは速くし、前記ゲート電極の電位が前記しきい値電圧以下のバイアスに達する時間よりも、同時もしくは速くに前記ボディ電極の電位が前記ソース電極と同電位に固定されるようにし、電流を止めるようにすることを特徴とする半導体装置駆動方法。
【請求項６】
請求項２記載の半導体装置を駆動する駆動方法であって、前記半導体装置をオフ状態にする際に、ゲート電極にしきい値電圧以上のバイアスを印加する時、ボディ電極とソース電極とを同電位にし始める時間を前記ゲート電極に前記しきい値電圧以下のバイアスを印加する時間よりも同時もしくは速くし、前記ゲート電極の電位が前記しきい値電圧以上のバイアスに達する時間よりも、同時もしくは速くに前記ボディ電極の電位が前記ソース電極と同電位に固定されるようにし、電流を止めるようにすることを特徴とする半導体装置駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon on Insulator）基板に半導体素子を形成した半導体装置、およびその半導体装置の駆動方法に関するものである。
【背景技術】
【０００２】
図８は従来の半導体素子の素子構造を示す断面図である。
【０００３】
図８において、半導体支持基板１４の上には絶縁膜１５が設けられ、絶縁膜１５を介して低濃度の半導体活性層１６が設けられている。この半導体活性層１６の表面には、半導体活性層１６の濃度より濃いｐ型ウェル層１７および高濃度のｎ型ドレイン層１８が選択的に拡散形成されている。半導体活性層１６の表面にはゲート酸化膜１９が設けられ、ゲート酸化膜１９上にはポリシリコンのゲート電極２０が設けられている。ｐ型ウェル層１７の表面には高濃度のｐ型ボディ層２１および高濃度のｎ型ソース層２２が選択的に拡散形成されている。ｎ型ドレイン層１８にはドレイン電極２３、またｎ型ソース層２２にはソース電極２４、またｐ型ボディ層２１にはボディ電極２５がそれぞれ設けられている。
【０００４】
ソース電極２４とボディ電極２５は同電位になるように接続され、通常、０Ｖにバイアスが印加されている。ドレイン電極２３からソース電極２４に電流を駆動するにはドレイン電極２３に正のバイアスを印加し、ゲート電極２０にしきい値電圧以上のバイアスを印加する時に、ドレイン電極２３とソース電極２４の間のオフセット領域を通って電流が流れる。ゲート電極２０にしきい値電圧以下のバイアスを印加すれば、ドレイン電極２３からソース電極２４に電流が流れなくなり、ゲート電極２０に印加するバイアス値によって電流を制御している。このように構成された半導体素子によれば、ゲート幅を大きくして電流能力を上げ、オン抵抗を下げている。
【０００５】
また、オフセット領域を長くすることで、ｎ型ドレイン層１８とｎ型ソース層２２間の距離を長くして電界強度を小さくすることにより、耐圧が向上する（特許文献１参照）。
【特許文献１】特開平７−８６５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、前記のような従来の半導体装置においては、オン抵抗を下げるためにはゲート幅を大きくするため、素子面積が大きくなる問題という問題が生じる。
【０００７】
また、オフセット領域の距離を短くすることによりオン抵抗が低減できるが、耐圧が劣化するという問題が生じる。
【０００８】
本発明は、前記のような問題を解決するためになされたものであり、素子面積が大きくなることもなく、高耐圧を維持しながらもオン抵抗を低減することができる半導体素子を備えた半導体装置、およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記目的を達成するため、請求項１に記載の発明は、半導体素子形成基板と半導体支持基板とが基板間絶縁層によって分離形成され、前記半導体素子形成基板の表面にｐ型ウェル層および高濃度のｎ型ドレイン層が選択的に拡散形成され、前記半導体素子形成基板の表面に形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極が設けられ、前記ｐ型ウェル層の表面には高濃度のｐ型ボディ層および高濃度のｎ型ソース層が選択的に拡散形成され、前記ｎ型ドレイン層にはドレイン電極、前記ｎ型ソース層にはソース電極、前記ｐ型ボディ層にはボディ電極がそれぞれ設けられ、前記ゲート電極に印加されるバイアスに応じて、前記ソース電極と前記ボディ電極に印加されるバイアスを制御する回路を備えた装置である。
【００１０】
請求項２に記載の発明は、半導体素子形成基板と半導体支持基板とが基板間絶縁層によって分離形成され、前記半導体素子形成基板の表面にｎ型ウェル層および高濃度のｐ型ドレイン層が選択的に拡散形成され、前記半導体素子形成基板の表面に形成されたゲート酸化膜と、ゲート酸化膜上に形成されたゲート電極が設けられ、前記ｎ型ウェル層の表面には高濃度のｎ型ボディ層および高濃度のｐ型ソース層が選択的に拡散形成され、前記ｐ型ドレイン層にはドレイン電極、前記ｐ型ソース層にはソース電極、前記ｎ型ボディ層にはボディ電極がそれぞれ設けられ、前記ゲート電極に印加されるバイアスに応じて、前記ソース電極と前記ボディ電極に印加されるバイアスを制御する回路を備えた装置である。
【００１１】
請求項３に記載の発明は、請求項１記載の半導体装置を駆動する駆動方法であって、前記半導体装置をオン状態にする際に、ゲート電極にしきい値電圧以上のバイアスを印加し、前記ゲート電極の電位が前記しきい値電圧以上のバイアスに達した後、前記ゲート電極の電位を前記しきい値電圧以上のバイアスに固定して、前記ゲート電極の電位が前記しきい値電圧以上のバイアスに達した時間と同時もしくは遅れてボディ電極とソース電極間が順方向となるバイアスを印加し、前記ボディ電極と前記ソース電極間が順方向となるバイアスに固定して、電流駆動する方法である。
【００１２】
請求項４に記載の発明は、請求項２記載の半導体装置を駆動する駆動方法であって、前記半導体装置をオン状態にする際に、ゲート電極にしきい値電圧以下のバイアスを印加し、前記ゲート電極の電位がしきい値電圧以下のバイアスに達した後、前記ゲート電極の電位を前記しきい値電圧以下のバイアスに固定して、前記ゲート電極の電位が前記しきい値電圧以下のバイアスに達した時間と同時もしくは遅れてボディ電極とソース電極間が順方向となるバイアスを印加し、前記ボディ電極と前記ソース電極間が順方向となるバイアスに固定して、電流駆動する方法である。
【００１３】
請求項５に記載の発明は、請求項１記載の半導体装置を駆動する駆動方法であって、前記半導体装置をオフ状態にする際に、ゲート電極にしきい値電圧以下のバイアスを印加する時、ボディ電極とソース電極とを同電位にし始める時間を前記ゲート電極に前記しきい値電圧以下のバイアスを印加する時間よりも同時もしくは速くし、前記ゲート電極の電位が前記しきい値電圧以下のバイアスに達する時間よりも、同時もしくは速くに前記ボディ電極の電位が前記ソース電極と同電位に固定されるようにし、電流を止めるようにする方法である。
【００１４】
請求項６に記載の発明は、請求項２記載の半導体装置を駆動する駆動方法であって、前記半導体装置をオフ状態にする際に、ゲート電極にしきい値電圧以上のバイアスを印加する時、ボディ電極とソース電極とを同電位にし始める時間を前記ゲート電極に前記しきい値電圧以下のバイアスを印加する時間よりも同時もしくは速くし、前記ゲート電極の電位が前記しきい値電圧以上のバイアスに達する時間よりも、同時もしくは速くに前記ボディ電極の電位が前記ソース電極と同電位に固定されるようにし、電流を止めるようにする方法である。
【発明の効果】
【００１５】
本発明に係る半導体装置および半導体装置駆動方法によれば、高耐圧を維持し、オン抵抗を低減することが実現する。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照して説明する。
【００１７】
図１は本発明に係る半導体装置の実施の形態１を説明するための半導体装置の断面図であり、半導体支持基板であるシリコン基板１上には、絶縁層である埋め込みシリコン酸化膜２が形成されている。この埋め込みシリコン酸化膜２上には、半導体素子形成基板である低濃度のｎ型シリコン活性層３が形成されており、埋め込みシリコン酸化膜２とｎ型シリコン活性層３とによりＳＯＩ基板が形成されている。
【００１８】
ｎ型シリコン活性層３の表面には、ｎ型シリコン活性層３の濃度より濃いｐ型ウェル層４および高濃度のｎ型ドレイン層５が選択的に拡散形成されている。ｐ型ウェル層４の表面には高濃度のｐ型ボディ層６および高濃度のｎ型ソース層７が選択的に拡散形成されている。ｎ型シリコン活性層３の表面に形成されたゲート酸化膜８と、ゲート酸化膜８上に形成されたポリシリコンのゲート電極９が設けられている。ｎ型ドレイン層５にはドレイン電極１０、ｎ型ソース層７にはソース電極１１、ｐ型ボディ層６にはボディ電極１２がそれぞれ設けられている。この素子はＤＭＯＳ構成となっている。
【００１９】
本実施形態の半導体装置において、ボディ電極１２とソース電極１１に制御回路１３を接続して、ボディ電極１２とソース電極１１の電位を制御している。ゲート電極９にバイアスが印加され、しきい値電圧を超えてＤＭＯＳがオンした時には、ソース電極１１とボディ電極１２との間に順方向バイアスを印加させ、ｐ型ウェル層４とｎ型シリコン活性層３との接合障壁を小さくすることで、ドレイン電極１０からソース電極１１へ流れ込む電流を増加させる。
【００２０】
図２には、ゲート電極９に印加するバイアスはしきい値以上で、ＤＭＯＳがオンしている状態で、ソース電極１１に０Ｖのバイアスを印加し、ボディ電極１２に順方向バイアスとなる正バイアスを変化させた時のドレイン電極１０に流れるドレイン電流の変化を示している。
【００２１】
図２により分るように、ボディ電圧が上昇するとドレイン電流値は上昇する。ボディ電圧が０.７Ｖで従来の構造より０.７％から１６％の範囲でドレイン電流値が向上し、ボディ電圧が１.０Ｖで従来の構造より１１１％から６９０％の範囲でドレイン電流値が向上し、ドレイン電圧が低いほど効果は大きい。ソース電極１１とボディ電極１２間の順方向バイアス値により、ドレイン電流値が増加させることが可能であり、素子面積を大きくすることなく、オン抵抗を低減することができる。
【００２２】
図３には、ボディ電圧に対するボディ電流の変化を示している。
【００２３】
図２で示したように、ボディ電圧が高いほどドレイン電流が増加するが、図３に示されるように、ボディ電流も増加してしまう。ボディ電圧の適切な値として、０.７Ｖから１.０Ｖで使用するのが望ましい。
【００２４】
高耐圧のＤＭＯＳの場合には、電流は主にドレイン層とソース層との間にあるシリコン活性層の抵抗成分で決まっており、ドレイン層とソース層との距離を短くすることによりシリコン活性層の抵抗成分が小さくなり、ドレイン電極からソース電極に流れる電流値は大きくなる。ドレイン層とソース層との距離を短くした場合には、ドレイン層とソース層との耐圧が劣化する問題が生じる。
【００２５】
以上のように、実施の形態１の半導体装置は、素子面積を大きくすることなく、耐圧は同じで、従来よりもオン抵抗を小さくすることができる。
【００２６】
本発明に係る半導体装置の実施の形態２の構成は、前記実施の形態１における導電型をｐ型にした素子構成であり、実施の形態１の半導体装置と同様に、素子面積を大きくすることなく、耐圧は同じで、従来よりもオン抵抗を小さくすることができる。
【００２７】
本発明に係る半導体装置駆動方法の実施の形態１について図４を参照して説明する。
【００２８】
実施の形態１の半導体装置駆動方法は、図１に示す本発明に係る半導体装置の実施の形態１の駆動方法であり、図４に示すように、初めにゲート電極９にしきい値電圧以上のバイアスが印加され、ゲート電圧に達したと同時に、ボディ電極１２に順方向電圧０.７Ｖを印加していく。ボディ電圧に達するまでは、ゲート電圧は一定にしておく。
【００２９】
また、図５に示すように、ゲート電圧が一定になってから、ボディ電極１２に電圧を印加するようにしてもよい。立ち上がりのスピードを速めるには、ゲート電圧が一定値に達したと同時に、ボディ電圧を立ち上げていく方がよい。
【００３０】
本発明に係る半導体装置駆動方法の実施の形態２は、図１に示す本発明に係る半導体装置の実施の形態１の構成において、導電型をｐ型にした素子構成の駆動方法であって、前記半導体装置駆動方法の実施の形態１と同様な方法で駆動する方法である。
【００３１】
本発明に係る実施の形態３の半導体装置駆動方法は、図１に示す本発明に係る半導体装置の実施の形態１の駆動方法であり、図６に示すように、ボディ電極１２にソース電極１１と同じ電圧を印加していくのと同時に、ゲート電極９にしきい値電圧以下のバイアスを印加していく。ゲート電圧が立ち下がる時間よりも速く、ボディ電圧を立ち下げる。
【００３２】
また、図７に示すように、ボディ電圧が立ち下がって一定値になってから、ゲート電圧を立ち下げるようにしてもよい。立ち下がりのスピードを速めるには、ボディ電圧を立ち下げると同時に、ゲート電圧を立ち上げていく方がよい。
【００３３】
本発明に係る半導体装置駆動方法の実施の形態４は、図１に示す本発明に係る半導体装置の実施の形態１の構成において、導電型をｐ型にした素子構成の駆動方法であって、前記半導体装置駆動方法の実施の形態３と同様な方法で駆動する方法である。
【産業上の利用可能性】
【００３４】
本発明は、ＳＯＩ基板に半導体素子を形成した半導体装置、およびその駆動方法に適用され、特に高耐圧を維持し、オン抵抗を低減することが要求される半導体装置に用いて有効である。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る半導体装置の実施の形態１を示す断面図
【図２】本発明に係る半導体装置の実施の形態１におけるボディ電圧に対するドレイン電流の変化を示す図
【図３】本発明に係る半導体装置の実施の形態１におけるボディ電圧に対するボディ電流の変化を示す図
【図４】本発明に係る半導体装置駆動方法の実施の形態１における半導体装置の電流オン時のタイミング図
【図５】本発明に係る半導体装置駆動方法の実施の形態１における半導体装置の電流オン時のタイミング図
【図６】本発明に係る半導体装置駆動方法の実施の形態３における半導体装置の電流オフ時のタイミング図
【図７】本発明に係る半導体装置駆動方法の実施の形態３における半導体装置の電流オフ時のタイミング図
【図８】従来の半導体素子の素子構造を示す断面図
【符号の説明】
【００３６】
１  シリコン基板
２  埋め込みシリコン酸化膜
３  ｎ型シリコン活性層
４  ｐウェル層
５  ｎ型ドレイン層
６  ｐ型ボディ層
７  ｎ型ソース層
８  ゲート酸化膜
９  ゲート電極
１０  ドレイン電極
１１  ソース電極
１２  ボディ電極
１３  制御回路
【図１】
2005217034.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005217034.tif 000009
【図８】
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