(57)【要約】【課題】  広範囲の電源電圧に亘りスイッチング電源装置の変換効率を向上する。【解決手段】  本発明によるスイッチング電源装置の制御回路(8)は、直流電源(1)の電圧(VDC)を検出する入力電圧検出手段(31)の検出電圧(VDT)が基準電圧(VR2)を超えたときに出力信号(VCP)を発生する比較回路(41)と、トランス(2)のエネルギ放出後にＭＯＳ-ＦＥＴ(3)の両主端子間に印加される電圧(VDS)の谷部電圧を検出する谷部電圧検出回路(51)と、比較回路(41)が出力信号(VCP)を発生しないときは谷部電圧検出回路(51)が最初の谷部電圧を検出したときにＭＯＳ-ＦＥＴ(3)をターンオンさせ、比較回路(41)が出力信号(VCP)を発生したときは谷部電圧検出回路(51)が複数個目の谷部電圧を検出したときにＭＯＳ-ＦＥＴ(3)をターンオンさせる導通制御回路(61)とを備えている。【選択図】  図１
2005278263.tif 000002
【特許請求の範囲】
【請求項１】
直流電源と、１次巻線及び２次巻線を有するトランスと、前記直流電源に前記１次巻線を介して接続されたスイッチング素子と、前記２次巻線に接続され且つ直流出力電圧を発生する整流平滑回路と、前記直流出力電圧が略一定となるように前記スイッチング素子のオン・オフ期間を制御する駆動信号を発生する制御回路とを備えたスイッチング電源装置において、
前記制御回路は、前記直流電源の電圧を検出する入力電圧検出手段の検出電圧が基準電圧を超えたときに出力信号を発生する比較手段と、前記トランスのエネルギ放出後に前記スイッチング素子の両主端子間に印加される電圧の谷部電圧を検出する谷部電圧検出手段と、前記比較手段が前記出力信号を発生しないときは前記谷部電圧検出手段が最初の前記谷部電圧を検出したときに前記スイッチング素子をターンオンさせ、前記比較手段が前記出力信号を発生したときは前記谷部電圧検出手段が複数個目の前記谷部電圧を検出したときに前記スイッチング素子をターンオンさせる導通制御手段とを備えたことを特徴とするスイッチング電源装置。
【請求項２】
直流電源と、１次巻線及び２次巻線並びに駆動巻線を有するトランスと、前記直流電源に前記１次巻線を介して接続されたスイッチング素子と、前記２次巻線に接続され且つ直流出力電圧を発生する整流平滑回路と、前記直流出力電圧が略一定となるように前記スイッチング素子のオン・オフ期間を制御する駆動信号を発生する制御回路とを備えたスイッチング電源装置において、
前記制御回路は、前記スイッチング素子のオン期間中に前記駆動巻線に発生する電圧を検出する入力電圧検出手段と、該入力電圧検出手段の検出電圧が基準電圧を超えたときに出力信号を発生する比較手段と、前記トランスのエネルギ放出後に前記スイッチング素子の両主端子間に印加される電圧の谷部電圧を直接又は間接的に検出する谷部電圧検出手段と、前記比較手段が前記出力信号を発生したときは前記谷部電圧検出手段が最初の前記谷部電圧を検出したときに前記スイッチング素子をターンオンさせ、前記比較手段が前記出力信号を発生しないときは前記谷部電圧検出手段が複数個目の前記谷部電圧を検出したときに前記スイッチング素子をターンオンさせる導通制御手段とを備えたことを特徴とするスイッチング電源装置。
【請求項３】
前記直流電源は、交流電源から入力される交流電圧を直流電圧に変換する入力整流回路を含む請求項１又は２に記載のスイッチング電源装置。
【請求項４】
交流電源に接続され且つ該交流電源の交流電圧を直流電圧に変換する入力整流回路と、１次巻線及び２次巻線を有するトランスと、前記入力整流回路に前記１次巻線を介して接続されたスイッチング素子と、前記２次巻線に接続され且つ直流出力電圧を発生する出力整流平滑回路と、前記直流出力電圧が略一定となるように前記スイッチング素子のオン・オフ期間を制御する駆動信号を発生する制御回路とを備えたスイッチング電源装置において、
前記制御回路は、前記交流電源の交流電圧のピーク値、平均値又は実効値を検出する入力電圧検出手段と、該入力電圧検出手段の検出電圧が基準電圧を超えたときに出力信号を発生する比較手段と、前記トランスのエネルギ放出後に前記スイッチング素子の両主端子間に印加される電圧の谷部電圧を検出する谷部電圧検出手段と、前記比較手段が前記出力信号を発生しないときは前記谷部電圧検出手段が最初の前記谷部電圧を検出したときに前記スイッチング素子をターンオンさせ、前記比較手段が前記出力信号を発生したときは前記谷部電圧検出手段が複数個目の前記谷部電圧を検出したときに前記スイッチング素子をターンオンさせる導通制御手段とを備えたことを特徴とするスイッチング電源装置。
【請求項５】
前記比較手段は、電源電圧の上昇に伴って前記出力信号を切り換える際の前記基準電圧と、前記電源電圧の低下に伴って前記出力信号を切り換える際の前記基準電圧とが互いに異なるヒステリシス特性を有する請求項１〜４の何れか１項に記載のスイッチング電源装置。
【請求項６】
前記比較手段は、前記入力電圧検出手段の複数の検出電圧と前記基準電圧とをそれぞれ比較して複数の出力信号を発生し、
前記導通制御手段は、前記比較手段から出力された前記複数の出力信号により、前記谷部電圧検出手段にて検出したそれぞれ異なる複数個目の前記谷部電圧で前記スイッチング素子をターンオンさせる請求項１〜５の何れか１項に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広範囲の電源電圧に亘って変換効率の向上が可能なスイッチング電源装置に関する。
【背景技術】
【０００２】
公知の技術である擬似共振（部分電圧共振）方式のフライバック型スイッチング電源装置は、簡素な回路構成で変換効率が高く且つ発生ノイズが少ない長所を有するため、従来から広く使用されている。例えば、下記の特許文献１には、上記の類の擬似共振方式スイッチング電源装置が開示されている。しかし、このスイッチング電源装置では、負荷が一定の状態で商用交流電源からの入力電圧が変動すると、スイッチング素子のスイッチング周波数が変化する問題点があった。例えば、定格出力電力が１００[Ｗ]で且つ商用交流入力電圧が８５〜２６４[Ｖ]の全世界の電源電圧に対応可能な上記のスイッチング電源装置を考えた場合、商用交流入力電圧が８５[Ｖ]のときのスイッチング素子のスイッチング周波数を５０[kHz]とすると、商用交流入力電圧が２６４[Ｖ]のときのスイッチング素子のスイッチング周波数は１００[kHz]まで増加する。
【０００３】
【特許文献１】特開２００３−６１３４５号公報（第７頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記のスイッチング電源装置では、トランスの１次巻線に印加される電源電圧の上昇に伴ってスイッチング素子のオン期間が短くなるため、高いレンジ（１８５〜２６４[Ｖ]）の電源電圧が入力された場合、スイッチング素子のスイッチング周波数が増加し、これに伴ってスイッチング回数も増加する。したがって、高いレンジの電源電圧入力時において、スイッチング損失が増加し、変換効率が低下する問題点があった。
【０００５】
一方、下記の特許文献２では、２次側の負荷状態を判定して最小オフ期間を切り換えることにより擬似共振動作と周波数低減動作とを切り換えるＤＣ−ＤＣコンバータが開示されている。このＤＣ−ＤＣコンバータでは、重負荷時に擬似共振動作、軽負荷時に周波数低減動作に切り換えることにより、軽負荷時でのスイッチング素子の単位時間当たりのスイッチング回数の増加を抑え、軽負荷時におけるスイッチング損失の低減を図っている。しかし、高いレンジの電源電圧が入力された場合は、前記と同様の理由によりスイッチング素子のスイッチング周波数が増加するため、スイッチング素子の単位時間当たりのスイッチング回数が増加する。したがって、上記のＤＣ−ＤＣコンバータにおいても、高いレンジの電源電圧入力時にスイッチング損失が増加し、変換効率が低下する問題点があった。また、擬似共振動作から周波数低減動作への移行時又は前記とは逆の移行時にトランスの発振周波数が不連続的に変化するため、トランスに流れる電流のピーク値もトランスの発振周波数にしたがって大きく変化する。そのため、負荷の条件によってはトランスの振動が可聴音となり、トランスから騒音が発生する問題点があった。
【０００６】
【特許文献２】特開２００１−２３１２５７号公報（第２５頁、図１）
【０００７】
そこで、本発明は、広範囲の電源電圧に亘って変換効率を向上すると共に、トランス等からの騒音を抑制できるスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明によるスイッチング電源装置は、直流電源(1)と、１次巻線(2a)及び２次巻線(2b)を有するトランス(2)と、直流電源(1)にトランス(2)の１次巻線(2a)を介して接続されたスイッチング素子(3)と、トランス(2)の２次巻線(2b)に接続され且つ直流出力電圧(VOUT)を発生する整流平滑回路(6)と、直流出力電圧(VOUT)が略一定となるようにスイッチング素子(3)のオン・オフ期間を制御する駆動信号(VG)を発生する制御回路(8)とを備えている。制御回路(8)は、直流電源(1)の電圧(VDC)を検出する入力電圧検出手段(31)の検出電圧(VDT)が基準電圧(VR2)を超えたときに出力信号(VCP)を発生する比較手段(41)と、トランス(2)のエネルギ放出後にスイッチング素子(3)の両主端子間に印加される電圧(VDS)の谷部電圧を検出する谷部電圧検出手段(51)と、比較手段(41)が出力信号(VCP)を発生しないときは谷部電圧検出手段(51)が最初の谷部電圧を検出したときにスイッチング素子(3)をターンオンさせ、比較手段(41)が出力信号(VCP)を発生したときは谷部電圧検出手段(51)が複数個目の谷部電圧を検出したときにスイッチング素子(3)をターンオンさせる導通制御手段(61)とを備えている。
【０００９】
直流電源(1)の電圧(VDC)が低いときは、スイッチング素子(3)の両主端子間電圧(VDS)の最初の谷部電圧でスイッチング素子(3)がターンオンするため、トランス(2)のエネルギ放出後にスイッチング素子(3)の両主端子間に印加される電圧(VDS)が谷部電圧となったときにスイッチング素子(3)をオフ状態からオン状態に切り換える擬似共振動作が行われる。また、直流電源(1)の電圧(VDC)が高くなり、入力電圧検出手段(31)の検出電圧(VDT)が基準電圧(VR2)を超え、且つスイッチング素子(3)の両主端子間電圧(VDS)の複数個目の谷部電圧を谷部電圧検出手段(51)が検出したとき、導通制御手段(61)はスイッチング素子(3)を遅れてターンオンさせるため、スイッチング素子(3)のオフ期間が延長され、スイッチング素子(3)のスイッチング周波数が低下する。したがって、スイッチング素子(3)のスイッチング回数を減少させてスイッチング損失を低減でき、広範囲の電源電圧に亘ってスイッチング電源装置の変換効率を向上することが可能となる。
【発明の効果】
【００１０】
本発明によれば、電源電圧が高い場合においてスイッチング素子でのスイッチング損失を低減できるので、広範囲の電源電圧に亘ってスイッチング電源装置の変換効率を向上することが可能となる。したがって、全世界の電源電圧に対応可能で且つ低損失のスイッチング電源装置を容易に得ることができる。また、電源電圧に依存して擬似共振動作とスイッチング周波数を低下させる動作とに切り換えられるので、実際に使用する場合にはそれらの動作は何れか一方に固定される。このため、擬似共振動作とスイッチング周波数を低下させる動作との切換時にトランス等から発生する騒音を抑制することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明によるスイッチング電源装置の５つの実施形態を図１〜図２０に基づいて説明する。
【実施例１】
【００１２】
本発明の第１の実施形態を示す実施例１のスイッチング電源装置は、図１に示すように、直流電源(1)と、直流電源(1)に対して直列に接続されたトランス(2)の１次巻線(2a)及びスイッチング素子としてのＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果トランジスタ）(3)と、トランス(2)の２次巻線(2b)に接続された出力整流ダイオード(4)及び出力平滑コンデンサ(5)から成り且つ直流出力電圧ＶOUTを発生する出力整流平滑回路(6)と、直流出力電圧ＶOUTを検出する出力電圧検出回路(7)と、出力電圧検出回路(7)からの検出信号ＶFBに基づいて直流出力電圧ＶOUTのレベルが略一定となるようにＭＯＳ-ＦＥＴ(3)のオン・オフ期間を制御する駆動信号ＶGを発生するオン・オフ信号発生手段(24)を有する制御回路(8)と、トランス(2)の１次巻線(2a)又はＭＯＳ-ＦＥＴ(3)に流れる電流ＩDを電圧として検出し且つその検出信号ＶOCPを制御回路(8)に出力する電流検出用抵抗(9)とを備えている。更に、制御回路(8)は、直流電源(1)からの直流入力電圧ＶDCを検出する入力電圧検出手段(31)と、入力電圧検出手段(31)の検出電圧ＶDTと基準電圧ＶR2とを比較して高い電圧(Ｈ)レベル又は低い電圧(Ｌ)レベルの出力信号ＶCPを発生する比較手段としての比較回路(41)と、トランス(2)のエネルギ放出後にＭＯＳ-ＦＥＴ(3)のドレイン・ソース端子間に印加されるドレイン・ソース間電圧ＶDSと相似なトランス(2)の駆動巻線(2c)に発生するリンギング電圧ＶRGの谷部電圧を検出する谷部電圧検出手段としての谷部電圧検出回路(51)と、比較回路(41)の出力信号ＶCPが高い電圧(Ｈ)レベルのときは谷部電圧検出回路(51)が最初の谷部電圧を検出したときにＭＯＳ-ＦＥＴ(3)をターンオンさせ、比較回路(41)の出力信号ＶCPが低い電圧(Ｌ)レベルのときは谷部電圧検出回路(51)が２個目の谷部電圧を検出したときにＭＯＳ-ＦＥＴ(3)をターンオンさせる出力信号ＶONを発生する導通制御手段としての導通制御回路(61)とを備えている。
【００１３】
図１のスイッチング電源装置の各回路の詳細を図２に示す。図２に示すように、直流電源(1)は、交流電源(1a)に入力フィルタ回路(1b)を介して接続された整流ブリッジ回路(1c)と、整流ブリッジ回路(1c)の整流出力端子に接続された入力平滑コンデンサ(1d)とで構成される。直流電源(1)を構成する整流ブリッジ回路(1c)には、起動時に制御回路(8)へ駆動用電力を供給する起動抵抗(10)が接続されている。駆動巻線(2c)は、１次巻線(2a)及び２次巻線(2b)と電磁的に結合してトランス(2)を構成する。トランス(2)を構成する駆動巻線(2c)には、整流ダイオード(11)及び駆動用平滑コンデンサ(12)から成り且つ制御回路(8)を駆動する直流電圧ＶINを出力する補助整流平滑回路(13)が接続されている。また、出力電圧検出回路(7)の検出出力は、フォトカプラ(14)を構成する発光素子(14a)及び受光素子(14b)を介してトランス(2)の１次側に伝達され、受光素子(14b)及びプルアップ抵抗(15)の接続点に発生する電圧ＶFBが出力電圧検出回路(7)からの検出信号として制御回路(8)を構成するオン・オフ信号発生手段(24)に入力される。
【００１４】
オン・オフ信号発生手段(24)は、トランス(2)の１次巻線(2a)又はＭＯＳ-ＦＥＴ(3)に流れる最大電流値を規定する基準電圧ＶR1を発生する基準電源(16)と、電流検出用抵抗(9)の検出信号ＶOCPの電圧レベルが基準電源(16)の基準電圧ＶR1のレベルに達したときにＭＯＳ-ＦＥＴ(3)をオフ状態にする高い電圧(Ｈ)レベルの信号Ｖ1を出力する過電流制限用コンパレータ(17)と、電流検出用抵抗(9)の検出信号ＶOCPの電圧レベルが出力電圧検出回路(7)からの検出信号ＶFBの電圧レベルに達したときに高い電圧(Ｈ)レベルの信号Ｖ2を出力する電流モード制御用コンパレータ(18)と、過電流制限用コンパレータ(17)の出力信号Ｖ1と電流モード制御用コンパレータ(18)の出力信号Ｖ2との論理和信号Ｖ3を出力するＯＲゲート(19)と、ＭＯＳ-ＦＥＴ(3)がオフしてから一定の時間が経過する毎にパルス信号Ｖ4を出力するパルス発生器(20)と、導通制御回路(61)の出力信号ＶONによりセット状態となり緩衝増幅器(22)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルの駆動信号ＶGを出力し、ＯＲゲート(19)の論理和信号Ｖ3によりリセット状態となり緩衝増幅器(22)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に低い電圧(Ｌ)レベルの駆動信号ＶGを出力するＲ-Ｓフリップフロップ(21)と、起動抵抗(10)又は補助整流平滑回路(13)からの直流電圧ＶINが駆動電圧に達したときに制御回路(8)を構成する各素子に駆動用直流電力を供給し且つ直流電圧ＶINが停止電圧まで低下したときに前記の各素子への駆動用直流電力の供給を停止する制御電源回路(23)とから構成される。
【００１５】
入力電圧検出手段(31)は、直流電源(1)を構成する出力平滑コンデンサ(1d)と並列に接続された２つの分圧抵抗(32,33)から成り、直流電源(1)からの直流入力電圧ＶDCを分圧してそれらの分圧点から検出電圧ＶDTを出力する。比較回路(41)は、直流入力電圧ＶDCに応じてスイッチング制御形態を切り換えるための電圧レベルを規定する基準電圧ＶR2を発生する基準電源(42)と、入力電圧検出手段(31)の検出電圧ＶDTが基準電源(42)の基準電圧ＶR2に達しないときに低い電圧(Ｌ)レベルの出力信号を発生し、入力電圧検出手段(31)の検出電圧ＶDTが基準電源(42)の基準電圧ＶR2を超えたときに高い電圧(Ｈ)レベルの出力信号を発生する入力電圧比較用コンパレータ(43)と、入力電圧比較用コンパレータ(43)の出力信号の反転信号を比較信号ＶCPとして出力する反転器(44)とから構成される。図２に示す比較回路(41)は、交流電源(1a)から低いレンジ（８５〜１３５[Ｖ]）の交流電圧が入力されたときは、入力電圧検出手段(31)の検出電圧ＶDTが基準電源(42)の基準電圧ＶR2に達しないため、入力電圧比較用コンパレータ(43)から低い電圧(Ｌ)レベルの信号が出力され、反転器(44)から高い電圧(Ｈ)レベルの比較信号ＶCP（図７(Ｄ)に図示）として出力される。また、交流電源(1a)から高いレンジ（１８５〜２６４[Ｖ]）の交流電圧が入力されたときは、入力電圧検出手段(31)の検出電圧ＶDTが基準電源(42)の基準電圧ＶR2を超えるため、入力電圧比較用コンパレータ(43)から高い電圧(Ｈ)レベルの信号が出力され、反転器(44)から低い電圧(Ｌ)レベルの比較信号ＶCP（図８(Ｄ)に図示）として出力される。
【００１６】
谷部電圧検出回路(51)は、図３に示すように、トランス(2)の駆動巻線(2c)の両端に直列に接続されたクリッピングダイオード(52)及び分圧抵抗(53,54)と、一方の分圧抵抗(54)と並列に接続されたコンデンサ(55)と、閾値電圧ＶTHを発生する基準電源(56)と、コンデンサ(55)の充電電圧ＶBMが基準電源(56)の閾値電圧ＶTHより低いときに低い(Ｌ)レベルの出力電圧ＶBDを発生し、コンデンサ(55)の充電電圧ＶBMが基準電源(56)の閾値電圧ＶTHのレベルより高いときに高い(Ｈ)レベルの出力電圧ＶBDを発生するコンパレータ(57)とから構成される。即ち、図３に示す谷部電圧検出回路(51)は、ＭＯＳ-ＦＥＴ(3)のオフ期間中にトランス(2)の駆動巻線(2c)に発生するＭＯＳ-ＦＥＴ(3)のドレイン・ソース間電圧ＶDS（図４(Ａ)に図示）と相似なリンギング電圧ＶRGをクリッピングダイオード(52)、分圧抵抗(53,54)及びコンデンサ(55)により図４(Ｃ)に示すように波形整形し、図４(Ｃ)に示すコンデンサ(55)の充電電圧ＶBMと基準電源(56)の閾値電圧ＶTHとをコンパレータ(57)で比較することにより図４(Ｄ)に示すパルス列電圧ＶBDに変換し出力する。このため、図４(Ａ)〜(Ｄ)に示すように、コンパレータ(57)から出力されるパルス列電圧ＶBDの立ち下がりエッジをＭＯＳ-ＦＥＴ(3)のドレイン・ソース間電圧ＶDSの谷部電圧として検出することができる。
【００１７】
また、谷部電圧検出回路(51)は図５に示すように構成することもできる。図５に示す谷部電圧検出回路(51)は、トランス(2)の駆動巻線(2c)の両端に接続された分圧抵抗(53,54)と、閾値電圧ＶTHを発生する基準電源(56)と、分圧抵抗(53,54)の分圧点の電圧ＶBMが基準電源(56)の閾値電圧ＶTHのレベルより低いときに低い(Ｌ)レベルの出力電圧ＶBDを発生し、分圧抵抗(53,54)の分圧点の電圧ＶBMが基準電源(56)の閾値電圧ＶTHのレベルより高いときに高い(Ｈ)レベルの出力電圧ＶBDを発生するコンパレータ(57)と、コンパレータ(57)の出力から形成されるパルス列電圧ＶBDを一定時間ｔDだけ遅延させる遅延回路(58)とから構成される。即ち、図５に示す谷部電圧検出回路(51)は、ＭＯＳ-ＦＥＴ(3)のオフ期間中にトランス(2)の駆動巻線(2c)に発生するＭＯＳ-ＦＥＴ(3)のドレイン・ソース間電圧ＶDS（図６(Ａ)に図示）と相似なリンギング電圧ＶRGを分圧抵抗(53,54)により分圧し、図６(Ｃ)に示す分圧抵抗(53,54)の分圧点の電圧ＶBMと基準電源(56)の閾値電圧ＶTHとをコンパレータ(57)で比較することにより図６(Ｄ)に示すパルス列電圧ＶBDに変換し、コンパレータ(57)からのパルス列電圧ＶBDを遅延回路(58)にて一定時間ｔDだけ遅延させることにより、図６(Ａ)〜(Ｄ)に示すようにコンパレータ(57)から出力されるパルス列電圧ＶBDの立ち下がりエッジをＭＯＳ-ＦＥＴ(3)のドレイン・ソース間電圧ＶDSの谷部電圧に一致させる。これにより、図５に示す谷部電圧検出回路(51)でもコンパレータ(57)から出力されるパルス列電圧ＶBDの立ち下がりエッジをＭＯＳ-ＦＥＴ(3)のドレイン・ソース間電圧ＶDSの谷部電圧として検出することができる。
【００１８】
導通制御回路(61)は、図２に示すように、Ｒ-Ｓフリップフロップ(21)の出力信号ＶGの立ち上がりによってリセットされるリセット端子(R)を有する第１及び第２のＤフリップフロップ(62,63)を有する。谷部電圧検出回路(51)の出力信号ＶBDは第１及び第２のＤフリップフロップ(62,63)のクロック入力端子(CLK)に入力され、第１のＤフリップフロップ(62)の信号入力端子(D)は高い電圧(Ｈ)レベル（ＲＥＧ）に保持され、第２のＤフリップフロップ(63)の信号入力端子(D)は第１のＤフリップフロップ(62)の信号出力端子(Q)に接続され、ＯＲゲート(65)の各入力端子は第２のＤフリップフロップ(63)の信号出力端子(Q)とパルス発生器(20)及びＡＮＤゲート(64)の各出力端子に接続されている。ＡＮＤゲート(64)の一方の入力端子は第１のＤフリップフロップ(62)の信号出力端子(Q)に接続され、他方の入力端子は比較回路(41)の反転器(44)に接続されている。ＯＲゲート(65)の出力端子はＲ-Ｓフリップフロップ(21)のセット端子(S)に接続されている。クロック入力端子(CLK)に入力される谷部電圧検出回路(51)の出力信号ＶBDの最初の立ち下がりエッジに同期して第１のＤフリップフロップ(62)の出力信号ＶDF1の出力レベルが高い電圧(Ｈ)レベルとなる。クロック入力端子(CLK)に入力される谷部電圧検出回路(51)の出力信号ＶBDの２個目の立ち下がりエッジに同期して第２のＤフリップフロップ(63)の出力信号ＶDF2の出力レベルが高い電圧(Ｈ)レベルとなる。図２に示す導通制御回路(61)は、交流電源(1a)から低いレンジ（８５〜１３５[Ｖ]）の交流電圧が入力されたときは、比較回路(41)の出力信号ＶCPが高い電圧(Ｈ)レベルであり、クロック入力端子(CLK)に入力される谷部電圧検出回路(51)の出力信号ＶBDの最初の立ち下がりエッジに同期して出力される第１のＤフリップフロップ(62)の出力信号ＶDF1が高い電圧(Ｈ)レベルであるから、ＡＮＤゲート(64)の出力信号ＶADは高い電圧(Ｈ)レベルとなる。ＡＮＤゲート(64)の出力信号ＶADはＯＲゲート(65)を介してＲ-Ｓフリップフロップ(21)のセット端子(S)に入力され、緩衝増幅器(22)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に付与される駆動信号ＶGが高い電圧(Ｈ)レベルとなる。これにより、低いレンジの電源電圧入力時は谷部電圧検出回路(51)が最初の谷部電圧を検出したときにＭＯＳ-ＦＥＴ(3)をターンオンさせることができる。また、交流電源(1a)から高いレンジ（１８５〜２６４[Ｖ]）の交流電圧が入力されたときは、比較回路(41)の出力信号ＶCPが低い電圧(Ｌ)レベルであるから、ＡＮＤゲート(64)の出力信号ＶADは低い電圧(Ｌ)レベルとなり、Ｒ-Ｓフリップフロップ(21)をセット状態にすることができない。一方、クロック入力端子(CLK)に入力される谷部電圧検出回路(51)の出力信号ＶBDの２個目の立ち下がりエッジに同期して第２のＤフリップフロップ(63)の出力信号ＶDF2の出力レベルが高い電圧(Ｈ)レベルとなるため、第２のＤフリップフロップ(63)の出力信号ＶDF2がＯＲゲート(65)を介してＲ-Ｓフリップフロップ(21)のセット端子(S)に入力され、ＭＯＳ-ＦＥＴ(3)のゲート端子に付与される駆動信号ＶGが高い電圧(Ｈ)レベルとなる。これにより、高いレンジの電源電圧入力時は谷部電圧検出回路(51)が２個目の谷部電圧を検出したときにＭＯＳ-ＦＥＴ(3)をターンオンさせることができる。
【００１９】
次に、図２に示す実施例１のスイッチング電源の動作について説明する。交流電源(1a)から低いレンジ（８５〜１３５[Ｖ]）の交流電圧が入力されたときは、図７(Ｄ)に示すように比較回路(41)の反転器(44)から出力される比較信号ＶCPが高い電圧(Ｈ)レベルとなる。また、ＭＯＳ-ＦＥＴ(3)のオフ期間中にドレイン・ソース端子間に印加されていたドレイン・ソース間電圧ＶDSが図７(Ｂ)に示すようにトランス(2)のフライバックエネルギの放出完了と同時に降下し始め、ドレイン・ソース間電圧ＶDSの谷部電圧近辺で谷部電圧検出回路(51)の出力信号ＶBDが図７(Ｃ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなる。これにより、図７(Ｃ)に示す谷部電圧検出回路(51)の出力信号ＶBDの最初の立ち下がりエッジに同期して導通制御回路(61)の第１のＤフリップフロップ(62)の信号出力端子(Q)から高い電圧(Ｈ)レベルまで上昇する信号ＶDF1が出力される。このため、谷部電圧検出回路(51)の出力信号ＶBDの最初の立ち下がりエッジに同期して高い電圧(Ｈ)レベルまで上昇する論理積信号ＶADがＡＮＤゲート(64)から出力される。また、導通制御回路(61)の第２のＤフリップフロップ(63)の信号出力端子(Q)からは低い電圧(Ｌ)レベルの信号ＶDF2が出力されるため、ＯＲゲート(65)からは谷部電圧検出回路(51)の出力信号ＶBDの最初の立ち下がりエッジに同期して高い電圧(Ｈ)レベルまで上昇する論理和信号ＶONが出力され、Ｒ-Ｓフリップフロップ(21)がセット状態となる。これにより、図７(Ｃ)に示す谷部電圧検出回路(51)の出力信号ＶBDの最初の立ち下がりエッジに同期してＲ-Ｓフリップフロップ(21)から緩衝増幅器(22)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に付与される駆動信号ＶGが低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルに切り換えられ、ＭＯＳ-ＦＥＴ(3)がターンオンする。これにより、ＭＯＳ-ＦＥＴ(3)に流れるドレイン電流ＩDが図７(Ａ)に示すように直線的に増加する。電流検出用抵抗(9)の検出電圧ＶOCPが出力電圧検出回路(7)からの検出信号ＶFBの電圧レベルに達すると、電流モード制御用コンパレータ(18)から高い電圧(Ｈ)レベルの信号Ｖ2が出力され、Ｒ-Ｓフリップフロップ(21)がリセット状態となる。これにより、Ｒ-Ｓフリップフロップ(21)から緩衝増幅器(22)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に付与される駆動信号ＶGが高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、ＭＯＳ-ＦＥＴ(3)がオン状態からオフ状態となる。以上の過程の繰り返しによって、低いレンジの電源電圧入力時は、トランス(2)のフライバックエネルギの放出が終了してＭＯＳ-ＦＥＴ(3)のドレイン・ソース間電圧ＶDSが谷部電圧に達すると同時にＭＯＳ-ＦＥＴ(3)がターンオンする擬似共振動作が行われる。
【００２０】
また、交流電源(1a)から高いレンジ（１８５〜２６４[Ｖ]）の交流電圧が入力されたときは、ＭＯＳ-ＦＥＴ(3)のオフ期間中にドレイン・ソース端子間に印加されていたドレイン・ソース間電圧ＶDSが図８(Ｂ)に示すようにトランス(2)のフライバックエネルギの放出完了と同時に降下し始め、ドレイン・ソース間電圧ＶDSの谷部電圧近辺で谷部電圧検出回路(51)の出力信号ＶBDが図８(Ｃ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなる。また、比較回路(41)の反転器(44)から出力される比較信号ＶCPは図８(Ｄ)に示すように低い電圧(Ｌ)レベルとなるため、谷部電圧検出回路(51)の出力信号ＶBDの最初の立ち下がりエッジに同期して導通制御回路(61)の第１のＤフリップフロップ(62)の信号出力端子(Q)から出力される高い電圧(Ｈ)レベルまで上昇する信号ＶDF1はＡＮＤゲート(64)により阻止される。このため、ＡＮＤゲート(64)からは低い電圧(Ｌ)レベルの論理積信号ＶADが出力され、ＯＲゲート(65)に入力される。一方、導通制御回路(61)の第２のＤフリップフロップ(63)の信号出力端子(Q)からは、図８(Ｃ)に示す谷部電圧検出回路(51)の出力信号ＶBDの２個目の立ち下がりエッジに同期して高い電圧(Ｈ)レベルまで上昇する信号ＶDF2が出力され、ＯＲゲート(65)に入力される。このため、ＯＲゲート(65)からは谷部電圧検出回路(51)の出力信号ＶBDの２個目の立ち下がりエッジに同期して高い電圧(Ｈ)レベルまで上昇する論理和信号ＶONが出力され、Ｒ-Ｓフリップフロップ(21)がセット状態となる。これにより、図８(Ｃ)に示す谷部電圧検出回路(51)の出力信号ＶBDの２個目の立ち下がりエッジに同期してＲ-Ｓフリップフロップ(21)から緩衝増幅器(22)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に付与される駆動信号ＶGが低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルに切り換えられ、ＭＯＳ-ＦＥＴ(3)がターンオンする。これにより、ＭＯＳ-ＦＥＴ(3)に流れるドレイン電流ＩDが図８(Ａ)に示すように直線的に増加する。電流検出用抵抗(9)の検出電圧ＶOCPが出力電圧検出回路(7)からの検出信号ＶFBの電圧レベルに達すると、電流モード制御用コンパレータ(18)から高い電圧(Ｈ)レベルの信号Ｖ2が出力され、Ｒ-Ｓフリップフロップ(23)がリセット状態となる。これにより、Ｒ-Ｓフリップフロップ(23)から緩衝増幅器(22)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に付与される駆動信号ＶGが高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルに切り換えられ、ＭＯＳ-ＦＥＴ(3)がオン状態からオフ状態となる。したがって、高いレンジの電源電圧入力時は、ＭＯＳ-ＦＥＴ(3)のオフ期間中に発生するドレイン・ソース間電圧ＶDSの２個目の谷部電圧でＭＯＳ-ＦＥＴ(3)がターンオンするため、ＭＯＳ-ＦＥＴ(3)のオフ期間が延長され、ＭＯＳ-ＦＥＴ(3)のスイッチング周波数が低下する周波数低減動作となる。
【００２１】
図２に示すスイッチング電源装置の交流電源(1a)の交流入力電圧に対するＭＯＳ-ＦＥＴ(3)のスイッチング周波数特性を図９に示す。交流電源(1a)の交流入力電圧が８５Ｖから例えば１６０Ｖまでの低いレンジの領域では擬似共振動作が行われ、交流入力電圧の上昇に伴ってＭＯＳ-ＦＥＴ(3)のスイッチング周波数が５０kHzから指数関数的に増加する。交流電源(1a)の交流入力電圧が１６０Ｖに達すると、擬似共振動作から周波数低減動作に移行し、ＭＯＳ-ＦＥＴ(3)のスイッチング周波数が急激に減少する。交流電源(1a)の交流入力電圧が１６０Ｖから２６４Ｖまでの高いレンジの領域に達すると、周波数低減動作により交流入力電圧の上昇に伴ってＭＯＳ-ＦＥＴ(3)のスイッチング周波数が８０kHz程度まで指数関数的に増加する。したがって、交流電源(1a)の交流入力電圧が８５Ｖから２６４Ｖまでの範囲において、従来のスイッチング電源装置のスイッチング周波数が破線部に示すように５０kHzから１００kHzまで指数関数的に上昇するのに対し、図２に示す実施例１のスイッチング電源装置では、交流電源(1a)の交流入力電圧が例えば１６０Ｖに達した時点で擬似共振動作から周波数低減動作に移行することにより、スイッチング電源装置のスイッチング周波数の上昇幅を５０kHzから８０kHzまでの範囲に抑えることができる。
【００２２】
実施例１では、交流電源(1a)から低いレンジ（８５〜１３５[Ｖ]）の交流電圧が入力されたとき、ＭＯＳ-ＦＥＴ(3)のドレイン・ソース間電圧ＶDSの最初の谷部電圧でＭＯＳ-ＦＥＴ(3)がターンオンするため、トランス(2)のエネルギ放出後にＭＯＳ-ＦＥＴ(3)のドレイン・ソース端子間に印加される電圧ＶDSが谷部電圧になると同時にＭＯＳ-ＦＥＴ(3)をオフ状態からオン状態に切り換える擬似共振動作が行われる。また、交流電源(1a)から高いレンジ（１８５〜２６４[Ｖ]）の交流電圧が入力されたときは、入力電圧検出手段(31)の検出電圧ＶDTが基準電圧ＶR2を超え、且つＭＯＳ-ＦＥＴ(3)のドレイン・ソース間電圧ＶDSの２個目の谷部電圧を谷部電圧検出回路(51)にて検出したときに、導通制御回路(61)によりＭＯＳ-ＦＥＴ(3)が遅れてターンオンするので、ＭＯＳ-ＦＥＴ(3)のオフ期間が延長され、ＭＯＳ-ＦＥＴ(3)のスイッチング周波数が低下する。したがって、ＭＯＳ-ＦＥＴ(3)のスイッチング回数を減少させてスイッチング損失を低減できるので、広範囲の電源電圧に亘ってスイッチング電源装置の変換効率を向上することが可能となる。また、直流電源(1)からの直流入力電圧ＶDCに依存して擬似共振動作とＭＯＳ-ＦＥＴ(3)のスイッチング周波数を低下させる動作とに切り換えられるので、実際に使用する場合にはそれらの動作は何れか一方に固定される。このため、ＭＯＳ-ＦＥＴ(3)のスイッチング制御形態を切り換える際にトランス(2)等から発生する騒音を抑制することができる。
【実施例２】
【００２３】
図２に示す実施例１は変更が可能である。例えば、本発明の第２の実施形態を示す実施例２のスイッチング電源装置は、図１０に示すように、図２に示す入力電圧検出手段(31)を構成する２つの分圧抵抗(32,33)を入力フィルタ回路(1b)の出力端子と１次側接地端子との間に接続し、図２に示す比較回路(41)を構成する反転器(44)をＲ-Ｓフリップフロップ(45)及びワンショットパルス発生器(46)に変更したものである。図１０に示す入力電圧検出手段(31)は、交流電源(1a)から入力フィルタ回路(1b)を介して出力される交流入力電圧ＶACを２つの分圧抵抗(32,33)により分圧してそれらの分圧点から検出電圧ＶDTを出力する。Ｒ-Ｓフリップフロップ(45)は、比較回路(41)を構成する入力電圧比較用コンパレータ(43)から出力される高い電圧(Ｈ)レベルの出力信号によりセット状態となり、スイッチング電源装置の起動時にワンショットパルス発生器(46)から出力される単発のパルス信号によりリセット状態となる。その他の構成は、図２に示す実施例１のスイッチング電源装置と略同様である。
【００２４】
図１０に示す実施例２のスイッチング電源装置では、交流電源(1a)から低いレンジ（８５〜１３５[Ｖ]）の交流電圧が入力されたときは、入力電圧検出手段(31)を構成する分圧抵抗(32,33)の分圧点に発生する検出電圧ＶDTのピーク値が比較回路(41)を構成する基準電源(42)の基準電圧ＶR2を超えないため、入力電圧比較用コンパレータ(43)から低い電圧(Ｌ)レベルの出力信号が発生し、Ｒ-Ｓフリップフロップ(45)のセット端子(S)に付与される。一方、Ｒ-Ｓフリップフロップ(45)のリセット端子(R)には、装置起動時にワンショットパルス発生器(46)から単発のパルス信号が既に付与されているため、Ｒ-Ｓフリップフロップ(45)はリセット状態を保持し、反転出力端子から高い電圧(Ｈ)レベルの比較信号ＶCPが出力される。これ以降は、図２に示す実施例１の回路と略同様の動作が行われ、トランス(2)のフライバックエネルギの放出が終了してＭＯＳ-ＦＥＴ(3)のドレイン・ソース間電圧ＶDSが谷部電圧に達すると同時にＭＯＳ-ＦＥＴ(3)がターンオンする擬似共振動作が行われる。
【００２５】
また、交流電源(1a)から高いレンジ（１８５〜２６４[Ｖ]）の交流電圧が入力されたときは、入力電圧検出手段(31)を構成する分圧抵抗(32,33)の分圧点に発生する検出電圧ＶDTのピーク値が比較回路(41)を構成する基準電源(42)の基準電圧ＶR2を超えるため、入力電圧比較用コンパレータ(43)から高い電圧(Ｈ)レベルの出力信号が発生し、Ｒ-Ｓフリップフロップ(45)のセット端子(S)に付与される。これにより、Ｒ-Ｓフリップフロップ(45)がセット状態となり、反転出力端子から低い電圧(Ｌ)レベルの比較信号ＶCPが出力される。Ｒ-Ｓフリップフロップ(45)は、ワンショットパルス発生器(46)からリセット端子(R)に単発のパルス信号が再度入力されるまでセット状態を保持する。これ以降は、図２に示す実施例１の回路と略同様の動作が行われ、ＭＯＳ-ＦＥＴ(3)のオフ期間中に発生するドレイン・ソース間電圧ＶDSの２個目の谷部電圧でＭＯＳ-ＦＥＴ(3)がターンオンするため、ＭＯＳ-ＦＥＴ(3)のオフ期間が延長され、ＭＯＳ-ＦＥＴ(3)のスイッチング周波数が低下する周波数低減動作となる。
【００２６】
実施例２では、交流電源(1a)から入力フィルタ回路(1b)を介して出力される交流入力電圧ＶACを入力電圧検出手段(31)にて検出し、その検出電圧ＶDTのピーク値を比較回路(41)にて基準電圧ＶR2と比較し、その比較出力信号の電圧レベルをＲ-Ｓフリップフロップ(45)にて保持するため、入力電圧検出手段(31)での電力損失を最小限に抑えることができる。したがって、広範囲の電源電圧に亘ってスイッチング電源装置の変換効率を更に向上することが可能となる。なお、交流入力電圧ＶACの検出電圧ＶDTのピーク値を比較回路(41)にて比較する代わりに、交流入力電圧ＶACの検出電圧ＶDTの平均値又は実効値を比較回路(41)にて比較しても同様の作用効果が得られる。
【実施例３】
【００２７】
本発明の第３の実施形態を示す実施例３のスイッチング電源装置は、図１１に示すように、ＭＯＳ-ＦＥＴ(3)のオン期間中にトランス(2)の駆動巻線(2c)に発生する電圧ＶRGを検出する入力電圧検出手段としてのレベルシフト回路(34)を設け、図２に示す比較回路(41)を構成する反転器(44)をＤフリップフロップ(47)に変更したものである。レベルシフト回路(34)は、制御電源回路(23)の出力端子とトランス(2)の駆動巻線(2c)に接続された補助整流平滑回路(13)を構成する整流ダイオード(11)のアノード端子との間に接続された２つのレベルシフト用抵抗(35,36)から成り、ＭＯＳ-ＦＥＴ(3)のオン期間中にトランス(2)の駆動巻線(2c)に発生する負極性の電圧ＶRGを正方向にレベルシフトしたトランス(2)の駆動巻線(2c)の検出電圧ＶDTを２つのレベルシフト用抵抗(35,36)の接続点から出力する。Ｄフリップフロップ(47)は、信号入力端子(D)に入力される入力電圧比較用コンパレータ(43)の出力信号をクロック入力端子(CLK)に入力されるＲ-Ｓフリップフロップ(21)の出力信号ＶGの立ち下がりエッジに同期する比較信号ＶCPとして信号出力端子(Q)から出力する。その他の構成は、図２に示す実施例１のスイッチング電源装置と略同様である。
【００２８】
図１１に示す実施例３のスイッチング電源装置では、ＭＯＳ-ＦＥＴ(3)のオン期間中は、ＭＯＳ-ＦＥＴ(3)に流れるドレイン電流ＩDが図１２(Ａ)に示すように直線的に増加すると共に、ＭＯＳ-ＦＥＴ(3)のドレイン・ソース端子間に印加されるドレイン・ソース間電圧ＶDSが図１２(Ｂ)に示すように略０Ｖとなる。このとき、図１２(Ｃ)に示すように、図１２(Ｂ)に示すＭＯＳ-ＦＥＴ(3)のドレイン・ソース間電圧ＶDSと略相似な負極性の電圧ＶRGがトランス(2)の駆動巻線(2c)に発生する。ここで、交流電源(1a)から低いレンジ（８５〜１３５[Ｖ]）の交流電圧が入力されたときは、ＭＯＳ-ＦＥＴ(3)のオン期間中にトランス(2)の駆動巻線(2c)に発生する負極性の電圧ＶRGが図１２(Ｃ)に示すように高くなる。このため、レベルシフト回路(34)を構成する２つのレベルシフト用抵抗(35,36)の接続点から出力されるトランス(2)の駆動巻線(2c)の検出電圧ＶDTが比較回路(41)内の基準電源(42)の基準電圧ＶR2を超え、比較回路(41)内の入力電圧比較用コンパレータ(43)から高い電圧(Ｈ)レベルの出力信号が発生する。これにより、図１２(Ｄ)に示すＲ-Ｓフリップフロップ(21)の出力信号ＶGの立ち下がりエッジに同期してＤフリップフロップ(47)の信号出力端子(Q)から図１２(Ｅ)に示すように高い電圧(Ｈ)レベルの比較信号ＶCPが出力される。これ以降は、図２に示す実施例１の回路と略同様の動作が行われる。したがって、低いレンジの電源電圧入力時は、トランス(2)のフライバックエネルギの放出が終了して図１２(Ｂ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン・ソース間電圧ＶDSが谷部電圧に達すると同時にＭＯＳ-ＦＥＴ(3)がターンオンする擬似共振動作が行われる。
【００２９】
また、交流電源(1a)から高いレンジ（１８５〜２６４[Ｖ]）の交流電圧が入力されたときは、ＭＯＳ-ＦＥＴ(3)のオン期間中にトランス(2)の駆動巻線(2c)に発生する負極性の電圧ＶRGが図１３(Ｃ)に示すように低くなる。このため、レベルシフト回路(34)を構成する２つのレベルシフト用抵抗(35,36)の接続点から出力されるトランス(2)の駆動巻線(2c)の検出電圧ＶDTが比較回路(41)内の基準電源(42)の基準電圧ＶR2以下となり、比較回路(41)内の入力電圧比較用コンパレータ(43)から低い電圧(Ｌ)レベルの出力信号が発生する。これにより、図１３(Ｄ)に示すＲ-Ｓフリップフロップ(21)の出力信号ＶGの立ち下がりエッジに同期してＤフリップフロップ(47)の信号出力端子(Q)から図１３(Ｅ)に示すように低い電圧(Ｌ)レベルの比較信号ＶCPが出力される。これ以降は、図２に示す実施例１の回路と略同様の動作が行われる。したがって、高いレンジの電源電圧入力時は、図１３(Ｂ)に示すようにＭＯＳ-ＦＥＴ(3)のオフ期間中に発生するドレイン・ソース間電圧ＶDSの２個目の谷部電圧でＭＯＳ-ＦＥＴ(3)がターンオンするため、ＭＯＳ-ＦＥＴ(3)のオフ期間が延長され、ＭＯＳ-ＦＥＴ(3)のスイッチング周波数が低下する周波数低減動作となる。
【００３０】
実施例３では、ＭＯＳ-ＦＥＴ(3)のオン期間中にトランス(2)の駆動巻線(2c)に発生する電圧ＶRGが交流電源(1a)から入力される交流電圧に比例するため、レベルシフト回路(34)にてトランス(2)の駆動巻線(2c)の電圧ＶRGを検出することにより、交流電源(1a)から入力される交流電圧に応じてＭＯＳ-ＦＥＴ(3)のスイッチング周波数を最適な周波数に制御することができる。また、Ｒ-Ｓフリップフロップ(21)の出力信号ＶGの立ち下がりエッジは、ＭＯＳ-ＦＥＴ(3)のオン・オフ動作の遅れにより、ＭＯＳ-ＦＥＴ(3)のターンオフより５０〜５００[ns]程度早くなるので、Ｒ-Ｓフリップフロップ(21)の出力信号ＶGの立ち下がりエッジに同期してトランス(2)の駆動巻線(2c)の電圧ＶRGを検出することにより、ＭＯＳ-ＦＥＴ(3)のターンオンやターンオフ時に発生するスイッチングノイズによる比較回路(41)の誤動作を回避することができる。
【実施例４】
【００３１】
本発明の第４の実施形態を示す実施例４のスイッチング電源装置は、図１４に示すように、図２に示す入力電圧比較用コンパレータ(43)をヒステリシスコンパレータ(71)に変更したものである。ヒステリシスコンパレータ(71)は、出力する信号の電圧レベルを低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルに切り換える際の基準電圧と、出力する信号の電圧レベルを高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルに切り換える際の基準電圧とが互いに異なるヒステリシス特性を有する。即ち、ヒステリシスコンパレータ(71)の出力信号が低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルに切り換わるときの基準電源(42)の基準電圧を例えばＶRHとすると、ヒステリシスコンパレータ(71)の出力信号が高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルに切り換わるときの基準電源(42)の基準電圧はＶRHよりも低いＶRLとなる。図１４に示す回路では、ＶRHは入力電圧検出手段(31)が交流電源(1a)からの１７０Ｖの交流電圧を検出したときの検出電圧ＶDTに略等しく、ＶRLは入力電圧検出手段(31)が交流電源(1a)からの１５０Ｖの交流電圧を検出したときの検出電圧ＶDTに略等しい。その他の構成は、図２に示す実施例１のスイッチング電源装置と略同様である。
【００３２】
図１４に示す実施例４のスイッチング電源装置は、交流電源(1a)の交流入力電圧が８５Ｖから１７０Ｖまで上昇する場合、ヒステリシスコンパレータ(71)の出力信号が低い電圧(Ｌ)レベルとなり、比較回路(41)の出力信号ＶCPが高い電圧(Ｈ)レベルとなるため、擬似共振動作が行われ、図１５に示すように交流入力電圧の上昇に伴ってＭＯＳ-ＦＥＴ(3)のスイッチング周波数が５０kHzから指数関数的に増加する。交流電源(1a)の交流入力電圧が１７０Ｖに達すると、ヒステリシスコンパレータ(71)の出力信号が低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなるため、擬似共振動作から周波数低減動作に移行し、図１５の破線部Ａに示すようにＭＯＳ-ＦＥＴ(3)のスイッチング周波数が急激に減少する。更に、交流電源(1a)の交流入力電圧が１７０Ｖから２６４Ｖまで上昇すると、図１５に示すように周波数低減動作により交流入力電圧の上昇に伴ってＭＯＳ-ＦＥＴ(3)のスイッチング周波数が８０kHz程度まで指数関数的に増加する。また、交流電源(1a)の交流入力電圧が２６４Ｖから低下して１５０Ｖに達すると、ヒステリシスコンパレータ(71)の出力信号が高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、周波数低減動作から擬似共振動作に移行するため、図１５の破線部Ｂに示すようにＭＯＳ-ＦＥＴ(3)のスイッチング周波数が急激に増加する。交流電源(1a)の交流入力電圧が１５０Ｖから更に低下すると、擬似共振動作により交流入力電圧の低下に伴ってＭＯＳ-ＦＥＴ(3)のスイッチング周波数が指数関数的に減少して行く。
【００３３】
実施例４では、交流電源(1a)の交流入力電圧が１５０Ｖと１７０Ｖとの間におけるヒステリシス動作により、電源電圧の変動に対してＭＯＳ-ＦＥＴ(3)のスイッチング周波数が円滑に制御されるため、広範囲の電源電圧に亘りスイッチング電源装置を安定に動作させることができる。
【実施例５】
【００３４】
本発明の第５の実施形態を示す実施例５のスイッチング電源装置の制御回路(8)は、図１６に示すように、図２に示す分圧抵抗(33)と１次側接地端子との間に別の分圧抵抗(37)を接続し、分圧抵抗(32,33)間の第１の分圧点及び分圧抵抗(33,37)間の第２の分圧点からそれぞれ第１及び第２の検出電圧ＶDT1,ＶDT2を発生する入力電圧検出手段(31)を構成し、図２に示す第１の入力電圧比較用コンパレータ(43)及び第１の反転器(44)と並行して第２の入力電圧比較用コンパレータ(48)及び第２の反転器(49)とを設けて第１及び第２の比較信号ＶCP1,ＶCP2を出力する比較回路(41)を構成し、図２に示す第１及び第２のＤフリップフロップ(62,63)と直列に第３のＤフリップフロップ(66)を接続すると共に第２のＤフリップフロップ(63)の出力信号ＶDF2と第２の反転器(49)の出力信号ＶCP2との論理積信号ＶAD2を出力する第２のＡＮＤゲート(67)を追加して導通制御回路(61)を構成したものである。その他の構成は、図２に示す実施例１のスイッチング電源装置と略同様である。
【００３５】
図１６に示す制御回路(8)を有する実施例５のスイッチング電源装置の動作は以下の通りである。交流電源(1a)から低いレンジ（８５〜１３５[Ｖ]）の交流電圧が入力されたときは、入力電圧検出手段(31)を構成する分圧抵抗(32,33)間の第１の分圧点に発生する第１の検出電圧ＶDT1と、分圧抵抗(33,37)間の第２の分圧点に発生する第２の検出電圧ＶDT2が共に基準電源(42)の基準電圧ＶR2を超えないため、比較回路(41)を構成する第１及び第２の入力電圧比較用コンパレータ(43,48)からそれぞれ第１及び第２の反転器(44,49)を介して出力される第１及び第２の比較信号ＶCP1,ＶCP2が図１７(Ｄ)及び(Ｅ)に示すように共に高い電圧(Ｈ)レベルとなる。また、ＭＯＳ-ＦＥＴ(3)のオフ期間中にドレイン・ソース端子間に印加されていたドレイン・ソース間電圧ＶDSが図１７(Ｂ)に示すようにトランス(2)のフライバックエネルギの放出完了と同時に降下し始め、ドレイン・ソース間電圧ＶDSの谷部電圧近辺で谷部電圧検出回路(51)の出力信号ＶBDが図１７(Ｃ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなる。これにより、図１７(Ｃ)に示す谷部電圧検出回路(51)の出力信号ＶBDの最初の立ち下がりエッジに同期して導通制御回路(61)の第１のＤフリップフロップ(62)の信号出力端子(Q)から高い電圧(Ｈ)レベルまで上昇する信号ＶDF1が出力される。このため、谷部電圧検出回路(51)の出力信号ＶBDの最初の立ち下がりエッジに同期して高い電圧(Ｈ)レベルまで上昇する第１の論理積信号ＶAD1が第１のＡＮＤゲート(64)から出力される。また、導通制御回路(61)の第２及び第３のＤフリップフロップ(63,66)の各信号出力端子(Q)からは低い電圧(Ｌ)レベルの信号ＶDF2,ＶDF3が出力され、第２のＡＮＤゲート(67)から出力される第２の論理積信号ＶAD2が低い電圧(Ｌ)レベルとなるため、ＯＲゲート(65)からは谷部電圧検出回路(51)の出力信号ＶBDの最初の立ち下がりエッジに同期して高い電圧(Ｈ)レベルまで上昇する論理和信号ＶONが出力され、Ｒ-Ｓフリップフロップ(21)がセット状態となる。これにより、図１７(Ｃ)に示す谷部電圧検出回路(51)の出力信号ＶBDの最初の立ち下がりエッジに同期してＲ-Ｓフリップフロップ(21)から緩衝増幅器(22)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に付与される駆動信号ＶGが低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルに切り換えられ、ＭＯＳ-ＦＥＴ(3)がターンオンする。これにより、ＭＯＳ-ＦＥＴ(3)に流れるドレイン電流ＩDが図１７(Ａ)に示すように直線的に増加する。電流検出用抵抗(9)の検出電圧ＶOCPが出力電圧検出回路(7)からの検出信号ＶFBの電圧レベルに達すると、電流モード制御用コンパレータ(18)から高い電圧(Ｈ)レベルの信号Ｖ2が出力され、Ｒ-Ｓフリップフロップ(21)がリセット状態となる。これにより、Ｒ-Ｓフリップフロップ(21)から緩衝増幅器(22)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に付与される駆動信号ＶGが高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、ＭＯＳ-ＦＥＴ(3)がオン状態からオフ状態となる。以上の過程の繰り返しによって、低いレンジの電源電圧入力時は、トランス(2)のフライバックエネルギの放出が終了してＭＯＳ-ＦＥＴ(3)のドレイン・ソース間電圧ＶDSが谷部電圧に達すると同時にＭＯＳ-ＦＥＴ(3)がターンオンする擬似共振動作が行われる。
【００３６】
また、交流電源(1a)から中間レンジ（１６５〜２００[Ｖ]）の交流電圧が入力されたときは、入力電圧検出手段(31)を構成する分圧抵抗(32,33)間の第１の分圧点に発生する第１の検出電圧ＶDT1が基準電源(42)の基準電圧ＶR2を超えるため、比較回路(41)を構成する第１の入力電圧比較用コンパレータ(43)から第１の反転器(44)を介して出力される第１の比較信号ＶCP1が図１８(Ｄ)に示すように低い電圧(Ｌ)レベルとなる。一方、入力電圧検出手段(31)を構成する分圧抵抗(33,37)間の第２の分圧点に発生する第２の検出電圧ＶDT2は基準電源(42)の基準電圧ＶR2を超えないため、第２の入力電圧比較用コンパレータ(48)から第２の反転器(49)を介して出力される第２の比較信号ＶCP2は図１８(Ｅ)に示すように高い電圧(Ｈ)レベルとなる。また、ＭＯＳ-ＦＥＴ(3)のオフ期間中にドレイン・ソース端子間に印加されていたドレイン・ソース間電圧ＶDSは図１８(Ｂ)に示すようにトランス(2)のフライバックエネルギの放出完了と同時に降下し始め、ドレイン・ソース間電圧ＶDSの谷部電圧近辺で谷部電圧検出回路(51)の出力信号ＶBDが図１８(Ｃ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなる。よって、第１の入力電圧比較用コンパレータ(43)から第１の反転器(44)を介して出力される第１の比較信号ＶCP1が低い電圧(Ｌ)レベルであるため、谷部電圧検出回路(51)の出力信号ＶBDの最初の立ち下がりエッジに同期して導通制御回路(61)の第１のＤフリップフロップ(62)の信号出力端子(Q)から出力される高い電圧(Ｈ)レベルまで上昇する信号ＶDF1は第１のＡＮＤゲート(64)により阻止される。このため、第１のＡＮＤゲート(64)からは低い電圧(Ｌ)レベルの第１の論理積信号ＶAD1が出力され、ＯＲゲート(65)に入力される。また、導通制御回路(61)の第２のＤフリップフロップ(63)の信号出力端子(Q)からは、図１８(Ｃ)に示す谷部電圧検出回路(51)の出力信号ＶBDの２個目の立ち下がりエッジに同期して高い電圧(Ｈ)レベルまで上昇する信号ＶDF2が出力される。一方、第２の入力電圧比較用コンパレータ(48)から第２の反転器(49)を介して出力される第２の比較信号ＶCP2は高い電圧(Ｈ)レベルであるため、谷部電圧検出回路(51)の出力信号ＶBDの２個目の立ち下がりエッジに同期して高い電圧(Ｈ)レベルまで上昇する第２の論理積信号ＶAD2が第２のＡＮＤゲート(67)から出力され、ＯＲゲート(65)に入力される。更に、導通制御回路(61)の第３のＤフリップフロップ(66)の信号出力端子(Q)から低い電圧(Ｌ)レベルの信号ＶDF3が出力され、ＯＲゲート(65)に入力されるため、ＯＲゲート(65)からは谷部電圧検出回路(51)の出力信号ＶBDの２個目の立ち下がりエッジに同期して高い電圧(Ｈ)レベルまで上昇する論理和信号ＶONが出力され、Ｒ-Ｓフリップフロップ(21)がセット状態となる。これにより、図１８(Ｃ)に示す谷部電圧検出回路(51)の出力信号ＶBDの２個目の立ち下がりエッジに同期してＲ-Ｓフリップフロップ(21)から緩衝増幅器(22)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に付与される駆動信号ＶGが低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなり、ＭＯＳ-ＦＥＴ(3)がターンオンする。これにより、ＭＯＳ-ＦＥＴ(3)に流れるドレイン電流ＩDが図１８(Ａ)に示すように直線的に増加する。電流検出用抵抗(9)の検出電圧ＶOCPが出力電圧検出回路(7)からの検出信号ＶFBの電圧レベルに達すると、電流モード制御用コンパレータ(18)から高い電圧(Ｈ)レベルの信号Ｖ2が出力され、Ｒ-Ｓフリップフロップ(23)がリセット状態となる。これにより、Ｒ-Ｓフリップフロップ(23)から緩衝増幅器(22)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に付与される駆動信号ＶGが高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、ＭＯＳ-ＦＥＴ(3)がオン状態からオフ状態となる。したがって、中間レンジの電源電圧入力時は、ＭＯＳ-ＦＥＴ(3)のオフ期間中に発生するドレイン・ソース間電圧ＶDSの２個目の谷部電圧でＭＯＳ-ＦＥＴ(3)がターンオンする周波数低減(短)動作となる。
【００３７】
更に、交流電源(1a)から高いレンジ（２２０〜２６４[Ｖ]）の交流電圧が入力されたときは、入力電圧検出手段(31)を構成する分圧抵抗(32,33)間の第１の分圧点に発生する第１の検出電圧ＶDT1と、分圧抵抗(33,37)間の第２の分圧点に発生する第２の検出電圧ＶDT2が共に基準電源(42)の基準電圧ＶR2を超えるため、比較回路(41)を構成する第１及び第２の入力電圧比較用コンパレータ(43,48)からそれぞれ第１及び第２の反転器(44,49)を介して出力される第１及び第２の比較信号ＶCP1,ＶCP2が図１９(Ｄ)及び(Ｅ)に示すように共に低い電圧(Ｌ)レベルとなる。また、ＭＯＳ-ＦＥＴ(3)のオフ期間中にドレイン・ソース端子間に印加されていたドレイン・ソース間電圧ＶDSが図１９(Ｂ)に示すようにトランス(2)のフライバックエネルギの放出完了と同時に降下し始め、ドレイン・ソース間電圧ＶDSの谷部電圧近辺で谷部電圧検出回路(51)の出力信号ＶBDが図１９(Ｃ)に示すように高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなる。よって、第１及び第２の入力電圧比較用コンパレータ(43,48)からそれぞれ第１及び第２の反転器(44,49)を介して出力される第１及び第２の比較信号ＶCP1,ＶCP2が共に低い電圧(Ｌ)レベルであるため、谷部電圧検出回路(51)の出力信号ＶBDの最初及び２個目の立ち下がりエッジに同期してそれぞれ導通制御回路(61)の第１及び第２のＤフリップフロップ(62,63)の信号出力端子(Q)から出力される高い電圧(Ｈ)レベルまで上昇する信号ＶDF1,ＶDF2は、第１及び第２のＡＮＤゲート(64,67)により阻止される。このため、第１及び第２のＡＮＤゲート(64,67)からは、共に低い電圧(Ｌ)レベルの第１及び第２の論理積信号ＶAD1,ＶAD2が出力され、ＯＲゲート(65)に入力される。また、導通制御回路(61)の第３のＤフリップフロップ(66)の信号出力端子(Q)からは、図１９(Ｃ)に示す谷部電圧検出回路(51)の出力信号ＶBDの３個目の立ち下がりエッジに同期して高い電圧(Ｈ)レベルまで上昇する信号ＶDF3が出力され、ＯＲゲート(65)に入力される。このため、ＯＲゲート(65)からは谷部電圧検出回路(51)の出力信号ＶBDの３個目の立ち下がりエッジに同期して高い電圧(Ｈ)レベルまで上昇する論理和信号ＶONが出力され、Ｒ-Ｓフリップフロップ(21)がセット状態となる。これにより、図１９(Ｃ)に示す谷部電圧検出回路(51)の出力信号ＶBDの３個目の立ち下がりエッジに同期してＲ-Ｓフリップフロップ(21)から緩衝増幅器(22)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に付与される駆動信号ＶGが低い電圧(Ｌ)レベルから高い電圧(Ｈ)レベルとなり、ＭＯＳ-ＦＥＴ(3)がターンオンする。これにより、ＭＯＳ-ＦＥＴ(3)に流れるドレイン電流ＩDが図１９(Ａ)に示すように直線的に増加する。電流検出用抵抗(9)の検出電圧ＶOCPが出力電圧検出回路(7)からの検出信号ＶFBの電圧レベルに達すると、電流モード制御用コンパレータ(18)から高い電圧(Ｈ)レベルの信号Ｖ2が出力され、Ｒ-Ｓフリップフロップ(23)がリセット状態となる。これにより、Ｒ-Ｓフリップフロップ(23)から緩衝増幅器(22)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に付与される駆動信号ＶGが高い電圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、ＭＯＳ-ＦＥＴ(3)がオン状態からオフ状態となる。したがって、高いレンジの電源電圧入力時は、ＭＯＳ-ＦＥＴ(3)のオフ期間中に発生するドレイン・ソース間電圧ＶDSの３個目の谷部電圧でＭＯＳ-ＦＥＴ(3)がターンオンする周波数低減(長)動作となる。
【００３８】
図１６に示す制御回路(8)を有する実施例５のスイッチング電源装置の交流電源(1a)の交流入力電圧に対するＭＯＳ-ＦＥＴ(3)のスイッチング周波数特性を図２０に示す。交流電源(1a)の交流入力電圧が８５Ｖから１３５Ｖまでの低いレンジの領域では、擬似共振動作が行われ、交流入力電圧の上昇に伴ってＭＯＳ-ＦＥＴ(3)のスイッチング周波数が５０kHzから指数関数的に増加する。交流電源(1a)の交流入力電圧が１５０Ｖに達すると、擬似共振動作からＭＯＳ-ＦＥＴ(3)のオフ期間の比較的短い周波数低減(短)動作に移行し、ＭＯＳ-ＦＥＴ(3)のスイッチング周波数が急激に減少する。また、交流電源(1a)の交流入力電圧が１６５Ｖから２００Ｖまでの中間レンジの領域ではＭＯＳ-ＦＥＴ(3)のオフ期間の比較的短い周波数低減(短)動作が行われ、交流入力電圧の上昇に伴ってＭＯＳ-ＦＥＴ(3)のスイッチング周波数が指数関数的に増加する。交流電源(1a)の交流入力電圧が２１０Ｖに達すると、ＭＯＳ-ＦＥＴ(3)のオフ期間の比較的短い周波数低減(短)動作からＭＯＳ-ＦＥＴ(3)のオフ期間の比較的長い周波数低減(長)動作に移行し、ＭＯＳ-ＦＥＴ(3)のスイッチング周波数が急激に減少する。更に、交流電源(1a)の交流入力電圧が２２０Ｖから２６４Ｖまでの高いレンジの領域では、交流入力電圧の上昇に伴ってＭＯＳ-ＦＥＴ(3)のオフ期間の比較的長い周波数低減(長)動作によりＭＯＳ-ＦＥＴ(3)のスイッチング周波数が７０kHz程度まで指数関数的に増加する。
【００３９】
実施例５では、比較的高いレンジ（１６５〜２６４[Ｖ]）の交流電源(1a)の交流電圧が入力されたとき、ＭＯＳ-ＦＥＴ(3)のスイッチング周波数が交流電源(1a)の電圧に応じて２段階で低下するため、実施例１に比較してＭＯＳ-ＦＥＴ(3)のスイッチング制御形態を切り換える際のスイッチング周波数の変化幅を狭くすることができる。したがって、実施例１に比較してＭＯＳ-ＦＥＴ(3)のスイッチング周波数をより細密に制御できる。
【００４０】
本発明の実施態様は前記の５つの実施例１〜５に限定されず、更に種々の変更が可能である。例えば、実施例４及び５では実施例１の回路に適用した例を示したが、実施例２又は３の回路にも適用することが可能である。また、上記の各実施例１〜５のＭＯＳ-ＦＥＴ(3)のスイッチング制御形態を切り換える際の交流電源(1a)の交流電圧は、上記の数値に限定されることはなく、８５Ｖから２６４Ｖの範囲内の任意の値を使用することが可能である。また、実施例５に示すＤフリップフロップの段数を４段以上にすることも可能である。この場合は、ＭＯＳ-ＦＥＴ(3)のスイッチング制御形態を切り換える際のスイッチング周波数の変化幅がＤフリップフロップの段数が増える毎に狭くなるので、Ｄフリップフロップの段数が多い程、スイッチング周波数をより細密に制御できる。また、上記の各実施例１〜５の谷部電圧検出回路(51)では、ＭＯＳ-ＦＥＴ(3)のオフ期間中にトランス(2)の駆動巻線(2c)に発生するリンギング電圧ＶRGの谷部電圧を検出することにより、ＭＯＳ-ＦＥＴ(3)のドレイン・ソース間電圧ＶDSの谷部電圧を間接的に検出したが、ＭＯＳ-ＦＥＴ(3)のオフ期間中にドレイン・ソース端子間に発生する電圧ＶDSの谷部電圧を直接検出してもよい。更に、上記の各実施例１〜５ではスイッチング素子としてＭＯＳ-ＦＥＴ（ＭＯＳ型電界効果トランジスタ）を使用したが、ＩＧＢＴ（絶縁ゲート型トランジスタ）、Ｊ-ＦＥＴ（接合型電界効果トランジスタ）、ＳＩＴ（静電誘導型トランジスタ）又はＰＮＰ、ＮＰＮ型等のバイポーラトランジスタも使用可能である。
【産業上の利用可能性】
【００４１】
本発明は、広範囲の電源電圧に対応可能なスイッチング電源装置に効果が顕著である。
【図面の簡単な説明】
【００４２】
【図１】本発明によるスイッチング電源装置の第１の実施形態を示すブロック回路図（実施例１）
【図２】図１の詳細を示す電気回路図
【図３】図２の谷部電圧検出回路の内部構成を示す電気回路図
【図４】高いレンジの電源電圧入力時のＭＯＳ-ＦＥＴのドレイン・ソース間電圧に対する図３の谷部電圧検出回路の各部信号の波形図
【図５】図２の谷部電圧検出回路の他の実施形態を示す電気回路図
【図６】高いレンジの電源電圧入力時のＭＯＳ-ＦＥＴのドレイン・ソース間電圧に対する図５の谷部電圧検出回路の各部信号の波形図
【図７】低いレンジの電源電圧入力時における図２の回路の各部の電流及び電圧を示すタイミングチャート
【図８】高いレンジの電源電圧入力時における図２の回路の各部の電流及び電圧を示すタイミングチャート
【図９】図２の回路の入力電圧に対するスイッチング周波数特性を示すグラフ
【図１０】本発明の第２の実施形態を示す電気回路図（実施例２）
【図１１】本発明の第３の実施形態を示す電気回路図（実施例３）
【図１２】低いレンジの電源電圧入力時における図１１の回路の各部の電流及び電圧を示すタイミングチャート
【図１３】高いレンジの電源電圧入力時における図１１の回路の各部の電流及び電圧を示すタイミングチャート
【図１４】本発明の第４の実施形態を示す電気回路図（実施例４）
【図１５】図１４の回路の入力電圧に対するスイッチング周波数特性を示すグラフ
【図１６】本発明の第５の実施形態の制御回路を示す電気回路図（実施例５）
【図１７】低いレンジの電源電圧入力時における図１６の回路の各部の電流及び電圧を示すタイミングチャート
【図１８】中間レンジの電源電圧入力時における図１６の回路の各部の電流及び電圧を示すタイミングチャート
【図１９】高いレンジの電源電圧入力時における図１６の回路の各部の電流及び電圧を示すタイミングチャート
【図２０】図１６の回路の入力電圧に対するスイッチング周波数特性を示すグラフ
【符号の説明】
【００４３】
(1)・・直流電源、  (1a)・・交流電源、  (1b)・・入力フィルタ回路、  (1c)・・整流ブリッジ回路（入力整流回路）、  (1d)・・入力平滑コンデンサ、  (2)・・トランス、  (2a)・・１次巻線、  (2b)・・２次巻線、  (2c)・・駆動巻線、  (3)・・ＭＯＳ-ＦＥＴ（スイッチング素子）、  (4)・・出力整流ダイオード、  (5)・・出力平滑コンデンサ、  (6)・・出力整流平滑回路、  (7)・・出力電圧検出回路、  (8)・・制御回路、  (9)・・電流検出用抵抗、  (10)・・起動抵抗、  (11)・・整流ダイオード、  (12)・・駆動用平滑コンデンサ、  (13)・・補助整流平滑回路、  (14)・・フォトカプラ、  (14a)・・発光素子、  (14b)・・受光素子、  (15)・・プルアップ抵抗、  (16)・・基準電源、  (17)・・過電流制限用コンパレータ、  (18)・・電流モード制御用コンパレータ、  (19)・・ＯＲゲート、  (20)・・パルス発生器、  (21)・・Ｒ-Ｓフリップフロップ、  (22)・・緩衝増幅器、  (23)・・制御電源回路、  (24)・・オン・オフ信号発生手段、  (31)・・入力電圧検出手段、  (32,33)・・分圧抵抗、  (34)・・レベルシフト回路（入力電圧検出手段）  (35,36)・・レベルシフト用抵抗、  (37)・・分圧抵抗、  (41)・・比較回路（比較手段）、  (42)・・基準電源、  (43)・・（第１の）入力電圧比較用コンパレータ、  (44)・・（第１の）反転器、  (45)・・Ｒ-Ｓフリップフロップ、  (46)・・ワンショットパルス発生器、  (47)・・Ｄフリップフロップ、  (48)・・第２の入力電圧比較用コンパレータ、  (49)・・第２の反転器、  (51)・・谷部電圧検出回路（谷部電圧検出手段）、  (52)・・クリッピングダイオード、  (53,54)・・分圧抵抗、  (55)・・コンデンサ、  (56)・・基準電源、  (57)・・コンパレータ、  (58)・・遅延回路、  (61)・・導通制御回路（導通制御手段）、  (62)・・第１のＤフリップフロップ、  (63)・・第２のＤフリップフロップ、  (64)・・（第１の）ＡＮＤゲート、  (65)・・ＯＲゲート、  (66)・・第３のＤフリップフロップ、  (67)・・第２のＡＮＤゲート、  (71)・・ヒステリシスコンパレータ
【図１】
2005278263.tif 000003
【図２】
2005278263.tif 000004
【図３】
2005278263.tif 000005
【図４】
2005278263.tif 000006
【図５】
2005278263.tif 000007
【図６】
2005278263.tif 000008
【図７】
2005278263.tif 000009
【図８】
2005278263.tif 000010
【図９】
2005278263.tif 000011
【図１０】
2005278263.tif 000012
【図１１】
2005278263.tif 000013
【図１２】
2005278263.tif 000014
【図１３】
2005278263.tif 000015
【図１４】
2005278263.tif 000016
【図１５】
2005278263.tif 000017
【図１６】
2005278263.tif 000018
【図１７】
2005278263.tif 000019
【図１８】
2005278263.tif 000020
【図１９】
2005278263.tif 000021
【図２０】
2005278263.tif 000022