(57)【要約】【課題】  与えられる電源電圧が規定された入力電圧範囲外であっても、オーバーシュート等による大きな出力変動を発生させない電圧レギュレータを提供する。【解決手段】  電源電位ＶＣＣが所望の直流電圧ＯＵＴよりも低いと、基準電位調整部５０のノードＮ３の電位は基準電位ＲＥＦよりも低くなる。このため、基準電位発生部２０の出力はＮＭＯＳ５４を介してノードＮ３に引き込まれ、基準電位ＲＥＦは制御電圧ＶＣと同電位まで低下する。これにより、差動増幅部３０は平衡状態となり、出力部４０のＰＭＯＳ４１のオン抵抗は大きくなり、ほとんど電流が流れない状態となる。従って、電源電位ＶＣＣが規定の電圧まで急上昇しても、ＰＭＯＳ４１に過渡的な過大電流が流れることはなく、安定した直流電圧ＯＵＴが得られる。【選択図】      図１
2005250664.tif 000002
【特許請求の範囲】
【請求項１】
所望の直流電圧に対応する出力レベルと基準電位が与えられ、該出力レベルと該基準電位の差に応じた制御信号を出力する差動増幅部と、
前記直流電圧を出力する出力ノードと電源電位の間に接続されて前記制御信号で導通状態が制御されるトランジスタを有し、該出力ノードの電位に応じて前記出力レベルを前記差動増幅部に帰還する出力部と、
前記電源電位が前記直流電圧よりも低いときに、前記基準電位を前記出力レベルと同じレベルに調整して前記差動増幅部に与える基準電位調整部とを、
備えたことを特徴とする電圧レギュレータ。
【請求項２】
前記出力部は、
前記電源電位と前記出力ノードの間に接続されて前記制御信号で導通状態が制御される第１のトランジスタと、
前記出力ノードと前記出力レベルが出力される第１ノードの間にダイオード接続された第２のトランジスタと、
前記第１ノードと接地電位の間に接続されてバイアス電位で導通状態が設定される第３のトランジスタとを有し、
前記基準電位調整部は、
前記第２のトランジスタと同じディメンジョンに設定され、前記電源電位と第２ノードの間にダイオード接続された第４のトランジスタと、
前記第２ノードと第３ノードの間にダイオード接続された第５のトランジスタと、
前記第３のトランジスタと同じディメンジョンに設定され、前記第３ノードと接地電位の間に接続されて前記バイアス電位で導通状態が設定される第６のトランジスタと、
前記第５のトランジスタと同じディメンジョンに設定され、前記基準電位と前記第３ノードの間にダイオード接続された第７のトランジスタとを有する、
ことを特徴とする請求項１記載の電圧レギュレータ。
【請求項３】
前記出力部は、
前記電源電位と前記出力ノードの間に接続されて前記制御信号で導通状態が制御される第１のトランジスタと、
前記出力ノードと前記出力レベルが出力される第１ノードの間にダイオード接続された第２のトランジスタと、
前記第１ノードと接地電位の間に接続されてバイアス電位で導通状態が設定される第３のトランジスタとを有し、
前記基準電位調整部は、
前記第２のトランジスタと同じディメンジョンに設定され、前記電源電位と第２ノードの間にダイオード接続された第４のトランジスタと、
前記第２ノードと第３ノードの間にダイオード接続された第５のトランジスタと、
前記第３ノードと第４ノードの間に接続されて前記基準電位で導通状態が制御される第６のトランジスタと、
前記第３のトランジスタと同じディメンジョンに設定され、前記第４ノードと接地電位の間に接続されて前記バイアス電位で導通状態が設定される第７のトランジスタと、
前記第５のトランジスタと同じディメンジョンに設定され、前記基準電位と前記第３ノードの間にダイオード接続された第８のトランジスタとを有する、
ことを特徴とする請求項１記載の電圧レギュレータ。
【請求項４】
バイアス電位によって動作電流が設定され、所望の直流電圧に対応する出力レベルと基準電位が与えられて該基準電位と該出力レベルの差に応じた制御信号を出力する差動増幅部と、
前記直流電圧を出力する出力ノードと電源電位の間に接続されて前記制御信号で導通状態が制御されるトランジスタを有し、該出力ノードの電位に応じて前記出力レベルを前記差動増幅部に帰還する出力部とを備えた電圧レギュレータにおいて、
前記差動増幅部は、前記バイアス電位が与えられるバイアスノードと該バイアス電位によって前記動作電流が設定されるトランジスタの制御電極の間を抵抗を介して接続すると共に、該制御電極と前記電源電位の間をキャパシタを介して接続したことを特徴とする電圧レギュレータ。
【請求項５】
定常状態の動作電流に加えて電源変動時には第１のトランジスタに与えられる変動検出信号によって追加の動作電流が流されるように構成され、所望の直流電圧に対応する出力レベルと基準電位が与えられて該出力レベルと該基準電位の差に応じた制御信号を出力する差動増幅部と、
前記直流電圧を出力する出力ノードと電源電位の間に接続されて前記制御信号で導通状態が制御される第２のトランジスタを有し、該出力ノードの電位に応じて前記出力レベルを前記差動増幅部に帰還する出力部と、
前記電源電位が変動したとき前記変動検出信号を出力する電源変動検知部とを、
備えたことを特徴とする電圧レギュレータ。
【請求項６】
前記電源変動検知部は、
前記電源電位と前記変動検出信号が出力される第１ノードの間に接続され、第１のバイアス電位によって導通状態が設定される第３のトランジスタと、
前記電源電位と前記第１ノードの間に接続されたキャパシタと、
前記第１ノードと第２ノードの間にダイオード接続された第４のトランジスタと、
前記第２ノードと接地電位の間に接続され、前記第１のバイアス電位よりも低い第２のバイアス電位によって導通状態が設定される第５のトランジスタとを、
備えたことを特徴とする請求項５記載の電圧レギュレータ。
【請求項７】
前記電源変動検知部は、
前記電源電位と前記変動検出信号が出力される第１ノードの間に接続され、遅延回路を介して与えられる第１のバイアス電位によって導通状態が設定される第３のトランジスタと、
前記第１ノードと第２ノードの間にダイオード接続された第４のトランジスタと、
前記第２ノードと接地電位の間に接続され、前記第１のバイアス電位よりも低い第２のバイアス電位によって導通状態が設定される第５のトランジスタとを、
備えたことを特徴とする請求項５記載の電圧レギュレータ。
【請求項８】
前記電源変動検知部は、
前記電源電位と前記変動検出信号が出力される第１ノードの間に接続され、第１のバイアス電位によって導通状態が設定される第３のトランジスタと、
前記電源電位と前記第１ノードの間に接続された第１のキャパシタと、
前記第１ノードと第２ノードの間に接続され、制御電極が第３ノードに接続された第４のトランジスタと、
前記第１ノードと前記第３ノードの間に接続された抵抗と、
前記第３ノードと接地電位の間に接続された第２のキャパシタと、
前記第２ノードと接地電位の間に接続され、前記第１のバイアス電位よりも低い第２のバイアス電位によって導通状態が設定される第５のトランジスタとを、
備えたことを特徴とする請求項５記載の電圧レギュレータ。
【請求項９】
前記第４のトランジスタは、他のトランジスタに比べて閾値電圧が低く設定されたことを特徴とする請求項６または７記載の電圧レギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、与えられた電源電圧以下の一定の直流電圧を出力する電圧レギュレータに関するものである。
【背景技術】
【０００２】
図２は、従来の電圧レギュレータの回路図である。この電圧レギュレータは、バイアス電位ＢＨ，ＢＬを生成するバイアス部１０、出力する直流電圧ＯＵＴの基準となる基準電位ＲＥＦを発生させる基準電位発生部２０、差動増幅部３０及び出力部４０で構成されている。
【０００３】
差動増幅部３０は、基準電位ＲＥＦと比較電圧ＶＣの差に応じた制御信号ＣＯＮを出力するもので、これらの基準電位ＲＥＦと比較電圧ＶＣが、それぞれのゲートに与えられるＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）３１，３２を有している。ＮＭＯＳ３１，３２のドレインは、それぞれＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３３，３４を介して、電源電位ＶＣＣに接続されている。また、ＮＭＯＳ３１，３２のソースはノードＮ１に接続され、このノードＮ１と接地電位ＧＮＤの間に、バイアス電位ＢＬに基づいて一定電流を流すＮＭＯＳ３５が接続されている。
【０００４】
ＰＭＯＳ３３，３４のゲートは、ＮＭＯＳ３２のドレインに接続されている。そして、ＮＭＯＳ３１のドレインが接続されたノードＮ２から、制御信号ＣＯＮが出力されるようになっている。
【０００５】
出力部４０は、制御信号ＣＯＮによって直流電圧ＯＵＴのレベルが制御されると共に、この直流電圧ＯＵＴに応じた電圧を、比較電圧ＶＣとして差動増幅部３０にフィードバックするものである。出力部４０は、電源電位ＶＣＣと接地電位ＧＮＤの間に、制御信号ＣＯＮで導通状態が制御されるＰＭＯＳ４１、ダイオード接続されたＮＭＯＳ４２、及びバイアス電位ＢＬで導通状態が制御されるＮＭＯＳ４３が直列に接続されて構成されている。そして、ＮＭＯＳ４２のドレインとソースから、それぞれ直流電圧ＯＵＴと比較電圧ＶＣが出力されるようになっている。
【０００６】
次に動作を説明する。
ここでは、与えられる電源電圧が２．５〜４．０Ｖの範囲で、所望の直流電圧（例えば、１．５Ｖ）が出力されるものとする。
【０００７】
まず、電源電位ＶＣＣが２．５Ｖであるとする。差動増幅部３０において、基準電位発生部２０から与えられる基準電位ＲＥＦ（例えば、１．０Ｖ）が、出力部４０から与えられる比較電圧ＶＣよりも高い場合、ＮＭＯＳ３１のオン抵抗が減少し、ＮＭＯＳ３２のオン抵抗が増加する。このため、ノードＮ２の電位が低下し、出力部４０のＰＭＯＳ４１のゲートに与えられる制御信号ＣＯＮの電位が低下する。これにより、ＰＭＯＳ４１のオン抵抗が減少し、直流電圧ＯＵＴ及び比較電圧ＶＣが上昇する。
【０００８】
逆に、基準電位ＲＥＦが比較電圧ＶＣよりも低い場合には、ＮＭＯＳ３１のオン抵抗が増加しＮＭＯＳ３２のオン抵抗が減少するので、制御信号ＣＯＮの電位が上昇してＰＭＯＳ４１のオン抵抗が増加し、比較電圧ＶＣが低下する。
【０００９】
このようなフィードバック動作により、比較電圧ＶＣは基準電位ＲＥＦと同じ電位となるように制御される。従って、ＮＭＯＳ４２の閾値電圧Ｖｔ（ダイオード接続されたＮＭＯＳ４２の順方向電圧）が０．５Ｖであれば、直流電圧ＯＵＴは、基準電位ＲＥＦ＋閾値電圧Ｖｔ（＝１．５Ｖ）となる。このとき、制御信号ＣＯＮは、ＰＭＯＳ４１に電流が流れるか流れないかの、ぎりぎりの電位（ＶＣＣ−Ｖｔ＝２．０Ｖ）となる。
【００１０】
次に、電源電位ＶＣＣが２．５Ｖから４．０Ｖに上昇すると、基準電位ＲＥＦは変化せず、制御信号ＣＯＮの電位はＰＭＯＳ４１のソース・ゲート間容量等により、電源電位ＶＣＣと共に上昇する。これにより、ＰＭＯＳ４１は電流が流れるか流れないかのぎりぎりの状態に維持され、直流電圧ＯＵＴと比較電圧ＶＣは、上昇前の電位に維持され、この直流電圧ＯＵＴは変動せずに所望の電圧に保たれる。電源電位ＶＣＣが４．０Ｖから２．５Ｖに低下したときも同様である。
【００１１】
【特許文献１】特開２００２−１８９５２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前記電圧レギュレータでは、与えられる電源電圧が、例えば１．３〜４．０Ｖの広範囲で変動するような場合に、次のような問題が発生していた。
【００１３】
例えば、電源電位ＶＣＣが１．３Ｖのとき、基準電位ＲＥＦは１．０Ｖとなるが、出力部４０の直流電圧ＯＵＴは電源電位ＶＣＣ以上にはならないので、最高でも１．３Ｖである。従って、比較電圧ＶＣは０．８Ｖまでしか上昇しない。このため、ノードＮ２の制御信号ＣＯＮは、ＰＭＯＳ４１をほぼ短絡状態にさせるような、極めて低い電位（例えば、０．３Ｖ）に低下する。
【００１４】
その後、電源電位ＶＣＣが１．３Ｖから４．０Ｖに上昇すると、ノードＮ２の電位は、ＰＭＯＳ４１のソース・ゲート間容量等により、電源電位ＶＣＣと共に上昇する。この時、ＰＭＯＳ４１はほぼ短絡状態となっているので、ノードＮ２の電位が上昇しても、ＰＭＯＳ４１のオン抵抗を下げるまでには至らない。このため、直流電圧ＯＵＴは、電源電位ＶＣＣの急激な上昇に従って所望の１．５Ｖを越えて上昇し、その後フィードバック動作により、所望の１．５Ｖに落ち着く。
【００１５】
このような電源電位ＶＣＣの急激な変動に即応させるためには、差動増幅部３０に常に大きな電流を流しておく必要があるが、消費電力を抑えた回路では、上記のように電源電圧が規定された電圧以下から急上昇すると、オーバーシュートによる大きな出力変動が発生するという課題があった。
【００１６】
本発明は、与えられる電源電圧が規定された入力電圧範囲外であっても、オーバーシュートによる大きな出力変動を発生させない電圧レギュレータを提供すること目的としている。
【課題を解決するための手段】
【００１７】
本発明の電圧レギュレータは、所望の直流電圧に対応する出力レベルと基準電位が与えられ、該出力レベルと該基準電位の差に応じた制御信号を出力する差動増幅部と、前記直流電圧を出力する出力ノードと電源電位の間に接続されて前記制御信号で導通状態が制御されるトランジスタを有し、該出力ノードの電位に応じて前記出力レベルを前記差動増幅部に帰還する出力部と、前記電源電位が前記直流電圧よりも低いときに、前記基準電位を前記出力レベルと同じレベルに調整して前記差動増幅部に与える基準電位調整部とを備えたことを特徴としている。
【００１８】
また、本発明の別の電圧レギュレータは、定常状態の動作電流に加えて電源変動時には第１のトランジスタに与えられる変動検出信号によって追加の動作電流が流されるように構成され、所望の直流電圧に対応する出力レベルと基準電位が与えられて該出力レベルと該基準電位の差に応じた制御信号を出力する差動増幅部と、前記直流電圧を出力する出力ノードと電源電位の間に接続されて前記制御信号で導通状態が制御される第２のトランジスタを有し、該出力ノードの電位に応じて前記出力レベルを前記差動増幅部に帰還する出力部と、前記電源電位が変動したとき前記変動検出信号を出力する電源変動検知部とを備えたことを特徴としている。
【発明の効果】
【００１９】
本発明では、与えられる電源電圧が所望の直流電圧よりも低いときに、基準電位を出力レベルと同じレベルに調整して差動増幅部に与える基準電位調整部を設けている、これにより、電源電圧が所望の直流電圧よりも低い時にでも、差動増幅部は平衡状態を保つことができ、電源電圧が急に上昇したときにオーバーシュートが発生せず、大きな出力変動を抑えることができるという効果がある。
【００２０】
また、別の電圧レギュレータでは、電源電位が変動したとき変動検出信号を出力する電源変動検知部と、この変動検出信号が与えられたときに追加の動作電流を流す第１のトランジスタを有する差動増幅部を備えている。これにより、電源電位が変動したときに差動増幅部に追加の動作電流が流れるので、この差動増幅部の応答速度が速くなり、電源電圧が急に変化したときにオーバーシュートやアンダーシュートが発生せず、大きな出力変動を抑えることができるという効果がある。
【発明を実施するための最良の形態】
【００２１】
出力部を、電源電位と出力ノードの間に接続されて制御信号で導通状態が制御される第１のトランジスタと、出力ノードと第１ノードの間にダイオード接続された第２のトランジスタと、第１ノードと接地電位の間に接続されてバイアス電位で導通状態が設定される第３のトランジスタとで構成する。また、基準電位調整部を、電源電位と第２ノードの間にダイオード接続された第４のトランジスタと、第２ノードと第３ノードの間にダイオード接続された第５のトランジスタと、第３ノードと接地電位の間に接続されてバイアス電位で導通状態が設定される第６のトランジスタと、基準電位と第３ノードの間にダイオード接続された第７のトランジスタとで構成する。そして、第２と第４のトランジスタを同じディメンジョンに設定し、第３と第６のトランジスタを同じディメンジョンに設定し、更に、第５と第７のトランジスタを同じディメンジョンに設定する。
【００２２】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２３】
図１は、本発明の実施例１を示す電圧レギュレータの回路図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２４】
この電圧レギュレータは、図２と同様のバイアス部１０、基準電位発生部２０、差動増幅部３０及び出力部４０に加えて、基準電位調整部５０を設けた構成となっている。
【００２５】
バイアス部１０は、電源電位ＶＣＣに影響されずに、基準電位発生部２０等に一定の電流を流すための、バイアス電位ＢＨ，ＢＬを発生させる回路である。このバイアス部１０は、例えば、電源電位ＶＣＣと接地電位ＧＮＤの間に直列接続されたＰＭＯＳ１１、ＮＭＯＳ１２及び抵抗１３を有している。ＰＭＯＳ１１のゲートとドレインは、電流ミラーを構成するＰＭＯＳ１４のゲートに接続され、このＰＭＯＳ１４のソースは電源電位ＶＣＣに、ドレインはＮＭＯＳ１５を介して接地電位ＧＮＤにそれぞれ接続されている。ＮＭＯＳ１５のドレインとゲートは、ＮＭＯＳ１２のゲートに接続されている。そして、ＰＭＯＳ１１のドレインからバイアス電位ＢＨが出力され、ＮＭＯＳ１５のドレインからバイアス電位ＢＬが出力されるようになっている。
【００２６】
基準電位発生部２０は、出力すべき直流電圧ＯＵＴの基準となる基準電位ＲＥＦを発生させるものである。この基準電位発生部２０は、例えば、ソースが電源電位ＶＣＣに接続され、ゲートにバイアス電位ＢＨが与えられるＰＭＯＳ２１と、このＰＭＯＳ２１のドレインと接地電位ＧＮＤ間に接続された抵抗２２で構成されている。そして、ＰＭＯＳ２１のドレインから、基準電位ＲＥＦが出力されるようになっている。
【００２７】
差動増幅部３０は、基準電位ＲＥＦと比較電圧ＶＣの差に応じた制御信号ＣＯＮを出力するもので、これらの基準電位ＲＥＦと比較電圧ＶＣが、それぞれのゲートに与えられるＮＭＯＳ３１，３２を有している。ＮＭＯＳ３１，３２のドレインは、それぞれＰＭＯＳ３３，３４を介して、電源電位ＶＣＣに接続されている。また、ＮＭＯＳ３１，３２のソースはノードＮ１に接続され、このノードＮ１と接地電位ＧＮＤの間に、バイアス電位ＢＬに基づいて一定電流を流すＮＭＯＳ３５が接続されている。
【００２８】
ＰＭＯＳ３３，３４のゲートは、ＮＭＯＳ３２のドレインに接続されている。そして、ＮＭＯＳ３１のドレインが接続されたノードＮ２から、制御信号ＣＯＮが出力されるようになっている。
【００２９】
出力部４０は、制御信号ＣＯＮによって直流電圧ＯＵＴが制御されると共に、この直流電圧ＯＵＴに応じた電圧を、比較電圧ＶＣとして差動増幅部３０にフィードバックするものである。出力部４０は、電源電位ＶＣＣと接地電位ＧＮＤの間に、制御信号ＣＯＮで導通状態が制御されるＰＭＯＳ４１、ダイオード接続されたＮＭＯＳ４２、及びバイアス電位ＢＬで導通状態が制御されるＮＭＯＳ４３が直列に接続されて構成されている。そして、ＮＭＯＳ４２のドレインとソースから、それぞれ直流電圧ＯＵＴと比較電圧ＶＣが出力されるようになっている。
【００３０】
基準電位調整部５０は、電源電位ＶＣＣが所望の直流電圧ＯＵＴよりも低いときに、基準電位ＲＥＦを比較電圧ＶＣとほぼ同じ電位に調整するものである。この基準電位調整部５０では、電源電位ＶＣＣとノードＮ３の間に、ダイオード接続された２つのＮＭＯＳ５１，５２が直列に接続され、このノードＮ３と接地電位ＧＮＤの間に、バイアス電位ＢＬによって導通状態が制御されるＮＭＯＳ５３が接続されている。更に、この基準電位調整部５０は、基準電位発生部２０の出力側をノードＮ３に接続するための、ダイオード接続されたＮＭＯＳ５４を有している。
【００３１】
なお、基準電位調整部５０では、基準電位発生部２０よりも大きな電流が流れるように、各ＮＭＯＳ５１〜５４のディメンジョンが設定されている。更に、ＮＭＯＳ５２，５４は同じディメンジョンに設定され、ＮＭＯＳ５１，５３は、それぞれ出力部４０のＮＭＯＳ４２，４３と同じディメンジョンに設定されている。ここで、同じディメンジョンとは、トランジスタのゲート長及びゲート幅の寸法のみならず、電気的な特性が同一であることを意味している。
【００３２】
図３は、実施例１の動作を説明するための信号波形図である。以下、この図３を参照しつつ、実施例１の動作を説明する。
【００３３】
ここでは、所望の直流電圧を１．５Ｖ、各トランジスタの閾値電圧Ｖｔを０．５Ｖとして説明する。
【００３４】
電源電圧、即ち電源電位ＶＣＣが１．３Ｖで、所望の直流電圧（１．５Ｖ）よりも低い場合、出力部４０から出力される直流電圧ＯＵＴは、最高でも１．３Ｖである。従って、比較電圧ＶＣは０．８Ｖとなる。一方、基準電位調整部５０では、ＮＭＯＳ５１，５２の閾値電圧Ｖｔがそれぞれ０．５Ｖであるので、ノードＮ３の電位は、電源電位ＶＣＣよりも１Ｖ下がって０．３Ｖとなる。更に、基準電位発生部２０の出力側は、ＮＭＯＳ５４を介してノードＮ３に接続され、かつ基準電位調整部５０に流れる電流が遥かに大きいので、差動増幅部３０に与えられる基準電位ＲＥＦは、０．８Ｖに引き下げられる。
【００３５】
これにより、差動増幅部３０に与えられる基準電位ＲＥＦと比較電圧ＶＣは同電位となり、ノードＮ２の制御信号ＣＯＮは、ＰＭＯＳ４１に電流が流れるか流れないかの、ぎりぎりの電位（ＶＣＣ−Ｖｔ＝０．８Ｖ）となる。
【００３６】
その後、電源電位ＶＣＣが１．３Ｖから４．０Ｖに上昇すると、基準電位調整部５０のノードＮ３の電位は３Ｖとなり、基準電位発生部２０から出力される基準電位ＲＥＦ（１．０Ｖ）よりも高くなる。従って、基準電位調整部５０のＮＭＯＳ５４はオフとなり、基準電位ＲＥＦは所定の１．０Ｖとなる。
【００３７】
一方、差動増幅部３０のノードＮ２の電位と、出力部４０の直流電圧ＯＵＴ及び比較電圧ＶＣも、電源電位ＶＣＣと共に上昇する。そして、差動増幅部３０と出力部４０のフィードバック動作により、比較電圧ＶＣは基準電位ＲＥＦと同じ電位となるように制御される。従って、直流電圧ＯＵＴは、基準電位ＲＥＦ＋閾値電圧Ｖｔ（＝１．５Ｖ）となり、ノードＮ２の電位は、電源電位ＶＣＣ−閾値電圧Ｖｔ（＝３．５Ｖ）となる。
【００３８】
電源電位ＶＣＣが上昇するとき、出力部４０のＰＭＯＳ４１は短絡状態にはなっていない。従って、電源電位ＶＣＣの急激な上昇があっても、ＰＭＯＳ４１に過渡的な大電流が流れることがなく、直流電圧ＯＵＴがオーバーシュートによって大きく変動するおそれはない。
【００３９】
以上のように、この実施例１の電圧レギュレータは、電源電圧が所望の直流電圧よりも低いときに、基準電位ＲＥＦを比較電圧ＶＣとほぼ同じ電位に調整する基準電位調整部５０を有している。これにより、電源電圧が所望の直流電圧よりも低くても、出力部４０のＰＭＯＳ４１が短絡状態にならないので、規定範囲の電源電圧が印加されたときに、オーバーシュートによる大きな出力変動の発生を抑えることができるという利点がある。
【００４０】
なお、ダイオード接続されたＮＭＯＳ４２，５１，５２，５４に代えて、ダイオード接続されたＰＭＯＳやダイオードを用いることができる。また、電流を小さくするために、ＮＭＯＳ３５，４３，５３を用いて定電流回路を構成しているが、特性上問題が無ければ、通常動作のトランジスタ（ゲートが電源電位ＶＣＣに接続されたＮＭＯＳ、またはゲートが接地電位ＧＮＤに接続されたＰＭＯＳ）や抵抗を用いることが可能である。
【実施例２】
【００４１】
図４は、本発明の実施例２を示す基準電位調整部の回路図である。この基準電位調整部５０Ａは、図１中の基準電位調整部５０に代えて設けられるもので、共通の要素には共通の符号が付されている。
【００４２】
この基準電位調整部５０Ａは、図１中の基準電位調整部５０において、ノードＮ３とＮＭＯＳ５３のドレインの間にＮＭＯＳ５５を挿入し、このＮＭＯＳ５５のゲートを基準電位ＲＥＦに接続したものである。その他の構成は、図１と同様である。
【００４３】
図５は、実施例２の動作を説明するための信号波形図である。なお、基本的な動作は実施例１と同様であるので、この実施例２に特徴的な部分のみ説明する。
【００４４】
電源電位ＶＣＣが１．３Ｖで、所望の直流電圧（１．５Ｖ）よりも低い場合、実施例１と同様に、基準電位調整部５０ＡのノードＮ３の電位は、０．３Ｖとなる。また、ＮＭＯＳ５５はオンとなり、ノードＮ４の電位も０．３Ｖとなる。従って、差動増幅部３０に与えられる基準電位ＲＥＦは、実施例１と同様に、０．８Ｖに引き下げられる。
【００４５】
その後、電源電位ＶＣＣが１．３Ｖから４．０Ｖに上昇すると、基準電位調整部５０のノードＮ３の電位は３Ｖとなり、基準電位発生部２０から出力される基準電位ＲＥＦ（１．０Ｖ）よりも高くなる。従って、基準電位調整部５０のＮＭＯＳ５４はオフとなり、基準電位ＲＥＦは所定の１．０Ｖとなる。
【００４６】
このとき、ＮＭＯＳ５５もオフとなり、ノードＮ４の電位は基準電位ＲＥＦ−閾値電圧Ｖｔ（＝０．５Ｖ）となる。従って、ＮＭＯＳ５３に印加される電圧は、最大でも０．５Ｖであり、実施例１の場合の３．０Ｖに比べて大幅に低下する。
【００４７】
以上のように、この実施例２の基準電位調整部５０Ａは、ノードＮ３とＮＭＯＳ５３のドレインの間にＮＭＯＳ５５を挿入し、このＮＭＯＳ５５の導通状態を基準電位ＲＥＦで制御するようにしている。これにより、この基準電位調整部５０Ａは、実施例１の基準電位調整部５０と同様の機能を備え、かつ、ＮＭＯＳ５３に印加される電圧を大幅に低下させることができる。従って、出力部４０のＮＭＯＳ４３と同じディメンジョンに設定されるＮＭＯＳ５３に、高耐圧のトランジスタを用いる必要がなくなる。なお、ＮＭＯＳ５５には、最大２．５Ｖの電圧が印加されるが、このＮＭＯＳ５５は回路特性上の制約はないので、高耐圧となるようなディメンジョンに設定すれば問題は生じない。
【００４８】
このように、実施例２の基準電位調整部５０Ａを用いた電圧レギュレータは、実施例１と同様の利点に加えて、トランジスタ耐圧の低い製造プロセスを用いることができるという利点がある。
【実施例３】
【００４９】
図６は、本発明の実施例３を示す電圧レギュレータの回路図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００５０】
この電圧レギュレータは、図２中の差動増幅部３０に代えて、若干構成の異なる差動増幅部３０Ａを設けたものである。
【００５１】
この差動増幅部３０Ａは、定電流回路を構成するＮＭＯＳ３５のゲートに、抵抗３６及びキャパシタ３７を介して、バイアス電位ＢＬを印加するように構成されている。即ち、抵抗３６の一端はバイアス電位ＢＬに接続され、この抵抗３６の他端とキャパシタ３７の一端、及びＮＭＯＳ３５のゲートがノードＮ５に接続されている。そして、キャパシタ３７の他端が電源電位ＶＣＣに接続されている。その他の構成は、図２と同様である。
【００５２】
図７は、実施例３の動作を説明するための信号波形図である。以下、この図７を参照しつつ、図６における問題発生時の条件での動作について説明する。
【００５３】
まず、電源電位ＶＣＣが１．３Ｖのとき、直流電圧ＯＵＴは最大でも１．３Ｖであるので、比較電圧ＶＣは０．８Ｖ、基準電位ＲＥＦは１．０Ｖとなり、差動増幅部３０ＡのノードＮ２の電位は低くなって、出力部４０のＰＭＯＳ４１はほぼ短絡状態となる。このとき、ノードＮ５の電位は、バイアス電位ＢＬと同電位で、ＮＭＯＳ３５を定電流回路として、差動増幅部３０Ａに流れる電流を極力抑えるようになっている。
【００５４】
その後、電源電位ＶＣＣが１．３Ｖから４．０Ｖに上昇すると、ＰＭＯＳ４１がほぼ短絡状態で電源電位ＶＣＣが上昇するが、この電源電位ＶＣＣの上昇と同時に、キャパシタ３７を介してノードＮ５の電位が上昇する。これにより、ＮＭＯＳ３５に大きな電流が流れ、差動増幅部３０Ａがすばやく反応して、ノードＮ２の電位が急速に上昇する。そして、直流電圧ＯＵＴが所定の電位（１．５Ｖ）に上昇した時点で、ＰＭＯＳ４１がほぼオフ状態となり、オーバーシュート等の急激なレベル変動は発生しない。その後、ノードＮ５の電位は、抵抗３６とキャパシタ３７の時定数に従って、バイアス電位ＢＬに戻る。
【００５５】
以上のように、この実施例３によれば、定電流回路を構成するＮＭＯＳ３５のゲートに抵抗３６を介してバイアス電位ＢＬを与えると共に、このＮＭＯＳ３５のゲートをキャパシタ３７を介して電源電位ＶＣＣに接続した差動増幅部３０Ａを有している。これにより、電源電位ＶＣＣが急激に上昇したときに、一時的にバイアス電位ＢＬが上昇して差動増幅部３０Ａが大電流で動作する。従って、通常時の消費電流を抑えた差動増幅部３０Ａを用いても、直流電圧ＯＵＴの大きな変動を抑制することができるという利点がある。
【実施例４】
【００５６】
図８は、本発明の実施例４を示す電圧レギュレータの回路図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００５７】
この電圧レギュレータは、図２中の差動増幅部３０に代えて、若干構成の異なる差動増幅部３０Ｂを設けると共に、電源変動検知部６０を追加したものである。
【００５８】
電源変動検知部６０は、電源電位ＶＣＣの急激な上昇を検出するもので、電源電位ＶＣＣとノードＮ６の間に並列に接続されたＰＭＯＳ６１及びキャパシタ６４と、このノードＮ６と接地電位ＧＮＤの間に直列に接続されたＮＭＯＳ６２，６３で構成されている。ＰＭＯＳ６１とＮＭＯＳ６３のゲートには、バイアス電位ＢＨ，ＢＬがそれぞれ与えられている。また、ＮＭＯＳ６２はダイオード接続されている。なお、ＰＭＯＳ６１とＮＭＯＳ６３は、流れる電流を極力抑えた定電流回路を構成するもので、抵抗等で代用することもできる。
【００５９】
一方、差動増幅部３０Ｂは、図２中の差動増幅部３０のノードＮ１と接地電位ＧＮＤの間にＮＭＯＳ３８を設け、このＮＭＯＳ３８のゲートを電源変動検知部６０のノードＮ６に接続したものである。その他の構成は、図２と同様である。
【００６０】
図９は、実施例４の動作を説明するための信号波形図である。以下、この図９を参照しつつ、図８における問題発生時の条件での動作について説明する。
【００６１】
まず、電源電位ＶＣＣが１．３Ｖのとき、電源変動検知部６０のノードＮ６の電位は、ＮＭＯＳ６２の閾値電圧Ｖｔとなっており、差動増幅部３０ＢのＮＭＯＳ３８は、ほとんど電流が流れない状態となっている。その他のノードＮ１，Ｎ２の電位は、実施例３と同様である。
【００６２】
その後、電源電位ＶＣＣが１．３Ｖから４．０Ｖに上昇すると、電源電位ＶＣＣとノードＮ６の間に接続されたキャパシタ６４によって、このノードＮ６の電位が上昇する。このため、ＮＭＯＳ３８がオン状態となって差動増幅部３０Ｂに流れる電流が増加する。これにより、実施例３と同様に、差動増幅部３０Ｂがすばやく反応し、オーバーシュート等の急激なレベル変動を発生せずに、直流電圧ＯＵＴが所定の電圧まで上昇する。その後、ノードＮ６の電位は、ＮＭＯＳ６３を流れる電流によって低下し、当初の閾値電圧Ｖｔに戻る。
【００６３】
以上のように、この実施例４によれば、電源電位ＶＣＣの急激な上昇を検出する電源変動検知部６０と、この電源電位ＶＣＣの急激な上昇が検出されたときに、一時的に追加の動作電流を流すためのＮＭＯＳ３８が設けられた差動増幅部３０Ｂを有している。これにより、実施例３と同様の利点が得られる。特に、差動増幅部３０Ｂは、通常動作時の一定電流を流すＮＭＯＳ３５に加えて、追加の動作電流を流すＮＭＯＳ３８を有しているので、電源電位ＶＣＣが急激に上昇したときだけでなく、急激に低下したときにも、安定した直流電圧ＯＵＴを得ることができるという利点がある。
【００６４】
なお、電源変動検知部６０のＮＭＯＳ６２として、他のＮＭＯＳよりも閾値電圧Ｖｔの低い低閾値電圧ＮＭＯＳを使用することができる。これにより、通常動作時のノードＮ６の電位を、閾値電圧の差だけ低くすることができるので、差動増幅器３０ＢのＮＭＯＳ３８を完全にオフ状態にすることができる。従って、電源電位ＶＣＣの小さな変動によってＮＭＯＳ３に電流が流れることがなくなり、小さな雑音に影響されずに安定した動作が可能になる。
【実施例５】
【００６５】
図１０は、本発明の実施例５を示す電源変動検知部の回路図である。この電源変動検知部６０Ａは、図８中の電源変動検知部６０に代えて設けられるもので、共通の要素には共通の符号が付されている。
【００６６】
この電源変動検知部６０Ａは、図８中の電源変動検知部６０で電源電位ＶＣＣとノードＮ６の間に接続されていたキャパシタ６４を除去すると共に、ＰＭＯＳ６１のゲートに与えるバイアス電位ＢＨを、抵抗６５とキャパシタ６６で構成される遅延回路を介して与えるようにしたものである。その他の構成は、図８と同様である。
【００６７】
次に動作を説明する。
電源電位ＶＣＣが安定しているとき、ＰＭＯＳ６１のゲートの電位は、バイアス電位ＢＨと同じである。
【００６８】
電源電位ＶＣＣが１．３Ｖから４．０Ｖに上昇すると、バイアス電位ＢＨも電源電位ＶＣＣに追従して上昇するが、ＰＭＯＳ６１のゲート電位の変化は、抵抗６５とキャパシタ６６による遅延回路で遅延する。従って、電源電位ＶＣＣの急上昇により、ＰＭＯＳ６１のソース・ゲート間に電源電位ＶＣＣ−バイアス電位ＢＨ以上の電位差が発生する。これにより、ＰＭＯＳ６１には、遅延回路が無い場合に比べて一時的に大きな電流が流れ、ノードＮ６の電位が一時的に上昇する。その後、電源電位ＶＣＣが４．０Ｖで安定すると、ノードＮ６は通常通りの電位に落ち着く。
【００６９】
以上のように、この実施例５の電源変動検知部６０Ａは、ＰＭＯＳ６１の電流によってノードＮ６の電位を調整できるので、例えば実施例４のようにキャパシタ６４によってノードＮ６の電位を引き上げる回路に比べて、ノードＮ６の電位の調整可能範囲が広がる。従って、この実施例５は実施例４と同様の利点に加えて、差動増幅部３０Ｂの電流調整が容易になるという利点がある。
【実施例６】
【００７０】
図１１は、本発明の実施例６を示す電源変動検知部の回路図である。この電源変動検知部６０Ｂは、図８中の電源変動検知部６０に代えて設けられるもので、共通の要素には共通の符号が付されている。
【００７１】
この電源変動検知部６０Ｂは、図８中の電源変動検知部６０でノードＮ６に接続されていたＮＭＯＳ６２のゲートを、抵抗６７とキャパシタ６８による遅延回路を介してノードＮ６に接続したものである。即ち、ＮＭＯＳ６２のゲートを、抵抗６７を介してノードＮ６に接続すると共に、キャパシタ６８を介して接地電位ＧＮＤに接続している。その他の構成は、図８と同様である。
【００７２】
次に動作を説明する。
電源電位ＶＣＣが安定しているとき、ＮＭＯＳ６２のゲートの電位は、バイアス電位ＢＬと同じである。
【００７３】
電源電位ＶＣＣが１．３Ｖから４．０Ｖに上昇すると、ノードＮ６の電位はキャパシタ６４によって引上げられるが、ＮＭＯＳ６２のゲート電位の変化は、抵抗６７とキャパシタ６８による遅延回路で遅延し、若干遅れてノードＮ６に追従する。
【００７４】
電源電位ＶＣＣの上昇時に、ＮＭＯＳ６２のゲート電位の変化が遅れることにより、このＮＭＯＳ６２がオンになるタイミングがおくれ、ノードＮ６の電位上昇時間を長く確保することができる。また、電源電位ＶＣＣが下降するときにも、ＮＭＯＳ６２のゲート電位の変化が遅れるので、このＮＭＯＳ６２がオフになるタイミングが遅れ、余分な電荷がこのＮＭＯＳ６２，６３を介して接地電位ＧＮＤに流れる。
【００７５】
以上のように、この実施例６の電源変動検知部６０Ｂは、遅延回路を追加することによって、ＮＭＯＳ６２のオン・オフを電源電位ＶＣＣの変化のタイミングよりも遅らせるようにしているので、差動増幅部３０Ｂの電流を増加させるための時間を容易に確保することができ、安定した直流電圧ＯＵＴを確実に出力することができるという利点がある。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施例１を示す電圧レギュレータの回路図である。
【図２】従来の電圧レギュレータの回路図である。
【図３】実施例１の動作を説明するための信号波形図である。
【図４】本発明の実施例２を示す基準電位調整部の回路図である。
【図５】実施例２の動作を説明するための信号波形図である。
【図６】本発明の実施例３を示す電圧レギュレータの回路図である。
【図７】実施例３の動作を説明するための信号波形図である。
【図８】本発明の実施例４を示す電圧レギュレータの回路図である。
【図９】実施例４の動作を説明するための信号波形図である。
【図１０】本発明の実施例５を示す電源変動検知部の回路図である。
【図１１】本発明の実施例６を示す電源変動検知部の回路図である。
【符号の説明】
【００７７】
１０    バイアス部
２０    基準電位発生部
３０，３０Ａ    差動増幅部
３１，３２，３５，３８，４２，４３，５１〜５５，６２，６３    ＮＭＯＳ
３６，６５，６７    抵抗
３７，６４，６５，６８    キャパシタ
３３，３４，４１，６１    ＰＭＯＳ
４０    出力部
５０，５０Ａ    基準電位調整部
６０，６０Ａ，６０Ｂ    電源変動検出部
【図１】
2005250664.tif 000003
【図２】
2005250664.tif 000004
【図３】
2005250664.tif 000005
【図４】
2005250664.tif 000006
【図５】
2005250664.tif 000007
【図６】
2005250664.tif 000008
【図７】
2005250664.tif 000009
【図８】
2005250664.tif 000010
【図９】
2005250664.tif 000011
【図１０】
2005250664.tif 000012
【図１１】
2005250664.tif 000013