(57)【要約】【課題】低コストのＣＣＤを使用して、ブルーミングを発生することなく動画像に耐え得るフレームレートを得、且つ動画像表示での違和感がないようにより大きいサイズの高解像度出力を得ること。【解決手段】ＣＣＤ撮像素子は、所定の画素数の第１のサイズの３枚のＣＣＤ撮像素子を使用して水平空間画素ずらしの配置とされた全画素読出し方式のものであって、駆動制御手段は、２ライン加算読出しによりフレームレートを２倍にし、ＩＰ変換手段は、２ライン加算読出しされたインターレース信号をプログレッシブ信号に変換し、その変換時に動き検出及び補正を行って２フィールド合成時の違和感をなくした出力を可能とし、スケーリング手段は、水平空間画素ずらしにて水平画素数が第１のサイズの２倍の状態で前記プログレッシブ信号を第１のサイズより大きい所定の画素数を有する第２のサイズに変倍する。【選択図】  図１
2005217970.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換素子と垂直転送部と水平転送部を備えかつ前記複数の光電変換素子に対応した所定の画素数の第１のサイズを有する固体撮像素子を３枚の使用して水平空間画素ずらしの配置とされた３つの全画素読出し方式固体撮像素子と、
前記水平空間画素ずらしを行って水平方向の有効画素数を前記第１のサイズの２倍として読み出すことが可能で、かつ前記全画素読出し方式固体撮像素子の前記垂直転送部に供給する垂直転送パルスを制御して前記水平転送部にて２ライン加算読出しすることにより、フレームレートを２倍にする駆動制御手段と、
前記駆動制御手段にて２ライン加算読出しによって水平ライン数が１／２にされたフィールド信号をインターレース信号として２フィールド分合成してプログレッシブ信号に変換するものであって、その変換時に動き検出及び補正を行って２フィールド合成時の画素ずれによる違和感をなくした出力を得ることが可能なＩＰ変換手段と、
前記ＩＰ変換手段にて生成されたプログレッシブ信号を前記第１のサイズより大きい所定の画素数を有する第２のサイズにスケーリングするスケーリング手段と、
を具備したことを特徴とする撮像装置。
【請求項２】
前記駆動制御手段は、２ライン加算読出し時に固体撮像素子の駆動周波数を上げて垂直転送期間を増加させ、前記垂直転送パルスのパルス幅を拡大することにより、転送不良をなくし、フレームレートの劣化なくブルーミングを抑制することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第１のサイズはＸＧＡで、前記第２のサイズはＳＸＧＡであることを特徴とする請求項１又は２に記載の撮像装置。
【請求項４】
複数の光電変換素子と垂直転送部と水平転送部を備えかつ前記複数の光電変換素子に対応した所定の画素数の第１のサイズを有する固体撮像素子を３枚使用して水平空間画素ずらしを可能とし、最終的に前記第１のサイズより大きい所定の画素数を有する第２のサイズの出力を可能とする撮像装置の駆動方法であって、
前記水平空間画素ずらしにて水平方向の有効画素数を前記第１のサイズの２倍として読み出すことが可能で、前記全画素読出し方式固体撮像素子の前記垂直転送部に供給する垂直転送パルスを制御して前記水平転送部にて２ライン加算読出しすることにより、フレームレートを２倍にする駆動制御ステップと、
前記駆動制御ステップにて２ライン加算読出しによって水平ライン数が１／２にされたフィールド信号をインターレース信号として２フィールド分合成してプログレッシブ信号に変換するものであって、その変換時に動き検出及び補正を行って２フィールド合成時の画素ずれによる違和感をなくした出力を得ることが可能なＩＰ変換ステップと、
前記ＩＰ変換手段にて生成されたプログレッシブ信号を前記第１のサイズより大きい所定の画素数を有する第２のサイズにスケーリングするスケーリングステップと、
を具備したことを特徴とする撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較的小さいサイズの固体撮像素子を使用して高解像度の出力が得られるようにした撮像装置及びその駆動方法に関する。
【背景技術】
【０００２】
硬性内視鏡などの医療分野で使用される、Ｒ（赤），Ｇ（緑），Ｂ（青）３つのＣＣＤ（電荷結合素子：Charge Coupled Deviceの略）を有する３ＣＣＤカメラは、従来、ＮＴＳＣ／ＰＡＬなどのテレビジョンシステムの解像度を備えるものであったが、医療の高度化などから例えばＳＸＧＡ（1280H×1024V）サイズの出力が得られる高精細カメラの要求が大きくなっている。これを実現するためにはＸＧＡ（1024H×768V）、ＳＸＧＡサイズの多画素ＣＣＤを用いる必要がある。なお、Hは水平方向画素数（ドット）、Vは垂直方向画素数（ドット）である。
【０００３】
多画素ＣＣＤには大別してフレーム蓄積読出し方式と全画素読出し（プログレッシブ）方式のものがある。フレーム蓄積読出し方式は、奇数ラインと偶数ラインの各画素の信号電荷をフィールドごとに交互に読み出すもので、全画素読出し方式は、全画素の信号電荷を順次に一度に読み出すものである。フレーム蓄積方式は主にデジタルカメラなど静止画用途であり、医療用などのリアルタイムな動画用途には向いていない（動解像度が落ちる）ため、全画素読出し方式のＣＣＤを用いるのが適切である。
【０００４】
従来、ＣＣＤを用いた撮像装置におけるフレームモード（前記フレーム蓄積読出し方式と同義）において、広いダイナミックレンジを有し、ブルーミングなどの弊害を無くし、且つ電荷の転送効率の改善を図ったものとして、特許文献１に記載の撮像装置が提案されている。
【０００５】
特許文献１における撮像装置では、静止画像を撮像するフレームモードにおいて、フィールドモード（１フィールド期間毎に全ラインの画素を走査し、奇数フィールドと偶数フィールドとで１段ずらした画素ラインを垂直転送部で加算して読み出すモード）と同程度の広いダイナミックレンジを確保し、且つフィールドモードと同じ転送効率を得ようとするものである。
【特許文献１】特開平９−１８７９１号公報（第１頁、［0015］）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１における撮像装置は、比較的小さいサイズ（画素数）の低コストなＣＣＤを用いてサイズ（画素数）の大きい高解像度のディスプレイに見合った高解像度の出力を生成し、高解像度表示を可能とするものではなかった。
【０００７】
一方、低コストな全画素読出し方式多画素ＣＣＤの場合、そのフレームレートはＸＧＡサイズで３０fps程度であるため、スケーリングＩＣなどでＳＸＧＡ出力（６０fps）に画素数を変換（変倍）するシステムを考えた場合、ＸＧＡサイズの全画素読出し方式ＣＣＤではフレームレートが約３０fpsと遅いためにＳＸＧＡ出力（６０fps）に変換した際にコマ落ち画像（２コマとも同じ画像で２コマに一回の画像更新）となり動画像表示で違和感を生じるという問題がある。
【０００８】
そこで、本発明は上記の問題に鑑み、低コストのＣＣＤを使用して、ブルーミングを発生することなく動画像に耐え得るフレームレートを得、且つ動画像表示での違和感がないようにより大きいサイズの高解像度出力を得ることが可能な撮像装置及びその駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明による撮像装置は、複数の光電変換素子と垂直転送部と水平転送部を備えかつ前記複数の光電変換素子に対応した所定の画素数の第１のサイズを有する固体撮像素子を３枚の使用して水平空間画素ずらしの配置とされた３つの全画素読出し方式固体撮像素子と、前記水平空間画素ずらしを行って水平方向の有効画素数を前記第１のサイズの２倍として読み出すことが可能で、かつ前記全画素読出し方式固体撮像素子の前記垂直転送部に供給する垂直転送パルスを制御して前記水平転送部にて２ライン加算読出しすることにより、フレームレートを２倍にする駆動制御手段と、前記駆動制御手段にて２ライン加算読出しによって水平ライン数が１／２にされたフィールド信号をインターレース信号として２フィールド分合成してプログレッシブ信号に変換するものであって、その変換時に動き検出及び補正を行って２フィールド合成時の画素ずれによる違和感をなくした出力を得ることが可能なＩＰ変換手段と、前記ＩＰ変換手段にて生成されたプログレッシブ信号を前記第１のサイズより大きい所定の画素数を有する第２のサイズにスケーリングするスケーリング手段と、を具備したことを特徴とする。
【００１０】
本発明の撮像装置において、前記駆動制御手段は、２ライン加算読出し時に固体撮像素子の駆動周波数を上げて垂直転送期間を増加させ、前記垂直転送パルスのパルス幅を拡大することにより、転送不良をなくし、フレームレートの劣化なくブルーミングを抑制することを特徴とする。
【００１１】
以上の本発明の構成によれば、全画素読出し方式固体撮像素子の垂直転送パルスを制御し水平転送部にて２ライン分を加算し読み出すことにより、フレームレートを２倍（例えば、３０fps→６０fps）にする。
【００１２】
更に、２ライン加算読出し時に固体撮像素子の駆動周波数を上げて垂直転送期間を増加させ垂直転送パルスのパルス幅を拡大することにより、転送不良をなくしフレームレートの劣化なくブルーミングを回避することもできる。
【００１３】
また、ＩＰ（インターレース→プログレッシブ）変換時にＩＰ変換手段として動き検出及び補正が可能な回路を用いることで、２フィールド合成時の違和感（フィールド間での、露光タイミングの差による画像のずれ）をなくす。
【００１４】
更に、例えば、第１のサイズはＸＧＡ（有効画素1024H×768V）で、第２のサイズはＳＸＧＡ（有効画素1280H×1024V）とした場合、ＸＧＡ（1024H×768V）サイズのＣＣＤを３枚使用し水平空間画素ずらしを行ってＸＧＡの２倍の水平画素数（1024H×2=2048H）となった固体撮像素子出力をＳＸＧＡ（1280H×1024V）にスケーリングすることにより、水平方向の解像度について高解像度を保つことができる。
【００１５】
これにより、例えば、低コストなＸＧＡ（1024H×768V）サイズの全画素読出しＣＣＤを３枚使用し水平空間画素ずらしを行った固体撮像素子出力をブルーミングの発生なく動画像に耐え得るフレームレートで得て、これを水平解像度を可能な限り劣化させず且つ動画像での違和感がないようにＳＸＧＡ（1280H×1024V、60fps）出力に変換できる３ＣＣＤカメラシステムを実現できる。
【００１６】
本発明による撮像装置の駆動方法は、複数の光電変換素子と垂直転送部と水平転送部を備えかつ前記複数の光電変換素子に対応した所定の画素数の第１のサイズを有する固体撮像素子を３枚使用して水平空間画素ずらしを可能とし、最終的に前記第１のサイズより大きい所定の画素数を有する第２のサイズの出力を可能とする撮像装置の駆動方法であって、前記水平空間画素ずらしにて水平方向の有効画素数を前記第１のサイズの２倍として読み出すことが可能で、前記全画素読出し方式固体撮像素子の前記垂直転送部に供給する垂直転送パルスを制御して前記水平転送部にて２ライン加算読出しすることにより、フレームレートを２倍にする駆動制御ステップと、前記駆動制御ステップにて２ライン加算読出しによって水平ライン数が１／２にされたフィールド信号をインターレース信号として２フィールド分合成してプログレッシブ信号に変換するものであって、その変換時に動き検出及び補正を行って２フィールド合成時の画素ずれによる違和感をなくした出力を得ることが可能なＩＰ変換ステップと、前記ＩＰ変換手段にて生成されたプログレッシブ信号を前記第１のサイズより大きい所定の画素数を有する第２のサイズにスケーリングするスケーリングステップと、を具備したことを特徴とする。
【００１７】
本発明の方法においても、上述した本発明の撮像装置と同様の効果を得ることができる。
【発明の効果】
【００１８】
本発明の撮像装置及びその駆動方法によれば、低コストのＣＣＤを使用して、ブルーミングを発生することなく動画像に耐え得るフレームレートを得、且つ動画像表示での違和感がないようにより大きいサイズの高解像度出力を得ることが可能となる。
【発明を実施するための最良の形態】
【００１９】
発明の実施の形態について図面を参照して説明する。  
【実施例１】
【００２０】
図１は本発明の実施例１の撮像装置のブロック図を示している。  
図１において、内視鏡等の挿入部の先端部分には被写体（図示せず）からの光を入力しＲ（赤），Ｇ（緑），Ｂ（青）の３原色に分離するプリズムブロック１が配設されており、このプリズムブロック１の各色光の出力端には白黒用の固体撮像素子であるＣＣＤ撮像素子（以下、単にＣＣＤという）２Ｒ，２Ｇ，２Ｂが配置され、Ｒ，Ｇ，Ｂ各色光はその光強度に応じた電気信号に変換される。
【００２１】
ＣＣＤ２Ｒ，２Ｇ，２Ｂとしては、後述するように、ＸＧＡ（（1024H×768V）サイズの３枚のＣＣＤを使用して水平空間画素ずらしの配置とされた全画素読出し方式ＣＣＤが用いられる。
【００２２】
ＣＣＤ２Ｒ，２Ｇ，２Ｂからの電気信号はそれぞれプリアンプ１１Ｒ，１１Ｇ，１１ＢでＣＤＳ（相関二重サンプリング）処理が施されて画素毎の撮像信号として出力され、プロセス回路１２Ｒ，１２Ｇ，１２Ｂに供給される。プロセス回路１２Ｒ，１２Ｇ，１２Ｂでガンマ補正、輪郭補正などの信号処理がなされた後、Ａ／Ｄコンバータ１３Ｒ，１３Ｇ，１３Ｂに供給され、デジタルＲ，Ｇ，Ｂ信号に変換される。そして、Ａ／Ｄ変換されたデジタルＲ，Ｇ，Ｂ信号は、ＩＰ変換回路１４に供給される。
【００２３】
一方、ＣＣＤ駆動パルス発生回路１６は、制御部１５で制御され、発振器１７の発振信号に基づいて垂直転送パルスである３相の垂直ＣＣＤ駆動パルスＶ1〜Ｖ3，水平転送パルスである２相の水平ＣＣＤ駆動パルスＨ1，Ｈ2を発生して、垂直ドライバ（Ｖドライバと略記）１８，水平ドライバ（Ｈドライバと略記）１９に供給する。
【００２４】
Ｖドライバ１８は、例えば電圧変換用回路で構成され、ＣＣＤ駆動パルス発生回路１６からの３相の垂直ＣＣＤ駆動パルスＶ1〜Ｖ3に基づいて垂直ＣＣＤ駆動用の駆動電圧を生成して、ＣＣＤ２Ｒ，２Ｇ，２Ｂの垂直転送部である垂直ＣＣＤ（図４参照）に供給する。また、Ｈドライバ１９は、例えばバッファ回路で構成され、ＣＣＤ駆動パルス発生回路１６からの２相の水平ＣＣＤ駆動パルスＨ1，Ｈ2をバッファを介在して水平ＣＣＤ駆動用の駆動電圧として出力して、ＣＣＤ２Ｒ，２Ｇ，２Ｂの水平転送部である水平ＣＣＤ（図４参照）に供給する。
【００２５】
ＣＣＤ駆動パルス発生回路１６、発振器１７、Ｖドライバ１８及びＨドライバ１９は、駆動制御手段を構成している。この駆動制御手段は、前記水平空間画素ずらしを行って水平方向の有効画素数をＸＧＡ（1024H×768V）サイズの２倍（1024H×2＝2048H）として読み出すことが可能であり、かつ前記全画素読出し方式ＣＣＤ２Ｒ，２Ｇ，２Ｂの前記垂直ＣＣＤに供給する垂直ＣＣＤ駆動パルスを制御して前記水平ＣＣＤにて２ライン分を加算し読み出すこと（以下、２ライン加算読出しという）により、水平ライン数が１／２にされたサイズ（2048H×384H）のフィールド信号を生成して、フレームレートを２倍にする。これについては、図６で後述する。
【００２６】
さらに、駆動制御手段は、２ライン加算読出し時にＣＣＤ駆動周波数を上げて垂直転送期間を増加させ、垂直ＣＣＤ駆動パルスのパルス幅を拡大することにより、転送不良をなくし、フレームレートの劣化なくブルーミングを抑制する制御を行う。これについては、図７及び図８で後述する。
【００２７】
制御部１５は、ＣＣＤ駆動パルス発生回路１６を制御する一方、ＩＰ変換回路１４を制御する。  
ＩＰ変換回路１４は、前記駆動制御手段にて２ライン加算読出しによって水平ライン数が１／２にされたフィールド信号をインターレース信号として２フィールド分、ラインごとに交互に合成して、サイズ（2048H×768V）のプログレッシブ信号に変換するものである。ＩＰ変換回路１４は、内部に動き検出及び補正部１４１を備えていて、インターレース信号からプログレッシブ信号へのＩＰ変換時に動き検出及び補正を行って、２フィールド合成時の違和感（フィールド間での露光タイミングの差による画像のずれ）をなくしたプログレッシブ信号出力を得ることが可能となっている。
【００２８】
また、ＩＰ変換回路１４は、内部にスケーリング部１４２を備えており、前記の２フィールド合成して生成されたプログレッシブ信号（有効画素2048H×768V）を前記ＸＧＡ（1024H×768V）サイズより大きいＳＸＧＡ（1280H×1024V）サイズにスケーリングする。
【００２９】
スケーリング部１４２にてＳＸＧＡ（1280H×1024V）サイズにスケーリングされたデジタルＲ，Ｇ，Ｂ信号は、ＤＶＩ（モニタのインターフェース規格：Digital Visual Interfaceの略）部２０に供給され、液晶モニタなどのディスプレイ（図示せず）のＤＶＩ入力端子に供給されたり、Ｄ／Ａコンバータ２１に供給されてアナログＲ，Ｇ，Ｂ信号に変換されて別のディスプレイ（図示せず）などのアナログＲ，Ｇ，Ｂ入力端子に供給されたりする。
【００３０】
図２は、図１の実施例１における特徴的な機能を、具体例に則して図式化したものである。図中、ＣＣＤ仕様は３個のＣＣＤともそれぞれ有効画素が1024H×768Vであり、ＣＣＤ読み出しでは、画素ずらし（pix shift）方式により水平方向の有効画素数は２倍となり1024H→2048Hとなる。更に、ＣＣＤ読み出し時の２ライン加算読出しにより、水平ライン数が１／２とされ、ＣＣＤ出力は、奇数（ODD）と偶数（EVEN）の２フィールドからなるインターレース信号となり、それぞれのフィールドの有効画素は2048H×384Vとなる。そして、ＩＰ変換によって、ライン毎に交互に２フィールド合成し、2048H×768Vとされる。この２フィールド合成時に、動き検出及び補正機能にてフィールド間の露光タイミングの差による画像のずれを補正して、違和感のないスムースな画像として出力する。その後、ＩＰ変換によって得られた2048H×768VをスケーリングによってＳＸＧＡ化する。すなわち、水平方向の画素数2048H→1280Hとし、垂直方向の画素数768V→1024Vと変倍することによって、ＳＸＧＡサイズの有効画素1280H×1024Vにスケーリングされる。
【００３１】
図３は３ＣＣＤカメラにおけるＲ，Ｇ，Ｂ各色用ＣＣＤの水平画素ずらし配置を説明する図であって、同図(a)はプリズムブロックの各色出力端における各色用ＣＣＤの配置側面図、同図(b)はＧ用のＣＣＤの位置に対して、Ｒ，Ｂ用のＣＣＤを１／２画素ずらし（即ち水平画素ずらし）して配置した状態を示している。
【００３２】
図４はＣＣＤの構造図を示している。説明を簡単にするため、全ライン数４ラインの場合を示してある。図５は図４におけるＣＣＤ読出し時間を示している。
【００３３】
図４において、固体撮像素子としてのＣＣＤには、行列状に配列され、入射光をその光量に応じた電荷量の信号電荷に変換して蓄積する複数の光電変換素子３１と、これら光電変換素子３１の垂直列ごとに設けられ、各光電変換素子３１から読み出された信号電荷を垂直転送する垂直転送部である複数本（図では３本）の垂直ＣＣＤ３２とによって、撮像エリア３３（点線枠にて示す）が形成されている。この撮像エリア３３において、光電変換素子３１は例えばＰＮ接合のフォトダイオードからなっている。この光電変換素子３１に蓄積された信号電荷は、Ｖドライバ１８から読出し用の垂直ＣＣＤ駆動パルスが印加されることによって垂直ＣＣＤ３２に読み出される。垂直ＣＣＤ３２は、例えば３相の垂直ＣＣＤ駆動パルスＶ1，Ｖ2，Ｖ3（図７参照）によって転送駆動され、読み出された信号電荷を水平ブランキング期間（＝垂直転送期間）内において１走査線（１ライン）に相当する部分ずつ順に垂直方向に転送する。
【００３４】
撮像エリア３３の図面上の下側には、水平転送部である水平ＣＣＤ３４が配されている。この水平ＣＣＤ３４には、複数本の垂直ＣＣＤ３２から１ラインに相当する信号電荷が順次転送される。水平ＣＣＤ３４は、例えば２相の水平ＣＣＤ駆動パルスＨ1，Ｈ2によって転送駆動され、複数本の垂直ＣＣＤ３２から移された１ライン分の信号電荷を、水平ブランキング期間後の水平走査期間（＝水平転送期間）において順次水平方向に転送する。
【００３５】
水平ＣＣＤ３４の転送先側の端部には、電荷電圧変換部３５が設けられている。この電荷電圧変換部３５は、水平ＣＣＤ３４によって水平転送されてきた信号電荷を順次信号電圧に変換して出力する。この信号電圧は、被写体からの光の入射量に応じたＣＣＤ出力として導出されることになる。
【００３６】
以上は全画素読出しＣＣＤによる従来動作の場合の説明であるが、この全画素読出しの場合のＣＣＤ読出し時間について見ると、図５(a)に示すように、全ライン数４ラインの場合に、垂直方向に列状に並んだ光電変換素子１〜４の全ラインを読み出すのにＴ秒かかる。Ｔ＝（１ライン読出し期間）×（ライン数）である。図５(a)のように、全ライン数４ラインについて、ライン１が最初の水平走査期間に水平方向に転送された後、次の水平走査期間でライン２が水平方向に転送され、また次の水平走査期間でライン３が水平方向に転送され、更に次の水平走査期間でライン４が水平方向に転送される。
【００３７】
一方、本発明の実施例１では、全画素読出しＣＣＤによる２ライン加算読出しが行われる。この２ライン加算読出しの場合のＣＣＤ読出し時間については、図５(b)に示すように、全ライン数４ラインの場合に、垂直方向に並んだ光電変換素子１〜４の全ラインを読み出すのにＴ／２秒かかる。Ｔ／２＝（１ライン読出し期間）×（ライン数／２）である。
【００３８】
すなわち、本発明の実施例１では、ＣＣＤ撮像素子の各々の画素に対しては、２ライン加算読出し、換言すれば、２ライン加算駆動（水平ブランキング期間に２転送単位の垂直ＣＣＤ駆動パルスＶ1，Ｖ2，Ｖ3とＶ1’，Ｖ2’，Ｖ3’を出力して駆動）が使用される。２ライン加算駆動の駆動パターンは図７に示すようなもので、毎回の水平ブランキング期間（＝垂直転送期間）に２画素（２行）分の垂直ＣＣＤ駆動パルス（Ｖ1，Ｖ2，Ｖ3）、（Ｖ1’，Ｖ2’，Ｖ3’）が出力され、ＣＣＤの水平転送路（即ち水平ＣＣＤ３４）内では、上下の２画素の電荷が垂直加算される。２ライン加算駆動では、図７（及び図８）に示されるように、水平ブランキング期間（＝垂直転送期間）に、一組の３相の垂直ＣＣＤ駆動パルスＶ1，Ｖ2，Ｖ3に続けて、もう一組の３相の垂直ＣＣＤ駆動パルスＶ1’，Ｖ2’，Ｖ3’が存在することになる。
【００３９】
従って、垂直加算後の状態では、１ラインに原画素の２ライン分の加算情報が含まれていることになる。図５(b)のように、全ライン数４ラインについて、ライン１＋２が最初の水平走査期間に水平方向に転送された後、次の水平走査期間でライン３＋４が水平方向に転送される。その結果、図５(b)の場合のフレームレート（フレーム転送速度）は、非加算駆動の場合（図５(a)参照 ）の２倍になる。
【００４０】
ＣＣＤ駆動パルス発生回路１６では、水平ＣＣＤ３４において２ライン分を加算できるように水平ブランキング期間に２組の垂直ＣＣＤ駆動パルス（図７参照）を生成する。これにより、図５(b)にあるようにフレームレートを２倍（３０fps→６０fps）にする。
【００４１】
図６は本発明の実施例１におけるＣＣＤ出力からＳＸＧＡ出力への変換を説明するタイミングチャートを示している。さらに、具体的には、ＣＣＤ露光後の２ライン加算読出し、及びその後のＳＸＧＡ化（1/60秒ごとのプログレッシブ化）を説明するものである。
【００４２】
図６において、(a)は露光周期を、(b)は(a)の露光周期ごとに２ライン加算出力（インターレース出力）されるＣＣＤ信号を、(c)は(b)のインターレース化された信号をラインごとに交互に２フィールド分合成したＳＸＧＡ信号を、それぞれ示している。
【００４３】
図５(b)で述べたように、２ライン加算時のＣＣＤ読出し時間は非加算読出し時の読出し時間（1/30秒）の１／２である１／６０秒に短縮される。しかし、このままでは、ライン数が半分になってしまうので、最初の１／６０秒の露光による２ライン加算出力（図５(b)のライン表現では、１＋２，３＋４）を例えば奇数フィールド（ODD）とし、次の１／６０秒の露光によって生成されるもう１枚の２ライン加算出力(図５(b)と同様のライン表現では、２＋３，４＋５)を偶数フィールド（EVEN）とし、これら１／６０秒ずつの奇数，偶数フィールドをライン毎に交互に埋めていくような形で２フィールド合成を行う。
【００４４】
図６(b)におけるＡ，Ｂ，Ｃ，Ｄ……，Ｚは、図６(a)の露光期間Ａ，Ｂ，Ｃ，Ｄ……Ｚにおいて取得されたＣＣＤ出力に基づくフィールド信号を意味しており、露光時に対して１／６０秒遅延して出力されている。また、図６(c)におけるＺ/Ａ，Ａ/Ｂ，Ｂ/Ｃ，Ｃ/Ｄ，Ｄ/Ｅ……は、図６(b)のフィールド信号Ａ，Ｂ，Ｃ，Ｄ……における２つのフィールド信号である、ＺとＡ、ＡとＢ、ＢとＣ、ＣとＤ、ＤとＥ……をそれぞれフィールド合成して作成されるＳＸＧＡ信号を意味している。図５(b)と同様のライン表現では、図６(c)における例えば Ａ/Ｂ は、１＋２、２＋３，３＋４、４＋５となる。
【００４５】
このように、２ライン加算にて読み出されたＣＣＤ出力はインターレース信号となっているためＩＰ（インターレース−プログレッシブ）変換が必要となり、図６(b)に示すように２フィールドの画像（例えばＡ，Ｂフィールド）を図６(c)に示すように１フレーム（例えばＡ／Ｂフレーム）に合成する。ただし、合成されるフィールドはそれぞれ露光期間が異なっているために動画像を撮像し合成した場合に画像ずれが発生する。そこでＩＰ変換部（図１又は図２参照）に動き検出及び補正が可能な回路を用いることで、２フィールド合成時の違和感（露光タイミングの差による画像のずれ）を無くすようにしている。
【００４６】
図７は本発明の実施例１における３相の垂直ＣＣＤ駆動（２ライン加算読出し）方式における、水平ＣＣＤ駆動パルスと垂直ＣＣＤ駆動パルスとの関係を示すタイミングチャートを示している。
【００４７】
本発明の実施例１における２ライン加算駆動時には、図７で示されるように、１水平期間４２．０７μｓにおける従来と同じ垂直転送期間（＝水平ブランキング期間）５．４３μｓに、２ライン駆動用の２組の垂直ＣＣＤ駆動パルス（Ｖ1，Ｖ2，Ｖ3）、（Ｖ1’，Ｖ2’，Ｖ3’）を挿入（存在）させるには、垂直ＣＣＤ駆動パルスの幅を短くしなければならず、垂直ＣＣＤ駆動パルス幅が短くなると、垂直ＣＣＤによる３相駆動を行った場合、垂直方向の転送時間が短い時間に制限されるために、垂直方向の電荷の転送が十分に行えず、垂直方向に転送不良が生じブルーミングとして現れる可能性がある。
【００４８】
そこで、本実施例１では、２ライン加算駆動時にＣＣＤ駆動周波数（即ち、水平ＣＣＤ駆動パルスの周波数）を上げて水平ブランキング期間（即ち垂直転送期間）を増加させ垂直ＣＣＤ駆動パルス（Ｖ1，Ｖ2，Ｖ3）、（Ｖ1’，Ｖ2’，Ｖ3’）のパルス幅を拡大することにより、転送不良をなくし、フレームレートの劣化なくブルーミングを抑制することができるようにしている。
【００４９】
図８はＣＣＤ駆動周波数の増加によって垂直転送期間を増加させたるように工夫した場合の、水平ＣＣＤ駆動パルスと垂直ＣＣＤ駆動パルスとの関係を示すタイミングチャートを示している。
【００５０】
図８は、図７と同様に水平画素数：１１０６画素、１水平期間４２．０７μｓを維持した状態で、ＣＣＤ駆動周波数を図７の３０．１８５ＭＨｚから３３．５３６３９ＭＨｚに増加させると共に１水平期間の総クロック数を図７の１２７０ｃｋから１４１１ｃｋに増加させることにより、１水平期間の劣化なく（＝フレームレートの劣化なく）垂直転送期間を図７の５．４３μｓから９．０９μｓに増加させた例であり、これにより垂直ＣＣＤパルス幅を約１．７倍増加させることができる。これによって、垂直転送に時間的な余裕ができ、２ライン駆動に伴う、転送不良をなくすことが可能となる。
【００５１】
図９は、図２におけるスケーリング（ＳＸＧＡ化）を具体的に説明する図である。すなわち、ＩＰ変換における２フィールド合成時の出力をＳＸＧＡ化するためにスケーリングを行っている。ＩＰ変換における２フィールド合成時のフレーム出力４０は、2048H×768Vのサイズであり、水平画素ずらしにより水平画素数（2048H）がＸＧＡサイズ（1024H）の２倍となっている。垂直画素数（768V）は２フィールド分の合成によって得られた画素数であるのに対して、水平画素数（2048H）は水平画素ずらしにより得られた画素数である。従って、2048H×768Vサイズの出力４０をＳＸＧＡ（1280H×1024V）サイズの出力４１に変倍するには、水平画素数を減少させ、垂直画素数を増加させなければならないので、垂直方向を基準にしてスケーリングを行う。
【００５２】
垂直方向については、1024/768（≒1.33）倍だけ画素数を増加することになる。すなわち、768V×（1024/768）＝1024Vとする。この垂直方向の画素数増大は、デジタルズームと同様な手法を用いて補間ライン（データ）を生成することによって行う。
【００５３】
また、水平方向については、2048Hを垂直方向と同様に1024/768（≒1.33）倍し、かつ水平方向は画素ずらしにより２倍となっているので１／２倍するように変倍することにより、2048H×（1024/768）/2≒1365Hとする。しかしながら、これでは1365H×1024Vのサイズとなり、ＳＸＧＡ（1280H×1024V）サイズと比較して、水平方向の画素数が余分に存在するので、水平方向の左右両端側の余剰部分Ａ，Ａを削除することにより、ＳＸＧＡサイズへスケーリングすることができる。このようなスケーリングでは、３板式のＣＣＤ撮像素子を使用して水平画素ずらしをして物理的に画素数を増大した状態から間引いてＳＸＧＡサイズの水平画素数を確保しているので、水平方向については高解像度を保つことができる。垂直方向については、前述したようにＸＧＡサイズの小さい垂直画素数を近辺の画素に基づいて補間データ処理にて増加させるため、水平方向ほどには高解像度を保てない。
【００５４】
このように、低コストの比較的小さい第１のサイズのＣＣＤを用いて、これより大きいサイズの高解像度の出力を得る際に、３ＣＣＤの優位性を生かし、水平空間画素ずらしを行うことによりＣＣＤ出力の水平画素数をＸＧＡの２倍（1024H×2=2048H）とし、これを最終的にＳＸＧＡ（1280H×1024V）にスケーリングすることにより、水平方向の解像度を高解像度に保てる利点がある。
【産業上の利用可能性】
【００５５】
本発明は内視鏡等の生体内観察に使用する撮像装置としてだけでなく、高精細な撮影を必要とする観察装置の撮像系に用いて有用である。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施例１の撮像装置のブロック図。
【図２】図１の実施例１における特徴的な機能を、具体例に則して図式化した説明図。
【図３】３ＣＣＤカメラにおけるＲ，Ｇ，Ｂ各色用ＣＣＤの画素ずらし配置を示す図。
【図４】ＣＣＤの構造図。
【図５】２ライン加算読出しにおけるＣＣＤ読出し時間を説明する図。
【図６】本発明の実施例１におけるＣＣＤ出力からＳＸＧＡ出力への変換を説明するタイミングチャート。
【図７】本発明の実施例１における３相の垂直ＣＣＤ駆動（２ライン加算読出し）方式における、水平ＣＣＤ駆動パルスと垂直ＣＣＤ駆動パルスとの関係を示すタイミングチャート。
【図８】図７の３相の垂直ＣＣＤ駆動（２ライン加算読出し）方式における、垂直転送不良をなくすための、水平ＣＣＤ駆動パルスと垂直ＣＣＤ駆動パルスとの関係を示すタイミングチャート。
【図９】水平空間画素ずらし有りのＸＧＡサイズ出力のスケーリング（ＳＸＧＡ化）を具体例にて説明する図。
【符号の説明】
【００５７】
２Ｒ，２Ｇ，２Ｂ…ＣＣＤ撮像素子（或いは、単にＣＣＤ）
１４…ＩＰ変換回路
１５…制御部
１６…ＣＣＤ駆動パルス発生回路
１８…垂直ドライバ
１９…水平ドライバ
１４１…動き検出及び補正部
１４２…スケーリング部
代理人    弁理士      伊    藤      進 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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