(57)【要約】【課題】  バイポーラトランジスタでは、真性ベース領域直下にＳＩＣを設け、カーク効果の抑制と真性ベース領域の薄膜化によるｆＴ向上が図れる。そしてＳＩＣ層の不純物濃度が高いほどその効果は大きい。一方ＳＩＣ層の不純物濃度が高いと、ＶＣＥＯが低下し、ｆＴ向上およびカーク効果の抑制とＶＣＥＯ特性はトレードオフの関係にある。【解決手段】真性ベース領域直下に、真性ベース領域と当接する第２ＳＩＣ層を設け、第２ＳＩＣ層の直下に第２ＳＩＣ層より不純物濃度の高い第１ＳＩＣ層を設ける。第１ＳＩＣ層によりコレクタ幅を狭め、かつカーク効果を抑制し、第２ＳＩＣ層で真性ベース領域下端をカットしてｆＴ向上を図ることができる。また、第１ＳＩＣ層の不純物を第２ＳＩＣ層の不純物より拡散係数の大きいものを採用することにより、一度の熱処理で深さの異なる２つのＳＩＣ層を形成できる。【選択図】    図１
2005217237.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に設けた一導電型のコレクタ領域と、
前記コレクタ領域表面に設けられた逆導電型のベース領域と、
前記ベース領域表面に設けられた一導電型のエミッタ領域とを具備し、
前記ベース領域下方の前記コレクタ領域に、第１の一導電型不純物層および第２の一導電型不純物層を設けることを特徴とする半導体装置。
【請求項２】
前記ベース領域は、真性ベース領域と、該真性ベース領域の両端とコンタクトする外部ベース領域とからなり、前記第１および第２の一導電型不純物層は、前記真性ベース領域直下に設けることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ベース領域と前記第１の一導電型不純物層の間に前記第２の一導電型不純物層を設けることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の一導電型不純物層は、前記第２の一導電型不純物層より不純物濃度が高いことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の一導電型不純物層は、前記コレクタ領域より不純物濃度が高いことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１の一導電型不純物層の不純物は、第２の一導電型不純物層の不純物よりも拡散係数が小さいことを特徴とする請求項５に記載の半導体装置。
【請求項７】
半導体基板上に一導電型のコレクタ領域を形成する工程と、
前記コレクタ領域表面に逆導電型のベース領域を形成し、該ベース領域下方に第１の一導電型不純物層および第２の一導電型不純物層を形成する工程と、
前記ベース領域に一導電型のエミッタ領域を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に一導電型のコレクタ領域を形成する工程と、
前記コレクタ領域表面に逆導電型の外部ベース領域を形成する工程と、
外部ベース領域間に第１の一導電型不純物、第２の一導電型不純物および逆導電型の不純物をイオン注入する工程と、
熱処理により逆導電型の真性ベース領域を形成し、該真性ベース領域下方の第１の一導電型不純物層と、前記真性ベース領域及び第１の一導電型不純物層の間の第２の一導電型不純物層とを形成する工程と、
前記真性ベース領域に一導電型のエミッタ領域を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記第１の一導電型不純物層は、前記第２の一導電型不純物層より高い不純物濃度で形成されることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の一導電型不純物層は、前記コレクタ領域より高い不純物濃度で形成されることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記真性ベース領域、第１の一導電型不純物層および第２の一導電型不純物層は、異なる拡散係数の不純物を注入し、一度の熱処理で同時に形成することを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特にベース領域幅を短縮し、コレクタ領域濃度を向上させる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ＧＨｚ帯を扱う高周波回路では化合物半導体素子を用いていた。しかし化合物半導体素子は製造プロセス、技術も異なり、高価格であるので、量産性に富みかつ既存の製造ラインで製造できるシリコン半導体素子の開発が行われている。以下、このような高周波用途の半導体装置について、ｎｐｎバイポーラトランジスタを例に説明する。
【０００３】
図１２は、従来のｎｐｎ型バイポーラトランジスタの一例を示す断面図である。バイポーラトランジスタは、ｎ＋型半導体基板３１にｎ−型エピタキシャル層を積層するなどしてコレクタ領域３２を設ける。
【０００４】
さらに、ＬＯＣＯＳ酸化膜３４を設け、ＬＯＣＯＳ酸化膜３４間の基板表面に外部ベース領域３９および真性ベース領域４１を設ける。
【０００５】
外部ベース領域３９および真性ベース領域４１は例えば櫛歯状に複数配置され、それぞれの真性ベース領域４１表面には、エミッタ領域４６を設ける。外部ベース領域３９およびエミッタ領域４６にはそれぞれの領域を形成するための不純物拡散源を兼ねた導電材料からなるベース引き出し電極３７およびエミッタ引き出し電極４５をコンタクトさせ、それぞれに接続するベース電極４８およびエミッタ電極４９を設ける。また、コレクタ領域３２と電気的に接続するコレクタ電極（不図示）を設ける。なお、ここでは単層の電極構造を示したが、２層メタル構造としたものも知られている。（例えば特許文献１参照。）。
【０００６】
次に、図１２から図１４を参照して従来のバイポーラトランジスタの製造方法を説明する。
【０００７】
まず、ｎ＋型シリコン基板３１上にｎ−型エピタキシャル層を積層するなどしてコレクタ領域３２を形成する。所定の領域を開口したマスクを設けてＬＯＣＯＳ酸化膜３４を形成する。
【０００８】
次に全面に、ポリシリコン層３５を堆積しｐ型不純物をイオン注入する。このとき、イオン注入エネルギーは４０ＫｅＶ以下とし、ドーズ量は５Ｅ１５ｃｍ-２程度とする。さらに、ＴＥＯＳ膜３６等の絶縁膜を堆積する（図１３（Ａ））。
【０００９】
その後、予定のエミッタ領域部分を開口し、またポリシリコン層３５を所定の形状にパターニングするため、レジストによるマスクを設けてエッチングし、露出したポリシリコン層３５およびＴＥＯＳ膜３６を除去して開口部ＯＰを形成する。これにより、ベース拡散源を兼ねたベース取り出し電極３７が形成される。次に、真性ベース領域表面保護のため開口部ＯＰに絶縁膜４０を形成する。その後、開口部ＯＰにｐ型不純物をイオン注入する（図１３（Ｂ））。
【００１０】
次に、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）により短時間の熱処理を施して真性ベース領域４１を形成する。また、同一の熱処理工程によりベース拡散源３７中のｐ型不純物をコレクタ領域３２表面に拡散する。前述の如くベース拡散源３７にはｐ型不純物がドープされており、拡散により外部ベース領域３９が形成される。真性ベース領域４１は、外部ベース領域３９の表面付近でコンタクトする（図１３（Ｃ））。
【００１１】
次に、全面にノンドープのポリシリコン層を堆積し、エッチバックする。これにより開口部ＯＰ内壁にはサイドウォール４３が形成される。このサイドウォール４３により、外部ベース領域３９と後の工程で形成されるエミッタ領域との距離をセルフアラインで確保できる（図１４（Ａ））。
【００１２】
次に、真性ベース領域４１表面にエミッタ領域を形成するため、真性ベース領域４１上の絶縁膜４０をウェットエッチングにより除去し、真性ベース領域４１が露出したエミッタコンタクト部ＥＣを形成する。
【００１３】
さらに全面にポリシリコン層を堆積し、ｎ型不純物をドープする。開口部ＯＰ部分と、配線に必要な所定の形状が残るようにポリシリコン層をパターニングする。これにより、エミッタ拡散源となるエミッタ引き出し電極４５を形成する。エミッタ引き出し電極４５は、開口部ＯＰ周囲のＴＥＯＳ膜３６上にもその一部を残している。
【００１４】
その後エミッタ拡散源４５からｎ型不純物を真性ベース領域４１表面に拡散し、エミッタ領域４６を形成する。エミッタ領域４６形成により所定のベース幅Ｗｂが得られる（図１４（Ｂ））。
【００１５】
さらに、平坦化のため絶縁膜４７を形成し、ＬＯＣＯＳ酸化膜３４上の絶縁膜４７およびＴＥＯＳ膜３６にスルーホールＴＨを形成して、エミッタ引き出し電極４５上の絶縁膜４７にスルーホールＴＨを形成する。その後、金属層を堆積して所定の形状にパターニングし、ベース引き出し電極３７にコンタクトするベース電極４８を形成する。またエミッタ引き出し電極４５にコンタクトするエミッタ電極４９を形成する。更にコレクタ領域に電気的に接続するコレクタ電極（不図示）を形成し、図１２に示す最終構造を得る。
【特許文献１】特開２００１−３５８１５２号（第３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
バイポーラトランジスタの性能を現す指標のひとつとしてｆＴ（電流利得帯域幅積）がある。ｆＴ特性を向上するには真性ベース領域４１の薄層化やコレクタ領域３２を薄くすることが有効である。
【００１７】
また、コレクタ電流密度が高くなると、電子の作る空間電荷によりコレクタ空乏層内部の空間電荷がうち消され、実質的に真性ベース領域幅が広がる現象（カーク効果）が発生し、これにより、電流増幅率（ｈＦＥ）やｆＴ特性の低下が生じてしまう。
【００１８】
このカーク効果を抑制するには、真性ベース領域４１直下のコレクタ濃度を高めることが有効である。
【００１９】
そこで、これらを実現するための手段として、図１５のごとく、真性ベース領域４１直下にベース層と逆導電型の不純物を形成する、ＳＩＣ（Ｓｅｌｅｃｔｉｖｅｌｙ  Ｉｏｎ  Ｉｍｐｌａｎｔｅｄ  Ｃｏｌｌｅｃｔｏｒ）が知られている。
【００２０】
このＳＩＣ層５５により、真性ベース領域４１の薄層化と、バイポーラ動作を行う真性ベース領域直下のコレクタ濃度を局所的に高めることができる。
【００２１】
ここで、真性ベース領域４１直下のＳＩＣ層５５の不純物濃度は高い方がカーク効果抑制に有効である。しかし、ＳＩＣ層５５の不純物濃度を高めると、コレクタ−エミッタ間耐圧（以下ＶＣＥＯと称する）低下が起こる。ＶＣＥＯは、一般的にはコレクタ領域３２全体の不純物濃度によるが、ＳＩＣ層５５を設けることによりバイポーラ動作を行う真性ベース領域４１直下の不純物濃度が高ければ、その不純物濃度で耐圧が決定するからである。
【００２２】
ＶＣＥＯ低下を防ぐ為、ＳＩＣ層５５の不純物濃度を低くしては、真性ベース領域４１を薄層化が図れず、またカーク効果抑制もできない。これよりＳＩＣ層５５の濃度とＶＣＥＯ特性はトレードオフの関係となり、如何にＶＣＥＯ特性を低下することなく効果的なＳＩＣ層５５を形成するかが課題となる。
【課題を解決するための手段】
【００２３】
本発明はかかる課題に鑑みてなされ、第１に、半導体基板表面に設けた一導電型のコレクタ領域と、前記コレクタ領域表面に設けられた逆導電型のベース領域と、前記ベース領域表面に設けられた一導電型のエミッタ領域とを具備し、前記ベース領域下方の前記コレクタ領域に、第１の一導電型不純物層および第２の一導電型不純物層を設けることにより解決するものである。
【００２４】
また、前記ベース領域は、真性ベース領域と、該真性ベース領域の両端とコンタクトする外部ベース領域とからなり、前記第１および第２の一導電型不純物層は、前記真性ベース領域直下に設けることを特徴とするものである。
【００２５】
また、前記ベース領域と前記第１の一導電型不純物層の間に前記第２の一導電型不純物層を設けることを特徴とするものである。
【００２６】
また、前記第１の一導電型不純物層は、前記第２の一導電型不純物層より不純物濃度が高いことを特徴とするものである。
【００２７】
また、前記第１の一導電型不純物層は、前記コレクタ領域より不純物濃度が高いことを特徴とするものである。
【００２８】
また、前記第１の一導電型不純物層の不純物は、第２の一導電型不純物層の不純物よりも拡散係数が小さいことを特徴とするものである。
【００２９】
第２に、半導体基板上に一導電型のコレクタ領域を形成する工程と、前記コレクタ領域表面に逆導電型のベース領域を形成し、該ベース領域下方に第１の一導電型不純物層および第２の一導電型不純物層を形成する工程と、前記ベース領域に一導電型のエミッタ領域を形成する工程とを具備することにより解決するものである。
【００３０】
第３に、半導体基板上に一導電型のコレクタ領域を形成する工程と、前記コレクタ領域表面に逆導電型の外部ベース領域を形成する工程と、外部ベース領域間に第１の一導電型不純物、第２の一導電型不純物および逆導電型の不純物をイオン注入する工程と、熱処理により逆導電型の真性ベース領域を形成し、該真性ベース領域下方の第１の一導電型不純物層と、前記真性ベース領域及び第１の一導電型不純物層の間の第２の一導電型不純物層とを形成する工程と、前記真性ベース領域に一導電型のエミッタ領域を形成する工程とを具備することにより解決するものである。
【００３１】
また、前記第１の一導電型不純物層は、前記第２の一導電型不純物層より高い不純物濃度で形成されることを特徴とするものである。
【００３２】
また、前記第１の一導電型不純物層は、前記コレクタ領域より高い不純物濃度で形成されることを特徴とするものである。
【００３３】
また、前記真性ベース領域、第１の一導電型不純物層および第２の一導電型不純物層は、異なる拡散係数の不純物を注入し、一度の熱処理で同時に形成することを特徴とするものである。
【発明の効果】
【００３４】
第１に、本発明に依れば、深い位置に不純物濃度が１Ｅ１８ｃｍ−３程度の第１ＳＩＣを設け、コレクタ領域の抵抗を低減し、ベース−コレクタ間の空間電荷密度を高めることによりカーク効果を抑制できる。
【００３５】
第２に、真性ベース領域直下であり、第１ＳＩＣ層より浅い位置に存在する第２ＳＩＣ層を設け、真性ベース領域の下端の不純物濃度プロファイルがなだらかな部分をカットすることにより、真性ベース領域幅（Ｗｂ）を短縮し、ｆＴ向上を図ることができる。
【００３６】
第３に、第２ＳＩＣ層の濃度は１Ｅ１７ｃｍ−３程度であり、第１ＳＩＣ層より不純物濃度は低くしているため、従来のＳＩＣ層で懸念されていたＶＣＥＯの大幅な低下を抑制できる。
【００３７】
第４に、第２ＳＩＣ層は拡散係数の小さいヒ素イオンを用いることにより、真性ベース領域幅（Ｗｂ）を短縮することができる。
【００３８】
このように、真性ベース領域直下に深さおよび不純物濃度の異なる２種類のＳＩＣ層を設けることで、ＶＣＥＯ特性を低下させることなく高周波特性を向上できる効果を有する。
【発明を実施するための最良の形態】
【００３９】
図１から図１１を参照して、本発明の半導体装置についてｎｐｎ型バイポーラトランジスタを例に説明する。
【００４０】
まず、図１から図６に第１の実施形態を示す。図１には、本実施形態のバイポーラトランジスタの平面図および断面図を示す。図１（Ａ）のＡ−Ａ線断面図が図１（Ｂ）である。
【００４１】
本実施形態のバイポーラトランジスタは、半導体基板１と、コレクタ領域２と、外部ベース領域９と、真性ベース領域１１と、エミッタ領域１６と、ベース引き出し電極７と、エミッタ引き出し電極１５と、ベース電極１８と、エミッタ電極１９と、第１の一導電型不純物層２５と、第２の一導電型不純物層２６とから構成される。
【００４２】
図１（Ａ）の如く、動作領域２１に拡散領域であるベース領域およびエミッタ領域（何れもここでは不図示）が櫛歯状に設けられ、それぞれにコンタクトするベース電極１８およびエミッタ電極１９は櫛歯をかみ合わせた形状に配置される。ベース電極１８は、動作領域２１外まで延在されて、ベースパッド電極２２に接続する。また、エミッタ電極１９も動作領域２１外に延在されエミッタパッド電極２３に接続する。
【００４３】
図１（Ｂ）の如く半導体基板１は、ｎ＋型シリコン基板であり、その上に例えばｎ−型エピタキシャル層を積層するなどしてコレクタ領域２とする。コレクタ領域２表面には、所定の間隔でＬＯＣＯＳ酸化膜４を設ける。ＬＯＣＯＳ酸化膜４間のコレクタ領域２表面には、外部ベース領域９および真性ベース領域１１からなるベース領域２０を例えば櫛歯状に配置する。
【００４４】
真性ベース領域１１の下方には、第１ＳＩＣ層２５および第２ＳＩＣ層２６が設けられる。第１ＳＩＣ層２５は、例えばリン（Ｐ）を用いる。ここでリンを用いる理由は、リンイオンは質量が小さくイオン注入時のＲｐ（投影飛程距離）が大きくなることから、深い位置に第１ＳＩＣ層を形成するのに適しているためである。
【００４５】
一方、第２ＳＩＣ層２６は、例えばヒ素（Ａｓ）等、第１ＳＩＣ層よりも拡散係数の小さな不純物により形成される。ここで拡散係数の小さな不純物を用いる理由は、第２ＳＩＣ層は真性ベース領域下端のプロファイルのなだらかな部分をカットするのが目的であり、拡散係数が大きな不純物（例えばリンなど）を用いると、真性ベース領域のプロファイル自体に影響を及ぼすからである。第２ＳＩＣ層２６は、第１ＳＩＣ層２５および真性ベース領域１１の間に、両領域と当接して設けられる。
【００４６】
それぞれの真性ベース領域１１表面には、エミッタ領域１６が形成される。すなわちこれらのベース領域２０、エミッタ領域１６が櫛歯状に複数形成されて動作領域２１となり、バイポーラトランジスタを構成する。
【００４７】
外部ベース領域９は、コレクタ領域２表面に設けられたｐ＋型不純物の拡散領域であり、真性ベース領域１１とコンタクトする。
【００４８】
ベース引き出し電極７は、外部ベース領域９にコンタクトし、ＬＯＣＯＳ酸化膜４上に引き出される。ベース引き出し電極７は不純物を導入したポリシリコン等の導電材料からなり、外部ベース領域９を形成するためのベース拡散源を兼ねる。また、ＬＯＣＯＳ酸化膜４上で、ＴＥＯＳ膜６および絶縁膜１７に設けたスルーホールＴＨを介してベース電極１８とコンタクトする。
【００４９】
エミッタ引き出し電極１５は、ポリシリコン等の導電材料にｎ型不純物を導入して開口部ＯＰ内を覆って設けられる。エミッタ引き出し電極１５は、エミッタ領域１６を形成するエミッタ拡散源を兼ね、エミッタ領域１６にコンタクトする。
【００５０】
ベース電極１８は、ベース引き出し電極７を介して外部ベース領域９および真性ベース領域１１に接続する。また、エミッタ電極１９は、エミッタ引き出し電極１５を介してエミッタ領域１６に接続する。
【００５１】
図２には、本実施形態のＢ−Ｂ線の断面による濃度プロファイルを示す。
【００５２】
基板表面（Ｘｊ＝０）から深さ方向に、エミッタ領域１６、真性ベース領域１１、第２ＳＩＣ層２６、第１ＳＩＣ層２５、コレクタ領域２、半導体基板１の濃度プロファイルを示している。
【００５３】
まず、第１ＳＩＣ２５の不純物はリン（Ｐ）であり、基板表面から０．４μｍ〜０．５μｍ程度の位置に形成される。その不純物濃度は１Ｅ１８ｃｍ−３程度であり第２ＳＩＣ層２６よりも高い。第１ＳＩＣ層２５を基板表面から深い位置に設けることにより、低濃度のコレクタ領域２幅が狭まり、またベース−コレクタ間の空間電荷密度を高めることができ、カーク効果を抑制できる。
【００５４】
また第２ＳＩＣ層２６の不純物はヒ素（Ａｓ）であり、基板表面から０．２μｍ程度の位置に形成される。その不純物濃度は１Ｅ１７ｃｍ−３程度あり第１ＳＩＣ２５よりも低い。第２ＳＩＣ２６は真性ベース領域１１下端をカットするように真性ベース領域１１と当接して形成しても、拡散係数が小さいため真性ベース領域１１のプロファイルに影響を与えずに、所定の真性ベース領域１１幅を得ることができる。
【００５５】
すなわち、本実施形態によれば真性ベース領１１直下に第２ＳＩＣ層２６を配置してｆＴ向上を図り、基板表面からより深い位置に第１ＳＩＣ層２５を配置してカーク効果の抑制を図るものである。
【００５６】
更に、ＳＩＣ層の不純物濃度を高くすることにより懸念されるＶＣＥＯの劣化については、バイポーラ動作を行う真性ベース領域１１直下の不純物濃度が影響するが、本実施形態では比較的不純物濃度が低い第２ＳＩＣ層２６が配置されるため、ＶＣＥＯの大幅な低下を抑制できる。
【００５７】
次に、図３から図７および図１を参照して、本実施形態のバイポーラトランジスタの製造方法の一例を説明する。
【００５８】
バイポーラトランジスタの製造方法は、半導体基板上に一導電型のコレクタ領域を形成する工程と、コレクタ領域表面に逆導電型のベース領域を形成し、ベース領域下方に第１の一導電型不純物層および第２の一導電型不純物層を形成する工程と、ベース領域に一導電型のエミッタ領域を形成する工程とから構成される。
【００５９】
第１工程（図３参照）：半導体基板１上に一導電型のコレクタ領域２を形成する工程。
【００６０】
ｎ＋型シリコン基板１上にｎ−型エピタキシャル層を積層するなどしてコレクタ領域２を形成する。ＬＯＣＯＳ酸化膜を形成するため、例えば酸化膜／ポリシリコン／窒化膜を順次積層したマスク（不図示）を形成して所定の領域をエッチングする。その開口部に酸化膜を成長させ、ＬＯＣＯＳ酸化膜４を形成する。
【００６１】
第２工程（図４、図５参照）：コレクタ領域表面に逆導電型のベース領域を形成し、ベース領域下方に第１の一導電型不純物層および第２の一導電型不純物層を形成する工程。
【００６２】
まず、コレクタ領域２表面にベース拡散源となるベース引き出し電極を形成する。すなわち、全面にポリシリコン層５を堆積し、ｐ型不純物をイオン注入する。このとき、イオン注入エネルギーは４０ＫｅＶ程度、またイオン注入によるドーズ量は５Ｅ１５ｃｍ−２程度である。さらに、ＴＥＯＳ膜６等の絶縁膜を堆積する（図４（Ａ））。
【００６３】
予定のエミッタ領域部分を開口し且つポリシリコン層５を所定の形状にパターニングするため、レジスト膜によるマスクを設けてエッチングし、露出したポリシリコン層５およびＴＥＯＳ膜６を除去して開口部ＯＰを形成する。その後レジスト膜を除去する。これにより、ベース拡散源を兼ねたベース取り出し電極７が形成される。その後、開口部ＯＰ部底部の保護およびエミッタ−ベース間分離のため開口部ＯＰに絶縁膜１０を形成する（図４（Ｂ））。
【００６４】
次に、図５のごとく、ベース領域２０と、第１ＳＩＣ層２５および第２ＳＩＣ層２６を形成する。まず、開口部ＯＰ底部に、第１の一導電型不純物（例えばＰ＋）をイオン注入にて加速エネルギー３００ＫｅＶ、ドーズ量２Ｅ１３ｃｍ−２で注入する。さらに第２の一導電型不純物（例えばヒ素）をイオン注入にて加速エネルギー３００ＫｅＶ、ドーズ量２Ｅ１２ｃｍ−２で注入する。最後に真性ベース領域形成のための逆導電型不純物（例えばＢＦ２）をイオン注入にて加速エネルギー１６ＫｅＶ、ドーズ量３Ｅ１３ｃｍ−２で注入する。（図５（Ａ））。
【００６５】
その後ＲＴＡにより短時間（１０００℃で５秒程度）の熱処理を施す。これにより、ベース拡散源７からコレクタ領域にｐ型不純物を拡散し外部ベース領域９を形成する。同時に、ＢＦ２をコレクタ領域２に拡散して真性ベース領域１１を形成する。真性ベース領域１１は外部ベース領域９とコンタクトし、ベース領域２０を構成する。
【００６６】
また、同時にＰ＋とＡｓ＋を拡散し真性ベース領域下方に第１ＳＩＣ層２５と第２ＳＩＣ層２６を形成する。
【００６７】
一度の熱処理工程において、深い第１ＳＩＣ層２５とその上層の第２ＳＩＣ層２６およびその上層の真性ベース領域１１が同時に形成できる（図５（Ｂ））。
【００６８】
第２ＳＩＣ層は、真性ベース領域１１と当接し、真性ベース領域１１下端をカットでき、所定の幅の真性ベース領域１１を得ることができる。
【００６９】
また、第１ＳＩＣ層は、第２ＳＩＣ層と当接し、基板表面から深い位置に形成できる。また、第２ＳＩＣ層よりも高濃度にすることにより、真性ベース領域直下の第１および第２ＳＩＣ層２５、２６は結果的に階段状に形成される。真性ベース領域１１は、後の工程で形成されるエミッタ領域とともに微小な幅（深さ）の領域である。熱処理工程が多いとこれらの領域のプロファイルにも悪影響を与えるため、本実施形態のように１回の熱処理で２つのＳＩＣ層を形成することが好ましい。
【００７０】
第３工程（図６参照）：  ベース領域に一導電型のエミッタ領域を形成する工程。
【００７１】
まず、絶縁膜１０の膜厚がエミッタ−ベース間の耐圧に対して薄い場合は絶縁膜（不図示）を追加形成する。その後、セルフアラインでエミッタ領域を形成するために開口部ＯＰ内壁にサイドウォールを形成する。すなわち、全面にポリシリコン層を堆積し、エッチバックする。これにより開口部ＯＰ内壁にはサイドウォール１３が形成される（図６（Ａ））。
【００７２】
次に、真性ベース領域１１表面にエミッタ領域を形成するため、開口部ＯＰ底部で真性ベース領域１１上の絶縁膜１０をウェットエッチングにより除去し、真性ベース領域１１が露出したエミッタコンタクト部ＥＣを形成する。次に、エミッタ拡散源を形成する。全面にポリシリコン層を堆積し、ｎ型不純物をドープする。開口部ＯＰ内はポリシリコン層で覆われる。この開口部ＯＰと、配線に必要な所定の形状が残るようにポリシリコン層をパターニングする。これにより、開口部ＯＰ内を覆い、エミッタ拡散源となるエミッタ引き出し電極１５を形成する。エミッタ引き出し電極１５は、エミッタコンタクト部ＥＣにより真性ベース領域１１とコンタクトし、開口部ＯＰ周囲のＴＥＯＳ膜６上にもその一部を残している（図６（Ｂ））。
【００７３】
さらに、エミッタ拡散源１５からｎ型不純物を真性ベース領域１１表面に拡散し、エミッタ領域１６を形成する（図６（Ｃ））。
【００７４】
その後、ＬＯＣＯＳ酸化膜４上にＢＰＳＧ膜およびＳＯＧ膜等からなる絶縁膜１７を形成し、その絶縁膜１７およびＴＥＯＳ膜６にスルーホールＴＨを形成する。また、新たなレジスト膜を設けてエミッタ引き出し電極１５上の絶縁膜１７にスルーホールＴＨを形成する。さらに、金属層を堆積して所定の形状にパターニングし、ベース引き出し電極７にコンタクトするベース電極１８を形成する。また、エミッタ引き出し電極１５にコンタクトするエミッタ電極１９を形成する。更にコレクタ領域２に電気的に接続するコレクタ電極（不図示）を形成し、図１（Ｂ）に示す最終構造を得る。また動作領域２１外では、エミッタ電極１９と接続するエミッタパッド電極２３、ベース電極１８とコンタクトするベースパッド電極２２が形成される（図１（Ａ）参照）。
【００７５】
次に、図７から図１１を参照して、本発明の第２の実施形態を示す。
【００７６】
第２の実施形態は、外部ベース領域の抵抗を低減し、高周波特性を向上させるために真性ベース領域１１上に溝８を設けるものである。
【００７７】
図７は第２の実施形態における図１（Ａ）のＡ−Ａ線断面図である。尚、第１の実施形態と同一構成要素は同一符号とし、重複部分は説明を省略する。
【００７８】
図７の如く、本実施形態では、ベース引き出し電極７下端から０．１μｍ〜０．２μｍ程度の深さで外部ベース領域９間に溝８が設けられ、その側壁が外部ベース領域９の表面付近と当接する。また、溝８は、その側壁が外部ベース領域９表面付近と当接することで外部ベース領域９表面付近の基板水平方向の拡散（以下横拡散と称する）の進行を抑制する。
【００７９】
すなわち外部ベース領域９は、表面から０．４μｍ〜０．５μｍ程度の深さまで拡散により設けられ、真性ベース領域１１とコンタクトする。真性ベース領域１１は、溝８底部のコレクタ領域２表面に設けられ、表面は外部ベース領域９表面より下方に位置する。
【００８０】
真性ベース領域１１下方には、第１ＳＩＣ層２５および第２ＳＩＣ層２６が設けられる。本実施形態では、溝８の深さ分、第１の実施形態に比べて真性ベース領域１１が深い位置に設けられる。つまり、第１ＳＩＣ層２５および第２ＳＩＣ層２６も、第１の実施形態と比較して深い位置に形成できる。
【００８１】
溝８底部の真性ベース領域１１表面には、一導電型のエミッタ領域１６が設けられる。
【００８２】
ベース引き出し電極は、ＬＯＣＯＳ酸化膜４上で、ＴＥＯＳ膜６および層間絶縁膜１７に設けたスルーホールＴＨを介してベース電極１８とコンタクトする。本実施形態ではベース引き出し電極７中の不純物濃度を２〜３Ｅ２０ｃｍ―３程度にすることができるので、外部ベース領域９の不純物濃度を高くすることができる。
【００８３】
エミッタ引き出し電極１５は、溝８内を覆って設けられ、その下端はベース引き出し電極７と外部ベース領域９との接合面より下方に位置する。
【００８４】
図８から図１１を参照して第２の実施形態の半導体装置の製造方法を示す。
【００８５】
第１工程（図８参照）：半導体基板１上に一導電型のコレクタ領域２を形成する工程。
【００８６】
ｎ＋型シリコン基板１上にｎ−型エピタキシャル層を積層するなどしてコレクタ領域２を形成する。ＬＯＣＯＳ酸化膜を形成するため、例えば酸化膜／ポリシリコン／窒化膜を順次積層したマスク（不図示）を形成して所定の領域をエッチングする。その開口部に酸化膜を成長させ、ＬＯＣＯＳ酸化膜４を形成する。
【００８７】
第２工程（図９参照）：外部ベース領域となる予定の領域間のコレクタ領域表面に溝を形成する工程。
【００８８】
まず、コレクタ領域２表面にベース拡散源となるベース引き出し電極を形成する。すなわち、全面にポリシリコン層５を堆積し、ｐ型不純物をイオン注入する。このとき、イオン注入エネルギーは４０ＫｅＶ程度、またイオン注入によるドーズ量は従来の２倍の量である１．０Ｅ１６ｃｍ−２程度である。さらに、ＴＥＯＳ膜６等の絶縁膜を堆積する（図９（Ａ））。
【００８９】
予定のエミッタ領域部分を開口し且つポリシリコン層５を所定の形状にパターニングするため、レジスト膜によるマスクを設けてエッチングし、露出したポリシリコン層５およびＴＥＯＳ膜６を除去して開口部ＯＰを形成する。その後レジスト膜ＰＲを除去する。これにより、ベース拡散源を兼ねたベース取り出し電極７が形成される（図９（Ｂ））。
【００９０】
次に、開口部ＯＰに露出したコレクタ領域２を０．１μｍ〜０．２μｍ程度エッチングする。これにより、開口部ＯＰに露出したベース引き出し電極７間のコレクタ領域２表面が除去されて溝８が形成される（図９（Ｃ））。
【００９１】
９００度３０分程度の十分な熱処理によりベース拡散源７中のｐ型不純物をコレクタ領域２表面に拡散して、外部ベース領域９を形成する。ベース拡散源７中には前述の如く高濃度の不純物がドープされており、拡散により深い外部ベース領域９が形成される。尚このとき、横拡散も進行するが、最も不純物濃度が高く、横拡散が進行しやすい表面付近においては、溝８側壁まで達するとその進行が阻まれる。すなわち溝８側壁に達した後は基板深さ方向に拡散が進行する。
【００９２】
これにより、溝８側壁に当接した外部ベース領域９が形成される。外部ベース領域９の拡散深さは表面から０．４μｍ〜０．５μｍ程度となる。この状態において、溝８側壁には、外部ベース領域９が露出する。
【００９３】
第１の実施形態では拡散を抑制するため、真性ベース領域の拡散と同時にＲＴＡにより短時間の熱処理で外部ベース領域を形成していた。しかし、本実施形態によれば高い不純物濃度で拡散領域深さを深くしても真性ベース領域に影響を与えることは少なく、低抵抗の外部ベース領域９が実現できる（図９（Ｄ））。
【００９４】
第３工程（図１０参照）：外部ベース領域間に第１の一導電型不純物、第２の一導電型不純物および逆導電型の不純物をイオン注入する工程。
【００９５】
まず、真性ベース領域表面保護およびエミッタ−ベース間分離のため絶縁膜１０を形成する。その後、溝８底部に、第１の一導電型不純物（例えばＰ＋）をイオン注入する。さらに第２の一導電型不純物（例えばＡｓ＋）をイオン注入する。最後に真性ベース領域形成のための逆導電型不純物（例えばＢＦ２）をイオン注入する（図１０（Ａ））。
【００９６】
その後ＲＴＡにより短時間（１０００℃で５秒程度）の熱処理を施す。これにより、逆導電型不純物をコレクタ領域２に拡散して真性ベース領域１１を形成する。真性ベース領域１１は、外部ベース領域９とコンタクトしベース領域２０を構成する。これにより例えば溝８より下方で、外部ベース領域９の横拡散があったとしても、その不純物濃度が低いため真性ベース領域１１に及ぼす影響はほとんどないといってよい。
【００９７】
また、第１および第２の一導電型不純物も同時に拡散し、第１ＳＩＣ層２５およびその上層の第２ＳＩＣ層２６を形成する。これらは拡散係数のことなる不純物であり、一度の熱処理工程において同時に形成できる。したがって、この真性ベース領域１１は、外部ベース領域９の影響を受けることなく所定のプロファイルを保持している（図１０（Ｂ））。
【００９８】
第４工程（図１１参照）：  真性ベース領域に一導電型のエミッタ領域を形成する工程。
【００９９】
まず、絶縁膜１０の膜厚がエミッタ−ベース間の耐圧に対して薄い場合は絶縁膜（不図示）を追加形成する。その後、セルフアラインでエミッタ領域を形成するために溝８内壁にサイドウォールを形成する。すなわち、全面にポリシリコン層を堆積し、エッチバックする。これにより溝８内壁にはサイドウォール１３が形成される（図１１（Ａ））。
【０１００】
次に、真性ベース領域１１表面にエミッタ領域を形成するため、溝８底部で真性ベース領域１１上の絶縁膜１０をウェットエッチングにより除去し、真性ベース領域１１が露出したエミッタコンタクト部ＥＣを形成する。
【０１０１】
さらに、全面にポリシリコン層を堆積し、ｎ型不純物をドープする。溝８内はポリシリコン層で覆われ、溝８部分と配線に必要な所定の形状が残るようにポリシリコン層をパターニングする。これにより、溝８内を覆い、エミッタ拡散源となるエミッタ引き出し電極１５を形成する。エミッタ引き出し電極１５は、エミッタコンタクト部ＥＣで真性ベース領域１１とコンタクトし、溝８周囲のＴＥＯＳ膜６上にもその一部を残している（図１１（Ｂ））。
【０１０２】
さらに、エミッタ拡散源１５からｎ型不純物を真性ベース領域１１表面に拡散し、エミッタ領域１６を形成する。前述の如く溝８底部の真性ベース領域１１は所定のプロファイルで形成されており、エミッタ領域８形成により所定のベース幅Ｗｂが得られる（図１１（Ｃ））。
【０１０３】
その後、ＬＯＣＯＳ酸化膜４上にＢＰＳＧ膜およびＳＯＧ膜等からなる絶縁膜１７を形成し、その絶縁膜１７およびＴＥＯＳ膜６にスルーホールＴＨを形成する。また、新たなレジスト膜を設けてエミッタ引き出し電極１５上の絶縁膜１７にスルーホールＴＨを形成する。その後、金属層を堆積して所定の形状にパターニングし、ベース引き出し電極７にコンタクトするベース電極１８を形成する。また、エミッタ引き出し電極１５にコンタクトするエミッタ電極１９を形成する。更にコレクタ領域２に電気的に接続するコレクタ電極（不図示）を形成し、図７に示す最終構造を得る。また動作領域２１外では、エミッタ電極１９と接続するエミッタパッド電極２３、ベース電極１８とコンタクトするベースパッド電極２２が形成される（図１（Ａ）参照）。
【図面の簡単な説明】
【０１０４】
【図１】本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の半導体装置を説明する特性図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】本発明の半導体装置の製造方法を説明する断面図である。
【図１０】本発明の半導体装置の製造方法を説明する断面図である。
【図１１】本発明の半導体装置の製造方法を説明する断面図である。
【図１２】従来の半導体装置を説明する断面図である。
【図１３】従来の半導体装置の製造方法を説明する断面図である。
【図１４】従来の半導体装置の製造方法を説明する断面図である。
【図１５】従来の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【０１０５】
１      ｎ＋型シリコン基板
２      コレクタ領域
４      ＬＯＣＯＳ酸化膜
５      ポリシリコン層
６      ＴＥＯＳ膜
７      ベース引き出し電極
８      溝
９      外部ベース領域
１０    絶縁膜
１１    真性ベース領域
１３    サイドウォール
１５    エミッタ引き出し電極  
１６    エミッタ領域
１７    絶縁膜
１８    ベース電極
１９    エミッタ電極
２０    ベース領域
２１    動作領域
２２    ベースパッド電極
２３    エミッタパッド電極
２５    第１ＳＩＣ層
２６    第２ＳＩＣ層
３１    ｎ＋型シリコン基板
３２    コレクタ領域
３４    ＬＯＣＯＳ酸化膜
３５    ポリシリコン層
３６    ＴＥＯＳ膜
３７    ベース引き出し電極
３９    外部ベース領域
４０    絶縁膜
４１    真性ベース領域
４３    サイドウォール
４５    エミッタ引き出し電極  
４６    エミッタ領域
４７    絶縁膜
４８    ベース電極
４９    エミッタ電極
ＴＨ    スルーホール
ＥＣ    エミッタコンタクト部
ＯＰ    開口部
Ｗｂ    ベース幅
【図１】
2005217237.tif 000003
【図２】
2005217237.tif 000004
【図３】
2005217237.tif 000005
【図４】
2005217237.tif 000006
【図５】
2005217237.tif 000007
【図６】
2005217237.tif 000008
【図７】
2005217237.tif 000009
【図８】
2005217237.tif 000010
【図９】
2005217237.tif 000011
【図１０】
2005217237.tif 000012
【図１１】
2005217237.tif 000013
【図１２】
2005217237.tif 000014
【図１３】
2005217237.tif 000015
【図１４】
2005217237.tif 000016
【図１５】
2005217237.tif 000017