(57)【要約】【課題】  ビット線とセルプレートがショートした不良状態を迅速に検査できる半導体記憶装置の検査方法を提供することを目的とする。【解決手段】  ビット線イコライズトランジスタ６の出力側に接続されたプリチャージ線ＢＰと前記ビット線プリチャージ電源３との接続をオフして、ビット線イコライズトランジスタ６の入力側に接続されたビット線イコライズ信号φＢＬＰをオンしたタイミングにおけるプリチャージ線ＢＰとセルプレート４に電圧を印加するセルプレート線ＣＰとの間の導通を測定してビット線ＢＬとセルプレート４との短絡を判定する。【選択図】  図１
2005339588.tif 000002
【特許請求の範囲】
【請求項１】
ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置を検査するに際し、
前記ビット線イコライズトランジスタに接続されたプリチャージ線と前記ビット線プリチャージ電源との接続をオフして、
前記ビット線イコライズトランジスタをオンしたタイミングにおける前記プリチャージ線と前記セルプレートに電圧を印加するセルプレート線との間の導通を測定して前記ビット線とセルプレートとの短絡を判定する
半導体記憶装置の検査方法。
【請求項２】
ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置を検査するに際し、
前記セルプレートにセルプレート電源の電圧を印加するセルプレート線と前記セルプレート電源との接続をオフし、
前記ビット線イコライズトランジスタをオンしたタイミングにおける前記ビット線プリチャージ電源の基準電位と前記セルプレート線と間の導通を測定して前記ビット線とセルプレートとの短絡を判定する
半導体記憶装置の検査方法。
【請求項３】
ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置であって、
前記セルプレートにセルプレート電源の電圧を印加するセルプレート線と前記セルプレート電源との接続を制御する第１のスイッチと、
前記ビット線イコライズトランジスタを介して前記ビット線に前記ビット線プリチャージ電源の電圧を印加するプリチャージ線と前記ビット線プリチャージ電源との接続を制御する第２のスイッチと、
第１のスイッチと前記セルプレート線との接続点に接続された第１の外部接続端子と、第２のスイッチと前記プリチャージ線との接続点に接続された第２の外部接続端子とを設けた
半導体記憶装置。
【請求項４】
ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置であって、
前記セルプレートにセルプレート電源の電圧を印加するセルプレート線と前記セルプレート電源との接続を制御する第１のスイッチと、第１のスイッチと前記セルプレート線との接続点に接続された第１の外部接続端子とを設けた
半導体記憶装置。
【請求項５】
ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置であって、
前記セルプレートに前記ビット線プリチャージ電源の電圧を印加するセルプレート線と前記ビット線プリチャージ電源との接続を制御する第１のスイッチと、
前記ビット線イコライズトランジスタの出力側に前記ビット線プリチャージ電源の電圧を印加するプリチャージ線と前記ビット線プリチャージ電源との接続を制御する第２のスイッチと、
第１のスイッチと前記セルプレート線との接続点に接続された第１の外部接続端子と、
第２のスイッチと前記プリチャージ線との接続点に接続された第２の外部接続端子とを設けた
半導体記憶装置。
【請求項６】
ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置であって、
前記セルプレートに前記ビット線プリチャージ電源の電圧を印加するセルプレート線前記ビット線プリチャージ電源との接続を制御する第１のスイッチと、
第１のスイッチと前記セルプレート線との接続点に接続された第１の外部接続端子とを設けた
半導体記憶装置。
【請求項７】
ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す複数の基本アレイブロックのレイアウト部を半導体チップの上に並列配置した半導体記憶装置であって、
前記セルプレートに前記ビット線プリチャージ電源の電圧を印加するセルプレート線ならびに前記ビット線イコライズトランジスタの出力側に前記ビット線プリチャージ電源の電圧を印加するプリチャージ線を前記の基本アレイブロックからそれぞれ引き出して前記レイアウト部の外部で、前記セルプレート線に電圧を印加するセルプレート電源に接続し、前記プリチャージ線を前記ビット線プリチャージ電源に接続した
半導体記憶装置。
【請求項８】
ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す複数の基本アレイブロックのレイアウト部を半導体チップの上に並列配置した半導体記憶装置であって、
前記セルプレートに前記ビット線プリチャージ電源の電圧を印加するセルプレート線ならびに前記ビット線イコライズトランジスタの出力側に前記ビット線プリチャージ電源の電圧を印加するプリチャージ線を前記の基本アレイブロックからそれぞれ引き出して前記レイアウト部の外部で、前記セルプレート線に電圧を印加するセルプレート電源に第１のスイッチを介して接続し、前記プリチャージ線を前記ビット線プリチャージ電源に第２のスイッチを介して接続し、
かつ、前記セルプレート線と第１のスイッチとの接続点に接続された外部接続端子と、
前記プリチャージ線と第２のスイッチとの接続点に接続された外部接続端子とを設けた
半導体記憶装置。
【請求項９】
ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す複数の基本アレイブロックのレイアウト部を半導体チップの上に並列配置した半導体記憶装置であって、
前記セルプレートに前記ビット線プリチャージ電源の電圧を印加するセルプレート線ならびに前記ビット線イコライズトランジスタの出力側に前記ビット線プリチャージ電源の電圧を印加するプリチャージ線を前記の基本アレイブロックからそれぞれ引き出して前記レイアウト部の外部で、前記セルプレート線に電圧を印加するセルプレート電源に第１のスイッチを介して接続し、前記プリチャージ線を前記ビット線プリチャージ電源に接続し、かつ、前記セルプレート線と第１のスイッチとの接続点に接続された外部接続端子を設けた
半導体記憶装置。
【請求項１０】
第１のスイッチをセルプレート電源にヒューズを介して接続した
請求項８または請求項９に記載の半導体記憶装置。
【請求項１１】
前記セルプレート線にはセルプレート電源に接続されたグローバル配線から給電し、前記ビット線プリチャージ電源には前記ビット線プリチャージ電源に接続されたグローバル配線から給電した
請求項７，請求項８，請求項９の何れかに記載の半導体記憶装置。
【請求項１２】
ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置であって、
前記セルプレートに前記ビット線プリチャージ電源の電圧を印加するセルプレート線と前記ビット線プリチャージ電源との接続を制御する第１のスイッチと、
前記ビット線イコライズトランジスタの出力側に前記ビット線プリチャージ電源の電圧を印加するプリチャージ線と前記ビット線プリチャージ電源との接続を制御する第２のスイッチとを設けた
半導体記憶装置。
【請求項１３】
ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置を検査するに際し、
前記セルプレートに電圧を印加するセルプレート線とセルプレート電源との接続をオフして、
前記セルプレート線に、前記ビット線イコライズトランジスタに接続されたプリチャージ線に印加される電圧と異なる電圧を印加し、前記メモリセルのデータを読み出すことにより前記ビット線とセルプレート線との短絡を判定する
半導体記憶装置の検査方法。
【請求項１４】
前記メモリセルのアクセストランジスタのゲートに接続されるワード線の電圧を、前記アクセストランジスタをオンする電圧レベルに遷移後、通常読み出し動作時よりも長い時間待った後、前記センスアンプを活性化することを特徴とする
請求項１３記載の半導体記憶装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置の製造上の不良を検出する検査方法とこの検査方法を実施できる半導体記憶装置に関するものであり、特にダイナミックランダムアクセスメモリ（ＤＲＡＭ）のビット線とセルプレートのショートやリークによる不良で、冗長セルアレーに置き換え後、前記不良がメモリセルプレート電源に影響を与えメモリが正常に動作しなくなる不良を検出することに関する。
【背景技術】
【０００２】
ＤＲＡＭのメモリセルが微細化され、メモリセルのアクセストランジスタとビット線コンタクトが極限まで近接し、ビット線上置き方式（ＣＵＢ）はセルキャパシタの共通電極であるメモリセルプレートの上にビット線が配線され、メモリセルプレートの一部に窓を開けた後、ビット線とメモリセルのアクセストランジスタとのコンタクトが形成される。
【０００３】
このため、コンタクト形成不良等で、メモリセルプレートとビット線のショートやリークが発生し易い。
図１１は（特許文献１）に見られるＤＲＡＭの基本アレイブロックを示している。
【０００４】
１はセンスアンプ、２はセルプレート電源（ＶＣＰ）、３はビット線プリチャージ電源（ＶＢＰ）、４はセルプレート線、５はメモリセル、６はビット線イコライズトランジスタ、ＢＬ，／ＢＬはビット線対、ＷＬはワード線、φＢＬＰはビット線イコライズ信号、Ｙｓはカラム選択線である。
【０００５】
この図１１では、セルプレート電源（ＶＣＰ）２の出力に接続されているセルプレート線ＣＰに、基本アレイブロックのセルプレート４が接続され、ビット線プリチャージ電源（ＶＢＰ）３の出力に接続されているプリチャージ線ＢＰに、基本アレイブロックのビット線ＢＰが接続されている。さらに、ビット線ＢＬとセルプレート４とが抵抗Ｒによってショートした例を挙げており、このショートしたビット線ＢＬは不良となる。
【０００６】
最終的に不良のビット線ＢＬを有する基本アレイブロックは、検査工程で見つけ出されて冗長ビット線に置き換えて、全てのメモリセルが正常に動作するように補償される。
従来、この検査工程での検査方法は、ＤＲＡＭ全体の基本アレイブロックに特定のデータを書き込み、これを読み出した後に前記書き込みのデータと照合して不良ビットを特定している。
【０００７】
なお、不良ビット線を有する基本アレイブロックは、冗長ビット線に置き換えられても、この不良のビット線はショート状態がそのまま残っている。
通常、セルプレート線ＣＰの電圧ＶＣＰは、セルキャパシタの電界緩和の関係から１／２の電源電圧（１／２ＶＤＤ）が与えられる。ビット線プリチャージ電圧（ＶＢＰ）もセンスアンプ１のリファレンス電圧として、１／２電源電圧（１／２ＶＤＤ）が与えられる。
【０００８】
従って、前記ショートのビット線があってもＤＲＡＭがプリチャージ（スタンバイ）状態においては何一つとして不都合がないが、ＤＲＡＭが活性化され、このショートを持つセンスアンプが活性化された場合には、センスアンプ１によってビット線ＢＬはハイレベル（ＶＤＤ）またはロウレベル（ＶＳＳ）にドライブされる。
【０００９】
このことにより、セルプレート４は１／２電源電圧（１／２ＶＤＤ）を維持できなくなり、１／２電源電圧より幾らか高くなったり、低くなったりする不安定な現象が現れる。
そうすると、セルプレートは、他のメモリセルとの間でつながっているので、不良ビット線・セルプレート間のリークによって、チップ全体のセルプレート電位が所望の値から変化してしまい、不良ビット線を冗長ビット線で置き換えても、良品にはならない場合がある。しかもそのような、不良ビット線・セルプレート間のリークによるセルプレート電圧の変動による不良（不良ビット線以外のメモリセルに現れる不良）は、リークによるセルプレート電位の変化が緩やかな場合、ロングサイクル・ページモード後のリード等、時間がかかる特殊な検査を行わなければ検出が困難であった。
【００１０】
さらに詳しく説明する。
上記したように、セルプレート４の電圧がショートにより変動する現象は、図１２に示すような、書き込みサイクルでページモード等のロングサイクルで同一ワード線にアクセス時に、セルプレート線の電位が下がり、Ｌレベルが記憶されたメモリセルの蓄積電荷量が減るため、通常の読み出しサイクルで不良となるといった、メモリのアクセス状態によって変わり、動作不安定となる。
【００１１】
そのため、この（特許文献１）ではビット線対毎に対応するセルプレート４にヒューズＦｕを挿入し、このヒューズＦｕの切断により、ビット線ＢＬとセルプレート４との間のリークパスを除去するように構成されている。
【特許文献１】特開平１０−２０８４９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
セルプレート線ＣＰはＤＲＡＭ全体の共通電極であり、その静電容量は大きくて数千ピコファラッドあり、ショート不良のビット線ＢＬに繋がったセンスアンプ１がドライブして、電圧を変動させる時間も数十マイクロ秒から数ミリ秒かかり、またショート不良のビット線ＢＬはダスト等の製造上のパターン欠陥であり、ランダムに発生する。
【００１３】
このため、このショート不良が正常な他のメモリセルに影響を及ぼしてＤＲＡＭ全体で良品か、不良かを判別するＤＲＡＭ検査は、膨大な時間を要する問題がある。
また、特許文献１の技術では、ビット線対ＢＬ，／ＢＬ毎にヒューズＦｕを設けなければならないので、チップ面積が大きくなり、実用には向かない。
【００１４】
本発明は、ショート不良が発生した基本アレイブロックを迅速に判定して、ＤＲＡＭ全体の良品／不良検査を従来よりも短時間で済ませる半導体記憶装置の検査方法を提供することを目的とする。
【００１５】
また、一部のビット線にショート不良が発生してもそれが属している基本アレイブロックのセルプレート電源が低下して動作不良になる事態を回避できる構成の半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の半導体記憶装置の検査方法は、ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置を検査するに際し、前記ビット線イコライズトランジスタに接続されたプリチャージ線と前記ビット線プリチャージ電源との接続をオフして、前記ビット線イコライズトランジスタをオンしたタイミングにおける前記プリチャージ線と前記セルプレートに電圧を印加するセルプレート線との間の導通を測定して前記ビット線とセルプレートとの短絡を判定することを特徴とする。
【００１７】
また、本発明の半導体記憶装置の検査方法は、ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置を検査するに際し、前記セルプレートにセルプレート電源の電圧を印加するセルプレート線と前記セルプレート電源との接続をオフし、前記ビット線イコライズトランジスタをオンしたタイミングにおける前記ビット線プリチャージ電源の基準電位と前記セルプレート線と間の導通を測定して前記ビット線とセルプレートとの短絡を判定することを特徴とする。
【００１８】
本発明の半導体記憶装置は、ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置であって、前記セルプレートにセルプレート電源の電圧を印加するセルプレート線と前記セルプレート電源との接続を制御する第１のスイッチと、前記ビット線イコライズトランジスタを介して前記ビット線に前記ビット線プリチャージ電源の電圧を印加するプリチャージ線と前記ビット線プリチャージ電源との接続を制御する第２のスイッチと、第１のスイッチと前記セルプレート線との接続点に接続された第１の外部接続端子と第２のスイッチと前記プリチャージ線との接続点に接続された第２の外部接続端子とを設けたことを特徴とする。
【００１９】
また、本発明の半導体記憶装置は、ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置であって、前記セルプレートにセルプレート電源の電圧を印加するセルプレート線と前記セルプレート電源との接続を制御する第１のスイッチと、第１のスイッチと前記セルプレート線との接続点に接続された第１の外部接続端子とを設けたことを特徴とする。
【００２０】
また、本発明の半導体記憶装置は、ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置であって、前記セルプレートに前記ビット線プリチャージ電源の電圧を印加するセルプレート線と前記ビット線プリチャージ電源との接続を制御する第１のスイッチと、前記ビット線イコライズトランジスタの出力側に前記ビット線プリチャージ電源の電圧を印加するプリチャージ線と前記ビット線プリチャージ電源との接続を制御する第２のスイッチと、第１のスイッチと前記セルプレート線との接続点に接続された第１の外部接続端子と、第２のスイッチと前記プリチャージ線との接続点に接続された第２の外部接続端子とを設けたことを特徴とする。
【００２１】
また、本発明の半導体記憶装置は、ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置であって、前記セルプレートに前記ビット線プリチャージ電源の電圧を印加するセルプレート線と前記ビット線プリチャージ電源との接続を制御する第１のスイッチと、第１のスイッチと前記セルプレート線との接続点に接続された第１の外部接続端子とを設けたことを特徴とする。
【００２２】
また、本発明の半導体記憶装置は、ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す複数の基本アレイブロックのレイアウト部を半導体チップの上に並列配置した半導体記憶装置であって、前記セルプレートに前記ビット線プリチャージ電源の電圧を印加するセルプレート線ならびに前記ビット線イコライズトランジスタの出力側に前記ビット線プリチャージ電源の電圧を印加するプリチャージ線を前記の基本アレイブロックからそれぞれ引き出して前記レイアウト部の外部で、前記セルプレート線に電圧を印加するセルプレート電源に接続し、前記プリチャージ線を前記ビット線プリチャージ電源に接続したことを特徴とする。
【００２３】
また、本発明の半導体記憶装置は、ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す複数の基本アレイブロックのレイアウト部を半導体チップの上に並列配置した半導体記憶装置であって、前記セルプレートに前記ビット線プリチャージ電源の電圧を印加するセルプレート線ならびに前記ビット線イコライズトランジスタの出力側に前記ビット線プリチャージ電源の電圧を印加するプリチャージ線を前記の基本アレイブロックからそれぞれ引き出して前記レイアウト部の外部で、前記セルプレート線に電圧を印加するセルプレート電源に第１のスイッチを介して接続し、前記プリチャージ線を前記ビット線プリチャージ電源に第２のスイッチを介して接続し、かつ、前記セルプレート線と第１のスイッチとの接続点に接続された外部接続端子と、前記プリチャージ線と第２のスイッチとの接続点に接続された外部接続端子とを設けたことを特徴とする。
【００２４】
また、本発明の半導体記憶装置は、ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す複数の基本アレイブロックのレイアウト部を半導体チップの上に並列配置した半導体記憶装置であって、前記セルプレートに前記ビット線プリチャージ電源の電圧を印加するセルプレート線ならびに前記ビット線イコライズトランジスタの出力側に前記ビット線プリチャージ電源の電圧を印加するプリチャージ線を前記の基本アレイブロックからそれぞれ引き出して前記レイアウト部の外部で、前記セルプレート線に電圧を印加するセルプレート電源に第１のスイッチを介して接続し、前記プリチャージ線を前記ビット線プリチャージ電源に接続し、かつ、前記セルプレート線と第１のスイッチとの接続点に接続された外部接続端子を設けたことを特徴とする。
【００２５】
また、本発明の半導体記憶装置は、前記第１のスイッチをセルプレート電源にヒューズを介して接続したことを特徴とする。
また、本発明の半導体記憶装置は、前記セルプレート線にはセルプレート電源に接続されたグローバル配線から給電し、前記ビット線プリチャージ電源には前記ビット線プリチャージ電源に接続されたグローバル配線から給電したことを特徴とする。
【００２６】
また、本発明の半導体記憶装置は、ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置であって、前記セルプレートに前記ビット線プリチャージ電源の電圧を印加するセルプレート線と前記ビット線プリチャージ電源との接続を制御する第１のスイッチと、前記ビット線イコライズトランジスタの出力側に前記ビット線プリチャージ電源の電圧を印加するプリチャージ線と前記ビット線プリチャージ電源との接続を制御する第２のスイッチとを設けたことを特徴とする。
【００２７】
本発明の半導体記憶装置の検査方法は、ビット線とセルプレートの間に接続されたメモリセルを有し、前記ビット線をビット線イコライズトランジスタを介して接続されたビット線プリチャージ電源によってプリチャージし、前記メモリセルに書き込まれたデータをセンスアンプを介して読み出す半導体記憶装置を検査するに際し、前記セルプレートに電圧を印加するセルプレート線とセルプレート電源との接続をオフして、前記セルプレート線に、前記ビット線イコライズトランジスタに接続されたプリチャージ線に印加される電圧と異なる電圧を印加し、前記メモリセルのデータを読み出すことにより前記ビット線とセルプレート線との短絡を判定することを特徴とする。
【００２８】
また、本発明の半導体記憶装置の検査方法は、前記メモリセルのアクセストランジスタのゲートに接続されるワード線の電圧を、前記アクセストランジスタをオンする電圧レベルに遷移後、通常読み出し動作時よりも長い時間待った後、前記センスアンプを活性化することを特徴とする。
【発明の効果】
【００２９】
本発明の半導体記憶装置の検査方法と半導体記憶装置によると、セルプレートおよびビット線に生じたリークを迅速に検出して除去できるので、正常な書き込み動作および読み出し動作を確保、および不良品の流出を防ぐことができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の半導体記憶装置の検査方法を具体的な実施の形態に基づいて説明する。なお、図１１の従来例で示した構成用件と同一のものには同じ符号を付けて説明する。
（実施の形態１）
図１は本発明の検査方法を実施する半導体記憶装置と検査中の接続状態を示している。
【００３１】
このＤＲＡＭの基本アレイブロックは、従来例で示したセルプレート線ＣＰに接続された第１の外部接続端子７と、プリチャージ線ＢＰに接続された第２の外部接続端子８とが追加されている。さらに、セルプレート線ＣＰと第１の外部接続端子７との接続点とセルプレート電源（ＶＣＰ）２の出力との間に第１のスイッチＳＷ１が設けられている。プリチャージ線ＢＰと第２の外部接続端子８との接続点とビット線プリチャージ電源（ＶＢＰ）３の出力との間に第２のスイッチＳＷ２が設けられている。第１，第２の外部接続端子７，８は、ＤＲＡＭが構築されている半導体チップ９に設けられている。
【００３２】
なお、半導体チップ９におけるレイアウトは、複数の基本アレイブロックのレイアウト部を貫通するようにセルプレート線ＣＰとプリチャージ線ＢＰとがレイアウトして構成されている。
【００３３】
検査時でない状態では、第１，第２のスイッチＳＷ１，ＳＷ２はオン状態にあって、セルプレート電源（ＶＣＰ）２の出力はセルプレート線ＣＰに通電し、ビット線プリチャージ電源（ＶＢＰ）３の出力はプリチャージ線ＢＰに通電している。
【００３４】
検査時には、切換信号Ｓ１，Ｓ２によって第１，第２のスイッチＳＷ１，ＳＷ２をオフ状態に切り換えるとともに、第１，第２の外部接続端子７，８の間に電圧源１０と電流検出手段としてここでは電流計１１を接続し（一般に、ＬＳＩテスター等が用いられる）、ビット線イコライズ信号φＢＬＰをＨレベルにする。
【００３５】
もしも、ビット線ＢＬとセルプレート４とが抵抗Ｒによってショートしていた場合には、電圧源１０から第２の外部接続端子８，ビット線イコライズトランジスタ６，ビット線ＢＬ，／ＢＬ，前記抵抗Ｒを経由し、セルプレート４，セルプレート線ＣＰ，第１の外部接続端子７，電圧源１０のループで正常時よりも大きな電流が電流計１１を流れる。よって、前記セルプレート４のショートの有無を判定できる。
【００３６】
このように、本発明の（実施の形態１）の検査方法によると、ビット線とセルプレートの間のショートの有無を迅速に検査できる。
（実施の形態２）
図２は本発明の（実施の形態２）の半導体記憶装置を示す。
【００３７】
（実施の形態１）における半導体チップ９におけるレイアウトは、図２に仮想線で示すようにセルプレート線ＣＰとプリチャージ線ＢＰとが、複数の基本アレイブロックのレイアウト部１２１，１２２，・・・１２ｎを貫通するようにレイアウトして構成されていたが、この（実施の形態２）ではセルプレート線ＣＰｇとプリチャージ線ＢＰｇは、複数の基本アレイブロックのレイアウト部１２１，１２２，・・・，１２ｎの外側に配置されている。さらに、セルプレート線ＣＰｇとプリチャージ線ＢＰｇは、（実施の形態１）におけるセルプレート線ＣＰとプリチャージ線ＢＰに比べて太い、グローバル配線で形成されている。
【００３８】
各基本アレイブロックの中のセルプレート線ＣＰは、第１のスイッチＳＷ１とヒューズＦｕを介してセルプレート線ＣＰｇに配線されている。各基本アレイブロックの中のプリチャージ線ＢＰは、第２のスイッチＳＷ２を介してプリチャージ線ＢＰｇに配線されている。
【００３９】
さらに、半導体チップ９には、各基本アレイブロックの中のセルプレート線ＣＰと第１のスイッチＳＷ１との接続点に接続された第１の外部接続端子７１，７２，・・・７ｎと、各基本アレイブロックの中のプリチャージ線ＢＰと第２のスイッチＳＷ２との接続点に接続された第２の外部接続端子８１，８２，・・・８ｎが設けられている。
【００４０】
検査時でない状態では、何れの基本アレイブロックに接続された第１，第２のスイッチＳＷ１，ＳＷ２もオン状態にあって、セルプレート電源（ＶＣＰ）２の出力はセルプレート線ＣＰに通電し、ビット線プリチャージ電源（ＶＢＰ）３の出力はプリチャージ線ＢＰに通電している。
【００４１】
基本アレイブロックのレイアウト部１２１の検査時には、レイアウト部１２１の基本アレイブロックに接続された第１，第２のスイッチＳＷ１，ＳＷ２をオフ状態に切換信号Ｓによって切り換えるとともに、第１，第２の外部接続端子７１，８１の間に、（実施の形態１）と同じように電圧源１０と電流計１１を接続し、ビット線イコライズ信号φＢＬＰをＨレベルにする。
【００４２】
もしも、ビット線ＢＬとセルプレート４とが抵抗Ｒによってショートしていた場合には、電圧源１０から第２の外部接続端子８１，ビット線イコライズトランジスタ６，ビット線ＢＬ，／ＢＬ，前記抵抗Ｒを経由し、セルプレート４，セルプレート線ＣＰ，第１の外部接続端子７１，電圧源１０のループで正常時よりも大きな電流が電流計１１を流れる。よって、前記セルプレート４のショートの有無を判定できる。レイアウト部１２２，・・・１２ｎの基本アレイブロックのセルプレート４のショートの有無の検査も同様である。
【００４３】
この検査で不良と判明した不良ビット線を有する基本アレイブロックに対しては、この検査の後工程で冗長ビット線に置き換えられるとともに、不良ビット線を有する基本アレイブロックに入っている前記ヒューズＦｕを切断することによって、セルプレート電源（ＶＣＰ）２から分離される。
【００４４】
このように、本発明の（実施の形態２）によると、迅速に検査できるだけでなく、基本アレイブロックごとに単一のヒューズＦｕを設けて、不良発生時には切断できるように構成されているため、従来のように基本アレイブロックの内部のセルプレート４ごとにヒューズＦｕを介装していたもののようなチップ面積の増大を僅かにでき、実用的である。
【００４５】
また、このＤＲＡＭではセルプレート線ＣＰｇとプリチャージ線ＢＰｇが、前記レイアウト部１２１，１２２，・・・，１２ｎの外側に配置したため、複数の基本アレイブロックのパターンは同じものを使用することができる。また、グローバル配線のセルプレート線ＣＰｇとプリチャージ線ＢＰｇであるため、回路インピーダンスが低く、安定した動作を期待できる。
【００４６】
また、メモリセル５のキャパシタの共通電極であるセルプレート線ＣＰとプリチャージ線ＢＰが基本アレイブロックのレイアウト部１２１，１２２，・・・，１２ｎ単位で繋がっているため、活性化されない他のブロックに、ノイズまたはプリチャージ電源の変動を与えない。また、基本アレイブロックのレイアウト部１２１，１２２，・・・，１２ｎを並べることで容量の増加に対応できるので、レイアウト的にも容易になる。
【００４７】
（実施の形態３）
図３は本発明の（実施の形態３）を示す。
図１に示した（実施の形態１）では単一の基本メモリブロックに対して２つの外部接続端子７，８を半導体チップ９に設け、この外部接続端子７，８の間に電圧源１０と電流計１１を接続して検査したが、この（実施の形態３）では、単一の基本メモリブロックに対して検査用には１つの外部接続端子７を設け、電圧源１０も必要としない。
【００４８】
具体的には、外部接続端子Ｇは半導体チップ９に設けられ前記ビット線プリチャージ電源（ＶＢＰ）３の基準電位に接続された端子であって、もしも、ビット線ＢＬとセルプレート４とが抵抗Ｒによってショートしていた場合には、ビット線プリチャージ電源（ＶＢＰ）３からビット線イコライズトランジスタ６，ビット線ＢＬ，／ＢＬ，前記抵抗Ｒを経由し、セルプレート４，セルプレート線ＣＰ，第１の外部接続端子７のループで正常時よりも大きな電流が電流計１１を流れる。よって、電流計１１の指示値を確認することによって前記セルプレート４のショートの有無を判定できる。
【００４９】
この検査で不良と判明した不良ビット線を有する基本アレイブロックに対しては、この検査の後工程で冗長ビット線に置き換える。
（実施の形態４）
図４は本発明の（実施の形態４）の半導体記憶装置を示す。
【００５０】
この（実施の形態４）は、図１に示した基本的な構成を図２に示すように全体的に展開したのと同様に、図３に示した基本的な構成を全体的に展開したものである。
（実施の形態３）における半導体チップ９におけるレイアウトは、図４に仮想線で示すようにセルプレート線ＣＰとプリチャージ線ＢＰとが、複数の基本アレイブロックのレイアウト部１２１，１２２，・・・１２ｎを貫通するようにレイアウトして構成されていたが、この（実施の形態４）ではセルプレート線ＣＰｇとプリチャージ線ＢＰｇは、複数の基本アレイブロックのレイアウト部１２１，１２２，・・・，１２ｎの外側に配置されている。さらに、セルプレート線ＣＰｇとプリチャージ線ＢＰｇは、（実施の形態３）におけるセルプレート線ＣＰとプリチャージ線ＢＰに比べて太い、グローバル配線で形成されている。
【００５１】
各基本アレイブロックの中のセルプレート線ＣＰは、第１のスイッチＳＷ１とヒューズＦｕを介してセルプレート線ＣＰｇに配線されている。各基本アレイブロックの中のプリチャージ線ＢＰはプリチャージ線ＢＰｇに配線されている。
【００５２】
さらに、半導体チップ９には、各基本アレイブロックの中のセルプレート線ＣＰと第１のスイッチＳＷ１との接続点に接続された第１の外部接続端子７１，７２，・・・７ｎが設けられている。外部接続端子Ｇは半導体チップ９に設けられ前記ビット線プリチャージ電源（ＶＢＰ）３の基準電位に接続された端子である。
【００５３】
検査時でない状態では、何れの基本アレイブロックに接続された第１のスイッチＳＷ１もオン状態にあって、セルプレート電源（ＶＣＰ）２の出力はセルプレート線ＣＰに通電し、ビット線プリチャージ電源（ＶＢＰ）３の出力はプリチャージ線ＢＰに通電している。
【００５４】
基本アレイブロックのレイアウト部１２１の検査時には、レイアウト部１２１の基本アレイブロックに接続された第１のスイッチＳＷ１をオフ状態に切換信号Ｓによって切り換えるとともに、第１の外部接続端子７１と外部接続端子Ｇの間に、（実施の形態３）と同じように電流計１１を接続し、ビット線イコライズ信号φＢＬＰをＨレベルにする。
【００５５】
もしも、ビット線ＢＬとセルプレート４とが抵抗Ｒによってショートしていた場合には、ビット線プリチャージ電源（ＶＢＰ）３からビット線イコライズトランジスタ６，ビット線ＢＬ，／ＢＬ，前記抵抗Ｒを経由し、セルプレート４，セルプレート線ＣＰ，第１の外部接続端子７のループで正常時よりも大きな電流が電流計１１を流れる。よって、電流計１１の指示値を確認することによって前記セルプレート４のショートの有無を判定できる。レイアウト部１２２，・・・１２ｎの基本アレイブロックのセルプレート４のショートの有無の検査も同様である。
【００５６】
この検査で不良と判明した不良ビット線を有する基本アレイブロックに対しては、この検査の後工程で冗長ビット線に置き換えられるとともに、不良ビット線を有する基本アレイブロックは前記ヒューズＦｕを切断することによって、セルプレート電源（ＶＣＰ）２から分離される。
【００５７】
このように、本発明の（実施の形態４）によると、迅速に検査できるだけでなく、基本アレイブロックごとに単一のヒューズＦｕを設けて、不良発生時には切断できるように構成されているため、従来のように基本アレイブロックの内部のセルプレート４ごとにヒューズＦｕを介装していたもののようなチップ面積の増大を僅かにでき、実用的である。
【００５８】
また、このＤＲＡＭではセルプレート線ＣＰｇとプリチャージ線ＢＰｇが、前記レイアウト部１２１，１２２，・・・，１２ｎの外側に配置したため、複数の基本アレイブロックのパターンは同じものを使用することができる。また、グローバル配線のセルプレート線ＣＰｇとプリチャージ線ＢＰｇであるため、回路インピーダンスが低く、安定した動作を期待できる。
【００５９】
（実施の形態５）
図５は本発明の（実施の形態５）の半導体記憶装置を示す。
図１に示した（実施の形態１）ではセルプレート電源（ＶＣＰ）２とビット線プリチャージ電源（ＶＢＰ）３の２つの電源を使用して回路を構成していたが、セルプレート電源（ＶＣＰ）２はビット線プリチャージ電源（ＶＢＰ）３よりも電流容量の小さい電源回路であったため、セルプレート４のショートがあった場合にはセルプレート電源（ＶＣＰ）２の出力電圧が規定よりも低下して、前記ショートのない部分も正常動作できなくなる可能性があったが、この（実施の形態５）では、セルプレート線ＣＰを第１のスイッチＳＷ１を介して、第２のスイッチＳＷ２とビット線プリチャージ電源（ＶＢＰ）３の出力との接続点に接続して、セルプレート電源（ＶＣＰ）２よりも電流容量の大きいはビット線プリチャージ電源（ＶＢＰ）３で動作している。その他は（実施の形態１）と同様である。
【００６０】
このように構成したため、（実施の形態１）と同様にして、検査時には、切換信号Ｓ１，Ｓ２によって第１，第２のスイッチＳＷ１，ＳＷ２をオフ状態に切り換えるとともに、第１，第２の外部接続端子７，８の間に電圧源１０と電流計１１を接続し、ビット線イコライズ信号φＢＬＰをＨレベルにする。
【００６１】
もしも、ビット線ＢＬとセルプレート４とが抵抗Ｒによってショートしていた場合には、電圧源１０から第２の外部接続端子８，ビット線イコライズトランジスタ６，ビット線ＢＬ，／ＢＬ，前記抵抗Ｒを経由し、セルプレート４，セルプレート線ＣＰ，第１の外部接続端子７，電圧源１０のループで正常時よりも大きな電流が電流計１１を流れる。よって、前記セルプレート４のショートの有無を判定できる。
【００６２】
なお、前記（実施の形態１）では不良の基本アレイブロックがセルプレート線ＣＰの電圧に影響を与えるおそれがあるため、（実施の形態２）では基本アレイブロックごとに単一のヒューズＦｕを設けて、不良発生時には切断できるように構成したが、この（実施の形態５）ではセルプレート線ＣＰへビット線プリチャージ電源（ＶＢＰ）３より給電しているため、他の正常なビット線に接続されたメモリセルの読み出し時にも影響を受けることがなく、ヒューズＦｕを設けなくても確実な動作を期待できる。
【００６３】
（実施の形態６）
図６は本発明の（実施の形態６）の半導体記憶装置を示す。
図３に示した（実施の形態３）ではセルプレート電源（ＶＣＰ）２とビット線プリチャージ電源（ＶＢＰ）３の２つの電源を使用して回路を構成していたが、セルプレート電源（ＶＣＰ）２はビット線プリチャージ電源（ＶＢＰ）３よりも電流容量の小さい電源回路であったため、セルプレート４のショートがあった場合にはセルプレート電源（ＶＣＰ）２の出力電圧が規定よりも低下して、前記ショートのない部分も正常動作できなくなる可能性があったが、この（実施の形態６）では、セルプレート線ＣＰを第１のスイッチＳＷ１を介して、ビット線プリチャージ電源（ＶＢＰ）３の出力に接続して、セルプレート電源（ＶＣＰ）２よりも電流容量の大きいはビット線プリチャージ電源（ＶＢＰ）３で動作している。その他は（実施の形態３）と同様である。
【００６４】
このように構成したため、（実施の形態３）と同様にして、検査時には、切換信号Ｓ１によって第１のスイッチＳＷ１をオフ状態に切り換えるとともに、第１の外部接続端子７と外部接続端子Ｇの間に電流計１１を接続し、ビット線イコライズ信号φＢＬＰをＨレベルにし、前記セルプレート４のショートの有無を判定できる。
【００６５】
なお、前記（実施の形態３）では不良の基本アレイブロックがセルプレート線ＣＰの電圧に影響を与えるおそれがあるため、（実施の形態４）では基本アレイブロックごとに単一のヒューズＦｕを設けて、不良発生時には切断できるように構成したが、この（実施の形態６）ではセルプレート線ＣＰへビット線プリチャージ電源（ＶＢＰ）３より給電しているため、他の正常なビット線に接続されたメモリセルの読み出し時にも影響を受けることがなく、ヒューズＦｕを設けなくても確実な動作を期待できる。
【００６６】
（実施の形態７）
図７は、図５に示した（実施の形態５）から第１，第２のスイッチＳＷ１，ＳＷ２、第１，第２の外部接続端子７，８を除去したもので、従来例として図１１に説明したＤＲＡＭと比べると、この（実施の形態７）では、セルプレート線ＣＰへ前記セルプレート電源（ＶＣＰ）２よりも電流容量の大きいはビット線プリチャージ電源（ＶＢＰ）３より給電しているため、他の正常なビット線に接続されたメモリセルの読み出し時にも影響を受けることがなく、ヒューズＦｕを設けなくても確実な動作を期待できる。
【００６７】
（実施の形態８）
図８は本発明の（実施の形態８）の半導体記憶装置を示す。
各基本アレイブロックの中のプリチャージ線ＢＰとセルプレートＣＰは、プリチャージ線ＢＰｇに配線されている。
【００６８】
このように、グローバル配線のプリチャージ線ＢＰｇから各基本アレイブロックに給電しているため、安定した動作を期待できる。
（実施の形態９）
図１の回路を用いて、ビット線・セルプレート間のショートの有無を検査するには、次のような方法を用いることもできる。スイッチＳＷ１をオフ状態にし、外部接続端子から、セルプレート電圧ＶＣＰとして、ビット線プリチャージ電圧ＶＢＰよりも高い電圧を印加する。この状態で、ビット線ＢＬとセルプレート４との間に抵抗Ｒによるリークが存在すると、ワード線ＷＬの活性化によってビット線ＢＬにメモリセルが接続されて、ビット線ＢＬにメモリセルデータに応じた微小電位変化が生じた後、抵抗Ｒによるリークによって徐々にビット線ＢＬの電位が上昇する。したがって、ゼロ読み出しによって、当初、プリチャージレベルよりもビット線電位が下がった場合でも、それが徐々に上昇することになる。誤動作に至るまで上昇した後にセンスアンプを活性化してデータ読み出しを行えば、誤ったデータが読み出される。すなわち、ビット線・セルプレート間のショートによるリークが存在するならば、このような方法によって誤ったデータが読み出されるので、それによってショートの有無に関する検査を行うことができる。
【００６９】
この方法によってビット線・セルプレート間のショートの検査を行えば、前に説明したページモードのロングサイクルでの書き込みを実行して、その後にリードを行う検査よりも短時間にビット線・セルプレート間のショートによる不良を検出することができる。
【００７０】
なお、この検査を行う際には、電流計１１は用いない。また、プリチャージ線ＢＰの電圧は、外部接続端子８から与えることもできるし、チップ上のプリチャージ電源ＶＢＰからスイッチＳＷ２を介して与えることもできる。
【００７１】
図９と図１０は本発明の（実施の形態９）において、ビット線・セルプレート間のショートによるリークを確実に検出するために、センスアンプの起動タイミングを遅らせるようにした場合のタイミングおよび回路を示す。
【００７２】
図９は通常時と検査時のセンスアンプ１の起動信号ＳＳのタイミングチャートである。メモリセル５のアクセストランジスタのゲートであるワード線ＷＬの電圧を、前記アクセストランジスタをオンする電圧レベルに遷移後、通常読み出し動作時より、長い時間待った後にセンスアンプ１を活性化している。
【００７３】
これにより、ビット線ＢＬとセルプレート４に何らかのショートが発生した場合、微少なリークに対しても、メモリセル５にＬレベルを書き込んでも、ビット線の電位がプリチャージ電位より上昇し、Ｈレベルが読み出されるため、不良ビットとして検出できる。
【００７４】
図１０はセンスアンプ１の起動信号ＳＳの具体的な発生回路を示している。
ここでは、インバータ１３と該インバータ１３の出力に前記メモリセル５のアクセストランジスタのゲートに用いられた配線パターンと同様にして形成された抵抗素子１４と、該メモリセル５のセルキャパシタと同様に形成した複数個のキャパシタ１５で構成した遅延回路と、インバータ１６などで実現したものである。
【００７５】
これにより、製造時の配線パターンとセルキャパシタのバラツキを吸収でき、遅延時間を相対的に等しくすることができる。また、通常の遅延手段にこの回路を用いてもいいことは言うまでもない。
【産業上の利用可能性】
【００７６】
本発明にかかる半導体記憶装置の検査方法は、セルプレートおよびビット線に生じたリークを検出、または除去できる効果を有し、半導体記憶装置の検査工程等として有用である。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施の形態１の半導体記憶装置の構成図
【図２】本発明の実施の形態２の半導体記憶装置の構成図
【図３】本発明の実施の形態３の半導体記憶装置の構成図
【図４】本発明の実施の形態４の半導体記憶装置の構成図
【図５】本発明の実施の形態５の半導体記憶装置の構成図
【図６】本発明の実施の形態６の半導体記憶装置の構成図
【図７】本発明の実施の形態７の半導体記憶装置の構成図
【図８】本発明の実施の形態８の半導体記憶装置の構成図
【図９】本発明の実施の形態９のタイミング図
【図１０】同実施の形態の回路図
【図１１】従来の半導体記憶装置の回路図
【図１２】従来の半導体記憶装置において不良になるタイミング図
【符号の説明】
【００７８】
１    センスアンプ
２    セルプレート電源
３    ビット線プリチャージ電源
４    セルプレート
５    メモリセル
６    ビット線イコライズトランジスタ
７    第１の外部接続端子
８    第２の外部接続端子
９    半導体チップ
１０    電圧源
１１    電流計（電流検出手段）
１２１，１２２，・・・，１２ｎ    基本アレイブロックのレイアウト部
ＢＬ    ビット線
ＢＰ    プリチャージ線
ＣＰ    セルプレート線
φＢＬＰ    ビット線イコライズ信号
ＳＷ１    第１のスイッチ
ＳＷ２    第２のスイッチ
Ｆｕ    ヒューズ
ＣＰｇ    グローバル配線のセルプレート線
ＢＰｇ    グローバル配線のプリチャージ線
ＳＳ      センスアンプ１の起動信号ＳＳ
【図１】
2005339588.tif 000003
【図２】
2005339588.tif 000004
【図３】
2005339588.tif 000005
【図４】
2005339588.tif 000006
【図５】
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【図６】
2005339588.tif 000008
【図７】
2005339588.tif 000009
【図８】
2005339588.tif 000010
【図９】
2005339588.tif 000011
【図１０】
2005339588.tif 000012
【図１１】
2005339588.tif 000013
【図１２】
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