(57)【要約】【課題】発光表示装置の画素回路において，トランジスタのしきい電圧や移動度の偏差を補償し，データ線を速く充電できるようにする。【解決手段】有機ＥＬ素子の駆動電流を調節する駆動トランジスタを備え，駆動トランジスタのゲート・ソース間に第１キャパシタ，ゲートとブースト走査線の間に第２キャパシタが連結されている。各画素回路が選択され，輝度設定用のデータ電流が送られて，データ線が所定時間内に充電され，その後，電流・電圧変換された電圧が第１キャパシタに保存される。次にブースト走査線の電圧レベルを変化させると，第１および第２キャパシタの電圧分割によって第１キャパシタの保存電圧が減少し，減少後の電圧に対応した微少電流が，駆動トランジスタから有機ＥＬ素子に供給され，有機ＥＬ素子が所望の明るさで発光する。これにより，データ線の寄生容量による信号遅延を軽減できる。【選択図】    図８
2005134874.tif 000002
【特許請求の範囲】
【請求項１】
データ信号を伝達する複数のデータ線と；選択信号を伝達する複数の第１走査線と；第１制御信号を伝達する複数の第２走査線と；前記データ線と前記第１走査線によって定められる複数の画素回路を含む発光表示装置において，
前記画素回路は，
印加される電流に対応して発光する発光素子と；
前記第１走査線からの選択信号に応答して前記データ線からの前記データ信号を伝達する第１スイッチング素子と；
前記発光素子を発光させるための駆動電流を供給し，前記第１スイッチング素子から前記データ信号が伝達される間はダイオード連結されるトランジスタと；
前記第１スイッチング素子からの前記データ信号の電流であるデータ電流に対応する第１電圧を保存する第１保存素子と；
前記第１保存素子と前記第２走査線の間に電気的に連結されており，前記第１制御信号が第１レベルから第２レベルに変わる場合に前記第１保存素子とのカップリングによって前記第１保存素子の第１電圧を第２電圧に変更する第２保存素子と；
第２制御信号に応答して，前記第２電圧によって前記トランジスタから出力される前記駆動電流を前記発光素子に伝達する第２スイッチング素子と；
を含むことを特徴とする発光表示装置。
【請求項２】
前記第１保存素子は，前記トランジスタの第１主電極と制御電極の間に電気的に連結され，前記第２保存素子は前記トランジスタの制御電極と前記第２走査線の間に電気的に連結されることを特徴とする，請求項１に記載の発光表示装置。
【請求項３】
前記画素回路は，前記選択信号に応答して前記トランジスタをダイオード連結する第３スイッチング素子をさらに含むことを特徴とする，請求項１または２のいずれかに記載の発光表示装置。
【請求項４】
前記第２制御信号は前記選択信号であり，前記第１スイッチング素子は第１導電タイプのトランジスタであり，前記第２スイッチング素子は前記第１導電タイプと反対である第２導電タイプのトランジスタであることを特徴とする，請求項１，２または３のいずれかに記載の発光表示装置。
【請求項５】
前記第２制御信号を伝達する複数の第３走査線をさらに含むことを特徴とする，請求項１，２または３のいずれかに記載の発光表示装置。
【請求項６】
前記第２制御信号が動作不能レベルである期間は，前記選択信号が動作可能レベルである期間を含むことを特徴とする，請求項１，２，３，４または５のいずれかに記載の発光表示装置。
【請求項７】
前記第１制御信号が前記第１レベルである期間は，前記選択信号が動作可能レベルである期間を含むことを特徴とする，請求項１，２，３，４，５または６のいずれかに記載の発光表示装置。
【請求項８】
前記第２制御信号が動作不能レベルである期間は，前記第１制御信号が前記第１レベルである期間を含むことを特徴とする，請求項１，２，３，４，５，６または７のいずれかに記載の発光表示装置。
【請求項９】
前記複数の第１走査線に前記選択信号を供給する第１走査駆動部と；
前記複数の第２走査線に前記第１制御信号を供給する第２走査駆動部と；
をさらに含み，
前記第２走査駆動部は，前記第１制御信号の前記第１レベルおよび前記第２レベルの高低を決定して出力するバッファと；を含むことを特徴とする，請求項１，２，３，４，５，６，７または８のいずれかに記載の発光表示装置。
【請求項１０】
前記バッファは，前記第１制御信号に対応する入力信号を受信し，前記入力信号とその反転信号に各々対応して前記第１レベルおよび前記第２レベルの電圧を前記第２走査線に出力することを特徴とする，請求項９に記載の発光表示装置。
【請求項１１】
前記第１走査駆動部は，開始信号をシフトさせながら順次に出力する第１シフトレジスターと；
一定の周期を有する第２切断信号と;
前記第１シフトレジスターの出力を演算して前記第１シフトレジスターの出力の幅を調節して前記選択信号に対応する信号を出力する第１論理ゲートと；
を含み，
前記第２走査駆動部は前記開始信号をシフトさせながら順次に出力する第２シフトレジスターと；
一定の周期を有する第１切断信号と；
前記第２シフトレジスターの出力を演算して前記第２シフトレジスターの出力の幅を調節して前記第１制御信号に対応する信号を出力する第２論理ゲートと；
を含むことを特徴とする，請求項９または１０のいずれかに記載の発光表示装置。
【請求項１２】
前記第２切断信号の幅が前記第１切断信号の幅より広いことを特徴とする，請求項９，１０または１１のいずれかに記載の発光表示装置。
【請求項１３】
前記第１走査駆動部は，前記第１シフトレジスターの出力を前記第２制御信号に対応させて出力することを特徴とする，請求項９，１０，１１または１２のいずれかに記載の発光表示装置。
【請求項１４】
データ信号を伝達する複数のデータ線と；
選択信号を伝達する複数の第１走査線と；
第１制御信号を伝達する複数の第２走査線と；
前記データ線と前記第１走査線に各々電気的に連結されている複数の画素回路を含む発光表示装置を駆動する方法において，
前記画素回路は，
前記選択信号の動作可能レベルに応答して前記データ線からのデータ信号を伝達する第１スイッチング素子と；
第１主電極と制御電極の間に第１保存素子が形成され，前記制御電極と前記第２走査線の間に第２保存素子が形成されているトランジスタと；
前記トランジスタからの駆動電流に対応して発光する発光素子と；を含み，
前記駆動方法は，
前記第１制御信号を第１レベルに維持した状態で前記選択信号を動作不能レベルから前記動作可能レベルに変更して前記データ信号の電流であるデータ電流に対応する電圧を前記第１保存素子に充電する第１段階と；
前記選択信号を前記動作可能レベルから前記動作不能レベルに変更して前記データ電流を遮断し，前記第１制御信号を前記第１レベルから第２レベルに変更して前記第１保存素子の電圧を変更する第２段階と；
を含むことを特徴とする発光表示装置の駆動方法。
【請求項１５】
前記第１制御信号が前記第１レベルである期間は，前記選択信号が前記動作可能レベルである期間を含むことを特徴とする，請求項１４に記載の発光表示装置の駆動方法。
【請求項１６】
前記発光表示装置は，第２制御信号を伝達する複数の第３走査線をさらに含み，前記第１段階で前記第２制御信号を動作不能レベルにして前記トランジスタから前記発光素子を電気的に遮断し，前記第２段階で前記第２制御信号を動作可能レベルにして前記トランジスタに前記発光素子を電気的に連結することを特徴とする，請求項１４または１５のいずれかに記載の発光表示装置の駆動方法。
【請求項１７】
前記第２制御信号が前記動作不能レベルである期間は前記第１制御信号が前記第１レベルである期間を含むことを特徴とする，請求項１４，１５または１６のいずれかに記載の発光表示装置の駆動方法。
【請求項１８】
データ信号を伝達する複数のデータ線と；
選択信号を伝達する複数の走査線と；
前記データ線と前記走査線によって定められる画素回路と；
を含む発光表示装置の表示パネルにおいて，
前記画素回路は，
印加される電流に対応して発光する発光素子と；
前記発光素子を発光させるための駆動電流を供給するトランジスタと；
前記走査線からの選択信号に応答して前記データ線からの前記データ信号を前記トランジスタに伝達する第１スイッチング素子と；
前記選択信号に応答して前記トランジスタをダイオード連結する第２スイッチング素子と；
前記トランジスタの第１主電極と制御電極の間に電気的に連結される第１保存素子と；
前記トランジスタの制御電極と第１制御信号を供給する信号線の間に電気的に連結される第２保存素子と；
第２制御信号に応答して前記トランジスタからの駆動電流を前記発光素子に伝達する第３スイッチング素子と；
を含むことを特徴とする発光表示装置の表示パネル。
【請求項１９】
前記選択信号によって前記データ信号が前記トランジスタに伝達される第１期間，
前記データ信号が遮断されて前記第１制御信号が第１レベルから第２レベルに変更され，前記第２制御信号に応答して前記駆動電流が前記発光素子に伝達される第２期間の順序で動作することを特徴とする，請求項１８に記載の発光表示装置の表示パネル。
【請求項２０】
前記第２制御信号が動作不能レベルである期間は，前記第１制御信号が前記第１レベルである期間を含み，前記第１制御信号が前記第１レベルである期間は前記選択信号が動作可能レベルである期間を含むことを特徴とする，請求項１８または１９のいずれかに記載の発光表示装置の表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，発光表示装置とその表示パネルおよびその駆動方法に関し，特に有機物質の電界発光（有機ＥＬ；Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ  以下，”有機ＥＬ”と言う）を利用した能動駆動方式表示装置による電流記入方式に関する。
【背景技術】
【０００２】
一般に有機ＥＬ表示装置は，蛍光性有機化合物を電気的に励起して発光させる表示装置であって，行列形態に配列されたＮ×Ｍ個の有機発光セルを電圧駆動あるいは電流駆動して映像を表現できるようになっている。このような現用の有機発光セルは，ダイオード特性を示すので有機発光ダイオード（ＯＬＥＤ；Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）と呼ばれ，図１に示したようにアノード（ＩＴＯ電極；Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ  Ｅｌｅｃｔｒｏｄｅ；インジウムスズ酸化物電極），有機薄膜，カソード電極層（金属電極）の構造を有している。有機薄膜は電子と正孔の均衡を良くして発光効率を向上させるために発光層（ＥＭＬ；Ｅｍｉｓｓｉｖｅ  Ｌａｙｅｒ），電子輸送層（ＥＴＬ；Ｅｌｅｃｔｏｒｎ  Ｔｒａｎｓｐｏｒｔ  Ｌａｙｅｒ）および正孔輸送層（ＨＴＬ；Ｈｏｌｅ  Ｔｒａｎｓｐｏｒｔ  Ｌａｙｅｒ）を含む多層構造からなり，また，別途の電子注入層（ＥＩＬ；Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ  Ｌａｙｅｒ）と正孔注入層（ＨＩＬ；Ｈｏｌｅ  Ｉｎｊｅｃｔｉｏｎ  Ｌａｙｅｒ）を含んでいる。
【０００３】
このように構成される有機発光セルを駆動する方式には，単純マトリックス方式と薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）またはＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳ型電界効果トランジスタ）を利用した能動駆動方式がある。単純マトリックス方式では，正極線と負極線を直交するように配置して両電極線を１本づつ選択して駆動する。これに対し能動駆動方式では，薄膜トランジスタを各ＩＴＯ画素電極に連結し，薄膜トランジスタのゲートに連結されたキャパシタ容量に蓄積される電圧によって駆動する方式である。本発明は能動駆動方式に属し，この方式はキャパシタに電圧を蓄積させるための印加信号形態によって電圧記入方式と電流記入方式に分かれる。
【０００４】
以下，図２および図３を参照して従来技術による電圧および電流記入方式の有機ＥＬ表示装置について説明する。なお，全文を通じて，使用する導電型がｐチャンネルまたはｎチャンネルである電界効果トランジスタ（Ｍｉ）を，ｐＭＯＳ（Ｍｉ）またはｎＭＯＳ（Ｍｉ）ように，また，導電型不定の場合はＭＯＳ（Ｍｉ）と略記することもある。
【０００５】
図２は有機ＥＬ素子を駆動するための従来の電圧記入方式の画素回路であって，Ｎ×Ｍ個の画素のうちの一つを代表的に示した図面である。図２によれば，有機ＥＬ素子（ＯＬＥＤ）にｐＭＯＳ（Ｍ１）のドレインが連結されて発光のための電流を電源線（ＶＤＤ）から供給する。ＭＯＳ（Ｍ１）の電流量はスイッチングＭＯＳ（Ｍ２）を通じて印加されるデータ電圧によって制御されるようになっている。この時，印加された電圧を一定期間維持するためのキャパシタ（Ｃ１）がＭＯＳ（Ｍ１）のソースとゲートの間に連結されている。ＭＯＳ（Ｍ２）のゲートにはオン／オフ形態の選択信号を伝達する選択走査線（Ｓｎ）が連結されており，ソース側にはデータ線（Ｄｍ）が連結されている。
【０００６】
このような構造の画素の動作を見てみると，スイッチングＭＯＳ（Ｍ２）のゲートに印加される選択信号によってＭＯＳ（Ｍ２）が導通すると，データ線（Ｄｍ）からのデータ電圧がＭＯＳ（Ｍ１）のゲートに印加される。その結果，キャパシタ（Ｃ１）によってゲートとソース（ＶＤＤ線）の間に充電された電圧（ＶＧＳ）に対応してＭＯＳ（Ｍ１）に電流（ＩＯＬＥＤ）が流れ，この電流（ＩＯＬＥＤ）に対応して有機ＥＬ素子（ＯＬＥＤ）が発光する。
【０００７】
この時，有機ＥＬ素子（ＯＬＥＤ）に流れる電流は次の数式１のようである。
【数１】
2005134874.tif 000003
ここで，ＩＯＬＥＤは有機ＥＬ素子（ＯＬＥＤ）に流れる電流，ＶＧＳはＭＯＳ（Ｍ１）のゲート・ソース間の電圧，ＶＴＨはＭＯＳ（Ｍ１）のしきい電圧，ＶＤＡＴＡはデータ電圧，βは定数値である。
【０００８】
図２の画素回路によると，印加されるデータ電圧に対応する電流が，数式１で示すだけ，有機ＥＬ素子（ＯＬＥＤ）に供給され，供給された電流に対応する輝度で有機ＥＬ素子（ＯＬＥＤ）が発光する。この時，印加されるデータ電圧は所定の明暗階調を表現するために一定の範囲で多段階の値（階調）を有する。
【０００９】
しかし，このような従来の電圧記入方式画素回路では製造工程の不均一性によって，薄膜ＭＯＳのしきい電圧（ＶＴＨ）および電子移動度の偏差が画素ごとに生じるため，高い輝度分解能に要する多段階の階調が得がたいという問題点がある。例えば，３Ｖ幅の画像信号で画素の薄膜ＭＯＳを駆動する場合，８ビット（２５６）階調を表現するためには約１２ｍＶ（=３Ｖ/２５６）間隔で薄膜ＭＯＳのゲート印加電圧を設定しなければならないが，もし製造工程の不均一で薄膜ＭＯＳのしきい電圧の偏差が１００ｍＶもある場合には，画素毎に明暗変動することも予想され，精密な明暗階調を表現することが難しくなる。また，移動度の偏差によって数式１でのβ値が変わるので，さらに精密階調を表現することが難しくなる。
【００１０】
これに反し，電流記入方式の画素回路では，画素回路に電流を供給する電流源の特性が表示パネル全体，つまり，全てのデータ線に対して一様であるとすれば，各画素内の駆動ＭＯＳが不均一な電圧-電流特性を有するとしても均一なディスプレイ特性を得ることができる。このことは，各画素内の駆動ＭＯＳが小型化を要求されて特性不均一を生じ易くても，配置スペースに余裕のある電流源トランジスタを均一に製造できるであろうという考えに基づいている。
【００１１】
図３は，有機ＥＬ素子を駆動するための，従来の電流記入方式画素回路であって，Ｎ×Ｍ個の画素のうちの一つを代表的に示した図面である。図３によれば，有機ＥＬ素子（ＯＬＥＤ）にＭＯＳ（Ｍ１）が連結されて発光電流を供給し，ＭＯＳ（Ｍ１）の電流値はＭＯＳ（Ｍ２）を通じて印加されるデータ電流によって制御されるようになっている。
【００１２】
まず，回路の動作を見ると，選択走査線（Ｓｎ）からの選択信号によってＭＯＳ（Ｍ２，Ｍ３）が導通すれば，ｐＭＯＳ（Ｍ１）はダイオード連結状態になって，ＭＯＳ（Ｍ１）のゲート電位が低下し，キャパシタ（Ｃ１）に電流が流れて電圧が充電され，ソースからドレインに電流が流れる。時間経過によってキャパシタ（Ｃ１）の充電電圧が高くなってＭＯＳ（Ｍ１）のドレイン電流がＭＯＳ（Ｍ２）のドレイン電流と同一になれば，キャパシタ（Ｃ１）の充電電流が停止して充電電圧が安定になる。したがって，データ線（Ｄｍ）からの輝度設定用データ電流（ＩＤＡＴＡ）に対応する電圧がキャパシタ（Ｃ１）に保存される。次に，選択走査線（Ｓｎ）からの選択信号が高電圧になってＭＯＳ（Ｍ２，Ｍ３）が遮断されるが，発光走査線（Ｅｎ）からの発光信号が低電圧になってＭＯＳ（Ｍ４）が導通する。その結果，電源線（ＶＤＤ）から電流が供給されてキャパシタ（Ｃ１）に保存された電圧に対応する電流が有機ＥＬ素子（ＯＬＥＤ）に流れて設定された輝度で発光が行なわれる。この時，有機ＥＬ素子（ＯＬＥＤ）に流れる電流は数式２のようになる。
【００１３】
【数２】
2005134874.tif 000004
ここで，ＶＧＳはＭＯＳ（Ｍ１）のゲートとソースの間の電圧，ＶＴＨはＭＯＳ（Ｍ１）のしきい電圧，βは定数値を示す。
【００１４】
数式２で示したように，従来の電流記入方式画素回路によると，有機ＥＬ素子に流れる電流（ＩＯＬＥＤ）はデータ電流（ＩＤＡＴＡ）と同一であるので，記入電流源が全データ線に対して均一であれば，全ての画素が均一な特性を有する。しかし，有機ＥＬ素子に流れる電流（ＩＯＬＥＤ）は微細電流でありながら，データ線の電圧範囲が広いので，微細電流（ＩＤＡＴＡ）で画素回路を駆動する場合にはデータ線の寄生容量などを充電するのに時間が多くかかるという問題点がある。例えば，データ線負荷キャパシタンスが３０ｐＦであると仮定する場合，数十ｎＡから数百ｎＡ程度のデータ電流でデータ線の負荷を充電するためには数ｍｓの時間が必要である。これは数十μｓ水準であるライン時間（例えば，水平走査時間）を考慮してみる時，充電時間が十分でないという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は，上記問題点を解決するものであって，トランジスタのしきい電圧や移動度を補償することができ，データ線を十分速く充電できる発光表示装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するために，本発明のある観点によれば，データ信号を伝達する複数のデータ線と，選択信号を伝達する複数の第１走査線と，第１制御信号を伝達する複数の第２走査線と，データ線と第１走査線によって定められる複数の画素回路が形成されている発光表示装置が提供される。この画素回路は，印加される電流に対応して発光する発光素子と，第１走査線からの選択信号に応答してデータ線からのデータ信号を伝達する第１スイッチング素子と，発光素子を発光させるための駆動電流を供給し，第１スイッチング素子からデータ信号が伝達される期間はダイオード連結されるトランジスタと，第１スイッチング素子からのデータ信号の電流であるデータ電流に対応する第１電圧を保存する第１保存素子と，第１保存素子と第２走査線の間に電気的に連結されていて，第１制御信号が第１レベルから第２レベルに変わる場合に第１保存素子とのカップリングを通じて第１保存素子の第１電圧を第２電圧に変更する第２保存素子と，第２制御信号に応答して第２電圧によって前記トランジスタから出力される駆動電流を発光素子に伝達する第２スイッチング素子とを含む。
【００１７】
この時，上記第２制御信号が動作不能レベルである期間は選択信号が動作可能レベルである期間を含むことができる。そして，上記第１制御信号が上記第１レベルである期間は選択信号が動作可能レベルである期間を含むことができ，上記第２制御信号が動作不能レベルである期間は上記第１制御信号が上記第１レベルである期間を含むことができる。
【００１８】
上記第１保存素子は，上記トランジスタの第１主電極と制御電極の間に電気的に連結され，上記第２保存素子は上記トランジスタの制御電極と上記第２走査線の間に電気的に連結されてもよい。
【００１９】
上記画素回路は，上記選択信号に応答して上記トランジスタをダイオード連結する第３スイッチング素子をさらに含むことが可能である。
【００２０】
上記第２制御信号は上記選択信号であり，上記第１スイッチング素子は第１導電タイプのトランジスタであり，上記第２スイッチング素子は上記第１導電タイプと反対である第２導電タイプのトランジスタであってもよい。
【００２１】
上記第２制御信号を伝達する複数の第３走査線をさらに含むことができる。
【００２２】
本発明の一つの特徴による発光表示装置は，複数の第１走査線に選択信号を供給する第１走査駆動部と，複数の第２走査線に第１制御信号を供給する第２走査駆動部とをさらに含み，第２走査駆動部は第１制御信号の第１レベルおよび第２レベルの電圧の値を決定して出力するバッファとを含むことができる。バッファは第１制御信号に対応する入力信号を受信し，入力信号と上記入力信号を反転した信号に各々対応して第１レベルおよび第２レベルの電圧を第２走査線に出力することができる。
【００２３】
上記第１走査駆動部は，開始信号をシフトさせながら順次に出力する第１シフトレジスターと，一定の周期を有する第２切断信号と，第１シフトレジスターの出力を演算して第１シフトレジスターの出力の幅を調節して上記選択信号に対応する信号を出力する第１論理ゲートとを含み，上記第２走査駆動部は開始信号をシフトさせながら順次に出力する第２シフトレジスターと，一定の周期を有する第１切断信号と，第２シフトレジスターの出力を演算して第２シフトレジスターの出力の幅を調節して上記第１制御信号に対応する信号を出力する第２論理ゲートとを含むことができる。
【００２４】
上記第２切断信号の幅が上記第１切断信号の幅より広くてもよい。
【００２５】
上記第１走査駆動部は，上記第１シフトレジスターの出力を上記第２制御信号に対応させて出力することができる。
【００２６】
上記課題を解決するために，本発明の別の観点によれば，データ信号を伝達する複数のデータ線と，選択信号を伝達する複数の第１走査線と，第１制御信号を伝達する複数の第２走査線と，データ線と第１走査線に各々電気的に連結されている複数の画素回路を含む発光表示装置を駆動する方法が提供される。画素回路は，選択信号の動作可能レベルに応答してデータ線からのデータ信号を伝達する第１スイッチング素子と，第１主電極と制御電極の間に第１保存素子が形成されて，制御電極と第２走査線の間に第２保存素子が形成されているトランジスタと，トランジスタからの駆動電流に対応して発光する発光素子とを含む。駆動方法は，第１制御信号を第１レベルに維持した状態で選択信号を動作不能レベルから動作可能レベルに変更してデータ信号の電流であるデータ電流に対応する電圧を第１保存素子に充電する第１段階と，選択信号を動作可能レベルから動作不能レベルに変更してデータ電流を遮断し，第１制御信号を第１レベルから第２レベルに変更して第１保存素子の電圧を変更する第２段階とを含む。
【００２７】
この時，上記第１制御信号が上記第１レベルである期間は選択信号が上記動作可能レベルである期間を含むことができる。
【００２８】
上記発光表示装置は，上記第２制御信号を伝達する複数の第３走査線をさらに含み，上記第１段階で上記第２制御信号を動作不能レベルにして上記トランジスタから上記発光素子を電気的に遮断し，上記第２段階で上記第２制御信号を動作可能レベルにして上記トランジスタに上記発光素子を電気的に連結することが可能である。
【００２９】
上記第２制御信号が上記動作不能レベルである期間は上記第１制御信号が上記第１レベルである期間を含むことが可能である。
【００３０】
上記課題を解決するために，本発明の他の観点によれば，データ信号を伝達する複数のデータ線と，選択信号を伝達する複数の走査線と，データ線と走査線によって定められる複数の画素回路とを含む発光表示装置の表示パネルが提供される。この画素回路は，印加される電流に対応して発光する発光素子と，発光素子を発光させるための駆動電流を供給するトランジスタと，走査線からの選択信号に応答してデータ線からのデータ信号をトランジスタに伝達する第１スイッチング素子と，選択信号に応答してトランジスタをダイオード連結する第２スイッチング素子と，トランジスタの第１主電極と制御電極の間に電気的に連結される第１保存素子と，トランジスタの制御電極と第１制御信号を供給する信号線の間に電気的に連結される第２保存素子と，第２制御信号に応答してトランジスタからの駆動電流を発光素子に伝達する第３スイッチング素子とを含む。
【００３１】
上記選択信号によって上記データ信号が上記トランジスタに伝達される第１期間，
上記データ信号が遮断されて上記第１制御信号が第１レベルから第２レベルに変更され，上記第２制御信号に応答して上記駆動電流が上記発光素子に伝達される第２期間の順序で動作することが可能である。
【００３２】
この時，上記第２制御信号が動作不能レベルである期間は上記第１制御信号が第１レベルである期間を含み，上記第１制御信号が上記第１レベルである期間は選択信号が動作可能レベルである期間を含むことができる。
【発明の効果】
【００３３】
本発明によれば，大きいデータ電流で有機ＥＬ素子に流れる電流を制御することができるので，１水平走査期間内はデータ線を十分に充電することができる。また，有機ＥＬ素子に流れる電流はトランジスタのしきい電圧偏差や移動度の偏差が補償され，高解像度と大面積の発光表示装置が実現できる。そして，データ線の寄生成分に適切に対応することができ，選択走査線を駆動する走査駆動部の負荷を減らすことができる。
【発明を実施するための最良の形態】
【００３４】
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００３５】
図面で本発明を明確に説明するために説明と関係ない部分は省略した。明細書全体を通じて類似部分については同一図面符号を付けた。ある部分が他の部分と連結されているとする時，これは直接的に連結されている場合だけでなく，その中間に他の素子を隔てて連結されている場合も含む。また，電源線（ＶＤＤ）には電位ＶＤＤが与えられ，接地線には基準電位の零ボルトが与えられているものと仮定する。
【００３６】
まず，図４を参照して本発明の実施形態に係る発光表示装置の一例として有機ＥＬ表示装置について説明する。図４は本発明の実施形態に係る発光表示装置の一例として有機ＥＬ表示装置の概略的な平面図である。
【００３７】
図４によれば，本発明の実施形態に係る発光表示装置の一例としての有機ＥＬ表示装置は，有機ＥＬ表示パネル１０，データ駆動部２０および第１走査駆動部３０を含む。
【００３８】
有機ＥＬ表示パネル１０は，縦に延びている複数のデータ線（Ｄ１-ＤＭ），横に延びている複数の走査線（Ｓ１-ＳＮ，Ｅ１-ＥＮ）および複数の画素回路１１を含む。データ線（Ｄ１-ＤＭ）は画像信号を示すデータ電流を画素回路１１に伝達する。選択走査線（Ｓ１-ＳＮ）は選択信号を画素回路１１に伝達し，発光走査線（Ｅ１-ＥＮ）は発光信号を画素回路１１に伝達する。画素回路１１は隣接した二つのデータ線と隣接した二つの選択走査線によって定義される画素領域に形成されている。選択走査線は，第１走査線に，発光走査線は，第３走査線に相当する。
【００３９】
データ駆動部２０は，データ線（Ｄ１-ＤＭ）にデータ電流を印加し，第１走査駆動部３０は選択走査線（Ｓ１-ＳＮ）および発光走査線（Ｅ１-ＥＮ）に各々選択信号および発光信号を順次に印加する。
【００４０】
次に，図５を参照して本発明の第１実施形態に係る発光表示装置の一例としての有機ＥＬ表示装置の画素回路１１について詳細に説明する。図５は本発明の第１実施形態に係る画素回路の等価回路図である。そして，図５では説明の便宜上，ｍ番目データ線（Ｄｍ）とｎ番目選択走査線（Ｓｎ）に連結された画素回路のみを示した。
【００４１】
図５によれば，本発明の第１実施形態に係る画素回路１１は有機ＥＬ素子（ＯＬＥＤ，発光素子），ＭＯＳ（Ｍ１），スイッチング素子（ＳＷ１，ＳＷ２，ＳＷ３）およびキャパシタ（Ｃ１，Ｃ２）を含み，ＭＯＳ（Ｍ１）にはｐＭＯＳを使用している。
【００４２】
スイッチング素子（ＳＷ１，第１スイッチング素子）はデータ線（Ｄｍ）とＭＯＳ（Ｍ１，トランジスタ）のゲートの間に連結され，選択走査線（Ｓｎ）からの選択信号に応答してデータ線（Ｄｍ）からのデータ電流（ＩＤＡＴＡ）をＭＯＳ（Ｍ１）に伝達する。スイッチング素子（ＳＷ２，第３スイッチング素子）はＭＯＳ（Ｍ１）のドレインとゲートの間に連結され，選択走査線（Ｓｎ）からの選択信号に応答してＭＯＳ（Ｍ１）をダイオード連結させる。この時，図５のデータ電流（ＩＤＡＴＡ）に付けられた矢印は信号が送られる方向を示し，電流の流れる方向とは反対になっていて，全体的な電流の流れは，電源線（ＶＤＤ）からｐＭＯＳ（Ｍ１）のソースとドレインを通ってデータ線（Ｄｍ）に流れ，発光時には発光素子（ＯＬＥＤ）に流れる。
【００４３】
MOS（Ｍ１）は電源線（ＶＤＤ）にソースが連結され，スイッチング素子（ＳＷ３，第２スイッチング素子）にドレインが連結されている。ＭＯＳ（Ｍ１）のゲート-ソース電圧はデータ電流（ＩＤＡＴＡ）に対応して決定され、キャパシタ（Ｃ１，第１保存素子）はＭＯＳ（Ｍ１）のゲート（制御電極）とＭＯＳ（Ｍ１）のソース（第１主電極）の間に連結されて、ＭＯＳ（Ｍ１）のゲート-ソース電圧を一定期間維持する。キャパシタ（Ｃ２，第２保存素子）は，ゲート-ソース電圧を低下させる目的で，選択走査線（Ｓｎ）とＭＯＳ（Ｍ１）のゲートの間に連結されて，ＭＯＳ（Ｍ１）のゲート電圧を調節する。
【００４４】
スイッチング素子（ＳＷ３）は発光走査線（Ｅｎ）からの発光信号（第２制御信号）に応答してＭＯＳ（Ｍ１）に流れる電流を有機ＥＬ素子（ＯＬＥＤ）に供給する。有機ＥＬ素子（ＯＬＥＤ）はスイッチング素子（ＳＷ３）と接地線の間に連結され，ＭＯＳ（Ｍ１）に流れる電流の量に対応した光を発する。
【００４５】
本発明の第１実施形態ではスイッチング素子（ＳＷ１，ＳＷ２，ＳＷ３）を一般的なスイッチとして示したが，スイッチング素子（ＳＷ１，ＳＷ２，ＳＷ３）もＭＯＳで形成することが好ましい。以下ではスイッチング素子（ＳＷ１，ＳＷ２，ＳＷ３）をｐＭＯＳで実現した実施形態について図６および図７を参照して詳細に説明する。
【００４６】
図６は本発明の第２実施形態に係る画素回路の回路図であり，図７は図６の画素回路を駆動するための駆動波形図である。
【００４７】
図６に示したように，本発明の第２実施形態に係る画素回路は図５の画素回路でスイッチング素子（ＳＷ１，ＳＷ２，ＳＷ３）の代りにＭＯＳ（Ｍ２，Ｍ３，Ｍ４）が形成されている点を除けば，第１実施形態と同一な構造を有する。ＭＯＳ（Ｍ２，Ｍ３，Ｍ４）はｐＭＯＳで形成されており，ＭＯＳ（Ｍ２，Ｍ３）のゲートには選択走査線（Ｓｎ）が連結され，ＭＯＳ（Ｍ４）のゲートには発光走査線（Ｅｎ）が連結されている。本発明に係る実施形態において，ＭＯＳ（Ｍ２）は，第１スイッチング素子に，ＭＯＳ（Ｍ３）は，第３スイッチング素子に，また，ＭＯＳ（Ｍ４）は第２スイッチング素子に相当する。
【００４８】
次に，図７を参照して図６の画素回路の動作について詳しく説明する。まず，選択走査線（Ｓｎ）を通じて印加される低電圧（動作可能レベル）の選択信号によってＭＯＳ（Ｍ２，Ｍ３）が導通し，ＭＯＳ（Ｍ１）はダイオード連結されてデータ線（Ｄｍ）からのデータ電流（ＩＤＡＴＡ）がＭＯＳ（Ｍ１）に流れる。そして，発光走査線（Ｅｎ）を通じて印加される高電圧（動作不能レベル）の発光信号によってＭＯＳ（Ｍ４）は遮断されていて，ＭＯＳ（Ｍ１）と有機ＥＬ素子（ＯＬＥＤ）は電気的に遮断されている。ここで，低電圧（動作可能レベル）または高電圧（動作不能レベル）とは，ｐＭＯＳが通電可能か不能かを基準にした表現で，説明する対象に応じて表現が変化する。
例えば，ｎＭＯＳについて論じる場合には， 高電圧（動作可能レベル）または低電圧（動作不能レベル）となる。
【００４９】
この時，ＭＯＳ（Ｍ１）のゲートとソースの間の電圧の絶対値（以下，“ゲート-ソース電圧”と言う）（ＶＧＳ）とＭＯＳ（Ｍ１）に流れる電流（ＩＤＡＴＡ）の間には数式３の関係が成立するので，ＭＯＳ（Ｍ１）のゲート-ソース電圧（ＶＧＳ）は数式４のようになる。
【００５０】
【数３】
2005134874.tif 000005
ここで，βは定数値であり，ＶＴＨはＭＯＳ（Ｍ１）のしきい電圧の絶対値である。
【００５１】
【数４】
2005134874.tif 000006
ここで，ＶＧはＭＯＳ（Ｍ１）のゲート電圧であり，ＶＤＤは電源線（ＶＤＤ）によってＭＯＳ（Ｍ１）に供給される電圧である。
【００５２】
次に，選択走査線（Ｓｎ）の選択信号が高電圧（動作不能レベル）になって，発光走査線（Ｅｎ）の発光信号が低電圧（動作可能レベル）になれば，ｐＭＯＳ（Ｍ２，Ｍ３）が遮断され，ｐＭＯＳ（Ｍ４）が導通する。選択走査線（Ｓｎ）の選択信号が低電圧から高電圧になればキャパシタ（Ｃ２）と選択走査線（Ｓｎ）の接続点の電圧が選択信号のレベル上昇幅（ΔＶＳ）ほど上昇する。したがって，キャパシタ（Ｃ１，Ｃ２）のカップリングによってＭＯＳ（Ｍ１）のゲート電圧（ＶＧ）は上昇し、その上昇幅（ΔＶＧ）は数式５のようになる。
【００５３】
【数５】
2005134874.tif 000007
ここで，Ｃ１およびＣ２は各々キャパシタ（Ｃ１，Ｃ２）のキャパシタンスである。
【００５４】
ＭＯＳ（Ｍ１）のゲート電圧（ＶＧ）がΔＶＧだけ増加したので，ＭＯＳ（Ｍ１）に流れる電流（ＩＯＬＥＤ）は数式６のようになる。つまり，ＭＯＳ（Ｍ１）のゲート電圧（ＶＧ）が増加しただけ，ＭＯＳ（Ｍ１）のゲート-ソース電圧（ＶＧＳ）の電圧値が小さくなるので，ＭＯＳ（Ｍ１）のドレイン電流（ＩＯＬＥＤ）の電流値をデータ電流（ＩＤＡＴＡ）に比べて小さくすることができる。そして，発光走査線（Ｅｎ）の発光信号によってＭＯＳ（Ｍ４）が導通しているので，ＭＯＳ（Ｍ１）の電流（ＩＯＬＥＤ）が有機ＥＬ素子（ＯＬＥＤ）に供給されて発光する。つまり，まず大電流でデータ線とキャパシタ（Ｃ１）を高速充電し，次に，キャパシタ（Ｃ２）接続により，ＭＯＳ（Ｍ１）のゲート-ソース電圧（ＶＧＳ）を小さくして，有機ＥＬ素子（ＯＬＥＤ）に適切な大きさの電流を供給できる。
【００５５】
【数６】
2005134874.tif 000008
【００５６】
そして，数式６からデータ電流（ＩＤＡＴＡ）は数式７のように与えられるので，データ電流（ＩＤＡＴＡ）を有機ＥＬ素子（ＯＬＥＤ）に流れる電流（ＩＯＬＥＤ）より大きい値に設定することができる。つまり，大きいデータ電流（ＩＤＡＴＡ）で有機ＥＬ素子（ＯＬＥＤ）に流れる微細電流を制御することができるので，データ線の充電時間を確保することができる。
【００５７】
【数７】
2005134874.tif 000009
【００５８】
本発明の第２実施形態では，走査線（Ｓｎ）からの選択信号でキャパシタ（Ｃ２）の接続点電圧を設定した。この時，ＭＯＳ（Ｍ１，Ｍ２，Ｍ３）に存在する寄生キャパシタンス成分によって数式５でキャパシタ（Ｃ１，Ｃ２）の比率（Ｃ２/（Ｃ１+Ｃ２））が変わることがある。ところが，選択信号の電圧変動幅（ΔＶＳ）は固定されているので，キャパシタ（Ｃ１，Ｃ２）の比率（Ｃ２/（Ｃ１+Ｃ２））変動に適切に対応できない。したがって，数式５でゲート電圧（ＶＧ）の増加量（ΔＶＧ）が調節され，これにより数式６でＩＯＬＥＤ値が変化する。つまり，有機ＥＬ素子（ＯＬＥＤ）に供給される電流（ＩＯＬＥＤ）が設定値と異なる値を有するようになり輝度が変わることがある。
【００５９】
以下，選択走査線（Ｓｎ）の代りに別途の信号線でキャパシタ（Ｃ２，第２保存素子）の入力端を駆動する実施形態について図８および図９を参照して詳細に説明する。
【００６０】
図８は本発明の第３実施形態に係る画素回路の回路図であり，図９は図８の画素回路を駆動するための駆動波形図である。
【００６１】
図８に示したように，第３実施形態に係る画素回路はキャパシタ（Ｃ２）の入力端に連結されるブースト走査線（Ｂｎ，第２走査線）とＭＯＳ（Ｍ３）の連結状態を除くと，図６の画素回路と同一である。つまり，キャパシタ（Ｃ２）の入力端には選択走査線（Ｓｎ）の代りにブースト走査線（Ｂｎ）が連結されている。そして，図９に示したように，ブースト走査線（Ｂｎ）からのブースト信号（第１制御信号）は選択走査線（Ｓｎ）からの選択信号と同一な形態を有する。
【００６２】
また，図６のようにＭＯＳ（Ｍ３）がＭＯＳ（Ｍ１）のゲートとドレインの間に連結されている場合にはＭＯＳ（Ｍ３）が遮断される時、ＭＯＳ（Ｍ１）のゲート電圧が影響を受けてキャパシタ（Ｃ１，Ｃ２）の電圧が変わることがある。ところが，図８のようにＭＯＳ（Ｍ３）がＭＯＳ（Ｍ１）のドレインとデータ線（Ｄｍ）の間に連結されると，ＭＯＳ（Ｍ３）が遮断される時，ＭＯＳ（Ｍ１）のゲート電圧が受ける影響を軽減できる。
【００６３】
そして，キャパシタ（Ｃ２）の入力端の電圧はブースト走査線（Ｂｎ）からのブースト信号の電圧上昇幅（ΔＶＢ）だけ上昇し，ＭＯＳ（Ｍ１）のゲート電圧（ＶＧ）の増加量（ΔＶＧ）は数式８のようになる。したがって，ＭＯＳ（Ｍ１，Ｍ２，Ｍ３）の寄生キャパシタンス成分に対応してブースト信号の電圧上昇幅（ΔＶＢ）を調節してＭＯＳ（Ｍ１）のゲート電圧（ＶＧ）の上昇幅（ΔＶＧ）を所望の値に設定することができる。つまり，有機ＥＬ素子（ＯＬＥＤ）に供給される電流（ＩＯＬＥＤ）を所望の値に設定することができる。ここで，回路の動作を見ると，選択走査線（Ｓｎ）からの低電圧（動作可能レベル）の選択信号によりＭＯＳ（Ｍ２，Ｍ３）が導通し，キャパシタ（Ｃ１）にデータ電流に対応する電圧（第１電圧）が保存される。その後，選択走査線（Ｓｎ）からの高電圧（動作不能レベル）の選択信号によりＭＯＳ（Ｍ２，Ｍ３）が遮断され，ブースト信号からの信号が低電圧（第１レベル）から高電圧（第２レベル）に変更された時，キャパシタ（Ｃ１）とキャパシタ（Ｃ２）の電圧分割によって，キャパシタ（Ｃ１）の電圧が減少する（第２電圧）。そして，発光走査線（Ｅｎ）からの信号によってＭＯＳ（Ｍ４）が導通し，キャパシタ（Ｃ１）の減少した電圧に対応した電流がＭＯＳ（Ｍ１）から有機ＥＬ素子（ＯＬＥＤ）に供給され，有機ＥＬ素子（ＯＬＥＤ）が所望の明るさで発光する。
【００６４】
【数８】
2005134874.tif 000010
【００６５】
また，第２実施形態のように選択走査線（Ｓｎ）がキャパシタ（Ｃ２）に連結されていれば，キャパシタ（Ｃ２）によって選択走査線（Ｓｎ）を駆動する第１走査駆動部３０の負荷が大きくなる。ところが，第３実施形態のようにキャパシタ（Ｃ２）を別途のブースト走査線（Ｂｎ）で駆動すれば，選択走査線（Ｓｎ）を駆動する第１走査駆動部３０のドライバーの負荷を減らすことができる。
【００６６】
そして，図９では選択信号，発光信号およびブースト信号のタイミングを同一に表示したが，これとは異なって，これらタイミングを異ならせることもできる。
【００６７】
まず，図１０を参照して本発明の第４実施形態に係る駆動波形について説明する。図１０は図８の画素回路を駆動する本発明の第４実施形態に係る駆動波形図である。
【００６８】
選択走査線（Ｓｎ）の選択信号によってＭＯＳ（Ｍ２，Ｍ３）が導通してＭＯＳ（Ｍ１）にデータ電流（ＩＤＡＴＡ）が伝達される間にＭＯＳ（Ｍ４）が遮断されている必要がある。もし，ＭＯＳ（Ｍ１）にデータ電流（ＩＤＡＴＡ）が伝達される間にＭＯＳ（Ｍ４）が導通して有機ＥＬ素子（ＯＬＥＤ）に電流が流れると，ＭＯＳ（Ｍ１）のドレインにはデータ電流（ＩＤＡＴＡ）と有機ＥＬ素子（ＯＬＥＤ）に流れる電流のベクトル和に相当する電流が流れ，この電流に対応する電圧がキャパシタ（Ｃ１）に記入される。しかし，図９のような場合には，選択走査線（Ｓｎ）と発光走査線（Ｅｎ）に連結される負荷の差によって選択信号の上昇時間と発光信号の下降時間が異なることがある。したがって，図１０のように発光信号のパルスの終わりを選択信号のパルスの終わりより後にくるようにすれば，ＭＯＳ（Ｍ２）が導通している途中にＭＯＳ（Ｍ４）が導通しない。
【００６９】
そして，ブースト走査線（Ｂｎ）からのブースト信号のパルスの終わりが選択信号のパルスの終わりより先にくれば，キャパシタ（Ｃ２）の入力端電圧が上昇した後にデータ電流（ＩＤＡＴＡ）の記入が完了するので，キャパシタ（Ｃ２）の入力端電圧を上昇させた効果がなくなる。したがって，図１０のように選択走査線（Ｓｎ）に伝達される選択信号のパルスの終わりをブースト走査線（Ｂｎ）に伝達されるブースト信号のパルスの終わりより先に持ってくると，データ電流（ＩＤＡＴＡ）の記入後にキャパシタ（Ｃ２）の入力端電圧が上昇する。
【００７０】
また，ブースト信号のパルス開始が選択信号のパルス開始より後に来ると，キャパシタ（Ｃ１）に電圧が記入される途中でキャパシタ（Ｃ２）の入力端電圧下降によってキャパシタ（Ｃ１）の電圧が変わる。このようにキャパシタ（Ｃ１）の電圧が変化するとキャパシタ（Ｃ１）の電圧記入動作が再び行われなければならないので，キャパシタ（Ｃ１）に電圧を記入する時間が足りない。したがって，図１０のように選択走査線（Ｓｎ）に伝達される選択信号の開始をブースト走査線（Ｂｎ）に伝達されるブースト信号の開始より後にくるようにすれば，キャパシタ（Ｃ２）の入力端電圧が下降した後にデータ電流（ＩＤＡＴＡ）の記入動作が行なわれる。
【００７１】
次に，図１１を参照して本発明の第５実施形態に係る駆動波形について説明する。図１１は図８の画素回路を駆動する本発明の第５実施形態に係る駆動波形図である。
【００７２】
図９のタイミングでブースト信号線（Ｂｎ）と発光走査線（Ｅｎ）に連結される負荷の差によって発光信号のパルスの終わりがブースト信号のパルスの終わりより先に来ると，発光信号のパルスの終わりとブースト信号のパルスの終わりの間の期間内にキャパシタ（Ｃ２）の入力端電圧上昇前の電流が有機ＥＬ素子（ＯＬＥＤ）に流れて有機ＥＬ素子（ＯＬＥＤ）にストレスを与える。このような動作が継続して繰り返されれば有機ＥＬ素子（ＯＬＥＤ）の寿命が短くなることがある。したがって，図１１のようにブースト信号線（Ｂｎ）に伝達されるブースト信号のパルスの終わりを発光走査線（Ｅｎ）に伝達される発光信号のパルスの終わりより先にくるようにして，キャパシタ（Ｃ２）の入力端電圧上昇後に有機ＥＬ素子（ＯＬＥＤ）に電流が流れるようにする。
【００７３】
そして，発光信号のパルス開始がブースト信号のパルス開始より後に来ると，ブースト信号のパルス開始と発光信号のパルス開始の間の期間内にキャパシタ（Ｃ２）の電圧下降による電流が有機ＥＬ素子（ＯＬＥＤ）に流れて有機ＥＬ素子（ＯＬＥＤ）にストレスを与える。このようなストレスが繰り返されると有機ＥＬ素子（ＯＬＥＤ）の寿命が短くなることがある。したがって，図１１のように発光信号のパルス開始をブースト信号のパルス開始より先に来るようにして，ＭＯＳ（Ｍ４）が遮断された後にキャパシタ（Ｃ２）の入力端電圧が下降するようにする。
【００７４】
このように本発明の第２実施形態〜第５実施形態ではＭＯＳ（Ｍ２，Ｍ３，Ｍ４）をｐＭＯＳで説明したが，本発明はこれに限定されず，ＭＯＳ（Ｍ２，Ｍ３，Ｍ４）をｐチャンネル，ｎチャンネルまたはこれらの組み合わせで使用することもできる。ＭＯＳ（Ｍ２，Ｍ３，Ｍ４）がｎチャンネルである場合には選択信号と発光信号は図７，図９，図１０および図１１の選択信号と発光信号に対して反転した形態を有すればよい。本発明に係る実施形態において，ｐチャンネルおよびｎチャンネルは，第１導電タイプのトランジスタ，第２導電タイプのトランジスタに相当する。
【００７５】
特に，ＭＯＳ（Ｍ２，Ｍ３）をｐチャンネル，ＭＯＳ（Ｍ４）をｎチャンネルにする場合，またはＭＯＳ（Ｍ２，Ｍ３）をｎチャンネル、ＭＯＳ（Ｍ４）をｐチャンネルとする場合には発光走査線（Ｅｎ）を除去することもできる。以下，このような実施形態について図１２を参照して説明する。図１２は本発明の第６実施形態に係る画素回路の回路図である。
【００７６】
図１２に示したように，本発明の第６実施形態に係る画素回路は，ＭＯＳ（Ｍ４）がｎチャンネルであり，ＭＯＳ（Ｍ４）のゲートに選択走査線（Ｓｎ）が連結された点を除くと，図８の画素回路と同じ構造を有する。つまり，ＭＯＳ（Ｍ４）のゲートには発光走査線（Ｅｎ）の代りに選択走査線（Ｓｎ）が連結されている。その結果，選択走査線（Ｓｎ）からの選択信号が低電圧になる時，ＭＯＳ（Ｍ４）は遮断され，選択信号が高電圧になる時，ＭＯＳ（Ｍ４）は導通するので，第６実施形態に係る画素回路は第３実施形態の画素回路と同じ動作を行なう。
【００７７】
そして，ＭＯＳ（Ｍ４）がｐチャンネルであり，ＭＯＳ（Ｍ２，Ｍ３）がｎチャンネルである場合には，選択走査線（Ｓｎ）に伝達される選択信号が反転した形態であればよい。このような場合の詳細な動作は当業者であれば容易に分かるので詳細な説明を省略する。
【００７８】
また，本発明の第１実施形態〜第５実施形態では，ＭＯＳ（Ｍ１）をｐＭＯＳとして説明したが，これとは異なってｎＭＯＳをＭＯＳ（Ｍ１）として用いることもできる。以下，図１３および図１４を参照してこのような実施形態について詳細に説明する。
【００７９】
図１３は本発明の第７実施形態による画素回路の回路図であり，図１４は図１３の画素回路を駆動するための駆動波形図である。
【００８０】
図１３に示すように，本発明の第７実施形態による画素回路は，ＭＯＳ（Ｍ１〜Ｍ４）が全てｎＭＯＳで実現されており，その連結構造は，図８の画素回路と対称をなす。詳しく説明すると，ＭＯＳ（Ｍ２）はデータ線（Ｄｍ）とＭＯＳ（Ｍ１）のゲートの間に連結され，そのゲートに選択走査線（Ｓｎ）が連結される。ＭＯＳ（Ｍ３）はＭＯＳ（Ｍ１）のドレインとデータ線（Ｄｍ）の間に連結され，そのゲートに選択走査線（Ｓｎ）が連結される。ＭＯＳ（Ｍ１）は接地線にソースが連結され，有機ＥＬ素子（ＯＬＥＤ）にドレインが連結されている。キャパシタ（Ｃ１）はＭＯＳ（Ｍ１）のゲートとソースの間に連結され，有機ＥＬ素子（ＯＬＥＤ）はＭＯＳ（Ｍ４）と電源線（ＶＤＤ）の間に連結される。ＭＯＳ（Ｍ４）のゲートには発光走査線（Ｅｎ）が連結されており，キャパシタ（Ｃ２）の入力端にはブースト走査線（Ｂｎ）が連結されている。
【００８１】
そして，ＭＯＳ（Ｍ２，Ｍ３，Ｍ４）がｎＭＯＳであるので，図１４に示したように，図１３の画素回路を駆動するために選択走査線（Ｓｎ）と発光走査線（Ｅｎ）に各々伝達される選択信号と発光信号は図９に示した信号に対して反転した形態を有する。また，ＭＯＳ（Ｍ１）がｎＭＯＳであるのでＭＯＳ（Ｍ１）のゲート-ソース電圧（ＶＧＳ）の値を小さくするためには，ＭＯＳ（Ｍ１）のゲート電圧（ＶＧ）を下降させなければならない。したがって，ブースト走査線（Ｂｎ）に伝達されるブースト信号も図９のブースト信号に対して反転した形態を有する。
【００８２】
図１３の画素回路の詳細な動作は第３実施形態の説明から容易に分かるので，その説明を省略する。そして，図１３の画素回路に対しても前述した全ての変形された形態を適用することができ，これに対する詳細な説明は省略する。
【００８３】
次に，第３実施形態〜第７実施形態のようにブースト走査線（Ｂｎ）を選択走査線（Ｓｎ）と異ならせて駆動する場合には，図１５に示したように発光表示装置の一例としての有機ＥＬ表示装置はブースト走査線（Ｂｎ）を駆動するための第２走査駆動部４０をさらに含むことができる。以下では第１走査駆動部３０，第２走査駆動部４０について図１６および図１７を参照して詳細に説明する。
【００８４】
図１６は図８の画素回路の選択走査線と発光走査線を駆動するための走査駆動部の概略的な図面であり，図１７は図８の画素回路のブースト信号線を駆動するための走査駆動部の概略的な図面である。図１８は図１６および図１７の走査駆動部の駆動タイミング図である。
【００８５】
図１６に示したように，選択走査線と発光走査線を駆動するための第１走査駆動部３０はＮ個のフリップフロップ（ＦＦ１１〜ＦＦ１Ｎ，第１シフトレジスター），Ｎ個の２入力ＮＡＮＤゲート（ＮＡＮＤ１１〜ＮＡＮＤ１Ｎ，第１論理ゲート）および２Ｎ個のバッファ（ＢＵＦ１１〜ＢＵＦ１Ｎ，ＢＵＦ２１〜ＢＵＦ２Ｎ）からなる。任意のフリップフロップ（ＦＦ１ｊ，ｊ＝１〜Ｎ−１）の出力端は次段フリップフロップ（ＦＦ１ｊ＋１）の入力端に連結されてシフトレジスターとして動作する。つまり，第１フリップフロップ（ＦＦ１１）の出力端は第２フリップフロップ（ＦＦ１２）の入力端に連結され，第２フリップフロップ（ＦＦ１２）の出力端は第３フリップフロップ（ＦＦ１３）の入力端に連結される形態で連結されている。そして，第１フリップフロップ（ＦＦ１１）の入力端には開始信号のパルス（ＶＳＰ）が入力される。
【００８６】
任意のフリップフロップ（ＦＦ１ｊ，ｊ＝１〜Ｎ）の出力は，第２切断信号（ＣＬＩＰ２）と共に対応する２入力ＮＡＮＤゲート（ＮＡＮＤ１ｊ）の入力になり，このＮＡＮＤゲート（ＮＡＮＤ１ｊ）の出力はバッファ（ＢＵＦ１ｊ）に入力される。バッファ群（ＢＵＦ１１〜ＢＵＦ１Ｎ，ＢＵＦ２１〜ＢＵＦ２Ｎ）の各々は，一般にいくつかのインバータからなり，図１６では２個のインバータで形成されて同相出力になっている。そして，バッファ（ＢＵＦ１ｊ）の出力端が選択走査線（Ｓｊ）に連結されている。また，各フリップフロップ（ＦＦ１ｊ）の出力はバッファ（ＢＵＦ２ｊ）に直接連結され，このバッファ（ＢＵＦ２ｊ）の出力端が発光走査線（Ｅｊ）に連結されている。
【００８７】
次に，図１７に示すように，ブースト走査線を駆動するための第２走査駆動部４０はＮ個のフリップフロップ（ＦＦ２１〜ＦＦ２Ｎ，第２シフトレジスター），Ｎ個の２入力ＮＡＮＤゲート（ＮＡＮＤ２１〜ＮＡＮＤ２Ｎ，第２論理ゲート）およびＮ個のバッファ（ＢＵＦ３１〜ＢＵＦ３Ｎ）で構成される。図１６と同様に任意のフリップフロップ（ＦＦ２ｊ，ｊ＝１〜Ｎ−１）の出力端は次段フリップフロップ（ＦＦ２ｊ＋１）の入力端に連結されてシフトレジスターとして動作し，第１フリッププロップ（ＦＦ２１）の入力端には開始信号のパルス（ＶＳＰ）が入力される。
【００８８】
任意のフリップフロップ（ＦＦ２ｊ，ｊ＝１〜Ｎ）の出力は，第１切断信号（ＣＬＩＰ１）と共に対応する２入力ＮＡＮＤゲート（ＮＡＮＤ２ｊ）の入力になり，このＮＡＮＤゲート（ＮＡＮＤ２ｊ）の出力はバッファ（ＢＵＦ３ｊ）に入力される。各バッファ（ＢＵＦ３ｊ）はバッファ機能を行なうために，ＮＡＮＤゲート（ＮＡＮＤ２ｊ）の出力を同相増幅する２段のインバータと，ＮＡＮＤゲート（ＮＡＮＤ２ｊ）の出力を反転増幅する1段のインバータと，ブースト信号のレベル（Ｖｈｉｇｈ又はＶｌｏｗ）を選択するための２個のＣＭＯＳ伝達ゲート（ＴＲＡＮＳ１，ＴＲＡＮＳ２）を含む。
【００８９】
第１伝達ゲート（ＴＲＡＮＳ１）は低い電圧を供給する信号線（Ｖｌｏｗ）とブースト走査線（Ｂｊ）の間に連結されており，２段のインバータを通過したＮＡＮＤゲート（ＮＡＮＤ２ｊ）の出力が低電圧である場合または1段のインバータを通過したＮＡＮＤゲート（ＮＡＮＤ２ｊ）の出力が高電圧である場合に，低い電圧をブースト走査線（Ｂｎ）に出力する。そして，第２伝達ゲート（ＴＲＡＮＳ２）は高い電圧を供給する信号線（Ｖｈｉｇｈ）とブースト信号線（Ｂｊ）の間に連結されており，２段のインバータを通過したＮＡＮＤゲート（ＮＡＮＤ２ｊ）の出力が高電圧である場合または１段のインバータを通過したＮＡＮＤゲート（ＮＡＮＤ２ｊ）の出力が低電圧である場合に高い電圧をブースト走査線（Ｂｊ）に出力する。
【００９０】
次に，図１６および図１７の走査駆動部の動作を図１８を参照して説明する。
【００９１】
まず，第１走査駆動部３０の動作を見ると，図１８に示したように開始信号のパルス（ＶＳＰ）がフリップフロップ群（ＦＦ１１〜ＦＦ１Ｎ）内部で順次にシフトされて各々出力される。フリップフロップ（ＦＦ１１〜ＦＦ１Ｎ）の出力はＮＡＮＤゲート（ＮＡＮＤ１１〜ＮＡＮＤ１Ｎ）によって第２切断信号（ＣＬＩＰ２）とＮＡＮＤ演算されて幅が減り，反転した形態で出力される。このＮＡＮＤゲート（ＮＡＮＤ１１〜ＮＡＮＤ１Ｎ）の出力がバッファ（ＢＵＦ１１〜ＢＵＦ１Ｎ）を経て選択走査線（Ｓ１〜ＳＮ）に選択信号として伝達される。そして，フリップフロップ（ＦＦ１１〜ＦＦ１Ｎ）の出力はバッファ（ＢＵＦ２１〜ＢＵＦ２Ｎ）を経て発光走査線（Ｅ１〜ＥＮ）に発光信号として伝達される。この時，開始信号のパルスが高電圧の信号であれば，発光走査線（Ｅ１〜ＥＮ）の発光信号は高電圧であり，選択走査線（Ｓ１〜ＳＮ）の選択信号は，ＮＡＮＤゲート（ＮＡＮＤ１１〜ＮＡＮＤ１Ｎ）の反転動作によって低電圧になる。
【００９２】
次の第２走査駆動部４０の動作を見ると，第１走査駆動部３０と同様に開始信号のパルス（ＶＳＰ）がフリップフロップ（ＦＦ２１〜ＦＦ２Ｎ）を経て順次にシフトされて出力される。フリップフロップ（ＦＦ２１〜ＦＦ２Ｎ）の出力はＮＡＮＤゲート（ＮＡＮＤ２１〜ＮＡＮＤ２Ｎ）によって第１切断信号（ＣＬＩＰ１）とＮＡＮＤ演算され，幅が減って反転した形態で出力される。このＮＡＮＤゲート（ＮＡＮＤ２１〜ＮＡＮＤ２Ｎ）の出力が高電圧であれば，第２伝達ゲート（ＴＲＡＮＳ２）によってバッファ（ＢＵＦ３１〜ＢＵＦ３Ｎ）からは高い電圧が出力される。そして，ＮＡＮＤゲート（ＮＡＮＤ２１〜ＮＡＮＤ２Ｎ）の出力が低電圧であれば，第１伝達ゲート（ＴＲＡＮＳ１）によってバッファ（ＢＵＦ３１〜ＢＵＦ３Ｎ）からは低い電圧が出力される。
【００９３】
この時，図１８に示したように，第２切断信号（ＣＬＩＰ２）の低電圧パルス幅を第１切断信号（ＣＬＩＰ１）の幅より広くすれば，ブースト走査線（Ｂ１〜ＢＮ）に伝達されるブースト信号の低電圧期間が，選択走査線（Ｓ１〜ＳＮ）に伝達される選択信号の低電圧期間を含むようにできる。また，発光走査線（Ｅ１〜ＥＮ）に伝達される発光信号は第２切断信号（ＣＬＩＰ２）によって幅が狭くならないので，発光信号が高電圧である期間はブースト信号が低電圧である期間を含むようになる。
【００９４】
そして，第２走査駆動部４０でバッファ（ＢＵＦ３１〜ＢＵＦ３Ｎ）のインバータの個数を異なるようにすることもできる。以下，このような実施形態について図１９を参照して詳細に説明する。図１９は図８の画素回路のブースト信号線を駆動するための他の走査駆動部の概略的な図面である。
【００９５】
図１９の第２走査駆動部４０はバッファ（ＢＵＦ４１〜ＢＵＦ４Ｎ）を除けば図１７の第２走査駆動部４０と同じ構造を有する。詳しく説明すれば，各バッファ（ＢＵＦ４ｊ）はＮＡＮＤゲート（ＮＡＮＤ２ｊ）の出力を受信する３段のインバータ，ＮＡＮＤゲート（ＮＡＮＤ２ｊ）の出力を受信する２段のインバータ，そしてブースト信号のレベルを調整するための２個の伝達ゲート（ＴＲＡＮＳ３，ＴＲＡＮＳ４）を含む。
【００９６】
第１伝達ゲート（ＴＲＡＮＳ３）は低い電圧を供給する信号線（Ｖｌｏｗ）とブースト走査線（Ｂｊ）の間に連結されており，３段のインバータを通過したＮＡＮＤゲート（ＮＡＮＤ２ｊ）の出力が高電圧である場合に低い電圧をブースト走査線（Ｂｊ）に出力する。そして，第２伝達ゲート（ＴＲＡＮＳ４）は高い電圧を供給する信号線（Ｖｈｉｇｈ）とブースト信号線（Ｂｊ）の間に連結されており，２段のインバータを通過したＮＡＮＤゲート（ＮＡＮＤ２ｊ）の出力が低電圧である場合に高い電圧をブースト走査線（Ｂｊ）に出力する。
【００９７】
つまり，図１９では奇数段のインバータによって入力信号が反転したので伝達ゲート（ＴＲＡＮＳ３，ＴＲＡＮＳ４）の動作を図１７の伝達ゲート（ＴＲＡＮＳ１，ＴＲＡＮＳ２）の動作と反対にした。バッファを除いた残りの構成は図１７の第２走査駆動部４０と同一であるので動作についての説明は省略する。
【００９８】
そして，図１６〜図１９では図８の画素回路を基準にして選択信号，発光信号およびブースト信号が各々低電圧，高電圧および低電圧である場合について説明したが，画素回路のトランジスタ導電型が変更されて，これら信号のレベル（大小）関係が変更される場合にも第１走査駆動部３０，第２走査駆動部４０を適用することができる。ただし，この場合にはバッファのインバータ段数を調節したりまたはこれと類似して第１走査駆動部３０，第２走査駆動部４０を変更すればよい。このような第１走査駆動部３０，第２走査駆動部４０の詳細な構造および動作は当業者であれば容易に分かるので説明を省略する。
【００９９】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【０１００】
【図１】有機電界発光素子の概念図である。
【図２】従来の電圧駆動方式の画素回路の回路図である。
【図３】従来の電流駆動方式の画素回路の回路図である。
【図４】本発明の実施形態に係る発光表示装置の一例として有機ＥＬ表示装置の概略的な平面図である。
【図５】本発明の第１実施形態に係る画素回路の等価回路図である。
【図６】本発明の第２実施形態に係る画素回路の回路図である。
【図７】図６の画素回路を説明するための駆動波形図である。
【図８】本発明の第３実施形態に係る画素回路の回路図である。
【図９】図８の画素回路を説明するための駆動波形図である。
【図１０】図８の画素回路を駆動する本発明の第４実施形態に係る駆動波形図である。
【図１１】図８の画素回路を駆動する本発明の第５実施形態に係る駆動波形図である。
【図１２】本発明の第６実施形態に係る画素回路の回路図である。
【図１３】本発明の第７実施形態に係る画素回路の回路図である。
【図１４】図１３の画素回路を駆動するための駆動波形図である。
【図１５】本発明の実施形態３〜実施形態７に係る発光表示装置の一例として有機ＥＬ表示装置の概略的な平面図である。
【図１６】図８の画素回路の選択走査線と発光走査線を駆動するための走査駆動部の概略的な図面である。
【図１７】図８の画素回路のブースト信号線を駆動するための走査駆動部の概略的な図面である。
【図１８】図１６および図１７の走査駆動部の駆動タイミング図である。
【図１９】図８の画素回路のブースト信号線を駆動するための他の走査駆動部の概略的な図面である。
【符号の説明】
【０１０１】
１０  有機ＥＬ表示パネル
１１  画素回路
２０  データ駆動部
３０  第１走査駆動部
４０  第２走査駆動部
Ｂｎ  ブースト走査線
ＢＵＦ１１〜ＢＵＦ１Ｎ  バッファＣ１，Ｃ２  キャパシタ
Ｄ１−ＤＭ  データ線
ＦＦ１１〜ＦＦ１Ｎ  フリップフロップ
ＩＤＡＴＡ  データ電流
ＩＯＬＥＤ  発光素子の電流
Ｍ１，Ｍ２，Ｍ３，Ｍ４  トランジスタ
ＮＡＮＤ１１〜ＮＡＮＤ１Ｎ  ＮＡＮＤゲート
ＯＬＥＤ  有機ＥＬ素子
Ｓ１−ＳＮ  選択走査線
Ｅ１−ＥＮ  発光走査線
ＳＷ１，ＳＷ２，ＳＷ３  スイッチング素子
ＴＲＡＮＳ１，ＴＲＡＮＳ２，ＴＲＡＮＳ３，ＴＲＡＮＳ４  伝達ゲート
ＶＧ  ゲート電圧
ＶＧＳ  ゲート−ソース電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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