(57)【要約】【課題】シリアルインターフェイス回路を必要時以外電力消費を低減するパワーセーブに関し、復帰時間を短縮しつつ、省電力範囲を拡大する。【解決手段】インターフェイス回路（５２）のアナログ部分（６２）の電流ダウンのみならず、デジタル部分（６４、６６）のクロックを、クロック源（６２６、５６）は動作させたまま、クロック動作のみ停止させるゲート（９０、９２）を設けた。このため、短時間でのクロック停止、再開によるパワーセーブモードへの移行及びからの復帰を実現し、更なる消費電力の低下できる。【選択図】図２
2005216046.tif 000002
【特許請求の範囲】
【請求項１】
シリアルインターフェイスでデータを送受信するインターフェイス回路において、
シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、
前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号をクロックに従いデジタル処理するデジタル回路と、
前記クロックを前記デジタル回路に供給するクロック発生回路と、
前記クロック発生回路のクロックの前記デジタル回路への供給及び停止を行うゲート回路とを有し、
パワーセーブ指示に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路をクロック供給停止状態に制御する
ことを特徴とするシリアルタイプのインターフェイス回路。
【請求項２】
前記アナログ回路は、物理層の一部を構成し、
前記デジタル回路は、前記物理層の他部を構成する第１のデジタル回路と、リンク制御を行うリンク層を構成する第２のデジタル回路とで構成された
ことを特徴とする請求項１のシリアルタイプのインターフェイス回路。
【請求項３】
前記第１のデジタル回路は、第１のゲート回路を介し前記アナログ回路の第１のクロック源からのクロックで動作し、且つ前記第２のデジタル回路は、第２のゲート回路を介し第２のクロック源のクロックで動作し、
前記パワーセーブ指示に応じて、前記第１及び第２のゲート回路を前記クロック供給停止状態に制御する
ことを特徴とする請求項２のシリアルタイプのインターフェイス回路。
【請求項４】
前記インターフェイスでの受信状況を監視し、前記パワーセーブ指示に従い、前記インターフェイスからのフレーム受信中でない時に、前記ゲート回路を前記クロック供給停止状態に制御するクロック停止回路を更に設けた
ことを特徴とする請求項１のシリアルタイプのインターフェイス回路。
【請求項５】
シリアルインターフェイスでデータを送受信するインターフェイス回路のパワーセーブ方法において、
シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号をクロックに従いデジタル処理するデジタル回路とを有する前記インターフェイス回路を、パワーセーブ指示に応じて、クロック発生回路のクロックの前記デジタル回路への供給及び停止を行うゲート回路をクロック供給停止状態に制御するステップと、
復帰指示に応じて、前記ゲート回路をクロック供給状態に制御するステップとを有する
ことを特徴とするインターフェイス回路のパワーセーブ方法。
【請求項６】
物理層の他部を構成する第１のデジタル回路を、第１のゲート回路を介し前記物理層の一部を構成するアナログ回路の第１のクロック源からのクロックで動作し、且つリンク層を構成する第２のデジタル回路を、第２のゲート回路を介し第２のクロック源のクロックで動作するステップを有し、
前記供給停止状態に制御するステップは、前記パワーセーブ指示に応じて、前記第１及び第２のゲート回路を前記クロック供給停止状態に制御するステップからなる
ことを特徴とする請求項５のインターフェイス回路のパワーセーブ方法。
【請求項７】
前記停止制御ステップは、ハードウェアにより、前記インターフェイスでの受信状況を監視し、前記パワーセーブ指示に従い、前記インターフェイスからのフレーム受信中でない時に、前記ゲート回路を前記クロック供給停止状態に制御するステップからなる
ことを特徴とする請求項６のインターフェイス回路のパワーセーブ方法。
【請求項８】
前記復帰制御ステップは、ハードウェアにより、前記インターフェイスからのフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰するステップからなる
ことを特徴とする請求項６のインターフェイス回路のパワーセーブ方法。
【請求項９】
ホストと、シリアルインターフェイスでデータを送受信するデバイスにおいて、
シリアルインターフェイス回路と、
前記シリアルインターフェイス回路に接続され、前記ホストとデータの送受信を行う処理回路とを有し、
前記シリアルインターフェイス回路は、
シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、
前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号をクロックに従いデジタル処理するデジタル回路と、
前記クロックを前記デジタル回路に供給するクロック発生回路と、
前記クロック発生回路のクロックの前記デジタル回路への供給及び停止を行うゲート回路とを有し、
パワーセーブ指示に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路をクロック供給停止状態に制御する
ことを特徴とするシリアルインターフェイスのデバイス。
【請求項１０】
前記アナログ回路は、物理層の一部を構成し、
前記デジタル回路は、前記物理層の他部を構成する第１のデジタル回路と、リンク制御を行うリンク層を構成する第２のデジタル回路とで構成された
ことを特徴とする請求項９のシリアルインターフェイスのデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速のシリアルインターフェイスで、ホストとデバイス間のデータ転送を行う際に、インターフェイス回路及びそのデバイスの電力消費を低減するためのシリアルタイプのインターフェイス回路、そのパワーセーブ方法及びそのシリアルインターフェイスを持つデバイスに関する。
【背景技術】
【０００２】
マイクロプロセッサ（MPU）の処理の向上に伴い、ホストコンピュータと周辺デバイス（例えば、ハードディスクドライブ）との転送速度の向上が要求されている。このような要求に伴い、パケット方式のプロトコルを使用した高速のシリアルインターフェイスが提案されている。
【０００３】
パラレルインターフェイスは、複数のデータラインにデータをのせ、並行して転送するため、複数の信号線のデータ同期をとる必要があることや、信号線間の干渉やノイズの問題があり、転送速度を高速化することは難しい。
【０００４】
一方、シリアルインターフェイスは、データを単一のデータ線にのせて一列に転送するため、信号線が一対であり、時間ずれがなく、安定した高速転送が可能である。例えば、ＳＡＴＡ（Ｓｅｒｉａｌ  ＡＴ  Ａｔｔａｃｈｍｅｎｔ）は、低電圧タイプで、数ギガｂｐｓの転送速度を持つシリアルインターフェイスとして、注目されている。
【０００５】
図８は、Ｓｅｒｉａｌ  ＡＴＡシステムの構成図である。ホスト２と周辺デバイス１（ここでは、ハードディスクドライブ）とは、ＳＡＴＡインターフェイス３で接続される。
【０００６】
ホスト２は、オペレーテイングシステム２０の制御の基に、複数のアプリケーションプログラム２１を動作する。ドライバ２２は、オペレーテイングシステム２０の制御の基に、周辺デバイス１を駆動する。このドライバ２２に、ＳＡＴＡインターフェイス３のためのＳＡＴＡホストバスアダプター２３が設けられる。
【０００７】
ＳＡＴＡホストバスアダプター２３は、転送制御を行うトランスポート層２４と、フレーム送受信制御を行うリンク層２５と、インターフェイスの物理制御を行う物理層２６で構成される。
【０００８】
一方、周辺デバイス１は、デバイス（ハードディスクドライブ）１１に、ＳＡＴＡインターフェイス接続のために、ＳＡＴＡデバイス１０が設けられる。
【０００９】
ＳＡＴＡデバイス１０は、インターフェイスの物理制御を行う物理層１２と、フレーム送受信制御を行うリンク層１３と、転送制御を行うトランスポート層１４と、デバイスの制御のためのアプリケーション層１５と、デバイス１１の状態に応じて、トランスポート層１４とアプリケーション層１５を制御するファームウェア１６とを有する。
【００１０】
このようなインターフェイスを持つシステムにおいて、消費電力を低減することが要求されており、デバイス１を使用していない時に、電力消費を低減するパワーセーブモードを設けている。
【００１１】
例えば、ホスト２が、周辺デバイス１を所定時間使用しないことを認識した場合には、ホスト２からパワーセーブコマンドをデバイス１に発行し、デバイス１をパワーセーブモードに移行することや、デバイス１自体で、ホスト１からのコマンド、データを監視し、所定時間ホスト１からのコマンドが到来しない時に、パワーセーブモードに移行することが行われている（例えば、非特許文献１参照）。
【００１２】
このようなデバイス１のパワーセーブモードを設けることにより、デバイス１の電力消費を低減でき、特に、ノート型パーソナルコンピュータや携帯型端末等の電力容量が制限されている低消費電力を要求されている装置に適用して、好適である。
【００１３】
図９は、従来のインターフェイスのパワーセーブモードの説明図であり、図１０及び図１１は、従来のデバイス内部のパワーセーブモードの説明図である。
【００１４】
図９に示すように、前述のＳＡＴＡデバイス１０のインターフェイスは、物理層１２とリンク層１３で構成される。又、物理層１２は、アナログインターフェイス回路と、タイミングリカバリ回路と、同期ＰＬＬ回路等を含むアナログ回路１２−１と、Ｓ−Ｐ変換、Ｐ−Ｓ変換、データ抽出、同期制御等を行うデジタル回路１２−２とを有する。デジタル回路１２−２は、アナログ回路１２−１のクロックで動作する。
【００１５】
又、リンク層１３は、リンクの確立、フレーム受信、転送、エンコード、ＣＲＣチエック、フレームフローの制御を行うリンクデジタル回路を有する。リンクデジタル回路１３は、ＳＡＴＡデバイス１０のデジタル用ＰＬＬ１８のクロックで動作する。
【００１６】
このようなインターフェイスにおいて、従来は、比較的電力消費の多いアナログ部分１２−１の電流ダウンに主眼が置かれており、デジタル部分の電力消費を意図的に抑止することはしていなかった。
【００１７】
一方、デバイス１０内部のパワーセーブモードでは、内部のデジタルクロック動作を停止、および復帰させる。この制御を全てＣＰＵのファームウェア１６で行っていた。パワーセーブ中のファームウェアは、ＣＰＵ性能が抑えられる為、複雑な制御を伴うと時間が非常に掛かる。
【００１８】
即ち、図１０及び図１１に示すように、ＳＡＴＡデバイス１０で、フレーム受信中の不用意なクロック停止を回避する為、ファームウェア１６は、ハードウェア状態の複雑な確認手順を行う必要がある。復帰に関しても同様である。
【００１９】
例えば、パワーセーブモード投入処理は、図１１に示すように、ホスト１からのフレーム受信中であるか、フレーム停止処理が成功したか、フレーム要求が有るかを調べ、フレーム停止処理、クロック停止処理、その他の停止処理を行い、パワーセーブモード処理を完了する。
【００２０】
又、パワーセーブモードからの復帰処理は、図１０に示すように、初期化等の復帰処理を行った後、クロック復帰処理を行い、次にフレーム再開処理を行って、復帰処理を完了する。
【非特許文献１】「Ｓｅｒｉａｌ  ＡＴＡ：High  Speed  Serialized  AT  Attachment」（SerialATA  Workgroup  Revision  １．０a，２００３年１月７日発行）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
従来のインターフェイスのパワーセーブモードでは、半導体テクノロジの微細化に伴い、アナログ回路１２−１の復帰時間が伸びる傾向にある。一方、性能向上のためには、復帰時間も短いことが必要であり、電力カットする部分を多くすると、復帰時間の規格(例えば、Serial ATAの場合は２種類、Slumber=10mS, Partial=10μS)を守ることが困難であり、電力カットする部分が限定される。この為、電力消費の抑止が十分行えなかった。
【００２２】
また、デジタル部分１２−２の複雑化により、電力消費が相対的に大きくなっているため、その消費電力が無視できないようになってきている。しかし、デジタル部分のクロックを停止すると、前述の復帰時間の規格を守れず、デジタル部分の電力カットが困難であった。
【００２３】
又、従来のデバイス内部のパワーセーブでは、シリアルタイプのインターフェイスでは、フレームタイプのプロトコルを用いることが通常であるが、前述のように、フレーム受信中の不用意なクロック停止を回避する為、ファームウェア１６は、ハードウェア状態の複雑な確認手順が必要となり時間が非常に掛かるという問題があった。復帰に関しても同様である。
【００２４】
パワーセーブモード投入、復帰の時間は、システム全体の性能に影響を与えるため、投入、復帰時間の短縮は、性能の低下を招かずに電力消費の低下を行えることを意味する。このため、復帰時間の短縮化を行うと、消費電力が思うほど抑止出来なかったり、パワーセーブモードの為に、性能が低下したりする。これにより、更なる低消費電力化が重要視され、かつ性能も要求される用途(モバイル機器等)には、向かないという問題が生じる。
【００２５】
従って、本発明の目的は、パワーセーブモードからの復帰時間を短縮しつつパワーセーブモード時の消費電力を低減するためのシリアルタイプのインターフェイス回路、そのパワーセーブ方法及びシリアルインターフェイスを持つデバイスを提供することにある。
【００２６】
又、本発明の他の目的は、パワーセーブモードの投入、復帰時間を短縮しつつパワーセーブモードによるデバイスの性能低下を防止するためのシリアルタイプのインターフェイス回路、そのパワーセーブ方法及びシリアルインターフェイスを持つデバイスを提供することにある。
【００２７】
更に、本発明の他の目的は、簡単な回路の付加で、パワーセーブモードの投入、復帰時間を短縮しつつ、パワーセーブモード時の電力消費を低減するためのシリアルタイプのインターフェイス回路、そのパワーセーブ方法及びシリアルインターフェイスを持つデバイスを提供することにある。
【課題を解決するための手段】
【００２８】
この目的の達成のため、本発明のシリアルインターフェイスでデータを送受信するインターフェイス回路は、シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号をクロックに従いデジタル処理するデジタル回路と、前記クロックを前記デジタル回路に供給するクロック発生回路と、前記クロック発生回路のクロックの前記デジタル回路への供給及び停止を行うゲート回路とを有し、パワーセーブ指示に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路をクロック供給停止状態に制御する。
【００２９】
又、本発明のシリアルインターフェイスでデータを送受信するインターフェイス回路のパワーセーブ方法は、シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号をクロックに従いデジタル処理するデジタル回路とを有する前記インターフェイス回路を、パワーセーブ指示に応じて、クロック発生回路のクロックの前記デジタル回路への供給及び停止を行うゲート回路をクロック供給停止状態に制御するステップと、復帰指示に応じて、前記ゲート回路をクロック供給状態に制御するステップとを有する。
【００３０】
又、本発明のデバイスは、ホストと、シリアルインターフェイスでデータを送受信するデバイスにおいて、シリアルインターフェイス回路と、前記シリアルインターフェイス回路に接続され、前記ホストとデータの送受信を行う処理回路とを有し、前記シリアルインターフェイス回路は、シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号をクロックに従いデジタル処理するデジタル回路と、前記クロックを前記デジタル回路に供給するクロック発生回路と、前記クロック発生回路のクロックの前記デジタル回路への供給及び停止を行うゲート回路とを有し、パワーセーブ指示に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路をクロック供給停止状態に制御する。
【００３１】
更に、本発明では、好ましくは、前記アナログ回路は、物理層の一部を構成し、前記デジタル回路は、前記物理層の他部を構成する第１のデジタル回路と、リンク制御を行うリンク層を構成する第２のデジタル回路とで構成された。
【００３２】
更に、本発明では、好ましくは、前記第１のデジタル回路は、第１のゲート回路を介し前記アナログ回路の第１のクロック源からのクロックで動作し、且つ前記第２のデジタル回路は、第２のゲート回路を介し第２のクロック源のクロックで動作し、前記パワーセーブ指示に応じて、前記第１及び第２のゲート回路を前記クロック供給停止状態に制御する。
【００３３】
更に、本発明では、好ましくは、前記インターフェイスでの受信状況を監視し、前記パワーセーブ指示に従い、前記インターフェイスからのフレーム受信中でない時に、前記ゲート回路を前記クロック供給停止状態に制御するクロック停止回路を更に設けた。
【００３４】
更に、本発明では、好ましくは、前記インターフェイスからのフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰するクロック復帰回路を更に有する。
【００３５】
更に、本発明では、好ましくは、前記デジタル回路は、前記インターフェイスから受信したパワーセーブ指令に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路を前記クロック供給停止状態に制御する。
【００３６】
更に、本発明では、好ましくは、前記アナログ回路は、前記インターフェイスへのドライバーと、前記インターフェイスからのレシーバーと、前記インターフェイスのバースト信号を検出する検出回路と、前記インターフェイスの信号に同期したクロックを発生するクロック発生源とを有し、前記デジタル回路は、前記検出回路がバースト信号から検出したフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰させる。
【発明の効果】
【００３７】
本発明のパワーセーブモードでは、インターフェイス回路のアナログ部分の電流ダウンのみならず、デジタル部分のクロック源は動作させたまま、クロック動作のみ停止させるため、短時間でのクロック停止、再開によるパワーセーブモードへの移行及びからの復帰を実現し、更なる消費電力の低下を可能できる。
【００３８】
又、フレームタイプのプロトコルを用いるシリアルタイプのインターフェイスにおいて、ハードウェアによるクロック停止回路を持つことで、フレーム受信中に不用意なクロック停止をすることを回避し、かつ、クロック停止までの時間を短縮するとともに、ホスト側からのフレーム送信要求に対するハードウェアによるクロック復帰回路を持つことで復帰時間も短縮することが可能となる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施の形態を、シリアルインターフェイス型デバイス、ＳＡＴＡコアロジック回路、パワーセーブ投入／復帰動作、クロック供給停止制御、他の実施の形態の順で説明するが、本発明は、この実施の形態に限られない。
【００４０】
［シリアルインターフェイス型デバイス］
図１は、本発明のシリアルインターフェイス型デバイスの一実施の形態の構成図であり、デバイスとして、ハードディスクドライブを例に示す。
【００４１】
図１に示すように、ハードディスクドライブ１は、ＳＡＴＡ（Serial  ＡＴ  Attachment）インターフェイス３を介しホスト（ＭＰＵ等のコンピュータ）２に接続される。ハードディスクドライブ１は、制御ブロック（ＳＡＴＡシステムという）４と、ディスクドライブ機構１１とを有する。ディスクドライブ機構１１は、周知のように、磁気ディスクと、磁気ディスクを回転するスピンドルモータと、磁気ヘッドを備えるアームと、アームを駆動するＶＣＭ（Voice  Coil  Motor）と、リード／ライトアンプ等を有する。
【００４２】
ＳＡＴＡシステム４は、ディスクドライブ機構１１を制御するものである。ＳＡＴＡシステム４は、ハードディスクコントローラ５０と、ＭＰＵ（マイクロプロセッサ）５４と、クロック発生回路（ＰＬＬ）５６と、リードデータ／ライトデータを一時格納するＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓ  Ｍｅｍｏｒｙ）４０と、スピンドルモータとＶＣＭを制御するサーボコントローラ４２と、磁気ヘッドをリード／ライト制御するリードチャネル４４と、ＭＰＵ５４の動作のためのプログラムを格納するＲＯＭ（Read  Only  Memory）４６とを有する。
【００４３】
ＭＰＵ５４は、ハードディスクコントローラ５０からコマンドを受け取り、ＲＯＭ４６に格納されたファームウェアを実行し、ハードディスクコントローラ５０を介し、サーボコントローラ４２、リードチャネル４４を制御する。
【００４４】
クロック発生回路５６は、ＳＡＴＡシステム４内の各回路に必要なクロックを供給する。ハードディスクコントローラ５０には、ＳＡＴＡインターフェイスのためのＳＡＴＡコアロジック回路５２（図２乃至図４で後述する）が設けられている。
【００４５】
ここでは、ハードディスクコントローラ５０、ＭＰＵ５４，ＰＬＬ５６が、ワンチップ５で形成されている。
【００４６】
［ＳＡＴＡコアロジック回路］
図２は、図１のＳＡＴＡコアロジック回路５２のブロック図、図３は、図２の物理層の回路図、図４は、図３の物理アナログ回路の回路図である。
【００４７】
図２に示すように、ＳＡＴＡコアロジック回路５２は、インターフェイスの物理制御を行う物理層６０と、フレーム送受信制御を行うリンク層６６と、転送制御を行うトランスポート層６８と、デバイスの制御のためのアプリケーション層７０とを有する。
【００４８】
物理層６０は、アナログ回路６２とデジタル回路６４とを有する。図３に、アナログ回路６２とデジタル回路６４の一例を示す。図３に示すように、アナログ回路６２は、アナログフロントエンドブロックと称され、基本的に、ドライバー６２０とレシーバー６２２とを有する。
【００４９】
更に、詳細には、図４に示すように、アナログフロントエンドブロック６２は、送信データＴＸｄａｔａを、ＳＡＴＡインターフェイスに差動信号ＴＸ＋、ＴＸ−に変換して出力するドライバー６２０と、ＳＡＴＡインターフェイスからの差動信号ＲＸ＋、ＲＸ−を受信データＲＸｄａｔａに変換して出力するレシーバー６２２とを有する。
【００５０】
更に、ブロック６２は、ＳＡＴＡインターフェイスからの差動信号ＲＸ＋、ＲＸ−を、共通モード信号の検出を適切に実行できるように、リミットするスクエルチ回路６２４と、入力信号からOOB（Out  of  Band）信号をデコードするＯＯＢ信号検出回路６２８と、入力データストリームが適切にデコードできるように、内部クロックを同期するＰＬＬ回路６２６と、内部電圧を調整する電圧調整器６３０とを有する。
【００５１】
ＯＯＢ信号としては、起動信号ＣＯＭＷＡＫＥ，リセット信号ＣＯＭＲＥＳＥＴ，初期化信号ＣＯＭＩＮＩＴがある。
【００５２】
図３に戻り、フィジカルデジタル回路６４は、物理層全体の機能を制御するコントロールブロック６４０と、信号の配列を調整（Ａｌｉｇｎ）する固定パターンを発生する固定パターン発生器６４１と、データＤＡＴＡと固定パターンとのいずれかを選択する選択回路６４２と、送信基準クロックにより、送信するシリアルストリームの周波数を調整する２値化回路６４３とを有する。
【００５３】
更に、デジタル回路６４は、入力信号からクロックとデータを分離するデータ抽出回路６４４と、データ抽出回路６４４のデータから、配列調整のための固定パターンを検出する固定パターン検出器６４５と、検出された固定パターンと抽出された再生クロックＲＸＣＬＯＣＫに応じて、分離されたデータを２値化するデータ同期回路６４６とを有する。
【００５４】
このデジタル回路６２は、図４に示したＰＬＬ回路６２６のクロックにより動作する。又、コントロールブロック６４０に入力するスランバー（Slumber）は、物理層をスランバーパワーマネジメント状態にするものであり、パーシャル（PARTIAL）は、物理層をパーシャルパワーマネジメント状態にするものである。
【００５５】
いずれも、省電力モードに制御する信号であるが、スランバーパワーマネジメント状態では、起動信号ＣＯＭＷＡＫＥを受け、復帰するのに、１０ｍｓの復帰時間が与えられ、パーシャルパワーマネジメント状態では、起動信号ＣＯＭＷＡＫＥを受け、復帰するのに、１０μｓの復帰時間が与えられる。
【００５６】
図２に戻り、リンクデジタル回路６６は、トランスポート層６８からのフレーム転送要求に応じて、ホスト２とのリンクを確立し、トランスポート層６８からのデータの周囲に、図５で後述するフレームエンベロープ（ＳＯＦ，ＣＲＣ，ＥＯＦ等）を付加し、トランスポート層６８から受けた３２ビットＤｗｏｒｄ（データ）のＣＲＣ（Cyclic  Redundancy  Code)を計算し、フレームを組み立て、転送する。
【００５７】
同様に、リンクデジタル回路６６は、物理層６０からデータを受信すると、データの周囲の、図５で後述するフレームエンベロープ（ＳＯＦ，ＣＲＣ，ＥＯＦ等）を除去し、３２ビットデータ（以下、Ｄｗｏｒｄという）のＣＲＣ（Cyclic  Redundancy  Code)を計算し、ＣＲＣをチエックし、データを転送する。更に、リンクデジタル回路６６は、フレームフローの制御を行う。
【００５８】
又、トランスポート層６８は、上位層（アプリケーション層７０）からのフレーム情報構成（ＦＩＳ）の構築依頼を受け、フレーム情報構成を構築する。同様に、トランスポート層６８は、リンク層６６からのフレーム情報構成を受け、フレーム情報構成のタイプに従い、フレーム情報構成の内容を分配する。例えば、フレーム情報構成のタイプが、コマンドであれば、コマンド検出回路に分配し、ＭＰＵ５４に伝達する。
【００５９】
アプリケーション層７０は、コマンド処理・応答用レジスタＴＣＲ（Task  Control  Register）にセットされたファームウェアのデータ（ＳＴＳ）をＸＦＩＦＯにセットし、トランスポート層６８に送信し、且つトランスポート層６８のＲＦＩＦＯの内容をＴＦＲ（Task  File  Register）にロードし、フィームウェアに通知する。
【００６０】
図２に示すように、フィジカルアナログ回路６２のＰＬＬ回路６２６とフィジカルデジタル回路６４の間に、グリッジレスクロックゲート９０を設ける。同様に、デジタル用ＰＬＬ５６とリンクデジタル回路６６との間に、クロックゲート（グリッジレス）９２を設ける。
【００６１】
そして、パワーセーブモードでは、アナログ部分の電流ダウンのみならず、デジタル部分へのクロック供給を、ＰＬＬ６２６，５６は動作させたまま、ゲート９０、９２により、停止させる。
【００６２】
即ち、ホスト２からのプリミテイブに定義されるインターフェイスのパワーセーブモード信号（ＰＭＲＥＱ＿Ｐ，ＰＭＲＥＱ＿Ｓ）を、ハードウェア（リンク層６６のフレーム受信ステートマシン）が認識し、又はＭＰＵ５４のファームウェアが、フレーム受信状態を監視する。
【００６３】
この結果により、パワーセーブの状態を示すハードウェア信号を、リンクデジタル回路６６を介し、フィジカルアナログ回路６２、両クロックゲート９０、９２に与えて、クロックの供給停止及びアナログ回路６２の電力カットを同時に行う。このクロックの供給停止により、両デジタル回路６４、６６は、動作を停止し、電力消費を更に低減できる。
【００６４】
このパワー制御信号を、クロック信号に同期させて、クロックにグリッジが発生しないように停止を行う。これにより、デジタル回路６４、６６の誤動作を防止できる。
【００６５】
パワーセーブモードからの復帰時も、ホスト２からのパワーモード状態を示す起動信号ＣＯＭＷＡＫＥを検出し、ハードウェア信号の解除と共に、同様の信号を、リンクデジタル回路６６を介し、フィジカルアナログ回路６２、両クロックゲート９０、９２に与えて、クロックの供給再開及びアナログ回路６２の電力供給復帰を同時に行う。
【００６６】
この場合も、クロック信号に同期させてクロックにグリッジが発生しないように再開を行う。クロックを発生するＰＬＬ５６、６２６は、動作を続行しているため、デジタル回路６４、６６は、再開に要する時間は無視できるほど短い(100nS以下)。
【００６７】
このように、パワーセーブモード時に、クロック源を動作したまま、デジタル回路へのクロック供給を停止するため、復帰時間を短縮しつつ、電力カット範囲を拡大でき、より消費電力を低減できる。
【００６８】
例えば、ＳＡＴＡコアロジック回路５２の全ゲート数が、９６Ｋｇａｔｅである場合には、フィジカルデジタル回路６４とリンクデジタル回路６６とのゲート数は、５２Ｋｇａｔｅ程度であるため、パーシャル時に、クロック供給を停止しない従来例に比し、５０％程度の消費電力の低減が可能となる。
【００６９】
［パワーセーブ投入／復帰動作］
次に、図５及び図６を用いて、パワーセーブ投入／復帰動作を説明する。図５は、ＳＡＴＡの伝送シーケンスの電文構成例を示し、図６は、ホスト２とデバイス１との起動シーケンスの説明図である。
【００７０】
図５に示すように、電文は、プリミテイブ（Primitive）とフレーム（Frame)とから構成されている。フレームは、多数のＤｗｏｒｄからなる。フレームは、通常、ＳＯＦ（Start  Of  Frame)primitiveで開始し、ＦＩＳ（Frame  Information  Structure）contentsと呼ばれるユーザーペイロードが続き、ＣＲＣ，ＥＯＦ（End  of  Frame）で終了する。ＦＩＳContentsが、連続する場合には、データフローの速度調整の目的で、ＨＯＬＤprimitive，ＨＯＬＤＡprimitive等の幾つかのフロー制御primitiveが、ＳＯＦとＥＯＦとの間に、許可される。
【００７１】
このプリミテイブで定義できる制御キャラクタとして、ＰＭＲＥＱ＿Ｐ（Power  management  Request  to  Partial）と、ＰＭＲＥＱ＿Ｓ（Power  management  Request  to  Slumber）とがあり、いずれも省電力モード投入コマンドである。
【００７２】
ホスト２からのプリミテイブで定義されたインターフェイスのパワーセーブモード信号（ＰＭＲＥＱ＿Ｐ，ＰＭＲＥＱ＿Ｓ）を、ハードウェア（リンク層６６のフレーム受信ステートマシン）が認識し、又はＭＰＵ５４のファームウェアが、フレーム受信状態を監視する。
【００７３】
この結果により、パワーセーブの状態を示すハードウェア信号を、リンクデジタル回路６６を介し、フィジカルアナログ回路６２、両クロックゲート９０、９２に与えて、クロックの供給停止及びアナログ回路６２の電力カットを同時に行う。このクロックの供給停止により、両デジタル回路６４、６６は、動作を停止し、電力消費を更に低減できる。
【００７４】
このパワー制御信号を、クロック信号に同期させて、クロックにグリッジが発生しないように停止を行う。これにより、デジタル回路６４、６６の誤動作を防止できる。
【００７５】
図６は、ホスト／デバイスのオンシーケンスを示し、デバイスから初期化信号Device  COMINITをホストに発行し、ホスト２でキャリブレーションした後、バースト信号形式の起動信号COMWAKEをデバイスに発行する。デバイス２では、前述のＯＯＢ信号検出器６２８が、ホスト２からのパワーモード状態を示す起動信号ＣＯＭＷＡＫＥを検出し、ハードウェア信号の解除と共に、同様の信号を、リンクデジタル回路６６を介し、フィジカルアナログ回路６２、両クロックゲート９０、９２に与えて、クロックの供給再開及びアナログ回路６２の電力供給復帰を同時に行う。
【００７６】
同様に、ＭＰＵ５４が実行するファームウェアが、フレーム受信状態を監視し、一定時間受信しない場合には、その時間に応じて、省電力モード信号Slumber，Partialを発行し、クロック停止を行う。又、デバイス１のＭＰＵ５４から起動信号ＣＯＭＷＡＫＥを発行し、復帰動作を行うこともできる。
【００７７】
［他のクロック供給停止制御］
図７は、本発明のパワーセーブモード制御の他の実施の形態のブロック図であり、図２のＳＡＴＡコアロジック回路５２の物理層６０、リンク層６６のみを示す。他の構成は、同様のため、省略する。
【００７８】
図７に示すように、フレームタイプのプロトコルを用いるシリアルタイプのインターフェイスにおいて、ハードウェアによるクロック停止回路１１０〜１１６を設ける。即ち、アプリケーション（コマンド）層７０に設けられたパワーモードレジスタ７２に、ファームウェアは、パワーモード投入指示のみ行う。
【００７９】
一方、リンクデジタル回路６６に、フレーム送受信回路１２０と、フレーム受信ステートマシン回路１１０を設ける。フレーム受信ステートマシン回路１１０は、フレーム送受信回路１２０のフレーム受信状態を監視する。
【００８０】
更に、パワーモードレジスタ７２とクロック制御回路１００との間に、ゲート１１６を設ける。このフレーム受信ステートマシン回路１１０は、フレームの非受信中に、停止許可をゲート１１６に与える。従って、ファームウェアがパワーセーブモード指示を行うと、後はハードウェアであるフレーム受信ステートマシン回路１１０が、フレーム受信の状態の確認を行い、投入可能であれば、ゲート１１６を開き、投入動作を行い、投入不可能ならその通知をファームウェアに行う。
【００８１】
これに要する時間は、無視できるほど短い(100nS以下)。即ち、パワーセーブモード投入指示は、ゲート１１６を通過した後、クロック制御回路１００に設けられた２つの同期フリップフロップ１０４、１０２を介し、クロックゲート９２をクロック停止状態とする。
【００８２】
更に、このクロック停止信号は、フィジカルアナログ回路６２と、クロックゲート９０に与えられ、アナログ回路６２の電力カット及びフィジカルデジタル回路６４へのクロック供給停止を行う。
【００８３】
フレーム受信ステートマシン回路１１０は、このクロック停止信号を、リンクデジタル回路６６に設けられた２つの同期フリップフロップ１１２、１１４を介し、クロック停止完了を認識する。
【００８４】
このような状態確認後のパワーセーブ投入制御は、従来、全てファームウェアで行っており、フレーム受信中の不用意なクロック停止を回避する為、ファームウェアは、ハードウェア状態の複雑な確認手順が必要となり、時間が非常に掛かる。
【００８５】
この実施の形態では、クロック停止回路を設けることで、フレーム受信中に不用意なクロック停止をすることを回避し、かつ、クロック停止までの時間を短縮できる。
【００８６】
又、リンクデジタル回路６６に、相手(ホスト)側からの起動信号ＣＯＭＷＡＫＥに対するハードウェアによるクロック復帰回路１３０を設ける。即ち、クロック復帰回路１３０は、クロックに同期して、起動信号ＣＯＭＷＡＫＥから受信要求復帰信号を、パワーモードレジスタ７２に与え、レジスタ７２の内容を投入から復帰に変更する。
【００８７】
この復帰指示は、ゲート１１６を通過した後、クロック制御回路１００に設けられた２つの同期フリップフロップ１０４、１０２を介し、クロックゲート９２をクロック供給状態とする。
【００８８】
更に、このクロック復帰信号は、フィジカルアナログ回路６２と、クロックゲート９０に与えられ、アナログ回路６２の電力供給復帰及びフィジカルデジタル回路６４へのクロック供給を行う。
【００８９】
フレーム受信ステートマシン回路１１０は、このクロック復帰信号を、リンクデジタル回路６６に設けられた２つの同期フリップフロップ１１２、１１４を介し、クロック復帰完了を認識する。
【００９０】
従来技術では、この制御を全てファームウェアで行っていたが、パワーセーブ中（省電力中）のファームウェアは、ＣＰＵ性能が抑えられる為、複雑な制御を伴うと時間が非常に掛かる。
【００９１】
このように、パワーセーブモードからの復帰も、相手(ホスト)側からのフレーム送信要求に対して、投入と逆の動作を、ハードウェアで行うことで、必要とする時間は無視できるほど短くなり、フレーム受信動作も短くなる。
【００９２】
［他の実施の形態］
前述の実施の形態では、パーシャル、スランバーとも、同様に、クロック停止していたが、スランバーモードは、比較的復帰時間が長いため、パーシャルモードのみ、クロック停止制御を行い、スランバーモードは、従来と同様に、クロック源も停止するようにしても良い。
【００９３】
又、シリアルインターフェイスを、ＳＡＴＡで説明したが、ＵＳＢ等の他のシリアルインターフェイスに適用できる。更に、デバイスをハードディスクドライブで説明したが、光ディスクドライブ、プリンター等の他の周辺デバイスにも適用できる。
【００９４】
以上、本発明を実施の形態により説明したが、本発明の趣旨の範囲内において、本発明は、種々の変形が可能であり、本発明の範囲からこれらを排除するものではない。
【００９５】
（付記１）シリアルインターフェイスでデータを送受信するインターフェイス回路において、シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号をクロックに従いデジタル処理するデジタル回路と、前記クロックを前記デジタル回路に供給するクロック発生回路と、前記クロック発生回路のクロックの前記デジタル回路への供給及び停止を行うゲート回路とを有し、パワーセーブ指示に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路をクロック供給停止状態に制御することを特徴とするシリアルタイプのインターフェイス回路。
【００９６】
（付記２）前記アナログ回路は、物理層の一部を構成し、前記デジタル回路は、前記物理層の他部を構成する第１のデジタル回路と、リンク制御を行うリンク層を構成する第２のデジタル回路とで構成されたことを特徴とする付記１のシリアルタイプのインターフェイス回路。
【００９７】
（付記３）前記第１のデジタル回路は、第１のゲート回路を介し前記アナログ回路の第１のクロック源からのクロックで動作し、且つ前記第２のデジタル回路は、第２のゲート回路を介し第２のクロック源のクロックで動作し、前記パワーセーブ指示に応じて、前記第１及び第２のゲート回路を前記クロック供給停止状態に制御することを特徴とする付記２のシリアルタイプのインターフェイス回路。
【００９８】
（付記４）前記インターフェイスでの受信状況を監視し、前記パワーセーブ指示に従い、前記インターフェイスからのフレーム受信中でない時に、前記ゲート回路を前記クロック供給停止状態に制御するクロック停止回路を更に設けたことを特徴とする付記１のシリアルタイプのインターフェイス回路。
【００９９】
（付記５）前記インターフェイスからのフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰するクロック復帰回路を更に有することを特徴とする付記１のシリアルタイプのインターフェイス回路。
【０１００】
（付記６）前記デジタル回路は、前記インターフェイスから受信したパワーセーブ指令に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路を前記クロック供給停止状態に制御することを特徴とする付記１のシリアルタイプのインターフェイス回路。
【０１０１】
（付記７）前記アナログ回路は、前記インターフェイスへのドライバーと、前記インターフェイスからのレシーバーと、前記インターフェイスのバースト信号を検出する検出回路と、前記インターフェイスの信号に同期したクロックを発生するクロック発生源とを有し、前記デジタル回路は、前記検出回路がバースト信号から検出したフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰させることを特徴とする付記１のシリアルタイプのインターフェイス回路。
【０１０２】
（付記８）シリアルインターフェイスでデータを送受信するインターフェイス回路のパワーセーブ方法において、シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号をクロックに従いデジタル処理するデジタル回路とを有する前記インターフェイス回路を、パワーセーブ指示に応じて、クロック発生回路のクロックの前記デジタル回路への供給及び停止を行うゲート回路をクロック供給停止状態に制御するステップと、復帰指示に応じて、前記ゲート回路をクロック供給状態に制御するステップとを有することを特徴とするインターフェイス回路のパワーセーブ方法。
【０１０３】
（付記９）物理層の他部を構成する第１のデジタル回路を、第１のゲート回路を介し前記物理層の一部を構成するアナログ回路の第１のクロック源からのクロックで動作し、且つリンク層を構成する第２のデジタル回路を、第２のゲート回路を介し第２のクロック源のクロックで動作するステップを有し、前記供給停止状態に制御するステップは、前記パワーセーブ指示に応じて、前記第１及び第２のゲート回路を前記クロック供給停止状態に制御するステップからなることを特徴とする付記８のインターフェイス回路のパワーセーブ方法。
【０１０４】
（付記１０）前記停止制御ステップは、ハードウェアにより、前記インターフェイスでの受信状況を監視し、前記パワーセーブ指示に従い、前記インターフェイスからのフレーム受信中でない時に、前記ゲート回路を前記クロック供給停止状態に制御するステップからなることを特徴とする付記８のインターフェイス回路のパワーセーブ方法。
【０１０５】
（付記１１）前記復帰制御ステップは、ハードウェアにより、前記インターフェイスからのフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰するステップからなることを特徴とする付記８のインターフェイス回路のパワーセーブ方法。
【０１０６】
（付記１２）前記停止制御ステップは、前記インターフェイスから受信したパワーセーブ指令に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路を前記クロック供給停止状態に制御することを特徴とする付記８のインターフェイス回路のパワーセーブ方法。
【０１０７】
（付記１３）前記インターフェイスへのドライバーと、前記インターフェイスからのレシーバーと、前記インターフェイスのバースト信号を検出する検出回路と、前記インターフェイスの信号に同期したクロックを発生するクロック発生源とを有する前記アナログ回路の前記検出回路がバースト信号から検出したフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰させるステップを有することを特徴とする付記８のインターフェイス回路のパワーセーブ方法。
【０１０８】
（付記１４）ホストと、シリアルインターフェイスでデータを送受信するデバイスにおいて、シリアルインターフェイス回路と、前記シリアルインターフェイス回路に接続され、前記ホストとデータの送受信を行う処理回路とを有し、前記シリアルインターフェイス回路は、シリアルラインに接続し、シリアルラインの送受信信号をアナログ処理するアナログ回路と、前記アナログ回路に接続され、前記アナログ回路からの受信信号及び前記アナログ回路への送信信号をクロックに従いデジタル処理するデジタル回路と、前記クロックを前記デジタル回路に供給するクロック発生回路と、前記クロック発生回路のクロックの前記デジタル回路への供給及び停止を行うゲート回路とを有し、パワーセーブ指示に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路をクロック供給停止状態に制御することを特徴とするシリアルインターフェイスのデバイス。
【０１０９】
（付記１５）前記アナログ回路は、物理層の一部を構成し、前記デジタル回路は、前記物理層の他部を構成する第１のデジタル回路と、リンク制御を行うリンク層を構成する第２のデジタル回路とで構成されたことを特徴とする付記１４のシリアルインターフェイスのデバイス。
【０１１０】
（付記１６）前記第１のデジタル回路は、第１のゲート回路を介し前記アナログ回路の第１のクロック源からのクロックで動作し、且つ前記第２のデジタル回路は、第２のゲート回路を介し第２のクロック源のクロックで動作し、前記パワーセーブ指示に応じて、前記第１及び第２のゲート回路を前記クロック供給停止状態に制御することを特徴とする付記１５のシリアルインターフェイスのデバイス。
【０１１１】
（付記１７）前記インターフェイスでの受信状況を監視し、前記パワーセーブ指示に従い、前記インターフェイスからのフレーム受信中でない時に、前記ゲート回路を前記クロック供給停止状態に制御するクロック停止回路を更に設けたことを特徴とする付記１４のシリアルインターフェイスのデバイス。
【０１１２】
（付記１８）前記インターフェイスからのフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰するクロック復帰回路を更に有することを特徴とする付記１４のシリアルインターフェイスのデバイス。
【０１１３】
（付記１９）前記デジタル回路は、前記インターフェイスから受信したパワーセーブ指令に応じて、前記アナログ回路の電力をカットするとともに、前記ゲート回路を前記クロック供給停止状態に制御することを特徴とする付記１４のシリアルインターフェイスのデバイス。
【０１１４】
（付記２０）前記アナログ回路は、前記インターフェイスへのドライバーと、前記インターフェイスからのレシーバーと、前記インターフェイスのバースト信号を検出する検出回路と、前記インターフェイスの信号に同期したクロックを発生するクロック発生源とを有し、前記デジタル回路は、前記検出回路がバースト信号から検出したフレーム送信要求に応じて、前記ゲート回路をクロック供給状態に復帰させることを特徴とする付記１４のシリアルインターフェイスのデバイス。
【産業上の利用可能性】
【０１１５】
本発明のパワーセーブモードでは、インターフェイス回路のアナログ部分の電流ダウンのみならず、デジタル部分のクロックをクロック源は動作させたまま、クロック動作のみ停止させるため、短時間でのクロック停止、再開によるパワーセーブモードへの移行及びからの復帰を実現し、更なる消費電力の低下を可能でき、特に、低消費電力と性能向上が要求されるモバイル機器に使用して、効果が増加する。
【図面の簡単な説明】
【０１１６】
【図１】本発明の一実施の形態のシリアルインターフェイスシステムの構成図である。
【図２】図１のシリアルインターフェイス回路の構成図である。
【図３】図２の物理層とリンク層の構成図である。
【図４】図３のアナログ物理層の構成図である。
【図５】図１の電文フォーマットの説明図である。
【図６】図１のホスト／デバイスのオン時のシーケンスの動作説明図である。
【図７】本発明の他の実施の形態のシリアルインターフェイス回路の構成図である。
【図８】従来のシリアルインターフェイスシステムの構成図である。
【図９】従来のパワーセーブ動作の説明図である。
【図１０】従来のパワーセーブからの復帰処理フロー図である。
【図１１】従来のパワーセーブへの投入処理フロー図である。
【符号の説明】
【０１１７】
１  デバイス
２  ホスト
３  ＳＡＴＡインターフェイス
４  ＳＡＴＡシステム
１１  ディスクドライブ
５０  ハードディスクコントローラ
５２  ＳＡＴＡコアロジック回路
５４  ＭＰＵ
５６  クロック発生装置
６０  物理層回路
６２  アナログ回路
６４  物理層デジタル回路
６６  リンクデジタル回路
６２６  ＰＬＬ
９０、９２  クロックゲート回路
【図１】
2005216046.tif 000003
【図２】
2005216046.tif 000004
【図３】
2005216046.tif 000005
【図４】
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【図５】
2005216046.tif 000007
【図６】
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【図７】
2005216046.tif 000009
【図８】
2005216046.tif 000010
【図９】
2005216046.tif 000011
【図１０】
2005216046.tif 000012
【図１１】
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