(57)【要約】【目的】入力オフセット電圧が小さいこと、高速で動作すること、同相入力範囲が広いこという３つの条件を同時に満たすことのできる差動増幅回路を提供すること。【構成】同じ第１導電型である定電流源１５に接続されているＭＯＳトランジスタＭ１および増幅段のバイアス電流を決定するＭＯＳトランジスタＭ７の間に、第１導電型のＭＯＳトランジスタからなる第１のミラー回路（Ｍ１，Ｍ２，Ｍ１１），第２導電型のＭＯＳトランジスタからなるミラー回路（Ｍ１３，Ｍ１４）および第１導電型のＭＯＳトランジスタからなる第３のミラー回路（Ｍ１２，Ｍ７）を接続することにより、増幅段のバイアス電流を決定するＭＯＳトランジスタＭ７のソース・ゲート電圧を増幅して、ゲート幅が小さくても電流供給能力を確保するものである。これにより、同相入力範囲の拡大，遅延の減少および高速動作を同時に満たすという効果を奏することができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
テール電流源として第１の定電流を供給する第１導電型の第１のＭＯＳＦＥＴを有する差動入力段，第２の定電流を供給する第２ＭＯＳＦＥＴ，第３の定電流を供給する第３のＭＯＳＦＥＴ，およびバイアス電流源として第４の定電流を供給する第１導電型の第４のＭＯＳＦＥＴを有する増幅段を有する差動増幅回路であって、第１導電型のＭＯＳＦＥＴからなる第１のカレントミラー回路により前記第１の定電流と前記第２の定電流が比例関係にあり、第２導電型のＭＯＳＦＥＴからなる第２のカレントミラー回路により前記第２の定電流と前記第３の定電流が比例関係にあり、第１導電型のＭＯＳＦＥＴからなる第３のカレントミラー回路により前記第３の定電流と前記第４の定電流が比例関係にあることを特徴とする差動増幅回路。
【請求項２】
直列に接続された第１導電型の第５のＭＯＳＦＥＴおよびベース定電流を生成する定電流源からなるバイアス段を有し、前記第１のカレントミラー回路は前記第１，第２および第５のＭＯＳＦＥＴを含み、前記第１および第２のＭＯＳＦＥＴは前記第１のカレントミラー回路によりそれぞれ前記ベース定電流に比例した前記第１および第２の定電流を生成し、前記第２のカレントミラー回路は前記第３のＭＯＳＦＥＴを含み、前記第３のＭＯＳＦＥＴは前記第２のカレントミラー回路により前記第２の定電流に比例する前記第３の定電流を生成し、前記第３のカレントミラー回路は前記第４のＭＯＳＦＥＴを含み、前記第４のＭＯＳＦＥＴは前記第３のカレントミラー回路により前記第３の定電流に比例する前記第４の定電流を生成することを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
直列に接続された第２導電型の第５のＭＯＳＦＥＴおよびベース定電流を生成する定電流源からなるバイアス段を有し、前記第２のカレントミラー回路は前記第２，第３および第５のＭＯＳＦＥＴを含み、前記第２および第３のＭＯＳＦＥＴは前記第２のカレントミラー回路によりそれぞれ前記ベース定電流に比例した前記第２および第３の定電流を生成し、前記第１のカレントミラー回路は前記第１のＭＯＳＦＥＴを含み、前記第１のＭＯＳＦＥＴは前記第１のカレントミラー回路により前記第２の定電流に比例する前記第１の定電流を生成し、前記第３のカレントミラー回路は前記第４のＭＯＳＦＥＴを含み、前記第４のＭＯＳＦＥＴは前記第３のカレントミラー回路により前記第３の定電流に比例する前記第４の定電流を生成することを特徴とする請求項１に記載の差動増幅回路。
【請求項４】
前記第１導電型のＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴであり、前記第２導電型のＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴであることを特徴とする請求項１ないし３のいずれかに記載の差動増幅回路。
【請求項５】
前記第１導電型のＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴであり、前記第２導電型のＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴであることを特徴とする請求項１ないし３のいずれかに記載の差動増幅回路。
【請求項６】
前記増幅段が前記第４のＭＯＳＦＥＴおよび第２導電型の第６のＭＯＳＦＥＴを有し、該第６のＭＯＳＦＥＴのドレインと前記第４のＭＯＳＦＥＴのドレインが接続されるとともに、前記第６のＭＯＳＦＥＴのゲートに前記差動入力段の出力端子が接続されることを特徴とする請求項１ないし６のいずれかに記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば演算増幅器や差動増幅回路などに適用することのできる、高速で入力オフセット電圧が小さく、かつ同相入力範囲の広い差動増幅回路に関する。
【背景技術】
【０００２】
差動増幅回路は、入力オフセット電圧が小さいこと、高速で動作すること、同相入力範囲が広いこという条件を満たすことが望まれる。入力オフセット電圧を小さくするように設計された従来の差動増幅回路としては、例えば非特許文献１に示されるようなものがある。図６に入力オフセット電圧を小さくするように設計された回路の一例を示す。この回路は、各部位にバイアス電流を流すためのバイアス段１０、非反転入力ＩＮ＋および反転入力ＩＮ−の大小を検出する差動入力段２０、差動入力段の出力を増幅する増幅段３０、および図示されていない負荷を駆動するための出力段４０から構成されている。
バイアス段１０は電源ＶＤＤと接地電位ＧＮＤの間に直列に接続された定電流Ｉｂが流れる定電流源１５およびドレインとゲートがダイオード接続されたＰチャネルトランジスタ（ＰチャネルＭＯＳＦＥＴ、以下同様）Ｍ１から構成されている。
【０００３】
差動入力段２０はそのソースが電源ＶＤＤに接続されたＰチャネルトランジスタＭ２、そのソースがＰチャネルトランジスタＭ２のドレインに接続されたＰチャネルトランジスタＭ３およびＭ４、それぞれのドレインがＰチャネルトランジスタＭ３およびＭ４のドレインに接続されソースが接地電位ＧＮＤに接続されたＮチャネルトランジスタ（ＮチャネルＭＯＳＦＥＴ、以下同様）Ｍ５およびＭ６により構成されている。ＮチャネルトランジスタＭ５とＭ６のゲートおよびＮチャネルトランジスタＭ５のドレインは互いに接続されて節点ａとなされている。また、ＰチャネルトランジスタＭ２はそのゲートがＰチャネルトランジスタＭ１のゲートと共通接続されることにより、ＰチャネルトランジスタＭ１とミラー回路を構成し、定電流Ｉｂに比例したテール電流を差動入力段２０に供給する。ＰチャネルトランジスタＭ３およびＭ４のゲートにはそれぞれ非反転入力ＩＮ＋および反転入力ＩＮ−が接続されている。ＰチャネルトランジスタＭ４のドレインとＮチャネルトランジスタＭ６のドレインは互いに接続され、節点ｂとして差動入力段２０の出力部となっている。
【０００４】
増幅段３０は電源ＶＤＤと接地電位ＧＮＤの間に直列に接続されたＰチャネルトランジスタＭ７およびＮチャネルトランジスタＭ８により構成されている。ＰチャネルトランジスタＭ７はそのゲートがＰチャネルトランジスタＭ１，Ｍ２のゲートと共通接続されることにより、ＰチャネルトランジスタＭ１，Ｍ２とミラー回路を構成し、定電流ＩｂおよびＰチャネルトランジスタＭ２に流れる電流に比例したバイアス電流を増幅段３０に供給する。ＮチャネルトランジスタＭ８のゲートは差動入力段２０の節点ｂに接続され、ＰチャネルトランジスタＭ７のドレインおよびＮチャネルトランジスタＭ８のドレインは互いに接続されて節点ｃとして、増幅段３０の出力部となっている。
出力段４０は電源ＶＤＤと接地電位ＧＮＤの間に直列に接続されたＰチャネルトランジスタＭ９およびＮチャネルトランジスタＭ１０により構成されるインバータである。ＰチャネルトランジスタＭ９およびＮチャネルトランジスタＭ１０のゲートには増幅段３０の接点ｃが共通に接続されている。ＰチャネルトランジスタＭ９のドレインとＮチャネルトランジスタＭ１０のドレインは互いに接続されて、差動増幅回路の出力端子ＯＵＴに接続されている。
【０００５】
図６に示す回路の動作について説明する。非反転入力ＩＮ＋の電位が、反転入力ＩＮ−の電位よりも高い時には、節点ｂの電位が上がり、節点ｃの電位が下がって、出力ＯＵＴはＨレベルとなる。
説明を簡略化するために、各トランジスタのゲート長は同じ値であるとする（ゲート長が異なる場合は、各トランジスタのゲート幅をそのトランジスタのゲート長で除したもので読み替えればよい）。ＰチャネルトランジスタＭ３とＭ４、ＮチャネルトランジスタＭ５とＭ６とがそれぞれ同じゲート幅であり、ＰチャネルトランジスタＭ２とＭ７のゲート幅の比が１：Ｘ（Ｘは任意の値）とすると、ＮチャネルトランジスタＭ６とＭ８のゲート幅の比は１：２Ｘとなっている。トランジスタのドレイン電流は、そのゲート幅に比例するものとする（この条件は、Ｎチャネルトランジスタの特性とＰチャネルトランジスタの特性がそれぞれ揃っていることが必要であるが、集積回路内においては充分期待できるものである）。
【０００６】
図６の回路において、２つの差動入力電圧ＩＮ＋およびＩＮ−が等しいとき、回路の対称性より次の（１），（２）式が成り立つ。
（数１）
Ｖａ＝Ｖｂ                      ・・・（１）
（数２）
Ｉｄ５＝Ｉｄ６＝Ｉｄ２／２      ・・・（２）
ここで、Ｖａ，Ｖｂはそれぞれ節点a，ｂの電位を、ＩｄｋはトランジスタＭｋのドレイン電流を表すものとする（ｋ＝１，２，・・・）。この時、
（数３）
Iｄ７＝Ｘ・Ｉｄ２＝Ｉｄ８      ・・・（３）
が成立し、Ｍ7とＭ8は共に飽和領域で動作している。
【０００７】
ＰチャネルトランジスタとＮチャネルトランジスタのデバイス特性が設計値からずれると、両者の兼ね合いで決まるトランジスタＭ９およびＭ１０で構成されるインバータの閾値（出力電圧が遷移する入力電圧）にもずれを生じる（このずれの電圧を、ΔＶ４０とおく）。この時、入力からｃ点までの電圧利得をＡｉｎ−ｃとすると、これを相殺するのに必要な差動入力電圧、すなわち、入力オフセット電圧は（ΔＶ４０／Ａｉｎ−ｃ）と表すことができる。
差動段２０および増幅段３０のトランジスタがそれぞれ飽和領域で動作している場合はＡｉｎ−ｃが非常に大きな値となるため、ＰチャネルトランジスタＭ９およびＮチャネルトランジスタＭ１０で構成されるインバータの閾値のずれによる入力オフセット電圧はほとんど無視することができるようになり、差動増幅回路の入力オフセット電圧特性を向上させることができる。
【非特許文献１】フィリップ・イー・アレン（Phillip E. Allen），ダグラス・アール・ホルバーグ（Douglas R. Holberg）著，「ＣＭＯＳアナログサーキットデザイン（CＭOS Analog Circuit Design）」（米国），第２版，オックスフォード・ユニバーアシティ・プレス（Oxford University Press），２００２年，ｐ．４６３
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のように図６に示す従来の差動増幅回路は、入力オフセットを小さくすることはできるが、高速で動作することと、同相入力範囲が広いこというという２つの条件を同時に満たすことには課題がある。以下、その説明を行う。
まず、図６に示す回路の同相入力範囲について考える。同相入力範囲の上限を、テール電流源として動作するＰチャネルトランジスタＭ２が飽和領域で動作可能な範囲の上限と定義する（ＰチャネルトランジスタＭ２が非飽和領域で動作する場合も差動増幅回路としての動作をしないことはないが、遅延時間と入力オフセット電圧が増加するため、この定義とする）。
これより、同相入力範囲の上限は、ＶＤＤ−（｜Ｖｇｓ３｜＋｜Ｖｏｄ２｜）で与えられる。ここで、Ｖｇｓ３は、平衡時のＰチャネルトランジスタＭ３のゲート・ソース間電圧で、テール電流Ｉｄ２の値とＰチャネルトランジスタＭ３のゲート幅で決まる。一方、Ｖｏｄ２はＰチャネルトランジスタＭ２が飽和領域で動作するのに必要な最低限のドレイン・ソース間電圧で、そのゲート・ソース間電圧をＶｇｓ２、閾値をＶｔとすると、Ｖｏｄ２＝Ｖｇｓ２−Ｖｔとなる。
【０００９】
同相入力範囲を広げるためには、｜Ｖｇｓ３｜と｜Ｖｇｓ２｜を小さくすることが必要であり、テール電流Ｉｄ２の値が一定であるならば、ＰチャネルトランジスタＭ３およびＭ２のゲート幅を大きくする必要がある（ここでもＰチャネルトランジスタＭ４のゲート幅はＭ３のものに揃えることが前提となっている）。特に、ＰチャネルトランジスタＭ２に関しては、ゲート幅を大きくしても、寄生容量増加による動作速度への影響はほとんどない。
次に、差動増幅回路としての動作時間、すなわち高速化を支配するc点における遅延を考慮する。c点での遅延を小さくするためには、他の条件が同じであるとすれば、c点に接続される寄生容量の値をできるだけ小さくする必要がある。ＰチャネルトランジスタＭ9およびＮチャネルトランジスタＭ１０のデバイスサイズが小さい場合には、ＰチャネルトランジスタＭ７のドレイン・ソース（基板）間容量が、この寄生容量の大半を占めることになる（通常、定電流源として用いられるＰチャネルトランジスタＭ７のデバイスサイズはＮチャネルトランジスタＭ8のものに比べて大きい）。従い、ＰチャネルトランジスタＭ７のゲート幅は小さくすることが望まれる。ＰチャネルトランジスタＭ7に関しては、ＰチャネルトランジスタＭ９およびＮチャネルトランジスタＭ１０で構成されるインバータの閾値付近において飽和領域で動作すればよいため、ある程度ゲート幅の小さなデバイスを用いても問題は生じない。これは以下の理由による。すなわち、ＰチャネルトランジスタＭ９およびＮチャネルトランジスタＭ１０で構成されるインバータの閾値は、電源電圧ＶＤＤと接地電位ＧＮＤのほぼ中間点にあるため、この点でのＰチャネルトランジスタＭ７の｜Ｖｄｓ｜は大きいものになっている。ＰチャネルトランジスタＭ７が飽和領域で動作する条件は、Ｖｄｓ＞Ｖｇｓ−Ｖｔであるから、｜Ｖｇｓ｜も大きくても良く、｜Ｖｇｓ｜が大きくできるならば、同じ電流値の電流源を作る場合であっても、ゲート幅は小さくできるからである。
【００１０】
以上から、同相入力範囲を拡大する観点からはＰチャネルトランジスタＭ２のゲート幅を大きくすることが要求され、遅延を少なくする観点からはＰチャネルトランジスタＭ７のゲート幅を小さくすることが要求されることが分かる。しかしながら、上述のようにＰチャネルトランジスタＭ２およびＭ７のゲート幅は１：Ｘという比に定められていて、出力段４０を高速に動作させるために２つのトランジスタＭ９およびＭ１０に対し十分な駆動能力を保つ必要があることから、このＸはある程度大きなものにせざるを得ない。従い、従来の回路構造のままでは、同相入力範囲の拡大（Ｍ２のゲート幅を大きくする）および動作速度の向上（Ｍ７のゲート幅を小さくする）という２つの要求を同時に満たすことは不可能である。
本発明の目的は、上記の課題を解決し、入力オフセット電圧が小さいこと、高速で動作すること、同相入力範囲が広いことという条件を同時に満たすことのできる差動増幅回路を提供することにある。
【課題を解決するための手段】
【００１１】
そこで、上記課題を解決するために、請求項１に係る発明は、テール電流源として第１の定電流を供給する第１導電型の第１のＭＯＳＦＥＴを有する差動入力段，第２の定電流を供給する第２ＭＯＳＦＥＴ，第３の定電流を供給する第３のＭＯＳＦＥＴ，およびバイアス電流源として第４の定電流を供給する第１導電型の第４のＭＯＳＦＥＴを有する増幅段を有する差動増幅回路であって、第１導電型のＭＯＳＦＥＴからなる第１のカレントミラー回路により前記第１の定電流と前記第２の定電流が比例関係にあり、第２導電型のＭＯＳＦＥＴからなる第２のカレントミラー回路により前記第２の定電流と前記第３の定電流が比例関係にあり、第１導電型のＭＯＳＦＥＴからなる第３のカレントミラー回路により前記第３の定電流と前記第４の定電流が比例関係にあることを特徴とする。
請求項２に係る発明は、請求項１に係る発明において、直列に接続された第１導電型の第５のＭＯＳＦＥＴおよびベース定電流を生成する定電流源からなるバイアス段を有し、前記第１のカレントミラー回路は前記第１，第２および第５のＭＯＳＦＥＴを含み、前記第１および第２のＭＯＳＦＥＴは前記第１のカレントミラー回路によりそれぞれ前記ベース定電流に比例した前記第１および第２の定電流を生成し、前記第２のカレントミラー回路は前記第３のＭＯＳＦＥＴを含み、前記第３のＭＯＳＦＥＴは前記第２のカレントミラー回路により前記第２の定電流に比例する前記第３の定電流を生成し、前記第３のカレントミラー回路は前記第４のＭＯＳＦＥＴを含み、前記第４のＭＯＳＦＥＴは前記第３のカレントミラー回路により前記第３の定電流に比例する前記第４の定電流を生成することを特徴とする。
【００１２】
請求項３に係る発明は、請求項１に係る発明において、直列に接続された第２導電型の第５のＭＯＳＦＥＴおよびベース定電流を生成する定電流源からなるバイアス段を有し、前記第２のカレントミラー回路は前記第２，第３および第５のＭＯＳＦＥＴを含み、前記第２および第３のＭＯＳＦＥＴは前記第２のカレントミラー回路によりそれぞれ前記ベース定電流に比例した前記第２および第３の定電流を生成し、前記第１のカレントミラー回路は前記第１のＭＯＳＦＥＴを含み、前記第１のＭＯＳＦＥＴは前記第１のカレントミラー回路により前記第２の定電流に比例する前記第１の定電流を生成し、前記第３のカレントミラー回路は前記第４のＭＯＳＦＥＴを含み、前記第４のＭＯＳＦＥＴは前記第３のカレントミラー回路により前記第３の定電流に比例する前記第４の定電流を生成することを特徴とする。
【００１３】
請求項４に係る発明は、請求項１ないし３のいずれかに係る発明において、前記第１導電型のＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴであり、前記第２導電型のＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴであることを特徴とする。
請求項５に係る発明は、請求項１ないし３のいずれかに係る発明において、前記第１導電型のＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴであり、前記第２導電型のＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴであることを特徴とする。    請求項６に係る発明は、請求項１ないし５のいずれかに係る発明において、前記増幅段が前記第４のＭＯＳＦＥＴおよび第２導電型の第６のＭＯＳＦＥＴを有し、該第６のＭＯＳＦＥＴのドレインと前記第４のＭＯＳＦＥＴのドレインが接続されるとともに、前記第６のＭＯＳＦＥＴのゲートに前記差動入力段の出力端子が接続されることを特徴とする。
【発明の効果】
【００１４】
この発明の差動増幅回路は、同じ第１導電型である定電流源に接続されているＭＯＳＦＥＴおよび増幅段のバイアス電流を決定するＭＯＳＦＥＴの間に、第１導電型のＭＯＳＦＥＴからなる第１のミラー回路，第２導電型のＭＯＳＦＥＴからなるミラー回路および第１導電型のＭＯＳＦＥＴからなる第３のミラー回路を接続することにより、増幅段のバイアス電流を決定するＭＯＳＦＥＴのソース・ゲート電圧を増幅して、ゲート幅が小さくても電流供給能力を確保するものである。また、差動入力電圧に対する増幅段出力電位の遷移点を一定に保ち入力オフセット電圧を生じさせないために、増幅段を構成する２つのＭＯＳＦＥＴの電流供給能力比を一定に保つことができる。これにより、同相入力範囲の拡大，遅延が少なく高速および入力オフセットの低減という３つの効果を同時に奏するものである。
【発明を実施するための最良の形態】
【００１５】
ここでは、差動増幅器の形態として、カレントミラー回路部を設け、差動入力段のテール電流と増幅段のバイアス電流をカレントミラー回路部を介して関係づけさせることにより、増幅段のバイアス電流を決定するＭＯＳＦＥＴにおいて小さなゲート幅と電流供給能力を両立させ、同相入力範囲の拡大，高速動作および低入力オフセットを実現するものについて説明する。
【実施例１】
【００１６】
図１は本発明の実施例を示すものである。図６と共通する部分は同一符号を付して、その説明は省略する。ここでも説明を簡略化するために、背景技術の項と同様に各ＭＯＳＦＥＴのゲート長は同じ値であるとするが、ゲート長が異なる場合は、各トランジスタのゲート幅をそのトランジスタのゲート長で除したもので読み替えればよいことも同様である。
本実施例において図６に示す回路と異なる点は、バイアス段１０のＰチャネルトランジスタＭ１のゲートと増幅段３０のＰチャネルトランジスタＭ７のゲートを直接接続するのではなく、間にカレントミラー回路部５０を挿入したことにある。カレントミラー回路部５０はＰチャネルトランジスタＭ１１，Ｍ１２およびＮチャネルトランジスタＭ１３，Ｍ１４から構成されている。ＰチャネルトランジスタＭ１１およびＮチャネルトランジスタＭ１３は電源ＶＤＤと接地電位ＧＮＤの間に直列に接続されていて、ＰチャネルトランジスタＭ１１のドレインおよびＮチャネルトランジスタＭ１３のドレインとゲートが共通に接続され、節点ｄとなされている。また、ＰチャネルトランジスタＭ１１のゲートはバイアス段１０のＰチャネルトランジスタＭ１のゲートに接続されている。ＰチャネルトランジスタＭ１２およびＮチャネルトランジスタＭ１４も電源ＶＤＤと接地電位ＧＮＤの間に直列に接続されていて、ＮチャネルトランジスタＭ１４のドレインおよびＰチャネルトランジスタＭ１２のドレインとゲートが共通に接続されるとともに、ＮチャネルトランジスタＭ１４のゲートが節点ｄに接続されている。また、ＰチャネルトランジスタＭ１２のゲートがＰチャネルトランジスタＭ７のゲートに接続されている。
【００１７】
本実施例においては、ＰチャネルトランジスタＭ１，Ｍ２およびＭ１１が第１のカレントミラー回路を、ＮチャネルトランジスタＭ１３およびＭ１４が第２のカレントミラー回路を、ＰチャネルトランジスタＭ１２およびＭ７が第３のカレントミラー回路をそれぞれ構成している。すなわち、Ｉｄ２およびＩｄ１１はＩｄ１＝Ｉｂに比例するものになり、Ｉｄ１４はＩｄ１３＝Ｉｄ１１に比例するものになり、Ｉｄ７はＩｄ１２＝Ｉｄ１４に比例するものになる。なお、（２）式に関し説明したように、ＩｄｋはトランジスタＭｋのドレイン電流を表すものである（ｋ＝１，２，・・・）。
トランジスタのゲート幅の比を、第１のカレントミラー回路を構成するＰチャネルトランジスタＭ２とＭ１１は１：Ａ、第２のカレントミラー回路を構成するＮチャネルトランジスタＭ１３とＭ１４は１：Ｂ、第３のカレントミラー回路を構成するＰチャネルトランジスタＭ１２とＭ７は１：Ｃとし、ＡとＢとＣとを乗じた値がＸとなるように、即ちＡ＊Ｂ＊Ｃ＝ＸとなるようにＡ，ＢおよびＣを定める。この場合も、（１）〜（３）式は成立し、入力オフセット電圧に関しては、同様に議論が可能である。
【００１８】
また、ＰチャネルトランジスタＭ７のゲート幅は、ＰチャネルトランジスタＭ２とは独立に定めることができ、動作速度を向上させるために小さな値を選ぶことができる。言い換えれば、本実施例においては、ＰチャネルトランジスタＭ７の電流供給能力、すなわちＰチャネルトランジスタＭ２のＸ倍の電流供給能力を得ることと、ＰチャネルトランジスタＭ７のゲート幅を小さくして寄生容量を小さくすることを両立させることができる。これは、従来技術を示す図６の回路においてはＰチャネルトランジスタＭ２とＭ７のソース・ゲート間電圧が共通であるため、ＰチャネルトランジスタＭ７の電流供給能力を確保するためにはそのゲート幅を大きくせざるを得ないのに対し、本実施例では第１，第２および第３のカレントミラー回路を経由することにより、ＰチャネルトランジスタＭ７のソース・ゲート間電圧をＰチャネルトランジスタＭ２のものより大きくしていることによる。すなわち、３つのミラー回路を経由する効果として、最終的にＰチャネルトランジスタＭ７のソース・ゲート間電圧を拡大しており、飽和領域のドレイン電流はソース・ゲート間電圧とトランジスタの閾値電圧との差の自乗に比例するから（非飽和領域においても、自乗特性ではないがソース・ゲート間電圧が大きいほどドレイン電流が大きくなる：図２参照）、小さなゲート幅でもＰチャネルトランジスタＭ２のＸ倍の電流供給能力を得ることができる。そしてこれにより、広い同相入力範囲，高速および低入力オフセット電圧という３つの効果を同時に実現することができるのである。
【００１９】
また、消費電流を減らす観点からは、Ａ、Ｂを小さくして、Ｃを大きくする方がよい。さらに、Ｃを大きくしてもＰチャネルトランジスタＭ７のゲート幅が大きくなり過ぎないように、ＰチャネルトランジスタＭ１２のゲート幅を小さいものにしておくとよい。
図３、図４は、入力に対する出力の遅延時間と、同相入力に対するＰチャネルトランジスタＭ２のドレイン電流（傾きが急になる点が、同相入力範囲の上限）を、シミュレーションにより比較した結果である。図３，４に示すグラフにおいて、ｃｏｍｐ１を図６に示す従来回路のもの、ｃｏｍｐ２は回路構造を変えずに、ＰチャネルトランジスタＭ２（および、Ｍ7）を大きくして同相入力範囲の拡大のみを図ったもの、ｃｏｍｐ３は本発明に係る回路構造を用いて動作速度を犠牲にせずに同相入力範囲を拡大したものである。図３からｃｏｍｐ２，ｃｏｍｐ３の同相入力範囲が拡大され、図４からｃｏｍｐ１，ｃｏｍｐ３の消費電流が小さいことが分かる。この結果より、同相入力範囲が広くかつ低消費電流なのはｃｏｍｐ３だけであり、本発明の有効性は明らかである。また、シミュレーションに用いた各回路のトランジスタサイズを表１に示す。
【００２０】
【表１】
2005217652.tif 000003
【００２１】
本実施例では、Ｐチャネルトランジスタ入力の場合を示したが、所望の同相入力範囲がＶＤＤレベルに近い時には、図１のＮチャネルトランジスタとＰチャネルトランジスタの役割を入れ替えた構造とすればよい。
【実施例２】
【００２２】
図５は本発明の第２の実施例を示す。図１と共通する部分は同一符号を付して、その説明は省略する。ここでも説明を簡略化するために、図１と同様に各ＭＯＳＦＥＴのゲート長は同じ値であるとする。
本実施例においてバイアス段は、電源ＶＤＤと接地電位ＧＮＤの間に直列に接続された定電流Ｉｂが流れる定電流源１５およびドレインとゲートがダイオード接続されたＮチャネルトランジスタＭ１５から構成されている。ＰチャネルトランジスタＭ２のゲートおよびドレインとゲートが接続されたＰチャネルトランジスタＭ１１のゲートが共通接続されて第１のミラー回路を構成している。また、ＮチャネルトランジスタＭ１３，Ｍ１３およびＭ１５のゲートが共通接続されて第２のミラー回路を構成し、ＰチャネルトランジスタＭ７のゲートおよびドレインとゲートが接続されたＰチャネルトランジスタＭ１２のゲートが共通接続されて第３のミラー回路を構成している。すなわち、Ｉｄ１３およびＩｄ１４はＩｄ１５＝Ｉｂに比例するものになり、Ｉｄ２はＩｄ１１＝Ｉｄ１３に比例するものになり、Ｉｄ７はＩｄ１２＝Ｉｄ１４に比例するものになる。
【００２３】
本実施例は第１のカレントミラーおよび第２のカレントミラーの一部構成が実施例１のものと異なるが、機能・動作は同じである。本実施例においても、トランジスタのゲート幅の比を、第１のカレントミラー回路を構成するＰチャネルトランジスタＭ２とＭ１１は１：Ａ、第２のカレントミラー回路を構成するＮチャネルトランジスタＭ１３とＭ１４は１：Ｂ、第３のカレントミラー回路を構成するＰチャネルトランジスタＭ１２とＭ７は１：Ｃとし、ＡとＢとＣとを乗じた値がＸとなるように、即ちＡ＊Ｂ＊Ｃ＝ＸとなるようにＡ，ＢおよびＣを定めれば、実施例１と同様の効果を得ることができる。効果に関する詳細な説明は実施例１と同じなので省略する。なお、所望の同相入力範囲がＶＤＤレベルに近い時には、ＮチャネルトランジスタとＰチャネルトランジスタの役割を入れ替えた構造とすればよいことも、図１に示す実施例１と同様である。
【図面の簡単な説明】
【００２４】
【図１】実施例１の構成について説明するための回路図である。
【図２】一般的なＭＯＳＦＥＴの電流特性を示す図である。
【図３】遅延時間に関するシミュレーション結果を示す図である。
【図４】同相入力範囲に関するシミュレーション結果を示す図である。
【図５】実施例２の構成について説明するための回路図である。
【図６】従来の差動増幅器について説明するための回路図である。
【符号の説明】
【００２５】
１０      バイアス段
１５      定電流源
２０      差動入力段
３０      増幅段
４０      出力段
５０      カレントミラー回路部
ＧＮＤ    接地電位
ＩＮ＋    非反転入力
ＩＮ−    反転入力
ＯＵＴ    出力端子
ＶＤＤ    電源
Ｍ１〜Ｍ４，Ｍ７，Ｍ９，Ｍ１１，Ｍ１２      Ｐチャネルトランジスタ（ＭＯＳＦＥＴ）
Ｍ３〜Ｍ６，Ｍ８，Ｍ１０，Ｍ１３〜Ｍ１５    Ｎチャネルトランジスタ（ＭＯＳＦＥＴ）
【図１】
2005217652.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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