(57)【要約】      （修正有）【課題】  書込データの一部をデータマスク信号を使用せずに選択的にメモリアレイに書き込むことが可能なバーストライト対応のメモリを提供する。【解決手段】  複数のライトレジスタ２２と，一のバーストサイクルにおいて書込データをライトレジスタ２２に順次に書き込むデータ入力バッファ２１と，複数のライトレジスタ２２それぞれに対応する複数のライトリリースフラグＷＲｋを保持するライトリリースレジスタ２５と，データの書込が行われたとき書込が行われたライトレジスタ２２に対応するライトリリースフラグＷＲｋをセットするライトスイッチ信号発生回路２４と，ライトアンプ２３とを含む。ライトアンプ２３は，制御信号／ＣＥによってバーストサイクルの中止が指示されたとき，セットされているライトリリースフラグＷＲｋに対応するライトレジスタ２２ｋに保持されている書込データを，選択的に，且つ，同時にメモリアレイ１１に書き込む。【選択図】  図１
2005339659.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイと，
複数のライトレジスタと，
一のバーストサイクルにおいて書き込みデータを順次に受け取り，前記書き込みデータを前記複数のライトレジスタに順次に書き込む入力バッファ回路と，
複数のライトレジスタにそれぞれに対応する複数のライトリリースフラグを保持するライトリリースレジスタと，
前記複数のライトレジスタへの前記書き込みデータの書き込みが行われたとき，書き込みが行われた前記ライトレジスタに対応する前記ライトリリースフラグをセットするライトリリースレジスタ制御部と，
ライトアンプ
とを含み，
前記ライトアンプは，制御信号によって前記バーストサイクルの中止が指示されたとき，セットされている前記ライトリリースフラグに対応する前記ライトレジスタに保持されている前記書き込みデータを，選択的に，且つ，同時に前記メモリアレイに書き込む
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって，
前記ライトアンプは，前記バーストサイクルが中止されなかった場合，前記複数のライトレジスタに書き込まれている前記書き込みデータの全てを，同時に前記メモリアレイに書き込む
半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置であって，
更に，
前記複数のライトリリースフラグは，前記バーストサイクルの開始時にはリセットされている
半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置であって，
レジスタイニシャライズ信号を前記ライトリリースレジスタに供給するレジスタイニシャライズ信号発生回路を備え，
前記レジスタイニシャライズ信号は，前記バーストサイクルが開始される前に，活性化され，
前記ライトリリースレジスタは，前記レジスタイニシャライズ信号が活性化されたことに応答して，前記複数のライトリリースフラグの全てをリセットする
半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置であって，
更に，
バーストアドレスを発生するバーストアドレス発生回路
を備え，
前記ライトリリースレジスタ制御部は，前記バーストアドレスに応答して，前記複数のライトレジスタのうちから前記書き込みデータが書き込まれる選択ライトレジスタを選択し，且つ，前記選択ライトレジスタをイネーブルにするライトスイッチアドレス信号を生成し，
とを備え，
前記ライトリリースレジスタは，前記ライトスイッチアドレス信号に応答して，前記複数のライトリリースフラグのうちの前記選択ライトレジスタに対応するフラグをセットする
半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置であって，
前記制御信号は，当該半導体記憶装置をイネーブルにするチップイネーブル信号である
半導体記憶装置。
【請求項７】
メモリアレイと，
複数のライトレジスタと，
一のバーストサイクルにおいて書き込みデータを順次に受け取り，前記書き込みデータを前記複数のライトレジスタに順次に書き込む入力バッファ回路と，
前記複数のライトレジスタにそれぞれに対応する複数の上位ライトリリースフラグを保持する上位ライトリリースレジスタと，
前記複数のライトレジスタにそれぞれに対応する複数の下位ライトリリースフラグを保持する下位ライトリリースレジスタと，
前記複数のライトレジスタへの前記書き込みデータの上位バイトの書き込みが行われたとき，書き込みが行われた前記ライトレジスタに対応する前記上位ライトリリースフラグをセットし，且つ，前記複数のライトレジスタへの前記書き込みデータの下位バイトの書き込みが行われたとき，書き込みが行われた前記ライトレジスタに対応する前記下位ライトリリースフラグをセットするライトリリースレジスタ制御部と，
ライトアンプ
とを含み，
前記ライトアンプは，制御信号によって前記バーストサイクルの中止が指示されたとき，セットされている前記上位ライトリリースフラグに対応する前記ライトレジスタに保持されている書き込みデータの上位バイトと，セットされている前記下位ライトリリースフラグに対応する前記ライトレジスタに保持されている書き込みデータの下位バイトとを，選択的に，且つ，同時に前記メモリアレイに書き込む
半導体記憶装置。
【請求項８】
複数のライトレジスタと，
前記複数のライトレジスタにそれぞれに対応する複数のライトリリースフラグを保持するライトリリースレジスタ
とを備えた半導体記憶装置の動作方法であって，
一のバーストサイクルにおいて，書き込みデータを前記複数のライトレジスタに順次に書き込むステップと，
前記複数のライトレジスタへの前記書き込みデータの書き込みが行われたとき，書き込みが行われた前記ライトレジスタに対応する前記ライトリリースフラグをセットするステップと，
前記バーストサイクルの中止を指示する制御信号を入力するステップと，
前記制御信号に応答して，セットされている前記ライトリリースフラグに対応する前記ライトレジスタに保持されている前記書き込みデータを，選択的に，且つ，同時にメモリアレイに書き込むステップ
とを含む
半導体記憶装置の動作方法。
【請求項９】
複数のライトレジスタと，
前記複数のライトレジスタにそれぞれに対応する複数の上位ライトリリースフラグを保持する上位ライトリリースレジスタと，
前記複数のライトレジスタにそれぞれに対応する複数の下位ライトリリースフラグを保持する下位ライトリリースレジスタと，
とを備えた半導体記憶装置の動作方法であって，
書き込みデータの上位バイトと下位バイトとの少なくとも一方のバイトをイネーブルにするステップと，
一のバーストサイクルにおいて，前記書き込みデータの前記少なくとも一方のバイトを複数のライトレジスタに順次に書き込むステップと，
前記複数のライトレジスタに前記上位バイトの書き込みが行われたとき，書き込みが行われた前記ライトレジスタに対応する前記上位ライトリリースフラグをセットするステップと，
前記複数のライトレジスタへの前記書き込みデータの下位バイトの書き込みが行われたとき，書き込みが行われた前記ライトレジスタに対応する前記下位ライトリリースフラグをセットするステップと，
前記バーストサイクルの中止を指示する制御信号を入力するステップと，
前記制御信号に応答して，セットされている前記上位ライトリリースフラグに対応する前記ライトレジスタに保持されている書き込みデータの上位バイトと，セットされている前記下位ライトリリースフラグに対応する前記ライトレジスタに保持されている書き込みデータの下位バイトとを選択的に，且つ，同時に前記メモリアレイに書き込むステップ
とを含む
半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体記憶装置及びその動作方法に関し，特に，バースト転送をサポートする半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭ（static random access memory）は，データ処理のワークメモリとして使用される典型的な半導体記憶装置である。動作の高速性に優れているＳＲＡＭをワークメモリとして使用することは，データ処理の高速化に有利である。
【０００３】
しかし，近年では，携帯電話を初めとする電子機器の高機能化を背景として，ＳＲＡＭが集積度において劣っているという点が問題になりつつある。電子機器の高機能化により，ワークメモリは，ますます大きな容量を必要とするようになってきている。集積度に劣るＳＲＡＭは，ワークメモリとして顧客が要求するスペックを満足しないことがある。このため，ＳＲＡＭに代えてワークメモリとして使用可能な大容量の半導体記憶装置が必要になっている。
【０００４】
このようなニーズに応えるのが，擬似ＳＲＡＭである。擬似ＳＲＡＭは，単純に言えば，ＳＲＡＭと互換性を持った外部インターフェースを有するＤＲＡＭ（dynamic random access memory）である。擬似ＳＲＡＭは，ＳＲＡＭと同一のインターフェースを有しながら，そのメモリアレイは，高集積化に適したＤＲＡＭセルで構成される。これにより，擬似ＳＲＡＭは，集積度が高いＳＲＡＭを擬似的に実現する。
【０００５】
擬似ＳＲＡＭの一つの課題は，メモリアレイへのアクセス速度がＳＲＡＭほど高くないことである。これは，擬似ＳＲＡＭで使用されるＤＲＡＭセルへのアクセス速度がＳＲＡＭセルへのアクセス速度ほど高速でないことに起因している。アクセス速度の向上は，ワークメモリとして擬似ＳＲＡＭを使用する上で重要な問題の一つである。
【０００６】
バースト転送（burst transmission）は，擬似ＳＲＡＭのアクセス速度を向上する技術の一つである。バースト転送とは，連続したデータを転送する際に，アドレスの指定を一部省略することによって転送速度を向上させる技術のことである。近年，擬似ＳＲＡＭの規格として提案されているＣＯＳＭＯＲＡＭ（Common Specifications for Mobile RAM)は，このバースト転送をサポートしている。バースト転送を用いた書き込み動作は，バーストライトと呼ばれることがあり，読み出し動作は，バーストリードと呼ばれることがある。
【０００７】
バーストライト及びバーストリードを一層に高速に実行するために，バースト転送に対応する擬似ＳＲＡＭには，書き込みデータ及び読み出しデータを一時的に保存するレジスタが設けられることがある。書き込みデータを保存するレジスタは，ライトレジスタと呼ばれ，読み出しデータを保存するレジスタは，リードレジスタと呼ばれる。このような擬似ＳＲＡＭの書き込み動作では，まず，一のバーストサイクルで書き込まれる書き込みデータが，順次にライトレジスタに書き込まれる。続いて，ライトレジスタに保存された書き込みデータが，一括してメモリアレイに書き込まれ書き込み動作が完了する。一方，読み出し動作では，一のバーストサイクルで読み出される読み出しデータが，メモリアレイからリードレジスタに一括して読み出される。続いて，リードレジスタから読み出しデータが外部に順次に出力され，読み出し動作が完了する。ライトレジスタからメモリアレイへのアクセス，及びメモリアレイからリードレジスタへのアクセスが一括して行われることによってメモリアレイへのアクセスの数が減少され，これにより，バースト転送のライトアクセスタイムが一層に減少される。
【０００８】
バーストライトの自由度を高めるためには，ライトレジスタに書き込まれる書き込みデータの一部のみを選択的にメモリアレイに書き込み可能であることが好適である。例えば，バースト転送のバースト長が８である，即ち，一つのバーストサイクルにおいて，一つの入出力ピンあたり８つのデータビットがライトレジスタに転送されるとする。この場合，例えば１番目から６番目に入力されたデータビットのみをライトレジスタから選択的にメモリアレイに書き込むことができれば，メモリを利用する上で好都合である。
【０００９】
しかし，ライトレジスタを備えた擬似ＳＲＡＭでは，書き込みデータの選択的な書き込みは単純には実行できない。なぜなら，ライトレジスタを備えた擬似ＳＲＡＭは，基本的には，レジスタに保存された全ての書き込みデータを一括してメモリアレイに書き込むように構成されるからである。書き込みデータの選択的な書き込みを実現するためには，特別なアーキテクチャーが必要である。
【００１０】
バースト転送をサポートするＳＤＲＡＭ（synchronous DRAM)に対しては，データマスク信号（ＤＱＭ信号）を使用することによってライトレジスタに書き込まれている書き込みデータを選択的に書き込む技術が提案されている（特許文献１参照）。
【００１１】
しかし，標準的なＳＲＡＭインターフェースはデータマスク信号に対応していないから，データマスク信号を使用して書き込みデータを選択的に書き込む技術を擬似ＳＲＡＭに採用することはできない。
【００１２】
このような背景から，ライトレジスタを備え，且つバーストモードに対応する半導体記憶装置では，データマスク信号を使用せずに，ライトレジスタに書き込まれた書き込みデータの一部を選択的にメモリアレイに書き込む技術を実現することが望まれている。
【００１３】
【特許文献１】特開平２００３−７０６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は，ライトレジスタに書き込まれた書き込みデータの一部をデータマスク信号を使用せずに選択的にメモリアレイに書き込むことが可能な，バーストライト対応の半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するために，本発明は，以下に述べられる手段を採用する。その手段に含まれる技術的事項には，［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために，［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
本発明による半導体記憶装置は，メモリアレイ（１１）と，複数のライトレジスタ（２２）と，一のバーストサイクルにおいて書き込みデータを順次に受け取り，前記書き込みデータを前記複数のライトレジスタ（２２）に順次に書き込む入力バッファ回路（２１）と，複数のライトレジスタ（２２）にそれぞれに対応する複数のライトリリースフラグ（ＷＲｋ）を保持するライトリリースレジスタ（２５）と，複数のライトレジスタ（２２）への書き込みデータの書き込みが行われたとき，書き込みが行われたライトレジスタ（２２）に対応するライトリリースフラグ（ＷＲｋ）をセットするライトリリースレジスタ制御部（２４）と，ライトアンプ（２３）とを含む。ライトアンプ（２３）は，制御信号（／ＣＥ）によってバーストサイクルの中止が指示されたとき，セットされているライトリリースフラグ（ＷＲｋ）に対応するライトレジスタ（２２ｋ）に保持されている書き込みデータを，選択的に，且つ，同時にメモリアレイ（１１）に書き込む。バーストサイクルが中止されなかった場合，ライトアンプ（２３）は，通常どおり，複数のライトレジスタ（２２）に書き込まれている書き込みデータの全てを，同時にメモリアレイ（１１）に書き込む。
【００１７】
当該半導体記憶装置は，バーストサイクルの中止が指示されると，ライトリリースレジスタ（２５）に保持されるライトリリースフラグ（ＷＲｋ）を利用して，当該バーストサイクルにおいて書き込みが行われたライトレジスタ（２２）に保持されている書き込みデータを選択的にメモリアレイ（１１）に書き込むことができる。言い換えれば，当該バーストモード対応半導体記憶装置は，複数のライトレジスタ（２２）に書き込まれた書き込みデータの一部をデータマスク信号を使用せずに選択的にメモリアレイ（１１）に書き込むことができる。このような当該バーストモード対応半導体記憶装置は，ＳＲＡＭインターフェースに対応しており，従って擬似ＳＲＡＭに適用されることに好適である。
【００１８】
当該半導体記憶装置では，ライトリリースフラグ（ＷＲｋ）は，バーストサイクルの開始時にはリセットされている。ライトサイクルの開始時にライトリリースフラグ（ＷＲｋ）がリセットされることが可能であり，当該ライトサイクルの前のライトサイクルの最後にライトリリースフラグ（ＷＲｋ）がリセットされることが可能である。より具体的には，好適な実施形態では，当該半導体記憶装置には，レジスタイニシャライズ信号（／ＲＩＮＩＴ）をライトリリースレジスタ（２５）に供給するレジスタイニシャライズ信号発生回路（３８）が設けられる。レジスタイニシャライズ信号（／ＲＩＮＩＴ）は，バーストサイクルが開始される前に，活性化される。ライトリリースレジスタ（２５）は，レジスタイニシャライズ信号（／ＲＩＮＩＴ）が活性化されたことに応答して，複数のライトリリースフラグ（ＷＲｋ）の全てをリセットする。
【００１９】
当該半導体記憶装置に，バーストアドレスを発生するバーストアドレス発生回路（３６）が設けられる場合には，ライトリリースレジスタ制御部（２４）として，バーストアドレスに応答して，複数のライトレジスタのうちから書き込みデータが書き込まれる選択ライトレジスタ（２２ｋ）を選択し，選択ライトレジスタ（２２ｋ）をイネーブルにするライトスイッチアドレス信号（ＷＳＷＡｋ）を生成するライトスイッチ信号発生回路（２４）が使用されることが好適である。この場合，ライトリリースレジスタ（２５）は，ライトスイッチアドレス信号（ＷＳＷＡｋ）に応答して，複数のライトリリースフラグ（ＷＲｋ）のうちの選択ライトレジスタに対応するフラグをセットする用に構成される。
【００２０】
バーストサイクルの中止を指示する制御信号としては，当該半導体記憶装置をイネーブルにするチップイネーブル信号（／ＣＥ）が使用されることが好適である。
【００２１】
他の観点において，本発明による半導体記憶装置（２０）は，メモリアレイ（１１）と，複数のライトレジスタ（２２）と，一のバーストサイクルにおいて書き込みデータを順次に受け取り，書き込みデータを複数のライトレジスタ（２２）に順次に書き込む入力バッファ回路（２１）と，複数のライトレジスタ（２２）にそれぞれに対応する複数の上位ライトリリースフラグ（ＷＲＵｋ）を保持する上位ライトリリースレジスタ（２５Ｕ）と，複数のライトレジスタ（２２）にそれぞれに対応する複数の下位ライトリリースフラグ（ＷＲＬｋ）を保持する下位ライトリリースレジスタ（２５Ｌ）と，複数のライトレジスタ（２２）への書き込みデータの上位バイトの書き込みが行われたとき，書き込みが行われたライトレジスタ（２２）に対応する上位ライトリリースフラグ（ＷＲＵｋ）をセットし，且つ，複数のライトレジスタ（２２）への書き込みデータの下位バイトの書き込みが行われたとき，書き込みが行われたライトレジスタ（２２）に対応する下位ライトリリースフラグ（ＷＲＬｋ）をセットするライトリリースレジスタ制御部（２４）と，ライトアンプ（２３）とを含む。ライトアンプ（２３）は，制御信号によって前記バーストサイクルの中止が指示されたとき，がセットされている上位ライトリリースフラグ（ＷＲＵｋ）に対応するライトレジスタ（２２）に保持されている書き込みデータの上位バイトと，セットされている下位ライトリリースフラグ（ＷＲＬｋ）に対応するライトレジスタ（２２）に保持されている書き込みデータの下位バイトとを選択的に，且つ，同時に前記メモリアレイ（１１）に書き込む。
【００２２】
このような半導体記憶装置（２０）は，複数のライトレジスタ（２２）に書き込まれた書き込みデータの一部をデータマスク信号を使用せずに選択的にメモリアレイ（１１）に書き込むことができる。加えて，上位バイトと下位バイトのバーストライトを独立して行うことが可能である。
【００２３】
更に他の観点において，本発明による半導体記憶装置の動作方法は，
一のバーストサイクルにおいて，書き込みデータを複数のライトレジスタ（２２）に順次に書き込むステップと，
複数のライトレジスタ（２２）への書き込みデータの書き込みが行われたとき，書き込みが行われたライトレジスタ（２２）に対応するライトリリースフラグ（ＷＲｋ）をセットするステップと，
バーストサイクルの中止を指示する制御信号（／ＣＥ）を入力するステップと，
制御信号（／ＣＥ）に応答して，セットされているライトリリースフラグ（ＷＲｋ）二対応するライトレジスタ（２２）に保持されている前記書き込みデータを，選択的に，且つ，同時にメモリアレイ（１１）に書き込むステップ
とを含む。
【００２４】
更に他の観点において，本発明による半導体記憶装置の動作方法は，
書き込みデータの上位バイトと下位バイトとの少なくとも一方のバイトをイネーブルにするステップと，
一のバーストサイクルにおいて，書き込みデータの該少なくとも一方のバイトを複数のライトレジスタ（２２）に順次に書き込むステップと，
複数のライトレジスタ（２２）に上位バイトの書き込みが行われたとき，書き込みが行われたライトレジスタ（２２）に対応する上位ライトリリースフラグ（ＷＲＵｋ）をセットするステップと，
複数のライトレジスタ（２２）への書き込みデータの下位バイトの書き込みが行われたとき，書き込みが行われたライトレジスタ（２２）に対応する下位ライトリリースフラグ（ＷＲＬｋ）をセットするステップと，
バーストサイクルの中止を指示する制御信号（／ＣＥ）を入力するステップと，
制御信号（／ＣＥ）に応答して，セットされている上位ライトリリースフラグ（ＷＲＵｋ）に対応するライトレジスタ（２２）に保持されている書き込みデータの上位バイトと，セットされている下位ライトリリースフラグ（ＷＲＬｋ）に対応するライトレジスタ（２２）に保持されている書き込みデータの下位バイトとを選択的に，且つ，同時にメモリアレイ（１１）に書き込むステップ
とを含む。
【発明の効果】
【００２５】
本発明により，ライトレジスタに書き込まれた書き込みデータの一部をデータマスク信号を使用せずに選択的にメモリアレイに書き込むことが可能な，バーストライト対応の半導体記憶装置が提供される。
【発明を実施するための最良の形態】
【００２６】
以下，本発明による半導体記憶装置の実施の形態が，図面を参照しながら詳細に説明される。以下の説明において，複数の類似の構成要素，及び複数の類似の信号には，同一の符号が付される。ただし，それらを区別する必要がある場合には，符号に添字が付される。符号に添字が付されない場合には，当該構成要素又は信号は，その符号によって総称されていることに留意されるべきである。
【００２７】
第１  実施の第１形態
１．全体構成
図１を参照して，本発明による半導体記憶装置の実施の第１形態では，擬似ＳＲＡＭ１０に，メモリ部１と，データ入出力部２と，制御回路部３とが設けられている。
【００２８】
メモリ部１は，メモリアレイ１１と，カラムデコーダ１２と，ローデコーダ１３と，センスアンプ１４とを備えている。メモリアレイ１１は，行列に並べられたＤＲＡＭセル（図示されない）から構成される。カラムデコーダ１２，ローデコーダ１３，及びセンスアンプ１４は，アクセス対象のメモリセル（アクセスセル）にアクセスするために使用される回路である。具体的には，カラムデコーダ１２は，アクセスされるメモリセルの列を選択し，ローデコーダ１３は，アクセスされるメモリセルの行を選択する。センスアンプ１４は，アクセスセルに記憶されているデータを識別し，更に，アクセスセルにデータを書き込むために使用される。
【００２９】
データ入出力部２は，バースト転送によるメモリ部１へのアクセスを実現する回路群で構成される。データ入出力部２は，１６本のデータピンＤＱ０−ＤＱ１５に接続され，データピンＤＱ０−ＤＱ１５とメモリアレイ１１との間でデータのアクセスを行う。ただし，図を簡略化するために，図１では，データピンＤＱ０−ＤＱ１５のうち，一のデータピンしか図示されていない。本実施の形態では，データ入出力部２は，データ幅が１６，且つ，最大バースト長が１６のバースト転送に対応するように構成される。
【００３０】
制御回路部３は，外部から供給される外部制御信号に応答して，メモリ部１及びデータ入出力部２を構成する回路群を制御する制御信号を出力する回路群である。外部制御信号は，外部クロック信号ＣＬＫ，外部アドレス信号ＡＤＤｉ，チップイネーブル信号／ＣＥ，及びコマンド信号ＣＭＤを含む。これらの信号に応答して制御回路部３によって生成される制御信号は，内部クロック信号ＩＣＬＫ，チップイネーブル信号／ＣＥ，ライトイネーブル信号ＷＥ，リードイネーブル信号ＲＥ，バーストアドレス信号ＢＡｉ，レジスタイニシャライズ信号／ＲＩＮＴ，ライトアンプイネーブル信号ＷＡＥ，データアンプイネーブル信号ＤＡＥ，センスアンプイネーブル信号ＳＥ，及び内部アドレスＩＡｉを含んでいる。
【００３１】
以下の説明において，信号に付される記号”／”は，当該信号がローアクティブであることを示していることに留意されたい。例えば，チップイネーブル信号／ＣＥが活性化される（アクティブにされる）とは，チップイネーブル信号／ＣＥが”Ｌｏｗ”レベルにプルダウンされることを意味している。逆に，記号”／”が付されていない信号は，ハイアクティブである。例えば，ライトイネーブル信号ＷＥが活性化されるとは，チップイネーブル信号／ＣＥが”Ｈｉｇｈ”レベルにプルアップされることを意味している。
【００３２】
２．データ入出力部２の構成
データ入出力部２は，書き込み回路系２ａと，読み出し回路系２ｂとを備えている。書き込み回路系２ａは，データピンＤＱに入力される書き込みデータをメモリアレイ１１に書き込む回路群であり，読み出し回路系２ｂは，メモリアレイ１１から読み出される読み出しデータをデータピンＤＱを介して外部に出力する回路群である。以下では，書き込み回路系２ａと読み出し回路系２ｂの構成が詳細に説明される。
【００３３】
（１）書き込み回路系の構成
書き込み回路系２ａは，データ入力バッファ２１と，１６個のライトレジスタ２２と，ライトアンプ２３と，ライトスイッチ信号発生回路２４と，ライトリリースレジスタ２５とを備えている。ただし図を簡略化するために，図１には，ライトレジスタ２２は，一つのブロックとして図示されている。ライトレジスタ２２の数は，最大バースト長と同じであることに留意されたい。
【００３４】
データ入力バッファ２１は，外部からデータピンＤＱに入力される書き込みデータを内部クロック信号ＩＣＬＫに同期して受け取り，受け取った書き込みデータをライトレジスタ２２に出力する回路である。データ入力バッファ２１がデータピンＤＱｊから受け取ってライトレジスタ２２に出力する書き込みデータは，以下，ＤＩｊと記述される。データ入力バッファ２１には，チップイネーブル信号／ＣＥが供給されており，データ入力バッファ２１は，チップイネーブル信号／ＣＥに応答してイネーブル又はディスイネーブルされる。
【００３５】
図２を参照して，ライトレジスタ２２は，データ入力バッファ２１から書き込みデータＤＩｊを順次に受け取って一時的に保存し，ライトアンプ２３に出力する。各ライトレジスタ２２は，データピンＤＱ０−ＤＱ１５と同数の１６ビットの容量を有しており，１６個のライトレジスタ２２により，一のバーストサイクルにおいて入力され得る２５６（＝１６×１６）ビットのデータを格納可能な容量が提供されている。各ライトレジスタ２２は，それに保存されている１６ビットの書き込みデータを同時にライトアンプ２３に出力可能に構成されている；即ち，１６個のライトレジスタ２２は，それに保存されるトータルで２５６ビットのデータを同時にライトアンプ２３に出力可能である。これは，メモリアレイ１１へのライトアクセスタイムを減少させるために重要である。ライトレジスタ２２がライトアンプ２３が出力する書き込みデータのうち，ライトレジスタ２２ｋが出力する１６ビットのデータは，ＷＢ０（ｋ）−ＷＢ１５（ｋ）と表記される。ここでデータビットＷＢｊ（ｋ）は，データピンＤＱｊに対応するデータビットである。
【００３６】
図１に戻り，ライトアンプ２３は，１６個のライトレジスタ２２が出力する２５６ビットの書き込みデータをセンスアンプ１４に供給して，該書き込みデータをメモリアレイ１１に書き込む。ライトアンプ２３には，ライトアンプイネーブル信号ＷＡＥが供給され，ライトアンプ２３は，信号ＷＡＥに応じてイネーブルに又はディスイネーブルにされる。
【００３７】
ライトスイッチ信号発生回路２４は，制御回路部３から供給されるライトイネーブル信号ＷＥとバーストアドレス信号ＢＡｉとに応答して，ライトレジスタ２２を制御する制御信号を発生する回路である。図２を参照して，ライトスイッチ信号発生回路２４が発生する制御信号は，ライトスイッチアドレス信号ＷＳＷＡ０−ＷＳＷＡ１５とライトスイッチ信号ＷＳＷＢとから構成される。ライトスイッチアドレス信号ＷＳＷＡ０−ＷＳＷＡ１５は，１６個のライトレジスタ２２のうちからアクセスされるライトレジスタを選択する信号である；各ライトレジスタ２２ｋは，対応するライトスイッチアドレス信号ＷＳＷＡｋが活性化されるとイネーブルされ，書き込みデータＤＩ０−ＤＩ１５をラッチする。一方，ライトスイッチ信号ＷＳＷＢは，各ライトレジスタ２２に，それに保存されている書き込みデータをライトアンプ２３に供給することを指示する信号である。ライトスイッチ信号ＷＳＷＢが活性化されると，各ライトレジスタ２２は，保存している書き込みデータを一斉にライトアンプ２３に出力する。
【００３８】
ライトスイッチアドレス信号ＷＳＷＡ０−ＷＳＷＡ１５のいずれが活性化されるか，即ち，ライトレジスタ２２のいずれが選択されるかは，バーストアドレス信号ＢＡｉに示されているバーストアドレスによって決定される。バーストアドレスが＜ｋ＞である場合，ライトレジスタ２２ｋが選択される；即ち，ライトレジスタ２２ｋは，バーストアドレス＜ｋ＞の書き込みデータを保持するために使用される。
【００３９】
ライトリリースレジスタ２５は，ライトレジスタ２２のいずれに書き込みが行われたかを示すライトレジスタフラグＷＲ０−ＷＲ１５を保存する１６ビットレジスタである。ライトレジスタフラグＷＲｋは，ライトスイッチアドレス信号ＷＳＷＡｋが活性化されるとセットされる。これにより，ライトレジスタフラグＷＲ０−ＷＲ１５は，対応するライトレジスタ２２に書き込みが行われるとセットされる；異なる言い方をすれば，ライトレジスタフラグＷＲｋは，ライトスイッチアドレス信号ＷＳＷＡｋを生成するライトスイッチ信号発生回路２４の制御の下，対応するライトレジスタ２２ｋに書き込みが行われるとセットされる。ライトレジスタフラグＷＲ０−ＷＲ１５の数は，ライトレジスタ２２の数，即ち，最大バースト長と同じであることに留意されたい。
【００４０】
ライトリリースレジスタ２５には，更に，制御回路部３からレジスタイニシャライズ信号／ＲＩＮＩＴが入力されている。レジスタイニシャライズ信号／ＲＩＮＩＴは，ライトリリースレジスタ２５を初期化する信号である；レジスタイニシャライズ信号／ＲＩＮＩＴが活性化されると，全てのライトレジスタフラグＷＲ０−ＷＲ１５がリセットされる。
【００４１】
（２）ライトレジスタとライトリリースレジスタの具体的な構成
図３は，ライトレジスタ２２を構成するライトレジスタ２２ｋの詳細な構成を示す回路図である。各ライトレジスタ２２ｋは，書き込みデータＤＩ０−ＤＩ１５をそれぞれに受け取る入力端子４１０−４１１５と，入力端子４１０−４１１５にそれぞれに接続された１６個のラッチ回路４２０−４２１５を備えている。各ラッチ回路４２は，ＮＭＯＳトランジスタ４３と，マスターラッチ４４と，ＮＭＯＳトランジスタ４５と，スレーブラッチ４６とを含む。マスターラッチ４４は，一の出力が他の入力に接続されたインバータ４４ａ，４４ｂから構成され，スレーブラッチ４６は，一の出力が他の入力に接続されたインバータ４６ａ，４６ｂから構成されている。スレーブラッチ４６の出力は，出力端子４７０−４７１５に接続され，出力端子４７０−４７１５から書き込みデータＷＢ０（ｋ）−ＷＢ１５（ｋ）が出力される。
【００４２】
ライトレジスタ２２の動作が以下に概略的に説明される。初期的に，ライトスイッチアドレス信号ＷＳＷＡｋ及びライトスイッチ信号ＷＳＷＢがいずれも活性化されていない，即ち，マスターラッチ４４は，ライトレジスタ２２ｋの入力から切り離され，スレーブラッチ４６は，マスターラッチ４４から切り離されたままであるとする。ライトスイッチアドレス信号ＷＳＷＡｋが活性化されると，書き込みデータＤＩ０−ＤＩ１５が，それぞれラッチ回路４２０−４２１５のマスターラッチ４４に取り込まれる。ライトスイッチ信号ＷＳＷＢが活性化されると，マスターラッチ４４に保持されているビットがスレーブラッチ４６に転送される。これにより，ライトレジスタ２２ｋの出力が確定し，ライトレジスタ２２ｋによってラッチされた書き込みデータＤＩ０−ＤＩ１５は，書き込みデータＷＢ０（ｋ）−ＷＢ１５（ｋ）としてライトアンプ２３に供給される。
【００４３】
一方，図４は，ライトリリースレジスタ２５の詳細な構成を示す回路図である。ライトリリースレジスタ２５は，接地端子５１と，ライトリリースフラグＷＲ０−ＷＲ１５を保存する１６個のラッチ回路５２０−５２１５を備えている。各ラッチ回路５２は，ＮＭＯＳトランジスタ５３と，マスターラッチ５４と，ＮＭＯＳトランジスタ５５と，スレーブラッチ５６と，ＰＭＯＳトランジスタ５７とを含む。マスターラッチ５４は，一の出力が他の入力に接続されたインバータ５４ａ，５４ｂから構成され，スレーブラッチ５６は，一の出力が他の入力に接続されたインバータ５６ａ，５６ｂから構成されている。スレーブラッチ５６の出力は，出力端子５８０−５８１５に接続され，出力端子５８０−５８１５からライトリリースフラグＷＲ０−ＷＲ１５が出力される。
【００４４】
ライトリリースレジスタ２５の動作が以下に概略的に説明される。初期的に，全てのラッチ回路５２がリセットされ，且つ，ライトスイッチアドレス信号ＷＳＷＡ０−ＷＳＷＡ１５，ライトスイッチ信号ＷＳＷＢのいずれも，非活性の状態であるとする。マスターラッチ５４とスレーブラッチ５６とは切り離された状態である。
【００４５】
ライトスイッチ信号発生回路２４から供給されるライトスイッチアドレス信号ＷＳＷＡ０が活性化されると，ラッチ回路５２０のＮＭＯＳトランジスタ５３がターンオンされ，接地端子５１がマスターラッチ５４に接続される。これにより，マスターラッチ５４がセットされる；言い換えれば，ライトリリースフラグＷＲ０がセットされる。他のライトスイッチアドレス信号についても同様である。ライトスイッチアドレス信号ＷＳＷＡｋが活性化されると，ラッチ回路５２ｋのマスターラッチ５４，即ち，ライトリリースフラグＷＲｋがセットされる。
【００４６】
ライトスイッチ信号ＷＳＷＢが活性化されると，各ラッチ回路５２のマスターラッチ５４がスレーブラッチ５６に接続される。これにより，ラッチ回路５２０−５２１５のそれぞれは，そのスレーブラッチ５６からライトリリースフラグＷＲ０−ＷＲ１５を出力し始める。ライトリリースフラグＷＲ０−ＷＲ１５は，ライトアンプ２３に送られ，書き込みデータＷＢｊ（ｋ）の選択的な書き込みに使用される。
【００４７】
（３）読み出し回路系の構成
読み出し回路系２ｂは，図１に示されているように，データアンプ２６と，リードレジスタ２７と，リードスイッチ信号発生回路２８と，データ出力バッファ２９とを備えている。
【００４８】
データアンプ２６は，一のバーストサイクルにおいて読み出される２５６ビットの読み出しデータをメモリアレイ１１から一括して取得してリードレジスタ２７に出力する。以下では，データアンプ２６によって取得される読み出しデータのうち，データピンＤＱｊ，及びバーストアドレス＜ｋ＞に対応するビットが，読み出しビットＲＢｊ（ｋ）と記載される。
【００４９】
リードレジスタ２７は，データアンプ２６から一括に受け取った読み出しデータを一時的に保存し，該読み出しデータを逐次にデータ出力バッファ２９に出力する回路である。図５に示されているように，リードレジスタ２７は，最大バースト長と同数のライトレジスタ，即ち，１６個のリードレジスタ２７０〜２７１５を備えている。各リードレジスタ２７ｋは，データアンプ２６から読み出しデータビットＲＢ０（ｋ）−ＲＢ１５（ｋ）を受け取る１６ビットレジスタである。リードレジスタ２７からデータ出力バッファ２９に出力される読み出しデータは，以後，ＤＯ０−ＤＯ１５と記載される。
【００５０】
リードスイッチ信号発生回路２８は，制御回路部３から供給されるライトイネーブル信号ＷＥとバーストアドレス信号ＢＡｉとに応答して，リードレジスタ２７を制御する制御信号を発生する回路である。図２を参照して，リードスイッチ信号発生回路２８が発生する制御信号は，リードスイッチアドレス信号ＲＳＷＡ０−ＲＳＷＡ１５とリードスイッチ信号ＲＳＷＢとから構成される。リードスイッチアドレス信号ＲＳＷＡ０−ＲＳＷＡ１５は，１６個のリードレジスタ２７のうちからデータ出力バッファ２９に読み出しデータを出力するリードレジスタを選択する信号である；各リードレジスタ２７ｋは，対応するリードスイッチアドレス信号ＲＳＷＡｋが活性化されるとイネーブルにされる。一方，リードスイッチ信号ＲＳＷＢは，リードレジスタ２７に，それに保存されているデータを読み出しデータを出力するように指示する信号である。リードスイッチアドレス信号ＲＳＷＡｋによってイネーブルにされているリードレジスタ２７ｋは，リードスイッチ信号ＲＳＷＢが活性化されると，それが保存しているデータを読み出しデータＤＯ０−ＤＯ１５として出力する。
【００５１】
データ出力バッファ２９は，読み出しデータＤＯ０−ＤＯ１５を受け取り，受け取った読み出しデータを内部クロック信号ＩＣＬＫに同期してデータピンＤＱ０−ＤＱ１５に出力する回路である。データ入力バッファ２１には，チップイネーブル信号／ＣＥとアウトプットイネーブル信号／ＯＥが供給されており，データ入力バッファ２１は，これらのイネーブル信号に応答してイネーブルされ又はディスイネーブルされる。
【００５２】
３．制御回路部の構成
図６は，制御回路部３の構成を示すブロック図である。制御回路部３は，内部クロック発生回路３１と，アドレス入力バッファ３２と，チップイネーブル信号バッファ３３と，リードライトコマンド信号発生回路３４と，バーストカウンタ回路３５と，バーストアドレス発生回路３６と，メモリアレイ／アンプ制御回路３７と，ライトリリースレジスタ制御信号発生回路３８とを備えている。概略的には，制御回路部３の構成及び動作は，ライトリリースレジスタ制御信号発生回路３８を備えていることを除いて，一般的な擬似ＳＲＡＭの制御回路の構成と同一である。
【００５３】
内部クロック発生回路３１は，外部クロック信号ＣＬＫから内部クロック信号ＩＣＬＫを発生する。
【００５４】
アドレス入力バッファ３２は，内部クロック信号ＩＣＬＫに同期して，外部アドレス信号ＡＤＤｉを受け取り，内部アドレス信号ＩＡ０−ＩＡ１１７を発生する。チップイネーブル信号バッファ３３は，外部からチップイネーブル信号／ＣＥを受け取り，擬似ＳＲＡＭ１０の所望の回路にチップイネーブル信号／ＣＥを供給する。
【００５５】
リードライトコマンド信号発生回路３４は，コマンド信号ＣＭＤと，チップイネーブル信号／ＣＥとに応答して，ライトイネーブル信号ＷＥと，リードイネーブル信号ＲＥとを生成する回路である。コマンド信号ＣＭＤによってライトコマンドの発行を指示されると，リードライトコマンド信号発生回路３４はライトイネーブル信号ＷＥを活性化する。一方，リードコマンドの発行を指示されると，リードライトコマンド信号発生回路３４はリードイネーブル信号ＲＥを活性化する。
【００５６】
リードライトコマンド信号発生回路３４は，更に，ライトイネーブル信号ＷＥ２と，リードイネーブル信号ＲＥ２とを発生する。ライトイネーブル信号ＷＥ２は，ライトレジスタ２２に取り込まれた書き込みデータのメモリアレイ１１への書き込みを許可する信号である。一方，リードイネーブル信号ＲＥ２は，メモリアレイ１１からリードレジスタ２７への読み出しデータの取り込みを許可する信号である。
【００５７】
バーストカウンタ回路３５は，内部クロック信号ＩＣＬＫに応答して，各クロックサイクルがバーストサイクルか否かを指定するバースト信号ＢＵＲＳＴを生成する回路である。より具体的には，バーストカウンタ回路３５は，ライトサイクル又はリードサイクルが開始されると，所定のレイテンシーだけのクロックサイクルをカウントする。所定のレイテンシーに対応するクロックサイクルが過ぎた後，バーストカウンタ回路３５は，バースト信号ＢＵＲＳＴを活性化する。
【００５８】
バーストアドレス発生回路３６は，チップイネーブル信号／ＣＥと，内部アドレス信号ＩＡ０−２と，バースト信号ＢＵＲＳＴと，内部クロック信号ＩＣＬＫとに応答して，バーストアドレスを指定するバーストアドレス信号ＢＡｉを発生する回路である。バーストアドレス発生回路３６は，チップイネーブル信号／ＣＥが活性化されると，内部アドレス信号ＩＡ０−２からバーストアドレスの初期値を認識する。更に，バーストアドレス発生回路３６は，内部クロック信号ＩＣＬＫに同期してバーストアドレスをインクリメントする。バーストアドレス発生回路３６は，このようにして生成したバーストアドレスをバーストアドレス信号ＢＡｉによってライトスイッチ信号発生回路２４とリードスイッチ信号発生回路２８に通知する。
【００５９】
メモリアレイ／アンプ制御回路３７は，ライトイネーブル信号ＷＥ２と，リードイネーブル信号ＲＥ２とに応答して，ライトアンプイネーブル信号ＷＡＥと，データアンプイネーブル信号ＤＡＥと，センスアンプイネーブル信号ＳＥとを生成する回路である。図１を参照して，ライトアンプイネーブル信号ＷＡＥ及びデータアンプイネーブル信号ＤＡＥは，それぞれ，ライトアンプ２３及びデータアンプ２６をイネーブルにする信号である。センスアンプイネーブル信号ＳＥは，センスアンプ１４をイネーブルにする信号である。
【００６０】
ライトリリースレジスタ制御信号発生回路３８は，ライトイネーブル信号ＷＥ２に応答して，レジスタイニシャライズ信号／ＲＩＮＩＴを生成する回路であり，本実施の形態の擬似ＳＲＡＭ１０に特有の回路である。既述のように，レジスタイニシャライズ信号／ＲＩＮＩＴは，ライトリリースレジスタ２５を初期化する信号である。
【００６１】
４．本実施の形態の擬似ＳＲＡＭの動作
（１）書き込み動作
本実施の形態における擬似ＳＲＡＭ１０は，書き込みデータの選択的な書き込みを実現するために，バーストサイクルの途中で書き込み動作が中止可能に構成される。書き込み動作がされると，当該擬似ＳＲＡＭ１０は，中止されるまでにライトレジスタ２２に書き込まれた書き込みデータを選択的にメモリアレイ１１に書き込む。これにより，ユーザは，バーストサイクルで送られる一連の書き込みデータのうちの一部を，選択的に擬似ＳＲＡＭ１０に書き込むことができる。本実施の形態では，チップイネーブル信号／ＣＥがバーストサイクルの途中で非活性化されることにより，バーストサイクルの途中で書き込み動作が中止される。
【００６２】
このような動作を実現するために，ライトリリースレジスタ２５に保持されているライトリリースフラグＷＲ０−ＷＲ１５が使用される。ライトアンプ２３は，ライトリリースフラグＷＲ０−ＷＲ１５を参照して，当該バーストサイクルが中止されるまでに書き込みが行われたライトレジスタ２２を認識し，書き込みが行われたライトレジスタ２２に保持されている書き込みデータのみを選択的にメモリアレイ１１に書き込む。これにより，書き込みデータの選択的な書き込みが実現される。以下では，本実施の形態における擬似ＳＲＡＭ１０の動作が詳細に説明される。
【００６３】
図７は，本実施の形態における擬似ＳＲＡＭ１０の書き込み動作を示すタイミングチャートである。
【００６４】
初期状態では，ライトリリースレジスタ２５は初期化されている；即ち，全てのライトリリースフラグＷＲ０−ＷＲ１５はリセットされている。
【００６５】
ライトサイクルは，ライトコマンドが発行されることで開始される。チップイネーブル信号／ＣＥが活性化され，更に，コマンド信号ＣＭＤにより書き込み動作の実行が擬似ＳＲＡＭ１０に指示されると，リードライトコマンド信号発生回路３４は，ライトコマンドを発行する。ライトコマンドの発行に応答して，ライトイネーブル信号ＷＥが活性化される。
【００６６】
ライトサイクルの開始の後，所定のレイテンシー（本実施の形態では，レイテンシーは３）に対応するクロックサイクルが経過すると，バーストサイクルが開始される。具体的には，データピンＤＱｊに書き込みデータＤｊ（０），Ｄｊ（１），・・・が順次に入力され始める。ここで，書き込みデータＤｊ（ｋ）は，バーストサイクルの第ｋ番目のクロックサイクルでデータピンＤＱｊに入力される書き込みデータである。
【００６７】
バーストサイクルが開始されると，書き込みデータＤｊ（０），Ｄｊ（１），・・・の入力に同期してバーストアドレス＜０＞，＜１＞，・・・が順次に発生される。更に，バーストアドレス＜０＞，＜１＞，・・・の発生に応答して，ライトスイッチアドレス信号ＷＳＷＡ０，ＷＳＷＡ１，・・・が順次に活性化される。これにより，書き込みデータＤｊ（０），Ｄｊ（１），・・・が，それぞれ，ライトレジスタ２２０，２２１，・・・に書き込まれる。
【００６８】
ライトスイッチアドレス信号ＷＳＷＡ０，ＷＳＷＡ１，・・・が順次に活性化されたことに応答して，これらに対応するライトレジスタフラグＷＲ０，ＷＲ１，・・・は，順次にセットされる。
【００６９】
バーストサイクルは，チップイネーブル信号／ＣＥが非活性化されることによって中止される。本実施の形態では，書き込みデータＤｊ（４）のライトレジスタ２２４への書き込みの後にバーストサイクルが中止される。バーストサイクルが中止されるまでには書き込みデータＤｊ（０）〜Ｄｊ（４）がライトレジスタ２２０〜２２４に書き込まれ，従って，ライトレジスタ２２０〜２２４に対応するライトレジスタフラグＷＲ０〜ＷＲ４がセットされる。ライトレジスタフラグＷＲ５〜ＷＲ１５は，リセットされたままである。
【００７０】
バーストサイクルが中止されると，それまでにライトレジスタ２２に書き込まれた書き込みデータ，即ち，ライトレジスタ２２０〜２２４に書き込まれた書き込みデータが，選択的にメモリアレイ１１に書き込まれる；ライトレジスタ２２５〜２２１５に保持されているデータは書き込まれない。このような書き込みデータの選択的な書き込みは，以下の過程で行われる：チップイネーブル信号／ＣＥの非活性化に応答して，リードライトコマンド信号発生回路３４は，ライトイネーブル信号ＷＥを非活性化し，ライトイネーブル信号ＷＥ２を活性化する。ライトイネーブル信号ＷＥ２の活性化に応答して，センスアンプイネーブル信号ＳＥがメモリアレイ／アンプ制御回路３７によって活性化され，更に，ライトスイッチ信号ＷＳＷＢがライトスイッチ信号発生回路２４によって活性化される。ライトスイッチ信号ＷＳＷＢの活性化に応答して，全てのライトレジスタ２２に保持されているデータＷＢｊ（ｋ）がライトアンプ２３に出力され，更に，ライトリリースレジスタ２５に保持されているライトリリースフラグＷＲ０−ＷＲ１５がライトアンプ２３に出力される。続いて，ライトイネーブル信号ＷＥ２の活性化に応答して，ライトアンプイネーブル信号ＷＡＥがメモリアレイ／アンプ制御回路３７によって活性化される。ライトアンプイネーブル信号ＷＡＥの活性化に応答して，ライトアンプ２３は，対応するライトリリースフラグがセットされているライトレジスタに書き込まれているデータのみを，選択的に，メモリアレイ１１に書き込む。
【００７１】
本実施の形態では，ライトレジスタフラグＷＲ０〜ＷＲ４のみがセットされるから，ライトレジスタ２２０〜２２４に保持されている書き込みデータが，メモリアレイ１１に書き込まれる。書き込みデータのメモリアレイ１１への書き込みは，一括して行われ，メモリアレイ１１へのアクセスは，一度しか行われない。これは，ライトアクセスタイムの低減に重要である。
【００７２】
ライトサイクルの最後では，ライトイネーブル信号ＷＥ２が非活性化される。ライトイネーブル信号ＷＥ２の非活性化に応答して，レジスタイニシャライズ信号／ＲＩＮＩＴが活性化され，ライトリリースフラグＷＲ０−ＷＲ１５がリセットされる。これにより，ライトリリースレジスタ２５が初期化され，次のライトサイクルの準備ができる。
【００７３】
このような動作により，本実施の形態の擬似ＳＲＡＭ１０は，バーストサイクルを途中で中止し，バースト転送における書き込みデータの選択的な書き込みを実現することができる。本実施の形態の擬似ＳＲＡＭ１０は，書き込みデータの選択的な書き込みのために，データマスク信号ＤＱＭを必要としない。
【００７４】
ライトリリースフラグＷＲ０−ＷＲ１５は，バーストサイクルの開始時にリセットされていれば良いことに留意されるべきである；ライトリリースフラグＷＲ０−ＷＲ１５のリセットは，ライトサイクルの最後ではなく，例えば，当該ライトサイクルの先頭で行われることが可能である。
【００７５】
図８は，バーストサイクルが中止されない場合の擬似ＳＲＡＭ１０の書き込み動作を示すタイミングチャートである。バーストサイクルが中止されない場合には，書き込みデータＤｊ（０）〜Ｄｊ（１５）のライトレジスタ２２０−２２１５への書き込みが完了したときに，ライトスイッチ信号ＷＳＷＢが活性化される。この場合には，全てのライトリリースフラグＷＲ０−ＷＲ１５がセットされることに留意されたい。ライトスイッチ信号ＷＳＷＢの活性化に応答して，全てのライトレジスタ２２に保持されているデータＷＢｊ（ｋ）がライトアンプ２３に出力され，更に，ライトリリースレジスタ２５に保持されているライトリリースフラグＷＲ０−ＷＲ１５がライトアンプ２３に出力される。全てのライトリリースフラグＷＲ０−ＷＲ１５がセットされているので，ライトアンプ２３は，全てのライトレジスタ２２０−２２１５に保持されているデータ，即ち，書き込みデータＤｊ（０）〜Ｄｊ（１５）の全てを，メモリアレイ１１に書き込む。
【００７６】
（２）読み出し動作
図９は，本実施の形態における擬似ＳＲＡＭ１０の読み出し動作を示すタイミングチャートである。
【００７７】
リードサイクルは，ライトコマンドが発行されることで開始される。チップイネーブル信号／ＣＥ及びアウトプットイネーブル信号／ＯＥが活性化され，更に，コマンド信号ＣＭＤにより読み出し動作の実行が擬似ＳＲＡＭ１０に指示されると，リードライトコマンド信号発生回路３４は，リードコマンドを発行する。リードコマンドの発行に応答して，リードイネーブル信号ＲＥ，ＲＥ２が活性化される。リードイネーブル信号ＲＥ２の活性化に応答して，センスアンプイネーブル信号ＳＥも活性化される。
【００７８】
リードイネーブル信号ＲＥ２の活性化の後，データアンプイネーブル信号ＤＡＥがメモリアレイ／アンプ制御回路３７によって活性化され，バースト転送される読み出しデータが，メモリアレイ１１からリードレジスタ２７に一括して取り出される。
【００７９】
リードサイクルの開始の後，所定のレイテンシーに対応するクロックサイクルが経過すると，バーストサイクルが開始される。レイテンシーは，読み出しデータのリードレジスタ２７への取り出しの後でバーストサイクルが開始されるように決定される。
【００８０】
バーストサイクルが開始されると，バーストアドレス＜０＞，＜１＞，・・・が順次に発生され，更に，リードスイッチアドレス信号ＷＳＷＡ０，ＷＳＷＡ１，・・・が順次に活性化される。これにより，リードレジスタ２７０，２７１・・・が順次に選択され，読み出しデータＤＯｊ（０），Ｄｊ（１），・・・が，順次にデータ出力バッファ２９を介してデータピンＤＱｊに出力される。
【００８１】
読み出し動作時にも，バーストサイクルは，チップイネーブル信号／ＣＥを非活性化することによって中止可能である。本実施の形態では，読み出しデータＤＯｊ（４）の外部への出力の後にバーストサイクルが中止される。
【００８２】
チップイネーブル信号／ＣＥが非活性化されると，リードイネーブル信号ＲＥが非活性化され，リードサイクルが完了する。
【００８３】
５．小括
以上に説明されているように，本実施の形態の擬似ＳＲＡＭ１０は，バーストサイクルの途中で書き込み動作が中止であるように可能に構成される。書き込み動作が中止されると，ライトアンプ２３は，ライトリリースフラグＷＲ０−ＷＲ１５を参照して，当該バーストサイクルが中止されるまでに書き込みが行われたライトレジスタ２２を認識し，書き込みが行われたライトレジスタ２２に保持されている書き込みデータのみを選択的にメモリアレイ１１に書き込む。このような動作により，本実施の形態の擬似ＳＲＡＭ１０は，ライトレジスタに保存される書き込みデータの選択的な書き込みを，データマスク信号を使用せずに実現することができる。
【００８４】
第２  実施の第２形態
１．全体構成
図１０は，実施の第２形態における擬似ＳＲＡＭ２０の構成を示すブロック図である。実施の第２形態の擬似ＳＲＡＭ２０は，概略的には，実施の第１形態の擬似ＳＲＡＭ１０と類似した構成を有している；実施の第２形態の擬似ＳＲＡＭ２０と実施の第１形態の擬似ＳＲＡＭ１０との違いは，擬似ＳＲＡＭ２０は，メモリアレイ１１へのデータのアクセスを，上位バイトと下位バイトとで独立して行うことができるように構成されることにある。ここで上位バイトとは，データピンＤＱ８−ＤＱ１５を介してアクセスされるバイトであり，下位バイトとは，データピンＤＱ０−ＤＱ１５を介してアクセスされるバイトである。上位バイトと下位バイトとの独立的なアクセスを実現するために，当該擬似ＳＲＡＭ２０にはバイトセレクト信号／ＵＢ，／ＬＢが供給される。上位バイトセレクト信号／ＵＢは，上位バイトのアクセスをイネーブルにする信号であり，下位バイトセレクト信号／ＬＢは，下位バイトのアクセスをイネーブルにする信号である。具体的には，実施の第２形態の擬似ＳＲＡＭ２０の構成は，以下に述べられるように変更される。
【００８５】
図１１に示されているように，実施の第２形態の擬似ＳＲＡＭ２０では，制御回路部３にバイトセレクト信号／ＵＢ，／ＬＢを受け取るＬＢ／ＵＢ信号バッファ３９が設けられる。バイトセレクト信号／ＵＢ，／ＬＢは，ＬＢ／ＵＢ信号バッファ３９から必要な回路に供給される。
【００８６】
加えて，図１０に示されているように，本実施の形態の擬似ＳＲＡＭ２０には，２つのライトリリースレジスタ２５Ｕ，２５Ｌが用意される。ライトリリースレジスタ２５Ｕは，上位バイトＤＱ８−ＤＱ１５に対応するレジスタであり，ライトリリースレジスタ２５Ｌは，下位バイトＤＱ０−ＤＱ７に対応するレジスタである。図１２を参照して，ライトリリースレジスタ２５Ｕは，ライトレジスタ２２の上位バイトへの書き込みが行われたか否かを示すライトリリースフラグＷＲＵ０−ＷＲＵ１５を保持するレジスタである；ライトリリースフラグＷＲＵｋがセットされることは，ライトレジスタ２２ｋの上位バイトへの書き込みが行われたことを示している。同様に，ライトリリースレジスタ２５Ｕは，ライトレジスタ２２の下位バイトへの書き込みが行われたか否かを示すライトリリースフラグＷＲＬ０−ＷＲＬ１５を保持するレジスタである。ライトリリースレジスタ２５Ｕには上位バイトセレクト信号／ＵＢが入力され，ライトリリースレジスタ２５Ｌには下位バイトセレクト信号／ＬＢが入力される。
【００８７】
図１３は，ライトリリースレジスタ２５Ｕ，２５Ｌの構成を示す回路図である。ライトリリースレジスタ２５Ｕの構成は，図４に示されているライトリリースレジスタ２５の接地端子５１を，上位バイトセレクト信号／ＵＢを受け取る入力端子５１Ｕに置換したものと同一である。同様に，ライトリリースレジスタ２５Ｌの構成は，図４に示されているライトリリースレジスタ２５の接地端子５１を，下位バイトセレクト信号／ＬＢを受け取る入力端子５１Ｌに置換したものと同一である。
【００８８】
ライトリリースレジスタ２５Ｕの各ラッチ回路５２ｋは，上位バイトセレクト信号／ＵＢが活性化されているとき（”Ｌｏｗ”電位であるとき）にのみ，ライトスイッチアドレス信号ＷＳＷＡｋの活性化に応答してセットされる；即ち，ライトリリースフラグＷＲＵ０−ＷＲＵ１５は，上位バイトセレクト信号／ＵＢが活性化されているときにのみセットされる。
【００８９】
同様に，ライトリリースレジスタ２５Ｌの各ラッチ回路５２ｋは，下位バイトセレクト信号／ＬＢが活性化されているときにのみ，ライトスイッチアドレス信号ＷＳＷＡｋの活性化に応答してセットされる；即ち，ライトリリースフラグＷＲＬ０−ＷＲＬ１５は，下位バイトセレクト信号／ＬＢが活性化されているときにのみセットされる。
【００９０】
図１０に戻り，本実施の形態の擬似ＳＲＡＭ２０のデータ入力バッファ２１，データ出力バッファ２９は，バイトセレクト信号／ＵＢ，／ＬＢに応答して動作するように構成される。データ入力バッファ２１は，上位バイトセレクト信号／ＵＢの活性化に応答して上位バイトのデータピンＤＱ８−ＤＱ１５をイネーブルにし，下位バイトセレクト信号／ＵＢの活性化に応答して，下位バイトのデータピンＤＱ０−ＤＱ７をイネーブルにする。データ出力バッファ２９も同様である。
【００９１】
２．本実施の形態の擬似ＳＲＡＭの動作
図１４は，本実施の形態における擬似ＳＲＡＭ２０の書き込み動作を示すタイミングチャートである。
【００９２】
初期状態では，ライトリリースレジスタ２５Ｕ，２５Ｌは初期化されている；即ち，全てのライトリリースフラグＷＲＵ０−ＷＲＵ１５，ＷＲＵ０−ＷＲＵ１５はリセットされている。
【００９３】
ライトサイクルは，ライトコマンドが発行されることで開始される。チップイネーブル信号／ＣＥが活性化され，更に，コマンド信号ＣＭＤにより書き込み動作の実行が擬似ＳＲＡＭ１０に指示されると，リードライトコマンド信号発生回路３４は，ライトコマンドを発行する。ライトコマンドの発行に応答して，ライトイネーブル信号ＷＥが活性化される。
【００９４】
チップイネーブル信号／ＣＥの活性化に並行して，バイトセレクト信号／ＵＢ，／ＬＢのいずれか一方，又は両方が活性化される。バイトセレクト信号／ＵＢが活性化されると，上位バイトのデータピンＤＱ８−ＤＱ１５がイネーブルにされ，バイトセレクト信号／ＬＢが活性化されると，下位バイトのデータピンＤＱ０−ＤＱ７がイネーブルにされる。
【００９５】
ライトサイクルの開始の後，所定のレイテンシー（本実施の形態では，レイテンシーは３）に対応するクロックサイクルが経過すると，バーストサイクルが開始される。具体的には，データピンＤＱｊに書き込みデータＤｊ（０），Ｄｊ（１），・・・が順次に入力され始める。ここで，書き込みデータＤｊ（ｋ）は，バーストサイクルの第ｋ番目のクロックサイクルでデータピンＤＱｊに入力される書き込みデータである。
【００９６】
データ入力バッファ２１は，書き込みデータＤｊ（０），Ｄｊ（１），・・・の上位バイト，下位バイトのうちイネーブルにされているバイトのみを取り込む；即ち，バイトセレクト信号／ＵＢが活性化されているときには，上位バイトを取り込み，バイトセレクト信号／ＬＢが活性化されているときには，下位バイトを取り込む。バイトセレクト信号／ＵＢ，／ＬＢの両方が活性化されているときには，両方を取り込む。
【００９７】
バーストサイクルが開始されると，書き込みデータＤｊ（０），Ｄｊ（１），・・・の入力に同期して，バーストアドレス＜０＞，＜１＞，・・・が順次に発生され，更に，ライトスイッチアドレス信号ＷＳＷＡ０，ＷＳＷＡ１，・・・が順次に活性化される。これにより，書き込みデータＤｊ（０），Ｄｊ（１），・・・の上位バイト，及び／又は下位バイトが，それぞれ，ライトレジスタ２２０，２２１，・・・に書き込まれる。
【００９８】
書き込みデータＤｊ（０），Ｄｊ（１），・・・の書き込みに並行して，ライトレジスタフラグのセットが行われる。上位バイトがイネーブルにされている場合，即ち，バイトセレクト信号／ＵＢが活性化されている場合には，ライトスイッチアドレス信号ＷＳＷＡ０，ＷＳＷＡ１，・・・が順次に活性化されたことに応答して，これらに対応するライトレジスタフラグＷＲＵ０，ＷＲＵ１，・・・が，順次にセットされる。同様に，下位バイトがイネーブルにされている場合，即ち，バイトセレクト信号／ＬＢが活性化されている場合には，ライトスイッチアドレス信号ＷＳＷＡ０，ＷＳＷＡ１，・・・が順次に活性化されたことに応答して，これらに対応するライトレジスタフラグＷＲＬ０，ＷＲＬ１，・・・が，順次にセットされる。ライトレジスタフラグＷＲＵ０，ＷＲＵ１，・・・及びライトレジスタフラグＷＲＬ０，ＷＲＬ１，・・・の両方がセットされる場合もあることに留意されたい。
【００９９】
バーストサイクルは，チップイネーブル信号／ＣＥが非活性化されることによって中止される。本実施の形態では，書き込みデータＤｊ（４）のライトレジスタ２２４への書き込みの後にバーストサイクルが中止される。バーストサイクルが中止されるまで，書き込みデータＤｊ（０）〜Ｄｊ（４）の上位バイト及び／又は下位バイトが，それぞれ，ライトレジスタ２２０〜２２４に書き込まれ，従って，ライトレジスタ２２０〜２２４に対応するライトレジスタフラグＷＲＵ０〜ＷＲＵ４及び／又はＷＲＬ０〜ＷＲＬ４がセットされる。残りのライトレジスタフラグは，リセットされたままである。
【０１００】
バーストサイクルが中止されると，ライトレジスタ２２０〜２２４に書き込まれたバイトが，即ち，バーストサイクルの中止までにライトレジスタ２２に書き込まれたバイトが，選択的にメモリアレイ１１に書き込まれる；ライトレジスタ２２５〜２２１５に保持されているデータはメモリアレイ１１に書き込まれず，また，ライトレジスタ２２０〜２２４のイネーブルにされていないバイトもメモリアレイ１１に書き込まれない。
【０１０１】
このような書き込みデータの選択的な書き込みは，以下の過程で行われる：チップイネーブル信号／ＣＥの非活性化に応答して，リードライトコマンド信号発生回路３４は，ライトイネーブル信号ＷＥを非活性化し，ライトイネーブル信号ＷＥ２を活性化する。ライトイネーブル信号ＷＥ２の活性化に応答して，センスアンプイネーブル信号ＳＥがメモリアレイ／アンプ制御回路３７によって活性化され，更に，ライトスイッチ信号ＷＳＷＢがライトスイッチ信号発生回路２４によって活性化される。ライトスイッチ信号ＷＳＷＢの活性化に応答して，全てのライトレジスタ２２に保持されているデータＷＢｊ（ｋ）がライトアンプ２３に出力され，更に，ライトリリースレジスタ２５Ｕ，２５Ｌに保持されているライトリリースフラグＷＲＵ０−ＷＲＵ１５，ＷＲＬ０−ＷＲＬ１５がライトアンプ２３に出力される。続いて，ライトイネーブル信号ＷＥ２の活性化に応答して，ライトアンプイネーブル信号ＷＡＥがメモリアレイ／アンプ制御回路３７によって活性化される。ライトアンプイネーブル信号ＷＡＥの活性化に応答して，ライトアンプ２３は，対応するライトリリースフラグがセットされているライトレジスタのバイトのみを，選択的に，メモリアレイ１１に書き込む。
【０１０２】
より具体的には，上位バイトがイネーブルである場合には，ライトレジスタフラグＷＲＵ０〜ＷＲＵ４がセットされ，ライトレジスタフラグＷＲＵ５〜ＷＲＵ１５はリセットされたままである。このライトレジスタフラグＷＲＵ０〜ＷＲＵ４に応答して，ライトレジスタ２２０〜２２４に保持されている書き込みデータの上位バイトが，メモリアレイ１１に書き込まれる。
【０１０３】
同様に，下位バイトがイネーブルである場合には，ライトレジスタフラグＷＲＬ０〜ＷＲＬ４がセットされ，ライトレジスタフラグＷＲＬ５〜ＷＲＬ１５はリセットされたままである。このライトレジスタフラグＷＲＬ０〜ＷＲＬ４に応答して，ライトレジスタ２２０〜２２４に保持されている書き込みデータの下位バイトが，メモリアレイ１１に書き込まれる。
【０１０４】
書き込みデータのメモリアレイ１１への書き込みは，一括して行われる。既述のとおり，メモリアレイ１１へのアクセスが一度しか行われないことは，ライトアクセスタイムの低減に重要である。
【０１０５】
ライトサイクルの最後では，ライトイネーブル信号ＷＥ２が非活性化される。ライトイネーブル信号ＷＥ２の非活性化に応答して，レジスタイニシャライズ信号／ＲＩＮＩＴが活性化され，ライトリリースフラグＷＲＵ０〜ＷＲＵ１５，ＷＲＬ０〜ＷＲＬ１５がリセットされる。これにより，ライトリリースレジスタ２５Ｕ，２５Ｌが初期化され，次のライトサイクルの準備ができる。
【０１０６】
３．小括
以上に説明されているように，本実施の形態の擬似ＳＲＡＭ２０は，バーストサイクルが途中で中止された場合には，それまでにライトレジスタ２２に書き込まれた書き込みデータを，選択的にメモリアレイ１１に書き込むことができる。このような動作により，本実施の形態の擬似ＳＲＡＭ１０は，ライトレジスタ２２に保持されている書き込みデータの選択的な書き込みを，データマスク信号ＤＱＭを使用せずに実現することができる。
【０１０７】
加えて，本実施の形態の擬似ＳＲＡＭ２０は，上位バイトと下位バイトに対応する２つのライトリリースレジスタを有する構成により，メモリアレイ１１へのデータのアクセスを上位バイトと下位バイトとで独立して行うことができる。
【０１０８】
第３  補足
実施の第１形態及び第２形態では，本発明が適用された擬似ＳＲＡＭが開示されており，そして，本発明は，ＤＲＡＭセルを搭載した擬似ＳＲＡＭに最も好適に適用される；しかしながら，本発明が他の半導体記憶装置に適用可能であり，特に，メモリアレイのアクセスが高速でない半導体記憶装置に好適であることは，当業者にとって自明的である。従って，本発明の技術的範囲は，擬似ＳＲＡＭにのみ向けられていると解釈されてはならない。
【図面の簡単な説明】
【０１０９】
【図１】図１は，本発明の実施の第１形態の擬似ＳＲＡＭの構成を示すブロック図である。
【図２】図２は，実施の第１形態の擬似ＳＲＡＭの書き込み回路系の構成の一部を説明するブロック図である。
【図３】図３は，当該擬似ＳＲＡＭに搭載されるライトレジスタの構成を説明する回路図である。
【図４】図４は，当該擬似ＳＲＡＭに搭載されるライトリリースレジスタの構成を説明する回路図である。
【図５】図５は，実施の第１形態の擬似ＳＲＡＭの読み出し回路系の構成の一部を説明するブロック図である。
【図６】図６は，当該擬似ＳＲＡＭの制御回路部の構成を示すブロック図である。
【図７】図７は，バーストサイクルが中止される場合の，実施の第１形態の擬似ＳＲＡＭの書き込み動作を示すタイミングチャートである。
【図８】図８は，バーストサイクルが中止されない場合の，実施の第１形態の擬似ＳＲＡＭの書き込み動作を示すタイミングチャートである。
【図９】図９は，実施の第１形態の擬似ＳＲＡＭの読み出し動作を示すタイミングチャートである。
【図１０】図１０は，本発明の実施の第２形態の擬似ＳＲＡＭの構成を示すブロック図である。
【図１１】図１１は，実施の第２形態の擬似ＳＲＡＭの制御回路部の構成を示すブロック図である。
【図１２】図１２は，実施の第２形態の擬似ＳＲＡＭの書き込み回路系の構成の一部を説明するブロック図である。
【図１３】図１３は，実施の第２形態で使用されるライトリリースレジスタの構成を示す回路図である。
【図１４】図１４は，実施の第２形態の擬似ＳＲＡＭの書き込み動作を示すタイミングチャートである。
【符号の説明】
【０１１０】
１：メモリ部
２：データ入出力部
２ａ：書き込み回路系
２ｂ：読み出し回路系
３：制御回路部
１１：メモリアレイ
１２：カラムデコーダ
１３：ローデコーダ
１４：センスアンプ
２１：データ入力バッファ
２２：ライトレジスタ
２３：ライトアンプ
２４：ライトスイッチ信号発生回路
２５，２５Ｕ，２５Ｌ：ライトリリースレジスタ
２６：データアンプ
２７：リードレジスタ
２８：リードスイッチ信号発生回路
２９：データ出力バッファ
３１：内部クロック発生回路
３２：アドレス入力バッファ
３３：チップイネーブル信号バッファ
３４：リードライトコマンド信号発生回路
３５：バーストカウンタ回路
３６：バーストアドレス発生回路
３７：メモリアレイ／アンプ制御回路
３８：ライトリリースレジスタ制御信号発生回路
４１：入力端子
４２：ラッチ回路
４３：ＮＭＯＳトランジスタ
４４：マスターラッチ
４４ａ，４４ｂ：インバータ
４５：ＮＭＯＳトランジスタ
４６：スレーブラッチ
４６ａ，４６ｂ：インバータ
４７：出力端子
５１：接地端子
５１Ｕ，５１Ｌ：入力端子
５２：ラッチ回路
５３：ＮＭＯＳトランジスタ
５４：マスターラッチ
５４ａ，５４ｂ：インバータ
５５：ＮＭＯＳトランジスタ
５６：スレーブラッチ
５６ａ，５６ｂ：インバータ
５７：ＰＭＯＳトランジスタ
５８：出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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