(57)【要約】【課題】設計が容易で、入力変動に対して安定的で且つ高速応答が可能な電源装置を提供する。【解決手段】入力電圧を変換する電力変換回路32と、電力変換回路32の出力を平滑して負荷Ｒoに供給するLCフィルタ31と、基準電圧とLCフィルタ31の出力電圧に基づく電圧との差分とLCフィルタ31の出力電圧に基づく電圧の変動量とを用いて電力変換回路32を制御する制御回路2とを含む。このように上述の変動量を用いて制御をすると、単に上述の差分のみを用いた場合に比して負荷急変時に制御量を増やせ、高速応答が可能となる。また、制御回路2は少なくともPID要素を含む主制御器21と少なくとも微分要素を含む副制御器22とを含み、従来のPID制御器に対して微分要素を追加した構成となっている。よって位相進み補償が追加され位相余裕が大きくなり、安定性が増す。さらに、制御部2の伝達関数の特性上、各制御器を独立に設計できるので回路設計が容易になる。【選択図】図１２
2005080424.tif 000002
【特許請求の範囲】
【請求項１】
入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
基準電圧と、前記ＬＣフィルタの出力電圧に基づくフィードバック電圧と、当該フィードバック電圧の変動量とを用いて前記電力変換回路を制御する制御回路と、
を具備する電源装置。
【請求項２】
入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、
を具備し、
前記制御回路が、
基準電圧と前記ＬＣフィルタの出力電圧に基づく電圧の変動量との差分を補正基準電圧として出力する基準電圧補正部と、
前記補正基準電圧と前記ＬＣフィルタの出力電圧に基づく電圧との差分に基づき前記電力変換回路の制御電圧を出力する制御電圧出力部と、
を含むことを特徴とする電源装置。
【請求項３】
前記基準電圧補正部が、少なくとも１つの微分制御要素を含む伝達関数を実現することを特徴とする請求項２記載の電源装置。
【請求項４】
前記制御電圧出力部が、少なくとも１つの微分制御要素と少なくとも１つの積分制御要素とを含む伝達関数を実現することを特徴とする請求項２記載の電源装置。
【請求項５】
入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、
を具備し、
前記制御回路が、
第１の伝達関数を実現する主制御器と第２の伝達関数を実現する副制御器とを含み、
前記主制御器及び前記副制御器が、
基準電圧と前記ＬＣフィルタの出力電圧に基づく電圧との差分を、前記第１の伝達関数と、前記第２の伝達関数と、少なくとも前記第１の伝達関数及び前記第２の伝達関数の積で表される第３の伝達関数とに入力し、さらに前記第１乃至第３の伝達関数の出力を加算するような伝達関数を実現することを特徴とする電源装置。
【請求項６】
前記第１の伝達関数が少なくとも１つの微分制御要素と少なくとも１つの積分制御要素とを含むことを特徴とする請求項５記載の電源装置。
【請求項７】
前記第２の伝達関数が少なくとも１つの微分制御要素を含むことを特徴とする請求項５記載の電源装置。
【請求項８】
入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、
を具備し、
前記制御回路が、
第１の伝達関数を実現する主制御器と第２の伝達関数を実現する副制御器とを含み、
前記第２の伝達関数には、基準電圧又は第１の係数で調整された基準電圧と前記ＬＣフィルタの出力電圧に基づく電圧との電位差が入力され、
前記第１の伝達関数には、第２の伝達関数の出力及び前記基準電圧の和又は第２の係数で調整された第２の伝達関数の出力及び前記基準電圧の和と、前記ＬＣフィルタの出力電圧に基づく電圧との電位差が入力されることを特徴とする電源装置。
【請求項９】
入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、
を具備し、
前記制御回路が、
基準電圧と前記ＬＣフィルタの出力電圧に基づく電圧の変動量とに応じた電圧を出力する第１の増幅器と、
前記第１の増幅器の出力と前記ＬＣフィルタの出力電圧に基づく電圧とに応じた電圧を出力する第２の増幅器と、
を含むことを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に関し、より詳しくは電源装置におけるフィードバック制御技術に関する。
【背景技術】
【０００２】
従来のＰＩＤ制御器による電源装置１ｍの回路構成を図３９に示す。電源装置１ｍは、降圧型の電源装置であって、ＰＩＤ制御器である制御部２ｍと、ＬＣフィルタ部３１と電力変換部３２と負荷Ｒoとを含む制御対象３から構成される。なお、ＰＩＤ制御器は、応答性を上げるために全体のゲインを調整するための比例（Ｐ：Proportional）要素、定常偏差を少なくするために低周波ゲインを上げるための積分（Ｉ：Integral）要素及びゲインを上げたときの位相補償を行うための微分（Ｄ：Differential）要素を組み合わせた制御器である。
【０００３】
制御部２ｍは、抵抗Ｒm１乃至Ｒm３と、キャパシタＣm１及びＣm２と、増幅器Ａm１と、基準電圧電源４ｍとを含む。抵抗Ｒm１及びキャパシタＣm１は、負荷Ｒoの正極側の端子に接続されている。すなわち、出力電圧Ｖoutが入力される。キャパシタＣm１と抵抗Ｒm２は直列に接続されており、キャパシタＣm１及び抵抗Ｒm２は抵抗Ｒm１と並列に接続されている。従って、その一端がキャパシタＣm１に接続されている抵抗Ｒm１の他端は、抵抗Ｒm２に接続されている。また、抵抗Ｒm１及びＲm２は、増幅器Ａm１の負極側入力端子に接続されており、さらに抵抗Ｒm３に接続されている。キャパシタＣm２と抵抗Ｒm３は直列に接続されている。その一端が抵抗Ｒm３に接続されているキャパシタＣm２の他端は、増幅器Ａm１の出力端子に接続されている。増幅器Ａm１の正極側の入力端子は基準電圧電源４ｍの正極側端子に接続されており、基準電圧電源４ｍの負極側端子は接地されている。
【０００４】
電力変換部３２は、ダイオードＤと、駆動回路３２１と、ＰＷＭ制御回路３２２と、ＭＯＳＦＥＴ３２３と、入力電源３２４とから構成される。ＰＷＭ制御回路３２２の入力は制御部２ｍの増幅器Ａm１の出力端子に接続される。ＰＷＭ制御回路３２２の出力は駆動回路３２１に接続される。駆動回路３２１の出力は、ＭＯＳＦＥＴ３２３のゲートに接続される。ＭＯＳＦＥＴ３２３のドレインは、入力電源３２４の正極側端子に接続されており、ソースはダイオードＤのカソード及びＬＣフィルタ部３１のチョークコイルＬに接続されている。
【０００５】
入力電源３２４の負極側端子及びダイオードＤのアノードは接地されている。ＬＣフィルタ部３１は、チョークコイルＬと、チョークコイルＬの等価直列抵抗である抵抗ＲLと、キャパシタＣと、キャパシタＣの等価直列抵抗である抵抗Ｒcとが含まれる。その一端がＭＯＳＦＥＴ３２３のソース及びダイオードＤのカソードに接続されているチョークコイルＬの他端は、抵抗ＲLを介してキャパシタＣの一端及び負荷Ｒoの正極側端子に接続されている。キャパシタＣの他端は、抵抗Ｒcを介して接地されている。
【０００６】
電源装置１ｍの動作を簡単に説明すると、制御部２ｍは負荷Ｒoに現れる出力電圧Ｖoutと基準電圧Ｖrefに基づいて制御信号Ｖeaを生成する。この制御信号ＶeaはＰＷＭ制御回路３２２において別途入力される三角波やノコギリ波等の信号と比較され、制御信号Ｖeaの電圧に応じたパルス幅の信号が出力される。ＰＷＭ制御回路３２２の出力信号は駆動回路３２１を介してＭＯＳＦＥＴ３２３をオン又はオフする。入力電源３２４の入力電圧Ｖinは、ＭＯＳＦＥＴ３２４のオン及びオフに従って変換され、ＬＣフィルタ部３１により平滑化されて負荷Ｒoに出力電圧Ｖoutとして出力される。これにより出力電圧Ｖoutを基準電圧Ｖrefに一致させるような制御がなされる。
【０００７】
図３９に示した電源装置１ｍをブロック線図で表すと図４０のようになる。すなわち、出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）が制御器の伝達関数ＰＩＤm（４００１）に入力される。この伝達関数ＰＩＤm（４００１）の出力は、フィードフォワードされた基準電圧Ｖrefと加算されて、加算結果が制御対象の伝達関数Ｇp（４００２）に入力され、当該伝達関数Ｇp（４００２）の出力が出力電圧Ｖoutとなる。
【０００８】
以下図４１乃至図４３を用いて、図３９に示した電源装置の設計について簡単に説明する。図４１に制御対象３の伝達関数のボード線図を示す。図４１において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。また、点線４１０４はスイッチング周波数を、矢印４１０１は低周波帯域のＰＷＭ制御回路のゲインを、点線４１０２はＬＣフィルタ部の共振周波数を、矢印４１０３は低周波帯域のゲインとスイッチング周波数におけるゲインとの差を示している。まず、入出力電圧の仕様とスイッチング周波数から、ＬＣフィルタの共振周波数及びＰＷＭ制御回路のゲインを決定する。図４１の例ではスイッチング周波数は３００ｋＨｚとなっており、このスイッチング周波数に対して矢印４１０３で示す差が４０ｄＢ以上になるようにＰＷＭ制御器のゲイン及びＬＣフィルタ部の共振周波数が設定される。
【０００９】
図４２に制御器２ｍの伝達関数のボード線図を示す。図４２において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。また、点線４２０３はＬＣフィルタ部３１の共振周波数を示す。まず、共振周波数より低い周波帯域を示す矢印４２０１の帯域では、定常偏差を解決するために積分制御要素（位相遅れ要素）を適用する。また、共振周波数よりも高い周波数帯域を示す矢印４２０２の帯域では、安定性を確保するために微分制御要素（位相進み要素）を適用する。
【００１０】
図４３に、電源装置１ｍの一巡伝達関数のボード線図を示す。図４３において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。帰還系制御システムでは安定性が重要なため、従来から図４３で示したように一巡伝達関数のボード線図又はナイキスト線図上で安定判別する。安定性については、ゲインが０ｄＢのときの−１８０°からの位相角度を表す位相余裕を少なくとも用いて判断することが多い。位相余裕は４５°乃至６０°必要であると言われている。さらに、このような制御理論的な安定判別の他、一巡伝達関数のゲイン交差周波数（ゲインが０ｄＢとなる周波数）が、その電源のスイッチング周波数以上にならないという条件も満たす必要がある。その理由は、スイッチング周波数以上でゲインを有することになると、そのスイッチング周波数成分のリプル電圧が制御系内に取り込まれ、発振や乱調が生じやすくなるためである。ゲイン交差周波数を高くすれば高速の応答が可能になるが、一般的には、ゲイン交差周波数がスイッチング周波数の１／１０以下になるように設計する。
【００１１】
図４３において点線４３０２はスイッチング周波数を示し、約３００ｋＨｚである。ゲイン交差周波数は約２９ｋＨｚとなっており、上でも述べたようにスイッチング周波数の１／１０以下に設定されている。また、位相余裕は矢印４３０１で示されており、７０°以上あるので安定性が確保されている。
【００１２】
ここで、図３９に示した制御部２ｍの伝達関数ＰＩＤmは、以下のとおりである。
【数１】
2005080424.tif 000003
但しａ0、ｂ0、ｂ1、ｂ2、ｚ1及びｚ2は係数である。この式は一般的なＰＩＤ制御器の伝達関数でもあり、分子の根が実数になるように係数を設定すると、制御部２ｍのような単純な回路で実現できる。
【００１３】
各係数と、抵抗Ｒm１乃至Ｒm３とキャパシタＣm１及びＣm２の関係は以下のとおりである。
【数２】
2005080424.tif 000004
なお、制御部２ｍの入力電圧Ｖout、出力電圧Ｖea及び基準電圧Ｖref、抵抗Ｒm１乃至Ｒm３、キャパシタＣm１及びＣm２の関係は以下のとおりである。
【数３】
2005080424.tif 000005
【００１４】
次に、図４４及び図４５を用いて、安定性を保ちつつ応答速度を上げることについて考察する。すなわち、ゲイン交差周波数を高く設定したときに十分な位相余裕が確保できるかを検証する。以下図４４及び図４５において、特定の回路定数を用いた電源装置を電源装置Ｄとし、図４１乃至図４３のボード線図で示したような一般的な設計思想に基づくＰＩＤ制御回路を用いた電源装置を電源装置Ｅとする。すなわち、電源装置Ｄの周波数特性は、図４１乃至図４３に示したものと同じになる。また、電源装置Ｅのスイッチング周波数及びＬＣフィルタの共振周波数は電源装置Ｄと同じとし、また設計上は電源装置Ｅと同程度の位相余裕が確保できるように回路定数が設定されているものとする。
【００１５】
図４４に、設計時における電源装置Ｄ及び電源装置Ｅの一巡伝達関数のボード線図を示す。なお、「設計時」とは、実際の回路において発生し且つＰＷＭ制御回路、増幅器及び回路寄生のキャパシタや抵抗などによる位相遅れ（以下、無駄時間要素という）を考慮していない段階を指す。図４４において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。太線４４０１は電源装置Ｄのゲインの周波数特性を、実線４４０２は電源装置Ｅのゲインの周波数特性を、太線４４０３は電源装置Ｄの位相の周波数特性を、実線４４０４は電源装置Ｅの位相の周波数特性を示す。
【００１６】
まず、電源装置Ｄの特性について述べる。電源装置Ｅに含まれるような一般的なＰＩＤ制御器では、積分制御要素の適用はＬＣフィルタ部の共振周波数以下で終了する。しかし、電源装置Ｄに含まれるＰＩＤ制御器では、ＬＣフィルタ部の共振周波数を超える周波数域まで積分制御要素を適用するように回路定数が設定されている。このようにすると、図４４に示すように、ゲインの周波数特性においてはゲインが急激に減少する周波数帯域の部分４４０７が設けられ、位相の周波数特性においては部分４４０７と同じ周波数帯域に大きく位相が遅れるトラップポイント４４０８が設けられる。このようなトラップポイント４４０８を設けると、高速応答に良いことが知られている。
【００１７】
ここで議論する電源装置Ｄは、トラップポイントを設けた上で、さらにゲイン交差周波数を高く設定した場合の例である。太線４４０１で示したように、電源装置Ｄのゲイン交差周波数は約１７０ｋＨｚであり、スイッチング周波数（３００ｋＨｚ）の１／１０を超えている。また、矢印４４０６で示した位相余裕は約７０°確保されている。
【００１８】
なお、電源装置Ｅのゲイン交差周波数はスイッチング周波数の１／１０以下である約２９ｋＨｚである。また矢印４４０５に示すように、位相余裕は約７０°確保されている。このように、回路定数の設定次第では位相余裕を確保したままゲイン交差周波数の高周波化（以下、高ゲイン化）を図り、応答速度を上げることが可能なようにもみえる。しかし、上でも述べたように、図４４には実回路化した際の無駄時間要素が含まれていない。
【００１９】
図４５に、実回路における無駄時間要素の影響を考慮した場合の、電源装置Ｄ及び電源装置Ｅの一巡伝達関数のボード線図を示す。図４５において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。太線４５０１は電源装置Ｄのゲインの周波数特性を、実線４５０２は電源装置Ｅのゲインの周波数特性を、太線４５０３は電源装置Ｄの位相の周波数特性を、実線４５０４は電源装置Ｅの位相の周波数特性を示す。太線４５０１及び実線４５０２で示したように、電源装置Ｄ及び電源装置Ｅのゲインの周波数特性は図４４に示した特性とほぼ同じである。すなわち、ゲイン交差周波数もほぼ同じである。しかし、位相の周波数特性は、３０ｋＨｚ以上の高周波帯域で図４４との差が生じている。矢印４５０５で示した電源装置Ｅの位相余裕は設計時と変わらず約７０°確保されているが、矢印４５０６で示した電源装置Ｄの位相余裕は約４０°となっており、設計時に比して減少している。これは、無駄時間要素の影響である。無駄時間要素は高周波になるほど大きく働き、位相を遅らせる。すなわち、単に高ゲイン化を図っても、位相余裕が減少し安定性に問題が生ずる。位相余裕を確保するためには、高周波帯域において位相を進めればよい。しかし、電源装置Ｄ及び電源装置Ｅの制御部に含まれる微分制御要素はともに１つなので、進められる位相は９０°までとなり、位相余裕を確保したままでの高ゲイン化には限界がある。
【００２０】
また、例えば特許第３２０９２４９号公報（特許文献１）及び米国特許第５５８３７５２号公報（特許文献２）には、図４６のような回路構成が示されている。すなわち、図４６に示す電源装置１ｎは、電力変換器３２ｎと、入力電源４ｎと、ＬＣフィルタ５ｎと、負荷Ｒｎと、制御器２ｎとから構成される。制御器２ｎは、抵抗Ｒｎ１乃至Ｒｎ１２と、キャパシタＣｎ１及びＣｎ２と、増幅器１１ｎ乃至１４ｎとを有する。抵抗Ｒｎ１の一端は負荷Ｒｎの正極側に接続されており、出力電圧Ｖoutが入力される。抵抗Ｒｎ１の他端は増幅器１１ｎの正極側の入力端子及び抵抗Ｒｎ２の一端に接続されている。抵抗Ｒｎ２の他端は接地されている。抵抗Ｒｎ３の一端には指令電圧Ｖrefが入力され、Ｒｎ３の他端は増幅器１１ｎの負極側の入力端子及び抵抗Ｒｎ４の一端に接続されている。Ｒｎ４の他端は、増幅器１１ｎの出力端子並びに抵抗Ｒｎ５及び抵抗Ｒｎ９の一端に接続されている。抵抗Ｒｎ９の他端は、増幅器１３ｎの負極側の入力端子と抵抗Ｒｎ１０及びキャパシタＣｎ２の一端に接続されている。抵抗Ｒｎ１０とキャパシタＣｎ２は並列に接続されている。抵抗Ｒｎ１０及びキャパシタＣｎ２の他端は、増幅器１３ｎの出力端子及び抵抗Ｒｎ１１の一端に接続されている。増幅器１３ｎの正極側の入力端子は接地されている。抵抗Ｒｎ１１の他端は、増幅器１４ｎの正極側の入力端子及び抵抗Ｒｎ１２の一端に接続されている。抵抗Ｒｎ１２の他端は接地されている。
【００２１】
一端が増幅器１１ｎの出力端子及び抵抗Ｒｎ４に接続されている抵抗Ｒｎ５の他端は、増幅器１２ｎの負極側の入力端子及び抵抗Ｒｎ６の一端に接続されている。抵抗Ｒｎ６とキャパシタＣｎ１は直列に接続されている。一端が抵抗Ｒｎ６に接続されているキャパシタＣｎ１の他端は、増幅器１２ｎの出力端子及び抵抗Ｒｎ７の一端に接続されている。増幅器１２ｎの正極側の入力端子は接地されている。抵抗Ｒｎ７の他端は、増幅器１４ｎの負極側の入力端子及び抵抗Ｒｎ８の一端に接続されている。Ｒｎ８の他端は増幅器１４ｎの出力端子に接続されており、この増幅器１４ｎの出力が制御信号Ｖeaとなる。
【００２２】
なお、抵抗Ｒｎ１乃至Ｒｎ４と増幅器１１ｎは回路１５ｎを構成し、抵抗Ｒｎ５及びＲｎ６とキャパシタＣｎ１と増幅器１２ｎは回路１６ｎを構成し、抵抗Ｒｎ９乃至Ｒｎ１２とキャパシタＣｎ２と増幅器１３ｎは回路１７ｎを構成し、抵抗Ｒｎ７及びＲｎ８と増幅器１４ｎは回路１８ｎを構成する。回路１５ｎ乃至１８ｎの働きについては後に述べる。
【００２３】
電力変換器３２ｎは、比較器２１ｎと、三角波発生器２２ｎと、ゲート駆動回路２３ｎと、ＭＯＳＦＥＴ２４ｎと、トランス２５ｎと、ダイオード２６ｎ及び２７ｎとから構成される。比較器２１ｎの第１の入力端子は制御器２ｎの増幅器１４ｎに接続されており、第２の入力端子は三角波発生器２２ｎに接続されている。比較器２１ｎの出力はゲート駆動回路２３ｎに接続されている。ゲート駆動回路２３ｎの出力はＭＯＳＦＥＴ２４ｎのゲートに接続されている。ＭＯＳＦＥＴ２４ｎのソースは入力電源４ｎの負極側端子に接続されており、ドレインはトランス２５ｎの一次コイルを介して、入力電源４ｎの正極側端子に接続されている。
【００２４】
ダイオード２６ｎのアノードはトランス２５ｎの２次コイルを介して接地されており、カソードはダイオード２７ｎのカソード及びコイルＬnの一端に接続されている。コイルＬnの他端はコンデンサＣnの一端及び負荷Ｒnの正極側に接続されている。ダイオード２７ｎのアノード及び負荷Ｒnの負極側及びコンデンサＣnの他端は接地されている。
【００２５】
図４６に示した電源装置１ｎの動作を簡単に説明すると、制御部２ｎは負荷Ｒnに現れる出力電圧Ｖoutと基準電圧Ｖrefに基づいて制御信号Ｖeaを生成する。比較器２１ｎは、制御信号Ｖeaと三角波発生器２２ｎから入力される三角波信号とを比較し、制御信号Ｖeaの電圧に応じたパルス幅の信号を出力する。比較器２１ｎの出力信号はゲート駆動回路２３ｎを介してＭＯＳＦＥＴ２４ｎをオン又はオフする。入力電源４ｎの入力電圧は、ＭＯＳＦＥＴ２４ｎのオン及びオフに従って変換され、さらにトランス２５ｎによって変圧される。変圧された電圧は、ＬＣフィルタ部５ｎにより平滑化されて負荷Ｒnに出力電圧Ｖoutとして出力される。これにより出力電圧Ｖoutを基準電圧Ｖrefに一致させるような制御がなされる。
【００２６】
図４７（ａ）及び（ｂ）に、図４６に示した電源装置１ｎのブロック線図を示す。図４７（ａ）は、電源装置１ｎを直感的に理解し易い形にしたものである。出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）が伝達関数ＰＩ１（４７０１）及び伝達関数（−ＰＩ２（４７０２））に入力される。このＶrefとＶoutの差を生成しているのが、図４６に示した回路１５ｎである。また、伝達関数ＰＩ１（４７０１）は、図４６に示した回路１６ｎの伝達関数であり、伝達関数（−ＰＩ２（４７０２））は、図４６に示した回路１７ｎの伝達関数の正負を反転させたものである。この伝達関数ＰＩ１（４７０１）及び伝達関数（−ＰＩ２（４７０２））の出力が、図４６に示した回路１８ｎにより加算され、加算結果であるＶeaが制御対象の伝達関数Ｇp（４７０３）に入力され、当該伝達関数Ｇp（４７０３）の出力が出力電圧Ｖoutとなる。なお、回路１８ｎの構成は減算器であり、本来は伝達関数ＰＩ１（４７０１）から回路１７ｎの伝達関数を引き算する働きをする。しかし、ここでは説明の都合上、回路１７ｎが実現する伝達関数の正負を反転させ、回路１８ｎにおいて加算することにしている。なお、どちらにしても伝達関数Ｇp（４７０３）に入力される結果は同じである。
【００２７】
図４７（ｂ）は図４７（ａ）と等価なブロック線図である。すなわち、伝達関数ＰＩ１（４７０１）及び伝達関数（−ＰＩ２（４７０２））を伝達関数（ＰＩ１−ＰＩ２（４７０４））にまとめたものである。出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）が伝達関数（ＰＩ１−ＰＩ２（４７０４））に入力される。この伝達関数（ＰＩ１−ＰＩ２（４７０４））の出力Ｖeaが制御対象の伝達関数Ｇp（４７０３）に入力され、当該伝達関数Ｇp（４７０３）の出力が出力電圧Ｖoutとなる。
【００２８】
図４７（ａ）に示した伝達関数ＰＩ１（４７０１）は以下の（１）式で、伝達関数（−ＰＩ２（４７０２））は（２）式で、（１）と（２）式の加算結果は（３）式で表される。
【数４】
2005080424.tif 000006
（ａ0、Ｘ0、Ｘ1、Ｙ0は係数）
また、（３）式を一般的な２次の伝達関数に変形すると以下のようになる。
【数５】
2005080424.tif 000007
（ｂ0、ｂ1、ｂ2は係数）
【００２９】
図４６に示した電源装置１ｎの特徴は、（４）式の分子の根が虚数になることである。しかし、このような設計思想に基づいた回路構成にすると、図４６に示したように、制御器２ｎに増幅器が４つも必要となり、複雑な回路構成となってしまう。すなわち、（３）式の分子の根を虚数にしつつ各回路定数をうまく決定することが困難で、設計がしにくいという問題が生じる。コストの面においても回路定数の決定の容易さにおいても、増幅器の数は少ない方が好ましい。又、出力電圧Ｖoutがフィードバックされる経路には周波数要素が導入されていないため、後述する本発明のようなＶoutの変動量を用いた制御は行われていない。
【００３０】
また、例えば米国特許第５８４４４０３号公報（特許文献３）には、図４８のような回路構成が示されている。すなわち、図４８の電源装置は、電圧変換器１００２と、入力電源１００３と、平滑回路１００４と、負荷１００５と、制御器１０００とから構成される。制御器１０００は、抵抗Ｒ１１乃至Ｒ１７と、キャパシタＣ１１及びＣ１２と、増幅器１０１１とを有する。抵抗Ｒ１１及び抵抗Ｒ１４の一端は負荷１００５の正極側に接続されており、抵抗Ｒ１１の他端は増幅器１０１１の負極側の入力端子並びに抵抗Ｒ１２及びＲ１３の一端に、抵抗Ｒ１４の他端は抵抗Ｒ１５及びＲ１６並びにキャパシタＣ１２の一端に接続されている。抵抗Ｒ１２及びＲ１５並びにキャパシタＣ１２の他端は接地されている。また、その一端が抵抗Ｒ１１及びＲ１２並びに増幅器１０１１の負極側の入力端子に接続されている抵抗Ｒ１３の他端は、キャパシタＣ１１に接続されている。キャパシタＣ１１の他端は、増幅器１０１１の出力端子及び電圧変換器１００２の比較器１０２１の第１の入力端子に接続される。その一端が抵抗Ｒ１４及びＲ１５並びにキャパシタＣ１２に接続される抵抗Ｒ１６の他端は、増幅器１０１１の正極側の入力端子及び抵抗Ｒ１７に接続される。抵抗Ｒ１７の他端は、指令電圧電源Ｖｒの正極側端子に接続される。指令電圧電源Ｖｒの負極側端子は接地されている。
【００３１】
電圧変換器１００２は、比較器１０２１と、三角波生成器１０２２と、ゲート駆動回路１０２３と、ＭＯＳＦＥＴ１０２４と、チョークコイル１０２５とから構成される。上でも述べたように、比較器１０２１の第１の入力端子は増幅器１０１１の出力端子及びキャパシタＣ１１に接続されており、比較器１０２１の第２の入力端子は三角波生成器１０２２に接続されている。比較器１０２１の出力端子はゲート駆動回路１０２３に接続されており、ゲート駆動回路１０２３の出力はＭＯＳＦＥＴ１０２４のゲートに接続されている。ＭＯＳＦＥＴ１０２４のソースは接地されており、ドレインはチョークコイル１０２５の一端及び平滑回路１００４のダイオード１０４１のアノードと接続されている。チョークコイル１０２５の他端は、入力電源１００３の正極側端子に接続されている。入力電源１００３の負極側端子は接地されている。
【００３２】
平滑回路１００４は、ダイオード１０４１とキャパシタ１０４２とから構成される。上で述べたようにダイオード１０４１のアノードはＭＯＳＦＥＴ１０２４のドレイン及びチョークコイル１０２５の一端に接続され、カソードはキャパシタ１０４２の一端及び負荷１００５の正極側端子に接続されている。キャパシタ１０４２の他端は接地されている。負荷１００５の正極側端子はダイオード１０４１のカソード及びキャパシタ１０４２の一端に接続されており、負極側端子は接地されている。
【００３３】
制御器１０００は、出力電圧Ｖoutと指令電圧電源の指令電圧Ｖrとから制御信号Ｖeaを生成する。制御信号Ｖeaは比較器１０２１において三角波生成器１０２２の出力と比較され、比較器１０２１の出力はゲート駆動回路１０２３を介してＭＯＳＦＥＴ１０２４のゲートを駆動する。入力電源１００３の入力電圧は、比較器１０２１の出力に従ってオン又はオフされるＭＯＳＦＥＴ１０２４及びチョークコイル１０２５により変換され、平滑回路１００４により平滑化された後に負荷１００５に出力電圧Ｖoutとして出力される。
【００３４】
ここで制御器１０００の伝達関数は（４）式のようになる。
なお、各係数ｂ0、ｂ1、ｂ2及びａ0は、以下のように表される。
【数６】
2005080424.tif 000008
【００３５】
この電源装置においても図４６に示した電源装置と同様に、（４）式の分子の根は虚数になる。このことにより、ゲインが最も減少する周波数において位相を所定の範囲に引き上げ、より安定した制御を行うことができるとされる。しかしながら、図４６に示した電源装置と同様に、図４８の回路では多くの抵抗及びキャパシタが存在するので、（４）式の分子の根を虚数にしつつ各回路定数をうまく決定することが困難で設計がしにくいという問題がある。本特許文献に開示された技術では、出力電圧Ｖoutの積分と指令電圧Ｖrとを同一端子に入力する正帰還の形をとっているため、Ｖr＋∫Ｖout・dtとＶoutの偏差に対してＰＩＤ制御要素を適用していることになる。従って、後述する本発明のように、Ｖoutの変動量を用いて基準電圧とＶoutの差分を大きくするような制御は行われていない。
【００３６】
また、例えば特許第２５３１００８号公報（特許文献４）、特許第３１８５１７２号公報（特許文献５）及び特許第３３７９１６１号公報（特許文献６）にも電源装置に関する技術が開示されているが、これらいずれの技術もＶoutとＶoutの変動量の両方を用いて基準電圧との差分をとる制御は行われていない。
【００３７】
さらに、例えば特開２００３−６１３４７号公報（特許文献７）、特開２００３−６１３５０号公報（特許文献８）、特開２００３−６１３５１号公報（特許文献９）及び特開２００３−１２５５８３号公報（特許文献１０）には、重負荷又は軽負荷のモード切替のために複数のフィルタを含む補助帰還回路を設ける例が示されている。しかし、通常の制御回路へ出力電圧Ｖoutの変動量を入力することは開示されていない。
【特許文献１】特許第３２０９２４９号公報
【特許文献２】米国特許第５５８３７５２号公報
【特許文献３】米国特許第５８４４４０３号公報
【特許文献４】特許第２５３１００８号公報
【特許文献５】特許第３１８５１７２号公報
【特許文献６】特許第３３７９１６１号公報
【特許文献７】特開２００３−６１３４７号公報
【特許文献８】特開２００３−６１３５０号公報
【特許文献９】特開２００３−６１３５１号公報
【特許文献１０】特開２００３−１２５５８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００３８】
以上述べた従来技術における問題を解決すべく、本発明の目的は、安定性を保持しつつ高速応答が可能な電源装置を提供することである。
【００３９】
又、本発明の他の目的は、高速応答が可能で且つより設計の行いやすい電源装置を提供することである。
【課題を解決するための手段】
【００４０】
本発明の第１の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、基準電圧と、ＬＣフィルタの出力電圧に基づくフィードバック電圧（例えば出力電圧Ｖout又は抵抗分割後のＶout）と、フィードバック電圧（例えば出力電圧Ｖout若しくは上と同一又は異なる抵抗分割後のＶout）の変動量（フィードバック電圧の変動量をさらに積分したものをも含む）とを用いて電力変換回路を制御する制御回路とを具備する。
【００４１】
本発明の第２の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧（例えば出力電圧Ｖout又は抵抗分割後のＶout）に基づいて電力変換回路を制御する制御回路とを具備し、制御回路が、基準電圧とＬＣフィルタの出力電圧に基づく電圧（例えば出力電圧Ｖout若しくは上と同一又は異なる抵抗分割後のＶout）の変動量（ＬＣフィルタの出力電圧に基づく電圧の変動量をさらに積分したものをも含む）との差分を補正基準電圧として出力する基準電圧補正部と、補正基準電圧とＬＣフィルタの出力電圧に基づく電圧との差分に基づき電力変換回路の制御電圧を出力する制御電圧出力部とを含むものである。
【００４２】
また、上記基準電圧補正部が、少なくとも１つの微分制御要素を含む伝達関数を実現するようにしてもよい。さらに、上記制御電圧出力部が、少なくとも１つの微分制御要素と少なくとも１つの積分制御要素とを含む伝達関数を実現するようにしてもよい。
【００４３】
本発明の第３の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、制御回路が、第１の伝達関数を実現する主制御器と第２の伝達関数を実現する副制御器とを含み、主制御器及び副制御器が、基準電圧とＬＣフィルタの出力電圧に基づく電圧との差分を、第１の伝達関数と第２の伝達関数と少なくとも第１の伝達関数及び第２の伝達関数の積で表される第３の伝達関数とに入力し、さらに第１乃至第３の伝達関数の出力を加算するような伝達関数を実現するものである。
【００４４】
主制御器と副制御器を設けて、これらを特定の態様で接続することにより上記のような伝達関数を実現する。この際、主制御器としては例えばＰＩＤやＰＩＩＤ（ＰＩＤ制御要素に積分制御要素を追加したもの）、副制御器としては例えばＰＤやＰＩＤといったように、実際の回路化において適切な回路を個別に選択することができる。すなわち目的に合った柔軟な設計が可能となる。また、さらに第１の伝達関数と第２の伝達関数とが、特定の形式で表される場合にはさらに実回路化が容易になる。
【００４５】
また、上記第１の伝達関数が少なくとも１つの微分制御要素と少なくとも１つの積分制御要素とを含むようにしてもよい。さらに上記第２の伝達関数が少なくとも１つの微分制御要素を含むようにしてもよい。このように第２の伝達関数により微分制御要素が追加されると、位相進み補償として働き、安定性が向上する。
【００４６】
本発明の第４の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧（例えば出力電圧Ｖout又は抵抗分割後のＶout）に基づいて電力変換回路を制御する制御回路とを具備し、制御回路が、第１の伝達関数を実現する主制御器と第２の伝達関数を実現する副制御器とを含み、第２の伝達関数には、基準電圧又は第１の係数で調整された基準電圧とＬＣフィルタの出力電圧に基づく電圧との電位差が入力され、第１の伝達関数には、第２の伝達関数の出力及び前記基準電圧の和又は第２の係数で調整された第２の伝達関数の出力及び前記基準電圧の和と、ＬＣフィルタの出力電圧に基づく電圧との電位差が入力されるものである。
【００４７】
このように、主制御器及び副制御器を用いて、主制御器には副制御器により調整された電圧を入力することにより、単に基準電圧又は第１の係数で調整された基準電圧とＬＣフィルタの出力電圧に基づく電圧との電位差のみを用いた場合に比して負荷急変時により適切な制御が行われるようになり、結果として高速応答が可能になる。
【００４８】
本発明の第５の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、制御回路が、基準電圧とＬＣフィルタの出力電圧に基づく電圧の変動量とに応じた電圧を出力する第１の増幅器と、第１の増幅器の出力とＬＣフィルタの出力電圧に基づく電圧とに応じた電圧を出力する第２の増幅器とを含むものである。このようにすると増幅器の数を最低限に抑えることができ、設計も容易になる。又、ＬＣフィルタの出力電圧に基づく電圧の変動量に基づき制御を行うため、負荷急変時に制御量を増やして高速応答させることができる。
【００４９】
本発明の第６の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、制御回路が、基準電圧とＬＣフィルタの出力電圧に基づく電圧との電位差に応じて当該基準電圧を補正し、補正基準電圧として出力する第１回路（例えば少なくとも１つの微分制御要素を含む伝達関数を実現する回路）と、補正基準電圧とＬＣフィルタの出力電圧に基づく電圧との電位差に応じた電圧を出力する第２回路（例えば少なくとも１つの微分制御要素と少なくとも１つの積分制御要素を含む伝達関数を実現する回路）とを含むものである。
【００５０】
本発明の第７の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、基準電圧とＬＣフィルタの出力電圧に基づく電圧（例えば出力電圧Ｖout又は抵抗分割後のＶout）との差分とＬＣフィルタの出力電圧に基づく電圧（例えば出力電圧Ｖout若しくは上と同一又は異なる抵抗分割後のＶout）の変動量とを用いて電力変換回路を制御する制御回路とを具備する。このようにＬＣフィルタの出力電圧に基づく電圧の変動量を用いて電力変換回路を制御すると、単に上述の差分のみを用いた場合に比して負荷急変時に制御量を増やすことが可能になり、結果として高速応答が可能となる。
【００５１】
本発明の第８の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧（例えば出力電圧Ｖout又は抵抗分割後のＶout）に基づいて電力変換回路を制御する制御回路とを具備し、制御回路が、基準電圧をＬＣフィルタの出力電圧に基づく電圧（例えば出力電圧Ｖout若しくは上と同一又は異なる抵抗分割後のＶout）の変動量に応じて補正し、補正基準電圧として出力する第１回路と、補正基準電圧とＬＣフィルタの出力電圧に基づく電圧との電位差に応じた電圧を出力する第２回路とを含むものである。このように、第１回路においてＬＣフィルタの出力電圧に基づく電圧の変動量に応じて基準電圧を適切に補正し、第２回路において当該補正された基準電圧（補正基準電圧）に基づいて適切にＬＣフィルタの出力電圧に基づく電圧を処理すると、高速応答が可能となる。
【発明の効果】
【００５２】
本発明によれば、安定性を保持しつつ高速応答が可能な電源装置を提供できる。
【００５３】
また、本発明の別の側面として、高速応答が可能で且つより設計の行いやすい電源装置を提供することができる。
【発明を実施するための最良の形態】
【００５４】
［発明の原理］
以下図１乃至図１１を用いて、本発明の原理を説明する。まず、図１（ａ）乃至（ｄ）に、図３９に示した従来のＰＩＤ制御を実施した場合における電流及び電圧の変化を示す。図１（ａ）は負荷Ｒoへの出力電流Ｉoutの変化を、図１（ｂ）は負荷Ｒoへの出力電圧Ｖoutの変化を、図１（ｃ）は制御部２ｍの増幅器Ａm１への入力信号（入力電圧）の変化を、図１（ｄ）は制御部２ｍからの出力である制御信号Ｖeaの変化を示す。まず、負荷Ｒoに流れる出力電流Ｉoutが図１（ａ）に示すように大幅に増加する事態が生ずると、図１（ｂ）に示すように出力電圧Ｖoutが目標電圧から低下する。出力電圧Ｖoutが低下すると、図１（ｃ）に示すように増幅器Ａm１の負極側に入力される、出力電圧Ｖoutに基づく電圧が実線１０１により示されるように低下する。なお、増幅器の正極側は基準電源４ｍに直接接続されているので、正極側の入力は点線１０２に示すように一定値Ｖrefである。制御部２ｍは、点線１０２と実線１０１の差１０３に基づき、図１（ｄ）に示すような制御信号Ｖeaを出力する。図３９の説明で述べたように、この制御信号Ｖeaに基づき出力電圧Ｖoutは調整され、再び目標電圧に戻る。すなわち、従来のＰＩＤ制御では、差１０３の大きさが制御信号Ｖeaの振幅等を決め、出力電圧Ｖoutの目標電圧との差（図１（ｂ）における電圧の落ち込み等）、すなわち電源装置１ｍの応答速度をも決めている。
【００５５】
次に、図３９に示した電源装置１ｍに含まれる制御部２ｍの増幅器の正極側に基準電圧Ｖrefを出力電圧Ｖoutの変動量（ｄＶout／ｄｔ）に基づき補正した電圧を入力するような電源装置Ｆを仮定する。図２（ａ）乃至（ｄ）に、電源装置Ｆを用いた場合における、電流及び電圧の変化を示す。図２（ａ）は負荷Ｒoへの出力電流Ｉoutの変化を示す。図２（ｂ）は負荷Ｒoへの出力電圧Ｖoutの変化を示しており、点線２０７は電源装置Ｆの出力電圧の変化を、実線２０６は比較の対象として電源装置１ｍの出力電圧の変化を表している。図２（ｃ）は制御部の増幅器への入力信号の変化を示し、実線２０１は負極側の入力を、点線２０２は正極側の入力を表している。図２（ｄ）は制御信号Ｖeaの変化を示し、点線２０４は電源装置Ｆの制御信号を、実線２０５は電源装置１ｍの制御信号を表している。
【００５６】
まず、負荷Ｒoに流れる出力電流Ｉoutが図２（ａ）に示すように大幅に変化する事態が生ずると、図２（ｂ）に示すように出力電圧Ｖoutが目標電圧から低下する。出力電圧Ｖoutが低下すると、図２（ｃ）に示すように増幅器の負極側の入力電圧も低下する。なお、増幅器の正極側へは、電源装置１ｍとは異なり、基準電圧Ｖrefを出力電圧Ｖoutの変動量に基づいて補正した電圧が入力される。出力電圧Ｖoutが目標電圧から低下した場合は、増幅器への入力を増加させるように補正する。すなわち、図１においては一定だった正極側の入力が、点線２０２に示すように増加している。このような補正により点線２０２と実線２０１との差２０３は、図１に示した差１０３に、出力電圧Ｖoutの変動量に基づく補正電圧を足した大きさになっている。このことにより、点線２０４及び実線２０５で示したように、電源装置Ｆの制御信号Ｖeaの反応は電源装置１ｍより大きくなる。さらに、制御信号Ｖeaの反応が大きくなったので、点線２０７及び実線２０６で示したように、電源装置Ｆの出力電圧Ｖoutの落ち込みは電源装置１ｍよりも小さくなっている。すなわち、上に述べたような補正を行えば、電源装置の応答速度は従来よりも早くなることが分かる。
【００５７】
このような原理に基づく回路構成の一例を図３に示す。なお、上で述べたような補正は、制御部のみの変更で実現でき、制御部以外の構成は図３９に示したものと同じなので省略する。制御部２は主制御器２１と副制御器２２と基準電圧電源４とを含む。副制御器２２には出力電圧Ｖoutと基準電圧Ｖrefとが入力される。主制御器２１には出力電圧Ｖoutと副制御器２２の出力電圧が入力される。この主制御器２１の出力が制御部２の出力である制御信号Ｖeaとなる。
【００５８】
副制御器２２には、抵抗Ｒ４乃至Ｒ６とキャパシタＣ３と増幅器Ａ２が含まれる。抵抗Ｒ４及びキャパシタＣ３の一端は負荷Ｒoの正極側端子に接続されている。キャパシタＣ３と抵抗Ｒ５は直列に接続されており、抵抗Ｒ４とキャパシタＣ３及び抵抗Ｒ５は並列に接続されている。抵抗Ｒ４の他端及び一端がキャパシタＣ３に接続されている抵抗Ｒ５の他端は、増幅器Ａ２の負極側の入力端子及び抵抗Ｒ６の一端に接続されている。増幅器Ａ２の正極側の入力端子は、基準電圧電源４の正極側端子に接続されている。基準電圧電源４の負極側端子は接地されている。抵抗Ｒ６の他端は増幅器Ａ２の出力端子に接続されている。この増幅器Ａ２の出力が副制御器２２の出力である補正基準電圧Ｖref'になる。
【００５９】
主制御器２１には、抵抗Ｒ１乃至Ｒ３とキャパシタＣ１及びＣ２と増幅器Ａ１が含まれる。抵抗Ｒ１及びキャパシタＣ１の一端は負荷Ｒoの正極側端子に接続されている。キャパシタＣ１と抵抗Ｒ２は直列に接続されており、抵抗Ｒ１とキャパシタＣ１及び抵抗Ｒ２は並列に接続されている。抵抗Ｒ１の他端及び一端がキャパシタＣ１に接続されている抵抗Ｒ２の他端は、増幅器Ａ１の負極側の入力端子及び抵抗Ｒ３の一端に接続されている。増幅器Ａ１の正極側の入力端子は、増幅器Ａ２の出力端子に接続されている。抵抗Ｒ３とキャパシタＣ２は直列に接続されている。一端が抵抗Ｒ３に接続されているキャパシタＣ２の他端は増幅器Ａ１の出力端子に接続されている。この増幅器Ａ１の出力が主制御器２１の出力、すなわち上で述べたように、制御信号Ｖeaになる。このように、制御部２に含まれる増幅器の数は２つであり、簡単な構成となっている。
【００６０】
ここで制御部２の動作を簡単に説明しておく。まず副制御器２２において、基準電圧電源４の基準電圧Ｖrefから、出力電圧Ｖoutに対して少なくとも微分制御要素を適用することにより得られる出力電圧の変動量（ｄＶout／ｄｔ）を差し引いて、基準電圧の補正を実施し、補正基準電圧Ｖref'として出力する。次に主制御器２１において、この補正基準電圧Ｖref'から少なくとも出力電圧Ｖoutを差し引くような演算を実施することにより、制御信号Ｖeaを生成し、出力する。
【００６１】
なお、より具体的には、副制御器２２では以下の（５）式のような演算が行われる。
【数７】
2005080424.tif 000009
ここで、ＰＤ１は副制御器２２の伝達関数を表し、比例制御要素Ｐ及び微分制御要素Ｄを含む。（５）式から、基準電圧電源４の基準電圧Ｖrefと出力電圧Ｖoutの差に微分制御要素及び比例制御要素を適用することにより基準電圧の補正が実施されていることがわかる。
【００６２】
また、主制御器２１では、副制御器２２の出力である補正基準電圧Ｖref'に基づいて、以下の（６）式のような演算が行われる。
【数８】
2005080424.tif 000010
【００６３】
従来のＰＩＤ制御では、ＰＩＤ制御要素を含む回路は基準電圧Ｖrefに基づいて処理を行っている。それに対して、本発明では（６）式のように、補正基準電圧Ｖref'に基づいて処理を行っている。
【００６４】
さらに、制御部２全体では、（５）式を（６）式に代入して得られる以下の（７）式のような演算が行われる。
【数９】
2005080424.tif 000011
【００６５】
すなわち、制御部２全体の伝達関数は、主制御器２１の伝達関数ＰＩＤと副制御器２２の伝達関数ＰＤ１と伝達関数ＰＩＤ及び伝達関数ＰＤ１の積との和で表される。この伝達関数の詳細は後に述べるが、従来の伝達関数より次数が上がっており、それによる制御能力の向上も図られている。
【００６６】
図３に示した制御部２は、少なくともＰＩＤ制御要素を実現する主制御器２１に、少なくとも微分制御要素を実現する副制御器２２を追加した構成になっている。また、後に詳述するが、ブロック線図上においても、少なくともＰＩＤ制御要素を実現する伝達関数に、少なくとも微分制御要素を実現する伝達関数を追加する構成になっている。一方、従来技術の欄の図４０に示したブロック線図に、少なくとも微分制御要素を実現する回路（以下微分回路）を追加する方法は多数存在し、そのブロック線図を実現する回路構成はそれぞれ異なっている。そこで、以下にブロック線図上での微分回路の追加方法の例を３つ挙げ、それぞれがどのような回路構成で実現できるかを考察する。
【００６７】
図４は、１つ目の例であり、ＰＩＤ制御要素にＰＤ制御要素を直列に追加した構成のブロック線図を示す。すなわち、出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）がＰＩＤ制御要素を実現する回路の伝達関数ＰＩＤ（４０１）に入力される。この伝達関数ＰＩＤ（４０１）の出力は、微分制御要素を含む伝達関数ＰＤ１（４０２）に入力される。この伝達関数ＰＤ１（４０２）の出力は、フィードフォワードされた基準電圧Ｖrefと加算されて、加算結果が制御対象の伝達関数Ｇp（４０３）に入力され、当該伝達関数Ｇp（４０３）の出力が出力電圧Ｖoutとなる。
【００６８】
このようなブロック線図を実現する制御部２ｐの回路構成の一例を図５に示す。なお、図５は概念図であり、実際の接続関係を表すものではないので、動作のみを説明する。まず、演算回路Ａp１は基準電圧Ｖrefと出力電圧Ｖoutの入力に対してＰＤ制御要素を適用し、
Ｖref＋ＰＤ（Ｖref−Ｖout）
を出力する。次に回路Ａp２は回路Ａp１の出力から基準電圧Ｖrefを引き算し、
ＰＤ（Ｖref−Ｖout）
を出力する。回路Ａp３は回路Ａp２の出力の極性を反転し、
−ＰＤ（Ｖref−Ｖout）
を出力する。回路Ａp４は基準電圧Ｖrefと回路Ａp３の入力に対してＰＩＤ制御要素を適用し、
Ｖref＋ＰＩＤ[Ｖref−{−ＰＤ（Ｖref−Ｖout）}]
＝Ｖref＋ＰＩＤ・Ｖref＋ＰＩＤ・ＰＤ（Ｖref−Ｖout）
を出力する。一方、回路Ａp５は基準電圧Ｖrefの入力に対してＰＩＤ制御要素を適用し、
−ＰＩＤ・Ｖref
を出力する。そして、回路Ａp６は回路Ａp４と回路Ａp５入力を加算し、
Ｖref＋ＰＩＤ・ＰＤ（Ｖref−Ｖout）
を出力信号Ｖeaとして出力する。
【００６９】
このように、制御部２ｐは複雑な処理を実施する。また、上で述べたような処理を実施するためには、回路Ａp１乃至Ａp６に、それぞれ少なくとも増幅器が１つずつは必要であり、実際の回路構成も複雑なものになる。
【００７０】
次に、２つ目の例のブロック線図を図６に示す。図６に示した例は、ＰＩＤ制御要素とＰＤ制御要素との積に、ＰＤ制御要素を並列に追加した構成である。
【００７１】
図６のブロック線図では、基準電圧Ｖrefが微分制御要素を含む回路の伝達関数ＰＤ１（６０１）に入力される。また、出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）がＰＩＤ制御要素とＰＤ制御要素の積を実現する回路の伝達関数ＰＩＤ・ＰＤ１（６０２）に入力される。この伝達関数ＰＩＤ・ＰＤ１（６０２）の出力及び伝達関数ＰＤ１（６０１）の出力の加算結果に、さらにフィードフォワードされた基準電圧Ｖrefが加算されて、この加算結果が制御対象の伝達関数Ｇp（６０３）に入力され、当該伝達関数Ｇp（６０３）の出力が出力電圧Ｖoutとなる。このように、図６に示したブロック線図は、従来技術の欄で図４７（ａ）に示したブロック線図と似たような構成となっている。
なお、制御部全体では以下のような演算が行われている。
【数１０】
2005080424.tif 000012
【００７２】
図６に示したようなブロック線図を実現する制御部２ｑの回路構成の一例を図７に示す。制御部２ｑは、抵抗Ｒq１乃至Ｒq１０と、キャパシタＣq１乃至Ｃq３と、増幅器Ａq１乃至Ａq４と、基準電圧電源４q１及び４q２とを含む。なお、抵抗Ｒq１乃至Ｒq３と、キャパシタＣq１及びＣq２と、増幅器Ａq１とは、ＰＩＤ制御要素を実現する制御器２１qを構成する。また、抵抗Ｒq４乃至Ｒq６と、キャパシタＣq３と、増幅器Ａq２とは、ＰＤ制御要素を実現する制御器２２qを構成する。
【００７３】
抵抗Ｒq１及びキャパシタＣq１の一端は、制御対象の負荷の正極側端子に接続されている。キャパシタＣq１と抵抗Ｒq２は直列に接続されており、抵抗Ｒq１とキャパシタＣq１及び抵抗Ｒq２とは並列に接続されている。抵抗Ｒq１の他端及び一端がキャパシタＣq１に接続されている抵抗Ｒq２の他端は、増幅器Ａq１の負極側の入力端子及び抵抗Ｒq３の一端に接続されている。一端が抵抗Ｒq３に接続されているキャパシタＣq２の他端は増幅器Ａq１の出力端子に接続されている。また、増幅器Ａq１の出力端子は抵抗Ｒq７の一端に接続されている。増幅器Ａq１の正極側の入力端子は、基準電圧電源４q２の正極側端子及びに増幅器Ａq３の負極側の入力端子に接続されている。基準電圧電源４q２の負極側端子は接地されている。増幅器Ａq３の正極側の入力端子は当該増幅器Ａq３の出力端子に接続されている。また、増幅器Ａq３の出力端子は抵抗Ｒq８の一端に接続されている。抵抗Ｒq８の他端は抵抗Ｒq９の一端及び増幅器Ａq４の正極側の入力端子に接続されている。抵抗Ｒq９の他端は接地されている。一端が増幅器Ａq１の出力端子に接続されている抵抗Ｒq７の他端は、増幅器Ａq４の負極側の入力端子及び抵抗Ｒq１０の一端に接続されている。抵抗Ｒq１０の他端は増幅器Ａq４の出力端子に接続されている。
【００７４】
制御器２２ｑに含まれる抵抗Ｒq４及びキャパシタＣq３の一端は、増幅器Ａq４の出力端子に接続されている。キャパシタＣq３と抵抗Ｒq５は直列に接続されており、抵抗Ｒq４とキャパシタＣq３及び抵抗Ｒq５とは並列に接続されている。抵抗Ｒq４の他端及び一端がキャパシタＣq３に接続されている抵抗Ｒq５の他端は、増幅器Ａq２の負極側の入力端子及び抵抗Ｒq６の一端に接続されている。増幅器Ａq２の正極側の入力端子は、基準電圧電源４q１の正極側端子に接続されている。基準電圧電源４q１の負極側端子は接地されている。抵抗Ｒq６の他端は増幅器Ａq２の出力端子に接続されている。この増幅器Ａq２の出力が制御部２ｑの出力である制御信号Ｖeaになる。
【００７５】
このように、図６に示したようなブロック線図を実現する制御部２ｑは、増幅器が４つも含まれる複雑な構成となってしまう。
【００７６】
さらに、３つ目の例のブロック線図を図８に示す。図８に示した例は、ＰＩＤ制御要素とＰＤ制御要素との積に、ＰＩＤ制御要素を並列に追加した構成である。このように、図８に示したブロック線図は、従来技術の欄で図４７（ａ）に示したブロック線図と似たような構成となっている。
【００７７】
図８のブロック線図では、基準電圧ＶrefがＰＩＤ制御要素を実現する回路の伝達関数ＰＩＤ（８０１）に入力される。また、出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）がＰＩＤ制御要素とＰＤ要素の積を実現する回路の伝達関数ＰＩＤ・ＰＤ１（８０２）に入力される。この伝達関数ＰＩＤ・ＰＤ１（８０２）の出力及び伝達関数ＰＩＤ（８０１）の出力の加算結果に、さらにフィードフォワードされた基準電圧Ｖrefが加算されて、この加算結果が制御対象の伝達関数Ｇp（８０３）に入力され、当該伝達関数Ｇp（８０３）の出力が出力電圧Ｖoutとなる。
なお、制御部全体では以下のような演算が行われている。
【数１１】
2005080424.tif 000013
【００７８】
図８に示したようなブロック線図を実現する制御部２ｒの回路構成の一例を図９に示す。制御部２ｒは、抵抗Ｒr１乃至Ｒr１０と、キャパシタＣr１乃至Ｃr３と、増幅器Ａr１乃至Ａr４と、基準電圧電源４r１及び４r２とを含む。なお、抵抗Ｒr１乃至Ｒr３と、キャパシタＣr１及びＣr２と、増幅器Ａr１とは、ＰＩＤ制御要素を実現する制御器２１rを構成する。また、抵抗Ｒr４乃至Ｒr６と、キャパシタＣr３と、増幅器Ａr２とは、ＰＤ制御要素を実現する制御器２２rを構成する。
【００７９】
抵抗Ｒr４及びキャパシタＣr３の一端は、制御対象の負荷の正極側端子に接続されている。キャパシタＣr３と抵抗Ｒr５は直列に接続されており、抵抗Ｒr４とキャパシタＣr３及び抵抗Ｒr５とは並列に接続されている。抵抗Ｒr４の他端及び一端がキャパシタＣr３に接続されている抵抗Ｒr５の他端は、増幅器Ａr２の負極側の入力端子及び抵抗Ｒr６の一端に接続されている。抵抗Ｒr６の他端は増幅器Ａr２の出力端子に接続されている。また、増幅器Ａr２の出力端子は抵抗Ｒr７の一端に接続されている。増幅器Ａr２の正極側の入力端子は、基準電圧電源４r２の正極側端子及びに増幅器Ａr３の負極側の入力端子に接続されている。基準電圧電源４r２の負極側端子は接地されている。増幅器Ａr３の正極側の入力端子は当該増幅器Ａr３の出力端子に接続されている。また、増幅器Ａr３の出力端子は抵抗Ｒr８の一端に接続されている。抵抗Ｒr８の他端は抵抗Ｒr９の一端及び増幅器Ａr４の正極側の入力端子に接続されている。抵抗Ｒr９の他端は接地されている。一端が増幅器Ａr２の出力端子に接続されている抵抗Ｒr７の他端は、増幅器Ａr４の負極側の入力端子及び抵抗Ｒr１０の一端に接続されている。抵抗Ｒr１０の他端は増幅器Ａr４の出力端子に接続されている。
【００８０】
制御器２１ｒに含まれる抵抗Ｒr１及びキャパシタＣr１の一端は、増幅器Ａr４の出力端子に接続されている。キャパシタＣr１と抵抗Ｒr２は直列に接続されており、抵抗Ｒr１とキャパシタＣr１及び抵抗Ｒr２とは並列に接続されている。抵抗Ｒr１の他端及び一端がキャパシタＣr１に接続されている抵抗Ｒr２の他端は、増幅器Ａr１の負極側の入力端子及び抵抗Ｒr３の一端に接続されている。抵抗Ｒr３とキャパシタＣr２は直列に接続されている。一端が抵抗Ｒr３に接続されているキャパシタＣr２の他端は、増幅器Ａr１の出力端子に接続されている。この増幅器Ａr１の出力が制御部２ｒの出力である制御信号Ｖeaになる。
【００８１】
このように、図８に示したようなブロック線図を実現する制御部２ｒは、増幅器が４つも含まれる複雑な構成となってしまう。
【００８２】
以上のように３つの方法にて、少なくとも微分制御要素を含む伝達関数を追加する態様について説明したが、そのいずれにおいても、実際の回路構成は図３で示した本発明に係る回路構成よりも複雑になり、また伝達関数からの実回路化が困難となっていることが分かる。
【００８３】
一方、上で述べた（７）式に対応するブロック線図は図１０のようになり、さらに図１０を等価に変形すると図１１に示すような、図３に示した回路図に対応するブロック線図を得ることができる。図１０のブロック線図に示すように、本発明においては、上で述べた３つの方法とは異なる方法にて、微分制御要素を含むＰＤ制御要素を追加している。すなわち、ＰＩＤ制御要素に、ＰＩＤ制御要素とＰＤ制御要素の積と、ＰＤ制御要素とを並列に追加している。
【００８４】
図１０のブロック線図を詳述すると、出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）が、主制御器２１の伝達関数ＰＩＤ（１００１）と、副制御器２２の伝達関数ＰＤ１（１００２）と、伝達関数ＰＩＤ（１００１）及び伝達関数ＰＤ１（１００２）の積を表す伝達関数ＰＩＤ・ＰＤ１（１００３）に入力される。伝達関数ＰＩＤ（１００１）の出力と、伝達関数ＰＤ１（１００２）の出力と、伝達関数ＰＩＤ・ＰＤ１（１００３）の出力の加算結果に、さらにフィードフォワードされた基準電圧Ｖrefが加算される。そして、この加算結果が制御対象の伝達関数Ｇp（１００４）に入力され、当該伝達関数Ｇp（１００４）の出力が出力電圧Ｖoutとなる。
【００８５】
図１０に示したブロック線図は、図１１のように変形できる。図１１は、図１０に示したブロック線図と等価なブロック線図である。また、図３に示した本発明に係る回路に直接対応する。なお、伝達関数ＰＤ１（１１０１）及び伝達関数ＰＩＤ（１１０２）は、それぞれ図１０に示した伝達関数ＰＤ１（１００２）及び伝達関数ＰＩＤ（１００１）と同じである。
【００８６】
まず、出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）が、伝達関数ＰＤ１（１１０１）に入力される。この伝達関数ＰＤ１（１１０１）の出力は、フィードフォワードされた基準電圧Ｖrefと加算されて、この加算結果が補正基準電圧Ｖref'になる。また、出力電圧Ｖoutが負帰還されて補正基準電圧Ｖref'から引き算され、その結果である（Ｖref'−Ｖout）が、伝達関数ＰＩＤ（１１０２）に入力される。この伝達関数ＰＩＤ（１１０２）の出力は、フィードフォワードされた補正基準電圧Ｖref'と加算されて、加算結果が制御信号Ｖeaになる。この制御信号Ｖeaが制御対象の伝達関数Ｇp（１１０３）に入力され、当該伝達関数Ｇp（１１０３）の出力が出力電圧Ｖoutとなる。なお、制御部全体においては、先に示した（７）式のような演算が行われる。
【００８７】
ここで、伝達関数ＰＩＤは以下の（８）式で、伝達関数ＰＤ１は（９）式で、伝達関数ＰＩＤ及び伝達関数ＰＤ１の積である伝達関数ＰＩＤ・ＰＤ１は（１０）式で、制御部全体の伝達関数であるＰＩＤ＋ＰＤ１＋ＰＩＤ・ＰＤ１は（１１）式で表せる。
【数１２】
2005080424.tif 000014
（ａ0、b0、b1、b2、z1、z2、d0、e0及びe1は係数）
ここで、副制御器の伝達関数ＰＤ１及び主制御器の伝達関数ＰＩＤと抵抗Ｒ１乃至Ｒ６及びキャパシタＣ１乃至Ｃ３との関係は、以下の（１２）及び（１３）式のとおりである。
【数１３】
2005080424.tif 000015
よって（８）、（９）、（１２）及び（１３）式より、以下の（１４）式の関係が成り立つ。
【数１４】
2005080424.tif 000016
なお、一般的な３次の伝達関数は以下のように表せる。
【数１５】
2005080424.tif 000017
よって、（１１）、（１４）及び（１５）式より、以下の（１６）式の関係が成り立つ。
【数１６】
2005080424.tif 000018
【００８８】
本発明の特徴の一つは、制御部全体の伝達関数が、３次以上の伝達関数であり、且つ（１１）式のように表すことができる点にある。すなわち、分母が因数分解されており、分子の３つの項がそれぞれ３次の多項式を因数分解した形が特徴である。これは、（８）式、（９）式及び（１０）式をそのまま通分して加算した形である。（８）乃至（１０）式では、分子及び分母はきれいに因数分解されており、因数分解の結果を崩さずに加算すれば、（１１）式のようになる。従って、ＰＩＤ制御要素を実現する主制御器の伝達関数が（８）式のように表すことができ、且つＰＤ制御要素を実現する副制御器の伝達関数が（９）式のように表すことができれば、自動的に（１１）式を得ることができる。ところで、（８）式の実回路との関係は（１３）式で表され、（９）式の実回路との関係は（１２）式で表される。（１２）式及び（１３）式の係数をまとめた（１４）式を見れば明らかなように、各係数と抵抗値及び容量値との関係は比較的簡単である。また、副制御器に含まれる回路要素の回路定数は主制御器の伝達関数には影響は無く、さらに主制御器に含まれる回路要素の回路定数は副制御器の伝達関数には影響は無い。
【００８９】
以上述べたように、本発明の特徴の一つである（１１）式のように伝達関数が表される場合には、主制御器と副制御器とは別個に設計することができ、主制御器及び副制御器のそれぞれの伝達関数から回路化することも比較的容易になる。すなわち、制御器全体としても、柔軟な設計ができ、設計しやすくなっている。
【００９０】
なお、図３は本発明の一例を示すものであって、主制御器にはＰＩＤ制御要素、ＰＩＩＤ制御要素（ＰＩＤ制御要素に積分制御要素をさらに追加したもの）を用いることも可能である。さらに副制御器にはＰＤ制御要素、ＰＩＤ制御要素を用いることも可能である。以下これらの例について具体的に述べる。
【００９１】
［実施の形態１］
本発明の第１の実施の形態に係る電源装置の回路構成を図１２に示す。図１２に示すように第１の実施の形態に係る電源装置１は、降圧型の電源装置であって、制御部２と、ＬＣフィルタ部３１と電力変換部３２と負荷Ｒoとを含む制御対象３から構成される。
【００９２】
電力変換部３２は、ダイオードＤと、駆動回路３２１と、ＰＷＭ制御回路３２２と、ＭＯＳＦＥＴ３２３と、入力電源３２４とから構成される。ＰＷＭ制御回路３２２の入力は制御部２の増幅器Ａ１の出力端子に接続される。ＰＷＭ制御回路３２２の出力は駆動回路３２１に接続される。駆動回路３２１の出力は、ＭＯＳＦＥＴ３２３のゲートに接続される。ＭＯＳＦＥＴ３２３のドレインは、入力電源３２４の正極側端子に接続されており、ソースはダイオードＤのカソード及びＬＣフィルタ部３１のチョークコイルＬに接続されている。
【００９３】
入力電源３２４の負極側端子及びダイオードＤのアノードは接地されている。ＬＣフィルタ部３１は、チョークコイルＬと、チョークコイルＬの等価直列抵抗である抵抗ＲLと、キャパシタＣと、キャパシタＣの等価直列抵抗である抵抗Ｒcとが含まれる。その一端がＭＯＳＦＥＴ３２３のソース及びダイオードＤのカソードに接続されているチョークコイルＬの他端は、抵抗ＲLを介してキャパシタＣの一端及び負荷Ｒoの正極側端子に接続されている。キャパシタＣの他端は、抵抗Ｒcを介して接地されている。
【００９４】
制御部２の構成は発明の原理の欄で図３に示した制御部２と同じであり、詳細は省略する。なお上で述べたが、制御部２は、オペアンプ１つを含み且つＰＩＤ制御要素を実現する主制御器２１と、オペアンプ１つを含み且つＰＤ制御要素を実現する副制御器２２とを含む。
【００９５】
電源装置１の動作を簡単に説明すると、制御部２は負荷Ｒoに現れる出力電圧Ｖoutと基準電圧Ｖrefに基づいて制御信号Ｖeaを生成する。この制御信号ＶeaはＰＷＭ制御回路３２２において別途入力される三角波やノコギリ波等の信号と比較され、制御信号Ｖeaの電圧に応じたパルス幅の信号が出力される。ＰＷＭ制御回路３２２の出力信号は駆動回路３２１を介してＭＯＳＦＥＴ３２３をオン又はオフする。入力電源３２４の入力電圧Ｖinは、ＭＯＳＦＥＴ３２４のオン及びオフに従って変換され、ＬＣフィルタ部３１により平滑化されて負荷Ｒoに出力電圧Ｖoutとして出力される。これにより出力電圧Ｖoutを基準電圧Ｖrefに一致させるような制御がなされる。
【００９６】
制御部２の動作については、まず副制御器２２において、基準電圧電源４の基準電圧Ｖrefと出力電圧Ｖoutの差にＰＤ制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Ｖref'として出力される。基準電圧Ｖrefと出力電圧Ｖoutの差に微分制御要素を適用するとき、出力電圧Ｖoutの変動量に応じた電圧が生成され、これにより補正基準電圧Ｖref'が生成される。次に主制御器２１において、この補正基準電圧Ｖref'と出力電圧Ｖoutの差にＰＩＤ制御要素を適用することにより、制御信号Ｖeaを生成し、出力する。
【００９７】
なお、増幅器Ａ１及びＡ２に着目すると、副制御器２２に含まれる増幅器Ａ２は基準電圧Ｖrefと出力電圧Ｖoutの変動量とに応じた電圧を出力し、主制御器２１に含まれる増幅器Ａ１は増幅器Ａ２の出力と出力電圧Ｖoutとに応じた電圧を出力する。
【００９８】
図１２に示した電源装置１のブロック線図は図１１に示した通りである。すなわち、出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）が、伝達関数ＰＤ１（１１０１）に入力される。この伝達関数ＰＤ１（１１０１）の出力は、フィードフォワードされた基準電圧Ｖrefと加算されて、この加算結果が補正基準電圧Ｖref'になる。また、出力電圧Ｖoutが負帰還されて補正基準電圧Ｖref'から引き算され、その結果である（Ｖref'−Ｖout）が、伝達関数ＰＩＤ（１１０２）に入力される。この伝達関数ＰＩＤ（１１０２）の出力は、フィードフォワードされた補正基準電圧Ｖref'と加算されて、加算結果が制御信号Ｖeaになる。この制御信号Ｖeaが制御対象の伝達関数Ｇp（１１０３）に入力され、当該伝達関数Ｇp（１１０３）の出力が出力電圧Ｖoutとなる。
【００９９】
上でも述べたが、図１１は、図１０のように等価的に変形できる。すなわち、出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）が、主制御器２１の伝達関数ＰＩＤ（１００１）と、副制御器２２の伝達関数ＰＤ１（１００２）と、伝達関数ＰＩＤ（１００１）及び伝達関数ＰＤ１（１００２）の積を表す伝達関数ＰＩＤ・ＰＤ１（１００３）に入力される。伝達関数ＰＩＤ（１００１）の出力と、伝達関数ＰＤ１（１００２）の出力と、伝達関数ＰＩＤ・ＰＤ１（１００３）の出力の加算結果に、さらにフィードフォワードされた基準電圧Ｖrefが加算される。そして、この加算結果が制御対象の伝達関数Ｇp（１００４）に入力され、当該伝達関数Ｇp（１００４）の出力が出力電圧Ｖoutとなる。
【０１００】
なお、副制御器２２では先に示した（５）式のような演算が行われ、主制御器２１では（６）式のような演算が行われる。また、制御部２全体においては、（７）式のような演算が行われる。
【０１０１】
ここで、主制御器２１の伝達関数ＰＩＤは（８）式に、副制御器２２の伝達関数ＰＤ１は（９）式に、伝達関数ＰＩＤ及び伝達関数ＰＤ１の積である伝達関数ＰＩＤ・ＰＤ１は（１０）式に、制御部全体の伝達関数であるＰＩＤ＋ＰＤ１＋ＰＩＤ・ＰＤ１は（１１）式に示したとおりである。このように伝達関数は３次となり、従来のＰＩＤ制御器の次数よりも高くなっている。
【０１０２】
ここで、伝達関数ＰＤ１及び伝達関数ＰＩＤと抵抗Ｒ１乃至Ｒ６及びキャパシタＣ１乃至Ｃ３との関係は（１２）及び（１３）式に示したとおりである。よって（８）、（９）、（１２）及び（１３）式より、（１４）式に示した関係が成り立つ。
【０１０３】
ここで、（１１）式は、本実施の形態の特徴的な式となっており、制御部２の伝達関数がこのように表せることにより、主制御器２１の伝達関数は（８）式、副制御器２２の伝達関数は（９）式のように定まる。さらに主制御器２１及び副制御器２２とそれぞれに含まれる抵抗の値及びキャパシタの容量値との関係も（１２）及び（１３）式のように明確に表せるので、主制御器２１及び副制御器２２は個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
【０１０４】
以下図１３乃至図１９を用いて、本発明の第１の実施の形態に係る電源装置１の安定性及び高速応答性を説明する。まず図１３に、電源装置１と従来の電源装置の一巡伝達関数のボード線図を示す。以下本実施の形態における「従来の電源装置」とは、図４４において太線４４０１及び４４０３で示したような周波数特性をもつ電源装置とする。すなわち、ＬＣフィルタの共振周波数とゲイン交差周波数との間の周波数帯域に、位相が大きく遅れるトラップポイントを設けたような特性をもつ電源装置である。但し、図１３においては、安定性を考慮し、図４４に示した特性よりも若干ゲイン交差周波数を低く設定するよう回路定数を調整している。
【０１０５】
図１３において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。また、点線１３０７はスイッチング周波数（約３００ｋＨｚ）を示す。太線１３０１は電源装置１のゲインの周波数特性を、実線１３０２は従来の電源装置のゲインの周波数特性を、太線１３０３は電源装置１の位相の周波数特性を、実線１３０４は従来の電源装置の位相の周波数特性を示す。
【０１０６】
従来の電源装置のゲイン交差周波数が約１３０ｋＨｚであるのに対して、電源装置１のゲイン交差周波数は約１８０ｋＨｚとなっており、ともにスイッチング周波数の３００ｋＨｚの１／１０を超える設定となっている。また、従来の電源装置の位相余裕が矢印１３０５に示すように約５５°であるのに対して、電源装置１の位相余裕は約９０°となっている。すなわち、電源装置１は従来の電源装置に比して、より高いゲイン周波数を設定しているにもかかわらず、安定性がさらに増している。すなわち、高い安定性を保持しつつ、高速応答を実現している。
【０１０７】
図１４に、従来の電源装置における負荷急変時の出力電圧Ｖout及び出力電流Ｉoの変化を示す。図１４において、上段は出力電圧Ｖoutの変化を示し、下段は出力電流Ｉoの変化を示す。１．０ｍｓから１．５ｍｓまでは、出力電流Ｉoは１Ａで一定であるが、出力電圧Ｖoutは点線枠１４０１で示したように振幅が大きくなっている。すなわち、不安定になっている。また、１．５ｍｓの時点で負荷が急変し、出力電流Ｉoが１０Ａへ急増すると、出力電圧Ｖoutは約５８ｍＶ幅の振れを一瞬生じている。１．５ｍｓから２．５ｍｓの間、すなわち出力電流Ｉoが１０Ａである間は、出力電圧Ｖoutは安定している。しかし、２．５ｍｓの時点で再び出力電流Ｉoが１Ａに低下すると、出力電圧Ｖoutは一瞬の振れを生じた後、点線枠１４０２で示したように再び不安定になる。点線枠１４０１及び１４０２に示した不安定な状態は、ゲイン交差周波数を高く設定し過ぎた影響と考えられる。なお、出力電流Ｉoの立ち上がり時間は約１．５μｓであり、立ち下がり時間は０．２μｓとしている。
【０１０８】
一方図１５に、図１４に示した出力電流Ｉoの変化と同じ条件下での、電源装置１における負荷急変時の出力電圧Ｖout及び出力電流Ｉoの変化を示す。図１５において、上段は出力電圧Ｖoutの変化を示し、下段は出力電流Ｉoの変化を示す。１．０ｍｓから１．５ｍｓまでは、出力電流Ｉoは１Ａで一定であり、出力電圧Ｖoutは２Ｖを中心とした電圧で安定している。１．５ｍｓの時点で負荷が急変し、出力電流Ｉoが１０Ａへ急増すると、出力電圧Ｖoutは約２７ｍＶ幅の振れを一瞬生じるが、その後は１．５ｍｓまでと同様に安定している。この一瞬の振れ幅は、従来の電源装置の半分程度に改善されている。その後、２．５ｍｓの時点において出力電流Ｉoが１０Ａから１Ａへ低下しても、出力電圧Ｖoutは一瞬の振れを生じた後、安定した動作をしている。このように、電源装置１は出力電流の値にかかわらず安定的な動作をしている。また、出力電流Ｉoが立ち上がる際の出力電圧Ｖoutの振幅も従来の電源装置に比して小さくなっているので、出力電圧Ｖoutが目標電圧に回復する時間も短くて済む。すなわち、応答性も向上している。
【０１０９】
次に、従来の電源装置のゲイン交差周波数の設定を、図１４及び図１５に示したような負荷の急変に対して安定的に動作するまで低くした電源装置（以下本実施の形態において電源装置Ｃと呼ぶ）を想定してみる。
【０１１０】
図１６に、電源装置１と電源装置Ｃの一巡伝達関数のボード線図を示す。図１６において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。また、点線１６０７はスイッチング周波数（約３００ｋＨｚ）を示す。太線１６０１及び太線１６０３は、それぞれ電源装置１のゲインの周波数特性及び位相の周波数特性を示し、これらは図１３に示した特性と同じである。すなわち、電源装置１の位相余裕は矢印１６０６に示すように約９０°となっている。実線１６０２及び実線１６０４は、それぞれ電源装置Ｃのゲインの周波数特性及び位相の周波数特性を示す。電源装置Ｃのゲイン交差周波数は約９３ｋＨｚとなり、位相余裕は矢印１６０５に示すように約５３°となる。すなわち、電源装置１は安定性を重視した電源装置Ｃに比しても、より高い安定性を持っていることがわかる。
【０１１１】
なお、電源装置Ｃにおける負荷急変時の出力電圧Ｖout及び出力電流Ｉoの変化は、図１７に示すような特性になる。１．０ｍｓから１．５ｍｓまでは、出力電流Ｉoは１Ａで一定であり、出力電圧Ｖoutは２Ｖを中心とした電圧で安定している。１．５ｍｓの時点で負荷が急変し、出力電流Ｉoが１０Ａへ急増すると、出力電圧Ｖoutは約４０ｍＶ幅の振れを一瞬生じ、その後は安定している。２．５ｍｓの時点において出力電流Ｉoが１０Ａから１Ａへ低下すると、出力電圧Ｖoutは一瞬の振れを生じた後に安定する。このように電源装置Ｃは出力電流の値にかかわらず安定的な動作をしている。しかし、出力電流Ｉoが立ち上がる際の出力電圧Ｖoutの振幅は電源装置１ほど小さくなっていないので、応答性は電源装置１よりも劣る。
【０１１２】
ここで、図１８及び図１９を用いて、負荷急変時における応答性についてさらなる比較をしてみる。図１８は、電源装置Ｃの負荷急変特性を示す図であり、図１７よりも短い時間幅で特性を示している。また、出力電圧Ｖoutについても、図１７より細かい目盛り表示となっており、変化の詳細が読み取れるようになっている。図１８において、上段は出力電圧Ｖoutの変化を示し、下段は出力電流Ｉoの変化を示す。負荷の急変に伴う出力電圧Ｖout及び出力電流Ｉoの変化の概略は、図１７に示したとおりなので省略し、ここでは矢印１８０１に示す負荷急変時の出力電圧Ｖoutの落ち込みのみに注目する。矢印１８０１に示すように、出力電圧Ｖoutの落ち込みは約２９ｍＶとなっている。
【０１１３】
次に、図１９に電源装置１の負荷急変特性を示す。図１９も、図１８と同様に、出力電圧Ｖoutの変化及び時間について詳細な表示をしている。図１９において、上段は出力電圧Ｖoutの変化を示し、下段は出力電流Ｉoの変化を示す。また、図１８と同様に、ここでも矢印１９０１に示す負荷急変時の出力電圧Ｖoutの落ち込みのみに注目する。矢印１９０１に示すように、出力電圧Ｖoutの落ち込みは約１８ｍＶとなっており、図１８に示した特性に比して小さくなっている。すなわち、電源装置１は従来の電源装置に比して、優れた応答性を示している。
【０１１４】
［実施の形態２］
次に、第１の実施の形態における電源装置１の主制御器にさらにローパスフィルタを形成するための積分制御要素を追加した場合の例を説明する。本発明の第２の実施の形態に係る電源装置に含まれる制御部２ａの構成を図２０に示す。第２の実施の形態に係る電源装置は、制御部２ａと図示しない制御対象とにより構成されるが、制御対象の構成は第１の実施の形態に係る電源装置１と同じであるので、図２０では制御部２ａの構成のみを示す。なお、後に述べる第３乃至第８の実施の形態においても同様に制御部の構成のみを示すものとする。
【０１１５】
制御部２ａは主制御器２１ａと副制御器２２ａと基準電圧電源４ａとを含む。副制御器２２ａには出力電圧Ｖoutと基準電圧Ｖrefとが入力される。主制御器２１ａには出力電圧Ｖoutと副制御器２２ａの出力電圧Ｖref'が入力される。この主制御器２１ａの出力が制御部２ａの出力である制御信号Ｖeaとなる。
【０１１６】
副制御器２２ａの構成は、第１の実施の形態の欄で図１２に示した副制御器２２の構成と同じであるので、副制御器２２ａ内の接続関係の説明は省略する。
【０１１７】
主制御器２１ａは、第１の実施の形態の欄で図１２に示した主制御器２１に、さらにローパスフィルタを形成するためのキャパシタＣi１を追加した構成となっている。すなわち、主制御器２１が実現していたＰＩＤ制御要素に積分制御要素（Ｉ）が追加されることになるので、主制御器２１ａが実現する制御要素はＰＩＩＤ制御要素と表現できる。主制御器２１ａには、抵抗Ｒ１乃至Ｒ３とキャパシタＣ１、Ｃ２及びＣi１と増幅器Ａ１が含まれる。抵抗Ｒ１及びキャパシタＣ１の一端は図示しない負荷の正極側端子に接続されている。キャパシタＣ１と抵抗Ｒ２とは直列に接続されており、抵抗Ｒ１とキャパシタＣ１及び抵抗Ｒ２とは並列に接続されている。抵抗Ｒ１の他端及び一端がキャパシタＣ１に接続されている抵抗Ｒ２の他端は、増幅器Ａ１の負極側の入力端子と抵抗Ｒ３の一端とキャパシタＣi１の一端とに接続されている。増幅器Ａ１の正極側の入力端子は、副制御器２２ａに含まれる増幅器Ａ２の出力端子に接続されている。抵抗Ｒ３とキャパシタＣ２とは直列に接続されており、キャパシタＣi１と抵抗Ｒ３及びキャパシタＣ２とは並列に接続されている。一端が抵抗Ｒ３に接続されているキャパシタＣ２の他端とキャパシタＣi１の他端は、増幅器Ａ１の出力端子に接続されている。この増幅器Ａ１の出力が主制御器２１ａの出力、すなわち上で述べたように、制御信号Ｖeaになる。
【０１１８】
制御部２ａは、増幅器１つを含み且つＰＩＩＤ制御要素を実現する主制御器２１ａと、増幅器１つを含み且つＰＤ制御要素を実現する副制御器２２ａとを含む。このように、制御部２ａ全体の構成は、第１の実施の形態と同様に簡単なものになっている。
【０１１９】
電源装置全体の動作は第１の実施の形態に係る電源装置１の動作と同じであるので説明を省略し、ここでは制御部２ａの動作についてのみ説明する。まず副制御器２２ａにおいて、基準電圧電源４ａの基準電圧Ｖrefと出力電圧Ｖoutの差にＰＤ制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Ｖref'として出力される。基準電圧Ｖrefと出力電圧Ｖoutの差に微分制御要素を適用するとき、出力電圧Ｖoutの変動量に応じた電圧が生成され、これにより補正基準電圧Ｖref'が生成される。次に主制御器２１ａにおいて、この補正基準電圧Ｖref'と出力電圧Ｖoutの差にＰＩＩＤ制御要素を適用することにより、制御信号Ｖeaを生成し、出力する。
【０１２０】
なお、増幅器Ａ１及びＡ２に着目すると、副制御器２２ａに含まれる増幅器Ａ２は基準電圧Ｖrefと出力電圧Ｖoutの変動量とに応じた電圧を出力し、主制御器２１ａに含まれる増幅器Ａ１は増幅器Ａ２の出力と出力電圧Ｖoutとに応じた電圧を出力する。
【０１２１】
本実施の形態に係る電源装置をブロック線図で表すと図２１のようになる。図１１に示した本発明の原理に係るブロック線図と比較すると、主制御器の伝達関数がＰＩＤ制御要素からＰＩＩＤ制御要素に置換されている点が異なっている。すなわち、出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）が、副制御器２２ａの伝達関数ＰＤ１（２１０１）に入力される。この伝達関数ＰＤ１（２１０１）の出力は、フィードフォワードされた基準電圧Ｖrefと加算されて、加算結果が補正基準電圧Ｖref'になる。そして、出力電圧Ｖoutが負帰還されて補正基準電圧Ｖref'から引き算され、その結果である（Ｖref'−Ｖout）が、主制御器２１ａの伝達関数ＰＩＩＤ（２１０２）に入力される。この伝達関数ＰＩＩＤ（２１０２）の出力は、フィードフォワードされた補正基準電圧Ｖref'と加算されて、加算結果が制御信号Ｖeaになる。この制御信号Ｖeaが制御対象の伝達関数Ｇp（２１０３）に入力され、当該伝達関数Ｇp（２１０３）の出力が出力電圧Ｖoutとなる。
【０１２２】
図２１に示したブロック線図は、図２２のように変形できる。図２２は、図２１に示したブロック線図と等価なブロック線図である。すなわち、出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）が、主制御器２１ａの伝達関数ＰＩＩＤ（２２０１）と、副制御器２２ａの伝達関数ＰＤ１（２２０２）と、伝達関数ＰＩＩＤ（２２０１）及び伝達関数ＰＤ１（２２０２）の積である伝達関数ＰＩＩＤ・ＰＤ１（２２０３）に入力される。伝達関数ＰＩＩＤ（２２０１）の出力と、伝達関数ＰＤ１（２２０２）の出力と、伝達関数ＰＩＩＤ・ＰＤ１（２２０３）の出力の加算結果に、さらにフィードフォワードされた基準電圧Ｖrefが加算されて、加算結果が制御信号Ｖeaとなる。この制御信号Ｖeaが制御対象の伝達関数Ｇp（２２０４）に入力され、当該伝達関数Ｇp（２２０４）の出力が出力電圧Ｖoutとなる。
【０１２３】
なお、副制御器２２ａでは先に示した（５）式のような演算が行われ、主制御器２１ａでは以下の（１７）式のような演算が行われる。
【数１７】
2005080424.tif 000019
また、制御部２ａ全体においては、以下のような演算が行われる。
【数１８】
2005080424.tif 000020
【０１２４】
ここで、主制御器２１ａの伝達関数ＰＩＩＤは以下の（１８）式で、副制御器２２ａの伝達関数ＰＤ１は先に示した（９）式で、伝達関数ＰＩＩＤ及び伝達関数ＰＤ１の積である伝達関数ＰＩＩＤ・ＰＤ１は以下の（１９）式で、制御部２ａ全体の伝達関数であるＰＩＩＤ＋ＰＤ１＋ＰＩＩＤ・ＰＤ１は以下の（２０）式で表せる。
【数１９】
2005080424.tif 000021
（ａ0、ａ1、b0、b1、b2、ｐ0、ｐ1、z1、z2、d0、e0及びe1は係数）
このように伝達関数は４次となり、従来のＰＩＤ制御器の次数よりも高くなっている。
また、伝達関数と抵抗Ｒ１乃至Ｒ６及びキャパシタＣ１乃至Ｃ３並びにＣi１との関係は、伝達関数ＰＤ１については先に示した（１２）式のとおりであり、伝達関数ＰＩＩＤについては以下の（２１）式のとおりである。
【数２０】
2005080424.tif 000022
よって（９）、（１２）、（１８）及び（２１）式より、以下のような関係が成り立つ。
【数２１】
2005080424.tif 000023
【０１２５】
ここで、（２０）式は、本実施の形態の特徴的な式となっており、制御部２ａの伝達関数がこのように表せることにより、主制御器２１ａの伝達関数は（１８）式、副制御器２２ａの伝達関数は（９）式のように定まる。さらに主制御器２１ａ及び副制御器２２ａとそれぞれに含まれる抵抗の値及びキャパシタの容量値との関係も（２１）及び（１２）式のように明確に表せるので、主制御器２１ａ及び副制御器２２ａは個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
【０１２６】
以下図２３及び図２４を用いて、本発明の第２の実施の形態に係る電源装置の特性を説明する。まず図２３に、本実施の形態に係る電源装置の一巡伝達関数のボード線図を示す。図２３において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。また、点線２３０４はスイッチング周波数（約３００ｋＨｚ）を示す。
【０１２７】
本実施の形態に係る電源装置のゲイン交差周波数は約１８０ｋＨｚとなっており、スイッチング周波数の３００ｋＨｚの１／１０を超える設定となっている。また、位相余裕は矢印２３０１に示すように約８２°となっている。すなわち、本実施の形態に係る電源装置も、第１の実施の形態に係る電源装置１と同様に、高い安定性を保持しつつ高速応答を実現している。
【０１２８】
さらに、本実施の形態に係る電源装置には積分制御要素の追加によりローパスフィルタが形成されており、部分２３０２示す高周波帯域でゲインが下がっている。すなわち、高周波帯域におけるノイズの影響が低減されている。なお、部分２３０２と同じ周波数帯域で、部分２３０３に示すように位相が遅れているが、位相余裕には影響を与えていないので安定性に問題は生じない。
【０１２９】
図２４に、本実施の形態に係る電源装置における負荷急変時の出力電圧Ｖout及び出力電流Ｉoの変化を示す。図２４において、上段は出力電圧Ｖoutの変化を示し、下段は出力電流Ｉoの変化を示す。１．０ｍｓから１．５ｍｓまでは、出力電流Ｉoは１Ａで一定であり、出力電圧Ｖoutは２Ｖを中心とした電圧で安定している。１．５ｍｓの時点で負荷が急変し、出力電流Ｉoが１０Ａへ急増すると、出力電圧Ｖoutは約２７ｍＶ幅の振れを一瞬生じるが、その後は１．５ｍｓまでと同様に安定している。その後、２．５ｍｓの時点において出力電流Ｉoが１０Ａから１Ａへ低下しても、出力電圧Ｖoutは一瞬の振れを生じた後、安定した動作をしている。なお、出力電流Ｉoの立ち上がり時間は約１．５μｓであり、立ち下がり時間は０．２μｓとしている。このように、本実施の形態に係る電源装置は安定的な動作をしている。また、出力電流Ｉoが立ち上がる際の出力電圧Ｖoutの振幅も小さくなっており、上でも述べたように高速応答を実現している。
【０１３０】
［実施の形態３］
次に、第１の実施の形態における電源装置１の副制御器にさらにローパスフィルタを形成するための積分制御要素を追加した場合の例を説明する。本発明の第３の実施の形態に係る電源装置に含まれる制御部２ｂの構成を図２５に示す。
【０１３１】
制御部２ｂは主制御器２１ｂと副制御器２２ｂと基準電圧電源４ｂとを含む。副制御器２２ｂには出力電圧Ｖoutと基準電圧Ｖrefとが入力される。主制御器２１ｂには出力電圧Ｖoutと副制御器２２ｂの出力電圧Ｖref'が入力される。この主制御器２１ｂの出力が制御部２ｂの出力である制御信号Ｖeaとなる。
【０１３２】
主制御器２１ｂの構成は、第１の実施の形態の欄で図１２に示した主制御器２１の構成と同じであるので、主制御器２１ｂ内の接続関係の説明は省略する。
【０１３３】
副制御器２２ｂは、第１の実施の形態の欄で図１２に示した副制御器２２に、さらにローパスフィルタを形成するためのキャパシタＣi２を追加した構成となっている。すなわち、副制御器２２が実現していたＰＤ制御要素に積分制御要素（Ｉ）が追加されることになるので、副制御器２２ｂが実現する制御要素はＰＩＤ制御要素となる。以下副制御器２２ｂにおける制御要素を主制御器２１ｂにおけるＰＩＤ制御要素と区別するため、ＰＩＤ１と表現する。
【０１３４】
副制御器２２ｂには、抵抗Ｒ４乃至Ｒ６とキャパシタＣ３及びＣi２と増幅器Ａ２が含まれる。抵抗Ｒ４及びキャパシタＣ３の一端は図示しない負荷の正極側端子に接続されている。キャパシタＣ３と抵抗Ｒ５とは直列に接続されており、抵抗Ｒ４とキャパシタＣ３及び抵抗Ｒ５とは並列に接続されている。抵抗Ｒ４の他端及び一端がキャパシタＣ３に接続されている抵抗Ｒ５の他端は、増幅器Ａ２の負極側の入力端子と抵抗Ｒ６の一端とキャパシタＣi２の一端とに接続されている。増幅器Ａ２の正極側の入力端子は、基準電圧電源４ｂの正極側端子に接続されている。基準電圧電源４ｂの負極側端子は接地されている。キャパシタＣi２と抵抗Ｒ６とは並列に接続されている。抵抗Ｒ６の他端とキャパシタＣi２の他端は、増幅器Ａ２の出力端子に接続されている。この増幅器Ａ２の出力が副制御器２２ｂの出力、すなわち上で述べたように、補正基準電圧Ｖref'になる。
【０１３５】
制御部２ｂは、増幅器１つを含み且つＰＩＤ制御要素を実現する主制御器２１ｂと、増幅器１つを含み且つＰＩＤ１制御要素を実現する副制御器２２ｂとを含む。このように、制御部２ｂ全体の構成は、第１の実施の形態と同様に簡単なものになっている。
【０１３６】
電源装置全体の動作は第１の実施の形態に係る電源装置１の動作と同じであるので説明を省略し、ここでは制御部２ｂの動作についてのみ説明する。まず副制御器２２ｂにおいて、基準電圧電源４ｂの基準電圧Ｖrefと出力電圧Ｖoutの差にＰＩＤ１制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Ｖref'として出力される。基準電圧Ｖrefと出力電圧Ｖoutの差に微分制御要素を適用するとき、出力電圧Ｖoutの変動量に応じた電圧が生成され、これにより補正基準電圧Ｖref'が生成される。次に主制御器２１ｂにおいて、この補正基準電圧Ｖref'と出力電圧Ｖoutの差にＰＩＤ制御要素を適用することにより、制御信号Ｖeaを生成し、出力する。
【０１３７】
なお、増幅器Ａ１及びＡ２に着目すると、副制御器２２ｂに含まれる増幅器Ａ２は基準電圧Ｖrefと出力電圧Ｖoutの変動量とに応じた電圧を出力し、主制御器２１ｂに含まれる増幅器Ａ１は増幅器Ａ２の出力と出力電圧Ｖoutとに応じた電圧を出力する。
【０１３８】
本実施の形態に係る電源装置をブロック線図で表すと図２６のようになる。図１１に示した本発明の原理に係るブロック線図と比較すると、副制御器の伝達関数がＰＤ１制御要素からＰＩＤ１制御要素に置換されている点が異なっている。すなわち、出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）が、副制御器２２ｂの伝達関数ＰＩＤ１（２６０１）に入力される。この伝達関数ＰＩＤ１（２６０１）の出力は、フィードフォワードされた基準電圧Ｖrefと加算されて、加算結果が補正基準電圧Ｖref'になる。そして、出力電圧Ｖoutが負帰還されて補正基準電圧Ｖref'から引き算され、その結果である（Ｖref'−Ｖout）が、主制御器２１ｂの伝達関数ＰＩＤ（２６０２）に入力される。この伝達関数ＰＩＤ（２６０２）の出力は、フィードフォワードされた補正基準電圧Ｖref'と加算されて、加算結果が制御信号Ｖeaになる。この制御信号Ｖeaが制御対象の伝達関数Ｇp（２６０３）に入力され、当該伝達関数Ｇp（２６０３）の出力が出力電圧Ｖoutとなる。
【０１３９】
図２６に示したブロック線図は、図２７のように変形できる。図２７は、図２６に示したブロック線図と等価なブロック線図である。すなわち、出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）が、主制御器２１ｂの伝達関数ＰＩＤ（２７０１）と、副制御器２２ｂの伝達関数ＰＩＤ１（２７０２）と、伝達関数ＰＩＤ（２７０１）及び伝達関数ＰＩＤ１（２７０２）の積である伝達関数ＰＩＤ・ＰＩＤ１（２７０３）に入力される。伝達関数ＰＩＤ（２７０１）の出力と、伝達関数ＰＩＤ１（２７０２）の出力と、伝達関数ＰＩＤ・ＰＩＤ１（２７０３）の出力の加算結果に、さらにフィードフォワードされた基準電圧Ｖrefが加算されて、加算結果が制御信号Ｖeaとなる。この制御信号Ｖeaが制御対象の伝達関数Ｇp（２７０４）に入力され、当該伝達関数Ｇp（２７０４）の出力が出力電圧Ｖoutとなる。
【０１４０】
なお、副制御器２２ｂでは以下の（２２）式のような演算が行われ、主制御器２１ｂでは先に示した（６）式のような演算が行われる。
【数２２】
2005080424.tif 000024
また、制御部２ｂ全体においては、以下のような演算が行われる。
【数２３】
2005080424.tif 000025
ここで、主制御器２１ｂの伝達関数ＰＩＤは先に示した（８）式で、副制御器２２ｂの伝達関数ＰＩＤ１は以下の（２３）式で、制御部２ｂ全体の伝達関数であるＰＩＤ＋ＰＩＤ１＋ＰＩＤ・ＰＩＤ１は以下の（２４）式で表せる。
【数２４】
2005080424.tif 000026
（ａ0、b2、z1、z2、d0、d1、e0及びe1は係数）
このように伝達関数は４次となり、従来のＰＩＤ制御器の次数よりも高くなっている。
【０１４１】
また、伝達関数と抵抗Ｒ１乃至Ｒ６及びキャパシタＣ１乃至Ｃ３並びにＣi２との関係は、伝達関数ＰＩＤ１については以下の（２５）式のとおりであり、伝達関数ＰＩＤについては先に示した（１３）式のとおりである。
【数２５】
2005080424.tif 000027
よって（８）、（１３）、（２３）及び（２５）式より、以下のような関係が成り立つ。
【数２６】
2005080424.tif 000028
【０１４２】
ここで、（２４）式は、本実施の形態の特徴的な式となっており、制御部２ｂの伝達関数がこのように表せることにより、主制御器２１ｂの伝達関数は（８）式、副制御器２２ｂの伝達関数は（２３）式のように定まる。さらに主制御器２１ｂ及び副制御器２２ｂとそれぞれに含まれる抵抗の値及びキャパシタの容量値との関係も（１３）及び（２５）式のように明確に表せるので、主制御器２１ｂ及び副制御器２２ｂは個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
【０１４３】
また、図示はしないが、本実施の形態に係る電源装置も第１の実施の形態に係る電源装置１と同様に、高い安定性を保持しつつ高速応答を実現している。
【０１４４】
［実施の形態４］
次に、第１の実施の形態における電源装置１の主制御器及び副制御器の両方にさらにローパスフィルタを形成するための積分制御要素を追加した場合の例を説明する。本発明の第４の実施の形態に係る電源装置に含まれる制御部２ｃの構成を図２８に示す。
【０１４５】
制御部２ｃは主制御器２１ｃと副制御器２２ｃと基準電圧電源４ｃとを含む。副制御器２２ｃには出力電圧Ｖoutと基準電圧Ｖrefとが入力される。主制御器２１ｃには出力電圧Ｖoutと副制御器２２ｃの出力電圧Ｖref'が入力される。この主制御器２１ｃの出力が制御部２ｃの出力である制御信号Ｖeaとなる。
【０１４６】
主制御器２１ｃの構成は第２の実施の形態の欄で図２０に示した主制御器２１ａの構成と同じであり、副制御器２２ｃの構成は第３の実施の形態の欄で図２５に示した副制御器２２ｂの構成と同じであるので、主制御器２１ｃ及び副制御器２２ｃ内の接続関係の説明は省略する。
【０１４７】
制御部２ｃは、増幅器１つを含み且つＰＩＩＤ制御要素を実現する主制御器２１ｃと、増幅器１つを含み且つＰＩＤ１制御要素を実現する副制御器２２ｃとを含む。従って、制御部２ｃは第１の実施の形態と同様に簡単な構成になっている。
【０１４８】
電源装置全体の動作は第１の実施の形態に係る電源装置１の動作と同じであるので説明を省略し、ここでは制御部２ｃの動作についてのみ説明する。まず副制御器２２ｃにおいて、基準電圧電源４ｃの基準電圧Ｖrefと出力電圧Ｖoutの差にＰＩＤ１制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Ｖref'として出力される。基準電圧Ｖrefと出力電圧Ｖoutの差に微分制御要素を適用するとき、出力電圧Ｖoutの変動量に応じた電圧が生成され、これにより補正基準電圧Ｖref'が生成される。次に主制御器２１ｃにおいて、この補正基準電圧Ｖref'と出力電圧Ｖoutの差にＰＩＩＤ制御要素を適用することにより、制御信号Ｖeaを生成し、出力する。
【０１４９】
なお、増幅器Ａ１及びＡ２に着目すると、副制御器２２ｃに含まれる増幅器Ａ２は基準電圧Ｖrefと出力電圧Ｖoutの変動量とに応じた電圧を出力し、主制御器２１ｃに含まれる増幅器Ａ１は増幅器Ａ２の出力と出力電圧Ｖoutとに応じた電圧を出力する。
【０１５０】
本実施の形態に係る電源装置をブロック線図で表すと図２９のようになる。図１１に示した本発明の原理に係るブロック線図と比較すると、副制御器の伝達関数がＰＤ１制御要素からＰＩＤ１制御要素に置換されている点と主制御器の伝達関数がＰＩＤ制御要素からＰＩＩＤ制御要素に置換されている点が異なっている。すなわち、出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）が、副制御器２２ｃの伝達関数ＰＩＤ１（２９０１）に入力される。この伝達関数ＰＩＤ１（２９０１）の出力は、フィードフォワードされた基準電圧Ｖrefと加算されて、加算結果が補正基準電圧Ｖref'になる。そして、出力電圧Ｖoutが負帰還されて補正基準電圧Ｖref'から引き算され、その結果である（Ｖref'−Ｖout）が、主制御器２１ｃの伝達関数ＰＩＩＤ（２９０２）に入力される。この伝達関数ＰＩＩＤ（２９０２）の出力は、フィードフォワードされた補正基準電圧Ｖref'と加算されて、加算結果が制御信号Ｖeaになる。この制御信号Ｖeaが制御対象の伝達関数Ｇp（２９０３）に入力され、当該伝達関数Ｇp（２９０３）の出力が出力電圧Ｖoutとなる。
【０１５１】
図２９に示したブロック線図は、図３０のように変形できる。図３０は、図２９に示したブロック線図と等価なブロック線図である。すなわち、出力電圧Ｖoutが負帰還されて基準電圧Ｖrefから引き算され、その結果である（Ｖref−Ｖout）が、主制御器２１ｃの伝達関数ＰＩＩＤ（３００１）と、副制御器２２ｃの伝達関数ＰＩＤ１（３００２）と、伝達関数ＰＩＩＤ（３００１）及び伝達関数ＰＩＤ１（３００２）の積である伝達関数ＰＩＩＤ・ＰＩＤ１（３００３）に入力される。伝達関数ＰＩＩＤ（３００１）の出力と、伝達関数ＰＩＤ１（３００２）の出力と、伝達関数ＰＩＩＤ・ＰＩＤ１（３００３）の出力の加算結果に、さらにフィードフォワードされた基準電圧Ｖrefが加算されて、加算結果が制御信号Ｖeaとなる。この制御信号Ｖeaが制御対象の伝達関数Ｇp（３００４）に入力され、当該伝達関数Ｇp（３００４）の出力が出力電圧Ｖoutとなる。
【０１５２】
なお、副制御器２２ｃ及び主制御器２１ｃでは、それぞれ先に示した（２２）及び（１７）式のような演算が行われる。また、制御部２ｃ全体においては、以下のような演算が行われる。
【数２７】
2005080424.tif 000029
ここで、主制御器２１ｃの伝達関数ＰＩＩＤ及び副制御器２２ｃの伝達関数ＰＩＤ１は、それぞれ先に示した（１８）及び（２３）式で表され、制御部２ｃ全体の伝達関数であるＰＩＩＤ＋ＰＩＤ１＋ＰＩＩＤ・ＰＩＤ１は以下の（２６）式のように表せる。
【数２８】
2005080424.tif 000030
（b2、d0、d1、e0、e1、ｐ0、ｐ1、z1、z2は係数）
このように伝達関数は５次となり、従来のＰＩＤ制御器の次数よりも高くなっている。
また、伝達関数と抵抗Ｒ１乃至Ｒ６及びキャパシタＣ１乃至Ｃ３，Ｃi１並びにＣi２との関係は、伝達関数ＰＩＤ１については先に示した（２５）式のとおりであり、伝達関数ＰＩＩＤについては先に示した（２１）式のとおりである。よって（１８）、（２１）、（２３）及び（２５）式より、以下のような関係が成り立つ。
【数２９】
2005080424.tif 000031
【０１５３】
ここで、（２６）式は、本実施の形態の特徴的な式となっており、制御部２ｃの伝達関数がこのように表せることにより、主制御器２１ｃの伝達関数は（１８）式、副制御器２２ｃの伝達関数は（２３）式のように定まる。さらに主制御器２１ｃ及び副制御器２２ｃとそれぞれに含まれる抵抗の値及びキャパシタの容量値との関係も（２１）及び（２５）式のように明確に表せるので、主制御器２１ｃ及び副制御器２２ｃは個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
【０１５４】
また、図示はしないが、本実施の形態に係る電源装置も第１の実施の形態に係る電源装置１と同様に、高い安定性を保持しつつ高速応答を実現している。
【０１５５】
［実施の形態５］
今まで述べた本発明の第１乃至第４の実施の形態では、出力電圧Ｖoutの目標電圧と基準電圧Ｖrefが同じ値の場合の例を示してきた。そこで、以下第５乃至第８の実施の形態として、出力電圧Ｖoutの目標電圧が基準電圧Ｖrefよりも高い場合の例を説明する。結論としては、このような場合でも本発明の原理は適用でき、抵抗分割のための抵抗を追加するだけで第１乃至第４の実施の形態と同様の効果が得られる。
【０１５６】
まず、第１の実施の形態における電源装置１の主制御器及び副制御器の両方に抵抗分割のための抵抗を追加した場合の例を説明する。本発明の第５の実施の形態に係る電源装置に含まれる制御部２ｄの構成を図３１に示す。
【０１５７】
制御部２ｄは主制御器２１ｄと副制御器２２ｄと基準電圧電源４ｄとを含む。副制御器２２ｄには出力電圧Ｖoutと基準電圧Ｖrefとが入力される。主制御器２１ｄには出力電圧Ｖoutと副制御器２２ｄの出力電圧Ｖref'が入力される。この主制御器２１ｄの出力が制御部２ｄの出力である制御信号Ｖeaとなる。
【０１５８】
副制御器２２ｄは、第１の実施の形態の欄で図１２に示した副制御器２２に、抵抗分割のための抵抗Ｒ８を追加した構成となっている。すなわち、副制御器２２ｄは、少なくとも副制御器２２が実現していたＰＤ制御要素を含む。副制御器２２ｄには、抵抗Ｒ４乃至Ｒ６並びにＲ８とキャパシタＣ３と増幅器Ａ２が含まれる。抵抗Ｒ４及びキャパシタＣ３の一端は、図示しない負荷の正極側端子に接続されている。キャパシタＣ３と抵抗Ｒ５とは直列に接続されており、抵抗Ｒ４とキャパシタＣ３及び抵抗Ｒ５とは並列に接続されている。抵抗Ｒ４の他端及び一端がキャパシタＣ３に接続されている抵抗Ｒ５の他端は、増幅器Ａ２の負極側の入力端子と抵抗Ｒ６の一端とＲ８の一端とに接続されている。抵抗Ｒ８の他端は接地されている。増幅器Ａ２の正極側の入力端子は、基準電圧電源４ｄの正極側端子に接続されている。基準電圧電源４ｄの負極側端子は接地されている。抵抗Ｒ６の他端は増幅器Ａ２の出力端子に接続されている。この増幅器Ａ２の出力が副制御器２２ｄの出力である補正基準電圧Ｖref'になる。
【０１５９】
主制御器２１ｄは、第１の実施の形態の欄で図１２に示した主制御器２１に、抵抗分割のための抵抗Ｒ７を追加した構成となっている。すなわち、主制御器２１ｄは、少なくとも主制御器２１が実現していたＰＩＤ制御要素を含む。主制御器２１ｄには、抵抗Ｒ１乃至Ｒ３並びにＲ７とキャパシタＣ１及びＣ２と増幅器Ａ１が含まれる。抵抗Ｒ１及びキャパシタＣ１の一端は図示しない負荷の正極側端子に接続されている。キャパシタＣ１と抵抗Ｒ２とは直列に接続されており、抵抗Ｒ１とキャパシタＣ１及び抵抗Ｒ２とは並列に接続されている。抵抗Ｒ１の他端及び一端がキャパシタＣ１に接続されている抵抗Ｒ２の他端は、増幅器Ａ１の負極側の入力端子と抵抗Ｒ３の一端とＲ７の一端とに接続されている。抵抗Ｒ７の他端は接地されている。増幅器Ａ１の正極側の入力端子は、増幅器Ａ２の出力端子に接続されている。抵抗Ｒ３とキャパシタＣ２とは直列に接続されている。一端が抵抗Ｒ３に接続されているキャパシタＣ２の他端は、増幅器Ａ１の出力端子に接続されている。この増幅器Ａ１の出力が主制御器２１ｄの出力、すなわち上で述べたように、制御信号Ｖeaになる。このように、制御部２ｄに含まれる増幅器の数は２つであり、簡単な構成となっている。
【０１６０】
電源装置全体の動作は第１の実施の形態に係る電源装置１の動作とほぼ同じであるので説明を省略する。異なるのは、出力電圧Ｖoutを基準電圧Ｖrefとは異なる目標電圧に一致させるような制御がなされる点である。
【０１６１】
制御部２ｄの動作について説明する。まず副制御器２２ｄにおいて、基準電圧電源４ｄの基準電圧Ｖrefと出力電圧Ｖoutを抵抗分割により降圧した電圧との差に少なくともＰＤ制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Ｖref'として出力される。このとき、出力電圧Ｖoutの変動量に応じた電圧が生成され、これにより補正基準電圧Ｖref'が生成される。次に主制御器２１ｄにおいて、この補正基準電圧Ｖref'と出力電圧Ｖoutを抵抗分割により降圧した電圧との差に少なくともＰＩＤ制御要素を適用することにより、制御信号Ｖeaを生成し、出力する。
【０１６２】
なお、増幅器Ａ１及びＡ２に着目すると、副制御器２２ｄに含まれる増幅器Ａ２は基準電圧Ｖrefと出力電圧Ｖoutの変動量とに応じた電圧を出力し、主制御器２１ｄに含まれる増幅器Ａ１は増幅器Ａ２の出力と出力電圧Ｖoutを抵抗分割により降圧した電圧とに応じた電圧を出力する。
【０１６３】
以下、抵抗分割が制御部全体に与える影響について検討する。まず、副制御器２２ｄで行われる演算を抵抗Ｒ４乃至Ｒ６並びにＲ８とキャパシタＣ３で表すと、以下の（２７）式のようになる。
【数３０】
2005080424.tif 000032
また、主制御器２１ｄで行われる演算を抵抗Ｒ１乃至Ｒ３並びにＲ７とキャパシタＣ１及びＣ２で表すと、以下の（２８）式のようになる。
【数３１】
2005080424.tif 000033
（２７）式の一部である（２７−１）式及び（２８）式の一部である（２８−１）式は先に示した（１２）及び（１３）式の右辺と一致する。すなわち、（２７−１）式は抵抗分割をしていない副制御器（例えば第１の実施の形態における副制御器２２）の伝達関数ＰＤ１と等しく、（２８−１）式は抵抗分割をしていない主制御器（例えば第１の実施の形態における主制御器２１）の伝達関数ＰＩＤと等しい。
【０１６４】
一方、（２７）式の別の一部である（２７−２）式と（２８）式の別の一部である（２８−２）式とを式の簡略化のため以下のようにおく。
【数３２】
2005080424.tif 000034
従って、（１２）、（１３）、（２９）及び（３０）式を（２７）及び（２８）式に代入すると、以下の（３１）及び（３２）式が得られる。
【数３３】
2005080424.tif 000035
よって、制御部２ｄ全体では以下の（３３）式のような演算が行われる。
【数３４】
2005080424.tif 000036
【０１６５】
ここで、（３３）式のＶrefに掛かる伝達関数Ａ及びＢについて検討する。伝達関数Ａ及びＢには（２９）及び（３０）式に示したようにｓが含まれる。伝達関数においてｓはｊω（ωは角周波数）を表す。しかし、伝達関数Ａ及びＢが掛かっているＶrefは通常直流であり、周波数成分を有しない固定値である。よって、伝達関数Ａ及びＢに含まれる、ｓが掛かる部分を無視することができる。結果として、Ａ・Ｖref及びＢ・Ｖrefは以下の（３４）及び（３５）式のように近似できる。
【数３５】
2005080424.tif 000037
【０１６６】
通常図３１に示した回路では、抵抗Ｒ１及びＲ４の抵抗値は等しく、且つ抵抗Ｒ７及びＲ８の抵抗値は等しく設定する。よって（３４）及び（３５）式のそれぞれの右辺は等しくなる。さらに、
（Ｒ１＋Ｒ７）／Ｒ７＝（Ｒ４＋Ｒ８）／Ｒ８＝Ｃ  （３６）
とおけば、（３４）及び（３５）式より、Ａ・ＶrefはＣ・Ｖrefで近似でき、Ｂ・ＶrefはＣ・Ｖrefで近似できる。なお、この伝達関数Ｃは、抵抗分割の分圧比の逆数になっている。よって（３３）式は以下の（３７）式のように表せる。
【数３６】
2005080424.tif 000038
【０１６７】
次に、（３７）式のＰＩＤ・ＰＤ１に掛かる伝達関数Ａについて検討する。この伝達関数Ａは周波数要素を持つ伝達関数ＰＩＤ・ＰＤ１に掛かっているので、上で述べたようにｓを無視することはできない。そこで、伝達関数Ａを以下の（３８）式のように変形する。
【数３７】
2005080424.tif 000039
すると、以下の（３９）式のような関係が成り立つので、伝達関数Ａは積分要素（Ｉ）を含んでいることが分かる。
【数３８】
2005080424.tif 000040
また、（３８）式より比例要素（Ｐ）を含んでいることも明らかなので、伝達関数ＡはＰＩ制御要素と表現することができ、以下の（４０）式のように表せる。
【数３９】
2005080424.tif 000041
（ｇ0、ｈ0及びｈ1は係数）
よって、（３８）及び（４０）式より、以下の（４１）乃至（４３）式が成り立つ。
【数４０】
2005080424.tif 000042
【０１６８】
さらに、先に示した（８）及び（９）式と（４０）式より、制御部２ｄ全体の伝達関数は以下の（４４）式のように表せる。
【数４１】
2005080424.tif 000043
このように伝達関数は４次となり、従来のＰＩＤ制御器の次数よりも高くなっている。また、第１の実施の形態と比べても１次だけ次数が大きくなっている。
【０１６９】
また、（４４）式は、本実施の形態の特徴的な式となっている。制御部２ｄの伝達関数がこのように表せることにより、（４４）式は、抵抗分割の影響を除いた主制御器２１ｄの伝達関数ＰＩＤである（８）式と、抵抗分割の影響を除いた副制御器２２ｄの伝達関数ＰＤ１である（９）式と、抵抗分割に関わる部分の伝達関数ＰＩである（４０）式とに容易に分解できる。さらに、伝達関数ＰＩＤ、ＰＤ１及びＰＩと抵抗の値及びキャパシタの容量値との関係は（１２）及び（１３）並びに（４１）乃至（４３）式のように明確に表せる。従って、所望の分圧比（上で述べた伝達関数Ｃの逆数）が設定されると、それを踏まえた上で主制御器２１ｄ及び副制御器２２ｄは個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
【０１７０】
なお、本実施の形態における電源装置をブロック線図で表すと、図３２のようになる。図３２において、伝達関数Ｇs（３２０２）は抵抗分割の影響を除いた副制御器２２ｄの伝達関数であり、本実施の形態では伝達関数ＰＤ１である。また、伝達関数Ｇm（３２０４）は抵抗分割の影響を除いた主制御器２１ｄの伝達関数であり、本実施の形態では伝達関数ＰＩＤである。さらに、伝達関数Ａ（３２０３）及びＢ（３２０１）はそれぞれ（２９）及び（３０）式で表されるものとする。
【０１７１】
図３２において、まず基準電圧Ｖrefが伝達関数Ｂ（３２０１）に入力される。この伝達関数Ｂ（３２０１）の出力であるＢ・Ｖrefから負帰還された出力電圧Ｖoutが引き算され、その結果である（Ｂ・Ｖref−Ｖout）が、伝達関数Ｇs（３２０２）に入力される。この伝達関数Ｇs（３２０２）の出力は、フィードフォワードされた基準電圧Ｖrefと加算されて、この加算結果が補正基準電圧Ｖref'になる。この補正基準電圧Ｖref'が伝達関数Ａ（３２０３）に入力され、この伝達関数Ａ（３２０３）の出力Ａ・Ｖref'から負帰還された出力電圧Ｖoutが引き算され、その結果である（Ａ・Ｖref'−Ｖout）が、伝達関数Ｇm（３２０４）に入力される。この伝達関数Ｇm（３２０４）の出力は、フィードフォワードされた補正基準電圧Ｖref'と加算されて、加算結果が制御信号Ｖeaになる。この制御信号Ｖeaが制御対象の伝達関数Ｇp（３２０５）に入力され、当該伝達関数Ｇp（３２０５）の出力が出力電圧Ｖoutとなる。
【０１７２】
図３２は、図３３のように近似的に変形できる。なお、伝達関数Ｇs、Ｇm、Ａの意味は図３２の説明と同じである。また、伝達関数Ｃは（３６）式に基づくものとする。図３２のブロック線図が第１乃至第４の実施の形態におけるブロック線図のように等価的に変形できない理由は、伝達関数Ａと伝達関数Ｂとは近似的に伝達関数Ｃとして扱えるが、厳密には等価でないからである。
【０１７３】
図３３において、まず基準電圧Ｖrefが伝達関数Ｃ（３３０１）に入力される。この伝達関数Ｃ（３３０１）の出力であるＣ・Ｖrefから負帰還された出力電圧Ｖoutが引き算され、その結果である（Ｃ・Ｖref−Ｖout）が、伝達関数Ｇm（３３０２）と、伝達関数Ｇs（３３０３）と、伝達関数Ｇm（３３０２）と伝達関数Ｇs（３３０３）と伝達関数Ａの積を表す伝達関数Ｇm・Ｇs・Ａ（３３０４）に入力される。伝達関数Ｇm（３３０２）の出力と、伝達関数Ｇs（３３０３）の出力と、伝達関数Ｇm・Ｇs・Ａ（３３０４）の出力の加算結果に、さらにフィードフォワードされた基準電圧Ｖrefが加算される。そして、この加算結果が制御対象の伝達関数Ｇp（３３０５）に入力され、当該伝達関数Ｇp（３３０５）の出力が出力電圧Ｖoutとなる。
【０１７４】
以上述べたように、本実施の形態における電源装置は、抵抗分割が必要な場合であっても、第１の実施の形態における電源装置１と同様に、高い安定性を保持しつつ高速応答を実現している。
【０１７５】
［実施の形態６］
次に、第２の実施の形態における電源装置の主制御器及び副制御器の両方に抵抗分割のための抵抗を追加した場合の例を説明する。本発明の第６の実施の形態に係る電源装置に含まれる制御部２ｅの構成を図３４に示す。
【０１７６】
制御部２ｅは主制御器２１ｅと副制御器２２ｅと基準電圧電源４ｅとを含む。副制御器２２ｅには出力電圧Ｖoutと基準電圧Ｖrefとが入力される。主制御器２１ｅには出力電圧Ｖoutと副制御器２２ｅの出力電圧Ｖref'が入力される。この主制御器２１ｅの出力が制御部２ｅの出力である制御信号Ｖeaとなる。
【０１７７】
副制御器２２ｅの構成は、第５の実施の形態の欄で図３１に示した副制御器２２ｄの構成と同じであるので、副制御器２２ｅ内の接続関係の説明は省略する。
【０１７８】
主制御器２１ｅは、第２の実施の形態の欄で図２０に示した主制御器２１ａに、抵抗分割のための抵抗Ｒ７を追加した構成となっている。すなわち、主制御器２１ｅは、少なくとも主制御器２１ａが実現していたＰＩＩＤ制御要素を含む。主制御器２１ｅには、抵抗Ｒ１乃至Ｒ３並びにＲ７とキャパシタＣ１、Ｃ２及びＣi１と増幅器Ａ１が含まれる。抵抗Ｒ１及びキャパシタＣ１の一端は図示しない負荷の正極側端子に接続されている。キャパシタＣ１と抵抗Ｒ２とは直列に接続されており、抵抗Ｒ１とキャパシタＣ１及び抵抗Ｒ２とは並列に接続されている。抵抗Ｒ１の他端及び一端がキャパシタＣ１に接続されている抵抗Ｒ２の他端は、増幅器Ａ１の負極側の入力端子と抵抗Ｒ３の一端とＲ７の一端とキャパシタＣi１の一端とに接続されている。抵抗Ｒ７の他端は接地されている。増幅器Ａ１の正極側の入力端子は、増幅器Ａ２の出力端子に接続されている。抵抗Ｒ３とキャパシタＣ２とは直列に接続されており、キャパシタＣi１と抵抗Ｒ３及びキャパシタＣ２とは並列に接続されている。一端が抵抗Ｒ３に接続されているキャパシタＣ２の他端とキャパシタＣi１の他端は、増幅器Ａ１の出力端子に接続されている。この増幅器Ａ１の出力が主制御器２１ｅの出力、すなわち上で述べたように、制御信号Ｖeaになる。このように、制御部２ｅに含まれる増幅器の数は２つであり、簡単な構成となっている。
【０１７９】
電源装置全体の動作は第１の実施の形態に係る電源装置１の動作とほぼ同じであるので説明を省略する。異なるのは、出力電圧Ｖoutを基準電圧Ｖrefとは異なる目標電圧に一致させるような制御がなされる点である。
【０１８０】
制御部２ｅの動作について説明する。まず副制御器２２ｅにおいて、基準電圧電源４ｅの基準電圧Ｖrefと出力電圧Ｖoutを抵抗分割により降圧した電圧との差に少なくともＰＤ制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Ｖref'として出力される。このとき、出力電圧Ｖoutの変動量に応じた電圧が生成され、これにより補正基準電圧Ｖref'が生成される。次に主制御器２１ｅにおいて、この補正基準電圧Ｖref'と出力電圧Ｖoutを抵抗分割により降圧した電圧との差に少なくともＰＩＩＤ制御要素を適用することにより、制御信号Ｖeaを生成し、出力する。
【０１８１】
なお、増幅器Ａ１及びＡ２に着目すると、副制御器２２ｅに含まれる増幅器Ａ２は基準電圧Ｖrefと出力電圧Ｖoutの変動量とに応じた電圧を出力し、主制御器２１ｅに含まれる増幅器Ａ１は増幅器Ａ２の出力と出力電圧Ｖoutを抵抗分割により降圧した電圧とに応じた電圧を出力する。
【０１８２】
以下、抵抗分割が制御部全体に与える影響について検討する。まず、副制御器２２ｅで行われる演算を、抵抗Ｒ４乃至Ｒ６並びにＲ８とキャパシタＣ３で表すと、先に示した（２７）式のようになる。
【０１８３】
また、主制御器２１ｅで行われる演算を、抵抗Ｒ１乃至Ｒ３並びにＲ７とキャパシタＣ１、Ｃ２及びＣi１で表すと、以下の（４５）式のようになる。
【数４２】
2005080424.tif 000044
（４５）式の一部である（４５−１）式は先に示した（２１）式の右辺と一致する。すなわち、（４５−１）式は抵抗分割をしていない主制御器（例えば第２の実施の形態における主制御器２１ａ）の伝達関数ＰＩＩＤと等しい。また、第５の実施の形態の欄で述べたように、（２７−１）式は抵抗分割をしていない副制御器（例えば第１の実施の形態における副制御器２２）の伝達関数ＰＤ１と等しく、先に示した（１２）式のように表せる。
【０１８４】
一方、（４５）式の別の一部である（４５−２）式は先に示した（２８−２）式と等しいので、（２９）式のようにＡという簡略表記を用いる。また、（２７−２）式については（３０）式のようにＢという簡略表記を用いる。
【０１８５】
従って、（１２）、（２１）、（２９）及び（３０）式を（２７）及び（４５）式に代入すると、先に示した（３１）式及び以下の（４６）式が得られる。
【数４３】
2005080424.tif 000045
よって、制御部２ｅ全体では以下の（４７）式のような演算が行われる。
【数４４】
2005080424.tif 000046
第５の実施の形態の欄で説明したように、（４７）式のＶrefに掛かる伝達関数Ａ及びＢについては、ｓが掛かる部分を無視することができる。結果として、Ａ・Ｖref及びＢ・Ｖrefは先に示した（３４）及び（３５）式のように近似できる。
【０１８６】
通常図３４に示した回路では、抵抗Ｒ１及びＲ４の抵抗値は等しく、且つ抵抗Ｒ７及びＲ８の抵抗値は等しく設定する。よって（３４）及び（３５）式のそれぞれの右辺は等しくなる。さらに、先に示した（３６）式のように分圧比の逆数である伝達関数Ｃを設定すれば、（３４）及び（３５）式より、Ａ・ＶrefはＣ・Ｖrefで近似でき、Ｂ・ＶrefはＣ・Ｖrefで近似できる。よって（４７）式は以下の（４８）式のように表せる。
【数４５】
2005080424.tif 000047
【０１８７】
次に、（４８）式のＰＩＩＤ・ＰＤ１に掛かる伝達関数Ａは、第５の実施の形態の欄で（３８）乃至（４３）式を用いて説明したようにＰＩ制御要素と表現することができ、且つ抵抗の抵抗値及びキャパシタの容量値との関係も明らかである。
【０１８８】
よって、先に示した（９）、（１８）及び（４０）式より、制御部２ｅ全体の伝達関数は以下の（４９）式のように表せる。
【数４６】
2005080424.tif 000048
このように伝達関数は５次となり、従来のＰＩＤ制御器の次数よりも高くなっている。第２の実施の形態と比べても１次だけ次数が高くなっている。
【０１８９】
また、（４９）式は、本実施の形態の特徴的な式となっている。制御部２ｅの伝達関数がこのように表せることにより、（４９）式は、抵抗分割の影響を除いた主制御器２１ｅの伝達関数ＰＩＩＤである（１８）式と、抵抗分割の影響を除いた副制御器２２ｅの伝達関数ＰＤ１である（９）式と、抵抗分割に関わる部分の伝達関数ＰＩである（４０）式とに容易に分解できる。さらに、伝達関数ＰＩＩＤ、ＰＤ１及びＰＩと抵抗の値及びキャパシタの容量値との関係は（１２）及び（２１）並びに（４０）乃至（４３）式のように明確に表せる。従って、所望の分圧比（上で述べた伝達関数Ｃの逆数）が設定されると、それを踏まえた上で主制御器２１ｅ及び副制御器２２ｅは個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
【０１９０】
なお、本実施の形態における電源装置をブロック線図で表すと、先に示した図３２のようになる。但し、伝達関数Ｇs（３２０２）は抵抗分割の影響を除いた副制御器２２ｅの伝達関数とし、本実施の形態では伝達関数ＰＤ１である。また、伝達関数Ｇm（３２０４）は抵抗分割の影響を除いた主制御器２１ｅの伝達関数とし、本実施の形態では伝達関数ＰＩＩＤである。さらに、伝達関数Ａ（３２０３）及びＢ（３２０１）はそれぞれ（２９）及び（３０）式で表されるものとする。
【０１９１】
本実施の形態においても、図３２は図３３のように近似的に変形できる。なお、伝達関数Ｇs、Ｇm、Ａの意味は上で述べたとおりであり、伝達関数Ｃは（３６）式に基づくものとする。
【０１９２】
以上述べたように、本実施の形態における電源装置は、抵抗分割が必要な場合であっても、第２の実施の形態における電源装置と同様に、高い安定性を保持しつつ高速応答を実現している。また、同様に高周波帯域におけるノイズの影響も低減されている。
【０１９３】
［実施の形態７］
次に、第３の実施の形態における電源装置の主制御器及び副制御器の両方に抵抗分割のための抵抗を追加した場合の例を説明する。本発明の第７の実施の形態に係る電源装置に含まれる制御部２ｆの構成を図３５に示す。
【０１９４】
制御部２ｆは主制御器２１ｆと副制御器２２ｆと基準電圧電源４ｆとを含む。副制御器２２ｆには出力電圧Ｖoutと基準電圧Ｖrefとが入力される。主制御器２１ｆには出力電圧Ｖoutと副制御器２２ｆの出力電圧Ｖref'が入力される。この主制御器２１ｆの出力が制御部２ｆの出力である制御信号Ｖeaとなる。
【０１９５】
主制御器２１ｆの構成は、第５の実施の形態の欄で図３１に示した主制御器２１ｄの構成と同じであるので、主制御器２１ｆ内の接続関係の説明は省略する。
【０１９６】
副制御器２２ｆは、第３の実施の形態の欄で図２５に示した副制御器２２ｂに、抵抗分割のための抵抗Ｒ８を追加した構成となっている。すなわち、副制御器２２ｆは、少なくとも副制御器２２ｂが実現していたＰＩＤ１制御要素を含む。副制御器２２ｆには、抵抗Ｒ４乃至Ｒ６並びにＲ８とキャパシタＣ３及びＣi２と増幅器Ａ２が含まれる。抵抗Ｒ４及びキャパシタＣ３の一端は図示しない負荷の正極側端子に接続されている。キャパシタＣ３と抵抗Ｒ５とは直列に接続されており、抵抗Ｒ４とキャパシタＣ３及び抵抗Ｒ５とは並列に接続されている。抵抗Ｒ４の他端及び一端がキャパシタＣ３に接続されている抵抗Ｒ５の他端は、増幅器Ａ２の負極側の入力端子と抵抗Ｒ６の一端と抵抗Ｒ８の一端とキャパシタＣi２の一端とに接続されている。抵抗Ｒ８の他端は接地されている。増幅器Ａ２の正極側の入力端子は、基準電圧電源４ｆの正極側端子に接続されている。基準電圧電源４ｆの負極側端子は接地されている。キャパシタＣi２と抵抗Ｒ６とは並列に接続されている。抵抗Ｒ６の他端とキャパシタＣi２の他端は、増幅器Ａ２の出力端子に接続されている。この増幅器Ａ２の出力が副制御器２２ｆの出力、すなわち上で述べたように、補正基準電圧Ｖref'になる。このように、制御部２ｆに含まれる増幅器の数は２つであり、簡単な構成となっている。
【０１９７】
電源装置全体の動作は第１の実施の形態に係る電源装置１の動作とほぼ同じであるので説明を省略する。異なるのは、出力電圧Ｖoutを基準電圧Ｖrefとは異なる目標電圧に一致させるような制御がなされる点である。
【０１９８】
制御部２ｆの動作について説明する。まず副制御器２２ｆにおいて、基準電圧電源４ｆの基準電圧Ｖrefと出力電圧Ｖoutを抵抗分割により降圧した電圧との差に少なくともＰＩＤ制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Ｖref'として出力される。このとき、出力電圧Ｖoutの変動量に応じた電圧が生成され、これにより補正基準電圧Ｖref'が生成される。次に主制御器２１ｆにおいて、この補正基準電圧Ｖref'と出力電圧Ｖoutを抵抗分割により降圧した電圧との差に少なくともＰＩＤ制御要素を適用することにより、制御信号Ｖeaを生成し、出力する。
【０１９９】
なお、増幅器Ａ１及びＡ２に着目すると、副制御器２２ｆに含まれる増幅器Ａ２は基準電圧Ｖrefと出力電圧Ｖoutの変動量とに応じた電圧を出力し、主制御器２１ｆに含まれる増幅器Ａ１は増幅器Ａ２の出力と出力電圧Ｖoutを抵抗分割により降圧した電圧とに応じた電圧を出力する。
【０２００】
以下、抵抗分割が制御部全体に与える影響について検討する。まず、副制御器２２ｆで行われる演算を、抵抗Ｒ４乃至Ｒ６並びにＲ８とキャパシタＣ３及びＣi２で表すと、以下の（５０）式のようになる。
【数４７】
2005080424.tif 000049
また、主制御器２１ｆで行われる演算を、抵抗Ｒ１乃至Ｒ３並びにＲ７とキャパシタＣ１及びＣ２で表すと、先に示した（２８）式のようになる。
【０２０１】
（５０）式の一部である（５０−１）式は先に示した（２５）式の右辺と一致する。すなわち、（５０−１）式は抵抗分割をしていない副制御器（例えば第３の実施の形態における副制御器２２ｂ）の伝達関数ＰＩＤ１と等しい。また、第５の実施の形態の欄で述べたように、（２８−１）式は抵抗分割をしていない主制御器（例えば第１の実施の形態における主制御器２１）の伝達関数ＰＩＤと等しく、先に示した（１３）式のように表せる。
【０２０２】
一方、（５０）式の別の一部である（５０−２）式は先に示した（２７−２）式と等しいので、（３０）式のようにＢという簡略表記を用いる。また、（２８−２）式については（２９）式のようにＡという簡略表記を用いる。
【０２０３】
従って、（１３）、（２５）、（２９）及び（３０）式を（２８）及び（５０）式に代入すると、先に示した（３２）式及び以下の（５１）式が得られる。
【数４８】
2005080424.tif 000050
よって、制御部２ｆ全体では以下の（５２）式のような演算が行われる。
【数４９】
2005080424.tif 000051
【０２０４】
第５の実施の形態の欄で説明したように、（５２）式のＶrefに掛かる伝達関数Ａ及びＢについては、ｓが掛かる部分を無視することができる。結果として、Ａ・Ｖref及びＢ・Ｖrefは先に示した（３４）及び（３５）式のように近似できる。
【０２０５】
通常図３５に示した回路では、抵抗Ｒ１及びＲ４の抵抗値は等しく、且つ抵抗Ｒ７及びＲ８の抵抗値は等しく設定する。よって（３４）及び（３５）式のそれぞれの右辺は等しくなる。さらに、先に示した（３６）式のように分圧比の逆数である伝達関数Ｃを設定すれば、（３４）及び（３５）式より、Ａ・ＶrefはＣ・Ｖrefで近似でき、Ｂ・ＶrefはＣ・Ｖrefで近似できる。よって（５２）式は以下の（５３）式のように表せる。
【数５０】
2005080424.tif 000052
【０２０６】
次に、（５３）式のＰＩＤ・ＰＩＤ１に掛かる伝達関数Ａは、第５の実施の形態の欄で（３８）乃至（４３）式を用いて説明したようにＰＩ制御要素と表現することができ、且つ抵抗の抵抗値及びキャパシタの容量値との関係も明らかである。
【０２０７】
よって、先に示した（８）、（２３）及び（４０）式より、制御部２ｆ全体の伝達関数は以下の（５４）式のように表せる。
【数５１】
2005080424.tif 000053
このように伝達関数は５次となり、従来のＰＩＤ制御器の次数よりも高くなっている。第３の実施の形態と比べても１次だけ次数が高くなっている。
【０２０８】
（５４）式は、本実施の形態の特徴的な式となっている。制御部２ｆの伝達関数がこのように表せることにより、（５４）式は、抵抗分割の影響を除いた主制御器２１ｆの伝達関数ＰＩＤである（８）式と、抵抗分割の影響を除いた副制御器２２ｆの伝達関数ＰＩＤ１である（２３）式と、抵抗分割に関わる部分の伝達関数ＰＩである（４０）式とに容易に分解できる。さらに、伝達関数ＰＩＤ、ＰＩＤ１及びＰＩと抵抗の値及びキャパシタの容量値との関係は（１３）及び（２５）並びに（４０）乃至（４３）式のように明確に表せる。従って、所望の分圧比（上で述べた伝達関数Ｃの逆数）が設定されると、それを踏まえた上で主制御器２１ｆ及び副制御器２２ｆは個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
【０２０９】
なお、本実施の形態における電源装置をブロック線図で表すと、先に示した図３２のようになる。但し、伝達関数Ｇs（３２０２）は抵抗分割の影響を除いた副制御器２２ｆの伝達関数とし、本実施の形態では伝達関数ＰＩＤ１である。また、伝達関数Ｇm（３２０４）は抵抗分割の影響を除いた主制御器２１ｆの伝達関数とし、本実施の形態では伝達関数ＰＩＤである。さらに、伝達関数Ａ（３２０３）及びＢ（３２０１）はそれぞれ（２９）及び（３０）式で表されるものとする。
【０２１０】
本実施の形態においても、図３２は図３３のように近似的に変形できる。なお、伝達関数Ｇs、Ｇm、Ａの意味は上で述べたとおりであり、伝達関数Ｃは（３６）式に基づくものとする。
【０２１１】
以上述べたように、本実施の形態における電源装置は、抵抗分割が必要な場合であっても、第３の実施の形態における電源装置と同様に、高い安定性を保持しつつ高速応答を実現している。
【０２１２】
［実施の形態８］
次に、第４の実施の形態における電源装置の主制御器及び副制御器の両方に抵抗分割のための抵抗を追加した場合の例を説明する。本発明の第８の実施の形態に係る電源装置に含まれる制御部２ｇの構成を図３６に示す。
【０２１３】
制御部２ｇは主制御器２１ｇと副制御器２２ｇと基準電圧電源４ｇとを含む。副制御器２２ｇには出力電圧Ｖoutと基準電圧Ｖrefとが入力される。主制御器２１ｇには出力電圧Ｖoutと副制御器２２ｇの出力電圧Ｖref'が入力される。この主制御器２１ｇの出力が制御部２ｇの出力である制御信号Ｖeaとなる。
【０２１４】
主制御器２１ｇの構成は第６の実施の形態の欄で図３４に示した主制御器２１ｅの構成と同じであり、副制御器２２ｇの構成は第７の実施の形態の欄で図３５に示した副制御器２２ｆの構成と同じであるので、主制御器２１ｇ及び副制御器２２ｇ内の接続関係の説明は省略する。
【０２１５】
制御部２ｇは、増幅器１つを含み且つ少なくともＰＩＩＤ制御要素を実現する主制御器２１ｇと、増幅器１つを含み且つ少なくともＰＩＤ１制御要素を実現する副制御器２２ｇとを含む。従って、制御部２ｇは簡単な構成になっている。
【０２１６】
電源装置全体の動作は第１の実施の形態に係る電源装置１の動作とほぼ同じであるので説明を省略する。異なるのは、出力電圧Ｖoutを基準電圧Ｖrefとは異なる目標電圧に一致させるような制御がなされる点である。
【０２１７】
制御部２ｇの動作について説明する。まず副制御器２２ｇにおいて、基準電圧電源４ｇの基準電圧Ｖrefと出力電圧Ｖoutを抵抗分割により降圧した電圧との差に少なくともＰＩＤ制御要素を適用することにより基準電圧の補正が実施され、補正基準電圧Ｖref'として出力される。このとき、出力電圧Ｖoutの変動量に応じた電圧が生成され、これにより補正基準電圧Ｖref'が生成される。次に主制御器２１ｇにおいて、この補正基準電圧Ｖref'と出力電圧Ｖoutを抵抗分割により降圧した電圧との差に少なくともＰＩＩＤ制御要素を適用することにより、制御信号Ｖeaを生成し、出力する。
【０２１８】
なお、増幅器Ａ１及びＡ２に着目すると、副制御器２２ｇに含まれる増幅器Ａ２は基準電圧Ｖrefと出力電圧Ｖoutの変動量とに応じた電圧を出力し、主制御器２１ｇに含まれる増幅器Ａ１は増幅器Ａ２の出力と出力電圧Ｖoutを抵抗分割により降圧した電圧とに応じた電圧を出力する。
【０２１９】
以下、抵抗分割が制御部全体に与える影響について検討する。まず、副制御器２２ｇで行われる演算を、抵抗Ｒ４乃至Ｒ６並びにＲ８とキャパシタＣ３及びＣi２で表すと、先に示した（５０）式のようになる。
【０２２０】
また、主制御器２１ｇで行われる演算を、抵抗Ｒ１乃至Ｒ３並びにＲ７とキャパシタＣ１、Ｃ２及びＣi２で表すと、先に示した（４５）式のようになる。
【０２２１】
第７の実施の形態の欄で述べたように、（５０−１）式は抵抗分割をしていない副制御器（例えば第３の実施の形態における副制御器２２ｂ）の伝達関数ＰＩＤ１と等しく、先に示した（２５）式のように表せる。また、第６の実施の形態の欄で述べたように、（４５−１）式は抵抗分割をしていない主制御器（例えば第２の実施の形態における主制御器２１ａ）の伝達関数ＰＩＩＤと等しく、（２１）式のように表せる。
【０２２２】
従って、式の簡略化のため（４５−２）及び（５０−２）式をそれぞれ（２９）及び（３０）のようにおき、当該（２９）及び（３０）式並びに（２１）及び（２５）式を（４５）及び（５０）式に代入すると、先に示した（４６）及び（５１）式が得られる。よって、制御部２ｇ全体では以下の（５５）式のような演算が行われる。
【数５２】
2005080424.tif 000054
【０２２３】
第５の実施の形態の欄で説明したように、（５５）式のＶrefに掛かる伝達関数Ａ及びＢについては、ｓが掛かる部分を無視することができる。結果として、Ａ・Ｖref及びＢ・Ｖrefは先に示した（３４）及び（３５）式のように近似できる。
【０２２４】
通常図３６に示した回路では、抵抗Ｒ１及びＲ４の抵抗値は等しく、且つ抵抗Ｒ７及びＲ８の抵抗値は等しく設定する。よって（３４）及び（３５）式のそれぞれの右辺は等しくなる。さらに、先に示した（３６）式のように分圧比の逆数である伝達関数Ｃを設定すれば、（３４）及び（３５）式より、Ａ・ＶrefはＣ・Ｖrefで近似でき、Ｂ・ＶrefはＣ・Ｖrefで近似できる。よって（５５）式は以下の（５６）式のように表せる。
【数５３】
2005080424.tif 000055
【０２２５】
次に、（５６）式のＰＩＩＤ・ＰＩＤ１に掛かる伝達関数Ａは、第５の実施の形態の欄で（３８）乃至（４３）式を用いて説明したようにＰＩ制御要素と表現することができ、且つ抵抗の抵抗値及びキャパシタの容量値との関係も明らかである。
【０２２６】
よって、先に示した（１８）、（２３）及び（４０）式より、制御部２ｇ全体の伝達関数は以下の（５７）式のように表せる。
【数５４】
2005080424.tif 000056
このように伝達関数は６次となり、従来のＰＩＤ制御器の次数よりも高くなっている。第４の実施の形態と比べても１次だけ次数が高くなっている。
【０２２７】
また、（５７）式は、本実施の形態の特徴的な式となっている。制御部２ｇの伝達関数がこのように表せることにより、（５７）式は、抵抗分割の影響を除いた主制御器２１ｇの伝達関数ＰＩＩＤである（１８）式と、抵抗分割の影響を除いた副制御器２２ｇの伝達関数ＰＩＤ１である（２３）式と、抵抗分割に関わる部分の伝達関数ＰＩである（４０）式とに容易に分解できる。さらに、伝達関数ＰＩＩＤ、ＰＩＤ１及びＰＩと抵抗の値及びキャパシタの容量値との関係は（２１）及び（２５）並びに（４０）乃至（４３）式のように明確に表せる。従って、所望の分圧比（上で述べた伝達関数Ｃの逆数）が設定されると、それを踏まえた上で主制御器２１ｇ及び副制御器２２ｇは個別に設計ができ、且つ伝達関数から回路を決定することも、回路から伝達関数を決定することも容易である。すなわち、目的にあった柔軟な設計が容易になる。
【０２２８】
なお、本実施の形態における電源装置をブロック線図で表すと、先に示した図３２のようになる。但し、伝達関数Ｇs（３２０２）は抵抗分割の影響を除いた副制御器２２ｇの伝達関数とし、本実施の形態では伝達関数ＰＩＤ１である。また、伝達関数Ｇm（３２０４）は抵抗分割の影響を除いた主制御器２１ｇの伝達関数とし、本実施の形態では伝達関数ＰＩＩＤである。さらに、伝達関数Ａ（３２０３）及びＢ（３２０１）はそれぞれ（２９）及び（３０）式で表されるものとする。
【０２２９】
本実施の形態においても、図３２は図３３のように近似的に変形できる。なお、伝達関数Ｇs、Ｇm、Ａの意味は上で述べたとおりであり、伝達関数Ｃは（３６）式に基づくものとする。
【０２３０】
以上述べたように、本実施の形態における電源装置は、抵抗分割が必要な場合であっても、第４の実施の形態における電源装置と同様に、高い安定性を保持しつつ高速応答を実現している。
【０２３１】
［実施の形態９］
第１乃至第８の実施の形態では、降圧型の電源装置の例を示したが、本発明は、昇圧型及び昇降圧型の電源装置にも適用可能である。降圧型の電源装置との差は制御対象の回路構成である。
【０２３２】
図３７に、図１２における制御対象３に相当する昇圧型の回路３ａを示す。回路３ａは、ダイオードＤaと、駆動回路３２１ａと、ＰＷＭ制御回路３２２ａと、ＭＯＳＦＥＴ３２３ａと、入力電源３２４ａと、チョークコイルＬaと、キャパシタＣaと、負荷Ｒoaとから構成される。ＰＷＭ制御回路３２２ａの入力は図示しない制御部の出力端子に接続されており、制御信号Ｖeaが入力される。ＰＷＭ制御回路３２２ａの出力は駆動回路３２１ａに接続されている。駆動回路３２１ａの出力は、ＭＯＳＦＥＴ３２３ａのゲートに接続されている。ＭＯＳＦＥＴ３２３ａのソースは接地されており、ドレインはチョークコイルＬaの一端とダイオードＤaのアノードに接続されている。チョークコイルＬaの他端は入力電源３２４ａの正極側端子に接続されている。入力電源３２４ａの負極側端子は接地されている。ダイオードＤaのカソードはキャパシタＣaの一端と負荷Ｒoaの正極側端子に接続されている。キャパシタＣaの他端と負荷Ｒoaの負極側端子は接地されている。また、負荷Ｒoaの正極側端子は図示しない制御部の入力端子に接続されている。
【０２３３】
図３８に、図１２における制御対象３に相当する昇降圧型の回路３ｂを示す。回路３ｂは、ダイオードＤbと、駆動回路３２１ｂと、ＰＷＭ制御回路３２２ｂと、ＭＯＳＦＥＴ３２３ｂと、入力電源３２４ｂと、チョークコイルＬbと、キャパシタＣbと、負荷Ｒobとから構成される。ＰＷＭ制御回路３２２ｂの入力は図示しない制御部の出力端子に接続されており、制御信号Ｖeaが入力される。ＰＷＭ制御回路３２２ｂの出力は駆動回路３２１ｂに接続されている。駆動回路３２１ｂの出力は、ＭＯＳＦＥＴ３２３ｂのゲートに接続されている。ＭＯＳＦＥＴ３２３ｂのドレインは入力電源３２４ｂの正極側端子に接続されている。入力電源３２４ｂの負極側端子は接地されている。ＭＯＳＦＥＴ３２３ｂのソースはチョークコイルＬbの一端とダイオードＤbのカソードに接続されている。チョークコイルＬbの他端は接地されている。ダイオードＤbのアノードはキャパシタＣbの一端と負荷Ｒobの正極側端子に接続されている。キャパシタＣbの他端と負荷Ｒobの負極側端子は接地されている。また、負荷Ｒobの正極側端子は図示しない制御部の入力端子に接続されている。
【０２３４】
このような回路３ａ及び３ｂであっても、制御部を例えば第１乃至第８の実施の形態のいずれかの構成を採用すれば、第１乃至第８の実施の形態と同等の効果を得ることができるようになる。
【０２３５】
以上本発明の実施の形態を説明したが、これらは例にすぎず上記のような設計思想を用いた他の回路を採用しても良い。
【図面の簡単な説明】
【０２３６】
【図１】従来技術における電源装置の電圧及び電流の変化を示す図である。
【図２】本発明の原理に基づいた電源装置の電圧及び電流の変化を示す図である。
【図３】本発明の原理に基づいた制御部の回路図である。
【図４】微分制御要素を追加した第１の例のブロック線図である。
【図５】微分制御要素を追加した第１の例の制御部の回路図の概念を示す図である。
【図６】微分制御要素を追加した第２の例のブロック線図である。
【図７】微分制御要素を追加した第２の例の制御部の回路図である。
【図８】微分制御要素を追加した第３の例のブロック線図である。
【図９】微分制御要素を追加した第３の例の制御部の回路図である。
【図１０】本発明の原理に基づいた第１のブロック線図である。
【図１１】本発明の原理に基づいた第２のブロック線図である。
【図１２】本発明の第１の実施の形態における電源装置の回路図である。
【図１３】本発明の第１の実施の形態における一巡伝達関数のボード線図と従来技術における一巡伝達関数のボード線図である。
【図１４】従来技術における電源装置の負荷急変特性を示す図である。
【図１５】本発明の第１の実施の形態における電源装置の負荷急変特性を示す第１の図である。
【図１６】本発明の第１の実施の形態における一巡伝達関数のボード線図と従来技術における電源装置を安定動作するよう調整した場合の一巡伝達関数のボード線図である。
【図１７】従来技術における電源装置を安定動作するよう調整した場合の負荷急変特性を示す図である。
【図１８】従来技術における電源装置を安定動作するよう調整した場合の負荷急変特性を示す図である。
【図１９】本発明の第１の実施の形態における電源装置の負荷急変特性を示す第２の図である。
【図２０】本発明の第２の実施の形態における制御部の回路図である。
【図２１】本発明の第２の実施の形態における電源装置の第１のブロック線図である。
【図２２】本発明の第２の実施の形態における電源装置の第２のブロック線図である。
【図２３】本発明の第２の実施の形態における一巡伝達関数のボード線図である。
【図２４】本発明の第２の実施の形態における電源装置の負荷急変特性を示す図である。
【図２５】本発明の第３の実施の形態における制御部の回路図である。
【図２６】本発明の第３の実施の形態における電源装置の第１のブロック線図である。
【図２７】本発明の第３の実施の形態における電源装置の第２のブロック線図である。
【図２８】本発明の第４の実施の形態における制御部の回路図である。
【図２９】本発明の第４の実施の形態における電源装置の第１のブロック線図である。
【図３０】本発明の第４の実施の形態における電源装置の第２のブロック線図である。
【図３１】本発明の第５の実施の形態における制御部の回路図である。
【図３２】本発明の第５乃至第８の実施の形態における電源装置の第１のブロック線図である。
【図３３】本発明の第５乃至第８の実施の形態における電源装置の第２のブロック線図である。
【図３４】本発明の第６の実施の形態における制御部の回路図である。
【図３５】本発明の第７の実施の形態における制御部の回路図である。
【図３６】本発明の第８の実施の形態における制御部の回路図である。
【図３７】本発明の第９の実施の形態における制御対象の第１の回路図である。
【図３８】本発明の第９の実施の形態における制御対象の第２の回路図である。
【図３９】従来の一般的なＰＩＤ制御器を用いた電源装置の回路図である。
【図４０】従来の一般的なＰＩＤ制御器を用いた電源装置のブロック線図である。
【図４１】従来の一般的なＰＩＤ制御器を用いた電源装置の設計を説明するための制御対象のボード線図である。
【図４２】従来の一般的なＰＩＤ制御器を用いた電源装置の設計を説明するための制御部のボード線図である。
【図４３】従来の一般的なＰＩＤ制御器を用いた電源装置の設計を説明するための一巡伝達関数のボード線図である。
【図４４】設計時における、従来の電源装置に特定の回路定数を適用した電源装置の一巡伝達関数のボード線図と従来の電源装置を高ゲイン化した場合の一巡伝達関数のボード線図である。
【図４５】実回路における、従来の電源装置に特定の回路定数を適用した電源装置の一巡伝達関数のボード線図と従来の電源装置を高ゲイン化した場合の一巡伝達関数のボード線図である。
【図４６】従来技術における電源装置の回路図である。
【図４７】（ａ）及び（ｂ）は従来技術における電源装置のブロック線図である。
【図４８】従来技術における電源装置の回路図である。
【符号の説明】
【０２３７】
１  電源装置  ２  制御部  ３  制御対象  ４  基準電圧電源
２１  主制御器  ２２  副制御器  ３１  ＬＣフィルタ部
３２  電力変換部    ３２１  駆動回路  ３２２  ＰＷＭ制御回路
３２３  ＭＯＳＦＥＴ  ３２４  入力電源
Ａ１，Ａ２  増幅器  Ｃ，Ｃ１乃至Ｃ３  キャパシタ
Ｄ  ダイオード  Ｌ  チョークコイル
Ｒ１乃至Ｒ６  抵抗  Ｒc，ＲL  等価直列抵抗  Ｒo  負荷
【図１】
2005080424.tif 000057
【図２】
2005080424.tif 000058
【図３】
2005080424.tif 000059
【図４】
2005080424.tif 000060
【図５】
2005080424.tif 000061
【図６】
2005080424.tif 000062
【図７】
2005080424.tif 000063
【図８】
2005080424.tif 000064
【図９】
2005080424.tif 000065
【図１０】
2005080424.tif 000066
【図１１】
2005080424.tif 000067
【図１２】
2005080424.tif 000068
【図１３】
2005080424.tif 000069
【図１４】
2005080424.tif 000070
【図１５】
2005080424.tif 000071
【図１６】
2005080424.tif 000072
【図１７】
2005080424.tif 000073
【図１８】
2005080424.tif 000074
【図１９】
2005080424.tif 000075
【図２０】
2005080424.tif 000076
【図２１】
2005080424.tif 000077
【図２２】
2005080424.tif 000078
【図２３】
2005080424.tif 000079
【図２４】
2005080424.tif 000080
【図２５】
2005080424.tif 000081
【図２６】
2005080424.tif 000082
【図２７】
2005080424.tif 000083
【図２８】
2005080424.tif 000084
【図２９】
2005080424.tif 000085
【図３０】
2005080424.tif 000086
【図３１】
2005080424.tif 000087
【図３２】
2005080424.tif 000088
【図３３】
2005080424.tif 000089
【図３４】
2005080424.tif 000090
【図３５】
2005080424.tif 000091
【図３６】
2005080424.tif 000092
【図３７】
2005080424.tif 000093
【図３８】
2005080424.tif 000094
【図３９】
2005080424.tif 000095
【図４０】
2005080424.tif 000096
【図４１】
2005080424.tif 000097
【図４２】
2005080424.tif 000098
【図４３】
2005080424.tif 000099
【図４４】
2005080424.tif 000100
【図４５】
2005080424.tif 000101
【図４６】
2005080424.tif 000102
【図４７】
2005080424.tif 000103
【図４８】
2005080424.tif 000104