(57)【要約】【課題】  メモリにアクセスする機器の種類に基づいて、アクセス終了後のメモリの待機モードを設定して、大規模なソフトウェアによる管理が不要で、簡単な制御で消費電力を低減出来、性能が低下しないメモリ制御装置の提供。【解決手段】  複数の機器（８〜１０）からアクセスされるメモリ３を制御し、メモリ３を通常モード又は省電力待機モードに設定するように構成してあるメモリ制御装置２。機器（８〜１０）からのアクセスが終了した後に設定すべきメモリ３のモードを、機器（８〜１０）別に予め設定記憶しておく設定記憶手段６と、メモリ３にアクセスして来た機器（８〜１０）を識別する識別手段５と、識別手段５が識別した機器（８〜１０）について設定記憶手段６が記憶しているモードを参照する参照手段（７）とを備え、アクセスが終了した後に、メモリ３を参照手段（７）が参照したモードに設定する構成である。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数の機器からアクセスされるメモリを制御し、該メモリを通常モード又は省電力待機モードに設定するメモリ制御方法において、
前記機器からのアクセスが終了した後に設定すべき前記メモリのモードを、前記機器別に予め設定記憶しておく設定記憶手段を用意し、前記メモリにアクセスして来た機器を識別し、識別した機器について前記設定記憶手段が設定記憶しているモードを参照し、前記アクセスが終了した後に、前記メモリを参照したモードに設定することを特徴とするメモリ制御方法。
【請求項２】
複数の機器からアクセスされるメモリを制御し、該メモリを通常モード又は省電力待機モードに設定するように構成してあるメモリ制御装置において、
前記機器からのアクセスが終了した後に設定すべき前記メモリのモードを、前記機器別に予め設定記憶しておく設定記憶手段と、前記メモリにアクセスして来た機器を識別する識別手段と、該識別手段が識別した機器について前記設定記憶手段が記憶しているモードを参照する参照手段とを備え、前記アクセスが終了した後に、前記メモリを前記参照手段が参照したモードに設定するように構成してあることを特徴とするメモリ制御装置。
【請求項３】
機器から前記メモリへのアクセスが終了して、該メモリを通常モードに設定したときに、所定時間を計時する計時手段を備え、前記機器からの再アクセスがない状態で、前記計時手段が所定時間を計時したときは、前記メモリを省電力待機モードに切替えるように構成してある請求項２記載のメモリ制御装置。
【請求項４】
前記識別手段が、前記メモリへアクセスして来た機器をＣＰＵと識別したときは、該アクセスが終了した後、他の機器からのアクセスに関係無く、前記メモリを通常モードに設定し続けるように構成してある請求項２又は３記載のメモリ制御装置。
【請求項５】
前記設定記憶手段は、バイト単位で転送する機器については、省電力待機モードを予め設定記憶してある請求項２乃至４の何れか１項に記載のメモリ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵ、ＤＭＡコントローラ、ＰＣＩバスコントローラ等の複数の機器からアクセスされるメモリを制御し、メモリを通常モード又は省電力待機モードに設定するメモリ制御方法及びメモリ制御装置に関するものである。
【背景技術】
【０００２】
従来のメモリ制御装置では、メモリの待機時に設定するモードは、機器（ＣＰＵ，ＤＭＡ，ＰＣＩ等）の種類ではなく、ジョブの種類によって定められていた。
特許文献１には、メモリカードへのデータの読み出し時に自動的に省電力モードへの切替えを行うことが開示されているが、単に、アクセスが無い場合には、待機モードになるというものである。また、特許文献２には、メモリの待機モードへの移行を、ジョブの種類によって判断することが開示されているが、その為のソフトウェアの大規模な対応が必要であり、複雑な構成となっている。
【特許文献１】特開２００１−１８４４６４号公報
【特許文献２】特開２０００−１８４１０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、従来のメモリの制御装置では、メモリの待機時に設定するモードは、ジョブの種類によって定められているので、ジョブの種類を判断する為に、複雑なソフトウェアによる管理機能が必要であるという問題がある。
本発明は、上述したような事情に鑑みてなされたものであり、メモリにアクセスする機器の種類に基づいて、アクセス終了後のメモリの待機モードを設定することにより、大規模なソフトウェアによる管理を必要とせず、簡単な制御で消費電力を低減させることが出来、性能が低下しないメモリ制御方法及びメモリ制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明に係るメモリ制御方法は、複数の機器からアクセスされるメモリを制御し、該メモリを通常モード又は省電力待機モードに設定するメモリ制御方法において、前記機器からのアクセスが終了した後に設定すべき前記メモリのモードを、前記機器別に予め設定記憶しておく設定記憶手段を用意し、前記メモリにアクセスして来た機器を識別し、識別した機器について前記設定記憶手段が設定記憶しているモードを参照し、前記アクセスが終了した後に、前記メモリを参照したモードに設定することを特徴とする。
【０００５】
本発明に係るメモリ制御装置は、複数の機器からアクセスされるメモリを制御し、該メモリを通常モード又は省電力待機モードに設定するように構成してあるメモリ制御装置において、前記機器からのアクセスが終了した後に設定すべき前記メモリのモードを、前記機器別に予め設定記憶しておく設定記憶手段と、前記メモリにアクセスして来た機器を識別する識別手段と、該識別手段が識別した機器について前記設定記憶手段が記憶しているモードを参照する参照手段とを備え、前記アクセスが終了した後に、前記メモリを前記参照手段が参照したモードに設定するように構成してあることを特徴とする。
【０００６】
本発明に係るメモリ制御方法及びメモリ制御装置では、複数の機器からアクセスされるメモリを制御し、メモリを通常モード又は省電力待機モードに設定する。設定記憶手段が、機器からのアクセスが終了した後に設定すべきメモリのモードを、機器別に予め設定記憶しておき、識別手段が、メモリにアクセスして来た機器を識別する。参照手段が、識別手段が識別した機器について設定記憶手段が記憶しているモードを参照し、アクセスが終了した後に、メモリを参照手段が参照したモードに設定する。
【０００７】
本発明に係るメモリ制御装置は、機器から前記メモリへのアクセスが終了して、該メモリを通常モードに設定したときに、所定時間を計時する計時手段を備え、前記機器からの再アクセスがない状態で、前記計時手段が所定時間を計時したときは、前記メモリを省電力待機モードに切替えるように構成してあることを特徴とする。
【０００８】
このメモリ制御装置では、機器からメモリへのアクセスが終了して、メモリを通常モードに設定したときに、計時手段が、所定時間を計時し、機器からの再アクセスがない状態で、計時手段が所定時間を計時したときは、メモリを省電力待機モードに切替える。
【０００９】
本発明に係るメモリ制御装置は、前記識別手段が、前記メモリへアクセスして来た機器をＣＰＵと識別したときは、該アクセスが終了した後、他の機器からのアクセスに関係無く、前記メモリを通常モードに設定し続けるように構成してあることを特徴とする。
【００１０】
このメモリ制御装置では、識別手段が、メモリへアクセスして来た機器をＣＰＵと識別したときは、アクセスが終了した後、他の機器からのアクセスに関係無く、メモリを通常モードに設定し続ける。
【００１１】
本発明に係るメモリ制御装置は、前記設定記憶手段は、バイト単位で転送する機器については、省電力待機モードを予め設定記憶してあることを特徴とする。
【００１２】
このメモリ制御装置では、設定記憶手段は、バイト単位で転送する機器については、省電力待機モードを予め設定記憶してある。
【発明の効果】
【００１３】
本発明に係るメモリ制御方法によれば、大規模なソフトウェアによる管理を必要とせず、簡単な制御で消費電力を低減させることが出来、性能が低下しないメモリ制御方法を実現することが出来る。
【００１４】
本発明に係るメモリ制御装置によれば、大規模なソフトウェアによる管理を必要とせず、簡単な制御で消費電力を低減させることが出来、性能が低下しないメモリ制御装置を実現することが出来る。
【００１５】
本発明に係るメモリ制御装置によれば、大規模なソフトウェアによる管理を必要とせず、簡単な制御で消費電力を低減させることが出来、性能が低下しないメモリ制御装置を実現することが出来る。また、再度、省電力待機モードに入る為のソフトウェアの設定等を実施する必要がなく、制御が簡単である。
【００１６】
本発明に係るメモリ制御装置によれば、大規模なソフトウェアによる管理を必要とせず、簡単な制御で消費電力を低減させることが出来、性能が低下しないメモリ制御装置を実現することが出来る。また、ＣＰＵは、連続してアクセスする可能性が高いので、連続アクセスする機器に設定することにより、次にＣＰＵからのアクセスがあった場合に、ＣＰＵへの処理応答速度を上げることが出来る。
【００１７】
本発明に係るメモリ制御装置によれば、大規模なソフトウェアによる管理を必要とせず、簡単な制御で消費電力を低減させることが出来、性能が低下しないメモリ制御装置を実現することが出来る。また、低速でデータ転送を行うシリアルインタフェース等からのアクセスがあった場合に、そのアクセスが終了した後、自動的に省電力待機モードに戻るので、消費電力を低減することが出来、省電力待機モードに入る為のソフトウェアの設定等を実施する必要もなく、制御が簡単である。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明を、その実施の形態を示す図面を参照しながら説明する。
図１は、本発明に係るメモリ制御方法及びメモリ制御装置の実施の形態の要部構成を示すブロック図である。このメモリ制御装置２は、各種プログラムを実行するＣＰＵ１、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）３、シリアル通信部等のＩ／Ｏ部２１、ネットワークＩ／ＦであるＬＡＮ（Local Area Network）部１２、ＵＳＢ（Universal Serial Bus）部１３、表示用のＬＣＤ（Liquid Crystal Display）部１４及びＲＯＭ１１と接続されている。
【００１９】
メモリ制御装置２は、ＣＰＵＩ／Ｆ部８、ＤＭＡ（Direct Memory Access）コントローラ部９及びＰＣＩ（Peripheral Component Interconnect）コントローラ部１０と、識別部５、省電力部６及び制御部７を有するメモリコントローラ４とを備えている。ＣＰＵＩ／Ｆ部８、ＤＭＡコントローラ部９及びＰＣＩコントローラ部１０は、それぞれ内部バス１，２，３・１８，１９，２０によりメモリコントローラ４に接続されている。
【００２０】
ＣＰＵ１及びＲＯＭ１１は、ＣＰＵバス１５によりＣＰＵＩ／Ｆ８と接続され、Ｉ／Ｏ部２１は、Ｉ／Ｏバス１６によりＤＭＡコントローラ部９と接続されている。ＬＡＮ部１２、ＵＳＢ部１３及びＬＣＤ部１４は、ＰＣＩバス１７によりＰＣＩコントローラ部１０と接続され、ＳＤＲＡＭ３は、ＳＤＲＡＭバス２２によりメモリコントローラ４に接続されている。
また、ＤＭＡコントローラ部９からは、転送開始を通知するための割込み信号２３が、ＰＣＩコントローラ部１０からは、終了等を通知するための割込み信号２４が、それぞれＣＰＵ１へ与えられる。
【００２１】
図２は、メモリコントローラ４の内部構成を示すブロック図である。メモリコントローラ４は、識別部５が、内部バス１，２，３・１８，１９，２０経由でデータの送受信を行い、制御部７と別の内部バスにより接続されている。
省電力部６は、各内部バス毎に動作モードを設定する為の内部バス１用設定レジスタ２５、内部バス２用設定レジスタ２６及び内部バス３用設定レジスタ２７とモード＆Ｔｉｍｅｒレジスタ２８とを内蔵しており、各レジスタ２５〜２８は、制御部７により書き込み及び読み取りが行われる。制御部７は、ＳＤＲＡＭバス２２経由でＳＤＲＡＭ３とデータの送受信を行う。
【００２２】
以下に、このような構成のメモリ制御装置の動作を、それを示す図３〜７のフローチャートを参照しながら説明する。
先ず、電源がオンされると、制御部７は、内蔵するＣＰＵの初期化処理を実行する（Ｓ１）。次に、省電力部６のモード＆Ｔｉｍｅｒレジスタ２８に、通常動作モードである“Ｎｏｒｍａｌ，０”を設定する（Ｓ２）。このモード＆Ｔｉｍｅｒレジスタ２８が“Ｎｏｒｍａｌ”に設定されている間は、ＳＤＲＡＭ３が省電力待機モードになることはない。また、このモード＆Ｔｉｍｅｒレジスタ２８のＴｉｍｅｒは、１ｍｓ単位でカウントする時計機能があり、いつでも“０”を書くことにより初期化することが可能である。
【００２３】
次に、制御部７は、省電力部６の内部バス１用設定レジスタ２５に“連続”モードを設定する（Ｓ３）。内部バス１には、ＣＰＵ１が接続されており、一度アクセスが始まると、連続してアクセスして来る可能性が高いので、“モード＝連続,Ｔｉｍｅ＝ＦＦ”を設定する。この“モード＝連続,Ｔｉｍｅ＝ＦＦの設定は、ＳＤＲＡＭ３の省電力待機モード時にアクセスがあった場合には、通常モードに戻り、アクセス終了後、ＳＤＲＡＭ３は省電力待機モードには、戻らないことを意味する。
【００２４】
次に、制御部７は、同じく内部バス２用設定レジスタ２６に“モード＝単発,Ｔｉｍｅ＝０”を設定する（Ｓ４）。内部バス２には、ＤＭＡコントローラ部９経由でシリアル等の低速Ｉ／Ｏ２１が接続されており、バイト単位で低速でデータ転送を行う為、一度アクセスを実行しても次にアクセスして来る可能性が低いので、“単発”を設定する。この設定は、アクセス終了後、自動的に省電力待機モードに戻ることを意味する。この場合のＴｉｍｅ設定値は、意味を持たない。
【００２５】
制御部７は、次に、内部バス３用設定レジスタ２７に“モード＝連続,Ｔｉｍｅ＝１０”を設定する（Ｓ５）。内部バス３には、ＰＣＩバスコントローラ部１０経由でＰＣＩデバイス（１２，１３，１４）が接続されており、一度アクセスが始まると、連続してアクセスして来る可能性が高いので、“連続”設定でＴｉｍｅには“１０”が設定される。
【００２６】
これは、ＳＤＲＡＭ３の省電力待機モード時にアクセスがあった場合には、通常モードに戻り、アクセス終了後、１０ｍｓ以内に次のアクセスが無ければ、ＳＤＲＡＭ３は、省電力待機モードに戻ることを意味する。ＰＣＩデバイスは、連続アクセスする可能性が高いが、ＣＰＵ１程は高くなく、単発でアクセスして来る可能性も高いので、このように設定する。
制御部７は、次に、各Ｉ／Ｏデバイス（低速Ｉ／Ｏ２１、ＰＣＩデバイス（１２，１３，１４））の初期化を行った（Ｓ６）後、メモリテストを行い（Ｓ７）、ＯＳ（Operating System）を起動する（Ｓ８）。
【００２７】
制御部７は、省電力待機モードの設定に際して、先ず、省電力部６内のモード＆Ｔｉｍｅrレジスタ２８を、省電力待機モードである“Ｅｎｅｒｇｙ,０”に設定する（図４Ｓ９）。この設定により、メモリ制御装置２は、ＳＤＲＡＭ３を省電力待機モードに設定し、内部のＴｉｍｅｒのカウントを“０”から開始する。このカウンタは、１ｍｓ単位で時間をカウントする。
次に、制御部７は、内蔵するＣＰＵの設定を省電力待機モードに設定して（Ｓ１０）リターンする。本実施の形態では、ＣＰＵは、省電力待機モードに設定された後は、割込み信号の入力が外部から発生すれば、自動的に通常モードに戻る。
【００２８】
メモリ制御装置２は、ＳＤＲＡＭ３へのアクセスがあった場合（図５）、制御部７の内部フラグＳＭＯＤＥ、設定値ＣＮＴ、内部レジスタ２５〜２７のＴｉｍｅｒ、モード＆Ｔｉｍｅrレジスタ２８の情報等により作動する。
ここで、内部フラグＳＭＯＤＥの“０”は、“モード＆Ｔｉｍｅrレジスタ２８＝Ｎｏｒｍａｌ（通常モード）、ＳＤＲＡＭ３の動作モード＝Ｎｏｒｍａｌ（通常モード）”を意味する。内部フラグＳＭＯＤＥの“１”は、“モード＆Ｔｉｍｅrレジスタ２８＝Ｅｎｅｒｇｙ（省電力待機モード）、ＳＤＲＡＭ３の動作モード＝Ｎｏｒｍａｌ”を意味する。内部フラグＳＭＯＤＥの“２”は、“モード＆Ｔｉｍｅrレジスタ２８＝Ｅｎｅｒｇｙ、ＳＤＲＡＭ３の動作モード＝Ｅｎｅｒｇｙ（省電力待機モード）”を意味する。
【００２９】
通常状態では、制御部７は、内部フラグＳＭＯＤＥ、設定値ＣＮＴを初期化し（ＳＭＯＤＥ，ＣＮＴ＝０）（Ｓ１１）、次いで、ＳＤＲＡＭ３へのアクセスの有無の監視（Ｓ１２）、及びモード＆Ｔｉｍｅrレジスタ２８の設定変更の有無の監視（Ｓ１７）の動作を繰り返す。
制御部７は、ＳＤＲＡＭ３へのアクセスが有ると判定したときは（Ｓ１２）、内部フラグＳＭＯＤＥの値が２であるか否かを判定し（Ｓ１３）、２でなければ、ＳＤＲＡＭ３の動作モードは通常モードであるので、そのままアクセスする（Ｓ１５）。内部フラグＳＭＯＤＥの値が２であれば（Ｓ１３）、ＳＤＲＡＭ３の動作モードは、省電力待機モードになっており、通常モードに復帰させる必要があるので、ＳＤＲＡＭ３の復帰処理を行う（Ｓ１４）。
【００３０】
この復帰処理は、メモリコントローラ４にアクセス要求を出した機器に対応する内部バス１〜３用設定レジスタ２５〜２７の設定データを調べて、モード＆Ｔｉｍｅrレジスタ２８、内部フラグＳＭＯＤＥ及びＴｉｍｅｒの再設定を行う。この復帰処理について後述する。
次に、制御部７は、要求されたメモリアクセスを行い（Ｓ１５）、モード＆Ｔｉｍｅrレジスタ２８のＴｉｍｅr値を“０”に設定して（Ｓ１６）、ＳＤＲＡＭ３へのアクセスの有無の監視（Ｓ１２）に戻る。
【００３１】
制御部７は、モード＆Ｔｉｍｅrレジスタ２８が“Ｎｏｒｍａｌ”ではなく、設定変更されていれば（Ｓ１７）、つまり、モード＆Ｔｉｍｅrレジスタ２８が“Ｅｎｅｒｇｙ,Ｔｉｍｅr＝０”に設定されていれば（図４Ｓ９）、内部フラグＳＭＯＤＥの値が“２”であるか否かを判定する（Ｓ１８）。
制御部７は、内部フラグＳＭＯＤＥの値が“２”であれば（Ｓ１８）、ＳＤＲＡＭ３の動作モードは既に省電力待機モード設定になっているので、何の処理もせず、ＳＤＲＡＭ３へのアクセスの有無の監視（Ｓ１２）に戻る。内部フラグＳＭＯＤＥの値が“２”でなければ（Ｓ１８）、内部フラグＳＭＯＤＥの値が“０”であるか否かを判定する（Ｓ１９）。
【００３２】
制御部７は、内部フラグＳＭＯＤＥの値が“０”であれば（Ｓ１９）、ＳＤＲＡＭ３の動作モードを省電力待機モードに設定し（Ｓ２１）、内部フラグＳＭＯＤＥを“２”、設定値ＣＮＴ＝０に設定して（Ｓ２２）、ＳＤＲＡＭ３へのアクセスの有無の監視（Ｓ１２）に戻る。この処理は、通常モードから省電力待機モードへの移行時に発生する。
制御部７は、内部フラグＳＭＯＤＥの値が“０”でなければ（Ｓ１９）、ＳＤＲＡＭ３の動作モードが、一旦、省電力待機モードに設定されたが、途中でＳＤＲＡＭ３へのアクセスが発生し、モード＆Ｔｉｍｅrレジスタ２８は省電力待機モードであるが、ＳＤＲＡＭ３は通常モードであるので、省電力待機モードに移行するか否かを確認する（Ｓ２０）。
【００３３】
制御部７は、Ｔｉｍｅrの値が、省電力待機モードへ移行する為の設定値ＣＮＴ以上であれば（Ｓ２０）、ＳＤＲＡＭ３を省電力待機モードに設定する（Ｓ２１）。Ｔｉｍｅrの値が設定値ＣＮＴ以上でなく（Ｓ２０）、まだ設定時間を経過していない場合には、なにも処理せず、ＳＤＲＡＭ３へのアクセスの有無の監視（Ｓ１２）に戻る。これは、ＳＤＲＡＭ３へのアクセスがあった後、一定時間が経過していないので、通常モードのまま、次のアクセスを、又は設定時間が経過するのを待っている状態である。
【００３４】
制御部７は、ＳＤＲＡＭ３の復帰処理を行う際に（図５Ｓ１４）、先ず、何れの機器（マスター）からのアクセスかを識別する為に、識別部５に内部バス１からのアクセスであるか否かを判定させる（図６Ｓ２３）。内部バス１からのアクセスであるときには、内部バス１用設定レジスタ２５の設定が“連続”であるか否かを判定する（Ｓ２４）。
【００３５】
制御部７は、内部バス１用設定レジスタ２５の設定が“連続”であれば（Ｓ２４）、そのＴｉｍｅ値をＣＮＴに設定し（Ｓ２５）、Ｔｉｍｅ値が“ＦＦ”であるか否かを判定する（Ｓ２６）。“ＦＦ”であれば、内部バス１からのアクセスがあったときには、省電力待機モードを解除して、ＳＤＲＡＭ３はアクセス後も通常モードのままにする必要があるので、“ＳＭＯＤＥ＝０、モード＆Ｔｉｍｅrレジスタ２８＝Ｎｏｒｍａｌ”に設定して（Ｓ２７）リターンする。
この設定に変更する（Ｓ２７）ことにより、制御部７は、モード＆Ｔｉｍｅrレジスタ２８を“Ｎｏｒｍａｌ”（通常モード）と判定する（図５Ｓ１７）ようになる。
【００３６】
制御部７は、Ｔｉｍｅ値が“ＦＦ”でなければ（Ｓ２６）、アクセス終了後、一定時間後にＳＤＲＡＭ３を省電力待機モードに戻す必要があるので、ＳＭＯＤＥに“１”を設定し（Ｓ２９）（図５Ｓ１５へ）リターンする。また、内部バス１用設定レジスタ２５の設定が“連続”でなければ（Ｓ２４）、アクセス終了後、直ちに省電力待機モードに戻す必要があるので、設定値ＣＮＴに“０”を設定し（Ｓ２８）、ＳＭＯＤＥに“１”を設定して（Ｓ２９）リターンする。
【００３７】
制御部７は、内部バス１からのアクセスでなければ（図６Ｓ２３）、識別部５に内部バス２からのアクセスであるか否かを判定させる（Ｓ３０）。内部バス２からのアクセスであるときには、内部バス２用設定レジスタ２６の設定が“連続”であるか否かを判定する（Ｓ３１）。
【００３８】
内部バス２用設定レジスタ２６の設定が“連続”であれば（Ｓ３１）、そのＴｉｍｅ値をＣＮＴに設定し（Ｓ３２）、Ｔｉｍｅ値が“ＦＦ”であるか否かを判定する（Ｓ３３）。“ＦＦ”であれば、内部バス２からのアクセスがあったときには、省電力待機モードを解除して、ＳＤＲＡＭ３はアクセス後も通常モードのままにする必要があるので、“ＳＭＯＤＥ＝０、モード＆Ｔｉｍｅrレジスタ２８＝Ｎｏｒｍａｌ”に設定して（Ｓ３４）リターンする。
この設定に変更する（Ｓ３４）ことにより、制御部７は、モード＆Ｔｉｍｅrレジスタ２８を“Ｎｏｒｍａｌ”（通常モード）と判定する（図５Ｓ１７）ようになる。
【００３９】
制御部７は、Ｔｉｍｅ値が“ＦＦ”でなければ（Ｓ３３）、アクセス終了後、一定時間後にＳＤＲＡＭ３を省電力待機モードに戻す必要があるので、ＳＭＯＤＥに“１”を設定し（Ｓ３６）（図５Ｓ１５へ）リターンする。また、内部バス２用設定レジスタ２６の設定が“連続”でなければ（Ｓ３１）、アクセス終了後、直ちに省電力待機モードに戻す必要があるので、設定値ＣＮＴに“０”を設定し（Ｓ３５）、ＳＭＯＤＥに“１”を設定して（Ｓ３６）リターンする。
【００４０】
内部バス２からのアクセスでなければ（図６Ｓ３０）、内部バス３からのアクセスであり、制御部７は、内部バス３用設定レジスタ２７の設定が“連続”であるか否かを判定する（図７Ｓ３７）。
内部バス３用設定レジスタ２７の設定が“連続”であれば（Ｓ３７）、そのＴｉｍｅ値をＣＮＴに設定し（Ｓ３８）、Ｔｉｍｅ値が“ＦＦ”であるか否かを判定する（Ｓ３９）。“ＦＦ”であれば、内部バス３からのアクセスがあったときには、省電力待機モードを解除して、ＳＤＲＡＭ３はアクセス後も通常モードのままにする必要があるので、“ＳＭＯＤＥ＝０、モード＆Ｔｉｍｅrレジスタ２８＝Ｎｏｒｍａｌ”に設定して（Ｓ４０）リターンする。
【００４１】
この設定に変更する（Ｓ４０）ことにより、制御部７は、モード＆Ｔｉｍｅrレジスタ２８を“Ｎｏｒｍａｌ”（通常モード）と判定する（図５Ｓ１７）ようになる。
制御部７は、Ｔｉｍｅ値が“ＦＦ”でなければ（Ｓ３９）、アクセス終了後、一定時間後にＳＤＲＡＭ３を省電力待機モードに戻す必要があるので、ＳＭＯＤＥに“１”を設定し（Ｓ４２）（図５Ｓ１５へ）リターンする。また、内部バス３用設定レジスタ２７の設定が“連続”でなければ（Ｓ３７）、アクセス終了後、直ちに省電力待機モードに戻す必要があるので、設定値ＣＮＴに“０”を設定し（Ｓ４１）、ＳＭＯＤＥに“１”を設定して（Ｓ４２）（図５Ｓ１５へ）リターンする。
【００４２】
制御部７は、アクセス終了後、単発アクセスに設定されている場合には、ＣＮＴが“０”なので、Ｔｉｍｅrの値が設定値ＣＮＴ未満でなく（図５Ｓ２０）、ＳＤＲＡＭ３を省電力待機モードに設定する（Ｓ２１）。
本発明に係るメモリ制御装置では、上述したような制御を行うことにより、複数の機器（マスター）からアクセス要求を受付ける場合に、省電力待機中に、一度アクセスを受付け、アクセスが終了した後、連続してアクセスする可能性の高い機器がアクセスを開始したときには、通常モードを維持し、それ以外の機器がアクセスを開始したときには、一定時間後に自動的に省電力待機モードになる。その為、メモリの性能を低下させることなく、メモリの消費電力を低減させることが可能となる。
尚，上述した実施の形態は，本発明を具体化した一例であって，本発明の技術的範囲を限定するものではないことは言うまでもない。
【図面の簡単な説明】
【００４３】
【図１】本発明に係るメモリ制御方法及びメモリ制御装置の実施の形態の要部構成を示すブロック図である。
【図２】メモリコントローラの内部構成を示すブロック図である。
【図３】本発明に係るメモリ制御装置の電源オン時の初期化動作を示すフローチャートである。
【図４】本発明に係るメモリ制御装置の省電力待機モードの設定動作を示すフローチャートである。
【図５】本発明に係るメモリ制御装置の制御動作を示すフローチャートである。
【図６】本発明に係るメモリ制御装置のＳＤＲＡＭの復帰処理動作を示すフローチャートである。
【図７】本発明に係るメモリ制御装置のＳＤＲＡＭの復帰処理動作を示すフローチャートである。
【符号の説明】
【００４４】
１  ＣＰＵ
２  メモリ制御装置
３  ＳＤＲＡＭ（メモリ）
４  メモリコントローラ
５  識別部
６  省電力部（設定記憶手段）
７  制御部
８  ＣＰＵＩ／Ｆ部
９  ＤＭＡコントローラ部
１０  ＰＣＩコントローラ部
１２  ＬＡＮ部
１３  ＵＳＢ部
１４  ＬＣＤ部
１５  ＣＰＵバス
１６  Ｉ／Ｏバス
１７  ＰＣＩバス
１８  内部バス１
１９  内部バス２
２０  内部バス３
２１  Ｉ／Ｏ部
２５  内部バス１用設定レジスタ
２６  内部バス２用設定レジスタ
２７  内部バス３用設定レジスタ
２８  モード＆Ｔｉｍｅｒレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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