(57)【要約】【課題】必要なメモリ容量を少なくして、映像信号の拡大・縮小を行う。【解決手段】入力映像信号データを入力側のクロックに基づき３つのラインメモリ１０ａ、１０ｂ、１０ｃに順次書き込む。書き込みをしていないラインメモリ１０ａ、１０ｂ、１０ｃから映像信号データを順次出力側のクロックに基づき読み出す。【選択図】図１
2005250498.tif 000002
【特許請求の範囲】
【請求項１】
画面表示用の映像信号データの拡大または縮小を行う映像信号処理回路であって、
入力されてくる映像信号データをライン毎に順次記憶する複数のラインメモリと、
この複数のラインメモリのうちの１つのラインメモリへのデータの書き込みを制御する書き込み制御手段と、
複数のラインメモリのうちの書き込みを行っていないラインメモリからのデータを読み出し制御する読み出し制御手段と、
読み出されたデータを演算処理して出力する演算出力手段と、
を有し、
垂直方向の走査線数の変更および水平方向のデータ数の変更の両方を行う場合において、
拡大の場合には水平方向のデータ数を増加させた後、前記ラインメモリからの同一データの読み出しを複数回行って垂直方向の走査線数を増加させ、
縮小の場合には水平方向のデータ数を減少させた後、垂直方向の走査線数を減少させることを特徴とする映像信号処理回路。
【請求項２】
請求項１に記載の回路において、
前記演算出力手段は、読み出された複数のデータに基づいて補間演算を行う補間手段を有することを特徴とする映像信号処理回路。
【請求項３】
請求項１または２に記載の回路において、
前記書き込み制御手段は、入力されてくる映像信号データについての同期信号に基づき発生した書き込みタイミング信号に基づいて前記ラインメモリへの書き込みを制御し、
前記読み出し制御手段は、出力する拡大または縮小された映像信号データの同期信号に基づき発生した読み出しタイミング信号に基づいて前記ラインメモリからの読み出しを制御し、
前記読み出し制御手段により、書き込みが行われていないラインメモリから読み出しを行うことを特徴とする映像信号処理回路。
【請求項４】
請求項３に記載の回路において、
前記ラインメモリは、少なくとも３つあり、１つのラインメモリに入力されてくる映像信号データを書き込み、他の２つのラインメモリから記憶されている映像信号データを読み出すことを特徴とする映像信号処理回路。
【請求項５】
請求項１〜４のいずれか１つに記載の回路において、
前記読み出し制御手段には、前記演算出力手段から出力される出力映像信号データについての水平同期信号、水平方向のデータクロック、拡大・縮小の倍率を示す倍率設定値が供給されているとともに、
前記書き込み制御手段は、前記読み出し制御手段に読み出しの開始を示す読み出し開始信号を供給し、
前記読み出し制御手段は、これら供給されてくる信号に基づいて前記複数のラインメモリからの映像信号データの読み出しを制御することを特徴とする映像信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画面表示用の映像信号データの拡大または縮小を行う映像信号処理回路に関する。
【背景技術】
【０００２】
従来より、水平方向のデータ数、垂直方向の走査線（ライン）数が異なる映像信号が各種利用されており、パソコンにおける映像信号など通常のテレビジョン信号とは異なるものが多く利用されるようになってきている。そこで、映像信号処理回路においては、入力されてくる映像信号を出力する異なる種類の映像信号に変換する必要がある。
【０００３】
このような変換には、一般的にフレームメモリが利用される。すなわち、入力されてくる映像信号を１画面分、入力映像信号のタイミングでそのままフレームメモリに書き込み、このフレームメモリから出力映像信号のタイミングで映像信号を読み出してこれを表示する。例えば、走査線を増加させるのであれば、１以上のラインの映像信号データを読み出し、これからより多いライン数の映像信号データを作成することで走査線数を増加させる。反対に、走査線数を減少させるのであれば、２以上のラインの映像信号データを読み出し、これをより少ないライン数の映像信号データに変換することで走査線数を減少させている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、このようなフレームメモリは、１フレーム分の映像信号データをすべて記憶しなければならず、大規模のメモリが必要となるという問題があった。
【０００５】
本発明は、上記課題に鑑みなされたものであり、小規模のメモリで容易に拡大・縮小処理が可能な映像信号処理回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、画面表示用の映像信号データの拡大または縮小を行う映像信号処理回路であって、入力されてくる映像信号データをライン毎に順次記憶する複数のラインメモリと、この複数のラインメモリのうちの１つのラインメモリへのデータの書き込みを制御する書き込み制御手段と、複数のラインメモリのうちの書き込みを行っていないラインメモリからのデータを読み出し制御する読み出し制御手段と、読み出されたデータを演算処理して出力する演算出力手段と、を有し、垂直方向の走査線数の変更および水平方向のデータ数の変更の両方を行う場合において、拡大の場合には水平方向のデータ数を増加させた後、前記ラインメモリからの同一データの読み出しを複数回行って垂直方向の走査線数を増加させ、縮小の場合には水平方向のデータ数を減少させた後、垂直方向の走査線数を減少させることを特徴とする。
【０００７】
このように、ラインメモリを用いて、拡大または縮小を行うため、フレームメモリを用いるものに比べ、必要なメモリ容量が小さくなる。
【０００８】
また、前記ラインメモリは、少なくとも３つあり、１つのラインメモリに入力されてくる映像信号データを書き込み、他の２つのラインメモリから記憶されている映像信号データを読み出すことが好適である。
【０００９】
また、前記読み出し制御手段には、前記演算出力手段から出力される出力映像信号データについての水平同期信号、水平方向のデータクロック、拡大・縮小の倍率を示す倍率設定値が供給されているとともに、前記書き込み制御手段は、前記読み出し制御手段に読み出しの開始を示す読み出し開始信号を供給し、前記読み出し制御手段は、これら供給されてくる信号に基づいて前記複数のラインメモリからの映像信号データの読み出しを制御することが好適である。
【発明の効果】
【００１０】
以上説明したように、本発明によれば、ラインメモリを用いて、拡大または縮小を行うため、フレームメモリを用いるものに比べ、必要なメモリ容量を小さくできる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１２】
図１は、本実施形態の構成を示すブロック図である。
【００１３】
デジタルの映像信号である入力映像信号データは、３つのラインメモリ１０ａ、１０ｂ、１０ｃのいずれかに入力される。データバス自体は、３つのラインメモリ１０ａ、１０ｂ、１０ｃに接続されており、ライトイネーブルとなったラインメモリ１０ａ、１０ｂ、１０ｃのいずれか１つの映像信号データが書き込まれる。
【００１４】
３つのラインメモリ１０ａ、１０ｂ、１０ｃには、メモリライト制御回路１２からライトイネーブル信号が供給される。メモリライト制御回路１２には、入力映像信号データについての水平同期信号ＨＳ１、水平方向のデータクロックであるＣＫ１、１フレームの始まりを示すＶＳＴＡＲＴ１が供給されている。そして、メモリライト制御回路１２が、これら信号に基づいて入力映像信号データのラインメモリ１０ａ、１０ｂ、１０ｃへの書き込みを制御する。
【００１５】
また、ラインメモリ１０ａ、１０ｂ、１０ｃには、メモリリード・ラインセレクト制御回路１４が接続されており、ラインメモリ１０ａ、１０ｂ、１０ｃのいずれから読み出すかを制御するとともに、選択されたラインメモリ１０ａ、１０ｂ、１０ｃからの読み出しを制御する。メモリリード・ラインセレクト制御回路１４には、出力映像信号データについての水平同期信号ＨＳ２、水平方向のデータクロックであるＣＫ２、拡大・縮小の倍率を示す倍率設定値が供給されているとともに、メモリライト制御回路１２からメモリリード・ラインセレクト制御回路１４における読み出しの開始を示すＶＳＴＡＲＴ２が供給されている。そして、メモリリード・ラインセレクト制御回路１４が、これら信号に基づいてラインメモリ１０ａ、１０ｂ、１０ｃからの映像信号データの読み出しを制御する。
【００１６】
ラインメモリ１０ａ、１０ｂ、１０ｃから読み出された映像信号データは、マルチプレクサ（ＭＵＸ）１６ａ、１６ｂを介し、補間演算部１８に供給される。この補間演算部１８には、係数発生部２０から補間係数が供給されている。そこで、補間演算部１８において、マルチプレクサ１６ａ、１６ｂから供給される映像信号データについて補間演算が行われる。なお、係数発生部２０における係数発生は、メモリリード・ラインセレクト制御回路１４によって制御される。なお、マルチプレクサ１６ａおよび１６ｂと、メモリリード・ラインセレクト制御回路１４は、出力手段を構成する。
【００１７】
このようにして、出力側の映像信号の要求する走査線数、水平データ数の映像信号データが補間演算部１８から出力される。
【００１８】
次に、映像信号データの拡大縮小の動作について、図２のタイミングチャートに基づいて説明する。この例は、走査線を２倍にする拡大および１／２にする縮小である。ここで、フレーム周波数は変わらない。なお、この図２においては、ラインメモリ１０ａ、１０ｂ、１０ｃをＬＭ１０ａ、１０ｂ、１０ｃと記載してある。
【００１９】
まず、入力映像信号についての水平同期信号ＨＳ１、垂直同期信号に対応するＶＳＴＡＲＴ１がメモリライト制御回路１２に入力される。なお、水平同期信号、垂直同期信号は入力映像信号から分離して得られる。入力映像信号の１つのフレームの第１水平ラインが始まるときにＶＳＴＡＲＴ１がＨとなり、このＶＳＴＡＲＴ１はそのフレームの有効ラインの終了までＨに維持される。また、ＨＳ１は、各水平ラインの最初にＬのパルスを有する。メモリライト制御回路１２は、ＶＳＴＡＲＴ１がＨとなった時のＨＳ１のＬに伴い、ラインメモリ１０ａをライトイネーブルとして、入力映像信号データをそのクロックであるＣＫ１に基づいて順にラインメモリ１０ａに書き込む。そして、１つの水平ラインについての映像信号データの書き込みが終了した場合には、次に水平ラインの映像信号データをラインメモリ１０ｂに書き込み、その次の水平ラインの映像信号データをラインメモリ１０ｃに書き込み、３つのラインメモリ１０ａ、１０ｂ、１０ｃへの書き込みが終了した場合には、そのラインメモリ１０ａに戻ってそこに次の水平ラインの映像信号データを書き込みこれを１フレーム繰り返す。さらに、次のフレームについても同様の書き込みを行う。
【００２０】
そして、メモリライト制御回路１２は、２ラインの書き込みが終わった時点で、ＶＳＴＡＲＴ２をＨにする。これは、本実施形態では、読み出しが２ラインであり、２ラインの書き込みが終わった時点で、書き込みが行われていない映像信号データが２ライン分そろうからであり、３ラインからの読み出しを同時に行うのであれば、３ラインの書き込みが終了した時点で、ＶＳＴＡＲＴ２をＨにする。
【００２１】
メモリリード・ラインセレクト制御回路１４は、ＶＳＴＡＲＴ２のＨを受けて、次のＨＳ２のＬに応じて、ＶＳＴＡＲＴ２’をＨにしてリード動作を開始する。そして、ラインメモリ１０ａ、１０ｂをリードイネーブルにする。そこで、ラインメモリ１０ａ、１０ｂからの読み出しが行われる。なお、この読み出しは、クロックＣＫ２に基づいて行われる。このクロックＣＫ２は、クロックＣＫ１の２倍であり、ＨＳ１の１／２の期間、すなわちＨＳ２の１水平期間で１ライン分の映像信号データを読み出し、これを２度繰り返す。そこで、ラインメモリ１０ａ、１０ｂに記憶されている１ライン目、２ライン目の映像信号データが並列して２度読み出される。
【００２２】
ラインメモリ１０ａ、１０ｂからの出力は、それぞれマルチプレクサ１６ａ、１６ｂを介し補間演算部１８に供給される。これによって、２つのラインの対応する映像信号データが順次補間演算部１８に供給されることになり、この補間演算部１８は、２つの映像信号データから補間演算を行う。例えば、最初のＨＳ２の１水平期間では、ラインメモリ１０ａからの映像信号データをそのまま出力し、次の水平期間では両者の平均値を出力する。この場合、係数発生部２０においては、「１，０」、「０．５，０．５」という係数を発生すればよい。
【００２３】
これによって、ＨＳ１の１水平期間にＨＳ２に同期した２ラインの映像信号データが出力される。
【００２４】
このようにして、ＨＳ２の２水平期間が終了して、ラインメモリ１０ａ、１０ｂからの２度の読み出しが終了した場合には、メモリリード・ラインセレクト制御回路１４がラインメモリ１０ｂ，１０ｃを選択して、同様に映像信号データを出力する。そこで、次の水平期間において、まず補間演算部１８からラインメモリ１０ｂからの映像信号データがそのまま出力され、その次の水平期間では両者の平均値が出力される。なお、この期間において、書き込みはラインメモリ１０ａに行われているため、書き込みと読み出しの衝突は生じない。そして、ＨＳ２の２水平期間毎に、読み出しラインメモリを１つずつずらしてゆくことで、常に書き込みが行われていない２つのラインメモリからの２度の読み出しが行われる。
【００２５】
このようにして、フレーム周波数を同一に維持しつつ水平ラインを２倍にする拡大処理をラインメモリ３つで達成することができる。
【００２６】
また、ＨＳ２が（１／２）ＨＳ１である１／２の縮小処理の場合には、ＨＳ１の２水平期間に対応するＨＳ２の１水平期間において、書き込みの行われていない１つのラインメモリからの映像信号データを出力する。これによって、間引きにより走査線数を１／２にすることができる。例えば、図２に示すように、偶数ラインのみを出力することができる。
【００２７】
一方、２ラインの演算により、１ラインを形成する場合には、同時に２つのラインメモリから映像信号データを読み出す必要がある。この場合には、図３に示すように、４つのラインメモリを設け、ＨＳ１の２水平期間に亘って、書き込みが行われていない２つのラインメモリから映像信号データを読み出せばよい。なお、図３においては、４つ目のラインメモリをＬＭ１０ｄとしている。
【００２８】
４つのラインメモリ１０ａ〜１０ｄを設けた場合には、４つのラインメモリ１０ａ〜１０ｄからの出力はすべてマルチプレクサ１６ａ、１６ｂにそれぞれ入力され、選択された２つのラインメモリからのデータがマルチプレクサ１６ａ、１６ｂから出力される。そこで、この２つのデータが補間演算部１８に供給され、補間演算（例えば平均値演算）されたデータが１ラインずつ補間演算部１８から出力される。この例の場合には、ライン数は入力映像信号データの１／２に減少される。
【００２９】
また、水平方向のデータ数を多くするのであれば、その倍率に応じて同一の映像信号データを繰り返し読むことで、水平方向のデータ数を増加させることができる。例えば、２倍であれば、各映像信号データについて２度読みすればよい。さらに、適当な遅延回路などを用いて複数の水平方向の映像信号データを得て、これらについて適宜補間演算を行うことも好適である。一方、水平方向のデータ量を減少するのであれば、映像信号データを間引いたり、複数映像信号データからそれより少ない映像信号データを補間により作成すればよい。
【図面の簡単な説明】
【００３０】
【図１】映像信号処理回路の構成を示すブロック図である。
【図２】動作を示すタイミングチャートである。
【図３】動作を示すタイミングチャートである。
【符号の説明】
【００３１】
１０ａ，１０ｂ，１０ｃ  ラインメモリ、１２  メモリライト制御回路、１４  メモリリード・ラインセレクト制御回路、１６ａ，１６ｂ  マルチプレクサ、１８  補間演算部、２０  係数発生部。
【図１】
2005250498.tif 000003
【図２】
2005250498.tif 000004
【図３】
2005250498.tif 000005