(57)【要約】      （修正有）【課題】  演算精度を低下させることなく回路規模を削減し、演算処理速度を向上させることが可能な色変換回路、画像表示装置及び画像処理方法を提供する。【解決手段】  色変換用マトリクスでは通常対角項は１に近い値を有し、それ以外の項は０に近い値を有するので、対角項に対応するマトリクス係数から１を減算すれば、全てのマトリクス係数を０に近い値、即ち整数部が０である値とすることができる。よって、演算部に対しては、対角項のマトリクス係数から１を減算した係数を設定マトリクス係数として供給し、それに基づいてマトリクス演算を実施する。そして、マトリクス係数から１を減算した代わりに、マトリクス演算により得られた画像データに、入力画像データを加算し、色変換後の画像データとして出力する。これにより、マトリクス係数と入力画像データとを乗算する乗算器などのビット数を、整数部を省略した分１ビット減少させることができる。【選択図】    図４
2005217798.tif 000002
【特許請求の範囲】
【請求項１】
色変換用マトリクスに基づいて、対角項についてはマトリクス係数を１減算した設定マトリクス係数を出力するマトリクス設定部と、
前記設定マトリクス係数と複数色の入力画像データとのマトリクス演算を行い、各色毎に、マトリクス演算結果に前記入力画像データを加算して色変換画像データを出力する演算部と、を備えることを特徴とする色変換回路。
【請求項２】
前記色変換用マトリクスのマトリクス係数は符号部、整数部及び小数部を有し、
前記マトリクス設定部は、前記符号部及び小数部のみを前記設定マトリクスとして前記演算部へ出力することを特徴とする請求項１に記載の色変換回路。
【請求項３】
前記演算部は、前記複数色の各色毎に前記色変換画像データを演算する色別演算部を備え、
前記色別演算部の各々は、
前記複数色の各色毎に前記設定マトリクスと前記入力画像データとを乗算する乗算器と、
前記複数色の各色毎の前記乗算器からの出力、及び、当該色別演算部が対象とする色の入力画像データを加算する加算器と、を備えることを特徴とする請求項１又は２に記載の色変換回路。
【請求項４】
前記マトリクス設定部は、対角項についてマトリクス係数を１減算したマトリクス係数を受け取ることを特徴とする請求項１乃至３のいずれか一項に記載の色変換回路。
【請求項５】
前記マトリクス設定部は、
前記色変換用マトリクスのマトリクス係数を受け取る手段と、
受け取ったマトリクス係数のうち対角項についてのマトリクス係数から１を減算して前記設定マトリクス係数を生成する減算器と、を備えることを特徴とする請求項１乃至３のいずれか一項に記載の色変換回路。
【請求項６】
前記マトリクス設定部は、
前記色変換用マトリクスのマトリクス係数を受け取る手段と、
受け取ったマトリクス係数から対角項についてのマトリクス係数を検出し、加算指示信号を前記演算部へ出力する手段と、を備え、
前記演算部は、前記加算指示信号を受け取ったときにのみ、前記マトリクス演算結果に前記入力画像データを加算して色変換画像データを出力することを特徴とする請求項１乃至３のいずれか一項に記載の色変換回路。
【請求項７】
前記色変換用マトリクスのマトリクス係数は、前記対角項の値が０以上２以下であり、対角項以外の項の値が−１以上１以下であることを特徴とする請求項１乃至６のいずれか一項に記載の色変換回路。
【請求項８】
前記複数色はＲＧＢ３色を含むことを特徴とする請求項１乃至７のいずれか一項に記載の色変換回路。
【請求項９】
請求項１乃至８のいずれか一項に記載の色変換回路と、
前記色変換回路により色変換された画像データを階調補正する階調補正部と、
前記階調補正された画像データを表示する表示部と、を備えることを特徴とする画像表示装置。
【請求項１０】
色変換用マトリクスに基づいて、対角項についてはマトリクス係数を１減算した設定マトリクス係数を出力する工程と、
前記設定マトリクス係数と複数色の入力画像データとのマトリクス演算を行う工程と、
各色毎に、マトリクス演算結果に前記入力画像データを加算して色変換画像データを出力する工程と、を備えることを特徴とする画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データの色変換処理に関し、特にマトリクス演算による色変換処理に関する。
【背景技術】
【０００２】
画像データを表示する画像表示装置においては、ＣＲＴ、ＬＣＤなどの表示デバイスの特性に応じて画像データの表示特性を調整する処理が行われる。典型的な画像処理としては、入力画像データに対して色変換処理を行い、次に表示デバイスの特性に応じた階調特性補正（ガンマ補正とも呼ばれる）を行って表示デバイスに画像を表示する。
【０００３】
３×３のマトリクス演算により色変換処理を行い、３次元ルックアップテーブル（ＬＵＴ）を用いて階調特性補正（ガンマ補正）を行う画像表示装置の一例が特許文献１に記載されている。
【０００４】
従来のマトリクスを用いた色変換処理では、特に演算上の工夫はされておらず、マトリクス要素分の乗算を実行していた。色変換の精度を確保するためには乗算器のビット数を大きくする必要があるが、その反面、回路規模は増大し、動作速度が遅くなるという問題があった。例えばＲＧＢ色空間における色変換の場合、乗算回数は９回となり、高速動作が要求される場合は９つの乗算器で並列処理を行う。従って、単独の乗算器の回路規模増加分は、全乗算器で９倍となり影響は大きい。
【０００５】
【特許文献１】特開平９−２７１０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の点に鑑みてなされたものであり、演算精度を低下させることなく、回路規模を削減でき、演算処理速度を向上させることが可能な色変換回路、画像表示装置及び画像処理方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の１つの観点では、色変換回路は、色変換用マトリクスに基づいて、対角項についてはマトリクス係数を１減算した設定マトリクス係数を出力するマトリクス設定部と、前記設定マトリクス係数と複数色の入力画像データとのマトリクス演算を行い、各色毎に、マトリクス演算結果に前記入力画像データを加算して色変換画像データを出力する演算部と、を備える。
【０００８】
上記の色変換回路は、例えば画像表示装置や画像処理装置に適用され、入力画像データに対して色変換を行う。一般的には、当該画像データを表示する表示デバイスの色特性に適合するように画像データの色変換を行う。色変換は、色変換用マトリクスに基づいて、マトリクス係数と入力画像データとを乗算し、乗算結果を加算することにより色変換画像データを出力する。ここで、色変換用マトリクスでは、通常対角項は１に近い値を有し、それ以外の項は０に近い値を有する。対角項に対応するマトリクス係数から１を減算すれば、全てのマトリクス係数を０に近い値、即ち整数部が０である値とすることができる。よって、演算部に対しては、対角項のマトリクス係数から１を減算した係数を設定マトリクス係数として供給し、それに基づいてマトリクス演算を実施する。そして、マトリクス係数から１を減算した代わりに、マトリクス演算により得られた画像データに、入力画像データを加算し、色変換後の画像データとして出力する。これにより、マトリクス係数と入力画像データとを乗算する乗算器などのビット数を、整数部を省略した分１ビット減少させることができる。よって、回路規模を縮小することができ、同時に演算処理速度を向上させることができる。
【０００９】
上記の色変換回路の一態様では、前記色変換用マトリクスのマトリクス係数は符号部、整数部及び小数部を有し、前記マトリクス設定部は、前記符号部及び小数部のみを前記設定マトリクスとして前記演算部へ出力する。これにより、演算部内における乗算処理においては、整数部の分の演算を行う必要がなくなり、回路規模を縮小することができる。
【００１０】
上記の色変換回路の他の一態様では、前記演算部は、前記複数色の各色毎に前記色変換画像データを演算する色別演算部を備え、前記色別演算部の各々は、前記複数色の各色毎に前記設定マトリクスと前記入力画像データとを乗算する乗算器と、前記複数色の各色毎の前記乗算器からの出力、及び、当該色別演算部が対象とする色の入力画像データを加算する加算器と、を備える。
【００１１】
この態様では、入力画像データは複数色の画像データであり、各色毎に、対角項から１を減算して得られた設定マトリクスと入力画像データの乗算を行い、さらに乗算結果とその色の入力画像データの加算を行う。
【００１２】
上記の色変換回路の一態様では、前記マトリクス設定部は、対角項についてマトリクス係数を１減算したマトリクス係数を受け取る。この態様では、通常の色変換マトリクスのマトリクス係数に基づいて、対角項については１を減算した後のマトリクス係数が用意され、これがマトリクス設定部に入力される。
【００１３】
上記の色変換回路の他の一態様では、前記マトリクス設定部は、前記色変換用マトリクスのマトリクス係数を受け取る手段と、受け取ったマトリクス係数のうち対角項についてのマトリクス係数から１を減算して前記設定マトリクス係数を生成する減算器と、を備える。この態様では、マトリクス設定部には通常の色変換マトリクスのマトリクス係数が入力され、マトリクス設定部内で、対角項のマトリクス係数から１を減算する処理を実行する。よって、マトリクス設定部には通常のマトリクス係数を入力すればよい。
【００１４】
上記の色変換回路の他の一態様では、前記マトリクス設定部は、前記色変換用マトリクスのマトリクス係数を受け取る手段と、受け取ったマトリクス係数から対角項についてのマトリクス係数を検出し、加算指示信号を前記演算部へ出力する手段と、を備え、前記演算部は、前記加算指示信号を受け取ったときにのみ、前記マトリクス演算結果に前記入力画像データを加算して色変換画像データを出力する。この態様では、マトリクス設定部には通常の色変換マトリクスのマトリクス係数が入力され、マトリクス設定部内で、対角項のマトリクス係数が検出され、加算指示信号が生成される。そして、対角項のマトリクス係数が演算部で乗算されるときに、加算指示信号に応じて、各乗算器の乗算結果にさらに入力画像データが加算される。よって、マトリクス設定部には通常のマトリクス係数を入力すればよい。
【００１５】
上記の色変換回路の好適な実施例では、前記色変換用マトリクスのマトリクス係数は、前記対角項の値が０以上２以下であり、対角項以外の項の値が−１以上１以下であり、前記複数色はＲＧＢ３色を含む。
【００１６】
本発明の他の観点では、上記の色変換回路と、前記色変換回路により色変換された画像データを階調補正する階調補正部と、前記階調補正された画像データを表示する表示部と、を備える画像表示装置を構成することができる。
【００１７】
本発明の他の観点では、画像処理方法は、色変換用マトリクスに基づいて、対角項についてはマトリクス係数を１減算した設定マトリクス係数を出力する工程と、前記設定マトリクス係数と複数色の入力画像データとのマトリクス演算を行う工程と、各色毎に、マトリクス演算結果に前記入力画像データを加算して色変換画像データを出力する工程と、を備える。この方法によれば、上述の色変換回路と同様に、マトリクス係数と入力画像データとを乗算する乗算器などのビット数を、整数部を省略した分１ビット減少させることができる。よって、回路規模を縮小することができ、同時に演算処理速度を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の好適な実施形態について説明する。
【００１９】
［画像表示装置］
図１は、本発明の色変換回路を適用した画像表示装置の概略構成を示すブロック図である。図示のように、画像表示装置１００は、画像処理回路１０１と画像表示部１０２とを備える。画像表示装置１００の例としては、携帯電話、携帯型端末、ＰＤＡ、デジタルカメラなどが挙げられる。
【００２０】
画像処理回路１０１は、外部から入力された画像データＤ１に対して色変換処理、ガンマ補正を含む階調特性補正処理などを施し、補正後の画像データＤ１０を画像表示部１０２へ供給する。なお、画像処理回路１０１へは、画像データＤ１と同期したクロック信号ＣＬＫも入力される。画像表示部１０２は、例えばＣＲＴ、ＬＣＤ（Liquid Crystal Display）などの表示デバイスを備え、補正後の画像データＤ１０を表示する。
【００２１】
［画像処理回路］
図２は、図１に示す画像処理回路１０１の内部構成を示すブロック図である。図示のように、画像処理回路１０１は、色変換演算部１０と、階調補正部２０と、減色処理部３０とを備える。
【００２２】
色変換演算部１０は、本発明の色変換回路を適用した部分であり、外部から入力される画像データＤ１０に対して所望の色特性への色変換処理を施し、色変換後の画像データＤ２を階調補正部２０へ供給する。入力される画像データＤ１０はＲＧＢ各色８ビットのデジタルデータであり、色変換演算部１０は３×３のマトリクス演算により色変換処理を行う。なお、色変換演算部１０へは画像データＤ１の他に、レジスタ制御信号Ｓｃが入力される。
【００２３】
階調補正部２０は、色変換後の画像データＤ２に対して階調特性補正としてのガンマ補正を行い、補正後の画像データＤ３を減色処理部３０へ供給する。補正後の画像データＤ３もＲＧＢ各色８ビットのデータである。なお、階調補正部２０へは、レジスタ制御信号Ｓｃが入力されている。
【００２４】
減色処理部３０は、ガンマ補正後の画像データＤ３に対して減色処理を行う。上述のようにガンマ補正後の画像データＤ３はＲＧＢ各色８ビットのデータであり、減色処理部３０は例えばその上位６ビットをビットスライスすることによりＲＧＢ各色６ビットのデータとし、下位２ビットのデータに基づいてディザ処理を適用してＲＧＢ各色６ビット（ディザ処理により各色８ビット相当となっている）の画像データＤ１０を画像表示装置１０２へ供給する。
【００２５】
なお、減色処理部３０は、画像表示部１０２の表示能力によっては、減色処理を行わずに各色８ビットの画像データを画像表示部１０２へ供給することもできる。例えば、画像表示部１０２が各色８ビットの表示能力を有する場合、減色処理部３０は減色処理を行わずに各色８ビットの画像データＤ１０を画像表示部１０２へ供給してもよい。一方、画像表示部１０２が各色６ビットの表示能力しか有しない場合は、減色処理部３０は減色処理により各色６ビットの画像データを作成して画像表示部１０２へ供給することができる。なお、減色処理部３０へは、ガンマ補正後の画像データＤ３に加えて、レジスタ制御信号Ｓｃ、並びに、画像データＤ１と同期した水平同期信号Hsync及び垂直同期信号Vsyncが入力されている。
【００２６】
［色変換演算部］
次に、本発明にかかる色変換回路を適用した色変換演算部について説明する。色変換演算部１０は、色変換用マトリクスを用いたマトリクス演算により、入力画像データの色変換を行う。本実施形態では、入力画像データはＲＧＢ３色の色データであり、色変換用マトリクスとしては３×３のマトリクスを使用する。
【００２７】
以下、まず本発明の基本原理について説明する。色変換用マトリクスの例を図３（ａ）に示す。色変換処理部１０は、ＲＧＢの入力信号Ｒin、Ｇin及びＢinに対して、図示の３×３のマトリクスによる演算を行ってＲＧＢの出力信号（変換後の信号）Ｒout、Ｇout及びＢoutを出力する。一般的に、色変換演算部１０における色変換処理は入力画像データの色特性を、後段の画像表示部１０２の色特性に適合させるように補正するものであり、ＲＧＢの各入力画像データに対して、ＲＧＢの成分をそれぞれ多少増減することにより色特性の補正を行う。
【００２８】
図３（ａ）に示す色変換用マトリクスにおいて、例えばＲoutは、
Ｒout  ＝  Ｍ００・Ｒin＋Ｍ０１・Ｇin＋Ｍ０２・Bin
により算出される。ここで、Ｍ００は１に近い数値であり、当該色変換マトリクスによる入力画像データＲinに対するＲ成分の補正分を含む。つまり、Ｍ００と１との差、（Ｍ００−１）がＲ成分の補正分を示す。また、Ｍ０１がＧ成分の補正分を示し、Ｍ０２がＢ成分の補正分を示す。よって、マトリクス係数Ｍ００、Ｍ０１及びＭ０２を設定し、入力画像データＲinのＲＧＢ成分を増減することにより、画像表示部１０２の色特性に適した色変換を行う。入力画像データＧin及びＢinについても同様である。
【００２９】
一般的に、色変換処理による色特性の補正は異なる表示デバイス間の色特性の調整を主目的として行われるため、ＲＧＢの各成分を微調整する程度のものである。よって、通常、色変換用マトリクスにおいて、対角項であるＭ００、Ｍ１１及びＭ２２は、
０≦Ｍｍｎ（ｍ＝ｎ）＜２
の範囲内であり、いずれも「１」に近い値をとる。一方、これら対角項以外の項は、
−１≦Ｍｍｎ（ｍ≠ｎ）＜１
の範囲内である。従って、マトリクス係数のうち、整数部（＝１）を含むことがあるのは対角項Ｍ００、Ｍ１１及びＭ２２のみであり、他の項は整数部を含まない（全て１より小さい正負の小数）。
【００３０】
そこで、本発明による色変換回路では、マトリクス演算を行う部分では、対角項については１を減算したマトリクス係数を使用し、マトリクス演算結果に対して、元の入力画像データをそれぞれ加算することとする。具体的には、図３（ｂ）に示す演算を行う。図３（ｂ）に示す演算結果は図３（ａ）に示すマトリクス演算結果と等価である。
【００３１】
マトリクス演算は、各マトリクス係数を保持するレジスタと、各マトリクス係数を入力画像データに乗算する乗算器と、乗算結果を加算する加算器により構成される。上記のように、対角項については１を減算したマトリクス係数を使用することにより、マトリクス係数は対角項もそれ以外の項も全て整数部を有しない（整数部＝０）こととなるので、乗算器のビット数（桁数）を１減少させることができる。これにより、回路規模を縮小し、処理速度を向上させることが可能となる。
【００３２】
（第１実施例）
次に、上記の基本原理に従った色変換演算部の第１実施例について詳しく説明する。図４に第１実施例による色変換演算部１０ａの概略構成を示す。なお、図４に示す色変換演算部１０ａは、Ｒoutの演算回路、即ち入力画像データＲin、Ｇin及びＢinと図３（ｂ）に示すマトリクスから色変換後の画像データＲoutを生成する部分のみを示す。図示のように、色変換演算部１０ａは、大別して逆γ変換部４０と、マトリクス設定部５０と、演算部６０とを備える。
【００３３】
逆γ変換部４０は、ＲＧＢの各入力画像データＲin、Ｇin及びＢinに対して逆γ変換を施してマトリクス設定部５０へ供給する。通常の画像表示装置においては、入力画像データＤ１としてγ補正済みのデータが入力される場合が多い。逆γ変換部４０は、γ変換済みの入力画像データに対して逆γ変換を行ってリニアな入力画像データを生成する。後段のマトリクス設定部５０や演算部６０は、リニアな画像データについて色変換を行う。
【００３４】
具体的には、逆γ変換部４０は、ＲＧＢ各色毎にルックアップテーブル（ＬＵＴ）４１Ｒ、４１Ｇ及び４１Ｂを備える。各ＬＵＴ４１Ｒ、４１Ｇ及び４１Ｂはそれぞれ逆γ特性を記憶しており、逆γ変換部４０は、各色の入力画像データＲin、Ｇin及びＢinに対して、対応するＬＵＴ４１Ｒ、４１Ｇ及び４１Ｂに記憶されている逆γ特性に従って補正を行い、その結果を演算部６０へ供給する。なお、本実施例では、逆γ変換部４０へ入力される入力画像データは各色８ビット（Ｒin[7:0]、Ｇin[7:0]、Ｂin[7:0]）であるが、逆γ変換部４０から出力される画像データは各色１０ビット（Ｒin[9:0]、Ｇin[9:0]、Ｂin[9:0]）となっている。本明細書及び図面において、「信号名［m:n］」の表記は、その信号のｎ〜ｍビットを示している。
【００３５】
マトリクス設定部５０は、演算部６０でのマトリクス演算に使用されるマトリクス係数を設定する部分であり、各色に対応する８ビットのレジスタ５１Ｒ、５１Ｇ及び５１Ｂを備える。レジスタ５１Ｒはマトリクス係数Ｍ００を保持するレジスタであり、外部からレジスタ制御信号Ｓｃとして、マトリクス係数Ｍ００を示すデータＭ00setを入力される。ここで、Ｍ００は対角項であるので、Ｍ00setとしては、前述のように、通常の色変換マトリクス（図３（ａ）参照）のマトリクス係数Ｍ００から１を減算したものが入力される。さらに、レジスタ５１Ｒには、レジスタ制御信号Ｓｃとして、トリガ信号ＷＲ00が入力される。レジスタ５１Ｒには、トリガ信号ＷＲ00のタイミングで、マトリクス係数を示すデータＭ00setがセットされる。
【００３６】
レジスタ５１Ｇはマトリクス係数Ｍ０１を保持するレジスタであり、外部からマトリクス係数Ｍ０１を示すデータＭ01setを入力される。マトリクス係数Ｍ０１は対角項ではないので、Ｍ01setとしては通常の色変換マトリクスのマトリクス係数Ｍ０１が入力される。また、レジスタ５１Ｇにはトリガ信号ＷＲ01が入力され、トリガ信号ＷＲ01のタイミングでマトリクス係数Ｍ０１を示すデータＭ01setがセットされる。
【００３７】
同様に、レジスタ５１Ｂはマトリクス係数Ｍ０２を保持するレジスタであり、外部からマトリクス係数Ｍ０２を示すデータＭ02setを入力される。マトリクス係数Ｍ０２は対角項ではないので、Ｍ02setとしては通常の色変換マトリクスのマトリクス係数Ｍ０２が入力される。また、レジスタ５１Ｂにはトリガ信号ＷＲ02が入力され、トリガ信号ＷＲ02のタイミングでマトリクス係数Ｍ０２を示すデータＭ02setがセットされる。
【００３８】
レジスタ５１Ｒ、５１Ｇ及び５１Ｂのレジスタ構成を図５（ａ）に示す。各レジスタ５１Ｒ、５１Ｇ及び５１Ｂはいずれも８ビットであり、図示のように、１ビットの符号部と、１ビットの整数部と、６ビットの小数部により構成されている。よって、マトリクス係数を示すデータＭ00set〜Ｍ02setはこのデータ形式でレジスタ５１Ｒ〜５１Ｂに入力され、レジスタ５１Ｒ〜５１Ｂ内に保持される。そして、各レジスタ５１Ｒ〜５１Ｂは、整数部を除き、符号部及び小数部のみを演算部６０へ供給する。
【００３９】
演算部６０は、マトリクス設定部５０から供給されたマトリクス係数のデータと各色の入力画像データＲin〜Ｂinのマトリクス演算を実行し、その結果に入力画像データＲinを加算して色変換後の画像データＲoutを出力する。図示のように、演算部６０は、乗算器６１Ｒ〜６１Ｂと、加算器６２とを備える。
【００４０】
逆γ変換部４０から出力される画像データＲin[9:0]は乗算器６１Ｒ及び加算器６２へ入力される。また、逆γ変換部４０から出力される画像データＧin[9:0]は乗算器６１Ｇへ入力され、画像データＢin[9:0]は乗算器６１Ｂへ入力される。さらに、レジスタ５１Ｒから出力されるマトリクス係数のデータｍ00[7],[5:0]は乗算器６１Ｒへ入力され、レジスタ５１Ｇから出力されるマトリクス係数のデータｍ01[7],[5:0]は乗算器６１Ｇへ入力され、レジスタ５１Ｂから出力されるマトリクス係数のデータｍ01[7],[5:0]は乗算器６１Ｂへ入力される。
【００４１】
演算部６０内で処理される各データのビット配置を図５（ｂ）に示す。乗算器６１Ｒは、１０ビットの画像データＲin[9:0]とマトリクス係数のデータｍ00[7],[5:0]を乗算し、１７ビットの乗算結果ｒ０[16:0]を生成して加算器６２へ供給する。同様に、乗算器６１Ｇは、１０ビットの画像データＧin[9:0]とマトリクス係数のデータｍ01[7],[5:0]を乗算し、１７ビットの乗算結果ｇ０[16:0]を生成して加算器６２へ供給する。また、乗算器６１Ｂは、１０ビットの画像データＢin[9:0]とマトリクス係数のデータｍ02[7],[5:0]を乗算し、１７ビットの乗算結果ｂ０[16:0]を生成して加算器６２へ供給する。
【００４２】
１９ビットの加算器６２は、各乗算器６１Ｒ〜６１Ｂからの乗算結果と、逆γ変換部４０から直接加算器６２へ入力される画像データＲin[9:0]とを加算して１９ビットの加算結果Ｒout[18:0]を生成する。この際、逆γ変換部４０から直接加算器６２へ入力される画像データＲin[9:0]は整数部のみであるが、各乗算器６１Ｒ〜６１Ｂからの乗算結果は小数部を含むので、図５（ｂ）に示すように、加算器６２は逆γ変換部４０から直接加算器６２へ入力される画像データＲin[9:0]を整数部のビット（即ち、６〜１５ビット目）に配置して加算を行う。そして、加算器６２は、得られた１９ビットの加算結果Ｒout[18:0]の整数部のみを色変換後の画像データＲout[15:6]として出力する。
【００４３】
以上が第１実施例による色変換演算部１０ａのうち画像データＲoutの演算回路であるが、他のＧout及びＢoutの演算回路も同様に構成される。即ち、画像データＧoutの演算回路では、マトリクス設定部５０内のレジスタ５１Ｒ、５１Ｇ及び５１Ｂはそれぞれマトリクス係数Ｍ１０、Ｍ１１及びＭ１２を保持する。対角項に対応するマトリクス係数Ｍ１１を示すデータＭ11setは、上記のＭ00setと同様に、通常の色変換マトリクス（図３（ａ）参照）のマトリクス係数Ｍ１１から１を減算したものが入力される。逆γ変換部４０からの各出力画像データＲin[9:0]〜Ｂin[9:0]はそれぞれ演算部６０内の対応する乗算器６１Ｒ〜６１Ｂに入力され、さらに画像データＧin[9:0]のみが加算器６２に直接入力される。加算器６２は、各乗算器６１Ｒ〜６１Ｂの乗算結果と、逆γ変換部４０から直接入力された画像データＧin[9:0]を加算して、Ｇout[15:6]を出力する。
【００４４】
また、画像データＢoutの演算回路では、マトリクス設定部５０内のレジスタ５１Ｒ、５１Ｇ及び５１Ｂはそれぞれマトリクス係数Ｍ２０、Ｍ２１及びＭ２２を保持する。対角項に対応するマトリクス係数Ｍ２２を示すデータＭ22setは、上記のＭ00setと同様に、通常の色変換マトリクス（図３（ａ）参照）のマトリクス係数Ｍ２２から１を減算したものが入力される。逆γ変換部４０からの各出力画像データＲin[9:0]〜Ｂin[9:0]はそれぞれ演算部６０内の対応する乗算器６１Ｒ〜６１Ｂに入力され、さらに画像データＢin[9:0]のみが加算器６２に直接入力される。加算器６２は、各乗算器６１Ｒ〜６１Ｂの乗算結果と、逆γ変換部４０から直接入力された画像データＢin[9:0]を加算して、Ｂout[15:6]を出力する。
【００４５】
以上説明したように、第１実施例による色変換回路１０ａでは、対角項に対応するマトリクス係数から１減算したものを設定マトリクス係数とし、これを用いて演算部６０におけるマトリクス演算を実行する。よって、マトリクス係数に整数部を含める必要がなく、演算部６０内における乗算部６１Ｒ〜６１Ｂのビット数（桁数）をその分減少させることができる。これにより、回路規模を縮小することができるとともに、演算処理の速度を向上させることができる。
【００４６】
次に、第１実施例の変形例について説明する。上記の第１実施例では、マトリクス設定部５０が設定するマトリクス係数に整数部を含まないこととしたので、その分演算部６０における乗算器のビット幅を１小さくすることができ、回路規模を減少させることができた。その代わりに、乗算器におけるビット幅を維持し、その分演算において演算するマトリクス係数の小数部を１桁分増加させて、演算精度を向上させることもできる。そのような例を図６及び７に示す。図６は第１実施例の変形例による色変換演算部１０ｂの概略構成を示す。図７（ａ）はマトリクス設定部５０内のレジスタの構成を示し、図７（ｂ）は演算部６０におけるビット配置を示す。なお、図６においては、図４と同様に、ＲＧＢ各色の画像データのうち、画像データＲoutの変換回路のみを示している。
【００４７】
本変形例において、マトリクス設定部４０内には第１実施例と同様に各々８ビットのレジスタ５１Ｒ〜５１Ｂが設けられるが、図７（ａ）に示すように、レジスタ内には整数部を設けず、１ビットの符号部と７ビットの小数部を保持する。なお、第１実施例と同様に、レジスタ５１Ｒへは、通常の色変換マトリクス（図３（ａ）参照）のマトリクス係数Ｍ００から１を減算したものが入力される。
【００４８】
各レジスタ５１Ｒ〜５１Ｂは８ビットのマトリクス係数のデータｍ00[7:0]〜ｍ02[7:0]をそれぞれ加算部６０内の乗算器６３Ｒ〜６３Ｂへ供給する。図７（ｂ）に示すように、乗算器６３Ｒは１０ビットの画像データＲin[9:0]と、８ビットのマトリクス係数のデータｍ00[7:0]を乗算して１８ビットの乗算結果ｒ0[17:0]を生成して加算器６４へ入力する。乗算器６３Ｇ及び６３Ｂも同様に、１８ビットの乗算結果ｇ0[17:0]及びｂ0[17:0]を生成して加算器６４へ入力する。そして、加算器６４は、各乗算器６３Ｒ〜６３Ｂからの乗算結果と、逆γ変換部４０から直接入力される画像データＲin[9:0]を加算し、その整数部のみをＲout[16:7]として出力する。
【００４９】
このように、本変形例では、マトリクス係数の整数部の演算を不要とした分、乗算器６３Ｒ〜６３Ｂにて行うマトリクス演算の小数部を１桁増加させることができるので、より高精度のマトリクス演算が可能となる。なお、この変形例では、整数部を含めて単純に３×３マトリクス演算を行う従来の方法によりマトリクス係数の小数部を７ビットとしてマトリクス演算する場合と比較すると、各乗算器６３Ｒ〜６３Ｂのビット幅は１ずつ減少しており、その意味で従来手法と比較して回路規模の減少が実現されている。
【００５０】
（第２実施例）
次に、第２実施例にかかる色変換演算部について説明する。図８に第２実施例にかかる色変換演算部１０ｃの構成を示す。第１実施例においては、マトリクス設定部５０へ入力されるマトリクス係数を示すデータＭ00set〜Ｍ02setのうち、対角項に対応するＭ00setは１を減算したデータとしていた。これに対し、第２実施例では、マトリクス係数を示すデータＭ00setとしては通常の色変換マトリクス（図３（ａ）参照）のマトリクス係数Ｍ００をマトリクス設定部５０ａに入力し、マトリクス設定部５０ａ内部で減算を行うように構成した。これにより、マトリクス設定部５０ａに対しては特別な処理を行うことなく通常の色変換マトリクスの係数をそのまま入力することができる。
【００５１】
図４と比較するとわかるように、第２実施例の色変換演算部１０ｃの構成は、基本的に第１実施例の色変換演算部１０ａと同様であるが、マトリクス設定部５０ａの画像データＲinを処理する部分に減算器５２が設けられている点が異なる。本実施例では、上述のように、レジスタ５１Ｒに入力されるマトリクス係数を示すデータＭ00setは通常の色変換マトリクスの係数Ｍ００（図３（ａ）参照）である。レジスタ５１Ｒはそのデータを保持し、減算器５２へ出力する。レジスタ５１Ｒの構成は、図５（ａ）に示す第１実施例のものと同様である。また、第２実施例における演算部６０内における各データのビット配置も図５（ｂ）に示す第１実施例のものと同じである。
【００５２】
減算器５２は、レジスタ５１Ｒに保持されたデータから、「１」を減算する。なお、図８においては、減算器５２は８ビットのバイナリデータとして「１」を減算している。そして、減算後のデータのうちの符号部及び小数部のみをデータｍ00[7],[5:0]として乗算器６１Ｒへ供給する。減算器５２から乗算器６１Ｒへ供給されるデータｍ00[7],[5:0]は、第１実施例においてレジスタ５１Ｒから乗算器６１Ｒへ供給されるデータｍ00[7],[5:0]と同一である。
【００５３】
これ以外の点は、第２実施例は第１実施例と同様である。即ち、マトリクス設定部５０ａにおいて対角項に対応するマトリクス係数から１が減算されるので、演算部６０の乗算器６１Ｒ〜６１Ｂにはマトリクス係数Ｍ００〜Ｍ０２の符号部及び小数部のみが供給され、乗算器６１Ｒ〜６１Ｂのビット幅は整数部に対応する１ビット分小さくすることができる。これにより、回路規模の縮小及び処理の高速化が可能となる。なお、対角項についてマトリクス係数から１を減算した分は、逆γ変換部４０から加算器６２に直接入力される画像データＲin[9:0]を乗算器６１Ｒ〜６１Ｂの乗算結果に加算することにより補われる。
【００５４】
（第３実施例）
次に、第３実施例について説明する。図９に第３実施例にかかる色変換演算部１０ｄの概略構成を示す。第３実施例は、第２実施例と同様に、マトリクス設定部５０ｂのレジスタ５１Ｒに対しては、通常の色変換マトリクスの係数を入力すればよい。マトリクス設定部５０ｂ内には、図示のように比較器５３が設けられる。比較器５３は、レジスタ５１Ｒに保持されたマトリクス係数のうち、対角項に対応するマトリクス係数のビット６（整数部）が１であることを検出する役割を有する。即ち、レジスタ５１Ｒに保持されたマトリクス係数のビット６と、「１」とを比較することにより、対角項に対応するマトリクス係数のビット６が１であることを検出する。なお、図９では、比較器５３への入力される値「１」は８ビットのバイナリデータとして示している。
【００５５】
そして、比較器５３は、レジスタ５１Ｒに保持されたマトリクス係数のうちの符号部及び小数部を示すデータｍ00[7],[5:0]を乗算器６１Ｒへ供給するとともに、対角項に対応するマトリクス係数のビット６に１を検出したことを示す加算指示信号ＡＤＤ00を加算器６２へ供給する。加算指示信号ＡＤＤ00は、例えば「１」のときに加算行い、「０」のときに加算を行わないことを示すものとする。
【００５６】
演算部６０は、加算器６２が加算指示信号ＡＤＤ00に応じて加算を行う点以外は第１及び第２実施例と同様の構成を有する。即ち、各乗算器６１Ｒ〜６１Ｂは、逆γ変換部４０から供給される画像データＲin[9:0]、Ｇin[9:0]及びＢin[9:0]とマトリクス係数のデータｍ00[7],[5:0]〜ｍ02[7],[5:0]を乗算し、乗算結果を加算器６２へ供給する。加算器６２は、加算指示信号ＡＤＤ00が「１」のとき、即ち、レジスタ５１Ｒに入力されたマトリクス係数を示すデータＭ00setが対角項に対応するものであるときに、逆γ変換部４０から供給された画像データＲin[9:0]を各乗算器６１Ｒ〜６１Ｂの乗算結果にさらに加算し、色変換後の画像データＲoutとして出力する。加算指示信号ＡＤＤ00が「０」のときは、加算器６２は各乗算器６１Ｒ〜６１Ｂの乗算結果のみを加算し、色変換後の画像データＲoutとして出力する。
【００５７】
このように、第３実施例でも、マトリクス設定部５０ｂにおいて対角項に対応するマトリクス係数から１が減算されるので、演算部６０の乗算器６１Ｒ〜６１Ｂにはマトリクス係数Ｍ００〜Ｍ０２の符号部及び小数部のみが供給され、乗算器６１Ｒ〜６１Ｂのビット幅は整数部に対応する１ビット分小さくすることができる。これにより、回路規模の縮小及び処理の高速化が可能となる。また、マトリクス設定部５０ｂのレジスタ５１Ｒに入力するマトリクス係数を示すデータは、第１実施例のように予め１減算したものとする必要はなく、通常の色変換マトリクスのマトリクス係数をそのまま入力すればよいので、利用者による回路設計が単純化される。
【００５８】
［階調補正部］
次に階調補正部について説明する。図１０に、第１実施例に係る階調補正部２０の概略構成を示す。図示のように、階調補正部２０は、ＬＵＴ２１及び２２と、線形補間演算回路２３と、レジスタ値制御部２４とを備える。ＬＵＴ２１及び２２は、それぞれ入力階調値として６４階調分（６ビット相当）、出力階調値としては２５６階調分のガンマ特性を記憶している。色変換演算部１０から出力される画像データＤ２はＲＧＢ各色８ビット（２５６階調に相当）であるので、ＬＵＴ２１及び２２に記憶された階調補正特性データは入力画像データの階調数分より削減されている。これにより、ＬＵＴ２１及び２２を構成するＲＡＭなどの容量を削減することができる。なお、図１０（ａ）にはＲＧＢ３色のうちＲデータのみに対応する部分を示しているが、Ｇデータ及びＢデータについても同様の構成を有する。
【００５９】
ＬＵＴ２１及び２２には、階調補正特性データ（ガンマ特性）が記憶される。階調補正特性は、入力階調値と出力階調値との関係を示すグラフにより示すことができ、ＬＵＴ内には、入力階調値に対応するアドレスに、出力階調値に対応するデータが記憶されている。よって、入力された画像データのある画素の階調値を入力階調値とすると、その入力階調値に対応するＬＵＴのアドレスに記憶されているデータが出力階調値として出力される。本例では、入力階調値は６４階調であり、出力階調値は２５６階調である。
【００６０】
図１０（ａ）に示すＬＵＴ２１及び２２には、同一の階調補正特性データが記憶されている。ＬＵＴを２つ設けている理由は、線形補間演算回路２３による線形補間演算において、線形補間の対象となる特性の端点２点の出力階調値が必要となるからである。
【００６１】
図１０（ａ）において、ＬＵＴ２１には画像データＤ２中のある画素のＲデータの上位６ビットＲout（7..2）が入力される。なお、以下の説明において、Ｒout（  ）との表記の括弧内は対象ビットを示すものとする。例えば全８ビットの場合はＲout（7..0）と示され、下位２位ビットの場合はＲout（1..0）と示される。ＬＵＴ２１は、そのＲデータを入力階調値としたときの出力階調値をＸnとして線形補間演算回路２３へ出力する。
【００６２】
一方、ＬＵＴ２２にはＬＵＴ２１に入力階調値として入力されたＲout（7..0）の１つ下の階調値Ｒout-1（7..0）が入力され、対応する出力階調値Ｘn-1が線形補間演算回路２３へ出力される。また、同一の画素の下位２ビットの値Ｒout（1..0）が線形補間演算回路２３へ供給される。
【００６３】
図１０（ｂ）に線形補間演算回路２３による線形補間演算を模式的に示す。前述のように、入力される画像データはＲＧＢ各色８ビットであるのに対し、ＬＵＴ２１及び２２に記憶されている階調補正特性データの入力階調値は６ビット分（６４階調分）でしかない。よって、線形補間演算回路２３により、不足する２ビット分の入力階調値に対応する出力階調値を補間する必要がある。図１０（ｂ）に示すように、線形補間演算回路２３は、ある画素の入力階調値Ｒout（7..2）に対応する出力階調値Ｘｎと、それより１つの下の入力階調値Ｒout-1（7..0）に対応する出力階調値Ｘn-1の間に、その画素の下位２ビットＲout（1..0）の値に基づいて３つの出力階調値を線形補間する演算を行う。これにより、線形補間演算回路２３は、６４階調（６ビット）分のＬＵＴ２１及び２２を利用して、２５６階調（８ビット）分の階調補正特性データを作成することができる。
【００６４】
［減色処理部］
次に、減色処理部について詳しく説明する。図１１に示すように、減色処理部３０は、階調補正部２０から出力されたＲＧＢ各色８ビットの画像データＤ３、即ちＲ（lut_out）、Ｇ（lut_out）及びＢ（lut_out）をビットスライス及びディザ処理により各色６ビットの画像データに減色して画像データＤ１０として出力する。図１１に、減色処理部３０の構成例を示す。なお、図１０は、ＲＧＢ３色のうち、Ｒデータに対応する部分のみを示すが、Ｇデータ及びＢデータについても同様の構成となる。
【００６５】
図１１において、減色処理部３０は、２ビットカウンタ３１及び３２と、ディザマトリクス回路３３と、加算器３４と、スイッチャー３５と、レジスタ値制御部３６とを備える。ディザマトリクス回路３３においては、既知の４×４のディザマトリクスが使用される。
【００６６】
カウンタ３１は画像データＤ３と同期したクロック信号ＣＬＫをカウントすることにより、２ビットのＸアドレスＸadをディザマトリクス回路３３へ出力する。なお、カウンタ３１は水平同期信号Hsyncでリセットされる。また、カウンタ３２は水平同期信号Hsyncをカウントすることにより、２ビットのＹアドレスＹadをディザマトリクス回路３３へ出力する。なお、カウンタ３２は垂直同期信号Ｙsyncによりリセットされる。
【００６７】
ディザマトリクス回路３３は、入力されたＸアドレスＸad及びＹアドレスＹadに基づいて、ディザマトリクス中に規定される値をＲ（D_out）として加算器３４へ供給する。加算器３４は、階調補正部２０から出力されたＲデータＲ（lut_out）と、ディザマトリクス回路３３から出力された値Ｒ（D_out）の上位２ビットとを加算し、その結果の上位６ビットをＲ（ADD_out）としてスイッチャー３５の入力端子ｂへ出力する。こうして、階調補正部２０から供給されたＲＧＢ各色８ビットの画像データＤ３は各色６ビットの画像データに減色される。なお、ディザ処理を適用しているので、各色６ビットの画像データは各色８ビット相当の色特性を有している。
【００６８】
スイッチャー３５の出力は、レジスタ制御信号Ｓｃに基づいてレジスタ値制御部３６が出力するレジスタ値に応じて切り替えられる。スイッチャー３５の入力端子ａが選択されているときは、減色処理を行わないＲＧＢ各色８ビットの画像データが画像データＤ１０として出力される。スイッチャー３５の入力端子ｂが選択されているときは、減色処理により得られたＲＧＢ各色６ビットの画像データが画像データＤ１０として出力される。
【００６９】
以上、本発明の色変換回路を適用した画像表示装置の例を、主に液晶を用いた表示装置を例にして説明したが、これに限定されるものではなく、プラズマディスプレイ（PDP）や、有機EL表示装置、フィールドエミッションディスプレイ（FED）などにも適用できる。
【図面の簡単な説明】
【００７０】
【図１】本発明の色変換回路を適用した画像表示装置のブロック図である。
【図２】図１に示す画像処理回路の内部構成を示すブロック図である。
【図３】色変換マトリクス及び本発明で用いる色変換処理を示す。
【図４】色変換演算部の第１実施例の回路構成図である。
【図５】第１実施例におけるレジスタ構成及び演算部内のビット配置を示す。
【図６】色変換演算部の第１実施例の変形例の回路構成図である。
【図７】変形例におけるレジスタ構成及び演算部内のビット配置を示す。
【図８】色変換演算部の第２実施例の回路構成図である。
【図９】色変換演算部の第３実施例の回路構成図である。
【図１０】図１に示す階調補正部のブロック図である。
【図１１】図１に示す減色処理部のブロック図である。
【符号の説明】
【００７１】
１０  色変換演算部、  ２０  階調補正部、  ３０  減色処理部、  ４０  逆γ変換部、  ４１  ＬＵＴ、  ５０  マトリクス設定部、  ５１  レジスタ、５２  減算器、  ５３  比較器、  ６０  演算部、６１、６３  乗算器、  ６２、６４  加算器、  １００  画像表示装置、  １０１  画像処理回路、  １０２  画像表示部
【図１】
2005217798.tif 000003
【図２】
2005217798.tif 000004
【図３】
2005217798.tif 000005
【図４】
2005217798.tif 000006
【図５】
2005217798.tif 000007
【図６】
2005217798.tif 000008
【図７】
2005217798.tif 000009
【図８】
2005217798.tif 000010
【図９】
2005217798.tif 000011
【図１０】
2005217798.tif 000012
【図１１】
2005217798.tif 000013