(57)【要約】【課題】ＰＷＭ信号の正常出力を安価な手段で実現可能にする。【解決手段】２ビームを同時発光する高速複写機等の画像形成装置１００に搭載される２つのＰＷＭ生成回路の一方は、テストモード時、遅延回路３２により、他のＰＷＭ生成回路から出力されたＰＷＭ信号＊Ｐ０２から、遅延時間の異なる複数の遅延信号を生成し、遅延量測定回路３３により、遅延回路で生成された複数の遅延信号のうち、他のＰＷＭ生成回路から出力されたＰＷＭ信号＊Ｐ０２の反転信号と同期する遅延信号を検出することにより、ＰＷＭ信号＊Ｐ０２のパルス幅を測定し、ＦＦ（Flip Flop）３４により、遅延量測定回路３３の測定結果を保持する。【選択図】図３
2005238732.tif 000002
【特許請求の範囲】
【請求項１】
入力される画像データに応じたＰＷＭ信号を生成するＰＷＭ生成回路を複数備える信号制御回路であって、
複数のＰＷＭ生成回路のうちの少なくとも１つは、
他のＰＷＭ生成回路から出力されたＰＷＭ信号から、遅延時間の異なる複数の遅延信号を生成する遅延回路と、
前記遅延回路で生成された複数の遅延信号と、前記他のＰＷＭ生成回路から出力されたＰＷＭ信号に基づいて、当該ＰＷＭを測定する遅延量測定回路と、
前記遅延量測定回路の測定結果を保持する遅延量保持回路と、
を備えることを特徴とする信号制御回路。
【請求項２】
前記遅延量測定回路は、前記遅延回路で生成された複数の遅延信号のうち、前記他のＰＷＭ生成回路から出力されたＰＷＭ信号の反転信号と同期する遅延信号を検出することにより、当該ＰＷＭ信号のパルス幅を測定することを特徴とする請求項１に記載の信号制御回路。
【請求項３】
ＰＷＭ信号の信号測定時以外において、
前記複数のＰＷＭ生成回路の各々が備える前記遅延回路は、信号制御回路を動作させるための基準クロック信号から、遅延時間の異なる複数の遅延クロック信号を出力し、
前記遅延量測定回路は、前記遅延回路から出力された遅延クロック信号のうち、前記基準クロック信号に同期する遅延クロック信号を検出することにより、当該基準クロック信号の１周期に含まれる遅延クロック信号の数を測定し、
前記遅延量保持回路は、前記遅延量測定回路の測定結果を保持し、
前記遅延量測定回路の測定結果に基づいて所定の演算を行う演算回路を備えることを特徴とする請求項１又は２に記載の信号制御回路。
【請求項４】
前記演算回路は、
前記遅延量測定回路の測定結果に基づいて所定の演算を行うための複数の演算モジュールと、
前記複数の演算モジュールの各々の出力段に接続され、基準クロック信号の信号変化のタイミングで、当該各演算モジュールからの出力データを取り込んで保持する保持回路と、
前記所定の演算を行うための演算パラメータを記憶する演算パラメータ記憶回路と、
前記所定の演算の演算手順を示す設定値を記憶する演算手順記憶回路と、
前記各演算モジュールの入力段に接続され、前記演算手順記憶回路に記憶された演算手順の設定値に従って、前記入力される画像データ、前記演算パラメータを示すデータ及び前記保持回路の出力データの中から択一的にデータを選択し、選択したデータを後段に接続された演算モジュールに出力する選択回路と、
を備えることを特徴とする請求項３に記載の信号制御回路。
【請求項５】
電子写真方式により画像を形成する画像形成装置において、
入力される画像データに応じたＰＷＭ信号を生成するＰＷＭ生成回路を複数備え、
複数のＰＷＭ生成回路のうちの少なくとも１つは、
他のＰＷＭ生成回路から出力されたＰＷＭ信号から、遅延時間の異なる複数の遅延ＰＷＭ信号を生成する遅延回路と、
前記遅延回路で生成された複数の遅延信号と、前記他のＰＷＭ生成回路から出力されたＰＷＭ信号に基づいて、当該ＰＷＭを測定する遅延量測定回路と、
前記遅延量測定回路の測定結果を保持する遅延量保持回路と、
を備えることを特徴とする画像形成装置。
【請求項６】
前記遅延量測定回路は、前記遅延回路で生成された複数の遅延信号のうち、前記他のＰＷＭ生成回路から出力されたＰＷＭ信号の反転信号と同期する遅延信号を検出することにより、当該ＰＷＭ信号のパルス幅を測定することを特徴とする請求項５に記載の画像形成装置。
【請求項７】
ＰＷＭ信号の信号測定時以外において、
前記複数のＰＷＭ生成回路の各々が備える前記遅延回路は、基準クロック信号から、遅延時間の異なる複数の遅延クロック信号を出力し、
前記遅延量測定回路は、前記遅延回路から出力された遅延クロック信号のうち、前記基準クロック信号に同期する遅延クロック信号を検出することにより、当該基準クロック信号の１周期に含まれる遅延クロック信号の数を測定し、
前記遅延量保持回路は、前記遅延量測定回路の測定結果を保持し、
前記遅延量測定回路の測定結果に基づいて所定の演算を行う演算回路を備えることを特徴とする請求項５又は６に記載の画像形成装置。
【請求項８】
前記演算回路は、
前記遅延量測定回路の測定結果に基づいて所定の演算を行うための複数の演算モジュールと、
前記複数の演算モジュールの各々の出力段に接続され、基準クロック信号の信号変化のタイミングで、当該各演算モジュールからの出力データを取り込んで保持する保持回路と、
前記所定の演算を行うための演算パラメータを記憶する演算パラメータ記憶回路と、
前記所定の演算の演算手順を示す設定値を記憶する演算手順記憶回路と、
前記各演算モジュールの入力段に接続され、前記演算手順記憶回路に記憶された演算手順の設定値に従って、前記入力される画像データ、前記演算パラメータを示すデータ及び前記保持回路の出力データの中から択一的にデータを選択し、選択したデータを後段に接続された演算モジュールに出力する選択回路と、
を備えることを特徴とする請求項７に記載の画像形成装置。
【請求項９】
通信ネットワークを介して外部装置とデータ通信を行う通信装置を備えることを特徴とする請求項５〜８の何れか一項に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データに応じたＰＷＭ信号を測定可能な信号制御回路と、電子写真方式により画像を形成する画像形成装置に関する。
【背景技術】
【０００２】
レーザ電子写真方式を用いた複写機やプリンタ等の画像形成装置において、レーザを駆動する電気信号であるＰＷＭ（Pulse Width Modulation）信号には、良質の画像形成のために、１クロック（基準クロック信号１周期）の１００分の１レベルの高い精度の信号出力が求められている（例えば、特許文献１参照。）。しかしながら、上記の画像形成装置において、ＰＷＭ信号生成回路の試作や量産の過程でＰＷＭ信号が正常に出力されない場合があり、色ずれ等の画質の悪化を引き起こしていた。
【０００３】
ＰＷＭ信号が正常に出力できない要因としては、ＰＷＭ信号生成回路や基板上でのパスの遅延量不足や、遅延量過多等の遅延に関する不良、外部から入るノイズ等がある。遅延的な不良の原因としては、遅延に関する設計不良や製造不良等がある。
【０００４】
遅延に関する設計不良は、ＰＷＭ信号生成回路の設計や検証に用いた回路遅延情報と、実デバイスの遅延値の違いによるものである。上記設計や検証に必要となる回路遅延情報には、遅延登録値が登録されており、この遅延登録値は、半導体メーカでの過去の実験値等から求められる。しかしながら、これらの過去の実験は、実際には、全てのセル、及び全ての配線長や配線容量で行われたわけではないため、遅延登録値と実デバイスの遅延値との間に誤差が生じることがあるのである。このような遅延的な設定不良が判明した場合、不良箇所を特定し、上記回路の再設計が必要になる。
【０００５】
遅延に関する製造不良は、半導体内部や基板の配線の抵抗成分やコンデンサ成分の変動による遅延値の変動や、トランジスタのスイッチング速度が、製品毎にばらつきがあることから生じる。また、周辺温度や電源電圧の変動によっても、遅延値は変動する。このような遅延的な製造不良が判明した場合、部品交換や基板交換が必要になる。
【特許文献１】特開２００１−２６８３１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の遅延的不良への対処法には、以下に示す問題があった。遅延的な設計不良を回避するための再設計作業には、１ヶ月以上を要する上に、莫大な費用がかかるという問題があった。また、製造不良を回避するための部品交換や基板交換においても、交換費用がかさむという問題があった。
【０００７】
本発明の課題は、ＰＷＭ信号の正常出力を安価な手段で実現可能にすることである。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、請求項１に記載の発明は、入力される画像データに応じたＰＷＭ信号を生成するＰＷＭ生成回路を複数備える信号制御回路であって、複数のＰＷＭ生成回路のうちの少なくとも１つは、他のＰＷＭ生成回路から出力されたＰＷＭ信号から、遅延時間の異なる複数の遅延信号を生成する遅延回路と、前記遅延回路で生成された複数の遅延信号と、前記他のＰＷＭ生成回路から出力されたＰＷＭ信号に基づいて、当該ＰＷＭを測定する遅延量測定回路と、前記遅延量測定回路の測定結果を保持する遅延量保持回路と、を備えることを特徴としている。
【０００９】
請求項２に記載の発明は、請求項１に記載の信号制御回路において、前記遅延量測定回路は、前記遅延回路で生成された複数の遅延信号のうち、前記他のＰＷＭ生成回路から出力されたＰＷＭ信号の反転信号と同期する遅延信号を検出することにより、当該ＰＷＭ信号のパルス幅を測定することを特徴としている。
【００１０】
請求項３に記載の発明は、請求項１又は２に記載の信号制御回路において、ＰＷＭ信号の信号測定時以外において、前記複数のＰＷＭ生成回路の各々が備える前記遅延回路は、信号制御回路を動作させるための基準クロック信号から、遅延時間の異なる複数の遅延クロック信号を出力し、前記遅延量測定回路は、前記遅延回路から出力された遅延クロック信号のうち、前記基準クロック信号に同期する遅延クロック信号を検出することにより、当該基準クロック信号の１周期に含まれる遅延クロック信号の数を測定し、前記遅延量保持回路は、前記遅延量測定回路の測定結果を保持し、前記遅延量測定回路の測定結果に基づいて所定の演算を行う演算回路を備えることを特徴としている。
【００１１】
なお、本発明では、遅延回路の一例として、Ｃ−ＭＯＳプロセスにより製造された半導体のデジタル遅延素子を用いる。その場合、半導体内部の遅延素子は、温度、電源電圧、チップ間ばらつき等の要因により、０．５〜２倍程度の変動が生ずることがある。但し、チップ内部について、複数の遅延素子の遅延量の相対的な遅延差（チップ内ばらつき）は最大でも±３％程度と小さい。そこで、このような遅延特性を利用し、絶対的な遅延ばらつきについて、遅延量測定回路の測定結果を用いて、演算で補正をするようにしている。
【００１２】
請求項４に記載の発明は、請求項３に記載の信号制御回路において、前記演算回路は、
前記遅延量測定回路の測定結果に基づいて所定の演算を行うための複数の演算モジュールと、前記複数の演算モジュールの各々の出力段に接続され、基準クロック信号の信号変化のタイミングで、当該各演算モジュールからの出力データを取り込んで保持する保持回路と、前記所定の演算を行うための演算パラメータを記憶する演算パラメータ記憶回路と、前記所定の演算の演算手順を示す設定値を記憶する演算手順記憶回路と、前記各演算モジュールの入力段に接続され、前記演算手順記憶回路に記憶された演算手順の設定値に従って、前記入力される画像データ、前記演算パラメータを示すデータ及び前記保持回路の出力データの中から択一的にデータを選択し、選択したデータを後段に接続された演算モジュールに出力する選択回路と、を備えることを特徴としている。
【００１３】
請求項５に記載の発明は、電子写真方式により画像を形成する画像形成装置において、入力される画像データに応じたＰＷＭ信号を生成するＰＷＭ生成回路を複数備え、複数のＰＷＭ生成回路のうちの少なくとも１つは、他のＰＷＭ生成回路から出力されたＰＷＭ信号から、遅延時間の異なる複数の遅延ＰＷＭ信号を生成する遅延回路と、前記遅延回路で生成された複数の遅延信号と、前記他のＰＷＭ生成回路から出力されたＰＷＭ信号に基づいて、当該ＰＷＭを測定する遅延量測定回路と、前記遅延量測定回路の測定結果を保持する遅延量保持回路と、を備えることを特徴としている。
【００１４】
請求項６に記載の発明は、請求項５に記載の画像形成装置において、前記遅延量測定回路は、前記遅延回路で生成された複数の遅延信号のうち、前記他のＰＷＭ生成回路から出力されたＰＷＭ信号の反転信号と同期する遅延信号を検出することにより、当該ＰＷＭ信号のパルス幅を測定することを特徴としている。
【００１５】
請求項７に記載の発明は、請求項５又は６に記載の画像形成装置において、ＰＷＭ信号の信号測定時以外において、前記複数のＰＷＭ生成回路の各々が備える前記遅延回路は、基準クロック信号から、遅延時間の異なる複数の遅延クロック信号を出力し、前記遅延量測定回路は、前記遅延回路から出力された遅延クロック信号のうち、前記基準クロック信号に同期する遅延クロック信号を検出することにより、当該基準クロック信号の１周期に含まれる遅延クロック信号の数を測定し、前記遅延量保持回路は、前記遅延量測定回路の測定結果を保持し、前記遅延量測定回路の測定結果に基づいて所定の演算を行う演算回路を備えることを特徴としている。
【００１６】
請求項８に記載の発明は、請求項７に記載の画像形成装置において、前記演算回路は、前記遅延量測定回路の測定結果に基づいて所定の演算を行うための複数の演算モジュールと、前記複数の演算モジュールの各々の出力段に接続され、基準クロック信号の信号変化のタイミングで、当該各演算モジュールからの出力データを取り込んで保持する保持回路と、前記所定の演算を行うための演算パラメータを記憶する演算パラメータ記憶回路と、前記所定の演算の演算手順を示す設定値を記憶する演算手順記憶回路と、前記各演算モジュールの入力段に接続され、前記演算手順記憶回路に記憶された演算手順の設定値に従って、前記入力される画像データ、前記演算パラメータを示すデータ及び前記保持回路の出力データの中から択一的にデータを選択し、選択したデータを後段に接続された演算モジュールに出力する選択回路と、を備えることを特徴としている。
【００１７】
請求項９に記載の発明は、請求項５〜８の何れか一項に記載の画像形成装置において、通信ネットワークを介して外部装置とデータ通信を行う通信装置を備えることを特徴としている。
【発明の効果】
【００１８】
本発明によれば、信号制御回路に搭載された複数のＰＷＭ生成回路のうちの少なくとも１つを、ＰＷＭ信号を測定する回路として流用することにより、単純な回路構成且つ安価な手段でＰＷＭ信号を測定することができる。
【００１９】
また、遅延量測定回路の測定結果を演算回路に適用することにより、設定された演算パラメータ、演算手順に従って、基準クロック信号の１周期以内の微小なタイミングで、各種の画像処理（画像のレジスト補正、横倍率補正、表裏合わせ、斜め補正等）を容易に行うことができるとともに、演算回路の汎用性を高めることができる。
【００２０】
更に、画像形成装置が通信装置を備えることにより、通信ネットワークを介して外部装置に接続可能になり、通信ネットワークを介して遠隔から、演算回路の機能変更、ＰＷＭ信号の測定等を指示することが可能になり、画像形成装置の利便性を高めることができる。
【発明を実施するための最良の形態】
【００２１】
以下、図を参照して本発明の実施形態を詳細に説明する。
まず、本実施形態における構成について説明する。
【００２２】
図１に、本発明の実施形態に係る画像形成装置１００の全体構成を示す。画像形成装置１００は、電子写真方式により画像を形成し、２ビームを同時発光する高速複写機等の画像形成装置であり、図１に示すように、信号制御回路１、ＣＰＵ（Central Processing Unit）７、表示装置８、通信装置９により構成される。
【００２３】
信号制御回路１は、図１に示すように、演算回路２、１ビーム目のＰＷＭ（Pulse Width Modulation）信号を生成するＰＷＭ生成回路３、２ビーム目のＰＷＭ信号を生成するＰＷＭ生成回路４、ＦＦ（Flip Flop）１０、ＦＦ１１により構成される。
【００２４】
なお、本実施形態では、信号制御回路１が、２ビームを同時発光する画像形成装置に適用される場合を示しているが、同時発光するビームの数は、複数であればよく、特に限定されない。従って、同時発光するビームの数に対応するＰＷＭ生成回路の数は、複数であればよく、特に限定されない。
【００２５】
ＦＦ１０は、並列接続された複数（例えば、８個以上）のＦＦにより構成され、各ＦＦのクロック入力端子において、基準クロック信号ＣＬＫを共通に受け、この基準クロック信号ＣＬＫの立ち上がりエッジのタイミングで、ＣＣＤラインセンサ等の光センサで読み込まれた画像データ（Ｉ）を取り込み、演算回路２に出力する。
【００２６】
ＦＦ１１は、基準クロック信号ＣＬＫの立ち上がりエッジのタイミングで、画像データが有効な領域を示す主走査方向有効領域信号を取り込み、演算回路２に出力する。
【００２７】
図２に、演算回路２の回路構成を示す。演算回路２は、図２に示すように、選択回路群Ｓ、演算モジュール群Ｍ、保持回路群Ｒ、演算パラメータ記憶回路５、演算手順記憶回路６により構成される。選択回路群Ｓは、セレクタ５０〜６０により構成される。演算モジュール群Ｍは、加算器７０、マスク回路７７、乗算器７１、乗算器７２、加算器７３、ＦＩＦＯ７５、ＦＩＦＯ７６により構成される。保持回路群Ｒは、ＦＦ８０〜８６により構成される。なお、実際の信号制御回路１には、ＰＷＭ生成回路３に対応する演算回路と、ＰＷＭ生成回路４に対応する演算回路が別々に設けられているが、図２では、簡略化のため、ＰＷＭ生成回路３に対応する演算回路の回路構成のみを示す。ＰＷＭ生成回路４に対応する演算回路も、図２と同様の回路構成を有する。
【００２８】
セレクタ群Ｓを構成する各セレクタの入力段は、演算パラメータ記憶回路５、演算手順記憶回路６に接続されるとともに、ＦＦ１０、ＦＦ１１及び保持回路群Ｒ内の各ＦＦの出力段に接続される。
【００２９】
セレクタ５０及び５１の出力段は、加算器７０の入力段に接続され、セレクタ５２及び５３の出力段は、乗算器７１の入力段に接続される。セレクタ５４、５５及び５６の出力段は、乗算器７２の入力段に接続される。セレクタ５７及び５８の出力段は、加算器７３の入力段に接続され、セレクタ５９の出力段は、ＦＦ７４の入力段に接続され、セレクタ６０の出力段は、ＦＩＦＯ７６の入力段に接続される。
【００３０】
加算器７０の出力段は、マスク回路７７の入力段に接続され、乗算器７１の出力段は、ＦＦ８１の入力段に接続される。乗算器７２の出力段は、ＦＦ８３の入力段に接続され、加算器７３の出力段は、ＦＦ８４の入力段に接続される。ＦＩＦＯ７５の入力段は、ＦＦ７４の出力段に接続され、ＦＩＦＯ７５の出力段は、ＦＦ８５の入力段に接続される。ＦＩＦＯ７６の入力段は、セレクタ６０の出力段に接続され、ＦＩＦＯ７６の出力段は、ＦＦ８６の入力段に接続される。また、マスク回路７７の出力段は、ＦＦ８０の入力段に接続され、ＦＦ８１の出力段は、ＦＦ８２の入力段に接続される。
【００３１】
なお、以下では、ＦＦ１０の出力データを＊Ｉ００、ＦＦ１１の出力データを＊Ｉ０１、保持回路群Ｒからの各出力データを（＊Ｄ）、演算パラメータ記憶回路５の出力データを（Ｙ）と表記する。
【００３２】
図１及び図２において、演算パラメータ記憶回路５は、ＣＰＵ７により設定された所定の演算（例えば、フィルタ演算、拡大、縮小）用のパラメータ（Ｙ）を保持し、セレクタ群Ｓを構成する各セレクタに出力する。
【００３３】
演算手順記憶回路６は、ＣＰＵ７により設定された演算手順を示すデータを保持し、セレクタ群Ｓの各セレクタに出力する。この演算手順データは、セレクタ群Ｓの各セレクタ別に、ＦＦ１０の出力＊Ｉ００、演算パラメータ（Ｙ）、保持回路群Ｒの出力（＊Ｄ）の中から、どの出力を選択するかを設定したデータである。
【００３４】
セレクタ群Ｓを構成する各セレクタは、演算手順記憶回路６から出力された演算手順設定データに従って、画像データ＊Ｉ００、演算パラメータ（Ｙ）及び保持回路群Ｒの出力データ（＊Ｄ）の中から択一的にデータを選択し、選択したデータを後段の演算モジュール群Ｍに出力する。
【００３５】
具体的に、セレクタ５０は、ＦＦ８０の出力データ＊Ｄ００を選択して加算器７０に出力する。ここで、＊Ｄ００の初期値は０である。セレクタ５１は、演算パラメータ記憶回路５から出力された演算パラメータ＊Ｙ００を選択して加算器７０に出力する。なお、本実施形態では、演算パラメータ＊Ｙ００が、倍率を示すパラメータであるものとする。セレクタ５２は、ＦＦ８０の出力データ＊Ｄ００を選択して乗算器７１に出力する。セレクタ５３は、ＰＷＭ生成回路３の出力データ＊Ｄ０７を選択して乗算器７１に出力する。セレクタ５３に入力される＊Ｄ０７は、基準クロック信号ＣＬＫの１周期に係る遅延素子の段数（遅延段数）を示すデータである。言い換えると、遅延段数とは、基準クロック信号が、遅延素子（図４参照）を通過することにより生じる遅延量のことであり、例えば、遅延段数２０とは、基準クロック信号が、２０個の遅延素子を通過することによって生じる遅延量のことをいう。
【００３６】
セレクタ５４は、ＦＦ１０の出力データ＊Ｉ００を選択して乗算器７２に出力する。セレクタ５５は、演算パラメータ＊Ｙ００を選択して乗算器７２に出力する。セレクタ５６は、ＰＷＭ生成回路３から出力される遅延段数のデータ＊Ｄ０７を選択して乗算器７２に出力する。セレクタ５７は、ＦＦ８２の出力データ＊Ｄ０３を選択して加算器７３に出力する。セレクタ５８は、ＦＦ８３の出力データ＊Ｄ０２を選択して加算器７３に出力する。セレクタ５９は、ＦＦ８２の出力データ＊Ｄ０３を選択してＦＦ７４に出力する。セレクタ６０は、ＦＦ８４の出力データ＊Ｄ０４を選択してＦＩＦＯ７６に出力する。
【００３７】
加算器７０は、セレクタ５０の出力データ＊Ｄ００と、セレクタ５１の出力データ＊Ｙ００を加算し、加算結果＊Ｄ００＋＊Ｙ００をマスク回路７０に出力する。マスク回路７７は、ＦＦ１１から出力される主走査方向有効領域信号が無効である場合、加算器７０から入力されたデータを強制的に０にし、主走査方向有効領域信号が有効である場合、加算器７０から入力されたデータをＦＦ８０に出力する。
【００３８】
乗算器７１は、セレクタ５２の出力データ＊Ｄ００と、セレクタ５３の出力データ＊Ｄ０７を乗算し、乗算結果＊Ｄ００×＊Ｄ０７を後段のＦＦ８１に出力する。乗算器７２は、セレクタ５４の出力データ＊Ｉ００、セレクタ５５の出力データ＊Ｙ００、セレクタ５６の出力データ＊Ｄ０７を乗算し、乗算結果＊Ｉ００×＊Ｙ００×＊Ｄ０７を後段のＦＦ８３に出力する。加算器７３は、セレクタ５７の出力データ＊Ｄ０３と、セレクタ５８の出力データ＊Ｄ０２を加算し、加算結果＊Ｄ０３＋＊Ｄ０２を後段のＦＦ８４に出力する。ここで、＊Ｄ０２＝＊Ｉ００×＊Ｙ００×＊Ｄ０７である。
【００３９】
ＦＩＦＯ７５は、ＦＦ７４の出力データ＊Ｄ０３を取り込んで格納し、１ライン分の画像データがたまると、当該画像データを、格納された順番で１画素ずつ、後段のＦＦ８５に出力する。ＦＩＦＯ７６は、セレクタ６０の出力データ＊Ｄ０４を取り込んで格納し、１ライン分の画像データがたまると、当該画像データを、格納された順番で１画素ずつ、後段のＦＦ８６に出力する。
【００４０】
ＦＦ８５は、基準クロック信号ＣＬＫの立ち上がりエッジのタイミングで、ＦＩＦＯ７５から出力されたデータを取り込み、データ＊Ｄ０５として出力する。ＦＦ８６は、基準クロック信号ＣＬＫの立ち上がりエッジのタイミングで、ＦＩＦＯ７６から出力されたデータを取り込み、データ＊Ｄ０６として出力する。データ＊Ｄ０５は、ＰＷＭ生成回路３で生成されるＰＷＭ信号の立ち上がりを指定するデータであり、データ＊Ｄ０６は、ＰＷＭ生成回路３で生成されるＰＷＭ信号の立ち下がりを指定するデータである。
【００４１】
図１に戻り、ＣＰＵ７は、所定の演算（例えば、フィルタ演算、拡大、縮小）用のパラメータ（Ｙ）を設定する。本実施形態では、ＣＰＵ７が、所定の演算用のパラメータとして、倍率（拡大・縮小）を示すパラメータ＊Ｙ００を設定する例を示す。また、ＣＰＵ７は、所定の演算の演算手順を設定する。更に、ＣＰＵ７は、動作モード（通常モード（実動作モード）又はテストモード）を指示するための選択信号をＰＷＭ生成回路３及び４に出力する。ＣＰＵ７は、テストモード時に、ＰＷＭ生成回路３、４から出力されたデータに基づいて、信号制御回路１が正常に動作しているか否かを判定し、正常に動作していないと判定した場合、信号制御回路１における動作を停止させる。信号制御回路１が正常に動作していると判定した場合、ＣＰＵ７は、動作モードをテストモードから通常モード（実動作モード）に切り替える。
【００４２】
表示装置８は、ＬＣＤ（Liquid Crystal Display）等の表示画面により構成され、ＣＰＵ７から入力された表示制御信号に従って、所要の表示処理を行う。通信装置９は、ＬＡＮ（Local Area Network）等の通信ネットワークを介して外部装置（サーバ等）とのデータ通信を制御する。
【００４３】
図３に、１ビーム目のＰＷＭ信号を生成するＰＷＭ生成回路３の回路構成と、２ビーム目のＰＷＭ信号を生成するＰＷＭ生成回路４の回路構成を示す。ＰＷＭ生成回路３とＰＷＭ生成回路４の回路構成は同一ゆえ、以下では、簡略化のため、ＰＷＭ生成回路３の回路構成について説明する。ＰＷＭ生成回路３は、図３に示すように、セレクタ３０、セレクタ３１、遅延回路３２、遅延量測定回路３３、ＦＦ３４、セレクタ３５、セレクタ３６、ＥＯＲ（Exclusive OR）３７により構成される。
【００４４】
セレクタ３０には、基準クロック信号ＣＬＫと、ＰＷＭ生成回路４から出力されたＰＷＭ信号＊Ｐ０２が入力される。セレクタ３０は、ＣＰＵ７から指示された選択信号に従って、遅延回路３２に出力する信号を選択する。セレクタ３０は、ＣＰＵ７によりテストモードが指示されている場合、ＰＷＭ信号＊Ｐ０２を選択し、ＣＰＵ７により通常モード（実動作モード）が指示されている場合、セレクタ３０は、基準クロック信号ＣＬＫを選択する。
【００４５】
セレクタ３１には、基準クロック信号ＣＬＫと、ＰＷＭ生成回路４から出力されたＰＷＭ信号＊Ｐ０２の反転信号が入力される。セレクタ３１は、ＣＰＵ７から指示された選択信号に従って、遅延量測定回路３３に出力する信号を選択する。セレクタ３１は、ＣＰＵ７によりテストモードが指示されている場合、ＰＷＭ信号＊Ｐ０２の反転信号を選択し、ＣＰＵ７により通常モード（実動作モード）が指示されている場合、基準クロック信号ＣＬＫを選択する。
【００４６】
図４に、遅延回路３２の回路構成を示す。遅延回路３２は、入力段が、セレクタ３０の出力段に接続され、出力段が、遅延量測定回路３３、セレクタ３５及びセレクタ３６に接続される。遅延回路３２は、入力信号（基準クロック信号ＣＬＫ又はＰＷＭ信号＊Ｐ０２）を遅延させて複数の遅延信号を出力するための回路で、図４に示すように、集積回路の内部セル（インバータ）が直列に接続された遅延素子群から構成される。この遅延回路３２は、入力信号（基準クロック信号ＣＬＫ又はＰＷＭ信号＊Ｐ０２）のデューティ比が最終段までくずれないように、段毎に２個のインバータが接続され、各インバータの分岐数やファンアウト数を揃えて、段毎のばらつきを最小限に抑えるように構成される。
【００４７】
図４において、ＤＬ０〜ＤＬｎは、実際に遅延回路３２で得られる遅延信号であり、ＤＬ０Ｄ〜ＤＬｎＤは、分岐数やファンアウト数を揃えるためのダミー信号である。これらのダミー信号は、遅延信号の経路とインピーダンス等を等しくするために、ダミーのインバータ等に入力される。
【００４８】
遅延回路３２を構成する遅延素子群の段数に関して特に制限はないが、各々の遅延素子における遅延時間が、温度変化等の環境変化により、ｔｙｐ（典型）値に対して１／３〜３倍の範囲で変化する可能性があるため、これらの環境変化に対処できる段数にするとよい。
【００４９】
なお、基準クロック信号ＣＬＫ、ＰＷＭ信号の遅延手段は、上記に限定されるものではなく、基準クロック信号又はＰＷＭ信号に対して異なる遅延信号を発生させる構成であればよく、例えば、カウンタ等を利用することも可能である。
【００５０】
図５（ｂ）〜（ｈ）に、テストモード時における遅延回路３２の出力波形αを示す。図５において、（ａ）は、ＰＷＭ信号＊Ｐ０２の反転信号を示し、（ｂ）〜（ｈ）は、それぞれ、遅延０段の出力ＤＬ０（＝＊Ｐ０２）、遅延１段の出力ＤＬ１、遅延２段の出力ＤＬ２、…、遅延Ｎ段の出力ＤＬＮ、遅延（Ｎ＋１）段の出力ＤＬ（Ｎ＋１）を示す。
【００５１】
図６に、通常モード時における遅延回路３２の出力波形Ａを示す。図６において、（ａ）は、基準クロック信号ＣＬＫを示し、（ｂ）〜（ｎ）は、それぞれ、遅延０段の出力ＤＬ０、遅延１段の出力ＤＬ１、遅延２段の出力ＤＬ２、…、遅延Ｍ段の出力ＤＬＭ、遅延（Ｍ＋１）段の出力ＤＬ（Ｍ＋１）を示す。
【００５２】
遅延量測定回路３３は、遅延回路３２から出力された複数の遅延信号（ＤＬ０〜ＤＬｎ）の中から、基準クロック信号（通常モード時）又はＰＷＭ信号の反転信号（テストモード時）と位相同期する遅延信号を検出するための回路である。本実施形態においては、基準クロック信号（通常モード時）又はＰＷＭ信号の反転信号（テストモード時）と遅延信号が同位相（位相差が１周期の整数倍）の関係にある場合を、位相同期と呼ぶことにする。
【００５３】
図７に、遅延量測定回路３３の回路構成を示す。遅延量測定回路３３は、図７に示すように、フリップフロップ部４０、ゲート回路４１、遅延段数出力回路４２により構成される。
【００５４】
フリップフロップ部４０は、図７に示すように、遅延回路３２から出力された遅延信号（ＤＬ０〜ＤＬｎ）を受ける複数のＤタイプのフリップフロップから構成され、各Ｄタイプフリップフロップのデータ入力端子には、それぞれ遅延信号ＤＬ０、…ＤＬｎが入力され、各フリップフロップのクロック入力端子（ＣＬＫ）には、共通に基準クロック信号（通常モード時）又はＰＷＭ信号の反転信号（テストモード時）が入力される。フリップフロップ部４０の各フリップフロップは、それぞれ、遅延信号ＤＬ０、…、ＤＬｎを共通の基準クロック信号（通常モード時）又はＰＷＭ信号の反転信号（テストモード時）でラッチする。
【００５５】
図５に示した各遅延信号の出力波形αでは、テストモード時に遅延回路３２から出力された各遅延信号は、遅延Ｎ段目で初めてＰＷＭ信号＊Ｐ０２の反転信号と位相同期しているため、フリップフロップ部４０の出力は、遅延Ｎ段目（図５（ｇ）のＤＬＮ）で初めてＨレベルとなる。図６に示した各遅延信号の出力波形Ａでは、通常モード時に遅延回路３２から出力された各遅延信号は、遅延Ｍ段目で初めて基準クロック信号と位相同期しているため（図６（ｍ）のＤＬＭ）、フリップフロップ部４０の出力Ｂは、遅延Ｍ段目で初めてＨレベルとなる。
【００５６】
ゲート回路４１は、図７に示すように、フリップフロップ部４０内のフリップフロップのＱ出力と、このフリップフロップと隣接する（次段の）フリップフロップのＱＢ（反転）出力とを受けるアンドゲートが複数個で構成されている。このように構成されていると、フリップフロップ部４０内の各フリップフロップからの出力のうち、初めてＨレベルを出力したフリップフロップに対応するアンドゲートからの出力（セレクト信号ＳＬ）のみがＨレベルとなる。
【００５７】
なお、フリップフロップ部４０及びゲート回路４１は、上述のセレクト信号を出力できるものであれば、上述の回路構成に限定されるものではなく、例えば、アンドゲートの論理を反転させたものでもよい。
【００５８】
遅延段数出力回路４２は、ゲート回路４１の各アンドゲートの出力が、遅延何段に相当するかを示すテーブル４３を格納し、このテーブル４３から、Ｈレベルのセレクト信号を出力したアンドゲートの遅延段数を読み出し、ＦＦ３４に出力する。通常モード時において遅延段数出力回路４２から出力される遅延段数データは、１クロック（基準クロック信号の１周期分）が、何段分の遅延に相当するかを示している。テストモード時において遅延段数出力回路４２から出力される遅延段数データは、ＰＷＭ信号＊Ｐ０２のパルス幅に相当する。このように、フリップフロップ部４０に入力された各遅延信号のうち、基準クロック信号（通常モード時）又はＰＷＭ信号の反転信号（テストモード時）と位相同期している遅延信号を検出することにより、遅延段数を求めることができる。
【００５９】
図３に戻り、ＦＦ３４は、基準クロック信号ＣＬＫの立ち上がりエッジのタイミングで、遅延量測定回路３３から出力されたデータを取り込み、データ＊Ｄ０７として出力する。テストモード時に出力される＊Ｄ０７は、基準クロック信号ＣＬＫの１周期に係る遅延素子の段数（遅延段数）のデータであり、通常モード時に出力される＊Ｄ０７は、ＰＷＭ信号＊Ｐ０２のパルス幅に相当する遅延段数のデータである。
【００６０】
セレクタ３５は、通常モード時に遅延回路３２から入力される各遅延クロック信号のうち、演算回路２から入力された＊Ｄ０５に同期する遅延クロック信号を選択し、後段のＥＯＲ３７に出力する。セレクタ３６は、通常モード時に遅延回路３２から入力される各遅延クロック信号のうち、演算回路２から入力された＊Ｄ０６に同期する遅延クロック信号を選択し、後段のＥＯＲ３７に出力する。
【００６１】
ＥＯＲ３７は、セレクタ３５からの入力信号と、セレクタ３６からの入力信号の排他的論理和を計算し、計算結果をＰＷＭ信号＊Ｐ０１として出力する。
【００６２】
次に、本実施形態における動作について説明する。
図８（ａ）〜（ｃ）に、信号制御回路１における信号処理に先立ってＣＰＵ７により実行される演算パラメータ設定処理のタイミングチャートを示す。図８では、演算パラメータ設定処理の一例として、倍率を設定する処理について示している。
【００６３】
主走査方向に画像を３倍の倍率で拡大する場合、ＣＰＵ７は、「３倍」という設定データ（図８（ｂ））をデータバスにのせ、演算パラメータ記憶回路５内のレジスタの番地を示すアドレス（図８（ａ））をアドレスバスにのせ、書込信号（図８（ｃ））により、設定データを演算パラメータ記憶回路５に設定する。
【００６４】
図８（ｅ）は、画像データが有効な領域を示す主走査方向有効領域信号であり、１ライン毎に、立ち上がり、立ち下がる。図８（ｄ）は、演算パラメータの設定後、主走査方向有効領域信号が有効になったときに信号制御回路１に入力された画像データである。図８（ｄ）において、２／８幅、４／８幅、６／８幅、４／８幅、…とは、基準クロック信号ＣＬＫ（図８（ｆ））の１クロック幅（クロック周期）に対するパルス幅のデータを示す。具体的には、２、４、６、４、…という値が入力される。
【００６５】
図９に、演算回路２への入力画像データ＊Ｉ００（図９（ａ））、主走査方向有効領域信号（図９（ｂ））、基準クロック信号ＣＬＫ（図９（ｃ））、ＦＩＦＯ７５に書き込まれるデータ＊Ｄ０３（図９（ｄ））、ＦＩＦＯ７６に書き込まれるデータ＊Ｄ０４(図９（ｅ）)のタイミングチャートを示す。図９では、１クロックの遅延段数が４０段（＊Ｄ０７＝４０）、主走査方向の画像の拡大倍率が３（＊Ｙ００＝３）であり、立ち上がり信号が、基準クロック信号ＣＬＫの立ち上がりと同じタイミングで出力する例を示している。
【００６６】
ＦＩＦＯ７５への入力データ＊Ｄ０３は、＊Ｄ０３＝＊Ｄ００×＊Ｄ０７であることから、ＰＷＭ生成回路３で生成されるＰＷＭ信号の立ち上がりは、遅延回路３２から出力される各遅延クロック信号の中から、０番目、３×４０番目、６×４０番目、…の信号が適用されることになる。また、ＦＩＦＯ７６への入力データ＊Ｄ０４は、＊Ｄ０４＝＊Ｄ０３＋（＊Ｉ００×＊Ｙ００×＊Ｄ０７）であることから、ＰＷＭ生成回路３で生成されるＰＷＭ信号の立ち下がりは、遅延回路３２から出力される各遅延クロック信号の中から、（２/８）×３×４０番目、（１＋４/８）×３×４０番目、（２＋６/８）×３×４０番目、…の信号が適用されることになる。
【００６７】
図１０（ａ）〜（ｅ）に、ＦＩＦＯ７５及び７６にデータが書き込まれてから１ライン後の主走査方向有効領域信号（図１０（ａ））、基準クロック信号ＣＬＫ（図１０（ｂ））、ＦＩＦＯ７５から読み出されるデータ＊Ｄ０５（図１０（ｃ））、ＦＩＦＯ７６から読み出されるデータ＊Ｄ０６（図１０（ｄ））、通常モード時にＰＷＭ生成回路３で生成されるＰＷＭ信号＊Ｐ０１（図１０（ｅ））のタイミングチャートを示す。ＦＩＦＯ７５及び７６から読み出されるデータは、１ライン前に書き込まれたデータと同一である。
【００６８】
例えば、図１０（ｃ）及び（ｄ）に示すように、生成されるＰＷＭ信号の立ち上がりを指定するデータ＊Ｄ０５が（３＋０/８）×４０で、立ち下がりを指定するデータ＊Ｄ０６が（４＋４/８）×４０である場合、生成されるＰＷＭ信号＊Ｐ０１のパルス幅は、｛（４＋４/８）−（３＋０/８）｝×４０＝（４/８）×３×４０段に相当する。１クロックの遅延段数が４０段ゆえ、この場合のパルス幅は、（４/８）×３クロック幅となる。
【００６９】
図１０（ｆ）に、テストモード時に、ＰＷＭ生成回路４の遅延量測定回路３３から出力されるデータ＊Ｄ１７の一例を示す。ＰＷＭ生成回路３で生成されたＰＷＭ信号＊Ｐ０１（図１０（ｅ））が、テストモード時にＰＷＭ生成回路４に入力されると、正常に動作している場合は、図１０（ｆ）のような出力結果となる。例えば、ＰＷＭ生成回路４に入力された＊Ｐ０１が（２/８）×３クロック幅のＰＷＭ信号の場合、正常に動作している場合、ＰＷＭ生成回路４の遅延量測定回路３３では、ＰＷＭ信号のパルス幅に相当する（２/８）×３×４０段が求められる。
【００７０】
テストモード時、ＰＷＭ生成回路４の出力データ＊Ｄ１７はＣＰＵ７に出力され、ＣＰＵ７において、出力データ＊Ｄ１７と、予め期待された値を比較することにより、信号制御回路１が正常に動作しているか否かが判定される。出力データ＊Ｄ１７が予め期待された値と異なる場合は、信号制御回路１が正常に動作していないと判定され、表示装置８の表示画面に、異常状態が表示され、信号制御回路１における動作が停止される。出力データ＊Ｄ１７が予め期待された値に等しい場合は、信号制御回路１が正常に動作していると判定され、ＣＰＵ７は、動作モードを通常モード（実動作モード）に切り替える。
【００７１】
なお、本実施形態では、演算回路２で実行される演算として、画像の倍率を変更する演算について示したが、画像のレジスト補正、表裏合わせ、斜め補正等に対応する演算についても、図２の演算回路２を適用することができる。従って、演算パラメータ記憶回路５に記憶された演算パラメータと、演算手順記憶回路６に記憶された演算手順に従って、任意に演算回路２の機能変更を行うことができる。
【００７２】
以上のように、本実施形態によれば、２ビームを同時発光する高速複写機に搭載される２つのＰＷＭ生成回路のうちの一方を、ＰＷＭ信号を測定する回路として流用することにより、単純な回路構成且つ安価な手段でＰＷＭ信号を測定することができる。また、安価に遅延信号を得る遅延回路３２を用いることにより、高価で高速なプロセス、テスタ等を用いずに、量産基板上などで、安価な手段で、ＰＷＭ信号の測定を実現することができる。
【００７３】
また、通常モード時において、遅延量測定回路３３の測定結果（１クロックの遅延段数）を演算回路２に適用することにより、設定された演算パラメータ、演算手順に従って、１クロック以内の微小なタイミングで、画像のレジスト補正、横倍率補正、表裏合わせ、斜め補正等を容易に行うことができるとともに、演算回路２の汎用性を高めることができる。
【００７４】
更に、本実施形態の信号制御回路１が搭載された画像形成装置１００が通信装置９を備えることにより、ＬＡＮ等の通信ネットワークを介して外部装置に接続可能になり、通信ネットワークを介して遠隔から、演算回路２の機能変更や、ＰＷＭ信号の測定などを指示することが可能になる。
【００７５】
なお、本実施形態における記述内容は、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００７６】
【図１】本発明を適用した実施形態に係る画像形成装置の全体構成を示す図。
【図２】図１の演算回路の回路構成を示す図。
【図３】図１のＰＷＭ生成回路の回路構成を示す図。
【図４】図３のＰＷＭ生成回路内の遅延回路の回路構成を示す図。
【図５】ＰＷＭ信号測定時の遅延回路の出力波形を示す図。
【図６】ＰＷＭ信号測定時以外（通常モード時）の遅延回路の出力波形を示す図。
【図７】図３の遅延量測定回路の回路構成を示す図。
【図８】信号制御回路における信号処理前の演算パラメータ設定処理を示すタイミングチャート。
【図９】本実施形態の信号制御回路における入力信号及び出力信号のタイミングチャート。
【図１０】本実施形態の信号制御回路における入力信号及び出力信号のタイミングチャート。
【符号の説明】
【００７７】
１    信号制御回路
２    演算回路
３    ＰＷＭ生成回路（１ビーム目）
４    ＰＷＭ生成回路（２ビーム目）
５    演算パラメータ記憶回路
６    演算手順記憶回路
７    ＣＰＵ
８    表示装置
９    通信装置
３０、３１    セレクタ
３２    遅延回路
３３    遅延量測定回路
３４    ＦＦ
３５、３６    セレクタ
３７    ＥＯＲ
１００    画像形成装置
Ｓ    選択回路群
Ｍ    演算モジュール群
Ｒ    保持回路群
【図１】
2005238732.tif 000003
【図２】
2005238732.tif 000004
【図３】
2005238732.tif 000005
【図４】
2005238732.tif 000006
【図５】
2005238732.tif 000007
【図６】
2005238732.tif 000008
【図７】
2005238732.tif 000009
【図８】
2005238732.tif 000010
【図９】
2005238732.tif 000011
【図１０】
2005238732.tif 000012