(57)【要約】【課題】  高周波クロックを使わずに簡単なロジック・ゲートのみを用いて、２つのマッチトフィルタからの復調信号（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡの時間差によって多値符号化されている信号を復号する信号復号化回路及び信号復号化方法を提供する。【解決手段】  （Ｂ）ＤＡＴＡと（Ａ）ＲＥＦとを入力して、（Ｂ）ＤＡＴＡ及び（Ａ）ＲＥＦの入力順序を判定し、（Ｂ）ＤＡＴＡを所定時間だけ遅延させた（Ｄ）ＤＡＴＡ＋ＤＬと（Ａ）ＲＥＦとを入力して、（Ｄ）ＤＡＴＡ＋ＤＬと（Ａ）ＲＥＦの入力順序を判定し、（Ａ）ＲＥＦを所定時間だけ遅延させた（Ｃ）ＲＥＦ＋ＤＬと（Ｂ）ＤＡＴＡとを入力して、当該（Ｃ）ＲＥＦ＋ＤＬと（Ｂ）ＤＡＴＡの入力順序を判定し、判定した入力順序の組み合わせに基づいて、（Ｂ）ＤＡＴＡと（Ａ）ＲＥＦとの時間差によって多値符号化されたデータを復号化する。【選択図】  図１
2005217924.tif 000002
【特許請求の範囲】
【請求項１】
データ信号パルスと基準信号パルスとを入力し、前記データ信号パルス及び基準信号パルスの入力順序を判定する第１の判定手段と、
前記データ信号パルスを入力し、第１の所定時間だけ遅延させる第１のデータ信号パルス遅延手段と、
前記第１のデータ信号パルス遅延手段が出力する遅延データ信号パルスと前記基準信号パルスとを入力し、当該遅延データ信号パルスと前記基準信号パルスの入力順序を判定する第２の判定手段と、
前記基準信号パルスを入力し、第１の所定時間だけ遅延させる第１の基準信号パルス遅延手段と、
前記第１の基準信号パルス遅延手段が出力する遅延基準信号パルスと前記データ信号パルスとを入力し、当該遅延基準信号パルスと前記データ信号パルスの入力順序を判定する第３の判定手段と、
前記第１から第３の判定手段が判定した入力順序の組み合わせに基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するデータ復号化手段と
を具備することを特徴とする信号復号化回路。
【請求項２】
前記データ復号化手段は、前記第２及び第３の判定手段が判定した入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、前記第１の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が前記第１の所定時間より小さい場合、前記第１の判定手段が判定した入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する
ことを特徴とする請求項１に記載の信号復号化回路。
【請求項３】
前記データ信号パルスを入力し、第２の所定時間だけ遅延させる第２のデータ信号パルス遅延手段と、
前記第２のデータ信号パルス遅延手段が出力する遅延データ信号パルスと前記基準信号パルスとを入力し、当該遅延データ信号パルスと前記基準信号パルスの入力順序を判定する第４の判定手段と、
前記基準信号パルスを入力し、第２の所定時間だけ遅延させる第２の基準信号パルス遅延手段と、
前記第２の基準信号パルス遅延手段が出力する遅延基準信号パルスと前記データ信号パルスとを入力し、当該遅延基準信号パルスと前記データ信号パルスの入力順序を判定する第５の判定手段と
をさらに設け、
前記データ復号化手段は、前記第１から第５の判定手段が判定した入力順序の組み合わせに基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する
ことを特徴とする請求項１に記載の信号復号化回路。
【請求項４】
前記データ復号化手段は、前記第４及び第５の判定手段が判定した入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、第２の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が第２の所定時間より小さい場合、前記第２及び第３の判定手段が判定した入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、前記第１の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が前記第１の所定時間より小さい場合、前記第１の判定手段が判定した入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する
ことを特徴とする請求項４に記載の信号復号化回路。
【請求項５】
データ信号パルスと基準信号パルスとを入力して、前記データ信号パルス及び基準信号パルスの入力順序を判定し、
前記データ信号パルスを第１の所定時間だけ遅延させた第１の遅延データ信号パルスと前記基準信号パルスとを入力して、当該第１の遅延データ信号パルスと前記基準信号パルスの入力順序を判定し、
前記基準信号パルスを第１の所定時間だけ遅延させた第１の遅延基準信号パルスと前記データ信号パルスとを入力して、当該第１の遅延基準信号パルスと前記データ信号パルスの入力順序を判定し、
前記判定した入力順序の組み合わせに基づいて、前記データ信号パルスと前記基準信号パルスとの時間差によって多値符号化されたデータを復号化する
ことを特徴とする信号復号化方法。
【請求項６】
前記判定した第１の遅延データ信号パルスと基準信号パルスの入力順序、又は、第１の遅延基準信号パルスとデータ信号パルスの入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、前記第１の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が前記第１の所定時間より小さい場合、前記判定したデータ信号パルス及び基準信号パルスの入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する
ことを特徴とする請求項５に記載の信号復号化方法。
【請求項７】
前記データ信号パルスを第２の所定時間だけ遅延させた第２の遅延データ信号パルスと前記基準信号パルスとを入力して、当該第２の遅延データ信号パルスと前記基準信号パルスの入力順序を判定し、
前記基準信号パルスを第２の所定時間だけ遅延させた第２の遅延基準信号パルスと前記データ信号パルスとを入力して、当該第２の遅延基準信号パルスと前記データ信号パルスの入力順序を判定し、
判定した入力順序の組み合わせに基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する
ことを特徴とする請求項５に記載の信号復号化方法。
【請求項８】
前記判定した第２の遅延データ信号パルスと基準信号パルスの入力順序、又は、第２の遅延基準信号パルスとデータ信号パルスの入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、第２の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が第２の所定時間より小さい場合、前記判定した第１の遅延データ信号パルスと基準信号パルスの入力順序、又は、第１の遅延基準信号パルスとデータ信号パルスの入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、前記第１の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が前記第１の所定時間より小さい場合、前記判定したデータ信号パルス及び基準信号パルスの入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する
ことを特徴とする請求項７に記載の信号復号化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号復号化回路及び信号復号化方法に関する。特に超広帯域（ＵＷＢ：Ｕｌｔｒａ  Ｗｉｄｅ  Ｂａｎｄ）送受信装置において、Ｍｕｌｔｉ−ｂｉｔ伝送（多値伝送）を行い、受信側のフロント・エンド回路でアナログ復調して、デジタル復号する信号復号化回路及び信号復号化方法に関する。
【背景技術】
【０００２】
スペクトル拡散通信の新しいデータ通信方式として、データを５００ＭＨｚから数ＧＨｚ程度の極めて広い周波数帯に拡散して、搬送波を使わずにパルスにデータを重畳させて送受信を行う超広帯域無線通信方式が注目されている。それぞれの周波数帯に送信されるデータはノイズ程度の強さしかないため、同じ周波数帯を使う無線機器に妨害を与えることがなく、消費電力も少ないといった利点がある。
【０００３】
超広帯域無線通信方式は、一般に各ビットに対して所定数のインパルスを送信する繰り返し符号を用いている（非特許文献１を参照）。具体的には、時間周期Ｔ毎に時間を区切ることで、基準時点を定め、この基準時点から擬似ランダム時間だけ離れた時間において、パルスを送信する。
例えば、送信機は、データ１を送信する場合、擬似ランダム時間Ｔ１にパルスを送信し、データ０を送信する場合、Ｔ１+ＴＳ（ＴＳは予め決められた時間である）にパルスを送信する。一方、受信機は、基準時点から時間Ｔ１だけ離れた時間においてパルスを受信した場合、データ１を復調し、時間Ｔ１+ＴＳだけ離れた時間においてパルスを受信した場合、データ０を復調する。
通常、１のインパルスのみに信号を付加させてデータ通信を行う場合、パルスが雑音の影響受けて、データの信頼性が低下するので、これを防ぐために複数のパルスを加算させる。すなわち、送信機が擬似ランダム時間で複数のパルスを送信し、受信機は受信した受信信号と基準信号とを乗算する。乗算した乗算出力信号は、加算器において累算され、出力として判定器に入力される。データ１の場合、時間がたつと加算器は、乗算信号出力値を基準信号の時点で順次加算していくので、出力は増加していく。一方、データ０の場合、乗算信号出力値を順次加算していくと、出力は減少していく。この出力の値を平均し、所定の閾値と比較することでデータを判定する。
以上説明した動作により、データの復調が行われる。
【非特許文献１】山本  尚武、大槻  知明  Ｉｎｔｅｒｎａｌｌｙ  Ｔｕｒｂｏ−Ｃｏｄｅｄ  Ｕｌｔｒａ  Ｗｉｄｅｂａｎｄ−Ｉｍｐｕｌｓｅ  Ｒａｄｉｏ（ＩＴＵ−ＵＷＢ−ＩＲ）方式の特性評価  電子情報通信学会  信学技報  Ｔｅｃｈｎｉｃａｌ  Ｒｅｐｏｒｔ  ｏｆ  ＩＥＩＧＥ．ｐｐ．２５−３０  ＲＣＳ２００２−５５（２００２−０５）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の方式によって信号判定を行う場合、以下のような問題がある。まず送信機は、上述の擬似ランダム時間を正確に生成する必要がある。例えば、クロック周期を５ＧＨｚとすると、５ＧＨｚで動作可能なデジタル回路のカウンタが必要となる。このカウンタを常に動作させる場合、消費電力の増加が大きな問題となる。
また、仮に送信器が正確な時間で信号生成できたとした場合、受信器は、周期Ｔの信号フォーマットの推定誤差による伝搬性能劣化を防ぐために、この時間フォーマットをなんらかの方法で正確に推定する必要がある。さらに、上述の方式は、マルチパスに弱いといった問題点もある。
【０００５】
そこで、出願人は、このような問題を解決すべく、「超広帯域無線送信機及び超広帯域無線受信機並びに超広帯域無線通信方法（特願２００２−２６２６８０）」についての出願を行っている。
この発明によれば、１ビット伝送の場合、図４に示す超広帯域無線送信機側のマッチトフィルタ１２０とマッチトフィルタ１２２に信号を入力するタイミングをずらし、それぞれのマッチトフィルタで変調されたパルス波もその時間差を保ったまま加算器で加算合成され電波となって送信される。
その加算合成された変調パルスが図５に示す超広帯域無線受信機側のマッチトフィルタ１２０とマッチトフィルタ１２２に、同時に入力されると、それぞれの出力から出てくる復調信号は送信側でずらしたタイミングと同じ時間差を保っているので、擬似ランダム時間を正確に生成しなくとも、どちらが先に出力されたかをＲＳ−フリップフロップなどの簡単な論理ゲートで判定するだけで、”０”か”１”かのデータを復号することができる。また、この発明によれば、高速で動作可能なデジタル回路のカウンタを必要とせず、消費電力を削減することができる。
【０００６】
この考え方をさらに進めると、基準信号パルス（以下、（Ａ）ＲＥＦとする）と、データ信号パルス（以下、（Ｂ）ＤＡＴＡとする）のどちらがどのくらいの時間差で先に出力されたかを判定することで、２ビット以上のマルチビット伝送（多値伝送）を行うことができる。
この場合、（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡの時間差を測るためには、図６、７に示すように、それぞれのマッチトフィルタから出力される復調信号（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡの時間差より短い周期の（Ｈ）Ｃｌｏｃｋを使ってその立ち上がりエッジ”Ｊ”，”Ｋ”の時点で信号のロジックレベルを判定する必要がある。
このように送受信タイミングが数ｎ秒しか違わない基準信号パルスとデータ信号パルスの時間差によって多値符号化されたデータを受信して復号する場合、その２信号の時間差を非常に高い周波数のクロック信号を用いてカウントするしかなかったが、ＡＳＩＣ等により専用のＩＣを開発しない限り、市販のデバイスでこのような高い周波数のクロックを実現するのは非常に難しく、コスト面での問題があった。
【０００７】
本発明は、このような事情を考慮してなされたものであり、その目的は、高周波クロックを使わずに簡単なロジック・ゲートのみを用いて、２つのマッチトフィルタからの復調信号（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡの時間差によって多値符号化されている信号を復号する信号復号化回路及び信号復号化方法を提供することにある。
【課題を解決するための手段】
【０００８】
この発明は上記の課題を解決すべくなされたもので、本発明は、データ信号パルスと基準信号パルスとを入力し、前記データ信号パルス及び基準信号パルスの入力順序を判定する第１の判定手段と、前記データ信号パルスを入力し、第１の所定時間だけ遅延させる第１のデータ信号パルス遅延手段と、前記データ信号パルス遅延手段が出力する遅延データ信号パルスと前記基準信号パルスとを入力し、当該遅延データ信号パルスと前記基準信号パルスの入力順序を判定する第２の判定手段と、前記基準信号パルスを入力し、第１の所定時間だけ遅延させる第１の基準信号パルス遅延手段と、前記基準信号パルス遅延手段が出力する遅延基準信号パルスと前記データ信号パルスとを入力し、当該遅延基準信号パルスと前記データ信号パルスの入力順序を判定する第３の判定手段と、前記第１から第３の判定手段が判定した入力順序の組み合わせに基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するデータ復号化手段とを具備することを特徴とする。
【０００９】
また、本発明は、前記データ復号化手段は、前記第２及び第３の判定手段が判定した入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、前記第１の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が前記第１の所定時間より小さい場合、前記第１の判定手段が判定した入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化することを特徴とする。
【００１０】
また、本発明は、前記データ信号パルスを入力し、第２の所定時間だけ遅延させる第２のデータ信号パルス遅延手段と、前記第２のデータ信号パルス遅延手段が出力する遅延データ信号パルスと前記基準信号パルスとを入力し、当該遅延データ信号パルスと前記基準信号パルスの入力順序を判定する第４の判定手段と、前記基準信号パルスを入力し、第２の所定時間だけ遅延させる第２の基準信号パルス遅延手段と、前記第２の基準信号パルス遅延手段が出力する遅延基準信号パルスと前記データ信号パルスとを入力し、当該遅延基準信号パルスと前記データ信号パルスの入力順序を判定する第５の判定手段とをさらに設け、前記データ復号化手段は、前記第１から第５の判定手段が判定した入力順序の組み合わせに基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化することを特徴とする。
【００１１】
また、本発明は、前記データ復号化手段は、前記第４及び第５の判定手段が判定した入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、第２の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が第２の所定時間より小さい場合、前記第２及び第３の判定手段が判定した入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、前記第１の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が前記第１の所定時間より小さい場合、前記第１の判定手段が判定した入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化することを特徴とする。
【００１２】
また、本発明は、データ信号パルスと基準信号パルスとを入力して、前記データ信号パルス及び基準信号パルスの入力順序を判定し、前記データ信号パルスを第１の所定時間だけ遅延させた第１の遅延データ信号パルスと前記基準信号パルスとを入力して、当該第１の遅延データ信号パルスと前記基準信号パルスの入力順序を判定し、前記基準信号パルスを第１の所定時間だけ遅延させた第１の遅延基準信号パルスと前記データ信号パルスとを入力して、当該第１の遅延基準信号パルスと前記データ信号パルスの入力順序を判定し、前記判定した入力順序の組み合わせに基づいて、前記データ信号パルスと前記基準信号パルスとの時間差によって多値符号化されたデータを復号化することを特徴とする。
【００１３】
また、本発明は、前記判定した第１の遅延データ信号パルスと基準信号パルスの入力順序、又は、第１の遅延基準信号パルスとデータ信号パルスの入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、前記第１の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が前記第１の所定時間より小さい場合、前記判定したデータ信号パルス及び基準信号パルスの入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化することを特徴とする。
【００１４】
また、本発明は、前記データ信号パルスを第２の所定時間だけ遅延させた第２の遅延データ信号パルスと前記基準信号パルスとを入力して、当該第２の遅延データ信号パルスと前記基準信号パルスの入力順序を判定し、前記基準信号パルスを第２の所定時間だけ遅延させた第２の遅延基準信号パルスと前記データ信号パルスとを入力して、当該第２の遅延基準信号パルスと前記データ信号パルスの入力順序を判定し、判定した入力順序の組み合わせに基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化することを特徴とする。
【００１５】
また、本発明は、前記判定した第２の遅延データ信号パルスと基準信号パルスの入力順序、又は、第２の遅延基準信号パルスとデータ信号パルスの入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、第２の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が第２の所定時間より小さい場合、前記判定した第１の遅延データ信号パルスと基準信号パルスの入力順序、又は、第１の遅延基準信号パルスとデータ信号パルスの入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差と、前記第１の所定時間との大小関係を判定して、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化するとともに、前記データ信号パルスと基準信号パルスとの時間差が前記第１の所定時間より小さい場合、前記判定したデータ信号パルス及び基準信号パルスの入力順序に基づいて、前記データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化することを特徴とする。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、データ信号パルスと基準信号パルスとを入力して、データ信号パルス及び基準信号パルスの入力順序を判定し、データ信号パルスを第１の所定時間だけ遅延させた第１の遅延データ信号パルスと基準信号パルスとを入力して、当該第１の遅延データ信号パルスと基準信号パルスの入力順序を判定し、基準信号パルスを第１の所定時間だけ遅延させた第１の遅延基準信号パルスとデータ信号パルスとを入力して、当該第１の遅延基準信号パルスとデータ信号パルスの入力順序を判定し、判定した入力順序の組み合わせに基づいて、データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する。
したがって、高周波クロックを使用せずに市販の簡単なロジック・ゲート回路のみを用いてこの２信号の時間差を判定することができ、多値伝送が可能となり、通信全体の伝送レートの高速化を実現することができる効果が得られる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態について説明する。
【実施例１】
【００１８】
以下、図面を参照して、本発明の信号復号化回路の一実施形態について説明する。図１は、図３、４に示すＵＷＢ送受信装置において、本実施形態の信号復号化回路１を適用した受信部の構成図である。図１に示すように、本実施形態の信号復号化回路１は、遅延素子（遅延時間を５ｎ秒とする）２１０、２１２と、ＮＡＮＤゲート２個１組で構成されるＲＳ−フリップフロップ２２０、２１２、２１４とから構成されるデジタル部２００と、デジタル部２００から出力される判定結果に基づいて最終的にデータを復号するＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）２３０とで構成されている。
また、信号復号化回路１は、受信アンテナ１１０、ＬＮＡ（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ）１１２、受信側マッチトフィルタ１２０、１２２およびそれらの出力信号を２値デジタル化するコンパレータ及びそのデジタル値をある期間保持するラッチ１３０、１３２とから構成されるアナログ部１００と接続され、（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡを入力する。
【００１９】
ＲＳ−フリップフロップ２２０は、ともにアナログ部１００が出力する（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡを入力し、（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡの時間的な入力順序の前後を判定し、ＦＰＧＡ２３０に判定結果（例えば、（Ｂ）ＤＡＴＡが（Ａ）ＲＥＦよりもより先に入力された場合は「１」、（Ａ）ＲＥＦが（Ｂ）ＤＡＴＡよりもより先に入力された場合は「０」）を出力する。
【００２０】
遅延素子２１２は、アナログ部１００が出力する（Ｂ）ＤＡＴＡを入力し、第１の所定時間、例えば５ｎ秒だけ遅延させて、遅延データ信号パルス：（Ｄ）ＤＡＴＡ＋ＤＬをＲＳ−フリップフロップ２２４に出力する。
ＲＳ−フリップフロップ２２４は、遅延素子２１２が出力する遅延データ信号パルス：（Ｄ）ＤＡＴＡ＋ＤＬとアナログ部１００が出力する基準信号パルス：（Ａ）ＲＥＦとを入力し、遅延データ信号パルスと基準信号パルスの時間的な入力順序の前後を判定し、ＦＰＧＡ２３０に判定結果（例えば、遅延素子２１２が出力する遅延データ信号パルスが（Ａ）ＲＥＦよりもより先に入力された場合は「１」、（Ａ）ＲＥＦが遅延素子２１２が出力する遅延データ信号パルスよりもより先に入力された場合は「０」）を出力する。
【００２１】
遅延素子２１０は、アナログ部１００が出力する（Ａ）ＲＥＦを入力し、第１の所定時間、例えば５ｎ秒だけ遅延させて、遅延基準信号パルス：（Ｃ）ＲＥＦ＋ＤＬをＲＳ−フリップフロップ２２２に出力する。
ＲＳ−フリップフロップ２２２は、遅延素子２１０が出力する遅延基準信号パルス：（Ｃ）ＲＥＦ＋ＤＬと、アナログ部１００が出力する（Ｂ）ＤＡＴＡとを入力し、遅延基準信号パルスとデータ信号パルスの時間的な入力順序の前後を判定し、ＦＰＧＡ２３０に判定結果（例えば、遅延素子２１０が出力する遅延基準信号パルスが（Ｂ）ＤＡＴＡよりもより先に入力された場合は「１」、（Ｂ）ＤＡＴＡが遅延素子２１０が出力する遅延基準信号パルスよりもより先に入力された場合は「０」）を出力する。
【００２２】
ＦＰＧＡ２３０は、ＲＳ−フリップフロップ２２０、２２２、２２４が判定した入力順序の組み合わせに基づいて、データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する。具体的には、ＦＰＧＡ２３０は、ＲＳ−フリップフロップ２２２、２２４が判定した入力順序に基づいて、アナログ部１００が出力する（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡとの時間差と、遅延素子２１０、２１２における遅延時間（５ｎ秒）との大小関係を判定して、（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡとの時間差によって多値符号化されたデータを復号化するとともに、（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡとの時間差が遅延素子２１０、２１２における遅延時間（５ｎ秒）より小さい場合、ＲＳ−フリップフロップ２２０が判定した入力順序に基づいて、（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡとの時間差によって多値符号化されたデータを復号化する。
なお、ＦＰＧＡ２３０は、所定のタイミングでコンパレータ＆ラッチ１３０、１３２にラッチクリア信号を供給する。
【００２３】
次に、図面を参照して、本実施形態の信号復号化回路１の多値符号化原理について説明する。図２は、本実施形態の信号復号化回路１におけるデジタル信号復号化処理の過程を示す説明図である。
ここでは多値符号化の例として、２ビット、すなわち”３”，”２”，”１”，”０”の４値を伝送する場合を考える。図２中の信号（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡは、図１に示す２つのマッチトフィルタ１２０、１２２からの出力をコンパレータ１３０、１３２で２値化してラッチ回路１３０、１３２によってその値を一定期間保持した信号である。
【００２４】
ここでは、（Ａ）ＲＥＦに対する（Ｂ）ＤＡＴＡの時間差が７．５ｎ秒遅れた状態をシンボル・データ＝”３”とし、以下同様に、２．５ｎ秒遅れた状態を”２”、２．５ｎ秒進んだ状態を”１”、７．５ｎ秒進んだ状態を”０”としている。
また、図５の区間（１）〜（５）は、アナログ部１００から出力される信号（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡのデジタル信号タイミング・チャートを表し、（Ｃ）ＲＥＦ＋ＤＬ、（Ｄ）ＤＡＴＡ＋ＤＬは、それらの信号（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡを遅延素子２１０、２１２によってともに５ｎ秒遅延させたデジタル信号タイミング・チャートを表している。
区間（５）〜（６）では、簡単化のためにそれら４信号のタイミング・チャートに直にＸ，Ｙ，Ｚという３つのＲＳ−フリップフロップ回路図を接続し、それらの出力信号のタイミング・チャートを区間（６）〜（９）で表している（Ｘ，Ｙ，Ｚは、それぞれ順にＲＳ−フリップフロップ２２０、２２２、２２４と対応し、Ｘ，Ｙ，Ｚ出力の初期値は”１”であるものとする）。
【００２５】
この図２の構成において、まず、Ｘ；ＲＳ−フリップフロップ２２０により信号（Ｂ）ＤＡＴＡが（Ａ）ＲＥＦよりも時間的に進んでいるか遅れているか、すなわち前にあるか後ろにあるかを判定し、後ろにある場合はＹ；ＲＳ−フリップフロップ２２２によりさらに５ｎ秒以上離れて後にあるかどうかを判定する。
一方、最初の判定で前にあるとわかった場合はＺ；ＲＳ−フリップフロップ２２４によりさらに５ｎ秒以上離れて前にあるかどうかを判定する。
こうすることで、信号（Ａ）ＲＥＦよりも（Ｂ）ＤＡＴＡが「７．５ｎ秒遅れた状態」、「２．５ｎ秒遅れた状態」、「２．５ｎ秒進んだ状態」、「７．５ｎ秒進んだ状態」という４値を判定し、よって表１に示すようなシンボル・データとフリップフロップによる判定結果との対応ができ、２ビット伝送の復号を行う。
【００２６】
【表１】
2005217924.tif 000003
【００２７】
・ Ｘは（Ｂ）ＤＡＴＡが（Ａ）ＲＥＦよりも前にあるかどうかを判定する。
・ Ｙは（Ｂ）ＤＡＴＡが（Ａ）ＲＥＦよりも５ｎ秒以上離れて後にあるかどうかを判定する。
・ Ｚは（Ｂ）ＤＡＴＡが（Ａ）ＲＥＦよりも５ｎ秒以上離れて前にあるかどうかを判定する。
【００２８】
以上の一連の信号復号化処理についてまとめると、まず２つのマッチトフィルタ１２０、１２２からの復調信号（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡを入力して、デジタル部２００内に設けられたバッファ（図示せず）で受ける。そして、（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡをより高速な信号処理に適している差動信号にそれぞれ変換してから、さらに、後段に設けられた次のバッファで２つに分岐させる。分岐した片方の信号経路にはディレイラインを設け、もう片方の信号経路とともにバッファを通過し、ＮＡＮＤ−ゲートで構成された３組のＲＳ−フリップフロップ２２０、２２２、２２４に入力される。それらの３つの出力をバッファで受け、Ｘ，Ｙ，Ｚが出力する３ビットデータとしてＦＰＧＡ２３０に出力し、ＦＰＧＡ２３０は、表１に示す真理値表に従って復号する。
【００２９】
したがって、本実施形態の信号復号化回路１によれば、高周波クロックを使用せずに市販の簡単なロジック・ゲート回路のみを用いてこの２信号の時間差を判定することができ、多値伝送が可能となり、通信全体の伝送レートの高速化を実現することができる効果が得られる。
【実施例２】
【００３０】
以下、図面を参照して、本発明の信号復号化回路の第２の実施形態について説明する。図３は、第１の実施形態を拡張して、６値伝送を行う場合における構成図を示す。本実施形態の信号復号化回路１が第１の実施形態と異なる点は、遅延素子２１４、２１６、ＲＳ−フリップフロップ２２６、２２８をさらに設けた点である。
遅延素子２１４は、遅延素子２１０と同様に、アナログ部１００が出力する（Ａ）ＲＥＦを入力し、第１の所定時間、例えば遅延素子２１０における遅延時間の整数倍（２倍なら１０ｎ秒）だけ遅延させて、ＲＳ−フリップフロップ２２６に出力する。ただし、ここでいう第１の所定時間は、遅延素子２１０における遅延時間とは異なるものとする。
ＲＳ−フリップフロップ２２６は、遅延素子２１４が出力する遅延基準信号パルスと、アナログ部１００が出力する（Ｂ）ＤＡＴＡとを入力し、遅延基準信号パルスとデータ信号パルスの時間的な入力順序の前後を判定し、ＦＰＧＡ２３０に判定結果（例えば、遅延素子２１４が出力する遅延基準信号パルスが（Ｂ）ＤＡＴＡよりもより先に入力された場合は「１」、（Ｂ）ＤＡＴＡが遅延素子２１４が出力する遅延基準信号パルスよりもより先に入力された場合は「０」）を出力する。
【００３１】
また、遅延素子２１６は、遅延素子２１２と同様に、アナログ部１００が出力する（Ｂ）ＤＡＴＡを入力し、第１の所定時間、例えば遅延素子２１２における遅延時間の整数倍（２倍なら１０ｎ秒）だけ遅延させて、ＲＳ−フリップフロップ２２８に出力する。ただし、ここでいう第１の所定時間は、遅延素子２１２における遅延時間とは異なるものとする。
ＲＳ−フリップフロップ２２８は、遅延素子２１６が出力する遅延データ信号パルスとアナログ部１００が出力する基準信号パルス：（Ａ）ＲＥＦとを入力し、遅延データ信号パルスと基準信号パルスの時間的な入力順序の前後を判定し、ＦＰＧＡ２３０に判定結果（例えば、遅延素子２１６が出力する遅延データ信号パルスが（Ａ）ＲＥＦよりもより先に入力された場合は「１」、（Ａ）ＲＥＦが遅延素子２１６が出力する遅延データ信号パルスよりもより先に入力された場合は「０」）を出力する。
【００３２】
ＦＰＧＡ２３０は、ＲＳ−フリップフロップ２２０、２２２、２２４に加え、２２６、２２８が判定した入力順序の組み合わせに基づいて、データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する。具体的には、ＦＰＧＡ２３０は、ＲＳ−フリップフロップ２２６、２２８が判定した入力順序に基づいて、データ信号パルスと基準信号パルスとの時間差と、遅延素子２１４、２１６における遅延時間との大小関係を判定して、データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する。遅延素子２１４、２１６における遅延時間は、遅延素子２１０、２１２における遅延時間とは異なるため、あるタイミングにおいては、データ信号パルスと基準信号パルスとの時間差が必ず識別できるためである。
すなわち、データ信号パルスと基準信号パルスとの時間差が第２の所定時間より小さい場合、ＲＳ−フリップフロップ２２２、２２４が判定した入力順序に基づいて、データ信号パルスと基準信号パルスとの時間差と、遅延素子２１０、２１２における遅延時間との大小関係を判定して、データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する。さらに、データ信号パルスと基準信号パルスとの時間差が第１の所定時間より小さい場合、第１の実施形態と同様に、ＲＳ−フリップフロップ２２０が判定した入力順序に基づいて、データ信号パルスと基準信号パルスとの時間差によって多値符号化されたデータを復号化する。
以上のようにして６値復号化を行う。
【００３３】
以上の一連の信号復号化処理についてまとめると、入力端及びディレイライン前段に設けられるバッファ（図示せず）は第１の実施形態と同様であるが、当該バッファにおいて、（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡそれぞれの信号を３分配し、そのままＲＳ−フリップフロップ２２０の前段に設けられるバッファ（図示せず）に入力するもの、５ｎ秒遅延させるディレイライン（遅延素子２１０、２１２のライン）を通過してからＲＳ−フリップフロップ２２２、２２４の前段に設けられるバッファ（図示せず）に入力するもの、１０ｎ秒遅延させるディレイライン（遅延素子２１４、２１６のライン）を通過してからＲＳ−フリップフロップ２２６、２２８の前段に設けられるバッファ（図示せず）に入力するものとを構成する。
【００３４】
それら５つのバッファの次段にＮＡＮＤ−ゲートで構成したＲＳ−フリップフロップ２２０〜２２８がそれぞれ接続され、ＲＳ−フリップフロップ２２０〜２２８において、（Ａ）ＲＥＦに対する（Ｂ）ＤＡＴＡの遅延量（遅延時間：−１０ｎ秒以下、−１０ｎ秒以上〜−５ｎ秒以下、−５ｎ秒以上〜−０秒以下、＋０ｎ秒以上〜＋１０ｎ秒以下、＋５ｎ秒以上〜＋１０ｎ秒以下、＋１０ｎ秒以上）を判定し、Ｓ，Ｔ，Ｕ，Ｖ，Ｗの５つのデジタル信号としてＦＰＧＡ２３０に出力する。ＦＰＧＡ２３０は、表２に示す真理表を用いて、入力された５つのデジタル信号Ｓ，Ｔ，Ｕ，Ｖ，Ｗの組み合わせに基づいてデータを復号化する。
【００３５】
ＲＳ−フリップフロップ２２０〜２２８における遅延量判定アルゴリズムは、第１の実施形態における４値伝送の場合と同様に、まず、ＲＳ−フリップフロップ２２０により（Ｂ）ＤＡＴＡが（Ａ）ＲＥＦより先に来たかどうかを判定し、判定結果を示すデジタル信号ＳをＦＰＧＡ２３０に出力する。
また、ＲＳ−フリップフロップ２２２により（Ｂ）ＤＡＴＡが（Ａ）ＲＥＦより５ｎ以上遅れてきたかどうかを判定し、判定結果を示すデジタル信号ＴをＦＰＧＡ２３０に出力する。
また、ＲＳ−フリップフロップ２２４により（Ｂ）ＤＡＴＡが（Ａ）ＲＥＦより５ｎ秒以上先に来たかどうかを判定し、判定結果を示すデジタル信号ＵをＦＰＧＡ２３０に出力する。
また、ＲＳ−フリップフロップ２２６により（Ｂ）ＤＡＴＡが（Ａ）ＲＥＦより１０ｎ秒以上遅れてきたかどうかを判定し、判定結果を示すデジタル信号ＶをＦＰＧＡ２３０に出力する。
また、ＲＳ−フリップフロップ２２８により（Ｂ）ＤＡＴＡが（Ａ）ＲＥＦより１０ｎ秒以上先に来たかどうかを判定し、判定結果を示すデジタル信号ＷをＦＰＧＡ２３０に出力する。
ＦＰＧＡ２３０は、ＲＳ−フリップフロップ２２０〜２２８からデジタル信号Ｓ〜Ｗを入力し、表２に示す真理値表に従って対応付けすることによって、６値を復号する。
【００３６】
【表２】
2005217924.tif 000004
【００３７】
また本発明の信号復号方法は、８値以上の多値伝送においても一般化することができるものであり、例えば、ｎ値伝送（ｎは８以上の偶数とする）においては、（ｎ−１）個のフリップフロップを用いて、（ｎ−１）ビットの判定データを取得し、これを真理値表に従って復号化する。このとき、各フリップフロップの前段において、互いに異なる（ｎ／２−１）種類の遅延時間を遅延素子により生成する。すなわち、（ｎ−２）個の遅延素子を（ｎ−２）個のフリップフロップそれぞれの前段に設け、（Ｂ）ＤＡＴＡと（Ａ）ＲＥＦとの時間差を判定する。
この場合、使用するデバイスも、ここで述べたもの以外の同等の機能を有するロジック・ゲート回路やＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ），ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）などを利用することができる。
【図面の簡単な説明】
【００３８】
【図１】第１の実施形態における信号復号化回路１の構成図。
【図２】デジタル信号復号化処理の過程を示す説明図。
【図３】第２の実施形態における信号復号化回路１の構成図。
【図４】ＵＷＢ送信装置の構成図。
【図５】ＵＷＢ受信装置の構成図。
【図６】高周波クロックを用いた復号方法の説明図。
【図７】高周波クロックを用いた復号方法の説明図。
【符号の説明】
【００３９】
１…信号復号化回路
１００…アナログ部
１１０…アンテナ
１１２…ＬＮＡ
１２０、１２２…マッチトフィルタ
１３０、１３２…コンパレータ、ラッチ
２００…デジタル部
２１０、２１２、２１４、２１６…遅延素子
２２０、２２２、２２４、２２６、２２８…ＲＳ−フリップフロップ
２３０…ＦＰＧＡ
【図１】
2005217924.tif 000005
【図２】
2005217924.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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