(57)【要約】【目的】ディザパターンの抑制された良好な画像表示を行うことが可能な表示パネルの駆動装置を提供することを目的とする。【解決手段】表示ラインの隣接するＮ個（Ｎは２以上の整数）からなる表示ライン群毎にその表示ライン群内の各表示ラインに配置されている画素セルの各々をディザパターンに基づき夫々異なる輝度レベルで発光駆動するにあたり、表示ライン群内の各表示ラインに対する第１〜第Ｎ重み付け値の割り当てが夫々異なる上記Ｎよりも小なるＭ個の第１〜第Ｍディザパターンの内の１を順次、所定期間毎に選択しこれを上記ディザパターンとする。【選択図】    図３
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【特許請求の範囲】
【請求項１】
表示ライン上の画素に対応した画素セルの複数が配置されている表示パネルを入力映像信号に基づく前記画素に対応した画素データに応じて駆動する表示パネルの駆動装置であって、
前記画素データに応じて、互いに隣接するＮ個（Ｎは２以上の整数）の表示ラインからなる表示ライン群毎に表示ライン上の画素セルの各々を、前記表示ライン群の各々の前記表示ライン毎に夫々割り当てられた第１〜第Ｎ重み付け値からなるディザパターンに基づき夫々異なる輝度レベルで発光させる発光駆動手段と、
前記表示ライン群内の各表示ラインに対する前記第１〜第Ｎ重み付け値の割り当てが夫々異なる前記Ｎよりも小なるＭ個の第１〜第Ｍディザパターンの内の１のディザパターンを順次、所定期間毎に選択しこれを前記ディザパターンとするディザパターン生成手段と、を有することを特徴とする表示パネルの駆動装置。
【請求項２】
前記ディザパターン変更手段は、前記第１〜第Ｍディザパターンの各々を繰り返し前記発光駆動手段において用いる前記ディザパターンとすることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
前記所定期間は、前記入力映像信号における１フィールド表示期間であることを特徴とする請求項１記載の表示パネルの駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画素を担う画素セルが各表示ライン上に配置されている表示パネルの駆動装置に関する。
【０００２】
【従来の技術】
最近、２次元画像表示パネルとして、複数の放電セルがマトリクス状に配列されたプラズマディスプレイパネル（以下、ＰＤＰという）が注目されている。更に、かかるＰＤＰにて入力映像信号に対応した画像を表示させる為の駆動方法としてサブフィールド法が知られている。サブフィールド法では、１フィールドの表示期間を複数のサブフィールドに分割し、入力映像信号によって表される輝度レベルに応じて放電セルの各々を各サブフィールド毎に選択的に放電発光させる。これにより、１フィールド期間内での総発光期間に対応した中間輝度が視覚されるのである。
【０００３】
図１は、かかるサブフィールド法に基づく発光駆動シーケンスの一例を示す図である（例えば、特許文献１の図１４参照）。
図１に示す発光駆動シーケンスでは、１フィールド期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個のサブフィールドに分割している。これらＳＦ１〜ＳＦ１４の内の先頭のサブフィールドＳＦ１のみで、ＰＤＰの全放電セルを点灯モードに初期化せしめる（Ｒｃ）。又、サブフィールドＳＦ１〜ＳＦ１４各々では、入力映像信号に応じて放電セルを消灯モードに設定し（Ｗｃ）、点灯モードに設定されている放電セルのみをこのサブフィールドに割り当てられている期間に亘り放電発光させる（Ｉｃ）。
【０００４】
図２は、かかる発光駆動シーケンスに基づいて駆動される各放電セルの１フィールド期間内での発光駆動パターンの一例を示す図である（例えば、特許文献１の図２７参照）。
図２に示す発光パターンによれば、先頭のサブフィールドＳＦ１において点灯モードに初期化された放電セルは、黒丸印にて示す如く、ＳＦ１〜ＳＦ１４の内のいずれか１のサブフィールドで消灯モードに設定され、それ以降、点灯モードに復帰することはない。よって、消灯モードに設定されるまでの間、白丸印にて示されるように、放電セルは各サブフィールドにおいて連続して放電発光する。この際、図２に示す１５通りの発光パターンの各々は１フィールド期間内での総発光期間が夫々異なるので、１５通りの中間輝度が表現されることになる。すなわち、（Ｎ＋１）階調（Ｎはサブフィールドの数）分の中間輝度表示が可能となるのである。
【０００５】
ところが、かかる駆動方法では、１フィールドを分割するサブフィールドの数に限度がある為、階調数が不足するという問題が生じる。そこで、この階調数不足を補うべく、入力映像信号に対して誤差拡散及びディザ処理の如き多階調化処理を施すようにしている。
先ず、誤差拡散処理では、入力映像信号を各画素毎の例えば８ビットの画素データに変換し、その上位６ビット分を表示データ、残りの下位２ビット分を誤差データと捉える。そして、周辺画素各々に対応した上記画素データにおける誤差データの各々を重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算する。かかるディザ係数の加算によれば、１画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、上記ディザ加算画素データの上位４ビット分を抽出し、これを多階調化画素データＰＤｓとして、図２に示す如き１５通りの発光パターン各々に割り当てるのである。
【０００６】
しかしながら、例えば、４行４列のディザパターンの場合（１６個のディザ係数を用いる場合）、１画素単位でみると全ての輝度を表現するには１６フィールドの周期でディザパターンを巡回させる必要がある。このようにビット数の圧縮を多くして多階調化処理しようとすると、巡回周期が長くなるため、視覚上の積分効果が望めなくなり画質が劣化してしまうという問題があった。
【０００７】
【特許文献１】
特開２０００−２２７７７８号公報（図１４、図２７）
【０００８】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、ディザパターンの抑制された良好な画像表示を行うことが可能な表示パネルの駆動装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載による表示パネルの駆動装置は、表示ライン上の画素に対応した画素セルの複数が配置されている表示パネルを入力映像信号に基づく前記画素に対応した画素データに応じて駆動する表示パネルの駆動装置であって、前記画素データに応じて、互いに隣接するＮ個（Ｎは２以上の整数）の表示ラインからなる表示ライン群毎に表示ライン上の画素セルの各々を、前記表示ライン群の各々の前記表示ライン毎に夫々割り当てられた第１〜第Ｎ重み付け値からなるディザパターンに基づき夫々異なる輝度レベルで発光させる発光駆動手段と、前記表示ライン群内の各表示ラインに対する前記第１〜第Ｎ重み付け値の割り当てが夫々異なる前記Ｎよりも小なるＭ個の第１〜第Ｍディザパターンの内の１のディザパターンを順次、所定期間毎に選択しこれを前記ディザパターンとするディザパターン生成手段と、を有する。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図３は、本発明による表示パネルの駆動装置を搭載したプラズマディスプレイ装置の概略構成を示す図である。
図３において、プラズマディスプレイパネルとしてのＰＤＰ１００は、表示面を担う前面基板（図示せぬ）と、放電ガスの封入された放電空間を挟んで前面基板と対向した位置に配置されている背面基板（図示せぬ）とを備える。前面基板上には、互いに交互にかつ平行に配置されている帯状の行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。背面基板上には、上記行電極各々に交叉して配置されている帯状の列電極Ｄ１〜Ｄｍが形成されている。尚、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎは、一対の行電極Ｘ及びＹにてＰＤＰ１００の第１表示ライン〜第ｎ表示ラインを担う構造となっており、各行電極対と列電極との交叉部（放電空間を含む）に画素を担う放電セルＧが形成されている。すなわち、ＰＤＰ１００には、（ｎ×ｍ）個の放電セルＧ（１，１）〜Ｇ（ｎ，ｍ）がマトリクス状に形成されているのである。
【００１１】
画素データ変換回路１は、入力映像信号を各画素毎の例えば６ビットの画素データＰＤに変換してこれを多階調化処理回路２に供給する。多階調化処理回路２は、ディザマトリクス回路２０、ラインディザオフセット値生成回路２１、加算器２２、及び下位ビット切り捨て回路２３から構成される。
ディザマトリクス回路２０は、隣接する４行４列分の画素からなる画素群毎（太線にて囲む領域）に、その画素群内での各画素位置に対応させて図４（ａ）〜図４（ｄ）に示す如き「０」、「２」、「４」、「６」（１０進数表現）なる画素ディザ値ＤＺを発生し、これらを加算器２２に供給する。尚、ディザマトリクス回路２０は、図４（ａ）〜図４（ｄ）に示す如く、画素群内の各画素位置に対する画素ディザ値ＤＺの割り当てを入力映像信号における２フィールド毎に変更する。
【００１２】
ラインディザオフセット値生成回路２１は、先ず、ＰＤＰ１００の第１〜第ｎ表示ラインを、夫々８ライン分だけ離間したもの同士でグループ化した８つの表示ライン群、すなわち、
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なる表示ライン群各々に対応させて、夫々「０」〜「７」なる値を有する８つのラインディザオフセット値ＬＤを生成する。この際、ラインディザオフセット値生成回路２１は、図５（ａ）〜図５（ｄ）に示す如く、ラインディザオフセット値ＬＤ各々の各表示ライン群に対する割り当て変更を、各フィールド毎に且つ４フィールドを１サイクルとして繰り返し実行する。
【００１３】
すなわち、ラインディザオフセット値生成回路２１は、最初の第１フィールドでは図５（ａ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「０」、
第（８Ｎ−６）表示ライン群に対しては「３」、
第（８Ｎ−５）表示ライン群に対しては「６」、
第（８Ｎ−４）表示ライン群に対しては「１」、
第（８Ｎ−３）表示ライン群に対しては「４」、
第（８Ｎ−２）表示ライン群に対しては「７」、
第（８Ｎ−１）表示ライン群に対しては「２」、
第（８Ｎ）表示ライン群に対しては「５」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１４】
又、次の第２フィールドでは図５（ｂ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「４」、
第（８Ｎ−６）表示ライン群に対しては「７」、
第（８Ｎ−５）表示ライン群に対しては「２」、
第（８Ｎ−４）表示ライン群に対しては「５」、
第（８Ｎ−３）表示ライン群に対しては「０」、
第（８Ｎ−２）表示ライン群に対しては「３」、
第（８Ｎ−１）表示ライン群に対しては「６」、
第（８Ｎ）表示ライン群に対しては「１」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１５】
又、その次の第３フィールドでは図５（ｃ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「２」、
第（８Ｎ−６）表示ライン群に対しては「５」、
第（８Ｎ−５）表示ライン群に対しては「０」、
第（８Ｎ−４）表示ライン群に対しては「３」、
第（８Ｎ−３）表示ライン群に対しては「６」、
第（８Ｎ−２）表示ライン群に対しては「１」、
第（８Ｎ−１）表示ライン群に対しては「４」、
第（８Ｎ）表示ライン群に対しては「７」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１６】
又、第４フィールドでは図５（ｄ）に示す如く、
第（８Ｎ−７）表示ライン群に対しては「６」、
第（８Ｎ−６）表示ライン群に対しては「１」、
第（８Ｎ−５）表示ライン群に対しては「４」、
第（８Ｎ−４）表示ライン群に対しては「７」、
第（８Ｎ−３）表示ライン群に対しては「２」、
第（８Ｎ−２）表示ライン群に対しては「５」、
第（８Ｎ−１）表示ライン群に対しては「０」、
第（８Ｎ）表示ライン群に対しては「３」、
なる値を有するラインディザオフセット値ＬＤを夫々割り当てる。
【００１７】
そして、ラインディザオフセット値生成回路２１は、画素データ変換回路１から供給された画素データＰＤに対応した放電セルの属する表示ラインに割り当てられている上記ラインディザオフセット値ＬＤを加算器２２に供給する。
加算器２２は、画素データ変換回路１から供給された画素データＰＤに、その画素データに対応した上記画素ディザ値ＤＺ及び上記ラインディザオフセット値ＬＤを夫々加算したものをディザ加算画素データＬＦとして下位ビット切り捨て回路２３に供給する。下位ビット切り捨て回路２３は、ディザ加算画素データＬＦの下位３ビット分を切り捨て、残りの上位３ビット分を多階調化画素データＭＤとして駆動データ変換回路３に供給する。
【００１８】
駆動データ変換回路３は、多階調化画素データＭＤを図６に示す如きデータ変換テーブルに従って第０ビット〜第３ビットからなる４ビットの画素駆動データＧＤに変換してこれをメモリ４に供給する。
メモリ４は、４ビットの画素駆動データＧＤを順次取り込んで記憶する。そして、１画像フレーム（ｎ行×ｍ列）分の画素駆動データＧＤ１、１〜ＧＤｎ、ｍの書き込みが終了する度に、メモリ４は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々を各ビット桁（第０〜第３ビット）毎に分離し、夫々、後述するサブフィールドＳＦ０〜ＳＦ３に対応させて１表示ライン分ずつ読み出す。メモリ４は、読み出した１表示ライン分（ｍ個）の画素駆動データビットを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５に供給する。
【００１９】
すなわち、先ず、サブフィールドＳＦ０において、メモリ４は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第０ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５に供給する。次に、サブフィールドＳＦ１において、メモリ４は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第１ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５に供給する。次に、サブフィールドＳＦ２において、メモリ４は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第２ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５に供給する。次に、サブフィールドＳＦ３において、メモリ４は、画素駆動データＧＤ１、１〜ＧＤｎ、ｍ各々の第３ビットのみを１表示ライン分ずつ読み出し、これらを画素駆動データビットＤＢ１〜ＤＢ（ｍ）として列電極駆動回路５に供給する。
【００２０】
駆動制御回路６は、
第１フィールドでは図７（ａ）、
第２フィールドでは図７（ｂ）、
第３フィールドでは図７（ｃ）、
第４フィールドでは図７（ｄ）、
に示す発光駆動シーケンスに従ってＰＤＰ１００を階調駆動させるべき各種タイミング信号を発生し、上記列電極駆動回路５、行電極Ｙ駆動回路７及び行電極Ｘ駆動回路８の各々に供給する。尚、上記の如き図７（ａ）〜図７（ｄ）にて示される一連の駆動が繰り返し実行される。
【００２１】
ここで、列電極駆動回路５、行電極Ｙ駆動回路７及び行電極Ｘ駆動回路８の各々は、駆動制御回路６から供給されたタイミング信号に応じてＰＤＰ１００を下記の如く駆動すべき各種駆動パルス（図示せぬ）を発生してＰＤＰ１００の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎに印加する。
尚、図７（ａ）〜図７（ｄ）に示す発光駆動シーケンスでは、入力映像信号における各フィールドを５つのサブフィールドＳＦ０〜ＳＦ４にて構成している。
【００２２】
先ず、先頭のサブフィールドＳＦ０では、リセット行程Ｒ、及びアドレス行程Ｗ０を順次実行する。リセット行程Ｒでは、ＰＤＰ１００の全ての放電セルＧ（１，１）〜Ｇ（ｎ，ｍ）を一斉にリセット放電せしめて、放電セルＧ（１，１）〜Ｇ（ｎ，ｍ）各々を点灯モード（所定量の壁電荷が形成された状態）に初期化する。又、アドレス行程Ｗ０では、ＰＤＰ１００の第１〜第ｎ表示ライン各々に配置されている放電セルＧを１表示ライン分ずつ順次、図６に示す如き画素駆動データＧＤに応じて選択的に消去放電せしめて消灯モード（壁電荷が消去された状態）に推移せしめる。尚、かかるアドレス行程Ｗ０において消去放電の生起されなかった放電セルは、その直前までの状態、つまり点灯モードを維持する。
【００２３】
次に、サブフィールドＳＦ１〜ＳＦ３の各々は、更に８つのサブフィールドＳＦ１１〜ＳＦ１８、ＳＦ２１〜ＳＦ２８、ＳＦ３１〜ＳＦ３８に夫々分割されている。尚、サブフィールドＳＦ１１〜ＳＦ１８、ＳＦ２１〜ＳＦ２８、ＳＦ３１〜ＳＦ３８各々では、下記の如きアドレス行程Ｗ１〜Ｗ８を実行する。
アドレス行程Ｗ１では、ＰＤＰ１００に形成されている全放電セルＧ（１，１）〜Ｇ（ｎ，ｍ）の内の第１、第９、第１７、・・・、及び第（ｎ−７）表示ラインからなる第（８Ｎ−７）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ１によれば、第（８Ｎ−７）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００２４】
アドレス行程Ｗ２では、第２、第１０、第１８、・・・、及び第（ｎ−６）表示ラインからなる第（８Ｎ−６）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ２によれば、第（８Ｎ−６）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００２５】
アドレス行程Ｗ３では、第３、第１１、第１９、・・・、及び第（ｎ−５）表示ラインからなる第（８Ｎ−５）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ３によれば、第（８Ｎ−５）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００２６】
アドレス行程Ｗ４では、第４、第１２、第２０、・・・、及び第（ｎ−４）表示ラインからなる第（８Ｎ−４）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ４によれば、第（８Ｎ−４）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００２７】
アドレス行程Ｗ５では、第５、第１３、第２１、・・・、及び第（ｎ−３）表示ラインからなる第（８Ｎ−３）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ５によれば、第（８Ｎ−３）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００２８】
アドレス行程Ｗ６では、第６、第１４、第２２、・・・、及び第（ｎ−２）表示ラインからなる第（８Ｎ−２）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ６によれば、第（８Ｎ−２）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００２９】
アドレス行程Ｗ７では、第７、第１５、第２３、・・・、及び第（ｎ−１）表示ラインからなる第（８Ｎ−１）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ７によれば、第（８Ｎ−１）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００３０】
アドレス行程Ｗ８では、第８、第１６、第２４、・・・、及び第ｎ表示ラインからなる第（８Ｎ）表示ラインに配置されている放電セルのみを、画素駆動データに応じて選択的に消去放電せしめる。この際、消去放電の生起された放電セルは消灯モードに設定され、生起されなかった放電セルはその直前までの状態を維持する。すなわち、アドレス行程Ｗ８によれば、第（８Ｎ）番目の表示ラインに配置されている放電セルが画素駆動データに応じて消灯モード又は点灯モードのいずれか一方に設定されるのである。
【００３１】
ここで、図７（ａ）に示す発光駆動シーケンスにおいては、
ＳＦ１１、ＳＦ２１、ＳＦ３１各々において上記アドレス行程Ｗ６、
ＳＦ１２、ＳＦ２２、ＳＦ３２各々において上記アドレス行程Ｗ３、
ＳＦ１３、ＳＦ２３、ＳＦ３３各々において上記アドレス行程Ｗ８、
ＳＦ１４、ＳＦ２４、ＳＦ３４各々において上記アドレス行程Ｗ５、
ＳＦ１５、ＳＦ２５、ＳＦ３５各々において上記アドレス行程Ｗ２、
ＳＦ１６、ＳＦ２６、ＳＦ３６各々において上記アドレス行程Ｗ７、
ＳＦ１７、ＳＦ２７、ＳＦ３７各々において上記アドレス行程Ｗ４、
ＳＦ１８、ＳＦ２８、ＳＦ３８各々において上記アドレス行程Ｗ１、
を夫々実行する。
【００３２】
又、図７（ｂ）に示す発光駆動シーケンスにおいては、
ＳＦ１１、ＳＦ２１、ＳＦ３１各々において上記アドレス行程Ｗ２、
ＳＦ１２、ＳＦ２２、ＳＦ３２各々において上記アドレス行程Ｗ７、
ＳＦ１３、ＳＦ２３、ＳＦ３３各々において上記アドレス行程Ｗ４、
ＳＦ１４、ＳＦ２４、ＳＦ３４各々において上記アドレス行程Ｗ１、
ＳＦ１５、ＳＦ２５、ＳＦ３５各々において上記アドレス行程Ｗ６、
ＳＦ１６、ＳＦ２６、ＳＦ３６各々において上記アドレス行程Ｗ３、
ＳＦ１７、ＳＦ２７、ＳＦ３７各々において上記アドレス行程Ｗ８、
ＳＦ１８、ＳＦ２８、ＳＦ３８各々において上記アドレス行程Ｗ５、
を夫々実行する。
【００３３】
又、図７（ｃ）に示す発光駆動シーケンスにおいては、
ＳＦ１１、ＳＦ２１、ＳＦ３１各々において上記アドレス行程Ｗ８、
ＳＦ１２、ＳＦ２２、ＳＦ３２各々において上記アドレス行程Ｗ５、
ＳＦ１３、ＳＦ２３、ＳＦ３３各々において上記アドレス行程Ｗ２、
ＳＦ１４、ＳＦ２４、ＳＦ３４各々において上記アドレス行程Ｗ７、
ＳＦ１５、ＳＦ２５、ＳＦ３５各々において上記アドレス行程Ｗ４、
ＳＦ１６、ＳＦ２６、ＳＦ３６各々において上記アドレス行程Ｗ１、
ＳＦ１７、ＳＦ２７、ＳＦ３７各々において上記アドレス行程Ｗ６、
ＳＦ１８、ＳＦ２８、ＳＦ３８各々において上記アドレス行程Ｗ３、
を夫々実行する。
【００３４】
又、図７（ｄ）に示す発光駆動シーケンスにおいては、
ＳＦ１１、ＳＦ２１、ＳＦ３１各々において上記アドレス行程Ｗ４、
ＳＦ１２、ＳＦ２２、ＳＦ３２各々において上記アドレス行程Ｗ１、
ＳＦ１３、ＳＦ２３、ＳＦ３３各々において上記アドレス行程Ｗ６、
ＳＦ１４、ＳＦ２４、ＳＦ３４各々において上記アドレス行程Ｗ３、
ＳＦ１５、ＳＦ２５、ＳＦ３５各々において上記アドレス行程Ｗ８、
ＳＦ１６、ＳＦ２６、ＳＦ３６各々において上記アドレス行程Ｗ５、
ＳＦ１７、ＳＦ２７、ＳＦ３７各々において上記アドレス行程Ｗ２、
ＳＦ１８、ＳＦ２８、ＳＦ３８各々において上記アドレス行程Ｗ７、
を夫々実行する。
【００３５】
尚、上記サブフイールドＳＦ１１〜ＳＦ１８、ＳＦ２１〜ＳＦ２８及びＳＦ３１〜ＳＦ３８各々では、上記アドレス行程Ｗ１〜Ｗ８各々の直前において、点灯モードに設定されている放電セルのみを期間「１」に亘り継続して放電発光せしめるサスティン行程Ｉを実行する。
そして、最後尾のサブフィールドＳＦ４では、点灯モードに設定されている放電セルのみを期間「１」に亘り継続して放電発光せしめるサスティン行程Ｉのみを実行する。
【００３６】
駆動制御回路６は、図７（ａ）〜図７（ｄ）に示される発光駆動シーケンスに従って、図８〜図１１に示す如き発光駆動を行う。
尚、図８は、図７（ａ）の発光駆動シーケンスに基づく発光駆動パターン、
図９は、図７（ｂ）の発光駆動シーケンスに基づく発光駆動パターン、
図１０は、図７（ｃ）の発光駆動シーケンスに基づく発光駆動パターン、
図１１は、図７（ｄ）の発光駆動シーケンスに基づく発光駆動パターン、
を夫々示す図である。
【００３７】
先ず、最低輝度を表す［１０００］なる画素駆動データＧＤが供給された場合、下記の如き第１階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第０ビットが論理レベル１であることから、サブフィールドＳＦ０のアドレス行程Ｗ０において放電セルに対して消去放電（黒丸にて示す）が生起され、この放電セルが消灯モードに遷移する。この際、図７（ａ）〜図７（ｄ）に示す駆動によれば、１フィールド表示期間内において放電セルを消灯モードから点灯モード状態に遷移させることが可能な機会は、先頭のサブフィールドＳＦ０のリセット行程Ｒだけである。よって、一旦、消灯モードに遷移してしまった放電セルは１フィールド表示期間を通して消灯状態に保持される。
【００３８】
すなわち、［１０００］なる画素駆動データＧＤに応じた第１階調駆動によれば、各放電セルは１フィールド表示期間を通して消灯状態を保ち、図１２に示す如く輝度レベル０の駆動が為されることになる。
次に、上記［１０００］よりも１段階だけ高輝度を表す［０１００］なる画素駆動データＧＤが供給された場合、下記の如き第２階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第１ビットが論理レベル１であることから、サブフィールドＳＦ１のアドレス行程Ｗ１〜Ｗ８各々において各放電セルに対して消去放電（二重丸にて示す）が生起される。この際、先頭のサブフィールドＳＦ０のリセット行程Ｒで放電セルが点灯モードに初期化されてから、上記の如き消去放電が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光が為される。例えば、図７（ａ）に示す発光駆動シーケンスでは、
第（８Ｎ−７）表示ライン群に消去放電を為すアドレス行程Ｗ６をＳＦ１１、
第（８Ｎ−６）表示ライン群に消去放電を為すアドレス行程Ｗ３をＳＦ１２、
第（８Ｎ−５）表示ライン群に消去放電を為すアドレス行程Ｗ８をＳＦ１３、
第（８Ｎ−４）表示ライン群に消去放電を為すアドレス行程Ｗ５をＳＦ１４、
第（８Ｎ−３）表示ライン群に消去放電を為すアドレス行程Ｗ２をＳＦ１５、
第（８Ｎ−２）表示ライン群に消去放電を為すアドレス行程Ｗ７をＳＦ１６、
第（８Ｎ−１）表示ライン群に消去放電を為すアドレス行程Ｗ４をＳＦ１７、
第（８Ｎ）表示ライン群に消去放電を為すアドレス行程Ｗ１をＳＦ１８、
において夫々実行するようにしている。
【００３９】
よって、図８の白丸及び二重丸にて示すように、
第（８Ｎ−７）表示ラインではＳＦ１１〜ＳＦ１８、
第（８Ｎ−６）表示ラインではＳＦ１１〜ＳＦ１５、
第（８Ｎ−５）表示ラインではＳＦ１１〜ＳＦ１２、
第（８Ｎ−４）表示ラインではＳＦ１１〜ＳＦ１７、
第（８Ｎ−３）表示ラインではＳＦ１１〜ＳＦ１４、
第（８Ｎ−２）表示ラインではＳＦ１１、
第（８Ｎ−１）表示ラインではＳＦ１１〜ＳＦ１６、
第（８Ｎ）表示ラインではＳＦ１１〜ＳＦ１３、
各々のサスティン行程Ｉにおいて放電セルが連続してサスティン放電する。
【００４０】
すなわち、［０１００］なる画素駆動データＧＤに応じた第２階調駆動によれば、各表示ラインに配置されている放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図１２に示す如く、
第（８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「８」、
第（８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「５」、
第（８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「２」、
第（８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「７」、
第（８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「４」、
第（８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「１」、
第（８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「６」、
第（８Ｎ）表示ラインに配置されている放電セルは輝度レベル「３」、
にて夫々駆動される。
【００４１】
又、上記［０１００］よりも１段階だけ高輝度を表す［００１０］なる画素駆動データＧＤが供給された場合には、下記の如き第３階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第２ビットが論理レベル１であることから、サブフィールドＳＦ２のアドレス行程Ｗ１〜Ｗ８各々において各放電セルに対して消去放電（二重丸にて示す）が生起される。この際、先頭のサブフィールドＳＦ０のリセット行程Ｒで放電セルが点灯モードに初期化されてから、上記の如き消去放電が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光が為される。例えば、図７（ａ）に示す発光駆動シーケンスでは、
第（８Ｎ−７）表示ライン群に消去放電を為すアドレス行程Ｗ６をＳＦ２１、
第（８Ｎ−６）表示ライン群に消去放電を為すアドレス行程Ｗ３をＳＦ２２、
第（８Ｎ−５）表示ライン群に消去放電を為すアドレス行程Ｗ８をＳＦ２３、
第（８Ｎ−４）表示ライン群に消去放電を為すアドレス行程Ｗ５をＳＦ２４、
第（８Ｎ−３）表示ライン群に消去放電を為すアドレス行程Ｗ２をＳＦ２５、
第（８Ｎ−２）表示ライン群に消去放電を為すアドレス行程Ｗ７をＳＦ２６、
第（８Ｎ−１）表示ライン群に消去放電を為すアドレス行程Ｗ４をＳＦ２７、
第（８Ｎ）表示ライン群に消去放電を為すアドレス行程Ｗ１をＳＦ２８、
において夫々実行するようにしている。
【００４２】
よって、図８の白丸及び二重丸にて示すように、
第（８Ｎ−７）表示ラインではＳＦ１１〜ＳＦ１８、ＳＦ２１〜ＳＦ２８、
第（８Ｎ−６）表示ラインではＳＦ１１〜ＳＦ１８、ＳＦ２１〜ＳＦ２５、
第（８Ｎ−５）表示ラインではＳＦ１１〜ＳＦ１８、ＳＦ２１〜ＳＦ２２、
第（８Ｎ−４）表示ラインではＳＦ１１〜ＳＦ１８、ＳＦ２１〜ＳＦ２７、
第（８Ｎ−３）表示ラインではＳＦ１１〜ＳＦ１８、ＳＦ２１〜ＳＦ２４、
第（８Ｎ−２）表示ラインではＳＦ１１〜ＳＦ１８、ＳＦ２１、
第（８Ｎ−１）表示ラインではＳＦ１１〜ＳＦ１８、ＳＦ２１〜ＳＦ２６、
第（８Ｎ）表示ラインではＳＦ１１〜ＳＦ１８、ＳＦ２１〜ＳＦ２３、
各々のサスティン行程Ｉにおいて放電セルが連続してサスティン放電する。
【００４３】
すなわち、［００１０］なる画素駆動データＧＤに応じた第３階調駆動によれば、各表示ラインに配置されている放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図１２に示す如く、
第（８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「１６」、
第（８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「１３」、
第（８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「１０」、
第（８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「１５」、
第（８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「１２」、
第（８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「９」、
第（８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「１４」、
第（８Ｎ）表示ラインに配置されている放電セルは輝度レベル「１１」、
にて夫々駆動される。
【００４４】
又、上記［００１０］よりも１段階だけ高輝度を表す［０００１］なる画素駆動データＧＤが供給された場合には、下記の如き第４階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤの第３ビットが論理レベル１であることから、サブフィールドＳＦ３のアドレス行程Ｗ１〜Ｗ８各々において各放電セルに対して消去放電（二重丸にて示す）が生起される。この際、先頭のサブフィールドＳＦ０のリセット行程Ｒで放電セルが点灯モードに初期化されてから、上記の如き消去放電が生起されるまでの間に存在する各サスティン行程Ｉにおいて連続してサスティン放電発光が為される。例えば、図７（ａ）に示す発光駆動シーケンスでは、
第（８Ｎ−７）表示ライン群に消去放電を為すアドレス行程Ｗ６をＳＦ３１、
第（８Ｎ−６）表示ライン群に消去放電を為すアドレス行程Ｗ３をＳＦ３２、
第（８Ｎ−５）表示ライン群に消去放電を為すアドレス行程Ｗ８をＳＦ３３、
第（８Ｎ−４）表示ライン群に消去放電を為すアドレス行程Ｗ５をＳＦ３４、
第（８Ｎ−３）表示ライン群に消去放電を為すアドレス行程Ｗ２をＳＦ３５、
第（８Ｎ−２）表示ライン群に消去放電を為すアドレス行程Ｗ７をＳＦ３６、
第（８Ｎ−１）表示ライン群に消去放電を為すアドレス行程Ｗ４をＳＦ３７、
第（８Ｎ）表示ライン群に消去放電を為すアドレス行程Ｗ１をＳＦ３８、
において夫々実行するようにしている。
【００４５】
よって、図８の白丸及び二重丸にて示すように、
第（８Ｎ−７）表示ラインではＳＦ１１〜ＳＦ２８、ＳＦ３１〜ＳＦ３８、
第（８Ｎ−６）表示ラインではＳＦ１１〜ＳＦ２８、ＳＦ３１〜ＳＦ３５、
第（８Ｎ−５）表示ラインではＳＦ１１〜ＳＦ２８、ＳＦ３１〜ＳＦ３２、
第（８Ｎ−４）表示ラインではＳＦ１１〜ＳＦ２８、ＳＦ３１〜ＳＦ３７、
第（８Ｎ−３）表示ラインではＳＦ１１〜ＳＦ２８、ＳＦ３１〜ＳＦ３４、
第（８Ｎ−２）表示ラインではＳＦ１１〜ＳＦ２８、ＳＦ３１、
第（８Ｎ−１）表示ラインではＳＦ１１〜ＳＦ２８、ＳＦ３１〜ＳＦ３６、
第（８Ｎ）表示ラインではＳＦ１１〜ＳＦ２８、ＳＦ３１〜ＳＦ３３、
各々のサスティン行程Ｉにおいて放電セルが連続してサスティン放電する。
【００４６】
すなわち、［０００１］なる画素駆動データＧＤに応じた第４階調駆動によれば、各放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図１２に示す如く、
第（８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「２４」、
第（８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「２１」、
第（８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「１８」、
第（８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「２３」、
第（８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「２０」、
第（８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「１７」、
第（８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「２２」、
第（８Ｎ）表示ラインに配置されている放電セルは輝度レベル「１９」、
にて夫々発光する。
【００４７】
又、最高輝度を表す［００００］なる画素駆動データＧＤが供給された場合には、下記の如き第５階調駆動に基づく発光表示が為される。つまり、画素駆動データＧＤのいずれのビットも論理レベル０であることから、１フィールド表示期間を通して消去放電が一切生起されない。よって、放電セルは、ＳＦ１１〜ＳＦ１８、ＳＦ２１〜ＳＦ２８、ＳＦ３１〜ＳＦ３８、及びＳＦ４各々のサスティン行程Ｉにおいて連続して放電発光する。
【００４８】
すなわち、［００００］なる画素駆動データＧＤに応じた第５階調駆動によれば、各放電セルは、１フィールド表示期間を通して生起された上記サスティン放電に伴う発光の期間に対応した輝度レベル、つまり、図１２に示す如く、
第（８Ｎ−７）表示ラインに配置されている放電セルは輝度レベル「２５」、
第（８Ｎ−６）表示ラインに配置されている放電セルは輝度レベル「２５」、
第（８Ｎ−５）表示ラインに配置されている放電セルは輝度レベル「２５」、
第（８Ｎ−４）表示ラインに配置されている放電セルは輝度レベル「２５」、
第（８Ｎ−３）表示ラインに配置されている放電セルは輝度レベル「２５」、
第（８Ｎ−２）表示ラインに配置されている放電セルは輝度レベル「２５」、
第（８Ｎ−１）表示ラインに配置されている放電セルは輝度レベル「２５」、
第（８Ｎ）表示ラインに配置されている放電セルは輝度レベル「２５」、
にて夫々発光する。
【００４９】
このように、上記駆動においては、［１０００］、［０１００］、［００１０］、［０００１］、又は［００００］なる５通りの画素駆動データＧＤに応じて、５段階分の輝度を表現し得る第１〜第５階調駆動が実施される。この際、隣接する８つの表示ライン各々に異なる輝度の重み付けをもたせ、第１〜第５階調駆動毎に、その輝度重み付けに対応した輝度レベルにて隣接する８つの表示ライン各々を異なる輝度レベルで駆動するようにしている。
【００５０】
例えば、図７（ａ）に示す如き第１フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第（８Ｎ−７）表示ライン：「８」、
第（８Ｎ−６）表示ライン：「５」、
第（８Ｎ−５）表示ライン：「２」、
第（８Ｎ−４）表示ライン：「７」、
第（８Ｎ−３）表示ライン：「４」、
第（８Ｎ−２）表示ライン：「１」、
第（８Ｎ−１）表示ライン：「６」、
第（８Ｎ）表示ライン：「３」、
の如き輝度の重み付けが割り当てられている。
【００５１】
又、図７（ｂ）に示す如き第２フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第（８Ｎ−７）表示ライン：「４」、
第（８Ｎ−６）表示ライン：「１」、
第（８Ｎ−５）表示ライン：「６」、
第（８Ｎ−４）表示ライン：「３」、
第（８Ｎ−３）表示ライン：「８」、
第（８Ｎ−２）表示ライン：「５」、
第（８Ｎ−１）表示ライン：「２」、
第（８Ｎ）表示ライン：「７」、
の如き輝度の重み付けが割り当てられている。
【００５２】
又、図７（ｃ）に示す如き第３フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第（８Ｎ−７）表示ライン：「６」、
第（８Ｎ−６）表示ライン：「３」、
第（８Ｎ−５）表示ライン：「８」、
第（８Ｎ−４）表示ライン：「５」、
第（８Ｎ−３）表示ライン：「２」、
第（８Ｎ−２）表示ライン：「７」、
第（８Ｎ−１）表示ライン：「４」、
第（８Ｎ）表示ライン：「１」、
の如き輝度の重み付けが割り当てられている。
【００５３】
又、図７（ｄ）に示す如き第４フィールドの発光駆動シーケンスに従った駆動では、隣接する８つの表示ライン各々には、
第（８Ｎ−７）表示ライン：「２」、
第（８Ｎ−６）表示ライン：「７」、
第（８Ｎ−５）表示ライン：「４」、
第（８Ｎ−４）表示ライン：「１」、
第（８Ｎ−３）表示ライン：「６」、
第（８Ｎ−２）表示ライン：「３」、
第（８Ｎ−１）表示ライン：「８」、
第（８Ｎ）表示ライン：「５」、
の如き輝度の重み付けが割り当てられている。
【００５４】
すなわち、
図７（ａ）の発光駆動シーケンスに従った駆動では図８、
図７（ｂ）の発光駆動シーケンスに従った駆動では図９、
図７（ｃ）の発光駆動シーケンスに従った駆動では図１０、
図７（ｄ）の発光駆動シーケンスに従った駆動では図１１、
なる発光駆動パターンにて示されるように、隣接する８つの表示ライン各々に配置されている放電セルを、上記重み付けに基づき夫々異なる輝度レベルで発光させるいわゆるラインディザ処理を実行するのである。
【００５５】
次に、入力映像信号に応じて為される実際の駆動動作について、図７（ａ）に示す如き第１フィールドでの駆動を例にとって説明する。
例えば、隣接する８つの表示ライン各々に属する１列分の放電セルに対応した６ビットの画素データＰＤがいずれも［００１０１０］である場合、加算器２２は、図１３に示すように、この画素データＰＤの各に図５（ａ）に示す如きラインディザオフセット値ＬＤを夫々加算する。更に、加算器２２は、図４（ａ）に示す画素ディザ値ＤＺとしての例えば「０」、「６」、「６」、「０」、「０」、「６」、「６」、「０」を夫々、図１３に示す如く各表示ラインに対応した画素データＰＤに加算する。かかるラインディザオフセット値ＬＤ及び画素ディザ値ＤＺ各々の加算により、図１３に示すように各表示ライン毎に、
第（８Ｎ−７）表示ライン：［００１０１０］、
第（８Ｎ−６）表示ライン：［０１００１１］、
第（８Ｎ−５）表示ライン：［０１０１１０］、
第（８Ｎ−４）表示ライン：［００１０１１］、
第（８Ｎ−３）表示ライン：［００１１１０］、
第（８Ｎ−２）表示ライン：［０１０１１１］、
第（８Ｎ−１）表示ライン：［０１００１０］、
第（８Ｎ）表示ライン：［００１１１１］、
なるディザ加算画素データＬＦが得られる。
【００５６】
下位ビット切り捨て回路２３は、これらディザ加算画素データＬＦ各々の下位３ビット分を切り捨て、残りの上位３ビット分を多階調化画素データＭＤとして得る。すなわち、隣接する８つの表示ライン各々に対応して図１３に示すように、
第（８Ｎ−７）表示ライン：［００１］、
第（８Ｎ−６）表示ライン：［０１０］、
第（８Ｎ−５）表示ライン：［０１０］、
第（８Ｎ−４）表示ライン：［００１］、
第（８Ｎ−３）表示ライン：［００１］、
第（８Ｎ−２）表示ライン：［０１０］、
第（８Ｎ−１）表示ライン：［０１０］、
第（８Ｎ）表示ライン：［００１］、
なる多階調化画素データＭＤが得られる。この際、かかる多階調化画素データＭＤは駆動データ変換回路３によって下記の如き５ビットの画素駆動データＧＤに変換される。
【００５７】
第（８Ｎ−７）表示ライン：［０１００］、
第（８Ｎ−６）表示ライン：［００１０］、
第（８Ｎ−５）表示ライン：［００１０］、
第（８Ｎ−４）表示ライン：［０１００］、
第（８Ｎ−３）表示ライン：［０１００］、
第（８Ｎ−２）表示ライン：［００１０］、
第（８Ｎ−１）表示ライン：［００１０］、
第（８Ｎ）表示ライン：［０１００］、
従って、図８に示す如き発光駆動パターンにより、これら隣接する８つの表示ライン各々に属する放電セルは、
第（８Ｎ−７）表示ラインに配置されている放電セルは「８」、
第（８Ｎ−６）表示ラインに配置されている放電セルは「１３」、
第（８Ｎ−５）表示ラインに配置されている放電セルは「１０」、
第（８Ｎ−４）表示ラインに配置されている放電セルは「７」、
第（８Ｎ−３）表示ラインに配置されている放電セルは「４」、
第（８Ｎ−２）表示ラインに配置されている放電セルは「９」、
第（８Ｎ−１）表示ラインに配置されている放電セルは「１４」、
第（８Ｎ）表示ラインに配置されている放電セルは「３」、
なる輝度レベルにて夫々発光駆動される。
【００５８】
この際、８つの表示ライン各々における輝度レベルを平均した輝度レベルが視覚されることになる。
ここで、図３に示されるプラズマディスプレイ装置においては、各画素に対応した画素データに画素ディザ値ＤＺを加算する画素ディザ処理と、隣接する８つの表示ラインを夫々異なる輝度レベルにて発光駆動するラインディザ処理とを併用して実行している。かかるディザ処理により、８行８列分の放電セルからなる画素ブロック単位にて、その画素ブロック内の放電セル各々の平均輝度レベルに対応した輝度が視覚される。この際、かかるディザ処理では、隣接する８つの表示ラインに夫々異なる第１〜第８重み付け値の割り当てられた図１４に示す如き第１〜第４ディザパターンに基づき、各表示ラインに配置されている放電セルを夫々異なる輝度レベルで発光駆動している。これら第１〜第４ディザパターンは、隣接する８つの表示ライン各々に対する第１〜第８重み付け値の割り当てが夫々異なる。駆動制御回路６は、図１４に示す如く、入力映像信号における第１フィールドでは第１ディザパターン、第２フィールドでは第２ディザパターン、第３フィールドでは第３ディザパターン、第４フィールドでは第４ディザパターンに基づき、各表示ラインに配置されている放電セルを夫々異なる輝度レベルで発光駆動する。尚、駆動制御回路６は、これら第１〜第４ディザパターン各々に基づく４フィールド間での一連の駆動動作を繰り返し実行する。
【００５９】
すなわち、本発明においては、８行８列分の放電セルからなる画素ブロック内において夫々異なる重み付けの割り当てられている表示ライン数「８」よりも少ない「４」つのディザパターンに基づく一連のディザ処理を周期的に繰り返し実行するようにしている。
従って、上記画素ブロック内における隣接する８つの表示ライン各々に配置されている放電セル各々の輝度レベルが、４フィールドを１サイクルとして各フィールド毎に遷移して行くことになる。よって、本発明によれば、表示ライン数「８」と同数の８通りのディザパターンに基づき８フィールドを１サイクルとしたディザ処理が為される場合に比して、視覚上の積分効果を高めてディザパターンの視認されにくい良好なディザ表示が為されるようになる。
【００６０】
要するに、隣接するＮ個の表示ラインに夫々異なる重み付けが割り当てられているディザパターンに基づくディザ処理を実施するにあたり、上記Ｎよりも少ないＭ個の第１〜第Ｍディザパターンの内の１を順次選択しこれをディザパターンとして用いることにより、視覚上の積分効果の高い良好なディザ表示を実現するのである。
【図面の簡単な説明】
【図１】サブフィールド法に基づく発光駆動シーケンスの一例を示す図である。
【図２】図１に示される発光駆動シーケンスに基づいて駆動される各放電セルの１フィールド期間内での発光駆動パターンの一例を示す図である。
【図３】本発明による表示パネルの駆動装置を搭載したプラズマディスプレイ装置の構成を示す図である。
【図４】画素ディザ値ＤＺの一例を示す図である。
【図５】ラインディザオフセット値ＬＤの一例を示す図である。
【図６】図３に示される駆動データ変換回路３におけるデータ変換テーブルを示す図である。
【図７】本発明による発光駆動シーケンスの一例を示す図である。
【図８】図７（ａ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図９】図７（ｂ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１０】図７（ｃ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１１】図７（ｄ）に示す発光駆動シーケンスに基づく発光駆動パターンを示す図である。
【図１２】第１〜第５階調駆動各々による輝度レベルを各表示ライン毎に表す図である。
【図１３】各表示ラインに対するラインディザの重み付けの遷移を表す図である。
【図１４】ディザパターンの遷移を表す図である。
【主要部分の符号の説明】
２  多階調化処理回路
３  駆動データ変換回路
６  駆動制御回路
２１  ラインディザオフセット値生成回路
１００  ＰＤＰ
【図１】
2005024912.tif 000004
【図２】
2005024912.tif 000005
【図３】
2005024912.tif 000006
【図４】
2005024912.tif 000007
【図５】
2005024912.tif 000008
【図６】
2005024912.tif 000009
【図７】
2005024912.tif 000010
【図８】
2005024912.tif 000011
【図９】
2005024912.tif 000012
【図１０】
2005024912.tif 000013
【図１１】
2005024912.tif 000014
【図１２】
2005024912.tif 000015
【図１３】
2005024912.tif 000016
【図１４】
2005024912.tif 000017