(57)【要約】  【課題】  自己組織化プロセスで形成した信頼性の低いナノデバイスを集積回路に用いた場合、高い信頼性を確保することが困難であった。  【解決手段】  本発明の集積回路は、論理回路を構成した第１の回路ブロック２と、回路動作中に前記第１の回路ブロック論理回路の変更機能を有する第２の回路ブロック１を少なくとも具備した回路ブロック群で構成され、前記第２の回路ブロック１に高信頼なデバイスを用いることによって、経時的劣化による回路動作不良を自己修復機能により救済し、高信頼、かつ低コストな集積回路を実現するものである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
論理回路を構成した第１の回路ブロックと、回路動作中に前記第１の回路ブロックの論理回路変更機能を有する第２の回路ブロックを具備した単位セルを少なくとも一つ以上備え、前記第２の回路ブロックの回路故障率が前記第１の回路ブロックの回路故障率よりも低くすることを特徴とする集積回路。
【請求項２】
前記回路故障率を制御する手段として、前記第１の回路ブロック中のデバイスを構成する第１の材料と、前記第２の回路ブロック中のデバイスを構成する第２の材料において、前記第２の材料主成分の材料純度が前記第１の材料主成分の材料純度よりも高いことを特徴とする請求項１に記載の集積回路。
【請求項３】
前記回路故障率を制御する手段として、前記第１の回路ブロック中の最小設計ルール寸法が、前記第２の回路ブロックの最小設計ルール寸法よりも小さいことを特徴とする請求項１もしくは２に記載の集積回路。
【請求項４】
前記回路故障率を制御する手段として、前記第２の回路ブロック中の少なくとも１つ以上の回路が、同一機能回路を複数個、並列に設けた多数決論理をとる構成になっていることを特徴とする請求項１から３のいずれかに記載の集積回路。
【請求項５】
前記第１もしくは前記第２の回路ブロックの少なくとも一部に、自己組織化プロセスを利用して形成した周期的構造のメモリデバイスもしくはロジックデバイスを含んだことを特徴とする請求項１から４のいずれかに記載の集積回路。
【請求項６】
前記自己組織化プロセスを利用して形成した周期的構造の前記メモリデバイスもしくは前記ロジックデバイスが、クロスポイント方式のプログラマブルロジックアレイで構成されていることを特徴とする請求項５に記載の集積回路。
【請求項７】
前記第１もしくは前記第２の回路ブロックの少なくとも一部に、有機材料を用いた薄膜トランジスタもしくは抵抗変化素子が用いられていることを特徴とする請求項１から６のいずれかに記載の集積回路。
【請求項８】
前記第２の回路ブロックの少なくとも一部がシリコンを主材料とした半導体デバイスで構成されていることを特徴とする請求項１から７のいずれかに記載の集積回路。
【請求項９】
請求項８に記載の第２の回路ブロック上に第１の回路が積層されていることを特徴とする集積回路。
【請求項１０】
前記第１の回路ブロックのデバイス欠陥マップ情報を前記第２の回路ブロック内に記憶させていることを特徴とする請求項１から9のいずれかに記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はナノデバイスや新材料デバイスを用いた集積回路に関する。
【背景技術】
【０００２】
積極的にスケーリング則（微細加工）を推し進めることにより、シリコン半導体の最小加工寸法は量産レベルでも１００ｎｍ以下の領域に到達しつつある。その結果、１チップ上で数１００万トランジスタレベルの集積度が実現し、従来、複数チップをボード上に実装して構成していた機能システムが１チップで実現でき、セット機器の軽量、小型、低コスト、高機能化の原動力となっている。
【０００３】
一方で、１００ｎｍ以下の究極の微細化を実現するには、０．３５〜０．２５μｍ世代と比べ、工場建設（装置）、マスク作製に要するコストが桁違いに高くなることが予想されており、従来のリソグラフィーとエッチング技術を組み合わせた「トップダウン」的な微細加工技術にかわる新しい製造パラダイムが切望されている。
【０００４】
その一つのアプローチとして、自己組織化プロセスをシリコン半導体製造技術と融合させ、低コストでかつ大容量なデバイスを実現しようとする試みが近年盛んに試みられている。例えば、ＮＡＳＡのジェイ・リ（Ｊ．Ｌｉ）らは、非特許文献１において、シリコン酸化膜上に「トップダウン」的に加工形成した触媒金属パターン上に、カーボンナノチューブを「ボトムアップ」的に選択化学気相成長できることを報告している。
【０００５】
このような化学気相成長や、溶液中での化学合成などによる「ボトムアップ」的手法を用いた場合、高価なリソグラフィー装置やエッチング装置に頼らずに、極端な例ではビーカーに基板を浸すだけで自然の摂理によりナノスケールの極微細構造が安価に高密度合成できる。
【０００６】
しかし一方で、周期的構造しか形成が困難であるということと、シリコン半導体製造技術に比べて構造欠陥発生率が高いという欠点を有しており、これらを補完した回路アーキテクチャー技術が必要とされている。非特許文献２において、カーボンナノチューブを格子状に配置し、交点でナノチューブ同士を接触、非接触させることにより、「０」，「１」情報を記憶させるクロスポイント方式のアーキテクチャーを提案している。
【０００７】
クロスバポイント方式は、いわゆる再構成可能布線論理素子：ＰＬＡ（プログラマブル・ロジック・アレイ）に属し、製造後に回路変更が可能なリコンフィギュラブルアーキテクチャーである。クロスバポイント方式は格子状の周期的構造を有するため、前述の「ボトムアップ」製法とも親和性が高い。さらにデバイス製造後に、格子全交点の高抵抗・低抵抗化時の抵抗値を測定して、非導通部分等の欠陥マップを作成しておけば、これらの欠陥を避けて論理をマッピングすることが可能であり、前記製法の課題であった初期不良率の高さを克服することができる。
【０００８】
以上のように、「ボトムアップ」的アプローチで作製したナノデバイスの特質を配慮した新しい回路設計手法の研究が最近行われつつある。しかしながら、前述のクロスバポイント方式など、デバイスの製造時初期欠陥を回避して回路構築する提案はあるが、回路使用中にデバイスが経時劣化した場合の救済手法はこれまで「ボトムアップ」的アプローチで形成されたデバイスについては提案がない。一般に極微細デバイスは、外部環境（放射線、電圧、電磁波等）ノイズに対する耐性が強くなく（シリコンＭＯＳデバイスでも微細化されるほどその傾向は強くなる）、長期的な信頼性を確保するのが一層困難な状況になりつつある。
【０００９】
一方、シリコン半導体分野においては、チップ製造後に論理回路を実現する手段として、例えば前述のPLAの一種であるフィールド・プログラマブル・ロジック・アレイ（FPGA：Field Programmable Logic Array）が最も良く知られている。FPGAでは回路内の初期欠陥部が少数である場合、それらを回避して論理回路を構成することが可能であるが、回路動作中にリアルタイムで故障部分を修復することはできない。
【００１０】
このFPGAを更に進化させ、回路動作中に自己回路生成を可能にするものとして、プラスティック・セル・アーキテクチャー（PCA：Plastic Cell Architecture）が提案されており、現在、実際にデバイス試作や基本機能の検証が行われつつある。特許文献１において、回路の動作中に回路構成を動的に変更させるＰＣＡの基本技術が開示されている。
【００１１】
図６は、従来技術の基本構成図を示しており、図６（ａ）は基本単位であるセルの構成を示し、図６（ｂ）には全体の構成を示している。図６（ａ）において、６０Ａはセル、６１は組込み機能処理部であり、６２は一般情報処理部、６３は記憶部分、６４は機能部分、６５は一般情報用通信路、６６は組込み機能用通信路である。
【００１２】
回路全体は図６（ｂ）に示すように、図６（ａ）の基本セル６０がメッシュ状に配置された構成となっており、６０Ｂ、６０Ｃ、６０Ｄはそれぞれ図６（ａ）に示したセル６０Ａと等価なものである。
【００１３】
図６（ａ）において、組込み機能処理部６１にはあらかじめ命令の実行機能が組み込まれ、一般情報処理部６２は組込み機能処理部６１からの指示によって機能や記憶が決定される。一般情報処理部６２は、記憶部分６３と機能部分６４の二つの部分から成り、任意の情報処理システムが構成できるようにしている。異なるセルの組込み機能処理部６１間は組込み機能用通信路６６で接続されており、回路動作中に、例えばあるセルの一般情報処理部６２の論理回路パターンを他のセルの一般情報処理部６１に複製させようとする場合、回路パターン情報の通信が行われ、ターゲットセルの一般情報処理部６１に複製展開させる。ＰＣＡを用いることにより、回路動作中に特定の回路ブロックに演算負荷がかかった場合や、ある回路ブロックが故障した場合に、同じ回路を他のセルに複製するなどして、並列処理による動作の高速化や自己修復化を図ることが原理的に可能である。
【特許文献１】特開平１１−１６７５５６号公報（第１−８頁、図１）
【非特許文献１】アプライド・フィジックス・レターズ  ２００３年８２巻１５号２４９１頁
【非特許文献２】アイ・トリプル・イー・トランザクション・オン・ナノテクノロジー  ２００３年２巻１号２３頁
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記従来のボトムアップ的アプローチにより構成されたデバイスを用いた集積回路の場合、トップダウン方式の半導体製造技術に比べて低コストで非常に高密度な集積回路が実現できる反面、前記デバイスの初期欠陥や外部環境に対する脆弱性により、高い動作信頼性を確保するのが困難であった。
【００１５】
一方、ＰＣＡ等の従来アーキテクチャーを用いた場合、自己修復動作が可能になる反面、同じ論理回路を構成する際、ＡＳＩＣ等の専用設計と比較した場合、回路占有面積が約１０倍以上に大きくなってしまうという課題を有していた。また、これら二つの従来技術を単純に組み合わせた場合、ボトムアップ的アプローチで作製した超高密度デバイス群を用いることによりＰＣＡの面積オーバーヘッド分が大幅に緩和されるというメリットはある。
【００１６】
しかしながら、超高密度デバイスをそのままＰＣＡの組込み制御部に用いた場合、高い初期欠陥発生率や、外部環境による特性劣化により、自己修復機能等に不可欠な回路変更機能が正常に動作しないという課題を有していた。
【００１７】
本発明は、前記従来の課題を解決するもので、信頼性が高く、かつ面積オーバーヘッドの少ない集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
前記従来の課題を解決するために、本発明の集積回路は、論理回路を構成した第１の回路ブロックと、回路動作中に前記第１の回路ブロック論理回路の変更機能を有する第２の回路ブロックを少なくとも具備した回路ブロック群で構成され、前記第２の回路に高信頼なデバイスを用いることによって、経時的劣化による回路動作不良を自己修復機能により救済し、高信頼、かつ低コストな集積回路を実現するものである。
【００１９】
具体的に請求項１の発明が講じた解決手段は、論理回路を構成した第１の回路ブロックと、回路動作中に前記第１の回路ブロックの論理回路変更機能を有する第２の回路ブロックを具備した単位セルを少なくとも一つ以上備え、前記第２の回路ブロックの回路故障率が前記第１の回路ブロックの回路故障率よりも低くすることを特徴とする集積回路の構成である。
【００２０】
請求項１の構成により、第１の回路ブロックの論理回路変更機能を制御する第２の回路ブロックの回路故障率が著しく低いため、デバイス経時劣化に対する自己修復機能等が安定に発揮され、高信頼、かつ低コストな集積回路を実現することができる。
【００２１】
具体的に請求項２の発明が講じた解決手段は、請求項１に記載の回路故障率を制御する手段として、前記第１の回路ブロック中のデバイスを構成する第１の材料と、前記第２の回路ブロック中のデバイスを構成する第２の材料において、前記第２の材料主成分の材料純度が前記第１の材料主成分の材料純度よりも高くすることを規定するものである。
【００２２】
請求項２の構成により、材料純度の高いデバイス原材料を用いることにより、第１の回路ブロックの論理回路変更機能を制御する第２の回路ブロックの回路故障率は低くなるため、デバイス経時劣化に対する自己修復機能等が安定に発揮され、高信頼、かつ低コストな集積回路を実現することができる。
【００２３】
具体的に請求項３の発明が講じた解決手段は、請求項１に記載の回路故障率を制御する手段として、前記第１の回路ブロック中の最小設計ルール寸法を、前記第２の回路ブロックの最小設計ルール寸法よりも小さくすることを規定するものである。
【００２４】
請求項３の構成により、前記第２の回路ブロック中の最小設計ルール寸法を、前記第１の回路ブロックの最小設計ルール寸法よりも大きくすることにより、第１の回路ブロックの論理回路変更機能を制御する第２の回路ブロックの回路動作マージン拡大、及び回路故障率の低減が図れ、デバイス経時劣化に対する自己修復機能等が安定に発揮され、高信頼、かつ低コストな集積回路を実現することができる。
【００２５】
具体的に請求項４の発明が講じた解決手段は、請求項１に記載の回路故障率を制御する手段として、前記第２の回路ブロック中の少なくとも１つ以上の回路が、同一機能回路を複数個、並列に設けた多数決論理をとる構成になっていることを規定するものである。
【００２６】
請求項４の構成により、前記第２の回路ブロック中の少なくとも１つ以上の回路が、同一機能回路を複数個、並列に設けた多数決論理をとる構成をとっていることにより、あるデバイスが故障した場合にも、多数決論理に基づくために回路全体が誤動作する確率が極めて低くなり、デバイス経時劣化に対する自己修復機能等が安定に発揮され、高信頼、かつ低コストな集積回路を実現することができる。
【００２７】
具体的に請求項５の発明が講じた解決手段は、請求項１から４のいずれかに記載した第１もしくは第２の回路ブロックの少なくとも一部に、自己組織化プロセスを利用して形成した周期的構造のメモリデバイスもしくはロジックデバイスが用いられていることを規定するものである。
【００２８】
請求項５の構成により、高コストな従来のリソグラフィー工程やフォトマスク枚数、及びドライエッチング工程の使用回数を自己組織化プロセス導入により大幅に削減することが可能になり、低コストで高密度な集積回路を実現することができる。
【００２９】
具体的に請求項６の発明が講じた解決手段は、請求項５に記載の自己組織化プロセスを利用して形成した周期的構造の前記メモリデバイスもしくは前記ロジックデバイスが、クロスポイント方式のプログラマブルロジックアレイで構成されていることを規定するものである。
【００３０】
請求項６の構成により、極めて高密度でかつ冗長性の高い論理回路を低コストで実現可能となる。
【００３１】
具体的に請求項７の発明が講じた解決手段は、請求項１から６のいずれかに記載の第１もしくは第２の回路ブロックの少なくとも一部に、有機材料を用いた薄膜トランジスタもしくは抵抗変化素子が用いられていることを規定するものである。
【００３２】
請求項７の構成により、有機材料を用いることにより、半導体基板上だけに留まらず、プラスチックなどの非常に安価で可塑性に富んだ基板を用いることができ応用範囲が広がる上に、更に低コストで軽量な集積回路が実現可能となる。
【００３３】
具体的に請求項８の発明が講じた解決手段は、請求項１から７のいずれかに記載の第２の回路ブロックの少なくとも一部がシリコンを主材料とした半導体デバイスで構成されていることを規定するものである。
【００３４】
請求項８の構成により、極めて信頼性の高いシリコンを主材料としたデバイスで第２の回路ブロックを構成するため、第１の回路ブロックの論理回路変更機能を制御する第２の回路ブロックの回路故障率が著しく低減でき、デバイス経時劣化に対する自己修復機能等が安定に発揮され、高信頼、かつ低コストな集積回路を実現することができる。
【００３５】
具体的に請求項９の発明が講じた解決手段は、請求項８に記載の第２の回路ブロック上に第１の回路が積層されていることを規定するものである。
【００３６】
請求項９の構成により、さらに省面積な集積回路を実現可能である。
【００３７】
具体的に請求項１０の発明が講じた解決手段は、請求項１から９のいずれかに記載の第１の回路ブロックにおけるデバイス欠陥マップ情報を第２の回路ブロック内に記憶させていることを規定するものである。
【００３８】
請求項１０の構成により、第１の回路ブロックのデバイス欠陥情報があらかじめわかっているため、欠陥部を避けて論理回路構築を実現することが可能になる。
【発明の効果】
【００３９】
本発明の集積回路によれば、高集積化かつ低コスト化を両立させ、かつ経時的なデバイス劣化に起因した回路動作不良を自己修復しうる機能を提供できる。
【発明を実施するための最良の形態】
【００４０】
まず、簡単に実施の形態１〜３の内容を述べる。
【００４１】
実施の形態１では、図１の参照符号２で示される第１の回路ブロックと図１の参照符号１で示される第２の回路ブロックとの間で、それらを構成する材料の純度を異ならせている。
【００４２】
実施の形態２では、図２に記載されているクロスポイント方式のプログラム・ロジック・アレイが第１の回路ブロック（図１の参照符号２）および第２の回路ブロック（図１の参照符号１）のいずれにも含まれており、第１の回路ブロック（図１の参照符号２）および第２の回路ブロック（図１の参照符号１）との間で、図２（ｂ）に符号「Ｆ」で示されるゲート電極の幅などについての最小設計ルール寸法を異ならせている。
【００４３】
実施の形態３では、図３に記載されている同一機能回路ブロックが第２の回路ブロック（図１の参照符号１）にのみ含まれている。
【００４４】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００４５】
（実施の形態１）
図１は、本発明の実施の形態１における集積回路のブロック模式図である。図５に示した従来アーキテクチャーであるＰＣＡに本発明を適用した例について説明を行う。図１において、図１（ａ）は基本単位セルの構成を示し、図１（ｂ）には全体の構成を示している。図１（ａ）において、１０Ａはセル、１は組込み機能処理部であり、２は一般情報処理部、３は一般情報用通信路、４は組込み機能用通信路である。
【００４６】
回路全体は図１（ｂ）に示すように、図１（ａ）のセル１０がメッシュ状に配置された構成となっており、１０Ｂ、１０Ｃ、１０Ｄはそれぞれ図１（ａ）に示したセル１０Ａと等価なものである。図５と図１を比較すればわかるように、本発明をＰＣＡの回路に適用した場合、ブロック図的には殆ど等価である。ＰＣＡでは一般情報処理部２がルックアップテーブルで構成されており、基本セル１０Ａ当たり６４ビットのメモリを内蔵している。これらのルックアップテーブルは論理ゲートや配線、及び順序回路を作るためのフリップフロップの他、メモリとしても用いることができ、極めて汎用性が高い反面、面積オーバーヘッドが大きいという欠点がある。
【００４７】
本発明によれば、一般情報処理部２として自己組織化プロセス等のボトムアップ的アプローチで作製したデバイスを用い、極めて省面積な回路ブロックを構成することができる。また、一般情報処理部２のデバイスが経時的に劣化した場合、一般情報処理部２の物理的リソース（ルックアップテーブル）に十分に余裕がある場合には、組込み機能処理部１から一般情報処理部２に命令を送って、同じ基本セル１０Ａ内における一般情報処理部２の未使用物理的リソースに論理回路を再度マッピングして回路故障を自己修復する。
【００４８】
また、一般情報処理部２の未使用物理的リソースが無い場合は、組込み機能用通信路４を通じて、他のセル１０の組込み機能処理部１に論理回路データを送り、そのセル内の一般情報処理部２で論理回路をマッピングする。
【００４９】
組込み機能処理部１にもボトムアップ的アプローチで作製したデバイスを用いても良いが、組込み機能処理部１が故障すると自己修復機能自体が正常動作しなくなるため、組み込み機能処理部１の回路故障率を一般情報処理部２のそれに比べ、著しく低くしておく必要がある。
【００５０】
現在のＣＭＯＳ技術においては配線、デバイス不良に起因した初期欠陥発生率が典型的な値として約１０-7〜１０-6であるが、ボトムアップ的アプローチで作製したデバイスのそれらは、％オーダー発生する可能性があるという報告がなされている。両者の初期不良率の違いから経時的な故障も含む回路故障率を直接議論することはできないが、組み込み機能処理部１の回路故障率は一般情報処理部２のそれに比べ、好ましくは数桁以上、さらに好ましくは６桁以上低く設定することが必要である。
【００５１】
これらの回路故障率を制御する手段の一つとして、自己組織化プロセスに用いる材料純度を高める方法がある。例えば有機系デバイスを作製する場合、Ｃ６０やチオフェン、ペンタセン等が原材料として用いられるが、研究開発が始められた頃に比べ、材料純度が高くなった現在では、デバイス構造は変化しなくても、キャリア移動度等のデバイス初期特性が飛躍的に改善されている。材料純度を高めるには、原材料の精製工程を増やすことが必要で原材料コストがあがってしまうので、必要な部位のデバイス製作に限定して高純度原材料を用いればよい。
【００５２】
本発明においては、前述した理由で、組み込み機能処理部１のデバイス作製用原材料により高純度のものを用いれば良い。また、これらデバイスの初期欠陥情報はセルの組込み機能処理部１に保持させ、これら欠陥を回避して一般情報処理部２に論理回路をマッピングすれば良い。
【００５３】
かかる構成によれば、第１の回路ブロック（すなわち、一般情報処理部２）の論理回路変更機能を制御する第２の回路ブロック（すなわち組込み機能処理部１）の回路故障率が著しく低いため、デバイス経時劣化に対する自己修復機能等が安定に発揮され、高信頼、かつ低コストな集積回路を実現することができる。
【００５４】
なお、本実施の形態において、自己回路生成機能を有するアーキテクチャーとしてＰＣＡを例にあげたが、回路変更機能を有する回路ブロックと、論理回路がマッピングされる回路ブロックを具備したものであれば、特に本発明の適用が限定されるものではない。
【００５５】
（実施の形態２）
本発明に係る第２の実施の形態について説明する。ここでは第１の実施の形態で説明した回路故障率を制御する手段の一つとして、設計ルール寸法を変える方法について述べる。図１の組み込み機能処理部１と一般情報処理部２において、第２の実施の形態では、組み込み機能部１の最小設計ルール寸法を一般情報処理部２のそれよりも大きくことにより、デバイス初期不良や経時劣化を少なくしようとするものである。
【００５６】
ここで最小設計ルール寸法についての例を示す。図２（ａ）、（ｂ）はクロスポイント方式のプログラム・ロジック・アレイの鳥瞰図と上面図をそれぞれ示したものであり、２０は抵抗変化素子、２１はコラム配線、２２はロー配線である。配線の交差したポイントに抵抗値が変化する材料を挟み込んで、メモリや論理回路として動作させる。この詳細な動作については実施の形態４で述べる。
【００５７】
図２（ａ），（ｂ）のクロスポイント方式ＰＬＡにおいては、最小加工ルール寸法は図１（ｂ）でＦと記載した部分に相当する。Ｆが小さくなるほど、加工時ばらつきに対するＦの相対値が大きくなり特性ばらつきは増大する。また初期接触不良や経時的な接触不良の発生する確率は高くなるのは自明である。
【００５８】
図２（ｂ）において、大きいＦとは約５０ｎｍであり、小さなＦとは約５ｎｍ程度を指す。一方、図２（ｃ）はよく知られた電界効果型トランジスタの上面図を示している。回路ブロック中の全てを前述の自己組織化プロセスによるクロスポイント方式ＰＬＡで構成することも可能であるが、クロスポイント方式では信号反転や信号増幅が原理的に困難であるため、ゲインがあり、インバータが容易に構成できる電界効果型トランジスタと混載した方がより好ましい。
【００５９】
図２（ｃ）において、２３はコンタクト窓、２４はソース領域、２５は金属配線、２６はドレイン領域、２７はゲート電極を示している。電界効果型トランジスタにおいて最小設計ルール寸法とは通常、図２（ｃ）にＦで示したゲート長を指す。活性層として多結晶材料や有機材料を用いた場合、チャネル長を短くすると電流駆動力は増大するが、初期特性不良や経時劣化の確率が高くなるのは明らかである。
【００６０】
かかる構成によれば、第１の回路ブロックの論理回路変更機能を制御する第２の回路ブロックの回路故障率が著しく低いため、デバイス経時劣化に対する自己修復機能等が安定に発揮され、高信頼、かつ低コストな集積回路を実現することができる。
【００６１】
（実施の形態３）
本発明に係る第３の実施の形態について説明する。ここでは第２の実施の形態と同じく、回路故障率を制御する手段の一つとして、同一機能回路を複数個、並列に設けた多数決論理を用いる方法について述べる。図３（ａ）、（ｂ）はそれぞれ同一機能回路ブロックと組み込み機能処理部をｍ個（ｍは自然数）、並列に設けた場合の多数決論理回路のブロック図を示している。３０はｎビットの多数決論理ゲート、３１は任意の回路ブロック、１は組み込み機能処理部、２は一般情報処理部である。
【００６２】
図３（ａ）において、組み込み機能処理部１内における、任意の回路ブロック３１の全く等価なｍ個の回路を並列に設け、それぞれの出力をｎビットの多数決論理ゲート３０に入力し、結果を次段回路に出力する。
【００６３】
図３（ａ）の構成により、例えば回路２が故障した場合でもｎビット多数決論理ゲート３０の出力が変化しないため、回路全体の正常動作に影響を与える可能性は極めて小さくなる。また図３（ｂ）の場合、組込み機能処理部１自体をｍ個並列多重化して、ｎビット多数決論理ゲート３０を介して一般情報処理部２に出力している。この場合も、特定の組込み機能処理部１が故障した場合でも、図３（ａ）と同様な理由で回路全体の正常動作に影響を与える可能性は極めて小さくなる。何個多重化するかは、自己組織化デバイス等の歩留まりによって決定すれば良い。個数を増やすほど回路故障率は極めて小さくなる反面、当然ながら面積オーバーヘッドは大きくなるので、最適化を図ると良い。
【００６４】
かかる構成によれば、第１の回路ブロックの論理回路変更機能を制御する第２の回路ブロックの回路故障率を著しく低くできるため、デバイス経時劣化に対する自己修復機能等が安定に発揮され、高信頼、かつ低コストな集積回路を実現することができる。
【００６５】
なお、本実施の第３の形態において、図３（ｂ）の多重化された個々の組込み機能処理部内部の任意回路をさらに図３（ａ）のように多重化してもよい。その場合、回路動作の安定性を更に高めることが可能となる。
【００６６】
（実施の形態４）
本発明に係る第４の実施の形態について説明する。ここでは、図１の組込み機能処理部１や一般情報処理部２の回路ブロック内に、自己組織化プロセスで作製したカーボンナノチューブワイヤやシリコンワイヤを図２（ａ）、（ｂ）のように交差させて作ったクロスポイント方式ＰＬＡを用いて、論理回路やルックアップテーブル（メモリ）をいかに構築するかについて説明する。
【００６７】
図４はクロスポイント方式ＰＬＡを用いて全加算器を構成した場合の回路模式図を示している。図２（ａ）と同じものには同じ図番を付しており、ここでは説明を省略する。
【００６８】
図４において４０はＡＮＤプレーン、４１はＯＲプレーン、４２はＯＲプレーンのロー配線等価抵抗、４３はＡＮＤプレーンのプルアップ抵抗、４４はＡＮＤプレーンのロー配線等価抵抗、４５はコラム配線抵抗、４６はＯＲプレーンのプルダウン抵抗を示している。
【００６９】
図４のように、特定の配線交差部の抵抗変化素子２０を低抵抗化してやることによって、全加算器が実現できることがわかる。このような周期的ワイヤ構造は自己組織化プロセスと極めて相性が良く、かつ故障した配線は余分に設けた配線部でそのまま入れ替えることができ、極めて冗長性が高い。
【００７０】
さらにここでは論理回路を実現する一例として全加算器を示したが、ＰＣＡの一般情報処理部に用いられるルックアップテーブルもＡＮＤ／ＯＲプレーンを用いて容易に形成することが可能である。抵抗変化素子２０としては、外部電圧・電流印加によって抵抗値を2値制御できるものであれば良く、例えばロタキサン分子やＧｅＳｂＴｅ相変化膜などがある。
【００７１】
（実施の形態５）
本発明に係る第５の実施の形態について説明する。図５は第５の実施の形態の集積回路の断面模式図を示した図を示している。１は組込み機能処理部で、２は一般情報処理部を示しており、組込み機能処理部１上に一般情報処理部２が積層形成されている。これにより、大幅な省面積化を図ることが可能である。さらに、組込み機能処理部１をシリコン基板上のＭＯＳデバイスで構成することにより、極めて回路故障率の低い集積回路を構築することが可能である。
【産業上の利用可能性】
【００７２】
本発明にかかる集積回路は、極めて高密度で低コスト、かつ高信頼性を有し、電子機器のＬＳＩ等として有用である。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態１における集積回路のブロック模式図（ａ）基本セル（ｂ）全体図
【図２】本発明の実施の形態２におけるクロスポイント方式プログラム・ロジック・アレイの（ａ）鳥瞰図、（ｂ）上面図
【図３】本発明の実施の形態３における（ａ）同一機能回路ブロックをｍ個（ｍは自然数）、並列に設けた場合の多数決論理回路のブロック図（ｂ）組み込み機能処理部をｍ個（ｍは自然数）、並列に設けた場合の多数決論理回路のブロック図
【図４】本発明の実施の形態４におけるクロスポイント方式ＰＬＡを用いて全加算器を構成した場合の回路模式図
【図５】本発明の実施の形態５における集積回路の断面模式図
【図６】従来の集積回路の基本構成図、（ａ）基本単位セルの構成を示す図、（ｂ）全体の構成を示す図
【符号の説明】
【００７４】
１  組込み機能処理部
２  一般情報処理部
３  一般情報用通信路
４  組込み機能用通信路
１０A,１０B,１０C,１０D  セル
２０  抵抗変化素子
２１  コラム配線
２２ ロー配線
２３ コンタクト窓
２４ ソース領域
２５ 金属配線
２６ ドレイン領域
２７ ゲート電極
３０ ｎビットの多数決論理ゲート
３１ 任意の回路ブロック
４０ ＡＮＤプレーン
４１ ＯＲプレーン
４２ ＯＲプレーンのロー配線等価抵抗
４３ ＡＮＤプレーンのプルアップ抵抗
４４ ＡＮＤプレーンのロー配線等価抵抗
４５ コラム配線抵抗
４６ ＯＲプレーンのプルダウン抵抗
６０A,６０B,６０C,６０D  セル
６１  組込み機能処理部
６２  一般情報処理部
６３  記憶部分
６４  機能部分
６５  一般情報用通信路
６６  組込み機能用通信路
【図１】
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【図２】
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【図３】
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【図４】
2005115605.tif 000006
【図５】
2005115605.tif 000007
【図６】
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