(57)【要約】【課題】  半導体装置の自動配置配線において、配線ツールに対する負担を軽減し、設計に要する時間を低減しながら予備的に準備される予備セルを配置することを可能とする。【解決手段】  回路図データと機能ブロックデータと設計ルールデータとに基づいて、半導体装置の配置配線領域に機能ブロックの配置及び配線を行うステップと、配線を無視して、配置配線領域のうちの前記機能ブロックの無い領域に予備の機能ブロックとしての予備セルを配置するステップと、予備セルのうち、配線との関係が設計ルール違反の予備セルを除去するステップとを具備する半導体装置の配置配線方法を用いる。予備セルは、フィルセル及びファントムセルの少なくとも一方を含む。【選択図】      図１
2005217321.tif 000002
【特許請求の範囲】
【請求項１】
回路図データと機能ブロックデータと設計ルールデータとに基づいて、半導体装置の配置配線領域に機能ブロックの配置及び配線を行うステップと、
前記配線を無視して、前記配置配線領域のうちの前記機能ブロックの無い領域に予備の機能ブロックとしての予備セルを配置するステップと、
前記予備セルのうち、前記配線との関係が設計ルールに違反する前記予備セルを除去するステップと
を具備する
半導体装置の配置配線方法。
【請求項２】
請求項１に記載の半導体装置の配置配線方法において、
前記予備セルは、フィルセル及びファントムセルの少なくとも一方を含む
半導体装置の配置配線方法。
【請求項３】
請求項１又は２に記載の半導体装置の配置配線方法において、
前記回路図データと前記機能ブロックデータと前記設計ルールデータとに基づいて、前記配置配線領域の不具合を再検証し、不具合が発見された場合、前記不具合の修正および配置配線の再実行を行うステップと、
前記再実行後に、再実行の対象となった配置配線領域について、前記配線を無視して、前記機能ブロックの無い領域に他の予備セルを配置するステップと、
前記他の予備セルのうち、前記配線との関係が前記設計ルールに違反する前記他の予備セルを除去するステップと
を更に具備する
半導体装置の配置配線方法。
【請求項４】
回路図データと機能ブロックデータと設計ルールデータとに基づいて、半導体装置の配置配線領域に機能ブロックの配置及び配線を行う自動配置配線部と、
前記配線を無視して、前記配置配線領域のうちの前記機能ブロックの無い領域に予備の機能ブロックとしての予備セルを配置する予備セル配置部と、
前記予備セルのうち、前記配線との関係が設計ルールに違反する前記予備セルを除去する検証部と
を具備する
自動配置配線装置。
【請求項５】
請求項４に記載の自動配置配線装置において、
前記予備セルは、フィルセル及びファントムセルの少なくとも一方を含む
自動配置配線装置。
【請求項６】
請求項１又は２に記載の自動配置配線装置において、
前記検証部は、前記回路図データと前記機能ブロックデータと前記設計ルールデータとに基づいて、前記配置配線領域の不具合を再検証し、不具合が発見された場合、前記不具合の修正および配置配線の再実行を行い、
前記予備セル配置部は、前記再実行後に、前記再実行の対象となった配置配線領域について、前記配線を無視して、前記機能ブロックの無い領域に他の予備セルを配置し、
前記検証部は、前記他の予備セルのうち、前記配線との関係が前記設計ルールに違反する前記他の予備セルを除去する
自動配置配線装置。
【請求項７】
回路図データと機能ブロックデータと設計ルールデータとに基づいて、半導体装置の配置配線領域に機能ブロックの配置及び配線を行うステップと、
前記配線を無視して、前記配置配線領域のうちの前記機能ブロックの無い領域に予備の機能ブロックとしての予備セルを配置するステップと、
前記予備セルのうち、前記配線との関係が設計ルールに違反する前記予備セルを除去するステップと
を具備する半導体装置の配置配線方法をコンピュータに実行させるためのプログラム。
【請求項８】
請求項７に記載のプログラムにおいて、
前記予備セルは、フィルセル及びファントムセルの少なくとも一方を含む
プログラム。
【請求項９】
請求項７又は８に記載のプログラムにおいて、
前記回路図データと前記機能ブロックデータと前記設計ルールデータとに基づいて、前記配置配線領域の不具合を再検証し、不具合が発見された場合、前記不具合の修正および配置配線の再実行を行うステップと、
前記再実行後に、再実行の対象となった配置配線領域について、前記配線を無視して、前記機能ブロックの無い領域に他の予備セルを配置するステップと、
前記他の予備セルのうち、前記配線との関係が前記設計ルールに違反する前記他の予備セルを除去するステップと
を更に具備する
プログラム。
【請求項１０】
請求項１乃至３のいずれか一項に記載の半導体装置の配置配線方法に従って前記半導体装置の機能ブロックの配置及び配線を行い、前記半導体装置のレイアウト設計を完成するステップと、
前記レイアウト設計に基づいて作成されたマスクを用いて、半導体基板上に成膜された膜に対してリソグラフィ処理を行うステップと
を具備する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動配置配線装置、半導体装置の配置配線方法、半導体装置の製造方法及び半導体装置に関し、特に、半導体装置の設計の効率を改善した自動配置配線装置、半導体装置の配置配線方法、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ）のレイアウト設計において、機能ブロック及び配線を自動的に配置及び配線する自動配置配線システムが知られている。本明細書においては、（論理）機能セル、（論理）機能ブロックを含めて全て機能ブロックということにする。自動配置配線装置としては、コンピュータを用いたＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）が例示される。自動配置配線装置を用いた配置配線は、例えば、以下のようにして行われる。まず、設計対象のＬＳＩの回路図に関するデータ、ライブラリとして準備されている機能ブロックのデータ及び設計ルールに関するデータを読み込む。次に、読み込んだ各データに基づいて、機能ブロックの配置を行う。続いて、読み込んだ各データに基づいて、機能ブロック間の配線を行う。その後、配置及び配線に問題がないか否かを検証し、必要に応じて再配置及び再配線を行う。そして、最終的に、自動配置配線装置用のデータを、ＬＳＩを構成する各層のパターンに対応したチップ全体の配線に関するアートワークデータとして生成する。
【０００３】
自動的に配置される機能ブロックは、回路機能の実現に直接使用するものと、電源ノイズ低減用の電源容量に例示されるゲートキャップ（Ｇａｔｅ  ＣＡＰ）付きフィルセル（Ｆｉｌｌ  Ｃｅｌｌ）や設計変更に備えて予め分散配置しておくファントムセルのような予備セルがある。従来のプロセスでは、まず、回路機能の実現に直接使用する機能ブロックを配置する。次に、上記の予備セルを配置する。その後に、回路機能の実現に必要な配線を行う。この場合、予備セルは、単純な図形が中心であるが、その数が膨大となるため自動配置配線装置の配線ツールに負担を与える。その結果、メモリに使用量の増大や設計に要する時間（ＴＡＴ：Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）の増加を招いている。加えて、予備セルには、配線に影響を与えるパターンを含んでいるものもある。そのため、本来優先されるべき配線の前に予備セルの配置を実行すれば、配線性を悪化される可能性がある。
【０００４】
自動配置配線を行う際に、配線ツールの負担を軽減し、メモリに使用量を抑制することや設計ＴＡＴを短縮することが可能な技術が望まれる。配線性を向上することができる技術が求められる。
【０００５】
関連する技術として特開２００１−２８４４５６号公報に配置配線方法の技術が開示されている。この発明は、スタンダードセル配置配線後の空き領域に対するスペアセルの配置を効率良く設定する配置配線方法を提供することを目的としている。
この配置配線方法は、半導体チップ上の回路形成領域に対応する配置配線領域内へのスタンダードセルの配置及び配線をデザインする配置配線方法である。寸法が定義され内部に配置される回路の定義が欠如したダミーセルと該ダミーセル内に配置される回路が定義されたスペアセル列とを用意しておく。そして、前記配置配線領域に、全体として所定の機能を満足する複数のスタンダードセルを配置する。その後、前記配置配線領域内の、前記複数のスタンダードセルが配置された後の空の領域のうちの前記ダミーセルの寸法以上の寸法を持つ空き領域それぞれに、該ダミーセルを配置し、配置された前記ダミーセルを、前記スペアセル列に置換することを特徴とする。
【０００６】
【特許文献１】特開２００１−２８４４５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、本発明の目的は、配線ツールに対する負担を軽減し、設計に要する時間を低減しながら、予備セルを配置することができる自動配置配線装置、半導体装置の配置配線方法、半導体装置の製造方法及び半導体装置を提供することにある。
【０００８】
また、本発明の他の目的は、回路機能の実現に直接使用する機能ブロックとは別に予備的に配置する予備セルに影響されずに、配線を最適に行うことが可能な自動配置配線装置、半導体装置の配置配線方法、半導体装置の製造方法及び半導体装置を提供することにある。
【０００９】
本発明の更に他の目的は、半導体装置の設計の効率を改善することが可能な自動配置配線装置、半導体装置の配置配線方法、半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
従って、上記課題を解決するために、本発明の半導体装置の配置配線方法は、回路図データと機能ブロックデータと設計ルールデータとに基づいて、半導体装置の配置配線領域に機能ブロック（３１、３２）の配置及び配線（４１−１〜４１−４）を行うステップ（Ｓ０１〜Ｓ０３）と、配線（４１−１〜４１−４）を無視して、配置配線領域のうちの前記機能ブロック（３１、３２）の無い領域に予備の機能ブロックとしての予備セル（３４ａ〜３４ｂ、３４ｅ〜３４ｇ、３４ｉ〜３４ｌ／３６ａ、３６ｅ〜３６ｇ、３６ｉ〜３６ｊ、３６ｌ）を配置するステップ（Ｓ０４）と、予備セル（３４ａ〜３４ｂ、３４ｅ〜３４ｇ、３４ｉ〜３４ｌ／３６ａ、３６ｅ〜３６ｇ、３６ｉ〜３６ｊ、３６ｌ）のうち、配線（４１−１〜４１−４）との関係が設計ルール違反の予備セル（３４ａ〜３４ｂ、３４ｅ〜３４ｇ／３６ａ、３６ｅ〜３６ｇ、３６ｉ〜３６ｊ）を除去するステップ（Ｓ０５〜Ｓ０６）とを具備する。
本発明により、配線ツールに対する負担を軽減し、設計に要する時間を低減しながら、予備セルを配置することができる。加えて、予備的に配置する予備セルに影響されずに、配線を最適に行うことが可能となる。ここで、機能ブロックは、機能セル（基本セル）を含む。半導体装置の配置配線領域に機能ブロック（３１、３２）の配置及び配線（４１−１〜４１−４）を行うステップには、実行された配置及び配線の検証を含む。
【００１２】
上記の半導体装置の配置配線方法において、予備セル（３４ａ〜３４ｂ、３４ｅ〜３４ｇ、３４ｉ〜３４ｌ／３６ａ、３６ｅ〜３６ｇ、３６ｉ〜３６ｊ、３６ｌ）は、フィルセル及びファントムセルの少なくとも一方を含む。
フィルセルは、キャパシタセルに例示される。ファントムセルは、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＢＵＦＦＥＲ、ＦＦ、ＩＮＶ．に例示される。これらは、回路として使用されるブロックである。予備セルとしてこのようなものを用いることは、半導体装置の設計変更に適切に対応でき好ましい。
【００１３】
上記の半導体装置の配置配線方法において、回路図データと機能ブロックデータと設計ルールデータとに基づいて、配置配線領域の不具合を再検証し、不具合が発見された場合、不具合の修正および配置配線の再実行を行うステップ（Ｓ０７）と、再実行後に、再実行の対象となった配置配線領域について、配線を無視して、機能ブロックの無い領域に他の予備セル（３４，３６）を配置するステップ（Ｓ０４）と、他の予備セル（３４，３６）のうち、配線との関係が設計ルールに違反する他の予備セルを除去するステップ（Ｓ０５〜Ｓ０６）とを更に具備する。
本発明により、配線ツールへの負担を少なくし比較的短時間で、不具合点の修正後に空きとなり配線に影響しない配置配線領域に、予備セルを導入することができる。ここで、再検証とは、半導体装置の配置配線実行時に行った検証に対して、再び行う検証ということである。
【００１４】
上記課題を解決するために本発明の自動配置配線装置は、自動配置配線部（７−１）と、予備セル配置部（７−２）と、検証部（８）とを具備する。自動配置配線部（７−１）は、回路図データと機能ブロックデータと設計ルールデータとに基づいて、半導体装置の配置配線領域に機能ブロック（３１、３２）の配置及び配線（４１−１〜４１−４）を行う。予備セル配置部（７−２）は、前記配線（４１−１〜４１−４）を無視して、前記配置配線領域のうちの前記機能ブロック（３１、３２）の無い領域に予備の機能ブロックとしての予備セル（３４ａ〜３４ｂ、３４ｅ〜３４ｇ、３４ｉ〜３４ｌ／３６ａ、３６ｅ〜３６ｇ、３６ｉ〜３６ｊ、３６ｌ）を配置する。検証部（８）は、前記予備セル（３４ａ〜３４ｂ、３４ｅ〜３４ｇ、３４ｉ〜３４ｌ／３６ａ、３６ｅ〜３６ｇ、３６ｉ〜３６ｊ、３６ｌ）のうち、前記配線（４１−１〜４１−４）との関係が設計ルール違反の前記予備セル（３４ａ〜３４ｂ、３４ｅ〜３４ｇ／３６ａ、３６ｅ〜３６ｇ、３６ｉ〜３６ｊ）を除去する。
【００１５】
上記の自動配置配線装置において、前記予備セル（３４ａ〜３４ｂ、３４ｅ〜３４ｇ、３４ｉ〜３４ｌ／３６ａ、３６ｅ〜３６ｇ、３６ｉ〜３６ｊ、３６ｌ）は、フィルセル及びファントムセルの少なくとも一方を含む。
【００１６】
上記の自動配置配線装置において、検証部（８）は、更に、回路図データと機能ブロックデータと設計ルールデータとに基づいて、配置配線領域の不具合を再検証し、不具合が発見された場合、不具合の修正および配置配線の再実行を行う。予備セル配置部（７−２）は、再実行後に、再実行の対象となった配線領域について、配線を無視して、機能ブロックの無い領域に他の予備セル（３４，３６）を配置する。検証部（８）は、他の予備セル（３４，３６）のうち、配線との関係が設計ルールに違反する他の予備セルを除去する。
【００１７】
上記課題を解決するために、本発明のプログラムは、回路図データと機能ブロックデータと設計ルールデータとに基づいて、半導体装置の配置配線領域に機能ブロック（３１、３２）の配置及び配線（４１−１〜４１−４）を行うステップ（Ｓ０１〜Ｓ０３）と、前記配線（４１−１〜４１−４）を無視して、前記配置配線領域のうちの前記機能ブロック（３１、３２）の無い領域に予備の機能ブロック（３１、３２）としての予備セル（３４ａ〜３４ｂ、３４ｅ〜３４ｇ、３４ｉ〜３４ｌ／３６ａ、３６ｅ〜３６ｇ、３６ｉ〜３６ｊ、３６ｌ）を配置するステップ（Ｓ０４）と、前記予備セル（３４ａ〜３４ｂ、３４ｅ〜３４ｇ、３４ｉ〜３４ｌ／３６ａ、３６ｅ〜３６ｇ、３６ｉ〜３６ｊ、３６ｌ）のうち、前記配線（４１−１〜４１−４）との関係が設計ルール違反の前記予備セル（３４ａ〜３４ｂ、３４ｅ〜３４ｇ／３６ａ、３６ｅ〜３６ｇ、３６ｉ〜３６ｊ）を除去する（Ｓ０５〜Ｓ０６）ステップとを具備する半導体装置の配置配線方法をコンピュータに実行させる。
【００１８】
上記のプログラムにおいて、前記予備セル（３４ａ〜３４ｂ、３４ｅ〜３４ｇ、３４ｉ〜３４ｌ／３６ａ、３６ｅ〜３６ｇ、３６ｉ〜３６ｊ、３６ｌ）は、フィルセル及びファントムセルの少なくとも一方を含む。
【００１９】
上記のプログラムにおいて、回路図データと機能ブロックデータと設計ルールデータとに基づいて、配置配線領域の不具合を再検証し、不具合が発見された場合、不具合の修正および配置配線の再実行を行うステップ（Ｓ０７）と、再実行後に、再実行の対象となった配置配線領域について、配線を無視して、機能ブロックの無い領域に他の予備セル（３４，３６）を配置するステップ（Ｓ０４）と、他の予備セル（３４，３６）のうち、配線との関係が設計ルールに違反する他の予備セルを除去するステップ（Ｓ０５〜Ｓ０６）とを更に具備する。
【００２０】
上記課題を解決するために本発明の半導体装置の製造方法は、上記のいずれか一項に記載の半導体装置の配置配線方法に従って前記半導体装置の機能ブロック（３１、３２、３４ｉ〜３４ｌ／３１、３２、３６ｌ）の配置及び配線（４１−１〜４１−４）を行い、前記半導体装置のレイアウト設計を完成するステップ（Ｓ２１）と、前記レイアウト設計に基づいて作成されたマスクを用いて、半導体基板上に成膜された膜に対してリソグラフィ処理を行うステップ（Ｓ２３）とを具備する。
【発明の効果】
【００２１】
本発明により、配線ツールに対する負担を軽減し、設計に要する時間を低減しながら、予備セルを配置することができる。加えて、予備的に配置する予備セルに影響されずに、配線を最適に行うことが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の自動配置配線装置、半導体装置の配置配線方法及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。本明細書においては、（論理）機能セル、（論理）機能ブロックを含めて全て機能ブロックということにする。
【００２３】
まず、本発明の半導体装置の配置配線方法を適用した自動配置配線装置の実施の形態の構成について、添付図面を参照して説明する。
図１は、本発明の半導体装置の配置配線方法を適用した配置配線システムの実施の形態の構成を示す図である。配置配線システム１０は、自動配線配置装置１及び設計データベース９を具備する。
【００２４】
設計データベース９は、ワークステーションに例示される情報処理装置である。データとそのデータに関連するコンピュータプログラムとしての回路図データファイル２、セル／ブロックライブラリ３及び設計ルールファイル４を備える。回路図データファイル２は、設計対象のＬＳＩを構成する各ブロックの端子間の接続関係を示す接続データを備える。セル／ブロックライブラリ３は、ビアやＮＡＮＤゲートや複雑な論理機能を実現する回路のような（論理機能）セル／ブロックに関するデータを備える。設計ルールファイル４は、各配線層の配線ピッチ、配線幅および配線最小間隔、ビアセルを構成する各要素の寸法のような配置配線時および検証時に使用する設計ルールを含む。
【００２５】
自動配線配置装置１は、ワークステーションに例示される情報処理装置である。コンピュータプログラムとしての読込／前処理部６、自動配置配線本体部７及び予備セル検証部８を備える。自動配線配置装置１と設計データベース９とは、通信可能に接続されている。システムの簡素化、省スペース化などから、両者が一体であっても良い。
【００２６】
読込／前処理部６は、回路図データファイル２から、設計対象ＬＳＩを構成する各ブロックの端子間の接続データを読み込む。加えて、セル／ブロックライブラリ３から、設計対象ＬＳＩに使用するセル／ブロックに関するアートワークデータを読み込む。更に、設計ルールファイル４から、各配線層の配線ピッチ、配線幅および配線最小間隔、ビアセルを構成する各要素の寸法等の配置配線時および検証時に使用する設計ルールを読み込む。
【００２７】
自動配置配線本体部７は、自動配置配線部７−１及び予備セル配置部７−２を含む。
自動配置配線部７−１は、読み込んだデータに基づいて、配置配線用のデータを作成し、配置配線領域に回路機能の実現に直接使用する機能ブロックの配置及び配線を実行する。そして、配置配線の実行結果について検証を行う。不具合が発見された場合、自動配置配線部７−１、又は、図示されない入力／編集部により不具合点の修正および配置配線の再実行が行われる。そして、不具合がなくなるまで、検証及び修正を繰り返し行う。予備セル配置部７−２は、不具合が無くなった配置配線の実行結果に対して、上記の配線を無視して、配置配線領域のうちの機能ブロックの無い領域に、回路機能の実現に直接使用しない予備の機能ブロックとしての予備セルを配置する。そして、配置配線の実行結果を予備セル検証部８に出力する。
【００２８】
予備セル検証部８は、予備セル設計違反検証部８−１及び設計違反予備セル除去部８−２を含む。
予備セル設計違反検証部８−１は、予備セルと配線との関係が設計ルールデータに記載された設計ルールに適合しているか否か、他の不具合があるか否かを検証する。そして、設計ルールに違反する又は他の不具合がある予備セル（設計違反予備セル）を検出する。設計違反予備セル除去部８−２は、検出された設計違反予備セルを除去する。そして、設計違反予備セルが検出されない場合、配置配線の実行結果をアートワークデータに再変換した後、配置配線結果出力ファイル５として出力する。
【００２９】
なお、ここで再度、通常の配置配線の検証を行っても良い。それにより、より設計の精度が向上する。そして、再度の検証により機能ブロックが除去された箇所がある場合、予備セル配置部７−２による予備セルの配置、及び、予備セル検証部８の新たに配置された予備セルの検証を行っても良い。それにより、より多くの予備セルを配置することができる。
【００３０】
図２は、本発明の半導体装置の配置配線方法において用いる配置配線領域の一部の一例を示す構成図である。配置配線領域２０は、電源配線２１と設置配線２２との間に、所定の形状のサイト２３が複数（図中、左からサイトａ〜サイトｌ）設けられている。一つ又は複数のサイト２３の大きさに対応した機能ブロックが、このサイト２３に配置される。
【００３１】
図３Ａ、図３Ｂ及び図３Ｃは、機能ブロックの例を模式的に示す図である。
図３Ａの場合、２つのサイトを占める大きさを有する機能ブロックである。図３Ｂ及び図３Ｃは、１つのサイトを占める大きさを有する機能ブロックである。図３Ａ及び図３Ｂの機能ブロック（３１，３２，３６）は、アンド回路、バッファ回路、インバータ回路、フリップフロップ回路などに例示される。これらを、予備セルの一種である設計変更に備えて予め分散配置しておくファントムセル３６としても利用する。図３Ｃの機能ブロック（３４）は、電源ノイズ低減用の電源容量のようなゲートキャップ（Ｇａｔｅ  ＣＡＰ）付きフィルセル（Ｆｉｌｌ  Ｃｅｌｌ）に例示されるキャパシタセル３４である。
【００３２】
次に、本発明の半導体装置の配置配線方法の実施の形態（自動配置配線装置の実施の形態の動作）について、添付図面を参照して説明する。ここでは、予備セルとしてキャパシタセル（３４）を導入する場合を考える。
図８は、本発明の半導体装置の配置配線方法の実施の形態を示すフローチャートである。図４〜図７は、図８のフローチャートの各ステップＳ０２〜Ｓ０５に対応する配置配線領域２０の状態変化を示す構成図である。
【００３３】
（１）ステップＳ０１：ライブラリ読込処理
図８を参照して、読込／前処理部６は、回路図データファイル２、セル／ブロックライブラリ３及び設計ルールファイル４の各々にライブラリデータとして予め登録されている回路図、端子間の接続関係、配置する機能ブロック、配線ピッチ、配線幅、配線の最小間隔、ビアの辺長、ビアセルを構成する各要素の寸法等に関するデータを読み込む。そして、配置配線のルール設定を行う。
【００３４】
（２）ステップＳ０２：セル／ブロック配置処理
自動配置配線部７−１は、回路図に記述されている機能ブロックをＬＳＩチップ内に自動的に配置する。このとき、図２の配置配線領域２０は、図４に示す配置配線領域２０ａとなる。この例では、サイトｃ及びｄに機能ブロック３１を配置し、サイトｈに機能ブロック３２を配置する。その後、配置の実行結果について検証を行う。不具合が発見された場合、自動配置配線部７−１、又は、図示されない入力／編集部により不具合点の修正および配置の再実行が行われる。そして、不具合がなくなるまで、検証及び修正を繰り返し行う。
【００３５】
（３）ステップＳ０３：セル／ブロック間配線処理
図８を参照して、自動配置配線部７−１は、設定された配置配線ルールにしたがって各機能ブロック間を自動配線する。このとき、図４に示す配置配線領域２０ａは、図５に示す配置配線領域２０ｂとなる。この例では、配線４１−１〜４１−４を配線する。その後、配線の実行結果について検証を行う。不具合が発見された場合、自動配置配線部７−１、又は、図示されない入力／編集部により不具合点の修正および配線の再実行が行われる。そして、不具合がなくなるまで、検証及び修正を繰り返し行う。
【００３６】
（４）ステップＳ０４：予備セル配置処理
図８を参照して、予備セル配置部７−２は、不具合が無くなった配置配線の実行結果に対して、配線を無視して、配置配線領域のうちの機能ブロックの無い領域に予備セルを配置する。このとき、図５に示す配置配線領域２０ｂは、図６に示す配置配線領域２０ｃとなる。この例では、機能ブロック３１及び機能ブロック３２の配置されたサイトｃ、ｄ及びｈ以外のサイトａ〜ｂ、ｅ〜ｇ、ｉ〜ｌに、予備セル３４ａ〜３４ｂ、３４ｅ〜３４ｇ、３４ｉ〜３４ｌを配置する。
【００３７】
（５）ステップＳ０５：予備セルのバイオレーションチェック１
図８を参照して、予備セル検証部８の予備セル設計違反検証部８−１は、配置された予備セルのうち、配線との関係が設計ルール違反となる（バイオレーションを起こしている）か否かを検証する。そして、設計ルールに違反する（設計違反予備セル）を検出する。設計ルールは設計ルールファイル４に格納された設計ルールや、配置配線のルールを用いることができる。ここでは、図６に示す配置配線領域２０ｃにおいて、配線４１−１と予備セル３４ａ〜３４ｂの端子とが接触している。加えて、配線４１−２と予備セル３４ｅ〜３４ｇの端子とが接触している。これらの接触部の発生は、設計ルール違反である。
【００３８】
（６）ステップＳ０６：予備セルのバイオレーションチェック２
図８を参照して、設計違反予備セル除去部８−２は、検出された設計違反予備セルを除去する。ここでは、図６に示す配置配線領域２０ｃは、図７に示す配置配線領域２０ｄとなる。この例では、上記の設計ルール違反となっていた予備セル３４ａ〜３４ｂ、３４ｅ〜３４ｇを除去している。
【００３９】
（７）ステップＳ０７：配置配線検証処理
図８を参照して、予備セル検証部８は、更に、設計ルールファイル４に格納された設計ルールや、配置配線のルールに基づいて、未配置ブロック、配線の未接続部やショート部等の不具合が無いことを再度検証する。不具合が発見された場合、自動配置配線本体部７又はそれに属する図示されない入力／編集部により不具合点の修正および配置配線の再実行が行われる。その場合、再度の検証により機能ブロックが移動／除去され空きとなったサイトや、再配線が行われたサイトのような再実行の対象となった配置配線領域がある場合、予備セル配置部７−２による予備セルの配置（Ｓ０４）、及び、予備セル検証部８の新たに配置された予備セルの検証（Ｓ５及びＳ６）を行う。
【００４０】
ただし、ステップＳ０３の段階で、配置配線及びその検証が終わっているので、基本的にエラーフリーとなっている。その後に、ステップＳ０５で予備セルを配置した場合、ステップＳ０６で設計違反の予備セルは除去されるので、ステップＳ０６の段階でも基本的にエラーフリーと考えられる。従って、ステップＳ０７を省略しても良い。
【００４１】
（８）ステップＳ０８：配置配線済データ出力処理
ステップＳ０７で不具合が発見されない場合、配置配線の実行結果（自動配置配線装置１０用のデータ）をＬＳＩを構成する各層のパターンに対応したアートワークデータに再変換する。そして、再変換後、配置配線結果出力ファイル５として出力する。
【００４２】
以上のプロセスにより、配置配線の処理が終了する。
【００４３】
上記のプロセスにおいては、配線の後に予備セルの配置を行っているので、逆の順序で行う従来の配置配線の場合に比較して配線性を向上させることが可能となる。加えて、配線の際、膨大な数の予備セルの位置を考慮して配線を行う必要がなくなるので、配線ツールの負担を軽減し、メモリに使用量を抑制することができる。それにより、自動配線装置の計算時間が減少し、設計ＴＡＴを短縮することが可能となる。そして、半導体装置の設計の効率を改善することが可能となる。
【００４４】
予備セルは、配置配線領域の開いている領域の全てに１００％配置する必要はなく、ステップＳ０５において設計ルール違反となっていた予備セルを取り除いても設計、品質に影響を与えることは無い。また、実際に取り除かれる予備セルは、デザインに依存するが、実績として１０％以下である。
【００４５】
上記の本発明の半導体装置の配置配線方法の実施の形態において、予備セルとしてファントムセル（３６）を用いることも可能である。図９〜図１０は、図８のフローチャートの各ステップＳ０４〜Ｓ５に対応する配置配線領域２０の状態変化を示す構成図である。
【００４６】
ステップＳ０１〜ステップＳ０３、ステップＳ０７、Ｓ０８については、予備セルがキャパシタセルの場合と同じであるのでその説明を省略する。
【００４７】
（４）ステップＳ０４：予備セル配置処理
図８を参照して、予備セル配置部７−２は、不具合が無くなった配置配線の実行結果に対して、配線を無視して、配置配線領域のうちの機能ブロックの無い領域に予備セルを配置する。このとき、図５に示す配置配線領域２０ｂは、図９に示す配置配線領域２０ｅとなる。この例では、機能ブロック３１及び機能ブロック３２の配置されたサイトｃ、ｄ及びｈ以外のサイトａ〜ｂ、ｅ〜ｇ、ｉ〜ｌに、予備セル３６ａ、３６ｅ〜３６ｇ、３６ｉ〜３６ｊ、３６ｌを配置する。
【００４８】
（５）ステップＳ０５：予備セルのバイオレーションチェック１
図８を参照して、予備セル検証部８の予備セル設計違反検証部８−１は、配置された予備セルのうち、配線との関係が設計ルール違反となる（バイオレーションを起こしている）否かを検証する。そして、設計ルールに違反する（設計違反予備セル）を検出する。設計ルールは設計ルールファイル４に格納された設計ルールや、配置配線のルールを用いることができる。ここでは、図９に示す配置配線領域２０ｅにおいて、配線４１−１と予備セル３６ａの端子とが接触している。加えて、配線４１−２と予備セル３６ｅ〜３６ｇの端子とが接触している。更に、配線４１−３、４１−４と予備セル３６ｉ〜３６ｊの端子とが接触している。これらの接触部の発生は、設計ルール違反である。
【００４９】
（６）ステップＳ０６：予備セルのバイオレーションチェック２
図８を参照して、設計違反予備セル除去部８−２は、検出された設計違反予備セルを除去する。ここでは、図９に示す配置配線領域２０ｅは、図１０に示す配置配線領域２０ｆとなる。この例では、上記の設計ルール違反となっていた予備セル３６ａ、３６ｅ〜３６ｇ、３６ｉ〜３６ｊを除去している。
【００５０】
以上のプロセスにおいても、予備セルがキャパシタセルの場合と同じ効果を得ることができる。
【００５１】
上記のように、ステップＳ０７において、再検証後に再び上記のステップＳ０４〜Ｓ０６を行うことで、配線ツールへの負担を少なくし比較的短時間で、不具合点の修正後に空きとなり配線に影響しないサイトに、より多くのキャパシタセルやファントムセルを導入することができる。それにより、電源ノイズの低減や設計変更への対処がより容易となる。
【００５２】
上記の半導体装置の配置配線方法により作成された半導体装置のレイアウトを用いた、本発明の半導体装置の製造方法について説明する。図１１は、本発明の半導体装置の製造方法の実施の形態を示すフロー図である。
（１）ステップＳ２１
上記のステップＳ０１〜Ｓ０８を行い、配置配線結果出力ファイル５を得る。すなわち、半導体装置の配置配線処理により、半導体装置のレイアウト設計を完成する。
（２）ステップＳ２２
ステップＳ２１におけるレイアウト設計に基づいて、半導体製造プロセスに用いるマスクを設計する。そして、その設計に基づいて、マスクを作製する。マスクの設計、作製方法には、特に制限は無いが、例えば、従来知られた方法を用いることができる。
（３）ステップＳ２３
ステップＳ２２作成されたマスクを用いて、半導体基板上に半導体装置を製造する。半導体装置の製造プロセスには、上記マスクを用いていれば、特に制限は無い。例えば、従来知られた成膜処理、リソグラフィ処理等の方法を用いることができる。
【００５３】
ステップＳ２１〜Ｓ２３のようにして、本発明の半導体装置を製造することができる。この場合も、配線の後に予備セルの配置を行っているので、逆の順序で行う従来の配置配線の場合に比較して配線性を向上させることができる。加えて、自動配線装置の計算時間が減少し、設計ＴＡＴを短縮することができるので、設計から半導体製造までのプロセルにかかる時間を短縮することが可能となる。
【図面の簡単な説明】
【００５４】
【図１】図１は、本発明の半導体装置の配置配線方法を適用した配置配線システムの実施の形態の構成を示す図である。
【図２】図２は、本発明の半導体装置の配置配線方法において用いる配置配線領域の一部の一例を示す構成図である。
【図３Ａ】図３Ａは、機能ブロックの例を模式的に示す図である。
【図３Ｂ】図３Ｂは、機能ブロックの例を模式的に示す図である。
【図３Ｃ】図３Ｃは、機能ブロックの例を模式的に示す図である。
【図４】図４は、図８のフローチャートのステップＳ０２に対応する配置配線領域を示す構成図である。
【図５】図５は、図８のフローチャートのステップＳ０３に対応する配置配線領域を示す構成図である。
【図６】図６は、図８のフローチャートのステップＳ０４に対応する配置配線領域を示す構成図である。
【図７】図７は、図８のフローチャートのステップＳ０５に対応する配置配線領域を示す構成図である。
【図８】図８は、本発明の半導体装置の配置配線方法の実施の形態を示すフローチャートである。
【図９】図９は、図８のフローチャートのステップＳ０４に対応する配置配線領域を示す構成図である。
【図１０】図１０は、図８のフローチャートのステップＳ０５に対応する配置配線領域を示す構成図である。
【図１１】図１１は、本発明の半導体装置の製造方法の実施の形態を示すフロー図である。
【符号の説明】
【００５５】
１    自動配線配置装置
２    回路図データファイル
３    セル／ブロックライブラリ
４    設計ルールファイル
５    配置配線結果出力ファイル
６    読込／前処理部
７    自動配置配線部
７−１    自動配置配線本体部
７−２    予備セル配置部
８    予備セル検証部
８−１    予備セル設計違反検証部
８−２    設計違反予備セル除去部
９    設計データベース
１０    配置配線システム
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ    配置配線領域
３１、３２    機能ブロック
３４、３４ａ〜３４ｂ、３４ｅ〜３４ｇ、３４ｉ〜３４ｌ    予備セル
３６、３６ａ、３６ｅ〜３６ｇ、３６ｉ〜３６ｊ、３６ｌ    予備セル
４１−１〜４１−４    配線
【図１】
2005217321.tif 000003
【図２】
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【図３Ａ】
2005217321.tif 000005
【図３Ｂ】
2005217321.tif 000006
【図３Ｃ】
2005217321.tif 000007
【図４】
2005217321.tif 000008
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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