(57)【要約】【課題】  安定、且つ高速にＰＬＬを引き込むことが可能な再生クロック生成回路の提供。【解決手段】  トランスバーサルフィルタの出力と再生クロックとの初期位相誤差を検出し、その初期位相誤差に応じてＦＩＲの係数を変更し、初期位相誤差を打ち消す位相シフトを与え、瞬時に位相誤差をゼロ近傍にもっていくように構成する。【選択図】  図１
2005339597.tif 000002
【特許請求の範囲】
【請求項１】
記録媒体からの再生信号に基づいて再生クロック信号を生成する回路において、
前記再生信号を通過させる前記再生クロックで動作するトランスバーサルフィルタと、
前記トランスバーサルフィルタの出力と前記再生クロック信号との位相差を検出する位相誤差検出器と、
前記位相誤差検出器の帯域制限を行うループフィルタと、
前記再生クロック信号を生成する電圧制御発振器と、
前記トランスバーサルフィルタの出力と前記再生クロックとの初期位相誤差を検出する初期位相誤差検出器と、
前記ループフィルタ出力により電圧制御発振器を制御する制御手段をもち、
位相同期化開始時に初期位相誤差検出を行い、初期位相誤差検出値に応じて前記トランスバーサルフィルタの係数を変更することを特徴とする情報信号の再生クロック生成回路。
【請求項２】
記録媒体からの再生信号に基づいて再生クロック信号を生成する回路において、
前記再生信号を通過させる前記再生クロックで動作する適応型トランスバーサルフィルタと、
前記適応型トランスバーサルフィルタの出力と前記再生クロック信号との位相差を検出する位相誤差検出器と、
前記位相誤差検出器の帯域制限を行うループフィルタと、
前記再生クロック信号を生成する電圧制御発振器と、
前記ループフィルタ出力により電圧制御発振器を制御する制御手段をもち、
前記適応型トランスバーサルフィルタのタップ係数が対称であることを特徴とする情報信号の再生クロック生成回路。
【請求項３】
位相シフト用トランスバーサルフィルタと、
前記適応型トランスバーサルフィルタの出力と前記再生クロックとの初期位相誤差を検出する初期位相検出器とをもち、
位相同期化開始時に初期位相誤差検出を行い、初期位相誤差検出値に応じて前記位相シフト用トランスバーサルフィルタの係数を変更することを特徴とする請求項２に記載の情報信号の再生クロック生成回路。
【請求項４】
記録媒体からの再生信号に基づいて再生クロック信号を生成する回路において、
前記再生信号を通過させる前記再生クロックで動作する適応型トランスバーサルフィルタと、
前記適応型トランスバーサルフィルタの出力と前記再生クロック信号との位相差を検出する位相誤差検出器と、
前記位相誤差検出器の帯域制限を行うループフィルタと、
前記再生クロック信号を生成する電圧制御発振器と、
前記適応型トランスバーサルフィルタの出力と前記再生クロックとの初期位相誤差を検出する初期位相検出器と
前記ループフィルタ出力により電圧制御発振器を制御する制御手段をもち、
位相同期化開始時には初期位相誤差検出を行い、前記トランスバーサルフィルタの係数は適応等化動作による対称形の係数を初期位相誤差検出値に応じたシフト量で補間生成することを特徴とする情報信号の再生クロック生成回路。
【請求項５】
前記トランスバーサルフィルタは偶数タップで、初期位相誤差検出時にはタップ係数が対称形であることを特徴とする請求項１、請求項３、請求項４の情報信号の再生クロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報媒体に記録されたデジタルデータを再生する方法に関し、特にデータを再生するに際し、再生信号の同期をとるための再生信号処理に関するものである。
【背景技術】
【０００２】
従来、光ディスク装置等のデータ記録再生装置では、図１０の構成で情報信号を再生している。図１０において、１は情報担体であるところの光ディスク。２は光ディスクを一定速度で回転させるスピンドルモータ。３は光ディスク１にビームを照射し、反射光を受光し、光電変換を行い、光ディスク１上の情報トラックから情報を再生信号として出力するピックアップ。４はピックアップ３の出力を増幅するアンプ。５はアンプ４の出力をデジタル値に変換するＡ／Ｄコンバータ。６はＡ／Ｄコンバータ５で変換されたデジタル再生信号が入力され、ＶＣＯ９の出力であるところの再生クロックが供給され、デジタル再生信号と再生クロックとの位相差を検出する位相誤差検出器。７Ａおよび７Ｂは位相誤差検出器の出力であるところの位相誤差が入力されるループフィルタであり、Ａ／Ｄコンバータ５、位相誤差検出器６、ループフィルタ７Ａおよび７Ｂ、Ｄ／Ａコンバータ８、ＶＣＯ９で構成されるＰＬＬループのループ特性の安定化、不要な高域成分のカット等を行う。１３はループフィルタ７Ａと７Ｂを選択するスイッチ、８はスイッチの出力をアナログ電圧に変換するＤ／Ａコンバータ。９はＤ／Ａコンバータの出力により発振周波数が変化する電圧制御発振器いわゆるＶＣＯである。１０はＡ／Ｄコンバータ５においてデジタル化されたデジタル再生信号を処理し２値化信号として出力するデータセパレータ。通常光ディスク１に記録されているデータはディスクの特性に適した変調がなされており、たとえば１−７変調といった変調データが記録されている。１１はこの１７変調を復調する復調器。１２は復調されたデータの誤りを訂正するリードソロモン符号をデコードするＥＣＣ（エラーコレクションコード）ブロックである。
【０００３】
この図１０に示すＰＬＬの例は特開平６−７６４８６公報の概念を示している。この公報では、ＰＬＬ開始時と定常状態時とで、ＰＬＬの時定数を変更する構成が説明されている。図１０において、スイッチ１３によりループフィルタ７Ａ側が選択されたときにＰＬＬ総合のループ特性の時定数が小さく高速応答特性をもつＰＬＬとなる。また、スイッチ１３によりループフィルタ７Ｂが選択されたときにはＰＬＬ総合のループ特性の時定数が大きく安定性の高いＰＬＬとなる。
【０００４】
通常光ディスク装置では、再生しようとするデータ領域にピックアップを移動させ（シーク動作）再生しようとするデータの頭だしを行い、この先頭データの最初の部分（プリアンブル）でＰＬＬ動作を開始し、ＰＬＬがロックした後にデータ再生が可能になる。また、多くの光ディスク装置ではデータの記録再生単位としてセクターという概念があり、このセクターの最初の部分でＰＬＬ動作を開始し、ＰＬＬがロックした後にデータ再生を行っている。このためＰＬＬ動作開始してから速やかにロックすることのできるＰＬＬが必要とされている。一方、ディスク面に付着したごみ、傷等の影響で、再生信号が乱される場合が多々存在する。この再生信号の乱れはＰＬＬにとっても外乱となり、これら外乱によって動作が乱されない特性もＰＬＬに要求されている。このため、特開平６−７６４８６公報ではセクターの最初の部分のＰＬＬ引き込み時には応答の早い時定数の小さなＰＬＬを構成し、ロックした後に安定性の高い時定数の大きなＰＬＬで構成している。
【特許文献１】特開平０６−７６４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、この構成では、ループフィルタ７Ａからループフィルタ７Ｂへの切り換え直前にディスク表面のごみ、媒体上の欠陥による再生信号のノイズが発生すると、応答の速さゆえにＰＬＬが大きく振られ、大きな位相誤差をもったまま応答の遅いＰＬＬに遷移する場合があった。この場合応答の遅いＰＬＬにより位相誤差が引き込まれるまでの間バーストエラーが発生する。
【０００６】
また、応答の速いＰＬＬを構成するためには広帯域のループ特性が必要であり、このためにＰＬＬ引き込み領域であるプリアンブル部は位相誤差のサンプル点が多く必要である。このため通常プリアンブル部は変調方式で最短マーク、あるいはそれに近い短めのマークを用いる。１−７変調であれば、２Ｔあるいは３Ｔが選択される。
【０００７】
また、プリアンブルで所望の周波数にＰＬＬを高速に引き込むために、プリアンブルは一定の周期をもつマークで構成する。例えば１−７変調であれば３Ｔの繰り返しパターンが用いられる。
【０００８】
これらの制約のため、プリアンブルのパターンが限られ、データセパレータとしてＰＲＭＬ方式を用い、特に多値レベルをもつＰＲ１２２１等の方式を採用した場合には、この３Ｔ連続では発生し得ないレベルがあり、適応等化フィルタの係数決定等に支障をきたす。
【０００９】
また、安定に確実に引き込みを行うためにプリアンブルを長くとると、ユーザーデータとして使用できない領域が増えるために容量的に不利となる。
【００１０】
本出願に係る第１の発明の目的は記録媒体からの再生信号に基づいて再生クロック信号を生成する再生クロック生成回路において、一定周期パターンではない短いプリアンブル部にて、媒体の傷等の影響を受けず、安定に高速にＰＬＬを引き込むことが可能な再生クロック生成回路を提供することにある。
【００１１】
また、本出願に係る第２の発明の目的はＰＬＬのループ利得、媒体のばらつき等によらずに安定に高速にＰＬＬを引き込むことが可能な再生クロック生成回路を提供することにある。
【００１２】
また、本出願に係る第３の発明の目的は、間違った周波数に引き込むことのなく、安定に高速にＰＬＬを引き込むことが可能な再生クロック生成回路を用いた情報記録再生装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本出願に係る第１の発明は、
記録媒体からの再生信号に基づいて再生クロック信号を生成する回路において、
前記再生信号を通過させる前記再生クロックで動作するトランスバーサルフィルタと、前記トランスバーサルフィルタの出力と前記再生クロック信号との位相差を検出する位相誤差検出器と、前記位相誤差検出器の帯域制限を行うループフィルタと、前記再生クロック信号を生成する電圧制御発振器と、前記トランスバーサルフィルタの出力と前記再生クロックとの初期位相誤差を検出する初期位相誤差検出器と、前記ループフィルタ出力により電圧制御発振器を制御する制御手段をもち、位相同期化開始時に初期位相誤差検出を行い、初期位相誤差検出値に応じて前記トランスバーサルフィルタの係数を変更することを特徴とする。
【００１４】
上記構成において、トランスバーサルフィルタと位相誤差検出器とループフィルタと電圧制御発振器はフェーズロックドループ（ＰＬＬ）の構成をなし、ＰＬＬ開始時には初期位相検出器により開始時の位相誤差を検出し、この開始時の位相誤差に応じてトランスバーサルフィルタの係数を変更し、トランスバーサルフィルタ出力信号の位相をシフトさせ、再生クロックとの位相差を瞬時に小さくすることでＰＬＬ引き込み時間を短縮することができる。
【００１５】
また、上記目的を達成するため、本出願に係る第２の発明は、記録媒体からの再生信号に基づいて再生クロック信号を生成する回路において、前記再生信号を通過させる前記再生クロックで動作する適応型トランスバーサルフィルタと、前記適応型トランスバーサルフィルタの出力と前記再生クロック信号との位相差を検出する位相誤差検出器と、前記位相誤差検出器の帯域制限を行うループフィルタと、前記再生クロック信号を生成する電圧制御発振器と、前記ループフィルタ出力により電圧制御発振器を制御する制御手段をもち、前記適応型トランスバーサルフィルタのタップ係数が対称であることを特徴とする上記構成において、適応型トランスバーサルフィルタと位相誤差検出器とループフィルタと電圧制御発振器はフェーズロックドループ（ＰＬＬ）の構成をなし、適応等化係数を対称形にすることで、適応型トランスバーサルフィルタにおいて信号の位相シフトが発生せず、適応型トランスバーサルフィルタの後段で位相誤差検出が可能になり、再生信号にばらつきが生じても安定なＰＬＬ動作が可能になる。
【００１６】
また、上記目的を達成するため、本出願に係る第３の発明は、位相シフト用トランスバーサルフィルタと、前記適応型トランスバーサルフィルタの出力と前記再生クロックとの初期位相誤差を検出する初期位相検出器とをもち、位相同期化開始時に初期位相誤差検出を行い、初期位相誤差検出値に応じて前記位相シフト用トランスバーサルフィルタの係数を変更することを特徴とする。
【００１７】
上記構成において、適応型トランスバーサルフィルタに加えて位相シフトを行う位相シフト用トランスバーサルフィルタを設けることで、ＰＬＬ開始時には初期位相検出器により開始時の位相誤差を検出し、この開始時の位相誤差に応じて位相シフト用トランスバーサルフィルタの係数を変更し、トランスバーサルフィルタ出力信号の位相をシフトさせ、再生クロックとの位相差を瞬時に小さくすることでＰＬＬ引き込み時間を短縮することができる。また、適応型トランスバーサルフィルタの後段で位相誤差検出が可能になり、再生信号にばらつきが生じても安定なＰＬＬ動作が可能になる。
【００１８】
また、上記目的を達成するため、本出願に係る第４の発明は、記録媒体からの再生信号に基づいて再生クロック信号を生成する回路において、前記再生信号を通過させる前記再生クロックで動作する適応型トランスバーサルフィルタと、前記適応型トランスバーサルフィルタの出力と前記再生クロック信号との位相差を検出する位相誤差検出器と、前記位相誤差検出器の帯域制限を行うループフィルタと、前記再生クロック信号を生成する電圧制御発振器と、前記適応型トランスバーサルフィルタの出力と前記再生クロックとの初期位相誤差を検出する初期位相検出器と前記ループフィルタ出力により電圧制御発振器を制御する制御手段をもち、位相同期化開始時には初期位相誤差検出を行い、前記トランスバーサルフィルタの係数は適応等化動作による対称形の係数を初期位相誤差検出値に応じたシフト量で補間生成することを特徴とする。
【００１９】
上記構成において、適応型トランスバーサルフィルタを再生信号の波形整形だけでなく、位相シフトに利用し、かつ、適応動作のためのタップ係数の対称性を維持しながら、位相シフト分を反映した形で適応型トランスバーサルフィルタの係数を設定することで、ＰＬＬ開始時には初期位相検出器により開始時の位相誤差を検出し、この開始時の位相誤差に応じ適応型トランスバーサルフィルタの係数を変更し、適応型トランスバーサルフィルタ出力信号の位相をシフトさせ、再生クロックとの位相差を瞬時に小さくすることでＰＬＬ引き込み時間を短縮することができる。また、適応型トランスバーサルフィルタの後段で位相誤差検出が可能になり、再生信号にばらつきが生じても安定なＰＬＬ動作が可能になる。
【００２０】
また、上記目的を達成するため、本出願に係る第５の発明は、前記トランスバーサルフィルタは偶数タップで、初期位相誤差検出時にはタップ係数が対称形であることを特徴とする。
【００２１】
上記構成において、初期位相の符号によらず隣接するタップ係数の簡単な演算を行うことでトランスバーサルフィルタによる位相シフト量をゼロを中心とした±０．５クロック範囲で動かすことができる。
【発明の効果】
【００２２】
以上説明したように、本発明によれば、プリアンブルにおけるＰＬＬ開始時の初期位相を検出し、初期位相にてトランスバーサルフィルタの係数を変更し再生信号の位相をシフトすることで、高速にＰＬＬを引き込むことが可能となる。また、ＰＬＬの帯域を必要以上に広くする必要がないので、傷、欠陥による悪影響を受けず、安定に高速引き込みが可能となる。また、プリアンブルにおいて周波数引き込みが不要となるため、一定周期パターン以外のプリアンブルパターンを用いた場合でも高速に引き込みが可能となる。このため、プリアンブルパターンを短くすることができ、フォーマット効率の高い媒体・装置を提供することができる。
【００２３】
また、適応等化後の信号から位相誤差を検出できるので、位相誤差品位が良く、ＰＬＬの精度があがる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施例）
図１に本発明を適用した第１の実施例のブロック図を示す。従来例である図１０と同等のブロックには同じ番号を付している。
【００２５】
１４はＦＩＲフィルタでトランスバーサルフィルタとなっており、各タップの係数調整が可能となっている。
【００２６】
２１は加算器でループフィルタ７とループフィルタ２７の出力を加算する。２２は初期位相誤差検出器でＦＩＲ１４とＶＣＯ９の出力であるところの再生クロックとの位相差、特にＰＬＬ開始時の初期位相誤差を検出し、ＦＩＲ１４に伝える。
【００２７】
２５はＡ／Ｄコンバータで、ピックアップ３により検出されたプッシュプル信号をデジタル値に変換するものである。２５はウォブル位相・周波数誤差検出器であり、プッシュプル信号に含まれるウォブル信号とＶＣＯ９の出力であるところの再生クロックとの位相差、および周波数誤差を検出、出力する。２７はこのウォブルによるＶＣＯ制御系のループフィルタで、帯域の制限、ループの安定化を行う。
【００２８】
図５はＦＩＲ１４の詳細ブロック図である。１０１、１０２は図示せぬ再生クロックで動作する１クロック遅延器でいわゆるクロック同期のレジスタである。１０３、１０４，１０５はデジタル乗算器で入力された再生信号および１０１，１０２で遅延された信号に係数を乗算する。いわゆるタップ係数を乗算する乗算器である。タップ係数は係数設定器１０７により設定される。１０６は加算器で乗算器１０３，１０４，１０５の出力を総和する。この実施例では３タップのＦＩＲで構成している。このＦＩＲのタップ係数設定を１０３，１０４，１０５の各乗算器の順の係数で表現する。例えば初期の係数設定は（０：１：０）である。１０３の係数は０、１０４の係数は１、１０５の係数は０という意味である。係数設定器は入力される初期位相誤差により各乗算器に設定するタップ係数を変化させる。初期位相誤差がゼロの場合はタップ係数は（０：１：０）と設定する。例えば、初期位相誤差が０．１（位相誤差で＋３６度／３６０度、再生信号の方がクロックより３６度すすんでいる）の場合にはタップ係数は（０：０、９：０、１）と設定し再生信号の位相を３６度遅延方向にシフトして出力する。逆に初期位相誤差が−０．１の場合タップ係数は（０，１：０，９：０）。たとえば初期位相誤差が−０．２５（位相誤差で９０度遅れ）の場合はタップ係数（０．２５：０．７５：０）に設定され、出力信号を９０度分進めることができる。係数設定器１０７に入力される初期位相誤差を１クロックあたり１と換算した入力をｘとし、各乗算器に設定されるタップ係数をｙ１、ｙ２、ｙ３とすると
ｘ＞＝０とき、
ｙ１＝０
ｙ２＝（１−｜ｘ｜）
ｙ３＝ｘ
ｘ＜０のとき、
ｙ１＝ｘ
ｙ２＝（１−｜ｘ｜）
ｙ３＝０
とする。
【００２９】
図２は本発明を実施した情報記録再生装置に用いる媒体のフォーマットの模式図である。本実施例の装置のデータ再生クロックは３０ＭＨｚでデータ密度は０．１５μｍ／ｂｉｔである。媒体の線速度は３ｍ／ｓとなる。図２ａはプリアンブルとデータ領域の構成を示しており、プリアンブル部は６００クロックの固定パターンおよびシンクパターンで構成されており、シンクパターンはプリアンブル部の最後の方に配置されている。固定パターンは４Ｔ−４Ｔ−２Ｔ−２Ｔ−３Ｔ−３Ｔすなわち００００１１１１００１１０００１１１の繰り返し連続である。この媒体のトラックを構成する溝はわずかな振幅で周期的に蛇行している。このウォブルトラックを図２ｂに示す。このウォブルトラックはＦＭ変調、その他周知の方法でアドレス情報を持ち、媒体上のトラック位置を特定できるようになっている。ａ´、ｂ´はプリアンブルの部分を拡大した模式図で、１ウォブル周期は６０クロックとなっており、プリアンブル部は１０ウォブルの長さに相当する。プリアンブル部の最後の方にデータ開始クロックのタイミングを得るためのシンクマークが配置されている。
【００３０】
データの記録時はこのウォブル信号に同期した再生クロックをクロックとして図２に示されるフォーマットでプリアンブル部とデータ部が記録される。このプリアンブルとデータ部の組で１セクタを構成しており、２ＫＢのユーザーデータに相当する。実際に変調記録されるデータは１−７変調され、再同期のためのリシンクマーク、ＥＣＣのパリティデータが付加され、合計すると３００００クロックとなる。通常１つのアドレスを表すためのウォブル数は数１００ウォブル必要であるが、ウォブル一つ一つをカウントすることにより、アドレス以下の位置分解能をもたせ、本実施例のような２ＫＢといった数１０ウォブル単位の位置特定は可能である。もちろん本実施例のセクタ容量を３２ＫＢあるいは６４ＫＢといった単位にすることで、セクタをウォブルアドレスと一対一にすることも可能である。
【００３１】
上位装置から再生コマンドがくると、装置のコントローラが、指定のセクタのデータを再生できるようにアクセス動作を行う。指定のセクタの少し手前にアクセスし、まず、ウォブルに再生クロックを同期させるウォブルＰＬＬ動作を行う。
【００３２】
これらＰＬＬ系のループフィルタ７、引き込み駆動２４、ループフィルタ２７の出力は初期化されており、簡単のためにゼロが出力されていることとする。ＶＣＯは内部の周波数制御回路あるいはフリーラン周波数で発振しており、その周波数はデータクロック数に近い周波数である。指定セクタの少し手前に到達すると、図示せぬタイミングコントローラがループフィルタ２７を能動化する。（図３のｃ  ハイアクティブ）これによりディスクのウォブルに同期した再生クロックを得ることができる。図３のｃのハイの期間はウォブルＰＬＬが十分引き込める時間をとってある。ウォブルのアドレス情報により指定セクタに到達することを検出して、図示せぬタイミングコントローラはＰＬＬの主体をウォブル信号から再生信号に移す。図３のｃをＬにすることで、ループフィルタ２７の出力はホールドされ、図３のｄをＨにすることでループフィルタ７が能動化される。同時に図４のｅをＨにすることで初期位相誤差検出器２２が初期位相の測定を行う。（図４の例では２μｓの間Ｈ）位相誤差信号には大きなノイズが含まれるので、初期位相誤差検出器では、図４のｅがＨの期間の位相誤差を平均化することにより正確な位相誤差を検出する。図４のｆが位相誤差を示しており、初期位相誤差検出器２２は図４のｅの立下り時点で初期位相誤差の平均値、図４の例であれば７０度進みという初期位相誤差を検出する。７０度の初期位相誤差は１クロック換算にすると７０／３６０＝０．１９４の位相誤差になる。ＦＩＲ１４の内部の係数設定器では０．１９４の初期位相誤差に応じて、各タップ係数を（０：０．８０６：０．１９４）と設定する。
【００３３】
ＦＩＲ１４のタップ係数が（０：０．８０６：０．１９４）と設定することによりＦＩＲ１４から出力される信号は位相が７０度遅れた信号になり、瞬間的に位相誤差をゼロに近づけることができる。（図４におけるタップ係数設定の矢印のタイミング）その後はＰＬＬにより位相誤差がゼロ近傍に制御される。
【００３４】
上述実施例では、ウォブルＰＬＬをかけた後、ウォブルＰＬＬの出力をホールドと同時に再生信号系ＰＬＬループオンとし、その直後の初期位相を検出して、ＦＩＲのタップ係数を変更している。あるいは、ウォブルＰＬＬをかけ、プリアンブル部の最初のタイミング（図４のｅのタイミング）で初期位相誤差を検出し（この間ウォブルＰＬＬ中）その後タップ係数を変更。ウォブルＰＬＬの出力ホールドと再生信号系ＰＬＬループオンというシーケンスをとってもよい。
【００３５】
初期位相誤差に応じてトランスバーサルフィルタに適切な係数を与えることにより、短時間でＰＬＬ引き込みが可能になる。
【００３６】
（第２の実施例）
図６は本発明を適用した第２の実施例の構成を示すブロック図である。第１の実施例のＦＩＲ１４を等化フィルタ１５に置き換えている。等化フィルタ１５の詳細ブロック図を図７に示す。
【００３７】
図７において、等化フィルタ１５は２つの部分にわけられる１５ａは第１の実施例でのＦＩＲ１４と同等であり、説明は省略する。
【００３８】
１５ｂは、５タップのＦＩＲ型適応フィルタで構成され、再生信号ｘ（ｎ）は、４個の遅延器（１１１，１１２，１１３，１１４）と、５個の係数乗算器（１１５，１１６，１１７，１１８，１１９）をもち、乗算器出力の総和（１２５）がフィルタ出力ｙ（ｎ）である。
【００３９】
簡単のためにまず係数対称化回路１２７の動作を無視した適応動作について説明する。
【００４０】
誤差信号生成回路は、理想波形とフィルタ出力との差を演算し、所定係数をかけ係数更新回路に出力する。
【００４１】
理想波形は、あらかじめわかっているテストパターンを再生する場合は、その理想波形と、再生時に判断する場合は、後段のビタビ復号等のデータセパレータの結果から、その理想波形と比較する。
【００４２】
係数更新回路（１２０，１２１，１２２，１２３，１２４）は、誤差信号生成回路（１２６）の出力信号と、各係数乗算回路の入力信号とを乗算し、現在の係数に加算し、次回の係数とする。
【００４３】
このような動作を続けるうちに、係数が最適化され、誤差が０に近づいていき適応動作は収束していく。
【００４４】
次に係数対称化回路１２７について説明する。
【００４５】
係数対称化回路１２７では各タップ係数を（０．１：０．２：０．４：０．２：０．１）といった形に左右対称とする機能をもつ。
【００４６】
各係数更新回路の出力をｊ１、ｊ２、ｊ３、ｊ４、ｊ５として
各係数対称化回路の出力をｋ１、ｋ２、ｋ３、ｋ４、ｋ５としたとき
ｋ１＝ｋ５＝（ｊ１＋ｊ５）／２
ｋ２＝ｋ４＝（ｊ２＋ｊ４）／２
ｋ３＝ｊ３
という処理を行う。
【００４７】
上位装置から再生コマンドがくると、装置のコントローラが、指定のセクタのデータを再生できるようにアクセス動作を行う。指定のセクタの少し手前にアクセスし、まず、ウォブルに再生クロックを同期させるウォブルＰＬＬ動作を行う。
【００４８】
これらＰＬＬ系のループフィルタ７、引き込み駆動２４、ループフィルタ２７の出力は初期化されており、簡単のためにゼロが出力されていることとする。ＶＣＯは内部の周波数制御回路あるいはフリーラン周波数で発振しており、その周波数はデータクロック数に近い周波数である。指定セクタの少し手前に到達すると、図示せぬタイミングコントローラがループフィルタ２７を能動化する。（図３のｃ  ハイアクティブ）これによりディスクのウォブルに同期した再生クロックを得ることができる。図３のｃのハイの期間はウォブルＰＬＬが十分引き込める時間をとってある。ウォブルのアドレス情報により指定セクタに到達することを検出して、図示せぬタイミングコントローラはＰＬＬの主体をウォブル信号から再生信号に移す。図３のｃをＬにすることで、ループフィルタ２７の出力はホールドされ、図３のｄをＨにすることでループフィルタ７が能動化される。同時に図４のｅをＨにすることで初期位相誤差検出器２２が初期位相の測定を行う。（図４の例では２μｓの間Ｈ）位相誤差信号には大きなノイズが含まれるので、初期位相誤差検出器では、図４のｅがＨの期間の位相誤差を平均化することにより正確な位相誤差を検出する。図４のｆが位相誤差を示しており、初期位相誤差検出器２２は図４のｅの立下り時点で初期位相誤差の平均値、図４の例でいけば７０度進みという初期位相誤差を検出する。７０度の初期位相誤差は１クロック換算にすると７０／３６０＝０．１９４の位相誤差になる。等化フィルタ１５内の１５ａの内部の係数設定器では０．１９４の初期位相誤差に応じて、各タップ係数を（０：０．８０６：０．１９４）と設定する。
【００４９】
ＦＩＲ１４のタップ係数が（０：０．８０６：０．１９４）と設定することによりＦＩＲ１４から出力される信号は位相が７０度遅れた信号になり、瞬間的に位相誤差をゼロに近づけることができる。（図４におけるタップ係数設定の矢印のタイミング）その後はＰＬＬにより位相誤差がゼロ近傍に制御される。
【００５０】
その後、位相誤差信号をモニタすることで完全にロックがかかったことが確認されると等化フィルタ１５内の１５ｂの適応動作が開始される。（図示しない制御信号により適応動作の動作／非動作モードを切り換えることができる）
係数対称化回路の処理により各タップ係数は必ず対称になるので、適応フィルタ１５ｂを通過する信号に位相のシフトを与えることがない、よって適応フィルタ後の再生信号はトランスバーサルフィルタ１５ａの位相シフト分を常に保つことができる。これによりＰＬＬループをＯＮであっても、安定にＰＬＬループをかけることができる。
【００５１】
このように適応等化を行うことで、１５ｂの適応フィルタの位相の遅れ進みといった変化はなくなり、等化フィルタ１５の出力信号を用いて位相誤差検出器６あるいは初期位相誤差検出器２２において位相誤差を検出しても、正しい位相誤差を検出することが可能になり、さらにＰＬＬを安定にかけることも可能になる。
【００５２】
（第３の実施例）
図８は本発明を適用した第３の実施例における等化フィルタ１５の詳細ブロックである。装置全体のブロック図は図６と同じである。
【００５３】
再生信号は直接適応機能をもった等化フィルタ１５に入り、適応フィルタの係数の変更のみにより適応動作と位相シフト動作を行う。
【００５４】
第２の実施例で説明した適応フィルタ動作、係数対称化回路動作については同等なので説明を省略する。
【００５５】
１２８は係数シフト回路で係数対称化回路の出力した係数に対して入力された初期位相誤差に応じた演算を行い各乗算器１１５〜１１９に係数を設定する。
【００５６】
初期位相誤差をｘ
各係数対称化回路の出力をｋ１、ｋ２、ｋ３、ｋ４、ｋ５として
各係数シフト回路の出力をｍ１、ｍ２、ｍ３、ｍ４、ｍ５としたとき
ｘ＞＝０とき、
ｍ１＝（１−｜ｘ｜）×ｋ１＋｜ｘ｜×ｋ２
ｍ２＝（１−｜ｘ｜）×ｋ２＋｜ｘ｜×ｋ３
ｍ３＝（１−｜ｘ｜）×ｋ３＋｜ｘ｜×ｋ４
ｍ４＝（１−｜ｘ｜）×ｋ４＋｜ｘ｜×ｋ５
ｍ５＝（１−｜ｘ｜）×ｋ５
ｘ＜０のとき、
ｍ１＝（１−｜ｘ｜）×ｋ１
ｍ２＝（１−｜ｘ｜）×ｋ２＋｜ｘ｜×ｋ１
ｍ３＝（１−｜ｘ｜）×ｋ３＋｜ｘ｜×ｋ２
ｍ４＝（１−｜ｘ｜）×ｋ４＋｜ｘ｜×ｋ３
ｍ５＝（１−｜ｘ｜）×ｋ５＋｜ｘ｜×ｋ４
を出力する。
【００５７】
等化フィルタ１５を上述の構成とすることで、第２の実施例で説明した動作と同等な動作を行うことができる。つまり、初期位相誤差に応じた位相シフト機能と等化フィルタの適応動作が一つの等化フィルタ１５で実現できる。
【００５８】
本実施例の構成をとることで、等化フィルタ１５を実現する回路を削減することができＩＣ化したときのチップ面積の縮小、コストの削減、消費電力の削減に効果がある。また、第２の実施例にくらべて遅延素子の段数が少ないので等化フィルタ１５の後段で位相誤差を検出する場合でも、検出遅れが少なく高速で精度の高いＰＬＬを構成することができる。
【００５９】
（第４の実施例）
図９は本発明を適用した第４の実施例における等化フィルタ１５の詳細ブロックである。装置全体のブロック図は図６と同じである。
【００６０】
第３の実施例と異なりタップ数が４つ、偶数となっている。本実施例の場合初期のデフォルト状態のタップ係数は左右対称。例えば各タップ係数は（０．１：０．４：０．４：０．１）といったものになる。
【００６１】
第２の実施例と同様に係数対称化回路１２７では各タップ係数を左右対称とする機能をもつ。
【００６２】
各係数更新回路の出力をｊ１、ｊ２、ｊ３、ｊ４、として
各係数対称化回路の出力をｋ１、ｋ２、ｋ３、ｋ４、としたとき
ｋ１＝ｋ４＝（ｊ１＋ｊ４）／２
ｋ２＝ｋ３＝（ｊ２＋ｊ３）／２
という処理を行う。
【００６３】
１２８は係数シフト回路で係数対称化回路の出力した係数に対して、入力された初期位相誤差に応じた演算を行い各乗算器１１５〜１１８に係数を設定する。
【００６４】
初期位相誤差をｘ
各係数対称化回路の出力をｋ１、ｋ２、ｋ３、ｋ４として
各係数シフト回路の出力をｍ１、ｍ２、ｍ３、ｍ４としたとき
ｘの符号によらずｍ１〜ｍ４を決定することができて、
ｍ１＝（０．５−ｘ）×ｋ１＋（０．５＋ｘ）×ｋ２
ｍ２＝（０．５−ｘ）×ｋ２＋（０．５＋ｘ）×ｋ３
ｍ３＝（０．５−ｘ）×ｋ３＋（０．５＋ｘ）×ｋ４
ｍ４＝（０．５−ｘ）×ｋ４＋（０．５＋ｘ）×ｋ５
を出力する。
【００６５】
本実施例の構成をとることで、係数シフト回路の演算を初期位相誤差の符号に応じて切り換える必要がなくなり、演算回路が簡素化するのでＩＣ化したときのチップ面積の縮小、コストの削減、消費電力の削減に効果がある。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施例に係る光ディスク再生信号処理系のブロック図。
【図２】本発明の実施例に係る光ディスクのフォーマット概念図。
【図３】本発明の実施例に係る光ディスクのフォーマット概念図。
【図４】本発明の第１の実施例に係るＰＬＬの動作説明図。
【図５】本発明の第１の実施例に係るＦＩＲ１４の詳細ブロック図。
【図６】本発明の第２の実施例に係る光ディスク再生信号処理系のブロック図。
【図７】本発明の第２の実施例に係る等化フィルタ１５の詳細ブロック図。
【図８】本発明の第３の実施例に係る等化フィルタ１５の詳細ブロック図。
【図９】本発明の第４の実施例に係る等化フィルタ１５の詳細ブロック図。
【図１０】従来の光ディスク再生信号処理系のブロック図。
【符号の説明】
【００６７】
１  光ディスク
２  スピンドルモータ
３  ピックアップ
４  アンプ
５  Ａ／Ｄコンバータ
６  位相誤差検出器
７  ループフィルタ
８  Ｄ／Ａコンバータ
９  ＶＣＯ
１０  データセパレータ
１１  復調器
１２  ＥＣＣ
１４  ＦＩＲフィルタ
１５  等化フィルタ
２１  加算器
２２  初期位相誤差検出器
２５  Ａ／Ｄコンバータ
２６  ウォブル位相・周波数誤差検出器
２７  ループフィルタ
１０７  係数設定器
１２７  係数対称化回路
１２８  係数シフト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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