(57)【要約】【課題】  連続転送及びリアルタイム転送が確保されリアリティのある動画等の再生を保証することができるデータ処理方法及びデータ処理装置を提供する。【解決手段】  Isoc転送モードのIsocパケットを格納するIsoc転送用ＦＩＦＯ３８ａとAsyn転送モードのAsynパケットを格納するAsyn転送用ＦＩＦＯ３８ｂをそれぞれ別々設けた。又、Isoc転送モードのIsocパケットを入出力する第１ＤＭＡＩ／Ｆ３９ａとAsyn転送モードのAsynパケットを入出力する第２ＤＭＡＩ／Ｆ３９ｂをそれぞれ別々設けた。そして、Isoc転送モードで転送されるIsocパケットとAsyn転送モードで転送されるAsynパケットをそれぞれ別々のＦＩＦＯ３８ａ、３８ｂに格納し、それぞれ別々のＤＭＡＩ／Ｆ３９ａ、３９ｂに入出力するようにした。【選択図】      図５
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【特許請求の範囲】
【請求項１】
外部機器との間である一定の周期毎に第１の転送モードにて転送される第１の転送データを受信して第１の転送データ用格納メモリに格納し、
前記第１の転送モードによるデータ転送が行われていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データを受信して第２の転送データ用格納メモリに格納し、
前記第１の転送データ用格納メモリに格納した第１の転送データを第１のインタフェースから読み出し、
前記第２の転送データ用格納メモリに格納した第２の転送データを第２のインタフェースから読み出すこと
を特徴とするデータ処理方法。
【請求項２】
外部機器との間である一定の周期毎に第１の転送モードにて転送される第１の転送データを受信して第１の転送データ用格納メモリに格納し、
前記第１の転送モードによるデータ転送が行われていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データを受信して第２の転送データ用格納メモリに格納し、
前記第１の転送データ用格納メモリに格納した第１の転送データを第１のインタフェースを介して内部装置に転送し、
前記第２の転送データ用格納メモリに格納した第２の転送データを第２のインタフェースを介して内部装置に転送すること
を特徴とするデータ処理方法。
【請求項３】
外部機器との間である一定の周期毎に第１の転送モードにて転送される第１の転送データを第１のインタフェースを介して第１の転送データ用格納メモリに格納した後に送信し、
前記第１の転送モードによるデータ転送が行われていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データを第２のインタフェースを介して第２の転送データ用格納メモリに格納した後に送信すること
を特徴とするデータ処理方法。
【請求項４】
請求項１〜３のうち何れか１項に記載のデータ処理方法において、前記第１の転送データ用格納メモリと前記第２の転送データ用格納メモリとは複数の格納メモリを含むことを特徴とするデータ処理方法。
【請求項５】
請求項１〜４のうち何れか１項に記載のデータ処理方法において、前記第１の転送データ用格納メモリは、受信用メモリと送信用メモリとで構成されることを特徴とするデータ処理方法。
【請求項６】
請求項１〜５のうち何れか１項に記載のデータ処理方法において、前記第２の転送データ用格納メモリは、受信用メモリと送信用メモリとで構成されることを特徴とするデータ処理方法。
【請求項７】
請求項１〜６のうち何れか１項に記載のデータ処理方法において、前記第１のインタフェースは、受信用インタフェースと送信用インタフェースとで構成されることを特徴とするデータ処理方法。
【請求項８】
請求項１〜７のうち何れか１項に記載のデータ処理方法において、前記第２のインタフェースは、受信用インタフェースと送信用インタフェースとで構成されることを特徴とするデータ処理方法。
【請求項９】
請求項１〜８のうち何れか１項に記載のデータ処理方法において、第３のメモリに格納された制御データを使用することを特徴とするデータ処理方法。
【請求項１０】
請求項１〜９のうち何れか１項に記載のデータ処理方法において、前記第２のインタフェースは、プロセッサへのインタフェースを兼ねることを特徴とするデータ処理方法。
【請求項１１】
請求項１〜１０のうち何れか１項に記載のデータ処理方法において、前記第１の転送データは、第１のＤＭＡに供給されることを特徴とするデータ処理方法。
【請求項１２】
請求項１〜１１のうち何れか１項に記載のデータ処理方法において、前記第２の転送データは、第２のＤＭＡに供給されることを特徴とするデータ処理方法。
【請求項１３】
請求項１〜１２のうち何れか１項に記載のデータ処理方法において、前記第１の転送モードは、アイソクロナス転送モードであり、前記第２の転送モードは、エイシンクロナス転送モードであることを特徴とするデータ処理方法。
【請求項１４】
内部装置と外部機器との間でデータ転送を行うデータ処理方法であって、
ある一定の周期毎に第１の転送モードにて転送される第１の転送データが格納される第１の転送データ用格納メモリから読み出した受信用の第１の転送データを前記内部装置に転送するとともに、前記内部装置からの送信用の第１の転送データを前記第１の転送データ用格納メモリに格納し、
前記第１の転送モードによるデータ転送が行なわれていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データが格納される第２の転送データ用格納メモリから読み出した受信用の第２の転送データを前記内部装置に転送するとともに、前記内部装置からの送信用の第２の転送データを前記第２の転送データ用格納メモリに格納すること
を特徴とするデータ処理方法。
【請求項１５】
外部機器との間である一定の周期毎に第１の転送モードにて転送される第１の転送データを受信して格納するための第１の転送データ用格納メモリと、
前記第１の転送モードによるデータ転送が行われていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データを受信して格納するための第２の転送データ用格納メモリと、
前記第１の転送データ用格納メモリから読み出した前記第１の転送データを転送するための第１のインタフェースと、
前記第２の転送データ用格納メモリから読み出した前記第２の転送データを転送するための第２のインタフェースと
を備えたことを特徴とするデータ処理装置。
【請求項１６】
外部機器との間である一定の周期毎に第１の転送モードにて転送される第１の転送データを受信して格納するための第１の転送データ用格納メモリと、
前記第１の転送モードによるデータ転送が行われていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データを受信して格納するための第２の転送データ用格納メモリと、
前記第１の転送データ用格納メモリから読み出した前記第１の転送データを内部装置に転送するための第１のインタフェースと、
前記第２の転送データ用格納メモリから読み出した前記第２の転送データを内部装置に転送するための第２のインタフェースと
を備えたことを特徴とするデータ処理装置。
【請求項１７】
外部機器との間である一定の周期毎に第１の転送モードにて転送される第１の転送データを受信する第１のインタフェースと、
前記第１のインタフェースからの前記第１の転送データを格納する第１の転送データ用格納メモリと、
前記第１の転送モードによるデータ転送が行われていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データを受信する第２のインタフェースと、
前記第２のインタフェースからの前記第２の転送データを格納する第２の転送データ用格納メモリと
を備えたことを特徴とするデータ処理装置。
【請求項１８】
請求項１５〜１７のうち何れか１項に記載のデータ処理装置において、前記第１の転送データ用格納メモリと前記第２の転送データ用格納メモリとは複数の格納メモリを含むことを特徴とするデータ処理装置。
【請求項１９】
請求項１５〜１８のうち何れか１項に記載のデータ処理装置において、前記第１の転送データ用格納メモリは、受信用メモリと送信用メモリとで構成されることを特徴とするデータ処理装置。
【請求項２０】
請求項１５〜１９のうち何れか１項に記載のデータ処理装置において、前記第２の転送データ用格納メモリは、受信用メモリと送信用メモリとで構成されることを特徴とするデータ処理装置。
【請求項２１】
請求項１５〜２０のうち何れか１項に記載のデータ処理装置において、前記第１のインタフェースは、受信用インタフェースと送信用インタフェースとで構成されることを特徴とするデータ処理装置。
【請求項２２】
請求項１５〜２１のうち何れか１項に記載のデータ処理装置において、前記第２のインタフェースは、受信用インタフェースと送信用インタフェースとで構成されることを特徴とするデータ処理装置。
【請求項２３】
請求項１５〜２２のうち何れか１項に記載のデータ処理装置において、制御データを格納する第３のメモリを備えることを特徴とするデータ処理装置。
【請求項２４】
請求項１５〜２３のうち何れか１項に記載のデータ処理装置において、前記第２のインタフェースは、プロセッサへのインタフェースを兼ねることを特徴とするデータ処理装置。
【請求項２５】
請求項１５〜２４のうち何れか１項に記載のデータ処理装置において、前記第１の転送データが供給される第１のＤＭＡを備えることを特徴とするデータ処理装置。
【請求項２６】
請求項１５〜２５のうち何れか１項に記載のデータ処理装置において、前記第２の転送データが供給される第２のＤＭＡを備えることを特徴とするデータ処理装置。
【請求項２７】
請求項１５〜２６のうち何れか１項に記載のデータ処理装置において、前記第１の転送モードは、アイソクロナス転送モードであり、前記第２の転送モードは、エイシンクロナス転送モードであることを特徴とするデータ処理装置。
【請求項２８】
内部装置と外部機器との間に設けられたデータ処理装置であって、
ある一定の周期毎に第１の転送モードにて転送される第１の転送データが格納される第１の転送データ用格納メモリから読み出した受信用の第１の転送データを前記内部装置に転送するとともに、前記内部装置からの送信用の第１の転送データを前記第１の転送データ用格納メモリに格納する第１のインタフェースと、
前記第１の転送モードによるデータ転送が行なわれていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データが格納される第２の転送データ用格納メモリから読み出した受信用の第２の転送データを前記内部装置に転送するとともに、前記内部装置からの送信用の第２の転送データを前記第２の転送データ用格納メモリに格納するための第２のインタフェースと
を備えたことを特徴とするデータ処理装置。
【請求項２９】
請求項２８に記載のデータ処理装置において、前記第１の転送データ用格納メモリは、前記受信用の第１の転送データを格納するための第１の受信用転送データ格納メモリと、前記送信用の第１の転送データを格納するための第１の送信用転送データ格納メモリとを含むことを特徴とするデータ処理装置。
【請求項３０】
請求項２８又は請求項２９に記載のデータ処理装置において、前記第２の転送データ用格納メモリは、前記受信用の第２の転送データを格納するための第２の受信用転送データ格納メモリと、前記送信用の第２の転送データを格納するための第２の送信用転送データ格納メモリとを含むことを特徴とするデータ処理装置。
【請求項３１】
請求項２８〜３０のうち何れか１項に記載のデータ処理装置において、前記第１のインタフェースは、第１の受信用インタフェースと、第１の送信用インタフェースとを含むことを特徴とするデータ処理装置。
【請求項３２】
請求項２８〜３１のうち何れか１項に記載のデータ処理装置において、前記第２のインタフェースは、第２の受信用インタフェースと、第２の送信用インタフェースとを含むことを特徴とするデータ処理装置。
【請求項３３】
請求項２８〜３２のうち何れか１項に記載のデータ処理装置において、制御データを格納する第３のメモリを備えることを特徴とするデータ処理装置。
【請求項３４】
請求項２８〜３３のうち何れか１項に記載のデータ処理装置において、前記第２のインタフェースは、プロセッサへのインタフェースを兼ねることを特徴とするデータ処理装置。
【請求項３５】
請求項２８〜３４のうち何れか１項に記載のデータ処理装置において、前記第１の転送データが供給される第１のＤＭＡを備えることを特徴とするデータ処理装置。
【請求項３６】
請求項２８〜３５のうち何れか１項に記載のデータ処理装置において、前記第２の転送データが供給される第２のＤＭＡを備えることを特徴とするデータ処理装置。
【請求項３７】
請求項２８〜３６のうち何れか１項に記載のデータ処理装置において、前記第１の転送モードは、アイソクロナス転送モードであり、前記第２の転送モードは、エイシンクロナス転送モードであることを特徴とするデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理方法及びデータ処理装置に係り、詳しくはシリアルインタフェースの規格であるIEEE1394に準拠したデータ処理方法及びデータ処理装置に関するものである。
【背景技術】
【０００２】
近年、マルチメディア化に伴って、パーソナルコンピュータと周辺機器間におけるデータ転送量の増大化及び転送速度の高速化が要求されている。特に、大量の音声や画像データを扱うデジタルビデオカメラ、デジタルＶＴＲ、カラーページプリンタ等の周辺機器とパーソナルコンピュータとを結ぶインタフェースについては、シリアルインタフェースの一つであるIEEE1394が注目されている。
【０００３】
近年、大量のデータであって連続性が要求されている動画等の画像データの転送には、リアルタイム性が発揮されるIEEE1394プロトコルが注目されている。IEEE1394プロトコルは、ある一定の周期（ 125μs ）毎に必ずデータ転送をできる第１の転送モード、いわゆるアイソクロナス（Isochronous ）転送モードを備えている。つまり、コンピュータに転送される画像（動画）データの転送時刻が不規則になると、画像（動画）を再生したとき不連続となりリアリティにかける。そこで、IEEE1394プロトコルにおけるアイソクロナス転送モード（Isoc転送モード）にて、常に一定の時刻毎に画像（動画）データを転送すれば、リアリティのある画像（動画）を再生することができる。
【０００４】
図１１は、パーソナルコンピュータに内蔵された従来のIEEE1394プロトコルコントローラ（ＩＰＣ）８０を構成を示すブロック回路を示す。ＩＰＣ８０は、周辺機器を結ぶIEEE1394バスケーブルとマイクロプロセッサユニット（ＭＰＵ）との間に設けられている。ＩＰＣ８０は、プロトコル制御回路部８１、ＦＩＦＯよりなるデータ格納メモリ８２、IEEE1394インタフェース８３、及び、ＭＰＵインタフェース８４を備えている。
【０００５】
IEEE1394インタフェース８３は、デジタルビデオカメラ等の周辺機器とIEEE1394バスケーブルとを介して結ばれている。そして、IEEE1394インタフェース８３は、デジタルビデオカメラから転送される画像データをアイソクロナス（Isochronous ）データとして入力する。アイソクロナスデータは、図１２に示すように、パケット（Isocパケット）の形で 125μs の周期（Isocサイクル）毎に必ず転送される。
【０００６】
IEEE1394インタフェース８３は、このアイソクロナスデータ（Isocデータ）のIsocパケットをプロトコル制御回路部８１に出力する。プロトコル制御回路部８１は、入力されたIsocパケットのヘッダから自身宛のパケットかどうかをチェックした後、該Isocパケットをシリアルからパラレルに変換して格納メモリ８２に記憶する。格納メモリ８２に記憶されたIsocパケットは、ＭＰＵインタフェース８４を介してＭＰＵに出力される。そして、ＭＰＵは、Isocパケットのヘッダ情報に基づいてIsocデータの処理を行う。
【０００７】
又、IEEE1394プロトコルは、アイソクロナス（Isochronous ）転送モードの他に第２の転送モード、いわゆるエイシンクロナス（Asyncronous ）転送モードを備えている。エイシンクロナス転送モード（Asyn転送モード）は、前記Isocサイクルにおいてパケット（Isocパケット）が転送されていない余った時間を利用してデータを転送するモードである。つまり、図１２に示すように１Isocサイクルにおいて最初のIsocパケットの余った時間にエイシンクロナス（Asyncronous ）データのパケット（Asynパケット）が転送される。そして、プロトコル制御回路部８１は、このAsynパケットのエイシンクロナスデータ（Asynデータ）を、IEEE1394インタフェース８３を介して入力すると、該Asynパケットのヘッダから自身宛のパケットかどうかをチェックした後、該Asynパケットをシリアルからパラレルに変換して格納メモリ８２に記憶する。格納メモリ８２に記憶されたAsynパケットは、ＭＰＵインタフェース８４を介してＭＰＵに出力される。そして、ＭＰＵは、Asynパケットのヘッダ情報に基づいてAsynデータの処理を行う。
【０００８】
従って、図１２に示すように、ＩＰＣ８０は、最初のIsocサイクル中にIsocパケット８６とAsynパケット８７が、次のIsocサイクルにIsocパケット８８が転送されてくると、Isocパケット８６、Asynパケット８７、コントローラ制御処理のデータ８９、及び、Isocパケット８８の順番でＭＰＵに出力する。コントローラ制御処理のデータ８９は、ＩＰＣ８０の内部又はＭＰＵで生成されるデータでＭＰＵとＩＳＰ８０との間での行われるデータ処理のためのコマンドデータ等からなるデータである。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記したように、Isoc転送モードによりIsocサイクル毎にIsocパケット８６，８８を入力することができるものの、次のサイクルのIsocパケット８８は、Asynパケット８７及びコントローラ制御処理のデータ８９の出力が完了するまで出力することができない。つまり、ＩＰＣ８０は、Asynパケット転送中やコントローラ制御動作中のときには、次のIsocパケットの転送ができない。従って、IEEEプロトコルにおいても、連続性及びリアルタイムに欠けリアリティのある画像（動画）を再生することが損なわれるといった問題があった。
【００１０】
又、従来のＩＰＣ８０は、転送データ８６ｂ，８７ｂ，８８ｂの前に付けたヘッダ８６ａ，８７ａ，８８ａを付けたままの各パケット８６，８７，８８をデータ格納メモリ８２に記憶し、そのままＭＰＵに出力していた。つまり、各パケット８６，８７，８８に付けたヘッダ８６ａ，８７ａ，８８ａの解析は、上位のＭＰＵにまかせている。ところで、画像データのように大量のデータは、１Isocサイクル中の１つのIsocパケット８６では転送することはできない。そこで、データを複数のブロックに区分けし数サイクルにまたがって転送される。この時、各サイクル毎に分けて転送される各Isocパケット８６，８８にはヘッダ８６ａ，８８ａが付けられる。各パケット８６，８８に区分されて転送される画像データ８６ｂ，８８ｂは、実際に使用される場合には連続したデータとして使用され各パケットに付けたヘッダは不要なものである。
【００１１】
従って、ＭＰＵは、入力されてくるIsocパケット８６，８８のヘッダ８６ａ，８８ａ部分を順次認識し取り除き連続したデータに作り上げなければならなかった。その結果、ＭＰＵの負荷はその分だけでも増大することから、データ処理速度も落ち連続性及びリアルタイムに欠けリアリティのある画像を再生することが損なわれるという問題があった。
【００１２】
又、送信の場合においても、ＭＰＵは、送信したいパケットに対して適合したヘッダをデータに付加する処理を行わなければならず、受信の場合と同様に負荷が大きくなっていた。
【００１３】
本発明は、上記問題点を解消するためになされたものであって、データのさらなる連続性及びリアルタイム性を保証でき、画像データ等の大量のデータの連続性、リアルタイム性が要求される装置に好適なデータ処理方法及びデータ処理装置を提供することにある。
【課題を解決するための手段】
【００１４】
請求項１の発明は、外部機器との間である一定の周期毎に第１の転送モードにて転送される第１の転送データを受信して第１の転送データ用格納メモリに格納し、前記第１の転送モードによるデータ転送が行われていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データを受信して第２の転送データ用格納メモリに格納し、前記第１の転送データ用格納メモリに格納した第１の転送データを第１のインタフェースから読み出し、前記第２の転送データ用格納メモリに格納した第２の転送データを第２のインタフェースから読み出すようにした。
【００１５】
請求項２の発明は、外部機器との間である一定の周期毎に第１の転送モードにて転送される第１の転送データを受信して第１の転送データ用格納メモリに格納し、前記第１の転送モードによるデータ転送が行われていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データを受信して第２の転送データ用格納メモリに格納し、前記第１の転送データ用格納メモリに格納した第１の転送データを第１のインタフェースを介して内部装置に転送し、前記第２の転送データ用格納メモリに格納した第２の転送データを第２のインタフェースを介して内部装置に転送するようにした。
【００１６】
請求項３の発明は、外部機器との間である一定の周期毎に第１の転送モードにて転送される第１の転送データを第１のインタフェースを介して第１の転送データ用格納メモリに格納した後に送信し、前記第１の転送モードによるデータ転送が行われていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データを第２のインタフェースを介して第２の転送データ用格納メモリに格納した後に送信するようにした。
【００１７】
請求項４の発明は、請求項１〜３のうち何れか１項に記載のデータ処理方法において、前記第１の転送データ用格納メモリと前記第２の転送データ用格納メモリとは複数のメモリを含むようにした。
【００１８】
請求項５の発明は、請求項１〜４のうち何れか１項に記載のデータ処理方法において、前記第１の転送データ用格納メモリは、受信用メモリと送信用メモリとで構成するようにした。
【００１９】
請求項６の発明は、請求項１〜５のうち何れか１項に記載のデータ処理方法において、前記第２の転送データ用格納メモリは、受信用メモリと送信用メモリとで構成するようにした。
【００２０】
請求項７の発明は、請求項１〜６のうち何れか１項に記載のデータ処理方法において、前記第１のインタフェースは、受信用インタフェースと送信用インタフェースとで構成するようにした。
【００２１】
請求項８の発明は、請求項１〜７のうち何れか１項に記載のデータ処理方法において、前記第２のインタフェースは、受信用インタフェースと送信用インタフェースとで構成するようにした。
【００２２】
請求項９の発明は、請求項１〜８のうち何れか１項に記載のデータ処理方法において、第３のメモリに格納された制御データを使用するようにした。
請求項１０の発明は、請求項１〜９のうち何れか１項に記載のデータ処理方法において、前記第２のインタフェースは、プロセッサへのインタフェースを兼ねるようにした。
【００２３】
請求項１１の発明は、請求項１〜１０のうち何れか１項に記載のデータ処理方法において、前記第１の転送データは、第１のＤＭＡに供給するようにした。
請求項１２の発明は、請求項１〜１１のうち何れか１項に記載のデータ処理方法において、前記第２の転送データは、第２のＤＭＡに供給するようにした。
【００２４】
請求項１３の発明は、請求項１〜１２のうち何れか１項に記載のデータ処理方法において、前記第１の転送モードは、アイソクロナス転送モードであり、前記第２の転送モードは、エイシンクロナス転送モードである。
【００２５】
請求項１４の発明は、内部装置と外部機器との間でデータ転送を行うデータ処理方法であって、ある一定の周期毎に第１の転送モードにて転送される第１の転送データが格納される第１の転送データ用格納メモリから読み出した受信用の第１の転送データを前記内部装置に転送するとともに、前記内部装置からの送信用の第１の転送データを前記第１の転送データ用格納メモリに格納し、前記第１の転送モードによるデータ転送が行なわれていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データが格納される第２の転送データ用格納メモリから読み出した受信用の第２の転送データを前記内部装置に転送するとともに、前記内部装置からの送信用の第２の転送データを前記第２の転送データ用格納メモリに格納するようにした。
【００２６】
請求項１５の発明は、外部機器との間である一定の周期毎に第１の転送モードにて転送される第１の転送データを受信して格納するための第１の転送データ用格納メモリと、前記第１の転送モードによるデータ転送が行われていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データを受信して格納するための第２の転送データ用格納メモリと、前記第１の転送データ用格納メモリから読み出した前記第１の転送データを転送するための第１のインタフェースと、前記第２の転送データ用格納メモリから読み出した前記第２の転送データを転送するための第２のインタフェースとを備えた。
【００２７】
請求項１６の発明は、外部機器との間である一定の周期毎に第１の転送モードにて転送される第１の転送データを受信して格納するための第１の転送データ用格納メモリと、前記第１の転送モードによるデータ転送が行われていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データを受信して格納するための第２の転送データ用格納メモリと、前記第１の転送データ用格納メモリから読み出した前記第１の転送データを内部装置に転送するための第１のインタフェースと、前記第２の転送データ用格納メモリから読み出した前記第２の転送データを内部装置に転送するための第２のインタフェースとを備えた。
【００２８】
請求項１７の発明は、外部機器との間である一定の周期毎に第１の転送モードにて転送される第１の転送データを受信する第１のインタフェースと、前記第１のインタフェースからの前記第１の転送データを格納する第１の転送データ用格納メモリと、前記第１の転送モードによるデータ転送が行われていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データを受信する第２のインタフェースと、前記第２のインタフェースからの前記第２の転送データを格納する第２の転送データ用格納メモリとを備えた。
【００２９】
請求項１８の発明は、請求項１５〜１７のうち何れか１項に記載のデータ処理装置において、前記第１の転送データ用格納メモリと前記第２の転送データ用格納メモリとは複数のメモリを含む。
【００３０】
請求項１９の発明は、請求項１５〜１８のうち何れか１項に記載のデータ処理装置において、前記第１の転送データ用格納メモリは、受信用メモリと送信用メモリとで構成される。
【００３１】
請求項２０の発明は、請求項１５〜１９のうち何れか１項に記載のデータ処理装置において、前記第２の転送データ用格納メモリは、受信用メモリと送信用メモリとで構成される。
【００３２】
請求項２１の発明は、請求項１５〜２０のうち何れか１項に記載のデータ処理装置において、前記第１のインタフェースは、受信用インタフェースと送信用インタフェースとで構成される。
【００３３】
請求項２２の発明は、請求項１５〜２１のうち何れか１項に記載のデータ処理装置において、前記第２のインタフェースは、受信用インタフェースと送信用インタフェースとで構成される。
【００３４】
請求項２３の発明は、請求項１５〜２２のうち何れか１項に記載のデータ処理装置において、制御データを格納する第３のメモリを備える。
請求項２４の発明は、請求項１５〜２３のうち何れか１項に記載のデータ処理装置において、前記第２のインタフェースは、プロセッサへのインタフェースを兼ねる。
【００３５】
請求項２５の発明は、請求項１５〜２４のうち何れか１項に記載のデータ処理装置において、前記第１の転送データが供給される第１のＤＭＡを備える。
請求項２６の発明は、請求項１５〜２５のうち何れか１項に記載のデータ処理装置において、前記第２の転送データが供給される第２のＤＭＡを備える。
【００３６】
請求項２７の発明は、請求項１５〜２６のうち何れか１項に記載のデータ処理装置において、前記第１の転送モードは、アイソクロナス転送モードであり、前記第２の転送モードは、エイシンクロナス転送モードである。
【００３７】
請求項２８の発明は、内部装置と外部機器との間に設けられたデータ処理装置であって、ある一定の周期毎に第１の転送モードにて転送される第１の転送データが格納される第１の転送データ用格納メモリから読み出した受信用の第１の転送データを前記内部装置に転送するとともに、前記内部装置からの送信用の第１の転送データを前記第１の転送データ用格納メモリに格納する第１のインタフェースと、前記第１の転送モードによるデータ転送が行なわれていない時間にデータ転送が行われる第２の転送モードにて転送される第２の転送データが格納される第２の転送データ用格納メモリから読み出した受信用の第２の転送データを前記内部装置に転送するとともに、前記内部装置からの送信用の第２の転送データを前記第２の転送データ用格納メモリに格納するための第２のインタフェースとを備えた。
【００３８】
請求項２９の発明は、請求項２８に記載のデータ処理装置において、前記第１の転送データ用格納メモリは、前記受信用の第１の転送データを格納するための第１の受信用転送データ格納メモリと、前記送信用の第１の転送データを格納するための第１の送信用転送データ格納メモリとを含む。
【００３９】
請求項３０の発明は、請求項２８又は請求項２９に記載のデータ処理装置において、前記第２の転送データ用格納メモリは、前記受信用の第２の転送データを格納するための第２の受信用転送データ格納メモリと、前記送信用の第２の転送データを格納するための第２の送信用転送データ格納メモリとを含む。
【００４０】
請求項３１の発明は、請求項２８〜３０のうち何れか１項に記載のデータ処理装置において、前記第１のインタフェースは、第１の受信用インタフェースと、第１の送信用インタフェースとを含む。
【００４１】
請求項３２の発明は、請求項２８〜３１のうち何れか１項に記載のデータ処理装置において、前記第２のインタフェースは、第２の受信用インタフェースと、第２の送信用インタフェースとを含む。
【００４２】
請求項３３の発明は、請求項２８〜３２のうち何れか１項に記載のデータ処理装置において、制御データを格納する第３のメモリを備える。
請求項３４の発明は、請求項２８〜３３のうち何れか１項に記載のデータ処理装置において、前記第２のインタフェースは、プロセッサへのインタフェースを兼ねる。
【００４３】
請求項３５の発明は、請求項２８〜３４のうち何れか１項に記載のデータ処理装置において、前記第１の転送データが供給される第１のＤＭＡを備える。
請求項３６の発明は、請求項２８〜３５のうち何れか１項に記載のデータ処理装置において、前記第２の転送データが供給される第２のＤＭＡを備える。
【００４４】
請求項３７の発明は、請求項２８〜３６のうち何れか１項に記載のデータ処理装置において、前記第１の転送モードは、アイソクロナス転送モードであり、前記第２の転送モードは、エイシンクロナス転送モードである。
【００４５】
（作用）
請求項１の発明では、第１の転送データと第２の転送データが、それぞれ第１の転送データ用格納メモリと第２の転送データ用格納メモリに格納され、それぞれ第１のインタフェースと第２のインタフェースから読み出される。
【００４６】
請求項２の発明では、第１の転送データが受信されて第１の転送データ用格納メモリに格納され、第２の転送データが受信されて第２の転送データ用格納メモリに格納され、第１の転送データ用格納メモリに格納された第１の転送データが第１のインタフェースを介して内部装置に転送され、第２の転送データ用格納メモリに格納された第２の転送データが第２のインタフェースを介して内部装置に転送される。
【００４７】
請求項３の発明では、第１の転送データが第１のインタフェースを介して第１の転送データ用格納メモリに格納された後に送信され、第１の転送モードによるデータ転送が行われていない時間にデータ転送が行われる第２の転送データが第２のインタフェースを介して第２の転送データ用格納メモリに格納された後に送信される。
【００４８】
請求項４の発明では、請求項１〜３に記載のデータ処理方法の作用に加えて、第１の転送データ用格納メモリと第２の転送データ用格納メモリには複数のメモリが含まれる。
請求項５の発明では、請求項１〜４に記載のデータ処理方法の作用に加えて、第１の転送データ用格納メモリは、受信用メモリと送信用メモリとで構成されている。
【００４９】
請求項６の発明では、請求項１〜５に記載のデータ処理方法の作用に加えて、第２の転送データ用格納メモリは、受信用メモリと送信用メモリとで構成されている。
請求項７の発明では、請求項１〜６に記載のデータ処理方法の作用に加えて、第１のインタフェースは、受信用インタフェースと送信用インタフェースとで構成されている。
【００５０】
請求項８の発明では、請求項１〜７に記載のデータ処理方法の作用に加えて、第２のインタフェースは、受信用インタフェースと送信用インタフェースとで構成されている。
請求項９の発明では、請求項１〜８に記載のデータ処理方法の作用に加えて、第３のメモリに格納された制御データが使用される。
【００５１】
請求項１０の発明では、請求項１〜９に記載のデータ処理方法の作用に加えて、第２のインタフェースは、プロセッサへのインタフェースを兼ねる。
請求項１１の発明では、請求項１〜１０に記載のデータ処理方法の作用に加えて、第１の転送データは、第１のＤＭＡに供給される。
【００５２】
請求項１２の発明では、請求項１〜１１に記載のデータ処理方法の作用に加えて、第２の転送データは、第２のＤＭＡに供給される。
請求項１３の発明では、請求項１〜１２に記載のデータ処理方法の作用に加えて、第１の転送モードはアイソクロナス転送モードであり、第２の転送モードはエイシンクロナス転送モードである。
【００５３】
請求項１４の発明では、第１の転送データ用格納メモリから読み出された受信用の第１の転送データが内部装置に転送され、内部装置からの送信用の第１の転送データが第１の転送データ用格納メモリに格納され、第２の転送データ用格納メモリから読み出された受信用の第２の転送データが内部装置に転送され、内部装置からの送信用の第２の転送データが第２の転送データ用格納メモリに格納される。
【００５４】
請求項１５の発明では、受信された第１の転送データが第１の転送データ用格納メモリに格納され、受信された第２の転送データデータが第２の転送データ用格納メモリに格納され、第１の転送データ用格納メモリに格納された受信用の第１の転送データは、第１のインタフェースを介して転送され、第２の転送データ用格納メモリに格納された第２の転送データは、第２のインタフェースを介して転送される。
【００５５】
請求項１６の発明では、第１の転送データ用格納メモリにより第１の転送データが受信されて格納され、第２の転送データ用格納メモリにより第２の転送データが受信されて格納され、第１のインタフェースにより第１の転送データ用格納メモリから読み出された第１の転送データが内部装置に転送され、第２のインタフェースにより第２の転送データ用格納メモリから読み出された第２の転送データが内部装置に転送される。
【００５６】
請求項１７の発明では、第１のインタフェースにより第１の転送データが受信され、当該第１の転送データは第１の転送データ用格納メモリに格納され、第２のインタフェースにより第２の転送データが受信され、当該第２の転送データは第２の転送データ用格納メモリに格納される。
【００５７】
請求項１８の発明では、請求項１５〜１７に記載のデータ処理装置の作用に加えて、第１の転送データ用格納メモリと第２の転送データ用格納メモリには複数のメモリが含まれる。
【００５８】
請求項１９の発明では、請求項１５〜１８に記載のデータ処理装置の作用に加えて、第１の転送データ用格納メモリは、受信用メモリと送信用メモリとで構成されている。
請求項２０の発明では、請求項１５〜１９に記載のデータ処理装置の作用に加えて、第２の転送データ用格納メモリは、受信用メモリと送信用メモリとで構成されている。
【００５９】
請求項２１の発明では、請求項１５〜２０に記載のデータ処理装置の作用に加えて、第１のインタフェースは、受信用インタフェースと送信用インタフェースとで構成されている。
【００６０】
請求項２２の発明では、請求項１５〜２１に記載のデータ処理装置の作用に加えて、第２のインタフェースは、受信用インタフェースと送信用インタフェースとで構成されている。
【００６１】
請求項２３の発明では、請求項１５〜２２に記載のデータ処理装置の作用に加えて、制御データを格納する第３のメモリが備えられている。
請求項２４の発明では、請求項１５〜２３に記載のデータ処理装置の作用に加えて、第２のインタフェースは、プロセッサへのインタフェースを兼ねる。
【００６２】
請求項２５の発明では、請求項１５〜２４に記載のデータ処理装置の作用に加えて、第１の転送データが供給される第１のＤＭＡが備えられている。
請求項２６の発明では、請求項１５〜２５に記載のデータ処理装置の作用に加えて、第２の転送データが供給される第２のＤＭＡが備えられている。
【００６３】
請求項２７の発明では、請求項１５〜２６に記載のデータ処理装置の作用に加えて、第１の転送モードはアイソクロナス転送モードであり、第２の転送モードはエイシンクロナス転送モードである。
【００６４】
請求項２８の発明では、第１のインタフェースにより第１の転送データ用格納メモリから読み出された受信用の第１の転送データが内部装置に転送されるとともに、内部装置からの送信用の第１の転送データが第１の転送データ用格納メモリに格納され、第２のインタフェースにより第２の転送データ用格納メモリから読み出された受信用の第２の転送データが内部装置に転送されるとともに、内部装置からの送信用の第２の転送データが第２の転送データ用格納メモリに格納される。
【００６５】
請求項２９の発明では、請求項２８に記載のデータ処理装置の作用に加えて、第１の転送データ用格納メモリには、受信用の第１の転送データを格納するための第１の受信用転送データ格納メモリと送信用の第１の転送データを格納するための第１の送信用転送データ格納メモリとが含まれている。
【００６６】
請求項３０の発明では、請求項２８〜２９に記載のデータ処理装置の作用に加えて、第２の転送データ用格納メモリには、受信用の第２の転送データを格納するための第２の受信用転送データ格納メモリと送信用の第２の転送データを格納するための第２の送信用転送データ格納メモリとが含まれている。
【００６７】
請求項３１の発明では、請求項２８〜３０に記載のデータ処理装置の作用に加えて、第１のインタフェースには、第１の受信用インタフェースと第１の送信用インタフェースとが含まれている。
【００６８】
請求項３２の発明では、請求項２８〜３１に記載のデータ処理装置の作用に加えて、第２のインタフェースには、第２の受信用インタフェースと第２の送信用インタフェースとが含まれている。
【００６９】
請求項３３の発明では、請求項２８〜３２に記載のデータ処理装置の作用に加えて、制御データを格納する第３のメモリが備えられている。
請求項３４の発明では、請求項２８〜３３に記載のデータ処理装置の作用に加えて、第２のインタフェースは、プロセッサへのインタフェースを兼ねている。
【００７０】
請求項３５の発明では、請求項２８〜３４に記載のデータ処理装置の作用に加えて、第１の転送データが供給される第１のＤＭＡが備えられている。
請求項３６の発明では、請求項２８〜３５に記載のデータ処理装置の作用に加えて、第２の転送データが供給される第２のＤＭＡが備えられている。
【００７１】
請求項３７の発明では、請求項２８〜３６に記載のデータ処理装置の作用に加えて、第１の転送モードはアイソクロナス転送モードであり、第２の転送モードはエイシンクロナス転送モードである。
【発明の効果】
【００７２】
請求項１〜３７の発明によれば、第１の転送データと第２の転送データとをそれぞれ別々の格納メモリに格納しそれぞれ別々のインタフェースで転送するようにしたので、連続転送及びリアルタイム転送が確保されリアリティのある動画等の再生を保証することができる。
【発明を実施するための最良の形態】
【００７３】
（第１実施の形態）
図１は、シリアルインタフェースの一つであるIEEE1394に準拠したシステム構成を示す。図１において、パーソナルコンピュータ（以下、パソコンという）１、外部機器としてのデジタルＶＴＲ２、同じく外部機器としてのカラーページプリンタ３、及び、同じく外部機器としてのデジタルビデオカメラ４は、IEEE1394バス５を介して互いに接続されている。ホストコンピュータ１、デジタルＶＴＲ２、カラーページプリンタ３、及び、デジタルビデオカメラ４は、IEEE1394バスケーブル（以下、IEEE1394バスという）５を介して互いにIEEE1394に準拠したデータ転送を可能にするためのIEEE1394プロトコルコントローラがそれぞれ備えられている。
【００７４】
図２は、パソコン１に設けたIEEE1394に準拠したシステムの構成を説明するためのブロック回路を示す。パソコン１は、IEEE1394用プロトコルコントローラ（以下、ＩＰＣという）１１、内部装置としてのマイクロプロセッサユニット（以下、ＭＰＵという）１２、及び、内部装置としての２個の第１及び第２ＤＭＡ（Direct Memory Access）コントローラ１３，１４を備えている。ＩＰＣ１１、ＭＰＵ１２、第１ＤＭＡコントローラ（以下、第１ＤＭＡＣという）１３、及び、第２ＤＭＡコントローラ（以下、第２ＤＭＡＣという）１４は、それぞれ１チップの半導体集積回路装置（ＬＳＩ）にて形成されている。
【００７５】
ＩＰＣ１１は、ＭＰＵ１２、第１ＤＭＡＣ１３及び第２ＤＭＡＣ１４との間でデータの授受を行うようになっている。又、ＩＰＣ１１は、IEEE1394バス５を介して前記デジタルＶＴＲ２、カラーページプリンタ３、及び、デジタルビデオカメラ４に備えられたIEEE1394用プロトコルコントローラ（ＩＰＣ）と結ばれている。
【００７６】
図３は、ＩＰＣ１１の回路構成を説明するためのブロック回路を示す。ＩＰＣ１１は、物理層処理回路２０、リンク層処理回路２１、第１及び第２送信パケット処理回路２２ａ、２２ｂ、第１及び第２受信パケット処理回路２３ａ，２３ｂ、ＦＩＦＯよりなる第１〜第４格納メモリ（第１〜第４ＦＩＦＯ）２４ａ〜２４ｄ、制御内部レジスタ２５、第１及び第２の１３９４用インタフェース（以下、第１及び第２の１３９４用Ｉ／Ｆという）２６ａ，２６ｂ、アイソクロナスデータ送信用インタフェース（以下、Isoc送信用Ｉ／Ｆという）２７ａ、アイソクロナスデータ受信用インタフェース（以下、Isoc受信用Ｉ／Ｆという）２８ａ、エイシンクロナスデータ送信用インタフェース（以下、Asyn送信用Ｉ／Ｆという）２７ｂ、エイシンクロナスデータ受信用インタフェース（以下、Asyn受信用Ｉ／Ｆという）２８ｂ、及び、ＭＰＵインタフェース（以下、ＭＰＵＩ／Ｆという）２９を備えている。
【００７７】
第１の１３９４用Ｉ／Ｆ２６ａは、前記IEEE1394バス５を介して前記デジタルＶＴＲ２に接続されて、物理層処理回路２０とデジタルＶＴＲ２のＩＰＣとの間でアイソクロナス転送（Isoc転送）モードにおけるパケット（以下、Isocパケットという）３１と、エイシンクロナス転送（Asyn転送）モードにおけるパケット（以下、Asynパケットという）３２のやり取りを行う。第２の１３９４用Ｉ／Ｆ２６ｂは、前記IEEE1394バス５を介して前記カラーページプリンタ３に接続されて、物理層処理回路２０とカラーページプリンタ３のＩＰＣとの間でIsoc転送モードにおけるIsocパケット３１と、Asyn転送モードにおけるAsynパケット３２のやり取りを行う。
Isocパケット３１は、ヘッダ３１ａとアイソクロナスデータ（以下、Isocデータという）３１ｂとで構成されている。Asynパケット３２は、ヘッダ３２ａとエイシンクロナスデータ（以下、Asynデータという）３２ｂとで構成されている。
【００７８】
Isoc送信用Ｉ／Ｆ２７ａは、前記第１ＤＭＡＣ１３に接続され、第１ＤＭＡＣ１３からIsoc転送モードで送信するための転送データ（Isocパケット３１）を第１ＦＩＦＯ２４ａに渡す。Isoc受信用Ｉ／Ｆ２８ａは、前記第１ＤＭＡＣ１３に接続され、第２ＦＩＦＯ２４ｂに格納されたIsoc転送モードで受信した転送データ（Isocパケット３１）を第１ＤＭＡＣ１３に渡す。
【００７９】
Asyn送信用Ｉ／Ｆ２７ｂは、前記第２ＤＭＡＣ１４に接続され、第２ＤＭＡＣ１４からAsyn転送モードで送信するための転送データ（Asynパケット３２）を第３ＦＩＦＯ２４ｃに渡す。Asyn受信用Ｉ／Ｆ２８ｂは、前記第２ＤＭＡＣ１４に接続され、第４ＦＩＦＯ２４ｄに格納されたAsyn転送モードで受信した転送データ（Asynパケット３２）を第２ＤＭＡＣ１４に渡す。ＭＰＵＩ／Ｆ２９は、前記ＭＰＵ１２と接続され、該ＭＰＵ１２と制御内部レジスタ２５の間において各種のコマンドデータ等のやり取りを行う。
【００８０】
物理層処理回路２０は、第１及び第２の１３９４用Ｉ／Ｆ２６ａ，２６ｂが受信したIsocパケット３１及びAsynパケット３２を入力しリンク層処理回路２１に出力する。又、物理層処理回路２０は、リンク層処理回路２１から送信用のIsocパケット３１及び送信用のAsynパケット３２を入力する。そして、物理層処理回路２０は、該Isocパケット３１及びAsynパケット３２を第１又は第２の１３９４用Ｉ／Ｆ２６ａ，２６ｂを介してその送信先のデジタルＶＴＲ２、カラーページプリンタ３、又は、デジタルビデオカメラ４に送信する。
【００８１】
リンク層処理回路２１は、物理層処理回路２０から受信したIsocパケット３１及びAsynパケット３２を入力する。リンク層処理回路２１は、パケット３１，３２の先頭に付したヘッダ３１ａ，３２ａの内容に基づいて自身（パソコン１）宛のパケットかどうか判断し、自身宛のパケットであれば該パケット３１，３２を第１又は第２受信パケット処理回路２３ａ，２３ｂに供給する。又、自身宛のパケットでない場合、リンク層処理回路２１は、該パケット３１，３２を物理層処理回路２０をび第１又は第２の１３９４用Ｉ／Ｆ２６ａ，２６ｂを介してその送信先のデジタルＶＴＲ２、カラーページプリンタ３、又は、デジタルビデオカメラ４に送信する。
【００８２】
リンク層処理回路２１は、受信した自身宛のパケットがIsocパケット３１かAsynパケット３２かを該パケット３１，３２に付加されたヘッダの内容から判断する。そして、リンク層処理回路２１は、受信したパケットがIsocパケット３１の場合には該Isocパケット３１を第１受信パケット処理回路２３ａに供給する。受信したパケットがAsynパケット３２の場合には、リンク層処理回路２１は該Asynパケット３２を第２受信パケット処理回路２３ｂに供給する。
【００８３】
又、リンク層処理回路２１は、第１送信パケット処理回路２２ａから送信用のIsocパケット３１が供給されるとともに、第２送信パケット処理回路２２ｂから送信用のAsynパケット３２が供給される。
【００８４】
第１受信パケット処理回路２３ａは、リンク層処理回路２１から受信したIsocパケット３１が供給される。第１受信パケット処理回路２３ａは、受信したIsocパケット３１について誤り訂正のチェック処理を行う。つまり、本実施の形態では、Isocパケット３１のヘッダ３１ａと、Isocデータ３１ｂについてそれぞれ別々に誤り訂正のための処理を行う。第１受信パケット処理回路２３ａは、誤り訂正処理したIsocパケット３１を第２ＦＩＦＯ２４ｂに供給する。
【００８５】
第２ＦＩＦＯ２４ｂは、誤り訂正処理された確実なIsocパケット３１を入力し、入力された順に次段のIsoc受信用Ｉ／Ｆ２８ａに出力する。Isoc受信用Ｉ／Ｆ２８ａは、ヘッダ３１ａとIsocデータ３１ｂなるIsocパケット３１を前記したように第１ＤＭＡＣ１３に渡す。
【００８６】
第２受信パケット処理回路２３ｂは、リンク層処理回路２１から受信したAsynパケット３２が供給される。第２受信パケット処理回路２３ｂは、受信したAsynパケット３２について誤り訂正のチェック処理を行う。そして、前記と同様に、Asynパケット３２のヘッダ３２ａと、Asynデータ３２ｂについてそれぞれ別々に誤り訂正のための処理を行う。第２受信パケット処理回路２３ｂは、誤り訂正処理したAsynパケット３２を第４ＦＩＦＯ２４ｄに供給する。
【００８７】
第４ＦＩＦＯ２４ｄは、誤り訂正処理された確実なAsynパケット３２を入力し、入力された順に次段のAsyn受信用Ｉ／Ｆ２８ｂに出力する。Asyn受信用Ｉ／Ｆ２８ｂは、ヘッダ３２ａとAsynデータ３２ｂなるAsynパケット３２を前記したように第２ＤＭＡＣ１４に渡す。
【００８８】
第１ＦＩＦＯ２４ａは、前記Isoc送信用Ｉ／Ｆ２７ａを介して前記第１ＤＭＡＣ１３からIsoc転送モードで送信するための送信用のIsocパケット３１を入力し、入力した順に前記第１送信パケット処理回路２２ａに供給する。第１送信パケット処理回路２２ａは、順次入力されてくるIsocパケット３１について誤り訂正符号を生成する。つまり、本実施の形態では、Isocパケット３１のヘッダ３１ａと、Isocデータ３１ｂについてそれぞれ別々に誤り訂正符号を生成付加する処理を行う。第１送信パケット処理回路２２ａは、ヘッダ３１ａ及びIsocデータ３１ｂに対してそれぞれ生成した誤り訂正符号を付加したIsocパケット３１を前記リンク層処理回路２１に供給する。
【００８９】
第３ＦＩＦＯ２４ｃは、前記Asyn送信用Ｉ／Ｆ２７ｂを介して前記第２ＤＭＡＣ１４からAsyn転送モードで送信するための送信用のAsynパケット３２を入力し、入力した順に前記第２送信パケット処理回路２２ｂに供給する。第２送信パケット処理回路２２ｂは、順次入力されてくるAsynパケット３２について誤り訂正符号を生成する。そして、前記と同様に、Asynパケット３２のヘッダ３２ａと、Asynデータ３２ｂについてそれぞれ別々に誤り訂正符号を生成付加する処理を行う。第２送信パケット処理回路２２ｂは、ヘッダ３２ａ及びAsynデータ３２ｂに対してそれぞれ生成した誤り訂正符号を付加したAsynパケット３２を前記リンク層処理回路２１に供給する。
【００９０】
前記制御内部レジスタ２５は、ＭＰＵＩ／Ｆ２９とリンク層処理回路２１との間に設けられている。制御内部レジスタ２５は、前記ＭＰＵ１２とＩＰＣ１１との間で行われる各種コマンド等の制御データ３３が一時記憶される。そして、ＭＰＵＩ／Ｆ２９を介して入力されるＭＰＵ１２からの制御データ３３は、リンク層処理回路２１にて読み出され転送制御処理のための制御動作をＩＰＣ１１に実行させる。又、リンク層処理回路２１からの制御データは、ＭＰＵ１２にて読み出され転送制御処理のための制御動作をＭＰＵ１２に実行させる。
【００９１】
次に、上記のように構成したＩＰＣ１１の作用について説明する。
説明の便宜上、図４に示す時系列にて送信用及び受信用のパケット３１，３２が発生する場合について説明する。今、最初のIsocサイクルにおいて、最初に発生する受信用のIsocパケット３１は、第１の１３９４用Ｉ／Ｆ２６ａ及び物理層処理回路２０を介してリンク層処理回路２１に供給される。受信用のIsocパケット３１は、リンク層処理回路２１にて該パケットのヘッダ３１ａからIsoc転送モードのIsocパケット３１と判断されて、第１受信パケット処理回路２３ａに供給される。第１受信パケット処理回路２３ａに供給されたIsocパケット３１は、誤り訂正のチェック処理が行われた後に第２ＦＩＦＯ２４ｂに供給される。そして、第２ＦＩＦＯ２４ｂに格納されたIsocパケット３１はIsoc受信用Ｉ／Ｆ２８ａを介して第１ＤＭＡＣ１３に供給される。
【００９２】
最初のIsocサイクルにおいて、前記受信用のIsocパケット３１の後に発生する送信用のIsocパケット３１は、第１ＤＭＡＣ１３からIsoc送信用Ｉ／Ｆ２７ａ及び第１ＦＩＦＯ２４ａを介して第１送信パケット処理回路２２ａに供給される。第１送信パケット処理回路２２ａに供給された送信用のIsocパケット３１は、該パケット３１のヘッダ３１ａ及びIsocデータ３１ｂに対してそれぞれ生成した誤り訂正符号が付加されてリンク層処理回路２１に供給される。リンク層処理回路２１に供給された送信用のIsocパケット３１は、Isoc転送モードで送信することを規定するヘッダが付加されて物理層処理回路２０に供給される。物理層処理回路２０に供給された送信用のIsocパケット３１は、送信先、例えばカラーページプリンタ３に第２の１３９４用Ｉ／Ｆ２６ｂを介して送信される。
【００９３】
最初のIsocサイクルにおいて、前記送信用のIsocパケット３１の後に発生する受信用のAsynパケット３２は、第１の１３９４用Ｉ／Ｆ２６ａ及び物理層処理回路２０を介してリンク層処理回路２１に供給される。受信用のAsynパケット３２は、リンク層処理回路２１にて該パケットのヘッダ３２ａからAsyn転送モードのAsynパケット３２と判断されて、第２受信パケット処理回路２３ｂに供給される。第２受信パケット処理回路２３ｂに供給されたAsynパケット３２は、誤り訂正のチェック処理が行われた後に第４ＦＩＦＯ２４ｄに供給される。そして、第４ＦＩＦＯ２４ｄに格納されたAsynパケット３２はAsyn受信用Ｉ／Ｆ２ｂを介して第２ＤＭＡＣ１４に供給される。
【００９４】
最初のIsocサイクルが終了し次のIsocサイクルになると、最初に受信用のIsocパケット３１が、第１の１３９４用Ｉ／Ｆ２６ａ及び物理層処理回路２０を介してリンク層処理回路２１に供給される。この受信用のIsocパケット３１は、先のIsocサイクルのIsocパケット３１と同様に、リンク層処理回路２１にてIsoc転送モードのIsocパケット３１と判断されて、第１受信パケット処理回路２３ａに供給される。該Isocパケット３１は、第１受信パケット処理回路２３ａにて誤り訂正のチェック処理が行われた後に第２ＦＩＦＯ２４ｂに供給される。そして、第２ＦＩＦＯ２４ｂに格納されたIsocパケット３１は、Isoc受信用Ｉ／Ｆ２８ａを介して第１ＤＭＡＣ１３に供給される。
【００９５】
このIsocサイクルにおいて、前記受信用のIsocパケット３１の後に発生する送信用のIsocパケット３１は、先のIsocサイクルの場合と同様に、第１ＤＭＡＣ１３からIsoc送信用Ｉ／Ｆ２７ａ及び第１ＦＩＦＯ２４ａを介して第１送信パケット処理回路２２ａに供給される。送信用のIsocパケット３１は、第１送信パケット処理回路２２ａにて誤り訂正符号が付加されてリンク層処理回路２１に供給される。又、送信用のIsocパケット３１は、第１送信パケット処理回路２２ａにてIsoc転送モードで送信することを規定するヘッダが付加されてリンク層処理回路２１を介して物理層処理回路２０に供給される。物理層処理回路２０に供給された送信用のIsocパケット３１は、送信先、例えばカラーページプリンタ３に第２の１３９４用Ｉ／Ｆ２６ｂを介して送信される。
【００９６】
このIsocサイクルにおいて、前記送信用のIsocパケット３１の後に発生する送信用のAsynパケット３２は、第２ＤＭＡＣ１４からAsyn送信用Ｉ／Ｆ２７ｂ及び第３ＦＩＦＯ２４ｃを介して第２送信パケット処理回路２２ｂに供給される。送信用のAsynパケット３２は、第２送信パケット処理回路２２ｂにて誤り訂正符号が付加されてリンク層処理回路２１に供給される。送信用のAsynパケット３２は、第２送信パケット処理回路２２ｂにてAsyn転送モードで送信することを規定するヘッダが付加されてリンク層処理回路２１を介して物理層処理回路２０に供給される。物理層処理回路２０に供給された送信用のAsynパケット３２は、送信先、例えばカラーページプリンタ３に第２の１３９４用Ｉ／Ｆ２６ｂを介して送信される。
【００９７】
次に、上記のように構成したＩＰＣ１１の特徴を以下に述べる。
（１）本実施の形態において、Isoc転送モードの転送データ（Isocパケット３１）を格納する格納メモリ（第１及び第２ＦＩＦＯ２４ａ，２４ｂ）とAsyn転送モードの転送データ（Asynパケット３２）を格納する格納メモリ（第３及び第４ＦＩＦＯ２４ｃ、２４ｄ）をそれぞれ別々設けた。又、Isoc転送モードの転送データ（Isocパケット３１）を入出力するインタフェース（Isoc送信及び受信用インタフェース２７ａ、２８ａ）とAsyn転送モードの転送データ（Asynパケット３２）を入出力するインタフェース（Asyn送信及び受信用インタフェース２７ｂ，２８ｂ）をそれぞれ別々設けた。
【００９８】
そして、Isoc転送モードで転送されるIsocパケット３１とAsyn転送モードで転送されるAsynパケット３２をそれぞれ別々の格納メモリに格納し、それぞれ別々のインタフェースに入出力するようにした。従って、例えば、各Isocサイクル毎に転送されてくる各受信用のIsocパケット３１は、各Isocサイクル中の余った時間にAsyn転送モードで転送された受信用のAsynパケット３２が存在しても、Asynパケット３２の転送動作によって中断されることなく連続してIsoc受信用Ｉ／Ｆ２８ａから第１ＤＭＡＣ１３に転送することができる。その結果、連続性が要求される動画等の画像データを転送するIsocパケット３１は、従来に比べさらに連続転送及びリアルタイム転送が確保されリアリティのある動画の再生を保証することができる。
【００９９】
（２）又、本実施の形態では、送信用のIsocパケット３１を第１ＦＩＦＯ２４ａに、受信用のIsocパケット３１を第２ＦＩＦＯ２４ｂにそれぞれ別々に格納し、第１ＤＭＡＣ１３に対して送信用のIsocパケット３１を転送するためのIsoc送信用Ｉ／Ｆ２７ａと受信用のIsocパケット３１を転送するためのIsoc受信用Ｉ／Ｆ２８ａを設けた。
【０１００】
そして、Isoc転送モードで転送される送信用のIsocパケット３１と受信用のIsocパケット３２は、第１ＤＭＡＣ１３に対してそれぞれ別々に転送される。従って、各Isocサイクル毎に転送されてくる各受信用のIsocパケット３１は、送信用のIsocパケット３１と受信用のIsocパケット３１の転送が混在しても、Isoc受信用Ｉ／Ｆ２８ａから第１ＤＭＡＣ１３に転送することができる。その結果、連続性が要求される動画等の画像データを転送するIsocパケット３１は、より連続転送及びリアルタイム転送が確保されリアリティのある動画の再生を保証することができる。
【０１０１】
（３）さらに、本実施の形態では、図４に示すように、ＭＰＵ１２との間で行われるコントローラ制御処理のためのコマンド等の制御データ３３の授受は、ＭＰＵＩ／Ｆ２９を介して行なわれる。従って、コントローラ制御処理のためのコマンド等の制御データ３３の授受が行なわれていても、制限を受けることなくIsocパケット３１を転送することができる。
【０１０２】
（４）さらに又、本実施の形態では、送信用のAsynパケット３２を第３ＦＩＦＯ２４ｃに、受信用のAsynパケット３２を第４ＦＩＦＯ２４ｄにそれぞれ別々に格納し、第２ＤＭＡＣ１４に対して送信用のAsynパケット３２を転送するためのAsyn送信用Ｉ／Ｆ２７ｂと受信用のAsynパケット３２を転送するためのAsyn受信用Ｉ／Ｆ２８ｂを設けた。
【０１０３】
そして、送信用のAsynパケット３２と受信用のAsynパケット３２は、第２ＤＭＡＣ１４に対してそれぞれ別々に転送される。従って、送信用のAsynパケット３２と受信用のAsynパケット３２の転送が混在しても、それぞのAsynパケット３２の転送は、連続して転送することができる。
【０１０４】
（第２実施の形態）
本実施の形態は、第１の実施の形態で示したＩＰＣ１１を変更したものである。従って、ＩＰＣ１１についてのみ説明する。図５は、本実施の形態のＩＰＣ１１の回路構成を説明するためのブロック回路を示す。尚、第１実施の形態と同じ構成について符号を同じにしてその詳細を省略する。
【０１０５】
ＩＰＣ１１は、物理層処理回路２０、第１及び第２の１３９４用Ｉ／Ｆ２６ａ，２６ｂ、リンク層処理回路３６、Isocパケット処理回路３７ａ、Asynパケット処理回路３７ｂ、Isoc転送用ＦＩＦＯ３８ａ、Asyn転送用ＦＩＦＯ３８ｂ、第１ＤＭＡインタフェース（第１ＤＭＡＩ／Ｆ）３９ａ、第２ＤＭＡインタフェース（第２ＤＭＡＩ／Ｆ）３９ｂ、制御内部レジスタ２５、及び、ＭＰＵＩ／Ｆ２９を備えている。
【０１０６】
第１ＤＭＡＩ／Ｆ３９ａは、第１ＤＭＡＣ１３と結ばれている。そして、第１ＤＭＡＩ／Ｆ３９ａは、第１ＤＭＡＣ１３との間で送信用及び受信用のIsocパケット３１の転送を行う。つまり、本実施の形態では、前記した第１実施の形態で説明したように、送信用のIsocパケット３１のための専用のIsoc送信用Ｉ／Ｆ２７ａと受信用のIsocパケット３１のための専用のI soc受信用Ｉ／Ｆ２８ａをそれぞれ別々に設けず、送信及び受信用のIsocパケット３１の第１ＤＭＡＣ１３との間の転送を１つの第１ＤＭＡＩ／Ｆ３９ａが行う。従って、前記第１実施の形態の第１ＤＭＡＣ１３がIsoc送信用Ｉ／Ｆ２７ａとIsoc受信用Ｉ／Ｆ２８ａにそれぞれ対応したインタフェースを備えているが、本実施の形態の第１ＤＭＡＣ１３では、第１ＤＭＡＩ／Ｆ３９ａに対応した１つのインタフェースが備えられているだけである。
【０１０７】
Isoc転送用ＦＩＦＯ３８ａは、送信用及び受信用のIsocパケット３１が格納される。Isoc転送用ＦＩＦＯ３８ａは、第１ＤＭＡＩ／Ｆ３９ａからの送信用のIsocパケット３１が入力されると、その入力された順に該パケットのデータをIsoc転送用パケット処理回路３８ａに供給する。Isoc転送用ＦＩＦＯ３８ａはIsocパケット処理回路３７ａからの受信用のIsocパケット３１が入力されると、その入力された順に該パケットのデータを第１ＤＭＡＩ／Ｆ３９ａに供給する。つまり、本実施の形態では、前記した第１実施の形態で説明したように、送信用のIsocパケット３１を格納するための専用の第１ＦＩＦＯ２４ａと受信用のIs ocパケット３１を格納するための専用の第２ＦＩＦＯ２４ｂをそれぞれ別々に設けず、１つのIsoc転送用ＦＩＦＯ３８ａが送信及び受信用のIsocパケット３１を格納する。従って、Isoc転送用ＦＩＦＯ３８ａは、受信用と送信用のIsocパケット３１のデータのいずれか一方のデータを格納し転送している時、他方のデータの格納はできない。
【０１０８】
Isocパケット処理回路３７ａは、送信用及び受信用のIsocパケット３１が供給される。Isocパケット処理回路３７ａは、送信用Isocパケット３１に対して誤り訂正符号の生成及び受信用のIsocパケット３１に対して誤り訂正のチェックを行う。Isocパケット処理回路３７ａは、Isoc転送用ＦＩＦＯ３８ａからの送信用のIsocパケット３１が入力されると、該パケット３１について誤り訂正符号を生成する。つまり、Isocパケット処理回路３７ａは、Isocパケット３１のヘッダ３１ａと、Isocデータ３１ｂについてそれぞれ別々に誤り訂正符号を生成し付加してリンク層処理回路３６に出力する。又、Isocパケット処理回路３７ａは、リンク層処理回路３６からの受信用のIsocパケット３１が入力されると、該パケット３１について誤り訂正のチェック処理を行う。つまり、Isocパケット３７ａは、Isocパケット３１のヘッダ３１ａと、Isocデータ３１ｂについてそれぞれ別々に誤り訂正のための処理を行った後にIsoc転送用ＦＩＦＯ３８ａに出力する。
【０１０９】
第２ＤＭＡＩ／Ｆ３９ｂは、第２ＤＭＡＣ１４と結ばれている。そして、第２ＤＭＡＩ／Ｆ３９ｂは、第２ＤＭＡＣ１４との間で送信用及び受信用のAsynパケット３２の転送を行う。つまり、本実施の形態では、前記した第１実施の形態で説明したように、送信用のAsynパケット３２のための専用のAs yn送信用Ｉ／Ｆ２７ｂと受信用のAsynパケット３２のための専用のAsyn受信用Ｉ／Ｆ２８ｂをそれぞれ別々に設けず、送信及び受信用のAsynパケット３２の第２ＤＭＡＣ１４との間の転送を１つの第２ＤＭＡＩ／Ｆ３９ｂが行う。従って、前記第１実施の形態の第２ＤＭＡＣ１４がAsyn送信用Ｉ／Ｆ２７ｂとAsyn受信用Ｉ／Ｆ２８ｂにそれぞれ対応したインタフェースを備えているが、本実施の形態の第２ＤＭＡＣ１４では、第２ＤＭＡＩ／Ｆ３９ｂに対応した１つのインタフェースが備えられているだけである。
【０１１０】
Asyn転送用ＦＩＦＯ３８ｂは、送信用及び受信用のAsynパケット３２が格納される。Asyn転送用ＦＩＦＯ３８ｂは、第２ＤＭＡＩ／Ｆ３９ｂからの送信用のAsynパケット３２が入力されると、その入力された順に該パケットのデータをAsyn転送用パケット処理回路３８ｂに供給する。Asyn転送用ＦＩＦＯ３８ｂは、Asynパケット処理回路３７ｂからの受信用のAsynパケット３２が入力されると、その入力された順に該パケットのデータを第２ＤＭＡＩ／Ｆ３９ｂに供給する。つまり、本実施の形態では、前記した第１実施の形態で説明したように、送信用のAs ynパケット３２を格納するための専用の第３ＦＩＦＯ２４ｃと受信用のAsynパケット３２を格納するための専用の第４ＦＩＦＯ２４ｄをそれぞれ別々に設けず、１つのAsyn転送用ＦＩＦＯ３８ｂが送信及び受信用のIsocパケット３２を格納する。従って、Asyn転送用ＦＩＦＯ３８ｂは、受信用と送信用のIsocパケット３２のデータのいずれか一方のデータを格納し転送している時、他方のデータの格納はできない。
【０１１１】
Asynパケット処理回路３７ｂは、送信用及び受信用のAsynパケット３２が供給される。Asynパケット処理回路３７ｂは、送信用のAsynパケット３２に対して誤り訂正符号の生成及び受信用のAsynパケット３２に対して誤り訂正のチェックを行う。Asynパケット処理回路３７ｂは、Asyn転送用ＦＩＦＯ３８ｂからの送信用のAsynパケット３２が入力されると、該パケット３２について誤り訂正符号を生成する。つまり、Asynパケット処理回路３７ｂは、Asynパケット３２のヘッダ３２ａと、Asynデータ３２ｂについてそれぞれ別々に誤り訂正符号を生成し付加してリンク層処理回路３６に出力する。又、Asynパケット処理回路３７ｂは、リンク層処理回路３６からの受信用のAsynパケット３２が入力されると、該パケット３２について誤り訂正のチェック処理を行う。つまり、Asynパケット３７ｂは、Asynパケット３２のヘッダ３２ａと、Asynデータ３２ｂについてそれぞれ別々に誤り訂正のための処理を行った後にAsyn転送用ＦＩＦＯ３８ｂに出力する。
【０１１２】
次に、上記のように構成したＩＰＣ１１の作用について説明する。
説明の便宜上、図６に示す時系列にて受信用のIsocパケット３１と受信用のAsynパケット３２が発生する場合について説明する。今、最初のIsocサイクルにおいて、最初の受信用のIsocパケット３１は、第１の１３９４用Ｉ／Ｆ２６ａ及び物理層処理回路２０を介してリンク層処理回路３６に供給される。該Isocパケット３１は、リンク層処理回路３６にて該パケットのヘッダからIsoc転送モードのIsocパケット３１と判断されて、Isocパケット処理回路３７ａに供給される。Isocパケット３１は、該Isocパケット処理回路３７ａにて誤り訂正のためのチェック処理が行われた後にIsoc転送用ＦＩＦＯ３８ａに供給される。Isoc転送用ＦＩＦＯ３８ａに供給されたIsocパケット３１は、第１ＤＭＡＩ／Ｆ３９ａを介して第１ＤＭＡＣ１３に供給される。
【０１１３】
続いて、この最初のIsocサイクルにおいて、前記Isocパケット３１の後に発生するAsynパケット３２は、第１の１３９４用Ｉ／Ｆ２６ａ及び物理層処理回路２０を介してリンク層処理回路３６に供給される。該Asynパケット３２は、リンク層処理回路３６にて該パケットのヘッダからAsyn転送モードのAsynパケット３２と判断されて、Asynパケット処理回路３７ｂに供給される。Asynパケット３２は、該Asynパケット処理回路３７ｂにて誤り訂正のためのチェック処理が行われた後にAsyn転送用ＦＩＦＯ３８ｂに供給される。Asyn転送用ＦＩＦＯ３８ｂに供給されたAsynパケット３２は、第２ＤＭＡＩ／Ｆ３９ｂを介して第２ＤＭＡＣ１４に供給される。
【０１１４】
最初のIsocサイクルが終了し次のIsocサイクルになると、最初に発生した受信用のIsocパケット３１は、同様に、第１の１３９４用Ｉ／Ｆ２６ａ及び物理層処理回路２０を介してリンク層処理回路３６に供給される。該Isocパケット３１は、リンク層処理回路３６にてIsoc転送モードのIsocパケット３１と判断されて、Isocパケット処理回路３７ａに供給される。Isocパケット３１は、該Isocパケット処理回路３７ａにて誤り訂正のためのチェック処理が行われた後にIsoc転送用ＦＩＦＯ３８ａに供給される。Isoc転送用ＦＩＦＯ３８ａに供給されたIsocパケット３１は、第１ＤＭＡＩ／Ｆ３９ａを介して第１ＤＭＡＣ１３に供給される。
【０１１５】
次に、上記のように第２実施の形態で構成したＩＰＣ１１の特徴を以下に述べる。
（１）本実施の形態において、Isoc転送モードの転送データ（Isocパケット３１）を格納するIsoc転送用ＦＩＦＯ３８ａとAsyn転送モードの転送データ（Asynパケット３２）を格納するAsyn転送用ＦＩＦＯ３８ｂをそれぞれ別々設けた。又、Isoc転送モードの転送データ（Isocパケット３１）を入出力する第１ＤＭＡＩ／Ｆ３９ａとAsyn転送モードの転送データ（Asynパケット３２）を入出力する第２ＤＭＡＩ／Ｆ３９ｂをそれぞれ別々設けた。
【０１１６】
そして、Isoc転送モードで転送されるIsocパケット３１とAsyn転送モードで転送されるAsynパケット３２をそれぞれ別々の格納メモリ（ＦＩＦＯ３８ａ、３８ｂ）に格納し、それぞれ別々のインタフェース（ＤＭＡＩ／Ｆ３９ａ、３９ｂ）に入出力するようにした。従って、例えば、各Isocサイクル毎に転送されてくる各受信用のIsocパケット３１は、各Isocサイクル中の余った時間にAsyn転送モードで転送された受信用のAsynパケット３２が存在しても、Asynパケット３２の転送動作によって中断されることなく連続してIsoc受信用Ｉ／Ｆ２８ａから第１ＤＭＡＣ１３に転送することができる。その結果、連続性が要求される動画等の画像データを転送するIsocパケット３１は、従来に比べさらに連続転送及びリアルタイム転送が確保されリアリティのある動画の再生を保証することができる。
【０１１７】
（２）本実施の形態では、図６に示すように、ＭＰＵ１２との間で行われるコントローラ制御処理のためのコマンド等の制御データ３３の授受は、ＭＰＵＩ／Ｆ２９を介して行なわれる。従って、コントローラ制御処理のためのコマンド等の制御データ３３の授受が行なわれていても、制限を受けることなくIsocパケット３１を転送することができる。
【０１１８】
（第３実施の形態）
本実施の形態は、第２の実施の形態で示したＩＰＣ１１を変更したものである。従って、ＩＰＣ１１についてのみ説明する。図７は、本実施の形態のＩＰＣ１１の回路構成を説明するためのブロック回路を示す。尚、第２実施の形態と同じ構成について符号を同じにしてその詳細を省略する。
【０１１９】
ＩＰＣ１１は、物理層処理回路２０、第１及び第２の１３９４用Ｉ／Ｆ２６ａ，２６ｂ、リンク層処理回路３６、Isocパケット処理回路３７ａ、Asynパケット処理回路３７ｂ、Isoc転送用ＦＩＦＯ３８ａ、Asyn転送用ＦＩＦＯ３８ｂ、第１ＤＭＡインタフェース（第１ＤＭＡＩ／Ｆ）３９ａ、制御内部レジスタ２５、及び、ＭＰＵ・ＤＭＡインタフェース（ＭＰＵ・ＤＭＡＩ／Ｆ）４０を備えている。即ち、本実施の形態では、前記第２実施の形態の第２ＤＭＡＩ／Ｆ３９ｂとＭＰＵＩ／Ｆ２９を１つのＭＰＵ・ＤＭＡＩ／Ｆ４０で兼用したものである。従って、説明の便宜上、ＭＰＵ・ＤＭＡＩ／Ｆ４０についてのみ説明する。
【０１２０】
ＭＰＵ・ＤＭＡＩ／Ｆ４０は、第２ＤＭＡＣ１４とＭＰＵ１２とに結ばれている。ＭＰＵ・ＤＭＡＩ／Ｆ４０は、第２ＤＭＡＣ１４との間で送信用及び受信用のAsynパケット３２の転送を行う。又、ＭＰＵ・ＤＭＡＩ／Ｆ４０は、ＭＰＵ１２と制御内部レジスタ２５との間で制御データ３３の転送を行う。そして、ＭＰＵ・ＤＭＡＩ／Ｆ４０は、第２ＤＭＡＣ１４から送信用Asynパケット３２を受け取るとAsyn転送用ＦＩＦＯ３８ｂに転送し、Asyn転送用ＦＩＦＯ３８ｂから受信用のAsynパケット３２を受け取ると第２ＤＭＡＣ１４に転送を行う。又、ＭＰＵ・ＤＭＡＩ／Ｆ４０は、ＭＰＵ１２から制御データ３３を受け取ると制御内部レジスタ２５に転送し、制御内部レジスタ２５から受信用の制御データ３３を受け取るとＭＰＵ１２に転送を行う。
【０１２１】
次に、上記のように構成したＩＰＣ１１の作用について説明する。
説明の便宜上、図８に示す時系列にて受信用のIsocパケット３１と受信用のAsynパケット３２が発生する場合について説明する。今、最初のIsocサイクルにおいて、最初の受信用のIsocパケット３１は、第１の１３９４用Ｉ／Ｆ２６ａ及び物理層処理回路２０を介してリンク層処理回路３６に供給される。該Isocパケット３１は、第２実施の形態と同様に、リンク層処理回路３６、Isocパケット処理回路３７ａ、Isoc転送用ＦＩＦＯ３８ａ、及び、第１ＤＭＡＩ／Ｆ３９ａを介して第１ＤＭＡＣ１３に供給される。
【０１２２】
続いて、この最初のIsocサイクルにおいて、前記Isocパケット３１の後に発生するAsynパケット３２は、前記第２実施の形態と同様に、第１の１３９４用Ｉ／Ｆ２６ａ、物理層処理回路２０、及び、リンク層処理回路３６を介してAsynパケット処理回路３７ｂに供給される。Asynパケット３２は、該Asynパケット処理回路３７ｂにて誤り訂正のためのチェック処理が行われた後にＭＰＵ・ＤＭＡＩ／Ｆ４０に供給される。該Asynパケット３２は、ＭＰＵ・ＤＭＡＩ／Ｆ４０にてAsynパケット３２と判断されて第２ＤＭＡＣ１４に供給される。
【０１２３】
最初のIsocサイクルが終了し次のIsocサイクルになると、最初に発生した受信用のIsocパケット３１は、第２実施の形態の場合と同様に、第１の１３９４用Ｉ／Ｆ２６ａ、物理層処理回路２０、リンク層処理回路３６、Isocパケット処理回路３７ａ、Isoc転送用ＦＩＦＯ３８ａ、第１ＤＭＡＩ／Ｆ３９ａを介して第１ＤＭＡＣ１３に供給される。
【０１２４】
次に、上記のように第３実施の形態で構成したＩＰＣ１１の特徴を以下に述べる。
（１）本実施の形態において、Isoc転送モードの転送データ（Isocパケット３１）を格納するIsoc転送用ＦＩＦＯ３８ａとAsyn転送モードの転送データ（Asynパケット３２）を格納するAsyn転送用ＦＩＦＯ３８ｂをそれぞれ別々設けた。又、Isoc転送モードの転送データ（Isocパケット３１）を入出力する第１ＤＭＡＩ／Ｆ３９ａとAsyn転送モードの転送データ（Asynパケット３２）を入出力するＭＰＵ・ＤＭＡＩ／Ｆ４０をそれぞれ別々設けた。
【０１２５】
従って、第２実施の形態と同様に、例えば、各Isocサイクル毎に転送されてくる各受信用のIsocパケット３１は、各Isocサイクル中の余った時間にAsyn転送モードで転送された受信用のAsy nパケット３２が存在しても、Asynパケット３２の転送動作によって中断されることなく連続してIsoc受信用Ｉ／Ｆ２８ａから第１ＤＭＡＣ１３に転送することができる。その結果、連続性が要求される動画等の画像データを転送するIsocパケット３１は、従来に比べさらに連続転送及びリアルタイム転送が確保されリアリティのある動画の再生を保証することができる。
【０１２６】
（２）本実施の形態では、図８に示すように、ＭＰＵ１２との間で行われるコントローラ制御処理のためのコマンド等の制御データ３３の授受は、ＭＰＵ・ＤＭＡＩ／Ｆ４０を介して行なわれる。従って、コントローラ制御処理のためのコマンド等の制御データ３３の授受が行なわれていても、制限を受けることなくIsocパケット３１を転送することができる。
【０１２７】
（第４実施の形態）
本実施の形態は、第２の実施の形態で示したＩＰＣ１１において、リンク層処理回路３６と第１ＤＭＡＩ／Ｆ３９ａとの間、リンク層処理回路３６と第２ＤＭＡＩ／Ｆ３９ｂとの間を変更したものである。従って、説明の便宜上変更した部分について説明する。図９は、本実施の形態のＩＰＣ１１の要部回路構成を説明するためのブロック回路を示す。尚、第２実施の形態と同じ構成について符号を同じにしてその詳細を省略する。
【０１２８】
図９において、Isocパケット用処理回路は、誤り訂正生成回路（以下、ＣＲＣ生成回路という）４１ａ、誤り訂正チェック回路（以下、ＣＲＣチェック回路という）４１ｂ、Isocパケット生成部４２ａ、Isocパケット解析部４２ｂ、及び、インストラクション解析部４３とから構成されている。又、Isoc転送用ＦＩＦＯは、Isocヘッダ専用ＦＩＦＯ４４ａとIsocデータ専用ＦＩＦＯ４４ｂとから構成されている。
【０１２９】
ＣＲＣチェック回路４１ｂは、リンク層処理回路３６からの受信用のIsocパケット３１が供給される。ＣＲＣチェック回路４１ｂは、受信用のIsocパケット３１の誤り訂正の処理をヘッダ３１ａ及びIsocデータ３１ｂごとに行いその訂正符号を除去して、Isocパケット解析部４２ｂに受信用のIsocパケット３１のデータを供給する。該解析部４２ｂは、該Isocパケット３１を構成するヘッダ３１ａとIsocデータ３１ｂとに分離する。パケットのヘッダのバイト数は固定（８バイトであり、うち４バイトがヘッダ情報で残り４バイトが誤り訂正符号）であり、Isocデータのバイト数は、ヘッダ中のデータレングスを見ることによってわかる。そして、このバイト数をカウントすることにより分離処理が行われる。
【０１３０】
分離されたヘッダ３１ａは、Isocヘッダ専用ＦＩＦＯ４４ａに供給される。分離されたIsocデータ３１ｂは、Isocデータ専用ＦＩＦＯ４４ｂに供給される。従って、Isocヘッダ専用ＦＩＦＯ４４ａは、ヘッダ３１ａのみが格納され、Isocデータ専用ＦＩＦＯ４４ｂは、Isocデータ３１ｂのみが格納される。
【０１３１】
Isocヘッダ専用ＦＩＦＯ４４ａは、格納した分離されたヘッダ３１ａを入力した順に第１ＤＭＡＩ／Ｆ３９ａを介して順番に第１ＤＭＡＣ１３に転送する。Isocデータ専用ＦＩＦＯ４４ｂは、格納した分離されたIsocデータ３１ｂを入力した順に第１ＤＭＡＩ／Ｆ３９ａを介して順番に第１ＤＭＡＣ１３に転送する。従って、第１ＤＭＡＣ１３は、第１ＤＭＡＩ／Ｆ３９ａを介してIsocヘッダ専用ＦＩＦＯ４４ａからIsocヘッダ３１ａのみを入力し、該ヘッダ３１ａ中のトランザクションのタイプ、データ長、アドレス等に基づいて第１ＤＭＡＩ／Ｆ３９ａを介してIsocデータ専用ＦＩＦＯ４４ｂのIsocデータ３１ｂを入力することができる。
【０１３２】
又、前記Isocヘッダ専用ＦＩＦＯ４４ａは、第１ＤＭＡＩ／Ｆ３９ａを介して第１ＤＭＡＣ１３から転送されるIsocパケット３１に必要なヘッダ３１ａのみを格納し該ヘッダ３１ａをIsocパケット生成部４２ａに対して入力した順番に転送する。一方、前記Isocデータ専用ＦＩＦＯ４４ｂは、第１ＤＭＡＩ／Ｆ３９ａを介して第１ＤＭＡＣ１３から転送されるIsocパケット３１にて転送するIsocデータ３１ｂのみを格納し、該Isocデータ３１ｂをIsocパケット生成部４２ａに対して入力した順番に転送する。第１ＤＭＡＣ１３は、インストラクションを発行し、該インストラクションを第１ＤＭＡＩ／Ｆ３９ａを介してインストラクション解析部４３に出力する。インストラクション解析部４３は、このインストラクションを解析しIsocパケット３１を生成するに必要なデータをIsocパケット生成部４２ａに出力する。
【０１３３】
Isocパケット生成部４２ａは、インストラクション解析部４３からのインストラクションデータに基づいてIsocヘッダ専用ＦＩＦＯ４４ａからのヘッダ３１ａとIsocデータ専用ＦＩＦＯ４４ｂからのIsocデータ３１ｂとから送信用のIsocパケット３１を生成する。Isocパケット生成部４２ａは、生成した送信用のIsocパケット３１をＣＲＣ生成回路４１ａに供給される。ＣＲＣ生成回路４１ａはIsocパケット生成部４２ａからのIsocパケット３１のヘッダ３１ａとIsocデータ３１ｂについて誤り訂正符号を生成しその生成した誤り訂正符号をそれぞれヘッダ３１ａとIsocデータ３１ｂに付加する。誤り訂正符号が付加されたIsocパケット３１は、リンク層処理回路３６に供給される。
【０１３４】
一方、Asynパケット用処理回路は、誤り訂正生成回路（以下、ＣＲＣ生成回路という）４５ａ、誤り訂正チェック回路（以下、ＣＲＣチェック回路という）４５ｂ、Asynパケット生成部４６ａ、Asynパケット解析部４６ｂ、及び、インストラクション解析部４７とから構成されている。又、Asyn転送用ＦＩＦＯは、Asynヘッダ専用ＦＩＦＯ４８ａとAsynデータ専用ＦＩＦＯ４８ｂとから構成されている。
【０１３５】
ＣＲＣチェック回路４５ｂは、リンク層処理回路３６からの受信用のAsynパケット３２が供給される。ＣＲＣチェック回路４５ｂは、受信用のAsynパケット３２の誤り訂正の処理をヘッダ３２ａ及びAsynデータ３２ｂごとに行いその訂正符号を除去して、Asynパケット解析部４６ｂに受信用のAsynパケット３２のデータを供給する。該解析部４６ｂは、該Asynパケット３２を構成するヘッダ３２ａとAsynデータ３２ｂとに分離する。パケットのヘッダのバイト数は固定（８バイトであり、うち４バイトがヘッダ情報で残り４バイトが誤り訂正符号）であり、Asynデータのバイト数はヘッダ中のトランザクションコードを見ることによってわかる。そして、このバイト数をカウントすることにより分離処理が行われる。
【０１３６】
分離されたヘッダ３２ａは、Asynヘッダ専用ＦＩＦＯ４８ａに供給される。分離されたAsynデータ３２ｂは、Asynデータ専用ＦＩＦＯ４８ｂに供給される。従って、Asynヘッダ専用ＦＩＦＯ４８ａは、ヘッダ３２ａのみが格納され、Asynデータ専用ＦＩＦＯ４８ｂは、Asynデータ３２ｂのみが格納される。
【０１３７】
Asynヘッダ専用ＦＩＦＯ４８ａは、格納した分離されたヘッダ３２ａを入力した順に第２ＤＭＡＩ／Ｆ３９ｂを介して順番に第２ＤＭＡＣ１４に転送する。Asynデータ専用ＦＩＦＯ４８ｂは、格納した分離されたAsynデータ３２ｂを入力した順に第２ＤＭＡＩ／Ｆ３９ｂを介して順番に第２ＤＭＡＣ１４に転送する。従って、第２ＤＭＡＣ１４は、第２ＤＭＡＩ／Ｆ３９ｂを介してAsynヘッダ専用ＦＩＦＯ４８ａからAsynヘッダ３２ａのみを入力し、該ヘッダ３２ａ中のトランザクションのタイプ、データ長、アドレス等に基づいて第２ＤＭＡＩ／Ｆ３９ｂを介してAsynデータ専用ＦＩＦＯ４８ｂのAsynデータ３２ｂを入力することができる。
【０１３８】
又、前記Asynヘッダ専用ＦＩＦＯ４８ａは、第２ＤＭＡＩ／Ｆ３９ｂを介して第２ＤＭＡＣ１４から転送されるAsynパケット３２に必要なヘッダ３２ａのみを格納し該ヘッダ３２ａをAsynパケット生成部４６ａに対して入力した順番に転送する。一方、前記Asynデータ専用ＦＩＦＯ４８ｂは、第２ＤＭＡＩ／Ｆ３９ｂを介して第２ＤＭＡＣ１４から転送されるAsynパケット３２にて転送するAsynデータ３２ｂのみを格納し、該Asynデータ３２ｂをAsynパケット生成部４６ａに対して入力した順番に転送する。第２ＤＭＡＣ１４は、インストラクションを発行し、該インストラクションを第２ＤＭＡＩ／Ｆ３９ｂを介してインストラクション解析部４７に出力する。インストラクション解析部４７は、このインストラクションを解析しAsynパケット３２を生成するに必要なデータをAsynパケット生成部４６ａに出力する。
【０１３９】
Asynパケット生成部４６ａは、インストラクション解析部４７からのインストラクションデータに基づいてAsynヘッダ専用ＦＩＦＯ４８ａからのヘッダ３２ａとAsynデータ専用ＦＩＦＯ４８ｂからのAsynデータ３２ｂとから送信用のAsynパケット３２を生成する。Asynパケット生成部４６ａは、生成した送信用のAsynパケット３２をＣＲＣ生成回路４５ａに供給される。ＣＲＣ生成回路４５ａは、Asynパケット生成部４６ａからのAsynパケット３２のヘッダ３２ａとAsynデータ３２ｂについて誤り訂正符号を生成し、その生成した誤り訂正符号をそれぞれヘッダ３２ａとAsynデータ３２ｂに付加する。誤り訂正符号が付加されたAsynパケット３２は、前記リンク層処理回路３６に供給される。
【０１４０】
次に、上記のように構成したＩＰＣ１１の作用について説明する。
今、画像データが複数の受信用のIsocパケット３１となって各Isocサイクル毎に発生すると、該Isocパケット３１ａは順次ＣＲＣチェック回路４１ｂにリンク層処理回路３６から供給される。各Isocパケット３１は、ＣＲＣチェック回路４１ｂにてヘッダ３１ａ及びIsocデータ３１ｂごとに誤り訂正の処理を行った後に該訂正符号が除去されてIsocパケット解析部４２ｂに供給される。各Isocパケット３１は、解析部４２ｂにてIsocパケット３１を構成するヘッダ３１ａとIsocデータ３１ｂとに分離し、ヘッダ３１ａをIsocヘッダ専用ＦＩＦＯ４４ａを供給し、Isocデータ３１ｂをIsocデータ専用ＦＩＦＯ４４ｂに供給する。
【０１４１】
Isocヘッダ専用ＦＩＦＯ４４ａに格納された各Isocパケット３１のヘッダ３１ａは、第１ＤＭＡＩ／Ｆ３９ａを介して順番に第１ＤＭＡＣ１３にて読み出される。第１ＤＭＡＣ１３は、前記ヘッダ３１ａ中のトランザクションのタイプ、データ長、アドレス等に基づいて第１ＤＭＡＩ／Ｆ３９ａを介してIsocデータ専用ＦＩＦＯ４４ｂの各Isocパケット３１のIsocデータ３１ｂを順番に読み出す。そして、第１ＤＭＡＣ１３は、Isocデータ専用ＦＩＦＯ４４ｂから連続して読み出した各パケット３１のIsocデータ３１ｂを１つの画像データとしてデータ処理を行う。
【０１４２】
次に、画像データが複数の送信用のIsocデータ３１となって第１ＤＭＡＣ１３から出力されると、送信用の各Isocデータ３１は、第１ＤＭＡＩ／Ｆ３９ａを介して前記Isocデータ専用ＦＩＦＯ４４ｂを介して格納される。一方、第１ＤＭＡＣ１３は、第１ＤＭＡＩ／Ｆ３９ａを介して前記Isocヘッダ専用ＦＩＦＯ４４ａに第１ＤＭＡＣ１３から転送されたIsocデータ３１ａをIsocパケット３１にするのに必要なヘッダ３１ａを格納する。さらに、第１ＤＭＡＣ１３は、第１ＤＭＡＩ／Ｆ３９ａを介してインストラクションをインストラクション解析部４３に出力する。インストラクション解析部４３は、インストラクションに基づいてIsocパケット３１を生成するに必要なデータをIsocパケット生成部４２ａに出力する。
【０１４３】
Isocパケット生成部４２ａは、このインストラクションデータに基づいてIsocヘッダ専用ＦＩＦＯ４４ａからのヘッダ３１ａとIsocデータ専用ＦＩＦＯ４４ｂからのIsocデータ３１ｂとから送信用のIsocパケット３１を生成する。Isocパケット生成部４２ａにて生成した送信用のIsocパケット３１は、ＣＲＣ生成回路４１ａに供給される。送信用のIsocパケット３１は、ＣＲＣ生成回路４１ａにてヘッダ３１ａとIsocデータ３１ｂに誤り訂正符号が付加されてリンク層処理回路３６に供給される。
【０１４４】
尚、受信用のAsynパケット３２も、前記した受信用のIsocパケット３１と同様に、ＣＲＣチェック回路４５ｂ、Asynパケット解析部４６ｂ、Asynヘッダ専用ＦＩＦＯ４８ａ、及び、Asynデータ専用ＦＩＦＯ４８ｂが動作して、Asynパケット３２のAsynデータ３２ｂは、第２ＤＭＡＣ１４に供給される。
【０１４５】
又、第２ＤＭＡＣ１４から出力されるAsynデータ３２ｂは、前記した受信用のIsocデータ３１ｂと同様に、ＣＲＣ生成回路４５ａ、Asynパケット生成部４６ａ、Asynヘッダ専用ＦＩＦＯ４８ａ、及び、Asynデータ専用ＦＩＦＯ４８ｂが動作してAsynパケット３２が生成される。
【０１４６】
次に、上記のように第４実施の形態で構成したＩＰＣ１１の特徴を以下に述べる。
（１）本実施の形態において、受信用のIsocパケット３１をヘッダ３１ａとIsocデータ３１ｂとに分離し、ヘッダ３１ａをIsocヘッダ専用ＦＩＦＯ４４ａにIsocデータ３１ｂをIsocデータ専用ＦＩＦＯ４４ｂにそれぞれ格納するようにした。そして、第１ＤＭＡＣ１３は、Isocヘッダ専用ＦＩＦＯ４４ａの各Isocパケット３１のヘッダ３１ａ中のトランザクションのタイプ、データ長、アドレス等を読み出す。第１ＤＭＡＣ１３は、該トランザクションのタイプ、データ長、アドレス等に基づいて第１ＤＭＡＩ／Ｆ３９ａを介してIsocデータ専用ＦＩＦＯ４４ｂの各Isocパケット３１のIsocデータ３１ｂを順番に読み出すようにした。
【０１４７】
従って、第１ＤＭＡＣ１３は、各パケット３１のIsocデータ３１ｂがIsocデータ専用ＦＩＦＯ４４ｂから連続して読み出されるため、各Isocデータ３１ｂを１つの画像データとして合成する処理する時、従来のようにヘッダ３１ａを除去して合成する処理を行う。従って、従来のようにヘッダ３１ａを除去する処理がないため、第１ＤＭＡＣ１３は、その分だけ負荷が軽減されるとともに合成処理動作の時間が短縮される。その結果、連続性が要求される動画等の画像データを転送するIsocパケット３１は、連続転送及びリアルタイム転送が確保されリアリティのある動画の再生を保証することができる。
【０１４８】
第２ＤＭＡＣ１４も同様に、各パケット３２のAsynデータ３２ｂがAsynデータ専用ＦＩＦＯ４８ｂから連続して読み出されたため、その分だけ負荷が軽減される。
（２）本実施の形態において、送信用のIsocデータ３１ｂをIsocデータ専用ＦＩＦＯ４４ｂに、Isocパケット３１のためのヘッダ３１ａをIsocヘッダ専用ＦＩＦＯ４４ａにそれぞれ格納するようにした。第１ＤＭＡＣ１３は、送信用のIsocデータ３１ａをIsocパケット３１にするためのインストラクションをインストラクション解析部４３に出力する。インストラクション解析部４３は、Isocパケット３１を生成するに必要なデータをIsocパケット生成部４２ａに出力する。Isocパケット生成部４２ａは、インストラクションデータに基づいてIsocヘッダ専用ＦＩＦＯ４４ａのヘッダ３１ａとIsocデータ専用ＦＩＦＯ４４ｂのIsocデータ３１ｂとから送信用のIsocパケット３１を生成する。ＣＲＣ生成回路４１ａは、Isocパケット生成部４２ａにて生成した送信用のIsocパケット３１に誤り訂正符号を付加してリンク層処理回路３６に供給するようにした。従って、第１ＤＭＡＣ１３は、ＩＰＣ１１にてIsocデータ３１ｂのパケット３１を生成するようにしたので、その分だけ負荷が軽減される。
【０１４９】
第２ＤＭＡＣ１４も同様に、ＩＰＣ１１にてAsynデータ３２ｂのパケット３２を生成するようにしたので、その分だけ負荷が軽減される。
（第５実施の形態）
図１０は、第５の実施の形態のＩＰＣ１１の回路構成を示すブロック回路を示す。ＩＰＣ１１は、IEEE1394用インタフェース（IEEE1394用Ｉ／Ｆ）５１、物理層処理回路５２、リンク層処理回路５３、誤り訂正符号生成回路（ＣＲＣ生成回路）５４ａ、誤り訂正チェック回路（ＣＲＣチェック回路）５４ｂ、パケット生成部５５ａ、パケット解析部５５ｂ、インストラクション解析部５６、ヘッダ専用ＦＩＦＯ５７ａ、データ専用ＦＩＦＯ５７ｂ、及び、ＭＰＵインタフェース（ＭＰＵＩ／Ｆ）５９とから構成されている。
【０１５０】
IEEE1394用Ｉ／Ｆ５１は、前記IEEE1394バス５を介して前記デジタルＶＴＲ２、カラーページプリンタ３に接続されて、デジタルＶＴＲ２のＩＰＣとの間及びカラーページプリンタ３のＩＰＣとの間でIsocパケット３１と、Asynパケット３２のやり取りを行う。物理層処理回路５２は、IEEE1394用Ｉ／Ｆ５１が受信したIsocパケット３１及びAsynパケット３２を入力し、リンク層処理回路５３に供給する。リンク層処理回路５３は、パケット３１，３２の先頭に付したヘッダ３１ａ，３２ａの内容に基づいて自身（パソコン１）宛のパケットかどうか判断し、自身宛のパケットであれば該パケット３１，３２をＣＲＣチェック回路５４ｂに供給する。又、自身宛のパケットでない場合、リンク層処理回路５３は、該パケット３１，３２を物理層処理回路５２及びIEEE1394用Ｉ／Ｆ５１を介してその送信先のデジタルＶＴＲ２、カラーページプリンタ３、又は、デジタルビデオカメラ４に送信する。
【０１５１】
又、物理層処理回路５２は、リンク層処理回路５３から送信用のIsocパケット３１及び送信用のAsynパケット３２を入力する。物理層処理回路５２は、該Isocパケット３１及びAsynパケット３２を第１又は第２の１３９４用Ｉ／Ｆ２６ａ，２６ｂを介してその送信先のデジタルＶＴＲ２、カラーページプリンタ３、又は、デジタルビデオカメラ４に送信する。
【０１５２】
リンク層処理回路５３は、物理層処理回路５２から受信したIsocパケット３１及びAsynパケット３２を入力する。リンク層処理回路５３は、受信したIsocパケット３１及びAsynパケット３２をＣＲＣチェック回路５４ｂに供給する。
【０１５３】
又、リンク層処理回路５３は、ＣＲＣ生成回路５４ａから送信用のIsocパケット３１及びAsynパケット３２が供給される。リンク層処理回路５３は、送信用のIsocパケット３１及びAsynパケット３２を物理層処理回路５２に供給する。
【０１５４】
ＣＲＣチェック回路５４ｂは、リンク層処理回路５３からの受信用のIsocパケット３１及びAsynパケット３２が供給される。ＣＲＣチェック回路５４ｂは、受信用のIsocパケット３１及びAsynパケット３２の誤り訂正の処理をヘッダ３１ａ，３２ａ及びデータ３１ｂ，３２ｂごとに行いその訂正符号を除去して、パケット解析部５５ｂに受信用のパケット３１，３２のデータを供給する。該解析部５５ｂは、前記第４の実施の形態と同様に該パケット３１，３２を構成するヘッダ３１ａ，３２ａとデータ３１ｂ，３２ｂとに分離する。
【０１５５】
分離されたヘッダ３１ａ，３２ａは、ヘッダ専用ＦＩＦＯ５７ａに供給される。分離されたデータ３１ｂ，３２ｂは、データ専用ＦＩＦＯ５７ｂに供給される。従って、ヘッダ専用ＦＩＦＯ５７ａは、ヘッダ３１ａ，３２ａのみが格納され、データ専用ＦＩＦＯ５７ｂは、データ３１ｂ，３２ｂのみが格納される。
【０１５６】
ヘッダ専用ＦＩＦＯ５７ａは、格納した分離されたヘッダ３１ａ，，３２ａを入力した順にＭＰＵＩ／Ｆ５８を介して順番にＭＰＵ１２に転送する。データ専用ＦＩＦＯ５７ｂは、格納した分離されたデータ３１ｂ，３２ｂを入力した順にＭＰＵＩ／Ｆ５８を介して順番にＭＰＵ１２に転送する。従って、ＭＰＵ１２は、ＭＰＵＩ／Ｆ５８を介してヘッダ専用ＦＩＦＯ５７ａからヘッダ３１ａ，３２ａのみを入力し、該ヘッダ３１ａ，３２ａ中のトランザクションのタイプ、データ長、アドレス等に基づいてＭＰＵＩ／Ｆ５８を介してデータ専用ＦＩＦＯ５７ｂのデータ３１ｂ，３２ｂを入力することができる。
【０１５７】
又、前記ヘッダ専用ＦＩＦＯ５７ａは、ＭＰＵＩ／Ｆ５８を介してＭＰＵ１２から転送されるIsocパケット３１及びAsynパケット３２に必要なヘッダ３１ａ，３２ａのみを格納し該ヘッダ３１ａ、３２ａをパケット生成部５５ａに入力した順番に転送する。一方、前記データ専用ＦＩＦＯ５７ｂは、ＭＰＵＩ／Ｆ５８を介してＭＰＵ１２から転送されるIsocパケット３１及びAsynパケット３２にて転送するIsocデータ３１ｂ及びAsynデータ３２ｂのみを格納し、該データ３１ｂ，３２ｂをパケット生成部５５ａに入力した順番に転送する。ＭＰＵ１２は、インストラクションを発行し、該インストラクションをＭＰＵＩ／Ｆ５８を介してインストラクション解析部５６に出力する。インストラクション解析部５６は、このインストラクションを解析しIsocパケット３１及びAsynパケット３２を生成するに必要なデータをパケット生成部５５ａに出力する。
【０１５８】
パケット生成部５５ａは、インストラクション解析部５６からのインストラクションデータに基づいてヘッダ専用ＦＩＦＯ５７ａからのヘッダ３１ａ，３２ａとデータ専用ＦＩＦＯ５７ｂからのデータ３１ｂ，３２ｂとから送信用のパケット３１，３２を生成する。パケット生成部５５ａは、生成した送信用のパケット３１，３２をＣＲＣ生成回路５４ａに供給される。ＣＲＣ生成回路５４ａはパケット３１，３２のヘッダ３１ａ，３１ａとデータ３１ｂ，３２ｂについて誤り訂正符号を生成しその生成した誤り訂正符号をそれぞれヘッダ３１ａ，３２ａとデータ３１ｂ，３２ｂに付加する。誤り訂正符号が付加された送信用のパケット３１，３２は、前記リンク層処理回路５３に供給される。
【０１５９】
次に、上記のように構成したＩＰＣ１１の作用について説明する。
今、画像データが複数の受信用のIsocパケット３１となって各Isocサイクル毎に発生すると、該Isocパケット３１は順次ＣＲＣチェック回路５４にリンク層処理回路５３から供給される。各Isocパケット３１は、ＣＲＣチェック回路５４ｂにてヘッダ３１ａ及びIsocデータ３１ｂごとに誤り訂正の処理を行った後に該訂正符号が除去されてパケット解析部５５ｂに供給される。各Isocパケット３１は、解析部５５ｂにてIsocパケット３１をヘッダ３１ａとIsocデータ３１ｂとに分離し、ヘッダ３１ａをヘッダ専用ＦＩＦＯ５７ａを供給し、Isocデータ３１ｂをデータ専用ＦＩＦＯ５７ｂに供給する。
【０１６０】
ヘッダ専用ＦＩＦＯ５７ａに格納された各Isocパケット３１のヘッダ３１ａは、ＭＰＵＩ／Ｆ５８を介して順番にＭＰＵ１２にて読み出される。ＭＰＵ１２は、前記ヘッダ３１ａ中のトランザクションのタイプ、データ長、アドレス等に基づいてＭＰＵＩ／Ｆ５８を介してデータ専用ＦＩＦＯ５７ｂから各Isocパケット３１のIsocデータ３１ｂを順番に読み出す。そして、ＭＰＵ１２は、データ専用ＦＩＦＯ５７ｂから連続して読み出した各パケット３１のIsocデータ３１ｂを１つの画像データとしてデータ処理を行う。
【０１６１】
次に、画像データが複数の送信用のIsocデータ３１となってＭＰＵ１２から出力されると、送信用の各Isocデータ３１は、ＭＰＵＩ／Ｆ５８を介して前記データ専用ＦＩＦＯ５７ｂを介して格納される。一方、ＭＰＵ１２は、ＭＰＵＩ／Ｆ５８を介して前記ヘッダ専用ＦＩＦＯ５７ａに前記ＭＰＵ１２から転送されたIsocデータ３１ａをIsocパケット３１にするのに必要なヘッダ３１ａを格納する。さらに、ＭＰＵ１２は、ＭＰＵＩ／Ｆ５８を介してインストラクションをインストラクション解析部５６に出力する。インストラクション解析部５６は、インストラクションに基づいてパケット３１を生成するに必要なデータをパケット生成部４２ａに出力する。
【０１６２】
パケット生成部５５ａは、インストラクション解析部５６からのインストラクションデータに基づいてヘッダ専用ＦＩＦＯ５７ａからのヘッダ３１ａとデータ専用ＦＩＦＯ５７ｂからのIsocデータ３１ｂとから送信用のIsocパケット３１を生成する。Isocパケット生成部４２ａにて生成した送信用のIsocパケット３１は、ＣＲＣ生成回路４１ａに供給される。送信用のIsocパケット３１は、ＣＲＣ生成回路５４ａにてヘッダ３１ａとIsocデータ３１ｂに誤り訂正符号が付加されてリンク層処理回路３６に供給される。
【０１６３】
尚、受信用のAsynパケット３２も、前記した受信用のIsocパケット３１と同様に、ＣＲＣチェック回路５４ｂ、パケット解析部５５ｂ、ヘッダ専用ＦＩＦＯ５７ａ、及び、データ専用ＦＩＦＯ５７ｂが動作して、Asynパケット３２のAsynデータ３２ｂは、ＭＰＵ１２に供給される。
【０１６４】
又、ＭＰＵ１２から出力されるAsynデータ３２ｂは、前記した受信用のIsocデータ３１ｂと同様に、ＣＲＣ生成回路５４ａ、パケット生成部５５ａ、ヘッダ専用ＦＩＦＯ５７ａ、及び、データ専用ＦＩＦＯ５７ｂが動作してAsynパケット３２が生成される。
【０１６５】
次に、上記のように第５実施の形態で構成したＩＰＣ１１の特徴を以下に述べる。
（１）本実施の形態において、受信用のパケット３１，３２をヘッダ３１ａ，３２ａとデータ３１ｂ，３２ｂとに分離し、ヘッダ３１ａ，３２ａをヘッダ専用ＦＩＦＯ５７ａにデータ３１ｂ，３２ｂをデータ専用ＦＩＦＯ５７ｂにそれぞれ格納するようにした。そして、ＭＰＵ１２は、ヘッダ専用ＦＩＦＯ５７ａの各パケット３１のヘッダ３１ａ，３２ａ中のトランザクションのタイプ、データ長、アドレス等を読み出す。ＭＰＵ１２は、該トランザクションのタイプ、データ長、アドレス等に基づいてデータ専用ＦＩＦＯ５７ｂの各パケット３１、３２のデータ３１ｂを順番に読み出すようにした。
【０１６６】
従って、ＭＰＵ１２は、例えば各パケット３１のIsocデータ３１ｂがデータ専用ＦＩＦＯ５７ｂから連続して読み出されるため、各Isocデータ３１ｂを１つの画像データとして合成する処理する時、従来のようにヘッダ３１ａを除去して合成する処理を行う。従って、従来のようにヘッダ３１ａを除去する処理がないため、ＭＰＵ１２は、その分だけ負荷が軽減されるとともに合成処理動作の時間が短縮される。その結果、連続性が要求される動画等の画像データを転送するIsocパケット３１は、連続転送及びリアルタイム転送が確保されリアリティのある動画の再生を保証することができる。
【０１６７】
Asyn転送モードのパケット３２についても、ＭＰＵ１２は、同様に、各パケット３２のAsynデータ３２ｂがデータ専用ＦＩＦＯ５７ｂから連続して読み出されたため、その分だけ負荷が軽減される。
【０１６８】
（２）本実施の形態において、送信用のデータ３１ｂ，３２ｂをデータ専用ＦＩＦＯ５７ｂに、パケット３１，３２のためのヘッダ３１ａ、３２ａをヘッダ専用ＦＩＦＯ５７ａにそれぞれ格納するようにした。ＭＰＵ１２は、送信用のデータ３１ｂ．３２ｂをパケット３１，３２にするためのインストラクションをインストラクション解析部５６に出力する。インストラクション解析部５６は、パケット５５を生成するに必要なデータをパケット生成部５５ａに出力する。パケット生成部５５ａは、該データに基づいてヘッダ専用ＦＩＦＯ５７ａのヘッダ３１ａ，３２ａとデータ専用ＦＩＦＯ５７ｂのデータ３１ｂ，３２ｂとから送信用のパケット３１、３２を生成する。ＣＲＣ生成回路５４ａは、送信用のパケット３１，３２に誤り訂正符号を付加してリンク層処理回路３６に供給するようさにした。従って、ＭＰＵ１２は、データ３１、３２を転送するだけで、ＩＰＣ１１にてデータ３１ｂ，３２ｂのパケット３１を生成するようにしたので、その分だけ負荷が軽減される。
【図面の簡単な説明】
【０１６９】
【図１】第１実施の形態のIEEE1394バスを用いたシステム構成図。
【図２】パソコン内の構成を説明するためのブロック回路図。
【図３】IEEE1394用プロトコルコントローラを説明するためのブロック回路図。
【図４】第１実施の形態の作用を説明するための説明図。
【図５】第２実施の形態におけるIEEE1394用プロトコルコントローラを説明するためのブロック回路図。
【図６】第２実施の形態の作用を説明するための説明図。
【図７】第３実施の形態におけるIEEE1394用プロトコルコントローラを説明するためのブロック回路図。
【図８】第３実施の形態の作用を説明するための説明図。
【図９】第４実施の形態におけるIEEE1394用プロトコルコントローラを説明するための要部ブロック回路図。
【図１０】第５実施の形態におけるIEEE1394用プロトコルコントローラを説明するためのブロック回路図。
【図１１】従来のIEEE1394用プロトコルコントローラの概要を説明するためのブロック回路図。
【図１２】従来のIEEE1394用プロトコルコントローラの作用を説明するための説明図。
【符号の説明】
【０１７０】
１  パーソナルコンピュータ（パソコン）
２  デジタルＶＴＲ
３  カラーページプリンタ
４  デジタルビデオカメラ
５  IEEE1394バス
１１  IEEE1394プロトコルコントローラ（ＩＰＣ）
１２  マイクロプロセッサユニット
１３  第１ＤＭＡコントローラ（第１ＤＭＡＣ）
１４  第２ＤＭＡコントローラ（第２ＤＭＡＣ）
２０  物理層処理回路
２１  リンク層処理回路
２２ａ、２２ｂ  第１及び第２送信パケット処理回路
２３ａ，２３ｂ  第１及び第２受信パケット処理回路
２４ａ〜２４ｄ  第１〜第４格納メモリ（第１から第４ＦＩＦＯ）
２６ａ，２６ｂ  第１及び第２の１３９４用Ｉ／Ｆ
２７ａ  アイソクロナスデータ送信用インタフェース（Isoc送信用Ｉ／Ｆ）
２８ａ  アイソクロナスデータ受信用インタフェース（Isoc受信用Ｉ／Ｆ）
２７ｂ  エイシンクロナスデータ送信用インタフェース（Asyn送信用Ｉ／Ｆ）
２８ｂ  エイシンクロナスデータ受信用インタフェース（Asyn受信用Ｉ／Ｆ）
２９  ＭＰＵインタフェース（ＭＰＵＩ／Ｆ）
３１  Isocパケット
３１ａ  ヘッダ
３１ｂ  アイソクロナスデータ（Isocデータ）
３２  Asynパケット
３２ａ  ヘッダ
３２ｂ  エイシンクロナスデータ（Asynデータ）
【図１】
2005339512.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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