(57)【要約】【課題】  本発明は、トリミング後の抵抗のばらつきを低減させ、バンドギャップ電圧Ｖｂｇのばらつき低減を目的とする。【解決手段】  差動増幅回路（１）の出力を前記第１のバンドギャップ直列回路（３０）と第２のバンドギャップ直列回路（４０）に帰還するよう構成するとともに、第２の抵抗（Ｒ１）と並列に、抵抗素子（Ｒ１１，Ｒ２１）とトランジスタ（Ｑ１１，Ｑ２１）の直列接続で構成される複数の抵抗値可変手段を接続した抵抗トリミング回路（１０）と、抵抗トリミング回路（１０）の前記トランジスタ（Ｑ１１，Ｑ２１）のゲートを制御するザッピング回路（２０）とを設け、前記第１のバンドギャップ直列回路（３０）と第２のバンドギャップ直列回路（４０）の接続点からバンドギャップ電圧（Ｖｂｇ）を出力する。【選択図】  図１
2005216014.tif 000002
【特許請求の範囲】
【請求項１】
第１のダイオードと第１，第２の抵抗の直列接続で構成される第１のバンドギャップ直列回路と、
第２のダイオードと第３の抵抗の直列接続で構成される第２のバンドギャップ直列回路と、
前記第１のバンドギャップ直列回路の分圧点及び第２のバンドギャップ直列回路の分圧点を入力とする差動増幅回路と
を設け、前記差動増幅回路の出力を前記第１のバンドギャップ直列回路と第２のバンドギャップ直列回路に帰還するよう構成するとともに、
前記第２の抵抗と並列に、抵抗素子とトランジスタの直列接続で構成される複数の抵抗値可変手段を接続した抵抗トリミング回路と、
抵抗トリミング回路の前記トランジスタのゲートを制御するザッピング回路と
を設け、前記第１のバンドギャップ直列回路と第２のバンドギャップ直列回路の接続点からバンドギャップ電圧を出力する
バンドギャップ回路。
【請求項２】
前記差動増幅回路の出力をトランジスタで電流に変換してから前記第１のバンドギャップ直列回路と第２のバンドギャップ直列回路に帰還するよう構成した
請求項１記載のバンドギャップ回路。
【請求項３】
前記差動増幅回路の出力とグランドの間に発振防止用コンデンサを挿入した
請求項２記載のバンドギャップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバンドギャップ回路の出力電圧トリミングに関するものである。
【背景技術】
【０００２】
図３は従来のバンドギャップ回路を示す。
１は差動増幅回路、Ｄ１，Ｄ２はサイズの異なるダイオード、Ｒ１，Ｒ２，Ｒ３，Ｒ１３，Ｒ１４は抵抗素子、Ｆ１，Ｆ２はヒューズ素子である。
【０００３】
このバンドギャップ回路について、以下、その動作を説明する。
半導体集積回路の製造では、エッチング精度や拡散ばらつきにより抵抗間の相対ばらつきやダイオードのＩｓの相対ばらつきが発生する。その相対誤差を補正する手段として「ヒューズトリミング」という調整手段がある。これは、ポリシリコンで組成されるヒューズ素子Ｆ１，Ｆ２に対し、ある一定エネルギー以上の電気パルスを印加し、そのヒューズを破壊させ開放することで回路定数を変更する手段である。図３の場合、抵抗Ｒ１と直列にＲ１３やＲ１４を接続させることでＲ１の抵抗値を調整している。
【０００４】
図４は電気パルスを印加して破壊させ、開放状態にあるヒューズ素子の構造断面図である。４１は半導体基板、４２Ａ，４２Ｂはアルミ配線、４３Ａ，４３Ｂ，４３Ｃは絶縁膜、ｆ１，ｆ２はヒューズ素子の開放状態になった端部である。
【特許文献１】特開平１１−１２１６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
「ヒューズトリミング」では、ヒューズ素子を完全に開放させるために、開放部ｆＯの上部には絶縁膜がない。そのため、湿気を含んだまま樹脂封止したり、経時変化などでヒューズ素子の端部ｆ１−ｆ２間がリークするという信頼性上の問題がある。
【０００６】
まず、ヒューズトリミングする前のバンドギャップ電圧Ｖｂｇは以下のようになる。
演算増幅器１には、反転入力（−）の入力電圧と非反転入力（＋）の入力電圧とが等しくなるように負帰還がかかっている。ダイオードＤ１のＩｓがダイオードＤ２のＩｓに対してα倍の時、抵抗Ｒ１に流れる電流Ｉｂｇは、下記の通りになる。
【０００７】
Ｉｂｇ＝（ｋＴ／ｑ）・ｌｎ（α・Ｒ２／Ｒ３）／Ｒ１
但し、ｋ＝１．３８×１０−２３Ｊ／Ｋ（ボルツマン定数）、ＴはＰＮジャンクション温度、ｑ＝１．６×１０−１９Ｃ（電荷密度）
ＩｂｇがダイオードＤ１に流れた時にその両端に発生する電圧をＶｂｇとすると、バンドギャップ電圧Ｖｂｇは、下記の通りになる。
【０００８】
Ｖｂｇ＝Ｖｂｅ＋Ｉｂｇ・（Ｒ２＋Ｒ１）
＝Ｖｂｅ＋（（Ｒ２＋Ｒ１）／Ｒ１）・（ｋＴ／ｑ）・
ｌｎ（α・Ｒ２／Ｒ３）・・・（１）
よって、バンドギャップ出力電圧の温度特性は、下記の通りになる。
【０００９】
ΔＶｂｇ／ΔＴ＝ΔＶｂｅ／ΔＴ＋（（Ｒ２＋Ｒ１）／Ｒ１）・
（ｋ／ｑ）・ｌｎ（α・Ｒ２／Ｒ３）
一般的には、バンドギャップ電圧の温度特性変動ΔＶｂｇ／ΔＴが０になるようにＲ１，Ｒ２，Ｒ３及びαを設計する。
【００１０】
ここで、実際にはＲ１，Ｒ２，Ｒ３間の相対ばらつきやαのばらつきの影響でバンドギャップ出力Ｖｂｇの絶対値や温度特性にばらつきが生じるため、Ｒ１と直列にＲ１３やＲ１４などの抵抗を組み合わせて並列に接続することで、ばらつきを補正している。
【００１１】
しかし、上記での説明のように、ヒューズ素子の開放後のトリミング素子は数百ｋΩのリークが発生し、充分なトリミング精度が確保できない問題がある。
例えば、２７℃において、Ｖｂｅ＝０．６５ボルト、Ｒ１＝４．５ＫΩ、Ｒ１３＝４ＫΩ、Ｒ２＝４７ＫΩ、Ｒ３＝２０ＫΩ、α＝１５で、ヒューズ素子Ｆ１のみを開放した場合のバンドギャップ電圧Ｖｂｇをリーク抵抗ＲＦ１が１００ＭΩと３００ＫΩで比較してみる。（１）式より
＜リーク抵抗＝１００ＭΩの場合＞
Ｖｂｇ１＝１．２５４７８ボルト
＜リーク抵抗＝３００ＫΩの場合＞
Ｖｂｇ２＝１．２５７９９ボルト
この例の場合、リーク抵抗ばらつきにより、バンドギャップ電圧Ｖｂｇに０．２６％のばらつきが発生してしまう。
【００１２】
湿気によるリークを防止する手段として、いったん、やわらかい材質の樹脂で覆ってから硬い材質の樹脂で封止するという方法もあるが製造コストが高くなる問題がある。
上記問題を解決するための別のトリミング方法として、「ツェナーザップトリミング」という調整手段がある。これは、ツェナーダイオード素子に対しある一定エネルギー以上の電気パルスを印加し、そのダイオードを破壊させ短絡することで回路定数を変更するトリミング方法である。
【００１３】
図２はツェナーザップトリミング用バンドギャップ回路を示す。
１は差動増幅回路、Ｄ１，Ｄ２はサイズの異なるダイオード、Ｒ１，Ｒ２，Ｒ３，Ｒ１１，Ｒ２１は抵抗素子、Ｚ１，Ｚ２はツェナーダイオード素子、Ｐ１，Ｐ２は電気パルス印加用端子である。２が抵抗トリミング回路である。
【００１４】
以上のように構成されたツェナーザップトリミング用バンドギャップ回路について、以下、その動作を説明する。
図２の場合、まず、ザッピングする前のバンドギャップ電圧Ｖｂｇは上記（１）式と同じようになる。しかし、ザッピングを終了して短絡状態にあるツェナーザップダイオードの残留抵抗分は０〜１００Ωほどばらついており、調整精度が十分とれない問題がある。
【００１５】
例えば、２７℃において、Ｖｂｅ＝０．６５ボルト、Ｒ１＝１７ＫΩ、Ｒ１１＝１７ＫΩ、Ｒ２＝４７ＫΩ、Ｒ３＝２０ＫΩ、α＝１５で、Ｚ１のみをザッピングした場合のバンドギャップ電圧Ｖｂｇを残留抵抗ＲＺ１が０Ωと２０Ωで比較してみる。（１）式より
＜残留抵抗＝０Ωの場合＞
Ｖｂｇ１＝１．２５４７８ボルト
＜残留抵抗＝２０Ωの場合＞
Ｖｂｇ２＝１．２５３２８ボルト
この例の場合、残留抵抗ばらつきにより、バンドギャップ電圧Ｖｂｇに０．１２％のばらつきが発生してしまう。
【００１６】
従来のバンドギャップ回路はヒューズ素子の信頼性やツェナーザッピング後の残留抵抗ばらつきにより、バンドギャップ電圧Ｖｂｇにばらつきが生じて問題である。
本発明は、上記従来の問題を解決するもので、トリミング後の抵抗のばらつきを低減させ、バンドギャップ電圧Ｖｂｇのばらつき低減できるバンドギャップ回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の請求項１に記載のバンドギャップ回路は第１のダイオードと第１，第２の抵抗の直列接続で構成される第１のバンドギャップ直列回路と、第２のダイオードと第３の抵抗の直列接続で構成される第２のバンドギャップ直列回路と、前記第１のバンドギャップ直列回路の分圧点及び第２のバンドギャップ直列回路の分圧点を入力とする差動増幅回路とを設け、前記差動増幅回路の出力を前記第１のバンドギャップ直列回路と第２のバンドギャップ直列回路に帰還するよう構成するとともに、前記第２の抵抗と並列に、抵抗素子とトランジスタの直列接続で構成される複数の抵抗値可変手段を接続した抵抗トリミング回路と、抵抗トリミング回路の前記トランジスタのゲートを制御するザッピング回路とを設け、前記第１のバンドギャップ直列回路と第２のバンドギャップ直列回路の接続点からバンドギャップ電圧を出力することを特徴とする。
【００１８】
本発明の請求項２記載のバンドギャップ回路は、請求項１において、前記差動増幅回路の出力をトランジスタで電流に変換してから前記第１のバンドギャップ直列回路と第２のバンドギャップ直列回路に帰還するよう構成したことを特徴とする。
【００１９】
本発明の請求項３記載のバンドギャップ回路は、請求項２において、前記差動増幅回路の出力とグランドの間に発振防止用コンデンサを挿入したことを特徴とする。
【発明の効果】
【００２０】
この構成によると、抵抗トリミング回路と分離したザッピング回路を設ける事でザッピングによる残留抵抗抵抗ばらつきの影響をなくし、バンドギャップ電圧Ｖｂｇのばらつきを低減させることできる。
【発明を実施するための最良の形態】
【００２１】
図１は本発明の実施の形態におけるバンドギャップ回路を示す。
１は差動増幅回路、Ｄ１，Ｄ２はバンドギャップ電圧設定用のサイズの異なるダイオード、Ｒ１，Ｒ２，Ｒ３はバンドギャップ電圧設定用の抵抗素子であり、差動増幅回路１の入力側の基本的な電圧分圧回路の構成は、従来例を示す図３と同様であり、ダイオードＤ１と第１の抵抗素子Ｒ２，第２の抵抗素子Ｒ１の直列接続で構成される第１のバンドギャップ直列回路３０と、ダイオードＤ２と第３の抵抗素子Ｒ３の直列接続で構成される第２のバンドギャップ直列回路４０と、前記第１のバンドギャップ直列回路３０の分圧点Ｐ１及び第２のバンドギャップ直列回路４０の分圧点Ｐ２を入力とする差動増幅回路１とを設け、前記差動増幅回路１の出力電圧を電流に変換して前記第１のバンドギャップ直列回路３０と第２のバンドギャップ直列回路４０に帰還するよう構成されている。差動増幅回路１の出力からの帰還回路に帰還用ＮｃｈＭＯＳトランジスタＱ１，Ｑ２，Ｑ３、発振防止用コンデンサＣ１が設けられている。
【００２２】
さらに、第２の抵抗Ｒ１と並列に、抵抗素子Ｒ１１，Ｒ２１とＮｃｈＭＯＳトランジスタＱ１１，Ｑ２１の直列接続で構成される複数の抵抗値可変手段を接続した抵抗トリミング回路１０と、抵抗トリミング回路１０のＮｃｈＭＯＳトランジスタＱ１１，Ｑ２１のゲートを制御するザッピング回路２０とが設けられている。
【００２３】
抵抗トリミング回路１０は、ここでは、バンドギャップ電圧設定用の抵抗素子Ｒ１１とトリミング用ＮｃｈＭＯＳトランジスタＱ１１との直列回路、バンドギャップ電圧設定用の抵抗素子Ｒ２１とトリミング用ＮｃｈＭＯＳトランジスタＱ２１との直列回路が図示されている。
【００２４】
ザッピング回路２０において前記抵抗トリミング回路１０のトランジスタＱ１１のゲートの制御に関する部分は、第１の定電流源Ｉ１とザッピング時の保護抵抗素子Ｒ１２とツェナーダイオードＺ１との直列回路と、保護抵抗素子Ｒ１２とツェナーダイオードＺ１との両端に並列接続されたダイオードＤ１１，Ｄ１２，Ｄ１３の直列回路と、第１の定電流源Ｉ１と保護抵抗素子Ｒ１２との接続点が入力に接続された第１のインバータ回路２とで構成され、第１のインバータ回路２の出力がトランジスタＱ１１のゲートに接続されている。保護抵抗素子Ｒ１２とツェナーダイオードＺ１との接続点にザッピングパルス印加用端子Ｐ１０が接続されている。
【００２５】
同様に、前記抵抗トリミング回路１０のトランジスタＱ２１のゲートの制御に関する部分は、第２の定電流源Ｉ２とザッピング時の保護抵抗素子Ｒ２２とツェナーダイオードＺ２との直列回路と、保護抵抗素子Ｒ２２とツェナーダイオードＺ２との両端に並列接続されたダイオードＤ２１，Ｄ２２，Ｄ２３の直列回路と、第２の定電流源Ｉ２と保護抵抗素子Ｒ２２との接続点が入力に接続された第２のインバータ回路３とで構成され、第２のインバータ回路３の出力がトランジスタＱ２１のゲートに接続されている。保護抵抗素子Ｒ２２とツェナーダイオードＺ２との接続点にザッピングパルス印加用端子Ｐ２０が接続されている。
【００２６】
第１，第２のインバータ回路２，３の電源回路には、第３の定電流源Ｉ３とダイオードＤ３１，Ｄ３２，Ｄ３３の直列回路との直列回路に電源電圧ＶＣＣを印加し、ダイオードＤ３１，Ｄ３２，Ｄ３３の直列回路の降下電圧が印加されている。
【００２７】
このように構成されたバンドギャップ回路について、その動作を説明する。
ザッピングする前のツェナーダイオードＺ１，Ｚ２は解放状態にあるので第１の定電流源Ｉ１の電流はダイオードＤ１１，Ｄ１２，Ｄ１３に流れ、第２の定電流源Ｉ２の電流はダイオードＤ２１，Ｄ２２，Ｄ２３に流れる。第１，第２のインバータ回路２，３の入力はダイオード３段分の約２．１ボルト、つまりＨｉ電圧となり、出力は０ボルトとなる。その結果、トランジスタＱ１１，Ｑ１２はオフするので、バンドギャップ電圧Ｖｂｇは（１）式と同一となる。
【００２８】
次に、従来の技術と同一の条件（２７℃において、Ｖｂｅ＝０．６５ボルト、Ｒ１＝１７ＫΩ、Ｒ１１＝１７ＫΩ、Ｒ２＝４７ＫΩ、Ｒ３＝２０ＫΩ、α＝１５）で、ツェナーダイオードＺ１のみをザッピングした場合、残留抵抗ＲＺ１は０Ωから１００Ωまでのばらついた残留抵抗成分を含んで短絡する。Ｒ１２は低電流源Ｉ１やＤ１１，Ｄ１２，Ｄ１３を保護するための抵抗であり、Ｒ１２・Ｉ１はＤ１１，Ｄ１２，Ｄ１３がＯＮしないような充分低いＬｏ電圧に設定している。よって、第１のインバータ回路２の出力はＨｉとなり、トランジスタＱ１１がオンする。よって、トリミング抵抗はトランジスタＱ１１のオン抵抗ばらつきに依存するが、１０Ω±２Ωになるような実効チャンネル幅と実効チャンネル長を設計することにより、バンドギャップ電圧は下記のようなばらつき範囲に低減できる。
【００２９】
＜ＯＮ抵抗＝８Ωの場合＞
Ｖｂｇ１＝１．２５３５８ボルト
＜残留抵抗＝１２Ωの場合＞
Ｖｂｇ２＝１．２５２９９ボルト
この例の場合、バンドギャップ電圧Ｖｂｇのばらつきは０．０５％に低減できる。つまり、トリミング精度は、ヒューズトリミング用バンドギャップ回路（図３）では０．２６％、ザップトリミング用バンドギャップ回路（図２）にすることで０．１２％、さらに本発明の一実施形態におけるバンドギャップ回路にすることで０．０５％に改善できる。
【００３０】
また、差動増幅回路１の出力をＶｂｇに直接に帰還するのではなく、一度ＮｃｈＭＯＳで電流に変換してからＶｂｇに帰還させ、トランジスタＱ１のゲートとＧＮＤの間に発振防止用コンデンサＣ１を挿入することで帰還系の安定度を増すことができる。
【００３１】
上記は本発明の一実施例であり、トリミングする抵抗はＲ２やＲ３でも同様にバンドギャップ電圧Ｖｂｇのばらつきを低減させることができる。
【産業上の利用可能性】
【００３２】
本発明は半導体集積回路の製造上の精度や拡散ばらつき補正して、半導体集積回路やこれを使用する各種電気機器の信頼性の向上に使用できる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態におけるバンドギャップ回路の構成図
【図２】従来のザップトリミング用バンドギャップ回路の構成図
【図３】従来のヒューズトリミング用バンドギャップ回路の構成図
【図４】開放状態のヒューズ素子の断面構造図
【符号の説明】
【００３４】
１  差動増幅回路
２，３  インバータ回路
１０    抵抗トリミング回路
２０    ザッピング回路
３０    第１のバンドギャップ直列回路
４０    第２のバンドギャップ直列回路
Ｐ１      第１のバンドギャップ直列回路３０の分圧点
Ｐ２      第２のバンドギャップ直列回路４０の分圧点
Ｄ１，Ｄ２  バンドギャップ電圧設定用ダイオード
Ｒ２，Ｒ３  バンドギャップ電圧設定用抵抗素子
Ｒ１，Ｒ１１，Ｒ２１，Ｒ１３，Ｒ１４  トリミング用抵抗素子
Ｑ１１，Ｑ２１  トリミング用ＮｃｈＭＯＳトランジスタ
Ｄ１１〜Ｄ１３，Ｄ２１〜Ｄ２３，Ｄ３１〜Ｄ３３  バイアス用ダイオード
Ｚ１，Ｚ２  ツェナーザップダイオード
Ｐ１０，Ｐ２０  ザッピングパルス印加端子
Ｒ１２，Ｒ２２  ザッピング時の保護抵抗
Ｉ１，Ｉ２，Ｉ３  定電流源
Ｑ１〜Ｑ３  帰還用ＮｃｈＭＯＳトランジスタ
Ｃ１  発振防止用コンデンサ
【図１】
2005216014.tif 000003
【図２】
2005216014.tif 000004
【図３】
2005216014.tif 000005
【図４】
2005216014.tif 000006