(57)【要約】【課題】  アナログ電圧の入力に好適であって、レイアウト面積を極力低減できるクランプ機能を有するスイッチ回路およびアナログマルチプレクサを提供する。【解決手段】  スイッチ回路がオン状態の時、トランジスタＱ１、Ｑ１３、Ｑ２、Ｑ５、Ｑ７のゲートが全てＬ、トランジスタＱ３、Ｑ１４、Ｑ４、Ｑ９、Ｑ１１のゲートが全てＨになる。スイッチ回路がオフ状態の時、図１に示す電圧状態となる。トランジスタＱ１は中間電圧ＶG1をゲート電圧とし、ノード１７、１８に低い電圧が入り込まないように制御する。クランプ回路１３は、トランジスタＱ２を確実にオフ状態に維持し、クランプ回路１４は、トランジスタＱ２を耐圧上保護する。トランジスタＱ１３は、クランプ回路１４からクランプ回路１３に流れる還流電流を阻止する。トランジスタＱ３、クランプ回路１５、１６、トランジスタＱ１４も同様に動作する。【選択図】  図１
2005217869.tif 000002
【特許請求の範囲】
【請求項１】
電流制限素子を介してアナログ電圧が印加される半導体集積回路装置の入力端子と当該半導体集積回路装置内における前記アナログ電圧の入力線との間に設けられたクランプ機能を有するスイッチ回路において、
前記入力端子と前記入力線との間に直列に接続されたＰチャネル型の第１および第２のトランジスタと、
前記入力端子と前記入力線との間に直列に接続されたＮチャネル型の第３および第４のトランジスタとを備え、
前記入力端子と前記入力線との間を閉状態とする場合には、前記第１ないし第４のトランジスタの各ゲートに、それぞれ当該各トランジスタが十分にオンするのに必要な電圧が印加され、
前記入力端子と前記入力線との間を開状態とする場合には、前記第１および第３のトランジスタの各ゲートに、それぞれ前記入力端子の取り得る電圧範囲に対し当該第１または第３のトランジスタのゲート耐圧を超えない範囲内の中間的な電圧が印加されるとともに、前記第２および第４のトランジスタの各ゲートに、それぞれ当該各トランジスタがオフするのに必要な電圧が印加され、
さらに、
前記開状態において、前記第１のトランジスタと第２のトランジスタとの共通接続点である第１のノードの電圧を、前記第２のトランジスタがオフ状態を維持するのに必要な電圧よりも低く、且つ、前記第２のトランジスタのゲート耐圧を超えない範囲内の電圧にクランプ制御する第１のクランプ回路と、
前記開状態において、前記第３のトランジスタと第４のトランジスタとの共通接続点である第２のノードの電圧を、前記第４のトランジスタがオフ状態を維持するのに必要な電圧よりも高く、且つ、前記第４のトランジスタのゲート耐圧を超えない範囲内の電圧にクランプ制御する第２のクランプ回路とを備えて構成されていることを特徴とするクランプ機能を有するスイッチ回路。
【請求項２】
前記閉状態において、前記第１、第２、第３、第４のトランジスタの各ゲートに、それぞれグランド電圧、グランド電圧、電源電圧、電源電圧が印加され、
電源電圧をＶdd、前記第１ないし第４のトランジスタのゲート耐圧（絶対値）をＶGSS1ないしＶGSS4、前記第１ないし第４のトランジスタのしきい値電圧（絶対値）をＶth1ないしＶth4、前記入力端子の最小電圧をＶin(min)、前記入力端子の最大電圧をＶin(max)で表した場合、
前記開状態において、前記第１、第３のトランジスタの各ゲートに、それぞれ
Ｖin(max)−ＶGSS1≦ＶG1≦Ｖin(min)＋ＶGSS1
Ｖin(max)−ＶGSS3≦ＶG3≦Ｖin(min)＋ＶGSS3
なる関係を満たす範囲内の中間的な電圧ＶG1、ＶG3が印加されるとともに、前記第２、第４のトランジスタの各ゲートに、それぞれ電源電圧、グランド電圧が印加され、
前記第１、第２のクランプ回路は、前記開状態において、それぞれ前記第１、第２のノードの電圧ＶN1、ＶN2を
Ｖdd−ＶGSS2≦ＶN1＜Ｖdd＋Ｖth2
−Ｖth4＜ＶN2≦ＶGSS4
なる関係を満たす範囲内の電圧にクランプ制御することを特徴とする請求項１記載のクランプ機能を有するスイッチ回路。
【請求項３】
前記第１のクランプ回路は、
前記第１のノードと第１のクランプ制御電圧を有する第１のクランプ制御ノードとの間に直列に接続されたＮチャネル型の第５のトランジスタおよびゲート・ドレイン間が接続されたＰチャネル型の第６のトランジスタからなる第３のクランプ回路と、
前記第１のノードと第２のクランプ制御電圧を有する第２のクランプ制御ノードとの間に直列に接続されたＮチャネル型の第７のトランジスタおよびゲート・ドレイン間が接続されたＰチャネル型の第８のトランジスタからなる第４のクランプ回路とから構成され、
前記第１のクランプ制御電圧は、前記第２のトランジスタがオフ状態を維持するのに必要となる前記第１のノードの電圧に応じた電圧に設定され、
前記第２のクランプ制御電圧は、前記第２のトランジスタのゲートがゲート耐圧を超えないために必要となる前記第１のノードの電圧に応じた電圧に設定され、
前記第５および第７のトランジスタは、前記閉状態の場合にはオフ状態に制御され、前記開状態の場合にはオン状態に制御され、
前記第２のクランプ回路は、
前記第２のノードと第３のクランプ制御電圧を有する第３のクランプ制御ノードとの間に直列に接続されたＰチャネル型の第９のトランジスタおよびゲート・ドレイン間が接続されたＮチャネル型の第１０のトランジスタからなる第５のクランプ回路と、
前記第２のノードと第４のクランプ制御電圧を有する第４のクランプ制御ノードとの間に直列に接続されたＰチャネル型の第１１のトランジスタおよびゲート・ドレイン間が接続されたＮチャネル型の第１２のトランジスタからなる第６のクランプ回路とから構成され、
前記第３のクランプ制御電圧は、前記第４のトランジスタがオフ状態を維持するのに必要となる前記第２のノードの電圧に応じた電圧に設定され、
前記第４のクランプ制御電圧は、前記第４のトランジスタのゲートがゲート耐圧を超えないために必要となる電圧に応じた電圧に設定され、
前記第９および第１１のトランジスタは、前記閉状態の場合にはオフ状態に制御され、前記開状態の場合にはオン状態に制御されることを特徴とする請求項１または２記載のクランプ機能を有するスイッチ回路。
【請求項４】
電源電圧をＶdd、前記第１ないし第４のトランジスタのゲート耐圧（絶対値）をＶGSS1ないしＶGSS4、前記第１ないし第１２のトランジスタのしきい値電圧（絶対値）をＶth1ないしＶth12で表した場合、
前記第１、第２のクランプ制御電圧Ｖc1、Ｖc2は、それぞれ
Ｖc1＜Ｖdd＋Ｖth2−Ｖth6
Ｖc2≧Ｖdd−ＶGSS2＋Ｖth8
なる関係を満たす範囲内の電圧に設定されており、
前記第３、第４のクランプ制御電圧Ｖc3、Ｖc4は、それぞれ
Ｖc3＞−Ｖth4＋Ｖth10
Ｖc4≦ＶGSS4−Ｖth12
なる関係を満たす範囲内の電圧に設定されていることを特徴とする請求項３記載のクランプ機能を有するスイッチ回路。
【請求項５】
第１のクランプ回路は、
前記第１のノードにおいて前記第３のクランプ回路との接続点と前記第４のクランプ回路との接続点との間に接続されたＰチャネル型の第１３のトランジスタと、
前記第２のノードにおいて前記第５のクランプ回路との接続点と前記第６のクランプ回路との接続点との間に接続されたＮチャネル型の第１４のトランジスタとを備え、
前記閉状態とする場合には、前記第１３および第１４のトランジスタの各ゲートに、それぞれ当該各トランジスタが十分にオンするのに必要な電圧が印加され、
前記開状態とする場合には、前記第１３、第１４のトランジスタの各ゲートに、それぞれ電源電圧、グランド電圧が印加されることを特徴とする請求項４記載のクランプ機能を有するスイッチ回路。
【請求項６】
入力端子と入力線との間に設けられた請求項１ないし５の何れかに記載のクランプ機能を有するスイッチ回路を複数備え、各スイッチ回路に対応した入力線が共通に接続されていることを特徴とするアナログマルチプレクサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ電圧の入力に好適なクランプ機能を有するスイッチ回路およびそれを用いたアナログマルチプレクサに関する。
【背景技術】
【０００２】
例えばＣＭＯＳデバイスにおいては、近年の急激な微細化によりデバイス耐圧が低下しており、入力電圧を規制するクランプ回路の必要性が一層高まっている。特許文献１には、電源電圧を超える電圧が印加される可能性がある入力端子に対する入力インターフェース回路が開示されている。この入力インターフェース回路は、入力端子と高電位側電源線および低電位側電源線との間にＭＯＳトランジスタを２段積みに設け、入力端子側のトランジスタのゲートに中間電位を与えることによりゲートに印加される電圧の緩和を図ったものである。また、特許文献２には、過電圧の入力に対し端子電圧を所望のクランプ電圧にクランプ可能であって、クランプ電圧の温度変動が小さいクランプ回路が開示されている。
【特許文献１】特開２００２−０４３９２４号公報
【特許文献２】特開２００３−２５８５８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１記載の入力インターフェース回路は、入力端子を挟んで接続された電源側およびグランド側のトランジスタのゲートに中間電位を与えているため、入力端子に中間的な電圧が入力されると、これら両トランジスタがともにオフする。従って、アナログ電圧の入力には適さない。また、上記特許文献２記載のクランプ回路はアナログ電圧に適用できるが、端子ごとに電圧状態を検出してクランプするため、複数チャンネルの入力端子が存在する場合に回路規模が大きくなり、レイアウト面積が増大してしまう。
【０００４】
図５は、多チャンネルＡ／Ｄ変換装置の信号入力部にマルチプレクサとともに用いられるクランプ回路の電気的構成を示している。クランプ回路１０１は、各チャンネルごとに入力端子１０２とマルチプレクサ１０３との間に設けられている。入力端子１０２と電源線１０４、１０５との間には入力電圧をクランプするためのトランジスタＱ１０１、Ｑ１０２が接続されており、これらのトランジスタＱ１０１、Ｑ１０２は、入力電圧をクランプ基準電圧（５．２Ｖ、−０．２Ｖ）と比較するコンパレータ１０６、１０７によりオンオフ制御されるようになっている。入力端子１０２と電源線１０４、１０５との間には、サージ電流を逃すためのトランジスタＱ１０３、Ｑ１０４も接続されている。
【０００５】
このクランプ回路１０１は、入力端子１０２の電圧を上記クランプ基準電圧の範囲内に確実に規制することができるため、マルチプレクサ１０３を構成するアナログスイッチ（トランジスタ）に、耐圧を超える電圧が印加されることを防止することができる。しかし、各チャンネルごとにコンパレータ１０６、１０７を含むクランプ回路１０１が必要となるため、レイアウト面積の増大やコンパレータ１０６、１０７のオフセット電圧に起因するチャンネル間でのクランプ電圧のばらつきが問題となる。
【０００６】
本発明は上記事情に鑑みてなされたもので、その目的は、アナログ電圧の入力に好適であって、レイアウト面積を極力低減することができるクランプ機能を有するスイッチ回路およびそれを用いたアナログマルチプレクサを提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に記載した手段によれば、半導体集積路装置の入力端子には外部から電流制限素子を介してアナログ電圧が印加されるようになっており、当該スイッチ回路が閉状態に制御されると、第１ないし第４のトランジスタがオン状態となり、入力端子の電圧（入力電圧）はそのまま入力線に与えられる。この場合には、入力線に別途設けたクランプ回路によって入力電圧の規制を行えばよい。
【０００８】
これに対し、当該スイッチ回路が開状態に制御されると、入力端子と入力線との間にそれぞれ直列に接続された第１と第２のトランジスタ並びに第３と第４のトランジスタのうち、第２および第４のトランジスタが完全にオフ状態となり、入力端子と入力線は電気的に切り離される。すなわち、第２および第４のトランジスタが、スイッチとして機能するトランジスタである。以下、この開状態について説明する。
【０００９】
開状態では、スイッチ回路の有するクランプ機能によって、入力電圧に対して第２および第４のトランジスタを保護する。すなわち、第１のクランプ回路は、高電位側の入力電圧に対してクランプ動作を行うもので、第１のノードの電圧を、第２のトランジスタがオフ状態を維持するのに必要な上限電圧よりも低く、且つ、第２のトランジスタのゲート耐圧を超えない範囲内の電圧にクランプ制御する。また、第２のクランプ回路は、低電位側の入力電圧に対してクランプ動作を行うもので、第２のノードの電圧を、第４のトランジスタがオフ状態を維持するのに必要な下限電圧よりも高く、且つ、第４のトランジスタのゲート耐圧を超えない範囲内の電圧にクランプ制御する。
【００１０】
トランジスタＱ１、Ｑ３の各ゲートには、それぞれ入力端子の取り得る電圧範囲に対し当該第１または第３のトランジスタのゲート耐圧を超えない範囲内の中間的な電圧が印加されている。入力電圧が上記中間電圧に対しトランジスタＱ１のしきい値電圧以上になると当該トランジスタＱ１がオンとなり、入力電圧が上記中間電圧に対しトランジスタＱ３のしきい値電圧以下になると当該トランジスタＱ３がオンとなる。
【００１１】
すなわち、第１のトランジスタは、入力電圧が少なくとも上記中間電圧よりも高い場合にのみオンとなって入力電圧を第１のノードに与えることにより、電源電圧または電源電圧に近い電圧が用いられている第１のクランプ回路と第２のトランジスタを耐圧面から保護する。同様に、第２のトランジスタは、入力電圧が少なくとも上記中間電圧よりも低い場合にのみオンとなって入力電圧を第２のノードに与えることにより、グランド電圧またはグランド電圧に近い電圧が用いられている第２のクランプ回路と第４のトランジスタを耐圧面から保護する。
【００１２】
本スイッチ回路によれば、電源電圧をよりも高い電圧またはグランド電圧よりも低い電圧が電流制限素子を介して入力端子に入力される可能性のある用途において、スイッチとして機能する第２、第４のトランジスタを耐圧上保護しながら入力されたアナログ電圧の開閉を行うことができる。この場合、第１、第２のクランプ回路は、それぞれ第１、第２のノードの電圧を所定の電圧範囲内に制限するための手段としてオペアンプ、コンパレータなどを用いる必要がなく、レイアウト面積を極力低減することができる。
【００１３】
請求項２に記載した手段は、請求項１に記載した手段を具体化したものである。トランジスタＱ１ないしＱ４のゲート制御には、電源電圧Ｖdd、グランド電圧０Ｖおよび中間電圧ＶG1、ＶG3が用いられる。
閉状態において、入力電圧が第１、第２のトランジスタのしきい値電圧th1、Ｖth2以上の範囲では当該第１、第２のトランジスタがオンとなり、入力電圧が（電源電圧Ｖdd−第３、第４のトランジスタのしきい値電圧th3、Ｖth4）以下の範囲では第３、第４のトランジスタがオンとなる。すなわち、少なくとも第１と第２の何れかのノードがオン状態となる。
【００１４】
一方、開状態において、第１、第３のトランジスタの各ゲートには、当該第１、第３のトランジスタの耐圧保護の観点から、
Ｖin(max)−ＶGSS1≦ＶG1≦Ｖin(min)＋ＶGSS1
Ｖin(max)−ＶGSS3≦ＶG3≦Ｖin(min)＋ＶGSS3
なる関係を満たす範囲内の中間電圧ＶG1、ＶG3が印加される。
【００１５】
また、第１、第２のクランプ回路は、それぞれ第２、第４のトランジスタをオンさせないとの観点および耐圧保護の観点から、第１、第２のノードの電圧ＶN1、ＶN2を
Ｖdd−ＶGSS2≦ＶN1＜Ｖdd＋Ｖth2
−Ｖth4＜ＶN2≦ＶGSS4
なる関係を満たす範囲内の電圧にクランプ制御する。
【００１６】
請求項３に記載した手段によれば、閉状態の場合、トランジスタＱ５、Ｑ７、Ｑ９、Ｑ１１がオフ状態とされ、第１、第２のクランプ回路は動作しない。一方、開状態の場合、トランジスタＱ５、Ｑ７、Ｑ９、Ｑ１１がオン状態とされる。この開状態において第１のノードの電圧が上昇すると、Ｐチャネル型の第２のトランジスタがオンする前に第３のクランプ回路がオンとなり、第１のクランプ制御電圧を用いて第１のノードの電圧の上昇を抑える。逆に第１のノードの電圧が低下すると、Ｐチャネル型の第２のトランジスタのゲート電圧がそのゲート耐圧を超える前に第４のクランプ回路がオンとなり、第２のクランプ制御電圧を用いて第１のノードの電圧の低下を抑える。
【００１７】
同様に、開状態において第２のノードの電圧が低下すると、Ｎチャネル型の第４のトランジスタがオンする前に第５のクランプ回路がオンとなり、第３のクランプ制御電圧を用いて第２のノードの電圧の低下を抑える。逆に第２のノードの電圧が上昇すると、Ｎチャネル型の第４のトランジスタのゲート電圧がそのゲート耐圧を超える前に第６のクランプ回路がオンとなり、第４のクランプ制御電圧を用いて第２のノードの電圧の上昇を抑える。
【００１８】
すなわち、第３、第５のクランプ回路は、素子耐圧の観点から入力電圧をクランプするとともに第２、第４のトランジスタをオンさせないように機能するもので、第４、第６のクランプ回路は、ノード１、２の電位が不定とならないように固定するとともに第２、第４のトランジスタを耐圧上保護するように機能するものである。第１、第２のクランプ回路は非常に簡単な回路構成であるため、レイアウト面積を低減できる。
【００１９】
請求項４に記載した手段は、請求項３に記載した手段を具体化したものである。開状態において第２、第４のトランジスタのゲートに電源電圧Ｖdd、グランド電圧０Ｖが与えられる場合、第１、第２のクランプ制御電圧Ｖc1、Ｖc2を、それぞれ
Ｖc1＜Ｖdd＋Ｖth2−Ｖth6
Ｖc2≧Ｖdd−ＶGSS2＋Ｖth8
なる関係を満たす範囲内の電圧に設定し、
第３、第４のクランプ制御電圧Ｖc3、Ｖc4を、それぞれ
Ｖc3＞−Ｖth4＋Ｖth10
Ｖc4≦ＶGSS4−Ｖth12
なる関係を満たす範囲内の電圧に設定する。なお、トランジスタのしきい値電圧は製造上ばらつくため、マージンを持たせることが好ましい。
【００２０】
請求項５に記載した手段によれば、閉状態において、第１３、第１４のトランジスタは、トランジスタＱ１ないしＱ４と同様にオン状態となる。一方、開状態においては、第１３、第１４のトランジスタの各ゲートにそれぞれ電源電圧、グランド電圧が印加されるので、これら第１３、第１４のトランジスタはオフ状態となり、それぞれ第４のクランプ回路から第３のクランプ回路に流れ込む電流、第５のクランプ回路から第６のクランプ回路に流れ込む電流を遮断することができる。すなわち、第１３および第１４のトランジスタは、それぞれ第３、第４のクランプ回路間および第５、第６のクランプ回路間の干渉を阻止する機能を持つ。
【００２１】
ただし、入力電圧が第１３のトランジスタのゲート電圧（電源電圧）に対してしきい値電圧以上高くなると、第１３のトランジスタはオンとなり、第３のクランプ回路によりクランプ動作が行われる。また、入力電圧が第１４のトランジスタのゲート電圧（グランド電圧）に対してしきい値電圧以上低くなると、第１４のトランジスタはオンとなり、第５のクランプ回路によりクランプ動作が行われる。従って、第１３、第１４のトランジスタを設けても、クランプ機能が妨げられることはない。
【００２２】
請求項６に記載した手段によれば、選択したチャンネルの入力端子に印加されたアナログ電圧のみを、共通の入力線（コモンライン）に入力することができる。このアナログマルチプレクサは、開状態のチャンネルについて自らクランプ動作を行うため、各チャンネルの入力端子ごとにオペアンプやコンパレータを用いたクランプ回路を設ける必要がなく、コモンラインに共通のクランプ回路を設ければ足りる。その結果、半導体集積回路装置として構成した場合のレイアウトサイズを低減でき、選択されたチャンネル同士でクランプ電圧がばらつくことがなくなる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の一実施形態について図１ないし図４を参照しながら説明する。
図３は、多チャンネルＡ／Ｄ変換装置を内蔵したＩＣ１（半導体集積回路装置）の概略的な電気的構成を示している。このＩＣ１は、例えば車両用ＥＣＵ(Electronic Control Unit) 内の制御基板に搭載されたＣＭＯＳワンチップマイクロコンピュータであって、Ａ／Ｄ変換装置２の他にＣＰＵ、メモリ、デジタル周辺回路、アナログ周辺回路（何れも図示せず）などを内蔵している。
【００２４】
このＡ／Ｄ変換装置２は、センサ等の信号出力手段から抵抗Ｒ１（電流制限素子に相当）を介して各チャンネルの入力端子３に印加される入力電圧Ｖinをアナログマルチプレクサ４（以下、単にマルチプレクサ４と称す）により選択し、その選択した電圧をＡ／Ｄ変換器５がＡ／Ｄ変換するようになっている。信号出力手段は、ＩＣ１の電源電圧Ｖddを超える電圧または０Ｖよりも低い電圧を出力する場合もある。
【００２５】
各チャンネルの入力端子３は、それぞれサージ電圧保護回路６を介してマルチプレクサ４の入力端子に接続されており、マルチプレクサ４の出力端子からＡ／Ｄ変換器５に至るコモンライン７（入力線に相当）には共通のクランプ回路８が設けられている。マルチプレクサ４のチャンネル切り替えとＡ／Ｄ変換器５の変換動作は、ＣＰＵからの指令を受けた制御回路９が制御するようになっている。クランプ回路８は、図５に示す回路と同様に、コモンライン７と電源線との間に設けられたトランジスタ、コモンライン７とグランド線との間に設けられたトランジスタ、コモンライン７の電圧とクランプ基準電圧とを比較するコンパレータなどから構成されている。
【００２６】
図１は、マルチプレクサ４において各入力端子と共通の出力端子との間にそれぞれ設けられたスイッチ回路１０の電気的構成を示している。この図１に示す電圧状態は、後述するようにスイッチ回路１０がオフ状態に制御されている場合を示しており、オン状態に制御されている場合は図２に示している。図１、図２には、Ｑ１からＱ１４までのトランジスタが用いられているが、これらトランジスタＱ１ないしＱ１４は、それぞれ本発明における第１ないし第１４のトランジスタに相当する。また、トランジスタＱ１ないしＱ１４のうち、Ｐチャネル型トランジスタの基板電位は電源電圧Ｖddとされており、Ｎチャネル型の基板電位はグランド電位０Ｖとされている。
【００２７】
スイッチ回路１０の入力端子１０ａと出力端子１０ｂとの間には、Ｐチャネル型トランジスタＱ１、Ｑ１３、Ｑ２が直列に接続されており、これらと並列して、Ｎチャネル型トランジスタＱ３、Ｑ１４、Ｑ４が直列に接続されている。ここで、トランジスタＱ１からＱ１３を介してＱ２に至るノードが本発明でいう第１のノードに相当し、トランジスタＱ３からＱ１４を介してＱ４に至るノードが本発明でいう第２のノードに相当する。
【００２８】
クランプ回路１１（第１のクランプ回路に相当）は、第１のノードの電圧を所定の電圧範囲内に規制するもので、クランプ回路１２（第２のクランプ回路に相当）は、第２のノードの電圧を所定の電圧範囲内に規制するものである。クランプ回路１１は、クランプ回路１３、１４（第３、第４のクランプ回路に相当）と上記トランジスタＱ１３とから構成されており、クランプ回路１２は、クランプ回路１５、１６（第５、第６のクランプ回路に相当）と上記トランジスタＱ１４とから構成されている。
【００２９】
クランプ回路１３は、トランジスタＱ１３とＱ２との共通接続点であるノード１７に接続されたＮチャネル型トランジスタＱ５と、ゲート・ドレイン間が接続されたＰチャネル型トランジスタＱ６との直列回路により構成されている。トランジスタＱ６のドレインは、クランプ制御電圧Ｖc1（第１のクランプ制御電圧に相当）を有するノード（第１のクランプ制御ノード）に接続されている。また、クランプ回路１４は、トランジスタＱ１とＱ１３との共通接続点であるノード１８に接続されたＮチャネル型トランジスタＱ７と、ゲート・ドレイン間が接続されたＰチャネル型トランジスタＱ８との直列回路により構成されている。トランジスタＱ８のソースは、クランプ制御電圧Ｖc2（第２のクランプ制御電圧に相当）を有するノード（第２のクランプ制御ノード）に接続されている。
【００３０】
クランプ回路１５は、トランジスタＱ１４とＱ４との共通接続点であるノード１９に接続されたＰチャネル型トランジスタＱ９と、ゲート・ドレイン間が接続されたＮチャネル型トランジスタＱ１０との直列回路により構成されている。トランジスタＱ１０のドレインは、クランプ制御電圧Ｖc3（第３のクランプ制御電圧に相当）を有するノード（第３のクランプ制御ノード）に接続されている。また、クランプ回路１６は、トランジスタＱ３とＱ１４との共通接続点であるノード２０に接続されたＰチャネル型トランジスタＱ１１と、ゲート・ドレイン間が接続されたＮチャネル型トランジスタＱ１２との直列回路により構成されている。トランジスタＱ１２のソースは、クランプ制御電圧Ｖc4（第４のクランプ制御電圧に相当）を有するノード（第４のクランプ制御ノード）に接続されている。
【００３１】
図４は、サージ電圧保護回路６の回路構成を示している。入力端子３と電源線２１との間には、Ｐチャネル型トランジスタＱ１５とゲート・ドレイン間が接続されたＰチャネル型トランジスタＱ１６とが直列に接続されている。また、入力端子３とグランド線２２との間には、Ｎチャネル型トランジスタＱ１７とゲート・ドレイン間が接続されたＮチャネル型トランジスタＱ１８とが直列に接続されている。
【００３２】
Ｐチャネル型トランジスタＱ１５、Ｑ１６の基板電位は電源電圧Ｖddとされており、Ｎチャネル型トランジスタＱ１７、Ｑ１８の基板電位はグランド電位０Ｖとされている。トランジスタＱ１５、Ｑ１７のゲートには、中間電圧である３．３Ｖが印加されている。このサージ電圧保護回路６は、入力端子３と電源線２１との間に入力端子３側をアノードとするダイオードが接続され、入力端子３とグランド線２２との間に入力端子３側をカソードとするダイオードが接続されたのと等価な回路となる。
【００３３】
次に、本実施形態の作用について説明する。
以下の説明では一例として具体的な電圧値を示しているが、その場合の回路条件は以下の通りである。
・電源電圧Ｖdd＝５Ｖ（ただし、最大で５．５Ｖまでの変動があるものとする）
・トランジスタＱ１〜Ｑ１４のしきい値電圧Ｖth1〜Ｖth14＝１Ｖ（絶対値で示す）
・トランジスタＱ１〜Ｑ１４のゲート耐圧ＶGSS1〜ＶGSS14＝５．５Ｖ
・ｐｎ接合の順方向電圧Ｖｆ＝１Ｖ
【００３４】
まず、図３において、制御回路９は、ＣＰＵからの指令を受けて、マルチプレクサ４内の１つのチャンネルのスイッチ回路１０をオンとし、その他のチャンネルのスイッチ回路１０をオフに切り替える。例えばチャンネル１が選択された場合、入力端子３に印加された入力電圧Ｖin1がスイッチ回路１０、コモンライン７に設けられたクランプ回路８を通してＡ／Ｄ変換器５に与えられる。マルチプレクサ４の切り替えが完了すると、制御回路９は、Ａ／Ｄ変換器５に対し変換開始信号を出力する。
【００３５】
クランプ回路８のクランプ基準電圧は、高電位側が５．２Ｖ、低電位側が−０．２Ｖに設定されており、選択されたチャンネルの入力電圧Ｖinは−０．２Ｖ以上、５．２Ｖ以下に制限されてＡ／Ｄ変換器５に印加される。一方、選択されなかった他のチャンネルでは、スイッチ回路１０が確実にオフ状態を維持できるように、且つ、スイッチ回路１０を構成するトランジスタに耐圧を超える電圧が印加されないように、スイッチ回路１０が自らクランプ動作を行う。
【００３６】
サージ電圧保護回路６は、外部から入力されるサージ電圧を抑制することを主目的とする回路であり、電源電圧Ｖddが５．５Ｖまで変動する条件の下で、入力電圧Ｖinを＝Ｖin(min)（＝−Ｖｆ）からＶin(max)（＝Ｖdd＋Ｖｆ）すなわち−１Ｖから６．５Ｖの範囲内にクランプする。
【００３７】
続いて、スイッチ回路１０の動作を説明する。
図２は、スイッチ回路１０がオンした状態（閉状態）を示している。Ｐチャネル型のトランジスタＱ１、Ｑ１３、Ｑ２のゲートにはＬレベル（０Ｖ）が入力されており、Ｎチャネル型のトランジスタＱ３、Ｑ１４、Ｑ４のゲートにはＨレベル（Ｖdd）が入力されている。これにより、トランジスタＱ１、Ｑ１３、Ｑ２、Ｑ３、Ｑ１４、Ｑ４が全てオンになり、入力端子１０ａの電圧Ｖinは、そのままの電圧値を保持しつつ出力端子１０ｂから出力される。この場合、後段のクランプ回路８により、入力電圧Ｖinは−０．２Ｖから５．２Ｖの範囲内に制限されている。
【００３８】
さらに、Ｎチャネル型のトランジスタＱ５、Ｑ７のゲートにはＬレベルが入力され、Ｐチャネル型のトランジスタＱ９、Ｑ１１のゲートにはＨレベルが入力されている。これにより、トランジスタＱ５、Ｑ７、Ｑ９、Ｑ１１が全てオフになり、入力電圧Ｖinと電圧Ｖc1〜Ｖc4との干渉を防止している。
【００３９】
図１は、スイッチ回路１０がオフした状態（開状態）を示している。Ｐチャネル型のトランジスタＱ１３、Ｑ２のゲートにはＨレベルが入力されており、Ｎチャネル型のトランジスタＱ１４、Ｑ４のゲートにはＬレベルが入力されている。これにより、トランジスタＱ１３、Ｑ２、Ｑ１４、Ｑ４はオフとなる。トランジスタＱ２とＱ４は、スイッチ回路１０の主体であるスイッチとして機能するものである。
【００４０】
トランジスタＱ１とＱ３のゲートには、それぞれ中間電圧ＶG1、ＶG3（＝２．５Ｖ）が入力されている。これにより、トランジスタＱ１、Ｑ３は、それぞれ以下の（１）式、（２）式の条件が満たされる時にのみオンとなる。
Ｖin≧ＶG1＋Ｖth1（＝３．５Ｖ）          …（１）
Ｖin≦ＶG3−Ｖth3（＝１．５Ｖ）          …（２）
【００４１】
すなわち、トランジスタＱ１は、ノード１７、１８に３．５Ｖ未満の低い入力電圧Ｖinが入り込まないように阻止することにより、クランプ回路１１を耐圧上保護する機能を有している。同様に、トランジスタＱ３は、ノード１９、２０に１．５Ｖを超える高い入力電圧Ｖinが入り込まないように阻止することにより、クランプ回路１２を耐圧上保護する機能を有している。
【００４２】
この中間電圧ＶG1、ＶG3は、トランジスタＱ１、Ｑ３のゲートがそれぞれゲート耐圧ＶGSS1、ＶGSS3を超えないような電圧に設定されている。すなわち、入力電圧ＶinはＶin(min)（＝−Ｖｆ）からＶin(max)（＝Ｖdd＋Ｖｆ）の範囲内で変化するため、入力電圧Ｖinが最大値Ｖin(max)となった場合を想定すると、それぞれＶin(max)−ＶGSS1以上、Ｖin(max)−ＶGSS3以上の電圧に設定する必要がある。一方、入力電圧Ｖinが最小値Ｖin(min)となった場合を想定すると、それぞれＶin(min)＋ＶGSS1以下、Ｖin(min)＋ＶGSS3以下の電圧に設定する必要がある。まとめると、以下のようになる。
【００４３】
Ｖin(max)−ＶGSS1≦ＶG1≦Ｖin(min)＋ＶGSS1      …（３）
Ｖin(max)−ＶGSS3≦ＶG3≦Ｖin(min)＋ＶGSS3      …（４）
書き直すと以下のようになる。
Ｖdd＋Ｖｆ−ＶGSS1≦ＶG1≦−Ｖｆ＋ＶGSS1        …（３）
Ｖdd＋Ｖｆ−ＶGSS3≦ＶG3≦−Ｖｆ＋ＶGSS3        …（４）
【００４４】
スイッチ回路１０がオフした状態では、トランジスタＱ５、Ｑ７のゲートにはＨレベルが入力されており、トランジスタＱ９、Ｑ１１のゲートにはＬレベルが入力されている。これにより、トランジスタＱ５、Ｑ７、Ｑ９、Ｑ１１はオンとなり、クランプ回路１３、１４、１５、１６が動作可能な状態となる。以下、これらクランプ回路１３、１４、１５、１６の動作について説明する。
【００４５】
トランジスタＱ２はＰチャネル型であるため、ノード１７の電圧ＶN17が高くなるとトランジスタＱ２がオフ状態を維持できなくなる。トランジスタＱ２がオフ状態を維持可能なノード１７の電圧ＶN17は、次の（５）式となる。
ＶN17＜Ｖdd＋Ｖth2                …（５）
【００４６】
そこで、クランプ回路１３は、ノード１７の電圧ＶN17（第１のノードの電圧）を、トランジスタＱ２がオフ状態を維持するのに必要な電圧よりも低くするようにクランプ制御する。クランプ制御電圧Ｖc1は、次の(６)式を満たすように設定される（例えば１Ｖ）。
Ｖc1＜Ｖdd＋Ｖth2−Ｖth6          …（６）
【００４７】
また、入力電圧Ｖinが低下すると、トランジスタＱ１がオフとなるためノード１７、１８がフロート状態となる。このとき、トランジスタＱ２のゲート電圧がゲート耐圧ＶGSS2を超えないためには、ノード１７の電圧ＶN17は次の（７）式を満たす必要がある。
ＶN17≧Ｖdd−ＶGSS2                …（７）
【００４８】
そこで、クランプ回路１４は、ノード１７の電圧ＶN17（第１のノードの電圧）を、トランジスタＱ２のゲート耐圧ＶGSS2を超えない範囲内の電圧にクランプ制御する。クランプ制御電圧Ｖc2は、次の(８)式を満たすように設定される（例えば２．５Ｖ）。
Ｖc2≧Ｖdd−ＶGSS2＋Ｖth8          …（８）
【００４９】
クランプ回路１５は、クランプ回路１３と同様に機能する。すなわち、トランジスタＱ４はＮチャネル型であるため、ノード１９の電圧ＶN19が低くなるとトランジスタＱ４がオフ状態を維持できなくなる。トランジスタＱ４がオフ状態を維持可能なノード１９の電圧ＶN19は、次の（９）式となる。
ＶN19＞−Ｖth4                …（９）
【００５０】
そこで、クランプ回路１５は、ノード１９の電圧ＶN19（第２のノードの電圧）を、トランジスタＱ４がオフ状態を維持するのに必要な電圧よりも高くするようにクランプ制御する。クランプ制御電圧Ｖc3は、次の(１０)式を満たすように設定される（例えば３．３Ｖ）。
Ｖc3＞−Ｖth4＋Ｖth10          …（１０）
【００５１】
クランプ回路１６は、クランプ回路１４と同様に機能する。すなわち、入力電圧Ｖinが上昇すると、トランジスタＱ３がオフとなるためノード１９、２０がフロート状態となる。このとき、トランジスタＱ４のゲート電圧がゲート耐圧ＶGSS4を超えないためには、ノード１９の電圧ＶN19は次の（１１）式を満たす必要がある。
ＶN19≦ＶGSS4                  …（１１）
【００５２】
そこで、クランプ回路１６は、ノード１９の電圧ＶN19（第２のノードの電圧）を、トランジスタＱ４のゲート耐圧ＶGSS4を超えない範囲内の電圧にクランプ制御する。クランプ制御電圧Ｖc4は、次の(１２)式を満たすように設定される（例えば２．５Ｖ）。
Ｖc4≦ＶGSS4−Ｖth12          …（１２）
【００５３】
続いて、クランプ回路１１、１２に設けたトランジスタＱ１３、Ｑ１４の機能について説明する。図１に示した数値例すなわちクランプ制御電圧Ｖc1＝１．０Ｖ、Ｖc2＝２．５Ｖ、Ｖc3＝３．３Ｖ、Ｖc4＝２．５Ｖの場合には、たとえトランジスタＱ１３、Ｑ１４がなくても、トランジスタＱ８、Ｑ７、第１のノード、トランジスタＱ５、Ｑ６の経路、トランジスタＱ１０、Ｑ９、第２のノード、トランジスタＱ１１、Ｑ１２の経路で還流電流が流れることはない。
【００５４】
しかし、クランプ制御電圧Ｖc1とＶc2、クランプ制御電圧Ｖc3とＶc4がそれぞれ以下の（１３）式、（１４）式の関係を満たすと還流電流が流れる。
Ｖc1＜Ｖc2−Ｖth8−Ｖth6          …（１３）
Ｖc3＞Ｖc4＋Ｖth12＋Ｖth10        …（１４）
【００５５】
そこで、この還流電流を阻止するために、第１、第２のノードにそれぞれトランジスタＱ１３、Ｑ１４を設けている。トランジスタＱ１３は、入力電圧ＶinがＶdd＋Ｖth13よりも低い時にはオフしているが、これ以上になるとオンとなるため、クランプ回路１３のクランプ動作を妨げることはない。同様に、トランジスタＱ１４は、入力電圧Ｖinが−Ｖth14よりも高い時にはオフしているが、これ以下になるとオンとなるため、クランプ回路１５のクランプ動作を妨げることはない。なお、上記（１３）式、（１４）式が成立しないような電圧範囲内でクランプ制御電圧Ｖc1〜Ｖc4を設定する場合には、トランジスタＱ１３、Ｑ１４を省略してもよい。
こうした電圧設定により、オフ状態においてスイッチ回路１０を構成するトランジスタＱ１〜Ｑ１４を過大な電圧から保護するとともに、トランジスタＱ２とＱ４を確実にオフ状態に維持することができる。
【００５６】
以上説明したように、本実施形態のマルチプレクサ４は、オン状態においては入力電圧Ｖinをそのままコモンライン７に出力し、オフ状態においては入出力間を遮断するとともに入力電圧Ｖinを素子耐圧以下に規制するスイッチ回路１０から構成されているので、各チャンネルの入力端子３ごとにオペアンプやコンパレータを用いたクランプ回路を設ける必要がなく、コモンライン７に共通のクランプ回路８を設ければ、マルチプレクサ４およびＡ／Ｄ変換器５を過大な入力電圧Ｖinから保護することができる。
【００５７】
このマルチプレクサ４を備えたことにより、電源電圧Ｖddよりも高い電圧（例えばバッテリ電圧ＶＢ）または負の電圧となるアナログ信号電圧を、抵抗Ｒ１を介して入力端子３に直接入力することが可能となる。また、ＩＣ１において、クランプ回路に係るレイアウトサイズを低減することができる。さらに、選択した（オン状態とした）チャンネルごとにＡ／Ｄ変換器５に入力する際のクランプ電圧が異なることもない。
【００５８】
各チャンネルのスイッチ回路１０において、入力端子１０ａと第１のノード、第２のノードとの間にそれぞれトランジスタＱ１、Ｑ２を設け、オフ状態においてそれらのゲートに中間電圧ＶG1、ＶG2を与えているので、Ｈレベルのゲート電圧が与えられるトランジスタＱ２、Ｑ５、Ｑ７、Ｑ１３およびＬレベルのゲート電圧が与えられるトランジスタＱ４、Ｑ９、Ｑ１１、Ｑ１４を耐圧上保護することができる。ここで用いる中間電圧ＶG1、ＶG2も、トランジスタＱ１、Ｑ２のゲートがゲート耐圧を超えないように設定されている。
【００５９】
第１のノード、第２のノードにそれぞれクランプ回路１３、１５を設け、オフ状態に切り替えられたときにクランプ制御電圧Ｖc1、Ｖc2をそれぞれ（６）式、（８）式の条件を満たすように設定したので、入力電圧Ｖinの大きさにかかわらずトランジスタＱ２、Ｑ４がオンすることを確実に防止することができる。また、クランプ回路１４、１６を設け、オフ状態に切り替えられたときにクランプ制御電圧Ｖc3、Ｖc4をそれぞれ（１０）式、（１２）式の条件を満たすように設定したので、入力電圧Ｖinの大きさにかかわらずトランジスタＱ２、Ｑ４を耐圧上保護することができる。さらに、第１、第２のノードにそれぞれトランジスタＱ１３、Ｑ１４を設けたので、オフ状態において、クランプ回路１４からクランプ回路１３への還流電流、クランプ回路１５からクランプ回路１６への還流電流を阻止することができる。
【００６０】
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
上記説明および図１、図２に示した電圧値は一例であって、上述した条件の下で適宜変更することができる。
スイッチ回路１０をマルチプレクサとしてではなく単独で、または他の回路と組み合わせて用いてもよい。
サージ電圧保護回路６は、サージ電圧を除去するために設けることが好ましいが、サージ電圧が発生しないシステムの場合、またはＩＣ１の外部で別途サージ除去対策が施されている場合には必ずしも設けなくてもよい。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施形態であり、マルチプレクサ内のスイッチ回路の構成およびオフ状態における各部の電圧状態を示す図
【図２】スイッチ回路の構成およびオン状態における各部の電圧状態を示す図
【図３】多チャンネルＡ／Ｄ変換装置を内蔵したＩＣの概略的な電気的構成図
【図４】サージ電圧保護回路の構成を示す図
【図５】従来技術について多チャンネルＡ／Ｄ変換装置のアナログ電圧入力部の回路構成を示す図
【符号の説明】
【００６２】
１はＩＣ（半導体集積回路装置）、３は入力端子、４はアナログマルチプレクサ、７はコモンライン（入力線）、１０はスイッチ回路、１１〜１６はクランプ回路（第１〜第６のクランプ回路）、Ｑ１〜Ｑ１４はトランジスタ（第１〜第１４のトランジスタ）、Ｒ１は抵抗（電流制限素子）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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