(57)【要約】【課題】  安定して情報の記録を行うことができ、情報の記録に要する時間を短くすることが可能である記憶装置を提供する。【解決手段】  記憶素子Ａｍｎの両端の間に閾値電圧以上の電圧を印加することにより抵抗値が変化する特性を有する記憶素子Ａｍｎと、この記憶素子Ａｍｎと直列に接続され負荷となる回路素子Ｔｍｎとを有して、メモリセルＣが構成されており、記憶素子Ａｍｎを抵抗値が高い状態から抵抗値が低い状態へ変化させる動作を書き込みと定義したときに、記憶素子Ａｍｎ及び回路素子Ｔｍｎの両端の間に印加された電圧が閾値電圧よりも大きいある電圧値以上であるときに、書き込み後におけるメモリセルＣの記憶素子Ａｍｎ及び回路素子Ｔｍｎの合成抵抗値が、印加された電圧の大きさによらず、ほぼ一定値となる特性を有するように記憶装置１００を構成する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
両端の間に閾値電圧以上の電圧を印加することにより、抵抗値が変化する特性を有する記憶素子と、
前記記憶素子と直列に接続された、負荷となる回路素子とを有して、メモリセルが構成され、
前記記憶素子を抵抗値が高い状態から抵抗値が低い状態へ変化させる動作を、書き込みと定義したとき、
前記記憶素子及び前記回路素子の両端の間に印加された電圧が前記閾値電圧よりも大きいある電圧値以上であるときには、前記書き込み後における前記メモリセルの前記記憶素子及び前記回路素子の合成抵抗値が、前記電圧の大きさによらずほぼ一定値となる特性を有する
ことを特徴とする記憶装置。
【請求項２】
前記記憶素子は、第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と前記第２の電極間に前記閾値電圧以上の電圧を印加することにより、前記記憶層の抵抗値が変化して、前記記憶素子の抵抗値が変化することを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記記憶素子の前記記憶層は、主としてアモルファス希土類酸化膜から成り、前記アモルファス希土類酸化膜中にＣｕ，Ａｇ，或いはＺｎが添加され、膜厚が１０ｎｍ以下であることを特徴とする請求項２に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気抵抗の状態により情報を記憶・保持する記憶素子を用いて、メモリセルが構成された記憶装置に係わる。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発のメモリが望まれている。
【０００３】
そして、将来有望とされている不揮発性メモリとして、ＦｅＲＡＭ（強誘電体メモリ）、ＭＲＡＭ（磁気メモリ）、相変化メモリ、ＰＭＣ（Programmable Metallization Cell）やＲＲＡＭ等の抵抗変化型メモリが提案されている。
【０００４】
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
しかし、ＦｅＲＡＭは、現状では、非破壊読み出しを行うことが難しく、破壊読み出しになるために読み出し速度が遅い。また、読み出し或いは記録による分極反転の回数に制限があるため、書き換え可能な回数に限界がある。
【０００６】
ＭＲＡＭは、記録に磁界を必要とするため、配線に流す電流により磁界を発生させている。このため、記録を行う際に大きい電流量が必要となる。
【０００７】
相変化メモリは、同一極性かつ異なる大きさの電圧パルスを印加することによって、記録を行うメモリである。
この相変化メモリは、温度によってスイッチングを起こすため、環境温度の変化に敏感であるという課題を有している。
【０００８】
ＰＭＣやＲＲＡＭ等の抵抗変化型の不揮発性メモリでは、電圧や電流を印加することにより抵抗値が変化する特性を有する材料を、情報を記憶・保持させる記憶層に用いている。
従って、記憶層を挟んで２つの電極を設けて、これら２つの電極に電圧や電流を印加する、比較的簡単な構成であるため、記憶素子の微細化が容易である。
【０００９】
ＰＭＣは、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造であり、さらに２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、イオン導電体の抵抗或いはキャパシタンス等の電気特性が変化する特性を利用している（例えば、特許文献１参照。）。
具体的には、イオン導電体はカルコゲナイドと金属との固溶体（例えば、アモルファスＧｅＳ又はアモルファスＧｅＳｅ）よりなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ或いはＺｎを含んでいる（特許文献１参照）。
【００１０】
なお、このＰＭＣでは、アモルファスＧｅＳやアモルファスＧｅＳｅの結晶化温度が２００℃程度であり、イオン導電体が結晶化されると特性が劣化してしまうため、実際に記憶素子を作製する際の工程、例えばＣＶＤ絶縁膜や保護膜等を形成する工程における、高い温度に耐えられない、という問題がある。
【００１１】
ＲＲＡＭの構成としては、例えば、２つの電極間に多結晶ＰｒＣａＭｎＯ３薄膜を挟み、２つの電極に電圧パルス、或いは電流パルスを印加することによって、記録膜であるＰｒＣａＭｎＯ３の抵抗値が大きく変化する構成が紹介されている（非特許文献１参照）。
そして、情報の記録（書き込み）時と消去時とで、極性の異なる電圧パルスを印加している。
【００１２】
また、ＲＲＡＭの他の構成として、例えば、Ｃｒが微量ドープされたＳｒＺｒＯ３（単結晶又は多結晶）を２つの電極で挟みこみ、それらの電極から電流を流すことによって、記録膜の抵抗が変化する構成が紹介されている（非特許文献２参照）。
非特許文献２には、記憶層のＩ−Ｖ特性が示され、記録・消去の際の閾値電圧は±０．５Ｖとなっている。この構成でも、電圧パルスの印加により情報の記録・消去が可能であり、必要なパルス電圧は±１．１Ｖ・電圧パルス幅は２ｍｓであるとされている。
さらに、高速の記録・消去も可能であり、電圧パルス幅１００ｎｓでの動作が報告されている。この場合、必要なパルス電圧は±５Ｖとなっている。
【００１３】
なお、上述のＲＲＡＭの構成で提案されている記憶層の材料は、いずれも結晶性の材料であるため、６００℃程度の温度処理が必要であること、提案されている材料の単結晶を製造することが極めて難しいこと、多結晶を使用すると粒界の影響があるために微細化が難しくなること、等の問題を有する。
【００１４】
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎｇ他著，「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)」，Technical Digest“InternationalElectron Devices Meeting”，２００２年，ｐ．１９３
【非特許文献２】Ａ．Ｂｅｃｋ他著，「Reproducible switching effect in thin oxide films for memory applications」，Applied Physics Letters，２０００年，ｖｏｌ．７７，ｐ．１３９−１４１
【発明の開示】
【発明が解決しようとする課題】
【００１５】
さらに、前述したＲＲＡＭにおいて、パルス電圧を印加して情報の記録や消去を行うことが提案されているが、提案されている構成では、印加したパルス電圧のパルス幅に依存して、記録後の記憶層の抵抗値が変化してしまう。
また、このように記録後の抵抗値が記録のパルス幅に依存するということは、同一パルスを繰り返して印加した場合においても、抵抗値が変化することを間接的に示している。
【００１６】
例えば、前述した非特許文献１では、同一極性のパルスを印加する場合において、そのパルス幅により、記録後の抵抗値が大きく変化することが報告されている。パルス幅が５０ｎｓ以下の短い場合には、記録による抵抗変化率は小さくなり、また、パルス幅が１００ｎｓ以上の長い場合には、一定値に飽和するのではなく、パルス幅が長くなるに従って、逆に、記録前の抵抗値に近づくという特徴を有している。
また、非特許文献１では、記憶層とアクセス制御用のＭＯＳトランジスタとを直列に接続し、それらをアレイ状に配したメモリ構造の特性を紹介しているが、ここでは、パルス幅を１０ｎｓ〜１００ｎｓの範囲で変化させたところ、記録後の記憶層の抵抗値がパルス幅により変化することが報告されている。パルス幅がさらに長い場合には、記憶層の特性から、抵抗が再び減少することが予想される。
【００１７】
即ち、ＲＲＡＭでは、記録後の抵抗値が、パルス電圧の大きさやパルス幅に依存するため、パルス電圧の大きさやパルス幅にばらつきがあると、記録後の抵抗値にばらつきを生じる。
従って、１００ｎｓ程度よりも短いパルス電圧では、記録による抵抗変化率が小さく、記録後の抵抗値のばらつきの影響を受けやすくなるため、安定して記録を行うことが困難である。
【００１８】
そこで、このような短いパルス電圧で記録を行う場合には、確実に記録を行うために、記録後に情報の内容を確認する過程（ベリファイ）を行う必要がある。
例えば、記録前に、記憶素子に既に記録されている情報の内容（記憶層の抵抗値）を読み出して確認する過程を行い、確認した内容（抵抗値）とこれから記録する内容（抵抗値）との関係に対応して、記録を行う。
或いは、例えば、記録後に、記憶素子に記録されている情報の内容を読み出して確認する工程を行い、所望の抵抗値とは異なっていた場合には、再記録を行って所望の抵抗値に補正する。
従って、記録に要する時間が長くなり、例えば、データの重ね書き等を高速に行うことが困難になる。
【００１９】
上述した問題の解決のために、本発明においては、安定して記録を行うことができ、情報の記録に要する時間を短くすることが可能である記憶装置を提供するものである。
【課題を解決するための手段】
【００２０】
本発明の記憶装置は、両端の間に閾値電圧以上の電圧を印加することにより抵抗値が変化する特性を有する記憶素子と、この記憶素子と直列に接続された、負荷となる回路素子とを有して、メモリセルが構成され、記憶素子を抵抗値が高い状態から抵抗値が低い状態へ変化させる動作を書き込みと定義したとき、記憶素子及び回路素子の両端の間に印加された電圧が閾値電圧よりも大きいある電圧値以上であるときには、書き込み後におけるメモリセルの記憶素子及び回路素子の合成抵抗値が、電圧の大きさによらずほぼ一定値となる特性を有するものである。
【００２１】
上述の本発明の記憶装置によれば、記憶素子及び回路素子の両端の間に印加された電圧が閾値電圧よりも大きいある電圧値以上であるときには、書き込み後におけるメモリセルの記憶素子及び回路素子の合成抵抗値が、電圧の大きさによらずほぼ一定値となる特性を有することにより、書き込み前の記憶素子の抵抗値が高抵抗であっても低抵抗であっても、いずれの場合も、書き込み後のメモリセルの合成抵抗値がほぼ同じになる。
即ち、書き込みが行われて記憶素子の抵抗値が低い状態になったメモリセルに、さらに書き込みを行った場合でも、メモリセルの合成抵抗値が下がり過ぎることがない。
これにより、書き込み前の記憶素子の抵抗値に依存せず、確実に書き込みを行うことが可能になる。
また、メモリセルに記録された情報を読み出す際に、メモリセルの合成抵抗値に基く出力信号から、記録された情報を容易に検知することができるため、読み出しエラーを生じないようにすることができる。
【００２２】
そして、確実に書き込みを行うことができ、また読み出しエラーを生じないようにすることができるため、情報の記録（書き込みや消去）に先立って消去を行う、或いは情報の記録（書き込みや消去）に先立って読み出しを行って、この読み出しの結果を電圧制御回路にフィードバックするといった、ベリファイ過程が不要となる。
また、ベリファイ過程が不要になると共に、電圧パルスを何度も印加する必要がないため、速く書き込みを行うことができる。また、読み出しエラーを生じないようにすることができるため、読み出しをやり直さなくても済むようになる。これにより、情報の記録や情報の読み出しを高速で行うことが可能になる。
【発明の効果】
【００２３】
上述の本発明によれば、安定して情報の記録を行うことができると共に、情報の記録に要する時間を短くすることが可能である。
従って、高速に動作し、信頼性の高い記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の記憶装置の実施の形態を説明する。本発明では、抵抗変化型記憶素子をメモリセルに使用して記憶装置を構成する。
【００２５】
まず、本発明の記憶装置の一実施の形態において、記憶装置に使用する抵抗変化型記憶素子の電圧−電流変化を図１に示す。
【００２６】
即ち、この抵抗変化型記憶素子は、初期状態は抵抗値が大きく電流が流れにくい状態であるが、書き込み閾値電圧（図１の＋１．１Ｘ［Ｖ］、例えば数１００ｍＶ）以上印加すると、電流が流れ、抵抗値が低下していく。
そして、記憶素子がオーミック特性へと変化し、電流が電圧に比例して流れる状態となる。
その後、電圧を０Ｖに戻してもその抵抗値（低い抵抗値）を保持し続ける。
【００２７】
次に、負の電圧を記憶素子に印加し、印加電圧を大きくしていくと、消去閾値電圧（図１の−１．１Ｘ［Ｖ］、例えば数１００ｍＶ）で電流が減少し、初期状態と同じ高抵抗へと変化する。
その後、電圧を０Ｖに戻してもその抵抗値（高い抵抗値）を保持し続ける。
【００２８】
なお、図１では印加電圧の範囲を−２Ｘ〜＋２Ｘとしているが、印加電圧をそれ以上に大きくしても、この記憶素子では、抵抗値はほとんど変化しない。
【００２９】
上述した電圧−電流特性を有しているため、この抵抗変化型記憶素子は、従来の抵抗変化型記憶素子と同様に、１ビット情報を記録する不揮発性メモリを実現することが可能である。この抵抗変化型記憶素子は、単独でも記憶装置のメモリセルＣを構成することが可能なものである。
【００３０】
図１に示したようなＩ−Ｖ特性を有する抵抗変化型記憶素子としては、例えば、第１の電極と第２の電極との間（例えば下部電極と上部電極との間）に記憶層が挟まれて構成された記憶素子において、記憶層が例えば希土類酸化膜等のアモルファス薄膜から成るものが挙げられる。
【００３１】
この構成の記憶素子においては、記憶層の膜厚を１０ｎｍ以下とすることが好ましく、５ｎｍ以下とすることがより好ましい。
また、希土類酸化膜中において、Ｃｕ，Ａｇ，或いはＺｎのようなイオン化が容易な金属を含有していることが望ましい。
【００３２】
本実施の形態では、特に、この抵抗変化型記憶素子に対して、この記憶素子へのアクセスを制御する能動素子としてＭＩＳトランジスタを用いる。そして、図２に回路図を示すように、抵抗変化型記憶素子Ａに対してＭＩＳトランジスタＴを直列に接続して、記憶装置のメモリセルＣを構成する。これにより、ＭＩＳトランジスタＴが、抵抗変化型記憶素子Ａに対する負荷としても作用することになる。
【００３３】
即ち図２に示すように、抵抗変化型記憶素子ＡのＭＩＳトランジスタＴに接続された端子とは反対側の端子に端子電圧Ｖ１が印加され、ＭＩＳトランジスタＴの抵抗変化型記憶素子Ａに接続された端子とは反対側の一方（例えばソース側）の端子に端子電圧Ｖ２が印加され、ＭＩＳトランジスタＴのゲートにゲート電圧ＶＧＳが印加される構成となっている。
そして、メモリセルＣを構成する抵抗変化型記憶素子Ａ及びＭＩＳトランジスタＴの両端にそれぞれ端子電圧Ｖ１，Ｖ２が印加されることにより、両端子間に電位差Ｖ（＝｜Ｖ２−Ｖ１｜）を生じる。
【００３４】
なお、ＭＩＳトランジスタＴのオン抵抗値は、抵抗変化型記憶素子Ａの高い抵抗値よりは低いことが望ましい。より望ましくは、抵抗変化型記憶素子Ａの高い抵抗値の例えば数分の１以下として、充分低くなるようにする。
これは、ＭＩＳトランジスタＴのオン抵抗値が高いと、端子間に印加した電位差がほとんどＭＩＳトランジスタＴにかかるため、電力がロスしてしまい、印加した電圧を効率良く記憶素子Ａの抵抗の変化に使用することができないからである。
【００３５】
また、本実施の形態の記憶装置では、情報を記録した後のメモリセルＣの抵抗値が、メモリセルＣへの印加電圧（図２の電位差）Ｖの値に関わらず、ほぼ一定となるように構成する。
これにより、詳細を後述するように、メモリセルＣへの印加電圧Ｖにばらつきがあっても、安定して情報の記録を行うことができ、記録した情報を読み出したときの読み出しエラーの発生を抑制することができる。
【００３６】
次に、本実施の形態の記憶装置の電気回路図を図３に示す。この電気回路図は、図２の各電圧（Ｖ１，Ｖ２，ＶＧＳ）を印加するための電圧制御回路を含んでいる。
この記憶装置１００は、（ｍ＋１）行・（ｎ＋１）列のメモリセルＣが、マトリクス状に配置されて構成されている。メモリセルＣは、図２に示したように、抵抗変化型記憶素子Ａの一端がトランジスタＴの一端（ここではドレイン）に接続されて構成されている。
トランジスタＴ（Ｔ００〜Ｔｍｎ）のゲートは、ワード線Ｗ（Ｗ０〜Ｗｍ）に接続されている。抵抗変化型記憶素子Ａの他端は、ビット線Ｂ（Ｂ０〜Ｂｎ）に接続されている。また、トランジスタＴの他端（ソース）は、ソース線Ｓ（Ｓ０〜Ｓｍ）に接続されている。
さらに、ビット線Ｂ（Ｂ０〜Ｂｎ）は、その電圧制御回路であるビットデコーダＢＤ（ＢＤ０〜ＢＤｎ）に接続されている。ワード線Ｗ（Ｗ０〜Ｗｍ）は、その電圧制御回路であるロウデコーダＲＤ（ＲＤ０〜ＲＤｍ）に接続されている。ソース線Ｓ（Ｓ０〜Ｓｍ）は、その電圧制御回路であるソースデコーダＳＤ（ＳＤ０〜ＳＤｍ）に接続されている。
【００３７】
このように構成されている本実施の形態の記憶装置１００では、例えば次のようにして、情報の記録を行うことができる。
情報の記録を行うべきメモリセルＣに対応するワード線Ｗに対して、ロウデコーダＲＤによりゲート電圧ＶＧＳを印加して、ＭＩＳトランジスタＴのゲートをオンにする。そして、そのメモリセルＣに対応するビット線Ｂ及びソース線Ｓに対して、ビットデコーダＢＤ及びソースデコーダＳＤにより、図２に示した端子電圧Ｖ１，Ｖ２を印加する。これにより、メモリセルＣ内の抵抗変化型記憶素子Ａ及びＭＩＳトランジスタＴに、電圧Ｖを印加することができる。
【００３８】
このように電圧Ｖを印加したときに、抵抗変化型記憶素子Ａの両端にかかる電圧が、前述した抵抗変化型記憶素子Ａの書き込み閾値電圧よりも大きくなっていれば、抵抗変化型記憶素子Ａの抵抗値が高抵抗の状態から低下して、低抵抗の状態へと遷移する。
これにより、抵抗変化型記憶素子Ａへ情報（例えばデータ“１”）の記録（以下、この場合を書き込みとする）を行うことができる。
また、抵抗変化型記憶素子Ａの抵抗値が低抵抗の状態であるときに、ＭＩＳトランジスタＴのゲートをオンにすると共に、メモリセルＣ内の抵抗変化型記憶素子Ａ及びＭＩＳトランジスタＴに、書き込み時とは逆極性の電圧Ｖを印加すると、抵抗変化型記憶素子Ａの両端にかかる電圧が、前述した抵抗変化型記憶素子Ａの消去閾値電圧よりも大きくなっていれば、抵抗変化型記憶素子Ａの抵抗値が低抵抗の状態から増大して、高抵抗の状態へと遷移する。
これにより、抵抗変化型記憶素子Ａへ情報（例えばデータ“０”）の記録（以下、この場合を消去とする）を行うことができる。
【００３９】
なお、このとき、ワード線Ｗが各行のメモリセルＣで共通になっているため、同一行の全てのメモリセルＣにおいて、ＭＩＳトランジスタＴのゲートがオンになる。
従って、例えば同一行のメモリセルＣ群のうち一部のメモリセルＣにだけ情報の記録を行う場合には、情報の記録を行わない他のメモリセルＣについては、ビット線Ｂの電位を、ソース線Ｓの電位と同じ、又はソース線Ｓとの電位差が抵抗変化型記憶素子Ａの閾値電圧（書き込み閾値電圧或いは消去閾値電圧）よりも充分小さくなるように設定して、記録が行われないようにする。
【００４０】
次に、本実施の形態の記憶装置１００のメモリセルＣにおいて、その両端に電圧を印加したときの変化について、その概略を説明する。
メモリセルＣの両端に印加した電圧Ｖは、記憶素子ＡとＭＩＳトランジスタＴとに分圧される。
このとき、前述したようにＭＩＳトランジスタＴのオン抵抗値が記憶素子Ａの高い抵抗値よりも充分低い構成であれば、記憶素子Ａの抵抗値が高抵抗である状態では、印加した電圧のほとんどが記憶素子Ａの両端に加わる。即ち、記憶素子Ａの両端に加わる電圧ＶＡについて、ほぼＶＡ＝Ｖとなる。
【００４１】
ここで、記憶素子Ａの閾値電圧Ｖｔｈよりも印加電圧Ｖが大きい（Ｖ＞Ｖｔｈ）場合には、記録動作が開始され、記憶素子Ａの抵抗値Ｒ１が低下していく。この記憶素子Ａの抵抗値Ｒ１の低下とともに、記憶素子Ａの両端の電圧ＶＡも減少していく。
【００４２】
やがて、記憶素子Ａの両端の電圧ＶＡがある電圧Ｖｍｉｎ（≧Ｖｔｈ）まで減少すると、記憶素子Ａの抵抗値Ｒ１の減少が止まり、それ以上は抵抗値Ｒ１が減少しなくなる。これにより、記憶素子Ａの両端の電圧ＶＡもＶｍｉｎで停止する。
これは、記憶素子Ａの抵抗値Ｒ１の低下により記憶素子Ａの両端の電圧ＶＡが減少していくと、記憶素子Ａに流れる電流Ｉと記憶素子Ａの両端の電圧ＶＡとの関係が、記憶素子ＡのＩ−Ｖ特性に近づいていき、この記憶素子ＡのＩ−Ｖ特性に達したときにそれ以上は変化できなくなるからである。即ち、記憶素子ＡのＩ−Ｖ特性に達した後に、記憶素子Ａの抵抗値Ｒ１をさらに減少させるためには、今度は記憶素子Ａの両端の電圧ＶＡを増やす必要があるが、この電圧ＶＡを増やすと記憶素子Ａに流れる電流Ｉも増加し、記憶素子Ａに直列接続されたＭＩＳトランジスタＴにも同じ電流Ｉが流れるため、電流Ｉの増加に対応してＭＩＳトランジスタＴの両端にかかる電圧（Ｖ−ＶＡ）も増加する。しかし、メモリセルＣへの印加電圧Ｖが一定であり、各素子Ａ，Ｔの両端にかかる電圧（ＶＡ，Ｖ−ＶＡ）はこの印加電圧Ｖを分圧しているので、両方を共に増やすことは不可能である。
このため、記憶素子ＡのＩ−Ｖ特性に達した状態で、記憶素子Ａの抵抗値Ｒ１の低下が止まり、各素子Ａ，Ｔの両端にかかる電圧（ＶＡ，Ｖ−ＶＡ）がそれぞれ一定値となる。
【００４３】
以下、この状態をこのメモリセルＣの動作点と呼ぶ。本実施の形態の記憶装置１００のメモリセルＣでは、この動作点において、情報の記録動作（書き込み動作）が停止することになる。
この動作点における各素子Ａ，Ｔの両端の電圧及びメモリセルＣを流れる電流は、記憶素子ＡのＩ−Ｖ特性とＭＩＳトランジスタＴのＩ−Ｖ特性とにより求めることができる。
【００４４】
次に、印加電圧Ｖの極性を逆にして、情報の記録（消去）を行うときには、記憶素子Ａの抵抗値が低いため、記憶素子Ａの両端にかかる電圧ＶＡが記憶素子Ａの消去閾値電圧よりも大きくなるように印加電圧Ｖを設定する。
記憶素子Ａの両端にかかる電圧ＶＡが記憶素子Ａの消去閾値電圧よりも大きければ、情報の記録（消去）が開始され、記憶素子Ａの抵抗値が増大していく。記憶素子Ａの抵抗値の増大に伴って記憶素子Ａの分圧即ち記憶素子Ａの両端にかかる電圧ＶＡも増大するため、記憶素子Ａの抵抗値の増大がさらに進行していく。記憶素子Ａの抵抗値がある程度大きく（高抵抗に）なると、それ以上は抵抗値の増大が進行しなくなるため、ここで情報の記録動作（消去動作）が停止することになる。
この状態における各素子Ａ，Ｔの両端の電圧及びメモリセルＣを流れる電流も、上述の動作点と同様に、記憶素子ＡのＩ−Ｖ特性とＭＩＳトランジスタＴのＩ−Ｖ特性とにより求めることができる。
【００４５】
このようにメモリセルＣの両端に電圧Ｖを印加することにより、そのメモリセルＣの記憶素子Ａに情報の記録、即ち書き込みや消去を行うことができる。
【００４６】
ところで、印加電圧Ｖの増大に従って、抵抗値がほぼ一定にならずに低下していく特性の記憶素子では、既に記録（書き込み）が行われて低抵抗になっている状態に電圧を印加して記録（書き込み）を行おうとすると、記憶素子の抵抗値がさらに下がっていってしまう。
このため、この記憶素子単独でメモリセルを構成すると、記録を施す前の記憶素子の抵抗値に依存して記録（書き込み）後のメモリセルの抵抗値が異なることになる。この場合、記録した情報を読み出すことが困難になったり、読み出しエラーを生じたりする。
また、記憶素子の抵抗値が下がり過ぎると、記憶素子を高抵抗の状態にするために必要となる電圧が非常に大きくなってしまうため、このときの消費電力や記憶装置の回路にかかる負担が増大してしまう。
【００４７】
これに対して、本実施の形態の記憶装置１００では、情報を記録した後（書き込み後）のメモリセルＣの抵抗値が、メモリセルＣへの印加電圧Ｖの値に関わらずほぼ一定となるため、記録を施す前の記憶素子Ａの抵抗値に依存せず、確実に情報の記録を行うことが可能となる。
【００４８】
このように、確実に情報の記録を行うことが可能となることにより、情報の記録に先立って消去を行う、或いは、情報の記録に先立って読み出しを行って、この読み出しの結果を電圧制御回路にフィードバックするといった過程（ベリファイ過程）が不要となり、所謂重ね書きが可能となる。
【００４９】
また、本実施の形態の記憶装置１００では、情報を記録した後に、メモリセルＣの抵抗値がほぼ一定となり、記憶素子の抵抗値が下がり過ぎないため、メモリセルＣを高抵抗の状態にするために必要となる電圧を小さくすることが可能になる。
【００５０】
上述の本実施の形態の記憶装置１００によれば、抵抗変化型記憶素子ＡとＭＩＳトランジスタＴとを直列に接続してメモリセルＣを構成し、メモリセルＣの両端への印加電圧が抵抗変化型記憶素子Ａの書き込み閾値電圧Ｖｔｈよりも大きいある電圧以上であるときには、メモリセルＣの印加電圧に関わらず、書き込み後のメモリセルＣの抵抗変化型記憶素子Ａの抵抗値及びＭＩＳトランジスタの抵抗値の合成抵抗値がほぼ一定になる特性を有することにより、書き込みを行う前の抵抗変化型記憶素子Ａの抵抗値が、高抵抗であっても低抵抗であっても、書き込み後においてはメモリセルＣの両端の合成抵抗値がほぼ一定になり、メモリセルＣの両端の合成抵抗値が下がり過ぎることがない。
即ち、記録を施す前の抵抗変化型記憶素子Ａの抵抗値に依存せず、確実に書き込みを行うことが可能となる。
【００５１】
また、書き込み後のメモリセルＣの合成抵抗値がほぼ一定になるため、メモリセルＣに記録された情報を読み出す際に、メモリセルＣの合成抵抗値に基く出力信号から、記録された情報の内容を容易に検知することができる。これにより、読み出しエラーを生じないようにすることができる。
【００５２】
このように確実に書き込みを行うことができ、また読み出しエラーを生じないようにすることができるため、情報の記録（書き込みや消去）に先立って消去を行う、或いは情報の記録（書き込みや消去）に先立って読み出しを行って、この読み出しの結果を電圧制御回路にフィードバックするといったベリファイ過程が不要となる。
【００５３】
本実施の形態の記憶装置１００によれば、ベリファイ過程が不要になると共に、ＲＲＡＭのように電圧パルスを何度も印加する必要がないため、速く書き込みを行うことができる。また、読み出しエラーを生じないようにすることができるため、読み出しをやり直さなくても済むようになる。
これにより、情報の記録や情報の読み出しを、高速で行うことが可能になる。
【００５４】
即ち、本実施の形態の記憶装置１００によれば、確実に安定して書き込みを行うことができる。
従って、信頼性の高い記憶装置を実現することができる。
【００５５】
さらに、ＭＩＳトランジスタＴのオン抵抗はゲート電圧ＶＧＳにより変化するため、本実施の形態の記憶装置１００において、ゲート電圧ＶＧＳを適切に制御することにより、ＭＩＳトランジスタＴのオン抵抗を制御することができる。これにより、メモリセルＣへの印加電圧ＶとＭＩＳトランジスタＴのゲート電圧ＶＧＳとを適切に選定することによって、書き込み後にほぼ一定となるメモリセルＣの抵抗値を制御することが可能である。
【００５６】
上述の実施の形態では、抵抗変化型記憶素子Ａとして、図１に示したＩ−Ｖ特性を有する抵抗変化型記憶素子を用いて、記憶装置１００のメモリセルＣを構成した場合について説明したが、本発明では、その他の構成の抵抗変化型記憶素子を用いて記憶装置のメモリセルを構成することも可能である。
【００５７】
例えば、図１のように、閾値電圧に比較的近い電圧でオーミック特性に変化する記憶素子に限らず、閾値電圧から広い電圧範囲において抵抗が低下していく特性を有する抵抗変化型記憶素子を用いてメモリセルを構成することも可能である。
このような抵抗変化型記憶素子では、記憶素子単独でメモリセルを構成すると、印加電圧に依存してメモリセルの抵抗値が大きく変化し、記録の安定性が得られにくい。
これに対して、本発明を適用して、回路素子を抵抗変化型記憶素子に直列接続することにより、動作点で抵抗値の低下が抑えられ、印加電圧の大きさによるメモリセルの抵抗値の変化を小さくすることができる。そして、回路素子の抵抗値を適切に設定することによって、情報の記録後のメモリセルの抵抗値をほぼ一定の抵抗値とすることも可能になる。
【００５８】
また、例えば閾値電圧が正負の極性の一方の極性だけに存在し、ダイオード的なＩ−Ｖ特性を有する抵抗変化型記憶素子を用いてメモリセルを構成することも可能である。
図４に、このような抵抗変化型記憶素子のＩ−Ｖ特性の測定を行った結果を示す。なお、図４では、−１．０ｍＡで電流リミッタをかけて、それ以上の電流が流れないようにして測定したため、本来はそれ以上の電流が流れる電圧範囲でも−１．０ｍＡとなっている。
この図４にＩ−Ｖ特性を示す抵抗変化型記憶素子では、正の電圧を印加すると、特に閾値がなく、低抵抗から高抵抗に戻る特性を有する。
そして、この抵抗変化型記憶素子を用いて本発明の記憶装置のメモリセルを構成する場合には、図４の負電圧側で回路素子による動作点が存在することになり、この場合も正負両側で閾値電圧を有する記憶素子を用いた場合と同様に、抵抗値の低下を抑えて安定して記録動作を行うことができる。
【００５９】
（実施例）
次に、実際に記憶装置のメモリセルを作製して、特性を調べた。
【００６０】
＜実験１＞
以下のようにして、図５に断面図を示す記憶素子１０を作製した。
まず、電気伝導度の高い基板１、例えば高濃度のＰ型の不純物がドープされたシリコン基板上に、スパッタリングにより、下部電極２としてＴｉＷ膜を、５０ｎｍの膜厚で堆積した。
続いて、マグネトロンスパッタリング装置を用いて、記録補助層３として、Ｃｕ膜を１０ｎｍ、引き続き、ＧｅＳｂＴｅＧｄ膜を、さらに、酸素ガス導入による反応性スパッタリング法により、希土類酸化膜４として、アモルファスＧｄ酸化膜を５ｎｍ形成した。この希土類酸化膜４が記憶層となる。
次に、アモルファスＧｄ酸化膜を覆ってフォトレジストを形成し、その後フォトリソグラフィにより、露光と現像を行ってアモルファスＧｄ酸化膜上のフォトレジストに開口（スルーホール）を形成した。開口（スルーホール）の大きさは縦２μｍ、横２μｍとした。
その後、真空中２８０℃においてアニールを行ってフォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして、絶縁膜５を形成した。なお、絶縁膜５にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料（シリコン酸化膜等）を絶縁膜５に用いた方がよい。
続いて、上部電極６としてＴｉＷ膜を１００ｎｍの膜厚で成膜した。
その後、フォトリソグラフィにより、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁膜５上に堆積した上部電極６を、５０μｍ×５０μｍの大きさにパターニングを行った。
このようにして、図５に示した構造の記憶素子１０を作製して、試料１の記憶素子１０とした。
【００６１】
次に、この試料１の記憶素子１０単独のＩ−Ｖ特性を測定した。
以下、便宜上、データ“１”を低抵抗状態、データ“０”を高抵抗状態として、Ｉ−Ｖ特性の測定結果を説明する。
【００６２】
測定の結果、図１に示した記憶素子のＩ−Ｖ特性とおおむね同様の傾向を示し、高抵抗状態では、およそ１０ｋΩ〜１００ｋΩ以上の抵抗値を示した。
そして、データ”１”の記録を行うために電圧（ここでは負電圧とする）を印加したとき、０ＶからＶ１＝−０．８Ｖ，−１．０Ｖ，−１．２Ｖ のそれぞれの電圧値Ｖ１まで印加電圧を上げていくと、その最大印加電圧値Ｖ１に応じて僅かなばらつきを生じたものの、記録後の抵抗値がほぼ一定であり、その値はおよそ２００Ωであった。
その後、データ“１”の記録を行うときとは逆極性の電圧（ここでは正電圧とする）を印加することによって、データ“１”の抵抗状態に比して充分高い抵抗状態とすることができ、データ“０”の記録を行うことができた。
【００６３】
次に、図６に回路図を示すように、図５に断面図を示した記憶素子１０（抵抗値Ｒ１）に対して抵抗素子２０（抵抗値Ｒ０）を直列接続したメモリセル３０を作製した。即ち、記憶素子１０の基板１側の下部電極２を接地電位に接続し、上部電極６に抵抗素子２０を接続した。
このようにして、抵抗素子２０の抵抗値Ｒ０を、それぞれ１ｋΩ，２ｋΩ，５ｋΩとしたメモリセル３０を作製し、試料２〜試料４のメモリセルとした。
【００６４】
そして、抵抗素子２０の記憶素子１０とは反対側の端子に印加する電圧Ｖを変化させて、各電圧Ｖにおける電流を測定することにより、各試料のメモリセル３０のＩ−Ｖ特性を測定した。
抵抗素子２０の抵抗値Ｒ０を１ｋΩとしたメモリセル（試料２）の測定結果を図７Ａに示し、抵抗素子２０の抵抗値Ｒ０を２ｋΩとしたメモリセル（試料３）の測定結果を図７Ｂに示し、抵抗素子２０の抵抗値Ｒ０を５ｋΩとしたメモリセル（試料４）の測定結果を図７Ｃに示す。
【００６５】
図７Ａ〜図７Ｃより、電圧Ｖの絶対値が０．８Ｖより大きいときには、電圧の変化（振幅）に関わらず、データ“１”を記録した後のメモリセルの抵抗値（記憶素子１０及び抵抗素子２０の合成抵抗値）Ｒｃｅｌｌがほぼ一定の値となることがわかる。このとき、記憶素子１０の抵抗値Ｒ１もほぼ一定の値となっている。
記録後のメモリセルの抵抗値Ｒｃｅｌｌは、Ｒ０＝１ｋΩ（試料２）ではＲｃｅｌｌ＝１．５ｋΩであり、Ｒ０＝２ｋΩ（試料３）ではＲｃｅｌｌ＝２．７ｋΩであり、Ｒ０＝５ｋΩ（試料４）ではＲｃｅｌｌ＝６．３ｋΩとなっている。
そして、Ｒｃｅｌｌ＝Ｒ０＋Ｒ１であるので、記憶素子１０の抵抗値Ｒ１は、Ｒ０＝１ｋΩ（試料２）ではＲ１＝０．５ｋΩであり、Ｒ０＝２ｋΩ（試料３）ではＲ１＝０．７ｋΩであり、Ｒ０＝５ｋΩ（試料４）ではＲ１＝１．３ｋΩとなる。
【００６６】
これらの結果を図８にまとめて示す。図８において、横軸は抵抗素子２０の抵抗値Ｒ０を示し、縦軸はメモリセルの抵抗値がほぼ一定となったときの記憶素子１０の抵抗値Ｒ１を示している。
図８より、抵抗素子２０の抵抗値Ｒ０に対応して、記録後の記憶素子１０の抵抗値Ｒ１が決まり、ほぼ直線的に変化することがわかる。
【００６７】
＜実験２＞
次に、本発明の記憶装置のメモリセルの構成において、重ね書きを行ったときの記憶素子の抵抗変化を調べた。
図６に回路図を示したメモリセル３０を作製し、このメモリセル３０の両端に、図９Ａに示すように、パルス幅１ミリ秒で±１Ｖのパルス電圧を極性をランダムに印加して、各パルスの印加直後に読み出し電圧を０．１ＶとしてメモリセルＣから読み出される信号レベルを測定した。なお、パルス電圧の極性パターンは１サイクルを２０ミリ秒として繰り返した。
この測定結果を図９Ｂに示す。なお、図９Ｂにおいて、信号レベルの大きさは記憶素子Ａの抵抗値に比例し、記憶素子Ａの抵抗値が高いほど大きい信号レベルが得られる。
【００６８】
図９Ｂより、パルス電圧の印加前の信号レベルに係わらず、パルス電圧の印加後は印加したパルス電圧の極性に対応した信号レベルとなっていることがわかる。
また、同じ極性の電圧パルスを続けて印加しても、信号レベルの大きさは変化しないことがわかる。
【００６９】
従って、ランダムにデータ“０”や”１”を記録した場合においても、記録前のデータパターンに依らず、ほぼ一定の抵抗値となることがわかる。
図９Ａでは、記録パルス幅を１ミリ秒としたが、これは、パルス幅が長いほど記録前のデータパターン依存性をより厳しく評価することが可能であるためで、パルス幅が短い場合、例えば２０ナノ秒の場合においても、同様な結果が得られた。
【００７０】
＜実験３＞
次に、本発明の記憶装置のメモリセルの構成において、メモリセルに印加するパルス電圧のパルス幅を変化させたときの記録後の抵抗値の変化を調べた。
図６の抵抗素子２０として、それぞれ抵抗値１ｋΩ，２ｋΩ，５ｋΩの各抵抗素子を記憶素子１０に対して直列接続してメモリセル３０を構成した場合において、記録時（Ｗｒｉｔｅ）と消去時（Ｅｒａｓｅ）にメモリセル３０の両端にパルス電圧を印加したときに、パルス電圧のパルス幅を変化させて、それぞれ記録後のメモリセル３０の合成抵抗値を測定した。測定結果として、パルス電圧のパルス幅と、記録後のメモリセル３０の合成抵抗値との関係を、図１０に示す。
【００７１】
図１０より、図中左端のパルス幅１０−８ｓｅｃ（１０ナノ秒）から図中右端のパルス幅１０−３ｓｅｃ（１ミリ秒）までの、広い範囲で、記録後のメモリセル３０の抵抗値がほぼ一定となっていることがわかる。
なお、この実験３では、実験１とは記憶素子１０の構成が異なっているため、具体的な記録後の抵抗値が図７Ａ〜図７Ｃとは異なっている。
【００７２】
このように、短いパルス幅の電圧パルスでも記録を行うことが可能であるため、情報の記録を短い時間で高速に行うことが可能になる。
【００７３】
このような高速動作が可能となる理由としては、記憶素子１０の抵抗値を既定する部分が、例えば図５の記憶素子１０の希土類酸化膜４等の１０ｎｍ以下（より好ましくは５ｎｍ以下）のごく薄い領域であって、かつ、Ｃｕ，Ａｇ，或いはＺｎのようなイオン化が容易な金属を含有した希土類酸化膜中において、高速なイオン伝導、或いは酸化・還元が生じることが考えられる。
また、希土類酸化膜はアモルファス構造であるため、非常に微細な素子に加工した場合においても均一に動作することが可能であり、さらに融点が高いため、温度変化に対して安定に動作することが可能である。
【００７４】
なお、本発明の記憶装置において、記憶素子に直列に接続する回路素子の望ましい抵抗値の範囲は、記憶素子の閾値電圧以上の電圧に対するＩ−Ｖ特性に依存する。
例えば、図１に示したＩ−Ｖ特性を有する記憶素子の場合には、回路素子の抵抗値を、少なくとも、記憶素子の最小抵抗値と記憶素子の最大抵抗値との間の範囲内とすることが望ましい。
【００７５】
また、本発明の記憶装置において、記憶素子に直列に接続する回路素子は、ＭＩＳトランジスタＴや抵抗素子に限定されるものではなく、その他のトランジスタやダイオード等の能動素子を使用することが可能である。能動素子を用いた場合には、メモリセルの選択を能動素子で行うことが可能になる。
【００７６】
本発明の記憶装置では、情報の記録を行った後のベリファイが不要になり、その分記録に要する時間を短縮することができる利点を有している。
従って、本発明の記憶装置では、記録後のベリファイは行わないのが普通である。
【００７７】
なお、時間に余裕のある用途に使用する場合等においては、情報の記録が確実に行われているかを確認することを目的として、本発明の記憶装置において記録後のベリファイを行っても構わない。
そして、本発明の記憶装置においても、例えば図１１Ａや図１１Ｂにフローチャートを示すようにして、ベリファイを行うことが可能である。
【００７８】
図１１Ａは、書き込みベリファイのフローチャートを示す。
まず、ステップＳＴ１において、メモリセルの記憶素子に書き込みを行う。
次に、ステップＳＴ２において、書き込みを行ったメモリセルにおいて、書き込みベリファイを行う。具体的には書き込みを行ったメモリセルの読み出し動作を行って、そのメモリセルの抵抗値を調べる。
次に、ステップＳＴ３において、メモリセルの抵抗値を調べた結果、書き込みを行ったメモリセルが書き込み状態（抵抗値が所定の低抵抗である状態）であったときには、書き込みを終了する。一方、書き込み状態ではなかったときには、書き込み失敗と判断して、ステップＳＴ１に戻り、再びメモリセルの記憶素子に書き込みを行う。
このような流れで、確実に書き込みを行うことができる。
【００７９】
図１１Ｂは、書き込みベリファイのフローチャートを示す。
まず、ステップＳＴ４において、メモリセルの記憶素子に消去を行う。
次に、ステップＳＴ５において、消去を行ったメモリセルにおいて、消去ベリファイを行う。具体的には消去を行ったメモリセルの読み出し動作を行って、そのメモリセルの抵抗値を調べる。
次に、ステップＳＴ６において、メモリセルの抵抗値を調べた結果、消去を行ったメモリセルが消去状態（抵抗値が所定の高抵抗である状態）であったときには、消去を終了する。一方、消去状態ではなかったときには、消去失敗と判断して、ステップＳＴ４に戻り、再びメモリセルの記憶素子に消去を行う。
このような流れで、確実に消去を行うことができる。
【００８０】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００８１】
【図１】本発明の記憶装置の一実施の形態において、記憶装置に使用する抵抗変化型記憶素子の電圧−電流変化を示す図である。
【図２】本発明の記憶装置の一実施の形態において、抵抗変化型記憶素子を用いて構成したメモリセルの回路図である。
【図３】本発明の記憶装置の一実施の形態の電気回路図である。
【図４】閾値電圧が一方の極性だけに存在する抵抗変化型記憶素子のＩ−Ｖ特性の測定結果である。
【図５】実験に用いた記憶素子の断面図である。
【図６】図５の記憶素子を用いて作製したメモリセルの回路図である。
【図７】Ａ〜Ｃ  図６の抵抗素子の抵抗値を１ｋΩ，２ｋΩ，５ｋΩとして、それぞれメモリセルのＩ−Ｖ特性を測定した結果を示す図である。
【図８】図７Ａ〜図７Ｃのメモリセルの抵抗値がほぼ一定となったときの、抵抗素子の抵抗値と記憶素子の抵抗値との関係を示す図である。
【図９】Ａ  図６のメモリセルの両端に印加したパルス電圧を示す図である。  Ｂ  図９Ａのパルス電圧を印加したときのメモリセルから読み出される信号レベルの測定結果を示す図である。
【図１０】記録時と消去時にメモリセルの両端にパルス電圧を印加したとき、パルス電圧のパルス幅と記録後のメモリセルの合成抵抗値との関係を示す図である。
【図１１】Ａ  書き込みベリファイのフローチャートである。  Ｂ  消去ベリファイのフローチャートである。
【符号の説明】
【００８２】
１  基板、２  下部電極、３  記録補助層、４  希土類酸化膜（記憶層）、５  絶縁膜、６  上部電極、１０  記憶素子、２０  抵抗素子、３０，Ｃ  メモリセル、１００  記憶装置、Ａ  （抵抗変化型）記憶素子、Ｔ  ＭＩＳトランジスタ
【図１】
2005216387.tif 000003
【図２】
2005216387.tif 000004
【図３】
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【図４】
2005216387.tif 000006
【図５】
2005216387.tif 000007
【図６】
2005216387.tif 000008
【図７】
2005216387.tif 000009
【図８】
2005216387.tif 000010
【図９】
2005216387.tif 000011
【図１０】
2005216387.tif 000012
【図１１】
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