(57)【要約】【課題】  高温で長時間の熱処理を行うことなく、結晶欠陥を低減することによって、欠陥起因の接合リーク電流の少ない半導体装置の製造方法を提供し、これによってＤＲＡＭの情報保持特性を改善し、或いはＳＲＡＭの待機時電流を低減するために好適な半導体装置の製造方法を提供する。【解決手段】  半導体基板の所定領域に1×1013／cm2を超えるドーズ量でドーパントを注入するに当たり、ドーズ量が1×1013／cm2以下のドーパント注入と、該ドーパント注入に後続する熱処理とを繰り返し行う。【選択図】  なし【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板の所定領域に1×1013／cm2を超えるドーズ量でドーパントを注入するに当たり、ドーズ量が1×1013／cm2以下のドーパント注入と、該ドーパント注入に後続する熱処理とを繰り返し行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記ドーパントと、該ドーパント注入に後続するドーパント注入との間には、構造変化を伴う工程を有しない、請求項１に記載の半導体装置の製造方法。
【請求項３】
ドーパント注入の総量が、3×1013／cm2以下である、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記熱処理の温度が900℃〜1100℃の範囲であり、継続時間が1〜60秒である、請求項１〜３の何れか一に記載の半導体装置の製造方法。
【請求項５】
前記所定領域が、ウエル層、チャネルドープ層、ポケット注入層、又は、ソース・ドレイン拡散層である、請求項１〜４の何れか一に記載の半導体装置の製造方法。
【請求項６】
前記ドーパントが、リン又はホウ素である、請求項１〜５の何れか一に記載の半導体装置の製造方法。
【請求項７】
ＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板の所定領域に、質量数が１０のホウ素を選択して注入することを特徴とする半導体装置の製造方法。
【請求項８】
前記所定領域が、チャネルドープ層である、請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳細には、携帯電話等の携帯情報端末に使用されるＤＲＡＭやＳＲＡＭ等のメモリセルの製造に、特に好適に適用される半導体装置の製造方法に関する。
【背景技術】
【０００２】
携帯情報端末に使用されるＤＲＡＭやＳＲＡＭ等のメモリセルには、特に接合リーク電流が小さなＭＯＳトランジスタが要求される。従来の半導体装置の一例として、図１５に特許文献１に記載されている半導体装置の構成を示す。
【０００３】
半導体装置８２には、図示したビット線１１を共有する２つのトランジスタを含む多数のトランジスタが半導体基板３１上に形成されている。半導体基板３１は、絶縁膜１２が埋め込まれた溝型の素子分離領域と、素子分離領域に囲まれた活性領域とを有し、上記２つのトランジスタは１つの活性領域に形成されている。各活性領域は、基板電位が与えられる共通のｐ型ウエル層１３内に形成されており、トランジスタのしきい値電圧を決定するｐ型チャネルドープ層１４を有する。ｐ型ウエル層１３の下方には、図示しないｎ型埋め込みウエル層が形成される。
【０００４】
ビット線１１に接続されたプラグ１５の両側には、サイドスペーサ１８を有する２つのゲート電極１６が形成されており、ゲート電極１６は、ｐ型チャネルドープ層１４上にゲート絶縁膜１７を介して形成される。ソース・ドレイン拡散層を構成するｎ型低濃度拡散層１９は、ビット線１１に接続されたプラグ１５、又は、キャパシタ２０にプラグ２１を介して接続されたプラグ１５にそれぞれ接している。プラグ１５は、層間絶縁膜２２の上面からｐ型チャネルドープ層１４の上面までを貫通するコンタクト穴を開孔した後、リンがドープされた多結晶シリコンを埋め込んで形成している。
【０００５】
図１５の半導体装置８２では、プラグ１５の形成の際して、コンタクト穴開孔に引き続いて電界緩和のためのリン注入を行い、電界緩和層を形成している。電界緩和のためのリン注入は、例えば特許文献２に記載されており、一般的には図示のように、ｎ型低濃度拡散層１９よりも深い部分に対して行われる。プラグ１５及び層間絶縁膜２２とキャパシタ２０との間には、ビット線１１及びプラグ２１を埋め込む、層間絶縁膜２３，２４が形成されている。
【０００６】
図１５に示した半導体装置の製造方法について、特に、ｎ型埋め込みウエル層、ｐ型ウエル層１３、及びｐ型チャネルドープ層１４の形成段階の工程から、ｎ型低濃度拡散層１９の形成段階の工程までを説明する。素子分離領域の形成に引き続き、基板表面に図示しないシリコン酸化膜を形成する。次いで、このシリコン酸化膜を通して、加速エネルギーが1000KeVでドーズ量が1×1013/cm2のリン注入を行い、ｐ型ウエル層１３の下部に隣接する図示しないｎ型埋め込みウエル層を形成する。引き続き、基板表面のシリコン酸化膜を通して、加速エネルギーが300KeVでドーズ量が1×1013/cm2、加速エネルギーが150KeVでドーズ量が5×1012/cm2、加速エネルギーが50KeVでドーズ量が1×1012/cm2、及び加速エネルギーが10KeVでドーズ量が2×1012/cm2の４回のホウ素注入を行う。特許文献１には記載されていないが、通常引き続き、基板温度が1000℃の熱処理を行うことにより、注入されたホウ素を拡散し、ｐ型ウエル層１３を形成する。引き続き、基板表面のシリコン酸化膜を通して、加速エネルギーが10KeVでドーズ量が7×1012/cm2のホウ素注入を行い、ｐ型チャネルドープ層１４を形成する。
【０００７】
次に、基板表面のシリコン酸化膜を除去した後、熱酸化法により基板表面にゲート酸化膜を形成する。チャネルドープ層１４の形成のために注入したホウ素は、この熱酸化時の熱によって再分布する。次いで、ゲート電極１６を構成する材料、及び絶縁膜を順次に堆積し、パターニングを行うことによってゲート電極構造を形成する。
【０００８】
次に、ゲート電極１６の側面及び基板表面を熱酸化した後に、このゲート電極構造をマスクとして、基板表面に加速エネルギーが10KeVでドーズ量が2×1013/cm2のリン注入を行う。次いで、熱処理を行うことにより注入されたリンを拡散し、ソース・ドレイン拡散層を構成するｎ型低濃度拡散層１９を形成する。リン注入に後続する熱処理は、周辺回路のトランジスタのソース・ドレイン拡散層の形成のために注入されたドーパントを拡散させる熱処理と兼ねて行うか、又は、リン注入の直後に行う。何れの場合にも、熱処理は、窒素雰囲気中で基板温度が900〜1000℃程度で数十秒間行う。
【特許文献１】特開２００３−１７５８６号公報（図１９）
【特許文献２】特許３２１２１５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
近年、ＤＲＡＭの高集積化の要請によりメモリセルはますます微細化されている。この微細化に際しては、トランジスタのしきい値電圧を維持しつつゲート長を短くする必要があるため、チャネルドープ層のドープ濃度をこの分高くしている。しかし、これに伴ってチャネルドープ層とソース・ドレイン拡散層との間の接合電界が大きくなり、接合リーク電流の増大によって、メモリセルにおける情報保持特性が低下している。接合リーク電流を低減するには、接合部の電界強度を緩和する方法と、接合リーク電流の発生源である、ソース・ドレイン拡散層に残留する結晶欠陥を低減する等の方法とがある。
【００１０】
メモリセルの情報保持特性の低下を防ぐため、これまで、ソース・ドレイン拡散層の接合部の電界強度の緩和によって接合リーク電流を低減する種々の方法が検討されてきた。例えば、特許文献２では、接合部の電界が、局所ツェナー効果が顕著になる1MV/cmを超えないように、ｐ型層及びｎ型層のドープ濃度（キャリヤ濃度）分布を設定することを提案している。しかし、半導体装置の更なる微細化に伴い、電界強度の緩和によって接合リーク電流を低減する方法は既に限界に近づきつつある。そこで、結晶欠陥を低減する方法が注目されている。
【００１１】
ところが、ゲート長が短い状態で電界強度の緩和を行うためには、チャネルドープ層の濃度を高くする必要があるので、ドーパント注入のドーズ量が多くなる。このため、ドーパント注入に起因した結晶欠陥が多くなり、欠陥起因の接合リーク電流が増大し、情報保持特性の向上を妨げている。
【００１２】
また、ゲート長が短い状態でしきい値電圧を維持するためには、ソース・ドレイン拡散層を形成するために注入されたドーパントを再分布させる熱処理を十分に行うことが出来ない。つまり、注入後に結晶欠陥を除去できるような高温で長時間の熱処理を行うと、注入されたドーパントが拡散し過ぎ、実効チャネル長が短くなってしきい値電圧が低下する。このため、結晶欠陥を十分に低減できず、欠陥起因の接合リーク電流を十分に低減させることが出来ない。
【００１３】
本発明は、上記に鑑み、高温で長時間の熱処理を行うことなく、結晶欠陥を低減することによって、欠陥起因の接合リーク電流の少ない半導体装置の製造方法を提供し、これによってＤＲＡＭの情報保持特性を改善し、或いはＳＲＡＭの待機時電流を低減するために好適な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明の第１発明に係る半導体装置の製造方法は、ＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板の所定領域に1×1013／cm2を越えるドーズ量でドーパントを注入するに当たり、ドーズ量が1×1013／cm2以下のドーパント注入と、該ドーパント注入に後続する熱処理とを繰り返し行うことを特徴としている。
【００１５】
本発明の第２発明に係る半導体装置の製造方法は、ＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板の所定領域に、質量数が１０のホウ素を選択して注入することを特徴としている。
【発明の効果】
【００１６】
本発明の第１発明によれば、半導体基板の所定領域に1×1013／cm2を超えるドーズ量でドーパントを注入するに当たり、ドーズ量が1×1013／cm2以下のドーパント注入と、該ドーパント注入に後続する熱処理とを繰り返し行うことによって、注入層の残留欠陥を低減し、接合リーク電流の少ない半導体装置の製造方法を提供できる。これによって、例えば、ＤＲＡＭの情報保持特性を改善し、或いはＳＲＡＭの待機時電流を低減することが出来る。
【００１７】
本発明の第１発明の好適な実施態様では、前記ドーパントと、該ドーパント注入に後続するドーパント注入との間には、構造変化を伴う工程を有しない。構造変化を伴う工程とは、例えば、ウエル層、チャネルドープ層、ポケット注入層などの拡散層を形成する注入工程や、エッチング工程などである。
【００１８】
本発明の第１発明の好適な実施態様では、ドーパント注入の総量が、3×1013／cm2以下である。残留欠陥量を効果的に減少させることが出来る。
【００１９】
本発明の第１発明の好適な実施態様では、前記熱処理の温度が900℃〜1100℃の範囲であり、継続時間が1〜60秒である。熱処理の温度が900℃未満では、注入損傷の回復が不十分であり、熱処理の温度が1100℃を超えるとドーパントの再分布の影響が無視できなくなる。
【００２０】
本発明の第１発明の好適な実施態様では、前記所定領域が、ウエル層、チャネルドープ層、ポケット注入層、又は、ソース・ドレイン拡散層である。本発明の第１発明の好適な実施態様では、前記ドーパントが、リン又はホウ素である。
【００２１】
本発明の第２発明によれば、半導体基板の所定領域に、質量数が１０のホウ素を選択して注入することによって、注入の加速エネルギー及び注入質量を低減し、注入損傷を減らすことが出来る。これによって、熱処理後に残留する結晶欠陥を減少させ、接合リーク電流の少ない半導体装置を提供することが出来る。本発明の第２発明の好適な実施態様では、前記所定領域が、チャネルドープ層である。
【発明を実施するための最良の形態】
【００２２】
本発明者は、本発明に先立ち下記第１及び第２の実験を行った。第１の実験では、半導体基板に所定のドーズ量のドーパントを注入した後にドーパントを再分布させる熱処理を行い、熱処理後に残留する結晶欠陥の量、即ち残留欠陥量と熱処理量との関係を調べた。ここで、熱処理量とは熱処理を行う時間と温度との積で近似される量である。ドーパントを注入する際のドーズ量を様々な値に変化させて実験を行ったところ、熱処理後の残留欠陥量の熱処理依存性がドーズ量によって異なることを見いだした。図１３に所定の注入層を形成する必要ドーズ量のドーパント注入を行った場合、及び必要ドーズ量の1／2のドーズ量のドーパント注入を行った場合の規格化された残留欠陥量と規格化された熱処理量との関係を示す。グラフａとグラフｂとの比較から、ドーパント注入の際のドーズ量が少ないグラフｂについて、熱処理量に対する残留欠陥量の減少がより速いことが理解できる。
【００２３】
上記実験結果から以下の考察を行った。従来のように１回の注入で必要ドーズ量を注入した後、ドーパントの再分布に対して許容される熱処理、即ち熱処理量が1の熱処理を行った場合の残留欠陥量は同図中の点Ａに示される。
【００２４】
ここで、必要ドーズ量を２回に分割して注入し、且つ各分割注入に後続する分割熱処理を行う場合を考える。分割熱処理を２回行なうので、ドーパントの再分布に対して許容される１回の分割熱処理あたりの熱処理量は0.5である。先ず、必要ドーズ量の1／2のドーズ量のドーパントを分割注入した後、分割熱処理を行った場合の残留欠陥量は図中の点Ｂに示される。グラフｂの熱処理量に対する残留欠陥量の減少が速いので、点Ｂに示された残留欠陥量は、１回の注入で必要ドーズ量を注入した後、熱処理量が0.5の熱処理を行った場合の残留欠陥量を示す点Ｂ’の1／2よりも更に少ない。
【００２５】
引き続き、必要ドーズ量の1／2のドーズ量のドーパントを再び分割注入した後、熱処理量が0.5の分割熱処理を行った場合に、初回の分割注入及び分割熱処理による点Ｂに示された残留欠陥は更に減少し、同図中の点Ｃに示される残留欠陥量となる。また、２回目の分割注入及び分割熱処理によって、点Ｂに示される残留欠陥量に相当する残留欠陥が新たに生じる。従って、２回目の分割注入及び分割熱処理後の残留欠陥量は、点Ｂ及び点Ｃに示された残留欠陥量の和で近似される点Ｄに示される残留欠陥量となり、１回の注入及び熱処理を行った場合の点Ａに示された残留欠陥量よりも少なくなる。
【００２６】
このように、注入層を形成する必要ドーズ量を２回以上に分割して注入し、且つ各分割注入に後続する分割熱処理を行うことにより、１回の注入及び熱処理を行う場合に比べて、残留欠陥量を減少できる。残留欠陥量減少の効果は、半導体装置のウエル層、チャネルドープ層、ポケット注入層、及びソース・ドレイン拡散層を形成する場合のドーパントの注入の全てについて期待できる。なお、熱処理に許容されるドーパントの再分布によって、許容される熱処理量も異なり、残留欠陥量減少の効果も変動する。
【００２７】
本発明者は、第１の実験に引き続き、ソース・ドレイン拡散層をリン注入によって形成する場合について、分割注入による残留欠陥量の減少効果が得られるリンのドーズ量の範囲を定量的に調べる第２の実験を行った。第２の実験では、ソース・ドレイン拡散層を形成するリンの必要ドーズ量が1×1013、2×1013、3×1013、及び4×1013/cm2の場合に、必要ドーズ量を１回で注入した後に熱処理を行った場合と、必要ドーズ量を２以上に均等に分割して注入を行い、且つ各分割注入に後続する分割熱処理を行った場合とについて、残留欠陥量を調べた。熱処理は、必要ドーズ量を１回で注入する場合には、基板温度が900〜1000℃で1〜60秒間行い、２以上に分割した分割熱処理を行う場合には、ドーパントの再分布に対して許容される熱処理量をそれぞれの分割回数で割った熱処理量で行った。
【００２８】
実験の結果を図１４に示す。同図中、グラフａが必要ドーズ量が1×1013／cm2の場合を、グラフｂが必要ドーズ量が2×1013／cm2の場合を、グラフｃが必要ドーズ量が3×1013／cm2の場合を、グラフｄが必要ドーズ量が4×1013／cm2の場合をそれぞれ示している。第２の実験では、リンの必要ドーズ量が1×1013/cm2以上で3×1013/cm2以下のときには、各分割注入におけるドーズ量が1×1013/cm2以下である場合に、残留欠陥量を効果的に減少できていることが判る。特に、１回の分割注入及び分割熱処理の残留欠陥量に対する減少率（％）を目安とすれば、必要ドーズ量が2×1013/cm2の場合に、最も効果が大きい。
【００２９】
必要ドーズ量が3×1013/cm2以下では効果が得られるが、必要ドーズ量が4×1013/cm2では分割注入による効果は殆どなくなる。ドーズ量が4×1013/cm2の場合に注入を２分割すると、１回目の分割注入及び分割熱処理で残留する欠陥は減少するものの、２回目の分割注入に対する熱処理が不足するため、残留欠陥量は逆に増える。必要ドーズ量が1×1013/cm2の場合には、生成する結晶欠陥量が元々少ないため、分割による効果は若干小さい。
【００３０】
また、本発明者は下記の考察を行った。従来のホウ素注入では、作業効率の観点より質量数が１１のホウ素を選択して注入している。ここで、質量数が１０のホウ素を選択して注入する場合を考えると、質量数が１１のホウ素を選択する場合と比較して、注入質量が10％程度小さい。また、質量が10％程度軽い分、加速エネルギーを10％程度低く設定できる。一般に、ドーパントの注入損傷量として考えられるエネルギーデポジション量は、加速エネルギーと注入質量との積で近似できる。従って、質量数が１０のホウ素を選択して注入することによって、従来と比べて、注入損傷を20％程度減少させることが出来る。
【００３１】
注入損傷を減少できれは、通常、熱処理後に残留する結晶欠陥も減少できる。このように、質量数が１０のホウ素を選択して注入を行うことにより、結晶欠陥を減少させることに想到した。このような効果は、半導体装置のホウ素注入層の全てに対して期待できる。
【００３２】
以下、図面を参照し、本発明に係る実施形態例に基づいて本発明を更に詳細に説明する。図１（ａ）、（ｂ）、図２（ｃ）〜（ｅ）、図３（ｆ）、（ｇ）、図４は、本発明をＤＲＡＭのセルトランジスタの製造に適用した、本発明の第１実施形態例に係る半導体装置の各製造段階をそれぞれ示す断面図である。
【００３３】
先ず、図１（ａ）に示すように、シリコン基板３１の主表面に溝を形成した後、この溝に絶縁膜１２を埋め込んで溝型の素子分離領域を形成する。次いで、基板表面に膜厚が10nmのシリコン酸化膜３３を形成し、このシリコン酸化膜３３を通して、加速エネルギーが1000KeVでドーズ量が1×1013/cm2のリン注入を行う。引き続き、窒素雰囲気中で基板温度が1000℃で10分間の熱処理を行い、ｎ型埋め込みウエル層３２を形成する。
【００３４】
次に、４回のホウ素注入を行うことによって、ｐ型ウエル層１３を形成する。具体的には、先ず、シリコン酸化膜３３を通して加速エネルギーが300KeVでドーズ量が1×1013/cm2のホウ素注入を行った後、窒素雰囲気中で基板温度が1000℃で10分間の熱処理を行う。次いで、シリコン酸化膜３３を通して加速エネルギーが150KeVでドーズ量が5×1012/cm2、加速エネルギーが50KeVでドーズ量が1×1012/cm2、及び加速エネルギーが10KeVでドーズ量が2×1012/cm2のホウ素注入を行った後、基板温度が1000℃で30分間の熱処理を行う。即ち、ｐ型ウエル層１３の形成に際しては、注入量が1×1013/cm2を超えない時点で熱処理を行うことにより、注入層の欠陥残留を低減している。
【００３５】
次に、図１（ｂ）に示すように、加速エネルギーが9KeVでドーズ量が7×1012/cm2で質量数１０のホウ素を選択して注入した後、窒素雰囲気中で基板温度が1000℃で10秒間の熱処理を行うことによりｐ型チャネルドープ層１４を形成する。ｐ型チャネルドープ層１４の形成に際しても、１回の注入の際のドーズ量を1×1013/cm2以下に設定し、且つ注入に後続する熱処理を行うことにより、注入層の残留欠陥を低減できる。また、質量数１０のホウ素を選択して注入することにより、注入層の残留欠陥を更に低減できる。
【００３６】
次に、図２（ｃ）に示すように、シリコン酸化膜３３を除去した後、熱酸化法により膜厚が7nmのゲート酸化膜３４を形成する。次いで、ゲート酸化膜３４上に、膜厚が70nmで高濃度のリンがドープされた多結晶シリコン膜３５、膜厚が100nmのタングステンシリサイド膜３６、膜厚が30nmのシリコン酸化膜３７、及び膜厚が150nmのシリコン窒化膜３８を順次に成膜する。
【００３７】
次に、図２（ｄ）に示すように、シリコン窒化膜３８、シリコン酸化膜３７、タングステンシリサイド膜３６、及び多結晶シリコン膜３５に対するパターニングを行うことによって、ゲート電極構造を得る。
【００３８】
次に、図２（ｅ）に示すように、熱酸化法により、ゲート電極１６を構成する多結晶シリコン膜３５及びタングステンシリサイド膜３６の側面に膜厚が10nmのシリコン酸化膜３９を形成する。この熱酸化の際に、基板表面では、ゲート電極１６に対するパターニング時のゲート酸化膜３４の残膜に対しても酸化が行なわれ、膜厚が8nmのシリコン酸化膜４０が形成される。
【００３９】
次に、ゲート電極構造をマスクとし、シリコン酸化膜４０を通して、必要ドーズ量が1.8×1013/cm2のリン注入を分割して行い、ソース・ドレイン拡散層を構成するｎ型低濃度拡散層１９を形成する。ｎ型低濃度拡散層１９の形成は、具体的には、先ず、加速エネルギーが15KeVでドーズ量が9×1012/cm2のリン注入を行った後、窒素雰囲気中で基板温度が950℃で10秒間の熱処理を行う。次いで、加速エネルギーが10KeVでドーズ量が9×1012/cm2のリン注入を行った後、窒素雰囲気中で基板温度が1000℃で10秒間の熱処理を行う。ｎ型低濃度拡散層１９の形成に際しても、１回の分割注入の際のドーズ量を1×1013／cm2以下に設定し、且つ各分割注入に後続する分割熱処理を行うことによって、注入層の残留欠陥を低減できる。
【００４０】
次に、図示しない周辺回路のトランジスタの拡散層を公知の方法で形成する。次いで、膜厚が50nmのシリコン窒化膜４１及び膜厚が300nmのシリコン酸化膜４２を堆積する。次いで、通常の平坦化法を用いて、シリコン酸化膜４２を平坦化した後、シリコン酸化膜４２及びシリコン窒化膜４１を順次にエッチングして、図３（ｆ）に示すプラグ形成用の穴４４ａを形成する。
【００４１】
次に、シリコン酸化膜４２及びシリコン窒化膜４１をマスクとして、加速エネルギーが30KeVでドーズ量が1×1013/cm2のリン注入を行った後、窒素雰囲気中で基板温度が950℃で10秒間の熱処理を行うことによって、電界緩和のための電界緩和層９１を形成する。ここで、電界緩和層９１として作用させるためには欠陥の残留を極力避ける必要があるが、上記熱処理によって残留する欠陥を低減し、効果的な電界緩和を実現できる。次いで、ｎ型低濃度拡散層１９の抵抗を低減するために、加速エネルギーが20KeVでドーズ量が2×1013/cm2のヒ素注入を行う。ヒ素注入層の残留欠陥は、電界緩和層９１の表面近傍に限られているので、プラグ形成時の熱処理によって十分に低減できる。
【００４２】
次に、図３（ｇ）に示すように、プラグ形成用の穴４４ａの内部及びシリコン酸化膜４２上に高濃度のリンがドープされた多結晶シリコンを堆積する。次いで、通常の方法を用いて、多結晶シリコンをエッチバックすることによって、プラグ形成用の穴４４ａに埋め込まれたプラグ４４を形成する。引き続き、膜厚が100nmのシリコン酸化膜４５を堆積したのち、基板温度が900℃で10秒間の熱処理を行う。
【００４３】
次に、通常の方法を用いて、シリコン酸化膜４５上に堆積された層間絶縁膜２４、及び、シリコン酸化膜４５、層間絶縁膜２４中に形成され、中央のプラグ４４に接続されるビット線１１、中央のプラグ４４の両側のプラグ４４に接続されるプラグ２１を形成する。引き続き、通常の製造方法を用いて、プラグ２１に接続される下部電極２０Ａ、容量膜２０Ｂ、及び、上部電極２０Ｃから成るキャパシタ２０を形成することによって、図４に示す半導体装置を完成することが出来る。
【００４４】
本実施形態例によれば、ｐ型ウエル層１３、ｐ型チャネルドープ層１４、及びｎ型低濃度拡散層１９などの各注入層の形成に際して、必要ドーズ量が3×1013/cm2以下の注入を行う場合に、１回の注入のドーズ量を1×1013/cm2以下に設定し、且つ各注入に後続する熱処理を行うことによって、各注入層の残留欠陥を低減できる。また、ｐ型チャネルドープ層１４の形成に際して、質量数が１０のホウ素を選択して注入することによって、ｎ型低濃度拡散層１９などの各注入層の残留欠陥を大幅に低減できる。
【００４５】
本実施形態例及び従来の半導体装置の製造方法に従って半導体装置を製造し、それぞれ実施例１及び比較例１とした。実施例１及び比較例１の半導体装置について情報保持時間を測定し、累積度数を集計したところ図５のようになった。同図中、グラフａが実施例１の半導体装置の特性を、グラフｂが比較例１の半導体装置の特性をそれぞれ示し、累積度数−5σが救済レベルであり、製品として出荷される。同図から判るように、実施例１の半導体装置は比較例の半導体装置と比較して、情報保持特性が大幅に向上していることが判る。これにより、半導体装置の情報保持特性は、残留欠陥を介した接合リーク電流に支配されていると言える。
【００４６】
なお、本実施形態例では、注入層を形成する必要ドーズ量が1×1013／cm2を超える全ての注入層について、１回の注入の際のドーズ量が1×1013／cm2以下になるように、分割注入及び分割熱処理を行っているが、必ずしも全ての注入層について行う必要はない。好ましくは、半導体装置の特性向上に最も効果的な注入層の形成に、上記分割注入及び分割熱処理を行なうことによって、残留欠陥を減少させつつ、且つ適度な熱処理を行うことが出来る。
【００４７】
第１実施形態例では本発明をＤＲＡＭのセルトランジスタの製造に適用した例を説明したが、本発明を通常のＭＯＳトランジスタの製造に適用することができる。図６は、本発明の第２実施形態例に係る半導体装置の製造方法を用いて製造される半導体装置の構成を示す断面図である。本実施形態例に係る半導体装置は、相補型ＭＯＳ構造のトランジスタを構成している。
【００４８】
半導体装置８１は、点線左側のｎチャネルＭＯＳトランジスタ８１Ａと、点線右側のｐチャネルＭＯＳトランジスタ８１Ｂとを有する。ｎチャネルＭＯＳトランジスタ８１Ａ及びｐチャネルＭＯＳトランジスタ８１Ｂにおける基板５０の表面近傍は、素子分離領域５１と、素子分離領域５１によって電気的に分離されたｐ型ウエル層５２、及びｎ型ウエル層５３から構成されている。
【００４９】
ｎチャネルＭＯＳトランジスタ８１Ａは、ｐ型ウエル層５２の上部に形成され、ゲート酸化膜５４上に、高濃度のリンがドープされた多結晶シリコン膜５５及びタングステン膜５６から構成されるｎ型ゲート電極を有する。ｎ型ゲート電極の下方には、ゲート酸化膜５４を介してｐ型チャネルドープ層５７が形成されている。ｐ型チャネルドープ層５７の表面領域には、ｎ型低濃度拡散層５８及びｎ型高濃度拡散層５９から構成されるソース・ドレイン拡散層、及びｎ型低濃度拡散層５８を囲むように形成されたｐ型ポケット層６０が形成されている。
【００５０】
ｐチャネルＭＯＳトランジスタ８１Ｂは、ｎ型ウエル層５３の上部に形成され、ゲート酸化膜５４上に、高濃度のホウ素がドープされた多結晶シリコン膜６１及びタングステン膜５６から構成されるｐ型ゲート電極を有する。ｐ型ゲート電極の下方には、ゲート酸化膜５４を介してｎ型チャネルドープ層６２が形成されている。ｎ型チャネルドープ層６２の表面領域には、ｐ型低濃度拡散層６３及びｐ型高濃度拡散層６４から構成されるソース・ドレイン拡散層、及びｐ型低濃度拡散層６３を囲むように形成されたｎ型ポケット層６５が形成されている。
【００５１】
ｎ型高濃度拡散層５９及びｐ型高濃度拡散層６４上の一部には、コバルトシリサイド層６６が形成されている。ｎチャネルＭＯＳトランジスタ８１Ａ及びｐチャネルＭＯＳトランジスタ８１Ｂ上には層間絶縁膜６７が成膜され、ｎチャネルＭＯＳトランジスタ８１Ａ及びｐチャネルＭＯＳトランジスタ８１Ｂはそれぞれ、層間絶縁膜６７に開口された接続穴に埋め込まれたタングステンプラグ６８を介して、層間絶縁膜６７上に形成された配線６９に接続されている。タングステンプラグ６８とコバルトシリサイド層６６との間には図示しない窒化チタン膜が形成されている。
【００５２】
図７（ａ）、（ｂ）、図８（ｃ）〜（ｅ）、図９（ｆ）〜（ｈ）、及び図１０（ｉ）〜（ｋ）は、本発明の第２実施形態例に係る半導体装置の製造方法の各製造段階を示す断面図である。先ず、図７（ａ）に示すように、通常の方法を用いて素子分離領域５１を形成した後、基板５０の表面に膜厚が10nmのシリコン酸化膜７１を形成する。
【００５３】
次に、このシリコン酸化膜７１を通して、ホウ素注入を３回に分けて行い、ｐ型ウエル層５２を形成する。ｐ型ウエル層５２の形成は、具体的には、先ず、加速エネルギーが300KeVでドーズ量が1×1013/cm2のホウ素注入を行った後に、窒素雰囲気中での基板温度が1000℃で10分間の熱処理を行う。次いで、加速エネルギーが150KeVでドーズ量が5×1012/cm2、加速エネルギーが50KeVでドーズ量が1×1012/cm2のホウ素注入を行った後に、基板温度が1000℃で30分間の熱処理を行う。ｐ型ウエル層５２の形成に際しては、注入量が1×1013/cm2を超えない時点で熱処理を行うことにより、注入層の欠陥残留を低減している。
【００５４】
次に、図７（ｂ）に示すように、ｐチャネルＭＯＳトランジスタ形成領域のみが開口したレジスト膜７０を注入マスクとして、シリコン酸化膜７１を通して、加速エネルギーが600KeVでドーズ量が2×1013/cm2、加速エネルギーが330KeVでドーズ量が1×1013/cm2、及び加速エネルギーが130KeVでドーズ量が2×1012/cm2の３回のリン注入を行う。次いで、レジスト膜７０を除去し、窒素雰囲気中で基板温度が1000℃で1分間の熱処理を行い、ｎ型ウエル層５３を形成する。ｎ型ウエル層５３は、リン注入の投影飛程がホウ素注入の投影飛程と略同じで、且つリンの注入量がホウ素の注入量の２倍であるので、ｎ型層として機能する。
【００５５】
上記ｎ型ウエル層５３の形成工程において、ドーズ量が1×1013／cm2以下の分割注入及び分割熱処理を行わなかった理由は、同じレジスト膜７０を用いて３回の注入を行うため、各注入後に分割熱処理を行うと、レジスト膜７０の変質を招く恐れがあるからである。また、リン注入をホウ素注入前に行うことにより、ホウ素注入前にリン注入層の熱処理を行うことも考えられるが、この場合、注入するホウ素とリンの投影飛程が相互に略同じとしても、注入分布の広がり、即ち注入分布の標準偏差がリンの方が大きいため、熱処理後のリンの分布形状をホウ素の分布形状に一致させることができない。本実施形態例では、ホウ素注入及び熱処理をリン注入に先立って行うので、熱処理によるホウ素の再分布によって、ホウ素の分布形状をリンの分布形状に略一致させることができる。なお、注入マスクが耐熱性を有する膜であれば、ドーズ量が1×1013／cm2以下の分割注入及び分割熱処理を行うことが出来る。
【００５６】
次に、ｎチャネルＭＯＳトランジスタ形成領域のみ開口したレジスト膜を注入マスクとし、シリコン酸化膜７１を通して、加速エネルギーが10KeVでドーズ量が1×1012/cm2のホウ素を注入する。次いで、このレジスト膜を除去した後に、窒素雰囲気中で基板温度が1000℃で10秒間の熱処理を行い、図８（ｃ）に示すｐ型チャネルドープ層５７を形成する。引き続き、ｐチャネルＭＯＳトランジスタ形成領域のみ開口したレジスト膜を注入マスクとして、シリコン酸化膜７１を通して、加速エネルギーが20KeVでドーズ量が1×1012/cm2のリンを注入する。引き続き、このレジスト膜を除去した後に、窒素雰囲気中で基板温度が1000℃で10秒間の熱処理を行い、ｎ型チャネルドープ層６２を形成する。
【００５７】
次に、シリコン酸化膜７１を除去したのち、図８（ｄ）に示すように、熱酸化法により膜厚が4nmのゲート酸化膜５４を形成する。次いで、膜厚が100nmのノンドープ多結晶シリコン膜７２を堆積する。
【００５８】
次に、ｎチャネルＭＯＳトランジスタ形成領域のみ開口した図示しないレジスト膜を注入マスクとして、加速エネルギーが10KeVでドーズ量が5×1015/cm2のリンを注入して、図８（ｅ）に示す高濃度のリンがドープされた多結晶シリコン膜５５を形成する。次いで、ｐチャネルＭＯＳトランジスタ形成領域のみ開口した図示しないレジスト膜を注入マスクとして、加速エネルギーが5KeVでドーズ量が3×1015/cm2のホウ素を注入して、高濃度のホウ素がドープされた多結晶シリコン膜６１を形成する。
【００５９】
次に、図９（ｆ）に示すように、図示しない膜厚が5nmのタングステンシリサイド膜、膜厚が80nmのタングステン膜５６、及びゲート電極加工用の絶縁膜７３を順次に堆積する。次いで、図９（ｇ）に示すように、通常の方法を用いて絶縁膜７３をパターニングした後、パターニングされた絶縁膜７３をエッチングマスクとして、タングステン膜５６及びタングステンシリサイド膜をパターニングする。引き続き、通常の方法を用いて、タングステン膜５６およびタングステンシリサイド膜の側壁に、膜厚が10nmのシリコン窒化膜から成るサイドスペーサ７４を形成する。引き続き、サイドスペーサ７４をエッチングマスクとして、多結晶シリコン膜５５，６１をそれぞれエッチングする。
【００６０】
次に、図９（ｈ）に示すように、熱酸化法により、多結晶シリコン膜５５，６１の側壁にそれぞれ膜厚が5nmのシリコン酸化膜７５を形成する。この熱酸化により、ゲート酸化膜５４のうち、多結晶シリコン膜５５，６１のエッチング後に残った部分も酸化される。
【００６１】
次に、加速エネルギーが15KeVでドーズ量が1×1013/cm2のリンを注入した後、窒素雰囲気中で基板温度が1000℃で１秒間の熱処理を行なう。次いで、加速エネルギーが10KeVでドーズ量が1×1013/cm2のリンを注入した後、窒素雰囲気中で基板温度が1000℃で１秒間の熱処理を行ない、ｎチャネルＭＯＳトランジスタのｎ型低濃度拡散層５８の一部及びｐチャネルＭＯＳトランジスタのｎ型ポケット層６５を形成する。ｎ型低濃度拡散層５８の一部及びｎ型ポケット層６５の形成に際して、１回の分割注入の際のドーズ量を1×1013/cm2以下に設定し、且つ各分割注入に後続する熱処理を行うことにより、注入層の残留欠陥を低減できる。
【００６２】
次に、ｎチャネルＭＯＳトランジスタ形成領域のみ開口した、図示しないレジスト膜を注入マスクとして、加速エネルギーが30KeVでドーズ量が1×1013/cm2のホウ素を注入して、図１０（ｉ）に示すように、ｐ型ポケット層６０を形成し、更に、加速エネルギーが15KeVでドーズ量が7×1013/cm2のヒ素を注入して、ｎ型低濃度拡散層５８の一部を形成する。引き続き、レジスト膜を除去した後に、窒素雰囲気中で基板温度が950℃で10秒間の熱処理を行う。
【００６３】
次に、図１０（ｊ）に示すように、通常の方法により、膜厚が50nmのシリコン窒化膜７６から成るサイドスペーサを形成した後、通常の方法により、加速エネルギーが50KeVでドーズ量が2×1015/cm2のヒ素を注入してｎ型高濃度拡散層５９を形成し、更に、加速エネルギーが25KeVでドーズ量の5×1015/cm2の二フッ化ホウ素を注入してｐ型高濃度拡散層６４を形成する。引き続き、窒素雰囲気中で基板温度が1000℃で1秒間の熱処理を行う。
【００６４】
次に、図１０（ｋ）に示すように、通常の方法により、ｎ型高濃度拡散層５９及びｐ型高濃度拡散層６４上の一部に膜厚が30nmのコバルトシリサイド層６６を形成した後、層間絶縁膜６７を堆積してから接続穴を開口し、タングステンプラグ６８及び配線６９を形成することにより、図６に示した半導体装置を製造することが出来る。
【００６５】
本実施形態例によれば、相補型ＭＯＳ構造のトランジスタを構成する半導体装置の製造に際して、ｐ型ウエル層５２、ｐ型チャネルドープ層５７、ｎ型チャネルドープ層６２、ｎ型低濃度拡散層５８、及びｎ型ポケット層６５などの各注入層を形成する際に、１回の注入の際のドーズ量を1×1013/cm2以下に設定し、且つ各注入に後続する熱処理を行うことにより、各注入層の残留欠陥を低減できる。
【００６６】
本実施形態例に係る半導体装置の製造方法に従って半導体装置を製造し、実施例２とした。また、本実施形態例の半導体装置の製造方法において、ｐ型ウエル層５２、ｐ型チャネルドープ層５７、ｎ型チャネルドープ層６２、ｎ型低濃度拡散層５８、及びｎ型ポケット層６５を形成する際に、ドーズ量が1×1013／cm2以下の分割注入及び分割熱処理を行わずに、各注入層を形成する必要ドーズ量のドーパントを注入した後に、１回の熱処理を行って半導体装置を製造し、比較例２とした。
【００６７】
実施例２及び比較例２の半導体装置について、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタの接合リーク電流と逆方向電圧との関係を調べ、それぞれ、図１１、１２に示す結果を得た。これらの図において、グラフａが比較例２の半導体装置の特性を、グラフｂが実験例２の半導体装置の特性をそれぞれ示している。これらの図から、実施例２の半導体装置では、比較例２の半導体装置と比較して、接合リーク電流を低減できていることが理解できる。
【００６８】
実施例２の半導体装置では、ｎチャネルＭＯＳトランジスタで、ｐ型ウエル層５２、ｐ型チャネルドープ層５７、及びｎ型低濃度拡散層５８の残留欠陥量を比較例２に対して1／2に、ｐチャネルＭＯＳトランジスタで、ｎ型チャネルドープ層６２及びｎ型ポケット層６５の残留欠陥量を比較例２に対して30％低減できていることが判った。また、実施例２及び比較例２の半導体装置をそれぞれ相補型ＭＯＳ構造を有するＳＲＡＭに適用したところ、実施例２の半導体装置では比較例２の半導体装置と比較して、待機時電流を25％程度低減できた。
【００６９】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
【産業上の利用可能性】
【００７０】
本発明の半導体装置の製造方法をＤＲＡＭの製造に適用すれば、情報保持特性が改善されるので、リフレッシュサイクルを長くして、情報の充放電で消費される電力を低減できる。また、ＳＲＡＭの製造に適用すれば、待機時電流が低減されるので、消費電力を低減できる。本発明は、携帯端末や高温動作装置に使用される半導体装置の製造に特に好適に適用される。
【図面の簡単な説明】
【００７１】
【図１】図１（ａ）、（ｂ）はそれぞれ、第１実施形態例に係る半導体装置の製造方法の製造段階を示す断面図である。
【図２】図２（ｃ）〜（ｅ）はそれぞれ、第１実施形態例に係る半導体装置の製造方法の、図１に後続する製造段階を示す断面図である。
【図３】図３（ｆ）、（ｇ）はそれぞれ、第１実施形態例に係る半導体装置の製造方法の、図２に後続する製造段階を示す断面図である。
【図４】第１実施形態例に係る半導体装置の製造方法の、図３に後続する製造段階を示す断面図である。
【図５】累積度数と規格化された情報保持時間との間の関係を示すグラフである。
【図６】第２実施形態例に係る半導体装置の製造方法を用いて製造された、相補型ＭＯＳ構造のトランジスタを成す半導体装置の構成を示す断面図である。
【図７】図７（ａ）、（ｂ）はそれぞれ、第２実施形態例に係る半導体装置の製造方法の製造段階を示す断面図である。
【図８】図８（ｃ）〜（ｅ）はそれぞれ、第２実施形態例に係る半導体装置の製造方法の、図７に後続する製造段階を示す断面図である。
【図９】図９（ｆ）〜（ｈ）はそれぞれ、第２実施形態例に係る半導体装置の製造方法の、図８に後続する製造段階を示す断面図である。
【図１０】図１０（ｉ）〜（ｋ）はそれぞれ、第２実施形態例に係る半導体装置の製造方法の、図９に後続する製造段階を示す断面図である。
【図１１】ｎチャネルＭＯＳトランジスタにおける、ｎ+／ｐ界面の接合リーク電流と逆方向電圧との関係を示すグラフである。
【図１２】ｐチャネルＭＯＳトランジスタにおける、ｐ+／ｎ界面の接合リーク電流と逆方向電圧との関係を示すグラフである。
【図１３】規格化された残留欠陥量と規格化された熱処理量との関係を示すグラフである。
【図１４】規格化された残留欠陥量と分割回数との関係を示すグラフである。
【図１５】従来の半導体装置の構成を示す断面図である。
【符号の説明】
【００７２】
１１：ビット線
１２：絶縁膜
１３：ｐ型ウエル層
１４：ｐ型チャネルドープ層
１５：プラグ
１６：ゲート電極
１７：ゲート絶縁膜
１８：サイドスペーサ
１９：ｎ型低濃度拡散層
２０：キャパシタ
２０Ａ：下部電極
２０Ｂ：容量膜
２０Ｃ：上部電極
２１：プラグ
２２：層間絶縁膜
２３：層間絶縁膜
２４：層間絶縁膜
３１：シリコン基板
３２：ｎ型埋め込みウエル層
３３：シリコン酸化膜
３４：ゲート酸化膜
３５：多結晶シリコン膜
３６：タングステンシリサイド膜
３７：シリコン酸化膜
３８：シリコン窒化膜
３９：シリコン酸化膜
４０：シリコン酸化膜
４１：シリコン窒化膜（サイドスペーサ）
４２：シリコン酸化膜
４４：プラグ
４４ａ：プラグ形成用の穴
４５：シリコン酸化膜
５０：基板
５１：素子分離領域
５２：ｐ型ウエル層
５３：ｎ型ウエル層
５４：ゲート酸化膜
５５：多結晶シリコン膜
５６：タングステン膜
５７：ｐ型チャネルドープ層
５８：ｎ型低濃度拡散層
５９：ｎ型高濃度拡散層
６０：ｐ型ポケット層
６１：多結晶シリコン膜
６２：ｎ型チャネルドープ層
６３：ｐ型低濃度拡散層
６４：ｐ型高濃度拡散層
６５：ｎ型ポケット層
６６：コバルトシリサイド層
６７：層間絶縁膜
６８：タングステンプラグ
７０：レジスト膜
７１：シリコン酸化膜
７２：ノンドープ多結晶シリコン膜
７３：絶縁膜
７４：シリコン窒化膜
７５：シリコン酸化膜
８１：半導体装置
８１Ａ：ｎチャネルＭＯＳトランジスタ
８１Ｂ：ｐチャネルＭＯＳトランジスタ
９１：電界緩和層
【図１】
2005216899.tif 000002
【図２】
2005216899.tif 000003
【図３】
2005216899.tif 000004
【図４】
2005216899.tif 000005
【図５】
2005216899.tif 000006
【図６】
2005216899.tif 000007
【図７】
2005216899.tif 000008
【図８】
2005216899.tif 000009
【図９】
2005216899.tif 000010
【図１０】
2005216899.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2005216899.tif 000016