(57)【要約】【課題】設計レイアウトパターンの検証の際に高電圧信号が接続される低耐圧トランジスタを検出する方法を提供する。【解決手段】多電源の半導体装置のレイアウト設計パターンから、高電圧電源に直結された低耐圧素子を検出する素子検出方法であって、レイアウト設計パターンから高電圧電源ノードのノード情報をもつ半導体装置を生成する工程ＳＴ２１、ＳＴ２２と、半導体装置の高電圧電源ノードの配線パターンを生成する工程ＳＴ２４と、配線パターンから厚膜ゲート酸化膜形成パターンを削除して低耐圧素子を検出する工程ＳＴ２４、ＳＴ４とを含む。【選択図】図１(a)
2005250848.tif 000002
【特許請求の範囲】
【請求項１】
多電源の半導体装置のレイアウト設計パターンから、高電圧電源に直結された低耐圧素子を検出する素子検出方法であって、
前記レイアウト設計パターンから高電圧電源ノードのノード情報をもつ半導体装置を生成する工程と、前記半導体装置の前記高電圧電源ノードの配線パターンを生成する工程と、前記配線パターンから厚膜ゲート酸化膜形成パターンを削除して低耐圧素子を検出する工程とを含む素子検出方法。
【請求項２】
多電源の半導体装置のレイアウト設計パターンから、高耐圧素子の出力が入力された低耐圧素子を検出する素子検出方法であって、
前記レイアウト設計パターンから高電圧電源ノードのノード情報をもつ半導体装置を生成する工程と、前記半導体装置の配線およびコンタクトに加え前記高耐圧素子の活性領域の図形パターンを用いて接続処理を行い高電圧信号ノードの配線パターンを生成する工程と、前記配線パターンから厚膜ゲート酸化膜形成パターンを削除して低耐圧素子を検出する工程とを含む素子検出方法。
【請求項３】
多電源の半導体装置のレイアウト設計パターンから、低電圧電源に直結された高耐圧素子を検出する素子検出方法であって、
前記レイアウト設計パターンから低電圧電源ノードのノード情報をもつ半導体装置を生成する工程と、前記低電圧電源ノードの配線パターンを生成する工程と、前記配線パターンと厚膜ゲート酸化膜形成パターンとの重なり部分を形成して高耐圧素子を検出する工程とを含む素子検出方法。
【請求項４】
多電源の半導体装置のレイアウト設計パターンから、低耐圧素子の出力が入力された高耐圧素子を検出する素子検出方法であって、
前記レイアウト設計パターンから低電圧電源ノードのノード情報をもつ半導体装置を生成する工程と、前記半導体装置の配線およびコンタクトに加え前記低耐圧素子の活性領域の図形パターンを用いて接続処理を行い前記低電圧信号ノードの配線パターンを生成する工程と、前記配線パターンと厚膜ゲート酸化膜形成パターンとの重なり部分を形成して高耐圧素子を検出する工程とを含む素子検出方法。
【請求項５】
活性領域は、ソース・ドレインを短絡させたＯＤ活性領域パターンを導電体として使用する請求項２または請求項４記載の素子検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多電源の半導体装置の設計におけるマスクレイアウト検証において、例えば高電圧電源上低耐圧トランジスタ、高い耐圧トランジスタからの高電圧信号を入力する低耐圧トランジスタ、低電圧電源上の高耐圧トランジスタ、および低耐圧トランジスタからの低電圧信号を入力する高耐圧トランジスタ等の素子の素子検出方法に関するものである。
【背景技術】
【０００２】
マスクレイアウトパターンの回路検証として、ＬＶＳ，ＥＲＣを行う。ＬＶＳは回路とマスクレイアウトの整合性を検証し、ＥＲＣは半導体装置を作成した際の電気的特性を考慮する検証を行う。
【０００３】
従来、半導体集積回路のレイアウトパターン設計時における配線などの許容電流値を検証する半導体集積回路のレイアウトパターン検証装置があった（特許文献１参照）。
【特許文献１】特開平７−７４２６２号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
多電源ＬＳＩの設計で、高電圧電源に低耐圧トランジスタを直結または高耐圧トランジスタから出力された高電圧信号を低耐圧トランジスタに入力すると該当の低耐圧トランジスタが破壊されるが、従来の設計・検証技術では検出できない。
【０００５】
また、低電圧信号を入力された高耐圧トランジスタも正常に動作しないが、従来の設計・検証技術では検出できない。
【０００６】
本発明は、上記従来の問題を解決するもので、設計レイアウトパターンの検証の際に高電圧信号が入力される低耐圧トランジスタおよび低電圧信号が入力される高耐圧トランジスタ等の素子を検出する素子検出方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この目的を達成するために、本発明の素子検出方法は、多電源の半導体装置のレイアウト設計パターンから、高電圧電源に直結された低耐圧素子を検出する素子検出方法であって、
レイアウト設計パターンから高電圧電源ノードのノード情報をもつ半導体装置を生成する工程と、半導体装置の高電圧電源ノードの配線パターンを生成する工程と、配線パターンから厚膜ゲート酸化膜形成パターンを削除して低耐圧素子を検出する工程とを含むものである。
【０００８】
本発明の別の素子検出方法は、多電源の半導体装置のレイアウト設計パターンから、高耐圧素子の出力が入力された低耐圧素子を検出する素子検出方法であって、
レイアウト設計パターンから高電圧電源ノードのノード情報をもつ半導体装置を生成する工程と、半導体装置の配線およびコンタクトに加え高耐圧素子の活性領域の図形パターンを用いて接続処理を行い高電圧信号ノードの配線パターンを生成する工程と、配線パターンから厚膜ゲート酸化膜形成パターンを削除して低耐圧素子を検出する工程とを含むものである。
【０００９】
本発明の別の素子検出方法は、多電源の半導体装置のレイアウト設計パターンから、低電圧電源に直結された高耐圧素子を検出する素子検出方法であって、
レイアウト設計パターンから低電圧電源ノードのノード情報をもつ半導体装置を生成する工程と、低電圧電源ノードの配線パターンを生成する工程と、配線パターンと厚膜ゲート酸化膜形成パターンとの重なり部分を形成して高耐圧素子を検出する工程とを含むものである。
【００１０】
本発明の別の素子検出方法は、多電源の半導体装置のレイアウト設計パターンから、低耐圧素子の出力が入力された高耐圧素子を検出する素子検出方法であって、
レイアウト設計パターンから低電圧電源ノードのノード情報をもつ半導体装置を生成する工程と、半導体装置の配線およびコンタクトに加え低耐圧素子の活性領域の図形パターンを用いて接続処理を行い低電圧信号ノードの配線パターンを生成する工程と、配線パターンと厚膜ゲート酸化膜形成パターンとの重なり部分を形成して高耐圧素子を検出する工程とを含むものである。
【００１１】
上記構成において、活性領域は、ソース・ドレインを短絡させたＯＤ活性領域パターンを導電体として使用する。
【発明の効果】
【００１２】
本発明の素子検出方法によれば、例えばマスク検証ツールの機能を用いてレイアウトパターンの論理演算を行い、問題となる高電圧電源に直結された低耐圧トランジスタ、高耐圧トランジスタから出力された高電圧信号を入力された低耐圧トランジスタ、低電圧電源に直結された高耐圧トランジスタおよび低耐圧トランジスタから出力された低電圧信号を入力された高耐圧トランジスタ等を自動的に検出することができる。
【００１３】
このため、マスクレイアウトの最終的な検証が容易にでき、また回路設計ミスにより発生するトランジスタの破壊の低減にも寄与する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の各実施形態について、図面を参照しながら説明する。
(第１の実施形態)
第１の実施形態では、高電圧電源に直結された低耐圧トランジスタを検出する。
【００１５】
図１(a)は、第１の実施形態における半導体装置内の高電圧電源に直結された低耐圧トランジスタを検出する工程を示すフローチャートである。以下、図１(a)のフローチャートに沿って、半導体装置の検証工程を概略的に説明する。
【００１６】
まず、多電源半導体装置設計マスクパターン（ＳＴ１）が高電圧電源上低耐圧トランジスタの検出工程のステップＳＴ２に入力される。
【００１７】
次に、このステップＳＴ２はサブステップＳＴ２１〜ＳＴ２５からなり、高電圧電源を直結された低耐圧トランジスタを検出する。このとき、高電圧電源上低耐圧トランジスタの検出のためのデザインルールを入力する。
【００１８】
次に、ステップＳＴ２中の各サブステップについて説明する。
【００１９】
サブステップＳＴ２１で、ステップＳＴ３で入力されるデザインルールを取り込み、このデザインルールに従ってノード情報を与えるテキストの置き換えを行い、種々の高電圧電源ノードを一種類のノード情報に統一する。またその他の電源ノード情報、信号ノード情報およびグランドノード情報を削除し、サブステップＳＴ２２で、高電圧電源ノードのみのノード情報を持つ半導体装置を生成する。これは種々の高電圧電源ノードをひとまとめに扱い、後の演算を楽にするためである。上記のようなノード情報の置き換えはマスク検証ツールの機能により実現できる。
【００２０】
次に、サブステップＳＴ２３で配線およびコンタクトを介した接続処理を行い、サブステップＳＴ２４で高電圧電源ノードの配線パターン、ノード情報を持たない配線パターンを生成する。
【００２１】
図２は、高電圧電源ノード１０を直結された低耐圧トランジスタ１１を示し、図３は図２のマスクパターンを示す。
【００２２】
図３において、上層配線１ａは配線乗り換えコンタクトホール２ａを介し下層配線１ｂと電気的に接続している。配線１ｂの下方にはポリシリコン電極３、配線１ｂとポリシリコン電極３を接続するコンタクトホール２ｂがあり、配線１ｂとポリシリコン電極３は電気的に接続している。また、ＯＤ活性領域４、配線１ｃとＯＤ活性領域４を接続するコンタクトホール２ｃがあり、配線１ｃとＯＤ活性領域４は電気的に接続している。さらに下方にＰ＋拡散領域５、Ｎウェル拡散領域６が配置され、図２に示すＰチャンネルトランジスタを用いた低耐圧トランジスタ１１を形成する。また、高耐圧トランジスタを形成する場合、高耐圧トランジスタとしたいトランジスタのマスクパターンに厚膜ゲート酸化膜形成パターンを被せることにより、高耐圧トランジスタのマスクパターンとなる。
【００２３】
図３の斜線部分は、本実施形態の接続処理により、高電圧電源ノード情報を持つパターンである。
【００２４】
次に、サブステップＳＴ２５で論理演算を行う。まず高電圧電源ノード情報を持つポリシリコン電極３のパターンから厚膜ゲート酸化膜形成パターンを削除することで、低耐圧トランジスタ上の高電圧電源ノード情報を持つポリシリコン電極３のパターンを抽出する。さらに抽出したポリシリコン電極パターンと拡散領域図形パターンとの重なり部分を形成し、ステップＳＴ４で高電圧電源を直結されたトランジスタのうち低耐圧トランジスタ１１のゲート部分をエラーパターンとして検出する。
(第２の実施形態)
第２の実施形態では、高耐圧トランジスタの出力側が接続された低耐圧トランジスタを検出する。
【００２５】
図１(b)は、第２の実施形態における半導体装置内の高電圧電源に直結された低耐圧トランジスタを検出する工程を示すフローチャートである。以下、図１(b)のフローチャートに沿って、半導体装置の検証工程を概略的に説明する。
【００２６】
上記第１の実施形態とは、下記の点が異なる。
【００２７】
まず、本実施形態におけるサブステップＳＴ２１では、ステップＳＴ３で入力されるデザインルールを取り込み、このデザインルールに従ってノード情報を与えるテキストの置き換えを行い、種々の高電圧電源ノードと種々のグランドノードをそれぞれ一種類のノード情報に統一する。そしてその他の電源ノード情報および信号ノード情報を削除し、サブステップＳＴ２２で、高電圧電源ノードおよびグランドノード情報のみを持つ半導体装置を生成する。
【００２８】
また、サブステップＳＴ２３で接続処理を行う際、配線およびコンタクトに加えソース・ドレインを短絡させたＯＤ活性領域の図形パターンを導電体として接続に用いることによって、高電圧電源を直結された低耐圧トランジスタだけではなく、高耐圧トランジスタから出力された高電圧信号を入力された低耐圧トランジスタの検出が可能である。
【００２９】
図４は、高電圧電源１０に接続される高耐圧トランジスタ１２から出力される高電圧信号が低耐圧トランジスタ１１に入力されている回路を示す。図５は図４のマスクパターンを示す。図３と共通する部分に同一符号を付している。
図５において、高耐圧トランジスタ形成のための厚膜ゲート酸化膜形成領域７が配置されている。
【００３０】
図５の斜線部分は、本実施形態の接続処理を配線およびコンタクトを介してのみ行った場合に高電圧信号ノード情報を持つパターンである。さらに接続処理（ステップＳＴ２３）にソース・ドレインを短絡させたＯＤ活性領域図形パターンを用いることによって、図６の斜線部のように、高耐圧トランジスタ１２から出力される高電圧信号も含め高電圧信号ノード情報を持つパターンを生成することが可能となる。
【００３１】
ただし、１トランジスタのソース・ドレインがそれぞれ高電圧電源ノードとグランドノードである場合、上記の方法で接続処理を行うと拡散領域でショートが起こり片方のノード情報が消滅するため、高電圧電源ノードを正しく検出することができない。この場合、サブステップＳＴ２２でグランドノード情報を持っているため、サブステップＳＴ２３の接続処理を行う際にグランドノード情報を持つパターンを接続しないなどすることで上記ショートを防ぐことが可能である。
(第３の実施形態)
第３の実施形態では、低電圧電源に直結された高耐圧トランジスタを検出する。
【００３２】
本実施形態は、上記第１の実施形態の手順を以下の点を変更して行うことにより実現できる。
【００３３】
まずサブステップＳＴ２１では、種々の高電圧電源ノードを一種類のノード情報に統一する作業を、種々の低電圧電源ノードを一種類のノード情報に統一する作業に変更し、サブステップＳＴ２２では低電圧電源ノードのみのノード情報を持つ半導体装置を生成する。上記変更によりサブステップＳＴ２４では低電圧電源ノードの配線パターンとノード情報を持たない配線パターンが形成される。サブステップＳＴ２５では、高電圧電源ノード情報を持つポリシリコン電極のパターンから厚膜ゲート酸化膜形成パターンを削除する作業を、低電圧電源ノード情報を持つポリシリコン電極のパターンと厚膜ゲート酸化膜形成パターンとの重なり部分を形成する作業へ変更する。これにより、ステップＳＴ４で低電圧電源を直結されたトランジスタのうち高耐圧トランジスタのゲート部分をエラーパターンとして検出することができる。
(第４の実施形態)
第４の実施形態では、低耐圧トランジスタの出力が接続された高耐圧トランジスタを検出する。
【００３４】
本実施形態は、上記第２の実施形態の手順を以下の点を変更して行うことにより実現できる。
【００３５】
まずサブステップＳＴ２１では、種々の高電圧電源ノードと種々のグランドノードをそれぞれ一種類のノード情報に統一する作業を、種々の低電圧電源ノードと種々のグランドノードをそれぞれ一種類のノード情報に統一する作業に変更して行う。上記変更によりサブステップＳＴ２３の接続処理を行うとサブステップＳＴ２４では低電圧電源を直結された配線パターン、低耐圧トランジスタから出力される低電圧信号ノード情報を持つ配線パターン及びノード情報を持たない配線パターンが生成されている。サブステップＳＴ２５の論理演算で高電圧電源ノード情報を持つポリシリコン電極のパターンから厚膜ゲート酸化膜形成パターンを削除する作業を、低電圧信号ノード情報を持つポリシリコン電極のパターンと厚膜ゲート酸化膜形成パターンとの重なり部分を形成する作業に変更することで、ステップＳＴ４で低耐圧トランジスタの出力が接続された高耐圧トランジスタのゲート部分をエラーパターンとして検出することができる。
【００３６】
本来エラーであるパターンは、低電圧信号ノードを入力信号とする高耐圧Pチャンネルトランジスタと高耐圧Nチャンネルトランジスタがインバータの構成をとる場合であり、Pチャンネルトランジスタがオフにならないため、インバータの入力が低電圧信号でHiのとき、定常的に貫通電流が流れることが問題となる。
【００３７】
図７に上記エラーとなる回路を示す。１２ａは高耐圧Ｐチャンネルトランジスタ、１２ｂは高耐圧Ｎチャンネルトランジスタ、１３は低電圧電源である。図８は図７のマスクパターンを示す。各図とも第１の実施の形態と共通する部分に同一符号を付している。図９に、サブステップＳＴ２４で生成される低耐圧トランジスタ１１から出力される低電圧信号ノード情報を持つ配線パターン１５を斜線部で示し、ステップＳＴ４で検出するエラーパターン１６を黒く塗りつぶして示す。
【００３８】
なお、本実施形態では本来エラーではないパターンが擬似エラーとして検出されないようにするため、擬似エラー対策を行っている。
【００３９】
例えば、図１０に示すように、低電圧信号が入力される高耐圧Nチャンネルトランジスタ１８と、このトランジスタ１８とドレインを共有しかつ高電圧信号が入力される高耐圧Pチャンネルトランジスタ１７が存在した場合、回路的に問題がなくてもエラーとして検出される。
【００４０】
図１１に、図１０のマスクパターンを示す。
【００４１】
図１２に、図１１のマスクパターンを本実施形態で検証した場合サブステップＳＴ２４で生成される低耐圧トランジスタ１１から出力される低電圧信号ノード情報を持つ配線パターン１９を斜線部分で示し、ステップＳＴ４で検出するエラーパターン２０を黒く塗りつぶして示す。
【００４２】
図１２に示すように、本来エラーではないパターンもエラーとして検出される。この擬似エラーを防ぐため、以下の手順変更を加える。すなわち、サブステップＳＴ２５で論理演算を行う際、低耐圧トランジスタ１１から出力される低電圧電源ノード情報がポリシリコン電極に接続される高耐圧トランジスタ１７、１８のうち、Ｐチャンネルトランジスタ１７のみのパターンを形成する。このトランジスタ１７を仮想的にオン状態として高電圧電源ノード情報の接続処理を行い、低耐圧トランジスタ１１から出力される低電圧電源ノード情報を持つ高耐圧トランジスタ１７、１８のうちＮチャンネルトランジスタ１８のみのパターンを生成し、さらにドレイン部が高電圧電源ノード情報を持つものをエラーパターンとして検出する。
【００４３】
図８のマスクパターンに上記接続処理を行ったものを図１３に示し、図１１のマスクパターンに上記接続処理を行ったものを図１４に示す。それぞれ高電圧電源ノード情報を持つ図形パターンを斜線部で示し、検出されるエラーパターンとサブステップＳＴ２５で検出したエラーパターンを黒く塗りつぶして示す。
【００４４】
このように、本来エラーでない箇所をエラーとして検出することを防ぐことができる。
【産業上の利用可能性】
【００４５】
本発明にかかる素子検出方法は、設計レイアウトパターンの検証の際に高電圧信号が入力される低耐圧トランジスタおよび低電圧信号が入力される高耐圧トランジスタ等の素子を検出することができ、これよりマスクレイアウトの検証が容易にでき、回路設計ミスにより発生するトランジスタの破壊の低減に寄与する等の効果があり、素子検出方法等として有用である。
【図面の簡単な説明】
【００４６】
【図１（ａ）】この発明の第１、第３の実施形態における半導体装置の検証工程を示すフローチャートである。
【図１（ｂ）】この発明の第２、第４の実施形態における半導体装置の検証工程を示すフローチャートである。
【図２】高電圧電源ノードを直結されたトランジスタを示す回路図である。
【図３】高電圧電源ノードを直結されたトランジスタのマスクパターンを示す図である。
【図４】第２の実施の形態の高耐圧トランジスタから出力される高電圧信号が低耐圧トランジスタに接続されている回路を示す回路図である。
【図５】高耐圧トランジスタから出力される高電圧信号が低耐圧トランジスタに接続されている回路のマスクパターンを示す図である。
【図６】図５において高電圧信号ノード情報をもつパターンを斜線で示したマスクパターン図である。
【図７】第４の実施の形態の低耐圧トランジスタから出力される低電圧信号が高耐圧トランジスタに接続されており動作に問題のある回路の回路図である。
【図８】図７に示した回路のマスクパターン図である。
【図９】第４の実施形態で図８のマスクパターンを検証した結果を示し、低電圧信号ノード情報をもつパターンを斜線で示したパターン図である。
【図１０】低耐圧トランジスタから出力される低電圧信号が高耐圧トランジスタに接続されているが動作に問題のない回路例を示す回路図である。
【図１１】図１０に示した回路のマスクパターン図である。
【図１２】第４の実施形態で擬似エラー対策を行わず図１１のマスクパターンを検証した結果を示す図である。
【図１３】第４の実施形態で擬似エラー対策を行い図８のマスクパターンを検証した結果のエラーパターンを示す図である。
【図１４】第４の実施形態で擬似エラー対策を行い図１１のマスクパターンを検証した結果のエラーパターンを示す図である。
【符号の説明】
【００４７】
1a       上層配線
1b       下層配線
1c       下層配線
2a       配線乗り換えコンタクトホール
2b       配線とポリシリコン電極を接続するコンタクトホール
2c       配線とＯＤ活性領域を接続するコンタクトホール
3        ポリシリコン電極
4        ＯＤ活性領域
5        Ｐ＋拡散領域
6        Ｎウェル拡散領域
7       厚膜ゲート酸化膜形成領域
１０    高電圧電源
１１    低耐圧トランジスタ
１２    高耐圧トランジスタ
１２ａ  高耐圧トランジスタ
１２ｂ  高耐圧トランジスタ
１３    低電圧電源
１５    配線パターン
１６    エラーパターン
１７    高耐圧トランジスタ
１８    高耐圧トランジスタ
１９    配線パターン
２０    エラーパターン
【図１（ａ）】
2005250848.tif 000003
【図１（ｂ）】
2005250848.tif 000004
【図２】
2005250848.tif 000005
【図３】
2005250848.tif 000006
【図４】
2005250848.tif 000007
【図５】
2005250848.tif 000008
【図６】
2005250848.tif 000009
【図７】
2005250848.tif 000010
【図８】
2005250848.tif 000011
【図９】
2005250848.tif 000012
【図１０】
2005250848.tif 000013
【図１１】
2005250848.tif 000014
【図１２】
2005250848.tif 000015
【図１３】
2005250848.tif 000016
【図１４】
2005250848.tif 000017