(57)【要約】【課題】  共通のドレインラインを備える不揮発性メモリセルアレイ及びその動作方法を提供する。【解決手段】  選択セルのゲート及び前記選択セルとワードラインを共有するメモリセルのゲートに陽の電圧を印加する。前記選択セルのドレイン及び少なくとも前記選択セルとドレインラインを共有するメモリセルのドレインに第１電圧を印加する。前記選択セルのソース及び前記選択セルとビットラインを共有するメモリセルのソースに前記第１電圧よりも低い第２電圧を印加して、前記選択セルの前記電荷貯蔵領域に電子を注入させてプログラムする。前記選択セルに接続されないビットラインに前記第２電圧よりも高い第３電圧を印加する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体基板、該半導体基板上に形成されたゲート、前記ゲートの両端の前記半導体基板内に形成されたソース／ドレイン、及び前記ゲートと前記半導体基板との間に電荷貯蔵領域、を備えるメモリセルがマトリックス形態に配列された不揮発性メモリセルアレイの動作方法において、
選択セルのゲート及び該選択セルとワードラインを共有するメモリセルのゲートに正の電圧を印加し、
前記選択セルのドレイン及び少なくとも前記選択セルとドレインラインを共有するメモリセルのドレインに第１電圧を印加し、
前記選択セルのソース及び前記選択セルとビットラインを共有するメモリセルのソースに前記第１電圧よりも低い第２電圧を印加して、前記選択セルの前記電荷貯蔵領域に電子を注入してプログラムして、前記選択セルに接続されないビットラインに前記第２電圧よりも高い第３電圧を印加することを特徴とする不揮発性メモリセルアレイの動作方法。
【請求項２】
前記電荷貯蔵領域は、不連続的な電荷トラップサイトを有することを特徴とする請求項１に記載の不揮発性メモリセルアレイの動作方法。
【請求項３】
前記電荷貯蔵領域は、前記ソースよりも前記ドレインに近く位置することを特徴とする請求項２に記載の不揮発性メモリセルアレイの動作方法。
【請求項４】
前記電荷貯蔵領域は、前記半導体基板上に積層されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜からなることを特徴とする請求項２に記載の不揮発性メモリセルアレイの動作方法。
【請求項５】
前記半導体基板の導電型はｐ型であり、
前記ソースは、
その一部が前記ゲートと重畳されるｎ−ソース拡張領域と、
前記ｎ−ソース拡張領域と接するｎ＋ソース領域と、
を含むことを特徴とする請求項３に記載の不揮発性メモリセルアレイの動作方法。
【請求項６】
前記ドレインは、
その一部が前記ゲートと重畳されるｎ−ドレイン拡張領域と、
前記ｎ−ドレイン拡張領域と接して相対的に濃度が高いｎ＋ドレイン領域と、
を含むことを特徴とする請求項５に記載の不揮発性メモリセルアレイの動作方法。
【請求項７】
前記ｎ−ドレイン拡張領域の底面にｐ−領域が隣接して形成されることを特徴とする請求項６に記載の不揮発性メモリセルアレイの動作方法。
【請求項８】
選択セルのゲートと前記選択ワードラインを共有する不揮発性メモリセルのゲートとに３．０Ｖないし６．０Ｖの電圧を印加し、
非選択ワードラインに０Ｖの電圧を印加することを特徴とする請求項３に記載の不揮発性メモリセルアレイの動作方法。
【請求項９】
前記第１電圧で３．０Ｖないし６．０Ｖを印加することを特徴とする請求項８に記載の不揮発性メモリセルアレイの動作方法。
【請求項１０】
前記第２電圧で０Ｖないし１．０Ｖを印加することを特徴とする請求項９に記載の不揮発性メモリセルアレイの動作方法。
【請求項１１】
前記第３電圧で０Ｖないし６．０Ｖを印加することを特徴とする請求項１０に記載の不揮発性メモリセルアレイの動作方法。
【請求項１２】
前記不揮発性メモリセルのゲートに負の電圧を印加し、
前記不揮発性メモリセルのドレインに接続する正の電圧を印加し、
前記不揮発性メモリセルのソースを接地させるかフローティングさせて、前記電荷貯蔵領域内の電子を消去することをさらに含むことを特徴とする請求項３に記載の不揮発性メモリセルアレイの動作方法。
【請求項１３】
前記ゲートに−６．０Ｖないし−５．０Ｖを印加し、
前記ドレインに５．０Ｖないし６．０Ｖを印加して前記電荷貯蔵領域内の電子を消去することを特徴とする請求項１２に記載の不揮発性メモリセルアレイの動作方法。
【請求項１４】
マトリックス形態に配列された複数の不揮発性メモリセルからなる不揮発性メモリセルアレイにおいて、
前記不揮発性メモリセルは、
半導体基板上に形成されてワードラインに接続されたゲートと、
前記ゲートの一端の前記半導体基板内に形成されてビットラインに接続されたソースと、
前記ゲートの他端の前記半導体基板内に形成されてドレインラインに接続されたドレインと、
前記ゲートと前記半導体基板との間に形成されて、前記ソースよりも前記ドレインに近く位置する電荷貯蔵領域と、を含み、
少なくとも二つのワードラインに接続された不揮発性メモリセルは共通のドレインラインに接続されることを特徴とする不揮発性メモリセルアレイ。
【請求項１５】
前記電荷貯蔵領域は、不連続的な電荷トラップサイトを有することを特徴とする請求項１４に記載の不揮発性メモリセルアレイ。
【請求項１６】
前記電荷貯蔵領域は、前記半導体基板上に形成された誘電膜を含むことを特徴とする請求項１５に記載の不揮発性メモリセルアレイ。
【請求項１７】
前記電荷貯蔵領域は、前記半導体基板上に積層されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜からなることを特徴とする請求項１６に記載の不揮発性メモリセルアレイ。
【請求項１８】
前記半導体基板の導電型はｐ型であり、
前記ソースは、その一部が前記ゲートと重畳されるｎ−ソース拡張領域と、
前記ｎ−ソース拡張領域と接するｎ＋ソース領域と、
を含むことを特徴とする請求項１４に記載の不揮発性メモリセルアレイ。
【請求項１９】
前記ドレインは、
その一部が前記ゲートと重畳されるｎ−ドレイン拡張領域と、
前記ｎ−ドレイン拡張領域と接して相対的に濃度が高いｎ＋ドレイン領域と、
を含むことを特徴とする請求項１８に記載の不揮発性メモリセルアレイ。
【請求項２０】
前記ｎ−ドレイン拡張領域の底面と接するｐ−領域をさらに含むことを特徴とする請求項１９に記載の不揮発性メモリセルアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子に関するもので、さらに詳しくは、共通のドレインラインを備える不揮発性メモリセルアレイ及びその動作方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子は、揮発性メモリ素子と違ってメモリ素子に電源が供給されなくてもデータを維持する特性を有する。
【０００３】
一般的に、不揮発性メモリ素子は、半導体基板とゲートとの間に電荷貯蔵層(charge storage layer)を有する。前記電荷貯蔵層の構造によって、不揮発性メモリ素子は大きくフローティングゲート系列のメモリ素子とＭＮＯＳ系列のメモリ素子とに分けられる。
【０００４】
フローティングゲート系列の不揮発性メモリ素子は、半導体基板上に積層されたトンネル誘電膜、フローティングゲート、ゲート間絶縁膜及びコントロールゲートを含む構造を有する。電荷が貯蔵される前記フローティングゲートは伝導膜からなる。
【０００５】
ＭＮＯＳ系列の不揮発性メモリ素子は、ＭＮＯＳ(metal nitride oxide semiconductor)またはＭＯＮＯＳ(metal oxide nitride oxide semiconductor)構造を有する。すなわち、半導体基板とゲートとの間に電荷貯蔵層としての役目をする誘電膜を有する。ＭＮＯＳ系列の不揮発性メモリ素子は、誘電膜内部のトラップサイト(trap site)及び界面、例えば誘電膜と半導体との間の界面に存在するトラップサイトを用いて情報を貯蔵する。特に、ゲートがポリシリコン膜から成っている場合はＳＯＮＯＳ(silicon oxide nitride oxide semiconductor)構造を有する。特許文献１には「Ｐ−チャンネルＳＯＮＯＳメモリセルにおいてデータをプログラミングしたり消去する作動方法」が公開されている。
【０００６】
図１を参照すると、従来の技術による不揮発性メモリ素子は、半導体基板１０上に積層されたトンネル誘電膜１１、トラップ誘電膜１２、ブロッキング誘電膜１３及びゲートＧと前記ゲートＧの両端の前記半導体基板１０に形成されたソース／ドレイン（Ｓ／Ｄ）とを含むことができる。前記ゲートＧの側壁上に形成されたスペーサ１４、１５をさらに含むこともできる。前記トンネル誘電膜１１、トラップ誘電膜１２及びブロッキング誘電膜１３は、それぞれ酸化膜、窒化膜、酸化膜からなる。前記トラップ誘電膜１２は電荷貯蔵層としての役目をする。
【０００７】
前記不揮発性メモリ素子のプログラムは、ＣＨＥＩ(Channel Hot Electron Injection)を用いる。ＣＨＥＩを誘導するために例えばゲートＧに５Ｖの電圧を印加して、ソースＳ及びドレインＤにそれぞれ０Ｖ及び５Ｖの電圧を印加してソースＳとドレインＤとの間に強い横方向電場(lateral electric field)を発生させる。その結果、前記ソースＳ近くのチャンネル領域でホットエレクトロン(hot electron)が発生する。前記熱電子は、半導体基板１０及びトンネル誘電膜１１のエネルギー障壁を越えてトンネル誘電膜１１とトラップ誘電膜１２との間の界面、またはトラップ誘電膜１２内に注入される。このような電子の注入によって不揮発性メモリ素子のスレッショルド電圧が増加するようになる。よって、前記増加されたスレッショルド電圧よりも小さな電圧をゲートＧに印加するとプログラムされた素子に電流が流れなくなる。これを利用して貯蔵された情報を読み出すことができる。
【０００８】
前記不揮発性メモリ素子の消去は、ＨＨＩ(Hot Hole Injection)を用いる。ＨＨＩを誘導するため、例えばゲートＧに−１０Ｖの電圧を印加して、ソースＳに５Ｖの電圧を印加して、ドレインＤ及び半導体基板１０に接地電圧に印加したりフローティングさせたりすると、前記ソースＳと基板との間で発生するホットホールが前記トンネル誘電膜１１とトラップ誘電膜１２との間の界面、またはトラップ誘電膜１２内に注入されて消去が行われる。
【０００９】
図１に示した従来の不揮発性メモリ素子は、ソースＳとドレインＤとの間に強い横方向電場によってプログラムが行われるので、ソースＳとドレインＤとの間の距離はできれば短くなければならない。よって、ドレインＤとゲートＧとの間の重畳幅Ｗが一定の水準以上、確保されなければならない。
【００１０】
また、共通ソースライン構造を有するメモリセルアレイのプログラム過程で、選択セルとビットライン及びソースラインを共有するセルの撹乱(disturbance)が起きて非選択セルのスレッショルド電圧が増加する問題点がある。すなわち、前述のプログラム過程で選択セルとワードラインとを共有しないが、ビートライン及びソースラインを共有してソース及びドレインにそれぞれ０Ｖ及び５Ｖの電圧が印加される非選択セルには、ソースとドレインとの間の電位差によって横方向電場が発生する。ソースとドレインとの電位差を増加させるためにドレインに印加される電圧が増加するほどドレインの空乏層(depletion layer)が拡張されてドレイン空乏層がソースに近接されてドレイン空乏層とソース空乏層とが完全に接続してしまう。この状態ではドレイン電界がソース側にまで影響を及ぼしてソースあたりの拡散電位を低下させるので、チャンネルが形成されていなくてもソースとドレインとの間に電流が流れるようになる。よって、非選択セルのスレッショルド電圧が増加して意図してないセルがプログラムされる問題点がある。
【特許文献１】米国特許第６，７２０，６１４号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、共通のドレインラインを備える不揮発性メモリセルアレイ及びその動作方法を提供する。
【課題を解決するための手段】
【００１２】
本発明の一様態による不揮発性メモリセルアレイの動作方法は、半導体基板、前記半導体基板上に形成されたゲート、前記ゲートの両端の前記半導体基板内に形成されたソース／ドレイン、及び前記ゲートと前記半導体基板との間に電荷貯蔵領域を備えるメモリセルがマトリックス形態に配列された不揮発性メモリセルアレイの動作方法を提供する。選択セルのゲート及び前記選択セルとワードラインを共有するメモリセルのゲートに正の電圧を印加する。前記選択セルのドレイン及び少なくとも前記選択セルとドレインラインを共有するメモリセルのドレインに第１電圧を印加する。前記選択セルのソース及び前記選択セルとビットラインを共有するメモリセルのソースに前記第１電圧よりも低い第２電圧を印加して、前記選択セルの前記電荷貯蔵領域に電子を注入させてプログラムする。前記選択セルに接続されないビットラインに前記第２電圧よりも高い第３電圧を印加する。
【００１３】
本発明の一様態による不揮発性メモリセルアレイは、マトリックス形態に配列された複数の不揮発性メモリセルを含む。前記不揮発性メモリセルは、半導体基板上に形成されてワードラインに接続されたゲートを含む。前記ゲートの一端の前記半導体基板内にビットラインに接続されたソースが形成される。前記ゲートの他端の前記半導体基板内にドレインラインに接続されたドレインが形成される。前記ゲートと前記半導体基板との間に前記ソースよりも前記ドレインに近く位置する電荷貯蔵領域が形成される。少なくとも二つのワードラインに接続された不揮発性メモリセルは共通のドレインラインに接続する。
【００１４】
一実施形態において、前記電荷貯蔵領域は不連続的な電荷トラップサイトを備えることができる。
【００１５】
他の実施形態において、前記電荷貯蔵領域は前記半導体基板上に積層されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜から成り立つことができる。
【００１６】
また他の実施形態において、前記半導体基板の導電型はＰ型で、前記ソースはその一部が前記ゲートと重畳されるｎ−ソース拡張領域及び前記ｎ−ソース拡張領域と接するｎ＋ソース領域を含むことができる。
【００１７】
また他の実施形態において、前記ドレインは一部が前記ゲートと重畳されるｎ−ドレイン拡張領域及び前記ｎ−ドレイン拡張領域と接して相対的に濃度が高いｎ＋ドレイン領域を含むことができる。前記ｎ−ドレイン拡張領域の底面と接するｐ−領域をさらに含むことができる。
【００１８】
また他の実施形態において、前記選択セルのゲートと前記選択ワードラインを共有する不揮発性メモリセルのゲートに３．０Ｖないし６．０Ｖの電圧を印加して、非選択ワードラインに０Ｖの電圧を印加することができる。
【００１９】
また他の実施形態において、前記第１電圧で３．０Ｖないし６．０Ｖを印加することができる。
【００２０】
また他の実施形態において、前記第２電圧で０Ｖないし１．０Ｖを印加することができる。
【００２１】
また他の実施形態において、前記第３電圧で０Ｖないし６．０Ｖを印加することができる。
【００２２】
また他の実施形態において、前記不揮発性メモリセルのゲートに負の電圧を印加し、前記不揮発性メモリセルのドレインに接続する正の電圧を印加して、前記不揮発性メモリセルのソースを接地させたり、フローティングさせたりして前記電荷貯蔵領域内の電子を消去することができる。
【００２３】
また他の実施形態において、前記ゲートに−６．０Ｖないし−５．０Ｖを印加して、前記ドレインに５．０Ｖないし６．０Ｖを印加して前記電荷貯蔵領域内の電子を消去することができる。
【００２４】
また他の実施形態において、前記電荷貯蔵領域は前記半導体基板上に形成された誘電膜を含むことができる。
【発明の効果】
【００２５】
本発明は、ワードラインに接続されたゲート、ビットラインに接続されたソース／ドレインラインに接続されたドレイン及びゲートとソース／ドレインとの間に不連続的な電荷貯蔵領域を有するメモリセルがマトリックス形態に配列された不揮発性メモリセルアレイを備える。選択セルのゲートに正の電圧を印加してドレインとソースとの間に電位差を発生させてプログラムを実施する過程で、少なくとも選択セルとドレインラインを共有する不揮発性メモリセルのドレインに高電圧を印加し、選択セルに接続されないビットラインにも高電圧を印加することによって非選択セルのスレッショルド電圧が増加することを効果的に防止することができる。
【発明を実施するための最良の形態】
【００２６】
以下、添付した図面を参照して本発明の好ましい実施形態を詳しく説明する。次に紹介される実施形態は当業者に本発明の思想が充分に伝達できるようにするための形態として提供されるものである。よって、本発明は以下に説明する実施形態に限定されず、他の形態に具体化されることもできる。そして、図面において、層及び領域の長さ、厚さなどは便宜のために誇張して表現されることもある。明細書全体にかけて同一の参照番号は同一の構成要素を現わす。
【００２７】
図２を参照すると、本発明の実施形態による動作方法が適用される不揮発性メモリセルはＰ型半導体基板１００上に積層されたトンネル誘電膜１１０、トラップ誘電膜１２０、ブロッキング誘電膜１３０、ゲートＧ、及び前記ゲートＧの両側の前記半導体基板１００に形成されたソースＳ及びドレインＤ、を含むことができる。前記ゲートＧの側壁上にスペーサ１７０が形成されることもできる。
【００２８】
前記トンネル誘電膜１１０と前記トラップ誘電膜１２０との間の界面及び前記トラップ誘電膜１２０は電荷貯蔵領域としての役目をする。前記電荷貯蔵領域は、不連続的な電荷トラップサイト(discrete charge trap site)を有する。前記トラップ誘電膜１２０は、前記ソースＳよりも前記ドレインＤに近い構造を有することができる。すなわち、前記電荷貯蔵領域は、前記ソースＳよりも前記ドレインＤに近い構造を有することができる。前記ブロッキング誘電膜１３０は、前記トラップ誘電膜１２０に注入された電子が前記ゲートＧに漏洩されることを阻むと同時に前記ゲートＧから前記トラップ誘電膜１２０に正孔が注入されることを阻む。前記トンネル誘電膜１１０及び前記ブロッキング誘電膜１３０はシリコン酸化膜からなることができ、前記トラップ誘電膜１２０はシリコン窒化膜からなることができる。同時に、前記ゲート電極Ｇは、シリコンからなることができる。すなわち、本発明はローカルＳＯＮＯＳ(local Silicon Oxide Nitride Oxide)ゲート構造を有する不揮発性メモリ素子の動作方法に適用することができる。
【００２９】
また、前記トンネル誘電膜１１０及びブロッキング誘電膜１３０は酸化膜からなり、前記トラップ誘電膜１２０はＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３またはＣｅＯ２のような高誘電物質(High-k material)からなることもできる。
【００３０】
前記ソースＳは、その一部が前記ゲートＧと重畳されるｎ−ソース拡張領域１５１と、前記ｎ−ソース拡張領域１５１と接するｎ＋ソース領域１８１と、を含むことができる。前記ソースＤは、その一部が前記ゲートＧと重畳されるｎ−ドレイン拡張領域１５２と、前記ｎ−ドレイン拡張領域１５２と接するｎ＋ドレイン領域１８２と、を含むことができる。このようにその一部が前記ゲートＧと重畳される前記ｎ−ソース拡張領域１５１と前記ｎ−ドレイン拡張領域１５２とを備えることによってソースＳとドレインＤとの間の間隔が短くなって横方向電場をより増加させることができる。また、前記メモリセルは前記ｎ−ドレイン拡張領域１５２の底面と接するｐ−ポケット領域１６０をさらに含むことができる。前記ｐ−ポケット領域１６０を備えることによってｎ−ドレイン拡張領域１５２がｐ＋半導体基板１００と接する場合よりも空乏層の面積を減少させることができてドレインＤから半導体基板１００にＢＴＢＴ(band to band tunneling)を増加させてホットホール及びホットエレクトロン(hot electrons)の発生を増加させることができてプログラム／消去效率をさらに向上させることができる。
【００３１】
図３を参照すると、本発明による不揮発性メモリセルアレイはＮＯＲ型に配置されたことで複数のメモリセルがマトリックス(matrix)形態に配列されることができる。各メモリセルは図２に示したような構造を有して、各メモリセルのゲートＧ、ソースＳ及びドレインＤはそれぞれワードラインＷＬ０−ＷＬ７、ビットラインＢＬ１−ＢＬ７及びドレインラインＣＤ１−ＣＤ４に接続する。同一行に配置されるメモリセルは同一のワードラインＷＬ０−ＷＬ７を共有し、同一列に配置されるメモリセルは同一のビットラインＢＬ１−ＢＬ７を共有する。同一のワードラインを共有するセル、すなわち同一行のセルはドレインラインＣＤ１−ＣＤ４を共有することができる。同時に、ドレインラインＣＤ１−ＣＤ４は、少なくとも二つのワードラインに接続するセルに共有されることができ、またはすべてのメモリセルは一つのドレインラインを共有することもできる。
【００３２】
以下、図２、図３、そして表１を参照して本発明による不揮発性メモリセルの動作方法を説明する。
【００３３】
表１は、図３に示されるメモリセルアレイで、選択セルＡのプログラム、消去及び読出し動作で印加されるワードライン電圧（Ｖｗｌ）、ドレインライン電圧（Ｖｄｌ）、ビットライン電圧（Ｖｂｌ）及び基板電圧（Ｖｓｕｂ）を示している。
【００３４】
【表１】
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【００３５】
本発明による不揮発性メモリ素子のプログラムは、ゲートに電圧を印加し、ドレインとソースとの間に電位差を発生させて選択セルの電荷貯蔵層内に電子を注入させてスレッショルド電圧を上昇させることによって成り立つ。例えば、図３のような不揮発性メモリセルアレイで選択セルＡ、前記選択セルＡとドレインラインＣＤ２を共有する第１非選択セルＢ、第２非選択セルＣ及び第３非選択セルＤの動作方法を説明する。前記第１非選択セルＢ及び前記第２非選択セルＣはそれぞれ前記選択セルＡとワードラインＷＬ３及びビットラインＢＬ３も共有する。選択セルＡのゲートに接続された選択ワードラインＷＬ３に３．０Ｖないし６．０Ｖの電圧を印加し、非選択ワードラインＷＬ０−ＷＬ２、ＷＬ４−ＷＬ７には０Ｖの電圧を印加する。これによって、選択セルＡとワードラインＷＬ３を共有する第１非選択セルＢのゲートには３．０Ｖないし６．０Ｖの電圧が印加されて、第２非選択セルＣ及び第３非選択セルＤのゲートには０Ｖの電圧が印加される。そして、選択セルＡのドレインに接続されたドレインラインＣＤ２に高電圧、例として３．０Ｖないし６．０Ｖの電圧を印加する。この際、選択セルＡとドレインラインＣＤ２を共有する非選択セルＢ、Ｃ、Ｄのドレインにも３．０Ｖないし６．０Ｖを印加する。一方、すべてのメモリセルが一つのドレインラインを共有する場合、選択されたセル及び非選択されたセルのすべてのドレインに同様のドレイン電圧が印加されることができる。そして、選択セルＡのソースＳに接続されたビートラインＢＬ３に低電圧、例として０Ｖないし１．０Ｖを印加する。同時に、前記選択セルＡのソースＳに接続されたビットラインＢＬ３以外のビットライン（ＢＬ０−ＢＬ２、ＢＬ４−ＢＬ７）には前記低電圧よりも高い電圧、例として、３．０Ｖないし６．０Ｖを印加する。前記ビットライン（ＢＬ０−ＢＬ２、ＢＬ４−ＢＬ７）に印加される電圧は、前記ドレインラインＣＤ２に印加される電圧によって０Ｖないし６Ｖの範囲で定められることができる。最も好ましくは、選択セルＡとビットラインを共有しない非選択セル（Ｃ、Ｄ）のソースとドレインとの間に電位差が発生しないように前記非選択セルのソース及びドレインに電圧の値を決めてプログラムを実施する。プログラムされた選択セルＡは、スレッショルド電圧が高くなって、前記増加されたスレッショルド電圧よりも小さな電圧をゲートに印加するとプログラムされた素子は電流が流れなくなる。
【００３６】
図２のような構造を有する本発明による不揮発性メモリセルの消去は、ゲートＧに負の電圧を印加し、ドレインＤに正の電圧を印加して、ソースＳ及び半導体基板１００を接地させるか、フローティングさせることによって成り立つ。例えば、図３のような不揮発性メモリセルアレイでゲートに接続するワードラインＷＬ０−ＷＬ７に−６．０Ｖないし−５．０Ｖの負の電圧を印加し、ドレインに接続するドレインラインＣＤ０−ＣＤ４に５．０Ｖないし６．０Ｖの正の電圧を印加し、ソースに接続するビットラインＷＬ０−ＷＬ７を接地させるか、フローティングさせ、半導体基板に０Ｖの電圧を印加して消去を実施する。
【００３７】
［実験例］
図３のような不揮発性メモリセルアレイで選択セルＡとドレインラインＣＤ２を共有する第１非選択セルＢ、第２非選択セルＣ及び第３非選択セルＤのプログラムによるスレッショルド電圧及び電流変化を調べた。前記第１非選択セルＢ及び前記第２非選択セルＣは、それぞれ前記選択セルＡとワードラインＷＬ３及びビットラインＢＬ３も共有する。選択セルＡ及び第１非選択セルＢのゲートに接続された選択ワードラインＷＬ３に４Ｖの電圧を印加した。第２非選択セルＣ及び第３非選択セルＤのワードラインＷＬ４に０Ｖの電圧を印加した。選択セルＡ、第１非選択セルＢ、第２非選択セルＣ及び第３非選択セルＤのドレインに共通で接続するドレインラインＣＤ２に５Ｖの電圧を印加した。選択セルＡ及び第２非選択セルＣのソースに接続されたビットラインＢＬ３には前記ドレインラインＣＤ２に印加される電圧よりも低い１Ｖの電圧を印加して、第１非選択セルＢ及び第３非選択セルＤに接続するビットラインＢＬ２には４．６Ｖの電圧を印加した。
【００３８】
図４は、前述の実験例の繰り返しにより非選択セルのスレッショルド電圧変化Ｘ及び選択セルのスレッショルド電圧Ｙにおけるスレッショルド電圧変化を示している。非選択セルのスレッショルド電圧変化Ｘそして前述したように選択セルとドレインライン及びワードラインを共有するセル、ビットライン及びドレインラインを共有するセル、及びドレインラインのみを共有する多様な形態の非選択セルのスレッショルド電圧変化Ｙの結果を示す。選択セルとビットライン及びドレインラインを共有する非選択セルのスレッショルド電圧も他の形態の非選択セルと大きな差なしにスレッショルド電圧が変化することがわかる。
【００３９】
図５は、前述の実験例でプログラム時間、すなわち撹乱時間の時間による電流変化を示す。不揮発性メモリセルアレイで選択セルとドレインラインを共有する前記第１非選択セルＢ、選択セルとドレインライン及びワードラインを共有する前記第２非選択セルＣ及びドレインラインのみを共有する第３非選択セルＤの各電流はターゲットウィンドウ(target window)よりも大きくない幅で減少した。すなわち、本発明による不揮発性メモリセルアレイ及びその動作方法によって多様な形態の非選択セルにおけるスレッショルド電圧変化の差は大きくないことが分かった。
【００４０】
これによって、選択セルとドレインライン及びビートラインを共有する非選択セルのパンチスルー（punch through）によるスレッショルド電圧を効果的に減少させることができるものと期待される。
【図面の簡単な説明】
【００４１】
【図１】従来の技術によるＳＯＮＯＳ不揮発性メモリ素子の構造を示す断面図である。
【図２】本発明の実施形態による動作方法が適用される不揮発性メモリ素子の構造を示す断面図である。
【図３】本発明の実施形態による動作方法が適用される不揮発性メモリセルのアレイを示す図である。
【図４】本発明によりプログラムされたセルとプログラムされてないセルとのスレッショルド電圧の変化を示すグラフである。
【図５】撹乱時間による電流の変化を示すグラフである。
【符号の説明】
【００４２】
１００  半導体基板
１１０  トンネル誘電膜
１２０  トラップ誘電膜
１３０  ブロッキング誘電膜
Ｓ  ソース
Ｄ  ドレイン
Ｇ  ゲート
【図１】
2005216471.tif 000004
【図２】
2005216471.tif 000005
【図３】
2005216471.tif 000006
【図４】
2005216471.tif 000007
【図５】
2005216471.tif 000008