(57)【要約】【課題】電源電圧の切替の際の遷移時間を短くすることができるパワー制御装置を提供する。【解決手段】プロセッサチップの１１内の内部回路１２に供給すべき電源電圧ＶＤＤＬ（１，２Ｖ），ＶＤＤＨ（２．０Ｖ）の切替は、プロセッサチップ１１内に設けられたＰＭＯＳトランジスタ１３，１４によってチップ単位で行われる。電源電圧ＶＤＤＬ，ＶＤＤＨの遷移時間は、外部デカップリング容量ＣＤＬ，ＣＤＨではなく電源線１５の容量に比例する。電源線１５の容量は、外部デカップリング容量ＣＤＬ，ＣＤＨに比べて著しく小さいので、電源電圧ＶＤＤＬ，ＶＤＤＨの遷移時間を大幅に短縮することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
プロセッサチップと、そのプロセッサチップに供給すべき可変の電源電圧を生成する電源電圧生成手段とを具え、
前記プロセッサチップが、前記電源電圧生成手段によって生成した電源電圧のうちの一つを選択する電源電圧決定手段を有することを特徴とするパワー制御装置。
【請求項２】
前記電源電圧を、前記プロセッサチップの動作を制御する可変のクロック周波数に基づいて生成することを特徴とする請求項１記載のパワー制御装置。
【請求項３】
前記電源電圧が、前記プロセッサチップの動作時と待機時で変化することを特徴とする請求項１又は２記載のパワー制御装置。
【請求項４】
プロセッサチップと、そのプロセッサチップに供給すべき可変の電源電圧を生成する電源電圧生成手段とを具え、
前記プロセッサチップが、前記電源電圧生成手段によって生成した電源電圧のうちの一つを、前記プロセッサチップのブロックごとにそれぞれ選択する電源電圧決定手段を有することを特徴とするパワー制御装置。
【請求項５】
前記電源電圧決定手段を電圧ドロッパ型としたことを特徴とする請求項４記載のパワー制御装置。
【請求項６】
前記ブロック間の信号振幅は、前記ブロックごとにそれぞれ供給される電源電圧のうちの最大又は最小のものを選択することを特徴とする請求項４又は５記載のパワー制御装置。
【請求項７】
前記ブロックがそれぞれバイパスレベルコンバータを有することを特徴とする請求項４から６のうちのいずれか１項に記載のパワー制御装置。
【請求項８】
前記電源電圧を、前記ブロックの各々の動作を制御する可変のクロック周波数に基づいて生成することを特徴とする請求項４から７のうちのいずれか１項に記載のパワー制御装置。
【請求項９】
前記電源電圧が、前記ブロックの各々の動作時と待機時で変化することを特徴とする請求項４から８のうちのいずれか１項に記載のパワー制御装置。
【請求項１０】
プログラマブルチップと、そのプログラマブルチップに供給すべき可変の電源電圧を生成する電源電圧生成手段とを具え、
前記プログラマブルチップが、前記電源電圧生成手段によって生成した電源電圧のうちの一つを、前記プログラマブルチップの構成可能な論理ブロックごとにそれぞれ選択する電源電圧決定手段を有することを特徴とするパワー制御装置。
【請求項１１】
前記電源電圧決定手段を電圧ドロッパ型としたことを特徴とする請求項１０記載のパワー制御装置。
【請求項１２】
前記構成可能な論理ブロック間の信号振幅は、前記構成可能な論理ブロックごとにそれぞれ供給される電源電圧のうちの最大又は最小のものを選択することを特徴とする請求項１０又は１１記載のパワー制御装置。
【請求項１３】
前記構成可能な論理ブロックがそれぞれバイパスレベルコンバータを有することを特徴とする請求項１０から１２のうちのいずれか１項に記載のパワー制御装置。
【請求項１４】
前記電源電圧を、前記構成可能な論理ブロックの各々の動作を制御する可変のクロック周波数に基づいて生成することを特徴とする請求項１０から１３のうちのいずれか１項に記載のパワー制御装置。
【請求項１５】
前記電源電圧が、前記構成可能な論理ブロックの各々の動作時と待機時で変化することを特徴とする請求項１０から１４のうちのいずれか１項に記載のパワー制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話やパーソナルコンピュータのような機器のパワー制御を行うパワー制御装置に関する。
【背景技術】
【０００２】
このようなパワー制御として、例えば、DVＳ(Dynamic Voltage Scaling)技術（例えば、非特許文献１参照）やVDD-Hopping技術（例えば、特許文献１参照）が提案されている。
【０００３】
DVＳ技術は、プロセッサの負荷に応じて電源電圧と動作周波数を適応的に変化させる技術であり、Intel Pentium（登録商標） IIIのSpeed Step技術、Transmeta CrusoeのLong Run技術、AMD K6のPower Now技術等で採用されている。
【０００４】
DVＳ技術では、図１Ａに示すように、プロセッサチップ１の外部にあるＤＣ／ＤＣコンバータ２によってプロセッサチップ１の内部回路（図示せず）の電源電圧ＶＤＤを変化させ（この場合、１．２VのＶＤＤＬ又は２．０VのVＤＤＨ）、それと同時に内部回路（図示せず）の動作周波数ｆを、プロセッサチップ１内のクロック回路（図示せず）によって変化させている。
【０００５】
一方、VDD-Hopping技術によれば、図１Ｂに示すように、例えば２種類の電源電圧ＶＤＤＬ（１．２V）及びVＤＤＨ（２．０V）をＰＭＯＳトランジスタ３，４によって切り替えることができる。この場合、接地線ＧＮＤの電圧をＮＭＯＳスイッチによって切り替えることもできる。
【特許文献１】特許第３１３８７３７号（請求項１）
【非特許文献１】Trevor Pering et al. “The simulation and evaluating of dynamic voltage scaling algorithms”, Proceeding of the 1998 international Symposium on low power electronics and design, pp.76-81, Aug.,1998
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のDVＳ技術やVDD-Hopping技術のようにプロセッサチップ１，５の外部から電源電圧ＶＤＤを変化させると、プロセッサチップ１，５の電源ピンに接続されている数十μＦ程度の比較的大きな外部デカップリング容量ＣＤのために、電源電圧ＶＤＤの遷移時間が比較的長くなる（具体的には、数十μｓから数百μｓ程度）という不都合がある。
【０００７】
電源電圧ＶＤＤの遷移中に電源電圧ＶＤＤの変動を伴いながらプロセッサチップ１，５を動作させることもできるが、工業製品の場合には、電源電圧ＶＤＤの遷移中における動作も保証される必要があるため、これに関する出荷テストを別途行う必要がある。しかしながら、この場合には、テスト工程が増大するために製品単価が上昇する。実際にはかかるテストを行わず、電源電圧ＶＤＤの遷移中はプロセッサチップ１，５を停止させるのが最適であるが、電源電圧ＶＤＤの遷移中はプロセッサチップ１，５が停止するので、パフォーマンスが低下する。その結果、電源電圧ＶＤＤの遷移時間を短くすることが所望されている。
【０００８】
また、従来のパワー制御では、プロセッサチップ１，５全体の電圧を一度に変化させているので、プロセッサチップ１，５内部において空間的にきめ細かい低消費電力化が非常に困難である。
【０００９】
さらに、プロセッサチップ１，５の回路規模は年々増大し、空間的にきめ細かい低消費電力化が所望されている。
【００１０】
本発明の目的は、電源電圧の切替の際の遷移時間を短くすることができるパワー制御装置を提供することである。
【００１１】
本発明の他の目的は、プロセッサチップ内部において空間的にきめ細かい低消費電力化が可能なパワー制御装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明によるパワー制御装置は、
プロセッサチップと、そのプロセッサチップに供給すべき可変の電源電圧を生成する電源電圧生成手段とを具え、
前記プロセッサチップが、前記電源電圧生成手段によって生成した電源電圧のうちの一つを選択する電源電圧決定手段を有することを特徴とする。
【００１３】
本発明による他のパワー制御装置は、
プロセッサチップと、そのプロセッサチップに供給すべき可変の電源電圧を生成する電源電圧生成手段とを具え、
前記プロセッサチップが、前記電源電圧生成手段によって生成した電源電圧のうちの一つを、前記プロセッサチップのブロックごとにそれぞれ選択する電源電圧決定手段を有することを特徴とする。
【００１４】
本発明による他のパワー制御装置は、
プログラマブルチップと、そのプログラマブルチップに供給すべき可変の電源電圧を生成する電源電圧生成手段とを具え、
前記プログラマブルチップが、前記電源電圧生成手段によって生成した電源電圧のうちの一つを、前記プログラマブルチップの構成可能な論理ブロックごとにそれぞれ選択する電源電圧決定手段を有することを特徴とする。
【発明の効果】
【００１５】
本発明によるパワー制御装置によれば、電源電圧の遷移時間が、プロセッサチップの電源ピンに接続されている外部デカップリング容量に比例せず、電源電圧生成手段とプロセッサチップとの間の配線の容量に比例する。この配線の容量が外部デカップリング容量に比べて著しく小さいので、電源電圧の遷移時間を大幅に短縮することができる。
【００１６】
パワー制御を更に良好に行うために、前記電源電圧を、前記プロセッサチップの動作を制御する可変のクロック周波数に基づいて生成し、及び／又は、前記電源電圧が、前記プロセッサチップの動作時と待機時で変化するのが好ましい。
【００１７】
本発明による他のパワー制御装置によれば、電源電圧の設定をブロック単位で行っているので、プロセッサチップ内部において空間的にきめ細かい低消費電力化が可能となる。電源電圧の設定をブロック単位で行うことによって、電源電圧生成手段とブロックとの間の配線の容量も細分化することができ、電源電圧の遷移時間を更に短縮することができる。なお、ブロック単位で電源電圧の設定を行う場合、電圧ドロッパ型の電源電圧変換回路を用いることによって、構成を簡単にすることができる。
【００１８】
パワー制御を更に良好に行うために、前記ブロック間の信号振幅は、前記ブロックごとにそれぞれ供給される電源電圧のうちの最大又は最小のものを選択し、前記ブロックがそれぞれレベルコンバータを有し、前記電源電圧を、前記ブロックの各々の動作を制御する可変のクロック周波数に基づいて生成し、及び／又は、前記電源電圧が、前記ブロックの各々の動作時と待機時で変化するのが好ましい。
【００１９】
本発明は、プロセッサチップを具える場合のみに止まらず、ＦＰＧＡ(Field Programmable Gate Array)などのプログラマブルチップを具える場合にも適合することができる。この場合、幾つかのまとまった構成可能な論理ブロック（ＣＬＢ：Configarable Logic Block）ごとに電源電圧を変えることができ、まとまった構成可能な論理ブロック内でレベルコンバータが不要となる。
【発明を実施するための最良の形態】
【００２０】
本発明によるパワー制御装置の実施の形態を、図面を参照して詳細に説明する。
図２は、本発明によるパワー制御装置の第１の実施の形態を示す図である。本実施の形態では、プロセッサチップ１１内の内部回路１２に供給すべき電源電圧ＶＤＤＬ（１，２Ｖ），ＶＤＤＨ（２．０Ｖ）の切替は、プロセッサチップ１１内に設けられたＰＭＯＳトランジスタ１３，１４によってチップ単位で行われる。
【００２１】
本実施の形態によれば、電源電圧ＶＤＤＬ，ＶＤＤＨの遷移時間は、外部デカップリング容量ＣＤＬ，ＣＤＨではなく電源線１５の容量に比例する。電源線１５の容量は、外部デカップリング容量ＣＤＬ，ＣＤＨに比べて著しく小さいので、電源電圧ＶＤＤＬ，ＶＤＤＨの遷移時間を大幅に短縮することができる。なお、電源電圧ＶＤＤＬ，ＶＤＤＨの遷移開始時に電源電圧の急速な低下を回避するために、電源電圧ＶＤＤＬ，ＶＤＤＨの遷移開始時に両方のＰＭＯＳトランジスタ１３，１４が同時にオフしないように制御を行う。また、内部回路１２の待機時には両方のＰＭＯＳトランジスタ１３，１４をオフにしてもよい。
【００２２】
図３は、本発明によるパワー制御装置の第２の実施の形態を示す図である。本実施の形態では、プロセッサチップ２１内の内部回路ブロック２２−１〜２２−ｎに供給すべき電源電圧ＶＤＤＬ（１，２Ｖ），ＶＤＤＨ（２．０Ｖ）の切替は、プロセッサチップ２１内に設けられたＰＭＯＳトランジスタ２３−３−１，２３−３−２，．．．，２３−ｎ−１，２３−ｎ−２によって内部回路ブロック単位で行われる。
【００２３】
本実施の形態によれば、電源電圧の設定を内部回路ブロック単位で行っているので、プロセッサチップ内部において空間的にきめ細かい低消費電力化が可能となる。すなわち、プロセッサチップ２１内部のプロセッサエレメントや機能ブロックの電源電圧ＶＤＤＬ，ＶＤＤＨをそれぞれ任意に変化させることができる。また、内部回路をブロック化することによって、電源線の容量も細分化することができ、電源電圧ＶＤＤＬ，ＶＤＤＨの遷移時間を更に短縮することができる。なお、電源電圧ＶＤＤＬ，ＶＤＤＨの遷移開始時に電源電圧の急速な低下を回避するために、電源電圧ＶＤＤＬ，ＶＤＤＨの遷移開始時に両方のＰＭＯＳトランジスタ２３−３−１，２３−３−２，．．．，２３−ｎ−１，２３−ｎ−２が同時にオフしないように制御を行う。また、内部回路ブロック２２−１〜２２−ｎの待機時には両方のＰＭＯＳトランジスタ２３−３−１，２３−３−２，．．．，２３−ｎ−１，２３−ｎ−２をオフにしてもよい。
【００２４】
また、３以上の複数の電源線を用意し、ＰＭＯＳトランジスタを用いて切替を行ってもよい。本実施の形態のように内部回路ブロック単位で電源電圧の設定を行う場合、後に説明するような電圧ドロッパ型の電源電圧変換回路を用いることによって、電源の配線を簡単にすることができる。また、効率の観点からインダクタンス型のＤＣ−ＤＣコンバータを用いることもできる。
【００２５】
図４は、本発明によるパワー制御装置の第３の実施の形態を示す図である。本実施の形態は、電圧ドロッパ型の電源電圧変換回路を用いたものであり、プロセッサチップ３１内の内部回路ブロック３２−１〜３２−ｎに供給すべき電源電圧の切替は、プロセッサチップ３１内に設けられたＰＭＯＳトランジスタ３３−３，３３−４，．．．，３３−ｎ−１，３３−ｎによって内部回路ブロック単位で行われる。
【００２６】
本実施の形態によれば、電源線が１種類のみでＭＴＣＭＯＳと同様の構造にし、ＰＭＯＳトランジスタ３３−３，３３−４，．．．，３３−ｎ−１，３３−ｎのゲート電圧ＶＧ３，ＶＧ４，，．．．，ＶＧｎ−１，ＶＧｎを制御することによって、複数の種類の電源電圧を内部回路ブロック３２−１〜３２−ｎにそれぞれ供給することができる。本実施の形態では、複数の電圧源及び内部回路ブロック当たりに複数のＰＭＯＳトランジスタを必要としないので、プロセッサチップ３１の面積を小さくすることができる。
【００２７】
本実施の形態では、ＰＭＯＳトランジスタ３３−３，３３−４，．．．，３３−ｎ−１，３３−ｎをスイッチとして使用するのではなく、そのゲート電圧を制御することによって内部回路ブロック３２−１〜３２−ｎの電源電圧を加減する。その機構を図５Ａに示す。この場合、ローカル電源線４３を常時モニタし、ＰＭＯＳトランジスタ４２のゲート電圧をフィードバック制御する。同様にローカル電源線４３に流れる電流をモニタしてもよい。
【００２８】
また、図５Ｂに示すように、電源電圧が２種類のみであるとともに、低電源電圧時における消費電流が予めわかっている場合には、低電源電圧時にはこの消費電流を供給するようにＰＭＯＳトランジスタ５１のゲート電圧をＶＧＬにするよう制御する。それに対して、高電源電圧時には、ＰＭＯＳトランジスタ５１のゲート電圧をＧＮＤにすることによって、ＰＭＯＳトランジスタ５１を完全にオンにする。
【００２９】
電源電圧が内部回路ブロックごとに互いに相違するため、内部回路ブロック間の信号振幅に関して予め統一しておく必要がある。図６Ａは、信号振幅を統一しない形態を示す。この場合、内部回路ブロックａが任意の振幅で内部回路ブロックｂに信号を出力すると、他の配線とのカップリングなどのシグナルインテグリティーの問題が生じやすい。
【００３０】
図６Ｂでは、複数の電源電圧のうちの最小の振幅で信号を出力する。この場合、全ての信号の振幅は最小のもので統一される。信号の出力にはレベルダウンコンバータが必要となり、信号の入力にはレベルアップコンバータが必要となる。規則正しい配線が多い、後に説明するＦＰＧＡなどのプログラマブルチップなどでは、内部回路ブロック内の配線と内部回路ブロック間の配線の分離が容易であり、カップリングノイズなどのシグナルインテグリティーの問題が生じにくいため、有効である。図６Bに示す構成は、信号配線による消費電力の低減に効果がある。
【００３１】
図６Ｃでは、複数の電源電圧のうちの最大の振幅で信号を出力する。この場合、信号の出力にはレベルアップコンバータが必要となる。図６Ｃに示す構成は、内部回路ブロック間の長い配線が高振幅であるため、カップリングノイズなどのシグナルインテグリティーの問題が少なく、プロセッサチップなどの複雑な配線では有効である。
【００３２】
電源電圧の制御と同時に動作周波数の制御も重要となってくる。動作周波数は、内部回路ブロックごとに互いに相違する。VDD-Hopping技術のように最大動作周波数ｆｍａｘとｆｍａｘ／２が必要な場合には、図７Aに示すように、チップ全体に分配されたｆｍａｘとｆｍａｘ／２のうちのどちらかを内部回路ブロックごとに選択する。
【００３３】
チップ全体にｆｍａｘのみが分配されている場合には、図７Ｂに示すように内部回路ブロックごとに分周器が必要となる。内部回路ブロック間信号の同期のために、クロックスキューがあってはならないので、ｆｍａｘとｆｍａｘ／２のスキューを調整する機構が必要となる。この場合、分周器のクロックからQまでの遅延と遅延素子の遅延とを同一にし、スキューを調整する。
【００３４】
図８は、本発明によるパワー制御装置の第４の実施の形態を示す図である。本実施の形態では、プログラマブルチップ６１内の構成可能な論理ブロック（ＣＬＢ）６２−１〜６２−ｎに供給すべき電源電圧ＶＤＤＬ（１，２Ｖ），ＶＤＤＨ（２．０Ｖ）の切替は、プログラマブルチップ６１内に設けられたＰＭＯＳトランジスタ６３−３−１，６３−３−２，．．．，６３−ｎ−１−１，６３−ｎ−１−２によって構成可能な論理ブロック単位で行われる。
【００３５】
さらに、構成可能な論理ブロック６２−１〜６２−ｎがほぼ同一構成を有するので、例えば、本実施の形態に示すように、構成可能な論理ブロック６２−２，６２−４，．．．，６２−ｎをＰＭＯＳトランジスタ６３−４−１，６３−４−２のみを用いて制御することができる。
【００３６】
図９は、本発明によるパワー制御装置の第５の実施の形態を示す図である。本実施の形態は、電圧ドロッパ型の電源電圧変換回路を用いたものであり、プログラマブルチップ７１内の構成可能な論理ブロック７２−１〜７２−ｎに供給すべき電源電圧の切替は、プログラマブルチップ７１内に設けられたＰＭＯＳトランジスタ７３−３，７３−４，．．．，７３−ｎ−１によって構成可能な論理ブロック単位で行われる。
【００３７】
本実施の形態によれば、電源線が１種類のみでＭＴＣＭＯＳと同様の構造にし、ＰＭＯＳトランジスタ７３−３，７３−４，．．．，７３−ｎ−１のゲート電圧ＶＧ３，ＶＧ４，．．．，ＶＧｎ−１を制御することによって、複数の種類の電源電圧を構成可能な論理ブロック７２−１〜７２−ｎにそれぞれ供給することができる。本実施の形態では、複数の電圧源及び構成可能な論理ブロック当たりに複数のＰＭＯＳトランジスタを必要としないので、プログラマブルチップ７１の面積を小さくすることができる。
【００３８】
さらに、構成可能な論理ブロック７２−１〜７２−ｎがほぼ同一構成を有するので、例えば、本実施の形態に示すように、構成可能な論理ブロック７２−４，．．．，７２−ｎをＰＭＯＳトランジスタ７３−４のみを用いて制御することができる。
【００３９】
図１０は、本発明の効果を説明するための図である。図１０において、本発明における電源電圧ＶＤＤの遷移時間は４ｎｓ未満となっている。このように本発明における４ｎｓ未満の遷移時間は、従来における数十μｓから数百μｓ程度の遷移時間に比べて大幅に短縮していることを示す。
【００４０】
本発明は、上記実施の形態に限定されるものではなく、幾多の変更及び変形が可能である。
例えば、上記実施の形態では、能動素子としてＰＭＯＳトランジスタを使用したが、ＮＭＯＳトランジスタのような他の能動素子を使用することができる。
【００４１】
また、図６Ｂに示す回路を、図１１のように構成することもできる。
【００４２】
また、図１１に示すレベルアップコンバータを図１２のようなバイパスレベルコンバータにすることもできる。図１１の入力内部回路ブロックが低電源電圧ＶＤＤＬで動作している場合には、図１２のレベルアップコンバータ部８１を低振幅入力信号ＩＮが通過する必要はなく、ＮＭＯＳトランジスタ８２にバイパスすればよい。この場合、遅延が更に速くなる。
【図面の簡単な説明】
【００４３】
【図１】従来のパワー制御装置を示す図である。
【図２】本発明によるパワー制御装置の第１の実施の形態を示す図である。
【図３】本発明によるパワー制御装置の第２の実施の形態を示す図である。
【図４】本発明によるパワー制御装置の第３の実施の形態を示す図である。
【図５】図４の内部回路ブロックへの電源電圧を加減する機構を示す図である。
【図６】ブロック間の信号振幅の統一を説明するための図である。
【図７】内部回路ブロック内の動作周波数を制御する機構を示す図である。
【図８】本発明によるパワー制御装置の第４の実施の形態を示す図である。
【図９】本発明によるパワー制御装置の第５の実施の形態を示す図である。
【図１０】本発明の効果を説明するための図である。
【図１１】図６Ｂの回路の変形例を示す図である。
【図１２】図１１のレベルアップコンバータの変形例を示す図である。
【符号の説明】
【００４４】
１，５，１１，２１，３１  プロセッサチップ
２  ＤＣ／ＤＣコンバータ
３，４，１３，１４，２３−３−１，２３−３−２，２３−４−１，２３−４−２，．．．，２３−ｎ−１−１，２３−ｎ−１−２，２３−ｎ−１，２３−ｎ−２，３３−３，３３−４，．．．，３３−ｎ−１，３３−ｎ，４２，５１，６３−３−１，６３−３−２，６３−４−１，６３−４−２，．．．，６３−ｎ−１−１，６３−ｎ−１−２，７３−３，７３−４，．．，７３−ｎ−１  ＰＭＯＳトランジスタ
１２  内部回路
１５  電源線
２２−１，２２−２，２２−３，２２−４，．．．，２２−ｎ−１，２２−ｎ，３２−１，３２−２，３２−３，３２−４，．．．，３２−ｎ−１，３２−ｎ，ａ，ｂ  内部回路ブロック
４３  ローカル電源線
６１，７１  プログラマブルチップ
６２−１，６２−２，６２−３，６２−４，．．．，６２−ｎ−１，６２−ｎ，７２−１，７２−２，７２−３，７２−４，．．．，７２−ｎ−１，７２−ｎ  構成可能な論理ブロック
ＣＤ，ＣＤＨ，ＣＤＬ  外部デカップリング容量
ＧＮＤ  接地線
ＶＤＤＬ，ＶＤＤＨ  電源電圧
【図１】
2005250736.tif 000003
【図２】
2005250736.tif 000004
【図３】
2005250736.tif 000005
【図４】
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【図５】
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【図６】
2005250736.tif 000008
【図７】
2005250736.tif 000009
【図８】
2005250736.tif 000010
【図９】
2005250736.tif 000011
【図１０】
2005250736.tif 000012
【図１１】
2005250736.tif 000013
【図１２】
2005250736.tif 000014