(57)【要約】  【課題】配線インダクタンスの低減によりサージ電圧を低下させて小形化、低価格化を可能にした電力用半導体モジュールを提供する。  【解決手段】ＩＧＢＴチップと、ＩＧＢＴに逆並列接続されるダイオードチップとからなる１アーム分の素子群を、２個直列接続して一相分の上下アームを構成し、ＩＧＢＴの入出力端子を、絶縁性基板上の互いに絶縁された銅箔パターンを介して正側直流電源端子１、負側直流電源端子２及び負荷側出力端子３にそれぞれ接続してなる電力用半導体モジュールに関する。上アーム側ＩＧＢＴチップ１３の入出力電流の経路となるワイヤ３５と、下アーム側ダイオードチップ１８の入出力電流の経路となるワイヤ３８とを近接して配置する。また、ワイヤに代えてラミネート構造の導体バー５２，５３を用いる。他のＩＧＢＴチップ１７、ダイオードチップ１４の配線構造も同様にする。【選択図】図１
2005216876.tif 000002
【特許請求の範囲】
【請求項１】
電力用半導体スイッチング素子を備えたスイッチング素子チップと前記スイッチング素子に逆並列接続されるダイオードを備えたダイオードチップとからなる１アーム分の素子群を、２個直列接続して一相分の上下アームを構成し、
前記スイッチング素子の入出力端子を、絶縁性基板上の互いに絶縁された銅箔パターンを介して正側直流端子電極、負側直流端子電極及び負荷側端子電極にそれぞれ接続してなる電力用半導体モジュールにおいて、
上アーム側スイッチング素子チップの入出力電流の経路となる配線材と、下アーム側ダイオードチップの入出力電流の経路となる配線材とを、ワイヤまたはラミネート構造の導体バーにより構成すると共に両配線材を近接して配置したことを特徴とする電力用半導体モジュール。
【請求項２】
電力用半導体スイッチング素子を備えたスイッチング素子チップと前記スイッチング素子に逆並列接続されるダイオードを備えたダイオードチップとからなる１アーム分の素子群を、２個直列接続して一相分の上下アームを構成し、
前記スイッチング素子の入出力端子を、絶縁性基板上の互いに絶縁された銅箔パターンを介して正側直流電源端子、負側直流電源端子及び負荷側出力端子にそれぞれ接続してなる電力用半導体モジュールにおいて、
下アーム側スイッチング素子チップの入出力電流の経路となる配線材と、上アーム側ダイオードチップの入出力電流の経路となる配線材とを、ワイヤまたはラミネート構造の導体バーにより構成すると共に両配線材を近接して配置したことを特徴とする電力用半導体モジュール。
【請求項３】
請求項１または２に記載した電力用半導体モジュールにおいて、
正側直流電源端子に接続される銅箔パターンを二分割し、一方の銅箔パターン上にはスイッチング素子チップを配置すると共に、他方の銅箔パターン上にはダイオードチップを配置することを特徴とする電力用半導体モジュール。
【請求項４】
請求項１または２に記載した電力用半導体モジュールにおいて、
負側直流電源端子に接続される銅箔パターンと負荷側出力端子に接続される銅箔パターンとをほぼ環状に配置し、その中央部の空所に、正側直流電源端子に接続される銅箔パターンを配置することを特徴とする電力用半導体モジュール。
【請求項５】
請求項１または２に記載した電力用半導体モジュールにおいて、
正側直流電源端子に接続される銅箔パターンと、負側直流電源端子に接続される銅箔パターンと、負荷側出力端子に接続される銅箔パターンとのうち、少なくとも一つの銅箔パターンを、絶縁性基板のほぼ全長にわたり絶縁性基板に対してほぼ平行に配置することを特徴とする電力用半導体モジュール。
【請求項６】
請求項１または２に記載した電力用半導体モジュールにおいて、
負側直流電源端子に接続される銅箔パターンを二分割すると共に、負荷側出力端子に接続される銅箔パターン上に下アーム側スイッチング素子チップ及び下アーム側ダイオードチップを配置し、これらのチップの入出力電流の経路となる配線材を前記二分割された負側直流電源端子に各々接続することを特徴とする電力用半導体モジュール。
【請求項７】
請求項１または２に記載した電力用半導体モジュールにおいて、
正側直流電源端子に接続される銅箔パターンと負荷側出力端子に接続される銅箔パターンとをほぼ環状に配置し、その中央部の空所に、負側直流電源端子に接続される銅箔パターンを配置することを特徴とする電力用半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体スイッチング素子や還流ダイオードを一体化した電力用半導体モジュールに関し、詳しくはスイッチング時のサージ電圧を低減させるための配線構造に関するものである。
【背景技術】
【０００２】
図１６は、２素子入り（２ｉｎ１）の電力用半導体モジュールの従来技術を示す斜視図である。
図において、１０１はモジュール本体、１は正側直流電源端子（Ｐ）、２は負側直流電源端子（Ｎ）、３は負荷側出力端子（Ｕ）、５〜８は内部の電力用半導体スイッチング素子のゲート駆動用端子である。また、モジュール本体１０１の裏面には、熱拡散用の銅ベース基板４が設置されている。
【０００３】
図１７は、モジュール本体内部の回路図を示している。
図において、１３は電力用半導体スイッチング素子としての上アーム側ＩＧＢＴであり、コレクタ側が正側直流電源端子１に接続される。１４はＩＧＢＴ１３に逆並列接続された上アーム側ダイオード（還流ダイオード）であり、カソード側が正側直流電源端子１に接続される。
【０００４】
また、１７は下アーム側ＩＧＢＴであり、エミッタ側が負側直流電源端子２に接続される。１８はＩＧＢＴ１７に逆並列接続された下アーム側ダイオード（還流ダイオード）であり、アノード側が負側直流電源端子２に接続される。
更に、上アーム側ＩＧＢＴ１３のエミッタ及びダイオード１４のアノードと、下アーム側ＩＧＢＴ１７のコレクタ及びダイオード１８のカソードとが、何れも負荷側出力端子３に接続されており、これらの構成によって一相分の上下アームが構成されている。
なお、上記ＩＧＢＴ及びダイオードは、下記の図１８に示される如くチップとして形成されており、以下では符号１３，１７をＩＧＢＴチップ、同１４，１８をダイオードチップとしても用いることとする。
【０００５】
図１８は、銅ベース基板４上に配置された絶縁用セラミック基板９上の構成図である。  図において、１０，１１，１２はセラミック基板９の上面に形成され、かつ互いに分離された銅箔パターンであり、それぞれが正側直流電源電位、負側直流電源電位、負荷側出力電位となり、銅端子などで正側直流電源端子１、負側直流電源端子２、負荷側出力端子３に接続されている（実際には更にゲート用の銅箔パターンやゲート駆動用端子への接続用配線もあるが、本発明とは直接関係しないので省略する）。
【０００６】
また、上アーム側ＩＧＢＴチップ１３とダイオードチップ１４とは正側直流電源電位用銅箔パターン１０上に設置され（通常、チップ下面が半田付けされる）、チップ上面のエミッタ電位面及びアノード電位面と、負荷側出力電位用銅箔パターン１２との間で配線（１５，１６）がなされる。更に、下アーム側ＩＧＢＴチップ１７とダイオードチップ１８とは負荷側出力電位用銅箔パターン１２上に設置され、チップ上面のエミッタ電位面及びアノード電位面と負側直流電源電位用銅箔パターン１１上との間で配線（１９，２０）がなされる。
【０００７】
なお、図１６〜図１８と同様に２素子入りのモジュール化された半導体装置が、下記の特許文献１に記載されている。
【０００８】
【特許文献１】特開平９−１０２５７８号公報（請求項１，請求項２、［００１３］，［００１９］，［００２１］，［００２８］，［００３２］，［００４９］〜［００５８］、図１〜図３等）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１９は、図１７に示した内部回路の配線インダクタンスに着目して描いた等価回路である。
図１９に示される各インダクタンスは、主に配線によるものである。すなわち、インダクタンス２１は正側直流電源端子１と正側直流電源電位用銅箔パターン１０との間、インダクタンス２２は上アームＩＧＢＴ１３と負荷側出力電位用銅箔パターン１２との間、インダクタンス２３は上アームダイオード１４と負荷側出力電位用銅箔パターン１２との間、インダクタンス２４は負荷側出力端子３と負荷側出力電位用銅箔パターン１２との間、インダクタンス２５は下アームＩＧＢＴ１７と負側直流電源電位用銅箔パターン１１との間、インダクタンス２６は下アームダイオード１８と負側直流電源電位用銅箔パターン１１との間、インダクタンス２７は負側直流電源端子２と負側直流電源電位用銅箔パターン１１との間の配線によるインダクタンスをそれぞれ示しており、各配線ともその配線長は１［ｃｍ］から数［ｃｍ］程度あるため、各インダクタンス値も１０［ｎＨ］から数１０［ｎＨ］程度の値となる。
【００１０】
実際、ＩＧＢＴやダイオードがスイッチングする際には、高いｄｉ／ｄｔの電流がモジュール内を流れる。
例えば図２０において、電流２８が流れている定常状態からＩＧＢＴ１３がターンオフすると、過渡的に図２１のようにＩＧＢＴ１３及びダイオード１８に高ｄｉ／ｄｔの電流２９，３０が流れる。その際、インダクタンス２１，２２，２６，２７には図示する極性で電圧が発生する。
【００１１】
その結果、ＩＧＢＴ１３のコレクタ−エミッタ間には、最大で、数式１で示されるピーク電圧が印加されることとなる。なお、図２２は、ＩＧＢＴ１３のターンオフ時のコレクタ電流（ｉｃ）及びコレクタ−エミッタ間電圧（ＶＣＥ）の波形を示す。
【００１２】
［数式１］
ＶＣＥ(ｐｅａｋ)＝Ｅｄ＋（Ｌ２１＋Ｌ２２＋Ｌ２６＋Ｌ２７）・ｄｉ／ｄｔ
Ｅｄ：直流電源端子１，２に印加されている直流電圧
ｄｉ／ｄｔ：ＩＧＢＴターンオフ時のＩＧＢＴの電流変化率
Ｌ２１，Ｌ２２，Ｌ２６，Ｌ２７：各配線のインダクタンス値
【００１３】
一例として定格電流が数１００［Ａ］クラスのＩＧＢＴの場合、そのｄｉ／ｄｔは最大で５０００［Ａ／μｓ］程度となるため、Ｌ２１＋Ｌ２２＋Ｌ２６＋Ｌ２７＝４０［ｎＨ］とすると、前記数式１によるサージ電圧分（Ｌ２１＋Ｌ２２＋Ｌ２６＋Ｌ２７）・ｄｉ／ｄｔは、２００［Ｖ］にもなる。
【００１４】
すなわち、数式１によれば、Ｌ２１，Ｌ２２，Ｌ２６，Ｌ２７の存在により、ＩＧＢＴターンオフ時にＩＧＢＴに印加されるピーク電圧値が、直流電圧（Ｅｄ）に対して上記のサージ電圧分高くなるため、ＩＧＢＴ及び並列に接続されているダイオードとしては電圧耐量が高い素子が必要となる。
通常、電圧耐量が高いこれらの素子チップは、概ね電圧耐量に比例してチップ面積が広くなるため、モジュールの大形化及びコストアップに繋がるという問題がある。また、サージ電圧が高いと外部に悪影響を与えるノイズも大きくなるため、外部機器を誤動作させる原因にもなっている。
【００１５】
上記の点に鑑み、前述の特許文献１には、正極ブスバーと負極ブスバー、あるいは、２個のＩＧＢＴのエミッタやコレクタに接続されるアルミワイヤ同士を平行に配置し、これらの平行配置される導体にそれぞれ逆方向の電流を流して配線インダクタンスを減少させることが記載されている。
【００１６】
しかしながら、特許文献１に記載された従来技術でも、各ブスバーやワイヤの配置構造に未だ改善の余地があり、配線インダクタンスを更に減少させることが望まれている現状である。
そこで本発明は、従来技術よりも更に配線インダクタンスを低減することができる電力用半導体モジュールを提供しようとするものである。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、請求項１に記載した発明は、電力用半導体スイッチング素子を備えたスイッチング素子チップと前記スイッチング素子に逆並列接続されるダイオードを備えたダイオードチップとからなる１アーム分の素子群を、２個直列接続して一相分の上下アームを構成し、
前記スイッチング素子の入出力端子を、絶縁性基板上の互いに絶縁された銅箔パターンを介して正側直流電源端子、負側直流電源端子及び負荷側出力端子にそれぞれ接続してなる電力用半導体モジュールにおいて、
上アーム側スイッチング素子チップの入出力電流の経路となる配線材と、下アーム側ダイオードチップの入出力電流の経路となる配線材とを、ワイヤまたはラミネート構造の導体バーにより構成すると共に両配線材を近接して配置したものである。
【００１８】
請求項２に記載した発明は、電力用半導体スイッチング素子を備えたスイッチング素子チップと前記スイッチング素子に逆並列接続されるダイオードを備えたダイオードチップとからなる１アーム分の素子群を、２個直列接続して一相分の上下アームを構成し、
前記スイッチング素子の入出力端子を、絶縁性基板上の互いに絶縁された銅箔パターンを介して正側直流電源端子、負側直流電源端子及び負荷側出力端子にそれぞれ接続してなる電力用半導体モジュールにおいて、
下アーム側スイッチング素子チップの入出力電流の経路となる配線材と、上アーム側ダイオードチップの入出力電流の経路となる配線材とを、ワイヤまたはラミネート構造の導体バーにより構成すると共に両配線材を近接して配置したものである。
【００１９】
請求項３に記載した発明は、請求項１または２に記載した電力用半導体モジュールにおいて、
正側直流電源端子に接続される銅箔パターンを二分割し、一方の銅箔パターン上にはスイッチング素子チップを配置すると共に、他方の銅箔パターン上にはダイオードチップを配置するものである。
【００２０】
請求項４に記載した発明は、請求項１または２に記載した電力用半導体モジュールにおいて、
負側直流電源端子に接続される銅箔パターンと負荷側出力端子に接続される銅箔パターンとをほぼ環状に配置し、その中央部の空所に、正側直流電源端子に接続される銅箔パターンを配置するものである。
【００２１】
請求項５に記載した発明は、請求項１または２に記載した電力用半導体モジュールにおいて、
正側直流電源端子に接続される銅箔パターンと、負側直流電源端子に接続される銅箔パターンと、負荷側出力端子に接続される銅箔パターンとのうち、少なくとも一つの銅箔パターンを、絶縁性基板のほぼ全長にわたり絶縁性基板に対してほぼ平行に配置するものである。
【００２２】
請求項６に記載した発明は、請求項１または２に記載した電力用半導体モジュールにおいて、
負側直流電源端子に接続される銅箔パターンを二分割すると共に、負荷側出力端子に接続される銅箔パターン上に下アーム側スイッチング素子チップ及び下アーム側ダイオードチップを配置し、これらのチップの入出力電流の経路となる配線材を前記二分割された負側直流電源端子に各々接続するものである。
【００２３】
請求項７に記載した発明は、請求項１または２に記載した電力用半導体モジュールにおいて、
正側直流電源端子に接続される銅箔パターンと負荷側出力端子に接続される銅箔パターンとをほぼ環状に配置し、その中央部の空所に、負側直流電源端子に接続される銅箔パターンを配置するものである。
【発明の効果】
【００２４】
本発明によれば、スイッチング素子チップの入出力電流の経路となる配線材とダイオードチップの入出力電流の経路となる配線材とを、ワイヤまたはラミネート構造の導体バーにより構成し、これらの両配線材を近接して配置することにより、相互インダクタンスを増加させ、その結果として各配線インダクタンスを減少させる。これにより、半導体スイッチング素子や還流ダイオードがスイッチングする際に発生するサージ電圧値を低下させることができ、電圧定格の低い素子が使用可能となる。
よって、本発明によれば、小形かつ安価な電力用半導体モジュールを実現し、また、外部機器に影響を及ぼすノイズの発生量も低減することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図に沿って本発明の実施形態を説明する。まず、図１は請求項１，２に係る第１実施形態を示す主要部の上面図であり、図１８に示した銅ベース基板４上の構成を示したものである。
図１において、絶縁用セラミック基板９の表面には、銅箔４４，４７，４９，５０と、図示しない所定の回路パターンが形成された銅箔パターン４５，４６，４８，５１が互いに分離して形成されている。正側直流電源電位用銅箔パターン４５上にはスイッチング素子チップとしての上アーム側ＩＧＢＴチップ１３が配置され、そのエミッタは負荷側出力電位用銅箔４４にワイヤ３５を介して接続されている。銅箔パターン４６上には下アーム側ダイオードチップ１８が配置され、そのアノードは負側直流電源電位用銅箔４７にワイヤ３８を介して接続されている。
【００２６】
また、銅箔パターン４８上にはスイッチング素子チップとしての下アーム側ＩＧＢＴチップ１７が配置され、そのエミッタは負側直流電源電位用銅箔４９にワイヤ４０を介して接続されている。更に、銅箔パターン５１上には上アーム側ダイオードチップ１４が配置され、そのカソードは負荷側出力電位用銅箔５０にワイヤ３６を介して接続されている。
ここで、ワイヤ３５を流れる電流とワイヤ３８を流れる電流とは逆方向であり、また、ワイヤ３６を流れる電流とワイヤ４０を流れる電流も逆方向である。
【００２７】
図示されていないが、銅箔パターン４５には、ＩＧＢＴチップ１３のゲート及びコレクタを図１９の回路に準じて接続するための回路パターンが形成されており、以下同様に、銅箔パターン４６にはダイオードチップ１８のカソードを所定箇所に接続するための回路パターンが、銅箔パターン４８にはＩＧＢＴチップ１７のゲート及びコレクタを所定箇所に接続するための回路パターンが、銅箔パターン５１にはダイオードチップ１４のカソードを所定箇所に接続するための回路パターンが、それぞれ形成されている。
また、負側直流電源電位用銅箔４７，４６は図示しない配線材により短絡され、負側直流電源端子２（図１９参照）に接続されている。負荷側出力電位用銅箔４４，５０も図示しない配線材により短絡され、負荷側出力端子３（図１９参照）に接続されている。
【００２８】
さて、本実施形態では、配線材としてのワイヤ３５と３８とを近接させ、かつ、ワイヤ３６と４０とを近接させることにより、距離Ｌ１，Ｌ２をできる限り短くしてある。
このようにすると、図１９における配線インダクタンス２２，２６（前記数式１におけるインダクタンス値Ｌ２２，Ｌ２６）の結合が生じて相互インダクタンスが増加し、各配線インダクタンス２２，２６のインダクタンス値（＝自己インダクタンス値−相互インダクタンス値）Ｌ２２，Ｌ２６が減少するため、数式１によってサージ電圧分が小さくなり、ピーク電圧ＶＣＥ(ｐｅａｋ)を減少させることができる。
【００２９】
次に、図２は請求項１，２に係る第２実施形態を示す主要部の上面図及び側面図である。
この実施形態は、図１におけるワイヤ３５，３６，３８，４０に代えて、銅やアルミからなる導体バー５２〜５５を配線材に用い、導体バー５２と５３、同５４と５５とを図示されていない絶縁材を介して重ね合わせることにより、それぞれラミネート構造としたものである。
この実施形態によれば、図１よりも一層、導体バー５２，５３同士、５４，５５同士を近接させることが可能であり、これらの配線インダクタンスを更に減少させることができる。
【００３０】
図３は、請求項３に係る第３実施形態を示す主要部の上面図である。
この実施形態では、絶縁用セラミック基板９の上面に、負荷側出力電位用銅箔パターン３１及び負側直流電源電位用銅箔３２を分離して形成すると共に、この銅箔３２の両側に、電気的に二分割された正側直流電源電位用銅箔パターン３３，３４を形成したものである。
また、図４は図３のパターンを前提として、各素子を実装した状態の上面図を示している。
【００３１】
図４において、上アーム側ＩＧＢＴチップ１３は一方の正側直流電源電位用銅箔パターン３３上に設置され、そのエミッタはワイヤ３５を介して負荷出力電位用銅箔パターン３１の回路パターン（負荷出力電位点）に接続されている。また、上アーム側ダイオードチップ１４は他方の正側直流電源電位用銅箔パターン３４上に設置され、そのアノードはワイヤ３６を介して負荷出力電位用銅箔パターン３１の回路パターン（負荷出力電位点）に接続されている。
【００３２】
更に、負荷出力電位用銅箔パターン３１上には下アーム側ＩＧＢＴチップ１７及び下アーム側ダイオードチップ１８が設置され、これらのエミッタ及びアノードは負側直流電源電位用銅箔３２にワイヤ４０，３８を介してそれぞれ接続されている。
なお、ワイヤ３５と３８、及び、ワイヤ３６と４０とは図１と同様に何れも近接して配置される。
また、この例では配線材にワイヤを用いているが、図２と同様に導体バーを用い、絶縁材を介して重ね合わせた導体バー同士をラミネート構造としても良い。
配線材としてワイヤの代わりに導体バーを使用可能であるのは、以下のすべての実施形態に共通している。
【００３３】
本実施形態においても、銅箔パターン３１，３３，３４には各素子を図１９に準じて配線するための回路パターンが形成されているが、便宜上、これらの図示を省略する。
【００３４】
図４のような配線構造とすることで、図１９における配線インダクタンス２２（ワイヤ３５に相当）と２６（ワイヤ３８に相当）、及び、配線インダクタンス２３（ワイヤ３６に相当）と２５（ワイヤ４０に相当）を近接配置することができ、図１と同様に、相互インダクタンスの増加によって各配線インダクタンスともインダクタンス値が低減する。よって数式１におけるサージ電圧分を減少させることができる。
【００３５】
なお、二分割された正側直流電源電位用銅箔パターン３３，３４は、ＩＧＢＴモジュールの正側直流電源端子１に配線する際に、適宜な配線材を用いて短絡させる必要がある。
【００３６】
図５は、請求項４に係る第４実施形態を示す主要部の上面図である。
この実施形態は、ほぼコ字形に形成された負荷出力電位用銅箔パターン３１及び正側直流電源電位用銅箔パターン４１を向かい合わせて両者を環状に配置し、その中央部の空所に負側直流電源電位用銅箔３２を配置した構造である。
各ＩＧＢＴチップ１３，１７及びダイオードチップ１４，１８はおおむね図４と同様の位置に配置されており、ワイヤ３５と３８、及び、ワイヤ３６と４０とが近接配置されている。なお、ワイヤ３５，３８，３６，４０の配線長はすべてほぼ等しい。
本実施形態でも、図４と同様の原理によって低インダクタンス化によるサージ電圧の減少が可能である。
【００３７】
図６は、請求項４に係る第５実施形態を示す主要部の上面図である。
この実施形態は、負荷出力電位用銅箔パターン３１及び正側直流電源電位用銅箔パターン４１をほぼＬ字形に形成して両者を環状に配置し、中央部の空所に負側直流電源電位用銅箔３２を配置したものである。その他の構成や配線、作用効果は図５と同様である。
【００３８】
図７は、請求項４に係る第６実施形態を示す主要部の上面図である。
この実施形態は、負荷出力電位用銅箔パターン３１をほぼＩ字形、正側直流電源電位用銅箔パターン４１をほぼコ字形に形成して両者を環状に配置し、中央部の空所に負側直流電源電位用銅箔３２を配置したものである。その他の構成や配線、作用効果は図５と同様である。
【００３９】
なお、図示しないが、各銅箔パターン３１，４１の組み合わせとしてＩ字形とＬ字形や、Ｌ字形とコ字形の組合せも考えられるが、何れにしても、ワイヤ３５と３８、及び、ワイヤ３６と４０（導体バーの場合も同様）とを近接して配置できるように、負荷出力電位用銅箔パターン３１及び正側直流電源電位用銅箔パターン４１を環状に配置し、その中央部の空所に負側直流電源電位用銅箔３２を配置すれば本発明の作用効果を得ることができる。
【００４０】
図８は、請求項５に係る第７実施形態を示す主要部の上面図である。
この実施形態は、ほぼＩ字形の負荷出力電位用銅箔パターン３１、負側直流電源電位用銅箔３２及び正側直流電源電位用銅箔パターン４１を平行に配置した構造である。なお、請求項５に係る発明では、上記三つの銅箔パターンのうち、少なくとも一つの銅箔パターンを絶縁用セラミック基板９のほぼ全長にわたりこの基板９に対してほぼ平行に配置すれば足りる。
各ＩＧＢＴチップ１３，１７及びダイオードチップ１４，１８はおおむね図４と同様の位置に配置されており、ワイヤ３５と３８、及び、ワイヤ３６と４０とが近接配置されている。本実施形態でも、低インダクタンス化によるサージ電圧の減少が可能である。
【００４１】
図９は、請求項５に係る第８実施形態を示す主要部の上面図である。
この実施形態は、負荷出力電位用銅箔パターン３１をほぼＩ字形に形成し、負側直流電源電位用銅箔３２及び正側直流電源電位用銅箔パターン４１をそれぞれほぼ凸形、凹形（コ字形）に形成して両者を組み合わせたものである。また、ワイヤ３５，３８，３６，４０の配線長はすべてほぼ等しくなっている。本実施形態でも、低インダクタンス化によるサージ電圧の減少が可能である。
【００４２】
図１０は、請求項５に係る第９実施形態を示す主要部の上面図であり、図８における負側直流電源電位用銅箔３２及び正側直流電源電位用銅箔パターン４１の位置を入れ替えた構造に相当する。各ＩＧＢＴチップ１３，１７及びダイオードチップ１４，１８の位置は、図８，図９等と異なるが、この場合にも、ワイヤ３５と３８、及び、ワイヤ３６と４０とを近接配置することが必要である。
【００４３】
図１１は、請求項５に係る第１０実施形態を示す主要部の上面図である。
この実施形態は、図１０における正側直流電源電位用銅箔パターン４１及び負側直流電源電位用銅箔３２をそれぞれほぼ凸形、凹形（コ字形）に形成して両者を組み合わせたものである。また、ワイヤ３５，３８，３６，４０の配線長はすべてほぼ等しくなっている。本実施形態でも、低インダクタンス化によるサージ電圧の減少が可能である。
【００４４】
図１２は、請求項６に係る第１１実施形態を示す主要部の上面図である。
この実施形態では、絶縁用セラミック基板９の上面に、負荷出力電位用銅箔パターン３１及び正側直流電源電位用銅箔パターン４１を分離して形成すると共に、この銅箔パターン４１の両側に、電気的に二分割された負側直流電源電位用銅箔４２，４３を形成したものである。
また、図１３は図１２のパターンを前提として、各素子を実装した状態の上面図を示している。
【００４５】
図１３において、上アーム側ＩＧＢＴチップ１３は正側直流電源電位用銅箔パターン４１上に設置され、そのエミッタはワイヤ３５を介して負荷出力電位用銅箔パターン３１の回路パターン（負荷出力電位点）に接続されている。また、上アーム側ダイオードチップ１４も正側直流電源電位用銅箔パターン４１上に設置され、そのアノードはワイヤ３６を介して負荷出力電位用銅箔パターン３１の回路パターン（負荷出力電位点）に接続されている。
更に、負荷出力電位用銅箔パターン３１上には下アーム側ＩＧＢＴチップ１７及び下アーム側ダイオードチップ１８が設置され、これらのエミッタ及びアノードは負側直流電源電位用銅箔４３，４２にワイヤ４０，３８を介してそれぞれ接続されている。
【００４６】
この例でも、ワイヤ３５と３８、及び、ワイヤ３６と４０とは何れも近接して配置されており、ワイヤ３５，３８，３６，４０の配線長はすべてほぼ等しくなっている。なお、配線材としてワイヤの代わりに導体バーを用いてラミネート構造としても良いのは言うまでもない。
本実施形態においても、銅箔パターン３１，４１には各素子を図１９に準じて配線するための回路パターンが形成されているが、便宜上、これらの図示を省略する。
【００４７】
図１３のような配線構造は実質的に図４と等価であるから、前記同様に、図１９における配線インダクタンス２２（ワイヤ３５に相当）と２６（ワイヤ３８に相当）、及び、配線インダクタンス２３（ワイヤ３６に相当）と２５（ワイヤ４０に相当）との近接配置により相互インダクタンスを増加させ、各配線インダクタンスのインダクタンス値を低減して数式１におけるサージ電圧分を減少させることができる。
【００４８】
なお、二分割された負側直流電源電位用銅箔４２，４３は、ＩＧＢＴモジュールの負側直流電源端子２に配線する際に、適宜な配線材を用いて短絡させる必要がある。
【００４９】
図１４は、請求項７に係る第１２実施形態を示す主要部の上面図である。
この実施形態は、ほぼコ字形に形成された負荷出力電位用銅箔パターン３１及び負側直流電源電位用銅箔３２を向かい合わせて両者を環状に配置し、その中央部の空所に正側直流電源電位用銅箔パターン４１を配置した構造である。
本実施形態でも、ワイヤ３５と３８、及び、ワイヤ３６と４０とが近接配置されており、図１３と同様の原理によって低インダクタンス化によるサージ電圧の減少が可能である。
【００５０】
図１５は、請求項７に係る第１３実施形態を示す主要部の上面図である。
この実施形態は、負荷出力電位用銅箔パターン３１及び負側直流電源電位用銅箔３２をほぼＬ字形に形成して中央の空所に正側直流電源電位用銅箔パターン４１を配置したものである。その他の構成や配線、作用効果は図１４と同様である。
【００５１】
図示しないが、図１４、図１５以外にも、負荷出力電位用銅箔パターン３１及び負側直流電源電位用銅箔３２の組み合わせとしてＩ字形とＬ字形や、Ｌ字形とコ字形の組合せも考えられるが、何れにしても、ワイヤ３５と３８、及び、ワイヤ３６と４０（導体バーの場合も同様）とを近接して配置できるようにこれらの銅箔パターン３１及び銅箔３２を環状に配置し、その中央部に正側直流電源電位銅箔パターン４１を配置すればよい。
【００５２】
なお、上記各実施形態では半導体スイッチング素子としてもっぱらＩＧＢＴを用いた場合を説明したが、パワトランジスタやＦＥＴ等の半導体スイッチング素子をスイッチング素子チップとして有する電力用半導体モジュールも、本発明によって包含される。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１実施形態を示す主要部の上面図である。
【図２】本発明の第２実施形態を示す主要部の上面図及び側面図である。
【図３】本発明の第３実施形態を示す主要部の上面図である。
【図４】図３において各素子を実装した状態の上面図である。
【図５】本発明の第４実施形態を示す主要部の上面図である。
【図６】本発明の第５実施形態を示す主要部の上面図である。
【図７】本発明の第６実施形態を示す主要部の上面図である。
【図８】本発明の第７実施形態を示す主要部の上面図である。
【図９】本発明の第８実施形態を示す主要部の上面図である。
【図１０】本発明の第９実施形態を示す主要部の上面図である。
【図１１】本発明の第１０実施形態を示す主要部の上面図である。
【図１２】本発明の第１１実施形態を示す主要部の上面図である。
【図１３】図１２において各素子を実装した状態の上面図である。
【図１４】本発明の第１２実施形態を示す主要部の上面図である。
【図１５】本発明の第１３実施形態を示す主要部の上面図である。
【図１６】従来技術を示す斜視図である。
【図１７】図１６における内部回路図である。
【図１８】図１６における絶縁用セラミック基板上の構成図である。
【図１９】図１７の等価回路図である。
【図２０】図１９における定常時の電流経路を示す図である。
【図２１】図１９における過渡時の電流経路を示す図である。
【図２２】図１９におけるＩＧＢＴターンオフ時の電圧、電流の波形図である。
【符号の説明】
【００５４】
１：正側直流電源端子
２：負側直流電源端子
３：負荷側出力端子
４：銅ベース基板
５〜８：ゲート駆動用端子
９：絶縁用セラミック基板
１３，１７：ＩＧＢＴチップ
１４，１８：ダイオードチップ
３５，３６，３８，４０：ワイヤ
３２，４２，４３，４４，４７，４９，５０：銅箔
３１，３３，３４，４１，４５，４６，４８，５１：銅箔パターン
１０１：モジュール本体
Ｌ１，Ｌ２：距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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