(57)【要約】【課題】  ＣＡＭ（連想メモリ）装置に関し、エラー検出と、エラー発生データの自動修復とを行う。【解決手段】  検索データレジスタ１１に書込んだ検索データと内部メモリに格納したデータとを比較し、比較一致のアドレス対応のヒット信号を出力する検索手段（検索機構部１）を含むＣＡＭ装置に於いて、内部メモリ（レジスタ７〜１０）に格納したデータのパリティチェックによりエラー検出するエラー検出手段（エラー検出機構部２，３）と、マスタデータを格納したマスタデータメモリ５と、エラー検出手段によりエラー検出した時に、検索結果出力データが無効であることを示す検索エラー信号と書込禁止信号とを出力し、且つマスタデータメモリ５からマスタデータを読出して、内部メモリに対する上書き処理によりエラー発生個所を修復する修復手段（エラー通知及び修復機構部４）とを備えている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
入力して検索データレジスタに書込んだ検索データと内部メモリに格納したデータとを比較し、比較一致のアドレス対応のヒット信号を出力する検索手段を含むＣＡＭ装置に於いて、
前記内部メモリに格納したデータのパリティチェックによりエラー発生を検出するエラー検出手段と、
前記内部メモリに格納したデータのマスタデータを格納したマスタデータメモリと、
前記エラー検出手段によりエラー検出した時に、検索結果出力データが無効であることを示す検索エラー信号を出力し、且つ前記マスタデータメモリからマスタデータを読出して、前記内部メモリに対する上書き処理によりエラー発生個所を修復する修復手段と
を備えたことを特徴とするＣＡＭ装置。
【請求項２】
前記修復手段は、前記エラー検出手段によりエラー検出した時のエラー通知信号により、前記検索エラー信号を出力すると共に、書込禁止信号を出力して、前記検索データレジスタに対する次の検索データの書込みを禁止する構成を有することを特徴とする請求項１記載のＣＡＭ装置。
【請求項３】
前記修復手段は、前記内部メモリに対する上書き処理によるエラー発生個所の修復完了後に、前記検索エラー信号及び前記書込禁止信号をネゲートする構成を有することを特徴とする請求項１記載のＣＡＭ装置。
【請求項４】
前記内部メモリは、複数のアドレス対応のエントリレジスタとエントリパリティレジスタとを含む構成を有し、前記エラー検出手段は、前記エントリレジスタに保持したエントリデータと前記エントリパリティレジスタに保持したパリティとにより前記エントリデータのエラーチェックを行う構成を有することを特徴とする請求項１記載のＣＡＭ装置。
【請求項５】
前記修復手段は、複数のアドレス対応の複数のエラー検出手段によるエラー検出に従ったエラー通知信号を優先順位に従って選択出力する優先選択回路と、該優先選択回路により選択されたエラー通知信号に対応するマスタデータを前記マスタデータメモリから読出して、前記選択されたエラー通知信号のアドレスに相当する前記内部メモリのアドレスに対して書込みを指示する上書き指示生成回路とを有することを特徴とする請求項１乃至４の何れか１項記載のＣＡＭ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力データに対応するデータを格納したアドレスを出力する機能を含むＣＡＭ（Ｃｏｎｔｅｎｔｓ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ；連想メモリ）のエラー検出と、そのエラーを自動修復する機能とを有するＣＡＭ装置に関する。
【背景技術】
【０００２】
各種のデータ検索等に適用されるＣＡＭ装置は、内部メモリを含めて高集積回路化されている。その為に、α線等によるソフトエラーの発生確率が高くなっている。このようなエラーにより、検索データに対して誤ったデータが出力されることになる。そこで、各種のエラー検出手段が提案されている。
【０００３】
例えば、図５に示すように、データメモリ１０１と、そのデータメモリ１０１に格納した複数のデータ対応のパリティビットを格納したパリティメモリ１０２と、ディレクトリデータを格納して、入力された検索データと一致したディレクトリデータ対応にヒット信号を出力するディレクトリメモリ１０３と、検索データのパリティを生成するパリティ生成回路１０４と、パリティチェック回路１０５とを含む構成とし、パリティ生成回路１０４により、入力された検索データのパリティビットを生成し、且つ検索データと一致するディレクトリメモリ１０３のディレクトリデータのアドレス位置からヒット信号を出力し、そのヒット信号対応のアドレスのデータメモリ１０１からデータを読出し、又パリティメモリ１０２からパリティビットを読出して、出力データとする。
【０００４】
又パリティメモリ１０２から読出したパリティビットと、パリティ生成回路１０４により生成したパリティビットとを、パリティチェック回路１０５により一致するか否かを比較し、不一致の場合にパリティエラー信号を出力する。従って、パリティエラー信号が出力された時の出力データはエラーを含むものであることが判る。図５に示す場合は、検索データを“１０１０１１０１”とし、ディレクトリメモリ１０３に格納されたディレクトリデータ“１０１０１１０１”と一致してヒット信号が出力され、このヒット信号がアドレスデータと同様にしてデータメモリ１０１とパリティメモリ１０２とに入力される。そして、パリティビット“１”と、データ“ＢＢＢＢＢＢＢＢ”とが読出されて出力データとなる。そして、検索データから生成したパリティビットと、パリティメモリ１０２から読出したパリティビット“１”とが一致すれば、エラー無しとする。尚、ＣＡＭ装置をＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ  Ｌｏｏｋ−ａｓｉｄｅ  Ｂｕｆｆｅｒ）として使用する場合は、データメモリ１０１に格納するデータを物理アドレスとし、ディレクトリメモリ１０３に格納するディレクトリデータを仮想アドレスとするものである（例えば、特許文献１参照）。
【０００５】
又それぞれパリティビットを付加したデータを格納し、検索データにパリティビットを付加して検索することにより、エラー検出を行う手段も提案されている（例えば、特許文献２参照）。又データを格納したメモリと、格納されたデータと検索データと比較する比較回路とをそれぞれ二重化して、ソフトエラーを検出する手段も提案されている（例えば、特許文献３参照）。又検索データからパリティビットを生成し、そのパリティビットと検索一致したデータ対応のパリティビットとを比較し、比較不一致の時にエラーと判定する手段も提案されている（例えば、特許文献４参照）。又ソフトエラー対策として、例えば、図５に於けるディレクトリメモリ１０３に格納したディレクトリデータを定期的に正しいディレクトリデータにより更新する手段も知られている。
【特許文献１】特開平９−２２５９５号公報
【特許文献２】特開２００２−２７９７８５号公報
【特許文献３】特開平１０−１３４５８３号公報
【特許文献４】特開昭６３−１７７２４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ソフトエラー等のエラー発生により、誤った出力データが得られる問題を解決する必要がある。その為の前述の従来例に於ける定期的にディレクトリデータを更新する手段は、エラー発生時点から更新時点迄の間、誤ったデータにヒットすることになるから、誤作動期間が長くなる問題がある。それを回避する為には、頻繁に更新処理を行う必要があるから、高速検索の妨げの原因となる問題がある。
【０００７】
又検索データからパリティビットを生成してエラーチェックする従来のＣＡＭ装置に於いては、パリティビット生成の為の余分な処理と、その為の回路構成とを必要とすることになるから、検索処理の高速化が困難であると共に回路規模の増大の問題がある。又二重化構成によりエラー検出を行って、信頼性を向上する従来のＣＡＭ装置に於いては、主要部を総て二重化することにより、一層回路規模が増大する問題がある。又エラー発生の有無に拘ず、定期的に更新する手段以外は、従来例に於いては、エラー発生を検出しても、そのエラーを修復する手段を備えていないものである。
【０００８】
本発明は、エラー検出時に誤ったデータの出力を防止すると共に、誤ったデータを修復できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
本発明のＣＡＭ装置は、入力して検索データレジスタに書込んだ検索データと内部メモリに格納したデータとを比較し、比較一致のアドレス対応のヒット信号を出力する検索手段を含むＣＡＭ装置に於いて、内部メモリに格納したデータのパリティチェックによりエラー発生を検出するエラー検出手段と、内部メモリに格納したデータのマスタデータを格納したマスタデータメモリと、エラー検出手段によりエラー検出した時に、検索結果出力データが無効であることを示す検索エラー信号を出力し、且つマスタデータメモリからマスタデータを読出して、内部メモリに対する上書き処理によりエラー発生個所を修復する修復手段とを備えている。
【００１０】
又修復手段は、エラー検出手段によりエラー検出した時のエラー通知信号により、検索エラー信号を出力すると共に、書込禁止信号を出力して、検索データレジスタに対する次の検索データの書込みを禁止する構成を有するものである。
【００１１】
又修復手段は、内部メモリに対する上書き処理によるエラー発生個所の修復完了後に、検索エラー信号及び書込禁止信号をネゲートする構成を有するものである。
【００１２】
又内部メモリは、複数のアドレス対応のエントリレジスタとエントリパリティレジスタとを含む構成を有し、エラー検出手段は、エントリレジスタに保持したエントリデータと、エントリパリティレジスタに保持したパリティとにより、エントリデータのエラーチェックを行う構成を有するものである。
【００１３】
又修復手段は、複数のアドレス対応の複数のエラー検出手段によるエラー検出に従ったエラー通知信号を優先順位に従って選択出力する優先選択回路と、該優先選択回路により選択されたエラー通知信号に対応するマスタデータを、マスタデータメモリから読出して、選択されたエラー通知信号のアドレスに相当する内部メモリのアドレスに対して書込みを指示する上書き指示生成回路とを有するものである。
【発明の効果】
【００１４】
内部メモリのソフトエラー等のエラーを検出した時に、検索エラー信号を出力して、検索結果出力データの無効を通知し、且つ自動的にマスタデータにより上書きして、そのエラーを修復することができる。従って、定期的な上書き処理等を必要とすることなく、信頼性を向上することができる。又入力した検索データに対するパリティ生成等の処理を必要としないので、検索処理の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１５】
本発明のＣＡＭ装置は、図１を参照して説明すると、入力して検索データレジスタ１１に書込んだ検索データと内部メモリに格納したデータとを比較し、比較一致のアドレス対応のヒット信号を出力する検索手段（検索機構部１）を含むＣＡＭ装置に於いて、レジスタ７〜１０として示す内部メモリに格納したデータのパリティチェックによりエラー発生を検出するエラー検出手段（エラー検出機構部２，３）と、内部メモリに格納したデータのマスタデータを格納したマスタデータメモリ５と、エラー検出手段によりエラー検出した時に、検索結果出力データが無効であることを示す検索エラー信号を出力し、且つマスタデータメモリ５からマスタデータを読出して、内部メモリに対する上書き処理によりエラー発生個所を修復する修復手段（エラー通知及び修復機構部４）とを備えている。
【実施例１】
【００１６】
図１は、本発明の原理説明図であり、１は検索手段を構成する検索機構部、２，３はエラー検出手段としてのエラー検出機構部、４は修復手段を構成するエラー通知及び修復機構部、５はマスタデータメモリ、６はアンド回路、７はエントリレジスタ、８はエントリパリティレジスタ、９はマスクデータレジスタ、１０はマスクパリティレジスタ、１１は検索データレジスタ、１２はヒット情報により検索結果を出力するエンコーダ、１３は本発明に於いて追加した主要部、Ａ０〜ＡＮはアドレス０〜Ｎ対応の構成部を示す。
【００１７】
アドレス０〜Ｎ対応の構成部Ａ０〜ＡＮは同一の構成を有し、エラー通知及び修復機構部４は、構成部Ａ０〜ＡＮに対して共通な構成と、構成部Ａ０〜ＡＮ対応の構成とを含むものであり、又エラー通知及び修復機構部４と、エラー検出機構部２，３と、マスタデータメモリ５とを含む構成が、点線枠内の新たに追加した主要部１３に相当する。又検索データレジスタ１１と、エンコーダ１２と、マスクデータメモリ５とは、各アドレスの構成部Ａ０〜ＡＮに対して共通の構成の場合を示す。又各構成部Ａ０〜ＡＮのエントリレジスタ７とエントリパリティレジスタ８とマスクレジスタ９とマスクパリティレジスタ１０とを内部メモリとして構成することができる。この場合の内部メモリは、例えば、図５に於けるディレクトリメモリに相当し、この内部メモリに対して、マスタデータメモリ５は、外部メモリに相当することになる。
【００１８】
検索開始により、検索データレジスタ１１に書込んだ検索データと、構成部Ａ０〜ＡＮのエントリレジスタ７に保持したエントリデータとを、検索機構部１により検索し、一致した時のヒット信号（“１”）を、アンド回路６を介してエンコーダ１２に入力する。各構成部Ａ０〜ＡＮのアンド回路６からのヒット信号（“１”）又は非ヒット信号（“０”）がエンコーダ１２に入力され、このエンコーダ１２からアドレスデータ等の検索結果出力データが送出される。この時、ソフトエラー等のエラーにより、エントリレジスタ７に保持されたエントリデータにエラーが発生していると、エラー検出機構部２に於いて、エントリレジスタ７に保持されたエントリデータと、エントリパリティレジスタ８に保持されたエントリデータのパリティとを基にパリティチェックを行うことによってエラー検出信号（“０”）を、エラー通知及び修復機構部４とアンド回路６とに入力する。それにより、ヒット信号（“１”）はアンド回路６により、非ヒット信号（“０”）としてエンコーダ１２に入力される。
【００１９】
又マスクデータレジスタ９に保持されたマスクデータは、検索機構部１に於ける比較ビットを強制的に一致していると見做す為のデータであり、例えば、強制的に一致と見做すビットを“１”としたデータである。このマスクデータについてもソフトエラー等のエラー発生により、誤ったヒット信号が出力されることになるから、マスクパリティレジスタ１０に保持したマスクパリティとマスクデータとをエラー検出機構部３に入力してエラー検出を行い、エラー検出時は、エラー検出信号（“０”）を、アンド回路６とエラー通知機構部４とに入力する。この場合も、ヒット信号（“１”）はアンド回路６により阻止される。尚、マスクデータを用いない場合は、エラー検出機構部３を含めて省略することも可能である。
【００２０】
又エラー通知及び修復機構部４は、各構成部Ａ０〜ＡＮのエラー検出機構部２，３からのエラー検出信号に対応して、マスタデータメモリ５からマスタデータを読出して、エントリレジスタ７と、エントリパリティレジスタ８と、マスクレジスタ９と、マスクパリティレジスタ１０とに対して上書き処理を行い、エラー発生データを修復する。この場合、エラー検出機構部２からのエラー検出信号（“０”）に対しては、エントリレジスタ７とエントリパリティレジスタ８とに対してマスタデータにより上書きし、又エラー検出機構部３からのエラー検出信号（“０”）に対しては、マスクレジスタ９とマスクパリティレジスタ１０とに対してマスタデータにより上書きしてエラー修復を行うことができる。
【００２１】
又エラー修復処理が完了する迄は、検索エラー信号により、エンコーダ１２からの検索結果出力データは誤りであることを、図示を省略した検索要求側の構成に通知し、又検索データレジスタ１１に対する次の検索データの書込禁止を行う書込禁止信号を送出する。前述の上書きによるエラー修復処理が完了すると、検索エラー信号及び書込禁止信号はネゲートされ、検索データレジスタ１１への次の検索データの書込みが可能となる。
【００２２】
従って、検索データに対するパリティ生成を行うものではないから、検索処理の高速化を図ることができ、又エラー検出により、エラー修復を自動的に行い、且つ修復完了迄の誤動作を防止することができる。
【００２３】
図２は、本発明の実施例１の説明図であり、図１と同一符号は同一部分を示し、２０，２１は排他的オア回路、２２は上書き回路、２３はノア回路、２４は修復回路を示す。エラー検出機構部２，３は、奇数パリティチェックの為の単一又は複数の排他的オア回路２０，２１を含む構成を有し、又エラー通知及び修復機構部４は、上書き回路２２と、ノア回路２３と、修復回路２４とを含む構成を有する場合を示す。
【００２４】
又各構成部Ａ０〜ＡＮのエントリレジスタ７と、エントリパリティレジスタ８と、マスクレジスタ９と、マスクパリティレジスタ１０とは分散配置されているように図示しているが、これらを含む内部メモリは、例えば、図３に示す構成とすることができる。即ち、図示の場合、アドレスＡＤＤＲＥＳＳの０〜Ｎは、構成部Ａ０〜ＡＮに対応し、アドレス対応のエントリレジスタ７に、エントリデータＥｎｔｒｙ＃０〜Ｅｎｔｒｙ＃Ｎが格納され、エントリパリティレジスタ８に、エントリパリティＥｎｔｒｙＰａｒｉｔｙ＃０〜ＥｎｔｒｙＰａｒｉｔｙ＃Ｎが格納され、マスクレジスタ９に、マスクデータＭａｓｋ＃０〜Ｍａｓｋ＃Ｎが格納され、マスクパリティレジスタ１０に、マスクパリティＭａｓｋＰａｒｉｔｙ＃０〜ＭａｓｋＰａｒｉｔｙ＃Ｎが格納される。
【００２５】
又エラー検出機構部２は、ｎ（１又は複数）ビットのエントリデータと、ｍ（１又は複数）ビットのエントリパリティとを基に、単一又は複数の排他的オア回路２０によってエントリデータの奇数パリティチェックを行って、エントリデータのエラー検出を行うもので、エラー有りの場合は、“０”のエラー検出信号が出力される。又エラー検出機構部３も同様の構成により、ｎ（１又は複数）ビットのマスクデータと、ｍ（１又は複数）ビットのマスクパリティとを基に、単一又は複数の排他的オア回路２１によってマスクデータの奇数パリティチェックを行って、マスクデータのエラー検出を行い、エラー有りの場合は、“０”のエラー検出信号が出力される。
【００２６】
又検索機構部１は、検索データレジスタ１１に書込まれた検索データと、各構成部Ａ０〜ＡＮのエントリレジスタ７に保持されたエントリデータと比較し、比較一致の場合に、ヒット信号（“１”）を出力する。従って、エラー検出機構部２，３からエラー検出信号（“０”）が出力されない場合は、アンド回路６からヒット信号（“１”）がエンコーダ１２に入力される。
【００２７】
又エラー検出機構部２，３の何れか一方又は両方のエラー検出信号（“０”）により、“１”のヒット信号があっても、アンド回路６の出力信号は“０”となる。それにより、エラー通知及び修復機構部４は、ノア回路２３の出力信号が“１”となり、エラー通知信号として修復回路２４に入力される。それにより、修復回路２４は、検索エラー信号と書込禁止信号とをアサートし、この時点のエンコーダからの検索結果出力データは、エラーであることを通知し、且つ検索データレジスタ１１への書込みを禁止する。
【００２８】
そして、修復回路２４は、エラー検出を通知した構成部に対応したマスタデータ、即ち、エラー通知アドレスに対応したアドレスのマスタデータを、マスタデータメモリ５から読出して、上書き回路２２に転送する。この場合、上書き回路２２にもエラー通知アドレスを転送するもので、それにより、マスタデータメモリ５のエラー通知アドレスに対応するアドレスから読出したエントリデータとエントリパリティとマスクデータとマスクパリティとを、内部メモリのエラー通知アドレス対応のアドレス、即ち、エラー通知アドレス対応の構成部のエントリレジスタ７とエントリパリティレジスタ８とマスクレジスタ９とマスクパリティレジスタ１０とに対して上書きする。従って、エラー発生のデータは修復されることになる。
【００２９】
マスタデータの上書きによりエラーが修復されると、前回の検索データによる検索を行うことになり、エラー検出機構部２，３の出力信号は、エラー無しを示す“１”となり、エラー通知及び修復機構部４のノア回路２３の出力信号は“０”となるから、修復回路２４は、検索エラー信号と書込禁止信号とをネゲートする。それにより、その時点の検索結果出力データは有効となり、又次の検索データの検索データレジスタ７への書込みが可能となる。
【００３０】
従って、検索データに対するパリティ生成を行うことなく、エントリデータに対する検索を行い、エントリデータやマスクデータのソフトエラー等のエラーを検出し、且つ、エラー発生のデータをマスタデータによって修復することができる。又修復完了によって次の検索を可能とすることができる。
【００３１】
図４は、本発明の実施例２の要部説明図であり、図２に於けるエラー通知及び修復機構部４の修復回路２４の要部構成を示し、複数個所に於けるエラー検出時に、アドレスの若番側を優先選択して、エラー修復を行うものであり、４１は優先選択回路、４２はアドレスバス変換部、４３はマスタデータメモリ・インタフェース、４４はオア回路（ＯＲ）、４５は上書き指示生成回路を示す。
【００３２】
優先選択回路４１は、複数のインヒビット回路により構成し、複数のアドレス０〜Ｎ対応のエラー通知信号（図１又は図２の構成部Ａ０〜ＡＮのエラー検出機構部２，３からのエラー検出信号）に対して若番側を優先選択する場合を示す。尚、老番側を優先選択する構成とすることも可能であり、選択論理に対応してインヒビット回路以外のゲート回路により構成することも可能である。この優先選択回路４１により選択したエラー通知信号を、アドレスバス変換部４２とオア回路４４と上書き指示生成回路４５とに入力する。
【００３３】
アドレスバス変換部４２は、優先選択回路４１により選択されたＮ＋１個のアドレス０〜Ｎの中の１個のエラー通知信号のアドレスを、ｍ＋１ビット構成のエラーアドレスと、リードイネーブル信号とをマスタデータメモリ・インタフェース４３に入力する。このマスタデータメモリ・インタフェース４３は、マスタデータメモリ５（図１及び図２参照）から、エラーアドレスに対応するアドレスからマスタデータを読出し、そのマスタデータとデータイネーブル信号とを上書き指示生成回路４５に転送する。
【００３４】
オア回路４４は、優先選択回路４１からのエラー通知信号（“１”）が選択出力されている限り、検索エラー信号と書込禁止信号とを出力する。又上書き指示生成回路４５は、マスタデータと、優先選択回路４１により選択したエラー通知信号に対応するアドレス０〜Ｎの上書き指示信号とを、マスタ情報として各構成部Ａ０〜ＡＮ（図１及び図２参照）の上書き回路２２へ転送する。上書き指示信号により指定されたアドレスの上書き回路２２は、転送されたマスタデータを内部メモリを構成する各レジスタ７〜１０に上書きする。それによりエラー修復が完了すると、このアドレス対応のエラー通知信号は“０”となり、優先選択回路４１は、次の若番のアドレスのエラー通知信号を選択して出力する。このような動作を、エラー通知信号がなくなるまで繰り返して、エラー発生のデータを総て修復することができる。
【００３５】
（付記１）入力して検索データレジスタに書込んだ検索データと内部メモリに格納したデータとを比較し、比較一致のアドレス対応のヒット信号を出力する検索手段を含むＣＡＭ装置に於いて、前記内部メモリに格納したデータのパリティチェックによりエラー発生を検出するエラー検出手段と、前記内部メモリに格納したデータのマスタデータを格納したマスタデータメモリと、前記エラー検出手段によりエラー検出した時に、検索結果出力データが無効であることを示す検索エラー信号を出力し、且つ前記マスタデータメモリからマスタデータを読出して、前記内部メモリに対する上書き処理によりエラー発生個所を修復する修復手段とを備えたことを特徴とするＣＡＭ装置。
【００３６】
（付記２）前記修復手段は、前記エラー検出手段によりエラー検出した時のエラー通知信号により、前記検索エラー信号を出力すると共に、書込禁止信号を出力して、前記検索データレジスタに対する次の検索データの書込みを禁止する構成を有することを特徴とする付記１記載のＣＡＭ装置。
（付記３）前記修復手段は、前記内部メモリに対する上書き処理によるエラー発生個所の修復完了後に、前記検索エラー信号及び前記書込禁止信号をネゲートする構成を有することを特徴とする付記１記載のＣＡＭ装置。
【００３７】
（付記４）前記修復手段は、前記エラー検出手段によりエラー検出した時のエラー通知信号に従って前記マスタデータメモリからマスタデータを読出し、且つ前記検索エラー信号及び前記書込禁止信号を出力する修復回路と、該修復回路により前記マスタデータメモリから読出したマスタデータを前記内部メモリに対して上書き処理する上書き回路とを有することを特徴とする付記１記載のＣＡＭ装置。
（付記５）前記内部メモリは、複数のアドレス対応のエントリレジスタとエントリパリティレジスタとを含む構成を有し、前記エラー検出手段は、前記エントリレジスタに保持したエントリデータと前記エントリパリティレジスタに保持したパリティとにより前記エントリデータのエラーチェックを行う構成を有することを特徴とする付記１記載のＣＡＭ装置。
（付記６）前記内部メモリは、複数のアドレス対応のエントリレジスタとエントリパリティレジスタとマスクレジスタとマスクパリティレジスタとを含む構成を有し、前記エラー検出手段は、前記エントリレジスタに保持したエントリデータと前記エントリパリティレジスタに保持したパリティとにより前記エントリデータのエラーチェックを行うエラー検出機構部と、前記マスクレジスタに保持したマスクデータと前記マスクパリティレジスタに保持したパリティとにより前記マスクデータのエラーチェックを行うエラー検出機構部とを含む構成を有することを特徴とする付記１記載のＣＡＭ装置。
【００３８】
（付記７）前記修復手段は、複数のアドレス対応の複数のエラー検出手段によるエラー検出に従ったエラー通知信号を優先順位に従って選択出力する優先選択回路と、該優先選択回路により選択されたエラー通知信号に対応するマスタデータを前記マスタデータメモリから読出して、前記選択されたエラー通知信号のアドレスに相当する前記内部メモリのアドレスに対して書込みを指示する上書き指示生成回路とを有することを特徴とする付記１乃至６の何れかに記載のＣＡＭ装置。
【図面の簡単な説明】
【００３９】
【図１】本発明の原理説明図である。
【図２】本発明の実施例１の説明図である。
【図３】内部メモリの説明図である。
【図４】本発明の実施例２の要部説明図である。
【図５】従来例の説明図である。
【符号の説明】
【００４０】
１  検索機構部
２，３  エラー検出機構部
４  エラー通知及び修復機構部
５  マスタデータメモリ
６  アンド回路
７  エントリデータレジスタ
８  エントリパリティレジスタ
９  マスクレジスタ
１０  マスクパリティレジスタ
１１  検索データレジスタ
１２  エンコーダ
【図１】
2005339745.tif 000003
【図２】
2005339745.tif 000004
【図３】
2005339745.tif 000005
【図４】
2005339745.tif 000006
【図５】
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