(57)【要約】【課題】  高閾値ＭＯＳトランジスタと低閾値ＭＯＳトランジスタとの間の閾値電圧の差を大きくすることができ、かつドレイン領域においてリーク電流が発生しにくい半導体装置およびその製造方法を提供する。【解決手段】  本発明は、高閾値ＭＯＳトランジスタを形成すべき領域上に形成されたレジスト膜と、高閾値ＭＯＳトランジスタを形成すべき領域に形成されたゲート電極６とをマスクとして、低閾値ＭＯＳトランジスタを形成すべき領域に導電型不純物を注入して、半導体基板表面近傍の領域に第１の導電型不純物層９を形成し、低閾値ＭＯＳトランジスタを形成すべき領域および高閾値ＭＯＳトランジスタを形成すべき領域に対して導電型不純物を注入して、第１の導電型不純物層９よりも高い不純物濃度と当該第１の導電型不純物層９よりも深い拡散層深さとを有する第２の導電型不純物層１１を、第１の導電型不純物層９に重ねて形成するようにしている。【選択図】  図１
2005217061.tif 000002
【特許請求の範囲】
【請求項１】
１以上の低閾値ＭＯＳトランジスタと、前記低閾値ＭＯＳトランジスタよりも高い閾値電圧を有する１以上の高閾値ＭＯＳトランジスタとが半導体基板上に形成された半導体装置であって、
各前記低閾値ＭＯＳトランジスタは、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート絶縁膜を挟むように半導体基板表面近傍の領域に形成される２つの第１の拡散層とを含み、
前記第１の拡散層は、
第１の導電型不純物層と、
前記第１の導電型不純物層に重ねて形成され、当該第１の導電型不純物層よりも、不純物濃度が高くかつ拡散層深さが深い第２の導電型不純物層とを有し、
各前記高閾値ＭＯＳトランジスタは、
前記半導体基板上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート絶縁膜を挟むように半導体基板表面近傍の領域に形成され、略一様な不純物濃度を有する２つの第２の拡散層とを含む半導体装置。
【請求項２】
前記第１の拡散層は、前記第１の導電型不純物層に重ねて形成され、前記第１の導電型不純物層よりも不純物濃度が高く拡散層深さが深く、かつ前記第２の導電型不純物層よりも不純物濃度が低く拡散層深さが浅い第３の導電型不純物層をさらに有する、請求項１に記載の半導体装置。
【請求項３】
前記高閾値ＭＯＳトランジスタは、前記第２のゲート絶縁膜および前記第２の拡散層の下の領域に、前記第２の拡散層と異なる導電型の導電型不純物を含むチャネル領域をさらに含む、請求項１に記載の半導体装置。
【請求項４】
１以上の前記低閾値ＭＯＳトランジスタおよび１以上の前記高閾値ＭＯＳトランジスタは、それぞれがマスクＲＯＭのメモリーセルを構成していることを特徴とする、請求項１に記載の半導体装置。
【請求項５】
１以上の低閾値ＭＯＳトランジスタと、前記低閾値ＭＯＳトランジスタよりも高い閾値電圧を有する１以上の高閾値ＭＯＳトランジスタとを含む半導体装置を製造する方法であって、
複数のゲート絶縁膜と、各当該ゲート絶縁膜上に設置される複数のゲート電極とを半導体基板上に形成する工程と、
前記高閾値ＭＯＳトランジスタを形成すべき領域上にレジスト膜を形成する工程と、
前記高閾値ＭＯＳトランジスタを形成すべき領域上に形成されたレジスト膜と、前記低閾値ＭＯＳトランジスタを形成すべき領域に形成されたゲート電極とをマスクとして、前記低閾値ＭＯＳトランジスタを形成すべき領域に導電型不純物を注入して、半導体基板表面近傍の領域に第１の導電型不純物層を形成する工程と、
前記低閾値ＭＯＳトランジスタを形成すべき領域および前記高閾値ＭＯＳトランジスタを形成すべき領域に対して導電型不純物を注入して、前記第１の導電型不純物層よりも高い不純物濃度と当該第１の導電型不純物層よりも深い拡散層深さとを有する第２の導電型不純物層を形成する工程とを備える、半導体装置製造方法。
【請求項６】
前記低閾値ＭＯＳトランジスタを形成すべき領域上にレジスト膜を形成する工程と、
前記低閾値ＭＯＳトランジスタを形成すべき領域上に形成されたレジスト膜をマスクとして、前記第１および第２の導電型不純物層と異なる導電型の導電型不純物を注入する工程をさらに備える、請求項５に記載の半導体装置製造方法。
【請求項７】
１以上の前記低閾値ＭＯＳトランジスタおよび１以上の前記高閾値ＭＯＳトランジスタは、それぞれがマスクＲＯＭのメモリーセルを構成していることを特徴とする、請求項５に記載の半導体装置製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する発明であって、より特定的には、１以上の低閾値ＭＯＳトランジスタと、低閾値ＭＯＳトランジスタよりも高い閾値電圧を有する１以上の高閾値ＭＯＳトランジスタとが半導体基板上に形成された半導体装置およびその製造方法に関する発明である。
【背景技術】
【０００２】
近年、ロジックＬＳＩのような半導体装置の微細化および高機能化が進むと共に、当該半導体装置に内蔵されるＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）の記憶容量が増大している。そのため、ＲＯＭのメモリーセル面積を小さくすることは、半導体装置の微細化および高機能化において非常に重要なこととなっている。ここで、メモリーセル面積を小さくすることが可能なＲＯＭとしては、いわゆる、注入方式のマスクＲＯＭが存在する。以下に、当該注入方式のマスクＲＯＭについて説明する。
【０００３】
当該注入方式のマスクＲＯＭは、閾値電圧が相対的に高い（約５Ｖ以上）ＭＯＳトランジスタ（以下、高閾値ＭＯＳトランジスタと称す）からなるメモリセルと、閾値電圧が相対的に低い（約０．６Ｖ）ＭＯＳトランジスタ（以下、低閾値ＭＯＳトランジスタと称す）からなるメモリセルとがアレイ状に配置されたものである。そして、高閾値ＭＯＳトランジスタは、データ値０を示し、低閾値ＭＯＳトランジスタは、データ値１を示す。このような注入方式のマスクＲＯＭは、以下のような手順により製造される。
【０００４】
まず、ＮｃｈＭＯＳトランジスタをアレイ状に半導体基板上に形成する。次に、ＮｃｈＭＯＳトランジスタのうち、データ値０とすべき領域にのみレジスト膜を形成する。この後、当該レジスト膜をマスクとして、マスクされていないＭＯＳトランジスタに対して、閾値電圧を上げるための不純物（例えば、Ｂ（ホウ素））を注入する。これにより、低閾値ＭＯＳトランジスタと高閾値ＭＯＳトランジスタとが形成される。
【０００５】
上記の注入方式のマスクＲＯＭでは、コンタクトホールの有無によりデータを記憶しているコンタクト方式のマスクＲＯＭと比較して、コンタクトホールを形成する領域が必要ない分だけ、メモリーセル面積の縮小化を図ることが可能となる。
【０００６】
ところで、上述したマスクＲＯＭにおいて、高アクセススピード化することは、半導体装置の高機能化を図る上で非常に重要である。しかしながら、近年、半導体装置の低電力化が進み、マスクＲＯＭに使用される電圧の低電圧化が進んでいる。このように、マスクＲＯＭに使用される電圧が低くなると、当該マスクＲＯＭに含まれるＭＯＳトランジスタに流れるドレイン電流の値も小さくなってしまう。このようなドレイン電流の減少は、マスクＲＯＭの高アクセススピード化を阻害する原因となる。
【０００７】
そこで、一般的なＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を改良したＬＤＤ構造（以下、改良ＬＤＤ構造と称す）が適用されたＭＯＳトランジスタを含んだマスクＲＯＭが存在する。一般的なＬＤＤ構造の拡散層が高濃度不純物層および低濃度不純物層の二層で構成されているのに対して、当該改良ＬＤＤ構造は、拡散層の構造が高濃度不純物層、中濃度不純物層および低濃度不純物層の三層で構成されている点で相違点を有する。そして、当該改良ＬＤＤ構造が適用されたＭＯＳトランジスタでは、そのソースおよびドレインの抵抗値を低減できる。その結果、当該ＭＯＳトランジスタに流れるドレイン電流を増加させることができ、マスクＲＯＭの高アクセススピード化を図ることが可能となる。以下に、当該改良ＬＤＤ構造が適用されたＭＯＳトランジスタにより構成されるマスクＲＯＭについて、図面を参照しながら詳しく説明する。図６は、マスクＲＯＭを搭載した半導体装置の断面構造を示した図である。なお、図６の右側のトランジスタは、高閾値ＭＯＳトランジスタであり、図６の左側のトランジスタは、低閾値ＭＯＳトランジスタである。
【０００８】
図６に示す半導体装置は、シリコン基板２１、アイソレータ２２、Ｐ型ウェル領域２３、Ｐ型チャネル領域２４、ゲート絶縁膜２５、ゲート電極２６、Ｎ型中濃度不純物層２７、Ｎ型低濃度不純物層２８、サイドウォール２９、Ｎ型高濃度不純物層３０およびＰ型チャネル領域３２を備える。
【０００９】
上記改良ＬＤＤ構造が適用されたＭＯＳトランジスタは、一般的なＭＯＳトランジスタと比較して、拡散層の構造が異なる。具体的には、図６に示すように、改良ＬＤＤ構造が適用されたＭＯＳトランジスタの拡散層は、Ｎ型中濃度不純物層２７とＮ型低濃度不純物層２８とＮ型高濃度不純物層３０との３つの不純物層を備える。ここで、Ｎ型中濃度不純物層２７は、一般的なＬＤＤには設けられておらず、改良ＬＤＤにおいて新たに設けられたものである。そして、当該Ｎ型中濃度不純物層２７は、ＡｓイオンのようなＮ型不純物を用いて形成され、拡散層の寄生抵抗を低減する役割を果たす。これにより、ＭＯＳトランジスタのドレイン電流を増加させることができ、マスクＲＯＭの高アクセススピード化を図ることができる。
【００１０】
ここで、図面を参照しながら、図６に示す改良ＬＤＤ構造が適用されたＭＯＳトランジスタからなる半導体装置の製造方法について説明する。図７および８は、図６に示す半導体装置を製造する場合に、各工程における当該半導体装置の断面構造を示した図である。
【００１１】
まず、シリコン基板２１上に、ＬＯＣＯＳ法で酸化シリコンのアイソレータ２２を形成する。次に、シリコン基板２１においてＭＯＳトランジスタを形成する領域以外の領域にイオン注入用マスク（図示せず）を施し、当該イオン注入用マスクを保護マスクとしてイオン注入を行う。これにより、所定領域に対してＰ型ウェル領域２３とＰ型チャネル領域２４とが形成される。次に、熱酸化によりシリコン酸化膜と、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコン膜とを形成する。その後、リソグラフィー技術とエッチング技術とにより、シリコン酸化膜の一部とポリシリコン膜の一部とを除去して、ゲート絶縁膜２５およびゲート電極２６を形成する。これにより、半導体装置の断面構造は、図７（ａ）に示す構造をとる。
【００１２】
次に、シリコン基板２１のＭＯＳトランジスタを形成する領域以外の領域に、イオン注入用マスク（図示せず）を施し、当該イオン注入マスクおよびゲート電極２６を保護マスクとして、Ａｓイオンの注入を行う。具体的には、Ａｓイオンを１０〜３０ｋｅＶ程度の低加速電圧で加速して、イオン注入直後のシリコン基板２１内のＮ型不純物濃度が１〜１０×１０18／ｃｍ3程度となるようにする。これにより、図７（ｂ）に示すように、ゲート絶縁膜２５の両側方であって、かつシリコン基板１の表面近傍には、Ｎ型中濃度不純物層２７が形成される。
【００１３】
Ｎ型中濃度不純物層２７の形成が完了すると、ゲート絶縁膜と前工程で形成したイオン注入用マスクを保護マスクとして、Ｐイオンの注入を行う。具体的には、Ｐイオンを４０〜８０ｋｅＶ程度の加速電圧で加速し、シリコン基板２１内のＮ型不純物濃度が１〜５×１０18／ｃｍ3程度となるようにする。これにより、図７（ｃ）に示すように、ゲート絶縁膜２５の両側方であって、かつシリコン基板２１の表面近傍には、Ｎ型低濃度不純物層２８が形成される。
【００１４】
次に、図８（ｄ）に示すように、酸化シリコンのサイドウォール２９を、ゲート電極２６およびゲート絶縁膜２５の両側方に形成する。具体的には、ＣＶＤ法によりシリコン酸化膜を半導体装置の全面に堆積した後、ゲート絶縁膜２５およびゲート電極２６の側壁にのみシリコン酸化膜が残るように、エッチバック法を行う。
【００１５】
サイドウォール２９の形成が完了すると、シリコン基板２１のＭＯＳトランジスタを形成する領域以外の領域に、イオン注入用マスク（図示せず）を施し、当該イオン注入マスクおよびゲート電極２６を保護マスクとして、Ａｓイオンの注入を行う。これにより、図８（ｅ）に示すように、ゲート絶縁膜２５の両側方であって、かつシリコン基板１表面近傍にＮ型高濃度不純物層３０が形成される。
【００１６】
Ｎ型高濃度不純物層３０の形成が完了すると、図８（ｆ）に示すように、リソグラフィー技術により、高閾値ＭＯＳトランジスタを形成する領域にのみ開口を有するレジスト膜３１を形成する。その後、当該レジスト膜３１を保護マスクとしてＢイオンを注入する。具体的には、Ｂイオンを７０〜１３０ｋｅＶの加速電圧で加速して、注入直後のシリコン基板２１のＰ型不純物濃度が１〜２×１０19／ｃｍ3程度となるようにする。これにより、図６に示すように、右側のＭＯＳトランジスタのゲート絶縁膜２５およびＮ型高濃度不純物層３０の下には、Ｐ型チャネル領域３２が形成される。その結果、右側のＭＯＳトランジスタの閾値電圧が、左側のＭＯＳトランジスタの閾値電圧よりも高くなる。以上により、高低２種類の閾値のＭＯＳトランジスタが形成され、マスクＲＯＭが完成する。
【特許文献１】特開平６−２８３６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記従来のマスクＲＯＭでは、Ｎ型中濃度不純物層２７が存在するため、Ｂイオンの注入により効果的に、ＭＯＳトランジスタの閾値電圧を上昇させることができない。以下に、これらについて、図面を参照しながら詳しく説明する。図９は、上記従来のマスクＲＯＭに含まれる低閾値ＭＯＳトランジスタのＶＧ（ゲート電圧）−ＩＤ（ドレイン電流）特性を示した図である。また、図１０は、上記従来のマスクＲＯＭに含まれる高閾値ＭＯＳトランジスタのＶＧ−ＩＤ特性を示した図である。なお、図９は、Ｉｄ１〜Ｉｄ３は同一の条件で形成された３個の低閾値ＭＯＳトランジスタのそれぞれの特性曲線を示すものである。同様に、図１０は、Ｉｄ１〜Ｉｄ３は同一の条件で形成された３個の高閾値ＭＯＳトランジスタのそれぞれの特性曲線を示すものである。
【００１８】
図９と１０とに示すように、高閾値ＭＯＳトランジスタの閾値電圧は、低閾値ＭＯＳトランジスタの閾値電圧との差を大きくすることができない。これは、Ｎ型中濃度不純物層２７が存在するため、Ｂイオンを注入しても、Ｎ型中濃度不純物層７の、高閾値ＭＯＳトランジスタゲート電極２５直下、左右両端部分Ｎ型不純物濃度を実効的に十分に下げることができないためである。このように、高閾値ＭＯＳトランジスタと低閾値ＭＯＳトランジスタとの間の閾値電圧の差が小さいと、本来、低閾値ＭＯＳトランジスタのみが動作すべき電圧を印加した場合に、高閾値ＭＯＳトランジスタが誤作動してしまうおそれがある。
【００１９】
かかる問題を解決するためには、Ｂイオンの注入量を大きくすることが考えられる。具体的には、高閾値ＭＯＳトランジスタのＮ型中濃度不純物層２７が完全に打ち消される程度のＢイオンを注入することにより、閾値電圧をより大きくすることが考えられる。
【００２０】
しかしながら、Ｂイオンを多量に注入した場合、Ｎ型不純物がＢイオンにより打ち消されてしまい、Ｎ型高濃度不純物層３０のＮ型不純物実効濃度が、下がりすぎてしまう。このようにＮ型高濃度不純物層３０の実効濃度が低下しすぎると、当該ドレイン領域の拡散層が高抵抗化しやすくなってしまう。また一方、Ｎ型高濃度不純物層３０およびＮ型低濃度不純物層２８とＰ型ウエル領域との接合耐圧が低下し、リーク電流が発生しやすくなってしまう。その結果、マスクＲＯＭが低いドレイン電圧でしか動作させることができないようになってしまう。
【００２１】
そこで、本発明の目的は、高閾値ＭＯＳトランジスタと低閾値ＭＯＳトランジスタとの間の閾値電圧の差を大きくすることができ、かつドレイン領域においてリーク電流が発生しにくい半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００２２】
本発明に係る半導体装置は、低閾値ＭＯＳトランジスタが、半導体基板上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート絶縁膜を挟むように半導体基板表面近傍の領域に形成される２つの第１の拡散層とを含んでおり、第１の拡散層が、第１の導電型不純物層と、第１の導電型不純物層に重ねて形成され、当該第１の導電型不純物層よりも、不純物濃度が高くかつ拡散層深さが深い第２の導電型不純物層とを有しており、また、高閾値ＭＯＳトランジスタが、半導体基板上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート絶縁膜を挟むように半導体基板表面近傍の領域に形成され、略一様な不純物濃度を有する２つの第２の拡散層とを含んでいる。
【００２３】
また、第１の拡散層は、第１の導電型不純物層に重ねて形成され、第１の導電型不純物層よりも不純物濃度が高く拡散層深さが深く、かつ第２の導電型不純物層よりも不純物濃度が低く拡散層深さが浅い第３の導電型不純物層をさらに有していてもよい。
【００２４】
また、高閾値ＭＯＳトランジスタは、第２のゲート絶縁膜および第２の拡散層の下の領域に、第２の拡散層と異なる導電型の導電型不純物を含むチャネル領域をさらに含んでいてもよい。
【００２５】
なお、１以上の低閾値ＭＯＳトランジスタおよび１以上の高閾値ＭＯＳトランジスタは、それぞれがマスクＲＯＭのメモリーセルを構成していることが望ましい。
【００２６】
なお、本発明は、半導体装置のみならず、当該半導体装置の製造方法に対しても向けられている。具体的には、本発明の製造方法は、複数のゲート絶縁膜と、各当該ゲート絶縁膜上に設置される複数のゲート電極とを半導体基板上に形成し、高閾値ＭＯＳトランジスタを形成すべき領域上にレジスト膜を形成し、高閾値ＭＯＳトランジスタを形成すべき領域上に形成されたレジスト膜と、低閾値ＭＯＳトランジスタを形成すべき領域に形成されたゲート電極とをマスクとして、低閾値ＭＯＳトランジスタを形成すべき領域に導電型不純物を注入して、半導体基板表面近傍の領域に第１の導電型不純物層を形成し、低閾値ＭＯＳトランジスタを形成すべき領域および高閾値ＭＯＳトランジスタを形成すべき領域に対して導電型不純物を注入して、第１の導電型不純物層よりも高い不純物濃度と当該第１の導電型不純物層よりも深い拡散層深さとを有する第２の導電型不純物層を形成するようにしている。
【００２７】
また、低閾値ＭＯＳトランジスタを形成すべき領域上にレジスト膜を形成し、低閾値ＭＯＳトランジスタを形成すべき領域上に形成されたレジスト膜をマスクとして、前記第１および第２の導電型不純物層と異なる導電型の導電型不純物を注入するようしてもよい。
【００２８】
なお、１以上の低閾値ＭＯＳトランジスタおよび１以上の高閾値ＭＯＳトランジスタは、それぞれがマスクＲＯＭのメモリーセルを構成していることが望ましい。
【発明の効果】
【００２９】
本発明の高閾値ＭＯＳトランジスタの拡散層は、略一様な導電型不純物濃度を有している。すなわち、高閾値ＭＯＳトランジスタの拡散層には、いわゆる中濃度不純物層が形成されていない。そのため、当該中濃度不純物層が高閾値ＭＯＳトランジスタに存在することにより生ずる問題が解決される。具体的には、リーク電流の発生が抑制され、高閾値ＭＯＳトランジスタの閾値電圧のばらつきが抑制され、さらに、低閾値ＭＯＳトランジスタと高閾値ＭＯＳトランジスタとの間の閾値電圧の差が大きくなる。
【００３０】
また、拡散層が３層構造をとることにより、低閾値ＭＯＳトランジスタのソース・ドレイン領域の抵抗値が低減される。その結果、低閾値ＭＯＳトランジスタの動作の高速化が図られる。
【００３１】
本発明では、高閾値ＭＯＳトランジスタを形成すべき領域に、いわゆる中濃度不純物層に相当する第１の導電型不純物層が形成されない。そのため、高閾値ＭＯＳトランジスタが形成された場合において、当該中濃度不純物層が高閾値ＭＯＳトランジスタに存在することにより生ずる問題が解決可能となる。なお、半導体製造方法での第１の導電型不純物層および第２の導電型不純物層と、半導体装置の第１の導電型不純物層および第２の導電型不純物層とは、文言上は同一の文言が用いられているが、これら必ずしも一致するものではない。
【００３２】
本発明では、高低２種類の閾値電圧を有するＭＯＳトランジスタが形成される。
【発明を実施するための最良の形態】
【００３３】
以下に、本実施形態に係るマスクＲＯＭを内蔵する半導体装置について図面を参照しながら説明する。本実施形態に係る半導体装置は、アレイ状に配置された複数のメモリーセルにより構成され、当該複数のメモリーセルは、異なる２種類の閾値電圧を有するＮチャネルＭＯＳトランジスタのいずれか一つを含んでいる。高閾値ＭＯＳトランジスタを含むメモリーセルは、データ値０を示し、低閾値ＭＯＳトランジスタを含むメモリセルは、データ値１を示す。図１は、当該半導体装置の内、高閾値ＭＯＳトランジスタと、低閾値ＭＯＳトランジスタとが並べて配置された部分の断面構造を示した図である。
【００３４】
図１に示す半導体装置は、右側に高閾値ＭＯＳトランジスタが形成されており、左側に低閾値ＭＯＳトランジスタが形成されている。右側に形成された高閾値ＭＯＳトランジスタは、シリコン基板１と、Ｐ型ウェル領域３と、ゲート絶縁膜５と、ゲート電極６と、サイドウォール１０と、Ｎ型高濃度不純物層１１と、Ｐ型チャネル領域１３とを備える。また、左側に形成された低閾値ＭＯＳトランジスタは、シリコン基板１と、Ｐ型チャネル領域４と、ゲート絶縁膜５と、ゲート電極６と、Ｎ型中濃度不純物層８と、Ｎ型低濃度不純物層９と、サイドウォール１０と、Ｎ型高濃度不純物層１１とを備える。そして、右側に形成された高閾値ＭＯＳトランジスタと左側に形成された低閾値ＭＯＳトランジスタとは、互いに、アイソレータ２により素子分離されている。
【００３５】
ここで、シリコン基板１は、Ｓｉ（シリコン）からなる半導体基板である。アイソレータ２は、ＬＯＣＯＳ構造を有する酸化シリコンの素子分離用絶縁膜である。Ｐ型ウェル領域３は、Ｂ（ホウ素）イオンをシリコン基板１に注入することにより形成されたウェル領域である。Ｐ型チャネル領域４は、Ｂ（ホウ素）イオンをシリコン基板１に注入することにより形成された領域である。ゲート絶縁膜５は、シリコン基板１の表面上に形成されたシリコン酸化膜である。ゲート電極６は、ゲート絶縁膜５上に形成されたポリシリコンの電極である。サイドウォール１０は、ゲート絶縁膜５およびゲート電極６の両側方に形成された酸化シリコンであり、ゲート絶縁膜５およびゲート電極６を保護している。
【００３６】
シリコン基板１の表面近傍であって、かつゲート絶縁膜５の両側方の領域には、Ｎ型高濃度不純物層１１が形成される。当該Ｎ型高濃度不純物層１１は、Ａｓ（ヒ素）イオンをシリコン基板１に注入することにより形成される。さらに、Ｎ型高濃度不純物層１１と重なる領域に、当該Ｎ型高濃度不純物層１１よりも深さが浅いＮ型低濃度不純物層９が形成される。当該Ｎ型低濃度不純物層９は、Ｐ（リン）イオンをシリコン基板１に注入して形成された拡散層であり、その先端がサイドウォール１０の下まで進出している。さらに、Ｎ型高濃度不純物層１１と重なる領域に、Ｎ型低濃度不純物層９よりも浅いＮ型中濃度不純物層８が形成される。当該Ｎ型中濃度不純物層８は、Ａｓ（ヒ素）イオンをシリコン基板１に注入して形成された拡散層であり、その先端がゲート絶縁膜５の下まで進出している。各不純物層の不純物濃度は、高いほうから順にＮ型高濃度不純物層１１、Ｎ型中濃度不純物層８、Ｎ型低濃度不純物層９である。
【００３７】
Ｐ型チャネル領域１３は、Ｐ型チャネル領域４にさらにＢイオンを注入することにより、右側の高閾値ＭＯＳトランジスタのゲート絶縁膜５および拡散層を覆うように形成される。したがって、Ｐ型チャネル領域１３の不純物濃度は、Ｐ型チャネル領域４の不純物濃度よりも高くなる。また、右側の高閾値ＭＯＳトランジスタと左側の低閾値ＭＯＳトランジスタとの間には、２つのＭＯＳトランジスタを電気的に絶縁するために、酸化シリコンのアイソレータ２が形成される。
【００３８】
以上の様に構成された半導体装置について、以下にその製造方法について、図面を参照しながら説明する。図２〜４は、当該製造方法により半導体装置を製造する場合に、各工程における当該半導体装置の断面構造を示した図である。
【００３９】
まず、シリコン基板１上に、ＬＯＣＯＳ構造を有する酸化シリコンのアイソレータ２を形成する。具体的には、シリコン基板１の表面を熱酸化処理することにより、シリコン酸化膜を形成する。その後、シリコン酸化膜上に、シリコン窒化膜をＣＶＤ法により形成し、当該シリコン窒化膜の、アイソレータ２を形成する領域に、ドライエッチング処理により開口を形成する。次に、当該シリコン窒化膜をマスクとして、開口領域のシリコン酸化膜に対してさらに熱酸化処理を施して、より厚い膜厚のシリコン酸化膜を形成する。最後に、ドライエッチング処理等により、シリコン窒化膜および開口領域以外の領域に形成されたシリコン酸化膜を除去する。これにより、ＬＯＣＯＳ構造を有するアイソレータ２がシリコン基板１上に形成される。
【００４０】
アイソレータ２の形成が完了すると、シリコン基板１のＭＯＳトランジスタを形成する領域以外の領域にイオン注入用マスク（図示せず）を施し、当該イオン注入用マスクを保護マスクとしてＢイオンの注入を行う。これにより、Ｐ型ウェル領域２３とＰ型チャネル領域２４とが形成される。
【００４１】
次に、熱酸化によりシリコン酸化膜をシリコン基板１上に形成し、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコン膜をシリコン基板１上に形成する。その後、リソグラフィー技術とドライエッチング技術とにより、シリコン酸化膜の一部とポリシリコン膜の一部とを除去して、ゲート絶縁膜５およびゲート電極６を形成する。以上の工程を経て、半導体装置の断面構造は、図１（ａ）に示す構造をとるようになる。
【００４２】
ゲート絶縁膜５およびゲート電極６の形成が完了すると、図２（ｂ）に示すように、高閾値ＭＯＳトランジスタを形成する領域を保護するためのレジスト膜７をフォトリソグラフィ技術により形成する。
【００４３】
レジスト膜７の形成が完了すると、当該レジスト膜７およびゲート電極６をマスクとして、Ａｓイオンを、シリコン基板１上であって、ＭＯＳトランジスタの拡散層を形成する領域に対して注入する。具体的には、１０〜３０ｋｅＶ程度の比較的低い加速電圧でＡｓイオンを加速し、イオン注入直後におけるシリコン基板１中のＮ型不純物濃度が、１〜１０×１０18／ｃｍ3程度となるようにする。ここで、半導体装置の右側の領域には、レジスト膜７が形成されているので、Ａｓイオンは注入されない。その結果、図２（ｃ）に示すように、シリコン基板１の左半分の領域に形成されたゲート絶縁膜５の両側方にのみ、Ｎ型中濃度不純物層８が形成され、シリコン基板１の右半分の領域にはＮ型中濃度不純物層８が形成されない。この後、アッシング処理等により、レジスト膜７が除去される。
【００４４】
レジスト膜７の除去が完了すると、Ｐイオンをシリコン基板１上であって、ＭＯＳトランジスタの拡散層を形成する領域に対して注入する。具体的には、なお、４０〜８０ｋｅＶ程度の加速電圧でＰイオンを加速し、イオン注入直後におけるシリコン基板１中のＮ型不純物濃度が、１〜５×１０18／ｃｍ3程度となるように、イオンを注入する。ここで、本工程では、図２（ｃ）における工程と異なり、レジスト膜が施されることはない。そのため、シリコン基板１の右側の領域および左側の領域の両方に対して、Ｐイオンが注入される。その結果、図３（ｄ）に示すように、図中の左右の２つのゲート絶縁膜５の両側方であってかつシリコン基板１の表面近傍の領域には、ＬＤＤに相当するＮ型低濃度不純物層９が形成される。また、Ｎ型低濃度不純物層９の拡散層深さは、少なくともＮ型中濃度不純物層８の拡散層深さよりも深くなる。
【００４５】
次に、半導体装置の全面に対して、ＣＶＤ法によりシリコン酸化膜を堆積する。この後、レジスト膜を施すことなく、形成されたシリコン酸化膜に対してエッチバック法を施す。これにより、図３（ｅ）に示すような、ゲート絶縁膜５およびゲート電極６の両側方を保護するサイドウォール１０が形成される。
【００４６】
サイドウォール１０の形成が完了すると、半導体装置のＭＯＳトランジスタを形成しない領域を保護するためのイオン注入用マスク（図示せず）を形成し、当該イオン注入用マスクを保護マスクとして、Ａｓイオンを注入する。これにより、図３（ｆ）に示すように、Ｎ型高濃度不純物層１１が、図中の左右の２つのそれぞれのゲート絶縁膜５の両側方であって、かつシリコン基板１の表面近傍に形成される。なお、当該Ｎ型高濃度不純物層１１は、Ｎ型低濃度不純物層９よりも深く形成される。
【００４７】
次に、図４（ｇ）に示すように、高閾値ＭＯＳトランジスタを形成する領域に開口を有するレジスト膜１２を、シリコン基板１表面上にリソグラフィー技術を用いて形成する。この後、レジスト膜１２をマスクとして、シリコン基板１に対してＢイオンを注入する。具体的には、７０〜１３０ｋｅＶ程度の加速電圧でＢイオンを加速し、イオン注入直後におけるシリコン基板１中のＰ型不純物濃度が、５〜１０×１０18／ｃｍ3程度となるように、イオン注入を行う。これにより、高閾値ＭＯＳトランジスタのＮ型高濃度不純物層１１中のＮ型不純物濃度が下がるとともに、当該Ｎ型高濃度不純物層１１およびゲート絶縁膜５の下の領域には、図１に示すようなＰ型チャネル領域１３が形成される。その結果、図１の右側の高閾値ＭＯＳトランジスタの閾値電圧が相対的に高くなる。なお、図１において、Ｎ型低濃度不純物層９は、Ｎ型不純物濃度が低いため、Ｂイオンが注入されることにより容易に打ち消されている。また、高閾値ＭＯＳトランジスタのＮ型高濃度不純物層１１の不純物濃度は、打ち消されるＮ型低濃度不純物層９の濃度が低いので、略一様の濃度を有している。以上により、高低２種類の閾値電圧を有するＭＯＳトランジスタが形成され、マスクＲＯＭのメモリーセル部が完成する。
【００４８】
以上のように、本実施形態に係る半導体装置およびその製造方法によれば、高閾値ＭＯＳトランジスタと低閾値ＭＯＳトランジスタとの間の閾値電圧の差を大きくすることが可能となり、半導体装置の誤作動を防止することが可能となる。以下に図面を参照しながら詳しく説明する。図５は、本実施形態に係る製造方法で形成された３個の高閾値ＭＯＳトランジスタのＶＧ（ゲート電圧）−ＩＤ（ドレイン電流）特性を示した図である。ここで、縦軸は、ドレイン電流の大きさを示し、横軸は、ゲート電圧の大きさを示している。また、図１０は、従来の製造方法で形成される高閾値ＭＯＳトランジスタのＶＧ−ＩＤ特性を示した図である。なお、図５と図１０とには、縦軸および横軸の数値が付されていないが、縦軸および横軸のスケールは共に同じである。
【００４９】
図５と図１０とを比較すると、本実施形態に係る製造方法により形成した高閾値ＭＯＳトランジスタでは、ドレイン電流の流れ始めるゲート電圧（すなわち閾値電圧）が、従来の製造方法により形成した高閾値ＭＯＳトランジスタよりも高くなる。これにより、低閾値ＭＯＳトランジスタと、低閾値ＭＯＳトランジスタとの間の閾値電圧の差を大きくすることができる。その結果、低閾値ＭＯＳトランジスタのみが動作すべき電圧が印加された場合に、高閾値ＭＯＳトランジスタが誤作動を起こすことがなくなり、半導体装置の誤作動を防止することが可能となる。これは、図２（ｃ）の工程において、高閾値ＭＯＳトランジスタには、低閾値ＭＯＳトランジスタに形成したような、ソース・ドレイン領域の抵抗値を下げる働きをするＮ型中濃度不純物層８を形成しないようにしたため、ＬＤＤ領域ではＮ型低濃度不純物層９のみが存在し、この不純物層９がＢイオン注入で容易に消滅し、これによってＬＤＤ領域の抵抗が高くなったことが主要な原因であると考えられる。
【００５０】
また、本実施形態に係る半導体装置およびその製造方法によれば、高閾置ＭＯＳトランジスタのドレイン領域底面におけるリーク電流の発生を低減することが可能となる。以下に、これについて詳しく説明する。
【００５１】
本実施形態に係る半導体装置では、図２（ｂ）および（ｃ）において、高閾値ＭＯＳトランジスタ側には、Ｎ型中濃度不純物層８が形成されないので、ＭＯＳトランジスタの閾値電圧を十分に大きくするために、Ｎ型中濃度不純物層８が打ち消される程の多量のＢイオンを注入する必要がなくなる。そのため、Ｎ型高濃度不純物層３０にＢイオンが注入されすぎて、Ｎ型高濃度不純物層３０のＮ型不純物濃度が低下しすぎて高抵抗化することがなくなると共にＮ型高濃度不純物層１１底面境界付近のＰ型ウエル領域３の不純物濃度が高くなりすぎないのでＰＮ接合耐圧が高くなり、リーク電流の発生が抑制されるようになる。
【００５２】
また、本実施形態に係る半導体装置およびその製造方法によれば、高閾値ＭＯＳトランジスタの閾値電圧のばらつきが従来と比較して極めて少なくできる。これについて、以下に図面を参照しながら詳しく説明する。
【００５３】
図５に示すように、本実施形態では、３個の高閾値ＭＯＳトランジスタの特性が略完全に一致している。すなわち、３個の高閾値ＭＯＳトランジスタの閾値電圧が略完全に一致している。ここで、従来の高閾値ＭＯＳトランジスタでは、Ｎ型中濃度不純物層２７が存在していた。このようなＮ型中濃度不純物層２７は、高閾値ＭＯＳトランジスタのソース・ドレイン領域の抵抗を低減する役割を果たす反面、高閾値にするためのＰ型チャネル領域３２（図６）を形成するＢイオン注入で部分的に実効不純物濃度を低下させされるだけである。Ｎ型の不純物層２７を反対導電型のＢイオン注入で不純物濃度を実効的に減少させる場合、Ｂイオン注入後のＮ型中濃度不純物層２７の実効不純物濃度はバラツキが大きく、高く安定した閾値電圧を有する高閾値ＭＯＳトランジスタを形成することが困難となる。これに対して、本実施形態では、高閾値ＭＯＳトランジスタが形成される領域には、Ｎ型中濃度不純物層２７が形成されないので、閾値電圧のばらつきの少ない高閾値ＭＯＳトランジスタを形成することが可能となる。その結果、半導体装置の信頼性を向上させることが可能となる。
【００５４】
また、本実施形態に係る半導体装置の低閾値ＭＯＳトランジスタは、従来と同一の構造で形成されるので、ＬＤＤ領域のＮ型中濃度不純物層が存在する。そのため、当該低閾値ＭＯＳトランジスタのソース・ドレインを低抵抗とすることができ、当該低閾値ＭＯＳトランジスタの高速性を確保できる。その結果、当該低閾値ＭＯＳトランジスタと同じチップ上に同じ工程で製造した低閾値ＭＯＳトランジスタを、マスクＲＯＭの周辺回路や他のロジック回路に適用することができ、チップ全体としての高速動作をさせることができる。
【産業上の利用可能性】
【００５５】
本発明に係る半導体装置は、高閾値ＭＯＳトランジスタと低閾値ＭＯＳトランジスタとの間の閾値電圧の差を大きくすることができ、かつドレイン領域においてリーク電流が発生しにくい効果を有し、１以上の低閾値ＭＯＳトランジスタと、前記低閾値ＭＯＳトランジスタよりも高い閾値電圧を有する１以上の高閾値ＭＯＳトランジスタとが半導体基板上に形成された半導体装置等として有用である。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態に係る半導体装置の断面構造を示した図
【図２】本発明の一実施形態に係る半導体装置の製造時の断面構造を示した図
【図３】本発明の一実施形態に係る半導体装置の製造時の断面構造を示した図
【図４】本発明の一実施形態に係る半導体装置の製造時の断面構造を示した図
【図５】本発明の一実施形態に係る半導体装置の高閾値ＭＯＳトランジスタのＶＧ−ＩＤ特性を示した図
【図６】従来の半導体装置の断面構造を示した図
【図７】従来の半導体装置の製造時の断面構造を示した図
【図８】従来の半導体装置の製造時の断面構造を示した図
【図９】従来の半導体装置の低閾値ＭＯＳトランジスタのＶＧ−ＩＤ特性を示した図
【図１０】従来の半導体装置の高閾値ＭＯＳトランジスタのＶＧ−ＩＤ特性を示した図
【符号の説明】
【００５７】
１  シリコン基板
２  アイソレータ
３  Ｐ型ウェル領域
４  Ｐ型チャネル領域
５  ゲート絶縁膜
６  ゲート電極
７  レジスト膜
８  Ｎ型中濃度不純物層
９  Ｎ型低濃度不純物層
１０  サイドウォール
１１  Ｎ型高濃度不純物層
１２  レジスト膜
１３  Ｐ型チャネル領域
【図１】
2005217061.tif 000003
【図２】
2005217061.tif 000004
【図３】
2005217061.tif 000005
【図４】
2005217061.tif 000006
【図５】
2005217061.tif 000007
【図６】
2005217061.tif 000008
【図７】
2005217061.tif 000009
【図８】
2005217061.tif 000010
【図９】
2005217061.tif 000011
【図１０】
2005217061.tif 000012