(57)【要約】【課題】歪みＳｉをチャネル層とした高移動度のＮＭＯＳおよびＰＭＯＳを同一基板上に設けた半導体装置において、ＮＭＯＳとＰＭＯＳの両方に同一工程で膜質の良好なゲート絶縁膜を設けることが可能な半導体装置を提供する。【解決手段】Ｓｉからなる基板１上にＮＭＯＳ３とＰＭＯＳ５とを設けてなる。ＮＭＯＳ３は、基板１上のＳｉＧｅからなる第１下地層７と、この上部のＳｉからなる引っ張り歪みを内在する第１チャネル層９とを備えている。ＰＭＯＳ５は、基板１上のＳｉＣからなる第２下地層１７と、この上部のＳｉからなる圧縮歪みを内在する第２チャネル層１９とを備えている。【選択図】図１
2005216985.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料からなる同一の基板上にＮチャンネル型のＭＯＳトランジスタとＰチャンネル型のＭＯＳトランジスタを設けてなる半導体装置において、
前記Ｎチャンネル型のＭＯＳトランジスタは、前記基板上に設けられた当該基板よりも格子定数の大きい半導体材料からなる第１下地層と、当該基板と同一の半導体材料からなり引っ張り歪みを内在して当該第１下地層上に設けられた第１チャネル層とを備え、
前記Ｐチャンネル型のＭＯＳトランジスタは、前記基板上に設けられた当該基板よりも格子定数の小さい半導体材料からなる第２下地層と、当該基板と同一の半導体材料からなり圧縮歪みを内在して当該第２下地層上に設けられた第２チャネル層とを備えている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記基板、前記第１チャネル層、および前記第２チャネル層がＳｉからなる
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１下地層がＳｉＧｅからなる
ことを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第２下地層がＳｉＣからなる
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特には同一基板上に歪みシリコンを設けた高移動度のＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとが設けられた半導体装置に関する。
【背景技術】
【０００２】
近年、シリコン（Ｓｉ）系の半導体装置においては、格子定数の異なる材料で構成された膜を積層することにより、最上層のチャネル部を構成する膜内に歪みを内在させた高移動度トランジスタの研究が盛んに行われている。
【０００３】
例えば、ＮチャンネルＭＯＳトランジスタ（ＮＭＯＳと記す）においては、Ｓｉ基板上に格子緩和されたシリコンゲルマニウム（ＳｉＧｅ）のバッファ層を形成し、この上に引っ張り歪み状態のＳｉ層を形成し、この引っ張り歪み状態のＳｉ層をチャネルとして利用する。このようなＮＭＯＳにおいては、バルクＳｉをチャネルとした構造と比較して、チャネルにおける電子移動度が増大するため高速化が図られる。一方、ＰチャンネルＭＯＳトランジスタ（ＰＭＯＳと記す）においては、Ｓｉ基板上に圧縮歪み状態のＳｉＧｅ層を形成し、これをチャネルとして利用する。このようなＮＭＯＳにおいては、バルクＳｉをチャネルとした構造と比較して、チャネルにおける正孔移動度が増大するため高速化が図られる。
【０００４】
ところで、シリコン系の半導体装置においては、低消費電力を実現するために、同一基板上にＮＭＯＳとＰＭＯＳとを設けたＣＭＯＳ構成とすることが重要となる。このため、上述した高移動度トランジスタにおいても、ＮＭＯＳおよびＰＭＯＳを同一基板上に積層させた構成とすることが望まれている。おり、例えば図５に示す構成が提案されている。
【０００５】
この図に示す半導体装置においては、シリコン基板１０１上には、格子緩和状態のＳｉＧｅ層１０２、引っ張り歪み状態のＳｉ層１０３、および格子緩和状態のＳｉＧｅ層１０４がこの順に積層されている。そして、格子緩和状態のＳｉＧｅ層１０４の一部、および引っ張り歪み状態のＳｉ層１０３の上層部の一部が除去され、段差形状を構成している。そして、この段差下部における引っ張り歪み状態のＳｉ層１０３の表面層をチャネル部としてＮＭＯＳ１０５を構成する。一方、段差上部における格子緩和状態のＳｉＧｅ層１０４、すなわち圧縮歪み状態のＳｉＧｅ層１０４の表面層をチャネル部としてＰＭＯＳ１０６を構成する（以上、下記特許文献１参照）。
【０００６】
【特許文献１】特開平１０−９３０２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような構成の半導体装置においては、ＮＭＯＳのチャネルを構成する層とＰＭＯＳのチャネルを構成する層とが異なる材料で構成されることになる。このため、これらの各層の表面層に同様の特性を有するゲート絶縁膜を同一工程で形成することが困難である。特に、ＰＭＯＳのチャネル部を構成するＳｉＧｅ層の表面に、特性の良好なゲート絶縁膜を形成することは困難であり、またその手法も確立されてはいない。
【０００８】
そこで本発明は、格子定数の異なる材料層上に積層させたチャネル層を用いることにより高移動度が達成される構成のＮＭＯＳおよびＰＭＯＳの両方を同一基板上に設けて成る半導体装置において、ＮＭＯＳとＰＭＯＳの両方に同一工程にて膜質の良好なゲート絶縁膜を設けることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
このような目的を達成するための本発明の半導体装置は、例えばＳｉのような半導体材料からなる同一の基板上にＮチャンネル型のＭＯＳトランジスタ（ＮＭＯＳ）とＰチャンネル型のＭＯＳトランジスタ（ＮＭＯＳ）とを設けてなる、いわゆるＣＭＯＳ構成の半導体装置である。そして特に、ＮＭＯＳは、基板上に設けられた第１下地層と、この上部の第１チャネル層とを備えている。第１下地層は、基板よりも格子定数の大きい半導体材料からなる。また、第１チャネル層は、基板と同一の半導体材料からなり引っ張り歪みを内在して当該第１下地層上に設けられている。そして、例えば基板がＳｉからなる場合には、この第１下地層はＳｉＧｅからなる。一方、ＰＭＯＳは、基板上に設けられた第２下地層と、この上部の第２チャネル層とを備えている。第２下地層は、基板よりも格子定数の小さい半導体材料からなる。また、第２チャネル層は、基板と同一の半導体材料からなり圧縮歪みを内在して当該第２下地層上に設けられている。そして、例えば基板がＳｉからなる場合には、この第２下地層はＳｉＣからなる。
【００１０】
このような構成の半導体装置では、ＮＭＯＳを構成する第１チャネル層が引っ張り歪みを内在しているため、この第１チャネル層を用いて構成されたＮＭＯＳは高移動度トランジスタとなる。一方、ＰＭＯＳを構成する第２チャネル層が圧縮歪みを内在しているため、第２チャネル層を用いて構成されたＰＭＯＳは高移動度トランジスタとなる。
【００１１】
そして、このような高移動度のＮＭＯＳの第１チャネル層およびＰＭＯＳの第２チャネル層の両方ともが同一の半導体材料で構成されている。このため、これらの第１チャネル層および第２チャネル層の表面層に形成されるゲート絶縁膜は、同様の特性を有する層となる。特に、これらのチャネル層をＳｉで構成することにより、従来のバルクＳｉのトランジスタ形成と同様の技術を適用して形成された良質なゲート絶縁膜となる。
【発明の効果】
【００１２】
以上説明したように本発明の半導体装置によれば、高移動度トランジスタとして構成されたＮＭＯＳおよびＰＭＯＳの両方を同一基板上に設けて成る半導体装置において、ＮＭＯＳとＰＭＯＳの両方に同一工程で同様の特性を有するゲート絶縁膜を設けることが可能となる。そして特に、チャネル層をＳｉで構成することにより、ＣＭＯＳ構成の半導体装置において、ＮＭＯＳおよびＰＭＯＳの両方のゲート耐圧を確保でき、特性の良好の半導体装置を得ることが可能になる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１４】
＜半導体装置の構成＞
図１は、本発明の半導体装置の一例を示す断面図である。この図に示す半導体装置は、例えば単結晶Ｓｉからなる基板１の表面側にＮＭＯＳ３とＰＭＯＳ５とを設けたＣＭＯＳ構成の半導体装置である。
【００１５】
このうちＮＭＯＳ３は、基板１上に、基板１よりも格子定数の大きな半導体材料として、例えばＳｉＧｅからなる第１下地層７を備えている。この第１下地層７は、基板１の界面側から上層に向かってＧｅの含有量を徐々に０％〜３０％程度の範囲で増加させた傾斜ＳｉＧｅ層の上部に、Ｇｅの含有量を３０％程度に保った緩和ＳｉＧｅ層を積層してなる。これにより、第１下地層７の表面層が、基板１よりも格子定数が大きいく、かつ歪みが内在しない層となっている。
【００１６】
この第１下地層７上には、基板１と同一の半導体材料（例えばＳｉ）からなる第１チャネル層９が積層されている。この第１チャネル層９は、全領域に、第１下地層７の影響による引っ張り歪みが内在する程度の薄い膜厚であることとする。
【００１７】
そして、この第１チャネル層９上に、ゲート絶縁膜１１を介して２層構造のゲート電極１３が設けられ、さらにゲート電極１３の両脇の第１チャネル層９および第１下地層７の表面側に、ＬＤＤ部を備えたソース・ドレイン拡散層１５が設けられている。
【００１８】
一方、ＰＭＯＳ５は、基板１上に、基板１よりも格子定数の小さな半導体材料として、例えばＳｉＣからなる第２下地層１７を備えている。この第２下地層１７は、基板１の界面側から上層に向かってＣの含有量を０％〜３０％程度の範囲で徐々に増加させた傾斜ＳｉＣ層の上部に、Ｃの含有量を３０％程度に保った緩和ＳｉＣ層を積層してなる。これにより、第２下地層１７は、その表面層が、基板１よりも格子定数が小さく、かつ歪みが内在しない層となっている。
【００１９】
この第２下地層１７上には、基板１と同一の半導体材料（例えばＳｉ）からなる第２チャネル層１９が積層されている。この第２チャネル層１９は、全領域に、第２下地層１７の影響による圧縮歪みが内在する程度の薄い膜厚であることとする。
【００２０】
そして、この第２チャネル層１９上に、ゲート絶縁膜２１を介して２層構造のゲート電極２３が設けられ、さらにゲート電極２３の両脇の第２チャネル層１９および第２下地層１７の表面側に、ＬＤＤ部を備えたソース・ドレイン拡散層２５が設けられている。
【００２１】
また、以上のような構成のＮＭＯＳ３とＰＭＯＳ５が形成された基板１の表面側には、これらの素子を分離するためのＳＴＩ構造の素子分離領域１ａが設けられている。この素子分離領域１ａは、第１チャネル層９および第２チャネル層１９から基板１に達する深さで設けられていることとする。
【００２２】
このようなＮＭＯＳ３、ＰＭＯＳ５、および素子分離領域１ａが設けられた基板１の上方には、これらを覆う状態で層間絶縁膜３１が設けられている。そして、この層間絶縁膜３１に形成された接続孔を介して、ＮＭＯＳ３およびＰＭＯＳ５のゲート電極１３，２３やソース・ドレイン拡散層１５，２５に配線３３が接続され、この配線３３によってＣＭＯＳ回路が構成されている。
【００２３】
このような構成の半導体装置によれば、引っ張り歪みが内在した第１チャネル層９を用いてＮＭＯＳ３が構成されており、一方、圧縮歪みが内在した第２チャネル層１９を用いてＰＭＯＳ５が構成されている。したがって、ＮＭＯＳ３およびＰＭＯＳ５ともに、高移動度トランジスタとなる。そして、このような高移動度のＮＭＯＳ３の第１チャネル層９およびＰＭＯＳ５の第２チャネル層１９の両方ともが、Ｓｉで構成されている。このため、これらの第１チャネル層９および第２チャネル層１９の表面層に形成されるゲート絶縁膜１１，２１は、同様の特性を有する層として構成される。特に、これらのチャネル層９，１９がＳｉからなるため、これらのゲート絶縁膜１１，２１は、従来のバルクＳｉのトランジスタ形成と同様の技術を適用して形成された良質な膜として形成される。
【００２４】
この結果、高移動度トランジスタとして構成されたＮＭＯＳ３およびＰＭＯＳ５の両方を同一基板１上に設けて成る半導体装置において、ＮＭＯＳ３とＰＭＯＳ５の両方に同一工程で同様の特性を有するゲート絶縁膜１１，２１を設けることが可能となる。そして特に、チャネル層９，１９をＳｉで構成することにより、ＣＭＯＳ構成の半導体装置において、ＮＭＯＳ３およびＰＭＯＳ５のゲート絶縁膜１１，２１の耐圧を確保でき、特性の良好の半導体装置を得ることが可能になる。
【００２５】
＜製造方法−１＞
次に、このような構成の半導体装置の製造方法を説明する。
【００２６】
先ず、図２（１）に示すように、単結晶Ｓｉからなる基板１上に、ＳｉＯ2のような無機材料からなるマスクパターン５１を形成する。このマスクパターン５１は、例えばＮＭＯＳが形成されるＮＭＯＳ領域１ｎを露出させ、少なくともＰＭＯＳが形成されるＰＭＯＳ領域１ｐを含むその他の領域を覆う状態で形成される。
【００２７】
次に、図２（２）に示すように、マスクパターン５１から露出しているＮＭＯＳ領域１ｎの基板１表面に、ＳｉＧｅからなる第１下地層７をエピタキシャル成長させる。このエピタキシャル成長では、その初期の段階において膜中のＧｅ含有量を徐々に増加させた傾斜ＳｉＧｅ層を形成し、Ｇｅの含有量が所定の含有量に達したところで含有量が維持された緩和ＳｉＧｅ層が形成されるように行われる。
【００２８】
このような第１下地層７の形成は、例えば特に固相再成長法によるエピタキシャル成長を適用でき、公知の条件を選択して行われる。一例としては、成膜ガスおよび流量Ｓｉ2Ｈ6／ＧｅＨ4＝２ｓｃｃｍ／３ｓｃｃｍ、成膜温度５７５℃の条件で成膜することができる。
【００２９】
そして、この第１下地層７形成後には、基板１上からマスクパターン５１を除去する。
【００３０】
次いで、図２（３）に示すように、単結晶Ｓｉからなる基板１上に、新たに無機材料からなるマスクパターン５２を形成する。このマスクパターン５２は、例えばＰＭＯＳ領域１ｐを露出させ、少なくともＮＭＯＳ領域１ｎを含むその他の領域を覆う状態で形成される。尚、このマスクパターン５２は、先に形成された第１下地層７を完全に覆う状態で形成されて良い。
【００３１】
次に、図２（４）に示すように、マスクパターン５２から露出しているＰＭＯＳ領域１ｐの基板１表面に、ＳｉＣからなる第２下地層１７をエピタキシャル成長させる。このエピタキシャル成長では、その初期の段階において膜中のＣ含有量を徐々に増加させた傾斜ＳｉＣ層を形成し、Ｃの含有量が所定の含有量に達したところで含有量が維持された緩和ＳｉＣ層が形成されるように行われる。
【００３２】
このような第２下地層１７の形成は、例えば特に固相再成長法によるエピタキシャル成長を適用でき、公知の条件を選択して行われる。一例としては、成膜ガスおよび流量ＳｉＨ4／Ｃ3Ｈ8／Ｈ2＝３ｓｃｃｍ／２ｓｃｃｍ／８ｓｌｍ、成膜温度８００℃の条件で成膜することができる。
【００３３】
そして、第２下地層１７形成後には、基板１上からマスクパターン５２を除去する。
除去する。
【００３４】
以上により、図３（５）に示すように、単結晶Ｓｉからなる基板１上に、ＳｉＧｅからなる第１下地層７およびＳｉＣからなる第２下地層１７が形成される。
【００３５】
この後、図３（６）に示すように、第１下地層７および第２下地層１７上に、Ｓｉ層５３をエピタキシャル成長させる。このＳｉ層５３は、第１下地層７上部においては膜厚方向に全体に引っ張り歪みが内在し、かつ第２下地層１７上部においては膜厚方向に全体に圧縮歪みが内在する程度の薄い膜厚で形成されることとする。尚、第１下地層７と第２下地層１７との間に基板１が露出している場合には、この露出した基板１上にもＳｉ層５３がエピタキシャル成長する。
【００３６】
このようなＳｉ層５３の形成は、例えば特に固相再成長法によるエピタキシャル成長を適用でき、公知の条件を選択して行われる。一例としては、成膜ガスおよび流量Ｓｉ2Ｈ6＝４ｓｃｃｍ、成膜温度６００℃の条件で成膜することができる。
【００３７】
次に、図３（７）に示すように、第１下地層７と第２下地層１７との境界部に当たる領域に、ＳＴＩ構造の素子分離領域１ａを形成する。この素子分離領域１ａは、通常のＳＴＩ技術により、Ｓｉ層５３の表面から基板１の表面層にかけての深さで形成されることとする。これにより、素子分離領域１ａで分離された各ＮＭＯＳ領域１ｎには、ＳｉＧｅからなる第１下地層７上にＳｉ層５３からなる第１チャネル層９が設けられ、各ＰＭＯＳ領域１ｐにはＳｉＣからなる第２下地層９上にＳｉ層５３からなる第２チャネル層１９が設けられた状態となる。
【００３８】
その後、図３（８）に示す工程は、通常のＭＯＳトランジスタの形成と同様にして、ＮＭＯＮ領域１ｎにＮＭＯＳ３を形成し、ＰＭＯＳ領域１ｐにＰＭＯＳ５を形成する。すなわち、Ｓｉ層５３からなる第１チャネル層９および第２チャネル層１９の表面層に、熱酸化法によりゲート絶縁膜１１，２１を形成する。これらのゲート絶縁膜１１，２１の形成は、通常のバルクＳｉのＭＯＳトランジスタと同様に行うことができ、ゲート絶縁膜１１，２１を同時に形成できる。
【００３９】
次に、このゲート絶縁膜１１上に、下層ポリシリコン／上層シリサイドからなるゲート電極１３，２３をパターン形成する。その後、ＰＭＯＳ領域１ｐをマスクで覆った状態でＮＭＯＳ領域１ｎにＬＤＤ用のｎ型不純物を導入する。また必要に応じて、ＮＭＯＳ領域１ｎをマスクで覆った状態でＰＭＯＳ領域１ｐにＬＤＤ用のｐ型不純物を導入する。
【００４０】
次いで、ゲート電極１３，２３の側壁に絶縁性のサイドウォールを形成する。その後、ＰＭＯＳ領域１ｐをマスクで覆った状態でＮＭＯＳ領域１ｎにｎ型の不純物を導入し、ＮＭＯＳ領域１ｎをマスクで覆った状態でＰＭＯＳ領域１ｐにｐ型の不純物を導入する。次いで、アニール処理を行うことにより導入した不純物の活性化処理を行い、ソース・ドレイン拡散層１５，２５を形成する。
【００４１】
以上のようにしてＮＭＯＳ３およびＰＭＯＳ５を形成した後、図１に示したように、これらの素子を層間絶縁膜３１で覆い、この層間絶縁膜３１に接続孔を形成した後、接続孔を介してＮＭＯＳ３およびＰＭＯＳ５に接続された配線３３を形成し、半導体装置を完成させる。
【００４２】
以上の製造方法においては、図３（８）を用いて説明したように、Ｓｉ層５３からなる第１チャネル層９および第２チャネル層１９の表面層に、熱酸化法によりゲート絶縁膜１１，２１を形成できるため、バルクＳｉをチャネルとしたトランジスタと同様の同一工程で、膜質の良好なゲート絶縁膜１１，１２を形成可能である。
【００４３】
＜製造方法−２＞
次に、図４を用いて説明する製造方法は、図２および図３を用いて説明した上述の製造方法の後半を変更した手順となっている。すなわち、先ず、図２（１）から図３（５）を用いて説明したと同様の工程を同様の手順で行うことにより、図３（５）に示すように単結晶Ｓｉからなる基板１上に、ＳｉＧｅからなる第１下地層７およびＳｉＣからなる第２下地層１７を形成する。
【００４４】
次いで、図４（６）に示すように、第１下地層７と第２下地層１７との境界部に当たる領域に、ＳＴＩ構造の素子分離領域１ａを形成する。この素子分離領域１ａは、通常のＳＴＩ技術により、第１下地層７と第２下地層１７との表面から基板１の表面層にかけての深さで形成されることとする。
【００４５】
その後、図４（７）に示すように、第１下地層７および第２下地層１７上に、Ｓｉ層５３をエピタキシャル成長させる。このＳｉ層５３は、第１下地層７上部においては全領域に引っ張り歪みが内在し、かつ第２下地層１７上部においては全領域に圧縮歪みが内在する程度の薄い膜厚で形成されることとする。また、Ｓｉ層５３が、素子分離領域１ａの上方において横方向に成長することで接続状態とならない範囲でエピタキシャル成長が行われることとする。これにより、素子分離領域１ａで分離された各ＮＭＯＳ領域１ｎには、第１下地層７上にＳｉ層５３からなる第１チャネル層９が設けられ、各ＰＭＯＳ領域１ｐには第２下地層９上にＳｉ層５３からなる第２チャネル層１９が設けられた状態となる。
【００４６】
以上の後、図４（８）に示す工程は、通常のＭＯＳトランジスタの形成と同様にして、基板１の上方にＮＭＯＳ３およびＰＭＯＳ５を形成することは、図３（８）を用いて説明したと同様である。したがって、特に、ゲート絶縁膜１１，２１の形成は、通常のバルクＳｉのＭＯＳトランジスタと同様に行うことができ、ゲート絶縁膜１１，２１を同時に形成できる。
【００４７】
またその後の工程も、第１の方法を同様に行うことにより、図１を用いて説明した半導体装置が得られる。
【図面の簡単な説明】
【００４８】
【図１】本発明の半導体装置の一例を示す断面図である。
【図２】図１の半導体装置の製造方法の一例を示す断面工程図（その１）である。
【図３】図１の半導体装置の製造方法の一例を示す断面工程図（その２）である。
【図４】図１の半導体装置の製造方法の他の例を示す断面工程図である。
【図５】従来の半導体装置の構成例を示す断面図である。
【符号の説明】
【００４９】
１…基板（Ｓｉ）、３…ＮＭＯＳ、５…ＰＭＯＳ、７…第１下地層（ＳｉＧｅ）、９…第１チャネル層（Ｓｉ）、１７…第２下地層（ＳｉＣ）、１９…第２チャネル層（Ｓｉ）
【図１】
2005216985.tif 000003
【図２】
2005216985.tif 000004
【図３】
2005216985.tif 000005
【図４】
2005216985.tif 000006
【図５】
2005216985.tif 000007