(57)【要約】【課題】  パッケージに半導体素子（チップ）を実装するに際し小型化を図ると共に、配線の自由度を高め、チップとの電気的導通をとるためのビアホールの形成を不要とし、必要に応じてチップの３次元的な配置構成及び相互間の接続を簡便に行えるようにし、高機能化に寄与することができる「半導体装置及びその製造方法」を提供すること。【解決手段】  半導体装置１０において、パッケージ２０に埋設されたチップ４０の周囲にビアホールＶＨが形成され、該ビアホールに充填された導体２２の一端及び他端に接続されて導体層２３，２４がそれぞれ形成され、該導体層の導体２２に対応する部分（パッド部）２３Ｐ，２４Ｐは保護膜２６，２７から露出し、あるいはパッド部２４Ｐ上に外部接続端子２８が接合されている。チップ４０は、その電極端子の少なくとも一部が導体層２３に電気的に接続されるようにフリップチップ実装されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
配線基板と、該配線基板内に埋設された少なくとも１個の半導体素子とを備え、
前記配線基板は、絶縁性基材を有し、前記半導体素子の周囲の領域において前記絶縁性基材を厚さ方向に貫通して形成されたビアホールに導体が充填され、該導体の一端及び他端にそれぞれ接続されて所要のパターン形状に第１の導体層及び第２の導体層がそれぞれ形成され、該第１の導体層及び第２の導体層の前記導体に対応する部分にそれぞれ画定される第１のパッド部及び第２のパッド部を露出させて前記絶縁性基材及び各導体層をそれぞれ覆う保護膜が形成されており、
前記半導体素子は、少なくとも一部の電極端子が前記第１の導体層に電気的に接続されるようにフリップチップ実装されていることを特徴とする半導体装置。
【請求項２】
前記第１のパッド部及び第２のパッド部の少なくとも一方に外部接続端子が接合されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁性基材に、前記半導体素子の電極端子が形成されている側と反対側の面に連通するサーマルビアが形成され、該サーマルビアに充填された熱伝導体が、前記第２の導体層を覆っている側の保護膜から露出していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の導体層の前記導体に対応する部分に画定される第１のパッド部が、前記第１の導体層を覆っている側の保護膜の露出面から突出していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
請求項２に記載の半導体装置を複数重ね合わせ、隣接する２つの半導体装置間を前記外部接続端子を介して接続したことを特徴とする半導体装置。
【請求項６】
請求項３に記載の半導体装置を複数重ね合わせ、隣接する２つの半導体装置間を前記外部接続端子及び前記熱伝導体を介して接続したことを特徴とする半導体装置。
【請求項７】
最上層の半導体装置の熱伝導体に熱的に導通するように放熱体が設けられていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
導電性基材の一方の面に、半導体素子搭載領域内に延在し、かつ、該半導体素子搭載領域の周囲の特定の位置に対応する部分に第１のパッド部を有するように所要のパターン形状に第１の導体層を形成する工程と、
前記第１の導体層に電気的に接続されるように半導体素子をフリップチップ実装する工程と、
前記半導体素子を埋め込むようにして絶縁性基材を形成する工程と、
前記第１のパッド部に達するように前記絶縁性基材を貫通してビアホールを形成する工程と、
前記ビアホールに導体を充填する工程と、
前記絶縁性基材上に、前記ビアホールに充填された導体に接続され、かつ、該導体に対応する部分に第２のパッド部を有するように所要のパターン形状に第２の導体層を形成する工程と、
前記導電性基材を除去する工程と、
前記第１のパッド部及び第２のパッド部が露出するように前記絶縁性基材及び各導体層を覆って保護膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記保護膜を形成する工程の後に、前記第１のパッド部及び第２のパッド部の少なくとも一方に外部接続端子を接合する工程を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
導電性基材の一方の面に、半導体素子搭載領域の周囲の特定の位置に対応する部分が露出するように第１の保護膜を形成する工程と、
前記第１の保護膜及び導電性基材上に、前記半導体素子搭載領域内に延在し、かつ、前記特定の位置に対応する部分に第１のパッド部を有するように所要のパターン形状に第１の導体層を形成する工程と、
前記第１の導体層に電気的に接続されるように半導体素子をフリップチップ実装する工程と、
前記半導体素子を埋め込むようにして絶縁性基材を形成する工程と、
前記第１のパッド部に達するように前記絶縁性基材を貫通してビアホールを形成する工程と、
前記ビアホールに導体を充填する工程と、
前記絶縁性基材上に、前記ビアホールに充填された導体に接続され、かつ、該導体に対応する部分に第２のパッド部を有するように所要のパターン形状に第２の導体層を形成する工程と、
前記第２のパッド部が露出するように前記絶縁性基材及び第２の導体層を覆って第２の保護膜を形成する工程と、
前記導電性基材を除去する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第２の保護膜を形成する工程と前記導電性基材を除去する工程との間に、前記第２のパッド部に外部接続端子を接合する工程を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の保護膜を形成する工程と前記導電性基材を除去する工程の順序を逆にしたときに、前記第２の保護膜を形成する工程の後に、前記第１のパッド部及び第２のパッド部の少なくとも一方に外部接続端子を接合する工程を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記第１のパッド部に達するように前記絶縁性基材を貫通してビアホールを形成する際に、前記半導体素子の電極端子が形成されている側と反対側の面に達するようにサーマルビアを形成し、
前記ビアホールに導体を充填する際に、前記サーマルビアに熱伝導体を充填し、
前記第２の保護膜を形成する際に、前記第２のパッド部と共に前記熱伝導体を露出させることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記第１の保護膜を形成する工程と前記第１の導体層を形成する工程との間に、前記半導体素子搭載領域の周囲の特定の位置に対応する部分の導電性基材に凹部を形成する工程を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、薄型化を図るために配線基板の内部に半導体素子（チップ）を実装したパッケージ構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
配線基板の内部にチップを実装してなる半導体装置として、従来より種々の形態のものが提案されている。その一例として、例えば東芝セミコンダクター社製のシステム・ブロック・モジュールに代表されるように、複数のチップを内蔵し、かつ積層して所要の回路ブロックを形成するよう意図されたパッケージ構造（半導体装置）がある。この半導体装置では、上下層間の接続をチップの周囲で行うようにしており、このためにチップ周囲のパッケージの上下面には上下接続用パッドが配置されている。この上下接続用パッドは、当該パッケージ（チップ）の上下に積層されるパッケージ（チップ）間を接続するのに用いられ、上下接続用パッドの多くは当該パッケージの内部でも接続されている。
【０００３】
かかる半導体装置では、上下接続用パッドをパッケージ内部で接続する手段として、典型的にめっきスルーホールが用いられていた。
【０００４】
上記の従来技術に関連する技術としては、例えば、半導体チップをパッケージ内に埋設して実装し、パッケージの両面に外部接続端子を設け、あるいは、外部接続端子が接続されるべき配線パターンの端子形成部分（パッド部）をソルダレジスト層から露出させ、多層的に積み重ねることができるようにしたものがある（例えば、特許文献１参照）。
【特許文献１】特開２００１−２１７３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したようにチップ周囲の領域に設けた上下接続用パッドを介して複数のチップを積層できるように適応された従来のパッケージ構造（半導体装置）では、上下接続用パッドをパッケージ内部で接続する際にめっきスルーホールを利用していた。
【０００６】
しかし、このめっきスルーホールはドリル加工によって形成されることが多く、そのためスルーホールの径が比較的大きくなり（現状技術において２５０〜３００μｍ程度）、その分の面積を必要とするといった不都合があった。また、めっきスルーホール上に上下接続用パッドを配置することが技術的に難しいなど、デザイン上の制約があり（つまり、配線の自由度が低い）、そのために当該パッドを別の場所に形成しなければならず、チップの周囲に必要とする面積が大きくなり、小型化の障害となっていた。
【０００７】
本来、チップを積層しようとするのは、より小さい体積中により多くの機能素子（チップ）を収容して高機能化を図ることが主な目的の一つであるが、上記の課題はこの目的達成の大きな障害となる。つまり、チップを収容するパッケージ（半導体装置）において当該チップの周囲の領域は、半導体装置としての本来の機能を発揮する部分ではなく、単に上下に積層されるパッケージ間を接続するのに用いられる領域であるため、昨今の薄型パッケージに対する小型化、高密度化等の要求を考慮すると、チップの周囲に必要とする面積は極力小さい方が望ましい。
【０００８】
一方、上記の課題に対処する方法として、例えば、チップを樹脂中に埋め込んだ後、レーザ加工やフォトリソグラフィ等によりチップ上の樹脂層の所定の位置を開口してビアホールを形成し、このビアホールを介してチップのパッドに接続される配線を形成する方法が考えられる。しかし、この方法では、チップ上にビアホールを形成する際の開口位置の精度が問題となる。これは、チップ上に電気的導通のために形成されるビアホールのサイズが小さくなればなるほど、またピッチが狭くなればなるほど一層顕著になる。
【０００９】
本発明は、かかる従来技術における課題に鑑み創作されたもので、パッケージに半導体素子（チップ）を実装するに際し小型化を図ると共に、配線の自由度を高め、また、チップとの電気的導通をとるためのビアホールの形成を不要とし、さらに、必要に応じてチップの３次元的な配置構成及び相互間の接続を簡便に行えるようにし、ひいては高機能化に寄与することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の従来技術の課題を解決するため、本発明の一形態に係る半導体装置は、配線基板と、該配線基板内に埋設された少なくとも１個の半導体素子とを備え、前記配線基板は、絶縁性基材を有し、前記半導体素子の周囲の領域において前記絶縁性基材を厚さ方向に貫通して形成されたビアホールに導体が充填され、該導体の一端及び他端にそれぞれ接続されて所要のパターン形状に第１の導体層及び第２の導体層がそれぞれ形成され、該第１の導体層及び第２の導体層の前記導体に対応する部分にそれぞれ画定される第１のパッド部及び第２のパッド部を露出させて前記絶縁性基材及び各導体層をそれぞれ覆う保護膜が形成されており、前記半導体素子は、少なくとも一部の電極端子が前記第１の導体層に電気的に接続されるようにフリップチップ実装されていることを特徴とする。
【００１１】
この形態に係る半導体装置によれば、パッケージとして供される配線基板内に半導体素子（チップ）が埋設・実装されると共に、チップの周囲の領域において上下（厚さ方向）に貫通するビアホールが形成されており、このビアホールは、従来のようにドリル加工によって形成されるスルーホールと比べて、例えばレーザ加工により小さい径に形成することが可能である。このことは、チップの周囲に必要とする面積を相対的に小さくできることを意味し、パッケージ（半導体装置）の小型化に寄与する。
【００１２】
また、ビアホールに導体が充填されているので、その上に第１、第２のパッド部（上下接続用パッド）を配置することができ、従来のようにめっきスルーホールが形成されていてその上に上下接続用パッドを配置することができず、別の場所に当該パッドを形成しなければならない場合と比べて、配線の自由度を高めることができる。また、当該パッドを別の場所に形成する必要がないため、その分、チップの周囲に必要とする面積を減らすことができ、パッケージ（半導体装置）の更なる小型化に寄与する。
【００１３】
また、半導体素子（チップ）は第１の導体層に電気的に接続されるようにフリップチップ実装されているので、当該チップとの電気的導通をとるためのビアホールの形成（すなわち、チップ上の絶縁性基材の所定の位置を開口すること）が不要となる。つまり、絶縁性基材に対するレーザ加工等による穴明け処理は、チップ周囲の領域における上下接続用のビアホールの形成のみとなり、このビアホールの径はチップ上のパッドと比べて十分に大きいため、ビアホールの形成に際し開口位置の精度は比較的低くても十分である。
【００１４】
さらに、パッケージ（半導体装置）の両面からそれぞれ露出させた第１、第２のパッド部を上下接続用パッドとして用い、必要に応じてさらに外部接続端子を介在させることにより、本装置を多層的に積み重ねることができるので、チップの３次元的な配置構成及び相互間の接続を簡便に行うことが可能となり、高機能化に寄与する。
【００１５】
また、本発明の他の形態によれば、上記の形態に係る半導体装置を製造する方法が提供される。その一形態に係る製造方法は、導電性基材の一方の面に、半導体素子搭載領域内に延在し、かつ、該半導体素子搭載領域の周囲の特定の位置に対応する部分に第１のパッド部を有するように所要のパターン形状に第１の導体層を形成する工程と、前記第１の導体層に電気的に接続されるように半導体素子をフリップチップ実装する工程と、前記半導体素子を埋め込むようにして絶縁性基材を形成する工程と、前記第１のパッド部に達するように前記絶縁性基材を貫通してビアホールを形成する工程と、前記ビアホールに導体を充填する工程と、前記絶縁性基材上に、前記ビアホールに充填された導体に接続され、かつ、該導体に対応する部分に第２のパッド部を有するように所要のパターン形状に第２の導体層を形成する工程と、前記導電性基材を除去する工程と、前記第１のパッド部及び第２のパッド部が露出するように前記絶縁性基材及び各導体層を覆って保護膜を形成する工程とを含むことを特徴とする。
【００１６】
また、他の形態に係る半導体装置の製造方法は、導電性基材の一方の面に、半導体素子搭載領域の周囲の特定の位置に対応する部分が露出するように第１の保護膜を形成する工程と、前記第１の保護膜及び導電性基材上に、前記半導体素子搭載領域内に延在し、かつ、前記特定の位置に対応する部分に第１のパッド部を有するように所要のパターン形状に第１の導体層を形成する工程と、前記第１の導体層に電気的に接続されるように半導体素子をフリップチップ実装する工程と、前記半導体素子を埋め込むようにして絶縁性基材を形成する工程と、前記第１のパッド部に達するように前記絶縁性基材を貫通してビアホールを形成する工程と、前記ビアホールに導体を充填する工程と、前記絶縁性基材上に、前記ビアホールに充填された導体に接続され、かつ、該導体に対応する部分に第２のパッド部を有するように所要のパターン形状に第２の導体層を形成する工程と、前記第２のパッド部が露出するように前記絶縁性基材及び第２の導体層を覆って第２の保護膜を形成する工程と、前記導電性基材を除去する工程とを含むことを特徴とする。
【発明を実施するための最良の形態】
【００１７】
図１は本発明の第１の実施形態に係る半導体装置の断面的な構造を模式的に示したものである。
【００１８】
本実施形態に係る半導体装置１０は、パッケージとして供される配線基板２０と、このパッケージ（配線基板）２０内に埋設された半導体素子（シリコン（Ｓｉ）チップ）４０とによって構成されている。図示の例では、１パッケージ内に１個の半導体チップ４０が埋め込まれているが、本装置１０に要求される機能に応じて２個以上の半導体チップ４０を適宜埋め込むようにしてもよい。
【００１９】
パッケージ（配線基板）２０において、２１は配線基板のベースとなる絶縁性基材（例えば、エポキシ系樹脂等からなる樹脂層）を示し、この樹脂層２１において半導体チップ４０の周囲の領域には樹脂層２１を厚さ方向に貫通するビアホールＶＨが形成され、このビアホールＶＨに導体２２（例えば、銅（Ｃｕ）等の金属）が充填されている。導体２２の一端（図示の例では下側の面）は、所要のパターン形状に形成された導電性材料（例えば、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、金（Ａｕ）等）からなる導体層２３に接続されており、この導体層２３の導体２２に対応する部分は、パッド部２３Ｐとして画定され、配線基板２０の一方の面（下側の面）に露出している。一方、導体２２の他端（上側の面）は、樹脂層２１上に所要のパターン形状に形成された導電性材料（例えば、Ｃｕ、Ｎｉ、Ａｕ等）からなる導体層２４に接続されており、この導体層２４の導体２２に対応する部分は、パッド部２４Ｐとして画定されている。このパッド部２４Ｐは、下側のパッド部２３Ｐと共に、ビアホールＶＨの径（１００μｍ程度）よりも若干大きめの径（１５０μｍ程度）を有するように形成されている。このパッド部２４Ｐ上には、必要に応じてＮｉ／Ａｕめっきによる導体層２５（Ｎｉ／Ａｕ層）が形成されている。さらに、樹脂層２１の両面に、それぞれパッド部２３Ｐ及びパッド部２４Ｐ（Ｎｉ／Ａｕ層２５）を露出させて全面を覆うようにして保護膜２６及び２７（例えば、ソルダレジスト層）が形成されている。下側の保護膜２６は、後述するように２層構造のソルダレジスト層からなっている。また、上側のパッド部２４Ｐ（Ｎｉ／Ａｕ層２５）上には外部接続端子２８（例えば、はんだバンプ）が接合されている。
【００２０】
なお、図示の例では外部接続端子２８を設けているが、これは必ずしも設ける必要はない。要は、必要なときに外部接続端子を接合できるようにパッド部２４Ｐ（Ｎｉ／Ａｕ層２５）がソルダレジスト層２７から露出していれば十分である。また、図示の例では外部接続端子２８をパッケージ（配線基板）２０の片面（上側）にのみ設けているが、必要に応じてパッケージ（配線基板）２０の両面に設けるようにしてもよい。この場合は、下側のパッド部２３Ｐ上にも外部接続端子２８が接合される。あるいは、外部接続端子２８を上側のパッド部２４Ｐ（Ｎｉ／Ａｕ層２５）上に設ける代わりに、下側のパッド部２３Ｐ上にのみ設けるようにしてもよい。
【００２１】
一方、半導体チップ４０は、図示のようにパッケージ（配線基板）２０内にフリップチップ実装されている。すなわち、半導体チップ４０は、そのパッド上に接合された電極端子４１（例えば、はんだバンプ、Ａｕスタッドバンプ等）を介して、下側のソルダレジスト層２６の特定の位置に充填された導体４２（例えば、はんだ等の金属）にフリップチップ接続されており、さらに、ソルダレジスト層２６との間に充填されたアンダーフィル樹脂４３を介して接着されている。ここに、ソルダレジスト層２６の「特定の位置」とは、パッド部２３Ｐを含む導体層２３のチップ搭載領域内に延在している部分において、当該チップ上に配置されているパッドに対応する位置を指す。従って、半導体チップ４０の少なくとも一部の電極端子４１は、導体４２を介して導体層２３（パッド部２３Ｐ）に電気的に導通している。また、半導体チップ４０はパッケージ（配線基板）２０内に実装するため、厚さが可及的に薄いものを用いるのが望ましい。現状の技術では、半導体チップとして５０〜１００μｍ程度の厚さのものが提供されており、この程度の厚さの半導体チップであれば基板内に埋設することは技術的に十分可能である。よって、本実施形態では、半導体チップ４０として厚さが５０μｍ程度の薄いものを使用している。
【００２２】
本実施形態に係る半導体装置１０は、薄い半導体チップ４０をパッケージ（配線基板）２０内にフリップチップ実装することで、チップ４０との電気的導通をとるためのビアホール（つまり、チップ４０上の樹脂層２１を貫通するビアホール）の形成を不要とし、また、チップ４０の周囲に形成したビアホールＶＨ内を導体２２で充填し、その上に上下接続用のパッド（パッド部２３Ｐ、２４Ｐ）を配置できるようにし、さらに、この上下接続用のパッドを介して、後述するように必要に応じて多層的に積み重ねることができるようにしたことを特徴としている。
【００２３】
以下、第１の実施形態に係る半導体装置１０を製造する方法について、その製造工程を順に示す図２及び図３を参照しながら説明する。
【００２４】
先ず最初の工程では（図２（ａ）参照）、導電性基材として銅箔３５を用意し、この銅箔３５の一方の面（図示の例では上側）に所要のパターン形状に導体層２３を形成する。すなわち、図示のように導体層２３がチップ搭載領域ＭＲ内に延在し、かつ、チップ搭載領域ＭＲの周囲の特定の位置（後述するビアホールが形成される位置）に対応する部分がパッド部２３Ｐ（直径が１５０μｍ程度）として画定されるようにパターニングを行う。例えば、銅箔３５（Ｃｕ）上にめっきレジストで所要の形状のパターンを形成し、銅箔３５を給電層としてその表面に下地層としてのニッケル（Ｎｉ）めっきを行った後、パラジウム（Ｐｄ）めっきを行い、さらに必要に応じて金（Ａｕ）めっきを施し、めっきレジストを除去し、導体層２３を形成する。
【００２５】
なお、この導体層２３を形成する際に、薄膜工程により、各種の受動素子（抵抗素子、インダクタンス素子、キャパシタンス素子）を作り込むようにしてもよい。
【００２６】
次の工程では（図２（ｂ）参照）、導体層２３の特定の部分が露出するように導体層２３及び銅箔３５を覆ってソルダレジスト層２６を形成する。ここでいう「特定の部分」とは、上述した「特定の位置」、すなわち、パッド部２３Ｐを含む導体層２３のチップ搭載領域ＭＲ内に延在している部分において、搭載するチップ上のパッドに対応する位置に相当する。例えば、導体層２３及び銅箔３５の全面に感光性のソルダレジストを塗布し、上記の「特定の部分」の形状に従うように露光及び現像（ソルダレジストのパターニング）を行い、その特定の部分の領域に対応する部分のソルダレジスト層を開口する（開口部ＯＰ）。これによって、導体層２３の特定の部分が露出し、他の部分の導体層２３がソルダレジスト層２６によって覆われたことになる。このソルダレジスト層２６は、図１に示した保護膜２６の一部分（１層分のソルダレジスト層）を構成する。
【００２７】
次の工程では（図２（ｃ）参照）、ソルダレジスト層２６の開口部ＯＰに導体４２を充填する。例えば、はんだペーストを充填し、又は銅箔３５を給電層として電解はんだめっきを施して開口部ＯＰを充填する。
【００２８】
次の工程では（図２（ｄ）参照）、厚さが５０μｍ程度の薄い半導体チップ４０を、チップ搭載領域内の導体４２の位置に合わせて、はんだバンプ、Ａｕスタッドバンプ等（電極端子４１）を介してフリップチップ接続する。さらに、チップ４０とソルダレジスト層２６との間にアンダーフィル樹脂４３を充填し、熱硬化させて接着する。あるいは、このアンダーフィル樹脂４３の代わりに、あらかじめノン・コンダクティブ・ペースト（ＮＣＰ）を塗布し、又はノン・コンダクティブ・フィルム（ＮＣＦ）を貼り付けておき、フリップチップ接続と同時にアンダーフィル樹脂４３と同等の形状に成形するようにしてもよい。
【００２９】
次の工程では（図２（ｅ）参照）、ソルダレジスト層２６上に、半導体チップ４０を埋め込むようにして樹脂層２１を形成する。例えば、ビルドアップ基板を作製するときに層間絶縁材料として用いられるエポキシ系樹脂等の熱硬化性樹脂を用いて樹脂層２１を形成する。あるいは、エポキシ系樹脂に代えてポリイミド系樹脂を用いてもよい。この樹脂層２１は、パッケージ（配線基板）２０の絶縁性基材として機能する。
【００３０】
次の工程では（図２（ｆ）参照）、樹脂層２１においてチップ搭載領域の周囲の特定の位置（導体層２３においてパッド部２３Ｐが画定されている部分に対応する位置）に、パッド部２３Ｐに達するようにビアホールＶＨを形成する。例えば、樹脂層２１の対応する部分をＣＯ2 レーザ、エキシマレーザ等により除去することで、径の小さい（１００μｍ程度の）ビアホールＶＨを容易に形成することができる。
【００３１】
次の工程では（図３（ａ）参照）、チップ周囲に形成されたビアホールＶＨに導体２２を充填する。例えば、銅（Ｃｕ）等の金属を含有する導電性ペーストを充填し、又は銅箔３５を給電層として電解Ｃｕめっきを施してビアホールＶＨを充填する。
【００３２】
次の工程では（図３（ｂ）参照）、樹脂層２１上に、チップ周囲のビアホールＶＨに充填された導体２２に接続されるように所要のパターン形状に導体層２４を形成する。この際、導体層２４の導体２２に対応する部分は、パッド部２４Ｐ（直径が１５０μｍ程度）として画定される。図示の例では、パッド部２４Ｐのみを示している。具体的には、スパッタリング、無電解めっき等により、樹脂層２１の全面に金属薄膜を形成し、その金属薄膜を種としてサブトラクティブ法、セミアディティブ法等によりパターン（パッド部２４Ｐ）を形成する。例えば、樹脂層２１の全面を触媒化し、３μｍ前後の厚さの無電解Ｃｕめっきを施し（金属薄膜の形成）、次いでめっきレジストでめっきパターンを形成し、パターンめっき法により、金属薄膜を給電層としてその表面に電解Ｃｕめっきを施し、メッキレジストを除去後、電解Ｃｕめっきのパターンをマスクにして不要のＣｕをエッチングし、Ｃｕパターン（パッド部２４Ｐ）を形成する。
【００３３】
さらに、必要に応じてパッド部２４Ｐ上にＮｉ／Ａｕめっきを施す（Ｎｉ／Ａｕ層２５の形成）。これは、後の段階ではんだ接合を行ったときに導体層（パッド部）との接着性を向上させるためである。
【００３４】
次の工程では（図３（ｃ）参照）、導電性基材として用いた銅箔３５をウエットエッチングにより除去する。この場合、樹脂層２１上に形成されたパッド部２４Ｐ（Ｃｕ）及びＮｉ／Ａｕ層２５がウエットエッチング用の薬液に晒されるのを防ぐために、先ずパッド部２４Ｐが形成されている側の面にエッチングレジスト等の保護膜を形成しておき、銅箔３５を除去した後にこの保護膜を除去する。また、ウエットエッチング用の薬液には、銅箔３５のみを溶解し、かつ導体層２３（Ｎｉ／Ｐｄ／Ａｕ）が溶解されないものを適宜選定して使用する。
【００３５】
次の工程では（図３（ｄ）参照）、上面に形成されたパッド部２４Ｐが露出するように樹脂層２１を覆ってソルダレジスト層２７を形成すると共に、下面に形成されたパッド部２３Ｐが露出するように導体層２３及びソルダレジスト層２６（図１に示した保護膜２６の一部分）を覆ってソルダレジスト層２６（保護膜２６の残りの部分）を形成する。例えば、樹脂層２１、導体層２３，２４及びソルダレジスト層２６（図１に示した保護膜２６の一部分）の全面に感光性のソルダレジストを塗布し、各パッド部２３Ｐ、２４Ｐの形状に従うように露光及び現像（ソルダレジストのパターニング）を行い、当該パッド部の領域に対応する部分のソルダレジスト層を開口する。これによって、各パッド部２３Ｐ、２４Ｐが露出し、他の部分がソルダレジスト層２６，２７によって覆われたことになる。
【００３６】
最後の工程では（図３（ｅ）参照）、上側のソルダレジスト層２７から露出しているパッド部２４Ｐ（Ｃｕ）に、外部接続端子としてのはんだバンプ２８を形成する。このはんだバンプ２８は、例えば、めっき法により形成することができる。あるいは、パッド部２４Ｐにフラックスを塗布した後、はんだボールを搭載し、又は印刷法によりはんだペーストを供給し、２４０℃〜２６０℃程度の温度でリフローしてバンプ化する方法を用いてもよい。この場合、後処理として表面を洗浄し、フラックスを除去する。これによって、第１の実施形態に係る半導体装置１０（図１）が作製されたことになる。
【００３７】
以上説明したように第１の実施形態によれば（図１〜図３参照）、パッケージとして供される配線基板２０内に半導体チップ４０が埋設されると共に、チップ周囲の特定の位置にビアホールＶＨがレーザ加工により形成されているので、従来のようにドリル加工によって形成されるスルーホールと比べて、ビアホールＶＨの径を小さくすることができる。ちなみに、現状技術ではスルーホールの径は２５０〜３００μｍ程度であるのに対し、本実施形態では、ビアホールＶＨの径を１００μｍ程度に小さくすることができる。これによって、半導体チップ４０の周囲に必要とする面積が相対的に小さくなるので、パッケージ２０（半導体装置１０）の小型化を図ることができる。
【００３８】
また、ビアホールＶＨに導体２２が充填されているので、その導体２２上にパッド部２３Ｐ、２４Ｐ（上下接続用パッド）を配置することができる。言い換えると、従来のようにめっきスルーホールが形成されていてその上に上下接続用パッドを配置することができず、別の場所に当該パッドを形成しなければならない場合と比べて、配線の自由度を高めることができる。また、当該パッドを別の場所に形成する必要がないので、その分、半導体チップ４０の周囲に必要とする面積を減らすことができ、パッケージ２０（半導体装置１０）の更なる小型化に寄与する。
【００３９】
また、半導体チップ４０はソルダレジスト層２６の特定の位置に充填された導体４２にフリップチップ接続されており、この導体４２は導体層２３（パッド部２３Ｐ）を介して上下接続用の導体２２に接続されているので、当該チップとの電気的導通をとるためのビアホールの形成（すなわち、チップ４０上の樹脂層２１の所定の位置を開口すること）が不要となる。つまり、樹脂層２１に対するレーザ加工による穴明け処理は、チップ周囲の領域における上下接続用のビアホールＶＨの形成のみとなり、かかるビアホールの径はチップ上のパッドと比べて十分に大きいため、当該ビアホールの形成に際しレーザ加工の位置精度は比較的低くても十分である。
【００４０】
また、パッケージ２０（半導体装置１０）から露出させたパッド部２３Ｐ、２４Ｐを上下接続用パッドとして用い、あるいはパッド部２４Ｐ上に接合された外部接続端子（はんだバンプ２８）を介在させることで、後述するように本パッケージを必要に応じて多層的に積み重ねることができるので、半導体チップ４０の３次元的な配置構成及び相互間の接続を簡便に行うことができる。これは、半導体装置の高機能化に寄与する。
【００４１】
また、上述したように外部接続端子（はんだバンプ２８）は必ずしも設ける必要はないが、外部接続端子を設けておくことで以下の利点がある。すなわち、図３（ｅ）の工程で外部接続端子（はんだバンプ２８）を形成しておくことにより、半導体チップ４０が埋設されたパッケージ２０（半導体装置１０）の機能や動作等のテストが可能となるため、この段階でそのテストにパスしなければ当該パッケージを不良品としてリジェクトすることができる。つまり、良品のパッケージ（半導体装置）のみを抽出することができる。これによって、後述するように良品のパッケージを多層構造に積み重ねてモジュール化したときに、製品（半導体装置）としての歩留りを上げることができる。
【００４２】
図４は本発明の第２の実施形態に係る半導体装置の断面的な構造を模式的に示したものである。
【００４３】
本実施形態では、第１の実施形態（図１）と同様に、半導体装置１０ａは、パッケージとして供される配線基板２０ａと、このパッケージ（配線基板）２０ａ内に埋設された半導体チップ４０とによって構成されている。本実施形態におけるパッケージ（配線基板）２０ａは、第１の実施形態におけるパッケージ（配線基板）２０と比べて、下側の保護膜２９が、露出している側の絶縁層Ｌ１と内層側のソルダレジスト層Ｌ２の２層構造からなっている点、チップ４０の電極端子４１と電気的に導通している導体層３０の導体２２に対応する部分（パッド部３０Ｐ）が、導体層２３を介して配線基板２０ａの一方の面（下側の面）に露出している点で相違する。他の構成及びその機能については、第１の実施形態の場合と同じであるので、その説明は省略する。
【００４４】
また、この構成上の特徴により、本実施形態の半導体装置１０ａを製造する方法についてもその製造工程の一部が相違する。すなわち、本実施形態に係る製造方法（図５、図６参照）は、第１の実施形態に係る製造方法（図２、図３参照）と比べて、図２（ａ）の工程に代えて、銅箔３５の一方の面に、チップ搭載領域ＭＲの周囲の特定の位置に対応する部分が露出するように絶縁層Ｌ１（第１の保護膜）を形成し（図５（ａ）の工程）、さらに、上記特定の位置に対応する部分に導体層２３を形成した後、この導体層２３及び絶縁層Ｌ１上に、チップ搭載領域ＭＲ内に延在し、かつ、導体層２３上にパッド部３０Ｐを有するように所要のパターン形状に導体層３０を形成した点（図５（ｂ）の工程）で相違する。この導体層３０を形成する際には、第１の実施形態の場合（図２（ａ）の工程）と同様に、薄膜工程により各種の受動素子（抵抗素子、インダクタンス素子、キャパシタンス素子）を作り込むようにしてもよい。他の工程については、第１の実施形態の場合と基本的に同じであるので、その説明は省略する。
【００４５】
但し、この第２の実施形態に係る製造方法（図５、図６参照）では、第１の実施形態の場合とは違い、パッド部２４Ｐ（Ｎｉ／Ａｕ層２５）が露出するようにソルダレジスト層２７を形成し、パッド部２４Ｐにはんだバンプ２８を形成した後（図６（ｃ），（ｄ）の工程）、銅箔３５を除去するようにしている（図６（ｅ）の工程）。この場合、ソルダレジスト層２７の形成及びはんだバンプ２８の形成と、銅箔３５の除去の順序を第１の実施形態と同様に逆の順序にすれば、上側のパッド部２４Ｐ（Ｎｉ／Ａｕ層２５）と下側のパッド部３０Ｐ（導体層２３）の両方に選択的に外部接続端子（はんだバンプ２８）を接合することができる。
【００４６】
この第２の実施形態によれば（図４〜図６参照）、第１の実施形態に係る構成と実質上同じであるので、第１の実施形態と同様の効果を奏することができる。
【００４７】
図７は本発明の第３の実施形態に係る半導体装置の断面的な構造を模式的に示したものである。
【００４８】
本実施形態では、第２の実施形態（図４）と同様に、半導体装置１０ｂは、パッケージとして供される配線基板２０ｂと、このパッケージ（配線基板）２０ｂ内に埋設された半導体チップ４０とによって構成されている。本実施形態におけるパッケージ（配線基板）２０ｂは、第２の実施形態におけるパッケージ（配線基板）２０ａと比べて、樹脂層２１に、半導体チップ４０の電極端子４１が形成されている側と反対側の面に連通するように放熱用のビアホール（サーマルビア）ＴＨが形成されている点、このサーマルビアＴＨに熱伝導体としての導体２２が充填され、さらに導体２２上のパッド部２４Ｐ（Ｎｉ／Ａｕ層２５）がソルダレジスト層２７から露出し、あるいは熱伝導体としてのはんだバンプ３１を介して露出している点で相違する。他の構成及びその機能については、第２の実施形態の場合と基本的に同じであるので、その説明は省略する。
【００４９】
また、この構成上の特徴により、本実施形態の半導体装置１０ｂを製造する方法についてもその製造工程の一部が相違する。すなわち、本実施形態に係る製造方法（図８、図９参照）は、第２の実施形態に係る製造方法（図５、図６参照）と比べて、図８（ｆ）の工程においてパッド部３０Ｐに達するように樹脂層２１を貫通してビアホールＶＨを形成する際に、半導体チップ４０の電極端子４１が形成されている側と反対側の面に達するようにサーマルビアＴＨを形成し、図９（ａ）の工程においてビアホールＶＨに導体２２を充填する際に、サーマルビアＴＨに熱伝導体としての導体２２を充填し、図９（ｃ）の工程においてソルダレジスト層２７を形成する際に、ビアホールＶＨ上のパッド部２４Ｐ（Ｎｉ／Ａｕ層２５）と共に、サーマルビアＴＨ上のパッド部２４Ｐ（Ｎｉ／Ａｕ層２５）も露出させるようにした点で相違する。なお、図８（ｂ）の工程において導体層３０を形成する際には、第２の実施形態の場合（図５（ｂ）の工程）と同様に、薄膜工程により各種の受動素子（抵抗素子、インダクタンス素子、キャパシタンス素子）を作り込むようにしてもよい。他の工程については、第２の実施形態の場合と基本的に同じであるので、その説明は省略する。
【００５０】
この第３の実施形態によれば（図７〜図９参照）、第２の実施形態で得られた種々の利点に加えて、さらに、上記の構成上の特徴に基づいて、本パッケージ２０ｂ（半導体装置１０ｂ）を多層構造に積み重ねてモジュール化したときに、装置内の各チップ４０から発生される熱をはんだバンプ３１（熱伝導体）を介して外部に放熱させることができる。
【００５１】
なお、この第３の実施形態では、チップ４０上の樹脂層２１の所定の位置を開口する処理（サーマルビアＴＨの形成）を行っているが、このサーマルビアＴＨは放熱用のビアホールであって、当該チップとの電気的導通をとるためのビアホールではないので、サーマルビアＴＨの形成に際しレーザ加工の位置精度は比較的低くても十分である。
【００５２】
図１０は本発明の第４の実施形態に係る半導体装置の断面的な構造を模式的に示したものである。
【００５３】
本実施形態では、第２の実施形態（図４）と同様に、半導体装置１０ｃは、パッケージとして供される配線基板２０ｃと、このパッケージ（配線基板）２０ｃ内に埋設された半導体チップ４０とによって構成されている。本実施形態におけるパッケージ（配線基板）２０ｃは、第２の実施形態におけるパッケージ（配線基板）２０ａと比べて、チップ４０の電極端子４１と電気的に導通している導体層３０ｃの導体２２に対応する部分（パッド部３０Ｐ）が、導体層２３ｃを介して配線基板２０ｃの一方の面（下側の面）に露出していると共に、そのパッド部３０Ｐ（導体層２３ｃ）が保護膜２９の露出面から突出している点で相違する。他の構成及びその機能については、第２の実施形態の場合と同じであるので、その説明は省略する。
【００５４】
また、この構成上の特徴により、本実施形態の半導体装置１０ｃを製造する方法についてもその製造工程の一部が相違する。すなわち、本実施形態に係る製造方法（図１１、図１２参照）は、第２の実施形態の製造方法（図５、図６参照）と比べて、図１１（ｂ）の工程において、チップ搭載領域ＭＲの周囲の特定の位置に対応する部分（パッド部３０Ｐが形成される部分）に銅箔３５をエッチングして凹部ＲＰを形成し、さらに凹部ＲＰの表面に導体層２３ｃを形成した点で相違する。このようにパッド部３０Ｐを形成すべき部分に凹部ＲＰが形成されることにより、その後の工程で銅箔３５を除去したときに（図１２（ｅ）参照）、パッド部３０Ｐ（導体層２３ｃ）は保護膜２９（Ｌ１，Ｌ２）の露出面から突出する。なお、図１１（ｃ）の工程において導体層３０ｃを形成する際には、第２の実施形態の場合（図５（ｂ）の工程）と同様に、薄膜工程により各種の受動素子（抵抗素子、インダクタンス素子、キャパシタンス素子）を作り込むようにしてもよい。他の工程については、第２の実施形態の場合と基本的に同じであるので、その説明は省略する。
【００５５】
この第４の実施形態によれば（図１０〜図１２参照）、第２の実施形態で得られた種々の利点に加えて、さらに、上記の構成上の特徴に基づいて、本パッケージ２０ｃ（半導体装置１０ｃ）を多層構造に積み重ねてモジュール化する際に、パッド部３０Ｐ（導体層２３ｃ）が突出しているため、各パッケージ間の接続に使用するはんだの量を減らすことができる。
【００５６】
また、図１１（ｂ）及び（ｃ）の工程において凹部ＲＰに導体層２３ｃを形成し、さらに導体層２３ｃ上にパッド部３０Ｐを形成する代わりに、凹部ＲＰ内に電解はんだめっきによりはんだを充填すれば、最終的に半導体装置１０ｃの外部接続端子としてのはんだバンプを構成することができる。
【００５７】
図１３、図１４、図１５及び図１６は、それぞれ本発明の第５、第６、第７及び第８の実施形態に係る半導体装置の断面的な構造を模式的に示したものである。
【００５８】
第５の実施形態に係る半導体装置５０（図１３）、第６の実施形態に係る半導体装置５０ａ（図１４）、第７の実施形態に係る半導体装置５０ｂ（図１５）及び第８の実施形態に係る半導体装置５０ｃ（図１６）は、それぞれ、第１の実施形態に係る半導体装置１０（図１）、第２の実施形態に係る半導体装置１０ａ（図４）、第３の実施形態に係る半導体装置１０ｂ（図７）及び第４の実施形態に係る半導体装置１０ｃ（図１０）を３層に積み重ねてモジュール化した積層構造を有している。半導体装置５０、５０ａ、５０ｂ及び５０ｃにおいて、上下に隣接する２つの半導体装置１０、１０ａ、１０ｂ及び１０ｃは、一方の上下接続用パッド（パッド部２３Ｐ，３０Ｐ、導体層２３，２３ｃ）と他方の外部接続端子（はんだバンプ２８）を介して電気的に接続されると共に、両装置間に充填されたアンダーフィル樹脂５１を介して接着されている。さらに半導体装置５０ｂ（図１５）については、上下に隣接する２つの半導体装置１０ｂは熱伝導体（はんだバンプ３１）を介して熱的に結合されている。
【００５９】
また、第５〜第７の実施形態に係る半導体装置５０、５０ａ及び５０ｂでは（図１３〜図１５参照）、積層構造とするにあたり、各層の半導体装置１０、１０ａ及び１０ｂはそれぞれ両面に外部接続端子（はんだバンプ２８）を設けている。また、第８の実施形態に係る半導体装置５０ｃでは（図１６参照）、最上層と中間層の半導体装置１０ｃはそれぞれ一方の面（上側）にのみ外部接続端子（はんだバンプ２８）を設けており、最下層の半導体装置１０ｃは両面に外部接続端子（はんだバンプ２８、２８ｃ）を設けている。この場合、最下層の半導体装置１０ｃの下側のはんだバンプ２８ｃに使用するはんだの量は、導体層２３ｃが凸面状に突出していることにより、相対的に少なくて済む。
【００６０】
また、第７の実施形態に係る半導体装置５０ｂでは（図１５参照）、積層された各半導体装置１０ｂに埋設されたチップ４０から発生される熱の放熱方向（下側から上側に向かう方向）を考慮して、最も放熱量の多いチップ４０を埋設した半導体装置１０ｂを最上層に配設するのが望ましい。
【００６１】
なお、第５〜第８の実施形態に係る半導体装置５０、５０ａ、５０ｂ及び５０ｃでは、それぞれ第１〜第４の実施形態に係る半導体装置１０、１０ａ、１０ｂ及び１０ｃを３層に積み重ねて多層構造とした場合を例にとって説明したが、積み重ねる層数は３層に限定されないことはもちろんである。すなわち、モジュール化した積層構造の半導体装置に要求される機能に応じて、その積み重ねる層数を適宜選定することが可能である。
【００６２】
図１７は本発明の第９の実施形態に係る半導体装置の断面的な構造を模式的に示したものである。本実施形態の半導体装置５０ｄでは、図１５に例示した積層構造の半導体装置５０ｂに、該装置内に実装された各チップ４０から発生される熱を外部に効果的に放出させるための放熱フィン（放熱体）６０が取り付けられている。すなわち、この放熱フィン６０は、最上層の半導体装置１０ｂから露出しているはんだバンプ３１（熱伝導体）に接触するようにして、熱伝導性の高い接着剤６１により、当該装置１０ｂのソルダレジスト層２７に接着されている。接着剤としては、例えば、エポキシ樹脂等の熱硬化性樹脂が用いられる。あるいは、接着剤に代えて、接着シート（プリプレグ）を用いることも可能である。接着シート（プリプレグ）としては、典型的にはガラス布等の補強材にエポキシ樹脂やＢＴ樹脂等の熱硬化性樹脂を含浸させ、半硬化状態にしたものが用いられる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す断面図である。
【図２】図１の半導体装置の製造工程（その１）を示す断面図である。
【図３】図１の半導体装置の製造工程（その２）を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の構造を示す断面図である。
【図５】図４の半導体装置の製造工程（その１）を示す断面図である。
【図６】図４の半導体装置の製造工程（その２）を示す断面図である。
【図７】本発明の第３の実施形態に係る半導体装置の構造を示す断面図である。
【図８】図７の半導体装置の製造工程（その１）を示す断面図である。
【図９】図７の半導体装置の製造工程（その２）を示す断面図である。
【図１０】本発明の第４の実施形態に係る半導体装置の構造を示す断面図である。
【図１１】図１０の半導体装置の製造工程（その１）を示す断面図である。
【図１２】図１０の半導体装置の製造工程（その２）を示す断面図である。
【図１３】本発明の第５の実施形態に係る半導体装置の構造を示す断面図である。
【図１４】本発明の第６の実施形態に係る半導体装置の構造を示す断面図である。
【図１５】本発明の第７の実施形態に係る半導体装置の構造を示す断面図である。
【図１６】本発明の第８の実施形態に係る半導体装置の構造を示す断面図である。
【図１７】本発明の第９の実施形態に係る半導体装置の構造を示す断面図である。
【符号の説明】
【００６４】
１０，１０ａ，１０ｂ，１０ｃ…半導体装置、
２０，２０ａ，２０ｂ，２０ｃ…配線基板（パッケージ）、
２１…絶縁性基材（樹脂層）、
２２…導体（Ｃｕ等）、
２３，２３ｃ，２４，３０，３０ｃ…導体層（Ｐｄ、Ｃｕ等のパターン）、
２３Ｐ，２４Ｐ，３０Ｐ…パッド部、
２５…導体層（Ｎｉ／Ａｕ層）、
２６，２７，２９…保護膜（ソルダレジスト層、絶縁層）、
２８，２８ｃ…外部接続端子（はんだバンプ）、
３１…熱伝導体（はんだバンプ）、
３５…導電性基材（銅箔）、
４０…半導体素子（チップ）、
４１…電極端子（はんだバンプ、Ａｕスタッドバンプ等）、
４２…導体（はんだ等）、
４３，５１…アンダーフィル樹脂、
５０，５０ａ，５０ｂ，５０ｃ，５０ｄ…積層構造の半導体装置、
６０…放熱体（放熱フィン）、
６１…接着剤、
ＭＲ…半導体素子（チップ）搭載領域、
ＲＰ…凹部、
ＴＨ…サーマルビア（放熱用のビアホール）、
ＶＨ…ビアホール（上下接続用）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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