(57)【要約】      （修正有）【課題】構成要素を追加することなくメモリセルの密度を増加させることが可能なメモリデバイスおよび該メモリデバイスの読出し方法を提供すること。【解決手段】メモリセルストリング（１２）内の磁気ランダムアクセスメモリ（ＭＲＡＭ）セル（７０ａ／７０ｂ／７０ｃ／７０ｄ）からの読出し処理を実施する方法を提供する。この方法は、メモリセルストリングに定電流を加えるステップと、メモリセルストリング両端の第１の電圧を測定するステップと、ＭＲＡＭセルを通る線にセンス電流を加えるステップと、メモリセルストリング両端の第２の電圧を測定するステップと、第１の電圧が第２の電圧と異なるか否かを判定するステップとを含む。【選択図】図３
2005216467.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルストリング(12)内の磁気ランダムアクセスメモリ（ＭＲＡＭ）セル(70a,70b,70c,70d)からの読出し処理を実施する方法であって、
前記メモリセルストリングに定電流を含む第１の電流を加えるステップと、
前記メモリセルストリング両端の第１の電圧を測定するステップと、
前記ＭＲＡＭセルに書込みセンス電流を含む第２の電流を加えるステップと、
前記メモリセルストリング両端の第２の電圧を測定するステップと、
前記第１の電圧が前記第２の電圧と異なるか否かを判定するステップと、
からなる方法。
【請求項２】
前記第１の電圧が前記第２の電圧と異なることに応答して、前記ＭＲＡＭセルが第１の状態であることを判定するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記第１の電圧が前記第２の電圧と異なることに応答して、前記第１の状態に関連する論理レベルを読み出すステップをさらに含む、請求項２に記載の方法。
【請求項４】
前記第１の電圧が前記第２の電圧とは異ならないことに応答して、前記ＭＲＡＭセルが第２の状態にあることを判定するステップをさらに含む、請求項２に記載の方法。
【請求項５】
前記第１の電圧が前記第２の電圧と異ならないことに応答して、前記第２の状態に関連する論理レベルを読み出すステップさらに含む、請求項４に記載の方法。
【請求項６】
前記ＭＲＡＭセルに第２の電流を加えて、前記メモリセルの基準層を既知の状態に設定するステップをさらに含む、請求項１に記載の方法。
【請求項７】
並列に接続された第１のメモリセル(70a,70b,70c,70d)および第２のメモリセル(70a,70b,70c,70d)を含むメモリセルストリング(12)と、
前記メモリセルストリングの両端に定電圧を印加するように構成された電圧源(92)と、
前記電圧源が前記メモリセルストリングの両端に前記定電圧を印加し、書込みセンス電流を含む第２の電流が前記第１のメモリセルに加えられるのに応答して、前記メモリセルストリングを流れる第１の電流の変化を検出する手段(94)と、
を含むデータ記憶装置(8)。
【請求項８】
前記第１および前記第２のメモリセルはそれぞれ第１の端部および第２の端部を有し、前記電圧源は、前記第１および前記第２のメモリセルのそれぞれの第１の端部に接続される、請求項７に記載のデータ記憶装置。
【請求項９】
前記第１および前記第２のメモリセルのそれぞれの第２の端部に接続された接地部をさらに含む、請求項８に記載のデータ記憶装置。
【請求項１０】
前記手段は、前記メモリセルストリングを流れる前記第１の電流の変化を検出するのに応答して、前記第１のメモリセルが第１の状態にあったことを検出する、請求項７に記載のデータ記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概してデータ記憶装置に関し、詳しくはＭＲＡＭデバイスのメモリセルストリング内のメモリセルからデータを読み出す方法および装置に関する。
【０００２】
関連出願の相互参照
本願は、２００３年７月７日に出願され、本願と同じ譲受人に譲渡された米国特許出願第１０／６１４，５０５号の一部継続出願に対応する。
【背景技術】
【０００３】
磁気ランダムアクセスメモリ（「ＭＲＡＭ」）は長期データ記憶に適した不揮発性メモリである。ＭＲＡＭデバイスは、ハードディスクのような従来の長期記憶装置に比べて読出し処理や書込み処理を高速に実行することができる。また、ＭＲＡＭデバイスは従来の記憶装置に比べて小型であり、消費電力も少ない。
【０００４】
一般的なＭＲＡＭデバイスはメモリセルのアレイを含み、メモリセルの行に沿って延びるワード線と、メモリセルの列に沿って延びるビット線とを備える。各メモリセルは、ワード線とビット線の交点に配置される。
【０００５】
ＭＲＡＭデバイス内のメモリセルは、１ビットの情報を磁化の向きとして記憶する。メモリセルの磁化は常に、２つの安定した向きのうちの一方を向いている。それら２つの向きは平行および反平行と呼ばれ、論理レベル値「０」および「１」をそれぞれ表す。
【０００６】
磁化の向きは、スピン依存トンネル接合デバイス等のメモリセルの抵抗値に影響を与える。たとえば、磁化の向きが平行であるとき、メモリセルの抵抗値は第１の値Ｒである。磁化の向きが平行から反平行へ変化すると、メモリセルの抵抗値は第２の値（Ｒ＋ΔＲ）まで増大する。選択されたメモリセルの磁化の向き、すなわちメモリセルの論理状態は、選択されたメモリセルの抵抗状態を判定することによって読み出すことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＭＲＡＭデバイスが抱える課題の１つは、十分なレベルの実装密度を維持しつつ、各メモリセルを構成する回路間を電気的に分離しなければならないことである。トランジスタ等の構成要素を追加してメモリセル間の絶縁性を高めることもできるが、構成要素の数が増加すると、メモリセルの実装密度、すなわち所与の面積当たりのメモリセル数は一般に減少する。実装密度が低下すると、一般にコストが増大する。したがって、メモリセル間の絶縁性を高めつつ、実装密度を増加させることが必要とされている。
【課題を解決するための手段】
【０００８】
一実施形態において、本発明の開示は、メモリセルストリング内の磁気ランダムアクセスメモリ（ＭＲＡＭ）セルからの読出し処理を実施する方法を提供する。この方法は、メモリセルストリングに定電流を加えるステップと、メモリセルストリング両端の第１の電圧を測定するステップと、ＭＲＡＭセルに書込みセンス電流を加えるステップと、メモリセルストリング両端の第２の電圧を測定するステップと、第１の電圧が第２の電圧と異なるか否かを判定するステップとを含む。
【発明を実施するための最良の形態】
【０００９】
本発明の種々の実施形態は、添付の図面を参照すると理解しやすい。図面中の構成要素は、互いに同じ比率で拡大縮小されているとは必ずしも限らない。同じ参照符号は、対応する類似の部品であることを意味している。
【００１０】
例示目的の図面に示すように、本発明はＭＲＡＭデバイスにおいて実施される。一実施形態において、ＭＲＡＭデバイスは、メモリセルのアレイと、メモリセルの抵抗状態を確実に検出する回路とを有する。本明細書に記載するように、メモリセルのアレイは複数のメモリセルストリングに分割される。メモリセルストリング内の１つのメモリセルを読み出すためには、そのメモリセルを第１の状態に書込む前後に、メモリセルストリング全体の抵抗値を電圧または電流の測定値から判定する。メモリセルを第１の状態に書き込んだ後、全体の抵抗値が変化しなかった場合、そのメモリセルは第１の状態になる前も第１の状態であったことになる。メモリセルを第１の状態に書き込んだ後、メモリセルストリング全体の抵抗値が変化した場合、そのメモリセルは第１の状態になる前は第２の状態であったことになる。その場合、そのメモリセルの状態は第２の状態に戻される。
【００１１】
他の実施形態において、ＭＲＡＭデバイスは、メモリセルのアレイと、メモリセルの抵抗状態を確実に検出する回路とを有する。本明細書に記載されるように、メモリセルのアレイは複数のメモリセルストリングに分割される。メモリセルストリング内の１つのメモリセルを読み出すためには、そのメモリセルに書込みセンス電流を加える前後に、メモリセルストリング全体の抵抗値を電圧または電流の測定値から判定する。書込みセンス電流を加えた後、メモリセルストリング全体の抵抗値が変化しなかった場合、そのメモリセルは第１の状態にある。書込みセンス電流を加えた後、メモリセルストリング全体の抵抗値が変化した場合、そのメモリセルは第２の状態にある。
【００１２】
ここで図１を参照する。図１は、メモリセルストリング１２のアレイ１０を含むＭＲＡＭデバイス８の一実施形態を示す。各メモリセルストリングは、図３または図５の実施形態に示すような複数のメモリセルを含む。メモリセルストリング１２は、ｘ方向に延びる行およびｙ方向に延びる列に、行列として配置される。説明を簡単にするために、図面には、比較的少数のメモリセルストリング１２しか描いていない。実際には、任意数のメモリセルストリングを含む任意サイズのアレイを使用することができる。各メモリセルストリングは、２以上の任意数のメモリセルを含む。
【００１３】
ワード線１４として機能するトレースが、メモリセルアレイ１０の一方の側の面内をｘ方向に延びる。図１に示すワード線１４は、メモリセルストリング１２内の各メモリセルについてのワード線を１本のワード線で表している。ビット線１６として機能するトレースが、メモリセルアレイ１０の反対側の面内をｙ方向に延びる。メモリセルストリング１２内の各メモリセルは、ワード線１４とビット線１６の交点に配置される。
【００１４】
メモリセルが、何らかの特定タイプのデバイスに限定されることはない。たとえばメモリセルは、スピン依存トンネル（「ＳＤＴ」）接合デバイスであってもよい。
【００１５】
次に図２ａおよび図２ｂを参照する。ＳＤＴ接合デバイスはピン止め層５２を含む。自由層５０およびピン止め層５２は、絶縁性トンネル障壁５１によって互いに分離される。絶縁性トンネル障壁５１により、自由層５０とピン止め層５２との間に量子力学的トンネル現象を発生させることが可能になる。トンネル現象は電子スピンに依存し、ＳＤＴ接合デバイスの抵抗値は、自由層５０およびピン止め層５２の磁化の相対的向きの関数になる。たとえば、自由層５０およびピン止め層５２の磁化の向きが平行である場合、ＳＤＴ接合デバイスの抵抗値は第１の値Ｒになり、それらの磁化の向きが反平行である場合、ＳＤＴ接合デバイスの抵抗値は第２の値（Ｒ＋ΔＲ）になる。
【００１６】
図１に戻ると、ＭＲＡＭデバイス８は行デコード回路１８をさらに含む。書込み処理の際、行デコード回路１８は、選択されたワード線１４に書込み電流を加え、メモリセルを所望の状態に書き込む。一実施形態によれば、読出し処理の際、行デコード回路１８は、選択されたワード線１４に書込み電流を加えて、メモリセルを既知の状態に書き込んだ後、選択されたワード線１４に書込み電流を加えて、そのメモリセルを以前の状態に書き込む。図９ａ〜図９ｄ、図１０および図１１に関して以下で説明する他の実施形態では、読出し処理の際に、行デコード回路１８が、選択されたワード線１４に書込みセンス電流を加えて、メモリセルの基準層を既知の状態に設定する場合がある。
【００１７】
ＭＲＡＭデバイス８は列デコード回路２０をさらに含む。書込み処理の際、列デコード回路２０は、選択されたビット線１６に書込み電流を加える。読出し処理の際、列デコード回路２０は、メモリセルストリング１２を選択し、そのメモリセルストリング１２をステアリング回路２４を用いて検出回路２６に接続する。図９ａ〜図９ｄ、図１０および図１１に関して以下で説明する他の実施形態では、読出し処理の際に、列デコード回路２０が、選択されたビット線１６に書込みセンス電流を加える場合がある。
【００１８】
ＭＲＡＭデバイス８は、読出し処理の際に選択されたメモリセルの抵抗値を検出するための読出し回路２２と、書込み処理の際に選択されたメモリセルの磁化の向きを設定するための書込み回路（図示せず）とをさらに含む。
【００１９】
読出し回路２２は、複数のステアリング回路２４および検出回路２６を含む。各ステアリング回路２４には、複数のビット線１６が接続される。各ステアリング回路２４は、選択されたビット線１６に書込み電流源を接続し、選択されたメモリセルストリング１２を検出回路２６に接続する１組のスイッチを含む。検出回路２６の出力はデータレジスタ３０に供給され、データレジスタ３０はＭＲＡＭデバイス８のＩ／Ｏパッド３２に接続される。ＭＲＡＭデバイス８が複数階層のメモリセルアレイ（たとえば図７を参照）を有する場合、他の階層からのビット線１６およびメモリセルストリング１２も多重化して検出回路２６に接続する場合がある。
【００２０】
制御回路３４は、行デコード回路１８、列デコード回路２０および読出し回路２２などへ送信されるタイミング信号等の制御信号を生成する。
【００２１】
図３はメモリセルストリング１２の一実施形態を示す。メモリセルストリング１２は、抵抗器として表されるような、直列に接続されたメモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄを含む。ワード線１４ａ、１４ｂ、１４ｃおよび１４ｄは、ビット線１６とともに、メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄの書き込みにそれぞれ使用される。
【００２２】
メモリセルストリング１２の一端には電流源７２が接続され、メモリセルストリング１２の他端は接地される。電流源７２はメモリセルストリング１２に定電流を供給するように構成される。電流源７２は、行デコード回路１８、列デコード回路２０および／または制御回路３４から受信した制御信号に応答して、メモリセルストリング１２に定電流を供給する。詳しくは、電流源７２は、読出し処理に応答してメモリセルストリング１２に電流を供給し、メモリセル７０ａ、７０ｂ、７０ｃおよび／または７０ｄのうちの１以上のメモリセルを読み出しできるようにする。
【００２３】
電圧検出回路７４は、電流源７２とメモリセル７０ａとの間の部分で、メモリセルストリング１２に接続される。電圧検出回路７４は、電流源７２からメモリセルストリング１２に電流が供給されるのに応答して、メモリセルストリング１２両端の電圧を測定するように構成される。電圧検出回路７４は、検出回路２６の一部に含めてもよい。
【００２４】
図４は、図３に示す実施形態のメモリセルストリング１２においてメモリセルを読み出す方法の一実施形態を示すフロー図である。図４のブロック４０２に示すように、電流源７２によりメモリセルストリング１２に定電流を加える。ブロック４０４に示すように、電圧検出回路７４によりメモリセルストリング１２両端の第１の電圧を測定する。
【００２５】
ブロック４０６に示すように、メモリセルストリング１２内の選択されたメモリセル、たとえばメモリセル７０ｂを、第１の状態に書き込む。一実施形態において、第１の状態は論理レベル「１」を示す反平行状態である。他の実施形態において、第１の状態は論理レベル「０」を示す平行状態にしてもよい。
【００２６】
ブロック４０８に示すように、電圧検出回路７４によりメモリセルストリング１２両端の第２の電圧を測定する。この第２の電圧は、選択されたメモリセル、たとえばメモリセル７０ｂが第１の状態に書き込まれた後で測定する。
【００２７】
ブロック４１０に示すように、検出回路２６により、第１の電圧が第２の電圧と異なるか否かを判定する。第１の電圧が第２の電圧と異ならない場合、ブロック４１２に示すように、選択されたメモリセル、たとえばメモリセル７０ｂから第１の状態に関連する第１の論理レベルを読み出す。第１の電圧が第２の電圧とは異なる場合、ブロック４１４に示すように、選択されたメモリセル、たとえばメモリセル７０ｂから第２の状態に関連する第２の論理レベルを読み出す。さらに、ブロック４１６に示すように、選択されたメモリセル、たとえばメモリセル７０ｂを第２の状態に書き込む。
【００２８】
検出回路２６は、「１」または「０」をレジスタ３０に記憶し、それをＩ／Ｏパッド３２へ供給させることにより、選択されたメモリセルから第１の状態または第２の状態が読み出されるようにする。
【００２９】
上記のように、メモリセル両端では、平行状態であるか反平行状態であるかに応じて異なる抵抗値が測定される。定電流をメモリセルストリング１２に供給しているので、メモリセルストリング１２両端の電圧を測定することにより、メモリセルストリング１２全体の抵抗値、すなわちメモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄの抵抗値の和を推定することができる。ブロック４０４で第１の電圧を測定した後、選択されたメモリセルを既知の状態、たとえば反平行の状態に書込み、メモリセルストリング１２両端の電圧が変化したか否かを判定することにより、その選択されたメモリセルの状態を判定する。ブロック４０８で第２の電圧の測定値を得たときに、その電圧が変化していた場合、選択されたメモリセルは、既知の状態に書き込まれる前は、その既知の状態とは異なる状態、たとえば平行状態であったことになる。ブロック４０８で第２の電圧の測定値を得たときに、その電圧が変化していなかった場合、選択されたメモリセルは、ブロック４０６で既知の状態に書き込まれる前も既知の状態、たとえば反平行状態であったことになる。言い換えれば、書込みによってメモリセルストリング１２両端の電圧が変化しなかった場合、選択されたメモリセルの状態も変化しなかったことになる。
【００３０】
選択されたメモリセルの状態がブロック４０６での書込みによって変化した場合、ブロック４１６に示すように、そのメモリセルは元の状態に再書込みされる。選択されたメモリセルの状態がブロック４０６での書込みによって変化しなかった場合、そのメモリセルは元の状態のままなので、再書込みする必要はない。
【００３１】
電圧検出回路７４は、メモリセルストリング１２両端の電圧の変化を様々な方法で検出することができる。たとえば、電圧検出回路７４は、第１の電圧を測定して記憶し、第２の電圧を測定し、第２の電圧を記憶された第１の電圧と比較する場合がある。あるいは電圧検出回路７４は、メモリセルストリング１２両端の電圧を絶えず監視していて、選択されたメモリセルが既知の状態に書き込まれるのに応答して、その電圧に変化が生じたか否かを検出する場合がある。
【００３２】
制御回路３４は、適当なタイミング信号を行デコード回路１８、列デコード回路２０、読出し回路２２、検出回路２６および電圧検出回路７４に供給し、図４に示す方法の各機能を実行させる。
【００３３】
今説明した方法を用いると、メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄのうちのいずれか１つを読み出すことができる。図３のメモリセルストリングには４つのメモリセルしか描かれていないが、メモリセルストリングは、直列に接続された４以外の数のメモリセルを含む場合もある。
【００３４】
図５は、メモリセルストリング１２の他の実施形態を示す。メモリセルストリング１２は、抵抗器として表されるような、並列に接続されたメモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄを含む。ワード線１４ａ、１４ｂ、１４ｃおよび１４ｄは、ビット線１６とともに、メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄの書込みにそれぞれ使用される。
【００３５】
各メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄの一端には電圧源９２が接続され、各メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄの他端は接地される。電圧源９２は、メモリセルストリング１２に定電圧を加えるように構成される。電圧源９２は、行デコード回路１８、列デコード回路２０および／または制御回路３４から受信した制御信号に応答して、メモリセルストリング１２に定電圧を加える。詳しくは、電圧原９２は、読出し処理に応答してメモリセルストリング１２に電圧を加え、メモリセル７０ａ、７０ｂ、７０ｃおよび／または７０ｄのうちの１以上のメモリセルを読み出しできるようにする。
【００３６】
電流検出回路９４は、メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄの端部と接地部分との間の部分で、メモリセルストリング１２に接続される。電流検出回路９４は、電圧源９２からメモリセルストリング１２に電圧が印加されるのに応答して、メモリセルストリング１２を流れる電流を測定するように構成される。電流検出回路９４は、検出回路２６の一部に含めてもよい。
【００３７】
図６は、図５に示す実施形態のメモリセルストリング１２においてメモリセルを読み出す方法の一実施形態を示すフロー図である。ブロック６０２に示すように、電圧源９２によりメモリセルストリング１２に定電圧を加える。ブロック６０４に示すように、電流検出回路９４によりメモリセルストリング１２を流れる第１の電流を測定する。
【００３８】
ブロック６０６に示すように、メモリセルストリング１２内の選択されたメモリセル、たとえばメモリセル７０ｃを、第１の状態に書き込む。図４で説明した方法と同様に、一実施形態において、第１の状態は論理レベル「１」を示す反平行状態である。他の実施形態において、第１の状態は論理レベル「０」を示す平行状態にしてもよい。
【００３９】
ブロック６０８に示すように、電流検出回路９４によりメモリセルストリング１２を流れる第２の電流を測定する。この第２の電流は、選択されたメモリセル、たとえばメモリセル７０ｃが第１の状態に書き込まれた後で測定する。
【００４０】
ブロック６１０に示すように、検出回路２６により、第１の電流が第２の電流と異なるか否かを判定する。第１の電流が第２の電流と異ならない場合、ブロック６１２に示すように、選択されたメモリセル、たとえばメモリセル７０ｃから第１の状態に関連する第１の論理レベルを読み出す。第１の電流が第２の電流とは異なる場合、ブロック６１４に示すように、選択されたメモリセル、たとえばメモリセル７０ｃから第２の状態に関連する第２の論理レベルを読み出す。さらに、ブロック６１６に示すように、選択されたメモリセル、たとえばメモリセル７０ｃを第２の状態に書き込む。
【００４１】
検出回路２６は、「１」または「０」をレジスタ３０に記憶し、それをＩ／Ｏパッド３２へ供給させることにより、選択されたメモリセルから第１の状態または第２の状態が読み出されるようにする。
【００４２】
図５の実施形態では定電圧をメモリセルストリング１２に印加しているので、メモリセルストリング１２を流れる電流を測定することにより、メモリセルストリング１２全体の抵抗値を推定することができる。ブロック６０４で第１の電流を測定した後、選択されたメモリセルを既知の状態、たとえば反平行の状態に書込み、メモリセルストリング１２を流れる電流が変化したか否かを検査することにより、その選択されたメモリセルの状態を判定する。ブロック６０８で第２の電流の測定値を得たとき、その電流が変化していた場合、選択されたメモリセルは、既知の状態に書き込まれる前は、その既知の状態とは異なる状態、すなわち平行状態であったことになる。ブロック６０８で第２の電流の測定値を得たとき、その電流が変化していなかった場合、選択されたメモリセルは、ブロック６０６で既知の状態に書き込まれる前も既知の状態、すなわち反平行状態であったことになる。言い換えれば、書込みによって電流が変化しなかった場合、選択されたメモリセルの状態も変化しなかったことになる。
【００４３】
選択されたメモリセルの状態がブロック６０６での書込みによって変化した場合、ブロック６１６に示すように、そのメモリセルは元の状態に再書込みされる。選択されたメモリセルの状態がブロック６０６での書込みによって変化しなかった場合、そのメモリセルは元の状態のままなので、再書込みする必要はない。
【００４４】
電流検出回路９４は、メモリセルストリング１２を流れる電流の変化を様々な方法で検出することができる。たとえば、電流検出回路９４は、第１の電流を測定して記憶し、第２の電流を測定し、第２の電流を記憶された第１の電流と比較する場合がある。あるいは電流検出回路９４は、メモリセルストリング１２を流れる電流を常に監視していて、選択されたメモリセルが既知の状態に書き込まれるのに応答して、その電流に変化が生じたか否かを検出する場合がある。
【００４５】
制御回路３４は、適当なタイミング信号を行デコード回路１８、列デコード回路２０、読出し回路２２、検出回路２６および電流検出回路９４に供給し、図６に示す方法の各機能を実行させる。
【００４６】
図６を参照して説明した方法を用いると、メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄのうちのいずれか１つを読み出すことができる。図５のメモリセルストリングには４つのメモリセルしか描かれていないが、メモリセルストリングは、並列に接続された４以外の数のメモリセルを含む場合もある。
【００４７】
次に図７を参照する。図７は、複数階層のＭＲＡＭチップ７００の一実施形態を示す。ＭＲＡＭチップ７００は、Ｚ個のメモリセル階層すなわちメモリセル面を含み、それらが基板上にｚ方向に積み重ねられている。個数Ｚは正の整数（ただしＺ＞１）である。メモリセル階層７０２間は、二酸化シリコンのような絶縁性物資（図示せず）によって分離することができる。読出し回路および書込み回路は基板７０４上に形成することができる。読出し回路および書込み回路は、読出しまたは書込みを行なう対象となる階層を選択するためのマルチプレクサをさらに含む場合がある。
【００４８】
このように、読出し処理の際にメモリセルの抵抗状態を検出することが可能なＭＲＡＭバイスを開示した。本明細書に記載したＭＲＡＭデバイスは、様々な用途に使用することができる。図８は、１以上のＭＲＡＭチップ７００を利用した一般的応用形態の例である。この一般的応用形態は、ＭＲＡＭ記憶モジュール８５２と、インターフェースモジュール８５４と、プロセッサ８５６とを含む装置８５０として実施される。ＭＲＡＭ記憶モジュール８５２は、不揮発性記憶装置として１以上のＭＲＡＭチップ７００を含む。インターフェースモジュール８５４は、プロセッサ８５６とＭＲＡＭ記憶モジュール８５２との間のインターフェースとして機能する。装置８５０は、他のタイプおよび／または他の階層数のメモリを含んでもよい。
【００４９】
ノートブックコンピュータやパーソナルコンピュータのような装置８５０の場合、ＭＲＡＭ記憶モジュール８５２は複数のＭＲＡＭチップ７００を含み、インターフェースモジュール８５４はＩＤＥやＳＣＳＩなどのインターフェースを含む場合がある。サーバのような装置８５０の場合、ＭＲＡＭ記憶モジュール８５２はさらに多くのＭＲＡＭチップ７００を含み、インターフェースモジュール８５４はファイバチャネルやＳＣＳＩなどのインターフェースを含む場合がある。それらのＭＲＡＭ記憶モジュール８５２は、ハードディスクのような従来の不揮発性記憶装置の代用または補助として使用される。
【００５０】
デジタルカメラのような装置８５０の場合、ＭＲＡＭ記憶モジュール８５２は比較的少数のＭＲＡＭチップ７００を含み、インターフェースモジュール８５４はカメラインターフェースを含む場合がある。そのようなＭＲＡＭ記憶モジュール８５２によれば、デジタルカメラ内にデジタル画像を不揮発性記憶することが可能になる。
【００５１】
図９ａ〜図９ｄは、軟基準層９０２を有するＭＲＡＭメモリセルの一実施形態を示す図である。図９ａ〜図９ｄに示すＭＲＡＭメモリセルは、絶縁性トンネル障壁９０１によって互いに分離されたデータ層９００および軟基準層９０２を含むＳＤＴ接合デバイスである。絶縁性トンネル障壁９０１により、データ層９００と軟基準層９０２との間に量子力学的トンネル現象を発生させることが可能になる。トンネル現象は電子スピンに依存し、ＳＤＴ接合デバイスの抵抗値は、データ層９００および軟基準層９０２の磁化の相対的向きの関数になる。たとえば、データ層９００および軟基準層９０２の磁化の向きが平行である場合、ＳＤＴ接合デバイスの抵抗値は第１の値Ｒになり、それらの磁化の向きが反平行である場合、ＳＴＤ接合デバイスの抵抗値は第２の値（Ｒ＋ΔＲ）になる。
【００５２】
データ層９００および軟基準層９０２はいずれも、図２を参照して上で説明した自由層５０に類似した自由層を含む。したがって、ワード線１４およびビット線１６に電流を加えることにより、データ層９００および軟基準層９０２の磁化の向きは、いずれも変更することができる。図９ａ〜図９ｄのメモリセルに対する書込みは、ワード線１４およびビット線１６に書込み電流を加え、データ層９００および軟基準層９０２の磁化の向きを選択された向きに設定することによって行なわれる。メモリセルに書込みを行うと、データ層９００および軟基準層９０２の磁化の向きは、いずれも同じ向きになる。書込み電流を除去した後、データ層９００から軟基準層９０２への磁気結合により、軟基準層９０２の磁化の向きは反転し、データ層９００の磁化の向きに対して反平行の向きになる。このように、メモリセルは、最も低いエネルギー状態になろうとして、まず反平行状態になる。
【００５３】
書き込みを行なった後、ワード線１４を用いて書込みセンス電流を加え、軟基準層９０２の磁化の向きを既知の向きに設定することにより、メモリセルを読み出すことができる。実施形態によっては、書込みセンス電流ビット線１６に加えるとともに、さらに書込みセンス電流をワード線１４に加えて、軟基準層９０２の磁化の向きを既知の向きに設定する場合がある。書込みセンス電流は、軟基準層９０２の磁化の向きを設定するのには十分な大きさであるが、データ層９００の磁化の向きを設定するのには不十分な大きさ、すなわちデータ層９００の磁化の向きを設定するのに必要とされる閾値よりは小さい値の電流から構成される。言い換えれば、書込みセンス電流は、軟基準層９０２の状態を変更することはあっても、データ層９００の状態を変更することはない。軟基準層の磁化の向きを既知の向きに設定した後、メモリセルは、平行状態または反平行状態のいずれかになる。
【００５４】
図９ａは、第１の状態に書き込まれた後のメモリセルを示す。メモリセルの上下にある矢印は、データ層９００および軟基準層９０２の磁化の向きをそれぞれ示している。第１の状態は、データ層９００の磁化の向きが図９ａに描かれているように右向きである状態として定義される。上で述べたように、メモリセルは、最も低いエネルギー状態になろうとして、反平行状態になっている。
【００５５】
図９ｂは、メモリセルからの第１の状態の読み出し処理を示す。メモリセルに書込みセンス電流を加えて、軟基準層９０２を図９ｂに右向きの破線矢印で描かれているような既知の状態に、すなわち既知の磁化の向きに設定する。図９ｂにおいて、軟基準層に設定する既知の磁化の向きは、データ層９００の磁化の向きと同じ向き、すなわち第１の状態と同じ向きである。したがって、書込みセンス電流を加えるのに応じて、メモリセルは平行状態になる。
【００５６】
図９ｃは、第２の状態に書き込まれた後のメモリセルを示す。メモリセルの上下にある矢印は、データ層９００および軟基準層９０２の磁化の向きをそれぞれ示している。第２の状態は、データ層９００の磁化の向きが図９ｃに描かれているように左向きである状態として定義される。上で述べたように、メモリセルは、最も低いエネルギー状態になろうとして、反平行状態になっている。
【００５７】
図９ｄは、メモリセルからの第２の状態の読み出し処理を示す。メモリセルに書込みセンス電流を加えて、軟基準層９０２を図９ｂと同様に図９ｄに右向きの破線矢印で描かれているような既知の状態に、すなわち既知の磁化の向きに設定する。図９ｄにおいて軟基準層に設定する既知の磁化の向きは、データ層９００の磁化の向きとは逆の向き、すなわち第２の状態とは反対の向きである。したがって、書込みセンス電流を加えるのに応答して、メモリセルは反平行状態になる。
【００５８】
図１０は、図３に示す実施形態のメモリセルストリング１２においてメモリセルを読み出す方法の一実施形態を示すフロー図である。図１０の実施形態では、各メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄが、図９ａ〜図９ｄを参照して上で説明したような軟基準層９０２を有する。
【００５９】
図１０では、ブロック１００２に示すように、電流源７２によりメモリセルストリング１２に定電流を加える。ブロック１００４に示すように、メモリセルストリング１２両端の第１の電圧を電圧検出回路７４によって測定する。
【００６０】
ブロック１００６に示すように、メモリセルストリング１２の選択されたメモリセル、たとえば７０ｂに書込みセンス電流を加える。書込みセンス電流は、選択されたメモリセルを通るワード線１４（たとえばメモリセル７０ｂの場合、ワード線１４ｂ）に加えられる電流からなる。書込みセンス電流の大きさは、選択されたメモリセルの軟基準層９０２を既知の状態に、すなわち既知の磁化の向きに設定するのには十分であるが、選択されたメモリセルのデータ層９００の状態が変化するレベル、すなわち選択されたメモリセルが書き込まれるレベルよりは小さい大きさである。実施形態によっては、書込みセンス電流は、選択されたメモリセルを通るビット線１６に加えられる電流をさらに含む場合がある。
【００６１】
ブロック１００８に示すように、メモリセルストリング１２両端の第２の電圧を電圧検出回路７４によって測定する。この第２の電圧は、選択されたメモリセル、たとえばメモリセル７０ｂに書込みセンス電流を加えた後で測定する。
【００６２】
ブロック１０１０に示すように、検出回路２６により、第１の電圧が第２の電圧と異なるか否かを判定する。第１の電圧が第２の電圧と異ならない場合、ブロック１０１２に示すように、選択されたメモリセル、たとえばメモリセル７０ｂから第１の状態に関連する第１の論理レベルを読み出す。第１の電圧が第２の電圧とは異なる場合、ブロック１０１４に示すように、選択されたメモリセル、たとえばメモリセル７０ｂから第２の状態に関連する第２の論理レベルを読み出す。
【００６３】
検出回路２６は、「１」または「０」をレジスタ３０に記憶し、それをＩ／Ｏパッド３２へ供給させることにより、選択されたメモリセルから第１の状態または第２の状態が読み出されるようにする。
【００６４】
上記のように、メモリセルの両端では、平行状態であるか反平行状態であるかに応じて異なる抵抗値が測定される。定電流をメモリセルストリング１２に供給しているので、メモリセルストリング１２両端の電圧を測定することにより、メモリセルストリング１２全体の抵抗値、すなわちメモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄの抵抗値の和を推定することができる。軟基準層９０２を有するメモリセルの場合、メモリセルは、書込みによってまず既知の状態になる。すなわちデータ層９００および軟基準層９０２が反平行の状態になる。したがって、ブロック１００４に記載したように第１の電圧を測定し、読み出しの際に選択されるメモリセルを含むメモリセルストリング中の各メモリセルが反平行状態であることを知ることができる。
【００６５】
ブロック１００６および１００８に示すように、第１の電圧を測定した後、選択されたメモリセルに書込みセンス電流を加えて軟基準層９０２の磁化の向きを既知の向きに設定し、第２の電圧を測定する。ブロック１００８で第２の電圧の測定値を得たときに、その電圧が変化していなかった場合、メモリセルストリング全体の抵抗値は変化しなかったことになる。したがって、選択されたメモリセルのデータ層９００の磁化の向きは、書込みセンス電流によって設定された軟基準層９０２の既知の磁化の向きに対して反平行の向きである。データ層９００の磁化の向きがこの向きであること、すなわち軟基準層９０２の既知の磁化の向きに対して反平行な向きであることは、選択されたメモリセルが第１の状態であることを含む。
【００６６】
ブロック１００８で第２の電圧の測定値を得たときに、その電圧が変化していた場合、メモリセルストリング全体の抵抗値も変化したことになる。したがって、選択されたメモリセルのデータ層９００の磁化の向きは、書込みセンス電流によって設定された軟基準層９０２の既知の磁化の方向に対して平行な向きである。データ層９００の磁化の向きがこの向きであること、すなわち軟基準層９０２の既知の磁化の方向に対して平行な向きであることは、選択されたメモリセルが第２の状態であることを含む。
【００６７】
選択されたメモリセルに書込みセンス電流を加えても、選択されたメモリセルのデータ層９００の状態は変化しなかったので、選択されたメモリセルを元の状態に再書込みする必要はない。
【００６８】
電圧検出回路７４は、メモリセルストリング１２両端の電圧の変化を様々な方法で検出することができる。たとえば、電圧検出回路７４は、第１の電圧を測定して記憶し、第２の電圧を測定し、第２の電圧を記憶された第１の電圧と比較する場合がある。あるいは電圧検出回路７４は、メモリセルストリング１２両端の電圧を絶えず監視していて、選択されたメモリセルに書込みセンス電流が加えられるのに応答して、その電圧に変化が生じたか否かを検出する場合がある。
【００６９】
制御回路３４は、適当なタイミング信号を行デコード回路１８、列デコード回路２０、読出し回路２２、検出回路２６および電圧検出回路７４に供給して、図１０に示す方法の各機能を実行させる。
【００７０】
今説明した方法を用いると、メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄのうちのいずれか１つを読み出すことができる。図３のメモリセルストリングには４つのメモリセルしか描かれていないが、メモリセルストリングは、直列に接続された４以外の数のメモリセルを含む場合もある。
【００７１】
図１１は、図５に示す実施形態のメモリセルストリング１２においてメモリセルを読み出す方法の一実施形態を示すフロー図である。図１１の実施形態では、各メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄが、図９ａ〜図９ｄを参照して上で説明したような軟基準層９０２を有する。
【００７２】
図１１では、ブロック１１０２に示すように、電圧源９２によりメモリセルストリング１２に定電圧を加える。ブロック１１０４に示すように、電流検出回路９４によりメモリセルストリング１２を流れる第１の電流を測定する。
【００７３】
ブロック１１０６に示すように、メモリセルストリング１２の選択されたメモリセル、たとえばメモリセル７０ｂに書込みセンス電流を加える。書込みセンス電流は、選択されたメモリセルを通るワード線１４（たとえばメモリセル７０ｂの場合、ワード線１４ｂ）に加えられる電流からなる。書込みセンス電流の大きさは、選択されたメモリセルの軟基準層９０２を既知の状態に、すなわち既知の磁化の方向に設定するのには十分であるが、選択されたメモリセルのデータ層９００の状態が変化するレベル、すなわち選択されたメモリセルが書き込まれるレベルよりは小さい大きさである。実施形態によっては、書込みセンス電流は、選択されたメモリセルを通るビット線１６に加えられる電流をさらに含む場合がある。
【００７４】
ブロック１１０８に示すように、メモリセルストリング１２両端の第２の電圧を電流検出回路９４によって測定する。この第２の電圧は、選択されたメモリセル、たとえばメモリセル７０ｃに書込みセンス電流を加えた後で測定する。
【００７５】
ブロック１１１０に示すように、検出回路２６により、第１の電流が第２の電流と異なるか否かを判定する。第１の電流が第２の電流と異ならない場合、ブロック１１１２に示すように、選択されたメモリセル、たとえばメモリセル７０ｃから第１の状態に関連する第１の論理レベルを読み出す。第１の電流が第２の電流とは異なる場合、ブロック１１１４に示すように、選択されたメモリセル、たとえばメモリセル７０ｃから第２の状態に関連付する第２の論理レベルを読み出す。
【００７６】
検出回路２６は、「１」または「０」をレジスタ３０に記憶し、それをＩ／Ｏパッド３２へ供給させることにより、選択されたメモリセルから第１の状態または第２の状態が読み出されるようにする。
【００７７】
上記のように、メモリセルの両端では、平行状態であるか反平行状態であるかに応じて異なる抵抗が測定される。図５の実施形態では、定電圧をメモリセルストリング１２に供給しているので、メモリストリング１２を流れる電流を測定することにより、メモリセルストリング１２全体の抵抗値、すなわちメモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄの抵抗値の和を推定することができる。軟基準層９０２を有するメモリセルの場合、メモリセルは、書込みによってまず既知の状態になる。すなわちデータ層９００および軟基準層９０２が反平行の状態になる。したがって、ブロック１１０４に記載したように第１の電流を測定し、読み出しの際に選択されるメモリセルを含むメモリセルストリング中の各メモリセルが反平行状態であることを知ることができる。
【００７８】
ブロック１１０６および１１０８に示すように、第１の電流を測定した後、選択されたメモリセルに書込みセンス電流を加えて軟基準層９０２の磁化の向きを既知の向きに設定し、第２の電圧を測定する。ブロック１１０８で第２の電圧の測定値を得たときに、その電圧が変化していなかった場合、メモリセルストリング全体の抵抗値は変化しなかったことになる。したがって、選択されたメモリセルのデータ層９００の磁化の方向は、書込みセンス電流によって設定された軟基準層９０２の既知の磁化の方向に対して反平行の向きである。データ層９００の磁化の向きがこの向きであること、すなわち軟基準層９０２の既知の磁化の向きに対して反平行な向きであることは、選択されたメモリセルが第１の状態であることを含む。
【００７９】
ブロック１１０８で第２の電流の測定値を得たときに、その電流が変化していた場合、メモリセルストリング全体の抵抗値も変化したことになる。したがって、選択されたメモリセルのデータ層９００の磁化の向きは、書込みセンス電流によって設定された軟基準層９０２の既知の磁化の向きに対して平行な向きである。データ層９００の磁化の向きがこの向きであること、すなわち軟基準層９０２の既知の磁化の方向に対して平行な向きであることは、選択されたメモリセルが第２の状態であることを含む。
【００８０】
選択されたメモリセルに書込みセンス電流を加えても、選択されたメモリセルのデータ層９００の状態は変化しなかったので、選択されたメモリセルを元の状態に再書込みする必要はない。
【００８１】
電流検出回路９４は、メモリセルストリング１２を流れる電流の変化を様々な方法で検出することができる。たとえば、電流検出回路９４は、第１の電流を測定して記憶し、第２の電流を測定し、第２の電流を記憶された第１の電流と比較する場合がある。あるいは電流検出回路９４は、メモリセルストリング１２を流れる電流を絶えず監視していて、選択されたメモリセルが既知の状態に書き込まれるのに応答して、その電流に変化が生じたか否かを検出する場合がある。
【００８２】
制御回路３４は、適当なタイミング信号を行デコード回路１８、列デコード回路２０、読出し回路２２、検出回路２６および電流検出回路９４に供給して、図１１に示す方法の各機能を実行させる。
【００８３】
図６を参照して説明した方法を用いると、メモリセル７０ａ、７０ｂ、７０ｃおよび７０ｄのうちの１つを読み出すことができる。図５のメモリセルストリングには４つのメモリセルしか描かれていないが、メモリセルストリングは、並列に接続された４以外の数のメモリセルを含む場合もある。
【００８４】
上記のような実施形態のＭＲＡＭデバイスは、他のＭＲＡＭデバイスに比べて優れた利点を有する。たとえば、追加的な構成要素を含む他のＭＲＡＭデバイスよりも、メモリセルの密度を高くすることができる。密度を高めると、所与の記憶容量当たりのコストが削減される。また、本明細書に記載したメモリセルストリングは、従来のＭＲＡＭデバイスに比べて、電気回路の分離も良い。分離を改善することにより、メモリセルストリング内のメモリセルの状態の検出の信頼性が向上する。
【００８５】
本発明のメモリデバイスが、上で図示説明した特定の実施形態に限定されることはない。たとえば、ＭＲＡＭデバイスは、スピン依存トンネルデバイスの使用に限定されることはない。使用可能な他のタイプのデバイスとしては、限定はしないが、例えば巨大磁気抵抗（「ＧＭＲ」）デバイスがある。
【００８６】
本発明のＭＲＡＭデバイスは、行がｘ軸方向に延び、列がｙ軸方向に延びるものとして説明されている。しかしながら、行と列は入れ替えることもできる。
【００８７】
本発明のメモリデバイスはＭＲＡＭセルに限定されない。本メモリデバイスは、任意のタイプのメモリセルを抵抗性クロスポイントアレイとして含むことができる。
【図面の簡単な説明】
【００８８】
【図１】メモリセルストリングを含むデータ記憶装置の一実施形態を示す図である。
【図２ａ】平行な磁化の向きのＭＲＡＭメモリセルの一実施形態を示す図である。
【図２ｂ】反平行な磁化の向きのＭＲＡＭメモリセルの一実施形態を示す図である。
【図３】第１のメモリセルストリングの一実施形態を示す図である。
【図４】メモリセルストリング内のメモリセルを読み出すための第１の方法の一実施形態を示すフロー図である。
【図５】第２のメモリセルストリングの一実施形態を示す図である。
【図６】メモリセルストリング内のメモリセルを読み出すための第２の方法の一実施形態を示すフロー図である。
【図７】複数の階層を有するＭＲＡＭデバイスの一実施形態を示す図である。
【図８】１以上のＭＲＡＭデバイスを含むシステムの一実施形態を示す図である。
【図９ａ】第１の状態にあるＭＲＡＭメモリセルの一実施形態を示す図である。
【図９ｂ】図９ａに示したＭＲＡＭメモリセルに書込みセンス電流を加えたところを示す第１の図である。
【図９ｃ】第２の状態にあるＭＲＡＭメモリセルの一実施形態を示す図である。
【図９ｄ】図９ｃに示したＭＲＡＭメモリセルに書込みセンス電流を加えたところを示す第１の図である。
【図１０】メモリセルストリング内のメモリセルを読み出すための第３の方法の一実施形態を示すフロー図である。
【図１１】メモリセルストリング内のメモリセルを読み出すための第４の方法の一実施形態を示すフロー図である。
【符号の説明】
【００８９】
８    ＭＲＡＭデバイス
１２  メモリセルストリング
７０ａ〜７０ｄ  メモリセル
９２  電圧源
９４  電流検出回路
【図１】
2005216467.tif 000003
【図２ａ】
2005216467.tif 000004
【図２ｂ】
2005216467.tif 000005
【図３】
2005216467.tif 000006
【図４】
2005216467.tif 000007
【図５】
2005216467.tif 000008
【図６】
2005216467.tif 000009
【図７】
2005216467.tif 000010
【図８】
2005216467.tif 000011
【図９ａ】
2005216467.tif 000012
【図９ｂ】
2005216467.tif 000013
【図９ｃ】
2005216467.tif 000014
【図９ｄ】
2005216467.tif 000015
【図１０】
2005216467.tif 000016
【図１１】
2005216467.tif 000017