(57)【要約】【課題】アライメントマークを含む下層表面の形状のバラツキに起因するアライメントマークの計測誤差を検出する手順を有するアライメント誤差検査方法を提供する。【解決手段】１または複数の凹凸によって構成されるアライメントマークを複数含む成膜パターンによる第１層上に積層された第２層のうち、凹凸の中の特定の凹凸に対向する部分の第２層を除去することにより、特定の凹凸を露出させる手順と、第２層が除去されて露出した凹凸により、露出した凹凸の位置を計測する手順と、第２層を積層した際、露出した凹凸に隣接する露出していない凹凸の位置を推測する手順と、露出していない凹凸の位置に応じて第２層に現れる凹凸の位置を計測する手順と、推測した凹凸の位置計測結果と、第２層に現れる凹凸の位置計測結果とにより、第２層に現れる凹凸の位置と実際のアライメントマークの位置との誤差を検出する手順と、を有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
１または複数の凹凸によって構成されるアライメントマークを複数含む成膜パターンによる第１層上に積層された第２層のうち、全ての上記凹凸の中の特定の凹凸に対向する部分の上記第２層を除去することにより、上記特定の凹凸を露出させる手順と、
露出した上記特定の凹凸の位置を計測する手順と、
上記第２層を積層した際、計測した上記特定の凹凸の位置に基づいて、上記特定の凹凸に隣接する露出していない凹凸の位置を推測する手順と、
上記第２層を積層した際、上記特定の凹凸に隣接する露出していない凹凸に応じて上記第２層に現れる、凹凸の位置を計測する手順と、
上記露出していない凹凸位置の推測結果と、上記第２層に現れる凹凸の位置計測結果とにより、上記第２層に現れる凹凸の位置に基づいて求める上記アライメントマークの位置と実際のアライメントマークの位置との誤差を検出する手順と、
を有することを特徴とするアライメント誤差検査方法。
【請求項２】
上記アライメントマークは複数の凹凸からなり、
上記特定の凹凸を露出させる手順は、特定の上記アライメントマーク中の特定の凹凸を露出させ、
上記第２層に現れる凹凸の位置を計測する手順は、上記特定のアライメントマーク中の露出していない凹凸に応じて上記第２層に現れる凹凸の位置を計測することを特徴とする請求項１に記載のアライメント誤差検査方法。
【請求項３】
上記第２層に現れる凹凸の位置は、該凹凸上に現れる頂部の位置を求めることによって得ることを特徴とする請求項１または２に記載のアライメント誤差検査方法。
【請求項４】
上記特定の凹凸の位置は、該特定の凹凸の個々の凹凸の中心の位置を求めることによって得ることを特徴とする請求項１または２に記載のアライメント誤差検査方法。
【請求項５】
上記第２層に現れる凹凸の位置は、同一視野内において測定した複数の上記第２層に現れる凹凸の位置を平均して算出することを特徴とする請求項２または３に記載のアライメント誤差検査方法。
【請求項６】
上記全ての凹凸のうち、特定の凹凸の位置は、同一視野内において測定した複数の上記特定の凹凸の位置を平均して算出することを特徴とする請求項１または４に記載のアライメント誤差検査方法。
【請求項７】
上記特定のアライメントマーク中の露出した特定の凹凸の位置は、同一視野内において測定した複数の上記特定の凹凸の位置を平均して算出することを特徴とする請求項２または４に記載のアライメント誤差検査方法。
【請求項８】
上記第２層は、上記第１層上にスパッタにより積層されることを特徴とする請求項１、２、または３に記載のアライメント誤差検査方法。
【請求項９】
請求項１〜請求項８のアライメント誤差検査方法を用いて算出した上記誤差のデータベースを作成する手段と、
上記作成された誤差のデータベースを記憶する手段と、
上記第２層上に現れる凹凸の位置を検出する手段と、
上記データベースの値を用いて、検出された上記第２層上に現れる凹凸の位置を補正する値を算出する手段と、
上記補正値を用いて、上記第２層をパターンニングする際の位置合わせを行うアライメント手段と、
を具備したことを特徴とする半導体装置の製造装置。
【請求項１０】
請求項１〜請求項８のアライメント誤差検査方法を用いて算出した上記誤差のデータベースを作成する工程と、
上記作成された誤差のデータベースを記憶する工程と、
上記第２層上に現れる凹凸の位置を検出する工程と、
上記データベースの値を用いて、検出された上記第２層上に現れる凹凸の位置を補正する値を算出する工程と、
上記補正値を用いて、上記第２層をパターンニングする際の位置合わせを行う工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項１１】
１または複数の凹凸によって構成されるアライメントマークを複数含む成膜パターンによる第１層上に積層された第２層のうち、全ての上記凹凸の中の特定の凹凸に対向する部分の上記第２層を除去することにより、上記特定の凹凸が露出されていることを特徴とする半導体装置。
【請求項１２】
上記アライメントマークは複数の凹凸からなり、
特定の上記アライメントマーク中の特定の凹凸が露出されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
請求項１０の半導体装置の製造方法によって製造された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アライメント誤差検査方法、半導体装置の製造装置、半導体装置の製造方法、半導体装置に関する。
【背景技術】
【０００２】
一般に半導体装置に用いられる基板は、例えばガラス又は石英基板上に、所定のパターンを有する半導体薄膜、絶縁性薄膜又は導電性薄膜を積層することによって構成される。層毎に各種膜の成膜工程とフォトリソグラフィ工程を繰り返すことによって、半導体装置に用いられる基板が形成されるのである。
【０００３】
また、これらの各層を積層する工程において、スパッタ法を用いて成膜する方式が一般に知られている。スパッタ法は、膜を形成する粒子の持つエネルギが非常に大きいため、膜の対象物への付着力が強く、広い面積の対象物に均一な厚さの薄膜を容易に形成することができる。
【０００４】
さらに、これらの各層をフォトリソグラフィ工程によってパターニングする場合には、パターンニングのためのマスクの位置合わせを正確に行う必要がある。そこで各層に、マスクの位置合わせのための、アライメントマークが各層の成膜材料によって形成されている。
【０００５】
フォトリソグラフティ工程では、下層に形成されたアライメントマークの位置に基づいて、ステッパ等による露光のためのマスクの位置を補正する、所謂アライメントを行いながら、パターンニングのための露光を行う。
【０００６】
一例を示すと、先ず、例えば複数の凹凸により構成されたアライメントマークを含む下層にスパッタ法を用いて成膜を行い、その後、アライメントマークの複数の凹凸に応じて成膜した層に現れる凹凸の頂部を、例えばＣＣＤにより計測する。
【０００７】
成膜層の凹凸の頂部は、アライメントマークの中心と一致することから、成膜層の頂部を測定することにより、アライメントマークの中心位置を測定することができる。尚、アライメントマークの中心位置の検出は、例えばＣＣＤを用いて、成膜層の凹凸の頂部から５０％の高さにおいて線を引いた場合に、その線とアライメントマーク波形の交点の平均を求めることにより行う等、様々なアルゴリズムにより検出することが可能であるが、以下は、成膜層の凹凸の頂部を測定することにより、アライメントマークの中心位置を検出する手法を例に挙げて説明する。
【０００８】
その後、アライメントマークの中心位置を基準として、マスクの位置合わせを行い、成膜層にパターンニングのための露光が行われる。このように、アライメントマークを用いれば、成膜層の所望の位置に、正確に露光によるパターンニングを行うことができる。
【０００９】
ところが、このような成膜工程及びアライメントを伴う露光においては、スパッタ法を用いて下層に成膜を行う際、下層の表面が歪んでいると、成膜層の表面の形状が歪んでしまう可能性がある。
【００１０】
よって、下層の表面の歪みによりアライメントマークの中心位置と、アライメントマークの凹凸に応じて成膜した層に現れる凹凸の頂部の位置とがずれてしまう。よって、これに気付かずに、成膜層の凹凸の頂部を計測してしまうと、頂部は、基準となるアライメントマークの中心位置からずれているため、成膜層の露光によるパターンニングの位置が、所望の位置からずれてしまうといった問題があった。
【００１１】
このような問題点に鑑み、下層の露光によるパターンニング位置のずれを、その後積層される各層の露光によるパターンニング位置に反映させて、各層のパターンニングを行う露光方法が開示されている（例えば特許文献１参照）。
【００１２】
このような方法を用いれば、各層を積層した後、アライメントマークをその都度計測することなく、下層のパターンを基準として、所望の位置に露光によるパターンニングを行うことができる。
【特許文献１】特開２００１−１７６７６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に開示されているパターンニングの位置合わせを用いた露光方法では、下層のパターン位置を基準として、下層に積層される各層のパターンニング位置を規定するため、各層の所望のパターンニング位置に正確にパターンニングできるか否かが定かではない。
【００１４】
本発明は、これらの事情に鑑みてなされたものであり、アライメントマークを含む下層表面の形状のバラツキに起因するアライメントマークの計測誤差を検出する手順を有するアライメント誤差検査方法、及びそれを用いて所望のパターンニング位置の位置合わせを行う半導体装置の製造装置並びに半導体装置の製造方法、半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために本発明に係るアライメント誤差検査方法は、１または複数の凹凸によって構成されるアライメントマークを複数含む成膜パターンによる第１層上に積層された第２層のうち、全ての上記凹凸の中の特定の凹凸に対向する部分の上記第２層を除去することにより、上記特定の凹凸を露出させる手順と、露出した上記特定の凹凸の位置を計測する手順と、上記第２層を積層した際、計測した上記特定の凹凸の位置に基づいて、上記特定の凹凸に隣接する露出していない凹凸の位置を推測する手順と、上記第２層を積層した際、上記特定の凹凸に隣接する露出していない凹凸に応じて上記第２層に現れる、凹凸の位置を計測する手順と、上記露出していない凹凸位置の推測結果と、上記第２層に現れる凹凸の位置計測結果とにより、上記第２層に現れる凹凸の位置に基づいて求める上記アライメントマークの位置と実際のアライメントマークの位置との誤差を検出する手順と、を有することを特徴とする。
【００１６】
本発明のアライメント誤差検査方法によれば、第２層が除去されて露出した凹凸により、実際のアライメントマークの位置を正確に計測することができることから、上記第２層に現れる凹凸の位置に基づいて求める上記アライメントマークの位置と実際のアライメントマークの位置との誤差を確実に検出することができるという効果を有する。
【００１７】
また、上記アライメントマークは複数の凹凸からなり、上記特定の凹凸を露出させる手順は、特定の上記アライメントマーク中の特定の凹凸を露出させ、上記第２層に現れる凹凸の位置を計測する手順は、上記特定のアライメントマーク中の露出していない凹凸に応じて上記第２層に現れる凹凸の位置を計測することを特徴とする。
【００１８】
本発明のアライメント誤差検査方法によれば、アライメントマークが複数の凹凸から構成されていても、第２層が除去されて露出した特定の上記アライメントマーク中の特定の凹凸により、実際のアライメントマークの位置を正確に計測することができることから、上記第２層に現れる凹凸の位置に基づいて求める上記アライメントマークの位置と実際のアライメントマークの位置との誤差を確実に検出することができるという効果を有する。
【００１９】
さらに、上記第２層に現れる凹凸の位置は、該凹凸上に現れる頂部の位置を求めることによって得ることを特徴とする。
【００２０】
本発明のアライメント誤差検査方法によれば、上記第２層に現れる凹凸の位置を、該凹凸上に現れる頂部の位置を求めることによって得ることにより、確実に上記第２層に現れる凹凸の位置を計測することができるという効果を有する。
【００２１】
また、上記特定の凹凸の位置は、該特定の凹凸の個々の凹凸の中心の位置を求めることによって得ることを特徴とする。
【００２２】
本発明のアライメント誤差検査方法によれば、露出した凹凸の位置を、上記露出した凹凸の個々の凹凸の中心の位置を求めることによって得ることにより、確実に上記露出した凹凸の位置を計測することができるという効果を有する。
【００２３】
さらに、上記第２層に現れる凹凸の位置は、同一視野内において測定した複数の上記第２層に現れる凹凸の位置を平均して算出することを特徴とする。
【００２４】
本発明のアライメント誤差検査方法によれば、第２層に現れる凹凸の位置を、同一視野内において測定した複数の上記第２層に現れる凹凸の位置を平均して算出することにより、精度良く上記第２層に現れる凹凸の位置を計測することができるという効果を有する。
【００２５】
また、上記全ての凹凸のうち、特定の凹凸の位置は、同一視野内において測定した複数の上記特定の凹凸の位置を平均して算出することを特徴とする。
【００２６】
本発明のアライメント誤差検査方法によれば、全ての凹凸のうち、露出した特定の凹凸の位置を、同一視野内において測定した複数の上記特定の凹凸の位置を平均して算出することにより、精度良く上記露出した特定の凹凸の位置を計測することができるという効果を有する。
【００２７】
さらに、上記特定のアライメントマーク中の露出した特定の凹凸の位置は、同一視野内において測定した複数の上記特定の凹凸の位置を平均して算出することを特徴とする。
【００２８】
本発明のアライメント誤差検査方法によれば、特定のアライメントマーク中の露出した特定の凹凸の位置を、同一視野内において測定した複数の上記特定の凹凸の位置を平均して算出することにより、精度良く上記特定の凹凸の位置を計測することができるという効果を有する。
【００２９】
また、上記第２層は、上記第１層上にスパッタにより積層されることを特徴とする。
【００３０】
本発明のアライメント誤差検査方法によれば、第２層は、第１層上にスパッタにより積層されることにより、第２層を容易かつ付着力を強くして第１層上に積層することができるという効果を有する。
【００３１】
本発明に係る半導体装置の製造装置は、請求項１〜請求項８のアライメント誤差検査方法を用いて算出した上記誤差のデータベースを作成する手段と、上記作成された誤差のデータベースを記憶する手段と、上記第２層上に現れる凹凸の位置を検出する手段と、
上記データベースの値を用いて、検出された上記第２層上に現れる凹凸の位置を補正する値を算出する手段と、上記補正値を用いて、上記第２層をパターンニングする際の位置合わせを行うアライメント手段と、を具備したことを特徴とする。
【００３２】
本発明の半導体装置の製造装置によれば、アライメントマークの位置検出誤差をデータベースを用いて補正でき、第２層をパターンニングする際の位置合わせを、精度良く行うことができるという効果を有する。
【００３３】
本発明に係る半導体装置の製造方法は、請求項１〜請求項８のアライメント誤差検査方法を用いて算出した上記誤差のデータベースを作成する工程と、上記作成された誤差のデータベースを記憶する工程と、上記第２層上に現れる凹凸の位置を検出する工程と、
上記データベースの値を用いて、検出された上記第２層上に現れる凹凸の位置を補正する値を算出する工程と、上記補正値を用いて、上記第２層をパターンニングする際の位置合わせを行う工程と、を具備したことを特徴とする。
【００３４】
本発明の半導体装置の製造方法によれば、アライメントマークの位置検出誤差をデータベースを用いて補正でき、第２層をパターンニングする際の位置合わせを精度良く行うことができるという効果を有する。
【００３５】
本発明に係る半導体装置は、１または複数の凹凸によって構成されるアライメントマークを複数含む成膜パターンによる第１層上に積層された第２層のうち、全ての上記凹凸の中の特定の凹凸に対向する部分の上記第２層を除去することにより、上記特定の凹凸が露出されていることを特徴とする。
【００３６】
本発明の半導体装置によれば、アライメントズレなく形成層がパターンニングされた半導体装置を提供することができるという効果を有する。
【００３７】
また、上記アライメントマークは複数の凹凸からなり、特定の上記アライメントマーク中の特定の凹凸が露出されていることを特徴とする。
【００３８】
本発明の半導体装置によれば、アライメントマークが複数の凹凸から構成されていても、アライメントズレなく形成層がパターンニングされた半導体装置を提供することができるという効果を有する。
【００３９】
さらに、本発明に係る半導体装置は、請求項１０の半導体装置の製造方法によって製造される。
【００４０】
本発明の半導体装置によれば、アライメントズレなく形成層がパターンニングされた半導体装置を提供することができるという効果を有する。
【発明を実施するための最良の形態】
【００４１】
以下、図面を参照して本発明の実施の形態を説明する。  
図１は、本発明の一実施の形態を示すアライメント誤差検査方法を示すフローチャート、図２，図１の検査方法の工程図（部分縦断面図）、図３は、図１のアライメント誤差検査方法を示した部分縦断面図、図４は、マザー基板上に半導体装置に用いられる複数のチップを形成し、各チップ毎に露光処理によるパターンニングを行う場合の各チップ上におけるアライメントマークの形成位置、及びアライメントマークの形状を示した図である。
【００４２】
また、図５は、マザー基板上に複数のチップを形成し、４チップ毎に露光処理によるパターンニングを行う場合の４チップ上におけるアライメントマークの形成位置を示した図、図６〜図１０は、マザー基板上にスパッタにより薄膜を積層した際、マザー基板の中心から径方向の外側に向かうに従い、薄膜の表面の形状が歪むことを示した図である。
【００４３】
さらに、図６〜図１０の内、図６は、マザー基板の位置によってマザー基板に積層される薄膜の形状が異なることを模式的に示した図、図７は、マザー基板の中心から径方向の外側に向かうに従い、薄膜の表面の形状が歪むことを示した線図、図８は、図４のマザー基板に薄膜を積層したことを示す平面図、図９は、図８のＩＸ−ＩＸ線に沿う横断面図、図１０は、図８のＸ−Ｘ線に沿う横断面図である。
【００４４】
尚、本実施の形態のアライメント誤差検査方法は、例えばガラス又は石英等のマザー基板上にアライメントマークを含む第１層となる薄膜を積層し、さらに、上記第１層に第２層となる薄膜を積層し、上記第２層となる薄膜を露光によりパターンニングする際、マスクの位置合わせのための上記第１層に形成されたアライメントマークの位置を検出するときのアライメント誤差検査方法を例に挙げて説明する。また、本実施の形態においては、１または複数の凹凸によって構成される複数のアライメントマークは、複数の凹凸により構成されている例を挙げて説明する。
【００４５】
先ず、図２（ａ）、図４に示すように、マザー基板（以下、基板と称す）１上に第１層となる薄膜５を成膜した後、複数の凹凸１０ａにより構成されたアライメントマーク１０を、後述する第２層となる薄膜２０を積層した際、第２層２０を露光によりパターンニングする単位、例えば基板１を構成する各チップ１ａ毎に２つ以上、例えばエッチングにより薄膜５に形成する。よって、アライメントマーク１０を構成する複数の凹凸１０ａは、薄膜５と同一の材料により形成される。
【００４６】
尚、この際、下層となる薄膜５を、４チップ単位でパターンニングする場合は、図５に示すように、４つのチップ１ａに複数の凹凸１０ａから構成されたアライメントマーク１０を２つ以上形成すれば良い。
【００４７】
また、１つのアライメントマーク１０を構成する複数の凹凸１０ａは、図４に示すように、例えば、１つの凹凸の幅が４μｍの凹凸を６つ、幅１００〜１５０μｍ×長さ７０μｍに並べることからラインパターンにより構成される。
【００４８】
基板１上に、複数の凹凸１０ａから構成されたアライメントマーク１０を含む成膜パターンによる第１層となる薄膜５を積層した後、次いで、薄膜５上に第２層となる薄膜２０を成膜する。詳細には、図１に示すように、ステップＳ１において、薄膜５に、例えばＡＬ（アルミ）の薄膜２０を積層する（図２ｂ参照）。
【００４９】
このＡＬの薄膜２０の積層は、図６に示すようにＡＬの薄膜２０を構成する粒子２０Ｒをスパッタ装置５０を用いて薄膜５に成膜することにより行われる。その後、ステップＳ２に移行する。
【００５０】
ステップＳ２では、薄膜５にＡＬの薄膜２０を積層した基板に洗浄を行って、ステップＳ３に移行し、該ステップＳ３では、ＡＬの薄膜２０に、レジスト３０をコーティングして（図２ｃ参照）、ステップＳ４に移行する。
【００５１】
ステップＳ４及び続くステップＳ５では、基板１の中心から径方向の外側に位置するチップ１ａにおける、後述するＣＣＤカメラの同一視野内に観察される１つのアライメントマーク１０を構成する複数の、例えば６個の凹凸１０ａの内、特定の、例えば３個の凹凸１０ａに対向する部分のレジスト３０を露光、現像して除去する（図２ｄ参照）。このことにより、レジスト３０は、上記３個の凹凸１０ａに対向する部分のＡＬの薄膜２０を後述する手法により除去する際のマスクとなる。その後、ステップＳ６に移行する。
【００５２】
ステップＳ６では、レジスト３０を用いて、３個の凹凸１０ａに対向する部分のＡＬの薄膜２０を、エッチングにより除去する（図２ｅ参照）。このことにより、３個の凹凸１０ａは、露出した状態となる。
【００５３】
ここで、３個の凹凸１０ａを露出させるのは、以下の理由によるためである。スパッタにより、薄膜の積層を行った場合、図６に示すように、基板１の中心から径方向の外側に位置する部分にＡＬの薄膜２０を構成する粒子２０Ｒが斜めに成膜されてしまう、所謂ステッパカバレッジにより、基板１の中心から径方向の外側に向かうに従い、ＡＬの薄膜２０の表面に、アライメントマーク１０の複数の凹凸１０ａに応じて、成膜したＡＬの薄膜２０に現れる凹凸の頂部の形状が歪んでしまうといった問題がある。
【００５４】
アライメントマークを構成する複数の凹凸の位置、例えば中心位置の計測は、従来、アライメントマークを構成する複数の凹凸に応じて、アライメントマークに成膜した層に現れる凹凸の頂部の位置を、例えばＣＣＤにより観察し、得られた出力波形から計測される。成膜層の凹凸の頂部の位置は、アライメントマークの中心位置と一致することから、成膜層の頂部の位置を測定することにより、アライメントマークの中心位置を測定することができる。
【００５５】
尚、アライメントマークの中心位置の検出は、例えばＣＣＤを用いて、成膜層の凹凸の頂部から５０％の高さにおいて線を引いた場合に、その線とアライメントマーク波形の交点の平均を求めることにより行う等、様々なアルゴリズムにより検出することが可能であるが、以下は、成膜層の凹凸の頂部を測定することにより、アライメントマークの中心位置を検出する手法を例に挙げて説明する。
【００５６】
ところが、上述したように、基板１の中心から径方向の外側に向かうに従い、ＡＬの薄膜２０の表面に現れる凹凸の頂部２０の形状が歪んでしまうと、図８〜図１０に示すように、アライメントマーク１０を構成する凹凸１０ａの中心位置１０ａｃと、アライメントマーク１０を構成する凹凸１０ａに応じて成膜したＡＬの薄膜２０に現れる凹凸２０ａの頂部の位置２０ａｔとが、図７の破線に示すように、理論上、基板１上の位置によって量の異なるずれが発生してしまうはずである。即ち、ＣＣＤによる計測の結果、図９，図１０に示すように、出力波形の頂部の位置が、凹凸の中心位置１０ａｃから、例えばｘ、ｙ程ずれてしまう。
【００５７】
よって、これに気付かずに、ＡＬの薄膜２０の凹凸２０ａの頂部２０ａｔを計測してしまうと、頂部２０ａｔは、基準となるアライメントマーク１０の凹凸１０ａの中心位置１０ａｃからずれているため、ＡＬの薄膜２０に、計測した値を基準として露光によるパターンニングを行う場合、パターンニング位置が所望の位置からずれてしまうといった問題があった。
【００５８】
このことから、３個の凹凸１０ａの個々の中心位置１０ａｃを誤差なく計測するために、ステップＳ６において、３個の凹凸１０ａを露出させたのである。その後、ステップＳ７に移行する。
【００５９】
ステップＳ７では、レジスト３０を剥離して（図２ｆ参照）、ステップＳ８に移行し、該ステップＳ８では、同一視野内において露出した３個の凹凸１０ａの中心位置１０ａｃの計測を、例えばＣＣＤを用いて、図３に示すようなＣＣＤの出力波形から個々に行い、平均値を算出するアライメントマークの位置計測を行う。この平均値が、同一視野内において露出された凹凸１０ａの中心１０ａｃの位置の値となる。
【００６０】
その後、３個の凹凸１０ａの中心１０ａｃの位置に基づいて、各凹凸１０ａの間隔Ｄ１〜Ｄ５は既知であることを用いて、３個の凹凸１０ａに隣接する同一視野内の露出していない、３個の凹凸１０ａの中心１０ａｃの位置を推測する。その後、ステップＳ９に移行する。
【００６１】
ステップＳ９では、露出した３個の凹凸１０ａに隣接する、アライメントマーク１０を構成する凹凸１０ａに応じて成膜したＡＬの薄膜２０に現れる、同一視野内の露出していない３個の凹凸２０ａの頂部２０ａｔの位置計測を、例えばＣＣＤを用いて、図３に示すようなＣＣＤの出力波形から個々に行い、平均値を算出する。この平均値が、同一視野内において露出していない凹凸１０ａによって現れるＡＬの薄膜２０の凹凸２０ａの頂部２０ａｔの位置の値となる。その後、ステップＳ１０に移行する。
【００６２】
ステップＳ１０では、同一視野内の露出していない、アライメントマーク１０の推測した３個の凹凸１０ａの中心１０ａｃの位置の値と、平均値より算出したＡＬの薄膜２０の凹凸２０ａの頂部２０ａｔの位置の値との差ｚにより、アライメント誤差を検出する。
【００６３】
このように、基板１の位置における正確なアライメント誤差を測定すれば、ＡＬの薄膜２０に、露出していない凹凸１０ａによって現れるＡＬの薄膜２０の凹凸２０ａの頂部２０ａｔの位置を基準として露光によるパターンニングを行う場合、パターンニング位置が所望の位置からずれてしまうことがない。
【００６４】
図１１は、本発明の一実施の形態を示す半導体装置の製造装置を示したブロック図である。尚、本実施の半導体装置の製造装置は、例えばガラス又は石英等の基板上にアライメントマークを含む第１層となる薄膜を積層し、さらに、上記第１層に第２層となる薄膜を積層した後、上述した検査方法を用いてアライメント誤差を検出し、該検出したアライメント誤差からパターンニングのための位置合わせを行って上記第２層にパターンニングを行った結果、製造される半導体装置に用いられる基板の製造装置を例に挙げて説明する。
【００６５】
また、本実施の形態の半導体装置は、半導体装置に用いられる基板を例に挙げて説明する。  
図１１に示すように、半導体装置の製造装置１００は、半導体装置に用いる基板を製造する際、基板１が戴置されるステージ６０と、アライメントマーク１０を構成する凹凸１０ａに応じて成膜したＡＬの薄膜２０に現れる同一視野内の露出していない３個の凹凸２０ａの頂部２０ａｔの位置を計測するための手段であるＣＣＤ６１と、該ＣＣＤ６１を用いて検出された露出していない３個の凹凸２０ａの頂部２０ａｔの位置の誤差のデータベース、即ちアライメント誤差のデータベース６５を作成する手段及び該データベースの値を用いて検出された露出していない３個の凹凸２０ａの頂部２０ａｔの位置を補正するための値を算出する手段である制御部６３と、アライメント誤差のデータベース６５及び該データベース６５から算出した図７に示した実線の線図を記憶するための手段である補正値記憶部６４と、上記補正値を用いて、ステージ６０に戴置された基板１に積層されたＡＬの薄膜２０をパターンニングする際、ステージ６０を所望の位置に移動させることにより、パターンニングの位置合わせを行うアライメント手段である駆動部６２とにより、主要部が構成されている。
【００６６】
次にこのように構成された半導体装置の製造装置を用いて半導体装置を製造する方法について説明する。  
図１２は、図１のアライメント誤差検査方法を用いて製造する本発明の一実施の形態を示す半導体装置の製造方法を示したフローチャート、図１３は、図１２の半導体装置の製造方法の内、パターンニング方法を詳細に示したフローチャート、図１４は、図１のアライメント誤差検査方法を用いて検出したアライメント誤差から補正値のデータベースを作成し、該データベースを用いて半導体装置を製造する方法を示したフローチャート、図１５は、本発明の一実施の形態を示す半導体装置に用いられる基板の縦断面図である。
【００６７】
図１２に示すように、先ず、ステップＳ２０では、基板１が収納された図示しないウエハカセットから、基板１を製造装置１００のステージ６０へと搬送して、ステップＳ２１に移行し、該ステップＳ２１では、ウエハプリアライメント１を行う。即ち、ステージ６０に戴置されたウエハカセットの、ステージ６０上の基板１の回転方向及び中心の位置合わせを、例えば基板１のエッジ部を製造装置１００の図示しない光学センサを走査することにより行う。その後、ステップＳ２２に移行する。
【００６８】
ステップＳ２２では、ウエハプリアライメント２を行う。即ち、製造装置１００のＣＣＤ６１を用いて、基板１の描画された図示しないアライメントマークを低倍率にて計測することにより、ステージ６０上の基板１の位置合わせを行う。その後、ステップＳ２３に移行する。
【００６９】
ステップＳ２３では、基板１のチップ１ａに形成されたアライメントマーク１０の凹凸１０ａの中心１０ａｃの位置を、図１のステップＳ１〜ステップＳ８に示した手法を用いて、製造装置１００のＣＣＤ６１により高倍率にて計測することにより、ウエハファインアライメントを精度良く行う。
【００７０】
尚、図１のステップＳ１〜ステップＳ８において上述したアライメントマークの計測方法においては、基板１の径方向の外側に位置するチップ１ａのアライメントマーク１０の凹凸１０ａの中心１０ａｃを計測するとしたが、例えば基板１上の位置の異なる１０個のチップ１ａにおけるアライメントマーク１０の凹凸１０ａの中心１０ａｃを上述した手法により順次計測してもよい。その後、ステップＳ２４に移行する。
【００７１】
ステップＳ２４では、上述した図１のステップＳ８〜ステップＳ１０に示した手法を用いて検出したアライメント誤差から、製造装置１００の制御部６３は、基板１に積層されたＡＬの薄膜２０を所望の位置に精度良くパターンニングするための補正値を算出する。その後、ステップＳ２５に移行する。
【００７２】
ステップＳ２５では、基板１に積層されたＡＬの薄膜２０を所望の位置に精度良くパターンニングする。詳しくは、図１３に示すように、ステップＳ１〜ステップＳ１０までにおいて、上述したアライメント誤差を検出した後、ステップＳ１１に移行する。内、図１３に示すステップＳ１〜ステップＳ１０は、図１において上述したステップＳ１〜ステップＳ１０と同様であるため、説明は省略する。
【００７３】
ステップＳ１１においては、図２（ｆ）に示す基板１にレジストをコーティングしてステップＳ１２に移行し、該ステップＳ１２では、ステップＳ２４において制御部６３が算出した補正値を基に、制御部６３が、駆動部６２（いずれも図１１参照）の動作制御を行うことにより、ＡＬの薄膜２０の露光によるパターンニングをする際のマスクの位置合わせ、即ちマスクのアライメントを行って、ステップＳ１３に移行する。
【００７４】
ステップＳ１３及び続くステップＳ１４では、ステップＳ１２において規定した位置合わせに基づいて、ＡＬの薄膜２０を露光、現像してパターンニングする。このことにより、ＡＬの薄膜２０には、所望の位置に精度良くパターンニングがなされる。その結果、図１５に示す半導体装置に用いられる基板２００が製造される。
【００７５】
尚、このパターンニングは、基板１上の全てのチップ１ａに、所謂ステップ＆リピート露光により順次行われる。  
この際、上述したように、アライメントマーク１０を構成する凹凸１０ａの中心１０ａｃの位置と、アライメントマーク１０を構成する凹凸１０ａに応じて成膜したＡＬの薄膜２０に現れる凹凸２０ａの頂部２０ａｔの位置とは、図７の破線に示すように、理論上、基板１上の位置によって量の異なるずれが発生しているはずである。
【００７６】
よって、基板１上に形成された全てのチップ１ａのアライメントマーク１０を構成する凹凸１０ａの中心１０ａｃの位置と、凹凸１０ａに応じて成膜したＡＬの薄膜２０に現れる凹凸２０ａの頂部２０ａｔの位置との差、即ちアライメント誤差は、基板１上の位置によって、チップ毎に異なるはずである。
【００７７】
そこで、基板１上の数カ所〜数十箇所または全部のチップ１ａに対して図１のステップＳ１〜ステップＳ１０までに示したアライメント誤差の検出を行って、ＡＬの薄膜２０をパターンニングする場合の基板１上のチップ１ａの位置におけるアライメント誤差のデータベースを作成し、該データベースより全てのチップ１ａのアライメント誤差を補正する。
【００７８】
具体的には、図１４に示すように、ステップＳ１〜ステップＳ１０までにおいて、上述したアライメント誤差を検出した後、ステップＳ３１に移行する。内、図１４に示すステップＳ１〜ステップＳ１０は、図１において上述したステップＳ１〜ステップＳ１０と同様であるため、説明は省略する。
【００７９】
ステップＳ３１において、基板１上の数カ所〜数十箇所、または全ての各チップ１ａにおけるアライメント誤差を検出した後、続くステップＳ３２において、製造装置１００の制御部６３は、図７の実線に示すようなアライメント誤差のデータベース６５を補正値記憶部６４に作成し、その後、ステップＳ３３に移行する。
【００８０】
この後、基板１上の全てのチップ１ａのアライメント誤差を補正する場合には、まず、ステップＳ３３において、制御部６３は、補正値記憶部６４から補正値のデータベースを読み出して、ステップＳ３４に移行する。
【００８１】
ステップＳ３４では、基板１上の数カ所〜数十箇所、または全ての各チップ１ａのアライメントマーク１０を構成する凹凸１０ａに応じて成膜したＡＬの薄膜２０に現れる凹凸２０ａの頂部２０ａｔの位置の計測を、図１と同様に行って、ステップＳ３５に移行する。
【００８２】
ステップＳ３５では、制御部６３は、ステップＳ３４で得られた基板１上の数カ所〜数十箇所、または全ての各チップ１ａの頂部２０ａＴの位置の値と、補正値記憶部６４に記憶されているアライメント誤差のデータベースから補正値を算出して、ステップＳ３６に移行する。
【００８３】
ステップＳ３６では、制御部６３が算出した補正値を基に、駆動部６２の動作制御を行うことにより、基板１上の数カ所〜数十箇所、または全ての各チップ１ａにおけるＡＬの薄膜２０の露光によるパターンニングをする際のマスクの位置合わせ、即ちマスクのアライメントを行って、ステップＳ３７に移行する。
【００８４】
ステップＳ３７及び続くステップＳ３８では、ステップＳ３６において規定した位置合わせに基づいて、基板１上の数カ所〜数十箇所、または全ての各チップ１ａのＡＬの薄膜２０を露光、現像してパターンニングする。このことにより、基板１上の数カ所〜数十箇所、または全ての各チップ１ａのＡＬの薄膜２０には、所望の位置に精度良くパターンニングがなされる。
【００８５】
このようにデータベースを用いて基板１上の全ての各チップ１ａのＡＬの薄膜２０のパターンニングを行えば、一旦、データベースを作成してしまえば、その後は、図１に示したステップＳ１〜ステップＳ１０までのアライメント誤差の検出を省略することができる。
【００８６】
よって、基板１の径方向外側に位置するチップ１ａのアライメント誤差のみ測定しておけば、チップ１ａ上のＡＬの薄膜２０をパターンニングする場合は、アライメント誤差の検出結果より算出した補正値記憶部６４に記憶されている図７に示す線図により、全てのチップ１ａに対してアライメント誤差の検出を行わなくとも、制御部６３は、補正値を算出し、該補正値に基づいて、他のチップ１ａのアライメント誤差を補正することが可能である。このことから、各チップのＡＬの薄膜２０のパターンニングのスループットを向上させることができる。
【００８７】
図１２に戻って、ステップＳ２５において、基板１上の全てのチップ１ａに、所謂ステップ＆リピート露光によりＡＬの薄膜２０の所望の位置へのパターンニングが順次行われた後、ステップＳ２６に移行し、該ステップＳ２６では、基板１を製造装置１００のステージ６０から図示しないウエハカセットに搬送する。このようにして図１５に示す半導体装置に用いられる基板２００は製造される。
【００８８】
尚、本実施の形態においては、第１層である薄膜５に第２層であるＡＬの薄膜２０を積層して、該ＡＬの薄膜２０をパターンニングすることにより、半導体装置に用いられる基板２００を製造する例を挙げて説明したが、これに限らず、ＡＬの薄膜２０にさらに複数の層を積層し、それぞれ複数の層を積層した後、上述した手法を用いて積層した複数の層のそれぞれの下層にアライメントマークを形成し、該アライメントマークを用いて複数の層の上層の所望の位置へのパターンニングをそれぞれ行って半導体装置に用いられる基板２００を製造しても本実施の形態と同様の効果を得ることができるといったことは勿論である。
【００８９】
この場合、製造された半導体装置に用いられる基板２００を観察すると、図４に示すように、積層工程毎に、アライメントマークが並んで形成される。
【００９０】
また、各層を成膜する毎には、上述した手法と同様に各層の成膜工程毎に図７の実線に示すようなデータベースを作成し、該データベースに基づいて、成膜した層の所望の位置へのパターンニングを行えば良い。このような手法を用いれば、各層のパターンニングのスループットを向上させることができる。
【００９１】
また、本実施の形態においては、アライメントマーク１０は、複数の凹凸１０ａから構成されていると示したが、これに限らず、１個の凹凸から構成されていてもよい。この場合、ＣＣＤによりアライメントマークを検出した際、１チップ１ａ内に同一視野内において１個の凹凸に隣接する１個の凹凸を形成すればよい。
【００９２】
さらに、本実施の形態においては、アライメントマークの中心位置の検出には、アライメントマークの複数の凹凸に応じて成膜した層に現れる凹凸の頂部を、例えばＣＣＤにより計測することにより求める例を示したが、これに限らず、例えばＣＣＤを用いて、成膜層の凹凸の頂部から５０％の高さにおいて線を引いた場合に、その線とアライメントマーク波形の交点の平均を求めることにより行う等、様々なアルゴリズムにより検出することが可能である。
【図面の簡単な説明】
【００９３】
【図１】本発明の一実施の形態を示すアライメント誤差検査方法を示すフローチャート。
【図２】図１の検査方法の工程図。
【図３】図１のアライメント誤差検査方法を示した部分縦断面図。
【図４】マザー基板上に形成された半導体装置に用いられる各チップ上におけるアライメントマークの形成位置、及びアライメントマークの形状を示した図。
【図５】マザー基板上に複数のチップを形成し、４チップ毎に露光処理によるパターンニングを行う場合の４チップ上におけるアライメントマークの形成位置を示した図。
【図６】マザー基板の位置によってマザー基板に積層される薄膜の形状が異なることを模式的に示した図。
【図７】マザー基板の中心から径方向の外側に向かうに従い、薄膜の表面の形状が歪むことを示した線図。
【図８】図４中のマザー基板に薄膜を積層したことを示す平面図。
【図９】図８のＩＸ−ＩＸ線に沿う横断面図。
【図１０】図８のＸ−Ｘ線に沿う横断面図。
【図１１】本発明の一実施の形態を示す半導体装置の製造装置を示したブロック図。
【図１２】図１のアライメント誤差検査方法を用いて製造する本発明の一実施の形態を示す半導体装置の製造方法を示したフローチャート。
【図１３】図１２の半導体装置の製造方法の内、パターンニング方法を詳細に示したフローチャート。
【図１４】図１のアライメント誤差検査方法を用いて検出したアライメント誤差から補正値のデータベースを作成し、該データベースを用いて半導体装置を製造する方法を示したフローチャート。
【図１５】本発明の一実施の形態を示す半導体装置に用いられる基板の縦断面図。
【符号の説明】
【００９４】
５…薄膜、１０…アライメントマーク、１０ａｃ…１または複数の凹凸の中心位置、１０ａ…１または複数の凹凸、２０ａ…ＡＬの薄膜に現れる凹凸、２０…ＡＬの薄膜、２０ａｔ…ＡＬの薄膜に現れる凹凸の頂部の位置、６１…ＣＣＤ、６２…駆動部、６３…制御部、６４…補正値記憶部、６５…データベース、１００…半導体装置の製造装置、２００…半導体装置に用いられる基板。
【図１】
2005216916.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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