(57)【要約】【課題】  優良な静電容量検出装置を実現する。【解決手段】  Ｍ行Ｎ列の行列状に配置されたＭ本の行線と、Ｎ本の列線、これら交点に設けられた静電容量検出素子、及び電源線とを具備し、静電容量検出素子は信号検出素子と信号増幅素子とを含み、信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とからなる信号増幅用薄膜半導体装置から成り、基準コンデンサの電極は行線に繋がる。【選択図】  図２
2005134371.tif 000002
【特許請求の範囲】
【請求項１】
対象物との距離に応じて変化する静電容量を検出することにより、前記対象物の表面形状を読み取る静電容量検出装置において、
Ｍ行Ｎ列に配置された静電容量検出素子と、該静電容量検出素子の各々に電源を供給する電源線とを備え、
該静電容量検出素子の各々は、
ａ）該静電容量に応じた電荷を蓄積する信号検出素子と、
ｂ）該信号検出素子が蓄積した電荷をリセットするリセット素子と、
ｃ）該信号検出素子が蓄積した電荷に対応した信号を増幅する信号増幅素子とを含み、
該信号検出素子は、容量検出電極を含み、
該信号増幅素子は、ソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置からなり、
該リセット素子は、ソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置からなり、
該信号増幅素子のゲート電極と該容量検出電極と該リセット素子のドレイン電極とが接続されていることを特徴とする静電容量検出装置。
【請求項２】
対象物との距離に応じて変化する静電容量を検出する事に依り、該対象物の表面形状を読み取る静電容量検出装置に於いて、
該静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の行線とＮ本の列線、該行線と該列線との交点に設けられた静電容量検出素子、及び電源線とを具備し、
該静電容量検出素子は信号検出素子と信号増幅素子とリセット素子とを含み、
該信号検出素子は容量検出電極と容量検出誘電体膜とを含み、
該信号増幅素子はソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置から成り、
該リセット素子はソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置から成り、
該電源線には接地電位が供給され、
該信号増幅素子のゲート電極と該容量検出電極と該リセット素子のドレイン電極とが接続されて居る事を特徴とする静電容量検出装置。
【請求項３】
前記リセット素子がスイッチオン状態になった際に前記信号増幅素子のゲート電極と前記容量検出電極と前記電源線が電気的に導通される事を特徴とする請求項１または２記載の静電容量検出装置。
【請求項４】
前記リセット素子のソース電極が前記電源線に接続されている事を特徴とする請求項１乃至３記載の静電容量検出装置。
【請求項５】
前記リセット素子のゲート電極が前記列線の隣接段に位置する列線に接続されて居る事を特徴とする請求項１乃至４記載の静電容量検出装置。
【請求項６】
前記信号増幅用薄膜半導体装置のソース電極が、前記静電容量検出素子が選択状態とされた場合に、前記電源線と電気的に導通される事を特徴とする請求項１乃至４５記載の静電容量検出装置。
【請求項７】
前記静電容量検出装置は出力線を含み、前記信号増幅用薄膜半導体装置のドレイン電極は、前記静電容量検出素子が選択状態とされた場合に該出力線と電気的に導通される事を特徴とする請求項１乃至６記載の静電容量検出装置。
【請求項８】
前記信号増幅素子と前記リセット素子とが同一導電型の薄膜半導体装置である事を特徴とする請求項１乃至７記載の静電容量検出装置。
【請求項９】
対象物との距離に応じて変化する静電容量を検出することにより、前記対象物の表面形状を読み取る静電容量検出装置において、
Ｍ行Ｎ列に配置された静電容量検出素子と、該静電容量検出素子の各々に電源を供給する電源線とを備え、
該静電容量検出素子の各々は、
ａ）該静電容量に応じた電荷を蓄積する信号検出素子と、
ｂ）該信号検出素子が蓄積した電荷をリセットするリセット素子と、
ｃ）該信号検出素子が蓄積した電荷に対応した信号を増幅する信号増幅素子とを含み、
該信号検出素子は、
ａ１）容量検出電極と、
ａ２）該容量検出電極上に設けられた容量検出誘電体膜と、
ａ３）基準コンデンサとを含み、
該基準コンデンサは、基準コンデンサ第一電極と、基準コンデンサ第二電極と、該基準コンデンサ第一電極及び第二電極間に設けられた基準コンデンサ誘電体膜と、からなり、
該信号増幅素子は、ソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置からなり、
該リセット素子は、ソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置からなり、
該信号増幅素子のゲート電極と該容量検出電極と該基準コンデンサ第二電極と該リセット素子のドレイン電極とが接続されていることを特徴とする静電容量検出装置。
【請求項１０】
対象物との距離に応じて変化する静電容量を検出する事に依り、該対象物の表面形状を読み取る静電容量検出装置に於いて、
該静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の行線とＮ本の列線、該行線と該列線との交点に設けられた静電容量検出素子、及び電源線とを具備し、
該静電容量検出素子は信号検出素子と信号増幅素子とリセット素子とを含み、
該信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、
該基準コンデンサは基準コンデンサ第一電極と基準コンデンサ誘電体膜と基準コンデンサ第二電極とから成り、
該信号増幅素子はソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置から成り、
該リセット素子はソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置から成り、
該電源線には接地電位が供給され、
該信号増幅素子のゲート電極と該容量検出電極と該基準コンデンサ第二電極と該リセット素子のドレイン電極とが接続されて居る事を特徴とする静電容量検出装置。
【請求項１１】
前記基準コンデンサ第一電極と前記列線とが接続されて居る事を特徴とする請求項９または１０記載の静電容量検出装置。
【請求項１２】
前記リセット素子がスイッチオン状態になった際に前記信号増幅素子のゲート電極と前記容量検出電極と前記基準コンデンサ第二電極とが前記電源線と電気的に導通する事を特徴とする請求項９乃至１１記載の静電容量検出装置。
【請求項１３】
前記リセット素子がスイッチオン状態となって居る間に前記基準コンデンサ第一電極と第二電極とを同電位とし得る事を特徴とする請求項９乃至１２記載の静電容量検出装置。
【請求項１４】
前記リセット素子のソース電極が前記電源線に接続されている事を特徴とする請求項９乃至１３記載の静電容量検出装置。
【請求項１５】
前記リセット素子のゲート電極が前記列線の隣接段に位置する列線に接続されて居る事を特徴とする請求項９乃至１４記載の静電容量検出装置。
【請求項１６】
前記信号増幅用薄膜半導体装置のソース電極が、前記静電容量検出素子が選択状態とされた時に、前記電源線と電気的に導通される事を特徴とする請求項９乃至１５記載の静電容量検出装置。
【請求項１７】
前記静電容量検出装置は出力線を含み、前記信号増幅用薄膜半導体装置のドレイン電極は、前記静電容量検出素子が選択状態とされた時に該出力線と電気的に導通される事を特徴とする請求項９乃至１６記載の静電容量検出装置。
【請求項１８】
前記信号増幅素子と前記リセット素子とが同一導電型の薄膜半導体装置である事を特徴とする請求項９乃至１７記載の静電容量検出装置。
【請求項１９】
前記基準コンデンサの電極面積をＳR（μｍ2）、前記基準コンデンサ誘電体膜の厚みをｔR（μｍ）、前記基準コンデンサ誘電体膜の比誘電率をεR、前記信号増幅用薄膜半導体装置のゲート電極面積をＳT（μｍ2）、前記ゲート絶縁膜の厚みをｔox（μｍ）、前記ゲート絶縁膜の比誘電率をεoxとして、前記基準コンデンサ容量ＣRと前記信号増幅用薄膜半導体装置のトランジスタ容量ＣTとを
ＣR＝ε0・εR・ＳR／ｔR
ＣT＝ε0・εox・ＳT／ｔox
にて定義し（ε0は真空の誘電率）、
前記容量検出電極の面積をＳD（μｍ2）、前記容量検出誘電体膜の厚みをｔD（μｍ）、前記容量検出誘電体膜の比誘電率をεDとして前記信号検出素子の素子容量ＣDを
ＣD＝ε0・εD・ＳD／ｔD
と定義した時に（ε0は真空の誘電率）、
該素子容量ＣDは、該基準コンデンサ容量ＣRと該トランジスタ容量ＣTとの和であるＣR＋ＣTよりも十分に大きい事を特徴とする請求項９至乃１８記載の静電容量検出装置。
【請求項２０】
前記容量検出誘電体膜は前記静電容量検出装置の最表面に位置する事を特徴とする請求項１９記載の静電容量検出装置。
【請求項２１】
前記対象物が前記容量検出誘電体膜に接しずに対象物距離ｔAを以て離れて居り、対象物容量ＣAを真空の誘電率ε0と空気の比誘電率εAと前記容量検出電極の面積ＳDとを用いて、
ＣA＝ε0・εA・ＳD／ｔA
と定義した時に、
前記基準コンデンサ容量ＣRは該対象物容量ＣAよりも十分に大きい事を特徴とする請求項９乃至２０記載の静電容量検出装置。
【請求項２２】
前記容量検出誘電体膜は前記静電容量検出装置の最表面に位置し、前記基準コンデンサの電極面積をＳR（μｍ2）、前記基準コンデンサ誘電体膜の厚みをｔR（μｍ）、基準コンデンサ誘電体膜の比誘電率をεR、前記信号増幅用薄膜半導体装置のゲート電極面積をＳT（μｍ2）、前記ゲート絶縁膜の厚みをｔox（μｍ）、ゲート絶縁膜の比誘電率をεoxとして前記基準コンデンサ容量ＣRと前記信号増幅用薄膜半導体装置のトランジスタ容量ＣTとを
ＣR＝ε0・εR・ＳR／ｔR
ＣT＝ε0・εox・ＳT／ｔox
にて定義し（ε0は真空の誘電率）、
前記容量検出電極の面積をＳD（μｍ2）、前記容量検出誘電体膜の厚みをｔD（μｍ）、前記容量検出誘電体膜の比誘電率をεDとして前記信号検出素子の素子容量ＣDを
ＣD＝ε0・εD・ＳD／ｔD
と定義した時に（ε0は真空の誘電率）、
該素子容量ＣDは、該基準コンデンサ容量ＣRと該トランジスタ容量ＣTとの和であるＣR＋ＣTよりも十分に大きく、
前記対象物が前記容量検出誘電体膜に接しずに対象物距離ｔAを以て離れて居り、対象物容量ＣAを真空の誘電率ε0と空気の比誘電率εAと前記容量検出電極の面積ＳDとを用いて、
ＣA＝ε0・εA・ＳD／ｔA
と定義した時に、
該基準コンデンサ容量ＣRは該対象物容量ＣAよりも十分に大きい事を特徴とする請求項９至乃１８記載の静電容量検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は指紋等の微細な凹凸を有する対象物の表面形状を、対象物表面との距離に応じて変化する静電容量を検出することに読み取る静電容量検出装置に関する。
【背景技術】
【０００２】
従来、指紋センサ等に用いられる静電容量検出装置はセンサ電極と当該センサ電極上に設けられた誘電体膜とを単結晶硅素基板に形成していた（特開平１１−１１８４１５（特許文献１）、特開２０００−３４６６０８（特許文献２）、特開２００１−５６２０４（特許文献３）、特開２００１−１３３２１３（特許文献４）等）。図１０は従来の静電容量検出装置の動作原理を説明している。センサ電極と誘電体膜とがコンデンサの一方の電極と誘電体膜とをなし、人体が接地された他方の電極となる。このコンデンサーの静電容量ＣFは誘電体膜表面に接した指紋の凹凸に応じて変化する。一方、半導体基板には静電容量ＣSをなすコンデンサーを準備し、これら二つのコンデンサーを直列接続して、所定の電圧を印加する。こうすることで二つのコンデンサーの間には指紋の凹凸に応じた電荷Ｑが発生する。この電荷Ｑを通常の半導体技術を用いて検出し、対象物の表面形状を読み取っていた。
【特許文献１】特開平１１−１１８４１５
【特許文献２】特開２０００−３４６６０８
【特許文献３】特開２００１−５６２０４
【特許文献４】特開２００１−１３３２１３
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながらこれら従来の静電容量検出装置は、当該装置が単結晶硅素基板上に形成されているために、指紋センサとして用いると指を強く押しつけた際に当該装置が割れてしまうとの課題を有していた。
【０００４】
更に指紋センサはその用途から必然的に２０ｍｍ×２０ｍｍ程度の大きさが求められ、静電容量検出装置面積の大部分はセンサ電極にて占められる。センサ電極は無論単結晶硅素基板上に作られるが、膨大なエネルギーと労力とを費やして作成された単結晶硅素基板の大部分（センサ電極下部）は単なる支持体としての役割しか演じてない。即ち従来の静電容量検出装置は高価なだけでは無く、多大なる無駄と浪費の上に形成されているとの課題を有する。
【０００５】
加えて近年、クレジットカードやキャッシュカード等のカード上に個人認証機能を設けてカードの安全性を高めるべきとの指摘が強い。然るに従来の単結晶硅素基板上に作られた静電容量検出装置は柔軟性に欠けるために、当該装置をプラスティック基板上に作成し得ないとの課題を有している。
【０００６】
このような背景から、プラスティック基板等の基板上に直接、薄膜半導体を設けることが好ましいと考えられる。ところが、基板上に形成された薄膜半導体装置は、トランジスタ特性が単結晶珪素基板上に形成した半導体装置ほどには優れていないため、指紋センサで検知を要するような、非常に小さい電荷の変化を正確に読み取ることができないという課題があった。
【０００７】
そこで本発明は上述の諸事情を鑑み、その目的とするところは、薄膜半導体装置を用いても高精度に静電容量を感知することができる静電容量検出装置を提供することにある。すなわち、安定に動作し、更に製造時に不要なエネルギーや労力を削減し得、また単結晶硅素基板以外にも作成し得る優良な静電容量検出装置を提供するにある。より具体的には薄膜半導体装置を用いて優良に動作する静電容量検出装置を提供するにある。
【課題を解決するための手段】
【０００８】
本発明は、対象物との距離に応じて変化する静電容量を検出することにより、前記対象物の表面形状を読み取る静電容量検出装置において、Ｍ行Ｎ列に配置された静電容量検出素子と、静電容量検出素子の各々に電源を供給する電源線とを備える。静電容量検出素子の各々は、ａ）静電容量を蓄積する信号検出素子と、ｂ）信号検出素子が蓄積した電荷をリセットするリセット素子と、ｃ）信号検出素子が蓄積した電荷に対応した信号を増幅する信号増幅素子とを含む。信号検出素子は、容量検出電極を含む。信号増幅素子は、ソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置からなる。リセット素子は、ソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置からなる。そして、信号増幅素子のゲート電極と容量検出電極とリセット素子のドレイン電極とが接続されていることを特徴とする。
【０００９】
上記構成によれば、リセット素子が信号検出素子に残留する電荷をリセットし、信号検出素子の容量検出電極に指紋の山が近づくか谷が近づくかに応じて信号検出素子に蓄積される電荷が変化する。このため正確な静電容量が検出される。そして信号増幅素子がこの静電容量に応じた信号を増幅出力するので、当該静電容量検出装置を薄膜半導体装置で構成しているにも拘わらず、僅かな静電容量の変化を確実に検出することが可能となる。
【００１０】
ここで、本発明において「リセットする」とは、電荷をほぼゼロにすることの他に、定量的に把握可能なゼロでない一定の値にすることも含む概念である。
【００１１】
本発明は対象物との距離に応じて変化する静電容量を検出することにより、これら対象物の表面形状を読み取る静電容量検出装置を薄膜半導体装置を用いてガラス基板上等に作成する。こうした静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の行線とＮ本の列線、各行線と各列線との交点に設けられたＭ×Ｎ個の静電容量検出素子、及び電源線とを具備する。各静電容量検出素子は信号検出素子と信号増幅素子とリセット素子とを含む。信号検出素子は容量検出電極と容量検出誘電体膜とを少なくとも含む。信号増幅素子はソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置からなる。同様にリセット素子もソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置からなる。本発明の電源線は接地電位を供給する。本発明は信号増幅素子のゲート電極と容量検出電極とリセット素子のドレイン電極とが接続されていることを特徴となす。このリセット素子がスイッチオン状態になった際には、信号増幅素子のゲート電極と容量検出電極と電源線が電気的に導通されることをも本発明の特徴となす。更に本発明はリセット素子のソース電極が電源線に接続されていることを特徴となす。また、本発明はリセット素子のゲート電極が、リセット素子の属する静電容量検出素子を位置付ける列線の隣接段に位置する列線に接続されていることをも特徴となす。本発明は信号増幅用薄膜半導体装置のソース電極が、静電容量検出素子が選択状態とされた時に、電源線と電気的に導通されることを特徴となす。更に静電容量検出装置は出力線を含み、信号増幅用薄膜半導体装置のドレイン電極は、静電容量検出素子が選択状態とされた時に出力線と電気的に導通されることを特徴となす。また、本発明は信号増幅素子と前記リセット素子とが同一導電型の薄膜半導体装置であることを特徴とする。
【００１２】
本発明は、対象物との距離に応じて変化する静電容量を検出することにより、対象物の表面形状を読み取る静電容量検出装置において、Ｍ行Ｎ列に配置された静電容量検出素子と、静電容量検出素子の各々に電源を供給する電源線とを備える。静電容量検出素子の各々は、ａ）静電容量に応じた電荷を蓄積する信号検出素子と、ｂ）信号検出素子が蓄積した電荷をリセットするリセット素子と、ｃ）信号検出素子が蓄積した電荷に対応した信号を増幅する信号増幅素子とを含む。信号検出素子は、ａ１）容量検出電極と、ａ２）容量検出電極上に設けられた容量検出誘電体膜と、ａ３）基準コンデンサとを含む。基準コンデンサは、基準コンデンサ第一電極と、基準コンデンサ第二電極と、基準コンデンサ第一電極及び第二電極間に設けられた基準コンデンサ誘電体膜と、からなる。信号増幅素子は、ソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置からなる。リセット素子は、ソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置からなる。そして、信号増幅素子のゲート電極と容量検出電極と基準コンデンサ第二電極とリセット素子のドレイン電極とが接続されていることを特徴とする。
【００１３】
上記構成によれば、リセット素子が信号検出素子に残留する電荷をリセットし、信号検出素子の容量検出電極に指紋の山が近づくか谷が近づくかに応じて信号検出素子に蓄積される電荷が変化する。そして信号増幅素子がこの静電容量に応じた信号を増幅出力するので、当該静電容量検出装置を薄膜半導体装置で構成しているにも拘わらず、僅かな静電容量の変化を確実に検出することが可能となる。ここで、本発明によれば、基準コンデンサが信号増幅素子のゲート電極に接続されているので、信号増幅素子のドレイン電圧やドレイン容量の影響をほとんど受けずに信号増幅素子のゲート電極の電圧を変化させることができ、検出精度を高くすることができ、電源電位を過度に上げる必要が無い。
【００１４】
本発明は対象物との距離に応じて変化する静電容量を検出することにより、これら対象物の表面形状を読み取る静電容量検出装置を薄膜半導体装置を用いてガラス基板上等に作成する。こうした静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の行線とＮ本の列線、各行線と各列線との交点に設けられたＭ×Ｎ個の静電容量検出素子、及び電源線とを具備する。各静電容量検出素子は信号検出素子と信号増幅素子とリセット素子とを含む。信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含む。基準コンデンサは基準コンデンサ第一電極と基準コンデンサ誘電体膜と基準コンデンサ第二電極とからなる。一方、信号増幅素子はソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置からなる。同様にリセット素子もソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置からなる。本発明の電源線には接地電位が供給される。本発明は信号増幅素子のゲート電極と容量検出電極と基準コンデンサ第二電極とリセット素子のドレイン電極とが接続されていることを特徴となす。本発明では基準コンデンサ第一電極と列線とが電気的に接続されていることを特徴となす。このリセット素子がスイッチオン状態になった際には、信号増幅素子のゲート電極と前記容量検出電極と前記基準コンデンサ第二電極とが前記電源線と電気的に導通し得ることをも本発明の特徴となす。また、リセット素子がスイッチオン状態となっている間に基準コンデンサ第一電極と第二電極とを同電位とし得ることを本発明の特徴となす。本発明はリセット素子のソース電極が電源線に接続されていることを特徴となす。また、本発明はリセット素子のゲート電極が、リセット素子の属する静電容量検出素子を位置付ける列線の隣接段に位置する列線に接続されていることをも特徴となす。更に本発明は信号増幅用薄膜半導体装置のソース電極が、前記静電容量検出素子が選択状態とされた時に、前記電源線と電気的に導通されることを特徴とする。本発明は静電容量検出装置が出力線を含み、信号増幅用薄膜半導体装置のドレイン電極は、静電容量検出素子が選択状態とされた時に出力線と電気的に導通されることを特徴となす。また、本発明は信号増幅素子と前記リセット素子とが同一導電型の薄膜半導体装置であることを特徴とする。
【００１５】
更に本発明は静電容量検出素子が信号検出素子と信号増幅素子と列選択素子と行選択素子とリセット素子とを含むことをも特徴となす。先と同様に信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、基準コンデンサは基準コンデンサ第一電極と基準コンデンサ誘電体膜と基準コンデンサ第二電極とからなる。信号増幅素子はソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置からなり、列選択素子もソース電極とドレイン電極とゲート電極とを有する列選択用薄膜半導体装置からなり、行選択素子もソース電極とドレイン電極とゲート電極とを有する行選択用薄膜半導体装置からなり、リセット素子もソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置からなる。本発明の信号増幅用薄膜半導体装置と列選択用薄膜半導体装置と行選択用薄膜半導体装置とは直列に接続される。本発明は信号増幅素子のゲート電極と容量検出電極と基準コンデンサ第二電極とリセット素子のドレイン電極とが接続されていることを特徴となす。本発明では基準コンデンサ第一電極と列線とが電気的に接続されていることを特徴となす。このリセット素子がスイッチオン状態になった際には、信号増幅素子のゲート電極と容量検出電極と基準コンデンサ第二電極とが、電源線と電気的に導通されることをも本発明の特徴となす。また、リセット素子がスイッチオン状態となっている間に基準コンデンサ第一電極と第二電極とも同電位とし得ることをも本発明の特徴となす。本発明はリセット素子のソース電極が列線に接続されていることを特徴となす。また、本発明はリセット素子のゲート電極が、リセット素子の属する静電容量検出素子を位置付ける列線の隣接段に位置する列線に接続されていることをも特徴となす。更に本発明は信号増幅用薄膜半導体装置のソース電極が、静電容量検出素子を選択状態とした時に電源線と電気的に導通されることを特徴とする。本発明は静電容量検出装置が出力線を含み、信号増幅用薄膜半導体装置のドレイン電極が、静電容量検出素子を選択状態とした時に出力線と電気的に導通されることをも特徴となす。また、本発明は信号増幅素子と前記リセット素子とが同一導電型の薄膜半導体装置であることを特徴となす。更に本発明は列選択用薄膜半導体装置のゲート電極が列線に接続されることをも特徴とする。また、本発明はリセット素子と列選択素子とが同一導電型の薄膜半導体装置であることをも特徴となす。更に本発明は静電容量検出素子が行選択素子を含む場合には、行選択用薄膜半導体装置のゲート電極が行線に接続されることをも特徴とする。
【００１６】
本発明は、基準コンデンサ誘電体膜と信号増幅用薄膜半導体装置のゲート絶縁膜とが同一素材にて形成されなされていることを特徴とする。これらの膜は同一層上に形成されなされていてもよい。基準コンデンサの一方の電極は信号増幅用薄膜半導体装置のドレイン領域と同一素材にて形成され得、この電極と信号増幅用薄膜半導体装置のドレイン領域とが同一層上に形成されていることをも特徴とする。基準コンデンサの他方の電極は信号増幅用薄膜半導体装置のゲート電極と同一素材にて形成されていることを特徴とする。これらの電極は同一層上に形成されていてもよい。
【００１７】
本発明は基準コンデンサの電極面積をＳR（μｍ2）、基準コンデンサ誘電体膜の厚みをｔR（μｍ）、基準コンデンサ誘電体膜の比誘電率をεR、信号増幅用薄膜半導体装置のゲート電極面積をＳT（μｍ2）、ゲート絶縁膜の厚みをｔox（μｍ）、ゲート絶縁膜の比誘電率をεoxとして、基準コンデンサ容量ＣRと信号増幅用薄膜半導体装置のトランジスタ容量ＣTとを其々
ＣR＝ε0・εR・ＳR／ｔR
ＣT＝ε0・εox・ＳT／ｔox
にて定義し（ε0は真空の誘電率）、容量検出電極の面積をＳD（μｍ2）、容量検出誘電体膜の厚みをｔD（μｍ）、容量検出誘電体膜の比誘電率をεDとして信号検出素子の素子容量ＣDを
ＣD＝ε0・εD・ＳD／ｔD
と定義した時に（ε0は真空の誘電率）、この素子容量ＣDは、基準コンデンサ容量ＣRとトランジスタ容量ＣTとの和であるＣR＋ＣTよりも十分に大きいことを特徴とする。更に基準コンデンサ容量ＣRがトランジスタ容量ＣTよりも十分に大きいのが理想的である。従って素子容量ＣDは基準コンデンサ容量ＣR単体よりも十分に大きいことをも特徴とする。容量検出誘電体膜は静電容量検出装置の最表面に位置することをも特徴となす。また、本発明は測定されるべき対象物が容量検出誘電体膜に接しずに対象物距離ｔAを以て離れて居りおり、対象物容量ＣAを真空の誘電率ε0と空気の比誘電率εAと容量検出電極の面積ＳDとを用いて、
ＣA＝ε0・εA・ＳD／ｔA
と定義した時に、基準コンデンサ容量ＣRは対象物容量ＣAよりも十分に大きいことを特徴とする。ここでも基準コンデンサ容量ＣRがトランジスタ容量ＣTよりも十分に大きいのが理想的である。
【００１８】
また、本発明は容量検出誘電体膜が静電容量検出装置の最表面に位置し、基準コンデンサの電極面積をＳR（μｍ2）、基準コンデンサ誘電体膜の厚みをｔR（μｍ）、基準コンデンサ誘電体膜の比誘電率をεR、信号増幅用薄膜半導体装置のゲート電極面積をＳT（μｍ2）、ゲート絶縁膜の厚みをｔox（μｍ）、ゲート絶縁膜の比誘電率をεoxとして基準コンデンサ容量ＣRと信号増幅用薄膜半導体装置のトランジスタ容量ＣTとを其々
ＣR＝ε0・εR・ＳR／ｔR
ＣT＝ε0・εox・ＳT／ｔox
にて定義し（ε0は真空の誘電率）、容量検出電極の面積をＳD（μｍ2）、容量検出誘電体膜の厚みをｔD（μｍ）、容量検出誘電体膜の比誘電率をεDとして信号検出素子の素子容量ＣDを
ＣD＝ε0・εD・ＳD／ｔD
と定義した時に（ε0は真空の誘電率）、
この素子容量ＣDは、基準コンデンサ容量ＣRとトランジスタ容量ＣTとの和であるＣR＋ＣTよりも十分に大きく、且つ対象物が容量検出誘電体膜に接しずに対象物距離ｔAを以て離れており、対象物容量ＣAを真空の誘電率ε0と空気の比誘電率εAと容量検出電極の面積ＳDとを用いて、
ＣA＝ε0・εA・ＳD／ｔA
と定義した時に、基準コンデンサ容量ＣRが対象物容量ＣAよりも十分に大きいことを特徴とする。ここでも基準コンデンサ容量ＣRがトランジスタ容量ＣTよりも十分に大きいのが理想的である。従って素子容量ＣDは基準コンデンサ容量ＣR単体よりも十分に大きく、且つ基準コンデンサ容量ＣR単体が対象物容量ＣAよりも十分に大きいことをも特徴とする。
【発明の効果】
【００１９】
以上詳述してきたように、本発明によれば、静電容量に対応する信号を増幅する信号増幅素子と静電容量をリセットするリセット素子とを備えたので、薄膜半導体装置を用いていたとしても高精度に静電容量を感知することができる。
【発明を実施するための最良の形態】
【００２０】
次に本発明の好適な実施形態を、図面を参照しながら説明する。
（実施形態１）
本発明実施形態１では、対象物との距離に応じて変化する静電容量を検出することにより、これら対象物の表面形状を読み取る静電容量検出装置を金属−絶縁膜−半導体膜からなる薄膜半導体装置にて作成する。
【００２１】
薄膜半導体装置は通常硝子基板上に作成されるために、大面積を要する半導体集積回路を安価に製造する技術として知られ、具体的に昨今では液晶表示装置等に応用されている。従って指紋センサ等に適応される静電容量検出装置を薄膜半導体装置にて作成すると、単結晶硅素基板と云った多大なエネルギーを消費して作られた高価な基板を使用する必要がなく、貴重な地球資源を浪費することなく安価に当該装置を作成し得る。また、薄膜半導体装置はＳＵＦＴＬＡ（特開平１１−３１２８１１やS. Utsunomiya et. al. Society for Information Display p. 916 (2000)）と呼ばれる転写技術を適応することで、半導体集積回路をプラスティック基板上に作成出来るので、静電容量検出装置も単結晶硅素基板から解放されてプラスティック基板上に形成し得るのである。
【００２２】
さて、図１０に示すが如き従来の動作原理を適応した静電容量検出装置を薄膜半導体装置にて作成するのは、現在の薄膜半導体装置の技術を以てしては不可能である。二つの直列接続されたコンデンサー間に誘起される電荷Ｑは非常に小さいために、高精度感知を可能とする単結晶硅素ＬＳＩ技術を用いれば電荷Ｑを正確に読み取れるが、薄膜半導体装置ではトランジスタ特性が単結晶硅素ＬＳＩ技術程には優れず、また薄膜半導体装置間の特性偏差も大きいが故に電荷Ｑを正確に読み取れない。
【００２３】
そこで本発明実施形態の静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本（Ｍは１以上の整数）の行線と、Ｎ本（Ｎは１以上の整数）の列線、各行線と各列線との交点に設けられたＭ×Ｎ個の静電容量検出素子、及び電源線とを具備せしめ、これらの各静電容量検出素子は信号検出素子と信号増幅素子とリセット素子とを含む構成とする。信号検出素子は容量検出電極と容量検出誘電体膜とを少なくとも含む。
【００２４】
後に詳述するように低電圧で検出感度を上げるには信号検出素子が更に基準コンデンサを含むことが望まれる。基準コンデンサを信号検出素子が含む場合、基準コンデンサは基準コンデンサ第一電極と基準コンデンサ誘電体膜と基準コンデンサ第二電極とからなる。
【００２５】
指紋等の対象物が容量検出誘電体膜に接したりあるいは接近すると、容量検出電極には対象物との静電容量に応じて電位ＶGが発生する。本発明実施形態ではこの電位ＶGを各静電容量検出素子に設けられた信号増幅素子にて増幅し、増幅された電流または電圧に変換する。具体的には信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とからなり、ソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置からなる。同様にリセット素子もゲート電極とゲート絶縁膜と半導体膜とからなり、ソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置からなる。信号増幅素子のゲート電極と容量検出電極とリセット素子のドレイン電極とは互いに接続されている。
【００２６】
また、信号検出素子が基準コンデンサを含む場合、基準コンデンサの一方の電極は列線に接続されており、他方の電極は容量検出電極と信号増幅用薄膜半導体装置のゲート電極とリセット素子のドレイン電極とに接続される。例えば基準コンデンサ第一電極と列線とが電気的に接続されている場合には、基準コンデンサ第二電極が容量検出電極と信号増幅用薄膜半導体装置のゲート電極とリセット素子のドレイン電極とに電気的に接続される。反対に基準コンデンサ第二電極と列線とが電気的に接続されている場合には、基準コンデンサ第一電極が容量検出電極と信号増幅用薄膜半導体装置のゲート電極とリセット素子のドレイン電極とに電気的に接続される。
【００２７】
尚、本願では薄膜半導体装置のソース電極とドレイン電極とを便宜上区別しない。一方の電極をソース電極と名付け、他方の電極をドレイン電極と名付ける。物理的に厳密を帰すならば、トランジスタのソース電極とドレイン電極とは、Ｎ型トランジスタでは電位の低い方がソース電極と定義され、Ｐ型トランジスタでは電位の高い方がソース電極と定義される。而るにどちらの電極の電位が高くなるかは動作状態に応じて変化する。そのために厳密にはソース電極とドレイン電極とは一つのトランジスタ内で常に入れ替わり得る。本願は説明を明瞭とする目的でこうした厳密性を排し、便宜上一方の電極をソース電極と呼び、他方の電極をドレイン電極と呼ぶ。
【００２８】
まずそのような構成とした際の本願発明の基本動作原理を、図１を用いて説明する。対象物の表面形状に応じて変化する静電容量ＣFを有するコンデンサと、静電容量ＣRを持つ基準コンデンサ及びトランジスタ容量ＣTを有する信号増幅用薄膜半導体装置との合成容量ＣR＋ＣTとの間に誘起された電位ＶGは信号増幅用薄膜半導体装置のゲート電極（図中Ｇ）に接続され、半導体装置のゲート電位を変化させる。こうしてこの薄膜半導体装置のドレイン領域（図中Ｄ）に所定の電圧を印加すると、誘起されたゲート電位ＶGに応じて薄膜半導体装置のソースドレイン間に流れる電流Ｉdsは著しく変調される。ゲート電極等には電位ＶGに応じて電荷Ｑが発生しているが、これらの電荷は何処にも流れずに保存されるので、電流値Ｉdsは一定となる。それ故にドレイン電圧を高くしたりあるいは測定時間を長くする等で電流Ｉdsの測定も容易になり、かくして薄膜半導体装置を用いても対象物の表面形状を十分正確に計測し得るのである。対象物の静電容量情報を増幅した信号（電流や電圧）は出力線を介して読み取られる。
【００２９】
対象物の静電容量を測定するには信号増幅素子を介する電流Ｉdsを計測してもよいし、斯うしたこうした電流Ｉdsに対応する信号増幅素子を介した電圧Ｖを測定してもよい。基準コンデンサを設けぬ場合には上述の議論でＣRをゼロとし、対象物の表面形状に応じて変化する静電容量ＣFとトランジスタ容量ＣTとを用いて全く同じ原理が働く。以下、発明の実施の形態として基準コンデンサを設けた例を用いて説明するが、本願発明は基準コンデンサを設けずに、基準コンデンサを信号増幅素子のトランジスタ容量で兼用する場合にも有効である。
【００３０】
次に本発明を具現化する静電容量検出素子の回路構成を、図２を用いて説明する。前述の如く各静電容量検出素子１は信号増幅素子Ｔ２と信号検出素子（４，５）とを必要不可欠な構成要素となし、これらに加えてリセット素子Ｔ１をも含有する。信号検出素子（４，５）は容量検出電極４１と容量検出誘電体膜４２とを少なくとも有し、望ましくは更に基準コンデンサ５を含む。基準コンデンサ５は基準コンデンサ第一電極５１と基準コンデンサ誘電体膜５２と基準コンデンサ第二電極５３とからなる。信号増幅素子Ｔ２のゲート電極と容量検出電極４１と基準コンデンサ５の一方の電極（第二電極５３とする）とリセット素子Ｔ１のドレイン電極とが接続されている。これはリセット素子Ｔ１が選択されてスイッチオン状態となった際に信号増幅素子Ｔ２のゲート電極と基準コンデンサ第二電極５３と容量検出電極４１とが接地電位に成り得るように設定するためである。具体的には電源線Ｐが供給する電位を接地電位とし、リセット素子Ｔ１のソース電極を電源線Ｐに繋げ、リセット素子Ｔ１のゲート電極にリセット選択信号を入力してスイッチオン状態にすると、リセット素子Ｔ１のドレイン電極が接地電位になり得るように素子を配置する。同時にこの際基準コンデンサ第一電極５１も接地電位になり得るように配置する。こうするとリセット選択信号が付与された期間に信号増幅素子のゲート電極や容量検出電極、基準コンデンサ第二電極が接地電位に落ち得る。同時にこの際基準コンデンサ第一電極も接地電位になり得るように配置する。このような素子配置と配線とをなすことで、静電容量検出素子１を選択して対象物の静電容量を測定する前に不要な電荷を信号増幅素子Ｔ２のゲート電極や容量検出電極４１から排除出来、検出精度が著しく向上するに至る。
【００３１】
本発明実施形態の信号増幅素子Ｔ２は電源線Ｐと出力線Ｏとの間に設置される。一例としては信号増幅素子Ｔ２である信号増幅用薄膜半導体装置のソース電極が電源線Ｐに電気的に接続され、ドレイン電極が出力線Ｏに電気的に接続される。
【００３２】
電気的に接続するとは、スイッチ素子などを介して電気的に導通し得る状態になることを意味する。無論、ドレイン電極が直接に出力線と接続されてもよいし、ソース電極が直接に電源線と接続されてもよい。
【００３３】
本願の静電容量検出装置は、行列状に配置された各静電容量検出素子１を列線Ｃ及び行線Ｒにより順次選択して行くことで対象物の表面形状を読み取って行く。図２では一例として各静電容量検出素子１が列選択素子Ｔ３と行選択素子Ｔ４を含む構成を成す。こうした構成をなすことで、各静電容量検出素子１を一意的に選択し、静電容量検出素子１間の情報干渉を防いで高速にて高精度検出を実現する。具体的には列選択素子Ｔ３はゲート電極とゲート絶縁膜と半導体膜とからなる列選択用薄膜半導体装置からなり、行選択素子Ｔ４もゲート電極とゲート絶縁膜と半導体膜とからなる行選択用薄膜半導体装置からなる。本発明の静電容量検出素子１が列選択素子Ｔ３及び行選択素子Ｔ４を含む場合、信号増幅素子Ｔ２をなす信号増幅用薄膜半導体装置と列選択用薄膜半導体装置と行選択用薄膜半導体装置とは直列に接続される。各静電容量検出素子１内に列選択素子Ｔ３を設けることで列選択が一意的になされ、列間の情報干渉を防げられる。更に各静電容量検出素子１が行選択素子Ｔ４も含むことで行選択も一意的になされ、行間の情報干渉も防げられる。
【００３４】
よってＭ×Ｎ個の静電容量検出素子１の中から選択された列線Ｃと行線Ｒに接続された一つの静電容量検出素子１だけを選択し得る。静電容量検出素子１が列選択素子Ｔ３と行選択素子Ｔ４とを含む場合には、列選択用薄膜半導体装置のゲート電極は列線Ｃに接続され、行選択用薄膜半導体装置のゲート電極は行線Ｒに接続される。図２の例では行選択素子Ｔ４にＮ型トランジスタを使用しているので、非選択行の行線には低電位（Ｖss）が加わり、選択行の行線Ｒ（例えばｉ行目の行線）には高電位（Ｖdd）が付与される。同様に図２の例では列選択素子Ｔ３にＮ型トランジスタを使用しているので、非選択列の列線Ｃには低電位（Ｖss）が加わえられ、選択列（例えばｊ列目の列線）の列線Ｃには高電位（Ｖdd）が付与される。
【００３５】
このような構成にてまずある一本の行線Ｒ（例えばｉ行目の行線）を選択する。するとその行線Ｒに接続された行選択素子Ｔ４は一斉にトランジスタ・オン状態となる。この状態にて次にある特定の列線Ｃ（例えばｊ列目の列線）を選択する。Ｎ本の列線Ｃの内で特定の列線Ｃ（例えばｊ列目の列線）が選択された時のみ、その列線Ｃ（ｊ列目の列線）に高電位（Ｖdd）が付与され、その列線Ｃ（ｊ列目の列線）に接続された列選択素子Ｔ３の電気伝導度が上がりトランジスタ・オン状態となる。この結果、電源線Ｐと出力線Ｏとの間の電気伝導度は信号増幅素子Ｔ２にて定まる。基準コンデンサ５の一方の電極５１は列線Ｃに繋がれており、列線Ｃは選択状態にあるので、基準コンデンサ５には高電位が付与され、対象物の静電容量に応じた電位が信号増幅素子Ｔ２のゲート電極に印加される。かくして選択された行Ｒ（i行）と列Ｃ（ｊ列）との交点に位置する静電容量検出素子１（i行ｊ列に位置する静電容量検出素子）のみがＭ×Ｎ個の静電容量検出素子群の中から選択されて、その位置における対象物の静電容量を測定することになる。勿論この構成と反対に列選択素子Ｔ３にＰ型トランジスタを使用し、非選択状態にＰ型トランジスタのゲート電極に高電位（Ｖdd）を加え、選択時に低電位（Ｖss）を付与してもよい。また、行選択素子Ｔ４にＰ型トランジスタを使用し、非選択状態にＰ型トランジスタのゲート電極に高電位（Ｖdd）を加え、選択時に低電位（Ｖss）を付与してもよい。
【００３６】
本願ではリセット素子Ｔ１のゲート電極を、静電容量検出素子１を位置付ける列線Ｃの隣接段に位置する列線Ｃに接続する。即ちｊ列目に位置する静電容量検出素子１内のリセット素子Ｔ１のドレイン電極はｊ列目の容量検出電極４１と信号増幅素子Ｔ２のゲート電極に接続され、ゲート電極を隣接段たるｊ＋１列目（後段列）乃至はｊ−１列目（前段列）の列線Ｃに接続する。こうした構成をなすことで、ｊ列目に位置する静電容量検出素子１内のリセット素子Ｔ１に対するリセット選択信号として、ｊ＋１列目乃至はｊ−１列目の列線Ｃを通して静電容量検出素子１に供給される列選択信号を使用し得る。当然、リセット素子Ｔ１のゲート電極を接続するのが静電容量検出素子１を位置付ける列線以外の列線Ｃであれば、隣接段の列線Ｃでなくとも同様な効果が期待できるが、隣接段の列線Ｃに接続することで余分な配線を除去し寄生容量を減少せしめることが出来る。また、前述したように本発明実施形態のリセット素子Ｔ１は、静電容量検出素子１を選択して対象物の静電容量を測定する前に不要な電荷を信号増幅素子Ｔ２のゲート電極や容量検出電極１から排除することを目的とするため、リセット素子Ｔ１が属する静電容量検出素子１が選択される直前に、リセット素子Ｔ１がスイッチオン状態となることが好ましい。例えば列選択が前列段からなされる（ｊ−１、ｊ、ｊ＋１という順に選択される）場合はｊ列に属する静電容量検出素子１内のリセット素子Ｔ１のゲート電極はｊ−１列目の列線Ｃに接続され、逆に列選択が後列段からなされる（ｊ＋１、ｊ、ｊ−１という順に選択される）場合はｊ列に属する静電容量検出素子１内のリセット素子Ｔ１のゲート電極はｊ＋１列目の列線Ｃに接続されるのが理想的である。列選択が前列段からなされ（ｊ−１、ｊ、ｊ＋１という順に選択され）、且つｊ列に属する静電容量検出素子１内のリセット素子Ｔ１のゲート電極は後列ｊ＋１列目の列線Ｃに接続される場合には前行（ｉ−１行目）後列（ｊ＋１列目）の静電容量検出素子１が動作している間にiｉ行ｊ列のリセットがなされることになる。図２の例ではリセット素子Ｔ１にはＮ型トランジスタを使用しているので、列線Ｃには非選択状態で低電位（Ｖss）が加わり、選択状態の時にのみ高電位（Ｖdd）が付与される回路構成をなすことで、隣接段たるｊ＋１列目が選択された時に、ｊ列目に位置する静電容量検出素子１内のリセット素子Ｔ１がスイッチオン状態となる。リセット素子Ｔ１と列選択素子Ｔ３とは同種の信号でオンオフ動作を行うので、簡便な回路構成にするとの観点からはリセット素子Ｔ１と列選択素子Ｔ３とは同一導電型のトランジスタとするのが好ましい。例えばリセット素子Ｔ１がＮ型トランジスタならば、列選択素子Ｔ３もＮ型トランジスタを使用する。こうした構成をなすことで、インバータなどの素子を用いること無しに隣接段列線への選択信号を、当列のリセット素子Ｔ１へのリセット信号とし得る。また、リセット素子Ｔ１にＰ型トランジスタを使用し、列線Ｃには非選択状態で高電位（Ｖdd）が加わり、選択状態の時にのみ低電位（Ｖss）が付与される構成をなすことでも同様な効果を得ることが可能である。この場合列選択素子Ｔ３にもＰ型トランジスタを使用する。
【００３７】
本発明実施形態ではリセット素子Ｔ１と信号増幅素子Ｔ２に同一導電型の薄膜半導体装置を使用する。後に詳述するが電源電圧として正電位が供給されている場合、すなわち低電位（Ｖss）側の接地電位と高電位（Ｖdd）を用いている場合、列線Ｃの電位は接地電位（Ｖss）から高電位（Ｖdd）の間で変化する。図２に示すように基準コンデンサ５の第一電極５１は列線Ｃに接続され、容量検出誘電体膜４２は接地電位である対象物と直接、または空気を挿んで接していると考えられるので、基準コンデンサ第二電極５３と容量検出電極４１と信号増幅素子Ｔ２のゲート電極の電位もまた接地電位（Ｖss）から高電位（Ｖdd）の間で変化する。この場合、信号増幅素子Ｔ２のソース電極は接地電位である電源線Ｐと電気的に接続されていることから、信号増幅素子Ｔ２にはソース及びドレインの電位が接地電位に近い場合でもオン電流を十分に取るＮ型トランジスタを用いることが望ましい。同様にリセット素子Ｔ１のソース電極も電源線Ｐに接続されていて、列線Ｃの電位は接地電位（Ｖss）から高電位（Ｖdd）の間で変化することから、Ｎ型トランジスタであることが好ましい。逆に電源電圧として負電源を用いる場合、すなわち高電位（Ｖdd）側の接地電位と低電位（Ｖss）を用いている場合、信号増幅素子Ｔ２のソース電極は接地電位に電気的に接続され、信号増幅素子Ｔ２のソース電極の電位は低電位（Ｖss）から接地電位（Ｖdd）の間で変化する。更にリセット素子Ｔ１のソース電極は接地電位である電源線Ｐに接続され、ゲート電極が接続された列線Ｃの電位は低電位（Ｖss）から接地電位（Ｖdd）の間で変化する。よって、この場合は信号増幅素子Ｔ２、リセット素子Ｔ１共にＰ型トランジスタであることが望ましい。
【００３８】
本発明実施形態では各静電容量検出素子１を一つずつ選択して行くので電源線Ｐ及び出力線Ｏは多様な形態を有す。静電容量検出装置内に設けられる電源線Ｐは列線Ｃと同数のＮ本として列方向から供給することも可能であるし、行線Ｒと同数のＭ本として行方向から供給することも可能である。更には二列に一本の電源線を設けたり、あるいは二行に一本の電源線を設けてもよい。更に静電容量検出装置内に設けられる出力線Ｏは列線Ｃと同数のＮ本として列方向に取り出すことも可能であるし、行線Ｒと同数のＭ本として行方向に取り出すことも可能である。更には二列に一本の出力線を設けたり、あるいは二行に一本の出力線を設けてもよい。図２の例では電源線Ｐの数を行線Ｒと同数のＭ本とし、行方向から供給し、出力線Ｏの数を列線Ｃと同数のＮ本とし、列方向に出力線Ｏを取り出している。
【００３９】
各静電容量検出素子１が列選択素子Ｔ３や行選択素子Ｔ４を含んでいると、上述の如くＭ×Ｎ個の静電容量検出素子群の中から特定の一静電容量検出素子のみを確実に選択するとの利点が認められる。その一方で、もし基準コンデンサ５が無ければ、信号増幅素子Ｔ２のトランジスタ容量と対象物の容量とが容量結合して、その容量比とドレイン電圧との積が信号増幅素子Ｔ２のゲート電極に印加される。ところが列選択素子Ｔ３と行選択素子Ｔ４と信号増幅素子Ｔ２とが直列に接続されているので、信号増幅素子Ｔ２のドレイン電位は出力線Ｏに印加される高電位（Ｖdd）よりも列選択素子Ｔ３と行選択素子Ｔ４が存在する分だけ下がってしまう。例えば列選択素子Ｔ３と行選択素子Ｔ４と信号増幅素子Ｔ２のオン状態における電気伝導度が同程度と仮定すると、出力線ＯにＶddが印加された際に信号増幅素子Ｔ２のドレイン電位はＶddの約三分の一であるＶdd/３程度に下がってしまう。それ故に測定対象物の静電容量が変化しても、信号増幅素子Ｔ２のゲート電位変化量は最大でもＶdd/３程度と小さくなり、検出精度が低下したりあるいはＶddの値を大きくせねばならなくなる。こうした課題を解決すべく本実施形態願では基準コンデンサ５を設け、この基準コンデンサ５の一方の電極５１を列線Ｃに直接接続させる。これにより喩え行選択素子Ｔ４や列選択素子Ｔ３が存在しても、基準コンデンサ５の一方の電極５１には確実に高電位（Ｖdd）が印加され、それ故に信号増幅素子Ｔ２のゲート電位は最小でＶss付近、最大でＶdd付近と成り得る。即ち本実施形態の構成によれば、喩え行選択素子Ｔ４と列選択素子Ｔ３とが信号増幅素子Ｔ２と直列接続されて電源線Ｐと出力線Ｏとの間に設けられていても、信号増幅素子Ｔ２のゲート電位は負電源電位（Ｖss：接地電位）付近から正電源電位（Ｖdd：高電位）付近迄測定対象物の静電容量に応じて変化し得るようになる。信号増幅素子Ｔ２のゲート電位が負電源電位付近にあると、信号増幅用薄膜半導体装置はオフ状態になり、信号増幅素子Ｔ２の電気伝導度は著しく小さくなる。反対に信号増幅素子Ｔ２のゲート電位が正電源電位付近になると、信号増幅用薄膜半導体装置はオン状態になり、信号増幅素子Ｔ２の電気伝導度は窮めて大きくなる。こうした電気伝導度の変化を出力線経由で測定することで対象物表面の凹凸情報を採取出来るのである。
【００４０】
基準コンデンサ５の一方の電極５１は列線Ｃに接続され、他方の電極５３は容量検出電極４１と信号増幅用薄膜半導体装置である信号増幅素子Ｔ２のゲート電極とに接続される。先にも述べたように図２に示した例では列線Ｃが選択された状態で列線Ｃには高電位が付与されるので、列線Ｃに直接接続された基準コンデンサ５の一方の電極５１には高電位（Ｖdd）が印加され、対象物の静電容量に応じた電位が信号増幅素子Ｔ２のゲート電極に加わる。こうして信号増幅用薄膜半導体装置のソースドレイン間の電気伝導度が変化し、これを検出して指紋情報と云った対象物の表面凹凸情報が取得される。
【００４１】
上述の構成にて本願発明実施形態の信号増幅用薄膜半導体装置（Ｔ２）が効果的に信号増幅の機能を果たすためには、信号増幅用薄膜半導体装置のトランジスタ容量ＣTや基準コンデンサ容量ＣR、及び信号検出素子（４，５）の素子容量ＣDを適切に定めねばならない。次にこれらの関係を図３乃至図４を用いて説明する。
【００４２】
まず、測定対処物の凸部が容量検出誘電体膜４２に接しており、対象物が電気的に接地されている状況を考える。具体的には静電容量検出装置を指紋センサとして用い、この静電容量検出装置表面に指紋の山が接している状態の検出を想定する。基準コンデンサ５の電極面積をＳR（μｍ2）、基準コンデンサ誘電体膜５２の厚みをｔR（μｍ）、基準コンデンサ誘電体膜５２の比誘電率をεR、信号増幅用薄膜半導体装置（Ｔ２）のゲート電極面積をＳT（μｍ2）、ゲート絶縁膜の厚みをｔox（μｍ）、ゲート絶縁膜の比誘電率をεoxとして基準コンデンサ容量ＣRと信号増幅用薄膜半導体装置（Ｔ２）のトランジスタ容量ＣTとを其々各々
ＣR＝ε0・εR・ＳR／ｔR
ＣT＝ε0・εox・ＳT／ｔox
と定義する（ε0は真空の誘電率）。また、容量検出電極４１の面積をＳD（μｍ2）、容量検出誘電体膜４２の厚みをｔD（μｍ）、容量検出誘電体膜４２の比誘電率をεDとして信号検出素子（４，５）の素子容量ＣDを
ＣD＝ε0・εD・ＳD／ｔD
と定義する（ε0は真空の誘電率）。対象物表面が素子容量ＣDの接地電極となり、容量検出電極４１が容量検出誘電体膜４２を挟んで他方の電極に相当する。容量検出電極４１は信号増幅用薄膜半導体装置（Ｔ２）のゲート電極と基準コンデンサ５の一方の電極５３とに接続されているので、素子容量ＣDを持つコンデンサとトランジスタ容量ＣTを持つコンデンサとが直列に接続され、同時に素子容量ＣDを持つコンデンサは基準コンデンサ容量ＣRを持つコンデンサとも直列に接続されることになる。基準コンデンサ５の他方５１の電極は列線Ｃに接続され、列線Ｃが選択された際には高電位（Ｖdd）が印加される。一方、電源電圧として正電源を用いている場合、すなわち電源線Ｐには接地電位が供給され、出力線Ｏが高電位（Ｖdd）ある場合、信号増幅素子Ｔ２は列選択素子Ｔ３と行選択素子Ｔ４と直列接続されて電源線Ｐと出力線Ｏとの間に配置されているので、列線Ｃが選択された際における信号増幅用ＭＩＳ薄膜半導体装置のドレイン電位はＶddのｋ倍（０＜ｋ≦１）となる（図４）。ｋの値は列選択素子Ｔ３の抵抗値と行選択素子Ｔ４の抵抗値と信号増幅素子Ｔ２の抵抗値にて定まり、具体的にはゼロよりも大きく、１以下である。列選択素子Ｔ３も行選択素子Ｔ４も設けぬ場合にｋの値は１になる。列線Ｃへの印加電圧と信号増幅素子Ｔ２のドレイン電位はこれら３つのコンデンサの静電容量に応じて分割されるから、この状態にて信号増幅用薄膜半導体装置（Ｔ２）のゲート電極に掛かる電圧（凸部が接した時のゲート電圧）ＶGTは
【００４３】
【数１】
2005134371.tif 000003
となる。従って、素子容量ＣDが基準コンデンサ容量ＣRとトランジスタ容量ＣTとの和であるＣR+ＣTよりも十分に大きい時
【００４４】
【数２】
2005134371.tif 000004
には、ゲート電圧ＶGTは
【００４５】
【数３】
2005134371.tif 000005
と近似され、ゲート電極には殆ど電圧が掛からない。その結果、信号増幅用薄膜半導体装置はオフ状態となり、電流Ｉは窮めて小さくなる。結局、指紋の山に相当する対象物の凸部が静電容量検出装置に接した時に信号増幅素子が殆ど電流を流さないためには、静電容量検出素子を構成するゲート電極面積（ゲート長やゲート幅）やゲート絶縁膜材質、ゲート絶縁膜厚、基準コンデンサ電極面積（コンデンサ電極長やコンデンサ電極幅）、基準コンデンサ誘電体膜材質、基準コンデンサ誘電体膜厚、容量検出電極面積、容量検出誘電体膜材質、容量検出誘電体膜厚などを、素子容量ＣDが基準コンデンサ容量ＣRとトランジスタ容量ＣTとの和であるＣR+ＣTよりも十分に大きくなるように設定せねばならない訳である。一般に「十分に大きい」とは１０倍程度の相違を意味する。換言すれば素子容量ＣDは基準コンデンサ容量ＣRとトランジスタ容量ＣTとの和であるＣR+ＣTと
【００４６】
ＣD＞１０×(ＣR+ＣT)
との関係を満たせばよい。この場合、ＶGT/Ｖddは０．１程度以下となり薄膜半導体装置はオン状態には成り得ない。対象物の凸部を確実に検出するには、対象物の凸部が静電容量検出装置に接した時に、信号増幅用薄膜半導体装置がオフ状態になることが重要である。従って電源電圧を高電位（Ｖdd）とする場合には信号増幅用薄膜半導体装置として、ゲート電圧がゼロ近傍でドレイン電流が流れないエンハンスメント型（ノーマリーオフ型）Ｎ型トランジスタを用いるのが好ましい。より理想的には、伝達特性におけるドレイン電流が最小値となるゲート電圧（最小ゲート電圧）をＶminとして、この最小ゲート電圧が
【００４７】
０＜０．１×Ｖdd＜Ｖmin
または
【００４８】
０＜ＶGT＜Ｖmin
との関係を満たすような信号増幅用Ｎ型ＭＩＳ薄膜半導体装置を使用する。
【００４９】
反対に電源電圧が低電位（Ｖss）であり、高電位（Ｖdd）として接地電圧が供給されている場合、信号増幅用薄膜半導体装置として、ゲート電圧がゼロ近傍でドレイン電流が流れないエンハンスメント型（ノーマリーオフ型）Ｐ型トランジスタを用いる。理想的には信号増幅用Ｐ型ＭＩＳ薄膜半導体装置の最小ゲート電圧Ｖminが
Ｖmin＜０．１×Ｖdd＜０
または
Ｖmin＜ＶGT＜０
との関係を満たす信号増幅用Ｐ型ＭＩＳ薄膜半導体装置を使用することである。こうすることにより対象物の凸部を、電流値Ｉが非常に小さいとの形態にて確実に検出し得るのである。
【００５０】
次に対象物が容量検出誘電体膜に接しずに対象物距離ｔAを以て容量検出誘電体膜から離れている状況を考える。即ち測定対処物の凹部が容量検出誘電体膜上に有り、更に対象物が電気的に接地されている状況である。具体的には静電容量検出装置を指紋センサとして用いた時に、静電容量検出装置表面に指紋の谷が来ている状態の検出を想定する。先にも述べたように、本発明の静電容量検出装置では容量検出誘電体膜が静電容量検出装置の最表面に位置するのが望ましい。この時の等価回路図を図４に示す。容量検出誘電体膜に対象物表面が接していないので、容量検出誘電体膜と対象物表面との間には空気を誘電体とした新たなコンデンサーが形成される。これを対象物容量ＣAと名付け、真空の誘電率ε0と空気の比誘電率εAと容量検出電極の面積ＳDとを用いて、
ＣA＝ε0・εA・ＳD／ｔA
と定義する。こうして対象物が容量検出誘電体膜から離れた状態では、素子容量ＣDと対象物容量ＣAとが直列に接続され、更にこれらのコンデンサに互いに並列接続されたトランジスタ容量ＣTと基準コンデンサ容量ＣRとが直列に接続されることになる。基準コンデンサには電圧Ｖddが印加され、信号増幅素子のドレイン電極にはｋＶddの電圧が印加される（図５）。印加電圧は静電容量に応じて四つのコンデンサー間で分割されるので、この条件下にて信号増幅用薄膜半導体装置のゲート電極に掛かる電圧（谷が来たときのゲート電圧）ＶGVは
【００５１】
【数４】
2005134371.tif 000006
となる。一方、本発明では対象物が静電容量検出装置に接した時にドレイン電流が非常に小さくなるようにＣD ≫  ＣT＋ＣR（数２）との条件を満たすべく静電容量検出素子を作成してあるので、ＶGVは
【００５２】
【数５】
2005134371.tif 000007
と近似される。ここで基準コンデンサ容量ＣRを対象物容量ＣAよりも十分に大きくなるように設定すると、
【００５３】
【数６】
2005134371.tif 000008
ゲート電圧ＶGVは
【００５４】
【数７】
2005134371.tif 000009
と更に簡略化される。こうしてｋの値が１に近ければ、ゲート電圧ＶGVは電源電圧Ｖddに略等しくなる。基準コンデンサ容量ＣRがトランジスタ容量ＣTよりも十分に大きくなるよう設定しておくと、
【００５５】
【数８】
2005134371.tif 000010
ｋの値の大小に関わらず、ゲート電圧ＶGVは
【００５６】
【数９】
2005134371.tif 000011
となり、電源電圧Ｖddにほぼ等しくなる。この結果、信号増幅用薄膜半導体装置をオン状態と出来、電流Ｉは窮めて大きくなる。指紋の谷に相当する対象物の凹部が静電容量検出装置上に来た時に信号増幅素子が大電流を通すためには、基準コンデンサ容量ＣRが対象物容量ＣAよりも十分に大きくなるように構成付ける必要がある。先に述べた如く、１０倍程度の相違が認められると一般に十分に大きいと言えるので、基準コンデンサ容量ＣRと対象物容量ＣAとが
【００５７】
ＣR＞１０×ＣA
との関係を満たせばよい。また、ｋの値如何に関わらず指紋の谷等が接近した時にトランジスタがオン状態になるには基準コンデンサ容量ＣRがトランジスタ容量ＣTよりも十倍以上大きくしておけばよい。
【００５８】
ＣR＞１０×ＣT
これらの条件を満たすと、ＶGT/Ｖddは０．９程度以上となり薄膜半導体装置は容易にオン状態と化す。対象物の凹部を確実に検出するには、対象物の凹部が静電容量検出装置に近づいた時に、信号増幅用薄膜半導体装置がオン状態になることが重要である。電源電圧Ｖddに正電源を用いる場合には信号増幅用薄膜半導体装置としてエンハンスメント型（ノーマリーオフ型）Ｎ型トランジスタを用いており、このトランジスタの閾値電圧ＶthがＶGVよりも小さいのが好ましい。より理想的には、
０＜Ｖth＜０．９１×Ｖdd
との関係を満たす様な信号増幅用Ｎ型ＭＩＳ薄膜半導体装置を使用する。反対に電源電圧Ｖddに負電源を用いる場合には信号増幅用薄膜半導体装置としてエンハンスメント型（ノーマリーオフ型）Ｐ型トランジスタを用ており、理想的には信号増幅用Ｐ型ＭＩＳ薄膜半導体装置の閾値電圧ＶthがＶGVよりも大きいのが好ましい。より理想的には、
【００５９】
０．９１×Ｖdd＜Ｖth＜０
との関係を満たす信号増幅用Ｐ型ＭＩＳ薄膜半導体装置を使用することである。こうすることにより対象物の凹部が、電流値Ｉが非常に大きいとの形態にて確実に検出されるに至る。
【００６０】
結局、指紋の山等に相当する対象物の凸部が静電容量検出装置に接した時に信号増幅素子が殆ど電流を通さず、同時に指紋の谷等に相当する対象物の凹部が静電容量検出装置に近づいた時に信号増幅素子が大きな電流を通して対象物の凹凸を正しく認識するには、静電容量検出素子にて容量検出誘電体膜が静電容量検出装置の最表面に位置し、信号増幅用薄膜半導体装置のゲート電極面積ＳT（μｍ2）やゲート絶縁膜の厚みｔox（μｍ）、ゲート絶縁膜の比誘電率εox、基準コンデンサの電極面積ＳR（μｍ2）、基準コンデンサ誘電体膜の厚みｔR（μｍ）、基準コンデンサ誘電体膜の比誘電率εR、容量検出電極面積ＳD（μｍ2）、容量検出誘電体膜の厚みｔD（μｍ）、容量検出誘電体膜の比誘電率εD等を素子容量ＣDが基準コンデンサ容量ＣRとトランジスタ容量ＣTとの和であるＣR+ＣTよりも十分に大きくなるように設定する必要があり、且つ対象物が容量検出誘電体膜に接しずに対象物距離ｔAを以て離れている際に基準コンデンサ容量ＣRが対象物容量ＣAよりも十分に大きくなるように静電容量検出装置を構成づける必要がある。更に基準コンデンサ容量ＣRがトランジスタ容量ＣTよりも十分大きいのが理想的と言える。より具体的には基準コンデンサ容量ＣRとトランジスタ容量ＣTとが
ＣR＞１０×ＣT
との関係式を満たした上で、素子容量ＣDと基準コンデンサ容量ＣRと対象物容量ＣAとが
ＣD＞１０×ＣR
ＣR＞１０×ＣA
との関係を満たすように静電容量検出装置を特徴付ける。また、電源電圧として高電位（Ｖdd）を用いる場合には信号増幅用薄膜半導体装置としてエンハンスメント型（ノーマリーオフ型）Ｎ型トランジスタを用いるのが好ましく、このＮ型トランジスタの最小ゲート電圧Ｖminは
０＜０．１×Ｖdd＜Ｖmin  または０＜ＶGT＜Ｖmin
との関係を満たし、更に閾値電圧ＶthがＶGVよりも小さく、具体的には
０＜Ｖth＜０．９１×Ｖdd  または０＜Ｖth＜ＶGV
との関係を満たしているエンハンスメント型Ｎ型トランジスタを用いるのが理想的である。反対に電源電圧に負電源（Ｖss）を用いる場合には信号増幅用薄膜半導体装置としてエンハンスメント型（ノーマリーオフ型）Ｐ型トランジスタを用いるのが好ましく、このＰ型トランジスタの最小ゲート電圧Ｖminは
Ｖmin＜０．１×Ｖdd＜０  またはＶmin＜ＶGT＜０
との関係を満たし、更に閾値電圧ＶthがＶGVよりも大きく、具体的には
０．９１×Ｖdd＜Ｖth＜０  またはＶGV＜Ｖth＜０
との関係を満たしているエンハンスメント型Ｐ型トランジスタを用いるのが理想的である。
【００６１】
次にこうした発明を具現化する静電容量検出素子の構造を図５を用いて説明する。静電容量検出素子１の信号増幅素子Ｔ２をなす信号増幅用薄膜半導体装置はソース領域とチャンネル形成領域とドレイン領域とを含む半導体膜１１０とゲート絶縁膜１２０とゲート電極１７０とを不可欠な構成要件としている。同様に列選択素子Ｔ３を成す列選択用薄膜半導体装置もソース領域とチャンネル形成領域とドレイン領域とを含む半導体膜１１０とゲート絶縁膜１２０とゲート電極１７０とを不可欠な構成要件とし、行選択素子Ｔ４をなす行選択用薄膜半導体装置もソース領域とチャンネル形成領域とドレイン領域とを含む半導体膜１１０とゲート絶縁膜１２０とゲート電極１７０とを不可欠な構成要件としている。図５の構成例では信号増幅用薄膜半導体装置（Ｔ２）と列選択素子Ｔ３と行選択素子Ｔ４をＮＭＯＳで作成している。図５には示さないが、基準コンデンサ第一電極は信号増幅用薄膜半導体装置（Ｔ２）のドレイン領域と同じ素材であるＮ型半導体膜からなっている。基準コンデンサ第一電極も薄膜半導体装置のドレイン領域も同じ下地保護膜上に形成されなされている。基準コンデンサの誘電体膜は信号増幅用薄膜半導体装置のゲート絶縁膜１２０（図中ＧＩ）と同一素材である酸化珪素膜から成り、共に同一層上（半導体膜上）に形成されなされる。基準コンデンサ第二電極は信号増幅用薄膜半導体装置（Ｔ２）のゲート電極１７０と同一素材である金属膜（具体的にはタンタル薄膜）にて形成されなされている。
【００６２】
このような静電容量検出素子１は前述のＳＵＦＴＬＡ技術を用いて、プラスティック基板１００上に形成され得る。単結晶硅素技術に基づく指紋センサはプラスティック上では直ぐに割れてしまったり、あるいは十分な大きさを有さぬがために実用性に乏しい。これに対して本願発明に依よるプラスティック基板１００上の静電容量検出素子は、プラスティック基板上で指を被うに十分に大きい面積としても静電容量検出素子１が割れる心配もなく、プラスティック基板１００上での指紋センサとして利用し得る。具体的には本願発明により個人認証機能を兼ね備えたスマートカードが実現される。個人認証機能を備えたスマートカードはキャッシュカード(bank card)やクレジットカード(credit card)、身分証明書(Identity card)等で使用され、これらのセキュリティーレベルを著しく高めた上で尚、個人指紋情報をカード外に流出させずに保護するとの優れた機能を有する。
【００６３】
（実施例１）
ガラス基板上に薄膜半導体装置からなる静電容量検出装置を製造した上で、この静電容量検出装置をＳＵＦＴＬＡ技術を用いてプラスティック基板上に転写し、プラスティック基板上に静電容量検出装置を作成した。静電容量検出装置は３０４行３０４列の行列状に並んだ静電容量検出素子から構成される。行列部の大きさは２０ｍｍ角の正方形である。
【００６４】
基板は厚み２００μｍのポリエーテルスルフォン（ＰＥＳ）である。信号増幅素子と行選択素子、列選択素子及びリセット素子はＮ型薄膜半導体装置にて作られている。薄膜半導体装置は図５に示すトップゲート型で工程最高温度４２５℃の低温工程にて作成される。信号増幅用薄膜半導体装置と列選択用薄膜半導体装置及び行選択用薄膜半導体装置のゲート電極長Ｌは３ｕｍとし、ゲート電極幅Ｗは５ｕｍとした。また、リセット用薄膜半導体装置のゲート電極長Ｌは２ｕｍとし、ゲート電極幅Ｗは２ｕｍとした。半導体膜はレーザー結晶化にて得られた多結晶硅素薄膜でその厚みは５０ｎｍである。また、ゲート絶縁膜は化学気相堆積法（ＣＶＤ法）にて形成されなされた４５ｎｍ厚の酸化硅素膜で、ゲート電極は厚み４００ｎｍのタンタル薄膜からなる。ゲート絶縁膜を成す酸化硅素膜の比誘電率はＣＶ測定により略３．９と求められた。基準コンデンサ第一電極は信号増幅用薄膜半導体装置のドレイン領域と同じＮ型半導体膜にて形成され、基準コンデンサ誘電体膜は信号増幅用薄膜半導体装置のゲート絶縁膜と同じ酸化珪素膜で作られ、基準コンデンサ第二電極は信号増幅用薄膜半導体装置のゲート電極と同じタンタル薄膜からなる。基準コンデンサ第一電極はコンタクトホールを介して行線に接続され、第二電極は信号増幅用Ｎ型薄膜半導体装置のゲート電極と容量検出電極とに接続されている。静電容量検出素子の回路構成は図２と同一である。ｊ列目に位置する静電容量検出素子内のリセット素子のゲート電極は、ｊ列目の直前に選択される前段列ｊ+１列目の列線に接続され、ｊ+１列目に位置する静電容量検出素子内の列選択用薄膜半導体装置のゲート電極と共通である。リセット素子のソース電極は接地電位である電源線に接続され、ドレイン電極は容量検出電極と信号増幅用薄膜半導体装置のゲート電極と基準コンデンサ第二電極に接続されている。
【００６５】
本実施例では静電容量検出装置をなす行列のピッチを６６μｍとし、解像度を３８５ｄｐｉ（dots per inch）としている。この結果、容量検出電極面積は１５２９μｍ2となった。容量検出誘電体膜は厚み３００ｎｍの窒化硅素膜にて形成された。ＣＶ測定からこの窒化硅素膜の比誘電率は略７．５であったから、素子容量ＣDは凡そ３３８ｆＦ（フェムトファラッド）となる。本実施例の静電容量検出装置を指紋センサと想定すると、指紋の凹凸は５０μｍ程度なので、静電容量検出装置表面に指紋の谷が来た時の対象物容量ＣAは０．２７ｆＦと計算される。一方、信号増幅用ＭＩＳ薄膜半導体装置のゲート電極長Ｌを２μｍとし、ゲート電極幅Ｗを２μｍとしたから、トランジスタ容量ＣTは凡そ３．０７ｆＦとなる。また、基準コンデンサ電極面積ＳRを４２μｍ2とした。この結果、基準コンデンサ容量ＣRは３２ｆＦとなった。こうして本実施例に示す静電容量検出素子は
ＣD＞１０×ＣR
ＣR＞１０×ＣT
ＣR＞１０×ＣA
との関係を満たす。かくして電源電圧Ｖddを３．３Ｖとすると、指紋の山が静電容量検出装置表面に接した時に信号増幅用ＭＩＳ薄膜半導体装置のゲート電極に印加される電圧ＶGTは０．３０Ｖとなり、指紋の谷が来た時にこのゲート電極に印加される電圧ＶGVは３．１１Ｖとなる。本実施例にて用いた信号増幅用Ｎ型薄膜半導体装置の最小ゲート電圧Ｖminは０．３５Ｖで有り、指紋の山が接した時のゲート電圧ＶGTの０．３０Ｖよりも大きいために、信号増幅用Ｎ型薄膜半導体装置は完全にオフ状態となった。一方、閾値電圧Ｖthは１．４２Ｖであり、指紋の谷が来た時に得られるゲート電圧ＶGVの３．１１Ｖより小さいために、信号増幅用Ｎ型薄膜半導体装置は完全にオン状態となった。この結果、指紋の山が静電容量検出装置表面に接した時に信号増幅素子から出力される電流値は４．５×１０-13Ａと窮めて微弱となる。反対に指紋の谷が来た時には信号増幅素子から２．６×１０-5Ａと大きな電流が出力され、指紋等の凹凸情報を精度良く検出するに至った。
【００６６】
以上、本実施形態１によれば、高精度検出可能な静電容量検出装置を薄膜半導体装置にて作成することが可能になった。
【００６７】
特に本発明では、リセット素子を有することにより、次の効果を有する。
１）リセット素子により、静電容量を読み出す前に測定電位となるノードＧの電位を一定にすれば、正確な静電容量の検出が行えることになる。
【００６８】
２）本実施形態１では特に電源線を接地電位にするので、リセットする電位も接地電位となり、容量検出素子の可変容量ＣFにかかる電圧をゼロにすることができる。測定時に対象物が動く等により可変容量ＣFの値が変化しても、ノードＧの電圧ＶGは変化しないため検出精度を向上させることができる。
【００６９】
３）そして、本実施形態では、このような構成を備えることにより、従来の単結晶硅素基板を用いた技術では数ｍｍ×数ｍｍ程度の小さな静電容量検出装置しかプラスティック基板上に形成出来なかったが、本願発明によるとその百倍もの面積を有する静電容量検出装置をプラスティク基板上に作成することが実現し、しかも対象物の凹凸情報を窮めて高精度に検出出来るようになった。その結果、例えはスマートカードのセキュリティーレベルを著しく向上せしめるとの効果が認められる。また、単結晶硅素基板を用いた従来の静電容量検出装置は装置面積の極一部しか単結晶硅素半導体を利用していらず、莫大なエネルギーと労力とを無駄に費やしていた。これに対し本願発明では斯様な浪費を排除し、地球環境の保全に役立つとの効果を有する。
【００７０】
（実施形態２）
本発明の実施形態２は、電源線に供給する電位を接地電位と異なる所定の電位とした場合の動作を説明するものである。
実施形態１で述べたように、本発明の静電容量検出素子は、対象物と信号検出素子との間の静電容量の変化を信号増幅素子のゲート電極が接続されているノードの電圧ＶGの変化とし、この電圧ＶGを当該信号増幅素子により増幅するものである。このノード電圧ＶGは、電源線の供給電位に依存しないため、電源線の供給電位を接地電位にしなくても、実施形態１の効果１や効果３）が得られるのである。
【００７１】
図６を参照して、本実施形態２における静電容量検出装置の回路構成を説明する。本実施形態２の静電容量検出装置の回路構成は、電源線Ｐに供給される電位が、接地電位ではない所定の電位ＶPLであることを除いて、実施形態１におけるものと全く同一である。すなわち、静電容量検出素子１がＭ行Ｎ列に配置されており、静電容量検出素子１の各々に電源を供給する電源線Ｐを備え、その電源線Ｐには一定電位ＶPLが印加されている。静電容量検出素子１の各々は、前述同様、静電容量を蓄積する信号検出素子（４、５）、信号検出素子が蓄積した電荷をリセットするリセット素子Ｔ１、信号検出素子が蓄積した電荷に対応した信号を増幅する信号増幅素子Ｔ２とを備える。信号検出素子は、容量検出電極４１、容量検出電極４１上に設けられた容量検出誘電体膜４２、基準コンデンサ５を備える。基準コンデンサ５は、基準コンデンサ第一電極５１、基準コンデンサ第二電極５３、基準コンデンサ第一電極５１及び第二電極５３間に設けられた基準コンデンサ誘電体膜５２からなる。信号増幅素子Ｔ２は、ソース電極とドレイン電極とゲート電極とを有する信号増幅用薄膜半導体装置であり、リセット素子Ｔ１は、ソース電極とドレイン電極とゲート電極とを有するリセット用薄膜半導体装置である。信号増幅素子Ｔ２のゲート電極と容量検出電極４１と基準コンデンサ第二電極５３とリセット素子Ｔ１のドレイン電極とが接続されており、この接続点が測定電位を提供するノードＧとなっている。
【００７２】
本実施形態２では、実施形態１と同様、信号増幅素子Ｔ２が電源線Ｐに接続と出力線Ｏとの間に設置されている。具体的には、信号増幅素子Ｔ２である信号増幅用薄膜半導体装置のソース電極が電源線Ｐに電気的に接続され、ドレイン電極が出力線Ｏに列選択素子Ｔ３と行選択素子Ｔ４とを介して電気的に接続される。「電気的に接続する」の意味は実施形態１のとおりである。列選択素子Ｔ３はゲート電極とゲート絶縁膜と半導体膜とからなる列選択用薄膜半導体装置からなり、行選択素子Ｔ４もゲート電極とゲート絶縁膜と半導体膜とからなる行選択用薄膜半導体装置からなる。これら信号増幅素子Ｔ２、列選択素子Ｔ３及び行選択素子Ｔ４が直列接続されている。列選択素子Ｔ３のゲート電極は列線Ｃに接続され、行選択素子Ｔ４のゲート電極は行線Ｒに接続される。本実施形態２では、列選択素子Ｔ３及び行選択素子Ｔ４にＮ型トランジスタを使用しているので、非選択行の行線には低電位（Ｖss）が加わり、選択行の行線Ｒ（例えばｉ行目の行線）には高電位（Ｖdd）が付与される。
【００７３】
なお、実施形態１と同様、列選択素子Ｔ３及び行選択素子Ｔ４は、Ｍ行Ｎ列のマトリクス状に配置された静電容量検出素子１の中から任意のものの選択を、行間の情報干渉を防止しながら行うための選択用の素子であり、必須のものではない。この構成によれば、上述した実施形態１と同様の作用により、列線Ｃの任意の一本、行線Ｒの任意の一本を選択することによって、Ｍ×Ｎ個の静電容量検出素子１の中から一つだけを選択し得る。
【００７４】
リセット素子Ｔ１と列選択素子Ｔ３とは同一論理の信号でオンオフ動作を行うので、簡便な回路構成にするとの観点からはリセット素子Ｔ１と列選択素子Ｔ３とは同一導電型のトランジスタとするのが好ましい点は実施形態１と同様である。但し、リセット素子Ｔ１にＰ型トランジスタを使用し、列線Ｃに非選択状態で高電位（Ｖdd）を加え、選択状態に低電位（Ｖss）が付与されように構成することで同様な作用効果が得られる点も実施形態１と同様である。
【００７５】
また、リセット素子Ｔ１と信号増幅素子Ｔ２に同一導電型の薄膜半導体装置を使用することが好ましい点も実施形態１と同様である。ここで、実施形態１では、信号増幅素子Ｔ２及びリセット素子Ｔ１のソース電極が電源線Ｐの電位である接地電位となっていたため、ソース及びドレインの電位が接地電位に近い場合でもオン電流を十分に取るＮ型トランジスタを用いるようにしていたが、本実施形態２では、電源線Ｐの電位ＶPLが接地電位と異なるため、この電源線Ｐの電位（ＶPL）と電源電位（Ｖdd）との大小関係に応じて、適切なトランジスタのタイプを決定する。すなわち、電源線電位（ＶPL）より電源電位（Ｖdd）が高く、列線Ｃの電位が、当該電源線電位（ＶPL）から高電位（Ｖdd）の間で変化するなら、信号増幅素子Ｔ２及びリセット素子Ｔ１ともにＮ型トランジスタであることが好ましい。逆に電源電圧として負電源（Ｖss）を用いる場合、列線Ｃの電位は低電位（Ｖss）から電源線電位（ＶPL）の間で変化する。よって、この場合は信号増幅素子Ｔ２及びリセット素子Ｔ１はともにＰ型トランジスタであることが望ましい。
【００７６】
次に、図９を参照して、本発明のリセット素子Ｔ１のリセットタイミングについて説明する。当該説明は上記実施形態１のタイミングにもそのまま当てはまるものである。本実施形態の静電容量検出装置では、図９に示すようなタイミングで、列線Ｃを選択状態（アクティブ）にする（すなわち高電位（Ｖdd）を加える）波形が印加される。簡便のため、行線Ｒ（例えばｉ）と列線Ｃ（例えばｊ）とを選択状態とすることによって選択状態となり静電容量の検出と読み出しが可能となる静電容量検出素子１を、（ｉ，ｊ）というように表す。例えば、図６では、静電容量検出素子１（ｉ，ｊ＋１）（右側）と１（ｉ，ｊ）（左側）が示されている。
【００７７】
図９に示されるように、列線Ｃ（例えばｊ＋１）は期間1)の間選択状態にされ、次いで列線Ｃ（例えばｊ）が期間2)の間、選択状態にされる。このように各列線Ｃには、順次番号の低い列線Ｃがアクティブになるような波形が供給される。ここで、本実施形態では、各静電容量検出素子１のリセット素子Ｔ１のゲート電極は、直前に選択状態にされる隣接した列線に接続されている。この構成によって、静電容量検出直前にノードＧの電位をリセットすることが可能になっている。例えば、期間1)において、列線Ｃ（ｊ＋１）が選択状態となった場合に行線Ｒ（ｉ）を選択状態にすると、静電容量検出素子１（ｉ，ｊ＋１）が選択され読み出し期間となる。このとき、静電容量検出素子１（ｉ，ｊ）は非選択状態である。しかし、この非選択状態の静電容量検出素子１（ｉ，ｊ）のうちリセット素子Ｔ１のゲート電極が隣接する列線Ｃ（ｊ＋１）に接続されているので、結局、期間1)が静電容量検出素子１（ｉ，ｊ）にとってのリセット期間となる。リセット期間1)では、静電容量検出素子１（ｉ，ｊ）のリセット素子Ｔ１のソース電極・ドレイン極間が導通状態とされ、ノードＧの電位ＶGが電源線Ｐに供給されている電位（本実施形態ではＶPL，実施形態１では接地電位）にリセットされる。そして、当該静電容量検出素子１（ｉ、ｊ）が読み出し期間2)に入る前に、列線Ｃ（ｊ＋１）が非選択状態に戻るためリセット素子Ｔ１がスイッチオフ状態となり、ノードＧと電源線Ｐとは切り離された状態となる。そして静電容量検出素子１（ｊ、ｊ）が読み出し期間2)に入ると、列線Ｃ（ｊ）が選択状態となり、容量検出電極４１に生じる静電容量に対応する信号が信号増幅素子Ｔ２で増幅され、静電容量の測定が行われる。
【００７８】
ここで、本実施形態では、電源線Ｐに供給されている電圧が実施形態１のような接地電位ではなく、一定の電圧ＶPLであるため、電圧解析が実施形態１と若干異なる。それを以下説明する。
【００７９】
図７にリセット期間1)における静電容量検出素子１（ｉ，ｊ）の等価回路を、図８に読み出し期間2)における同素子の等価回路を示す。リセット期間1)において、静電容量検出素子１（ｉ，ｊ）のノードＧの電圧ＶGは電源線Ｐの供給電圧ＶPLにリセットされる。続く読み出し期間2)では、対象物の静電容量にしたがって基準コンデンサ第一電極５１に印加される電圧がΔＶR、信号増幅素子Ｔ２のドレイン電圧がΔＶT変化する（図８）。このとき、信号増幅用薄膜半導体装置のドレイン容量をａ・ＣT(０≦a≦１)とすると、ノード電圧ＶGは数１０で表される。
【００８０】
【数１０】
2005134371.tif 000012
【００８１】
一方、信号増幅素子Ｔ２のソース電極へ印加されている電圧は電源線Ｐの電圧ＶPLであるので、信号増幅素子Ｔ２のゲート−ソース間電圧ＶGSは数１１となる。
【００８２】
【数１１】
2005134371.tif 000013
【００８３】
図６の回路構成では、基準コンデンサ５の第一電極５１に列線Ｃ（ｊ）が接続されているので、ΔＶR＝Ｖddである。信号増幅素子Ｔ２は、列選択素子Ｔ３や行選択素子Ｔ４とともに、電源線Ｐと出力線Ｏとの間に直列に接続されており、通常の読み出し時の電源線Ｐと出力線Ｏとの間の電位差はＶdd以下となるため、ΔＶT＝ｂ・Ｖdd（０≦ｂ≦１）である。これを数１０に代入すると、次式の数１２となる。
【００８４】
【数１２】
2005134371.tif 000014
【００８５】
なお、数１２において、ＶPLを接地電位とすると次式数１３となる。
【００８６】
【数１３】
2005134371.tif 000015
ここで、容量検出誘電体膜４２に指紋の山が接している場合、ＣF＝ＣＤとなるので、これを数１３に代入すると実施形態１における数１が導かれる。また、容量検出誘電体膜４２に指紋の谷が位置し、空気を介して対向している場合には、ＣF＝ＣＤ・ＣA／（ＣＤ＋ＣA）となり、実施形態１における数４が導かれる。すなわち、数１１が本静電容量検出素子１の検出電圧の一般式であり、特定の条件により、実施形態１と等価な動作条件になることが確認された。
【００８７】
本実施形態２では、電源線Ｐへの印加電圧を除いて回路構成は実施形態１と全く同一であるため、作用効果の詳細、変形の可能性については、上記実施形態１をそのまま援用することが可能である。
なお、当該容量検出素子の層構造についても、実施形態１と同様に考えられる（図５参照）。
【００８８】
以上、本実施形態２によれば、リセット素子及び信号増幅素子を備えているので、前記実施形態１の効果１）及び３）に記載したことと同等の効果を奏する。
【図面の簡単な説明】
【００８９】
【図１】本願発明における動作原理を説明した図。
【図２】本願発明の実施形態１における静電容量検出素子の回路構成を説明した図。
【図３】本願発明の実施形態１の原理を説明した図（その１）。
【図４】本願発明の実施形態１の原理を説明した図（その２）。
【図５】本願発明の実施形態における素子構造を説明した図。
【図６】本願発明の実施形態２における静電容量検出素子の回路構成を説明した図。従来技術における動作原理を説明した図。
【図７】本願発明の実施形態２の原理を説明した図（リセット期間）。
【図８】本願発明の実施形態２の原理を説明した図（読み出し期間）。
【図９】本願発明の実施形態における列選択のタイミングチャート。
【図１０】従来技術における動作原理を説明した図。
【符号の説明】
【００９０】
１…静電容量検出素子、４…静電コンデンサ、４１…容量検出電極、４２…容量検出誘電体膜、５…基準コンデンサ、５１…基準コンデンサ第一電極、５２…基準コンデンサ誘電体膜、５３…基準コンデンサ第二電極、１００…プラスティック基板、１１０…半導体膜、１２０…ゲート絶縁膜、１７０…ゲート電極（ＧＩ）、Ｃ…列線、Ｇ…ノード、Ｏ…出力線、Ｐ…電源線、Ｒ…行線、Ｔ１…リセット素子、Ｔ２…信号増幅素子、Ｔ３…列選択素子、Ｔ４…行選択素子、Ｖdd…電源電圧、ＶG…ゲート（ノード）電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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