(57)【要約】【課題】  回路面積増大を抑えて、高速動作に対応可能な階層ビット線構造を備えた半導体記憶装置を提供することを目的とする。【解決手段】  メモリアレイと、前記メモリアレイ毎に対応した１対のローカルビット線と、前記１対のローカルビット線に対応した１対のグローバルビット線と、出力端が前記１対のローカルビット線と接続されたプリチャージ回路と、入力端が前記１対のグローバルビット線と接続され、出力端が前記１対のローカルビット線と接続されたローカルライトアンプ回路と、前記プリチャージ回路及び前記ローカルライトアンプ回路の入力端と接続された制御信号線とを備え、前記制御信号線によって、前記プリチャージ回路が活性化時に前記ローカルライトアンプ回路が非活性化され、また、前記ローカルアンプ回路が活性化時に前記プリチャージ回路が非活性化されることを特徴とする半導体記憶装置。【選択図】  図３
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【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリアレイと、
前記メモリセル毎に対応した複数のワード線と、
前記メモリアレイ毎に対応した１対のローカルビット線と、
前記１対のローカルビット線に対応した１対のグローバルビット線と、
出力端が前記１対のローカルビット線と接続されたプリチャージ回路と、
データ入力端が前記１対のグローバルビット線と接続され、出力端が前記１対のローカルビット線と接続されたローカルライトアンプ回路と、
前記プリチャージ回路の入力端及び前記ローカルライトアンプ回路の制御入力端と接続された制御信号線と
を備え、
前記制御信号線によって、前記プリチャージ回路が活性化時に前記ローカルライトアンプ回路が非活性化され、また、前記ローカルアンプ回路が活性化時に前記プリチャージ回路が非活性化されることを特徴とする半導体記憶装置。
【請求項２】
行方向に延びる複数のワード線と、
列方向に延びる複数の対をなすローカルビット線と、
それぞれ行及び列方向に配列されると共に、行毎に前記各ワード線に接続され、かつ、列毎に前記各対をなすローカルビット線に接続された複数のメモリセルと、
列方向に延び、前記対をなすローカルビット線と対応した対をなすグローバルビット線と、
入力端が制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第１の極性の期間中に活性化する複数のプリチャージ回路と、
データ入力端が前記対をなすグローバルビット線と接続され、制御入力端が前記制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第２の極性の期間中に活性化する複数のローカルライトアンプ回路と
を備えた半導体記憶装置。
【請求項３】
行方向に延びる複数のワード線と、
列方向に延びる複数の対をなすローカルビット線と、
それぞれ行及び列方向に配列されると共に、行毎に前記各ワード線に接続され、かつ、列毎に前記各対をなすローカルビット線に接続された複数のメモリセルと、
列方向に延び、前記対をなすローカルビット線と対応した第１の対をなすグローバルビット線及び第２の対をなすグローバルビット線と、
入力端が制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第１の極性の期間中に活性化する複数のプリチャージ回路と、
データ入力端が前記第１の対をなすグローバルビット線と接続され、制御入力端が前記制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第２の極性の期間中に活性化する複数のローカルライトアンプ回路と、
入力端に前記複数の対をなすローカルビット線が各々接続され、出力端に前記第２の対をなすグローバルビット線が接続された複数のローカルリードアンプ回路と、
入力端がデータ入力信号線と接続され、出力端が前記第１の対をなすグローバルビット線と接続されたグローバルライトアンプ回路と、
入力端が前記第２の対をなすグローバルビット線と接続され、出力端がデータ出力信号線と接続されたグローバルリードアンプ回路と
を備えた半導体記憶装置。
【請求項４】
行方向に延びる複数のワード線と、
列方向に延びる複数の対をなすローカルビット線と、
それぞれ行及び列方向に配列されると共に、行毎に前記各ワード線に接続され、かつ、列毎に前記各対をなすローカルビット線に接続された複数のメモリセルと、
列方向に延び、前記対をなすローカルビット線と対応した対をなすグローバルビット線と、
入力端が制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第１の極性の期間中に活性化する複数のプリチャージ回路と、
データ入力端が前記対をなすグローバルビット線と接続され、制御入力端が前記制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第２の極性の期間中に活性化する複数のローカルライトアンプ回路と、
入力端に前記複数の対をなすローカルビット線が各々接続され、出力端に前記対をなすグローバルビット線が接続された複数のローカルリードアンプ回路と、
入力端がデータ入力信号線と接続され、出力端が前記対をなすグローバルビット線と接続されたグローバルライトアンプ回路と、
入力端が前記対をなすグローバルビット線と接続され、出力端がデータ出力信号線と接続されたグローバルリードアンプ回路と
を備えた半導体記憶装置。
【請求項５】
行方向に延びる複数のワード線と、
列方向に延びる複数の対をなすローカルビット線と、
それぞれ行及び列方向に配列されると共に、行毎に前記各ワード線に接続され、かつ、列毎に前記各対をなすローカルビット線に接続された複数のメモリセルと、
列方向に延び、前記対をなすローカルビット線と対応した第１の対をなすグローバルビット線及び第２のグローバルビット線と、
入力端が制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第１の極性の期間中に活性化する複数のプリチャージ回路と、
データ入力端が前記第１の対をなすグローバルビット線と接続され、制御入力端が前記制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第２の極性の期間中に活性化する複数のローカルライトアンプ回路と
入力端が前記複数の対をなすローカルビット線の一方の線と各々接続され、出力端が前記第２のグローバルビット線と接続されたローカルリードアンプ回路と、
入力端がデータ入力信号線と接続され、出力端が前記第１の対をなすグローバルビット線と接続されたグローバルライトアンプ回路と
を備えた半導体記憶装置。
【請求項６】
前記複数の対をなすローカルビット線の読み出し時のレベルを保持する第１の１対のスイッチングトランジスタと、
前記１対のスイッチングトランジスタへの電源の供給を制御する第２の１対のスイッチングトランジスタとを備えたキーパートランジスタ回路を前記複数の対をなすローカルビット線に各々設けたことを特徴とする請求項１乃至５のいずれか１項に記載された半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、階層ビット線構成をとる半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年の半導体記憶装置の大容量化に伴って、大容量のメモリアレイが１対のビット線に接続されることによってビット線の負荷容量が増大し動作速度の低下の要因になる。
【０００３】
また、負荷容量が増大したビット線を用いて選択されたメモリセルに記憶されたデータを読み出す場合、選択された１対のビット線の出力信号の微小振幅を感知するために入力オフセットの十分小さなセンスアンプが必要となる。そのため、センスアンプの占有面積を大きくしなければならない。
【０００４】
しかし、半導体の微細化が進展するにつれて素子毎の特性ばらつきの影響が大きくなっており、入力オフセットの十分小さいセンスアンプを作成することが次第に困難になってきている。
【０００５】
このため、動作速度の低下を防ぎ、できるだけ感知する振幅を大きくするために、１対のビット線毎に列方向に接続されるメモリアレイを複数個のサブメモリアレイに分割する方式が考えられる。これにより、接続されるメモリセルの個数を少なくすることによってビット線へ加わる負荷容量を軽くすることができる。この方式は、サブメモリアレイ毎に接続されるビット線をローカルビット線とし、列毎の複数のサブメモリアレイに対応した共通のビット線をグローバルビット線とする階層ビット線を構成している（例えば、非特許文献１参照。）。
【非特許文献１】Cangsang Zhao, Uddalak Bhattacharya, Martin Denham, Jim Kolousek, Yi Lu, Yong-Gee Ng, Novat Nintunze, Kamal Sarkez, Hemmige Varadarajan, 「An 18Mb, 12.3GB/s CMOS Pineline-Burst Cache SRAM with 1.54Gb/s/pin」, 1999 IEEE International Solid-State Circuits Conference, p200-201
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述した階層ビット線構成では、グローバルビット線に入力されたデータをローカルビット線に伝達して所定のメモリセルにデータを書き込むことができる。グローバルビット線とローカルビット線との間には、グローバルビット線からローカルビット線への信号の通過を制御するローカルライトアンプ回路が挿入されている。ローカルライトアンプ回路はライトイネーブル信号によって制御されている。
【０００７】
一方、メモリセルに保持されたデータを読み出す前にローカルビット線をチャージする必要があり、このためローカルビット線にはプリチャージ回路が設けられている。このプリチャージ回路の制御は、アドレスデータをデコードして生成されたプリチャージ制御信号によって制御されている。
【０００８】
ローカルライトアンプ回路とプリチャージ回路を制御する信号線は異なる信号線を用いているために回路面積を大きくしている。
【０００９】
また、ローカルライトアンプ回路は、信号伝達の損失を抑えるためトランスファーゲートやクロックドトランジスタが用いられているために比較的大きな回路面積を占める。このローカルライトアンプ回路はサブメモリアレイ毎に設けられているため回路全体の面積増大に影響を与えてしまう。
【００１０】
そこで、本発明は回路面積増大を抑えて、高速動作に対応可能な階層ビット線構造を備えた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明の一態様によれば、複数のメモリセルを有するメモリアレイと、前記メモリセル毎に対応した複数のワード線と、前記メモリアレイ毎に対応した１対のローカルビット線と、前記１対のローカルビット線に対応した１対のグローバルビット線と、出力端が前記１対のローカルビット線と接続されたプリチャージ回路と、データ入力端が前記１対のグローバルビット線と接続され、出力端が前記１対のローカルビット線と接続されたローカルライトアンプ回路と、前記プリチャージ回路の入力端及び前記ローカルライトアンプ回路の制御入力端と接続された制御信号線とを備え、前記制御信号線によって、前記プリチャージ回路が活性化時に前記ローカルライトアンプ回路が非活性化され、また、前記ローカルアンプ回路が活性化時に前記プリチャージ回路が非活性化されることを特徴とする半導体記憶装置が提供される。
【００１２】
また本発明の他の態様によれば、行方向に延びる複数のワード線と、列方向に延びる複数の対をなすローカルビット線と、それぞれ行及び列方向に配列されると共に、行毎に前記各ワード線に接続され、かつ、列毎に前記各対をなすローカルビット線に接続された複数のメモリセルと、列方向に延び、前記対をなすローカルビット線と対応した対をなすグローバルビット線と、入力端が制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第１の極性の期間中に活性化する複数のプリチャージ回路と、データ入力端が前記対をなすグローバルビット線と接続され、制御入力端が前記制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第２の極性の期間中に活性化する複数のローカルライトアンプ回路とを備えた半導体記憶装置が提供される。
【００１３】
また本発明の他の態様によれば、行方向に延びる複数のワード線と、列方向に延びる複数の対をなすローカルビット線と、それぞれ行及び列方向に配列されると共に、行毎に前記各ワード線に接続され、かつ、列毎に前記各対をなすローカルビット線に接続された複数のメモリセルと、列方向に延び、前記対をなすローカルビット線と対応した第１の対をなすグローバルビット線及び第２の対をなすグローバルビット線と、入力端が制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第１の極性の期間中に活性化する複数のプリチャージ回路と、データ入力端が前記第１の対をなすグローバルビット線と接続され、制御入力端が前記制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第２の極性の期間中に活性化する複数のローカルライトアンプ回路と、入力端に前記複数の対をなすローカルビット線が各々接続され、出力端に前記第２の対をなすグローバルビット線が接続された複数のローカルリードアンプ回路と、入力端がデータ入力信号線と接続され、出力端が前記第１の対をなすグローバルビット線と接続されたグローバルライトアンプ回路と、入力端が前記第２の対をなすグローバルビット線と接続され、出力端がデータ出力信号線と接続されたグローバルリードアンプ回路とを備えた半導体記憶装置が提供される。
【００１４】
また本発明の他の態様によれば、行方向に延びる複数のワード線と、列方向に延びる複数の対をなすローカルビット線と、それぞれ行及び列方向に配列されると共に、行毎に前記各ワード線に接続され、かつ、列毎に前記各対をなすローカルビット線に接続された複数のメモリセルと、列方向に延び、前記対をなすローカルビット線と対応した対をなすグローバルビット線と、入力端が制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第１の極性の期間中に活性化する複数のプリチャージ回路と、データ入力端が前記対をなすグローバルビット線と接続され、制御入力端が前記制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第２の極性の期間中に活性化する複数のローカルライトアンプ回路と、入力端に前記複数の対をなすローカルビット線が各々接続され、出力端に前記対をなすグローバルビット線が接続された複数のローカルリードアンプ回路と、入力端がデータ入力信号線と接続され、出力端が前記対をなすグローバルビット線と接続されたグローバルライトアンプ回路と、入力端が前記対をなすグローバルビット線と接続され、出力端がデータ出力信号線と接続されたグローバルリードアンプ回路とを備えた半導体記憶装置が提供される。
【００１５】
また本発明の他の態様によれば、行方向に延びる複数のワード線と、列方向に延びる複数の対をなすローカルビット線と、それぞれ行及び列方向に配列されると共に、行毎に前記各ワード線に接続され、かつ、列毎に前記各対をなすローカルビット線に接続された複数のメモリセルと、列方向に延び、前記対をなすローカルビット線と対応した第１の対をなすグローバルビット線及び第２のグローバルビット線と、入力端が制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第１の極性の期間中に活性化する複数のプリチャージ回路と、データ入力端が前記第１の対をなすグローバルビット線と接続され、制御入力端が前記制御信号線と接続され、出力端が前記複数の対をなすローカルビット線と各々接続され、前記制御信号線の極性が第２の極性の期間中に活性化する複数のローカルライトアンプ回路と入力端が前記複数の対をなすローカルビット線の一方の線と各々接続され、出力端が前記第２のグローバルビット線と接続されたローカルリードアンプ回路と、入力端がデータ入力信号線と接続され、出力端が前記第１の対をなすグローバルビット線と接続されたグローバルライトアンプ回路とを備えた半導体記憶装置が提供される。
【発明の効果】
【００１６】
回路面積増大を抑えて、高速動作に対応可能な階層ビット線構造を備えた半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して説明する。
【００１８】
（第１の実施の形態）
本発明の第１の実施の形態に係るスタティックランダムアクセスメモリ（Static Random Access Memory）（以下、「ＳＲＡＭ」という。）の回路構成を図１に示す。
【００１９】
複数のメモリセルは、半導体基板（図示せず）上に行列配列されてメモリアレイを構成している。なお、図１では本実施の形態を説明するために代表的に１列のメモリアレイの一部を示している。各メモリセルは、２個のｐチャネルトランジスタＴｒＡ及び２個のｎチャネルトランジスタＴｒＢから構成されるフリップフロップ回路ＦＦと、２個のｎチャネルのスイッチング用トランジスタＳＴｒとから構成されている。
【００２０】
この半導体基板上には、絶縁層を介して行方向に複数のワード線ＷＬが設けられており、また列方向に複数の対をなすローカルビット線ＢＬ、ＢＲが設けられている。
【００２１】
メモリアレイは３２個ずつのメモリセルＭＣから構成されるサブメモリアレイ１０に分割して、１６のサブメモリアレイ１０を列方向に並べて配列している。
【００２２】
１対のローカルビット線ＢＬ、ＢＲの間にはサブメモリアレイ１０が配置され、接続されている。従って、１列に１６対のローカルビット線ＢＬ、ＢＲが設けられている。従来のように１列のメモリアレイを総て１対のビット線に接続するのと比較して、本実施の形態のようにサブメモリアレイ１０に分割すると１対のローカルビット線ＢＬ、ＢＲには３２個のメモリセルＭＣしか接続されていないので、１対のローカルビット線ＢＬ、ＢＲの負荷容量を低減することができる。
【００２３】
また、各々の１対のローカルビット線ＢＬ、ＢＲは差動増幅器から構成されるローカルリードアンプ回路１１の２つの入力端がそれぞれ接続されている。
【００２４】
さらに、１対のローカルビット線ＢＬ、ＢＲにはそれぞれ、プリチャージ回路１２が接続されている。プリチャージ回路１２は、１対のｐチャネルトランジスタｐ１、ｐ２から構成されている。この１対のｐチャネルトランジスタｐ１、ｐ２のソースは電源と接続され、ゲートはローカルビット線のプリチャージ制御信号線ＬＰＣと接続され、ドレインはそれぞれ１対のローカルビット線ＢＬ、ＢＲと接続されている。
【００２５】
この１６対のローカルビット線ＢＬ、ＢＲに対応して、列方向に延びた１対の読み出し用グローバルビット線ＲＧＬ、ＲＧＲ及び１対の書き込み用グローバルビット線ＷＧＬ、ＷＧＲが設けられている。
【００２６】
１対の読み出し用グローバルビット線ＲＧＬ、ＲＧＲは、差動増幅回路から構成されるグローバルリードアンプ回路１３の２つの入力端が接続されている。このグローバルリードアンプ回路１３の出力端は出力信号端Ｄｏｕｔである。
【００２７】
１対の読み出し用グローバルビット線ＲＧＬ、ＲＧＲは、ソースが電源と接続され、ゲートがグローバルビット線のプリチャージ制御信号線ＧＰＣと接続された１対のｐチャネルトランジスタｐ３、ｐ４のドレインが接続されている。また、この１対の読み出し用グローバルビット線ＲＧＬ、ＲＧＲは、サブメモリアレイ１０毎のローカルリードアンプ回路１１の２つの出力端と接続されている。
【００２８】
１対の書き込み用グローバルビット線ＷＧＬ、ＷＧＲは、グローバルライトアンプ回路１４の２つの出力端が接続されている。このグローバルライトアンプ回路１４は、１個のインバータ回路ＩＶ１と２個のＡＮＤ回路（第１及び第２のＡＮＤ回路）Ａ１、Ａ２から構成されている。
【００２９】
入力信号端Ｄｉｎはインバータ回路ＩＶ１の入力端と第２のＡＮＤ回路Ａ２の一方の入力端と接続されている。インバータ回路ＩＶ１の出力端は第１のＡＤＮ回路Ａ１の一方の入力端と接続されている。第１及び第２のＡＮＤ回路Ａ１、Ａ２の他方の入力端にはライトイネーブル信号ＷＥとクロック信号ＣＬＫが論理積された信号線が接続されている。
【００３０】
そして、この１対の書き込み用グローバルビット線ＷＧＬ、ＷＧＲを２つのデータ入力端とし、１対のローカルビット線ＢＬ、ＢＲを２つの出力端とするローカルライトアンプ回路１５が接続されている。また、ローカルライトアンプ回路１５の制御入力端はローカルビット線のプリチャージ制御信号線ＬＰＣが接続されている。
【００３１】
このローカルライトアンプ回路１５は、３個のｎチャネルトランジスタ（第１乃至第３のｎチャネルトランジスタ）ｎ１、ｎ２、ｎ３から構成されている。
【００３２】
１対の書き込み用グローバルビット線ＷＧＬ、ＷＧＲは、それぞれ第１及び第２のｎチャネルトランジスタｎ１、ｎ２のゲートと接続されている。また、この第１及び第２のｎチャネルトランジスタｎ１、ｎ２のドレインはそれぞれ１対のローカルビット線ＢＬ、ＢＲと接続されている。第１及び第２のｎチャネルトランジスタｎ１、ｎ２のソースは互いに接続されて、第３のｎチャネルトランジスタｎ３のドレインと接続されている。第３のｎチャネルトランジスタｎ３のゲートはローカルビット線のプリチャージ制御信号線ＬＰＣと接続され、ソースは接地されている。
【００３３】
ローカルビット線のプリチャージ制御信号線ＬＰＣは、アドレスバスとクロック信号ＣＬＫを入力信号とするデコード回路１６の出力端と接続される。従って、ローカルビット線のプリチャージ制御信号はアドレスデータをデコードしてクロック信号で同期した信号である。
【００３４】
また、各々の１対のローカルビット線ＢＬ、ＢＲはクロスカップル型キーパートランジスタ１７が設けられている。このクロスカップル型キーパートランジスタ１７は、４個のｐチャネルトランジスタ（第１乃至第４のｐチャネルトランジスタ）ｐ５、ｐ６、ｐ７、ｐ８から構成されている。
【００３５】
ソースが電源と接続され、ゲートが１対の書き込み用グローバルビット線の他方の線ＷＧＲと接続された第１のｐチャネルトランジスタｐ５のドレインは、ドレインが１対のローカルビット線の一方の線ＢＬと接続され、ゲートが１対のローカルビット線の他方の線ＢＲと接続された第２のｐチャネルトランジスタｐ２のソースと接続されている。
【００３６】
また、ソースが電源と接続され、ゲートが１対の書き込み用グローバルビット線の一方の線ＷＧＬと接続された第３のｐチャネルトランジスタｐ７のドレインは、ドレインが１対のローカルビット線の他方の線ＢＲと接続され、ゲートが１対のローカルビット線の一方の線ＢＬと接続された第４のｐチャネルトランジスタｐ８のソースと接続されている。
【００３７】
次に、図１に示すＳＲＡＭ回路のメモリセルＭＣにデータを書き込む場合の動作について説明する。
【００３８】
先ず、ライトイネーブル信号ＷＥをＨレベルとし、グローバルライトアンプ回路１４の第１及び第２のＡＮＤ回路Ａ１、Ａ２の一方の入力端にＨレベルを入力し、メモリセルＭＣへ書き込み可能にする。
【００３９】
次に、メモリセルＭＣにＬレベルを書き込む場合、対象となるメモリセルＭＣに対応したワード線ＷＬをＨレベルとし、メモリセルＭＣのスイッチングトランジスタＳＴｒを導通させる。また、デコード回路１６によってローカルビット線のプリチャージ制御信号をＨレベル（第２の極性）とする。プリチャージ回路１２の１対のｐチャネルトランジスタｐ１、ｐ２は非導通になってプリチャージ回路１２は非活性化される。一方、ローカルライトアンプ回路１５の第３のｎチャネルトランジスタｎ３が導通する。第１及び第２のｎチャネルトランジスタｎ１，ｎ２のソースは、第３のｎチャネルトランジスタｎ３のソースと導通してプルダウンされる。従って、ローカルライトアンプ回路１５は活性化される。
【００４０】
次に、入力信号端ＤｉｎからＬレベルを入力する。１対の書き込み用グローバルビット線の他方の線ＷＧＲは、グローバルライトアンプ回路１４のインバータ回路ＩＶ１と第１のＡＮＤ回路Ａ１の論理回路によってＨレベルとなる。一方、１対の書き込み用グローバルビット線の一方の線ＷＧＬは、グローバルライトアンプ回路１４の第２のＡＮＤ回路Ａ２の論理回路によってＬレベルとなる。
【００４１】
従って、１対の書き込み用グローバルビット線の他方の線ＷＧＲがゲートに接続された第１のｎチャネルトランジスタｎ１は導通する。一方、１対の書き込み用グローバルビット線の一方の線ＷＧＬがゲートに接続された第２のｎチャネルトランジスタｎ２は非導通のままである。第１のｎチャネルトランジスタｎ１のソースはプルダウンされているので、１対のローカルビット線の一方の線ＢＬはＬレベルとなる。一方、１対のローカルビット線の他方の線ＢＲは、第２のｎチャネルトランジスタｎ２は非導通なのでＨレベルを維持する。従って、メモリセルＭＣのフリップフロップ回路ＦＦにはＬレベルが書き込まれる。
【００４２】
メモリセルへのデータの書き込み時にはローカルビット線ＢＬ、ＢＲのプリチャージを行うことはない。従って、上記のように、プリチャージ回路１２とローカルライトアンプ回路１５を１本のプリチャージ制御信号線によって制御することが可能となる。
【００４３】
ここで、クロスカップル型キーパートランジスタ回路１７の動作は以下の通りである。１対の書き込み用グローバルビット線の他方の線ＷＧＲは、Ｈレベルなので第１のｐチャネルトランジスタｐ５は非導通である。一方、１対の書き込み用グローバルビット線の一方の線ＷＧＬは、Ｌレベルなので第３のｐチャネルトランジスタｐ７は導通となって、第４のｐチャネルトランジスタｐ８のソースがプルアップされる。
【００４４】
ここで、第１のｎチャネルトランジスタｎ１が導通となって１対のローカルビット線の一方の線ＢＬがＬレベルとなるので第４のｐチャネルトランジスタｐ８は導通して、１対のローカルビット線の他方の線ＢＲがプルアップされることとなる。一方、１対のローカルビット線の他方の線ＢＲがＨレベルなので第２のｐチャネルトランジスタｐ６は非導通のままである。従って、クロスカップル型キーパートランジスタ回路１７は１対のローカルビット線の他方の線ＢＲのＨレベルを保持する役割を担う。
【００４５】
次にメモリセルＭＣにＨレベルを書き込む場合は、先に説明したＬレベルを書き込む場合と同様に、ライトイネーブル信号ＷＥをＨレベルとし、グローバルライトアンプ回路１４の第１及び第２のＡＮＤ回路Ａ１、Ａ２の一方の入力端にＨレベルを入力し、メモリセルＭＣへ書き込み可能にする。
【００４６】
次に、対象のメモリセルＭＣに対応するワード線ＷＬをＨレベルとし、メモリセルＭＣのスイッチングトランジスタＳＴｒを導通させる。また、デコード回路１６によってローカルビット線のプリチャージ制御信号をＨレベル（第２の極性）とする。プリチャージ回路１２の１対のｐチャネルトランジスタｐ１、ｐ２は非導通となり、プリチャージ回路１２は非活性化される。一方、ローカルライトアンプ回路１５の第３のｎチャネルトランジスタｎ３が導通する。第１及び第２のｎチャネルトランジスタｎ１，ｎ２のソースは、第３のｎチャネルトランジスタｎ３のソースと導通してプルダウンされる。従って、ローカルライトアンプ回路１５は活性化される。
【００４７】
次に、入力信号端ＤｉｎからＨレベルを入力する。１対の書き込み用グローバルビット線の他方の線ＷＧＲは、グローバルライトアンプ回路１４のインバータ回路ＩＶ１と第１のＡＮＤ回路Ａ１の論理回路によってＬレベルとなる。一方、入力信号端ＤｉｎからＨレベルを入力すると、１対の書き込み用グローバルビット線の一方の線ＷＧＬは第２のＡＮＤ回路の論理回路Ａ２によってＨレベルとなる。
【００４８】
従って、１対の書き込み用グローバルビット線の他方の線ＷＧＲがゲートに接続された第１のｎチャネルトランジスタｎ１は非導通となる。一方、１対の書き込み用グローバルビット線の一方の線ＷＧＬがゲートに接続された第２のｎチャネルトランジスタｎ２は導通する。第２のｎチャネルトランジスタｎ２のソースはプルダウンされているので、１対のローカルビット線の他方の線ＢＲはＬレベルとなる。一方、１対のローカルビット線の一方の線ＢＬは、第１のｎチャネルトランジスタｎ１は非導通なのでＨレベルを維持する。従って、メモリセルＭＣのフリップフロップ回路ＦＦにはＨレベルが書き込まれる。
【００４９】
ここで、クロスカップル型キーパートランジスタ回路１７の動作は以下の通りである。１対の書き込み用グローバルビット線の一方の線ＷＧＬは、Ｈレベルなので第３のｐチャネルトランジスタｐ７は非導通である。一方、１対の書き込み用グローバルビット線の他方の線ＷＧＲは、Ｌレベルなので第１のｐチャネルトランジスタｐ５は導通となって、第２のｐチャネルトランジスタｐ６のソースがプルアップされる。
【００５０】
ローカルライトアンプ回路１５の第２のｎチャネルトランジスタｎ２が導通となって１対のローカルビット線の他方の線ＢＲがＬレベルとなるので、第２のｐチャネルトランジスタｐ６は導通して、１対のローカルビット線の一方の線ＢＬがプルアップされることになる。一方、１対のローカルビット線の一方の線ＢＬがＨレベルなので第４のｐチャネルトランジスタｐ８は非導通である。従って、クロスカップル型キーパートランジスタ回路１７は１対のローカルビット線の一方の線ＢＬのＨレベルを保持することができる。
【００５１】
このように、ローカルビット線ＢＬ、ＢＲをプルアップする第２及び第４のｐチャネルトランジスタｐ６、ｐ８のソースへの電源を接続する制御は、第１及び第３のｐチャネルトランジスタｐ５、ｐ７によって行っている。これら第１及び第３のｐチャネルトランジスタｐ５、ｐ７はそれぞれ１対の書き込み用グローバルビット線ＷＧＬ、ＷＧＲによって制御されている。例えば、メモリセルに記憶されているデータと異なるデータを書き込む場合であっても、ローカルビット線ＢＬ、ＢＲに新しいデータが伝達される前に書き込み用グローバルビット線ＷＧＬ、ＷＧＲによって、第１及び第３のｐチャネルトランジスタｐ５、ｐ７のソースへの電源の接続を制御する。従って、ローカルビット線ＢＬ、ＢＲにおいてデータが衝突することがない。
【００５２】
次にメモリセルＭＣのフリップフロップ回路ＦＦに保持されているデータを読み出す場合、先ず、ライトイネーブル信号ＷＥをＬレベルとする。従って、グローバルライトアンプ回路１４の第１及び第２のＡＮＤ回路Ａ１、Ａ２の一方の入力端にＬレベルを入力されて書き込みが禁止される。
【００５３】
次に、デコード回路１６によってローカルビット線のプリチャージ制御信号をＬレベル（第１の極性）とし、プリチャージ回路１２の１対のｐチャネルトランジスタｐ１、ｐ２を導通してプリチャージ回路１２を活性化する。１対のローカルビット線ＢＬ、ＢＲを読み出し前にプルアップする。
【００５４】
次に、プリチャージ制御信号をＨレベル（第２の極性）とし、プリチャージ回路１２を非活性化した後、対象のＭＣに対応したワード線ＷＬをＨレベルとし、メモリセルＭＣのスイッチングトランジスタＳＴｒを導通させる。従って、メモリセルＭＣ内のフリップフロップ回路ＦＦと１対のローカルビット線ＢＬ、ＢＲを導通して、フリップフロップ回路ＦＦに保持されているデータを１対のローカルビット線ＢＬ、ＢＲに読み出すことができる。なお、プリチャージ回路１２を非活性化するとローカルライトアンプ回路１５は活性化されるが、グローバルライトアンプ回路１４が非活性化されているので、メモリセルＭＣにデータが再書き込み（上書き）されることはない。
【００５５】
次に、ローカルリードアンプ回路１１内の差動増幅器によって、１対のローカルビット線ＢＬ、ＢＲに読み出したデータを増幅して、１対の読み出し用グローバルビット線ＲＧＬ、ＧＢＲに伝達する。
【００５６】
この増幅されたデータを更にグローバルリードアンプ回路１３内の差動増幅器によってフル振幅まで増幅し、出力信号端ＤｏｕｔからメモリセルＭＣに保持されたデータを出力する。
【００５７】
このように、ローカルビット線へのプリチャージとメモリセルへのデータ書き込みが同時に行われないことを利用して、プリチャージ回路１２とローカルライトアンプ回路１５を１本のプリチャージ制御信号線ＬＰＣによって制御することが可能である。従来、各サブメモリアレイ１０に対して、プリチャージ回路１２にはプリチャージ制御信号線ＬＰＣ、ローカルライトアンプ回路１５にはライトイネーブル信号線ＷＥの２本の制御線を使用していたが、本実施の形態を実施すると制御信号線を削減することができ、半導体記憶装置の回路面積を小さくすることが可能である。
【００５８】
また、本実施の形態のローカルライトアンプ回路１５は３個のｎチャネルトランジスタｎ１、ｎ２、ｎ３で足りるので、従来と比較して小さくすることができる。
【００５９】
（第２の実施の形態）
次に本発明の第２の実施の形態に係るＳＲＡＭの回路構成を図２に示す。第１の実施の形態に係るＳＲＡＭの変形例であり、図１の読み出し用のグローバルビット線ＲＧＬ、ＲＧＲと書き込み用のグローバルビット線ＷＧＬ、ＷＧＲを共有にしたものである。
【００６０】
第１の実施の形態と同様に、複数のメモリセルは、半導体基板(図示せず)上に行列配列されてメモリアレイを構成している。なお、図２では本実施の形態の発明を説明するために代表的に１列のメモリアレイの一部を示している。以下、第１の実施の形態と同じ部分は同じ符号を用い、説明を省略する。
【００６１】
１６対のローカルビット線ＢＬ、ＢＲに対応して、列方向に延びた１対のグローバルビット線ＧＬ、ＧＲが設けられている。
【００６２】
１対のグローバルビット線ＧＬ、ＧＲには、ソースが電源と接続され、ゲートがグローバルビット線のプリチャージ制御信号線ＧＰＣと接続された１対のｐチャネルトランジスタｐ３、ｐ４のドレインが接続されている。また、この１対のグローバルビット線ＧＬ、ＧＲは、サブメモリアレイ１０毎に形成された差動増幅器から構成されるローカルリードアンプ回路１１の２つの出力端が接続されている。更に、１対のグローバルビット線ＧＬ、ＧＲは、グローバルリードアンプ回路１３の２つの入力端及びグローバルライトアンプ回路２０の２つの出力端と接続されている。
【００６３】
さらに、１対のグローバルビット線ＧＬ、ＧＲは１対のインバータ回路ＩＶ２、ＩＶ３を介してローカルライトアンプ回路１５の第１及び第２のｎチャネルトランジスタｎ１、ｎ２のゲートと接続されている。
【００６４】
なお、グローバルライトアンプ回路２０は、１個のインバータ回路ＩＶ１と２個のＮＡＮＤ回路（第１及び第２のＮＡＮＤ回路）ＮＡ１、ＮＡ２から構成されている。
【００６５】
その他の回路構成は、前述した第１の実施の形態に係る図１に示すＳＲＡＭ回路と同様である。
【００６６】
次に、図２に示すＳＲＡＭ回路のメモリセルＭＣにＬレベルのデータを書き込む場合の動作について説明する。
【００６７】
先ず、ライトイネーブル信号ＷＥをＨレベルとし、グローバルライトアンプ回路２０の第１及び第２のＮＡＮＤ回路ＮＡ１、ＮＡ２の一方の入力端にＨレベルを入力して、メモリセルＭＣへ書き込み可能にする。
【００６８】
次に、対象となるメモリセルに対応したワード線ＷＬをＨレベルとし、メモリセルＭＣのスイッチングトランジスタＳＴｒを導通させる。また、デコード回路１６によってローカルビット線のプリチャージ制御信号をＨレベル（第２の極性）とする。プリチャージ回路１２の１対のｐチャネルトランジスタｐ１、ｐ２は非導通となってプリチャージ回路１２は非活性化される。一方、ローカルライトアンプ回路１５の第３のｎチャネルトランジスタｎ３が導通する。第１及び第２のｎチャネルトランジスタｎ１，ｎ２のソースは、第３のｎチャネルトランジスタｎ３のソースと導通してプルダウンされる。従って、ローカルライトアンプ回路１５は活性化される。
【００６９】
次に、入力信号端ＤｉｎからＬレベルを入力する。１対のグローバルビット線の一方の線ＢＬは、グローバルライトアンプ回路２０のインバータ回路ＩＶ１と第１のＮＡＮＤ回路ＮＡ１の論理回路によってＬレベルとなる。この１対のグローバルビット線の一方の線ＧＬは、一方のインバータ回路ＩＶ２を介すことによってＨレベルとなってローカルライトアンプ回路１５の第１のｎチャネルトランジスタｎ１のゲートに入力される。
【００７０】
一方、１対のグローバルビット線の他方の線ＧＲは、第２のＮＡＮＤ回路ＮＡ２の論理回路によってＨレベルとなる。この１対のグローバルビット線の他方の線ＧＲは、他方のインバータ回路ＩＶ３を介すことによってＬレベルとなってローカルライトアンプ回路１５の第２のｎチャネルトランジスタｎ２のゲートに入力される。
【００７１】
従って、１対のグローバルビット線の一方の線ＧＬがゲートに接続されたローカルライトアンプ回路１５の第１のｎチャネルトランジスタｎ１は導通する。一方、１対のグローバルビット線の他方の線ＧＲがゲートに接続されたローカルライトアンプ回路１５の第２のｎチャネルトランジスタｎ２は非導通のままである。その結果、第１のｎチャネルトランジスタｎ１のソースはプルダウンされることになるので、１対のローカルビット線の一方の線ＢＬはＬレベルとなる。一方、１対のローカルビット線の他方の線ＢＲは、第２のｎチャネルトランジスタｎ２は非導通なのでＨレベルを維持する。従って、メモリセルＭＣのフリップフロップ回路ＦＦにはＬレベルが書き込まれる。
【００７２】
メモリセルへのデータの書き込み時にはローカルビット線のプリチャージを行うことはない。従って、上記のように、プリチャージ回路１２とローカルライトアンプ回路１５は１本のプリチャージ制御信号線によって制御することが可能となる。
【００７３】
次にメモリセルＭＣのフリップフロップ回路ＦＦに保持されているデータを読み出す場合、先ず、ライトイネーブル信号ＷＥをＬレベルとする。従って、グローバルライトアンプ回路２０の第１及び第２のＮＡＮＤ回路ＮＡ１、ＮＡ２の一方の入力端にＬレベルが入力されて、このグローバルライトアンプ回路２０は非活性化される。
【００７４】
次に、デコーダ回路１６によってローカルビット線のプリチャージ制御信号をＬレベル（第１の極性）とする。プリチャージ回路１２の１対のｐチャネルトランジスタｐ１、ｐ２は導通してプリチャージ回路１２を活性化する。１対のローカルビット線ＢＬ、ＢＲを読み出し前にプルアップする。
【００７５】
次に、プリチャージ制御信号をＨレベル（第２の極性）とし、プリチャージ回路１２を非活性化した後、対象となるメモリセルＭＣに対応したワード線ＷＬをＨレベルとし、メモリセルＭＣのスイッチングトランジスタＳＴｒを導通させる。従って、メモリセルＭＣ内のフリップフロップ回路ＦＦと１対のローカルビット線ＢＬ、ＢＲが導通して、フリップフロップ回路ＦＦに保持されているデータを１対のローカルビット線ＢＬ、ＢＲに読み出すことができる。なお、プリチャージ回路１２を非活性化するとローカルライトアンプ回路１５は活性化されるが、グローバルライトアンプ回路２０が非活性化されているので、メモリセルＭＣにデータが再書き込み（上書き）されることはない。
【００７６】
次に、ローカルリードアンプ回路１１内の差動増幅器によって、１対のローカルビット線ＢＬ、ＢＲに読み出したデータを増幅して、１対のグローバルビット線ＧＬ、ＧＲに伝達する。
【００７７】
この増幅されたデータを更にグローバルリードアンプ回路１３内の差動増幅器によってフル振幅まで増幅し、出力信号端ＤｏｕｔからメモリセルＭＣに保持されたデータを出力する。
【００７８】
このように、ローカルビット線へのプリチャージとメモリセルへのデータ書き込みが同時に行われないことを利用して、プリチャージ回路１２とローカルライトアンプ回路１５を１本のプリチャージ制御信号線ＬＰＣによって制御することが可能である。従来、プリチャージ回路１２にはプリチャージ制御信号線ＬＰＣ、ローカルライトアンプ回路１５にはライトイネーブル信号線ＷＥの２本の制御線を使用していたので、制御信号線を削減することができ、半導体記憶装置の回路面積を小さくすることが可能である。
【００７９】
また、本実施の形態のローカルライトアンプ回路１５は３個のｎチャネルトランジスタｎ１、ｎ２、ｎ３で足りるので、従来と比較して小さくなる。
【００８０】
更には、本実施の形態ではグローバルビット線は読み出し用と書き込み用を共有にしているので、列毎のグローバルビット線は１対、すなわち２本で足り得る。従って、第１の実施の形態よりも回路面積を小さくすることが可能である。
【００８１】
（第３の実施の形態）
次に本発明の第３の実施の形態に係るＳＲＡＭの回路構成を図３に示す。第１の実施の形態に係るＳＲＡＭの変形例であり、ローカルリードアンプ回路に差動増幅器を用いずに、シングルエンド読み出し型のセンスアンプを用いたものである。
【００８２】
第１の実施の形態と同様に、複数のメモリセルは、半導体基板(図示せず)上に行列配列されてメモリアレイを構成している。なお、図３では本実施の形態の発明を説明するために代表的に１列のメモリアレイの一部を示している。以下、第１の実施の形態と同じ部分は同じ符号を用い、説明を省略する。
【００８３】
１６対のローカルビット線ＢＬ、ＢＲに対応して、列方向に延びた読み出し用グローバルビット線ＲＧＬ及び１対の書き込み用グローバルビット線ＷＧＬ、ＷＧＲが設けられている。
【００８４】
また、ローカルリードアンプ回路３０は、第１及び第２の入力端がそれぞれ第１及び第２の１対のローカルビット線の一方の線ＢＬ０、ＢＬ１と接続され、出力端が読み出し用グローバルビット線ＲＧＬと接続されている。
【００８５】
ローカルリードアンプ回路３０は、１個のＮＡＮＤ回路ＮＡ３と１個のｎチャネルトランジスタｎ４から構成されている。ＮＡＮＤ回路ＮＡ３の第１及び第２の入力端はそれぞれ、第１及び第２の１対のローカルビット線の一方の線ＢＬ０、ＢＬ１が接続され、出力端はｎチャネルトランジスタｎ４のゲートに接続されている。また、ｎチャネルトランジスタｎ４のソースは接地され、ドレインは読み出し用グローバルビット線ＲＧＬと接続されている。
【００８６】
読み出し用グローバルビット線ＲＧＬはバッファ回路から構成されたリードアンプ回路３１の入力端と接続されており、このグローバルリードアンプ回路３１の出力信号端ＤｏｕｔからメモリセルＭＣのデータが読み出される。
【００８７】
図３に示す本実施の形態に係るＳＲＡＭ回路のメモリセルＭＣにデータを書き込む動作は前述した第１の実施の形態に係る図１と同じなので、説明を省略する。
【００８８】
メモリセルＭＣのフリップフロップ回路ＦＦに保持されているデータを読み出す場合の動作は以下の通りである。
【００８９】
先ず、ライトイネーブル信号ＷＥをＬレベルとする。従って、グローバルライトアンプ回路１４の第１及び第２のＡＮＤ回路Ａ１、Ａ２の一方の入力端にＬレベルが入力されて、このグローバルライトアンプ回路１４は非活性化される。
【００９０】
次に、デコーダ回路１６によってローカルビット線のプリチャージ制御信号をＬレベル（第１の極性）とし、プリチャージ回路１２の１対のｐチャネルトランジスタｐ１、ｐ２は導通してプリチャージ回路１２を活性化する。１対のローカルビット線ＢＬ、ＢＲを読み出し前にプルアップする。
【００９１】
次に、プリチャージ制御信号をＨレベル（第２の極性）とし、プリチャージ回路１２を非活性化した後、対象となるメモリセルＭＣに対応したワード線ＷＬをＨレベルとし、メモリセルＭＣのスイッチングトランジスタＳＴｒを導通させる。従って、メモリセルＭＣ内のフリップフロップ回路ＦＦと１対のローカルビット線ＢＬ、ＢＲが導通して、フリップフロップ回路ＦＦに保持されているデータを１対のローカルビット線の一方の線ＢＬに読み出すことができる。なお、プリチャージ回路１２を非活性化するとローカルライトアンプ回路１５は活性化されるが、グローバルライトアンプ回路１４が非活性化されているので、メモリセルＭＣにデータが再書き込み（上書き）されることはない。
【００９２】
次に、１対のローカルビット線の一方の線ＢＬに読み出されたデータがローカルリードアンプ回路３０によってほぼフル振幅に増幅される。
【００９３】
メモリセルＭＣのフリップフロップ回路ＦＦに保持されたデータがＬレベルの場合、ローカルリードアンプ回路３０のＮＡＮＤ回路ＮＡ３にＬレベルが入力するので、ＮＡＮＤ回路ＮＡ３の出力はＨレベルとなる。このＨレベルがｎチャネルトランジスタｎ４のゲートに入力するので、ｎチャネルトランジスタｎ４はオン状態となる。オン状態となったｎチャネルトランジスタｎ４によって、読み出し用グローバルビット線ＲＧＬは接地されるので、出力信号端ＤｏｕｔからはＬレベルが読み出すことができる。
【００９４】
一方、メモリセルＭＣのフリップフロップ回路ＦＦに保持されたデータがＨレベルの場合、ローカルリードアンプ回路３０のＮＡＮＤ回路ＮＡ３の出力はＬレベルとなる。このＬレベルがｎチャネルトランジスタｎ４のゲートに入力するので、ｎチャネルトランジスタｎ４はオフ状態である。読み出し型のグローバルビット線ＲＧＬは、グローバルビット線用の１対のｐチャネルトランジスタｐ３、ｐ４によって読み出し前にチャージされているので、Ｈレベルがグローバルリードアンプ回路３１に入力されてフル振幅まで増幅されたＨレベルの信号が出力信号端Ｄｏｕｔから読み出すことができる。
【００９５】
このように、ローカルビット線へのプリチャージとメモリセルへのデータ書き込みが同時に行われないことを利用して、プリチャージ回路１２とローカルライトアンプ回路１５を１本のプリチャージ制御信号線ＬＰＣによって制御することが可能である。従来、各サブメモリアレイ１０に対して、プリチャージ回路１２にはプリチャージ制御信号線ＬＰＣ、ローカルライトアンプ回路１５にはライトイネーブル信号線ＷＥの２本の制御線を使用していたが、本実施の形態を実施すると制御信号線を削減することができ、半導体記憶装置の回路面積を小さくすることが可能である。
【００９６】
また、本実施の形態のローカルライトアンプ回路１５は３個のｎチャネルトランジスタｎ１、ｎ２、ｎ３で足りるので、従来と比較して小さくすることができる。
【００９７】
更には、ローカルリードアンプ回路３０は簡易な論理回路のみで構成することが可能なので、差動増幅器と比較すると占有面積を非常に小さくすることができる。また、読み出したデータをフル振幅まで増幅することが可能なので、微小振幅の感知する必要もなく、更には製造のばらつきにも考慮する必要もない。さらには、１個のローカルリードアンプ回路３０は、複数のローカルビット線１０を読み出す際に共有できるため、更に面積の縮小を図ることができる。
【００９８】
以上説明した第１乃至第３の実施の形態は、本発明の実施の形態を説明するための１例である。
【００９９】
従って、サブメモリアレイを３２個のメモリセルずつ分割し、１６のサブメモリアレイの配列としたが、本発明の効果を得るためにメモリアレイの分割数やサブメモリアレイの配列数が実施の形態に限定されることはない。
【０１００】
また、ローカルビット線のプリチャージ制御信号やグローバルライト回路１４、２０の制御信号の生成は、第１乃至第３の実施の形態に限られることはない。
【０１０１】
更に、グローバルビット線はローカルビット線と異なる配線層に形成されていても、同一の配線層に形成されていてもよい。
【０１０２】
また、メモリセルは６個のトランジスタに限らず、例えばフリップフロップ回路を２個の抵抗と２個のトランジスタから構成し、対をなすトランジスタを交差したメモリセルであってもよい。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１の実施の形態に係るＳＲＡＭの回路図である。
【図２】本発明の第２の実施の形態に係るＳＲＡＭの回路図である。
【図３】本発明の第３の実施の形態に係るＳＲＡＭの回路図である。
【符号の説明】
【０１０４】
１０：サブメモリアレイ
１１：ローカルリードアンプ回路（差動増幅器）
１２：プリチャージ回路
１３：グローバルリードアンプ回路（差動増幅器）
１４、２０：グローバルライトアンプ回路
１５：ローカルライトアンプ回路
１６：デコード回路
１７：クロスカップル型キーパートランジスタ
３０：ローカルリードアンプ回路（シングルエンド読み出し型センスアンプ）
３１：グローバルリードアンプ回路
ＭＣ：メモリセル
ＦＦ：フリップフロップ回路
ＳＴｒ：スイッチングトランジスタ
ｐ１〜ｐ８：ｐチャネルトランジスタ
ｎ１〜ｎ４：ｎチャネルトランジスタ
ＢＬ、ＢＲ：ローカルビット線
ＧＬ，ＧＲ、ＷＧＬ、ＷＧＲ、ＲＧＬ、ＲＧＲ：グローバルビット線
Ａ１、Ａ２：ＡＮＤ回路
ＮＡ１〜ＮＡ３：ＮＡＮＤ回路
ＩＶ１〜ＩＶ３：インバータ回路
Ｄｉｎ：入力信号端
Ｄｏｕｔ：出力信号端
【図１】
2005166098.tif 000003
【図２】
2005166098.tif 000004
【図３】
2005166098.tif 000005