(57)【要約】【課題】  複数バンクの活性化開始タイミングをずらすことで電流集中によるノイズの発生を回避し、パラレルテストの信頼性を向上し、回路面積の増大を回避する装置の半導体記憶提供。 【解決手段】  入力されるコマンドをデコードしデコード結果を出力し、パラレルテスト時にＡ、Ｂバンク活性化信号（ＡＣＴＡ、ＡＣＴＢ）を同時に出力するコマンドデコーダ１０１と、Ａバンク活性化信号（ＡＣＴＡ）に基づき、Ａバンク用の制御信号（ＲＴＯＡ）を生成するＡバンク制御回路群（１０２Ａ−１０５Ａ）と、コマンドデコーダ１０１から出力されるＢバンク活性化信号（ＡＣＴＢ）と、Ａバンク用の制御信号（ＲＴＯＡ）を入力し、通常動作時には、Ｂバンク活性化信号（ＡＣＴＢ）を選択出力し、パラレルテスト時には、Ａバンク用の制御信号（ＲＴＯＡ）をＡＣＴＢとして選択出力する選択回路（１０６Ｂ）と、選択回路１０６Ｂから出力されるＡＣＴＢを受けてＢバンク用の制御信号を生成するＢバンク制御回路群（１０２Ｂ−１０５Ｂ）を備えている。【選択図】            図１
2005056529.tif 000002
【特許請求の範囲】
【請求項１】
それぞれがセルアレイを有する複数のバンクと、
入力されたコマンドをデコードしてデコード結果を出力するコマンドデコーダと、
それぞれが前記複数のバンクに対応して設けられ、通常動作時、前記コマンドデコーダから出力されるバンク活性化信号に基づき、対応するバンク用の制御信号をそれぞれ生成出力する複数のバンク制御回路と、
を備え、
パラレルテスト時において、前記コマンドデコーダから出力されるバンク活性化信号と、前記複数のバンク制御回路のうちの少なくとも１つのバンク制御回路から、前記バンク活性化信号の活性化のタイミングより所定時間遅延して出力される信号とに基づき、前記複数のバンクの活性化を開始するタイミングが互いにずれるように制御する手段を備えている、ことを特徴とする半導体記憶装置。
【請求項２】
それぞれがセルアレイを有する第１乃至第ｎ（ただし、ｎは２以上の所定の整数）のバンクと、
入力されたコマンドをデコードしてデコード結果を出力するコマンドデコーダと、
前記第１乃至第ｎのバンク用の制御信号をそれぞれ生成出力する第１乃至第ｎのバンク制御回路と、
を備え、
前記コマンドデコーダは、パラレルテスト時には、前記第１乃至第ｎのバンクを活性化させる第１乃至第ｎのバンク活性化信号を同時に出力し、
前記第１バンク制御回路は、前記コマンドデコーダからの前記第１のバンク活性化信号に基づき、前記第１のバンク用の制御信号を生成し、
第（ｉ＋１）（但し、ｉは１以上（ｎ−１）以下の整数）のバンク制御回路に対応させて、前記第ｉのバンク制御回路から出力される第ｉのバンク用の制御信号と、前記コマンドデコーダから出力される前記第（ｉ＋１）のバンク活性化信号とを入力し、通常動作時には、前記コマンドデコーダから出力される前記第（ｉ＋１）のバンク活性化信号を選択出力し、パラレルテスト時には、前記第ｉのバンク制御回路から出力される前記第ｉのバンク用の制御信号を、第ｉ＋１のバンク活性化信号として選択出力する第ｉの選択回路を備え、
前記第（ｉ＋１）のバンク制御回路は、前記第ｉの選択回路から出力される第ｉ＋１のバンク活性化信号を受けて、第（ｉ＋１）のバンク用の制御信号を生成する、ことを特徴とする半導体記憶装置。
【請求項３】
それぞれがセルアレイを有する第１及び第２のバンクと、
入力されるコマンドをデコードしデコード結果を出力し、パラレルテスト時には、前記第１及び第２のバンクを活性化させる第１及び第２のバンク活性化信号を同時に出力するコマンドデコーダと、
前記第１のバンク活性化信号に基づき、前記第１のバンク用の制御信号を生成する第１のバンク制御回路と、
前記コマンドデコーダから出力される前記第２のバンク活性化信号と、前記第１のバンク制御回路から出力される前記第１のバンク用の制御信号とを入力し、通常動作時には、前記第２のバンク活性化信号を選択出力し、パラレルテスト時には、前記第１のバンク用の制御信号を選択出力する選択回路と、
前記選択回路から出力される信号を第２のバンク活性化信号として受け第２のバンク用の制御信号を生成する第２のバンク制御回路と、
を備えている、ことを特徴とする半導体記憶装置。
【請求項４】
前記選択回路は、パラレルテストを制御するテスト制御信号を選択制御信号として入力し、前記選択制御信号の値に基づき、前記選択回路に入力される２つの信号の一方を選択出力する、ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記第１のバンク制御回路からの前記第１のバンク用の制御信号が、前記第１のバンクの選択ワード線の活性化を制御する信号よりなる、ことを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記選択回路は、前記コマンドデコーダから出力される前記第２のバンク活性化信号を一の入力端より入力し、前記第１のバンク制御回路から出力される前記第１のバンク用の複数の制御信号を複数の入力端よりそれぞれ入力し、通常動作時には、前記一の入力端より入力される前記第２のバンク活性化信号を選択出力し、パラレルテスト時には、前記複数の入力端より入力される前記第１のバンク用の制御信号の１つを選択して出力する、ことを特徴とする請求項３記載の半導体記憶装置。
【請求項７】
それぞれがセルアレイを有する第１乃至第４のバンクと、
入力されるコマンドをデコードしデコード結果を出力し、パラレルテスト時には、前記第１乃至第４のバンクを活性化させる第１乃至第４のバンク活性化信号を同時に出力するコマンドデコーダと、
前記第１のバンク活性化信号に基づき、前記第１のバンク用の制御信号を生成する第１のバンク制御回路と、
前記コマンドデコーダから出力される前記第２のバンク活性化信号と、前記第１のバンク制御回路から出力される前記第１のバンク用の制御信号とを入力し、通常動作時には、前記第２のバンク活性化信号を選択出力し、パラレルテスト時には、前記第１のバンク用の制御信号を選択出力する第１の選択回路と、
前記第１の選択回路から出力される信号を第２のバンク活性化信号として受け第２のバンク用の制御信号を生成する第２のバンク制御回路と、
前記コマンドデコーダから出力される前記第３のバンク活性化信号と、前記第２のバンク制御回路から出力される前記第２のバンク用の制御信号とを入力し、通常動作時には、前記第３のバンク活性化信号を選択出力し、パラレルテスト時には、前記第２のバンク用の制御信号を選択出力する第２の選択回路と、
前記第２の選択回路から出力される信号を第３のバンク活性化信号として受け第３のバンク用の制御信号を生成する第３のバンク制御回路と、
前記コマンドデコーダから出力される前記第４のバンク活性化信号と、前記第３のバンク制御回路から出力される前記第３のバンク用の制御信号とを入力し、通常動作時には、前記第４のバンク活性化信号を選択出力し、パラレルテスト時には、前記第３のバンク用の制御信号を選択出力する第３の選択回路と、
前記第３の選択回路から出力される信号を第４のバンク活性化信号として受け第３のバンク用の制御信号を生成する第４のバンク制御回路と、
を備えている、ことを特徴とする半導体記憶装置。
【請求項８】
前記コマンドデコーダは、通常動作時には、指定されたバンクに対応するバンク活性化信号を出力する、ことを特徴とする請求項１、２、３、７のいずれか一に記載の半導体記憶装置。
【請求項９】
前記バンク活性化信号が、前記コマンドデコーダより、同期用のクロック信号の立ち上がり又は立ち下がり遷移に同期して出力される、ことを特徴とする請求項１、２、３、７のいずれか一に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、パラレルテストの信頼性向上に貢献する構成の半導体記憶装置に関する。
【背景技術】
【０００２】
微細加工技術の進展等による半導体記憶装置の大容量化に伴い、半導体記憶装置に対する試験（テスト）時間は増大し、テストコストの増大を招き、その結果、製品コストに大きな影響を与えている。半導体記憶装置の試験時間の短縮には、パラレルテストの導入が有効とされる。以下では、従来の典型的なパラレルテストについてその概略を説明しておく。例えば４バンク構成を有する半導体記憶装置の場合、通常動作（ノーマルテスト）においては、１バンクずつ活性化して半導体記憶装置を試験するが、パラレルテスト時には、ある１つのバンクを活性化すると、半導体記憶装置内のすべてのバンクが同時に活性化され、この状態で、書き込み（ＷＲＩＴＥ）試験、及び、読み出し（ＲＥＡＤ）試験を行うことで、試験時間の短縮を実現している。
【０００３】
最大試験周波数が低いテスタ装置で半導体記憶装置の試験を行う場合、半導体記憶装置を１バンクずつ活性化して試験を行うと、試験周波数が低いため、試験時間がかかる。このため、パラレルテストが利用される。
【０００４】
なお、複数バンク構成の半導体メモリのテストについては、後記特許文献１等の記載も参照される。後記特許文献１には、コマンドデコーダ、各バンク対応の制御信号ラッチ回路、モードレジスタ、テストモードデコーダ、テストモード判定回路等を備え、バンクごとに、メモリセルアレイ、Ｘデコーダ、Ｙデコーダ、センスアンプを有する半導体記憶装置における、テスト、及びバンクのインタリーブ制御等が開示されている。また、後記特許文献２には、並列的に複数個のフラッシュメモリに書き込み動作をさせるとき、複数個のフラッシュメモリ相互間における書き込み電圧の印加タイミングをずらし、複数個のフラッシュメモリに対する並列的な書き込みに際して生じる書き込み電流のピークを低減し、ライトインタリーブによる書き込み動作時間の短縮を実現するメモリ装置が記載されている。
【０００５】
図３に、パラレルテスト時における従来の半導体記憶装置の構成を示す。図３は、後記特許文献１等に記載されているように、複数バンク、コマンドデコーダ、各バンク対応の制御信号を生成する回路を備えた従来の半導体記憶装置の典型的な回路構成をブロック図として模式的に示した図である。図４に、パラレルテスト時における、従来の半導体記憶装置の動作波形図を示す。
【０００６】
図３において、コマンドデコーダ３０１は、半導体記憶装置外部から入力されるクロック信号ＣＬＫ、複数のコマンド信号（外部コマンド信号群）を入力し、コマンド信号をデコードし、内部制御信号を作成する。
【０００７】
例えばクロック同期型のＳＤＲＡＭ（シンクロナスＤＲＡＭ）あるいはＤＤＲ（ダブルデータレート）ＳＤＲＡＭ等において、コマンドデコーダ３０１に入力されるコマンド信号としては、例えばバンク・アクティブ（ＡＣＴ）、リード（ＲＥＡＤ）、ライト（ＷＲＩＴＥ）、プリチャージ（ＰＲＥ：選択バンクのプリチャージ）、モードレジスタ設定（ＭＲＳ）、オートリフレッシュ（ＲＥＦ）等がある。ライト動作は、ＲＯＷ（ロウ）アクティブ状態のときにライトコマンドを入力すると実行される。すなわち、ＲＯＷアドレス、バンク・アクティブコマンド（ＡＣＴ）を入力し、該当バンクの活性化を行い（特定のＲＯＷアドレスを活性化する）、該バンク・アクティブコマンドを入力してから所定時間後、ライトコマンド（ＷＲＩＴＥ）と、ＣＯＬＵＭＮ（カラム）アドレスを入力し、図示されないモードレジスタに設定されたバースト長にしたがって指定したアドレスにデータを書き込む。その後、プリチャージコマンド（ＰＲＥ）を入力し、その後、当該バンクはアイドル状態となる。リード動作は、ＲＯＷアクティブ状態のときにリードコマンドを入力すると実行される。すなわち、ＲＯＷアドレス、バンク・アクティブコマンド（ＡＣＴ）を入力し、該当バンクの活性化を行い（特定のＲＯＷアドレスを活性化する）、該バンク・アクティブコマンドを入力してから所定時間後、リードコマンド（ＲＥＡＤ）と、カラムアドレスを入力し、所定のバースト長とＣＡＳレーテンシにしたがって指定されたアドレスの読み出しデータが出力される。その後、プリチャージコマンド（ＰＲＥ）を入力し、その後、当該バンクはアイドル状態となる（例えば非特許文献１参照）。
【０００８】
回路ブロック３０２Ａ、３０２Ｂは、コマンドデコータ３０１から生成されるバンク活性化信号ＡＣＴＡ、ＡＣＴＢをそれぞれ受け取り、２つのバンクの内部ＲＯＷ（ロウ）系を起動するためのストローブ信号ＲＡＳＢＡ、ＲＡＳＢＢを生成する制御ブロックである。回路ブロック３０２Ｂは、回路ブロック３０２Ａに対応するＢバンクの制御ブロックである。
【０００９】
回路ブロック３０３Ａ、３０５Ａは、Ａバンクを起動するＲＡＳＢＡ信号を受けて、それぞれＲＯＷ系において必要な制御信号をそれぞれ生成する制御ブロックである。必要な制御信号として、例えばＸアドレスを制御する信号（選択ワード線の活性化期間を制御するワンショットパルス信号）や、図示されないＸリダンダンシ回路を制御する信号等ある。回路ブロック３０５Ａは、不図示のメモリセルへのリストアレベル（セルの電荷量）を確保する時間を制御する回路ブロックであり、回路ブロック３０５Ａから出力される信号をＲＴＯＡとする。
【００１０】
回路ブロック３０４Ａは、回路ブロック３０３ＡをＸアドレス制御ブロックとすると、Ｘアドレスを入力として、対応するバンクのワード線を選択する回路ブロックである。
【００１１】
回路ブロック３０３Ｂ、３０５Ｂは、Ｂバンクを起動する信号ＲＡＳＢＢを受けて、それぞれＲＯＷ系において必要な制御信号をそれぞれ生成する制御ブロックである。必要な制御信号として、例えばＸアドレスを制御する信号（選択ワード線の活性化期間を制御するワンショットパルス信号）や、図示されないＸリダンダンシ回路を制御する信号等ある。回路ブロック３０５Ｂは、不図示のメモリセルへのリストアレベル（セルの電荷量）を確保する時間を制御する回路ブロックであり、回路ブロック３０５Ｂから出力される信号をＲＴＯＢとする。
【００１２】
回路ブロック３０４Ｂは、回路ブロック３０３ＢをＸアドレス制御ブロックとすると、Ｘアドレスを入力として、ワード線を選択する回路ブロックである。
【００１３】
半導体記憶装置において、通常動作時（テスト以外のノーマル動作、及び、パラレルテスト以外のノーマル試験時）に、Ａバンクを活性化するように外部入力を行うと、コマンドデコーダ３０１において、Ａバンク活性化信号ＡＣＴＡを生成し、回路ブロック３０２Ａでは、Ａバンク活性化信号ＡＣＴＡを受けて、Ａバンク用のＲＯＷ系回路を駆動するストローブ信号ＲＡＳＢＡを生成し、ストローブ信号ＲＡＳＢＡは、各種ＲＯＷ系制御ブロックへの入力となる。
【００１４】
Ｂバンクを活性化するように外部入力を行うと、コマンドデコーダ３０１において、Ｂバンク活性化信号ＡＣＴＢが生成され、対応するバンクのＲＯＷ系回路を駆動するストローブ信号ＲＡＳＢＢが生成される。
【００１５】
図４に示すように、図３に示した構成において、パラレルテスト実行時には、外部からバンク・アクティブコマンド（ＡＣＴ）が入力されると（この場合、バンクは任意でよい）、コマンドデコーダ３０１では、すべてのバンク（この例では、ＡバンクとＢバンクの２つ）を活性化するために、外部クロック信号ＣＬＫの立ち上がりエッジに同期してバンク活性化信号ＡＣＴＡ、ＡＣＴＢを同時に生成し、バンク活性化信号ＡＣＴＡ、ＡＣＴＢに基づき、Ａバンク及びＢバンク用のＲＯＷ系回路を駆動するためのストローブ信号ＲＡＳＢＡ、ＲＡＳＢＢ（Ｌｏｗレベルでアクティブ）が生成され、ＡバンクとＢバンクの活性化の開始が同時に行われる。かかる構成により、テスト時間の短縮を実現している。
【００１６】
【特許文献１】特開平１１−４５５９９号公報（第５−６頁、第２図）
【特許文献２】特開平１１−２４２６３２号公報（第３−第６頁、第１図、第３図）
【非特許文献１】「ＳＤＲＡＭの使い方」、第７章基本動作モード、第５６−６０頁、インターネット（平成１５年８月４日検索）、エルピーダメモリ、＜ＵＲＬ＞http://WWW.elpida.com/pdfs/J0123N50.pdf
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上記したように、図３に示した従来の半導体記憶装置は、パラレルテストを容易に実現可能とする回路構成とされている。しかしながら、複数のバンクが同時に活性化されるため、電流集中、ノイズ等の問題がある。すなわち、図３に示した従来の構成の場合、通常動作においては、Ａバンクを活性化する外部入力と、Ｂバンクを活性化する外部入力を同時に入力できる設計仕様ではないことから、Ａバンクの活性化開始のタイミングと、Ｂバンクの活性化開始のタイミングは必ず相違することになる。これに対して、パラレルテスト時には、ＡバンクとＢバンクの活性化開始のタイミングが同時となるため、通常動作では起こりえない、電流集中やノイズが発生する。
【００１８】
このように、従来の半導体記憶装置において、パラレルテストは、内部のバンクが同時に活性化されるため、電流集中によるノイズの発生等により、通常動作との相関がとれなくなるという問題が生じるほか、パラレルテストによる試験の方が半導体記憶装置の特性が悪化するという場合もある。さらに、極端な場合、メモリテスタ等の試験装置によるパラレルテストの結果は”ＦＡＩＬ”であったが、同一デバイスを通常動作で試験すると、”ＰＡＳＳ”するといった問題が起こり、デバイステストの信頼性の点でも問題が生じる。そして、この問題は、半導体記憶装置の内部バンク数が多いほど、顕著となる。
【００１９】
したがって、本発明の目的は、パラレルテスト時の複数バンクの同時の活性化による電流集中等の発生を抑止することで、テストの信頼性を向上する機能を具備した半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２０】
前記目的を達成する本発明の１つのアスペクト（側面）に係る半導体記憶装置は、それぞれがセルアレイを有する複数のバンクと、入力されたコマンドをデコードしてデコード結果を出力するコマンドデコーダと、それぞれが前記複数のバンクに対応して設けられ、通常動作時、前記コマンドデコーダから出力されるバンク活性化信号に基づき、対応するバンク用の制御信号をそれぞれ生成出力する複数のバンク制御回路と、を備え、パラレルテスト時において、前記コマンドデコーダから出力されるバンク活性化信号と、前記複数のバンク制御回路のうちの少なくとも１つのバンク制御回路から、前記バンク活性化信号の活性化のタイミングより所定時間遅延して出力される信号とに基づき、前記複数のバンクの活性化を開始するタイミングが互いにずれるように制御する手段を備えている。
【００２１】
本発明の他のアスペクト（側面）に係る半導体記憶装置は、それぞれがセルアレイを有する第１乃至第ｎ（ただし、ｎは２以上の所定の整数）のバンクと、入力されたコマンドをデコードしてデコード結果を出力するコマンドデコーダと、前記第１乃至第ｎのバンク用の制御信号をそれぞれ生成出力する第１乃至第ｎのバンク制御回路と、を備え、前記コマンドデコーダは、パラレルテスト時には、前記第１乃至第ｎのバンクを活性化させる第１乃至第ｎのバンク活性化信号を同時に出力し、前記第１バンク制御回路は、前記コマンドデコーダからの前記第１のバンク活性化信号に基づき、前記第１のバンク用の制御信号を生成し、第（ｉ＋１）（但し、ｉは１以上（ｎ−１）以下の整数）のバンク制御回路に対応させて、前記第ｉのバンク制御回路から出力される第ｉのバンク用の制御信号と、前記コマンドデコーダから出力される前記第（ｉ＋１）のバンク活性化信号とを入力し、通常動作時には、前記コマンドデコーダから出力される前記第（ｉ＋１）のバンク活性化信号を選択出力し、パラレルテスト時には、前記第ｉのバンク制御回路から出力される前記第ｉのバンク用の制御信号を、第（ｉ＋１）のバンク活性化信号として選択出力する第ｉの選択回路を備え、前記第（ｉ＋１）のバンク制御回路は、前記第ｉの選択回路から出力される第（ｉ＋１）のバンク活性化信号を受けて、第（ｉ＋１）のバンク用の制御信号を生成する。
【発明の効果】
【００２２】
本発明によれば、複数バンクの活性化開始タイミングをずらすことで電流集中によるノイズの発生を回避し、パラレルテストの信頼性を向上することができる。
【００２３】
また、本発明によれば、複数のバンクの開始タイミングをずらすための回路構成として、他のバンク制御用の信号を選択回路で選択して、該当バンク用の遅延されたバンク活性化信号として用いることで、回路面積の増大を抑制している。
【発明を実施するための最良の形態】
【００２４】
本発明を実施するための最良の形態について説明する。本発明は、第１乃至第ｎ（ただし、ｎは２以上の整数）のバンクと、入力されるコマンドをデコードしデコード結果を出力し、通常動作時（パラレルテストモード以外のノーマル動作によるテスト動作時を含む）は、コマンドで指定された１つのバンク活性化信号を出力し、パラレルテスト時に、第１乃至第ｎバンク活性化信号を同時に出力するコマンドデコーダと、第１バンク活性化信号に基づき、第１のバンク用の制御信号を生成する第１のバンク制御回路（回路ブロック群）を有する。さらに、第（ｉ＋１）（ｉは１からｎ−１の整数）のバンクに対応させて第（ｉ＋１）の制御回路と、第ｉの選択回路を有する。第ｉの選択回路は、第ｉの制御回路から出力される第ｉのバンク用の制御信号と、コマンドデコーダから出力される第（ｉ＋１）バンク活性化信号を入力し、通常動作時には、コマンドデコーダから出力される第（ｉ＋１）バンク活性化信号を選択出力し、パラレルテスト時には、第ｉのバンク用の制御信号を、第（ｉ＋１）のバンク活性化信号として選択し、第（ｉ＋１）の制御回路に出力する。第（ｉ＋１）の制御回路は、第ｉの選択回路から出力される信号を、第（ｉ＋１）のバンク活性化信号として受け、第（ｉ＋１）のバンク活性化信号に基づき、第（ｉ＋１）のバンク用の制御信号を生成する。
【００２５】
ｎを２とした場合の本発明の一形態として、図１を参照すると、入力されるコマンドをデコードしデコード結果を出力し、パラレルテスト時にＡ、Ｂバンク活性化信号（ＡＣＴＡ、ＡＣＴＢ）を同時に出力するコマンドデコーダ１０１と、Ａバンク活性化信号（ＡＣＴＡ）に基づき、Ａバンク用の制御信号（ＲＴＯＡ）を生成するＡバンク制御回路群（１０２Ａ−１０５Ａ）と、コマンドデコーダ１０１から出力されるＢバンク活性化信号（ＡＣＴＢ）と、Ａバンク用の制御信号（ＲＴＯＡ）を入力し、通常動作時には、コマンドモードレジスタからのＡＣＴＢを選択出力し、パラレルテスト時には、Ａバンク用の制御信号（ＲＴＯＡ）を、ＡＣＴＢとして選択出力する選択回路１０６Ｂと、選択回路１０６Ｂから出力されるＡＣＴＢを受けてＢバンク用の制御信号を生成するＢバンク制御回路群（１０２Ｂ−１０５Ｂ）を備えている。
【００２６】
ｎを４とした場合の本発明の一形態として、それぞれがセルアレイを有する第１乃至第４のバンクと、入力されるコマンドをデコードしデコード結果を出力し、パラレルテスト時には、前記第１乃至第４のバンクを活性化させる第１乃至第４のバンク活性化信号を同時に出力するコマンドデコーダと、前記第１のバンク活性化信号に基づき、前記第１のバンク用の制御信号を生成する第１のバンク制御回路と、前記コマンドデコーダから出力される前記第２のバンク活性化信号と、前記第１のバンク制御回路から出力される前記第１のバンク用の制御信号とを入力し、通常動作時には、前記第２のバンク活性化信号を選択出力し、パラレルテスト時には、前記第１のバンク用の制御信号を選択出力する第１の選択回路と、前記第１の選択回路から出力される信号を第２のバンク活性化信号として受け第２のバンク用の制御信号を生成する第２のバンク制御回路と、前記コマンドデコーダから出力される前記第３のバンク活性化信号と、前記第２のバンク制御回路から出力される前記第２のバンク用の制御信号とを入力し、通常動作時には、前記第３のバンク活性化信号を選択出力し、パラレルテスト時には、前記第２のバンク用の制御信号を選択出力する第２の選択回路と、前記第２の選択回路から出力される信号を第３のバンク活性化信号として受け第３のバンク用の制御信号を生成する第３のバンク制御回路と、前記コマンドデコーダから出力される前記第４のバンク活性化信号と、前記第３のバンク制御回路から出力される前記第３のバンク用の制御信号とを入力し、通常動作時には、前記第４のバンク活性化信号を選択出力し、パラレルテスト時には、前記第３のバンク用の制御信号を選択出力する第３の選択回路と、前記第３の選択回路から出力される信号を第４のバンク活性化信号として受け第３のバンク用の制御信号を生成する第４のバンク制御回路と、を備えて構成される。
【００２７】
本発明の形態によれば、複数バンクを同時に試験するテストモードであるパラレルテスト時に、複数バンクの活性化開始タイミングをずらし、電流集中によるノイズ量を低減し、通常動作との特性相関を向上させている。また、遅延回路で、バンク活性化を遅延させる構成とするかわりに、一のバンク制御回路群で対応するバンク活性化信号によって生成された制御信号に基づき、他のバンクのバンク活性化信号を生成する構成としたことにより、回路規模の増大を抑止することができる。
【実施例】
【００２８】
以下、本発明の実施例について図面を参照して説明する。図１は、本発明の一実施例の構成を示す図である。図１において、１０１はコマンドデコーダであり、１０６Ｂはセレクタ（選択回路）であり、１０２Ａ、１０３Ａ、１０４Ａ、１０５Ａは、Ａブロック用のＲＯＷ系回路ブロックであり、１０２Ｂ、１０３Ｂ、１０４Ｂ、１０５Ｂは、Ｂブロック用のＲＯＷ系回路ブロックである。
【００２９】
コマンドデコーダ１０１は、半導体記憶装置外部から入力されるクロック信号ＣＬＫ、複数のコマンド信号（外部コマンド信号群）を入力し、コマンド信号をデコードし、内部制御信号を作成する。このコマンドデコーダ１０１は、図３を参照して説明したコマンドデコーダ３０１と同様の構成・動作とされる。
【００３０】
回路ブロック１０２Ａ、１０２Ｂは、コマンドデコーダ１０１から生成されるバンク活性化信号ＡＣＴＡ、ＡＣＴＢをそれぞれ受け取り、２つのバンクの内部ＲＯＷ系を起動するためのストローブ信号ＲＡＳＢＡ、ＲＡＳＢＢをそれぞれ生成する信号生成回路である。本実施例では、ＡバンクとＢバンクの２バンク構成とされており、Ａバンク活性時には、信号ＡＣＴＡ、ＲＡＳＢＡが生成され、Ｂバンク活性時は、活性化信号ＡＣＴＢ、ＲＡＳＢＢが生成される。４バンク構成の場合、図示されていない残りの２つの回路ブロック（１０２Ｃ、１０２Ｄ）で、バンクＣ、バンクＤ用にそれぞれＡＣＴＣ、ＡＣＴＤからＲＡＳＢＣ、ＲＡＳＢＤを生成する、という具合に、同種の回路ブロックを拡張すればよい。このように、本実施例では、２バンク構成の例を用いて説明するが、本発明は、２バンク以上の半導体記憶装置に対しても、同様にして適用できる、ことは勿論である。
【００３１】
回路ブロック１０３Ａ、１０５Ａは、Ａバンクを起動するＲＡＳＢＡ信号を受けて、それぞれＲＯＷ系において必要な制御信号をそれぞれ生成する制御ブロックである。必要な制御信号として、例えばＸアドレスを制御する信号（選択ワード線の活性化期間を制御するワンショットパルス信号）や、図示されないＸリダンダンシ回路を制御する信号等ある。
【００３２】
本実施例では、回路ブロック１０５Ａは、不図示のメモリセルへのリストアレベル（セルの電荷量）を確保する時間を制御する回路ブロックであり、回路ブロック１０５Ａから出力される信号をＲＴＯＡとする。
【００３３】
回路ブロック１０４Ａは、回路ブロック１０３ＡをＸアドレス制御ブロックとすると、Ｘアドレスを入力として、対応するバンクのワード線を選択する回路ブロックである。
【００３４】
回路ブロック１０２Ｂは、Ａバンクの制御ブロックである回路ブロック１０２Ａに対応するＢバンクの制御ブロックである。
【００３５】
セレクタ回路１０６Ｂは、コマンドデコーダ１０１から出力されるＢバンク活性化信号ＡＣＴＢと、回路ブロック１０５Ａからの出力ＲＴＯＡを入力し、パラレルテスト制御信号ＴＳＥＴＰを選択制御信号として入力する。セレクタ回路１０６Ｂは、通常動作時（パラレルテスト時以外）には、コマンドデコーダ１０１から出力されるＢバンク活性化信号ＡＣＴＢを選択し、そのままＢバンク制御ブロック１０２Ｂへ伝達する。
【００３６】
セレクタ回路１０６Ｂは、選択制御信号ＴＥＳＴＰがパラレルテスト（複数バンクを同時に試験するテスト）を示す時には、回路ブロック１０５Ａからの信号ＲＴＯＡを選択出力する。本実施例において、パラレルテスト制御信号ＴＥＳＴＰは、セレクタ回路１０６Ｂの選択を制御する選択制御信号として用いられており、パラレルテスト時に試験装置からの設定によって活性化され、セレクタ回路１０６Ｂで信号ＲＴＯＡを選択するような論理となるように設定され、通常動作時には、信号ＴＥＳＴＰは非活性化状態とされる。
【００３７】
図２は、本実施例におけるパラレルテストの動作の一例を説明するための波形図である。図２に示すように、本実施例において、パラレルテスト時には、まず、通常動作と同じく、半導体記憶装置外部から供給されるクロック信号ＣＬＫの例えば立ち上がり遷移に同期して、Ａバンク活性化信号ＡＣＴＡが生成され、信号ＡＣＴＡに基づきストローブ信号ＲＡＳＢＡが生成され、Ａバンクが活性化される。そして、Ａバンクを制御する回路ブロック１０５Ａは、ストローブ信号ＲＡＳＢＡの遷移（立ち下がり遷移）をうけて、信号ＲＴＯＡ（Ｈｉｇｈレベル）を出力し、信号ＲＴＯＡは、セレクタ１０６Ｂに入力され、選択出力され、回路ブロック１０２Ｂに入力され、回路ブロック１０２Ｂから、ストローブ信号ＲＡＳＢＢが生成され、Ｂバンクが活性化される。本実施例では、図２に示すように、ＡバンクとＢバンクの活性化のタイミングが異なっている。
【００３８】
このように、本実施例によれば、Ａバンクの活性化開始タイミングとＢバンクの活性化タイミングとが異なる時刻となるため、図３等を参照して説明した複数バンクの同時活性化による電流集中、ノイズ、信頼性の低下といった問題を回避することができる。
【００３９】
また、本実施例によれば、パラレルテスト時には、Ａバンクの制御信号の１つである信号ＲＴＯＡをＢバンクの活性信号ＡＣＴＢの代わりに用いている。
【００４０】
図１において、信号ＲＴＯＡをＢバンクの活性信号ＡＣＴＢの代わりに用いるのではなく、コマンドデコーダ１０１側で、パラレルテスト時には、信号ＡＣＴＡが生成された後、所定の遅延時間が経過後、ＡＣＴＢ信号を生成する論理にすることも可能ではある。しかし、このような構成とした場合、通常動作では用いられない遅延素子が必要とされる。設定する遅延時間は、電流集中を避けるためには、ある程度大きな時間となり、遅延素子の占める面積が大きくなり、記憶装置のチップ面積の増大を招くことになる。
【００４１】
本実施例の場合、パラレルテスト時、信号ＲＴＯＡを、Ｂバンク活性化信号ＡＣＴＢとして用いており、信号ＲＴＯＡは、通常動作時、Ａバンクが活性化された際、ストローブ信号ＲＡＳＢＡの遷移から一定の遅延時間後に生成される信号である。すなわち、パラレルテスト時に、信号ＲＴＯＡをＢバンクの活性化信号として用いるという構成とされているため、簡易な構成のセレクタを用意すればよい。
【００４２】
本実施例によれば、パラレルテストにおける複数バンクの同時活性による電流集中を避けることができる。また、本実施例によれば、通常動作で使用する回路ブロックからの信号を利用して、複数バンクの活性化開始のタイミングをずらしているため、回路規模の増大を抑止している。
【００４３】
前述したように、本実施例では、２バンク構成の場合を例に説明した。４バンク構成以上の構成についても同様にして適用できる。
【００４４】
一例として、４バンク構成（Ａ、Ｂ、Ｃ、Ｄバンクとする）の場合、Ｂ、Ｃ、Ｄバンク用に前記実施例のセレクタ（選択回路）を３つ用意し、第１のセレクタは、Ａバンク制御用の信号ＲＴＯＡとコマンドデコーダ１０１からのＢバンク活性化信号を入力し、第２のセレクタは、Ｂバンク制御用の信号ＲＴＯＢとコマンドデコーダ１０１からのＣバンク活性化信号を入力し、第３のセレクタは、Ｃバンク制御用の信号ＲＴＯＣとコマンドデコーダ１０１からのＤバンク活性化信号を入力する。通常動作時は、第１、第２、第３のセレクタは、Ｂ、Ｃ、Ｄバンク活性化信号をそれぞれ選択出力する。パラレルテスト時には、第１のセレクタは、Ａバンク制御用の信号ＲＴＯＡをＢバンク活性化のＡＣＴＢとして選択出力し、第２のセレクタは、Ｂバンク制御用の信号ＲＴＯＢをＣバンク活性化のＡＣＴＣとして選択出力し、第３のセレクタは、Ｃバンク制御用の信号ＲＴＯＣをＤバンク活性化のＡＣＴＤとして選択出力する。
【００４５】
さらに、本実施例の変形例として、信号ＲＴＯＡを利用して、Ｂバンクを活性する構成に替えて、回路ブロック１０４Ａから出力される信号ＳＩＧＡをセレクタ１０６Ｂに入力し、Ｂバンクの活性化の開始を制御するようにしてもよい。
【００４６】
あるいは、本実施例の変形例として、Ａバンクの活性化用に生成される信号であれば、他の信号であってもよい。Ａバンク活性とＢバンク活性の時間差に都合のよいタイミングに適合した信号が利用させる。Ｂバンク活性化信号ＡＣＴＢとともに選択回路１０６Ｂに入力される信号の選択は、デバイス設計段階でシミュレーション結果等に基づき決定してもよい。
【００４７】
あるいは、セレクタ１０６Ｂを、ＡＣＴＢ、ＲＴＯＡ、ＳＩＧＡの３入力のセレクタ回路（３入力１出力）とし、通常動作時には、信号ＡＣＴＢを選択出力し、パラレルテスト時には、ＲＴＯＡ、ＳＩＧＡのうち、一方を出力する構成としてもよい。この場合、セレクタ回路の選択制御信号として、パラレルテスト時に、試験装置から値が設定されるＴＥＳＴＰとは別の１つの信号に基づき、ＲＴＯＡ、ＳＩＧＡのうち最適な遅延時間、論理値の一方の信号を選択する構成としてもよい。
【００４８】
なお、上記実施例において、ストローブ信号ＲＡＳＢＡ、ＲＡＳＢＢは、Lｏｗレベルで活性状態とされているが、本発明はかかる構成にのみ限定されるものでない。さらに、本発明はクロック同期型ＤＲＡＭ等に限定されるものでなく、任意の複数バンク構成の任意の記憶装置のパラレルテストに適用可能である。以上本発明を上記各実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の原理に準ずる範囲内で当業者であればなし得るであろう各種変形・修正を含むことは勿論である。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例におけるパラレルテストの動作を説明するためのタイミング図である。
【図３】従来の半導体記憶装置の構成を示す図である。
【図４】従来の半導体記憶装置におけるパラレルテストの動作を説明するためのタイミング図である。
【符号の説明】
【００５０】
１０１  コマンドデコーダ
１０２Ａ−１０５Ａ  Ａブロック制御用の回路ブロック
１０２Ｂ−１０５Ｂ  Ｂブロック制御用の回路ブロック
１０６Ｂ  セレクタ
３０１  コマンドデコーダ
３０２Ａ−３０５Ａ  Ａブロック制御用の回路ブロック
３０２Ｂ−３０５Ｂ  Ｂブロック制御用の回路ブロック
【図１】
2005056529.tif 000003
【図２】
2005056529.tif 000004
【図３】
2005056529.tif 000005
【図４】
2005056529.tif 000006