(57)【要約】【課題】ビット・ライン漏洩の少ない非対称静的ランダム・アクセス・メモリ素子を提供する。【解決手段】ＳＲＡＭ素子（１００）は、相対するビット・ライン（１４０）を有する列と、交互の方向に相対するビット・ライン（１４０）にわたる非対称記憶セル（１２０）と、センス増幅器（１３０）を有する。センス増幅器（１３０）は、セルに記憶された値を感知するよう構成された感知回路（１６０）と、方向の機能として感知回路（１６０）に信号を適用するよう構成されたスイッチング回路（１５０）を含む。【選択図】図１
2005056558.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭ素子であって、
交互の方向に相対するビット・ラインにわたる非対称記憶セルの列と、
センス増幅器とを備え、
該センス増幅器は、
交互の方向に相対するビット・ラインにわたる非対称ＳＲＡＭセルの列における、記憶された値を感知するよう構成された感知回路と、
上記方向の機能として感知回路を適合させるよう構成されたスイッチング回路、
を含む、上記ＳＲＡＭ素子。
【請求項２】
ＳＲＡＭ素子の製造方法であって、
相対するビット・ラインを提供することと、
非対称記憶セルの列を、上記相対するビット・ラインを交互の方向にわたるよう構成することと、
センス増幅器を上記相対するビット・ラインに結合すること、を含み、
該センス増幅器を上記相対するビット・ラインに結合することは、
上記セルにおける記憶された値を感知するよう感知回路を構成することと、
上記方向の機能として上記感知回路に信号を適用するようスイッチング回路を構成すること、を含む、
上記ＳＲＡＭ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の技術分野）
本発明は一般にメモリ素子に関し、特に、ビット・ライン漏洩の少ない静的ランダム・アクセス・メモリ（ＳＲＡＭ）素子に関する。
【背景技術】
【０００２】
（発明の背景）
メモリ素子はこの分野では周知であり、中でも、実質的に全てのマイクロプロセッサおよびデジタル信号プロセッサ・アプリケーションにおいて使用されている。このような型のメモリの１つがＳＲＡＭである。ＳＲＡＭ素子は、一部には、これらの内容を保持するために頻繁にリフレッシュする必要がないので、他の多くの型のメモリ素子と比較して、高速で使用しやすい。加えて、金属酸化膜半導体（ＭＯＳ）技術を使用するＳＲＡＭ素子は、比較的小さい待機電力を呈し、記憶された情報を保持するためにリフレッシュ・サイクルを必要としない。これらの性質により、ＳＲＡＭ素子は特に、ラップトップ・コンピュータやパーソナル・デジタル・アシスタントのような携帯用機器にとって望ましい。
【０００３】
ＳＲＡＭ素子は通常、（“ビット”および“ビット＿”と称される）相対するビット・ラインにわたる記憶セルの列を含む。ビット・ラインは記憶セルをセンス増幅器に結合し、センス増幅器はセルに記憶された値を感知する。セルに記憶された値を感知するために、ビット・ラインおよびビット＿・ラインは共に既定の電圧（ＶDDと称され、ＳＲＡＭ素子の電源電圧である）に予め充電され、読み出されているセルは、セルに記憶された値に基づき、ビット・ラインあるいはビット＿・ラインのいずれかの電圧を減少させる。センス増幅器は、ビット・ラインあるいはビット＿・ラインのいずれがより高くバイアスされているか決定し、対応する信号を生成する。通常、ビット・ラインとビット＿・ライン電圧信号間の電圧差は、５０ｍＶから１００ｍＶの間の範囲である。つまり、電圧差が約５０ｍＶより小さくなるにつれ、ビット・ラインとビット＿・ライン信号を正確に判別することがますます困難になる。
【０００４】
ＳＲＡＭ（および殆どの他のＭＯＳＦＥＴ）素子に関する現在もある問題は、素子内のトランジスタ・ゲートがオフ状態にバイアスされている時の電流漏洩である。例えば、所定の列における複数のセルからの電流漏洩は、場合によってビット・ラインあるいはビット＿・ラインのいずれかに、望ましくなく集まることがある。読出しの間、相対するビット・ラインは共に、高電圧に予め充電されており、それから、これらのうちいずれか１つが、アドレスされた記憶セルの状態によって、アドレスされた記憶セルの読出し電流により低電圧に引き下げられる。こうして、差分電圧が相対するビット・ライン上で確定され、差分の感知はアドレスされた記憶セルの状態を反映する。アドレスされた記憶セルからの読出し電流がビット・ラインの１つの電圧を下げているのと同時に、アドレスされていないセルからの漏洩電流が、同様にアドレスされていない記憶セルに対する状態により、ビット・ラインの電圧を下げている。漏洩電流の大部分が、アドレスされた記憶セルによって引き下げられているビット・ラインに相対するビット・ラインへのものである場合、漏洩電流は感知にとって十分な差分電圧の確定を遅らせることとなる。実際、相対するビット・ラインへの漏洩電流の総量が読出し電流と等しいかあるいはそれより大きい場合、適切な差分電圧は確定されることはない。従って電流漏洩は、センス増幅器が作動することができるように、ビット・ラインとビット＿・ライン値の間の十分な差分電圧が生ずるのに必要な時間を長引かせる結果となる。
【０００５】
この分野の技術者には、比較的高いスレショルド電圧を有するトランジスタは、電流漏洩が比較的少ないことが理解されるであろう。しかし、このようなトランジスタはまた、スイッチング速度が比較的遅く、これは設計目標より遅いかもしれない。従って、少ない漏洩に対する最適値より低いスレショルド電圧を有するトランジスタは、スイッチング速度に対する要求を満たす必要がある。都合の悪いことに、より低いスレショルド電圧を有するトランジスタは、電流漏洩がかなり多いために、かなりより大きい電力を必要とする。高速スイッチング・トランジスタと、電流漏洩が少なくより小さい電力を必要とするこれらのトランジスタとの間のこの二分法を解決する試みとして、設計者は、１つあるいは複数の列が、１つのビット・ラインに接続するより高いスレショルド・トランジスタ、および、相対するビット・ラインに接続するより低いスレショルド・トランジスタを有する、非対称ＳＲＡＭセルを開発した。
【０００６】
例えば、所定の列の“遅い”側にあるトランジスタは、高いスレショルド電圧、従って、より小さい読出し電流およびビット・ラインへのより少ない漏洩を有してもよく、その列の“速い”側にあるトランジスタは、低いスレショルド電圧、従って、より大きい読出し電流およびビット・ラインへのより大きい漏洩電流を有してもよい。不均衡な読出し電流（従って、ビット・ライン間の所定の電圧差分を確定するための不均衡な時間）を補償する試みとして、現在あるセンス増幅器は、どのビット・ラインが記憶セルの速いあるいは遅い側に結合しているかを予測するよう構成されてきた。従って、特別なセンス増幅器を必要とする代わりに、このような構成によって、高スレショルド・トランジスタの電力節減と低スレショルド・トランジスタの速さとの間の均衡が最適化される、改良された素子を実現することができる。
【０００７】
しかし、読出し電流と比較した漏洩電流の影響は、考慮に入れなければならない。例えば、左右対称セルを有するＳＲＡＭ列を考えてみる。センス増幅器が、５１２個のセルの列における１つのセルから“１”（高電圧レベル）を読み出そうとし、残りの５１１個のセルは“ゼロ”（低電圧レベル）である場合、アクセスされていない５１１個のセルからの漏洩は、パス・ゲートのＩON：ＩOFF比に基づき、アクセスされているセル上の読出し時間に影響を与える。ＩON：ＩOFF比が約１００：１である場合、１００個のセルからの電流漏洩は、実際にアクセスされている１つのセルの電流に等しい。従って、１列に約６４行より多い行を有することは困難であろうし（６４は、１００より小さい２の累乗の最大数である）、その結果の素子は実用的ではないほど遅くなるであろう。
【０００８】
しかし、ＩON：ＩOFF比が約１０００：１である場合（より現実的な最悪の場合である）、５００個のアクセスされていないセルからの電流漏洩は、単一のセルから読み出された電流の約５０％となり、それにより、アクセスされているセルを読み出すのに必要な総時間を倍にすることとなる。漏洩電流による行数の制限は、速いビット・ラインと遅いビット・ラインがある非対称セルの場合に、より厳しくなる可能性がある。遅い側における読出し電流は、速い側における漏洩電流と比較されなければならない。（高漏洩を有する）速い側における総漏洩が、（低い読出し電流を有する）遅い側における読出し電流より大きい場合、読出しエラーが起こるかもしれない。明らかに、このことは、非対称セルを有することによる利点を帳消しにしてしまうだろう。
【０００９】
従って、記憶セルの長い列における累積電流漏洩は、記憶セルにおいて比較的低いスレショルド電圧トランジスタを有することによる高速であるという利点を否定してしまう可能性がある。その結果、電流漏洩は、低スレショルド・トランジスタを使用する記憶素子に含むことのできる行の数を制限する。この分野に必要なことは、記憶セルの列により多い行を収容する方法である。
【発明の開示】
【課題を解決するための手段】
【００１０】
（発明の概要）
従来技術の上記の問題を解決するために、本発明は、相対するビット・ラインを有する列、交互の方向に相対するビット・ラインにわたる非対称記憶セル、およびセンス増幅器、を有するＳＲＡＭ素子を提供する。センス増幅器は、セルに記憶された値を感知するよう構成された感知回路、および、交互の方向の機能として、感知回路にダミー・ビット信号を適用するよう構成されたスイッチング回路を含む。
【００１１】
本発明は従って、ビット・ライン漏洩の少ないＳＲＡＭ素子を提供する。つまり、例えば速いおよび遅いアクセス速度によって、非対称セルの方向を交互にすることにより、相対するビット・ラインの少なくとも１つに沿った電流漏洩の最悪の場合を、約５０％減少させることができる。さらに、交互に方向付けられた記憶セルに関連する異なるアクセス速度を、スイッチング回路を使用してセンス増幅器をバイアスし、より遅いアクセス速度を速くすることによって、最適化することができる。
【００１２】
１つの実施例において、記憶セルは、２つの相対するビット・ラインのみにわたる。しかし、本発明の原理は、各列が1組以上の相対するビット・ラインにわたる多重ポートＳＲＡＭ素子にも、同様に適用することができる。
【００１３】
１つの実施例において、ダミー・ビット信号は異なる電圧信号を含み、ダミー・ビット・ライン・スイッチング回路は、異なる電圧信号を感知回路の相対する側に適用するよう構成されている。例えば、ダミー・ビット信号は、相対するビット・ラインの１つに従う第１の信号、および、素子電源電圧に従う第２の信号を含んでもよい。もちろん、ダミー・ビット信号は、本発明の範囲内において、他のおよび／あるいは付加的信号を含んでもよい。
【００１４】
１つの実施例において、セルの方向は２の累乗に基づいて交互になる。例えば、全ての奇数セルを第１の方向に置き、全ての偶数セルを第２の方向に置いてもよい。同様に、セルは、それぞれが同じ方向を向いた２つのセル（あるいは４つのセル、あるいは８つのセル等）のグループとして置いてもよい。ここで、セルの第１のグループの方向は、隣接するセルのグループの方向と互い違いになる。
【００１５】
１つの実施例において、セルの方向は、そのセルのスレショルド電圧に基づく。例えば、記憶セルを、接続するビット・ラインに関連するトランジスタが、接続するビット＿・ラインに関連するトランジスタより高いスレショルド電圧を有する、第１の方向に置いてもよく、それに対し、隣接するセルを、より高いスレショルド電圧を有するトランジスタがビット＿・ラインに接続し、より低いスレショルド電圧を有するトランジスタがビット・ラインに接続する、第２の方向に置いてもよい。この分野の技術者には、トランジスタ長やトランジスタ幅のような記憶セルの他の特性を、複数の方向を区別するために使用することができることが理解されるであろう。例えば、ビット・ラインに接続する比較的より広いパス・ゲートおよびビット＿・ラインに接続する比較的より狭いパス・ゲートにより、ビットおよびビット＿・ラインへの駆動電流および漏洩電流を非対称とすることができる。パス・ゲートに関連するインバータにおけるトランジスタの幅もまた、非対称とすることができ、インバータにおけるより広いトランジスタがより広いパス・ゲートを駆動する。
【００１６】
１つの実施例において、ダミー・ビット・ライン・スイッチング回路は、ＳＲＡＭ素子に関連するアドレス・バスのラインから方向を表す信号を受け取る。例えば、記憶セルの方向が各隣接するセルと交互になる場合、アクセスされているセルに対応するアドレス・ラインにおける第１のビットは、スイッチング回路によって使用されてもよい。同様に、記憶セルの方向が２個のセルのグループごとに交互になる場合、アドレス・ラインにおける第２のビットが、スイッチング回路によって使用されてもよい。この分野の技術者には、本発明の範囲内において、アドレス・ラインからの１つ以上のビットがスイッチング回路によって受け取られ使用されるような、付加的アドレス指定方法を使用することができることが容易に理解されるであろう。
【００１７】
１つの実施例において、列内の非対称記憶セルの数は、２の累乗である。例えば、列は、交互の方向にある５１２個の記憶セルを含んでもよい。しかし、本発明の原理は、任意の数のセルの列を有するＳＲＡＭ素子に適用される。
【００１８】
上記の説明は、この分野の技術者が、以下の本発明の詳細な説明をよりよく理解できるように、本発明の好ましい、また代替的な特徴を概要的に述べたものである。本発明の付加的特徴は、以下に説明され、本発明の請求項の主題を形成する。この分野の技術者には、開示された概念および特定の実施例を、本発明と同様の目的を達成するための他の構成を設計あるいは修正するための基礎として容易に使用することができることを理解されたい。この分野の技術者にはまた、このような同等の構成は、本発明の精神および範囲から逸脱するものではないことを理解されたい。
【００１９】
本発明がさらに完全に理解されるように、付随する図面と共に以下の詳細な説明を参照されたい。多様な特徴は、一定の縮尺では図示されていないかもしれないことを強調しておく。実際、多様な特徴の大きさは、説明を明確にするために、任意に拡大あるいは縮小されているかもしれない。ここで、付随する図面と共に以下の説明を参照されたい。
【実施例１】
【００２０】
（詳細な説明）
最初に図１を参照すると、本発明の原理に従って構成されたＳＲＡＭ素子１００の１つの実施例の回路図が示されている。ＳＲＡＭ素子１００は、非対称記憶セル１２０ａ−１２０ｅの列１１０、センス増幅器１３０、および少なくとも１組の相対するビット・ライン１４０ａ、１４０ｂを含む。もちろん、列１１０は、図１に示される５つの非対称記憶セル１２０ａ−１２０ｅ以上を含んでもよく、ここではこれらのセルは非対称記憶セル１２０として集合的に称される。実際、列１１０は、本発明の原理に従って、任意の数の非対称記憶セル１２０を含んでもよい。この分野の技術者には、いくつかの実施例において、列１１０は、現在の２進数アドレス指定技術を使用することができる、２の累乗の数の非対称記憶セル１２０を含んでもよいことが理解されるであろう。
【００２１】
この分野の技術者にはまた、本発明は列１１０の数を１つに制限するものではなく、ＳＲＡＭ素子１００は複数の列を含んでもよいことが理解されるであろう。実際、現実のＳＲＡＭ素子は、しばしば２の累乗の数の多くの列を有し、選択的に複数の列の間でセンス増幅器を多重使用するよう期待されるであろう。さらに、このように図示されていないけれども、本発明の原理は、列１１０ごとに複数の組の相対するビット・ライン１４０ａ、１４０ｂを組み込んだＳＲＡＭ素子に適用してもよく、ＳＲＡＭ素子１００は、この分野では周知の多重ポート素子であってもよい。
【００２２】
各非対称記憶セル１２０の非対称性は、図１において、速い側および遅い側として図示されている。例えば、非対称記憶セル１２０ａは、速い側１２５ａおよび遅い側１２７ａを有する。このような非対称性は、各記憶セル１２０に対する“速い”および“遅い”読出し命令を確定する。例えば、記憶セル１２０に対する速い読出し命令は、ビット・ライン１４０ａを介し、それに対し、遅い読出し命令はビット＿・ライン１４０ｂを介する。上記のように、遅い読出し命令における所定の差分電圧を確定するのに必要な待ち期間は、速い読出し命令における同じ所定の差分電圧を確定するのに必要な待ち期間の２倍以上となることがある。この差異のために設計されたセンス増幅器は、どちらの側が遅い側であるかを知ることにより、同じ速い遅延をもっていずれの命令かを感知することができる。
【００２３】
１つの実施例において、各記憶セル１２０の速い側（例えば、セル１２０ａの側１２５ａ）におけるトランジスタは、遅い側（例えば、側１２７ａ）におけるトランジスタより低いスレショルド電圧を有してもよい。１つの実施例において、速い側におけるトランジスタは、遅い側におけるトランジスタより広いゲート幅を有してもよい。もちろん、本発明の範囲内において、上記の例示的手段に加えてあるいはこれらの手段と共に使用する、非対称記憶セル１２０の相対する側を区別するための他の手段もある。さらに、本発明の原理は、２つ以上の交互の方向を有する非対称記憶素子に、容易に適合させることができる。
【００２４】
上記のように、ＳＲＡＭ素子１００はまた、ビット・ライン１４０ａおよび相対するビット＿・ライン１４０ｂを含む。非対称記憶セル１２０は、ビット・ライン１４０ａ、１４０ｂにわたり、各記憶セル１２０は、１つの側においてビット・ライン１４０ａに接続し、他の側においてビット＿・ライン１４０ｂに接続する。しかし、図１に示されるように、記憶セル１２０の非対称性は、各記憶セルがどのように相対するビット・ライン１４０ａ、１４０ｂに接続するかに関して、交互の方向に配置されている。例えば、非対称記憶セル１２０ａ、１２０ｃおよび１２０ｅは、速い側１２５ａ、１２５ｃおよび１２５ｅをビット・ライン１４０ａに接続し、遅い側１２７ａ、１２７ｃおよび１２７ｅを相対するビット＿・ライン１４０ｂに接続していてもよく、それに対し、非対称記憶セル１２０ｂおよび１２０ｄは、遅い側１２７ｂおよび１２７ｄをビット・ライン１４０ａに接続し、速い側１２５ｂおよび１２５ｄを相対するビット＿・ライン１４０ｂに接続していてもよい。
【００２５】
記憶セル１２０の非対称性の方向は、図１に示されるように、２の累乗に基づいてもよく、同じように方向付けられた記憶セル１２０の方向は、単一の２進数アドレス・ビットによって決定されてもよい。例えば、図示された実施例におけるように、１つおきの記憶セルが速い側をビット・ライン１４０ａに接続し、遅い側をビット＿・ライン１４０ｂに接続してもよい。このように、特定の記憶セル１２０の方向は、そのセル１２０に対する２進数アドレスの第１のビットによって決定されてもよい。他の実施例においては、方向は２つのセルのグループごとであってもよく、各記憶セル１２０は、１つの側においては同様に方向付けられた記憶セル１２０に隣接し、他の側においては交互に方向付けられた記憶セル１２０に隣接する。このような実施例において、特定の記憶セル１２０の方向は、そのセル１２０に対する２進数アドレスの第２のビットによって決定されてもよい。しかし、本発明の範囲は、このような２進数あるいは２を低とする交互方向に制限されるものではない。例えば、より複雑なパターンの交互方向を使用してもよいが、このような方向は、特定の記憶セル１２０の方向を決定するために複数のアドレス・ビットを必要とするかもしれない。
【００２６】
記憶セル１２０を交互に方向付けることにより、ビット・ライン１４０ａ、１４０ｂに沿った最大電流漏洩を減少させることができる。つまり、全てのセルが同じように方向付けられている（速い側を共通ビット・ラインに接続し、遅い側を相対する共通ビット・ラインに接続する）従来の非対称記憶セルでは、速い側からの全ての電流漏洩は単一のビット・ラインに集まるようになる。上記のように、このことは、速い側における総漏洩が遅い側における読出し電流より大きい場合、誤った結果を導くことがある。しかし、方向を交互にすることによって、実質的に等しい数のセルの速い側および遅い側が共通ビット・ラインに接続することになり、そのビット・ラインに沿った最悪の場合の総電流漏洩を約５０％減少させることができる。もちろん、交互の各方向におけるセルの数は等しくなくてもよく、その場合、ビット・ラインに沿った最悪の場合の総電流漏洩の減少は、約５０％より少ないかもしれない。
【００２７】
言い換えれば、従来の非対称記憶セルは、相対するビット・ラインの１つにおいて、そのビット・ラインが列における全ての記憶セルの速い側に接続するので、不均衡な量の電流漏洩を経験し、速い側は遅い側より大きい電流漏洩を経験する。しかし、ビット・ラインが、列における約半分のセルの速い側に接続し、列における残りのセルの遅い側に接続する場合、そのビット・ラインによって経験される電流漏洩を約５０％減少させることができ、あるいは実質的により悪い場合に対して均衡を取ることができる。従って、本発明のＳＲＡＭ素子１００は、相対するビット・ライン１４０ａ、１４０ｂの少なくとも１つを通る電流漏洩を有益に減少させる。
【００２８】
もちろん、このように非対称方向を交互にすることによる利益は、特別な感知増幅の配置により完全に実現することができる。例えば、アクセスされている特定の記憶セル１２０の行アドレスを、セルの速いあるいは遅い側のどちらがビット・ライン１４０ａ、１４０ｂの１つを引き下げているかを予測するために使用してもよい。つまり、従来の非対称ＳＲＡＭ素子は１つのビット・ラインを“速い”として、他のビット・ラインを“遅い”として使用していたのに対して、本発明の非対称方向を交互にすることは、行に依存する。その結果、アクセスされている特定の行に基づき修正される感知増幅を使用することが有益であるかもしれない。
【００２９】
従って、図１に示されるセンス増幅器１３０は、感知回路１６０に結合するスイッチング回路１５０を含む。解りやすくするために、スイッチング回路１５０は、図２を参照して以下に説明する。
【００３０】
感知回路１６０は、記憶セル１２０に記憶された値を感知するよう構成されている。この点に関して、感知回路１６０の大部分は従来のものであってもよく、その詳細な説明はここでは省略する。しかし、本発明の感知回路１６０を従来技術のものから区別する１つの要素は、スイッチング回路１５０の出力１５５ａ、１５５ｂに接続するトランジスタ１６５ａ、１６５ｂを含むことである。図２を参照して以下に説明するように、出力１５５ａ、１５５ｂは、アクセスされている特定の記憶セル１２０の方向に基づき、ダミー・ビット電圧とより高い電圧（例えば、ＶDD、素子電源電圧）との間を切替わるように構成されている。スイッチング回路１５０によって提供される異なる電圧においてトランジスタ１６５ａ、１６５ｂを切替え可能にバイアスすることにより、センス増幅器１３０はバイアスされ、差分が速い命令において確定されていない場合に、遅い命令において結果を出すことができる。ここで、速いおよび遅い命令は、アドレスされている行によって決定される。
【００３１】
記憶セル１２０と同様に、感知回路１６０は、第１の側１６２および第２の側１６４のような、相対する側を含んでもよい。第１の側１６２および第２の側１６４は、トランジスタ１６５ａ、１６５ｂの位置によって識別することができる。しかし、感知回路１６０の第１および第２の側１６２、１６４は、必ずしも、トランジスタ１６５ａ、１６５ｂが、スレショルド電圧、ゲート幅あるいはアクセス速度を異にすることによって互いに識別することができることを意味しない。より具体的には、感知回路１６０の第１および第２の側１６２、１６４は、ビット・ライン１４０ａ、１４０ｂへのそれらの接続によって識別することができる。例えば、図示されている実施例において、ビット・ライン１４０ａが接続している感知回路１６０の物理的側は、第１の側１６２であってもよく、ビット＿・ライン１４０ｂに接続している感知回路１６０の側は、第２の側１６４であってもよい。
【００３２】
図１から引き続き図２を参照すると、本発明の原理に従って構成されたスイッチング回路１５０の１つの実施例の回路図が示されている。上記のように、スイッチング回路１５０は、記憶セル１２０の交互の非対称方向の機能として、図１に示される感知回路１６０にダミー・ビット信号を適用するよう構成されている。
【００３３】
一般に、スイッチング回路１５０は、図１に示される感知回路１６０に適用される高および低電圧信号を切替えるよう構成されている。より具体的には、スイッチング回路は、（１）トランジスタ１６５ａに高電圧信号を、トランジスタ１６５ｂに低電圧信号を適用すること、と、（２）トランジスタ１６５ａに低電圧信号を、トランジスタ１６５ｂに高電圧信号を適用すること、との間を切替わるよう構成されている。従って、図２に示される図は、このような切替えがどのように達成されるかの単なる１例である。この分野の技術者には、このような電圧信号切替えを達成するための多くの他の手段があることが、容易に理解されるであろう。
【００３４】
図２に示される実施例において、スイッチング回路１５０は、アドレス入力２１０、ダミー・ビット入力２２０、高電圧入力２３０、ダミー・ビット出力１５５ａおよびダミー・ビット＿出力１５５ｂを含む。一般に、スイッチング回路１５０は、アドレス入力２１０の値に基づき、ダミー・ビット入力２２０電圧をダミー・ビット出力１５５ａおよびダミー・ビット＿出力１５５ｂのうちの１つに適用し、高電圧入力２３０をダミー・ビット出力１５５ａおよびダミー・ビット＿出力１５５ｂの他方に適用する。
【００３５】
アドレス入力２１０は、ＳＲＡＭ素子１００に関連するアドレス・バス２４０のラインから取得された“ゼロ”値（低電圧信号）あるいは“１”値（高電圧信号）であってもよい。従って、スイッチング回路は、アドレス・バス２４０からアドレス入力２１０を集めるアドレス指定回路２５０を含むか、アドレス指定回路２５０に結合していてもよい。例えば、非対称方向が各隣接する記憶セル１２０ごとに交互になる場合、アドレス入力２１０は、アクセスされている記憶セル１２０のアドレスの第１のビットの値であってもよい。他の実施例において、非対称方向が２つの隣接する記憶セル１２０のグループごとに交互になる場合、アドレス入力２１０は、アドレスの第２のビットの値であってもよい。他の実施例において、非対称方向が４つの隣接する記憶セル１２０のグループごとに交互になる場合、アドレス入力２１０は、アドレスの第３のビットの値であってもよい。前記において、特定のアドレス・ビットの特定の行順との関連性は、１例として挙げられているものである。この分野の技術者には、アドレス・ビットのデコーディングは特定に設計できることが周知であろう。もちろん、本発明の範囲内において、他の代替的方向付け方法は、記憶セル１２０アドレスからの複数のビットを使用してもよい。
【００３６】
ダミー・ビット入力２２０は、従来のビット・ラインと同様に、高および低電圧の間で交互になってもよい。例えば、ダミー・ビット入力２２０は、ビット・ライン１４０ａ、１４０ｂの１つに従うか、接続するか、あるいは同じであってもよい。従って、ダミー・ビット入力２２０は、ゼロボルトと素子電源電圧VDDとの間の電圧間で変動してもよい。
【００３７】
高電圧入力２３０は、ダミー・ビット入力２２０の最大値と等しいかそれより高い、実質的に一定の電圧に維持してもよい。例えば、高電圧入力２３０は、素子電源電圧ＶDDに接続していてもよい。
【００３８】
スイッチング回路１５０はまた、インバータ２６０および４つのパス・ゲート・トランジスタ２７０、２７５、２８０および２８５を含む。この分野の技術者には、ｎチャネル・パス・ゲートの代わりに相補パス・ゲートを使用することができることが理解されるであろう。インバータ２６０は、アドレス入力２１０に接続し、アドレス入力２１０が高電圧信号（“１”）である場合低電圧信号（“ゼロ”）を提供し、アドレス入力２１０が低電圧信号（“ゼロ”）である場合高電圧信号（“１”）を提供するよう構成されている。パス・ゲート・トランジスタ２７０および２７５のゲートはアドレス入力２１０に接続し、パス・ゲート・トランジスタ２８０および２８５のゲートはインバータ２６０の出力に接続している。従って、この分野の技術者には、アドレス入力２１０値が高（“１”）である場合、高電圧入力２３０がダミー・ビット出力１５５ａにおいて提供され、ダミー・ビット入力２２０がダミー・ビット＿出力１５５ｂにおいて提供され、アドレス入力２１０値が低（“ゼロ”）である場合、ダミー・ビット入力２２０がダミー・ビット出力１５５ａにおいて提供され、高電圧入力２３０がダミー・ビット＿出力１５５ｂにおいて提供されることが理解されるであろう。
【００３９】
従って、非対称記憶セル１２０の既定の交互の方向は、アクセスされている特定の記憶セル１２０のどちらの側が速いあるいは遅い側であるかを決定するために、アドレス入力２１０として使用してもよい。続いて、高電圧入力２３０は、セル１２０の速い側に対応してトランジスタ１６５ａあるいは１６５ｂに適用されてもよく、ダミー・ビット入力２２０はセル１２０の遅い側に対応してトランジスタ１６５ａあるいは１６５ｂに適用されてもよい。上記のように、このようにバイアスすることにより、より遅いアクセス速度を速くすることにより、相対するビット・ラインの以前には変化していたアクセス速度を最適化することができる。
【００４０】
もちろん、記憶セル１２０の異なる方向の数が２を超える場合、この分野の技術者には、スイッチング回路１５０は、２以上のダミー・ビット信号を感知回路１６０に適用するよう対応して適合させることができることが理解されるであろう。このような実施例において、２以上のダミー・ビット信号は、同じであってもよく、あるいは同じ入力によって提供されてもよい。
【００４１】
本発明を詳細に説明してきたが、この分野の技術者には、本発明の最も広い形式において本発明の精神および範囲から逸脱することなく、多様な変更、置き換えおよび改変をここで行うことができることを理解されたい。
【００４２】
以上の説明に関して更に以下の項を開示する。
（１）ＳＲＡＭ素子であって、
交互の方向に相対するビット・ラインにわたる非対称記憶セルの列と、
センス増幅器とを備え、
該センス増幅器は、
交互の方向に相対するビット・ラインにわたる非対称ＳＲＡＭセルの列における記憶された値を感知するよう構成された感知回路と、
上記方向の機能として感知回路を適合させるよう構成されたスイッチング回路と、
を含む、上記ＳＲＡＭ素子。
（２）第１項記載のＳＲＡＭ素子において、上記スイッチング回路は、上記方向の機能として上記感知回路に対する電圧信号を適用するよう適合されていることを特徴とする、上記ＳＲＡＭ素子。
（３）第２項記載のＳＲＡＭ素子において、上記スイッチング回路は、上記感知回路の相対する側に異なる電圧信号を適用するよう構成されていることを特徴とする、上記ＳＲＡＭ素子。
（４）第１項記載のＳＲＡＭ素子において、上記方向は、上記セルにおけるトランジスタのスレショルド電圧に基づいていることを特徴とする、上記ＳＲＡＭ素子。
（５）第１項記載のＳＲＡＭ素子において、上記スイッチング回路は、上記ＳＲＡＭ素子に関連するアドレス・バスのラインからの上記方向を表す信号を受け取ることを特徴とする、上記ＳＲＡＭ素子。
（６）第１項記載のＳＲＡＭ素子において、上記相対するビット・ラインは第１および第２のビット・ラインを含み、上記非対称記憶セルの列は、
上記第１のビット・ラインに接続する第１のパス・ゲートと、上記第２のビット・ラインに接続する、上記第１のパス・ゲートより幅の広い第２のパス・ゲート、を有する第１のＳＲＡＭセルと、
上記第２のビット・ラインに接続する第１のパス・ゲートと、上記第１のビット・ラインに接続する、上記第１のパス・ゲートより幅の広い第２のパス・ゲート、を有する第２のＳＲＡＭセルと、
上記第１および第２のＳＲＡＭセルに結合する上記センス増幅器と、
上記センス増幅器に結合し、上記第１および第２のＳＲＡＭセルの選択の機能として上記センス増幅器を適合するよう構成された上記スイッチング回路、
を含むことを特徴とする、上記ＳＲＡＭ素子。
（７）ＳＲＡＭ素子の製造方法であって、
相対するビット・ラインを提供することと、
非対称記憶セルの列を、上記相対するビット・ラインを交互の方向にわたるよう構成することと、
センス増幅器を上記相対するビット・ラインに結合すること、を含み、
該センス増幅器を上記相対するビット・ラインに結合することは、
上記セルにおける記憶された値を感知するよう感知回路を構成することと、
上記方向の機能として上記感知回路に信号を適用するようスイッチング回路を構成すること、を含む、
上記ＳＲＡＭ素子の製造方法。
（８）第７項記載の方法において、上記相対するビット・ラインは第１および第２のビット・ラインとして提供され、上記非対称記憶セルの列は、
上記第１のビット・ラインに接続する第１のパス・ゲートと、上記第２のビット・ラインに接続する、上記第１のパス・ゲートより幅の広い第２のパス・ゲート、を有する第１のＳＲＡＭセルと、
上記第２のビット・ラインに接続する第１のパス・ゲートと、上記第１のビット・ラインに接続する、上記第１のパス・ゲートより幅の広い第２のパス・ゲート、を有する第２のＳＲＡＭセルと、
上記第１および第２のＳＲＡＭセルに結合する上記センス増幅器と、
上記センス増幅器に結合し、上記第１および第２のＳＲＡＭセルの選択の機能として上記センス増幅器を適合するよう構成された上記スイッチング回路、
を提供するよう構成されていることを特徴とする、上記ＳＲＡＭ素子の製造方法。
（９）ＳＲＡＭ素子（１００）は、相対するビット・ライン（１４０）を有する列と、交互の方向に相対するビット・ライン（１４０）にわたる非対称記憶セル（１２０）と、センス増幅器（１３０）を有する。センス増幅器（１３０）は、セルに記憶された値を感知するよう構成された感知回路（１６０）と、方向の機能として感知回路（１６０）に信号を適用するよう構成されたスイッチング回路（１５０）を含む。
【図面の簡単な説明】
【００４３】
【図１】本発明の原理に従って構成されたＳＲＡＭ素子の実施例の回路図である。
【図２】本発明の原理に従って構成されたスイッチング回路の実施例の回路図である。
【符号の説明】
【００４４】
１００  ＳＲＡＭ素子
１１０  列
１２０  非対称記憶セル
１２５  速い側
１２７  遅い側
１３０  センス増幅器
１４０  ビット・ライン
１５０  スイッチング回路
１５５  出力
１６０  感知回路
１６２  第１の側
１６４  第２の側
１６５  トランジスタ
２１０  アドレス入力
２２０  ダミー・ビット入力
２３０  高電圧入力
２４０  アドレス・バス
２５０  アドレス指定回路
２６０  インバータ
２７０  パス・ゲート・トランジスタ
２７５  パス・ゲート・トランジスタ
２８０  パス・ゲート・トランジスタ
２８５  パス・ゲート・トランジスタ
【図１】
2005056558.tif 000003
【図２】
2005056558.tif 000004