(57)【要約】【課題】本発明は、通常の読み出しモードとより高速なバーストモードとを備えるフラッシュメモリにおいて、バーストモード時に、入力の誤動作を考慮することなく、出力バッファの駆動能力を最大限に引き出すことができるようにするものである。【解決手段】たとえば、ＣＵＩ４１を介して、バーストモード成立のためのリードコンフィグレーション・コマンドが、ユーザーにより入力される。すると、第１番目のアクセスアドレスをラッチした後、上記ＣＵＩ４１から、Ｙアドレス・バッファ２５とＸアドレス・バッファ２９およびＹデコーダ２７とＸデコーダ３１にＤｉｓａｂｌｅ信号が出力される。また、バーストモードの成立にともなって、上記ＣＵＩ４１から入出力バッファ３３に、駆動能力を最大限に引き出すための切り換え制御信号（最大駆動能力Ｅｎａｂｌｅ）が出力されるように構成されている。【選択図】      図１
2005285256.tif 000002
【特許請求の範囲】
【請求項１】
所定の速度でデータを読み出す第１の読み出しモードと、この所定の速度よりも高速にデータを読み出す第２の読み出しモードとを有する半導体メモリ装置であって、
入力アドレスを格納する入力バッファと、
前記第１の読み出しモードに応じた第１の駆動能力、および、前記第２の読み出しモードに応じた第２の駆動能力を有する出力バッファと、
前記第２の読み出しモードの成立時に、前記入力バッファをディセーブル状態に設定するとともに、前記出力バッファの駆動能力を前記第１の駆動能力から前記第２の駆動能力に切り換える制御回路と
を具備したことを特徴とする半導体メモリ装置。
【請求項２】
入出力データを記憶するための複数のメモリセルを有するメモリセルアレイと、
前記入出力データを読み出すための入力アドレスを格納する入力バッファと、
前記入力バッファに入力された前記入力アドレスをラッチするラッチ回路と、
前記ラッチ回路でラッチされた前記入力アドレスに対応する内部アドレスを生成するカウンタ回路と、
所定の速度でデータを読み出す第１の読み出しモードに応じた第１の駆動能力、および、前記所定の速度よりも高速にデータを読み出す第２の読み出しモードに応じた第２の駆動能力を有する出力バッファと、
前記第２の読み出しモードの成立を検知し、前記入力バッファをディセーブル状態に設定するとともに、前記出力バッファの駆動能力を前記第２の駆動能力とする設定に切り換える制御回路と
を具備したことを特徴とする半導体メモリ装置。
【請求項３】
入出力データを記憶するための複数のメモリセルを有し、前記入出力データの一括消去が可能なメモリセルアレイと、
前記入出力データを読み出すための入力アドレスを格納する入力バッファと、
前記入力バッファに入力された前記入力アドレスをラッチするラッチ回路と、
前記ラッチ回路でラッチされた前記入力アドレスに対応する内部アドレスを生成するカウンタ回路と、
前記カウンタ回路で生成された前記内部アドレスにしたがって、前記メモリセルアレイ内より前記入出力データを読み出すセンスアンプと、
前記センスアンプによって読み出された前記入出力データを外部に出力するための、所定の速度でデータを読み出す第１の読み出しモードに応じた第１の駆動能力、および、前記所定の速度よりも高速にデータを読み出す第２の読み出しモードに応じた第２の駆動能力を有する出力バッファと、
前記第２の読み出しモードの成立を検知し、前記入力バッファをディセーブル状態に設定するとともに、前記出力バッファの駆動能力を前記第２の駆動能力とする設定に切り換える制御回路と
を具備したことを特徴とする半導体メモリ装置。
【請求項４】
前記第２の読み出しモードの成立時、
前記ラッチ回路は、前記入力バッファに入力された第１番目の入力アドレスをラッチし、
前記カウンタ回路は、前記ラッチ回路でラッチされた前記第１番目の入力アドレスをもとに順番に前記内部アドレスを生成する
ことを特徴とする請求項２または３に記載の半導体メモリ装置。
【請求項５】
前記第１の読み出しモードは、ワードアクセスまたはページアクセスによるデータ読み出しモードであり、
前記第２の読み出しモードは、バーストアクセスによるデータ読み出しモードである
ことを特徴とする請求項１乃至４のいずれかに記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関するもので、特に、データ読み出し速度の異なる複数の読み出しモードを有する半導体メモリ装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリにおいては、周知のランダムアクセス機能のほかに、より高速読み出しが可能なバーストアクセス機能が搭載されるようになってきた（たとえば、特許文献１参照）。
【０００３】
上記バーストアクセス機能とは、第１番目のアクセスアドレス（Ｆｉｒｓｔ  Ａｃｃｅｓｓ  Ａｄｄｒｅｓｓ）をラッチした後は、内部アドレスカウンタによって自動的にインクリメントされる内部アドレスに応じてアクセス動作を繰り返すようにしたものである。これにより、第１番目以降のアクセスアドレスの入力によらず、アクセス動作の高速化が実現されている。
【０００４】
ところで、フラッシュメモリの場合、出力バッファの駆動能力による出力ノイズの入力への影響が懸念されている。すなわち、出力バッファの駆動能力を大きくし過ぎると、誘導起電力が発生し、それが出力ノイズとなって入力の誤動作を招く要因となっている。そのため、従来は、入力の誤動作を考慮した駆動能力によって出力バッファを動作させている。
【０００５】
しかしながら、上記したバーストアクセス機能においては、Ｆｉｒｓｔ  Ａｃｃｅｓｓ  Ａｄｄｒｅｓｓのみ外部入力で、それ以降のアドレスは内部で自動的に生成されるにも関わらず、ランダムアクセス機能の場合と同様の駆動能力、つまり、入力の誤動作を考慮した駆動能力により出力バッファを動作させるようにしていた。このため、高速読み出しの要求に対して、出力バッファの駆動能力を最大限に引き出すことができず、さらなる高速化の要求に対応するのが困難であった。
【０００６】
上記したように、従来においては、ランダムアクセス機能のみではなく、より高速読み出しが可能なバーストアクセス機能においても、出力バッファの駆動能力が入力の誤動作を考慮したサイズのままなので、さらなる高速化の要求に対し、実現するのが非常に難しいという問題があった。
【特許文献１】特開２００３−２７２３９４
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、入力の誤動作を考慮することなく、特定の読み出しモードでの、出力バッファの駆動能力を最大限に引き出すことができ、さらなる高速化の要求にも容易に対応することが可能な半導体メモリ装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、所定の速度でデータを読み出す第１の読み出しモードと、この所定の速度よりも高速にデータを読み出す第２の読み出しモードとを有する半導体メモリ装置であって、入力アドレスを格納する入力バッファと、前記第１の読み出しモードに応じた第１の駆動能力、および、前記第２の読み出しモードに応じた第２の駆動能力を有する出力バッファと、前記第２の読み出しモードの成立時に、前記入力バッファをディセーブル状態に設定するとともに、前記出力バッファの駆動能力を前記第１の駆動能力から前記第２の駆動能力に切り換える制御回路とを具備したことを特徴とする半導体メモリ装置が提供される。
【０００９】
また、本願発明の一態様によれば、入出力データを記憶するための複数のメモリセルを有するメモリセルアレイと、前記入出力データを読み出すための入力アドレスを格納する入力バッファと、前記入力バッファに入力された前記入力アドレスをラッチするラッチ回路と、前記ラッチ回路でラッチされた前記入力アドレスに対応する内部アドレスを生成するカウンタ回路と、所定の速度でデータを読み出す第１の読み出しモードに応じた第１の駆動能力、および、前記所定の速度よりも高速にデータを読み出す第２の読み出しモードに応じた第２の駆動能力を有する出力バッファと、前記第２の読み出しモードの成立を検知し、前記入力バッファをディセーブル状態に設定するとともに、前記出力バッファの駆動能力を前記第２の駆動能力とする設定に切り換える制御回路とを具備したことを特徴とする半導体メモリ装置が提供される。
【００１０】
さらに、本願発明の一態様によれば、入出力データを記憶するための複数のメモリセルを有し、前記入出力データの一括消去が可能なメモリセルアレイと、前記入出力データを読み出すための入力アドレスを格納する入力バッファと、前記入力バッファに入力された前記入力アドレスをラッチするラッチ回路と、前記ラッチ回路でラッチされた前記入力アドレスに対応する内部アドレスを生成するカウンタ回路と、前記カウンタ回路で生成された前記内部アドレスにしたがって、前記メモリセルアレイ内より前記入出力データを読み出すセンスアンプと、前記センスアンプによって読み出された前記入出力データを外部に出力するための、所定の速度でデータを読み出す第１の読み出しモードに応じた第１の駆動能力、および、前記所定の速度よりも高速にデータを読み出す第２の読み出しモードに応じた第２の駆動能力を有する出力バッファと、前記第２の読み出しモードの成立を検知し、前記入力バッファをディセーブル状態に設定するとともに、前記出力バッファの駆動能力を前記第２の駆動能力とする設定に切り換える制御回路とを具備したことを特徴とする半導体メモリ装置が提供される。
【発明の効果】
【００１１】
この発明によれば、読み出しのモードに応じて、出力バッファの駆動能力を切り換えることができるようになる結果、入力の誤動作を考慮することなく、特定の読み出しモードでの、出力バッファの駆動能力を最大限に引き出すことができ、さらなる高速化の要求にも容易に対応することが可能な半導体メモリ装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
［一実施形態］
図１は、この発明の一実施形態にしたがった、リダンダンシー機能を備える、不揮発性半導体メモリ装置の基本構成を示すものである。ここでは、不揮発性半導体メモリ装置の一例として、入出力データを電気的に一括消去可能なフラッシュメモリを例に説明する。
【００１４】
図１において、メモリセルアレイ１１は複数のブロック１２を有している。各ブロック１２は、入出力データを一括消去する際の最小単位となっている。上記各ブロック１２は、本体セル領域１２ａとリダンダンシーセル領域１２ｂとを有している。上記本体セル領域１２ａには、入出力データを記憶する複数のメモリセル（本体セル）ＭＣが設けられている。上記各メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの各交点にそれぞれ配置されている。上記リダンダンシーセル領域１２ｂには、そのブロック１２内における不良セル（×ＭＣ）を置換するための複数のリダンダンシー用セルＲＭＣが設けられている。上記各リダンダンシー用セルＲＭＣは、上記ワード線ＷＬとリダンダンシー用のビット線ＲＢＬとの各交点にそれぞれ配置されている。なお、上記複数のメモリセルＭＣおよび上記複数のリダンダンシー用セルＲＭＣは、いずれも２層ゲート構造の絶縁ゲート型電界効果トランジスタにより構成されている。
【００１５】
本実施形態の場合、ブロック１２ごとに、１乃至複数本のリダンダンシー用ビット線ＲＢＬが設けられている。ブロック１２内の不良セルは、ビット線ＢＬ単位で、リダンダンシー用セルＲＭＣと置換される。これにより、メモリセルアレイ１１における欠陥救済が行われる。そして、この欠陥救済にともなう不良アドレス情報は、たとえば、上記メモリセルアレイ１１内の特定のメモリセルまたは上記メモリセルアレイ１１とは別の不揮発性メモリやヒューズによって保持される。
【００１６】
また、上記ビット線ＢＬおよび上記リダンダンシー用ビット線ＲＢＬは、それぞれ、ゲート部２１内のカラムゲート２１ａ，２１ｂを介して、データ線ＤＬ，ＲＤＬに接続されている。上記データ線ＤＬ，ＲＤＬには、複数のスイッチング用トランジスタ（図示していない）が設けられている。上記データ線ＤＬ，ＲＤＬは、各ブロック１２に共通に設けられたセンスアンプ部２３に接続されている。
【００１７】
アドレスデータＡ０〜Ａ７が入力されるＹアドレス・バッファ２５には、Ｙ（行）デコーダ２７がそれぞれ接続されている。上記Ｙデコーダ２７には、上記ゲート部２１がそれぞれ接続されている。また、アドレスデータＡ８〜Ａ１８が入力されるＸアドレス・バッファ２９には、Ｘ（列）デコーダ３１がそれぞれ接続されている。上記Ｘデコーダ３１には、それぞれ、上記各ブロック１２のワード線ＷＬが接続されている。
【００１８】
一方、入出力データＩ／Ｏ０〜Ｉ／Ｏ１５が入出力される入出力バッファ３３には、マルチプレクサ３５が接続されている。上記マルチプレクサ３５には、ステータス／ＩＤレジスタ３７、リード・コンフィグレーション・レジスタ（ＲＣＲ）３９および上記センスアンプ部２３が接続されている。上記ＲＣＲ３９には、コマンド・ユーザー・インタフェイス（ＣＵＩ）４１が接続されている。
【００１９】
上記ＣＵＩ４１には、たとえば、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、および、アウトプットイネーブル信号／ＯＥのほか、アドレスバリッド信号ＡＤＶやクロック信号ＣＬＫなどが入力される。また、上記ＣＵＩ４１からは、高速読み出し（バーストモード）時に、上記入出力バッファ３３に対し、たとえば、出力バッファの駆動能力を最大限に引き出すための切り換え制御（最大駆動能力Ｅｎａｂｌｅ）信号が出力される。さらに、上記ＣＵＩ４１からは、バーストモード時に、上記各バッファ２５，２９および上記各デコーダ２７，３１に対し、たとえば、第１番目のアクセスアドレス（Ｆｉｒｓｔ  Ａｃｃｅｓｓ  Ａｄｄｒｅｓｓ）をラッチさせ続けるためのディセーブル（Ｄｉｓａｂｌｅ）信号が出力される。
【００２０】
ここで、欠陥救済にともなうＲＤ置換の方法について説明する。たとえば、メモリセルＭＣにつながるビット線ＢＬの本数を「１６」とし、リダンダンシー用ビット線ＲＢＬの本数を「２」とした場合の例である。アクセスを律束しないために、リード動作時には、常に、センスアンプ部２３によって、メモリセルＭＣのデータ（１６・Ｉ／Ｏ分）とリダンダンシー用セルＲＭＣのデータ（２・Ｉ／Ｏ分）とがほぼ同時に読み出される。こうして、１８・Ｉ／Ｏ分のデータを読み出した後において、入力されたアドレスデータＡ０〜Ａ７のいずれかが、チップ内で記憶している不良アドレス情報と一致したとする。すると、マルチプレクサ３５によって、不良セルのデータとリダンダンシー用セルＲＭＣのデータとの置換が行われ、１６・Ｉ／Ｏ分の入出力データとして入出力バッファ３３より出力される。
【００２１】
図２は、上記Ｙデコーダ２７および上記Ｘデコーダ３１の構成例を示すものである。ここでは、上記Ｙデコーダ２７を例に説明する。すなわち、上記Ｙデコーダ２７は、クロックドインバータ２７ａ，２７ｂ，２７ｃ、アドレスラッチ回路（Ａｄｄｒｅｓｓ  Ｌａｔｃｈ）２７ｄを構成するインバータＩＮＶ１，ＩＮＶ２、および、アドレスカウンタ回路（Ａｄｄｒｅｓｓ  Ｃｏｕｎｔｅｒ）２７ｅを有している。
【００２２】
このＹデコーダ２７は、たとえばバーストモード時に、上記ＣＵＩ４１からのＤｉｓａｂｌｅ信号が供給される。すると、上記Ｙアドレス・バッファ２５からの第１番目のアクセスアドレスを、上記アドレスラッチ回路２７ｄにてラッチし続ける。そして、内部オシレータ信号ＯＳＣを受けて、ラッチしたアクセスアドレスを自動的にインクリメントすることにより、上記アドレスカウンタ回路２７ｅから次々に内部アドレスを生成させる。こうすることにより、第１番目以降のアクセスアドレスの入力によらず、高速アクセス動作（バーストアクセス機能）が実現される。
【００２３】
なお、上述したバーストモード（第２の読み出しモード）時以外の、ランダムアクセス機能やページアクセス機能などの通常読み出しモード（第１の読み出しモード）の場合、上記Ｙデコーダ２７は、順次、上記Ｙアドレス・バッファ２５からのアクセスアドレスを上記アドレスラッチ回路２７ｄにラッチさせる。そして、ラッチしたアクセスアドレスに応じた内部アドレスを、逐次、上記アドレスカウンタ回路２７ｅにより生成させる。こうすることにより、アクセスアドレスの入力に応じて、ページアクセス機能または通常のランダムアクセス機能が実現される。
【００２４】
ここで、どういうモードを使用して入出力データの読み出しを行うかは、あらかじめユーザー側が設定する。たとえば、バーストモードを使用する際は、上記ＲＣＲ３９に対し、上記ＣＵＩ４１を介して、バーストモード成立のためのリードコンフィグレーション・コマンド（バーストアクセス機能の指定、周波数、バースト長など）が入力される。これにより、ワード（ランダムアクセス）／ページアクセスモードなのか、バーストモードなのか、新たにモードが成立するまで、チップ内部の設定が固定される。
【００２５】
ワード／ページアクセスモードはアクセスアドレスの外部入力が必要なため、上記Ｙアドレス・バッファ２５および上記Ｘアドレス・バッファ２９をＤｉｓａｂｌｅ状態にすることはできない。これに対し、バーストモードの成立時には、たとえば図３に示すように、上記アドレスバリッド信号ＡＤＶの立ち下がりから最初のクロック信号ＣＬＫの立ち上がりのタイミング、つまり、第１番目のアクセスアドレスを上記アドレスラッチ回路２７ｄでラッチした後、上記各バッファ２５，２９および上記各デコーダ２７，３１をＤｉｓａｂｌｅ状態に設定し、入力の誤動作を抑制する。
【００２６】
すなわち、バーストモード成立のためのリードコンフィグレーション・コマンドが入力されると、上記ＣＵＩ４１は、上記アドレスバリッド信号ＡＤＶの立ち下がりから上記クロック信号ＣＬＫの最初の立ち上がりのタイミングで、上記各バッファ２５，２９および上記各デコーダ２７，３１にＤｉｓａｂｌｅ信号を出力する。すると、上記各バッファ２５，２９からの第１番目のアクセスアドレスが、上記アドレスラッチ回路２７ｄでラッチされ続ける。これにより、出力ノイズの入力への影響を考慮せずに済むため、出力バッファの駆動能力を最大限に引き出すことが可能となる。つまり、たとえ出力バッファの駆動能力を大きくしても、入力の誤動作を招くといった不具合を改善できる。
【００２７】
図４は、上記した入出力バッファ３３の構成例を示すものである。なお、入出力バッファ３３は入力制御回路と出力制御回路（出力バッファ）とから構成され、ここでは、出力制御回路だけを取り出して示している。
【００２８】
すなわち、上記出力制御回路３３Ａは、出力制御部３３ａと出力バッファ部（出力Ｂｕｆ部）３３ｂとから構成されている。本実施形態の場合、上記出力制御回路３３Ａは、その駆動能力を読み出しのモードに応じて切り換えることが可能に構成されている。つまり、上記出力制御部３３ａおよび上記出力バッファ部３３ｂの少なくともいずれか一方は、たとえばバーストモード時に、上記出力制御回路３３Ａの駆動能力を最大限に引き出すことが可能な構成となっている。
【００２９】
図５は、上記出力制御部３３ａの構成例を示すものである。ここでは、上記出力制御回路３３Ａの駆動能力を読み出しのモードに応じて切り換え可能にするための、出力制御部３３ａの構成について説明する。
【００３０】
本実施形態の場合、上記出力制御部３３ａには、ＰＭＯＳトランジスタ３３ａ-1およびＮＭＯＳトランジスタ３３ａ-2が設けられている。上記ＰＭＯＳトランジスタ３３ａ-1には、第１の抵抗値（たとえば、Ｒ）を有する第１の抵抗器Ｒａと第２の抵抗値（たとえば、１／２Ｒ）を有する第２の抵抗器Ｒｂとが並列に接続されている。上記第１の抵抗器Ｒａには、第１のＮＭＯＳトランジスタＴｎ−ａが直列に接続されている。上記第２の抵抗器Ｒｂには、第２のＮＭＯＳトランジスタＴｎ−ｂが直列に接続されている。
【００３１】
上記ＰＭＯＳトランジスタ３３ａ-1のゲートには、ノア回路３３ａ-10 が接続されている。上記ノア回路３３ａ-10 の一方の入力端には上記ＣＵＩ４１からのアウトプットイネーブル信号／ＯＥが、他方の入力端には上記マルチプレクサ３５の出力信号の反転信号／ＤＳが、それぞれ供給される。上記第１のＮＭＯＳトランジスタＴｎ−ａのゲートには、インバータ回路３３ａ-11 を介して、ナンド回路３３ａ-12 が接続されている。上記ナンド回路３３ａ-12 の一方の入力端には、上記ノア回路３３ａ-10 の出力が供給される。上記ナンド回路３３ａ-12 の他方の入力端には、インバータ回路３３ａ-13 を介して、たとえば上記バーストモード時以外の読み出しモード時に、上記第１の抵抗器Ｒａを選択するための、上記ＣＵＩ４１からの上記切り換え制御（最大駆動能力Ｅｎａｂｌｅ）信号の反転信号（ローレベル）が供給される。
【００３２】
一方、上記第２のＮＭＯＳトランジスタＴｎ−ｂのゲートには、インバータ回路３３ａ-14 を介して、ナンド回路３３ａ-15 が接続されている。上記ナンド回路３３ａ-15 の一方の入力端には、上記ノア回路３３ａ-10 の出力が供給される。上記ナンド回路３３ａ-15 の他方の入力端には、たとえば上記バーストモードの成立時に、上記第２の抵抗器Ｒｂを選択するための、上記ＣＵＩ４１からのハイレベルな上記切り換え制御（最大駆動能力Ｅｎａｂｌｅ）信号が供給される。
【００３３】
上記ＮＭＯＳトランジスタ３３ａ-2には、第１の抵抗値（たとえば、Ｒ）を有する第１の抵抗器Ｒａ’と第２の抵抗値（たとえば、１／２Ｒ）を有する第２の抵抗器Ｒｂ’とが並列に接続されている。上記第１の抵抗器Ｒａ’には、第１のＰＭＯＳトランジスタＴｐ−ａが直列に接続されている。上記第２の抵抗器Ｒｂ’には、第２のＰＭＯＳトランジスタＴｐ−ｂが直列に接続されている。
【００３４】
上記ＮＭＯＳトランジスタ３３ａ-2のゲートには、インバータ回路３３ａ-16 を介して、ノア回路３３ａ-17 が接続されている。上記ノア回路３３ａ-17 の一方の入力端には上記ＣＵＩ４１からのアウトプットイネーブル信号／ＯＥが、他方の入力端には上記マルチプレクサ３５の出力信号ＤＳが、それぞれ供給される。上記第１のＰＭＯＳトランジスタＴｐ−ａのゲートには、ナンド回路３３ａ-18 が接続されている。上記ナンド回路３３ａ-18 の一方の入力端には、上記ノア回路３３ａ-17 の出力が供給される。上記ナンド回路３３ａ-18 の他方の入力端には、インバータ回路３３ａ-19 を介して、たとえば上記バーストモード時以外の読み出しモード時に、上記第１の抵抗器Ｒａ’を選択するための、上記ＣＵＩ４１からの上記切り換え制御（最大駆動能力Ｅｎａｂｌｅ）信号の反転信号が供給される。
【００３５】
一方、上記第２のＰＭＯＳトランジスタＴｐ−ｂのゲートには、ナンド回路３３ａ-20 が接続されている。上記ナンド回路３３ａ-20 の一方の入力端には、上記ノア回路３３ａ-17 の出力が供給される。上記ナンド回路３３ａ-20 の他方の入力端には、たとえば上記バーストモードの成立時に、上記第２の抵抗器Ｒｂ’を選択するための、上記ＣＵＩ４１からのハイレベルな上記切り換え制御（最大駆動能力Ｅｎａｂｌｅ）信号が供給される。
【００３６】
このような構成において、たとえば、上記第１の抵抗器Ｒａ，Ｒａ’を、入力の誤動作を考慮した駆動能力に対応するサイズとし、上記第２の抵抗器Ｒｂ，Ｒｂ’を、入力の誤動作を考慮しない、上記出力制御回路３３Ａの駆動能力を最大限に引き出すことが可能なサイズとする。これにより、図４に示した上記出力バッファ部３３ｂの、たとえば、ＰＭＯＳトランジスタＴｐおよびＮＭＯＳトランジスタＴｎを駆動するための、各種のゲート信号が生成される。したがって、上記バーストモード時以外の読み出しモード時には、上記出力制御回路３３Ａの駆動能力を、入力の誤動作を考慮した駆動能力とすることができるとともに、上記バーストモードの成立と同時に、上記出力制御回路３３Ａの駆動能力を、あらかじめ決められた範囲内で最大限に引き出すことができる設定に変更することが可能となる。
【００３７】
図６は、上記出力バッファ部３３ｂの構成例を示すものである。ここでは、上記出力制御回路３３Ａの駆動能力を読み出しのモードに応じて切り換え可能にするための、出力バッファ部３３ｂの構成について説明する。
【００３８】
本実施形態の場合、上記出力バッファ部３３ｂは、上記出力制御部３３ａの出力（ＰＭＯＳゲート信号／ＮＭＯＳゲート信号）によって選択的に駆動される、ＰＭＯＳトランジスタＴｐ１，Ｔｐ２とＮＭＯＳトランジスタＴｎ１，Ｔｎ２とを有して構成されている。上記ＰＭＯＳトランジスタＴｐ１は、たとえば、入力の誤動作を考慮した駆動能力に対応するサイズのゲート幅を有し、上記バーストモード時以外の読み出しモード時に、上記出力制御部３３ａからの第１のＰＭＯＳゲート信号によって選択される。上記ＰＭＯＳトランジスタＴｐ２は、たとえば、入力の誤動作を考慮しない、上記出力制御回路３３Ａの駆動能力を最大限に引き出すことが可能なサイズのゲート幅を有し、上記バーストモード時に、上記出力制御部３３ａからの第２のＰＭＯＳゲート信号によって選択される。
【００３９】
一方、上記ＮＭＯＳトランジスタＴｎ１は、たとえば、入力の誤動作を考慮した駆動能力に対応するサイズのゲート幅を有し、上記バーストモード時以外の読み出しモード時に、上記出力制御部３３ａからの第１のＮＭＯＳゲート信号によって選択される。上記ＮＭＯＳトランジスタＴｎ２は、たとえば、入力の誤動作を考慮しない、上記出力制御回路３３Ａの駆動能力を最大限に引き出すことが可能なサイズのゲート幅を有し、上記バーストモード時に、上記出力制御部３３ａからの第２のＮＭＯＳゲート信号によって選択される。
【００４０】
このような構成によっても、上記バーストモード時以外の読み出しモード時には、上記出力制御回路３３Ａの駆動能力を、入力の誤動作を考慮した駆動能力とすることができるとともに、上記バーストモードの成立と同時に、上記出力制御回路３３Ａの駆動能力を、あらかじめ決められた範囲内で最大限に引き出すことができる設定に変更することが可能となる。
【００４１】
なお、上記第１，第２のＰＭＯＳゲート信号および上記第１，第２のＮＭＯＳゲート信号は、たとえば図７（ａ），（ｂ）に示すように、データの切り換わり時の貫通電流を考慮して、オン−オン状態を作らないようにしてある。また、出力ノイズを考慮し、“０”出力時における、上記第１のＮＭＯＳゲート信号の立ち上がりエッジを鈍らせてある（同図（ａ）参照）。同様に、出力ノイズを考慮し、“１”出力時における、上記第１のＰＭＯＳゲート信号の立ち下がりエッジを鈍らせてある（同図（ｂ）参照）。すなわち、この鈍らせた第１のＮＭＯＳゲート信号および第１のＰＭＯＳゲート信号を、上記バーストモードの成立時には、図中に点線で示す第２のＮＭＯＳゲート信号および第２のＰＭＯＳゲート信号のように立てる（鈍りを小さくする）ことにより、上記出力制御回路３３Ａの駆動能力を上げることが可能となる。
【００４２】
上記したように、きわめて高速化の要求が高いバーストアクセス機能による高速読み出しモードにおいては、第１番目のアクセスアドレスのみ外部入力で、その後は内部のアドレスカウンタ回路によって内部アドレスをインクリメントして生成するようになっている。したがって、バーストモードの成立時に、第１番目のアクセスアドレスをラッチした後は、アクセスアドレスの入力をＤｉｓａｂｌｅ状態にすることにより、入力の誤動作を考慮することなく、出力バッファの駆動能力を最大限に引き出すことが可能となり、バーストアクセス機能のさらなる高速化が可能となる。
【００４３】
なお、上述した実施形態においては、出力制御回路３３Ａを構成する出力制御部３３ａおよび出力バッファ部３３ｂの少なくともいずれか一方を、上記出力制御回路３３Ａの駆動能力を最大限に引き出すことが可能な構成とした場合について説明した。これに限らず、たとえば上記出力制御部３３ａおよび上記出力バッファ部３３ｂの組み合わせにおいて、上記出力制御回路３３Ａの駆動能力を最大限に引き出すことが可能な構成とすることもできる。
【００４４】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態にしたがった、半導体メモリ装置（フラッシュメモリ）の基本構成を示す回路図。
【図２】半導体メモリ装置におけるＹデコーダの構成例を示す回路図。
【図３】半導体メモリ装置において、バーストモードの成立時の動作を説明するために示すタイミングチャート。
【図４】半導体メモリ装置の、入出力バッファにおける出力制御回路（出力バッファ）の構成例を示す回路図。
【図５】出力制御回路を成す出力制御部の構成例を示す回路図。
【図６】出力制御回路を成す出力バッファ部の構成例を示す回路図。
【図７】出力バッファ部の制御に用いられる、ＰＭＯＳゲート信号およびＮＭＯＳゲート信号の波形を説明するために示す図。
【符号の説明】
【００４６】
１１…メモリセルアレイ、１２…ブロック、２３…センスアンプ部、２５…Ｙアドレス・バッファ、２７…Ｙ（行）デコーダ、２７ｄ…アドレスラッチ回路、２７ｅ…アドレスカウンタ回路、２９…Ｘアドレス・バッファ、３１…Ｘ（列）デコーダ、３３…入出力バッファ、３３Ａ…出力制御回路、３３ａ…出力制御部、３３ｂ…出力バッファ部、４１…コマンド・ユーザー・インタフェイス（ＣＵＩ）、ＭＣ…メモリセル、ＡＤＶ…アドレスバリッド信号、ＣＬＫ…クロック信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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