(57)【要約】【課題】  基板上へ半導体回路素子を実装する際に、はんだ層の表面状態から溶融挙動をＣＣＤカメラ等で容易に画像認識し、実装時の接続不良を低減できる素子搭載用基板及びその製造方法並びに半導体素子実装方法を提供する。【解決手段】  半導体回路素子と接続するためのはんだ層を有する素子搭載用基板であって、前記半導体回路素子と接続する側の該はんだ層の表面に、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を設けたことを特徴とする。又は、半導体回路素子と接続するためのはんだ層を有する素子搭載用基板の製造方法であって、前記半導体回路素子と接続する側の該はんだ層の表面に、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を形成することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体回路素子と接続するためのはんだ層を有する素子搭載用基板であって、前記半導体回路素子と接続する側の該はんだ層の表面に、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を設けたことを特徴とする素子搭載用基板。
【請求項２】
基板と半導体回路素子とを接続するはんだ層の基板最表面に、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を形成することを特徴とする素子搭載用基板。
【請求項３】
請求項１又は請求項２に記載の素子搭載用基板において、
該はんだ層の最表面以外のはんだ層部分が、ＡｕとＳｎの組成の異なる層を上下に２層重なった構造となっていることを特徴とする素子搭載用基板。
【請求項４】
請求項１又は請求項２に記載の素子搭載用基板において、
該はんだ層が、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層によって、Ａｕ−Ｓｎ合金の共晶点の共晶組成である層を上下で挟み込む構造となる素子搭載用基板。
【請求項５】
請求項１又は請求項２に記載の素子搭載用基板において、
最表層のはんだ層の平均組成が、Ｓｎ４５at.％以上，Ｓｎ５５at.％以下、残部ＡｕのＡｕＳｎ合金からなることを特徴とする素子搭載用基板。
【請求項６】
請求項１又は請求項２に記載の素子搭載用基板において、
基板表面上のメタライズ層と接する下部層のはんだ層の平均組成が、Ｓｎ４５at.％ 以上，Ｓｎ５５at.％ 以下、残部ＡｕのＡｕＳｎ合金からなることを特徴とする素子搭載用基板。
【請求項７】
請求項１又は請求項２に記載の素子搭載用基板において、
最表層と下部層の間にある中間層のはんだ層の平均組成は、Ｓｎ２９at.％ 以上，Ｓｎ４５at.％ 以下、残部ＡｕのＡｕＳｎ合金からなることを特徴とする素子搭載用基板。
【請求項８】
請求項１又は請求項２に記載の素子搭載用基板において、
はんだ層中の各層が、任意の所望の温度でそれぞれの界面にて平衡状態となる材料により構成されていることを特徴とする素子搭載用基板。
【請求項９】
請求項１又は請求項２に記載の素子搭載用基板において、
メタライズ層とはんだ層の間にＡｕの拡散防止用のバリア層として、金属層が設けられていることを特徴とする素子搭載用基板。
【請求項１０】
半導体回路素子と接続するためのはんだ層を有する素子搭載用基板の製造方法であって、前記半導体回路素子と接続する側の該はんだ層の表面に、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を形成することを特徴とする素子搭載用基板の製造方法。
【請求項１１】
はんだ層を有する素子搭載用基板に半導体回路素子をはんだ付けする半導体回路素子実装方法であって、前記半導体回路素子と接続する側の該はんだ層の表面には、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層が形成され、前記Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を加熱して溶融し、その溶融状態を画像認識により確認しながらはんだ付けすることを特徴とする半導体回路素子実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子搭載用基板及びその製造方法並びに半導体素子実装方法に関する。
【背景技術】
【０００２】
基板上へ半導体回路素子を接続するはんだ技術として特許文献１があげられる。表面にメタライズ層を備えた基板上に半導体回路素子を接続する際、はんだ層をＣＣＤカメラ等で撮影しながら、はんだの融点以上の温度に基板を加熱して、はんだ層を溶解させている。ＣＣＤカメラの画像より、はんだ層の溶融に伴う表面状態の変化を読み取ることから搭載を開始する時間を決定している。
【０００３】
【特許文献１】特開２００１−５７４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、共晶点の組成のＡｕ−Ｓｎはんだは、溶融の前後でともに、はんだ層表面が平滑であり、表面状態の変化をＣＣＤカメラ等の撮影により得られた画像データからでは識別がしづらく、実装する位置と時間を誤って認識してしまう場合があった。これにより、接合精度や接合性などの接合不良という課題があった。
【０００５】
本発明の目的は、基板上へ半導体回路素子を実装する際に、はんだ層の表面状態から溶融挙動をＣＣＤカメラ等で容易に画像認識し、実装時の接続不良を低減できる素子搭載用基板及びその製造方法並びに半導体素子実装方法を提供することにある。
【課題を解決するための手段】
【０００６】
半導体回路素子と接続する側のはんだ層の表面に、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を設ける。
【発明の効果】
【０００７】
本発明によると、基板上へ半導体回路素子を実装する際に、はんだ層の表面状態から溶融挙動をＣＣＤカメラ等で容易に画像認識し、実装時の接続不良を低減できる素子搭載用基板及びその製造方法並びに半導体素子実装方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
表面にメタライズ層を備えた基板上に半導体回路素子を接続する方法として、共晶点の組成のＡｕ−Ｓｎ合金（Ａｕ−Ｓｎ共晶はんだ）等を用いた、はんだ付け技術がある。そのはんだ付け手順を説明する。
【０００９】
まず、予めメタライズ層を蒸着やスパッタなどの成膜方法で、基板の半導体回路素子を搭載したい面上に形成する。その後、メタライズ層上に、ホトリソグラフィー技術によりパターンニングしたホトレジストを形成する。その上に蒸着やスパッタなどの成膜方法ではんだ層を形成し、リフトオフ工程を経て、はんだ層のパターンニングを行う。最後に基板上のはんだ層と半導体回路素子の実装面を接続する。このとき、一般には機械によって自動的に素子を搭載するが、はんだを加熱及び溶解する前に素子を搭載する場合と、加熱及び溶解した後で搭載する場合がある。後者の場合においては、機械自体で素子を搭載する位置と搭載を開始する時間を決定する必要がある。そこで、基板上のはんだ層を実装用の機械と連動しているＣＣＤカメラ等で撮影しながら、はんだの融点以上の温度に基板を加熱して、はんだ層を溶解させる。このとき、ＣＣＤカメラの画像より、はんだ層の位置から搭載する位置を、はんだ層の溶融に伴う表面状態の変化を読み取ることによって、搭載を開始する時間を決定する。
【００１０】
但し、共晶点の組成のＡｕ−Ｓｎはんだは、溶融の前後で、はんだ層表面が平滑である。そして、ＣＣＤカメラ等の撮影によって、その表面状態を画像データとしても、表面が平滑であるため、表面状態の変化の識別が困難である。つまり、実装する位置と時間を誤って認識してしまう場合がある。このような不具合があると、機械が半導体回路素子をはんだ層からずれて搭載したり、はんだ層が溶融しているにもかかわらず、搭載を開始しない等の実装時の不具合が発生してしまう。さらには、はんだ層が溶解してから時間が経過してから素子を実装してしまう。また、はんだが溶解してから時間が経過するに伴い、はんだ層中にメタライズ層中のＡｕの拡散が進行してしまい、はんだ組成が、共晶組成よりもＡｕリッチとなる。このようにＡｕリッチの組成となると、融点の高いζ相ＡｕＳｎ合金が析出する組成領域にはいるため、液相線の温度は、共晶点から離れるのに伴い急上昇する。このため、通常の接続温度（３３０〜３５０℃）ではζ相(Ａｕ5Ｓｎ) と液相の共存領域となり、ζ相が析出し、はんだの一部が凝固する現象が発生する。よって、はんだ層の溶解から遅れて半導体回路素子が搭載されると、一部のはんだが凝固しているために、素子表面の電極層とはんだ層が十分に濡れ合わずに、素子と基板とが強固に接続されないという不具合も発生する。
【００１１】
本発明の実施の形態では、表面に半導体回路素子を接続するためのはんだ層を備えた基板であって、基板上へ半導体回路素子を実装する際に、はんだ層の表面状態から溶融挙動をＣＣＤカメラ等で容易に画像認識することができ、実装時の接続不良を低減させるために、素子搭載用基板に特別な工夫をした。
【００１２】
具体的には、基板と半導体回路素子とを接続するためのはんだ層の最表面に、Ａｕ−
Ｓｎ合金のδ相の結晶粒子を含む層を形成した。例えば、表面にメタライズ層を備えた基板上にはんだ層を形成する。そして、そのはんだ層は、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む固相リッチ層とＡｕ−Ｓｎ合金における共晶点の共晶組成である液相リッチ層からなり、それぞれの層が縦に３層、基板に近い方から、固相リッチ層，液相リッチ層，固相リッチ層の順に構成する。このとき、特定の温度域において、各層が平衡状態となるように設定されている。さらに、メタライズ層とはんだ層の問にＡｕの拡散防止用のバリア層として、ＰｔやＮｉ等の金属層を設ける。
【実施例１】
【００１３】
本発明の実施例を、図１，図２，図３を用い以下に説明する。図１は、本発明の実施例である半導体回路素子搭載用基板の断面図を示し、図２は、Ａｕ−Ｓｎの二元系平衡状態図を示し、図３は、本発明の実施例である半導体回路素子搭載用基板の製造工程及び半導体素子実装工程を示す。
【００１４】
図１に示すように、素子搭載用基板は、基板２０上にメタライズ層２１を有し、そのメタライズ層２１上に、はんだ層３１を設けるものである。
【００１５】
メタライズ層２１は、基板２０の表面に、基板との接着性の高い金属材料であるＴｉ層あるいはＣｒ層等の接着層２、その上に配置されたＰｔ，Ｎｉ，Ｃｕなどの金属層３、さらにその上に酸化防止のために配置されたＡｕ層４等により構成されている。つまり、基板２０側から順次、接着層２，金属層３，酸化防止層であるＡｕ層４が形成される。
【００１６】
はんだ層３１は、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む固相リッチ層６，固相リッチ層８とＡｕ−Ｓｎ合金における共晶点の共晶組成である液相リッチ層７とを備えている。つまり、縦に３層、メタライズ層２１に近い方から、固相リッチ層６，液相リッチ層７，固相リッチ層８の順に縦に３層構成されている。
【００１７】
図２に示すように、Ａｕ−Ｓｎ合金には、δ相と液相との共存領域が存在する。このことから明らかなように、２７８℃以上４１９.３℃ 以下の任意の温度のδ相のＡｕ−Ｓｎ合金（固相）は、液相線上の組成のＡｕ−Ｓｎ合金（液相）と平衡である。すなわち、
２７８℃以上４１９.３℃ 以下の範囲内の任意の温度においては、液相線上の組成のＡｕ−Ｓｎ合金（液相）とδ相のＡｕ−Ｓｎ合金（固相）とがお互いに接触していても、固相が液相に溶けることはなく、液相が凝固することもなく、固相と液相が共存する。よって、基板２０上へ半導体回路素子を実装する際に２７８℃以上４１９.３℃ 以下の任意の所望の温度にて加熱すると、固相リッチ層中のδ相の結晶粒子は溶けることなく、また、液相リッチ層中の液相部分も凝固することなく存在することができる。
【００１８】
本実施の形態では、固相リッチ層６，固相リッチ層８の具体的な組成は、δ相の組成領域である、Ａｕ５０at.％−Ｓｎ５０at.％を中心とした幅の狭い領域内に入るような組成範囲である（図２を参照）。
【００１９】
このように、半導体回路素子と接続する側のはんだ層の表面である固相リッチ層８に、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を設けたことにより、実装時の加熱によって、はんだ層が溶融すると、最表面の固相リッチ層８では、δ相の結晶粒子（固体）が析出し、そのδ相の結晶粒子（固体）が表面に凹凸をつくり、はんだ層の表面状態を変化させる。このように表面状態の変化を起こす最表層の固相リッチ層８は、はんだの溶融開始を示すマーカーとして働き、ＣＣＤカメラ等の撮影からの画像認識を容易とする。
【００２０】
また、下部層の固相リッチ層６では、δ相の結晶粒子（固体）が液相リッチ層７中の融液のメタライズ層２１への到達を妨げ、なおかつ、メタライズ層２１中のＡｕ層４中への拡散を防ぐバリア層として機能する。仮に、はんだ層中にＡｕが拡散すると、はんだ組成がＡｕリッチとなるので、各はんだ層間の平衡状態を保持できなくなる。
【００２１】
はんだ層が、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層である固相リッチ層６及び固相リッチ層８によって、Ａｕ−Ｓｎ合金の共晶点の共晶組成である液相リッチ層７を上下で挟み込む構造としているので、前述の効果が得られる。
【００２２】
なお、固相リッチ層６及び固相リッチ層８の組成は、上記に示したδ層の組成領域から多少ずれた組成であってもよい。具体的には、Ｓｎ：４５at.％以上５５at.％以下、残部ＡｕのＡｕ−Ｓｎ合金により、固相リッチ層６及び固相リッチ層８を形成することが可能である。このような組成にした場合、実装時に加熱すると、例えば、固相リッチ層６及び固相リッチ層８では、δ相（固体）の結晶粒子と液相とが共存する状態となる。しかしながら、上記したＳｎ：４５at.％以上５５at.％以下組成範囲であれば、生じる液相の量が少ないため、δ相の結晶粒子が、最表層では溶融開始を示すマーカーとして、下部層ではバリア層として機能できる。
【００２３】
また、液相はんだ層である液相リッチ層７は、本実施の形態では、共晶点の組成のＡｕ−Ｓｎ合金からなり、具体的な組成は、Ａｕ７１at.％−Ｓｎ２９at.％としている（図２を参照）。はんだ層の最表面である固相リッチ層８以外のはんだ層部分が、ＡｕとＳｎの組成の異なる層である液相リッチ層７を設け、上下に２層重なった構造としている。この液相リッチ層７は、固相リッチ層８と平衡状態を保つだけでなく、半導体回路素子の電極層へ濡れ広がり、基板と素子とを強固に接続させるという働きも有する。
【００２４】
なお、液相リッチ層７は、この共晶組成に限定されるものではなく、これ以外の組成であってもよい。すなわち、図２のように２７８℃以上４１９.３℃ 以下の液相線上の組成及び温度のＡｕ−Ｓｎ合金は固相リッチ層のδ相と平衡であるから、Ｓｎ：２９at.％以上５０at.％未満のＡｕ−Ｓｎ合金によりはんだ層を形成することができる。この場合、接続時に接続温度をそのはんだ層の組成の液相線温度に設定する。これにより、接続時に、上記平衡状態が得られ、固相リッチ層が最表面では、溶融時にはんだの表面状態を凹凸にする、溶融状態を示すマーカーとして働き、下部層では液相リッチ層中の融液のメタライズ層への到達、およびメタライズ中のＡｕの拡散を防止するバリア層としての役割を果たす。
【００２５】
ただし、Ｓｎ：２９at.％以上５０at.％未満であっても、Ｓｎの割合が多くなるにつれて液相線温度が高くなり、接続温度を高くする必要があるため、接続温度を低くするためにも、Ｓｎ４５at.％程度以下にすることが望ましい。
【００２６】
本実施例では、はんだ層３１とメタライズ層２１との間にバリア層としてＰｔ層５を配置している。このＰｔ層５は、はんだ層３１中にＡｕ層４中のＡｕが拡散していくのを防止することで、はんだ層３１のＡｕ−Ｓｎ組成を安定に保つ役割をする。はんだ層３１が、上述したように固相リッチ層６，固相リッチ層８，液相リッチ層７の３層を保持し、それぞれの界面で平衡状態を保つためにも、はんだ層外からのＡｕの拡散を防ぐ役割果たすＰｔ層５は重要なバリア層である。
【００２７】
また、上述のように、はんだ層下部の固相リッチ層６が同様にバリア層として働くが、Ｐｔ層を設けたほうが更に効果が得られる。上記バリア層として、同様にＡｕが拡散することを防止する効果が得られるＮｉ等の金属層も含まれる。
【００２８】
また、構造として、金属層によるバリア層自体がない場合も含まれるが、はんだ層３１の組成を保持し、はんだ層中の各層での平衡状態を安定して保つという点では、バリア層を配置した方が望ましい。
【００２９】
次に上述してきた図１の半導体回路素子搭載用基板の製造方法及び半導体素子実装方法を図３に基づいて説明する。図３に示す製造及び実装工程である（ａ）〜（ｄ）の工程に従って、半導体回路素子搭載用基板が製造される。
【００３０】
基板工程（ａ）では、まず、基板２０を準備する。
【００３１】
メタライズ工程（ｂ）では、基板２０のうち半導体回路素子を接続する面にメタライズ層２１を、接着層２，金属層３，Ａｕ層４の順に、蒸着法により形成する。
【００３２】
ホトレジスト工程（ｃ−１）では、メタライズ層２１を形成した面上にホトレジスト９を全面塗布する。
【００３３】
ホトリソグラフィー工程（ｃ−２）では、塗布されたホトレジスト９のパターンを、ホトリソグラフィー技術を用いて形成する。
【００３４】
はんだ層形成工程（ｃ−３）では、ホトレジスト９のパターン及びメタライズ層２１の上に、バリア層であるＰｔ層５，はんだ層３１の順でそれぞれを蒸着法により全面に形成する。このとき、はんだ層３１は、メタライズ層２１側から、固相リッチ層６，液相リッチ層７，固相リッチ層８の順の構造となるように形成する。このとき、固相リッチ層６，固相リッチ層８は上述したようにＡｕ−Ｓｎ合金のδ相領域の組成（Ａｕ５０at.％−
Ｓｎ５０at.％ ）となるように蒸着時のＡｕとＳｎのソース量を制御する。また、液相リッチ層７についても、Ａｕ−Ｓｎの共晶組成（Ａｕ７１at.％−Ｓｎ２９at.％）となるようにソース量を制御する。
【００３５】
リフトオフ工程（ｃ−４）では、リフトオフを実施し、バリア層であるＰｔ層５，はんだ層３１のパターンを形成する。
【００３６】
接続工程（ｄ）では、半導体回路素子を基板と接続するために、基板を予め定められた接続温度に加熱する。このとき、はんだ層の溶解を画像認識するため、実装用の機械と連動しているＣＣＤカメラにてはんだ層を撮影する。接続温度は、はんだ層３１を溶解することのできる温度である。本実施例では、はんだ層３１の液相線温度が共晶点２７８℃であるため、接続温度を２７８℃とした。このとき液相リッチ層７は溶解するが２７８℃のδ相のＡｕ−Ｓｎ合金である固相リッチ層６，固相リッチ層８は、固体のままで、両者は平衡する。そして、最表層の固相リッチ層８では、δ相の結晶粒子（固体）が表面に凹凸をつくり、はんだ層の表面状態を変化させる。このときの変化をＣＣＤカメラにて読み取り、実装用の機械が半導体回路素子４０を基板上に搭載を開始する。つまり、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を加熱して溶融し、その溶融状態を画像認識により確認しながらはんだ付けすることで、δ相の結晶粒子（固体）が形成する表面の凹凸によって、容易に溶融状態を確認でき、半導体素子実装の際の位置や時期を適切にすることができる。従い、接続不良等の実装時の不具合を抑制できる。
【００３７】
ここで、半導体回路素子４０の接続面には、あらかじめ、電極層４１が形成されており、その電極層４１は、メタライズ層２１と同じく、接着層２，金属層３，Ａｕ層４の３層により構成されている。搭載されたときに、最表面の固相リッチ層８中の融液部が素子のメタライズ層４０へ濡れ広がる。また、下部層の固相リッチ層６ではδ相の結晶粒子（固体）がバリア層の役割をし、固相リッチ層６，固相リッチ層８と液相リッチ層７の平衡状態を保持するとともに、液相リッチ層７へのメタライズ中のＡｕの拡散を防止することで、組成のＡｕリッチ化を抑制し、接続不良の原因となるζ相(Ａｕ5Ｓｎ) の析出を防ぐ。そして、液相リッチ層７は、組成を変化させることなく、安定した溶融状態を維持する。その後、基板を冷却する。これにより、液相リッチ層７の融液からはδ相とζ相の共晶が析出し、液相リッチ層７は共晶組織の固相となり、上下の固相リッチ層６，固相リッチ層８と接合する。このとき、液相リッチ層７と固相リッチ層６，固相リッチ層８は組成が異なるが、いずれもＡｕ−Ｓｎ合金であるため、液相リッチ層７と固相リッチ層６，固相リッチ層８とは密着性がよく、強固に接合する。さらに、メタライズ層２１のＡｕ層４へ濡れ広がった最表面の固相リッチ層８中の融液も同様にδ相とζ相の共晶が析出し、共晶組織の固相となり、メタライズ層２１と接着する。
【００３８】
本実施例では、以上のような製造工程及び実装工程により、半導体回路素子を基板上に実装することができる。そして、表面上にはんだ層を備えた素子搭載用基板であって、基板上へ半導体回路素子を実装する際に、はんだ層の表面状態から溶融挙動を容易に画像認識することができ、実装時の接続不良を低減させる構造を備えた基板を提供することができる。
【産業上の利用可能性】
【００３９】
基板上へ半導体回路素子を実装する際に、はんだ層の表面状態から溶融挙動をＣＣＤカメラ等で容易に画像認識し、実装時の接続不良を低減できる素子搭載用基板及びその製造方法を提供することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例である半導体回路素子搭載用基板の断面図を示す。
【図２】Ａｕ−Ｓｎの二元系平衡状態図を示す。
【図３】本発明の実施例である半導体回路素子搭載用基板の製造工程を示す。
【符号の説明】
【００４１】
２…接着層、３…金属層、４…Ａｕ層、５…Ｐｔ層、６，８…固相リッチ層、７…液相リッチ層、２０…基板、２１…メタライズ層、３１…はんだ層。
【図１】
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【図２】
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【図３】
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