(57)【要約】【課題】  セル間の配線領域の面積を削減してレイアウトサイズを縮小化し、且つＩＣ／ＬＳＩの開発期間を短縮する。【解決手段】  コンパクション装置は、メモリ部１、システム部２、演算部３、及び表示部４から構成されている。メモリ部１は、ネットリスト１１、設計条件１２、モデルパラメータ１３、セル形状１４、及びマスクパターン１５を備えている。ネットリスト１１は、セルを構成する配置要素の接続関係を示すデータを格納する。設計条件１２は、設計基準等設計データを格納する。モデルパラメータ１３は、素子及び配線のモデルパラメータのデータを格納する。セル形状１４は、セル形状のデータを格納する。マスクパターン１５は、コンパクト化処理後のマスクパターンデータを格納する。【選択図】  図１
2005182155.tif 000002
【特許請求の範囲】
【請求項１】
セルベースのレイアウト設計においてコンパクト化処理を行うコンパクション装置であって、
コンタクトよりも製造工程において前のレイヤーを用いてセルを作成し、このセルを自動配置する第１の配置手段と、
前記セル及び前記セル間を含む前記セル周辺に配線を自動配置する第２の配置手段と、
前記セル内に設けられた配線を削減する削減手段と、
前記セルを移動し、且つ前記セル間に設けられた配線を前記セル内に移動して
前記セル間隔を短縮し、レイアウトをコンパクト化する短縮手段と、
前記セルを移動後に、前記セル及び前記セル間を含む前記セル周辺の配線領域にコンタクトを自動配置する第３の配置手段と、
を具備することを特徴とするコンパクション装置。
【請求項２】
セルベースのレイアウト設計においてコンパクト化処理を行うコンパクション装置であって、
コンタクトよりも製造工程において前のレイヤーを用いてセルを作成し、このセルを自動配置する第１の配置手段と、
前記セル及び前記セル間を含む前記セル周辺に配線を自動配置する第２の配置手段と、
前記セル内に設けられた配線を削減する第１の削減手段と、
前記セルを移動し、且つ前記セル間に設けられた配線を前記セル内に移動して
前記セル間隔を短縮し、レイアウトをコンパクト化する短縮手段と、
前記セルを移動後に、前記セル及び前記セル間を含む前記セル周辺の配線領域にコンタクトを自動配置する第３の配置手段と、
前記セル内に設けられたコンパクト化前の素子特性とコンパクト化後の素子特性を比較する比較手段と、
前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上大きいか否かの判断をする判断手段と、
前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上
大きい場合には、前記セル内に設けられた配線を再度削減する第２の削減手段と、
を具備することを特徴とするコンパクション装置。
【請求項３】
セルベースのレイアウト設計においてコンパクト化処理を行うコンパクション装置であって、
ネットリスト、設計条件、モデルパラメータ、及びセル形状のファイルデータを備えるメモリ部と、
素子特性を演算する演算部と、
セル内に設けられるトランジスタを最小単位に分割する分割手段と、
前記メモリ部に格納されたファイルデータから、コンタクトよりも製造工程において前のレイヤーを用いて前記セルを作成し、前記セルを自動配置する第１の配置手段と、
前記セル及び前記セル間を含む前記セル周辺に配線を自動配置する第２の配置手段と、
前記セル内に設けられた配線を削減する第１の削減手段と、
前記セルを移動し、且つ前記セル間に設けられた配線を前記セル内に移動して
前記セル間隔を短縮し、レイアウトをコンパクト化する短縮手段と、
前記セルを移動後に、前記セル及び前記セル間を含む前記セル周辺の配線領域に前記分割手段により最小単位に分割されたコンタクトを自動配置するコンタクト配置手段と、
前記演算部を用いて、前記セル内に設けられたコンパクト化前の素子特性とコンパクト化後の素子特性を比較する比較手段と、
前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上大きいか否かの判断をする判断手段と、
前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上
大きい場合には、前記セル内に設けられた配線を再度削減する第２の削減手段と、
を具備することを特徴とするコンパクション装置。
【請求項４】
コンタクトよりも製造工程において前のレイヤーを用いてセルを作成し、このセルを自動配置する第１の配置手段と、前記セル及び前記セル間を含む前記セル周辺に配線を自動配置する第２の配置手段と、前記セル内に設けられた配線を削減する第１の削減手段と、前記セルを移動し、且つ前記セル間に設けられた配線を前記セル内に移動して前記セル間隔を短縮し、レイアウトをコンパクト化する短縮手段と、前記セルを移動後に、前記セル及び前記セル間を含む前記セル周辺の配線領域にコンタクトを自動配置する第３の配置手段と、前記セル内に設けられたコンパクト化前の素子特性とコンパクト化後の素子特性を比較する比較手段と、前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上大きいか否かの判断をする判断手段と、前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上大きい場合には、前記セル内に設けられた配線の一部を再度削減する第２の削減手段とを有するコンパクション装置を用いた自動配置配線方法であって、
前記セル内の配線領域に前記セル間に設けられた配線を移動できるかの可否判断を行うステップと、
前記セル内の配線領域に前記セル間に設けられた配線を移動できる場合に、前記セル内に設けられた配線を削減し、前記セルを移動するステップと、
前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上大きいか否かの判断を行うステップと、
前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上大きい場合に、前記セル内の配線の削減領域を見なおして、再度前記セル内の配線を削減し、前記セルを移動するステップと、
前記コンパクト化後の素子特性が前記コンパクト化前の素子特性に比べ、所定内であれば、前記セル及び前記セル間を含む前記セル周辺の配線領域にコンタクトを自動配置するステップと、
を具備することを特徴とする特徴とするコンパクション装置を用いた自動配置配線方法。
【請求項５】
ネットリスト、設計条件、モデルパラメータ、及びセル形状のファイルデータを備えるメモリ部と、素子特性を演算する演算部と、セル内に設けられるトランジスタを最小単位に分割する分割手段と、前記メモリ部に格納されたファイルデータから、コンタクトよりも製造工程において前のレイヤーを用いて前記セルを作成し、前記セルを自動配置する第１の配置手段と、前記セル及び前記セル間を含む前記セル周辺に配線を自動配置する第２の配置手段と、前記セル内に設けられた配線を削減する第１の削減手段と、前記セルを移動し、且つ前記セル間に設けられた配線を前記セル内に移動して前記セル間隔を短縮し、レイアウトをコンパクト化する短縮手段と、前記セルを移動後に、前記セル及び前記セル間を含む前記セル周辺の配線領域に前記分割手段により最小単位に分割されたコンタクトを自動配置するコンタクト配置手段と、前記演算部を用いて、前記セル内に設けられたコンパクト化前の素子特性とコンパクト化後の素子特性を比較する比較手段と、前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上大きいか否かの判断をする判断手段と、前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上大きい場合には、前記セル内に設けられた配線を再度削減する第２の削減手段とを有するコンパクション装置を用いた自動配置配線方法であって、
前記セル内の配線領域に前記セル間に設けられた配線を移動できるかの可否判断を行うステップと、
前記セル内の配線領域に前記セル間に設けられた配線を移動できる場合に、前記セル内に設けられた配線を削減し、前記セルを移動するステップと、
前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上大きいか否かの判断を行うステップと、
前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上大きい場合に、前記セル内の配線の削減領域を見なおして、再度前記セル内の配線を削減し、前記セルを移動するステップと、
前記コンパクト化後の素子特性が前記コンパクト化前の素子特性に比べ、所定内であれば、前記セル及び前記セル間を含む前記セル周辺の配線領域に前記分割手段により最小単位に分割されたコンタクトを自動配置するステップと、
を具備することを特徴とする特徴とするコンパクション装置を用いた自動配置配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特にセルベース方式のＬＳＩレイアウト設計に使用されるコンパクション装置及びそれを用いた自動配置配線方法に関する。
【背景技術】
【０００２】
ＩＣ及びＬＳＩの設計において、本来の機能及び性能を失わずに、レイアウトの無効スペースの除去、配置関係の最適化等によりＩＣ及びＬＳＩの面積の縮小化を行う装置としてコンパクション装置がある。この種のコンパクション装置としては、図１２に示すものが知られている（例えば、特許文献１参照。）。図１２は、コンパクション装置の構成を示すブロック図である。
【０００３】
図１２に示すように、この特許文献１に開示されたコンパクション装置は、レイアウトデータ読み込み部１０１、寸法ルールの読み込み部１０２、コンパクト化設定条件読み込み部１０３、コンパクト化部１０４、制御部１０５、及び出力部１０６から構成され、セルベース方式のＬＳＩレイアウト設計に用いられる。
【０００４】
レイアウトデータ読み込み部１０１は、レイアウトデータが格納されているファイルから、レイアウトデータを読み込む。寸法ルールの読み込み部１０２は、寸法ルールが格納されているファイルから、その寸法ルールを読み込む。コンパクト化設定条件読み込み部１０３は、コンパクト化のための条件を読み込む。
【０００５】
コンパクト化部１０４は、制約グラフ生成部１１１、最長経路抽出部１１２、及び節点座標決定部１１３を備え、寸法ルールに従ってレイアウトを詰め込む。
【０００６】
制約グラフ生成部１１１は、シンボルの原点や配線の中央線座標が同じで、電気的に接続されているものどうしを１つのグループにまとめ、１つの節点に対応させ、隣り合ったグループに対応する節点間に枝を設け、グループ間の許容最小間隔を長さとして与えることによりグラフを生成する。最長経路抽出部１１２は、制約グラフ生成部１１１で生成された制約グラフに基づいて、どの経路が最長となるのかを寸法ルールにより求める。節点座標決定部１１３は、最長経路上の可動節点及び最長経路以外の可動節点の座標を求める。
【０００７】
制御部１０５は、コンパクション装置の各部の制御を行う。出力部１０６は、節点座標決定部１１３で決定した可動接点座標とそれ以外の節点座標から求められたレイアウト図を出力する。
【０００８】
次に、コンパクション装置を用いた自動配置配線手法について図を用いて説明する。図１３はコンパクション装置の動作を示すフローチャートである。
【０００９】
図１３に示すように、まず、ファイルからレイアウトデータ読み込み部１０１にレイアウトデータを読み込む（ステップＳ１０１）。続いて、ファイルから寸法ルールの読み込み部１０２に寸法ルールを読み込む（ステップＳ１０２）。そして、ファイルからコンパクト化設定条件読み込み部１０３にコンパクト化設定条件を読み込む（ステップＳ１０３）。
【００１０】
次に、制約グラフ生成部１１１により、制約グラフを生成する（ステップＳ１０４）。続いて、最長経路抽出部１１２により、制約グラフでの最長経路を抽出する（ステップＳ１０５）。そして、節点座標決定部１１３により、最長経路上の各節点の座標を決定する（ステップＳ１０６）。次に、節点座標決定部１１３により、最長経路以外の節点の座標を決定する（ステップＳ１０７）。続いて、先に読み込まれたコンパクト化設定条件が完了したか否かの判断を制御部１０５で行う（ステップＳ１０８）。ここで、コンパクト化設定条件が完了していなければ、ステップＳ１０４の制約グラフの作成に戻り、再度コンパクト化を実行する。そして、コンパクト化設定条件が完了していれば次のステップに進み、コンパクト化結果を出力部１０６から出力する（ステップＳ１０９）。
【特許文献１】特開平８−２７８９８５号公報（頁１０、図２０、及び頁１１、図２１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したコンパクション装置においては、セルに拡散レイヤーから配線レイヤーまでのデータが含まれているので、セルの大きさを変更せずにセル間に設けられた配線を素子が設けられたセル領域上に移動することができない。従って、ＩＣ／ＬＳＩの面積を縮小するために、セル間の配線領域の面積を削減してレイアウトサイズを縮小化することができないという問題点がある。
【００１２】
更に、コンパクト化処理前後での素子特性判断、コンパクト化処理の可否判断、素子移動、及び配線移動等の処理に時間がかかり、ＩＣ／ＬＳＩの開発期間が長くなるという問題点がある。
【００１３】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、セルからコンタクト及び配線レイヤーを除き、配線を素子が設けられたセル領域上に移動させた後にセル内部にコンタクトレイヤーを設け、セル間の配線領域の面積を削減してレイアウトサイズを縮小化し、且つＩＣ／ＬＳＩの開発期間を短縮できるコンパクション装置及びそれを用いた自動配置配線方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の一態様のコンパクション装置は、セルベースのレイアウト設計においてコンパクト化処理を行うコンパクション装置であって、コンタクトよりも製造工程において前のレイヤーを用いてセルを作成し、このセルを自動配置する第１の配置手段と、前記セル及び前記セル間を含む前記セル周辺に配線を自動配置する第２の配置手段と、前記セル内に設けられた配線を削減する削減手段と、前記セルを移動し、且つ前記セル間に設けられた配線を前記セル内に移動して前記セル間隔を短縮し、レイアウトをコンパクト化する短縮手段と、前記セルを移動後に、前記セル及び前記セル間を含む前記セル周辺の配線領域にコンタクトを自動配置する第３の配置手段とを具備することを特徴とする。
【００１５】
更に、上記目的を達成するために、本発明の一態様のコンパクション装置を用いた自動配置配線方法は、コンタクトよりも製造工程において前のレイヤーを用いてセルを作成し、このセルを自動配置する第１の配置手段と、前記セル及び前記セル間を含む前記セル周辺に配線を自動配置する第２の配置手段と、前記セル内に設けられた配線を削減する第１の削減手段と、前記セルを移動し、且つ前記セル間に設けられた配線を前記セル内に移動して前記セル間隔を短縮し、レイアウトをコンパクト化する短縮手段と、前記セルを移動後に、前記セル及び前記セル間を含む前記セル周辺の配線領域にコンタクトを自動配置する第３の配置手段と、前記セル内に設けられたコンパクト化前の素子特性とコンパクト化後の素子特性を比較する比較手段と、前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上大きいか否かの判断をする判断手段と、前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上大きい場合には、前記セル内に設けられた配線の一部を再度削減する第２の削減手段とを有するコンパクション装置を用いた自動配置配線方法であって、前記セル内の配線領域に前記セル間に設けられた配線を移動できるかの可否判断を行うステップと、前記セル内の配線領域に前記セル間に設けられた配線を移動できる場合に、前記セル内に設けられた配線を削減し、前記セルを移動するステップと、前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上大きいか否かの判断を行うステップと、前記コンパクト化後の素子特性が前記コンパクト化前の素子特性よりも所定以上大きい場合に、前記セル内の配線の削減領域を見なおして、再度前記セル内の配線を削減し、前記セルを移動するステップと、前記コンパクト化後の素子特性が前記コンパクト化前の素子特性に比べ、所定内であれば、前記セル及び前記セル間を含む前記セル周辺の配線領域にコンタクトを自動配置するステップとを具備することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、セル間の配線領域の面積を削減してレイアウトサイズを縮小化し、且つＩＣ／ＬＳＩの開発期間を短縮できるコンパクション装置及びそれを用いた自動配置配線方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１８】
まず、本発明の実施例１に係るコンパクション装置について、図面を参照して説明する。図１はコンパクション装置の構成を示すブロック図である。
【００１９】
図１に示すように、コンパクション装置は、メモリ部１、システム部２、演算部３、及び表示部４から構成され、セルベース方式のＬＳＩレイアウト設計に用いられる。
【００２０】
メモリ部１は、ネットリスト１１、設計条件１２、モデルパラメータ１３、セル形状１４、及びマスクパターン１５を備えている。ネットリスト１１は、セルを構成する配置要素の接続関係を示すデータを格納する。設計条件１２は、設計基準等設計データを格納する。モデルパラメータ１３は、素子及び配線のモデルパラメータのデータを格納する。セル形状１４は、セル形状のデータを格納する。マスクパターン１５は、コンパクト化処理後のマスクパターンデータを格納する。
【００２１】
システム部２は、メモリ部１、演算部３、及び表示部４を制御し、メモリ部１のネットリスト１１、設計条件１２、モデルパラメータ１３、及びセル形状１４に格納されている種々のデータを入力し、セル及びセル間の配線領域のコンパクト化を実行する。そして、コンパクト化処理後のマスクパターン情報をマスクパターン１５に記憶させる。演算部３は、コンパクト化に伴う各種演算処理及びコンパクト化処理前後の素子特性の演算処理を実行する。表示部４は、解析及び演算結果を出力表示する
次に、コンパクション装置で用いられるトランジスタについて説明する。図２は、コンパクション装置で用いられるトランジスタのレイヤー構成を示す図である。
【００２２】
図２に示すように、トランジスタのレイヤー構成は、縦長の拡散領域２１及びゲートポリ領域２２に対して垂直方向にコンタクト領域２３及びソース・ドレイン配線領域２４が分割配置され、同一寸法の最小単位トランジスタ１乃至５に５分割されている。なお、セル内のトランジスタには配線及びコンタクトレイヤーが含まれず、レイアウト作業中に配線及びコンタクトレイヤーを発生させている。そして、最小単位トランジスタの縦方向の寸法Ｌは、
Ｌ＝Ｗｃ＋Ｗｃｃ＋Ｗｃｓ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・式（１）
と表すことができる。ここで、Ｗｃはコンタクト幅、Ｗｃｃはコンタクトと拡散領域の間隔、Ｗｃｓはコンタクトと隣接最小単位トランジスタの間隔である。
【００２３】
次に、コンパクション装置を用いた自動配置配線手法について図を用いて説明する。図３は、コンパクション装置の動作を示すフローチャート、図４乃至６はコンパクション装置の動作を説明するための図である。
【００２４】
図３に示すように、コンパクション装置の動作を示すフローチャートでは、まず、メモリ部１に格納されているファイルからゲートポリまでのレイヤーデータを用いてＰｃｈ  ＭＯＳトランジスタ部及びＮｃｈ  ＭＯＳトランジスタ部のセルを作成する。ここでは、図４（ａ）に示すように、２段のＣＭＯＳインバータ作成用として２本のゲートポリ領域２２で拡散領域２１が３分割されたＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタを作成する（ステップＳ１）。
【００２５】
続いて、セル間にゲートポリ電極を設け、Ｐｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタのゲートポリ電極を接続させた後に、セル及びセル間の配線領域の配線を自動配置する。ここでは、図４（ｂ）に示すように、Ｐｃｈ  ＭＯＳトランジスタのドレイン配線２６ａとゲートポリ電極２２ｂを接続するための接続配線２７ａ、及びＮｃｈ  ＭＯＳトランジスタのドレイン配線２６ｂとゲートポリ電極２２ｂを接続するための接続配線２７ｂをそれぞれ設けている。そして、接続配線２７ａ、２７ｂは配線幅Ｌｗを有し、トランジスタと配線間隔Ｌｓで分離されている。なお、ゲートポリ電極２２ａ、２２ｂは、Ｐｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタのゲート電極としての役割の他に、Ｐｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタのゲートを接続する配線とセル間の配線としての役割もする（ステップＳ２）。
【００２６】
次に、Ｐｃｈ  ＭＯＳトランジスタ部及びＮｃｈ  ＭＯＳトランジスタ部のセル内に接続配線２７ａ、２７ｂを移動できるスペースがあるかの確認後に配線の移動を行う。ここでは、図５（ａ）に示すように、Ｐｃｈ  ＭＯＳトランジスタのソース配線２５a、及びＮｃｈ  ＭＯＳトランジスタのソース配線２５ｂをそれぞれ配線間隔Ｌｓ＋配線幅Ｌｗ分だけ削除する（ステップＳ３）。
【００２７】
続いて、素子の移動を行う。ここでは、図５（ｂ）に示すように、Ｐｃｈ  ＭＯＳトランジスタ部及びＮｃｈ  ＭＯＳトランジスタ部のセルをそれぞれ配線間隔Ｌｓ＋配線幅Ｌｗ分だけ移動させて、接続配線２７ａをＰｃｈ  ＭＯＳトランジスタ部のセル内に、接続配線２７ｂをＮｃｈ  ＭＯＳトランジスタ部のセル内にそれぞれ設ける（ステップＳ４）。
【００２８】
次に、コンタクトレイヤーを配置する。ここでは、図６（ａ）に示すように、ゲートポリ電極２２ａ、２２ｂ部分にそれぞれ１個のコンタクト２３ａを設け、Ｐｃｈ  ＭＯＳトランジスタのドレイン配線２６ａ、２６部分、及びＮｃｈ  ＭＯＳトランジスタのドレイン配線２６ｂ、２６部分にそれぞれ５個のコンタクト２３ａを設け、Ｐｃｈ  ＭＯＳトランジスタのソース配線２５a部分、及びＮｃｈ  ＭＯＳトランジスタのソース配線２５ｂ部分にそれぞれ４個のコンタクト２３ａを設ける（ステップＳ５）。  レイアウト設計作業終了後に、コンパクト化後のマスクパターンデータをシステム部２の指示によりメモリ部１のマスクパターン１５に記憶させる。
【００２９】
そして、接続配線２７ａ、２７ｂで接続されたＰｃｈ  ＭＯＳトランジスタ及びＮｃｈ  ＭＯＳトランジスタは、図６（ｂ）に示すように、１段目の１入力／１出力のＣＭＯＳインバータとして機能する。
【００３０】
上述したＬＳＩレイアウト設計で、Ｐｃｈ  ＭＯＳトランジスタ部のセルとＮｃｈ  ＭＯＳトランジスタ部のセルを移動し、レイアウトサイズをコンパクト化したコンパクト化寸法Δｈは、
Δｈ＝２（Ｌｓ＋Ｌｗ）＝２Ｌ＝２（Ｗｃ＋Ｗｃｃ＋Ｗｃｓ）・・・・・式（２）
と表すことができる。
【００３１】
ここで、最小単位トランジスタの縦方向の寸法Ｌを配線間隔Ｌｓ＋配線幅Ｌｗの寸法と同一に形成しているが、コンタクト幅Ｗｃ、コンタクトと拡散領域の間隔Ｗｃｃ、及びコンタクトと隣接最小単位トランジスタの間隔をそれぞれ変更して、コンタクト２３ａ数を変更して形成してもよい。また、最小単位トランジスタの縦方向の寸法Ｌと配線間隔Ｌｓ＋配線幅Ｌｗの寸法が異なる場合には、Ｐｃｈ  ＭＯＳトランジスタ部及びＮｃｈ  ＭＯＳトランジスタ部のセルの縦方向寸法を変更してもよい。
【００３２】
上述したように、本実施例のコンパクション装置では、メモリ部１に格納されているファイルから、ゲートポリまでのレイヤーデータを用いてセルを作成し、セルとセル間のポリ電極及び配線を自動配置する。そして、セル内部の最小単位に分割されたトランジスタの一部配線領域を削除し、配線とポリ電極を接続する
接続配線を素子が設けられたセル領域上に移動させた後に、セル間の配線領域及び最小単位トランジスタごとにコンタクト２３ａを設けている。
【００３３】
このため、従来よりもセル間の配線領域の面積を削減し、レイアウトサイズを縮小化できる。従って、ＩＣ／ＬＳＩの面積を縮小化できる。
【実施例２】
【００３４】
次に、本発明の実施例２に係るコンパクション装置を用いた自動配置配線手法について、図面を参照して説明する。図７は、コンパクション装置の動作を示すフローチャート、図８はコンパクト化前のインバータの回路図、図９はコンパクト後のインバータを説明するための図、図１０はコンパクト化後のインバータの回路図である。
【００３５】
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００３６】
図７に示すように、コンパクション装置の動作を示すフローチャートでは、まず、セル作成及び自動配置配線処理を行う（ステップＳ１からステップＳ２）。このステップは、図３と同様なので説明を省略する。
【００３７】
続いて、接続配線移動の可否の確認を行う。ここで、セル内に接続配線を移動できるスペースがない場合にはコンパクト化処理は実施しない。セル内に接続配線を移動できるスペースがある場合には、コンパクト化処理を行う（ステップＳ６）。
【００３８】
次に、コンパクト化前の素子特性を算出する。ここでは、図８（ａ）に示すように、Ｐｃｈ  ＭＯＳトランジスタが最小単位Ｐｃｈ  ＭＯＳトランジスタＰＴ１乃至ＰＴ５の５分割化され、Ｎｃｈ  ＭＯＳトランジスタが最小単位Ｎｃｈ  ＭＯＳトランジスタＮＴ１乃至ＮＴ５の５分割化された１段目のＣＭＯＳインバータの等価回路として表現できる。そして、図８（ｂ）に示すように、電源ＶＤＤと接地（グランド）２８の間に負荷容量ＣＬ及び負荷抵抗ＲＬが配置され、スイッチング動作すると表現できる。スイッチング動作及び素子特性については、
Ｐｃｈ  ＭＯＳトランジスタを例にして説明する。
【００３９】
Ｐｃｈ  ＭＯＳトランジスタの負荷抵抗ＲＬは、
ＲＬ≒１／｛β（Ｖｇｓ−Ｖｔｈ）｝・・・・・・・・・・・・・・・・・・・・・・・・・・・・式（３）
と表すことができる。ここで、βは定数、Ｖｇｓはゲートとソース間電圧、Ｖｔｈは閾値電圧である。
【００４０】
そして、Ｐｃｈ  ＭＯＳトランジスタのスイッチング特性τｄは、
τｄ≒（Ｖｄｄ×ＣＬ）／｛β（Ｖｄｄ−Ｖｔｈ）α｝・・・・・・・・・・・式（４）
と表すことができる。ここで、Ｖｄｄは電源電圧、αは定数である。また、上式（３）及び（４）を用いてＰｃｈ  ＭＯＳトランジスタのスイッチング特性τｄを、
τｄ≒｛Vdd×CL×RL×（Vgs−Vth）｝／（Vdd−Vth）α・・・・・・・・・・・・式（５）
と表すことができる（ステップＳ７）。
【００４１】
続いて、配線の移動及び素子の移動を行う（ステップＳ３からステップＳ４）。  このステップは、図３と同様なので説明を省略する。
【００４２】
次に、コンパクト化後の素子特性の特性を算出する。ここでは、図９に示すように、Ｐｃｈ  ＭＯＳトランジスタのソース配線２５ａは、最小単位トランジスタ１個分だけ削除され、コンタクト２３ａが１つ削除されている。このためコンパクト化前のＰｃｈＭＯＳトランジスタに比べて、Ｐｃｈ  ＭＯＳトランジスタ部負荷抵抗ＲＬｐ（ソース抵抗の増加）が付加される。一方、Ｎｃｈ  ＭＯＳトランジスタのソース配線２５ｂは、最小単位トランジスタ１個分だけ削除され、コンタクト２３ａが１つ削除されている。このためコンパクト化前のＮｃｈＭＯＳトランジスタに比べて、Ｎｃｈ  ＭＯＳトランジスタ部負荷抵抗ＲＬｎ（ソース抵抗の増加）が付加される。そして、図１０（ａ）に示すように、最小単位Ｐｃｈ  ＭＯＳトランジスタＰＴ５と電源ＶＤＤにＰｃｈ  ＭＯＳトランジスタ部負荷抵抗ＲＬｐが、最小単位Ｎｃｈ  ＭＯＳトランジスタＮＴ５と接地２８の間にＮｃｈ  ＭＯＳトランジスタ部負荷抵抗ＲＬｎがそれぞれ追加された等価回路として表現できる。また、図１０（ｂ）に示すように、電源ＶＤＤと接地（グランド）２８の間に負荷容量ＣＬ１及び負荷抵抗ＲＬ１が配置され、スイッチング動作すると表現できる。
【００４３】
ここで、コンパクト化後のＰｃｈ  ＭＯＳトランジスタの負荷抵抗ＲＬ１は、
ＲＬ１≒１／｛β（Ｖｇｓ−Ｖｔｈ）｝・・・・・・・・・・・・・・・・・・・・・・・・・・・・式（６）
と表すことができる。
【００４４】
そして、コンパクト化後のＰｃｈ  ＭＯＳトランジスタのスイッチング特性τｄ１は、
τｄ１≒（Ｖｄｄ×ＣＬ１）／｛β（Ｖｄｄ−Ｖｔｈ）α｝・・・・・・・・・・式（７）
と表すことができる。また、上式（６）及び（７）を用いてコンパクト化後のＰｃｈ  ＭＯＳトランジスタのスイッチング特性τｄ１は、
τｄ１≒｛Vdd×CL1×RL1×（Vgs−Vth）｝／（Vdd−Vth）α・・・・・・・・・・・式（８）
と表すことができる（ステップＳ８）。
【００４５】
次に、コンパク化前後の素子特性比較を行う。ここで、コンパクト化前の負荷容量ＣＬとコンパクト化後の負荷容量ＣＬ１を同一の値と仮定すれば、スイッチング特性比τｄ１／τｄは、
τｄ１／τｄ≒ＲＬ１／ＲＬ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・式（９）
と表すことができる（ステップＳ９）。
【００４６】
続いて、コンパクト化処理の可否判断を行う。ここで、コンパクト化処理の可否判断として、コンパクト化前後のスイッチング特性比τｄ１／τｄを用い、システム部２の指示により演算部３が演算を実行する（ステップＳ１０）。
【００４７】
例えば、スイッチング特性変化許容範囲を３０％増加以内とし、コンパクト化後のスイッチング特性τｄ１がコンパクト化前のスイッチング特性τｄよりも３０％以上大きくなった場合に、Ｐｃｈ  ＭＯＳトランジスタ部及びＮｃｈ  ＭＯＳトランジスタ部のセル内に接続配線を移動できるスペースの有無を再確認し、ソース・ドレイン配線長の調整をして、ソース・ドレイン配線の移動を行う
（ステップＳ１１）。次に、ステップＳ４に戻り、素子の移動を行う。
【００４８】
コンパクト化後のスイッチング特性τｄ１がコンパクト化前のスイッチング特性τｄよりも３０％増加以内である場合には、コンタクトレイヤーの配置作業のコンパクト化処理を実行する（ステップＳ１２）。そして、レイアウト設計作業終了後に、コンパクト化処理後のマスクパターンデータをシステム部２の指示によりメモリ部１のマスクパターン１５に記憶させる。
【００４９】
次に、レイアウト設計作業の内訳について説明する。図１１は、レイアウト設計処理時間の内訳を示す図で、図１１（ａ）は従来の処理時間の内訳を示し、図１１（ｂ）は本実施例の処理時間の内訳を示す。なお、従来の処理時間を１００％として、本実施例の処理時間を比較表示している。
【００５０】
この図から明白なように、本実施例の処理時間は、従来よりも６８％削減され３２％に短縮されている。短縮化された要因は、従来のコンパクト化処理時間３４の７９％に比べ本実施例の自動コンパクト化処理時間では１１％と約１／７化できたことである。そして、従来の素子特性判断では、予め定まったルールでのコンパクト化処理の可否判断、コンパクト化前後での自動素子特性算出等を用いていなかったが本実施例では採用しているので処理時間を短縮化できる。更に、従来の配線移動及び素子移動に対して、本実施例ではトランジスタを最小単位に分割し、且つ配線及びコンタクトレイヤーをセルから外してレイアウト設計作業を実行しているので配線移動時間及び素子移動時間を短縮化できる。
【００５１】
上述したように、本実施例のコンパクション装置を用いた自動配置配線手法では、実施例１による効果の他に、接続配線の移動の可否判断、コンパクト化前後の素子特性比較、及びコンパクト化処理の可否判断を実行しているので、素子特性の低下を抑制しながらレイアウトサイズを縮小化できる。
【００５２】
更に、コンパクト化処理の可否判断、コンパクト化前後での自動素子特性算出、配線及び素子の自動移動、及び素子移動後でのセル間の配線領域と最小トランジスタごとのコンタクト自動配置を実行しているので、従来よりもレイアウト設計処理時間を大幅に低減することができる。従って、ＩＣ／ＬＳＩの開発期間を短縮することができる。
【００５３】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５４】
例えば、本実施例では、ＣＯＭＳインバータを構成するＰｃｈ  ＭＯＳトランジスタ部のセルとＮｃｈ  ＭＯＳトランジスタ部のセル間の配線領域のコンパクト化について説明したが、隣接するＰｃｈ  ＭＯＳトランジスタ部のセル間の配線領域、隣接するＮｃｈ  ＭＯＳトランジスタ部のセル間の配線領域、又は、隣接するＰｃｈ  ＭＯＳトランジスタ部のセルとＮｃｈ  ＭＯＳトランジスタ部のセル間の配線領域等のコンパクト化にも適用できる。
【００５５】
また、本実施例ではデジタルＩＣ／ＬＳＩのセルベース設計について説明したがアナログ・デジタル混在ＩＣ／ＬＳＩのセルベース設計、或いはＣＭＯＳ等を用いたアナログＩＣ／ＬＳＩのセルベース設計にも適用できる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施例１に係るコンパクション装置の構成を示すブロック図。
【図２】本発明の実施例１に係るトランジスタのレイヤー構成を示す図。
【図３】本発明の実施例１に係るコンパクション装置の動作を示すフローチャート。
【図４】本発明の実施例１に係るコンパクション装置の動作を説明するための図。
【図５】本発明の実施例１に係るコンパクション装置の動作を説明するための図。
【図６】本発明の実施例１に係るコンパクション装置の動作を説明するための図。
【図７】本発明の実施例２に係るコンパクション装置の動作を示すフローチャート。
【図８】本発明の実施例２に係るコンパクト化前のインバータの回路図。
【図９】本発明の実施例２に係るコンパクト化後のインバータを説明するための図
【図１０】本発明の実施例２に係るコンパクト化後のインバータの回路図
【図１１】本発明の実施例２に係るレイアウト設計処理時間の内訳を示す図。
【図１２】従来のコンパクション装置の構成を示すブロック図。
【図１３】従来のコンパクション装置の動作を示すフローチャート。
【符号の説明】
【００５７】
１  メモリ部
２  システム部
３  演算部
４  表示部
１１  ネットリスト
１２  設計条件
１３  モデルパラメータ
１４  セル形状
１５  マスクパターン
２１  拡散領域
２２  ゲートポリ領域
２２ａ、２２ｂ  ゲートポリ電極
２３  コンタクト領域
２３ａ  コンタクト
２４  ソース・ドレイン配線領域
２５ａ、２５ｂ  ソース配線
２６、２６ａ、２６ｂ  ドレイン配線
２７ａ、２７ｂ  接続配線
２８  接地（グランド）
３１  セル作成処理時間
３２  自動配置処理時間
３３  自動配線処理時間
３４  コンパクト化処理時間
３５  自動コンパクト化処理時間
４１  素子特性判断時間
４２  配線移動時間
４３  素子移動時間
４４  コンパクト化前の特性算出処理時間
４５  コンパクト化後の特性算出処理時間
４６  自動配線移動時間
４７  自動素子移動・コンタクト配置処理時間
１０１  レイアウトデータ読み込み部
１０２  寸法ルールの読み込み部
１０３  コンパクト化設定条件読み込み部
１０４  コンパクト化部
１０５  制御部
１０６  出力部
１１１  制約グラフ生成部
１１２  最長経路抽出部
１１３  節点座標決定部
ＣＬ、ＣＬ１  負荷容量
Ｌｓ  配線間隔
Ｌｗ  配線幅
Ｎ１  Ｎｃｈ  ＭＯＳトランジス
ＮＴ１〜ＮＴ５  最小単位Ｎｃｈ  ＭＯＳトランジスタ
Ｐ１  Ｐｃｈ  ＭＯＳトランジスタ
ＰＴ１〜ＰＴ５  最小単位Ｐｃｈ  ＭＯＳトランジスタ
ＲＬ、ＲＬ１  負荷抵抗
ＲＬｎ  Ｎｃｈ  ＭＯＳトランジスタ部負荷抵抗
ＲＬｐ  Ｐｃｈ  ＭＯＳトランジスタ部負荷抵抗
Δｈ  コンパクト化寸法
ＶＤＤ  電源
Ｗｃ  コンタクト幅
Ｗｃｃ  コンタクトと拡散領域の間隔
Ｗｃｓ  コンタクトと隣接最小単位トランジスタの間隔
Δｈ  コンパクト化寸法
【図１】
2005182155.tif 000003
【図２】
2005182155.tif 000004
【図３】
2005182155.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005182155.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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