(57)【要約】【課題】  基板をチップ化する際に，半導体装置に異物を付着させたり基板上の半導体装置の数を減らすことなく，安全に基板を分割する。【解決手段】  複数の半導体装置２を形成したシリコン基板１をチップ５ごとに分割するにあたり，まずシリコン基板１にドライエッチングによって溝４を形成する。その後溝４に沿ってシリコン基板１を割ることによって，半導体装置４ごとにシリコン基板１を分割する。従来のようにダイシングソーを用いることなく，シリコン基板を好適に分割することができる。【選択図】  図１
2005051007.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体装置を形成した基板をチップごとに分割する方法であって，
前記基板にドライエッチングによって溝を形成した後，当該溝に沿って当該基板を割ることにより基板を分割することを特徴とする，半導体チップの製造方法。
【請求項２】
前記ドライエッチングの反応ガスとして，ＸｅＦ２又はＳＦ６を用いることを特徴とする，請求項１に記載の半導体チップの製造方法。
【請求項３】
前記基板の材質がＳｉであることを特徴とする，請求項１に記載の半導体チップの製造方法。
【請求項４】
前記溝深さは，前記基板の厚さの５０％〜９９％であることを特徴とする，請求項１に記載の半導体チップの製造方法。
【請求項５】
前記溝の深さは，前記基板の厚さと同じであることを特徴とする，請求項１に記載の半導体チップの製造方法。
【請求項６】
前記溝を破線状に形成することを特徴とする，請求項１に記載の半導体チップの製造方法。
【請求項７】
前記溝は，エッチングによる基板加工工程と同時に行われることを特徴とする，請求項１に記載の半導体チップの製造方法。
【請求項８】
前記溝の深さは，溝を形成するためのエッチング幅によって制御することを特徴とする，請求項７に記載の半導体チップの製造方法。
【請求項９】
前記溝を形成した後の基板を，エキスパンドテープに接着し，当該エキスパンドテープを引き伸ばすことによって基板を分割することを特徴とする，請求項１に記載の半導体チップの製造方法。
【請求項１０】
前記溝の幅は１μｍ〜５０μｍであることを特徴とする請求項１に記載の半導体チップの製造方法。
【請求項１１】
前記基板の両面にドライエッチングにより溝を対向形成し，当該溝に沿って基板を割ることにより，前記基板を分割することを特徴とする，請求項１に記載の半導体チップの製造方法。
【請求項１２】
前記溝の底部を，Ｖ字型に形成することを特徴とする，請求項１に記載の半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体チップの製造方法に関し，複数の半導体装置が形成された基板の分割方法に関する。
【背景技術】
【０００２】
半導体デバイスは，例えば半導体ウエハ（以下，「ウエハ」という）などの半導体基板上に種々の半導体装置を形成した後，基板上に形成された複数の半導体装置をチップごとに切断して分割され，その半導体チップにリードフレームやＴＡＢ等が接続されてパッケージ化されている。
【０００３】
そして従来，半導体基板上に一括形成した複数の半導体装置を個々の半導体装置に分割するチップ化の方法として，ダイシング技術が広く使用されている。ダイシング技術とは例えば図５に示されるように，ダイヤモンド粉末をまぶしたダイシングソー１０１を高速回転させて，基板１０２を切断する技術である。
【０００４】
ここで微小可動構造体を具備するＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ−Ｓｙｓｔｅｍ）部品などをチップ化するためには，ダイシング時に発生する異物１０３が可動部に付着することを防止する必要がある。異物の可動部への付着を防止するにはダイシング時の洗浄水１０４の水量を増加することが有効であるが，洗浄水量を増加することは洗浄水が可動部に物理的外力を与えることによる可動部の破損を引き起こす方向にあり，限界があった。
【０００５】
この点，可動部を形成する前にまずダイシング技術により半導体装置をチップ化した後，チップレベルで可動部を形成する方法が可動部への異物付着や可動部破損の防止に効果的であるが，例えばシリコン基板上に１００個の半導体装置を一括形成したとき，従来はシリコン基板１枚を処理することにより半導体装置１００個を一括処理できたのに対して，チップ化後に可動部を形成する方法ではチップ化した１００個の半導体装置について各々個別に処理する必要があり生産能力の低下を引き起こすという問題がある。
【０００６】
また異物の直接付着を防止するための保護膜をダイシング前に基板表面に形成した後，ダイシングによりチップ化を行い，最終工程で保護膜を除去する方法も可動部への異物付着や可動部破損の防止に効果的であるが，保護膜除去はチップレベルで実施する必要があるため，やはり生産能力の低下を引き起こすという問題がある。
【０００７】
上述した従来の欠点を解消し，異物などのゴミを半導体装置に付着させることなくチップ化する方法に関しては，アルカリ溶液によりシリコン基板にＶ型溝を形成した後，可動部を基板レベルで一括形成し，最終工程にてＶ型溝に沿って半導体装置を割り，それによってチップ化する方法が提案されている（特許文献１）。
しかしながら，当該手法では，Ｖ型溝形成のために広い領域を必要とし，例えば厚さ６００μｍ，面方位＜１００＞のシリコン基板に深さ３００μｍのＶ型溝を形成する場合，４２０μｍ幅のエッチング開口部を設ける必要があり，その結果，基板上に形成できる半導体装置の数が少なくなってしまうという問題が生ずる。
【０００８】
【特許文献１】米国特許第５，５９６，２２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は，上述した従来の欠点を解消することにあり，半導体装置をチップ化するにあたり，
・可動部に切りカスなどの異物を付着させず，
・外力により可動部の破損を引き起こすことがない，
・基板上の半導体装置数を減らすことがない
・ドライエッチングのマクロローディング効果を利用することにより工程を増やさない，
・容易に半導体装置をチップ化できる，
等の優れた効果が得られる半導体チップの製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
本発明によれば，基板の表面にエッチングマスク材を形成後，ドライエッチングによって基板を所望の深さまでエッチングしてチップ化のための溝を形成した後，可動部を基板レベルで一括形成し，最終工程にて当該溝に沿って半導体装置を分割しチップ化する。
【００１１】
ドライエッチング技術により精度良く形成した溝を起点として分割することによりチップ化することで，異物を可動部に付着させることなくチップ化が実現でき，また洗浄水も不要であるため可動部の破損も引き起こすことなくチップ化することが可能となる。またエッチング深さを精度良く制御できるため，十分な基板強度を保ったまま可動部形成工程などの後工程を基板レベルで一括処理することができる。
【００１２】
また前記溝は，エッチングによる基板加工工程と同時に行うことも可能である。この場合，ドライエッチングの際のマイクロローディング効果を利用することにより，前記溝の深さは，溝を形成するためのエッチング幅によって制御することができる。
【００１３】
前記溝は，連続した直線状に形成してもよいが，間隔を空けた破線状のものとしてもよい。さらにまた溝は，基板の表裏面に対向して形成してもよい。また溝の形状は，底部がＶ字型のものが好ましい。
【発明の効果】
【００１４】
本発明における半導体チップの製造方法によれば，半導体装置の可動部に切りカスなどの異物が付着することはない。また外力によって可動部の破損を引き起こすこともない。しかも基板上の半導体装置の数を減らすことなく，容易に半導体装置をチップ化することができる。
【発明を実施するための最良の形態】
【００１５】
以下，本発明の好ましい実施の形態について説明する。図１はシリコン基板１上に形成した半導体装置をチップ化する際の各工程後の断面を示している。シリコン基板１の厚さは６００μｍである。
【００１６】
図１（ａ）はシリコン基板１上に半導体装置２が形成された様子を示している。この半導体装置２をチップごとに覆うようにエッチングマスク材３が形成されている。本実施の形態においては，エッチングマスク材３には感光性有機膜を用いていている。このようなエッチングマスク材３の形成は。例えば既存のフォトリソグラフィ技術を用いることで容易に実現できる。
【００１７】
そのようにしてエッチングマスク材３で半導体装置２を保護した後，ドライエッチングによって，分割するための所定の溝４をシリコン基板１上に形成する（図１（ｂ））。本実施の形態では，ドライエッチングの反応ガスとしてＳＦ６を用いた。また前記エッチングによって形成された溝３の深さは３００μｍである。
【００１８】
次いでエッチングマスク材３を例えばアッシング処理やその他既存の膜除去技術によって除去する（図１（ｂ））。そして最後に溝４に沿ってシリコン基板１を割ることによって，各半導体装置２を実装したシリコン基板１をチップ５ごとに分割する。したがって，従来のようにダイシングソーを使用しなくとも，シリコン基板１をチップ５ごとに容易に分割することができる。それゆえ，可動部に切りカスなどの異物が付着することはない。また溝幅を狭くすることができるので，基板上の半導体装置数を減らすことがない。
【００１９】
なお溝を形成する際のドライエッチングに使用する反応ガスは，フッ素ラジカルが多量に発生してエッチングレートが速いＳＦ６を用いたが，これに限らず，ＸｅＦ２を使用してもよい。これらのガスによれば，Ｓｉを高速でエッチング処理可能である。特にＸｅＦ２を使用した場合には，選択比も良好である。
【００２０】
さらに別の実施の形態について説明する。図２は本発明にしたがって，半導体加速度センサを製造する工程ごとの断面図を示している。半導体加速度センサは，表面にピエゾ抵抗体を形成する工程，電極配線を形成する工程，裏面に重錐体パターンとチップ化用溝パターンを形成する工程，裏面をドライエッチングする工程，埋め込み酸化膜をＨＦ水溶液により除去する工程を有している。
【００２１】
まず図２（ａ）に示したように，ＳＯＩ(Silicon on Insulator)基板１１は，支持基板１２上に形成された埋め込み酸化膜１３と活性層１４とを有している。このＳＯＩ基板１１の表面に，イオン注入法によりピエゾ抵抗体１５が形成される（図２（ｂ））。次いで例えば熱酸化方法によって，絶縁膜としてシリコン酸化膜１６が形成され，さらにコンタクトホール，金属配線を形成することによりセンサ回路１７が形成されるる（図２（ｃ））。
【００２２】
次に，図２（ｄ）に示したように，支持基板１２の裏面に重錐体パターンとチップ化用溝パターンがフォトリソグラフィ技術によりフォトレジスト２１で形成される。そして反応ガスとしてＳＦ６ガスを使用して，例えばＲＩＥ装置を用いてエッチングすることで，支持基板１２を削って構成される重錐体２２とチップ化用の溝２３が同時に形成される（図２（ｅ））。
【００２３】
最後に，図２（ｆ）に示したように，表面から露出した部分の埋め込み酸化膜１３をＨＦによるエッチングによって除去した後，図２（ｇ）に示したように，溝２３に沿って基板を分割することにより，加速度センサのチップ２４が完成する。
【００２４】
この実施の形態では，図３に示されるように，狭いパターン部では広いパターン部に比較してエッチング速度が低下するという，いわゆる「マイクロローディング効果」を利用してチップ化用の溝２３の形成を，重錐体２２と同時形成しており，重錐体２２形成用の開口幅が１００μｍであるのに対してチップ化用の溝幅ｄ２は５μｍに設定した。これにより開口幅ｄ１が，１００μｍの重錐体形成部において，支持基板１２の厚さ相当の６００μｍ深さのドライエッチングが完了するとき，同時に形成される開口幅が５μｍのチップ化用の溝２３のエッチング深さを３００μｍに容易に制御できる。
【００２５】
なおチップ化用の溝２３の深さは，基板厚さの半分である必要は無く，基板レベルでのハンドリングを容易にするため浅く設定しても良く，またチップ切り離しを容易とするため深く設定しても良く，埋め込み酸化膜１３まで溝２３が到達するよう設定しても良い。チップ化用の溝２３を深く設定する場合は，溝幅ｄ２を広くすれば良く，例えば１０μｍ幅としたとき溝２３の深さは３３０μｍとなった。また，チップ化用の溝２３を浅く設定する場合は，逆に溝幅ｄ２を狭くすれば良く，例えば３μｍ幅としたとき溝深さは２８０μｍとなった。
【００２６】
また，ドライエッチングによって基板を完全分割したい場合には，重錐体２２の形成時にエッチングされるチップ化用の溝２３とは反対側の基板表面から，チップ化用の溝２３に対向する位置に，フォトリソグラフィによって形成された感光性有機膜をマスクにして，活性層１４および埋め込み酸化膜２３をエッチングして，貫通させることで対応できる。
【００２７】
前記した溝４，２３の底部の形状はＶ字型であることが好ましい。前出第１の実施の形態に即して説明すると，例えば図４（ａ）に示したように，溝４を形成したシリコン基板１の裏面にエキスパンドテープ３１を接着し，このエキスパンドテープ３１を引き延ばすことによって，溝４に沿ってシリコン基板１を割って分割する際，溝４底部の先端の極めて狭い隅部４ａに，応力が集中するので，図４（ｂ）に示したように，隅部４ａとシリコン基板１の裏面を結ぶ１つの線に沿ってシリコン基板１を割ることができる。したがってエキスパンドテープ３１上にシリコン基板１の一部が残った状態で割れたり，あるいは一方のチップ側に偏って割れることが防止される。
【００２８】
なお溝を形成した後，当該溝に沿って基板をチップごとに分割する際には，例えば溝が形成された基板にエキスパンドテープを接着し，当該エキスパンドテープを引き伸ばすことによって基板を分割するようにすれば，チップを破損することなく安全に基板を分割することができる。
【００２９】
前記実施の形態では，溝形成工程と同時に加速度センサにおける重錘体形成を同時に行うようにしていたが，本発明は，そのような重錘体形成以外に基板裏面に深堀り工程を必要とするデバイス全てに対して適用する事が可能である。たとえば，ＲＦデバイス（フィルタ）における裏面エッチング（キャピティ形成）工程，マイクロホンにおける裏面エッチング（キャピティ形成）工程，（ＥＢ向け）ステンシルマスクにおける裏面貫通エッチング工程，圧力センサにおける裏面エッチング（キャピティ形成）工程，光デバイスのミラー面の形成工程などをその例として挙げられる。
【産業上の利用可能性】
【００３０】
本発明は，半導体デバイスの製造工程において，基板上に種々の半導体装置を形成した後，基板上に形成された複数の半導体装置をチップごとに切断して分割する際に好適に利用することができる。
【図面の簡単な説明】
【００３１】
【図１】実施の形態に基づいて半導体装置をチップ化する工程を模式的に示した説明図である。
【図２】他の実施の形態に基づいて半導体加速度センサをチップ化する工程を模式的に示した説明図である。
【図３】マイクロローディング効果を説明するグラフである。
【図４】溝の底部をＶ字型に形成して，エキスパンドテープを用いてシリコン基板を分割する様子を示す説明図である。
【図５】従来のダイシング技術による基板の分割の様子を示す説明図である。
【符号の説明】
【００３２】
１    シリコン基板
２    半導体装置
３    エッチングマスク材
４    溝
５    チップ
【図１】
2005051007.tif 000003
【図２】
2005051007.tif 000004
【図３】
2005051007.tif 000005
【図４】
2005051007.tif 000006
【図５】
2005051007.tif 000007