(57)【要約】【課題】  製造時に加工が容易かつ配線が保護されると共に、信頼性の高い配線構造を有する磁気メモリ装置及びその製造方法を提供すること。【解決手段】  ＴＭＲ素子１０を構成するピン層２６の少なくとも下地金属層２６ａと同じ構成材料によって、周辺回路部Ｂの下層配線３３、３４の上面を覆っているので、素子分割時のエッチングの際に下層配線３３、３４が保護され、下層配線３３、３４が露出されることもない。従って、下層配線の配線抵抗を小さく保持し、上層配線との接続も良好にし、かつ配線材料である銅の上方又は下方への拡散を防ぐことができる。【選択図】          図１
2005056975.tif 000002
【特許請求の範囲】
【請求項１】
磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によって磁気メモリ素子が構成され、この磁気メモリ素子からなるメモリ部と、このメモリ部の周辺回路部とを有する磁気メモリ装置において、
前記磁化固定層及びその下地導電層を構成する金属層の少なくとも一部と同じ構成材  料によって、前記周辺回路部の下層配線が覆われている
ことを特徴とする、磁気メモリ装置。
【請求項２】
前記周辺回路部の前記下層配線に接続された上層配線が、前記磁気メモリ素子のビットラインに接続されている、請求項１に記載した磁気メモリ装置。
【請求項３】
前記磁気メモリ素子において前記ビットラインとは反対側に配置されたワードラインと前記下地導電層との間には、前記ワードラインの構成金属元素の拡散を防止するための絶縁性拡散防止膜のみが存在している、請求項２に記載した磁気メモリ装置。
【請求項４】
前記ワードラインが埋め込まれた絶縁層に、前記下地導電層に接続された読み出しラインが埋め込まれている、請求項３に記載した磁気メモリ装置。
【請求項５】
前記絶縁層に前記下層配線が埋め込まれている、請求項４に記載した磁気メモリ装置。
【請求項６】
前記磁気メモリ素子に対する前記ビットラインの接続と、前記上層配線の形成とが、絶縁層を介して行われている、請求項２に記載した磁気メモリ装置。
【請求項７】
前記下層配線、前記ワードライン及び前記読み出しラインが銅又は銅合金からなっている、請求項４に記載した磁気メモリ装置。
【請求項８】
前記磁化固定層と前記磁性層との間に絶縁体層又は導電体層が挟持され、前記メモリ素子の上面及び下面に設けられた前記ビットライン及び前記ワードラインにそれぞれ電流を流すことによって誘起される磁界で前記磁性層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層を介してのトンネル磁気抵抗効果によって読み出すように構成された、請求項１に記載した磁気メモリ装置。
【請求項９】
磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によって磁気メモリ素子が構成され、この磁気メモリ素子からなるメモリ部と、このメモリ部の周辺回路部とを有する磁気メモリ装置の製造方法において、
前記周辺回路部に前記下層配線を形成する工程と、
前記下層配線上も含めて前記メモリ部上に、前記磁化固定層の下地導電層、前記磁化  固定層、前記トンネルバリア層及び前記磁性層の各構成材料をこの順に積層する工程と  、
前記下層配線を覆うように、前記磁化固定層及び前記下地導電層を構成する金属層の  少なくとも一部をパターニングし、かつ前記磁気メモリ素子を形成する工程と
を有することを特徴とする、磁気メモリ装置の製造方法。
【請求項１０】
請求項２〜８のいずれか１項に記載した磁気メモリ装置を製造する、請求項９に記載した磁気メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によって磁気メモリ素子が構成され、この磁気メモリ素子からなるメモリ部と、このメモリ部の周辺回路部とを有する磁気メモリ装置、特に磁気ランダムアクセスメモリ、いわゆる不揮発性メモリであるＭＲＡＭ（Magnetic Random Access Memory）として構成された磁気メモリ装置、及びその製造方法に関するものである。
【背景技術】
【０００２】
情報通信機器、特に携帯端末などの個人用小型機器の飛躍的な普及に伴い、これを構成するメモリやロジックなどの素子には、高集積化、高速化、低電力化など、一層の高性能化が要求されている。
【０００３】
特に不揮発性メモリの高密度、大容量化は、可動部分の存在により本質的に小型化が不可能なハードディスクや光ディスクに置き換える技術として、ますます重要になってきている。
【０００４】
不揮発性メモリとしては、半導体を用いたフラッシュメモリや、強誘電体を用いたＦＲＡＭ（Ferroelectric Random Access Memory）なども挙げられる。
【０００５】
しかしながら、フラッシュメモリは、構造が複雑なために高集積化が困難であり、しかもアクセス時間が１００ｎｓ程度と遅いという欠点がある。一方、ＦＲＡＭにおいては、書き換え可能回数が少ないという問題が指摘されている。
【０００６】
これらの欠点を有さず、高速、大容量（高集積化）、低消費電力の不揮発性メモリとして注目されているのが、例えばWang et al., IEEE Trans. Magn. 33 (1997), 4498に記載されているような、ＭＲＡＭ（Magnetic Random Access Memory）もしくはＭＲ（Magnetoresistance）メモリと称される磁気メモリであり、近年のＴＭＲ(Tunnel Magnetoresistance)材料の特性向上により、注目を集めるようになってきている。
【０００７】
しかも、ＭＲＡＭは、構造が単純であるために高集積化が容易であり、また磁気モーメントの回転により記録を行うために書き換え可能回数が大であり、アクセス時間についても非常に高速であることが予想されている。
【０００８】
このように近年注目されているＭＲＡＭに用いられるＴＭＲ素子は、２つの磁性層の間にトンネル酸化膜を挟む構造で形成されており、２つの磁性層のスピンの方向により、トンネル酸化膜を流れる電流の強度が変化することを利用することで記憶素子として用いられている。
【０００９】
こうしたＭＲＡＭについて更に詳細に説明すると、図１３に例示するように、ＭＲＡＭのメモリセルの記憶素子となるＴＭＲ素子１０は、支持基板９上に設けられた、磁化が比較的容易に回転する記憶層２と磁化固定層４、６とを含む。
【００１０】
磁化固定層は第１の磁化固定層４と第２の磁化固定層６の二つの磁化固定層を持ち、これらの間には、これらの磁性層が反強磁性的に結合するような導体層５が配置されている。記憶層２と磁化固定層４、６には、ニッケル、鉄又はコバルト、或いはこれらの合金からなる強磁性体が用いられ、また導体層５の材料としては、ルテニウム、銅、クロム、金、銀などが使用可能である。第２の磁化固定層６は反強磁性体層７と接しており、これらの層間に働く交換相互作用によって、第２の磁化固定層６は強い一方向の磁気異方性を持つことになる。反強磁性体層７の材料としては、鉄、ニッケル、白金、イリジウム、ロジウムなどのマンガン合金、コバルトやニッケル酸化物などを使用できる。
【００１１】
また、磁性層である記憶層２と第１の磁化固定層４との間には、アルミニウム、マグネシウム、シリコン等の酸化物又は窒化物等からなる絶縁体によるトンネルバリア層３が挟持されており、記憶層２と磁化固定層４との磁気的結合を切るとともに、トンネル電流を流すための役割を担う。これらの磁性層及び導体層は主にスパッタリング法により形成されるが、トンネルバリア層３は、スパッタリングで形成された金属膜を酸化もしくは窒化させることにより得ることができる。トップコート層１は、ＴＭＲ素子１０とこのＴＭＲ素子に接続される配線との相互拡散防止、接触抵抗低減及び記憶層２の酸化防止という役割があり、通常は、Ｃｕ、Ｔａ、ＴｉＮ等の材料を使用できる。下地電極層８は、ＴＭＲ素子と直列に接続されるスイッチング素子との接続に用いられる。この下地層８は反強磁性体層７を兼ねてもよい。
【００１２】
このように構成されたメモリセルにおいては、後述するように、磁気抵抗効果によるトンネル電流変化を検出して情報を読み出すが、その効果は記憶層と磁化固定層との相対磁化方向に依存する。
【００１３】
図１４は、一般的なＭＲＡＭの一部を簡略化して示す拡大斜視図である。ここでは、簡略化のために読み出し回路部分は省略してあるが、例えば９個のメモリセルを含み、相互に交差するビット線１１及び書き込み用ワード線１２を有する。これらの交点には、ＴＭＲ素子１０が配置されていて、ＴＭＲ素子１０への書き込みは、ビット線１１及び書き込み用ワード線１２に電流を流し、これらから発生する磁界の合成磁界によって、ビット線１１と書き込み用ワード線１２との交点にあるＴＭＲ素子１０の記憶層２の磁化方向を磁化固定層に対して平行又は反平行にして書き込みを行う。
【００１４】
図１５は、メモリセルの断面を模式的に示していて、例えばｐ型シリコン半導体基板１３内に形成されたｐ型ウェル領域１４内に形成されたゲート絶縁膜１５、ゲート電極１６、ソース領域１７、ドレイン領域１８よりなるｎ型の読み出し用電界効果型トランジスタ１９が配置され、その上部に、書き込み用ワード線１２、ＴＭＲ素子１０、ビット線１１が配置されている。ソース領域１７には、ソース電極２０を介してセンスライン２１が接続されている。電界効果トランジスタ１９は、読み出しのためのスイッチング素子として機能し、ワード線１２とＴＭＲ素子１０との間から引き出された読み出し用配線２２がドレイン電極２３を介してドレイン領域１８に接続されている。なお、トランジスタ１９は、ｎ型又はｐ型電界効果トランジスタであってよいが、その他、ダイオード、バイポーラトランジスタ、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）等、各種のスイッチング素子が使える。
【００１５】
図１６は、ＭＲＡＭの等価回路図を示すが、例えば６個のメモリセルを含み、相互に交差するビット線１１及び書き込み用ワード線１２を有し、これらの書き込み線の交点には、記憶素子１０と共に、記憶素子１０に接続されて読み出しの際に素子選択を行う電界効果トランジスタ１９及びセンスライン２１を有する。センスライン２１は、センスアンプ２３に接続され、記憶された情報を検出する。なお、図中の２４は双方向の書き込み用ワード線電流駆動回路、２５はビット線電流駆動回路である。
【００１６】
図１７は、ＭＲＡＭの書き込み条件を示すアステロイド曲線であって、印加された磁化容易軸方向磁界ＨEA及び磁化困難軸方向磁界ＨHAによる記憶層磁化方向の反転しきい値を示している。このアステロイド曲線の外部に、相当する合成磁界ベクトルが発生すると、磁界反転を生じるが、アステロイド曲線の内部の合成磁界ベクトルは、その電流双安定状態の一方からセルを反転させることはない。また、電流を流しているワード線及びビット線の交点以外のセルにおいても、ワード線又はビット線単独で発生する磁界が印加されるため、それらの大きさが一方向反転磁界ＨK以上の場合は、交点以外のセルの磁化方向も反転してしまうため、合成磁界が図中の灰色の領域にある場合のみに、選択されたセルを選択書き込みが可能となるようにしておく。
【００１７】
このように、ＭＲＡＭでは、ビット線とワード線の２本の書き込み線を使用することにより、アステロイド磁化反転特性を利用して、指定されたメモリセルだけが磁性スピンの反転により選択的に書き込むことが一般的である。単一記憶領域における合成磁化は、それに印加された磁化容易軸方向磁界ＨEAと磁化困難軸方向磁界ＨHAとのベクトル合成によって決まる。ビット線を流れる書き込み電流は、セルに磁化容易軸方向の磁界ＨEAを印加し、またワード線を流れる電流は、セルに磁化困難軸方向の磁界ＨHAを印加する。
【００１８】
図１８は、ＭＲＡＭの読み出し動作を説明するものである。ここでは、ＴＭＲ素子１０の層構成を概略図示しており、上記した磁化固定層を単一層２６として示し、記憶層２及びトンネルバリア層３以外は図示省略している。
【００１９】
即ち、上記したように、情報の書き込みは、マトリックス状に配線したビット線１１とワード線１２との交点の合成磁場によりセルの磁性スピンを反転させて、その向きを“１”、“０”の情報として記録する。また、読み出しは、磁気抵抗効果を応用したＴＭＲ効果を利用して行なうが、ＴＭＲ効果とは、磁性スピンの向きによって抵抗値が変化する現象であり、磁性スピンが反平行の抵抗の高い状態と、磁性スピンが平行の抵抗の低い状態により、情報の“１”、“０”を検出する。この読み出しは、ワード線１２とビット線１１の間に読み出し電流（トンネル電流）を流し、上記の抵抗の高低に応じた出力を上記した読み出し用電界効果トランジスタ１９を介してセンスライン２１に読み出すことによって行う。
【００２０】
従来構造のＭＲＡＭの形成方法を図１９〜２１により簡略に説明する。
【００２１】
図１９（ａ）は、ＣＭＯＳ技術を用いて形成されたＴｒ（トランジスタ）や配線層を形成した基板（図示せず）に、例えば厚さがＴ（４００ｎｍ）のシリコン酸化膜からなる層間絶縁膜３１の領域のメモリ部Ａに、ワードライン１２３、読み出しライン１２３が配線幅がＷ（２６０ｎｍ）、間隔がＬ（２８０ｎｍ）に形成され、周辺回路部Ｂにその下層配線３３、３４が配線幅がＷ（２６０ｎｍ）に形成されている。
【００２２】
ワードライン１２及び周辺回路部Ｂの下層配線３３、３４は、上部の層間絶縁膜３５との間に、配線の銅イオンの拡散防止のためのシリコン窒化膜からなる拡散防止膜３２が介在しているが、読み出しライン１２３は層間絶縁膜３５をエッチングにより開口して形成した上部配線１２３ａが接続され、その上面に例えば、Ｔａ／ＰｔＭｎ／ＣｏＦｅ（第２ピン層）／Ｒｕ／ＣｏＦｅ（第１ピン層）を含むピン層２６、Ａｌ2Ｏ3からなるトンネルバリア層３、ＣｏＦｅ−３０Ｂ（フリー層）／Ｔａを含むフリー層２からなるＴＭＲ素子の材料が積層された後、ＴＭＲ素子１０を形成するために、ワードライン１２の上方以外のフリー層２及びトンネルバリア層３がエッチングにより除去された状態を示している。
【００２３】
なお、各部共に接続孔への配線のＣｕめっきには、例えばＴａ等からバリア膜を設け、このバリア膜をシードメタルとしてダマシン法により、Ｃｕの拡散防止装置がなされている（図２２（ｂ）参照）が、図示省略する。
【００２４】
図１９（ｂ）は、ＴＭＲ素子１０と読み出しライン１２３とがピン層２６の下地金属層（Ｔａ等）による配線２２で接続されると共に、ピン層２６の下層金属（例えばＴａ）によって、読み出しライン１２３のＣｕの上方への拡散を防ぐように形成された後に、ワードライン１２と、読み出しライン１２３が配線２２にて接続されたＴＭＲ素子１０とからなるメモリセルが、メモリセルを素子分離するために、ピン層２６上にレジストマスク３６が形成され、隣接するメモリセル間をエッチングにより分割（分離）した状態を示している。
【００２５】
しかし、この分割の際に非マスク部のピン層２６も除去されると同時に、オープンスペースである周辺回路部Ｂは反応ガスが作用し易いため、ピン層２６と共に、層間絶縁膜３５の上部３５ｂ（仮想線部分）までエッチングされてしまう。
【００２６】
図２０（ｃ）は、レジストマスクを除去後の状態を示し、図２０（ｄ）は、この上に層間絶縁膜４０及び拡散防止膜４１を積層し、これに接続孔（図示せず）を形成後にＣｕめっきにより接続孔を埋め込んで、メモリ部ＡのＴＭＲ素子１０とビット線とを接続するためのコンタクトプラグ１２ａの形成、周辺回路部Ｂの一方の下層配線３３上にビット線に接続するためのコンタクトプラグ３３ａの形成、及び周辺回路部Ｂの他方の下層配線３４上に上部配線３４ａが形成された状態を示している。
【００２７】
図２１（ｅ）は、この上に層間絶縁膜４２及び拡散防止膜４３を積層した後に、レジストマスク（図示せず）を形成してパターニングすることにより、ビット線領域の形成及び周辺回路部Ｂの上部配線３４ａ上に接続孔の形成を行い、ビット線領域及び上部配線３４上の接続孔をＣｕめっきにより埋め込み、ビット線１１の形成及び周辺回路部Ｂの上部配線３４ａ上に更にコンタクトプラグ３４ｂを形成した状態である。
【００２８】
これにより、メモリ部Ａのコンタクトプラグ１２ａ及び周辺回路部Ｂの下層配線３３に接続されたコンタクトプラグ３３ａがビット線１１に接続される。また周辺回路部Ｂの他方の下層配線３４に連続した上部配線３４ａを外部機器等に接続するための接続端子が形成される。
【００２９】
ＭＲＡＭに関する一例としては、メモリ部をＴＭＲ素子で構成すると共に、周辺回路領域に、ＴＭＲ素子を抵抗素子、フューズ素子又はコンタクトとして用いることにより、チップ面積を縮小化することが提案されている（後記の特許文献１参照）。
【００３０】
【特許文献１】特開２００２−３５９３５６号公報（第７頁第１２欄４７行目〜第８頁第１３欄３行目、及び図１）
【発明の開示】
【発明が解決しようとする課題】
【００３１】
ＭＲＡＭが効率良く動作するためには、ビット線とワード線とによって、ＴＭＲ素子１０に対して十分な合成磁場を作用させる必要がある。したがって、図２２に示すように、ワードライン１２とピン層２６の距離は小さい方がよい。そのためには下層絶縁層３５の厚みは、磁場を強くするために出来るだけ小さい方がよい。しかしながら、上記したピン層２６の下層に用いられる金属層のオーバーエッチングにより、メモリー部Ａ以外の周辺回路部Ｂのオープンスペースの下地の削れが生じるため、下層配線３３、３４のＣｕ（銅）が露出し易い。
【００３２】
このようにＣｕが露出すると、上記した下地金属層（例えばＴａ、ＰｔＭｎ等）のエッチングに通常用いられるＣｌ2（塩素）ガスでの腐食が問題となり、またその他の加工用ガスであってもＣｕの配線層がエッチングされた場合は、配線抵抗のばらつきが生じ、また、飛散したＣｕによる配線間ショートといった不良の原因になるという問題がある。従って、ピン層２６の厚みを薄くすることが出来ないため、上記した合成磁場が弱くなることを回避できない。
【００３３】
本発明は、このような事情に鑑みてなされたものであって、その目的は、周辺回路部の下層配線を保護してその信頼性を向上させることができる磁気メモリ装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００３４】
即ち、本発明は、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によって磁気メモリ素子が構成され、この磁気メモリ素子からなるメモリ部と、このメモリ部の周辺回路部とを有する磁気メモリ装置において、
前記磁化固定層及びその下地導電層を構成する金属層の少なくとも一部と同じ構成材  料によって、前記周辺回路部の下層配線が覆われている
ことを特徴とする、磁気メモリ装置（以下、本発明のメモリ装置と称することがある。）に係るものである。
【００３５】
また本発明は、磁化方向が固定された磁化固定層と、トンネルバリア層と、磁化方向の変化が可能な磁性層とが積層されてなるトンネル磁気抵抗効果素子によって磁気メモリ素子が構成され、この磁気メモリ素子からなるメモリ部と、このメモリ部の周辺回路部とを有する磁気メモリ装置の製造方法において、
前記周辺回路部に前記下層配線を形成する工程と、
前記下層配線上も含めて前記メモリ部上に、前記磁化固定層の下地導電層、前記磁化  固定層、前記トンネルバリア層及び前記磁性層の各構成材料をこの順に積層する工程と  、
前記下層配線を覆うように、前記磁化固定層及び前記下地導電層を構成する金属層の  少なくとも一部をパターニングし、かつ前記磁気メモリ素子を形成する工程と
を有することを特徴とする、磁気メモリ装置の製造方法（以下、本発明の製造方法と称する。）に係るものである。
【発明の効果】
【００３６】
本発明によれば、周辺回路部の下層配線を覆っている金属材料によって下層配線が保護されることにより、製造過程でのエッチングで下層配線が露出することを防止できる、したがって、層間絶縁膜が存在しなくても或いその膜厚が小さくても、下層配線が腐食することもなく、接触抵抗の少ない良好な配線を形成することができ、その結果、合成磁場を強められるような層構成が可能になる磁気メモリ装置を得ることができる。しかも、周辺回路部の下層配線上の上記金属材料をメモリ素子分割のエッチングと同時に、工程の追加なしに容易に形成することができる。
【発明を実施するための最良の形態】
【００３７】
上記した本発明の磁気メモリ装置及び製造方法においては、前記周辺回路部の前記下層配線に接続された上層配線（上部配線）が、前記磁気メモリ素子のビットラインに接続されて、前記磁気メモリ素子において前記ビットラインとは反対側に配置されたワードラインと前記下地導電層との間には、前記ワードラインの構成金属元素の拡散を防止する絶縁性拡散防止膜のみが存在していることが望ましく、これにより磁場を強められる点で望ましい。
【００３８】
この場合、前記ワードラインが埋め込まれた絶縁層に、前記下地導電層に接続された読み出しラインが埋め込まれ、前記絶縁層に前記周辺回路部の下層配線が埋め込まれていることが望ましい。
【００３９】
また、前記磁気メモリ素子に対する前記ビットラインの接続と、前記上層配線の形成とが、絶縁層を介して行われていてよい。
【００４０】
更に、前記下層配線、前記ワードライン及び前記読み出しラインが銅又は銅合金からなっていることが、導電性が良い点で望ましい。
【００４１】
そして、前記磁化固定層と前記磁性層との間に絶縁体層又は導電体層が挟持され、前記メモリ素子の上面及び下面に設けられた前記ビットライン及び前記ワードラインにそれぞれ電流を流すことによって誘起される磁界で前記磁性層を所定方向に磁化して情報を書き込み、この書き込み情報を前記トンネルバリア層を介してのトンネル磁気抵抗効果によって読み出すように構成することにより、好適に磁気メモリ装置を形成することができる。
【００４２】
次に、上記した本発明を実施するための最良の形態を図面参照下で具体的に説明する。
【００４３】
実施の形態１
図１は、本実施の形態のＭＲＡＭの概略断面図を示し、基板（図示せず）上に、下層、中間層及び上層からなる３層構造の層間絶縁膜（以下、単に絶縁膜と称することがある。）３１、３５、４２が、層間に拡散防止膜３２、４１を挟んで積層され、メモリ部Ａにおいて、下層の絶縁膜３１に配されたワードライン１２及び読み出しライン１２３と、拡散防止膜３２上の配線２２によって読み出しライン１２３に対して接続されたＴＭＲ素子１０とからなるメモリセルが形成されている。
【００４４】
このＴＭＲ素子１０はコンタクトプラグ１２ａを介して上方のビットライン１１に接続され、周辺回路部Ｂの一方の下層配線３３はキャップ４５を挟んでコンタクトプラグ３３ａに接続され、このコンタクトプラグ３３ａがビットライン１１に接続されている。また、周辺回路部Ｂの他方の下層配線３４は同様にキャップ４５を挟んで上部配線３４ａが形成され、更にはコンタクトプラグ３４ｂに接続され、上層の絶縁膜４２上の拡散防止膜４３に外部機器等と接続するための端子が形成されている。
【００４５】
そして、本実施の形態では、ＴＭＲ素子１０を構成するピン層２６を用いて、ＴＭＲ素子１０と読み出しライン１２３とを接続する配線２２を形成していることは従来と同様であるが、中間の絶縁膜３５を選択的に除去（省略）してＴＭＲ素子１０が拡散防止膜３２の上に接して配置されていることが異なり、更に、少なくともピン層２６の下地金属層である後述するタンタル及び白金とマンガンの合金層２６ａからなる積層構造と同じ材料が、周辺回路部Ｂの下層配線３３、３４を全幅及び全長に亘って覆うキャップ４５として形成され、この上にそれぞれのコンタクトプラグ又は上部配線が形成されていることが本実施の形態の特筆すべき特徴である。
【００４６】
なお、このＴＭＲ素子１０は、Ｔａ（タンタル）（3）／ＰｔＭｎ（白金・マンガンの合金）（30）／ＣｏＦｅ（コバルト・鉄の合金）（2.4）／Ｒｕ（ルテニウム）（0.75）／ＣｏＦｅ（コバルト・鉄の合金）（2.2）／Ａｌ2Ｏ3（酸化アルミニウム）（1.5）／ＣｏＦｅ（コバルト・鉄の合金）−３０Ｂ（4）／Ｔａ（タンタル）（5）（但し、カッコ内の数字は膜厚（単位ｎｍ）を示す。）の構造により形成されている。ここで、図１における符号２ｂはメタル電極となる最上層のＴａ、２ａはＣｏＦｅ−３０Ｂ、符号３はトンネルバリア層（Ａｌ2Ｏ3）、符号２６ｂはＣｏＦｅ／Ｒｕ／ＣｏＦｅ、２６ａはＴａ／ＰｔＭｎを示しているが、以降の説明においては、２ａと２ｂをまとめてフリー層２、２６ａと２６ｂをまとめてピン層２６とする。
【００４７】
特にＲＩＥ（リアクティブイオンエッチング）によりパターニングされる際に接続孔に埋め込まれたＣｕが露出して変質するのを防止するために、上記のように周辺回路部Ｂの下層配線３３、３４上を金属層（キャップ層）４５で覆った構造としている。
【００４８】
しかも、このキャップ層４５により銅又は銅合金（以下、Ｃｕと称する。）からなる下層配線の銅イオンを閉じ込め、特に上方への拡散を防止することができると共に、ＴＭＲ素子１０が下層配線との間に拡散防止膜３２のみを挟み、ワードライン１２に近接されていることにより、ビットライン１１とワードライン１２間の距離が小さくなるため、十分な合成磁場を作用させることができ、ＭＲＡＭの動作性を高めることができる。
【００４９】
また、メモリ部Ａにおいても、読み出しライン１２３上にピン層の下地金属（Ｔａ）が被着され、かつ、それ以外のワードライン１２上も拡散防止膜３２が覆っているため、読み出しライン１２３及びワードライン１２のＣｕが上方へ拡散することもない。なお、周辺回路部における下層配線３３、３４の全幅、全長が、拡散防止作用のあるピン層材料で覆われているので、それらの下層配線のＣｕの上方への拡散及び上部配線やコンタクトプラグからのＣｕの下方への拡散を防止できる。
【００５０】
ここで、図２２に示した従来構造において、合成磁場を強くするためには、ワードライン１２とビットライン１１との間の絶縁膜３５の膜厚を薄くし、ビットライン１１とワードライン１２との距離を小さくすることが考えられるが、両者間の絶縁膜３５を薄くすると、次の（１）及び（２）の問題が起こる。
【００５１】
（１）接続孔にコンタクトプラグ１２３ａとしてＣｕめっきを埋め込むために、接続孔の内壁面に付着させるシードメタルの表面の密着性を高めるための逆スパッタの際に、孔の径が拡幅されることを避けるだけの逆スパッタマージンがとり難い。また、逆スパッタ量を増加させると絶縁膜３５がなくなってしまう。
（２）接続孔にコンタクトプラグ１２３ａとしてＣｕめっき後に行うＣＭＰ等による表面研磨時に、層間絶縁膜３５の剥離を避けるだけの研磨マージンがとり難い。
【００５２】
しかし、本実施の形態は、上記したように、ＴＭＲ素子１０が下層配線上の拡散防止膜３２に接していることにより、従来構造における層間絶縁膜３５を省略しているために、層間絶縁膜へのＣｕめっきによる埋め込みやＣＭＰ研磨が不要となって、上記（１）及び（２）の問題も同時に解消することができる。
【００５３】
このような構造の配線は、図２に示す概略平面図のようにマトリックス状に形成されている。図２は図１の平面図であるが、各配線の関係を明示するために配線のみを実線で示したものである。そして図示の如く、ＴＭＲ素子１０は平面形状は楕円形に形成される。
【００５４】
このＭＲＡＭの製造プロセスの概略を図３〜図８により説明する。なお、以下のプロセスにおいては、例えば、接続孔にＣｕの埋めに際してはＴａ等によるバリア層が形成される。また埋め込み後はＣＭＰによる表面研磨がなされる。またレジストマスクの形成はフォトリソグラフィ技術等の工程を経て形成される。またエッチングはそれぞれ必要なエッチングガス等を用いて行われるが単にエッチングと称し、これらの処理がなされることを前提とし、各プロセスにおける説明は省略することがある。
【００５５】
まず、図３（ａ）に示すように、例えばＣＭＯＳ技術を用いて形成されたＴｒ、配線層を形成した基板（図示せず）上のメモリ部Ａに、例えば、シリコン酸化膜からなる層間絶縁膜３１内にＣｕを埋め込んで４００ｎｍ厚のワードライン１２及び読み出しライン１２３を形成し、周辺回路部Ｂにも同様にその下層配線３３、３４を形成後に、更に、拡散防止膜３２となるシリコン窒化膜をＣＶＤ法により３０ｎｍ厚に堆積し、ＴＭＲ素子に接続する配線等との接続孔２７を形成する。
【００５６】
次に図３（ｂ）に示すように、Ｔａ／ＰｔＭｎ／ＣｏＦｅ／Ｒｕ／ＣｏＦｅからなるピン層２６、Ａｌ2Ｏ3からなるトンネルバリア層３、ＣｏＦｅ−３０Ｂ／Ｔａからなるフリー層２で構成する磁性体層１０Ａを積層する。
【００５７】
次に図３（ｃ）に示すように、磁性体層１０Ａの上に磁性体層１０Ａを加工の際に必要となるマスク層４６を積層する。このマスク層としては、例えば６５ｎｍ厚のシリコン窒化膜４６ａ／２５０ｎｍ厚のシリコン酸化膜４６ｂ（以下、４６ａ、４６ｂをまとめて４６とする。）をＣＶＤ法により堆積し、この上にこれをパターニングするためのレジストマスク４９を形成する。
【００５８】
次に図４（ｄ）に示すように、レジストマスク４９によるマスク層４６のエッチングをドライエッチングにより行い、次に図４（ｅ）に示すように、マスク層４６をマスクに用い、トンネルバリア層３上のフリー層２（ＣｏＦｅ−３０Ｂ／Ｔａ）のドライエッチングを行う。このエッチングによりマスク層４６は薄膜化する。
【００５９】
次に図４（ｆ）に示すように、メモリ部Ａ及び周辺回路部Ｂ上に再度マスク層４７を形成する。このマスク層４７としては、例えば６５ｎｍ厚のシリコン窒化膜４７ａ／２５０ｎｍ厚のシリコン酸化膜４７ｂ（以下、４７ａ、４７ｂをまとめて４７とする。）の構造で形成する。
【００６０】
次に図５（ｇ）に示すように、マスク層４７をマスクにしてトンネルバリア層３及びピン層２６のエッチングをドライエッチングにて行う。
【００６１】
これにより、メモリ部Ａにおいては、薄膜化したマスク４６下に、ワードライン１２上に拡散防止膜３２を挟んで、ピン層２６／トンネルバリア層３／フリー層２からなるＴＭＲ素子１０が形成され、ピン層２６からなる配線２２によって読み出しライン１２３とＴＭＲ素子とが接続された一対のメモリセルが、隣接するメモリセルと分離された状態に形成される。これにより読み出しライン１２３の上面がピン層２６の下地金属層（Ｔａ）で被覆され、Ｃｕの上方への拡散が防止される。そして、このメモリセルの分離時に、周辺回路部Ｂの下層配線３３、３４上を覆う後述するキャップ４５を形成できるので、このキャップ４５を工程の追加なしに容易に形成することができる。
【００６２】
次に図５（ｈ）に示すように、周辺回路部Ｂのマスク層４７のみを除去し、この領域の下層配線３３、３４上のトンネルバリア層３とピン層２６の上層金属（ＣｏＦｅ／Ｒｕ／ＣｏＦｅ）をドライエッチングでエッチングし、ピン層２６の下地金属層Ｔａとこの上の金属層（ＰｔＭｎ）のみが残る状態にする。これにより、下層配線３３、３４の上面からＣｕの上方への拡散を防ぐと共に、導電性のキャップ４５で被覆される。なお、このエッチングによりマスク層４７は薄膜化する。
【００６３】
次に図５（ｉ）に示すように、マスク層４７を含む上面に層間絶縁膜３５を形成した後、ＣＭＰにより層間絶縁膜３５を平坦化し、次に図６（ｊ）に示すように、レジストマスク４８を形成してエッチングすることにより、メモリ部ＡのＴＭＲ素子１０及び周辺回路部Ｂの下層配線３３、３４との接続孔２８を形成する。
【００６４】
次に図６（ｋ）に示すように、接続孔２８にめっきによりＣｕを埋め込み、メモリ部Ａのコンタクトプラグ１２ａを形成し、かつ周辺回路部Ｂの下層配線３３とビッド線とを接続するためのコンタクトプラグ３３ａと、周辺回路部Ｂの他方の下層配線３４上に上部配線３４ａを形成して、埋め込んだＣｕをＣＭＰにより研磨した後に、図６（ｌ）に示すように、この上に拡散防止膜４１を堆積する。これにより、周辺回路部Ｂの下層配線３３、３４も導電性の下地金属層（Ｔａ／ＰｔＭｎ）を介して上部へ接続されるために、接触抵抗を小さくして上部へ取り出すことができ、しかも下地金属層によってＣｕの上下方向への拡散が防止される。
【００６５】
次に図７（ｍ）に示すように、この上に層間絶縁膜４２及び拡散防止膜４３を形成後に、図７（ｎ）に示すように、レジストマスク５１を形成してエッチングすることにより、ビット線領域３９の形成及び周辺回路部Ｂの下層配線３４に連続した上部配線３４ａとの接続孔２９を形成する。更に不図示のマスクにより、ビット線に接続するためにコンタクトプラグ１２ａ、３３ａ上を開口する。
【００６６】
次に図８（ｏ）に示すように、ビット線１１の形成及び接続孔２９の埋め込みをＣｕめっきにて行うことにより、メモリ部Ａのコンタクトプラグ１２ａ及び周辺回路部Ｂの下層配線３３に接続されたコンタクトプラグ３３ａがビット線１１に接続される。また、周辺回路部Ｂの他方の下層配線３４に連続した上部配線３４ａを外部機器等に接続するための外部端子が形成され、図１と同様のＭＲＡＭを形成できる。
【００６７】
上記したプロセスでＭＲＡＭを形成することにより、下層配線３３、３４の上面がピン層２６の下地金属層（Ｔａ／ＰｔＭｎ）４５で覆われるため、下層配線（Ｃｕ）のエッチングを防ぎ、Ｃｕが露出しないようにすることができると共に、ワードライン１２とＴＭＲ素子１０との間に拡散防止膜３２のみが存在するので、ビット線１１とワード線１２との距離が小さくなり、十分な合成磁界の作用が可能になり、ＴＭＲ素子１０への下書き込みを良好に行える。
【００６８】
図９に本実施の形態の変形例を示す。メモリ部ＡのＴＭＲ素子１０と読み出しライン１２３とを接続する配線２２及び周辺回路部Ｂの下層配線３３、３４上のキャップ４５の形成は、この変形例のプロセスによって形成してもよい。
【００６９】
即ち、図９（ａ）は既述した図５（ｇ）と同じ状態であり、マスク層４７をマスクとしてエッチングすることにより、マスク間に露出したトンネルバリア層３及びピン層２６の露出部が除去された状態である。
【００７０】
次に図９（ｂ）に示すように、前工程で残存していたマスク４６を含むマスク４７を除去後に、ＴＭＲ素子１０上のみに例えばＳｉＮ／ＳｉＯからなるマスク層５０を形成し、このマスク層５０をマスクとしてエッチングする。
【００７１】
これにより、図９（ｃ）に示すように、上記のマスク層５０を除去して、周辺回路部Ｂのみならず、メモリ部Ａにおいてもトンネルバリア層３及びピン層２６の上層金属（ＣｏＦｅ／Ｒｕ／ＣｏＦｅ）２６ｂを除去し、ピン層２６のＴａ／ＰｔＭｎからなる下層金属層２６ａで、ＴＭＲ素子１０と読み出しライン１２３とを接続する配線２２及び周辺回路部Ｂの下層配線３３、３４のキャップ４５を形成することができる。
【００７２】
そして、これによっても上記と同様に、配線のＣｕの拡散防止及びワードライン１２とビット線１１との間の距離が小さくされ、十分な合成磁界が作用することにより、ＴＭＲ素子１０への書き込みを良好に行える。
【００７３】
また、図１０は、他の変形例を示す。これによって周辺回路部Ｂの下層配線３３、３４のキャップ４５を形成してもよい。
【００７４】
即ち、図１０（ａ）は、上記と同様に、記述した図５（ｇ）と同じ状態を示す。そして、前工程で残存していたマスク４６を含むマスク４７を除去後、図１０（ｂ）に示すようにこの上に層間絶縁膜３５及び拡散防止膜４１を形成し、その上にレジストマスク４８を形成してマスクパターンにエッチングする。
【００７５】
これにより、図１０（ｂ）に示すように、層間膜３５及び拡散防止膜４１がレジストマスク４８のパターンに開口され、ＴＭＲ素子１０上及び周辺回路部Ｂの下層配線３３、３４上に接続孔２８が形成されるが、最初のエッチングにより接続孔２８下の層間絶縁膜３５までが除去され、メモリ部ＡはＴＭＲ素子１０の表面が露出し、周辺回路部Ｂは下層配線３３、３４上のトンネルバリア層３の上部が露出状態になる（図示せず）。
【００７６】
次に、トンネルバリア層３及びピン層の上層（ＣｏＦｅ／Ｒｕ／ＣｏＦｅ）２６ｂのみをエッチング可能なエッチングガスを用いて再度エッチングすることにより、図１０（ｂ）のように周辺回路部Ｂの接続孔２８の周辺には、ピン層２６の下層金属（Ｔａ／ＰｔＭｎ）２６ａのみからなるキャップ４５が形成され、層間膜３５にはトンネルバリア層３及びピン層２６の上層金属２６ｂが残存する。
【００７７】
この場合、メモリ部Ａ又は周辺回路部Ｂの接続孔２８のいずれかをマスク等によって覆い、最初から異なるエッチングガスを用いて、別々にエッチングしてもよい。
【００７８】
次に図１０（ｃ）に示すように、接続孔にめっきでＣｕを埋め込むことにより、メモリ部Ａのコンタクトプラグ１２ａ、及び周辺回路部Ｂの下層配線３３上にコンタクトプラグ３３ａを形成し、周辺回路の他方の下層配線３４上に上部配線３４ａを形成する。
【００７９】
この場合も、上記と同様に、各下層配線上がキャップ４５で覆われるため、配線のＣｕの拡散を防止できると同時に、ワードライン１２とビット線１１間の距離が小さくなり、十分な合成磁界が作用することにより、ＴＭＲ素子１０への書き込みを良好に行える。
【００８０】
本実施の形態によれば、ピン層２６及びその下地金属層を構成するＴａ／ＰｔＭｎからなる金属層２６ａの少なくとも１部と同じ構成材料のキャップ４５によって、周辺回路部Ｂの下層配線３３、３４の上面が覆われているので、メモリセル分割のためのエッチングの際に、下層配線を覆っているキャップ４５によって下層配線３３、３４が保護されることにより、下層配線３３、３４の露出を防止できる。したがって、層間絶縁膜３５が存在しなくても、下層配線３３、３４が塩素ガス等によって腐食することもなく、接触抵抗が少なく、Ｃｕの上方への拡散を防止して良好な配線を形成することができる。
【００８１】
更に、ワードライン１２とビットライン１１との間の距離を小さくできることにより、合成磁場を強くしてＴＭＲ素子１０への書き込みが良くなるような層構成の磁気メモリ装置が得られ、しかも、周辺回路部の下層配線上の上記金属層材料は、メモリ素子の分割と同時にエッチングで形成できるので、工程の追加なしに容易に形成することができる。更に、層間絶縁膜３１上の拡散防止膜３２に接してＴＭＲ素子１０が形成されるため、層間絶縁膜が薄い場合の逆スパッタマージンや研磨マージンの問題も解消できる。
【００８２】
実施の形態２
図１１及び図１２は、本実施の形態によるＭＲＡＭの構造及びその概略の形成プロセスを示す概略断面図である。
【００８３】
本実施の形態が上記した実施の形態１と異な点は、従来例の如き構成において、ＴＭＲ素子１０と下層の層間絶縁膜３１上の拡散防止膜３２との間に層間絶縁膜３５ａを薄く形成して、上述した合成磁場が作用し易くしていると共に、この層間絶縁膜３５ａに、上述したダマシン構造と同様に銅層１２３ａ、３３ａ、３４ａが埋め込まれ、読み出しライン１２３、及び下層配線３３、３４の一部をなしていることである。
【００８４】
即ち、図１１（ａ）は、メモリ部Ａにおけるメモリセル分割時に、周辺回路部Ｂの上部がオーバーエッチングされる前の状態（但し、ＴＭＲ素子１０においてはトンネルバリア膜３は既にフリー層と同一パターンに加工されている。）である。
【００８５】
次に図１１（ｂ）に示すように、レジストマスク５１を用いてエッチングすることにより、オープンスペースの周辺回路部Ｂにおいては、ＴＭＲ素子１０のメモリセル分割と同時に下層配線３３、３４上を覆うピン層材料２６を容易に形成することができるが、メモリ部Ａよりもエッチングが進行し、レジストマスク５１で覆われていない領域は拡散防止膜３２のみならず、層間絶縁膜３１の上部までエッチングされ易い。
【００８６】
しかし、図１１（ｂ）に示したエッチング時には、周辺回路部の下層配線３３、３４（３３ａ、３４ａ）上がマスク５１、更にはピン層材料２６によって覆われて保護されているため、下層配線が露出することがない。これによって、実施の形態１と同様に、下層配線の腐食及び配線抵抗の増大を防止することができる。しかも、図１１（ｃ）に示すようにレジストマスクの除去後は、周辺回路部Ｂの下層配線３３、３４の上部では、下層配線３３、３４の側面が層間膜３１、拡散防止膜３２及び層間膜３５ａで被覆され、上部はピン層材料２６からなるマスク４５が被覆した状態となるため、Ｃｕの上方への拡散を防止できる。
【００８７】
また、層間膜３５ａの存在により、メモリセル間の分割エッチング時にメモリ部Ａにおいては、この下層の拡散防止膜３２が保護されて損傷されないため、ワードライン１２及び読み出しライン１２３のＣｕイオンの浸み出しを防ぎ、メモリセル間のショートを防止できると共に、周辺回路部における下層の層間膜３１のエッチング量を少なくして表面を比較的平坦化することもできる。
【００８８】
これ以後は図２０（ｄ）及び図２１に示した従来例と同様のプロセスを施す。即ちこの上に層間絶縁膜４０及び拡散防止膜４１を積層し、これに接続孔（図示せず）を形成後に、図１２（ｄ）に示すように、Ｃｕめっきによって、メモリ部ＡのＴＭＲ素子１０上にビット線に接続するためのコンタクトプラグ１２ａ、及び周辺回路部Ｂの一方の下層配線３３（３３ａ）上にビット線に接続するためのコンタクトプラグ３３ｂを形成し、他方の下層配線３４（３４ａ）上に上部配線３４ｂを形成する。
【００８９】
次に図１２（ｅ）に示すように、この上に層間絶縁膜４２及び拡散防止膜４３を積層した後に、レジストマスク（図示せず）を形成し、これをパターニングすることにより、ビット線領域の形成及び周辺回路部Ｂの上部配線３４ｂ上に接続孔の形成を行い、ビット線領域及び上部配線３４ｂ上の接続孔にＣｕめっきにて埋め込むことにより、ビット線１１の形成及び周辺回路部Ｂの上部配線３４ｂ上にコンタクトプラグ３４ｃを形成する。
【００９０】
これにより、メモリ部Ａのコンタクトプラグ１２ａ及び周辺回路部Ｂの下層配線３３（３３ａ）に接続されたコンタクトプラグ３３ｂがビット線１１に接続され、また、周辺回路部Ｂの上部配線３４ｂに接続したコンタクトプラグ３４ｃが外部機器等との接続端子をなす、ＭＲＡＭを形成することができる。
【００９１】
本実施の形態によれば、実施の形態１と同様に、ピン層２６の下地金属層の少なくとも一部を構成するＴａ／ＰｔＭｎからなる金属層２６ａで形成したキャップ４５により、周辺回路部Ｂの下層配線の一部となっている３３ａ、３４ａが覆われているので、層間絶縁膜がオーバーエッチングされても、下層配線を覆っているキャップ４５（マスク）によって下層配線３３ａ、３４ａが保護されることにより、下層配線３３ａ、３４ａの露出を防止できる。また周辺回路部Ｂの下層配線上を覆う上記金属層材料を工程の追加なしに容易に形成することもできる。これにより、下層配線３３ａ、３４ａが塩素ガス等によって腐食することもなく、接触抵抗が小さく、またＣｕの上方への拡散を防げる。
【００９２】
しかも、層間絶縁膜３５ａが存在していても、これは薄いので上述した合成磁場は作用し易い。
【００９３】
更に、ピン層２６下に層間膜３５ａが存在することにより、メモリセル間の分割エッチング時に、メモリ部においては拡散防止膜３２を保護することができる。なお、周辺回路部Ｂにおける下層配線３３（３３ａ）、３４（３４ａ）の全幅、全長が、拡散防止作用のあるピン層材料で覆われているので、それらの下層配線のＣｕの上方への拡散及びコンタクトプラグ又は上部配線からのＣｕの下方への拡散を防止できる。
【００９４】
上記した各実施の形態は、本発明の技術的思想に基づいて種々に変形することができる。
【００９５】
例えば、上述の実施の形態１において、素子分離後の図５（ｇ）の状態でピン層２６上にトンネルバリア膜３が存在しているが、それ以前の工程でトンネルバリア膜３をフリー層２と同一パターンに形成しておいてもよい。これにより、周辺回路部の下層配線上にはトンネルバリア膜が存在しないことになるから、その後の図５（ｈ）の工程が不要になる。
【００９６】
また、図１１（ｃ）の工程でピン層２６（更にはＰｔＭｎ層）をエッチングで除去してＴａのみを下層配線３３ａ、３４ａ上に残せば、図１１（ｃ）の工程において下層配線３３ａとこの上に接続するコンタクトプラグ３３ｂ及び下層配線、３４ａとこの上に接続する上部配線３４ｂとの接触抵抗を小さくすることができる。
【００９７】
また、ピン層２６、トンネルバリア層３及びフリー層２の構成材料や膜厚も、各実施の形態と同等な機能を有するものであれば適宜に実施することができる。
【００９８】
また、各マスク層の材料及び膜厚や拡散防止膜の材料や膜厚等も適宜であってもよく、ＭＲＡＭの形成プロセスも実施の形態に限定するものではない。
【００９９】
また、本発明はＭＲＡＭに好適であるが、磁化可能な磁性層を有するメモリ素子からなる他の磁気メモリ装置にも適用可能であり、また本発明のＭＲＡＭは磁気方向を固定してＲＯＭ的に使用することもできる。
【図面の簡単な説明】
【０１００】
【図１】本発明の実施の形態１によるＭＲＡＭを示す概略断面図である。
【図２】同、ＭＲＡＭの概略平面図である。
【図３】同、ＭＲＡＭの製造プロセスを示す概略断面図である。
【図４】同、ＭＲＡＭの製造プロセスを示す概略断面図である。
【図５】同、ＭＲＡＭの製造プロセスを示す概略断面図である。
【図６】同、ＭＲＡＭの製造プロセスを示す概略断面図である。
【図７】同、ＭＲＡＭの製造プロセスを示す概略断面図である。
【図８】同、ＭＲＡＭの製造プロセスを示す概略断面図である。
【図９】同、ＭＲＡＭの変形例の製造プロセスを示す概略断面図である。
【図１０】同、ＭＲＡＭの他の変形例の製造プロセスを示す概略断面図である。
【図１１】同、実施の形態２によるＭＲＡＭの製造プロセスを示す概略断面図である。
【図１２】同、ＭＲＡＭの製造プロセスを示す概略断面図である。
【図１３】ＭＲＡＭのＴＭＲ素子の概略斜視図である。
【図１４】ＭＲＡＭのメモリセル部の一部の概略斜視図である。
【図１５】ＭＲＡＭのメモリセルの概略断面図である。
【図１６】ＭＲＡＭの等価回路図である。
【図１７】ＭＲＡＭの書き込み時の磁界応答特性図である。
【図１８】ＭＲＡＭの読み出し動作原理図である。
【図１９】従来例によるＭＲＡＭの製造プロセスを示す概略断面図である。
【図２０】同、ＭＲＡＭの製造プロセスを示す概略断面図である。
【図２１】同、ＭＲＡＭの製造プロセスを示す概略断面図である。
【図２２】同、ＭＲＡＭの他の一形態の製造過程を示す概略断面図である。
【符号の説明】
【０１０１】
１…トップコート層、２…記憶層（フリー層）、３…トンネルバリア層、
４…第１の磁化固定層、５…反強磁性結合層、６…第２の磁化固定層、
７…反強磁性体層、８…下地層、９…支持基板、１０…ＴＭＲ素子、１０Ａ…磁性体層、１１…ビット線、１２…書き込み用ワード線、１２ａ…コンタクト線、
１３…シリコン基板、１４…ウェル領域、１５…ゲート絶縁膜、１６…ゲート電極、
１７…ソース領域、１８…ドレイン領域、
１９…読み出し用電界効果トランジスタ（選択用トランジスタ）、２０…ソース電極、
２１…センスライン、２２…配線、２４…ワード線電流駆動回路、
２５…ビット線電流駆動回路、２６…磁化固定層（ピン層）、
２７、２８、２９…接続孔、３０…バリア膜、３１、３５、４０、４２…層間絶縁膜、
３２、４１、４３…拡散防止膜、３３、３４…下層配線、
３６、４８、５１…レジストマスク、３７…分離溝、３９…ビット線形成領域、
４５…キャップ、４６、４７、４９、５０…マスク層、１２３…読み出しライン、
Ａ…メモリ部、Ｂ…周辺回路部、Ｔ…厚さ、Ｌ…間隔、Ｗ…幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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