(57)【要約】【課題】  アナログ回路の特性を実現し、外部ノイズを抑制し、且つレイアウト設計期間を短縮化する。【解決手段】  レイアウト設計装置は、素子特性情報１、回路接続情報２、プロセス情報３、レイアウト情報４、アナログコア及び機能ブロック分割手段５、フロアプランによる最適化手段６、機能ブロックの合成手段７、アナログコアの配置手段８、信号配線の配線手段９、電源配線の配線手段１０、及びレイアウトデータ１１を有する。【選択図】  図１
2005182572.tif 000002
【特許請求の範囲】
【請求項１】
回路接続情報を参照して、半導体集積回路のアナログ部をアナログコアに分割し、更に、アナログコア用として複数の機能ブロックを選択するアナログコア及び機能ブロック分割手段と、
素子特性情報、プロセス情報、及びレイアウト情報を参照し、前記アナログコア及び機能ブロック分割手段の情報に基づいて、前記アナログコア内に前記複数の
機能ブロックを配置し、外部ノイズの低減、及び前記アナログコア内に設けられたアナログ回路の特性を実現するように信号配線、シールド配線、及び電源配線を配置するフロアプラン最適化手段と、
素子要求性能に応じて素子を前記機能ブロック内に配置し、信号配線、シールド配線、及び電源配線を配置する機能ブロック合成手段と、
前記半導体集積回路に前記アナログコアを配置するアナログコア配置手段と、
前記半導体集積回路に信号配線及びシールド配線を配置する信号配線配置手段と、
前記半導体集積回路に電源配線を配置する電源配線配置手段と、
を具備することを特徴とする半導体集積回路装置のレイアウト設計装置。
【請求項２】
前記信号配線配置手段は、前記半導体集積回路の端子、前記アナログコア、及び前記アナログコア間を接続するシールド配線と、前記半導体集積回路の端子、前記アナログコア、前記アナログコア間、及び前記アナログコアとデジタル部を接続する信号配線を配置し、前記電源配線配置手段は、前記半導体集積回路の端子、前記アナログコア、及び前記アナログコア間を接続する電源配線を配置する
ことを特徴とする請求項１に記載の半導体集積回路装置のレイアウト設計装置。
【請求項３】
前記フロアプラン最適化手段は、前記デジタル部で発生するデジタルノイズ発生源と前記アナログコアの距離を、前記アナログコア内に設けられたアナログ回路の特性に応じてそれぞれ変えて配置する配置手段を有することを特徴とする請求項２に記載の半導体集積回路装置のレイアウト設計装置。
【請求項４】
回路接続情報を参照して、半導体集積回路のアナログ部をアナログコアに分割し、更に、アナログコア用として複数の機能ブロックを選択するアナログコア及び機能ブロック分割手段と、素子特性情報、プロセス情報、及びレイアウト情報を参照し、前記アナログコア及び機能ブロック分割手段の情報に基づいて、前記アナログコア内に前記複数の機能ブロックを配置し、外部ノイズの低減、及び前記アナログ回路内に設けられたアナログ回路の特性を実現するように信号配線、シールド配線、及び電源配線を配置するフロアプラン最適化手段と、素子要求性能に応じて素子を前記機能ブロック内に配置し、信号配線、シールド配線、及び電源配線を配置する機能ブロック合成手段と、前記半導体集積回路に前記アナログコアを配置するアナログコア配置手段と、前記半導体集積回路に信号配線及びシールド配線を配置する信号配線配置手段と、前記半導体集積回路に電源配線を配置する電源配線配置手段とを有する半導体集積回路装置のレイアウト設計装置を用いたレイアウト設計方法であって、
前記アナログコアに複数の前記機能ブロックを配置するステップと、
前記機能ブロック間及び前記機能ブロックの入出力を接続する信号配線と、前記機能ブロックを外部からシールドするシールド配線を配置するステップと、
前記信号配線及び前記シールド配線の配線長、カップリング容量、クロストーク、及び前記シールド配線の有無の可否判断を行ない、許容できない場合には前記信号配線及び前記シールド配線を修正配置するステップと、
前記機能ブロック間及び前記機能ブロックの外部接続用として電源配線を配置するステップと、
ノイズ対策、インピーダンス、及び使用配線層の選定の可否判断を行ない、許容できない場合には、前記電源配線を修正配置するステップと、
前記アナログコアの面積縮小化の判断を行ない、面積縮小化できない場合にはアナログコアに複数の機能ブロックを配置するステップに戻り、面積縮小化ができる場合には面積縮小化を実行するステップと、
前記機能ブロックに素子を配置し、素子の方向性及びペアー性の可否判断を行ない、許容できない場合には、素子を修正配置するステップと、
前記機能ブロック内に前記信号線及びシールド配線の配置を行なうステップと、
前記機能ブロック内に前記電源配線の配置を行なうステップと、
前記半導体集積回路に前記アナログコアを配置するステップと、
前記半導体集積回路内、前記アナログコア周辺、及び前記アナログコア間に、前記信号配線及びシールド配線を配置するステップと、
前記半導体集積回路内、前記アナログコア周辺、及び前記アナログコア間に、前記電源配線を配置するステップと、
を具備することを特徴とする半導体集積回路装置のレイアウト設計装置を用いたレイアウト設計方法。
【請求項５】
役割の異なる前記アナログコアを複数有し、複数のレイアウト設計者が前記アナログコアごとに、前記機能ブロックを配置するステップから前記電源配線の配置を行なうステップまでのステップを担当することを特徴とする請求項４に記載の半導体集積回路装置のレイアウト設計装置を用いたレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト設計に係り、特にアナログ回路のレイアウト設計に使用される半導体集積回路のレイアウト設計方法及びレイアウト設計装置に関する。
【背景技術】
【０００２】
最近、アナログ集積回路及びアナログ回路を搭載したアナログ・デジタル混在ＬＳＩが種々の分野に用いられている。このアナログ集積回路及びアナログ回路を搭載したアナログ・デジタル混在ＬＳＩのレイアウト設計方法としては、図９に示すものが知られている（例えば、特許文献１参照。）。図９は、半導体集積回路のレイアウト設計をするための動作フローチャートである。
【０００３】
図９に示すように、この特許文献１に開示された半導体集積回路のレイアウト設計をするための動作フローチャートでは、回路設計作業の結果、作成されたブロック毎の回路の素子結線データ、及び設計基準に基づいて、まず、各ブロックの形状案としてブロックの縦横比を変えた複数のレイアウトデータを生成する。なお、このレイアウトデータには、外部配線は含まず、ブロック内のセルの配置、電源配線及び接地配線が含まれている（ステップＳ１０１）。
【０００４】
続いて、半導体集積回路の端子より内側に、半導体集積回路のｃｈｉｐサイズが最小となるように各形状案から1つの形状を選択して、それぞれのブロックをｃｈｉｐ上に配置するフロアプランを行なう。ここで、ブロックの相対位置とブロックの形状を決定する。（ステップＳ１０２）。そして、このブロックの形状とそれらの相対位置を基にして、外部配線の配線経路入力を決定する。ここでは、ｃｈｉｐ性能を確保するために、迂回を許されない外部配線に対してどのブロック内の外部配線領域を通過するのかを決定する（ステップＳ１０３）。
【０００５】
次に、ブロック内のレイアウトデータを各ブロックに割り当てられた外部配線を含んで生成し直す。この結果、ブロックの形状が変化するのでｃｈｉｐ上でのブロックの外部端子位置を再度微調整する（ステップＳ１０４）。続いて、各ブロック間の外部端子間を単一の配線で配線する（ステップＳ１０５）。
【特許文献１】特開平５−２５９２８０号公報（頁６、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した半導体集積回路のレイアウト設計方法では、最近のアナログ集積回路及びアナログ回路を搭載したアナログ・デジタル混在ＬＳＩが大規模化し、あわせてアナログ回路の特性要求が厳しくなるにつれて、レイアウト設計の修正作業が繰り返され、且つレイアウト作業が長時間かかるので、アナログ集積回路及びアナログ回路を搭載したアナログ・デジタル混在ＬＳＩのレイアウト設計期間が長期間になるという問題点がある。
【０００７】
更に、アナログ・デジタル混在ＬＳＩの場合、デジタル回路から発生したデジタルノイズからアナログ回路を保護しにくいという問題点がある。
【０００８】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、アナログコアに複数の機能ブロックを配置し、アナログコア内に設けられたアナログ回路の特性及び外部からのノイズ等を考慮して、各機能ブロック間及びその周辺に信号配線、シールド配線及び電源配線を設けてアナログ回路の特性を実現し、外部ノイズを抑制し、且つレイアウト設計期間を短縮化した半導体集積回路のレイアウト設計方法及びレイアウト設計装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様の半導体集積回路のレイアウト設計装置は、回路接続情報を参照して、半導体集積回路のアナログ部をアナログコアに分割し、更に、アナログコア用として複数の機能ブロックを選択するアナログコア及び機能ブロック分割手段と、素子特性情報、プロセス情報、及びレイアウト情報を参照し、前記アナログコア及び機能ブロック分割手段の情報に基づいて、前記アナログコア内に前記複数の機能ブロックを配置し、外部ノイズの低減、及び前記アナログコア内に設けられたアナログ回路の特性を実現するように信号配線、シールド配線、及び電源配線を配置するフロアプラン最適化手段と、素子要求性能に応じて素子を前記機能ブロック内に配置し、信号配線、シールド配線、及び電源配線を配置する機能ブロック合成手段と、前記半導体集積回路に前記アナログコアを配置するアナログコア配置手段と、前記半導体集積回路に信号配線及びシールド配線を配置する信号配線配置手段と、前記半導体集積回路に電源配線を配置する電源配線配置手段とを具備することを特徴とする。
【００１０】
更に、上記目的を達成するために、本発明の一態様の半導体集積回路のレイアウト設計装置を用いたレイアウト設計方法は、回路接続情報を参照して、半導体集積回路のアナログ部をアナログコアに分割し、更に、アナログコア用として複数の機能ブロックを選択するアナログコア及び機能ブロック分割手段と、素子特性情報、プロセス情報、及びレイアウト情報を参照し、前記アナログコア及び機能ブロック分割手段の情報に基づいて、前記アナログコア内に前記複数の機能ブロックを配置し、外部ノイズの低減、及び前記アナログ回路内に設けられたアナログ回路の特性を実現するように信号配線、シールド配線、及び電源配線を配置するフロアプラン最適化手段と、素子要求性能に応じて素子を前記機能ブロック内に配置し、信号配線、シールド配線、及び電源配線を配置する機能ブロック合成手段と、前記半導体集積回路に前記アナログコアを配置するアナログコア配置手段と、前記半導体集積回路に信号配線及びシールド配線を配置する信号配線配置手段と、前記半導体集積回路に電源配線を配置する電源配線配置手段とを有する半導体集積回路装置のレイアウト設計装置を用いたレイアウト設計方法であって、前記アナログコアに複数の前記機能ブロックを配置するステップと、前記機能ブロック間及び前記機能ブロックの入出力を接続する信号配線と、前記機能ブロックを外部からシールドするシールド配線を配置するステップと、前記信号配線及び前記シールド配線の配線長、カップリング容量、クロストーク、及び前記シールド配線の有無の可否判断を行ない、許容できない場合には前記信号配線及び前記シールド配線を修正配置するステップと、前記機能ブロック間及び前記機能ブロックの外部接続用として電源配線を配置するステップと、ノイズ対策、インピーダンス、及び使用配線層の選定の可否判断を行ない、許容できない場合には、前記電源配線を修正配置するステップと、前記アナログコアの面積縮小化の判断を行ない、面積縮小化できない場合にはアナログコアに複数の機能ブロックを配置するステップに戻り、面積縮小化ができる場合には面積縮小化を実行するステップと、前記機能ブロックに素子を配置し、素子の方向性及びペアー性の可否判断を行ない、許容できない場合には、素子を修正配置するステップと、前記機能ブロック内に前記信号線及びシールド配線の配置を行なう
ステップと、前記機能ブロック内に前記電源配線の配置を行なうステップと、前記半導体集積回路に前記アナログコアを配置するステップと、前記半導体集積回路内、前記アナログコア周辺、及び前記アナログコア間に、前記信号配線及びシールド配線を配置するステップと、前記半導体集積回路内、前記アナログコア周辺、及び前記アナログコア間に、前記電源配線を配置するステップとを具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、アナログコアに複数の機能ブロックを配置し、アナログコア内に設けられたアナログ回路の特性及び外部からのノイズ等を考慮して、信号配線、シールド配線及び電源配線を設けてアナログ回路の特性を実現し、外部ノイズを抑制し、且つレイアウト設計期間を短縮化した半導体集積回路のレイアウト設計方法及びレイアウト設計装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
まず、本発明の実施例１に係る半導体集積回路のレイアウト設計方法に用いられるレイアウト設計装置について、図面を参照して説明する。図１は、半導体集積回路のレイアウト設計装置を示すブロック図である。
【００１４】
図１に示すように、レイアウト設計装置は、素子特性情報１、回路接続情報２、プロセス情報３、レイアウト情報４、アナログコア及び機能ブロック分割手段５、フロアプランによる最適化手段６、機能ブロックの合成手段７、アナログコアの配置手段８、信号配線の配線手段９、電源配線の配線手段１０、及びレイアウトデータ１１を有する。
【００１５】
素子特性情報１は、ＭＯＳＦＥＴ、ＮＰＮトランジスタ等のトランジスタと、拡散抵抗、ポリシリコン抵抗、及び金属薄膜抵抗等の抵抗と、ＭＯＳキャパシタ、ＭＩＭキャパシタ等のキャパシタなどの各種素子の詳細なタイプ、絶対精度、相対精度、温度特性等を含み、各種素子に関する特性情報をファイルとして格納している。
【００１６】
回路接続情報２は、半導体集積回路の回路に関する接続情報をファイルとして格納している。プロセス情報３は、プロセス名称、使用可能な素子、各拡散層毎の層抵抗値、単位面積当りの容量値、配線層数等のプロセスに関する情報をファイルとして格納している。レイアウト情報４は、素子を配置するための配置情報、素子をレイアウトする際の配線マージン等を含む設計基準、入出力端子などのレイアウトに関する情報等をファイルとして格納している。
【００１７】
アナログコア及び機能ブロック分割手段５は、回路接続情報２を参照して、半導体集積回路のアナログ部を複数のアナログコアに分割し、更に、アナログコア用として複数の機能ブロックを選択する。フロアプランによる最適化手段６は、素子特性情報１、プロセス情報３、及びレイアウト情報４を参照し、アナログコア及び機能ブロック分割手段５の情報に基づいて、アナログコア内に複数の機能ブロックを配置し、アナログコア内に設けられたアナログ回路の特性及び外部ノイズ等を考慮して信号配線、シールド配線、及び電源配線を最適配置する。
【００１８】
機能ブロックの合成手段７は、素子に要求される性能を考慮して素子を機能ブロック内に最適配置し、その後、信号配線、シールド配線、及び電源配線を最適配置する。アナログコアの配置手段８は、アナログコアの機能、隣接する他のアナログコア、及びデジタル回路を有するデジタル部からの各種信号等を考慮して、半導体集積回路にアナログコアを配置する。
【００１９】
信号配線の配線手段９は、半導体集積回路の端子、アナログコア、デジタル部等を接続する信号配線、及びアナログコアをシールドするためのシールド配線を配置する。電源配線の配線手段１０は、半導体集積回路の端子、アナログコア、デジタル部等を接続する電源配線を配置する。レイアウトデータ１１は、レイアウト設計データをファイルとして格納する。
【００２０】
次に、半導体集積回路のレイアウト設計方法について説明する。図２は、半導体集積回路のレイアウト設計をするための動作フローチャート、図３は、アナログコア内の機能ブロックの配置を示す図、図４はアナログコア内の信号線及びシールド配線の配置を示す図、図５はアナログコア内の電源線の配置を示す図、図６は機能ブロックのレイアウトを示す図である。
【００２１】
図２に示すように、半導体集積回路のレイアウト設計をするための動作フローチャートでは、図１で説明したレイアウト設計装置を用い、まず、アナログコアに設ける機能ブロックの選定を行ない、方向性及びペアー性を考慮して複数の機能ブロックをアナログコアに配置する。ここでは、図３に示すように、アナログコア２１内には、機能ブロックとして比較的大規模な機能ブロックＡＡＡ２２、機能ブロックＢＢＢ２３、及び機能ブロックＣＣＣ２４と、機能ブロックとして比較的中規模な機能ブロックＡＡ２５及び機能ブロックＢＢ２６と、機能ブロックとして比較的小規模な機能ブロックＡ２７、機能ブロックＢ２８、及び機能ブロックＣ２９が配置されている（ステップＳ１）。
【００２２】
続いて、機能ブロック間及び機能ブロックの入出力を接続するための信号配線、及び機能ブロックを外部からシールドするためのシールド配線を配置する（ステップＳ２）。そして、信号配線及びシールド配線の配線長、カップリング容量、クロストーク、シールド配線の設置等の可否判断を行なう（ステップＳ３）。許容できない場合には、アナログ回路の特性及び外部ノイズ等を考慮して、信号配線及びシールド配線を修正配置する（ステップＳ４）。許容できる場合には、次のステップに進む。ここで、図４に示すように、配置された信号配線３１での信号の流れは、まず、アナログコア２１の外部から入力された入力信号が機能ブロックＣ２９に入力される。続いて、機能ブロックＣ２９から出力された信号は、機能ブロックＢ２８に入力される。その後、信号は機能ブロックＡＡＡ２２、機能ブロックＢＢＢ２３、機能ブロックＣＣＣ２４、機能ブロックＡＡ２５、機能ブロックＢＢ２６、及び機能ブロックＡ２７を経由して出力信号としてアナログコア２１から出力される。
【００２３】
一方、配置されたシールド配線３２は、外部ノイズに対してアナログ回路を保護するために、機能ブロックＡＡＡ２２、機能ブロックＢＢＢ２３、及び機能ブロックＣＣＣ２４では、その周囲を取り囲んで設けられ、機能ブロックＡＡ２５、機能ブロックＡ２７、機能ブロックＢ２８、及び機能ブロックＣ２９の側面にも設けられている。なお、信号配線３１は、配線の短絡防止のためシールド配線３２よりも上層の配線層で形成されている。
【００２４】
次に、機能ブロック間及び機能ブロックの外部接続用として電源配線を配置する（ステップＳ５）。続いて、ノイズ対策、インピーダンス、及び使用配線層の
選定等の可否判断を行なう（ステップＳ６）。許容できない場合には、アナログ回路の特性及び外部ノイズ等を考慮して、電源配線を修正配置する（ステップＳ７）。許容できる場合には、次のステップに進む。ここで、図５に示すように、電源配線３３は、アナログコア２１の中央部に機能ブロックの外部接続用として比較的幅広な配線が設けられ、この配線から分岐した配線が各機能ブロックに配線されている。なお、電源配線３３は、配線の短絡防止のため信号配線３１よりも上層の配線層で形成されている。
【００２５】
そして、アナログコアの面積を縮小できるか否かの判断を行なう（ステップＳ８）。アナログコアの面積を縮小できない場合には、ステップＳ１に戻り再度機能ブロックの配置を行なう。アナログコアの面積を縮小できる場合には、アナログコアの面積を縮小化する（ステップＳ９）。
【００２６】
次に、各機能ブロック内に素子の配置を行なう（ステップＳ１０）。続いて、各機能ブロック内の素子の方向性及びペアー性の判断を行なう（ステップＳ１１）。素子の方向性及びペアー性が悪いと判断される場合には、素子を修正配置する（ステップＳ１２）。素子の方向性及びペアー性が良好な場合には、次のステップに進む。
【００２７】
そして、各機能ブロック内の信号配線及びシールド配線の配置を行なう。ここで、アナログコア内部の信号配線及びシールド配線との接続を考慮して信号配線及びシールド配線を配置する（ステップＳ１３）。続いて、各機能ブロック内の電源配線の配置を行なう。ここで、アナログコア内部の電源配線との接続を考慮して電源配線を配置する（ステップＳ１４）。ここでは、図６に示すように、機能ブロックＢＢＢ２３を小ブロック２３ａ〜２３ｅと５分割している。小ブロック２３ａには、拡散領域３４、ゲートポリ３５、コンタクト３６、１層目配線３７、第1のビア３８、２層目配線３９、第２のビア４０、及び３層目配線４１がそれぞれ配置され、２層目配線３９は、信号配線３１との接続用及び３層目配線４１との接続用として用いられ、３層目配線４１は、電源配線３３との接続用として用いられる。他の小ブロック２３ｂ〜２３ｅについても同様に素子の配置及び配線の配置処理を行なっている。
【００２８】
なお、機能ブロックＢＢＢ２３を小ブロックに分割しているが、小ブロックに分割せずに直接、素子及び配線を配置してもよい。更に、ステップＳ１からステップＳ１４までのステップは、１つのアナログコアの生成についての処理であるが、半導体集積回路に役割の異なる複数のアナログコアが必要の場合には、ステップＳ１からステップＳ１４までのステップを繰り返す。
【００２９】
次に、半導体集積回路内にアナログコアを配置する（ステップＳ１５）。続いて、半導体集積回路内、アナログコア周辺、及びアナログコア間に信号配線及びシールド配線を配置する（ステップＳ１６）。そして、半導体集積回路内、アナログコア周辺、及びアナログコア間に電源配線を配置する（ステップＳ１７）。次に、半導体集積回路のレイアウト設計データを保存する。ここで、アナログ・デジタル混在ＬＳＩの場合には、デジタル回路のレイアウト設計作業、及びアナログ回路を有するアナログ部とデジタル回路を有するデジタル部の配線接続作業が新たに加わる（ステップＳ１８）。
【００３０】
次に、上述したレイアウト設計方法を用いてアナログコアをｃｈｉｐ内に配置したアナログ・デジタル混在ＬＳＩのレイアウト配置例について説明する。図７は、Ｃｈｉｐ内のアナログコアの配置を示す図である。ここで、アナログ・デジタル混在ＬＳＩはＱｕａｄ  ８ｂｉｔＤＡＣ（Digital  Analog  Converter）である。
【００３１】
図７に示すように、アナログ・デジタル混在ＬＳＩは、デジタル部６１とアナログ部６２から構成されている。デジタル部６１は、入力端子ＰＡＤ１１〜１８からそれぞれ異なった８ｃｈの入力信号が入力され、制御信号端子ＰＡＤ２１〜２３からそれぞれ異なった制御信号が入力されてデジタル信号処理を行なう。
【００３２】
アナログ部６２は、デジタル部６１から出力された４ｃｈの信号をそれぞれアナログ信号に変換するアナログコア５１〜５４と、アナログコア５１〜５４から出力されたアナログ信号をそれぞれ増幅するアナログコア５５〜５８から構成されている。アナログコア５５〜５８から出力されたアナログ信号は、出力端子ＰＡＤ３１〜３４からそれぞれ外部に出力される。
【００３３】
アナログコア５１〜５８は、シールド配線３２でそれぞれ複数のアナロググランド端子ＰＡＤＡＧＮＤに接続され、電源配線３３でそれぞれ電源端子に接続されている。そして、アナログコア５１〜５８は、機能ブロック、信号配線３１、シールド配線３２、及び電源配線３３を予めそれぞれ最適配置している。
【００３４】
上述したように、本実施例の半導体集積回路のレイアウト装置では、回路接続情報２に格納されているファイルデータを参照し、半導体集積回路のアナログ部をアナログコアに分割し、更に、アナログコア内に複数の機能ブロックを配置している。そして、アナログコア内のアナログ回路の特性及び外部ノイズ等を考慮して、アナログ回路の特性を維持し、外部ノイズを低減するように信号配線、シールド配線、及び電源配線を最適配置している。このため、アナログ回路の所望の特性を実現でき、且つ外部ノイズを抑制することができる。
【００３５】
更に、レイアウト設計開始段階で、アナログコアに設けられたアナログ回路の特性及び外部ノイズ等を予め考慮してレイアウト設計を行なっているので、レイアウト設計のやり直し回数を削減でき、且つ半導体集積回路のレイアウト設計時間を従来よりも２／３以下に短縮化できる。
【実施例２】
【００３６】
次に、本発明の実施例２に係る半導体集積回路のレイアウト設計方法について、図面を参照して説明する。図８は、半導体集積回路のアナログ回路のレイアウト設計をするための動作フローチャートである。
【００３７】
本実施例は、レイアウト設計期間を短縮させるために、役割の異なるアナログコアのレイアウト設計作業を複数人で同時に作業した例である。
【００３８】
図８に示すように、まず、半導体集積回路のレイアウト設計をするための動作フローチャートでは、役割の異なるアナログコアのレイアウト設計において、機能ブロックの配置〜機能ブロック内電源配線配置までのレイアウト設計作業を複数人が同時に作業を行なう。なお、レイアウト設計担当者の作業をわかり易く表示するために、例えば、作業者Ａの機能ブロックの配置ではステップＳ１ａとし、図１でのステップＳ１とは区別して表記している。そして、機能ブロックの配置〜機能ブロック内電源配線配置までのステップは、実施例１と同様なので説明を省略する。
【００３９】
次に、レイアウト設計担当者が担当し、レイアウト設計したそれぞれ役割の異なるアナログコアを半導体集積回路内に配置する。ここで、このステップを担当するレイアウト設計担当者を、機能ブロックの配置〜機能ブロック内電源配線配置までのステップの担当者とは異なる担当者に変えてもよく、或いは、機能ブロックの配置〜機能ブロック内電源配線配置までのステップの担当者から一人を選んでもよい。そして、これ以降のステップは同一のレイアウト設計担当者が実行する（ステップＳ１５ｈ）。
【００４０】
続いて、半導体集積回路内、アナログコア周辺、及びアナログコア間に信号配線及びシールド配線を配置する（ステップＳ１６ｈ）。そして、半導体集積回路内、アナログコア周辺、及びアナログコア間に電源配線を配置する（ステップＳ１７ｈ）。次に、半導体集積回路のアナログ回路のレイアウト設計データを保存する（ステップＳ１８ｈ）。
【００４１】
ここで、機能ブロック内の素子配置から機能ブロック内電源配線配置までのステップを機能ブロック毎に、更に、複数のレイアウト設計担当者に担当させてもよい。
【００４２】
上述したように、本実施例の半導体集積回路のレイアウト設計方法では、実施例１による効果の他に、役割の異なる複数のアナログコアのレイアウト設計作業を同時に複数人のレイアウト設計担当者にそれぞれ担当させている。従って、実施例１よりも更にレイアウト設計時間を短縮化できる。
【００４３】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４４】
例えば、実施例１では、アナログ・デジタル混在ＬＳＩのレイアウト設計について説明したが、アナログＬＳＩにも適用できる。
【００４５】
また、本実施例では、アナログ・デジタル混在ＬＳＩにおいて、デジタル部で発生するデジタルノイズ発生源の半導体集積回路内位置と、役割の異なるアナログコア内に設けられたアナログ回路の特性を比較し、アナログ回路の特性、例えばノイズ特性に応じてアナログコアをそれぞれデジタルノイズ発生源とは離間して配置する配置手段をフロアプランによる最適化手段に、加えてもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１に係る半導体集積回路のレイアウト設計装置を示すブロック図。
【図２】本発明の実施例１に係る半導体集積回路のレイアウト設計をするための動作フローチャート。
【図３】本発明の実施例１に係るアナログコア内の機能ブロック配置を示す図。
【図４】本発明の実施例１に係るアナログコア内の信号配線及びシールド配線の配置を示す図。
【図５】本発明の実施例１に係るアナログコア内の電源配線の配置を示す図。
【図６】本発明の実施例１に係る機能ブロックのレイアウトを示す図。
【図７】本発明の実施例１に係るｃｈｉｐ内のアナログコアの配置を示す図。
【図８】本発明の実施例２に係る半導体集積回路のレイアウト設計をするための動作フローチャート。
【図９】従来の半導体集積回路のレイアウト設計をするための動作フローチャート。
【符号の説明】
【００４７】
１  素子特性情報
２  回路接続情報
３  プロセス情報
４  レイアウト情報
５  アナログコア及び機能ブロック分割手段
６  フロアプランによる最適化手段
７  機能ブロックの合成手段
８  アナログコアの配置手段
９  信号配線の配線手段
１０  電源配線の配線手段
１１  レイアウトデータ
２１、５１、５２、５３、５４、５５、５６、５７、５８  アナログコア
２２  機能ブロックＡＡＡ
２３  機能ブロックＢＢＢ
２３ａ〜２３ｅ  小ブロック
２４  機能ブロックＣＣＣ
２５  機能ブロックＡＡ
２６  機能ブロックＢＢ
２７  機能ブロックＡ
２８  機能ブロックＢ
２９  機能ブロックＣ
３１  信号配線
３２  シールド配線
３３  電源配線
３４  拡散領域
３５  ゲートポリ
３６  コンタクト
３７  １層目配線
３８  第1のビア
３９  ２層目配線
４０  第２のビア
４１  ３層目配線
６１  デジタル部
６２  デジタル部
ＰＡＤ  端子
ＰＡＤ１１〜１８・・・入力端子
ＰＡＤ２１〜２３  制御信号端子
ＰＡＤ３１〜３４  出力端子
ＰＡＤＡＧＮＤ  アナロググランド端子
ＰＡＤＶＤＤ  電極端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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