(57)【要約】【課題】本発明は、ＣＭＯＳ型電界効果トランジスタをメモリセルに利用したＳＲＡＭにおいて、回路性能の劣化やチップ面積の増大を必要最低限に抑えつつ、ソフトエラーの発生頻度を低減できるようにすることを最も主要な特徴としている。【解決手段】たとえば、ｐ型半導体基板１１の表面部に設けられた、ｐ型ウェル領域１２内にはｎ型ＭＯＳトランジスタ２１ａ，２１ｂが、ｎ型ウェル領域１３内にはｐ型ＭＯＳトランジスタ３１ａ，３１ｂが形成されている。そして、上記ｎ型ＭＯＳトランジスタ２１ａ，２１ｂのドレイン領域２２ａ，２２ｂの直下のウェル領域１２ａ，１２ｂが、それぞれ、ｐ型ウェル領域１２よりも高濃度化され、上記ｐ型ＭＯＳトランジスタ３１ａ，３１ｂのドレイン領域３２ａ，３２ｂの少なくとも一部に対応する、その直下のウェル領域１３ａ，１３ｂが、それぞれ、ｎ型ウェル領域１３よりも高濃度化されてなる構成となっている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタ構造を有する半導体装置であって、
前記ＭＯＳ型トランジスタ構造における拡散層領域のうち、電源やグラウンドに接続されていない拡散層領域の少なくとも一部に対し、その直下のウェル領域が、他のウェル領域よりも高濃度化されていることを特徴とするＭＯＳ型半導体装置。
【請求項２】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタ構造を有する半導体装置であって、
前記ＭＯＳ型トランジスタ構造における拡散層領域のうち、電源やグラウンドに接続されていない拡散層領域の少なくとも一部に対し、その直下のウェル領域がトリプルウェル構造とされていることを特徴とするＭＯＳ型半導体装置。
【請求項３】
前記電源やグラウンドに接続されていない拡散層領域の少なくとも一部が、ソフトエラーに脆弱であると予想される部位であることを特徴とする請求項１または２に記載のＭＯＳ型半導体装置。
【請求項４】
前記ＭＯＳ型トランジスタ構造を有する半導体装置は、少なくともｎ型ＭＯＳトランジスタを含み、
前記電源やグラウンドに接続されていない拡散層領域の少なくとも一部が、前記ｎ型ＭＯＳトランジスタのドレインであることを特徴とする請求項１または２に記載のＭＯＳ型半導体装置。
【請求項５】
前記ＭＯＳ型トランジスタ構造を有する半導体装置は、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタを含み、
前記電源やグラウンドに接続されていない拡散層領域の少なくとも一部が、前記ｎ型ＭＯＳトランジスタのドレイン、および、前記ｐ型ＭＯＳトランジスタのドレインであることを特徴とする請求項１または２に記載のＭＯＳ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型半導体装置に関するもので、特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）型電界効果トランジスタに関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ型電界効果トランジスタをメモリセルに利用した装置として、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  ｍｅｍｏｒｙ）が知られている。ＣＭＯＳ型電界効果トランジスタをＳＲＡＭのメモリセルに適用した場合、ソフトエラー耐性が問題となる（たとえば、特許文献１参照）。
【０００３】
通常、ソフトエラーの発生頻度（ＳＥＲ：ソフトエラーレート）は、電界効果トランジスタのスケーリングが進むにしたがって増加する。特に、テクノロジーノードが９０ｎｍ以降の世代において、ＳＥＲの増加は深刻な問題となっている。
【特許文献１】特開平６−３１０６８３号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記したように、ＣＭＯＳ型電界効果トランジスタをメモリセルに利用したＳＲＡＭにおいては、ソフトエラー耐性が問題の１つとなっている。今後、電界効果トランジスタのスケーリングが進むにつれて、ＳＥＲはますます増加することが予想される。そのため、有効な対策が望まれていた。
【０００５】
しかしながら、回路の性能を劣化させたり、チップの面積を増大させたりすることなく、ＳＥＲを低減できるようにするのは極めて困難であった。
【０００６】
この発明は、回路性能の劣化やチップ面積の増大を必要最低限に抑えつつ、ソフトエラーの発生頻度を低減させることが可能なＭＯＳ型半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタ構造を有する半導体装置であって、前記ＭＯＳ型トランジスタ構造における拡散層領域のうち、電源やグラウンドに接続されていない拡散層領域の少なくとも一部に対し、その直下のウェル領域が、他のウェル領域よりも高濃度化されていることを特徴とするＭＯＳ型半導体装置が提供される。
【０００８】
また、本願発明の一態様によれば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタ構造を有する半導体装置であって、前記ＭＯＳ型トランジスタ構造における拡散層領域のうち、電源やグラウンドに接続されていない拡散層領域の少なくとも一部に対し、その直下のウェル領域がトリプルウェル構造とされていることを特徴とするＭＯＳ型半導体装置が提供される。
【０００９】
上記の構成とした場合、ソフトエラーを引き起こし易い部位に対し、集中的にソフトエラー対策を講じることが可能となる。これにより、回路の性能を大きく劣化させたり、チップの面積を大幅に増大させたりすることなしに、ソフトエラー耐性を改善できるようになるものである。
【発明の効果】
【００１０】
この発明によれば、回路の性能を大きく劣化させたり、チップの面積を大幅に増大させたりすることなしに、ソフトエラー耐性を改善できるようになる結果、回路性能の劣化やチップ面積の増大を必要最低限に抑えつつ、ソフトエラーの発生頻度を低減させることが可能なＭＯＳ型半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。
【００１２】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、ＳＲＡＭのメモリセル（以下、ＳＲＡＭセル）の基本構成を示すものである。ここでは、負荷容量を大きくすることによって、ソフトエラーに対する回路の安定性の改善を図るようにした場合について説明する。また、テクノロジーノードが９０ｎｍ世代の、セルサイズが１．２６μｍ×０．９２μｍのＳＲＡＭを例に説明する。
【００１３】
図１に示すように、ｐ型半導体基板（ｐ−基板）１１の表面部には、ｐ型ウェル領域（ｐ−ｗｅｌｌ）１２およびｎ型ウェル領域（ｎ−ｗｅｌｌ）１３が隣接して設けられている。上記ｐ型ウェル領域１２内には、ｎ型ＭＯＳトランジスタ２１ａ，２１ｂが形成されている。上記ｎ型ＭＯＳトランジスタ２１ａ，２１ｂは、ともに、ｎ+ 型不純物拡散層からなるドレイン領域２２ａ，２２ｂおよびソース領域２３を有して形成されている。上記ソース領域２３は、上記ｎ型ＭＯＳトランジスタ２１ａ，２１ｂによって共有されている。
【００１４】
一方、上記ｎ型ウェル領域１３内には、ｐ型ＭＯＳトランジスタ３１ａ，３１ｂが形成されている。上記ｐ型ＭＯＳトランジスタ３１ａ，３１ｂは、ともに、ｐ型不純物拡散層からなるドレイン領域３２ａ，３２ｂおよびソース領域３３を有して形成されている。上記ソース領域３３は、上記ｐ型ＭＯＳトランジスタ３１ａ，３１ｂによって共有されている。そして、上記ｎ型ＭＯＳトランジスタ２１ａおよび上記ｐ型ＭＯＳトランジスタ３１ａには共通のゲート電極（ＳＲＡＭセルの第１ゲート）４１ａが、また、上記ｎ型ＭＯＳトランジスタ２１ｂおよび上記ｐ型ＭＯＳトランジスタ３１ｂには共通のゲート電極（ＳＲＡＭセルの第２ゲート）４１ｂが、それぞれ設けられている。
【００１５】
なお、実際のＳＲＡＭセルには、ノード（ｎｏｄｅ）Ａと上記ドレイン領域３２ａとの間、ノードＢと上記ドレイン領域３２ｂとの間、上記ドレイン領域２２ａと上記ドレイン領域３２ａとの間、および、上記ドレイン領域２２ｂと上記ドレイン領域３２ｂとの間を、それぞれ接続する配線（いずれも図示していない）が設けられている。これにより、上記ｎ型ＭＯＳトランジスタ２１ａ，２１ｂおよび上記ｐ型ＭＯＳトランジスタ３１ａ，３１ｂを用いてなる、フリップフロップ回路（後述する）が形成されている。
【００１６】
また、上記ソース領域２３は電源（Ｖｄｄ）に、上記ソース領域３３はグラウンド（Ｖｓｓ）に、それぞれ接続されている。さらに、上記ｐ型ＭＯＳトランジスタ３１ａ，３１ｂの各ドレイン領域３２ａ，３２ｂ上には、絶縁膜（図示していない）を介して、共通のゲート電極（ＳＲＡＭセルの第３ゲート）４１ｃが設けられている。そして、上記ｎ型ＭＯＳトランジスタ２１ａ，２１ｂおよび上記ｐ型ＭＯＳトランジスタ３１ａ，３１ｂの形成位置を除く、上記ｐ型半導体基板１１の表面部は、素子分離用の絶縁膜１５によって覆われている。
【００１７】
さらに、本実施形態においては、たとえば、上記ドレイン領域２２ａ，２２ｂ，３２ａ，３２ｂの接合容量を増加させるために、直下のウェル濃度が他の部位に比べて高いものとなっている。すなわち、上記ドレイン領域２２ａの直下のウェル領域（高濃度ウェル領域）１２ａの不純物濃度、および、上記ドレイン領域２２ｂの直下のウェル領域（高濃度ウェル領域）１２ｂの不純物濃度が、それぞれ、上記ｐ型ウェル領域１２の濃度よりも高くされている。また、上記ドレイン領域３２ａの少なくとも一部に対応する、その直下のウェル領域（高濃度ウェル領域）１３ａの不純物濃度、および、上記ドレイン領域３２ｂの少なくとも一部に対応する、その直下のウェル領域（高濃度ウェル領域）１３ｂの不純物濃度が、それぞれ、上記ｎ型ウェル領域１３の濃度よりも高くされている。
【００１８】
上記高濃度ウェル領域１２ａ，１２ｂの形成は、たとえば、上記ｐ型ウェル領域１２を形成する際の通常のイオン注入に加え、追加のイオン注入を選択的に行うことにより実現される。同様に、上記高濃度ウェル領域１３ａ，１３ｂの形成は、たとえば、上記ｎ型ウェル領域１３を形成する際の通常のイオン注入に加え、追加のイオン注入を選択的に行うことにより実現される。
【００１９】
図２は、上記した構成のＳＲＡＭセルにおける不純物プロファイルを示すものである。なお、同図（ａ）は上記ソース領域２３，３３の不純物プロファイルを、同図（ｂ）は上記ドレイン領域２２ａ，２２ｂ，３２ａ，３２ｂの不純物プロファイルを、それぞれ示している。また、同図（ａ），（ｂ）において、５１は拡散層（２３，３３）のプロファイルであり、５２は拡散層（２２ａ，２２ｂ，３２ａ，３２ｂ）のプロファイルであり、５３はウェル（１２，１３）のプロファイルであり、５４はウェル（１２ａ，１２ｂ，１３ａ，１３ｂ）のプロファイルである。
【００２０】
本実施形態の場合、たとえば同図（ｂ）に示すように、拡散層（２２ａ，２２ｂ，３２ａ，３２ｂ）５２とウェル（１２ａ，１２ｂ，１３ａ，１３ｂ）５４との接合界面における不純物濃度が、５×１０18〜１０19／ｃｍ 3程度となるように制御される（ちなみに、拡散層（２３，３３）５１とウェル（１２，１３）５３との接合界面における不純物濃度は約１０18／ｃｍ 3である）。こうすることにより、接合容量が約２倍に上昇する。接合容量の増加は、負荷容量の増加と等価である。したがって、ソフトエラー耐性の改善を図ることができる。その結果、宇宙線照射に対する回路動作は従来のＳＲＡＭセルに比べて安定する。
【００２１】
ところで、負荷容量の増加は、通常、回路の応答速度を低下させる。本実施形態においては、ソフトエラーを起こし易い箇所、つまり、ソフトエラーに対して脆弱な部位の負荷容量だけを集中的に大きくするようにしている。これにより、応答速度の劣化は必要最低限に抑えることができる。
【００２２】
ここで、図３，図４を参照して、ＳＲＡＭセルのどの部位に宇宙線が照射された場合に最もソフトエラーを起こし易いかについて説明する。なお、図３（ａ）は宇宙線を照射した部位（ノード）を、図３（ｂ）は図３（ａ）のトランジスタ領域１４に対応する箇所の等価回路を、それぞれ示している。また、図４（ａ）は、宇宙線が照射された際の、ノードＡ（ＶoutL）における電圧の時間変化を、図４（ｂ）は、宇宙線が照射された際の、ノードＢ（ＶoutR）における電圧の時間変化を、それぞれ、宇宙線の照射部位（ノード（１）〜ノード（６））ごとに示したものである。また、図４（ａ），（ｂ）は、フリップフロップ回路の初期状態がＶoutL＝ハイレベル（Ｈｉｇｈ  Ｌｅｖｅｌ）、ＶoutR＝ロウレベル（Ｒｏｗ  Ｌｅｖｅｌ）のときの結果である。
【００２３】
図４（ａ），（ｂ）より明らかなように、この構成のＳＲＡＭセルにおいては、たとえば図３（ａ）に示すように、ノード（１）およびノード（６）に宇宙線が照射された場合に最もセルの状態が反転し易いことがわかった。また、このＳＲＡＭセルは、回路構成が左右対称となっている。よって、フリップフロップ回路の初期状態がＶoutL＝Ｌｏｗ  Ｌｅｖｅｌ、ＶoutR＝Ｈｉｇｈ  Ｌｅｖｅｌのときには、たとえば図３（ａ）に示すように、ノード（３）およびノード（４）に宇宙線が照射された場合に最もセルの状態が反転し易くなることが分かった。
【００２４】
そこで、第１の実施形態においては、上述したように、ノード（１），（３），（４），（６）に対応するドレイン領域２２ａ，２２ｂ，３２ａ，３２ｂの、それぞれの直下の少なくとも一部のウェル領域１２ａ，１２ｂ，１３ａ，１３ｂを高濃度化することによって、ソフトエラー耐性の改善を図った。
【００２５】
上記した第１の実施形態の場合、ソフトエラーの発生頻度（ＳＥＲ）を最も低減したい場合に好適である。ところが、製品によっては、ＳＥＲの低減よりも回路性能を重視するＳＲＡＭセルも存在する。回路性能を維持するためには、高濃度ウェル領域の形成箇所は少ない方が良い。そこで、回路性能を重視するようなＳＲＡＭセルに対しては、たとえば、ノード（１），（３），（４），（６）を、ソフトエラーを起こす確率の高い順に順位付けする。そして、順位の高い順に、それぞれ、高濃度ウェル領域１２ａ，１２ｂ，１３ａ，１３ｂを形成した場合のＳＥＲを算出する。こうして、所望の値以下のＳＥＲを実現することが可能な高濃度ウェル領域の、その形成箇所を決定する。
【００２６】
上記した構成のＳＲＡＭセルの場合、これまでの結果から、ソフトエラーを起こす確率は、ノード（１）およびノード（３）とノード（４）およびノード（６）とはほぼ同じで、ノード（４）よりはノード（１）の方がソフトエラーを起こし易いことが分かった。このような場合には、たとえば図５に示すように、ノード（１）とノード（３）とに対応するドレイン領域３２ａ，３２ｂの、それぞれの直下の少なくとも一部に、ｎ型ウェル領域１３よりも高濃度な高濃度ウェル領域１３ａ，１３ｂを形成する。これにより、上述したドレイン領域２２ａ，２２ｂ，３２ａ，３２ｂの少なくとも一部に対応する、その直下に、それぞれ高濃度ウェル領域１２ａ，１２ｂ，１３ａ，１３ｂを形成するようにした場合（図１参照）に比べ、回路性能の劣化を抑えることができる。
【００２７】
上記したように、ソフトエラー耐性が弱い部位に対し、負荷容量を集中的に付加するようにしている。これにより、宇宙線の照射に対するＳＲＡＭセルの出力が安定する。また、負荷容量を選択的に付加できるので、チップ面積の増加や回路性能の劣化を必要最低限に抑えることができる。
【００２８】
［第２の実施形態］
図６〜図９は、この発明の第２の実施形態にしたがった、ＳＲＡＭのメモリセル（以下、ＳＲＡＭセル）の基本構成を示すものである。ここでは、トリプルウェル構造によって、ソフトエラーに対する回路の安定性の改善を図るようにした場合について説明する。なお、図６は一部を透過して示す平面図であり、図７は図６のVII −VII 線に沿う断面図であり、図８は図６のVIII−VIII線に沿う断面図であり、図９は図６のIX−IX線に沿う断面図である。また、図１と同一部分には同一符号を付し、詳しい説明は割愛する。
【００２９】
本実施形態の場合、たとえば図６〜図９に示すように、ソフトエラー耐性が弱い部位（領域６０）の、ｐ型ウェル領域１２およびｎ型ウェル領域１３の直下に、ｎ型埋め込み層６１が埋め込まれたトリプルウェル構造が形成されている。それ以外の領域では、従来のウェル構造（ツインウェル構造）となっている。ｎ型ウェル領域１３およびｐ型ウェル領域１２の深さ（セル表面から最深部までの距離）は、それぞれ、上記領域６０内が約０．５μｍ、それ以外の領域が約０．８μｍとなっている。上記ｎ型埋め込み層６１の深さ（セル表面から最深部までの距離）は、約１．０μｍ〜１．２μｍである。
【００３０】
本実施形態の場合、上記ｎ型埋め込み層６１は、領域６０内にしか存在しない。そのため、ｎ型埋め込み層６１とドレイン領域３２ａとの間の絶縁分離特性や上記ｐ型ウェル領域１２の抵抗特性は、上記領域６０内のみ最適化を行えばよく、回路の全領域に対して行う必要はない。その結果、ＳＥＲを効率よく低減することができる。
【００３１】
上述した第１の実施形態の場合と同様に、ＳＥＲの低減よりも回路性能を重視する場合には、ｎ型埋め込み層６１の形成個所を減らせばよい。なお、所望の値以下のＳＥＲを実現することが可能なｎ型埋め込み層６１の、その形成個所を決定する方法は、第１の実施形態の場合とほとんど同じである。
【００３２】
ＳＲＡＭセルの場合、第１の実施形態でも述べたように、ｐ型ウェル領域１２上のドレイン領域２２ａ，２２ｂは、ｎ型ウェル領域１３上のドレイン領域３２ａ，３２ｂに比べてソフトエラーを起こす確率が低い。よって、回路性能を重視する場合には、たとえば図１０〜図１３に示すように、上記ドレイン領域３２ａ，３２ｂに対応するｎ型ウェル領域１３の直下（領域６０ａ）にのみ、トリプルウェル構造を実現するためのｎ型埋め込み層６１を形成するようにすればよい。これにより、上述した第１の実施形態の場合と同様に、回路性能の劣化をさらに抑制できる。なお、図１０は一部を透過して示す平面図であり、図１１は図１０のXI−XI線に沿う断面図であり、図１２は図１０のXII −XII 線に沿う断面図であり、図１３は図１０のXIII−XIII線に沿う断面図である。
【００３３】
上記したように、ソフトエラーに最も脆弱であると予想される部位の直下を、トリプルウェル構造とするようにしている。このため、従来のＳＲＡＭセルと比べ、宇宙線照射により発生した電流の回路への注入を抑え易くなる。しかも、トリプルウェル構造を選択的に形成できるので、チップ面積の増加や回路性能の劣化を必要最低限に抑えることができる。
【００３４】
なお、上述した第１および第２の実施形態は組み合わせることもできる。その場合、たとえば図６〜図９に示したように、上記領域６０に対しては、各ドレイン領域２２ａ，２２ｂ，３２ａ，３２ｂとの接合界面における不純物濃度が５×１０18／ｃｍ 3で、深さが約０．５μｍの高濃度ウェル領域を形成する。それ以外の領域に対しては、ソース領域２３，３３との接合界面における不純物濃度が１０18／ｃｍ 3で、深さが約０．８μｍのウェル領域をそれぞれ形成するようにする。これにより、さらなるＳＥＲの低減を図ることができる。また、ＳＥＲの低減よりも回路性能を重視する場合には、ソフトエラーを起こす確率の高い部位（この例の場合、図１０〜図１３の領域６０ａ）に対してのみ、上記高濃度ウェル領域を形成するようにする。この場合、回路性能を維持しつつ、ＳＥＲの低減を図ることが可能となる。
【００３５】
上述した第１および第２の実施形態においては、負荷容量の付加やウェル構造を部分的に変更することで、ＳＥＲを効率よく低減できるようにしている。実際の製品の製造に際しては、このような変更を施す箇所（ソフトエラーに対して脆弱である部位）が、シミュレーションや実験などによる事前の予備検討により予測される。
【００３６】
具体的には、たとえば図１４（ａ），（ｂ）に示すように、素子７１を構成する、ｐ型シリコン基板７２上のｐ型ウェル領域７３の表面部に形成されたｎ+ 拡散層領域７４や、素子８１を構成する、ｐ型シリコン基板８２上のｎ型ウェル領域８３の表面部に形成されたｐ+ 拡散層領域８４に、それぞれ宇宙線が入射した場合に発生する電流波形ＩSEU を計算する。この場合、上記素子７１，８１は、実際の回路における、ｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタの拡散層近傍の構造にそれぞれ近似されている。これらの素子７１，８１は、プロセスシミュレーションにより再現される。また、ｐ型ウェル領域７３およびｎ型ウェル領域８３の形成条件については、素子分離特性やウェル抵抗の許容範囲内となるように決定される。なお、素子分離特性やウェル抵抗は、シミュレーションや実験によりあらかじめ取得しておく。
【００３７】
電流波形ＩSEU の計算方法について、以下に説明する。はじめに、入射する宇宙線のエネルギー，核種，入射角，入射位置を設定する。これらの情報から、宇宙線が基板７２，８２を横切る軌跡を計算する。次に、この軌跡に沿って生成される電子・正孔対を計算する。最後に、発生した電子・正孔対の挙動を、ポアソン方程式と電流連続の式とを用いて計算する。
【００３８】
電流波形ＩSEU の計算のための具体的手法としては、たとえば、文献“Ｉｎｔｅｇｒａｔｅｄ  Ｓｙｓｔｅｍｓ  Ｅｎｇｉｎｅｅｒｉｎｇ  ＡＧ，Ｚｕｒｉｃｈ，ＴＣＡＤ  ＤＥＳＳＩＳ  ８．０  Ｍａｎｕａｌ”に記載されている方法などが挙げられる。
【００３９】
これまでの検討の結果から、電流波形ＩSEU は、入射する宇宙線のエネルギー，核種，入射角，入射位置などの入射条件によって変化することがわかっている。したがって、想定され得る全ての入射条件について、電流波形ＩSEU を計算するのが理想的である。しかし、計算量を節約するため、典型的な入射条件での電流波形ＩSEU についてのみ計算し、以降の回路シミュレーションでは、この典型的な入射条件での電流波形ＩSEU を用いるようにしてもよい。
【００４０】
こうして得られた電流波形ＩSEU を用いて、回路の出力が変化するかについての回路シミュレーションを行う。回路シミュレーション上では、電流波形ＩSEU を電流源７５，８５として扱う。つまり、回路中のノード（ｎ+ 拡散層領域７４およびｐ+ 拡散層領域８４）に電流源を接続することで、そのノードに宇宙線が入射した状況を近似させる。この回路シミュレーションは、回路中の全てのノードについて行うのが望ましい。しかし、以下のようにして、時間を短縮することもできる。たとえば、これまでの検討の結果、電源（Ｖｄｄ）ともグラウンド（Ｖｓｓ）とも接続されていない、いわゆる電位の固定されていないｎ型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタの拡散層（ドレイン）において、ソフトエラーが起き易いことが判明している。よって、そのノードを優先的にシミュレーションするようにしてもよい。この後、回路シミュレーションの結果にしたがって、つまり、出力が変化したノードをソフトエラーの起き易い部位とし、上述した負荷容量の付加やウェル構造の変更を実施する。
【００４１】
第１および第２の実施形態とも、テクノロジーノードが９０ｎｍ世代の、セルサイズが１．２６μｍ×０．９２μｍのＳＲＡＭを例に説明した。特に、テクノロジーノードが９０ｎｍ世代以降のＣＭＯＳ  ＬＳＩ、とりわけＳＲＡＭにおいて有効である。
【００４２】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態にしたがった、ＳＲＡＭセルの基本構成を示す平面図。
【図２】図１に示したＳＲＡＭセルの不純物プロファイルを示す図。
【図３】ＳＲＡＭセルのソフトエラーを起こし易い部位について説明するために示す図。
【図４】ＳＲＡＭセルのソフトエラーを起こし易い部位について説明するために示す図。
【図５】本発明の第１の実施形態にしたがったＳＲＡＭセルの、他の構成例を示す平面図。
【図６】本発明の第２の実施形態にしたがった、ＳＲＡＭセルの基本構成を示す平面図。
【図７】図６に示したＳＲＡＭセルの、VII −VII 線に沿う断面図。
【図８】図６に示したＳＲＡＭセルの、VIII−VIII線に沿う断面図。
【図９】図６に示したＳＲＡＭセルの、IX−IX線に沿う断面図。
【図１０】本発明の第２の実施形態にしたがったＳＲＡＭセルの、他の構成例を示す平面図。
【図１１】図１０に示したＳＲＡＭセルの、XI−XI線に沿う断面図。
【図１２】図１０に示したＳＲＡＭセルの、XII −XII 線に沿う断面図。
【図１３】図１０に示したＳＲＡＭセルの、XIII−XIII線に沿う断面図。
【図１４】ソフトエラーに対して脆弱な部位を、事前の予備検討により予測するために用いられる素子の構成図。
【符号の説明】
【００４４】
１１…ｐ型半導体基板（ｐ−基板）、１２…ｐ型ウェル領域（ｐ−ｗｅｌｌ）、１２ａ，１２ｂ…高濃度ウェル領域、１３…ｎ型ウェル領域（ｎ−ｗｅｌｌ）、１３ａ，１３ｂ…高濃度ウェル領域、１４…トランジスタ領域、１５…素子分離用の絶縁膜、２１ａ，２１ｂ…ｎ型ＭＯＳトランジスタ、２２ａ，２２ｂ…ドレイン領域、２３…ソース領域、３１ａ，３１ｂ…ｐ型ＭＯＳトランジスタ、３２ａ，３２ｂ…ドレイン領域、３３…ソース領域、４１ａ…ゲート電極（ＳＲＡＭセルの第１ゲート）、４１ｂ…ゲート電極（ＳＲＡＭセルの第２ゲート）、４１ｃ…ゲート電極（ＳＲＡＭセルの第３ゲート）、５１…拡散層（２３，３３）のプロファイル、５２…拡散層（２２ａ，２２ｂ，３２ａ，３２ｂ）のプロファイル、５３…ウェル（１２，１３）のプロファイル、５４…ウェル（１２ａ，１２ｂ，１３ａ，１３ｂ）のプロファイル、６０，６０ａ…領域、６１…ｎ型埋め込み層、７１…素子、７２…ｐ型シリコン基板、７３…ｐ型ウェル領域、７４…ｎ+ 拡散層領域、７５…電流源、８１…素子、８２…ｐ型シリコン基板、８３…ｎ型ウェル領域、８４…ｐ+ 拡散層領域、８５…電流源、ＩSEU …電流波形、Ｖｄｄ…電源、Ｖｓｓ…グラウンド。
【図１】
2005166723.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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