(57)【要約】  【課題】  固体撮像素子の駆動等に必要とされるパルスタイミングを、メモリに格納されたタイミング生成情報を用いて容易に発生することができるとともに、外部からタイミング生成情報の書き換えが可能なタイミング発生装置を提供する。  【解決手段】  タイミング生成情報を記憶させた第１の記憶回路１０と、記憶回路のタイミング生成情報を保持する第１のレジスタ１１と、レジスタへアクセスしてデータの書き換えを行うための第１の外部入力部１２と、第１のレジスタへのデータの書き込みのために記憶回路または第１の外部入力部のいずれかを選択するセレクタ１３と、第１のレジスタに保持されたタイミング生成情報に応じたパルスタイミングを発生させて単数または複数のパルスを出力するパルス発生部１４とを備える。【選択図】  図７
2005051762.tif 000002
【特許請求の範囲】
【請求項１】
タイミング生成情報を記憶させた第１の記憶回路と、
前記第１の記憶回路のタイミング生成情報を保持する第１のレジスタと、
前記第１のレジスタへアクセスしてデータの書き換えを行うための第１の外部入力部と、
前記第１のレジスタへのデータの書き込みのために前記第１の記憶回路または前記第１の外部入力部のいずれかを選択するセレクタと、
前記第１のレジスタに保持されたタイミング生成情報に応じたパルスタイミングを発生させて単数または複数のパルスを出力するパルス発生部とを備えたタイミング発生装置。
【請求項２】
前記セレクタの選択信号を供給する第２の外部入力部を更に備えた請求項１に記載のタイミング発生装置。
【請求項３】
前記第１の外部入力部のデータから前記セレクタの選択信号を生成するセレクタ制御部を更に備えた請求項１に記載のタイミング発生装置。
【請求項４】
前記第１の記憶回路にはＮ通り（Ｎは自然数）のモードに対応するパルス生成情報が記憶されており、前記パルス生成情報は、各モードに共通のデータ（ＣＯＭ）と、各モード毎に異なるデータ（Ｄ１〜ＤＮ）を含んで構成され、前記第１のレジスタは、前記データ領域ＣＯＭと、前記データＤ１〜ＤＮの内の少なくとも一つとを保持するように構成され、前記セレクタが前記第１の記憶回路を選択した場合は、前記データＤ１〜ＤＮから設定されたモードに相当するデータを前記第１のレジスタに書き込み、前記セレクタが前記第１の外部入力部を選択した場合には、設定されたモードに相当するデータを前記第１の外部入力部から前記第１のレジスタに書き込む請求項３記載のタイミング発生装置。
【請求項５】
タイミング発生装置としての制御機能情報を保持して前記パルス発生部に供給する第２のレジスタと、前記セレクタの選択信号を供給する第２の外部入力部とを更に備え、
前記第１の外部入力部は、前記第１のレジスタおよび前記第２のレジスタへ独立にアクセスして内部データの書き換えを行えるように構成された請求項１記載のタイミング発生装置。
【請求項６】
前記第１のレジスタへのデータ書き込み期間中は前記パルス発生部の出力をハイ、ロー、ハイインピーダンス状態のいずれかの論理に固定し、前記第１のレジスタへのデータ書き込みが完了後に、前記第１のレジスタに保持されたタイミング生成情報に応じたパルスを出力する請求項１〜５のいずれか１項に記載のタイミング発生装置。
【請求項７】
前記第１の記憶回路または第１の外部入力から前記第１のレジスタへの書き込み期間中に、前記第１の記憶回路と前記第１のレジスタを除く要素を初期化する請求項１〜６のいずれか１項に記載のタイミング発生装置。
【請求項８】
タイミング発生装置としての制御機能情報を保持して前記パルス発生部に供給し、前記第１の外部入力部を介してデータを外部から書き換えることが可能なように構成された第２のレジスタと、前記第１の外部入力部からの入力データを前記第１のレジスタまたは前記第２のレジスタのいずれに書き込むかを選択する入力制御部と、前記セレクタの選択信号を供給する第２の外部入力部と、前記入力制御部の選択信号を供給する第３の外部入力部とを更に備え、
前記入力制御部は、前記第１の外部入力部から入力されたデータを、前記第３の外部入力部のデータに応じて、前記セレクタと前記第２のレジスタのいずれかへ出力し、前記セレクタは、前記第１のレジスタへ入力するデータを、前記第２の外部入力部のデータに応じて、前記第１の記憶回路と前記入力制御部の出力から選択する請求項１記載のタイミング発生装置。
【請求項９】
前記入力制御部で前記第１の外部入力部のデータを前記セレクタへ出力し、前記セレクタで前記入力制御部の出力を選択して、前記第１の外部入力部のデータを前記第１のレジスタへ書き込む期間中に、前記第１の記憶回路と前記第１のレジスタを除きタイミング発生装置を初期化する請求項８記載のタイミング発生装置。
【請求項１０】
前記第３の外部入力部から入力されたパルスのエッヂをトリガとして出力を初期状態から反転保持し、所定期間計数後に初期状態に戻る計数回路をさらに備え、
前記入力制御部は、第１の外部入力部から入力されたデータを、前記計数回路の出力に応じて、前記セレクタと前記第２のレジスタのいずれかへ出力する請求項９記載のタイミング発生装置。
【請求項１１】
第２の記憶回路と、前記第２のレジスタに保持された前記制御機能情報と前記第２の記憶回路のデータを比較するデータ比較器をさらに備え、前記データ比較器による比較結果に応じて前記第２のレジスタに保持された前記制御機能情報を変更可能である請求項５〜１０のいずれか１項に記載のタイミング発生装置。
【請求項１２】
前記データ比較器の出力に応じて、前記第２のレジスタのデータをＬまたはＨレベルの任意の論理に書き換える請求項１１記載のタイミング発生装置。
【請求項１３】
請求項１〜１２のいずれか１項に記載のタイミング発生装置を備えた固体撮像装置。
【請求項１４】
請求項１〜１２のいずれか１項に記載のタイミング発生装置を備えたカメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子の駆動に用いられるタイミングパルスを生成するためのタイミング発生装置に関する。
【背景技術】
【０００２】
ＣＣＤ（Charge Coupled Device）などの固体撮像素子を用いたビデオカメラやディジタルスチルカメラが知られている。これらのカメラの開発期間は短くなり、低価格化も進んでいる。当然、それに使用される部品についても同様の要望が多く、開発期間の短縮とローコスト化が必要となっている。
【０００３】
タイミング発生装置（タイミングジェネレータ）は、固体撮像素子の駆動に用いられる多数のタイミングパルスを生成するための重要な部品である。カメラの手振れ防止機能や電子ズーム機能を実現するためには、固体撮像素子の垂直高速転送モードに応じたタイミングパルスが必要とされる。
【０００４】
特許文献１には、仕様変更に簡単に対処することができるように、タイミングパルスのパターンを表す時系列データを格納しておくためのメモリと、このメモリに読み出しアドレスを順次与えるためのカウンタとを備えたタイミングジェネレータが開示されている。
【０００５】
特許文献２には、メモリ容量の削減を目的として、水平方向に繰り返すタイミングパルスと垂直方向に繰り返すタイミングパルスとを、各々別個のメモリから得るようにしたタイミングジェネレータが開示されている。
【０００６】
特許文献３には、タイミングパルスをマイクロコンピュータによりプログラマブルに設定できるように、立ち上がりパルスをデコードするためのデコーダと、立ち下がりパルスをデコードするためのデコーダとを備えたタイミングジェネレータが開示されている。
【０００７】
特許文献４には、固体撮像素子の駆動に用いられるタイミングパルスを生成するためのメモリ内蔵型タイミングジェネレータに格納すべきデータの量を低減し、かつ柔軟な機能を実現可能としたタイミングジェネレータが開示されている。
【特許文献１】特開昭６３−６１５６０号公報
【特許文献２】特開平９−２０５５９１号公報
【特許文献３】特開平１０−２５７３９８号公報
【特許文献４】特開２００２−５１２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献４に記載のタイミングジェネレータによれば、固体撮像素子の駆動に用いられる数多くの複雑な波形であるタイミングパルスを容易に発生できる。しかし、タイミング発生装置としてＬＳＩ化された後には、パルスタイミングの変更はできない。そのため仕様変更等があった場合、パルスタイミングの変更は容易であるが、別途ＬＳＩの開発が必要となり、開発期間とコストが問題になる。
【０００９】
本発明は、固体撮像素子の駆動等に必要とされるパルスのタイミングを、メモリに格納されたタイミング生成情報を用いて容易に発生することができるとともに、外部からタイミング生成情報の書き換えが可能なタイミング発生装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明のタイミング発生装置は、タイミング生成情報を記憶させた第１の記憶回路と、前記第１の記憶回路のタイミング生成情報を保持する第１のレジスタと、前記第１のレジスタへアクセスしてデータの書き換えを行うための第１の外部入力部と、前記第１のレジスタへのデータの書き込みのために前記第１の記憶回路または前記第１の外部入力部のいずれかを選択するセレクタと、前記第１のレジスタに保持されたタイミング生成情報に応じたパルスタイミングを発生させて単数または複数のパルスを出力するパルス発生部とを備える。
【発明の効果】
【００１１】
本発明のタイミング発生装置によれば、第１の記憶回路にタイミング生成情報が設定されていることで、固体撮像素子の駆動及び信号処理等に必要とされるパルスタイミングを容易に発生することができるとともに、外部からのタイミング生成情報の書き換えが可能であるから、タイミング発生装置としてＬＳＩ化された後の仕様変更等に対しても、再度ＬＳＩを作り直す必要がない。
【００１２】
また、記憶回路を持たずに、外部からのタイミング生成情報の入力によるプログラマブルなタイミング発生装置の場合、電源起動時に全てのタイミング生成情報を入力するための時間が増大するのに比べて、本発明によれば、第１の記憶回路にタイミング生成情報が設定されているため、タイミング変更以外にタイミング生成情報を入力する必要がなく、カメラの電源入力からの起動時間も短縮される。
【発明を実施するための最良の形態】
【００１３】
本発明のタイミング発生装置において、前記セレクタの選択信号を供給する第２の外部入力部を更に備えた構成とすることができる。それにより、第２の外部入力部のデータにより第１の外部入力部からタイミング生成情報を書き換えることが可能となる。
【００１４】
また、前記第１の外部入力部のデータから前記セレクタの選択信号を生成するセレクタ制御部を更に備えた構成とすることもできる。それにより、第１の外部入力部のデータにより、第１の外部入力部からタイミング生成情報を書き換えることが可能となる。
【００１５】
また、好ましくは次のように構成する。すなわち、前記第１の記憶回路にはＮ通り（Ｎは自然数）のモードに対応するパルス生成情報が記憶されており、前記パルス生成情報は、各モードに共通のデータ（ＣＯＭ）と、各モード毎に異なるデータ（Ｄ１〜ＤＮ）を含んで構成され、前記第１のレジスタは、前記データ領域ＣＯＭと、前記データＤ１〜ＤＮの内の少なくとも一つとを保持するように構成される。前記セレクタが前記第１の記憶回路を選択した場合は、前記データＤ１〜ＤＮから設定されたモードに相当するデータを前記第１のレジスタに書き込み、前記セレクタが前記第１の外部入力部を選択した場合には、設定されたモードに相当するデータを前記第１の外部入力部から第１のレジスタに書き込む。
【００１６】
この構成によれば、複数種の駆動モードに対し、一部のタイミング生成情報を書き換えるだけで所望の駆動モードに対するパルスタイミングの発生が可能である。
【００１７】
また好ましくは、タイミング発生装置としての制御機能情報を保持して前記パルス発生部に供給する第２のレジスタと、前記セレクタの選択信号を供給する第２の外部入力部とを更に備え、前記第１の外部入力部は、前記第１のレジスタおよび前記第２のレジスタへ独立にアクセスして内部データの書き換えを行えるように構成される。それにより、第１のレジスタと第２のレジスタへデータ入力する際の外部入力部を共用することが可能である。
【００１８】
以上の構成において好ましくは、前記第１のレジスタへのデータ書き込み期間中は前記パルス発生部の出力をハイ、ロー、ハイインピーダンス状態のいずれかの論理に固定し、前記第１のレジスタへのデータ書き込みが完了後に、前記第１のレジスタに保持されたタイミング生成情報に応じたパルスを出力する構成とする。それにより、タイミング生成情報を第１のレジスタへ書き込み期間中のパルス発生装置の出力論理を、任意に設定することが可能である。
【００１９】
また好ましくは、前記第１の記憶回路または前記第１の外部入力から前記第１のレジスタへの書き込み期間中に、前記第１の記憶回路と前記第１のレジスタを除く要素を初期化する。これにより、第１のレジスタへのデータ入力期間中にパルス発生部から第１の記憶回路と第１のレジスタを除きタイミング発生装置を初期化することが可能である。
【００２０】
また好ましくは、タイミング発生装置としての制御機能情報を保持して前記パルス発生部に供給し、前記第１の外部入力部を介してデータを外部から書き換えることが可能なように構成された第２のレジスタと、前記第１の外部入力部からの入力データを前記第１のレジスタまたは前記第２のレジスタのいずれに書き込むかを選択する入力制御部と、前記セレクタの選択信号を供給する第２の外部入力部と、前記入力制御部の選択信号を供給する第３の外部入力部とを更に備える。前記入力制御部は、前記第１の外部入力部から入力されたデータを、前記第３の外部入力部のデータに応じて、前記セレクタと前記第２のレジスタのいずれかへ出力し、前記セレクタは、前記第１のレジスタへ入力するデータを、前記第２の外部入力部のデータに応じて、前記第１の記憶回路と前記入力制御部の出力から選択する。
【００２１】
この構成により、第１と第２のレジスタのデータを外部から書き換えるためのデータ入力部を共通にすることが可能である。
【００２２】
この構成において好ましくは、前記入力制御部で前記第１の外部入力部のデータを前記セレクタへ出力し、前記セレクタで前記入力制御部の出力を選択して、前記第１の外部入力部のデータを前記第１のレジスタへ書き込む期間中に、前記第１の記憶回路と前記第１のレジスタを除きタイミング発生装置を初期化する。
【００２３】
この構成によれば、第１と第２のレジスタのデータを外部から書き換えるためのデータ入力部を共通にし、また第１のレジスタへのデータ入力期間中に第１の記憶回路と第１のレジスタを除きタイミング発生装置を初期化することが可能である。また第３の外部入力部へのデータ入力と第２の外部入力部のデータにより、第１の外部入力部から入力されたデータを第１と第２のレジスタへデータを書き換えることが可能である。
【００２４】
この構成において好ましくは、前記第３の外部入力部から入力されたパルスのエッヂをトリガとして出力を初期状態から反転保持し、所定期間計数後に初期状態に戻る計数回路をさらに備え、前記入力制御部は、前記第１の外部入力部から入力されたデータを、前記計数回路の出力に応じて、前記セレクタと前記第２のレジスタのいずれかへ出力する。
【００２５】
この構成によれば、第１と第２のレジスタのデータを外部から書き換えるためのデータ入力部を共通にし、また第３の外部入力部へのパルス入力と第２の外部入力部のデータにより、第１の外部入力部から入力されたデータにより第１と第２のレジスタのデータを書き換え、第１のレジスタへのデータ入力期間中に、第１の記憶回路と第１のレジスタを除きタイミング発生装置を初期化することが可能である。
【００２６】
また、上記構成において好ましくは、第２の記憶回路と、前記第２のレジスタに保持された前記制御機能情報と前記第２の記憶回路のデータを比較するデータ比較器をさらに備え、前記データ比較器による比較結果に応じて前記第２のレジスタに保持された前記制御機能情報を変更可能である。この構成において好ましくは、前記データ比較器の出力に応じて、前記第２のレジスタのデータをＬまたはＨレベルの任意の論理に書き換える。
【００２７】
この構成によれば、第２のレジスタの特定のアドレスのデータとして、誤ったデータが設定されることを回避することが可能である。
【００２８】
以上のいずれかの構成を有するタイミング発生装置を備えた固体撮像装置、またはカメラシステムを構成することができる。
【００２９】
以下、本発明の実施の形態におけるタイミング発生装置、固体撮像装置およびカメラシステムについて、図面を参照して具体的に説明する。
【００３０】
（実施の形態１）
まず、実施の形態１におけるタイミング発生装置が適用される固体撮像装置について、その構成および動作を説明する。図１は、固体撮像装置であるＣＣＤカメラの概略構成例を示すブロック図である。図１において、１は例えばインターレーススキャン型の固体撮像素子（ＣＣＤ）であり、その出力は前処理ＬＳＩ２により、ＣＤＳ（相関二重サンプリング）やＡＤＣ（アナログ・ディジタル変換）の処理を施される。前処理ＬＳＩ２の出力はディジタル信号処理（ＤＳＰ）ＬＳＩ３により、画素補間や輝度・色差処理などが行われて映像信号として出力される。タイミングジェネレータ（ＴＧ）ＬＳＩ４は、固体撮像素子１の駆動に用いられるタイミングパルスＨ１，Ｈ２，Ｖ１〜Ｖ４及びＣＨ１，ＣＨ２を生成する。クロックドライバ（ＤＲ）ＬＳＩ５は、Ｖ１〜Ｖ４及びＣＨ１，ＣＨ２から生成した駆動パルスφＶ１〜４を固体撮像素子１へ供給する。
【００３１】
タイミングジェネレータ４は、ディジタル信号処理ＬＳＩ３から水平同期信号ＨＤ、垂直同期信号ＶＤ及びクロック信号ＭＣＫの各パルスの供給を受け、上記タイミングパルスＨ１，Ｈ２、Ｖ１〜Ｖ４及びＣＨ１，ＣＨ２を生成して、信号処理パルスＰＲＯＣを前処理ＬＳＩ２及びディジタル信号処理ＬＳＩ３へ供給する。ただし、水平及び垂直同期信号のパルスをタイミングジェネレータ４が生成する構成とする場合もある。
【００３２】
図２は、図１中の固体撮像素子１のゲート構成例を示す。図２において、６はフォトダイオード（ＰＤ）を、７は４相ゲートＧＶ１，ＧＶ２，ＧＶ３，ＧＶ４からなる垂直転送部を、８は２相ゲートＧＨ１，ＧＨ２からなる水平転送部を、９は電荷検出部をそれぞれ示す。図２において、フォトダイオード６と垂直転送部７とは簡略化して図示されているが、実際の固体撮像素子１では、フォトダイオード６と垂直転送部７の組み合わせが水平画素数分だけ配列される。垂直転送部７のゲートは、水平転送部８側からＧＶ３，ＧＶ２，ＧＶ１，ＧＶ４の順番の繰り返しで配列されている。図１中に示した駆動パルスφＶ１〜φＶ４は、それぞれ垂直転送部７のゲートＧＶ１〜ＧＶ４に供給される。また、図１中に示したタイミングパルスＨ１，Ｈ２は、それぞれ水平転送部８のゲートＧＨ１，ＧＨ２に供給される。
【００３３】
図２の固体撮像素子１の読み出し方法は、次のとおりである。すなわち、垂直転送部７のうちＧＶ１及びＧＶ３にそれぞれ高電圧（約１５Ｖ）の駆動パルスφＶ１及びφＶ３を印加することにより、フォトダイオード６から垂直転送部７へ電荷を読み出す。ＧＶ１の読み出し電荷を水平転送部８側に隣接するＧＶ３の読み出し電荷と混合して１段分の信号電荷とした後、あるいはＧＶ３の読み出し電荷を水平転送部８側に隣接するＧＶ１の読み出し電荷と混合して１段分の信号電荷とした後、垂直転送部７のＧＶ１からＧＶ４までのゲートに駆動パルスφＶ１〜φＶ４を入力する。それにより、１水平走査期間に１回ずつ、フォトダイオード６の２行分の電荷を同時に水平転送部８へ転送する。水平転送部８では、タイミングパルスＨ１，Ｈ２を印加して水平転送部８の電荷を転送し、電荷検出部９より信号を出力する。
【００３４】
図３は、図１中の主要信号の波形例（ＶＤパルス付近）を示す。図３中のＶ１及びＣＨ１は、タイミングジェネレータ４から出力されるタイミングパルスであって、クロックドライバ５で３値化及び電圧変換されて駆動パルスφＶ１となる。図示が省略されているタイミングパルスＶ２〜Ｖ４が、クロックドライバ５で電圧変換されてφＶ２〜φＶ４となる。図３の波形例は、カメラの手振れ防止機能や電子ズーム機能を実現するために、１垂直走査期間内に通常転送モードと垂直高速転送モードとを混在させる場合を示す。具体的には、第１７ライン（番号１７の走査線）で約１５ＶのφＶ１及びφＶ３を印加することにより、フォトダイオード６から垂直転送部７への電荷読み出しを行う。電荷を読み出して、φＶ１〜４により垂直高速転送を連続して行った後、通常転送を行う。次にＶＤパルスが入力されるまでφＶ１〜４により通常転送を行った後、再び垂直高速転送を開始する。図３のタイミングチャートの駆動モードを、駆動モード１とする。
【００３５】
図４には、駆動モード２における図１中の主要信号の波形例（ＶＤパルス付近）を、図３と同様に示す。図３の駆動モード１との違いは、垂直転送の通常転送部が、駆動モード１では１段転送であるのに対し、駆動モード２では２段転送となっていることである。
【００３６】
駆動モード１の通常転送部の波形詳細を図５に、駆動モード２の通常転送部の波形詳細を図６に示す。図５および図６において、Ｔは、クロック信号ＭＣＫの周期を表す。また、あるパルスの変化点から次のパルス変化点までの期間の長さ、すなわち論理変化単位を１ステップとして表す。図５に示す駆動モード１における通常転送部の波形は、論理変化単位が１２Ｔ、Ｖ１〜４のパルス変化の周期すなわち垂直転送１段分のステップ数は８、垂直転送は１段である。なお、垂直転送１段の周期は９６クロックである。図６に示す駆動モード２における通常転送部の波形は、論理変化単位が１０Ｔ、垂直転送１段分のステップ数は８、垂直転送は２段である。
【００３７】
図７は、実施の形態１におけるタイミング発生装置の構成を示す。本実施の形態では、図１のタイミングジェネレータ４に適応させた場合の構成および動作を説明する。図７において、１０はタイミング生成情報を記憶させた第１の記憶回路、１１は第１の記憶回路１０の情報を保持する第１のレジスタである。第１のレジスタ１１は、第１の外部入力部１２により外部から書き換え可能である。セレクタ１３により、第１のレジスタへ１１の書き込みデータとして、第１の記憶回路１０と第１の外部入力部１２出力から選択する。パルス発生部１４は、第１のレジスタ１１のタイミング生成情報に応じたタイミングパルスを発生させ、パルス出力部１５は、パルス発生部１４の出力をタイミング発生装置の出力として出力させる。
【００３８】
第１の記憶回路１０に格納されたタイミング生成情報に基づき、パルス発生部１４からタイミングパルスを発生させる動作について、図８を参照して説明する。図８に示す構成は、図７における第１のレジスタ１１とパルス発生部１４による機能を分解して、動作が理解し易いように配列したものである。従って、実質的な構成と動作は、第１のレジスタ１１とパルス発生部１４を組み合わせたものと同一である。なお、ここでは、Ｖ１〜４の生成動作のみについて説明する。
【００３９】
図８の装置は、計数部３０と、駆動モード制御部３１と、時系列データＲＯＭ３２とで構成されている。計数部３０は、第１ＲＯＭ３３と、第１カウンタ３４と、第１コンパレータ３５と、第２ＲＯＭ３６と、第２カウンタ３７と、第２コンパレータ３８と、第３ＲＯＭ３９と、第３カウンタ４０と、第３コンパレータ４１とで構成され、第１カウンタ３４にＨＤパルスがトリガとして入力されたことを条件として、ＭＣＫパルスの多重カウントを実行する。第１、第２及び第３ＲＯＭ３３，３６，３９には、各々制御値が格納されている。
【００４０】
第１カウンタ３４は、ＨＤパルスに応答してＭＣＫパルスのカウントを開始し、初期化パルスＣＰ１に応答してカウント値を初期化し、かつ停止パルスＣＰ３に応答してカウントを停止する。第１コンパレータ３５は、第１ＲＯＭ３３から読み出された制御値ＤＴ１と第１カウンタ３４のカウント値ＣＮＴ１とを比較し、両者が一致するつど次のＭＣＫパルスのタイミングで制御パルスＣＰ１を出力する。制御パルスＣＰ１は、第２カウンタ３７に供給されるとともに、第１カウンタ３４へ初期化パルスとして供給される。
【００４１】
第２カウンタ３７は、第１コンパレータ３５から出力された制御パルスＣＰ１をカウントし、かつ初期化パルスＣＰ２に応答してカウント値を初期化する。第２コンパレータ３８は、第２ＲＯＭ３６から読み出された制御値ＤＴ２と第２カウンタ３７のカウント値ＣＮＴ２とを比較し、両者が一致するつど次のＣＰ１パルスのタイミングで制御パルスＣＰ２を出力する。制御パルスＣＰ２は、第３カウンタ４０に供給されるとともに、第２カウンタ３７へ初期化パルスとして供給される。
【００４２】
第３カウンタ４０は、第２コンパレータ３８から出力された制御パルスＣＰ２をカウントし、かつ初期化パルスＣＰ３に応答してカウント値を初期化する。第３コンパレータ４１は、第３ＲＯＭ３９から読み出された制御値ＤＴ３と第３カウンタ４０のカウント値ＣＮＴ３とを比較し、両者が一致したときに次のＣＰ２パルスのタイミングで制御パルスＣＰ３を出力する。制御パルスＣＰ３は、第３カウンタ４０へ初期化パルスとして、また第１カウンタ３４へ停止パルスとしてそれぞれ供給され。
【００４３】
第１、第２及び第３カウンタ３４，３７，４０はＨＤパルスが入力されるまでは動作停止状態を続け、ＨＤパルス入力後動作を開始し、第３コンパレータ４１のＣＰ３パルス出力があるまで動作を続ける。第３コンパレータ４１のＣＰ３パルス出力時点で第１、第２及び第３カウンタ３４，３７，４０は初期値にリセットされ、再びＨＤパルスが入力されるまで動作停止状態を続ける。なお、本実施の形態における第１、第２及び第３カウンタ３４，３７，４０の初期値は、各々"１"としている。
【００４４】
駆動モード制御部３１は、通常転送モードと垂直高速転送モードとのいずれであるかに応じて第１、第２及び第３ＲＯＭ３３，３６，３９から読み出される制御値を切り替えるように、アドレスを供給する。ここでは、アドレス１が垂直高速転送モードを、アドレス２が通常転送モードをそれぞれ表すものとする。
【００４５】
時系列データＲＯＭ３２は、出力パルスの論理レベルの繰り返しパターンを表す時系列データを格納しておくためのメモリであって、第２カウンタ３７のカウント値ＣＮＴ２を読み出しアドレスとして受け入れて、時系列データに基づく出力パルスをＶ１〜４のパルスとして供給する。
【００４６】
図９は、図８の第１ＲＯＭ３３、第２ＲＯＭ３６、第３ＲＯＭ３９、および時系列データＲＯＭ３２に格納されたタイミング生成情報を示し、図５及び図６に示した垂直転送の通常転送部のＶ１〜Ｖ４のパルスタイミングを発生させるためのデータに相当する。図５の駆動モード１のＶ１〜Ｖ４のパルスタイミングについて、論理変化単位は１２Ｔであることから、図９（ａ）に示す第１ＲＯＭ３３のタイミング生成情報として１２（１０進数）を格納している。垂直転送１段分のステップ数は８であることから、図９（ｂ）に示す第２ＲＯＭ３６のタイミング生成情報として８（１０進数）を格納している。垂直転送は１段であることから、図９（ｃ）に示す第３ＲＯＭ３９のタイミング生成情報として１（１０進数）を格納している。Ｖ１〜Ｖ４の垂直転送波形パターンとして、図９（ｄ）の時系列データＲＯＭ３２の垂直転送波形パターンを格納している。
【００４７】
次に図６の駆動モード２のＶ１〜Ｖ４のパルスタイミングについては、論理変化単位は１０Ｔであることから、図９（ａ）に示す第１ＲＯＭ３３のタイミング生成情報として１０（１０進数）を格納している。垂直転送１段分のステップ数は８であることから、図９（ｂ）に示す第２ＲＯＭ３６のタイミング生成情報として８（１０進数）を格納している。垂直転送は２段であることから、図９（ｃ）に示す第３ＲＯＭ３９のタイミング生成情報として２（１０進数）を格納している。Ｖ１〜Ｖ４の垂直転送波形パターンとして、図９（ｄ）の時系列データＲＯＭ３２の垂直転送波形パターンを格納している。以上が、タイミング生成情報に基づいたパルス発生の動作説明である。
【００４８】
次に、本実施の形態におけるタイミング発生装置について、具体的な回路構成を図１０に示す。図１０における、第１の記憶回路１０、第１のレジスタ１１、第１の外部入力部１２、セレクタ１３、パルス発生部１４、パルス出力部１５は、図７に示したそれらの要素に対応する。
【００４９】
図１０のパルス発生部１４における、第１カウンタ３４、第１コンパレータ３５、第２カウンタ３７、第２コンパレータ３８、第３カウンタ４０、および第３コンパレータ４１は、それぞれ図８に示したものに対応し、その機能・動作は、図８の場合と同様である。一方、図１０のパルス発生部１４では、図８の第１ＲＯＭ３３、第２ＲＯＭ３６、および第３ＲＯＭ３９が削除されている。それらのＲＯＭにより供給されるデータに相当するデータは、第１のレジスタ１１から、第１コンパレータ３５と、第２コンパレータ３８、第３コンパレータ４１へそれぞれ供給される。また、図８の時系列データＲＯＭ３２は、第１のレジスタ１１から垂直転送波形パターンを書き込む機能も有する時系列データＲＡＭ３２Ａに変更されている。
【００５０】
駆動モード制御部３１Ａは、駆動モードに対応したタイミング生成情報を、第１コンパレータ３５、第２コンパレータ３８、第３コンパレータ４１、および時系列データＲＡＭ３２Ａに、第１のレジスタ１１から提供する動作を制御する。
【００５１】
以下、このタイミング発生装置の動作を、第１の記憶回路１０に格納されたタイミング生成情報に基づくタイミング発生の場合と、第１の外部入力部１２から入力されるタイミング生成情報に基づくタイミング発生の場合について、それぞれ説明する。
【００５２】
まず、第１の記憶回路１０に格納されたタイミング生成情報に基づくタイミング発生の場合について、図１１に示す第１の記憶回路１０のタイミング生成情報を参照して説明する。図１１のタイミング生成情報は、図５に示した駆動モード１における通常転送部のＶ１〜Ｖ４のパルスタイミングと、図６に示した駆動モード２における通常転送部のＶ１〜Ｖ４のパルスタイミングを発生させるためのタイミング生成情報であり、その数値およびデータは図９に示したものと同じである。すなわち駆動モード１における通常転送部のＶ１〜Ｖ４のパルスタイミングについては、論理変化単位として１２（１０進数）が格納され、垂直転送１段分のステップ数として８（１０進数）が格納され、垂直転送段数として１（１０進数）が格納されている。またＶ１〜Ｖ４の垂直転送波形パターンが格納されている。駆動モード２におけるＶ１〜Ｖ４のパルスタイミングについても同じく、論理変化単位として１０（１０進数）が格納され、垂直転送１段分のステップ数として８（１０進数）が格納され、垂直転送段数として２（１０進数）が格納されている。またＶ１〜Ｖ４の垂直転送波形パターンが格納されている。
【００５３】
セレクタ１３が第１の記憶回路１０を選択すると、第１の記憶回路１０のタイミング生成情報は、そっくり第１のレジスタ１１に書き込まれる。すなわち、第１のレジスタ１１に書き込まれたタイミング生成情報は、図１１に示されたものと同一であるので、図１１を参照して説明する。
【００５４】
第１のレジスタ１１に書き込まれたタイミング生成情報のうち、論理変化単位のデータは第１コンパレータ３５に、垂直転送１段分のステップ数のデータは第２コンパレータ３８に、垂直転送段数のデータは第３コンパレータ４１に、Ｖ１〜Ｖ４の垂直転送波形パターンは時系列データＲＡＭ３２Ａに、それぞれ入力される。なお、駆動モード制御部３１Ａからの制御によって、駆動モード１または駆動モード２のタイミング生成情報がそれぞれ選択的に入力される。
【００５５】
これらのタイミング生成情報により、図５の駆動モード１の通常転送部のＶ１〜Ｖ４のパルスタイミングと、図６の駆動モード２の通常転送部のＶ１〜Ｖ４のパルスタイミングを発生することができる。パルス発生部１４の動作は、図８の場合と同様であるので、説明は省略する。
【００５６】
次に、第１の外部入力部１２から入力されるタイミング生成情報に基づくタイミング発生の場合について説明する。この場合は、セレクタ１３により第１の外部入力部１２が選択され、第１のレジスタ１１へ所望のタイミング生成情報を任意に書き込むことが可能である。
【００５７】
図１２は、図１１に示す第１のレジスタ１１のタイミング生成情報において、駆動モード１のＶ１〜Ｖ４パルスにおける論理変化単位を、１２（１０進数）から５（１０進数）へ書き換えた場合のタイミング生成情報を示す。
【００５８】
図１３は、図１２に示すタイミング生成情報から得られる駆動モード１の通常転送部のＶ１〜Ｖ４のパルスタイミングを示す。
【００５９】
このタイミング生成情報によると、駆動モード１の通常転送部のＶ１〜Ｖ４のパルスタイミングは、論理変化単位が５（１０進数）となり、例えばＶ３パルスのＨレベルからＬレベルへの変化は５Ｔとなり、その後Ｖ１〜Ｖ４のパルスは５Ｔ毎に出力論理が変化する。
【００６０】
以上のように本実施の形態によれば、第１の記憶回路１０のタイミング生成情報に基づくパルスタイミングを容易に発生させることができ、なおかつ第１の外部入力部１２からタイミング生成情報を書き換えることが可能であるため、ＬＳＩ化された後でもパルスタイミングの仕様変更に対応することができる。
【００６１】
なお、第１の記憶回路１０及び第１のレジスタ１１のデータ形式は、特に制限されることはない。
【００６２】
（実施の形態２）
図１４は、実施の形態２におけるタイミング発生装置の構成を示す。第１の記憶回路１０、第１のレジスタ１１、第１の外部入力部１２、セレクタ１３、パルス発生部１４、およびパルス出力部１５は、図７に示した実施の形態１におけるタイミング発生装置の構成と同様である。本実施の形態では、セレクタ１３を制御する第２の外部入力部１６が設けられている。第２の外部入力部１６の論理によって、第１のレジスタ１１への書き込みデータを第１の記憶回路１０と第１の入力部１２から選択する。
【００６３】
本実施の形態によれば、第１の記憶回路１０のタイミング生成情報に基づくパルスタイミングを容易に発生させることができ、なおかつ第２の外部入力部１６から入力されるデータの論理によって、第１の外部入力部１２からデータを入力することによりタイミング生成情報を容易に書き換えることが可能である。従って、ＬＳＩ化された後でもパルスタイミングの仕様変更に容易に対応することができる。
【００６４】
（実施の形態３）
図１５は、実施の形態３におけるタイミング発生装置の構成を示す。第１の記憶回路１０、第１のレジスタ１１、第１の外部入力部１２、セレクタ１３、パルス発生部１４、およびパルス出力部１５は、図７に示した実施の形態１におけるタイミング発生装置の構成と同様である。本実施の形態においては、セレクタ１３を制御するセレクタ制御部１７が設けられている。セレクタ制御部１７に入力される第１の外部入力部１２のデータによって、第１のレジスタ１１への書き込みデータを、第１の記憶回路１０と第１の入力部１２から選択する。第１のレジスタ１１への書き込むデータはタイミング生成情報であるが、例えば、ＭＳＢとそれ以下のデータに分けて、ＭＳＢをセレクタ１３の制御論理とし、それ以下のデータをタイミング生成情報とすることができる。
【００６５】
本実施の形態によれば、第１の記憶回路１０のタイミング生成情報に基づくパルスタイミングを容易に発生させることができ、なおかつ第１の外部入力部１２のデータによって、第１の外部入力部１２からデータを入力することによりタイミング生成情報を容易に書き換えることが可能であるため、ＬＳＩ化された後でもパルスタイミングの仕様変更に容易に対応することができる。
【００６６】
また、上記実施の形態２に係るタイミング発生装置に対し、セレクタ１３を制御する第２の外部入力部１６が不要であり、端子数の削減が可能である。
【００６７】
（実施の形態４）
図１６は、実施の形態４におけるタイミング発生装置の構成を示す。第１の外部入力部１２、セレクタ１３、パルス発生部１４、パルス出力部１５、セレクタ制御部１７は、図１５に示した実施の形態３に係るタイミング発生装置の構成と同様である。
【００６８】
本実施の形態において、タイミング生成情報を格納する第１の記憶回路１０Ａは、図７の第１の記憶回路１０とはデータ形式が異なる。またタイミング生成情報を格納する第１のレジスタ１１Ａも、図７の第１のレジスタ１１とはデータ形式が異なる。
【００６９】
第１の記憶回路１０Ａは、Ｎ通り（Ｎは自然数）の駆動モードに対応したタイミング生成情報を記憶し、Ｎ通りの駆動モードに対し共通のデータであるデータＣＯＭが格納されるデータ領域ＣＯＭ１０Ａａと、Ｎ通りのモード毎に異なるデータ（１〜Ｎ）が格納されるデータ領域（１〜Ｎ）１０Ａｂから構成される。第１のレジスタ１１Ａは、データＣＯＭに対するレジスタＣＯＭと、データ（１〜Ｎ）の内のいずれか一つを保持するレジスタＡから構成される。
【００７０】
セレクタ１３が第１の記憶回路１０Ａを選択した場合、第１の記憶回路１０Ａのデータ領域ＣＯＭ１０Ａａのタイミング生成情報は第１のレジスタ１１ＡのレジスタＣＯＭに書き込まれ、データ領域（１〜Ｎ）１０Ａｂのタイミング生成情報は駆動モードに従い、データ（１〜Ｎ）のいずれか一つが第１のレジスタ１１ＡのレジスタＡに書き込まれる。
【００７１】
本実施の形態において、図５の駆動モード１の通常転送部のＶ１〜４のパルスタイミングと、図６の駆動モード２の通常転送部のＶ１〜４のパルスタイミングを発生させる時の、２通りの場合について説明する。第１の記憶回路１０Ａのタイミング生成情報を図１７に示す。また、第１のレジスタ１１Ａにおける、駆動モード１のタイミング生成情報および駆動モード２のタイミング生成情報を、それぞれ図１８および図１９に示す。
【００７２】
図１７に示される第１の記憶回路１０Ａには、２通りの駆動モードに対し共通のタイミング生成情報である垂直転送波形パターンがデータＣＯＭとして、データ領域ＣＯＭ１０Ａａに格納される。駆動モード１と駆動モード２でタイミング生成情報が異なる、論理変化単位および垂直転送段数と、駆動モード１と駆動モード２でタイミング生成情報が同じではあるが垂直転送１段分のステップ数とが、データ（１〜Ｎ）（Ｎ＝２）として、データ領域（１〜Ｎ）１０Ａｂに格納される。
【００７３】
この第１の記憶回路１０Ａのタイミング生成情報に対して、駆動モード１の時の第１のレジスタ１１Ａのタイミング生成情報は図１８に示す通りである。レジスタ領域ＣＯＭには、駆動モード１と駆動モード２で共通のタイミング生成情報である垂直転送波形パターンが書き込まれている。論理変化単位を格納するレジスタＡ（１）、垂直転送段数を格納するレジスタＡ（３）、および垂直転送１段分のステップ数を格納するレジスタＡ（２）は、タイミング生成情報の１つの駆動モード分のレジスタを備え、それぞれ第１の記憶回路１０Ａの駆動モード１のタイミング生成情報が書き込まれる。
【００７４】
図１９は、駆動モード２の時の第１のレジスタ１１Ａのタイミング生成情報を示す。駆動モ−ド１から駆動モード２に変わった時に、レジスタＡ（１）の論理変化単位と、レジスタＡ（３）の垂直転送段数と、レジスタＡ（２）の垂直転送１段分のステップ数のタイミング生成情報が、それぞれ更新される。この時、レジスタＣＯＭのタイミング生成情報は更新されない。
【００７５】
以上のように本実施の形態によれば、第１の記憶回路１０Ａのタイミング生成情報に基づくパルスタイミングを容易に発生させることができ、なおかつ第１の外部入力部１２からタイミング生成情報を書き換えることが可能である。さらに第１のレジスタ１１Ａについては、第１の記憶回路１０Ａのタイミング生成情報であるＮ通りのモード毎に異なるデータ領域であるデータ領域（１〜Ｎ）に対し、データ（１〜Ｎ）の内いずれか一つを保持するレジスタＡで構成することにより、レジスタの削減が可能であり、チップサイズ、コストに有利である。
【００７６】
なお、本発明においてセレクタ１３の制御の形態は、特に限定されることはない。
【００７７】
また、本実施の形態において、第１のレジスタ１１Ａを構成するレジスタＡは、データ（１〜Ｎ）の内のいずれか１つを保持するものとしたが、複数のデータを保持するものであっても構わない。
【００７８】
（実施の形態５）
図２０は、実施の形態５におけるタイミング発生装置の構成を示す。第１の記憶回路１０、第１のレジスタ１１、第１の外部入力部１２、セレクタ１３、パルス発生部１４、パルス出力部１５、および第２の外部入力部１６は、図１４に示した実施の形態２におけるタイミング発生装置の構成と同様である。本実施の形態においては、第２のレジスタ１８が設けられ、ビデオカメラ等の電子シャッター機能など、ユーザ側で制御する機能の設定データが格納される。これに対し、第１のレジスタ１１には、主にタイミング発生装置としての回路データが格納される。パルス発生部１４は、第１のレジスタ１１及び第２のレジスタ１８から供給されるデータに基づいて、タイミングパルスを発生させる。
【００７９】
第２のレジスタ１８は第１の外部入力部１２に接続され、外部から機能設定情報を書き込まれる。すなわち第１の外部入力部１２は、セレクタ１３と第２のレジスタ１８の両方に接続される。第１のレジスタ１１と第２のレジスタ１８のアドレスはそれぞれ独立している。このためセレクタ１３が第１の外部入力部１２を選択して、第１の外部入力部１２から入力されるデータが、第１のレジスタ１１と第２のレジスタ１８の両方に入力される場合にも、アドレス指定により第１のレジスタ１１と第２のレジスタ１８のいずれか所望のレジスタへ書き込むことが可能である。
【００８０】
以上のように本実施の形態によれば、第１のレジスタ１１と第２のレジスタ１８のアドレスをそれぞれ独立して設けることにより、第１のレジスタ１１と第２のレジスタ１８へデータを入力するための外部入力部を共通にすることが可能であり、端子数の削減が可能である。また同時に外部入力部に接続されるマイコン等の外部制御信号の信号数の削減も可能となる。
【００８１】
（実施の形態６）
図２１は、実施の形態６におけるタイミング発生装置の構成を示す。図２１の装置は、本実施の形態の思想を、図２０に示した実施の形態５のタイミング発生装置に適用した場合の構成である。
【００８２】
第１の記憶回路１０、第１のレジスタ１１、第１の外部入力部１２、セレクタ１３、パルス発生部１４、パルス出力部１５、第２の外部入力部１６、第２のレジスタ１８は、図２０に示した実施の形態５におけるタイミング発生装置の構成と同様である。本実施の形態においては、パルス出力制御部１９が設けられている。パルス発生部１４の出力パルスは、パルス出力制御部１９を経由し、パルス出力部１５に入力される。
【００８３】
パルス出力制御部１９はその出力として、パルス発生部１４の出力論理と等価またはＨレベル、Ｌレベル、ハイインピーダンス状態のいずれかを出力することが可能である。一実施の形態としては、第１のレジスタ１１へのデータ書き込み期間中は、パルス出力制御部１９によりＨ、Ｌ、またはハイインピーダンス状態の内、所望の論理をパルス出力部１５に出力し、第１のレジスタ１１へのデータ書き込みが完了した後、パルス出力制御部１９によりパルス発生部１４の出力論理と等価な論理をパルス出力部１５に出力する。
【００８４】
本実施の形態によれば、第１のレジスタ１１にタイミング生成情報を書き込むまでの期間、パルス発生部１４の出力論理は不定であるが、パルス出力制御部１９によりＨレベル、Ｌレベル、ハイインピーダンス状態の所望の出力に固定することが可能である。これにより、第１のレジスタ１１にタイミング生成情報が書き込まれ、パルス発生部１４の出力論理が確定するまでの期間、パルス出力部１５に接続されたディジタル信号処理部３等への誤動作の要因となる不定パルスの入力を抑制することが可能になる。それにより、例えばカメラシステムとしての信頼性が向上する。
【００８５】
（実施の形態７）
図２２は、実施の形態７におけるタイミング発生装置の構成を示す。第１の記憶回路１０、第１のレジスタ１１、第１の外部入力部１２、セレクタ１３、パルス発生部１４、パルス出力部１５、第２の外部入力部１６、第２のレジスタ１８は、図２０に示した実施の形態５におけるタイミング発生装置の構成と同様である。本実施の形態においては、入力制御部２０、および入力制御部２０を制御するデータを入力する第３の外部入力部２１が設けられる。
【００８６】
入力制御部２０は、第１の外部入力部１２から入力されたデータを、第３の外部入力部２１のデータにより切り替えて、セレクタ１３と第２のレジスタ１８のいずれかへ出力する。第１の外部入力部１２から入力されるデータは、第１のレジスタ１１へ書き込むためのタイミング生成情報と、第２のレジスタ１８へ書き込むための電子シャッター機能などユーザ側で制御する機能設定情報を含む。
【００８７】
第１のレジスタ１１へタイミング生成情報を書き込む場合、入力制御部２０は、第３の外部入力部２１から入力されるＨまたはＬレベルのデータによって、第１の外部入力部１２から入力されたデータをセレクタ１３に出力する。そしてセレクタ１３は、第２の外部入力部１６から入力されるＨまたはＬレベルのデータによって、入力制御部２０を経由し第１の外部入力部１２から入力されたデータを、タイミング生成情報として第１のレジスタ１１に出力する。次に第２のレジスタ１８へ機能設定情報を書き込む場合、入力制御部２０は第３の外部入力部２１から入力されるＨまたはＬレベルのデータによって、第１の外部入力部１２から入力されたデータを機能設定情報として第２のレジスタ１８に出力する。
【００８８】
本実施の形態によれば、入力制御部２０と第３の外部入力部２１を制御することにより、第１のレジスタ１１と第２のレジスタ１８へデータを入力するための外部入力部を共通にすることが可能であり、タイミング生成情報と機能設定情報を入力する際の端子数の削減が可能である。また同時に外部入力部に接続されるマイコン等の外部制御信号の信号数も、削減可能となる。
【００８９】
ところで実施の形態５におけるタイミング発生装置も、目的は本実施の形態と同様であるが、実施の形態５では、第１の外部入力部１２から入力されるデータは、アドレス指定により、第１のレジスタ１１と第２のレジスタ１８への書き込みが制御される。これに対し、本実施の形態では、第１のレジスタ１１と第２のレジスタ１８への書き込みを、アドレスではなく入力制御部２０と第３の外部入力部２１で制御する。
【００９０】
本実施の形態では、実施の形態５のタイミング発生装置に対して、第３の外部入力部２１が更に必要である。しかし、実施の形態５のタイミング発生装置においては、第１の外部入力部１２からデータ入力中に、ノイズ等の影響でアドレスが正しく入力されなかった場合、誤動作が発生する。特に、第２のレジスタ１８に機能設定情報を書き込む際に、誤ってタイミング生成情報を格納する第１のレジスタ１１に書き込んだ場合など、一度カメラの電源をＯＦＦするまで正常動作に回復しない可能性が高い。
【００９１】
本実施の形態では、入力制御部２０と第３の外部入力部２１を制御することにより、第１のレジスタ１１と第２のレジスタ１８への書き込み誤りを極力低下させることが可能である。従って、実施の形態５よりも、タイミング生成情報と機能設定情報のデータ入力の信頼性が向上する。
【００９２】
また、タイミング生成情報と機能設定情報のデータ入力部を共通にすることで、端子数の削減が可能である。
【００９３】
さらに、実施の形態５のタイミング発生装置は、第１のレジスタ１１と第２のレジスタ１８をアドレスで区別するため、ビット長が長くなり、メモリ容量と通信時間が増大する。本実施の形態によれば、メモリ容量と通信時間を増やすことなく、第１のレジスタ１１と第２のレジスタ１８の設定が可能である。
【００９４】
（実施の形態８）
図２３は、実施の形態８におけるタイミング発生装置の構成を示す。第１の記憶回路１０、第１のレジスタ１１、第１の外部入力部１２、セレクタ１３、パルス発生部１４、パルス出力部１５、第２の外部入力部１６、第２のレジスタ１８、入力制御部２０、および第３の外部入力部２１は、図２２に示した実施の形態７におけるタイミング発生装置の構成と同様である。本実施の形態においては、第３の外部入力部２１のＨ（またはＬ）レベルのデータは、実施の形態７に示す入力制御部２０だけではなく、パルス発生部１４と第２のレジスタ１８にも供給されている。
【００９５】
第３の外部入力部２１にＬ（またはＨ）レベルのデータが入力された場合、入力制御部２０は、そのＬ（またはＨ）レベルに応じて第１の外部入力部１２から入力されたデータをセレクタ１３に出力する。そしてセレクタ１３は、第２の外部入力部１６から入力されるＨ（またはＬ）レベルのデータによって、入力制御部２０を経由し第１の外部入力部１２から入力されたデータを、タイミング生成情報として第１のレジスタ１１に出力する。
【００９６】
また、第３の外部入力部２１にＬ（またはＨ）レベルのデータが入力されている期間は、パルス発生部１４と第２のレジスタ１８は初期化される。
【００９７】
第３の外部入力部２１にＨ（またはＬ）レベルのデータが入力された場合には、入力制御部２０は、第１の外部入力部１２から入力されたデータを機能設定情報として第２のレジスタ１８に出力する。
【００９８】
また、第３の外部入力部２１にＨ（またはＬ）レベルのデータが入力されている期間、パルス発生部１４は、第１のレジスタ１１に格納されたタイミング生成情報に基づいたパルスを発生させるための動作状態となる。第２のレジスタ１８は書き込み可能な状態になる。
【００９９】
本実施の形態によれば、実施の形態７と同様に、メモリ容量と通信時間を増やすことなく第１のレジスタ１１と第２のレジスタ１８の設定が可能である。また、タイミング生成情報として第１のレジスタ１１にデータが入力されている期間はパルス発生部１４は初期化されるため、第１のレジスタ１１にタイミング生成情報が書き込まれ、パルス発生部１４の出力論理が確定するまでの期間、実施の形態６と同様に、パルス出力部１５に接続されたディジタル信号処理部３等への誤動作の要因となる不定パルスの入力を抑制することも可能になる。
【０１００】
さらに、第３の外部入力部２１に入力するデータを、タイミング発生装置としてのリセット信号として使用でき、すなわちリセット信号入力部としても共用することができる。
【０１０１】
なお、上述の各実施の形態においても、第１の記憶回路１０または第１の外部入力１２から第１のレジスタ１１への書き込み期間中に、第１の記憶回路１０と第１のレジスタ１１を除く要素を初期化するように構成することができ、それにより、本実施の形態と同様の効果を得ることができる。
【０１０２】
（実施の形態９）
図２４は、実施の形態９におけるタイミング発生装置の構成を示す。第１の記憶回路１０、第１のレジスタ１１、第１の外部入力部１２、セレクタ１３、パルス発生部１４、パルス出力部１５、第２の外部入力部１６、第２のレジスタ１８、入力制御部２０、第３の外部入力部２１は、図２３に示した実施の形態８におけるタイミング発生装置の構成と同様である。
【０１０３】
本実施の形態においては更に、第３の外部入力部２１に入力されるパルスのエッヂを検出するエッヂ検出回路２２、エッヂ検出回路２２の出力をトリガに計数を行う計数回路２３が設けられている。計数回路２３の出力は、実施形態８における第３の外部入力部２１と同等の作用をするように構成される。
【０１０４】
すなわち、第３の外部入力部２１に入力されるパルスのエッヂをエッヂ検出回路２２にて検出し、エッヂ検出回路２２の出力をトリガにして、計数回路２３は少なくとも第１のレジスタ１１へのデータ入力が完了するまでの期間、Ｌ（またはＨ）レベルに変化し保持する。それによりパルス発生部１４と第２のレジスタ１８は初期化される。
【０１０５】
なお、特にシステム上問題なければ、初期化されるブロックは任意に選択されてもよい。また計数回路２３の計数期間としては、第１のレジスタ１１への書き込み期間よりも長い任意の計数期間を設定してもよい。
【０１０６】
次に、計数回路２３は第１のレジスタ１１へのデータ入力が完了以降、Ｌ（またはＨ）レベルに変化し、パルス発生部１４は、第１のレジスタ１１に格納されたタイミング生成情報に基づいたパルスを発生させるための動作状態となる。また第２のレジスタ１８は書き込み可能な状態になる。
【０１０７】
以上のように本実施の形態によれば、実施の形態８と同様に、タイミング生成情報として第１のレジスタ１１にデータが入力されている期間中に、パルス発生部１４は初期化される。そのため、第１のレジスタ１１にタイミング生成情報が書き込まれ、パルス発生部１４の出力論理が確定するまでの期間、パルス出力部１５に接続されたディジタル信号処理部等への誤動作の要因となる不定パルスの入力を抑制することが可能である。
【０１０８】
なお、パルス発生部１４と第２のレジスタ１８を初期化する期間は、パルス出力部１５に接続されたディジタル信号処理部等への誤動作の要因となる不定パルスの入力を抑制するに十分な期間であれば、第１のレジスタ１１へのデータ入力が完了するまでの期間である必要はない。例えば、データ入力完了から所定期間前に初期化を解除するものであっても良い。
【０１０９】
さらに本実施の形態の構成によれば、第３の外部入力部２１に入力するＬ（またはＨ）期間を制御することなく、パルスエッヂの検出によりタイミング発生装置が自動的に第１のレジスタ１１へのデータ入力完了を判別することが可能である。それにより、不定パルスを出力することなくタイミング生成情報に基づいたパルスを発生させることが可能であるため、制御側の負荷を削減することが可能である。
【０１１０】
（実施の形態１０）
図２５は、実施の形態１０におけるタイミング発生装置の構成を示す。本実施の形態においては、第１の記憶回路１０、第１のレジスタ１１、第１の外部入力部１２、セレクタ１３、パルス発生部１４、パルス出力部１５、第１の外部入力部１６、第２のレジスタ１８、入力制御部２０、第３の外部入力部２１は、図２３に示した実施の形態８における構成と同様である。
【０１１１】
本実施の形態は、タイミング発生装置の使い方に特徴を有する。すなわち、タイミング発生装置の外部に、第１のデータ発生部２４、第２のデータ発生部２５、及び第３のデータ発生部２６が設けられ、タイミング発生装置にデータを供給する。第１のデータ発生部２４は、第１のレジスタ１１へ書き込むタイミング生成データを発生する。第２のデータ発生部２５は、第２のレジスタ１８へ書き込む機能設定データを発生する。第３のデータ発生部２６は、第１のデータ発生部２４と第２のデータ発生部２５の出力状態を制御する。
【０１１２】
第１のデータ発生部２４は、第３のデータ発生部２６からのデータ入力により、第１のレジスタ１１へ入力するためのデータを出力するか、またはハイインピーダンス状態となる。第２のデータ発生部２５は、第３のデータ発生部２６のデータ入力により第２のレジスタ１８へ入力するためのデータを出力するか、またはハイインピーダンス状態となる。
【０１１３】
第１のデータ発生部２４の出力と第２のデータ発生部２５の出力は第１の外部入力部１２に供給される。第１のデータ発生部２４が第１のレジスタ１１へ入力するデータを出力する時は、第２のデータ発生部２５はハイインピーダンス状態となる。第２のデータ発生部２５が第２のレジスタ１８へ入力するデータを出力する時は、第１のデータ発生部２４はハイインピーダンス状態となる。
【０１１４】
以上のように本実施の形態によれば、第１のレジスタ１１用のデータを発生する第１のデータ発生部２４と、第２のレジスタ１８用のデータを発生する第２のデータ発生部２５が別々の出力部であっても、第１のレジスタ１１と第２のレジスタ１８のデータを外部から書き換えるためのデータ入力部を第１の外部入力部１２として共通にすることが可能である。
【０１１５】
なお、第１のレジスタ１１、第２のレジスタ１８に加えて更にレジスタを備え、データ発生部も３個以上備えた場合においても同様に、データ入力部を第１の外部入力部１２として共通にすることが可能である。
【０１１６】
（実施の形態１１）
図２６は、実施の形態１１におけるタイミング発生装置の構成を示す。第１の記憶回路１０、第１のレジスタ１１、第１の外部入力部１２、セレクタ１３、パルス発生部１４、パルス出力部１５、第１の外部入力部１６、第２のレジスタ１８は、図２０に示した実施の形態５におけるタイミング発生装置の構成と同様である。
【０１１７】
本実施の形態においては更に、第２の記憶回路２７、及び第２のレジスタ１８と第２の記憶回路２７のデータを比較するデータ比較器２８が設けられる。第２のレジスタ１８には機能設定として、テストモードや、回路構成上動作不定になるような設定が存在することがある。これがパルス発生部１４に供給されることを防止するために、第２の記憶回路２７には、機能設定として第２のレジスタ１８に設定されてはならない論理情報が格納されており、第２のレジスタ１８とのデータ比較をデータ比較器２８が実行する。
【０１１８】
誤って第２のレジスタ１８に設定されてはならない論理情報が書き込まれた場合、第２の記憶回路２７とのデータ比較の結果、データ比較器２８は一致した結果を出力し、その出力は第２のレジスタ１８に入力され、該当する論理を反転させる。このようにして、第２のレジスタ１８のアドレスのデータとして、不具合なデータが設定されることを回避する。
【０１１９】
上記構成においては、機能設定として第２のレジスタ１８に設定されてはならない論理情報を、第２の記憶回路２７に格納した例を示したが、第１の記憶回路１０に格納してもよい。さらに第２の記憶回路２７に格納した情報を外部から書き換え可能にすることもできる。
【０１２０】
なお、以上の各実施の形態において、パルス発生部１４から出力されるタイミングパルスは、１本の系列に限定されるわけではなく、複数本の系列として出力することも可能である。タイミング発生装置内での信号の入出力についても同様である。
【０１２１】
また、以上の各実施の形態においては、タイミング発生装置として独立した構成を有する装置を説明したが、固体撮像素子あるいはカメラシステムとして同等の機能を有するように構成することも可能である。
【産業上の利用可能性】
【０１２２】
本発明のタイミング発生装置は、パルスタイミングを容易に発生することができるとともに、外部からのタイミング生成情報の書き換えが可能であるから、タイミング発生装置としてＬＳＩ化された後の仕様変更等に対しても、再度ＬＳＩを作り直す必要がない利点を有し、固体撮像素子の駆動及び信号処理等に有用である。
【図面の簡単な説明】
【０１２３】
【図１】本発明の実施の形態における固体撮像装置であるＣＣＤカメラの概略構成例を示すブロック図
【図２】図１における固体撮像素子（ＣＣＤ）のゲート構成例を示す概念図
【図３】図１における主要信号の駆動モード１の波形例を示すタイミングチャート
【図４】図１における主要信号の駆動モード２の波形例を示すタイミングチャート
【図５】図３中の通常転送部の波形例を示す詳細タイミングチャート
【図６】図４中の通常転送部の波形例を示す詳細タイミングチャート
【図７】実施の形態１におけるタイミング発生装置を示すブロック図
【図８】タイミング発生装置の動作を説明するためのブロック図
【図９】図８における各ＲＯＭに格納されたタイミング生成情報を示す表
【図１０】図７におけるパルス発生部の構成を具体的に図示したブロック図
【図１１】図１０の第１の記憶回路１０に格納されたタイミング生成情報のデータを示す表
【図１２】図１０中の第１のレジスタに書き込まれた図１１のデータを外部から書き換えた場合のデータ例を示す表
【図１３】図１２のタイミング生成情報に基づく、駆動モード１の通常転送部の波形例を示す詳細タイミングチャート
【図１４】実施の形態２におけるタイミング発生装置を示すブロック図
【図１５】実施の形態３におけるタイミング発生装置を示すブロック図
【図１６】実施の形態４におけるタイミング発生装置を示すブロック図
【図１７】図１６の第１の記憶回路１０Ａに格納されるタイミング生成情報を示す表
【図１８】図１６の第１のレジスタ１１Ａに格納された駆動モード１のタイミング生成情報を示す表
【図１９】図１６の第１のレジスタ１１Ａに格納された駆動モード２のタイミング生成情報を示す表
【図２０】実施の形態５におけるタイミング発生装置を示すブロック図
【図２１】実施の形態６におけるタイミング発生装置を示すブロック図
【図２２】実施の形態７におけるタイミング発生装置を示すブロック図
【図２３】実施の形態８におけるタイミング発生装置を示すブロック図
【図２４】実施の形態９におけるタイミング発生装置を示すブロック図
【図２５】実施の形態１０におけるタイミング発生装置を示すブロック図
【図２６】実施の形態１１におけるタイミング発生装置を示すブロック図
【符号の説明】
【０１２４】
１  固体撮像素子（ＣＣＤ）
２  前処理（ＣＤＳ／ＡＤＣ）ＬＳＩ
３  ディジタル信号処理（ＤＳＰ）ＬＳＩ
４  タイミングジェネレータ（ＴＧ）ＬＳＩ
５  クロックドライバ（ＤＲ）ＬＳＩ
６  フォトダイオード（ＰＤ）
７  垂直転送部
８  水平転送部
９  電荷検出部
１０  記憶回路
１１  第１のレジスタ
１２  第１の外部入力部
１３  セレクタ
１４  パルス発生部
１５  パルス出力部
１６  第２の外部入力部
１８  第２のレジスタ
１９  パルス出力制御部
２０  入力制御部
２１  第３の外部入力部
２２  エッヂ検出回路
２３  計数回路
２４  第１のデータ発生部
２５  第２のデータ発生部
２６  第３のデータ発生部
２７  第２の記憶回路
２８  データ比較器
３０  計数部
３１、３１Ａ  駆動モード制御部
３２  時系列データＲＯＭ
３２Ａ  時系列データＲＡＭ
３３  第１ＲＯＭ
３４  第１カウンタ
３５  第１コンパレータ
３６  第２ＲＯＭ
３７  第２カウンタ
３８  第２コンパレータ
３９  第３ＲＯＭ
４０  第３カウンタ
４１  第３コンパレータ
【図１】
2005051762.tif 000003
【図２】
2005051762.tif 000004
【図３】
2005051762.tif 000005
【図４】
2005051762.tif 000006
【図５】
2005051762.tif 000007
【図６】
2005051762.tif 000008
【図７】
2005051762.tif 000009
【図８】
2005051762.tif 000010
【図９】
2005051762.tif 000011
【図１０】
2005051762.tif 000012
【図１１】
2005051762.tif 000013
【図１２】
2005051762.tif 000014
【図１３】
2005051762.tif 000015
【図１４】
2005051762.tif 000016
【図１５】
2005051762.tif 000017
【図１６】
2005051762.tif 000018
【図１７】
2005051762.tif 000019
【図１８】
2005051762.tif 000020
【図１９】
2005051762.tif 000021
【図２０】
2005051762.tif 000022
【図２１】
2005051762.tif 000023
【図２２】
2005051762.tif 000024
【図２３】
2005051762.tif 000025
【図２４】
2005051762.tif 000026
【図２５】
2005051762.tif 000027
【図２６】
2005051762.tif 000028