(57)【要約】【課題】  システムオンチップを設計する過程において、システムオンチップの製造が完了する前であっても、システムオンチップの性能を測定することが可能なシステムオンチップ性能測定装置およびシステムオンチップ性能測定方法を提供する。【解決手段】  本発明のシステムオンチップ測定装置は、システムオンチップに組み込まれたＩＰに関する情報を記憶する記憶部２０１と、記憶部２０１に記憶された情報のいずれか一つに対応するＩＰをソースＩＰとし、ソースＩＰに関する情報に基づいてソースＩＰからの受信性能を算出する受信性能算出部２０３と、記憶部２０１に記憶された情報のいずれか一つに対応するＩＰを目的ＩＰとし、目的ＩＰに関する情報に基づいて目的ＩＰへの伝送性能を算出する伝送性能算出部２０３と、受信性能および伝送性能を表示する表示部２０７と、を備えている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
システムオンチップに組み込まれたＩＰに関する情報を記憶する記憶部と、
前記記憶部に記憶された前記情報のいずれか一つに対応するＩＰをソースＩＰとし、前記ソースＩＰに関する前記情報に基づいて前記ソースＩＰからの受信性能を算出する受信性能算出部と、
前記記憶部に記憶された前記情報のいずれか一つに対応するＩＰを目的ＩＰとし、前記目的ＩＰに関する前記情報に基づいて前記目的ＩＰへの伝送性能を算出する伝送性能算出部と、
前記受信性能算出部によって算出された前記受信性能と、前記伝送性能算出部によって算出された前記伝送性能と、を表示する表示部と、
を備えることを特徴とするシステムオンチップ性能測定装置。
【請求項２】
所定時間の間に前記ソースＩＰから受信されるデータと前記目的ＩＰに伝送されるデータとの比率を算出し、算出された前記比率を前記表示部に表示させる制御部をさらに備えることを特徴とする請求項１に記載のシステムオンチップ性能測定装置。
【請求項３】
前記ＩＰに関する前記情報が入力され、入力された前記情報を前記記憶部に記憶させる入力部をさらに備えることを特徴とする請求項１または請求項２に記載のシステムオンチップ性能測定装置。
【請求項４】
前記記憶部に記憶された前記情報のいずれか一つに対応する前記ソースＩＰおよび前記目的ＩＰを設定するＩＰ設定部をさらに備えることを特徴とする請求項１から請求項３のいずれか一項に記載のシステムオンチップ性能測定装置。
【請求項５】
前記受信性能算出部および前記伝送性能算出部は、システムＣにより実装されたプログラムによって、前記ソースＩＰからの前記受信性能と、前記目的ＩＰへの前記伝送性能と、をそれぞれ算出することを特徴とする請求項１から請求項４のいずれか一項に記載のシステムオンチップ性能測定装置。
【請求項６】
システムオンチップ性能測定装置がシステムオンチップの性能を測定するシステムオンチップ性能測定方法であって、
前記システムオンチップ性能測定装置が、以下の各ステップを実行することを特徴とするシステムオンチップ性能測定方法。
（ａ）システムオンチップに組み込まれたＩＰに関する情報を記憶するステップ
（ｂ）前記（ａ）ステップで記憶された前記情報のいずれか一つに対応するＩＰであるソースＩＰに関する前記情報に基づいて、前記ソースＩＰからの受信性能を算出するステップ
（ｃ）前記（ａ）ステップで記憶された前記情報のいずれか一つに対応するＩＰである目的ＩＰに関する前記情報に基づいて、前記目的ＩＰへの伝送性能を算出するステップ
（ｄ）前記（ｂ）ステップで算出された前記受信性能と、前記（ｃ）ステップで算出された前記伝送性能と、を表示するステップ
【請求項７】
前記（ｃ）ステップと前記（ｄ）ステップとの間に、
（ｅ）所定時間の間に前記ソースＩＰから受信されるデータと前記目的ＩＰに伝送されるデータとの比率を算出するステップ
をさらに含み、前記（ｄ）ステップにおいて、前記（ｅ）ステップで算出された前記比率を表示することを特徴とする請求項６に記載のシステムオンチップ性能測定方法。
【請求項８】
前記（ａ）ステップの前に、
（ｆ）前記（ａ）ステップで記憶される前記ＩＰに関する前記情報が入力されるステップ
をさらに含むことを特徴とする請求項６または請求項７に記載のシステムオンチップ性能測定方法。
【請求項９】
前記（ａ）ステップと前記（ｂ）ステップとの間に、
（ｇ）前記（ａ）ステップで記憶された前記情報のいずれか一つに対応する前記ソースＩＰおよび前記目的ＩＰを設定するステップ
をさらに含むことを特徴とする請求項６から請求項８のいずれか一項に記載のシステムオンチップ性能測定方法。
【請求項１０】
システムＣにより実装されたプログラムによって、前記（ｂ）ステップにおいて前記ソースＩＰからの前記受信性能を算出し、前記（ｃ）ステップにおいて前記目的ＩＰへの前記伝送性能を算出することを特徴とする請求項６から請求項９のいずれか一項に記載のシステムオンチップ性能測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムオンチップの性能を測定するためのシステムオンチップ性能測定装置およびシステムオンチップ性能測定方法に関し、詳細には、イーサネット（登録商標）ＤＭＡ（Direct Memory Access）およびバス構造（bus configuration）を有するプラットフォーム（platform）に使用可能なシステムオンチップ性能測定装置およびシステムオンチップ性能測定方法に関する。
【背景技術】
【０００２】
ＴＶ、冷蔵庫、携帯電話、ＰＤＡ（Personal Digital Assistant）、ノート型パソコンなどの電子機器に対する需要が増加するに伴い、電子回路の小型化および低電力化が望まれてきた。
【０００３】
さらに、半導体製造技術の発展が、単一チップにおける回路素子数の増加に貢献してきた。したがって、以前はそれぞれが別々のチップに形成されていたメモリ、マイクロプロセッサ、コプロセッサなどの全てが、単一チップに組み込まれるようになった。単一チップに組み込まれた個々の部品（component）は、ＩＰ（Intellectual Property）と呼ばれており、ＩＰの集合からなるチップは、システムオンチップ（ＳｏＣ：System on a Chip）と呼ばれている。
【０００４】
このＩＰの概念が、既存のＩＰを他のシステムに再使用可能であるという、半導体設計における新たなアイデアを提示している。すなわち、ＳｏＣを設計する際に、一つのチップに組み込まれる全てのＩＰをあらためて設計する必要がなくなる。その代わりに、設計済みのＩＰを一つのチップ上に設置するだけで所望のＳｏＣを製造することができる。このような方法でＩＰを再使用する場合には、ＳｏＣ製造のおよそ５０％が完了していることになるので、ＳｏＣを設計するのに要する時間を半分以上削減することができる。全てのＩＰをパッケージすることによって製造されたＳｏＣの性能は、システムオンチップ性能測定装置によって測定される。
【０００５】
図１は、従来のシステムオンチップ性能測定装置を示す概略ブロック図である。図１に示すように、システムオンチップ性能測定装置１００は、第一のイーサネット（登録商標）１０１と、第二のイーサネット（登録商標）１０３と、制御部１０５と、汎用非同期送受信回路（ＵＡＲＴ：Universal Asynchronous Receiver/Transmitter）１０７と、を備えている。
【０００６】
第一のイーサネット（登録商標）１０１は、イーサネット（登録商標）規格による接続部であり、第一のスマートビット１２０に接続されている。第二のイーサネット（登録商標）１０３は、イーサネット（登録商標）規格による接続部であり、第二のスマートビット１３０に接続されている。第一のスマートビット１２０は、ＳｏＣに組み込まれた任意のＩＰ（図示せず）と接続されており、第二のスマートビット１３０は、ＳｏＣに組み込まれた他のＩＰ（図示せず）と接続されている。第一のスマートビット１２０は、自身に接続された任意のＩＰから受信されるデータについて、一定時間当たりのフレーム数、フレーム間の伝送時間、ＮＡＴ（Network Address Translation）性能などを測定する。第二のスマートビット１３０は、自身に接続された他のＩＰから受信されるデータについて、一定時間当たりのフレーム数、フレーム間の伝送時間、ＮＡＴ性能などを測定する。
【０００７】
制御部１０５は、第一のスマートビット１２０および第二のスマートビット１３０によって測定された任意のＩＰから受信されるデータの測定値と、他のＩＰへ伝送されるデータの測定値と、を受信する。制御部１０５は、第一のスマートビット１２０および第二のスマートビット１３０によって測定された測定値をＵＡＲＴ１０７に伝送する。
【０００８】
ＵＡＲＴ１０７は、システムオンチップ性能測定装置１００の並列回路を介して、バイト単位でデータを受信し、コンピュータ１４０に伝送するために当該データを一つの単一直列ビットストリーム（single serial bit stream）に変換する。さらに、ＵＡＲＴ１０７は、コンピュータ１４０から受信される直列ビットストリームをバイト単位のデータに変換する。
【０００９】
第一のスマートビット１２０および第二のスマートビット１３０によって測定されたデータは、コンピュータ１４０に伝送され、コンピュータ１４０の表示部（図示せず）に表示される。このようにして、ユーザが表示されたデータに基づいてＳｏＣの性能を判断することができるようになる。
【００１０】
しかしながら、従来のシステムオンチップ性能測定装置１００は、ＳｏＣの性能を測定する際にＳｏＣに組み込まれた各ＩＰが作動している必要があるため、ＳｏＣの製造が完了している場合にのみＳｏＣの性能を測定することができる。言い換えると、ＳｏＣが未完成の状態では、ＳｏＣの性能を測定することができない。
【００１１】
また、従来のシステムオンチップ性能測定装置１００は、各ＩＰに接続されるスマートビットテスト装置を必要としており、かつ、従来のシステムオンチップ性能測定装置１００は、ＳｏＣの性能を測定して判断するためコンピュータに接続されなければならない。このように、ＳｏＣの性能を測定するためには、多数の装置が必要となる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、前記した問題点を解決するために創案されたものであり、システムオンチップを設計する過程において、システムオンチップの製造が完了する前であっても、システムオンチップの性能を測定することが可能なシステムオンチップ性能測定装置およびシステムオンチップ性能測定方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記した目的を達成するため、本発明のシステムオンチップ性能測定装置は、システムオンチップに組み込まれたＩＰに関する情報を記憶する記憶部と、前記記憶部に記憶された前記情報のいずれか一つに対応するＩＰをソースＩＰとし、前記ソースＩＰに関する前記情報に基づいて前記ソースＩＰからの受信性能を算出する受信性能算出部と、前記記憶部に記憶された前記情報のいずれか一つに対応するＩＰを目的ＩＰとし、前記目的ＩＰに関する前記情報に基づいて前記目的ＩＰへの伝送性能を算出する伝送性能算出部と、前記受信性能算出部によって算出された前記受信性能と、前記伝送性能算出部によって算出された前記伝送性能と、を表示する表示部と、を備えることを特徴とする。
【００１４】
また、前記システムオンチップ性能測定装置は、所定時間の間に前記ソースＩＰから受信されるデータと前記目的ＩＰに伝送されるデータとの比率を算出し、算出された前記比率を前記表示部に表示させる制御部をさらに備えていることが望ましい。
【００１５】
また、前記システムオンチップ性能測定装置は、前記ＩＰに関する前記情報が入力され、入力された前記情報を前記記憶部に記憶させる入力部をさらに備えていることが望ましい。
【００１６】
また、前記システムオンチップ性能測定装置は、前記記憶部に記憶された前記情報のいずれか一つに対応する前記ソースＩＰおよび前記目的ＩＰを設定するＩＰ設定部をさらに備えていることが望ましい。
また、前記受信性能算出部および前記伝送性能算出部は、システムＣにより実装されたプログラムによって、前記ソースＩＰからの前記受信性能と、前記目的ＩＰへの前記伝送性能と、をそれぞれ算出することが望ましい。
【００１７】
一方、本発明のシステムオンチップ性能測定方法は、システムオンチップ性能測定装置がシステムオンチップの性能を測定するシステムオンチップ性能測定方法であって、前記システムオンチップ性能測定装置が、以下の各ステップ（ステップ（ａ）〜ステップ（ｄ））を実行することを特徴とする。
（ａ）システムオンチップに組み込まれたＩＰに関する情報を記憶するステップ
（ｂ）前記（ａ）ステップで記憶された前記情報のいずれか一つに対応するＩＰであるソースＩＰに関する前記情報に基づいて、前記ソースＩＰからの受信性能を算出するステップ
（ｃ）前記（ａ）ステップで記憶された前記情報のいずれか一つに対応するＩＰである目的ＩＰに関する前記情報に基づいて、前記目的ＩＰへの伝送性能を算出するステップ
（ｄ）前記（ｂ）ステップで算出された前記受信性能と、前記（ｃ）ステップで算出された前記伝送性能と、を表示するステップ
【００１８】
また、前記システムオンチップ性能測定方法は、前記（ｃ）ステップと前記（ｄ）ステップとの間に、
（ｅ）所定時間の間に前記ソースＩＰから受信されるデータと前記目的ＩＰに伝送されるデータとの比率を算出するステップ
をさらに含み、前記（ｄ）ステップにおいて、前記（ｅ）ステップで算出された前記比率を表示することが望ましい。
【００１９】
また、前記システムオンチップ性能測定方法は、前記（ａ）ステップの前に、
（ｆ）前記（ａ）ステップで記憶される前記ＩＰに関する前記情報が入力されるステップ
をさらに含むことが望ましい。
【００２０】
また、前記システムオンチップ性能測定方法は、前記（ａ）ステップと前記（ｂ）ステップとの間に、
（ｇ）前記（ａ）ステップで記憶された前記情報のいずれか一つに対応する前記ソースＩＰおよび前記目的ＩＰを設定するステップ
をさらに含むことが望ましい。
また、前記システムオンチップ性能測定方法は、システムＣにより実装されたプログラムによって、前記（ｂ）ステップにおいて前記ソースＩＰからの前記受信性能を算出し、前記（ｃ）ステップにおいて前記目的ＩＰへの前記伝送性能を算出することが望ましい。
【発明の効果】
【００２１】
本発明によると、システムオンチップの製造が完了する前であっても、システムオンチップ性能測定装置が設計しようとするシステムオンチップの性能を測定することができるので、システムオンチップのテスト時間を短縮することができ、誤って設計されたシステムオンチップに関する修正費用を削減することができる。
【００２２】
さらに、本発明のシステムオンチップ性能測定装置は、プログラム（例えば、システムＣ）を用いることによって、システムオンチップの性能を測定するので、実装が容易であり、かつ、機能の追加および／または削除が容易である。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について、添付図面を参照して詳細に説明する。
【００２４】
図２は、本発明の実施形態に係るシステムオンチップ性能測定装置を示す概略ブロック図である。図２に示すように、システムオンチップ性能測定装置は、記憶部２０１と、受信性能算出部２０３と、伝送性能算出部２０５と、表示部２０７と、入力部２０９と、ＩＰ設定部２１１と、制御部２１３と、を備えている。
【００２５】
記憶部２０１は、システムオンチップ（ＳｏＣ）に組み込まれた各ＩＰ（Intellectual Property）に関する情報を記憶する。本発明において、ＩＰは、ＳｏＣに組み込まれた各部品（component）のことを指しており、記憶部２０１は、予め製造された各ＩＰに関する情報を記憶する。記憶部２０１に記憶されている情報の例として、対応するＩＰのＮＡＴ（Network Address Translation）性能（ＮＡＴ効率ともいう）、受信または伝送されるデータに関する一定時間当たりのフレーム数、フレーム間の受信または伝送時間、などが挙げられる。
【００２６】
受信性能算出部２０３は、記憶部２０１に記憶された情報の一つに対応するＩＰをソースＩＰ（source ＩＰ）とし、ソースＩＰの情報に基づいてソースＩＰからの受信性能（receipt efficiency；受信効率ともいう）を算出する。この受信性能算出部２０３は、例えば記憶部２０１に記憶された対応するＩＰの情報に基づいて、受信されるデータに関するＮＡＴ性能を算出する。本実施形態では、システムＣ（System Ｃ）によるＴＬＭ（Transaction Level Modeling）法が用いられる。ＴＬＭ法は、デジタルシステムに関する高レベルのモデリング手法であって、機能ユニット（functional unit）あるいは通信機構（communication mechanism）に関する実装の詳細情報とモジュール間の通信とを別々に取り扱う手法である。ここで、Ｃ＋＋の拡張（extension）であるシステムＣは、システムＣのライブラリ（System C library）とＣ＋＋とを組み合わせたものである。また、システムＣは、他者によって製造された部品をそのまま使用し、各部品間の通信を許容する。このようにするために、各部品間にそれぞれバリューチェーン（value chain）を生成することが望ましい。
【００２７】
伝送性能算出部２０５は、記憶部２０１に記憶された情報の一つに対応するＩＰを目的ＩＰ（object ＩＰ）とし、目的ＩＰの情報に基づいて目的ＩＰへの伝送性能（transmission efficiency；伝送効率ともいう）を算出する。なお、目的ＩＰは、前記したソースＩＰと同一であってもよく、別のＩＰであってもよい。特に、伝送性能算出部２０５は、受信性能算出部２０３と同じ手法で、記憶部２０１に記憶された対応するＩＰの情報に基づいて、受信されるデータに関するＮＡＴ性能を算出する。この場合にも、前記したように、システムＣによるＴＬＭ法が用いられる。
【００２８】
表示部２０７は、受信性能算出部２０３および伝送性能算出部２０５によって算出された各結果（受信性能および伝送性能）を表示する。言い換えると、表示部２０７が、受信性能算出部２０３および伝送性能算出部２０５によって算出されたＮＡＴ性能を表示することによって、ユーザが、ソースＩＰおよび目的ＩＰに関する性能を把握することができる。
【００２９】
入力部２０９は、各ＩＰに関する情報が入力され、入力された情報を記憶部２０１に記憶させる。このようにするために、入力部２０７は、複数の入力キーを備え、記憶部２０１に記憶されたＩＰに関する情報を追加したり更新したりできるように実装されることが望ましい。
【００３０】
ＩＰ設定部２１１は、記憶部２０１に記憶された情報に対応するソースＩＰおよび／または目的ＩＰを設定する。本実施形態では、ＩＰ設定部２１１は、ソースＩＰおよび目的ＩＰの両方を設定する。このようにするために、ＩＰ設定部２１１は、ユーザによりソースＩＰおよび／または目的ＩＰを設定できるように少なくとも一つの設定キーを備えることが望ましい。
【００３１】
制御部２１３は、所定時間の間にソースＩＰから受信されるデータと目的ＩＰへ伝送されるデータとの比率（データ比）を算出し、算出されたデータ比を表示部２０７に表示させる。
【００３２】
図３は、本発明の実施形態に係るシステムオンチップ性能測定方法を示すフローチャートである。以下、図３を参照し、システムオンチップ性能測定装置によるシステムオンチップ性能測定方法について詳細に説明する。
【００３３】
まず、ユーザが、入力部２０９を介して、設計しようとするＳｏＣに組み込まれたＩＰに関する情報を入力する（Ｓ３０１）。すなわち、ＳｏＣに組み込まれたＩＰに関する情報が、システムオンチップ性能測定装置に入力される。ＳｏＣは予め製造された部品を用いて設計されるので、システムオンチップ性能測定装置は、既知である各部品の情報を使用することができる。
【００３４】
続いて、記憶部２０１が、入力部２０９を介して入力された各ＩＰの情報を記憶する（Ｓ３０３）。
【００３５】
続いて、ＩＰ設定部２１１が、記憶部２０１に記憶された情報に対応するソースＩＰおよび／または目的ＩＰを設定する（Ｓ３０５）。本実施形態では、ＩＰ設定部２１１は、ソースＩＰおよび目的ＩＰの両方をそれぞれ一つずつ設定する。このようにするために、ＩＰ設定部２１１が、ユーザによるソースＩＰおよび／または目的ＩＰに対する設定が容易になるよう、少なくとも一つの設定キーを備えていることが望ましい。
【００３６】
続いて、受信性能算出部２０３が、記憶部２０１に記憶された情報のうち、ＩＰ設定部２１１によって設定されたソースＩＰに対応する情報に基づいて、ソースＩＰからの受信性能を算出する（Ｓ３０７）。各ＩＰの性能に関する情報は知られているが、各ＩＰが互いにデータを送受信する場合には、その性能が変化する。したがって、受信性能算出部２０３が、既知である各ＩＰの性能に関する情報に基づいて、ソースＩＰから受信されるデータのＮＡＴ性能を算出する。
【００３７】
続いて、伝送性能算出部２０５が、記憶部２０１に記憶された情報のうち、ＩＰ設定部２１１によって設定された目的ＩＰに対応する情報に基づいて、目的ＩＰへの伝送性能を算出する（Ｓ３０９）。
【００３８】
続いて、制御部２１３が、所定時間の間にソースＩＰから受信されるデータと目的ＩＰに伝送されるデータとの比率（データ比）を算出する（Ｓ３１１）。算出されたデータ比は、表示部２０７に伝送される。
【００３９】
続いて、表示部２０７が、受信性能算出部２０３および伝送性能算出部２０５によって算出された各性能（受信性能および伝送性能）を表示すると共に、制御部２１３によって算出されたデータ比を表示する（Ｓ３１３）。
【００４０】
図４は、本発明の実施形態に係るシステムオンチップ性能測定方法による結果の一例を説明するための図であって、（ａ）は従来のシステムオンチップ性能測定方法による結果を示す図であり、（ｂ）は本発明の実施形態に係るシステムオンチップ性能測定方法による結果を示す図である。図４（ａ）および図４（ｂ）に示すように、既知であるＩＰの性能情報に基づいて、モデリング法（例えば、システムＣによるＴＬＭ法）を用いて測定された性能（図４（ｂ））と、ＳｏＣの製造後に測定（算出）された性能（図４（ａ））との間には、有効な誤差が発生していないことがわかる（図４（ｂ）のエラー率を参照）。
【００４１】
以上、本発明の実施形態について図面を参照して詳細に説明したが、本発明は前記した実施形態に限定されず、本発明の要旨を逸脱しない範囲で適宜設計変更可能であり、本発明の保護範囲は、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【産業上の利用可能性】
【００４２】
本発明のシステムオンチップ性能測定装置およびシステムオンチップ性能測定方法は、ＴＶ、冷蔵庫、携帯電話、ＰＤＡ、ノート型パソコンなどの電子機器に設けられた電子回路の性能測定に利用可能である。
【図面の簡単な説明】
【００４３】
【図１】従来のシステムオンチップ性能測定装置を示す概略ブロック図である。
【図２】本発明の実施形態に係るシステムオンチップ性能測定装置を示す概略ブロック図である。
【図３】本発明の実施形態に係るシステムオンチップ性能測定方法を示すフローチャートである。
【図４】本発明の実施形態に係るシステムオンチップ性能測定方法による結果の一例を説明するための図であって、（ａ）は従来のシステムオンチップ性能測定方法による結果を示す図であり、（ｂ）は本発明の実施形態に係るシステムオンチップ性能測定方法による結果を示す図である。
【符号の説明】
【００４４】
２０１  記憶部
２０３  受信性能算出部
２０５  伝送性能算出部
２０７  表示部
２０９  入力部
２１１  ＩＰ設定部
２１３  制御部
【図１】
2005115957.tif 000003
【図２】
2005115957.tif 000004
【図３】
2005115957.tif 000005
【図４】
2005115957.tif 000006