(57)【要約】【課題】  チップ上の空間使用量が少ない、集積回路を試験するための方法および装置を提供する。【解決手段】  第１の態様では、集積回路（ＩＣ）を試験するための第１の方法が提供される。第１の方法は、（１）ＩＣチップ上に形成された複数のメモリアレイの各々からビットを選択するステップと、（２）複数のメモリアレイの１つを選択するステップと、（３）選択されたメモリアレイからの選択されたビットを格納するステップと、を含む。多くの他の態様が提供される。【選択図】  図２
2005056553.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）を試験するための方法であって、
ＩＣチップ上に形成された複数のメモリアレイの各々からビットを選択するステップと、
前記複数のメモリアレイの１つを選択するステップと、
前記選択されたメモリアレイからの前記選択されたビットを格納するステップと、
を備える、方法。
【請求項２】
複数のメモリアレイの各々からビットを選択するステップは、前記複数のメモリアレイの各々においてワードラインを選択することを含む、請求項１に記載の方法。
【請求項３】
複数のメモリアレイの各々からビットを選択するステップは、選択回路の初期状態ビット値を前記選択されたビットの値によって上書きすることを含む、請求項１に記載の方法。
【請求項４】
前記選択されたメモリアレイからの前記選択されたビットを選択するステップは、前記選択されたメモリアレイからの前記選択されたビットをラッチに格納することを含む、請求項１に記載の方法。
【請求項５】
前記選択されたメモリアレイからの前記選択されたビットを選択するステップは、選択回路の出力の初期状態ビット値を格納すること、および、前記選択回路の前記出力の変更した初期状態ビット値を前記ラッチに格納することの一方を含む、請求項４に記載の方法。
【請求項６】
集積回路チップ上に形成された複数のメモリアレイの各々からビットを選択するステップ、前記複数のメモリアレイの１つを選択するステップ、および前記選択されたメモリアレイからの前記選択されたビットを格納するステップは、前記集積回路チップのＡＢＩＳＴ試験の間に行われる、請求項１に記載の方法。
【請求項７】
集積回路（ＩＣ）を試験するための方法であって、
ＩＣチップ上に形成された第１および第２の複数のメモリアレイの各々からビットを選択するステップと、
前記第１および第２の複数のメモリアレイの各々から１つのメモリアレイを選択するステップと、
前記第１および第２の複数のメモリアレイの各々について前記選択されたメモリアレイからの前記選択されたビットを格納するステップと、
を備える、方法。
【請求項８】
前記第１および第２の複数のメモリアレイの各々からビットを選択するステップは、前記第１および第２の複数のメモリアレイの各々においてワードラインを選択することを含む、請求項７に記載の方法。
【請求項９】
前記第１および第２の複数のメモリアレイの各々からビットを選択するステップは、
第１の初期状態ビット値を、前記第１の複数のメモリアレイの前記選択されたメモリアレイからの前記選択されたビットの値によって上書きするステップと、
第２の初期状態ビット値を、前記第２の複数のメモリアレイの前記選択されたメモリアレイからの前記選択されたビットの値によって上書きするステップと、
を含む、請求項７に記載の方法。
【請求項１０】
前記第１および第２の複数のメモリアレイの各々について前記選択されたメモリアレイからの前記選択されたビットを選択するステップは、
前記第１の複数のメモリアレイの前記選択されたメモリアレイからの前記選択されたビットを第１のラッチに格納するステップと、
前記第２の複数のメモリアレイの前記選択されたメモリアレイからの前記選択されたビットを第２のラッチに格納するステップと、
を含む、請求項７に記載の方法。
【請求項１１】
前記第１の複数のメモリアレイの前記選択されたメモリアレイからの前記選択されたビットを選択するステップは、第１の選択回路の出力の初期状態ビット値を格納すること、および、前記第１の選択回路の前記出力の変更した初期状態ビット値を第１のラッチに格納することの一方を含み、
前記第２の複数のメモリアレイの前記選択されたメモリアレイからの前記選択されたビットを選択するステップは、第２の選択回路の出力の初期状態ビット値を格納すること、および、前記第２の選択回路の前記出力の変更した初期状態ビット値を第２のラッチに格納することの一方を含む、請求項１０に記載の方法。
【請求項１２】
ＩＣチップ上に形成された第１および第２の複数のメモリアレイの各々からビットを選択するステップ、前記第１および第２の複数のメモリアレイの各々から１つのメモリアレイを選択するステップ、および前記第１および第２の複数のメモリアレイの各々について前記選択されたメモリアレイからの前記選択されたビットを格納するステップは、前記ＩＣチップのＡＢＩＳＴ試験の間に行われる、請求項７に記載の方法。
【請求項１３】
装置であって、
複数のメモリアレイと、
ラッチと、
前記複数のメモリアレイおよび前記ラッチに結合された選択回路であって、
前記複数のメモリアレイの各々からビットを受信し、
前記複数のメモリアレイの１つを選択し、
前記選択したメモリアレイからの前記ビットを格納するように構成された選択回路と、
を備える、装置。
【請求項１４】
前記選択回路に結合されたデコーダを更に備える、請求項１３に記載の装置。
【請求項１５】
前記デコーダは、前記複数のメモリアレイの１つを選択するために用いられる信号を発生するように構成されている、請求項１４に記載の装置。
【請求項１６】
前記選択回路はマルチプレクサから成る、請求項１３に記載の装置。
【請求項１７】
装置であって、
第１の複数のメモリアレイと、
第１のラッチと、
前記第１の複数のメモリアレイおよび前記第１のラッチに結合された第１の選択回路であって、
（ａ）前記第１の複数のメモリアレイの各々からビットを受信し、
（ｂ）前記第１の複数のメモリアレイの１つを選択し、
（ｃ）前記第１の複数のメモリアレイの前記選択した１つからの前記ビットを格納するように構成された第１の選択回路と、
第２の複数のメモリアレイと、
第２のラッチと、
前記第２の複数のメモリアレイおよび前記第２のラッチに結合された第２の選択回路であって、
（ｄ）前記第２の複数のメモリアレイの各々からビットを受信し、
（ｅ）前記第２の複数のメモリアレイの１つを選択し、
（ｆ）前記第２の複数のメモリアレイの前記選択した１つからの前記ビットを格納するように構成された第２の選択回路と、
を備える、装置。
【請求項１８】
前記第１および第２の選択回路は、（ａ）〜（ｃ）および（ｄ）〜（ｆ）を同時に行うように構成されている、請求項１７に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路設計に関し、更に特定すれば、集積回路を試験するための方法および装置に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）チップは、データを格納するために用いられる１つ以上のメモリアレイを含む場合がある。この１つ以上のメモリアレイは、１つ以上の集合にグループ化されることがある。かかるチップを試験するため、ＩＣチップにＡＢＩＳＴ試験を行うことができる（例えば、ＩＣチップが欠陥を含むか否かを判定するため）。ＡＢＩＳＴ試験の間、データのパターンをＩＣチップに供給し、メモリアレイの１つ以上に書き込む（例えば、メモリアレイ集合内の各メモリアレイ）。次いで、データを、１つ以上のメモリアレイから読み出し、１つ以上のメモリアレイに書き込んだデータと比較する。結果として得られる情報を用いて、メモリアレイの１つ以上に不良が発生したか否かを判定する。
【０００３】
ＩＣチップは、ＡＢＩＳＴ試験を実行するための追加の回路を含む場合がある。従来の試験構成の１つでは、異なるラッチ（例えば観察ラッチ）を各メモリアレイに結合して、メモリアレイから読み出したデータを格納する。このように、メモリアレイに書き込んだデータのパターンを、メモリアレイから読み出して、メモリアレイに関連付けた観察ラッチに格納することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
各観察ラッチはＩＣチップ上で大きな空間を占めるので、ＩＣチップの各メモリアレイに観察ラッチを含ませると、ＩＣチップの面積または平面領域のかなり大きな部分を使ってしまう。従って、チップの面積の使用量が少ない集積回路を試験するための方法および装置が望まれる。
【課題を解決するための手段】
【０００５】
本発明の第１の態様では、集積回路（ＩＣ）を試験するための第１の方法が提供される。第１の方法は、（１）ＩＣチップ上に形成された複数のメモリアレイの各々からビットを選択するステップと、（２）複数のメモリアレイの１つを選択するステップと、（３）選択されたメモリアレイからの選択されたビットを格納するステップと、を含む。
【０００６】
本発明の第２の態様では、集積回路（ＩＣ）を試験するための第２の方法が提供される。第２の方法は、（１）ＩＣチップ上に形成された第１および第２の複数のメモリアレイの各々からビットを選択するステップと、（２）第１および第２の複数のメモリアレイの各々から１つのメモリアレイを選択するステップと、（３）第１および第２の複数のメモリアレイの各々について選択されたメモリアレイからの選択されたビットを格納するステップと、を含む。
【０００７】
本発明の第３の態様では、第１の装置が提供される。これは、複数のメモリアレイと、ラッチと、複数のメモリアレイおよびラッチに結合された選択回路と、を含む。選択回路は、（１）複数のメモリアレイの各々からビットを受信し、（２）複数のメモリアレイの１つを選択し、（３）選択したメモリアレイからのビットを格納するように構成されている。
【０００８】
本発明の第４の態様では、第２の装置が提供される。これは、第１の複数のメモリアレイと、第１のラッチと、第１の複数のメモリアレイおよび第１のラッチに結合された第１の選択回路と、を含む。第１の選択回路は、（ａ）第１の複数のメモリアレイの各々からビットを受信し、（ｂ）第１の複数のメモリアレイの１つを選択し、（ｃ）第１の複数のメモリアレイの選択した１つからのビットを格納するように構成されている。
【０００９】
また、第２の装置は、第２の複数のメモリアレイと、第２のラッチと、第２の複数のメモリアレイおよび第２のラッチに結合された第２の選択回路と、を含む。第２の選択回路は、（ｄ）第２の複数のメモリアレイの各々からビットを受信し、（ｅ）第２の複数のメモリアレイの１つを選択し、（ｆ）第２の複数のメモリアレイの選択した１つからのビットを格納するように構成されている。本発明のこれらおよび他の態様に従って、多くの他の態様が提供される。
【００１０】
本発明の他の特徴および態様は、以下の詳細な説明、特許請求の範囲、および添付図面から充分に明らかとなろう。
【発明を実施するための最良の形態】
【００１１】
図１は、ＡＢＩＳＴ試験を実行可能な従来のＩＣチップのブロック図である。従来のＩＣチップ１０２は、データを格納するために用いる１つ以上のメモリアレイ１１０（Ｔａｇ−Ａ０）、１１２（Ｔａｇ−Ａ１）、１１４（Ｔａｇ−Ａ２）、１１６（Ｔａｇ−Ａ３）、１２０（Ｔａｇ−Ｂ０）、１２２（Ｔａｇ−Ｂ１）、１２４（Ｔａｇ−Ｂ２）、１２６（Ｔａｇ−Ｂ３）を含むことができる。１実施形態では、従来のＩＣチップは、８個のメモリアレイを含む場合がある。他の数のメモリアレイも使用可能である。
【００１２】
ＡＢＩＳＴ試験の間、データのパターンをＩＣチップ１０２に送信して、ＩＣチップ１０２のメモリアレイ１１０〜１２６の１つ以上に書き込むことができる。その後、データを、１つ以上のメモリアレイ１１０〜１２６から読み出し、１つ以上のメモリアレイ１１０〜１２６に書き込んだデータと比較する。それらの間のいずれかの相違によって、不良または欠陥のあるメモリアレイを指示／識別することができる。
【００１３】
従来のＩＣチップ１０２は、それぞれ各メモリアレイ１１０〜１２６に結合された、異なるラッチ（例えば観察ラッチ）１３０、１３２、１３４、１３６、１４０、１４２、１４４、１４６を含み、ＡＢＩＳＴ試験の間に各メモリアレイから読み出したデータを格納する。従来のＩＣチップが８個のメモリアレイを含むこの実施形態では、従来のＩＣチップは８個のラッチを含むことができる。上述のように、各メモリアレイごとに観察ラッチを含ませると、ＩＣチップ１０２の面積のかなり大きな部分を使ってしまう。
【００１４】
図２は、本発明に従ってＡＢＩＳＴ試験を実行可能な新規のＩＣチップ２００のブロック図である。ＩＣチップ２００は、第１の複数のメモリアレイ２１０（Ｔａｇ−Ａ０）、２１２（Ｔａｇ−Ａ１）、２１４（Ｔａｇ−Ａ２）、２１６（Ｔａｇ−Ａ３）を含むことができる。他の数のメモリアレイも使用可能である。
【００１５】
更に以下で説明するが、ＡＢＩＳＴ試験の間、データのパターンをＩＣチップ２００に送信し、ＩＣチップ２００のメモリアレイ２１０〜２１６の１つ以上に書き込むことができる。次いで、１つ以上のメモリアレイ２１０〜２１６の各々は、メモリアレイ２１０〜２１６に書き込まれたデータを出力することができる。あるメモリアレイから出力されたデータを、そのメモリアレイに書き込まれたデータと比較して、メモリアレイにおける不良または結果を識別することができる。各メモリアレイの構造は、図３を参照して以下で説明する。
【００１６】
第１の複数のメモリアレイ２１０〜２１６は、第１のマルチプレクサ回路２２８を介して、第１のラッチ２３２（例えば観察ラッチ）に結合することができる。第１のマルチプレクサ回路２２８は、第１のラッチ２３２に格納される複数のメモリアレイ２１０〜２１６の１つからのデータを選択的に出力することができる。従って、第１のラッチ２３２に格納されたデータ（例えばメモリアレイが出力したデータ）をメモリアレイに書き込まれたデータと比較することによって、ＩＣチップ２００のメモリアレイにＡＢＩＳＴ試験を実行することができる。
【００１７】
上述のように、第１の複数のメモリアレイ２１０〜２１６は、マルチプレクサ回路２２８に結合可能である。更に具体的には、第１のメモリアレイ２１０〜２１６の各々の出力を、データ入力として、第１のマルチプレクサ回路２２８に供給することができる。各メモリアレイの出力は、１つ以上のビットとすることができる。第１のマルチプレクサ回路２２８に入力された信号（例えば選択信号）に基づいて、第１のマルチプレクサ回路２２８は、メモリアレイ２１０〜２１６の１つによって第１のマルチプレクサ回路２２８に入力されたデータを選択的に出力することができる。次いで、第１のラッチ２３２が、第１のマルチプレクサ回路２２８によって出力されたデータを格納する。１実施形態では、各メモリアレイ２１０〜２１６は、３４ビットのデータを出力する。従って、第１の観察ラッチ２３２は、メモリアレイ２１０〜２１６の１つから出力された３４ビットのデータを格納することができる。他のメモリアレイおよび／または観察ラッチのサイズも使用可能である。
【００１８】
新規のＩＣチップ２００を用いて、複数のメモリアレイの１つから出力されたデータを選択し、格納し、観察することができる。上述のタスクは、各メモリアレイ２１０〜２１６ごとに別個のラッチを必要とすることなく、新規のＩＣチップ２００によって達成される。結果として、新規のＩＣチップ２００では、従来のＩＣチップ１００よりも、ＡＢＩＳＴ試験を実行するために要するラッチ数を減らすことができる。ＡＢＩＳＴ試験を実行可能なＩＣチップに含まれるラッチ数を少なくすることによって、チップの使用面積が小さくなる。
【００１９】
１実施形態では、ＩＣチップ２００は、第２のマルチプレクサ回路２３０を介して第２のラッチ（例えば観察ラッチ）２３４に結合された、第２の複数のメモリアレイ２２０（Ｔａｇ−Ｂ０）、２２２（Ｔａｇ−Ｂ１）、２２４（Ｔａｇ−Ｂ２）、２２６（Ｔａｇ−Ｂ３）を含むことができる。第２の複数のメモリアレイ２２０〜２２６の各々の出力は、データ入力として、第２のマルチプレクサ回路２３０に供給可能である。次いで、第２のマルチプレクサ回路２３０は、第１の複数のメモリアレイ２１０〜２１６、第１のマルチプレクサ回路２２８、および第１のラッチ２３２に関して上述したのと同様の方法で、第２のラッチ２３４に格納される第２の複数のメモリアレイ２２０〜２２６の１つから入力されたデータを選択的に出力することができる。
【００２０】
本発明の少なくとも１つの実施形態において、第１の複数のメモリアレイ２１０〜２１６の１つから出力されたデータを（第１のマルチプレクサ回路２２８を介して）選択し、第１のラッチ２３２に格納するのと同時に（例えば並列に）、第２の複数のメモリアレイ２２０〜２２６の１つから出力されたデータを（第２のマルチプレクサ回路２３０を介して）選択し、第２のラッチ２３４に格納することができる。従って、２つ以上のメモリアレイにおいて、同時にＡＢＩＳＴ試験を実行可能である。更に具体的には、第１の複数のメモリアレイ２１０〜２１６からのメモリアレイおよび第２の複数のメモリアレイ２２０〜２２６からのメモリアレイを１つの集合に含ませることができる。例えば、メモリアレイ２１０および２２０、２１２および２２２、２１４および２２４、２１６および２２６を、第１、第２、第３、第４の集合にそれぞれ含ませることができる。ＡＢＩＳＴ試験は、１つの集合に含まれる全てのメモリアレイに対して、同時に（例えば並列に）実行可能である。
【００２１】
ここで、メモリアレイ２１０の例示的な構造について、図３を参照して説明する。メモリアレイ２１２〜２２６は同様の構成とすることができる。
【００２２】
図３を参照すると、メモリアレイ２１０は、複数の列（例えばビットライン３１６）と交差する複数の行（例えばワードライン３１４）を含む。１実施形態では、メモリアレイ２１０は、３２本のワードラインおよび３４本のビットラインを含むことができる。メモリアレイ２１０には、他の数のワードライン３１４および／またはビットライン３１６も含ませることができる。メモリアレイ２１０は、１以上のビットのデータを格納するため、各ワードライン３１４およびビットライン３１６の交点（例えば連結部）においてＳＲＡＭまたは同様のセル３１２を含むことができる。
【００２３】
メモリアレイ２１０は、データを出力するために、各ビットライン３１６に結合されたグローバルドットライン３１８を含むことができる。更に具体的には、各ビットライン３１６ごとに、メモリアレイ２１０は、ビットライン３１６に結合されたグローバロドットライン３１８を介して、（ビットライン３１６および選択されたワードライン３１４の連結部におけるメモリセル３１２に格納された）データを出力する。データは、ワードライン３１４を選択することによって、メモリアレイ２１０から出力されるように選択することができる。例えば、メモリアレイ２１０においてワードライン「０」（ＷＬ＜０＞）を選択すると、ワードライン「０」および各ビットライン３１６の連結部におけるメモリセル３１２に格納されたデータが書き込まれて、その後、各ビットライン３１６に対応するグローバルドットライン３１８から出力される。図３の例示的な実施形態では、ワードライン０のビットライン０〜３３に対応するグローバルドットライン３１８を介してメモリアレイ２１０から出力されたデータは、それぞれ「１」、「０」、「１」・・・「０」である。結果として、メモリアレイ２１０においてワードラインを選択することによって、３４ビットのデータを選択し、メモリアレイ２１０から（グローバルドットライン３１８を介して）出力することができる。上述のように、図２に示したメモリアレイ２１０〜２２６の各々は、同様に動作してデータを出力することができ、各々は同時にデータを出力することができる。
【００２４】
図４は、第１の複数のメモリアレイ２１０〜２１６からデータビットを選択し、第１の観察ラッチ２３２にデータビットを格納するために用いられる例示的な選択回路４００を示す。少なくとも１つの実施形態では、かかる回路４００は、メモリアレイからデータを出力することができる各グローバルドットラインごとに設けられる。例えば、各メモリアレイ２１０〜２１６が３４ビットラインを含む場合、３４の選択回路４００を用いて、メモリアレイによって出力可能な３４ビットの全てを選択することができる。この結果、第１の複数のメモリアレイ２１０〜２１６の１つから（グローバロドットライン３１８を介して）出力されたデータは全て、選択回路４００を用いて選択的に出力し格納することができる。選択回路４００は、第１の複数のメモリアレイ２１０〜２１６が用いたのと同様の方法で、第２の複数のメモリアレイ２２０〜２２６によっても使用可能である。
【００２５】
図４を参照すると、選択回路４００は、デコーダ４０２に結合することができる。デコーダ４０２は、当技術分野において既知の方法で、入力信号を受信し、複数の選択信号を発生可能である。例えば、デコーダ４０２は、２つの入力信号Ｉ１、Ｉ２を受信し、４つの選択信号Ｓ１、Ｓ２、Ｓ３、Ｓ４を出力することができる。
【００２６】
選択回路４００は、デコーダ４０２に結合されたマルチプレクサ４０４を含むことができる。デコーダ４０２によって出力された選択信号Ｓ１、Ｓ２、Ｓ３、Ｓ４は、マルチプレクサ４０４に入力され、マルチプレクサ４０４の選択信号として機能することが可能である。また、マルチプレクサ４０４は、複数のインバータ４０６ａ〜ｄをそれぞれ介して、第１の複数のメモリアレイ２１０〜２１６の各々のグローバルドットライン３１８に結合されている。第１の複数のメモリアレイ２１０〜２１６（まとめて図４ではグローバルドットと称する）の各々の１つのグローバルドットライン３１８は、データ信号Ｄ１、Ｄ２、Ｄ３、Ｄ４としてマルチプレクサ４０４に入力される。１実施形態では、マルチプレクサ４０４は、選択信号Ｓ１、Ｓ２、Ｓ３、Ｓ４に基づいて、４個の入力信号Ｄ１、Ｄ２、Ｄ３、Ｄ４の１つを選択して出力する。他の数の選択信号および／またはデータ信号も使用可能である。観察ラッチ２３２は、マルチプレクサ４０４が出力したデータ（例えば１ビット）を格納する。
【００２７】
マルチプレクサ４０４は、複数のスタックトランジスタ（stacked transistors）Ｎ１〜Ｎ８を含む。スタックトランジスタの数は、データをマルチプレクサ４０４に入力するメモリアレイの数に基づいている。１実施形態では、マルチプレクサ４０４は、４対のスタックトランジスタを含み、４対１の多重化を提供する。他のサイズも使用可能である。図４に示すように、第１対のスタックトランジスタは、（インバータ４０６ａを介して）メモリアレイ２１０のグローバルドットライン（global dot line）およびＡＢＩＳＴドット出力ライン４０８に結合された第１のｎチャネル金属酸化物半導体電界効果トランジスタ（ＮＦＥＴ）Ｎ１を含むことができる。第１対のスタックトランジスタは、第１のＮＦＥＴ  Ｎ１および接地に結合された第２のＮＦＥＴ  Ｎ２を含むことができる。第２のＮＦＥＴ  Ｎ２のゲートは、選択信号Ｓ１に結合され、ＡＢＩＳＴドット出力ライン４０８上に出力するメモリアレイ２１０の出力を選択するために用いられる。
【００２８】
同様に、第２対のスタックトランジスタは、（インバータ４０６ｂを介して）メモリアレイ２１２のグローバルドットラインおよびＡＢＩＳＴドット出力ライン４０８に結合された第３のＮＦＥＴ  Ｎ３を含むことができる。第２対のスタックトランジスタは、第３のＮＦＥＴ  Ｎ３および接地に結合された第４のＮＦＥＴ  Ｎ４を含むことができる。第４のＮＦＥＴ  Ｎ４のゲートは、選択信号Ｓ２に結合され、ＡＢＩＳＴドット出力ライン４０８上に出力するメモリアレイ２１２の出力を選択するために用いられる。
【００２９】
第３対のスタックトランジスタは、（インバータ４０６ｃを介して）メモリアレイ２１４のグローバルドットラインおよびＡＢＩＳＴドット出力ライン４０８に結合された第５のＮＦＥＴ  Ｎ５を含むことができる。第３対のスタックトランジスタは、第５のＮＦＥＴ  Ｎ５および接地に結合された第６のＮＦＥＴ  Ｎ６を含むことができる。第６のＮＦＥＴ  Ｎ６のゲートは、選択信号Ｓ３に結合され、ＡＢＩＳＴドット出力ライン４０８上に出力するモリアレイ２１４の出力を選択するために用いられる。
【００３０】
同様に、第４対のスタックトランジスタは、（インバータ４０６ｄを介して）メモリアレイ２１６のグローバルドットラインおよびＡＢＩＳＴドット出力ライン４０８に結合された第７のＮＦＥＴ  Ｎ７を含むことができる。第４対のスタックトランジスタは、第７のＮＦＥＴ  Ｎ７および接地に結合された第８のＮＦＥＴ  Ｎ８を含むことができる。第８のＮＦＥＴ  Ｎ８のゲートは、選択信号Ｓ４に結合され、ＡＢＩＳＴドット出力ライン４０８上に出力するメモリアレイ２１６の出力を選択するために用いられる。マルチプレクサ４０４の動作については、以下に説明する。
【００３１】
本発明の１実施形態において、マルチプレクサ４０４に入力されるデータ信号の各々を、プルアップ回路（pull-up circuit）（図示せず）に結合して、データ信号Ｄ１、Ｄ２、Ｄ３、Ｄ４の各々の初期状態値を論理「１」（例えばハイの論理状態）とすることが可能であることに留意すべきである。同様に、ＡＢＩＳＴドット出力ラインを、プルアップ回路（図示せず）に結合して、ＡＢＩＳＴドット出力ライン４０８の初期状態値を論理「１」（例えばハイの論理状態）とすることが可能である。
【００３２】
図４に示す選択回路４００を複数用いて、第１の複数のメモリアレイ２１０〜２１６のいずれか１つからのデータを選択的に出力し、観察ラッチ２３２に格納することができる。例えば、各選択回路４００は、１つのメモリアレイから観察ラッチ２３２に１ビットを選択的に出力することができる。選択回路４００を複数設けることによって、メモリアレイが出力する全ビットを選択的に出力し、観察ラッチ２３２によって格納することができる。これにより、第１のマルチプレクサ２２８は、少なくとも部分的に、複数の選択回路４００として具現化することができる。第２のマルチプレクサ２３０は、同様に、メモリアレイ２２０〜２２６および第２の観察ラッチ２３４に関連付けて具現化することができる。
【００３３】
ここで、図２〜４を参照して、新規なＩＣチップ２００の動作について説明する。更に、ＩＣチップ２００の例示的な動作を示す図５も参照する。図５を参照すると、ステップ５０２において、方法５００が開始する。ステップ５０４において、複数のメモリアレイの各々から１ビットを選択する。図３を参照して上述したように、所与のビットライン３１６について、メモリアレイのワードライン３１４を選択することによって、メモリアレイから１ビットを選択することができる。メモリアレイは、所与のビットラインに結合されたグローバルドットライン３１８上に、ワードラインおよび所与のビットラインの連結部におけるメモリセル３１２に格納されたデータを出力することができる。
【００３４】
少なくとも１つの実施形態において、第１の複数のメモリアレイ２１０〜２１６の各々から選択されたビットは、メモリアレイ２１０〜２１６の各々において同じビットラインおよび／またはワードラインに対応する。例えば、ワードライン「０」およびビットライン「０」の連結部におけるメモリセル３１２に格納されたビットを、第１の複数のメモリアレイ２１０〜２１６の各々から選択することができる。
【００３５】
図４に示すように、メモリアレイ２１０〜２１６の各々から、ビットＤ１、Ｄ２、Ｄ３、Ｄ４をそれぞれ選択可能である。これらのビットの各々は、図４の選択回路４００に入力することができる。
【００３６】
ステップ５０６では、第１の複数のメモリアレイ２１０〜２１６の１つを選択する。より具体的には、デコーダ４０２（図４）が発生した信号Ｓ１、Ｓ２、Ｓ３、Ｄ４を、マルチプレクサ４０４に入力する。上述のように、各信号Ｓ１、Ｓ２、Ｓ３、Ｓ４は、ステップ５０４でビットを選択した複数のメモリアレイ２１０〜２１６の１つに対応することができ、信号Ｓ１、Ｓ２、Ｓ３、Ｓ４は、選択信号として機能することができる。選択信号Ｓ１、Ｓ２、Ｓ３、Ｓ４に基づいて、マルチプレクサ４０４に入力されたデータ信号Ｄ１、Ｄ２、Ｄ３、またはＤ４のいずれか（例えばステップ５０４で各メモリアレイから選択されたビット）を、マルチプレクサ４０４によって、ＡＢＩＳＴドットライン４０８上に出力する。
【００３７】
１実施形態では、一度に選択信号Ｓ１〜Ｓ４の１つのみがハイの論理状態であるので、メモリアレイの１つからの１ビットのみ（例えば「選択された」メモリアレイ）が、マルチプレクサ４０４によって出力される。例えば、選択信号Ｓ１がハイの論理状態である（例えば「１」）場合、選択信号Ｓ２、Ｓ３、Ｓ４は、ローの論理状態であり（例えば「０」）、メモリアレイ２１０が選択される（例えば、メモリアレイ２１０からのビットを選択してマルチプレクサ４０４から出力する）。選択信号Ｓ１はハイの論理状態を有するので、第２のＮＦＥＴ  Ｎ２がオンとなる。同様に、選択信号Ｓ２、Ｓ３、Ｓ４がローの論理状態を有するので、ＮＦＥＴ  Ｎ４、Ｎ６、Ｎ８はオフである。
【００３８】
上述のように、少なくとも１つの実施形態では、マルチプレクサ４０４の出力の初期状態値（例えばＡＢＩＳＴドット出力ライン４０８の初期値）は、（例えばプルアップ回路を介して）ハイの論理状態である。従って、第１のメモリアレイ２１０のグローバルドットライン３１８を介して出力されたビットがハイの論理状態を有する場合、第１のＮＦＥＴ  Ｎ１のゲートはローであり、第１のＮＦＥＴ  Ｎ１はオフであり、ＡＢＩＳＴドットライン４０８はその初期状態のままである（例えばハイ）。あるいは、第１のメモリアレイ２１０のグローバルドットライン３１８を介して出力されたビットがローの論理状態を有する場合、第１のＮＦＥＴ  Ｎ１のゲートはハイであり、第１のＮＦＥＴ  Ｎ１はオンとなり、ＡＢＩＳＴドットライン２１８は、第１および第２のＮＦＥＴ  Ｎ１、Ｎ２を介してローにされる。他のメモリアレイのビットも、同様にＡＢＩＳＴドットライン４０８に出力することができる。このように、マルチプレクサ４０４の出力信号は、複数のメモリアレイ２１０〜２１６の選択された１つについて、マルチプレクサ４０４の選択された入力データ信号（例えばステップ５０４でメモリアレイの１つから選択されたビット）に一致する。
【００３９】
ステップ５０８では、選択されたメモリアレイからの選択ビットを格納する。より具体的には、選択信号に基づいて選択されたメモリアレイから出力するように選択されたビットを、観察ラッチ２３２に格納することができる。マルチプレクサ４０４のデータ出力（例えばＡＢＩＳＴドットライン４０８）は、観察ラッチ２３２に入力して格納することができる。ステップ５１０では、図５の方法５００が終了する。
【００４０】
第２の複数のメモリアレイ２２０〜２２６の１つからのビットも、同様に選択して第２の観察ラッチ２３４に格納することができる。第１の複数のメモリアレイ２１０〜２１６からのビットの選択および第２の複数のメモリアレイ２２０〜２２６からのビットの選択は、同時にまたはいずれかの順序で実行可能である。上述のように、図４の選択回路４００を複数用いて（例えば並列に）、メモリアレイの全ビットを同時に読み出し、観察ラッチにビットを格納することができる。
【００４１】
ＡＢＩＳＴ試験を実行するため、データパターンを、メモリアレイ２１０〜２１６および／または２２０〜２２６の１つ以上に書き込み、選択的に読み出し、観察ラッチ２３２および／または２３４に格納することができる（例えば図５の方法５００を用いて）。次いで、各観察ラッチの内容を元のデータパターンと比較して、選択したメモリアレイの適切な動作を試験することができる。
【００４２】
図５の新規なＩＣチップ２００および方法５００を用いることによって、ラッチの数を減らして、１つ以上のメモリアレイに対してＡＢＩＳＴ試験を実行可能である。例えば、ＩＣチップ２００が、４つのメモリアレイの各々からのグローバロドットラインに多重化を実行する場合、ＩＣチップに必要なラッチの数は４分の１に減らすことができる。上述のように、ＩＣチップ２００に含まれるラッチの数を減らすと、ＡＢＩＳＴ試験回路によって用いられる面積を小さくし、チップの平面領域をより効率的に用いることができる。
【００４３】
前述の説明は、本発明の例示的な実施形態を開示するのみである。本発明の範囲内に該当する、先に開示した装置および方法の変更は、当業者には容易に明らかとなろう。例えば、図５の方法５００は、２つ以上の複数のメモリアレイで同時に実行可能である。１実施形態では、第１の複数のメモリアレイからの１つのメモリアレイおよび第２の複数のメモリアレイからの１つのメモリアレイを、１つの集合にグループ化することができる。このように、同じ集合に含まれるメモリアレイに対して同時にＡＢＩＳＴ試験を実行可能である（例えば図２のメモリアレイ２１０およびメモリアレイ２２０）。
【００４４】
更に、図２は、１つの集合における２つのメモリアレイを開示するのみである（例えばメモリアレイ２１０およびメモリアレイ２２０）が、１つの集合は、３つ以上のメモリアレイを含むことができる。更に、本方法および装置は、４つのメモリアレイのグローバルドットライン上での４対１の多重化（multiplexing）の実施を開示するが、もっと多いかまたは少ない数のメモリアレイからのグローバルドットラインも多重化することができる。
【００４５】
従って、本発明を、その例示的な実施形態に関連付けて開示したが、他の実施形態も、特許請求の範囲によって定義される本発明の精神および範囲内に該当することは理解されよう。
【図面の簡単な説明】
【００４６】
【図１】ＡＢＩＳＴ試験を実行可能な従来のＩＣチップのブロック図である。
【図２】本発明に従ってＡＢＩＳＴ試験を実行可能な新規のＩＣチップのブロック図である。
【図３】図２のＩＣチップのメモリアレイの例示的な構造を示す概略図である。
【図４】図２のＩＣチップの第１の複数のメモリアレイからデータビットを選択するために用いられる例示的な選択回路を示す。
【図５】図２のＩＣチップの例示的な動作を示す。
【図１】
2005056553.tif 000003
【図２】
2005056553.tif 000004
【図３】
2005056553.tif 000005
【図４】
2005056553.tif 000006
【図５】
2005056553.tif 000007