(57)【要約】【課題】ＬＳＩに形成されている容量素子の容量値を測定する際に、ＬＳＩ外部の高価な容量値測定テスタを用いることなく、間接的に容量値測定を行う。【解決手段】第１抵抗素子の抵抗値R1と、遅延時間が抵抗素子と容量素子に依存する遅延回路３ａの遅延時間を測定して、抵抗素子の設計値からのずれと遅延時間の設計値からのずれから容量素子の容量値の設計値からのずれを推定する。この結果に基づいて、内部回路５に用いられている抵抗素子の抵抗値および／または容量素子の容量値を補正するトリミングデータを生成し、データ保持回路６に格納しておく。【選択図】    図１
2005302839.tif 000002
【特許請求の範囲】
【請求項１】
抵抗素子および容量素子を有する内部回路と、
前記内部回路の抵抗素子および容量素子と同じ材料の抵抗素子および容量素子を用いた遅延回路および／または発振回路を有するテスト用回路と、
前記内部回路の抵抗素子の抵抗値および容量素子の容量値を、前記テスト用回路の遅延回路の遅延時間または発振回路の発振周期として間接的に測定したデータに基づく前記内部回路の容量素子の容量値を補正するための容量値補正データを格納するデータ保持回路
とを具備することを特徴とする半導体集積回路。
【請求項２】
第１の抵抗素子と、
前記第１抵抗素子に接続された第１パッドと、
第２抵抗素子および第１容量素子を有し、該第２抵抗素子の抵抗値および第１容量素子の容量値に遅延時間が依存する遅延回路と、
前記遅延回路の入力ノードおよび出力ノードに対応して接続された第２パッドおよび第３パッドと、
前記第１抵抗素子の抵抗値の測定データと前記遅延回路の遅延時間の測定データに基づいて生成された容量値補正データを格納するデータ保持回路
とを具備することを特徴とする半導体集積回路。
【請求項３】
第１の抵抗素子と、
前記第１抵抗素子に接続された第１パッドと、
第２抵抗素子および第１容量素子を有し、該第２抵抗素子の抵抗値および第１容量素子の容量値に発振周波数が依存する発振回路と、
前記第１抵抗素子の抵抗値の測定データと前記発振回路の発振周期の測定データに基づいて生成された容量値補正データを格納するデータ保持回路
とを具備することを特徴とする半導体集積回路。
【請求項４】
第３抵抗素子および／または第２容量素子を含む内部回路と、
前記データ保持回路に格納された容量値補正データに基づいて前記第２容量素子の容量値を調整するトリミング手段と
をさらに具備することを特徴とする請求項２または３記載の半導体集積回路。
【請求項５】
前記第１抵抗素子および前記第２抵抗素子および前記第３抵抗素子は、同一材料で形成されていることを特徴とする請求項４記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（ＬＳＩ）に係り、特に抵抗素子および容量素子を使用した回路の容量値のトリミングに関するもので、例えばＡＳＩＣ（特定用途を有する半導体集積回路）などに使用されるものである。
【背景技術】
【０００２】
ＬＳＩには、遅延回路やクロック信号発生用の発振回路が広く用いられている。これらの回路に容量素子を使用する場合、容量素子の容量値のばらつきによって遅延回路の遅延時間や発振回路の出力クロック信号の周期がばらつく。容量素子の容量値のばらつきが大きい場合や、遅延時間あるいは出力クロック信号のパルス幅に対する要求精度が高い場合には、ＬＳＩの歩留まりが低下するという問題がある。
【０００３】
この対策として、従来は、ＬＳＩチップ内に、遅延回路や発振回路に使用されている容量素子の容量値をトリミング調整可能な容量値トリミング手段と、容量素子に接続された容量値測定用のテストパッドを形成している。そして、テスト時にテストパッドにＬＳＩ外部の容量値測定専用のテスタ（通常、ＣＶ測定装置）を接続して容量素子の容量値を直接に測定し、容量値の測定結果のばらつきに応じてトリミング手段を制御することによって、遅延時間やクロック周期を調整することができる。しかし、通常、ＣＶ測定装置は高価であり、テストコストひいてはＬＳＩの製造コストを上昇させてしまうという問題がある。
【０００４】
また、従来の対策として、容量素子の容量値のばらつきがプロセスに依存する問題と温度に依存する問題に対して別々に対応していた。
【０００５】
上記したように容量素子を用いた遅延回路や発振回路などを搭載している従来のＬＳＩにおいて、容量素子の容量値を測定する際にＬＳＩ外部の容量値測定専用のテスタを必要とするものは、テストコストひいてはＬＳＩの製造コストが上昇するという問題がある。
【０００６】
なお、特許文献１には、複数の電極列をマルチプローバで一括接触し、測定チャネルをスキャナで切り替え、複数の容量測定器で電極間の容量Ｃを並列測定するＬＣＲメータを用いた容量測定の原理が開示されている。また、特許文献２には、容量素子と抵抗素子の定数ＣＲで発振周波数が決まる発振回路が開示されている。
【特許文献１】特開２００１−３３０６３４号公報
【特許文献２】特開平８−６５１１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記の問題点を解決すべくなされたもので、内部に形成されている容量素子の容量値を測定する際に、従来必要としていたＬＳＩ外部の高価な容量値測定テスタを用いることなく、間接的に容量値測定を行うことができ、テストコストひいては製造コストを低減し得る半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体集積回路は、抵抗素子および容量素子を有する内部回路と、前記内部回路の抵抗素子および容量素子と同じ材料の抵抗素子および容量素子を用いた遅延回路および／または発振回路を有するテスト用回路と、前記内部回路の抵抗素子の抵抗値および容量素子の容量値を、前記テスト用回路の遅延回路の遅延時間または発振回路の発振周期として間接的に測定したデータに基づく前記内部回路の容量素子の容量値を補正するための容量値補正データを格納するデータ保持回路とを具備することを特徴とする。
【０００９】
本発明の半導体集積回路は、第１の抵抗素子と、前記第１抵抗素子に接続された第１パッドと、第２抵抗素子および第１容量素子を有し、該第２抵抗素子の抵抗値および第１容量素子の容量値に遅延時間が依存する遅延回路と、前記遅延回路の入力ノードおよび出力ノードに対応して接続された第２パッドおよび第３パッドと、前記第１抵抗素子の抵抗値の測定データと前記遅延回路の遅延時間の測定データに基づいて生成された容量値補正データを格納するデータ保持回路とを具備することを特徴とする。
【００１０】
本発明の半導体集積回路は、第１の抵抗素子と、前記第１抵抗素子に接続された第１パッドと、第２抵抗素子および第１容量素子を有し、該第２抵抗素子の抵抗値および第１容量素子の容量値に発振周波数が依存する発振回路と、前記第１抵抗素子の抵抗値の測定データと前記発振回路の発振周期の測定データに基づいて生成された容量値補正データを格納するデータ保持回路とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、内部に形成されている容量素子の容量値を測定する際に、従来必要としていたＬＳＩ外部の高価な容量値測定テスタを用いることなく、間接的に容量値測定を行うことができ、テストコストひいては製造コストを低減し得る半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＬＳＩの一部を示すブロック図である。半導体ウェハのＬＳＩチップ１の領域には、テスト用抵抗素子ブロック２、テスト用遅延回路ブロック３、複数のパッド4-1,4-2,4-3 、遅延回路５１およびクロックパルス発生回路（発振回路）５２を含む内部回路５、トリミングデータ保持回路６、トリミング回路７などが形成されている。
【００１３】
テスト用抵抗素子ブロック２は、第１抵抗素子２ａを有し、遅延回路ブロック３は、遅延回路３ａを含む。この遅延回路３ａは、第２抵抗素子３ｂと第１容量素子３ｃを有し、遅延時間が第２抵抗素子３ｂの抵抗値R2と第１容量素子３ｃの容量値C1に依存する。
【００１４】
パッド4-1,4-2,4-3 群は、テスト用抵抗素子ブロック２の第１抵抗素子２ａに接続されたテスト用パッド（第１パッド）4-1 、テスト用遅延回路ブロック３の遅延回路３ａの入力ノードおよび出力ノードに対応して接続された信号入力パッド（第２パッド）4-2 および信号出力パッド（第３パッド）4-3 を含む。
【００１５】
内部回路５の遅延回路５１は、第３抵抗素子５ａおよび第２容量素子５ｂを有する。トリミングデータ保持回路６は、第１抵抗素子２ａの抵抗値R1の測定データと遅延回路５１の遅延時間の測定データに基づいて生成されたトリミングデータ（抵抗値補正データおよび容量値補正データ）を格納する。トリミング回路７は、トリミングデータ保持回路６に保持されたトリミングデータに基づき、例えばレーザーブローが可能なヒューズ素子や他の不揮発性メモリ（ＥＥＰＲＯＭなど）を用いることによって、内部回路５の遅延回路５１やクロックパルス発生回路（発振回路）５２に実際に用いられている第３抵抗素子５ａの抵抗値R3や第２容量素子５ｂの容量値C2を調整し、遅延回路５１の遅延時間やクロック発生回路５２の発振周期（周波数）を調整する。
【００１６】
ここで、テスト用抵抗素子ブロック２の第１抵抗素子２ａ、テスト用遅延回路ブロック３の第２抵抗素子３ｂ、内部回路５の第３抵抗素子５ａは、それぞれトリミングに関連するので、それぞれ同じ材料から形成されることが望ましい。
【００１７】
外部テスタ２０は、直流(DC)測定ユニット２１、パルス発生回路２２などを有し、テスト時に、DC測定ユニット２１が抵抗値測定パッド4-1 に電気的に接続され、パルス発生回路２２の入力端および出力端が入力パッド4-2 および出力パッド4-3 に電気的に接続される。そして、DC測定ユニット２１によってテスト用抵抗素子ブロック２の第１抵抗素子２ａの抵抗値R1が測定される。この際、電流・電圧(IV)測定法を用いて第１抵抗素子２ａに流れる電流、第１抵抗素子２ａの両端間電圧が測定され、その測定結果から抵抗値R1が計算される。また、パルス発生回路２２によってテスト用遅延回路ブロック３の遅延回路３ａの遅延時間が測定される。この際、入力パッド4-2 と出力パッド4-3 の二つの信号の差は遅延回路３ａの遅延時間となる。
【００１８】
図２（ａ）、（ｂ）は、図１のＬＳＩチップ領域１に可変容量素子として形成されたバラクタダイオードの容量値Ｃ(varicap) のばらつき特性と、線形容量素子として形成された例えばMIM （金属／絶縁膜／金属）キャパシタの容量値Ｃ(MIM) のばらつき特性を示す。ここで、ｃ１，ｃ２はＣ(varicap) のばらつきを示し、ｃ３，ｃ４はＣ(MIM) のばらつきを示している。
【００１９】
このような容量素子をＬＳＩに形成した時、容量素子の容量値が所定電圧動作点付近でのみばらつきが問題になる場合であっても、一般に容量値のばらつきのバイアス依存性は十分小さいと考えることができるので、抵抗素子および容量素子を含む遅延回路を広いバイアス領域で動作させた場合の遅延時間をモニタすることによって十分な精度でＬＳＩ上の容量値のばらつきをモニタすることができる。
【００２０】
図３は、図１のＬＳＩチップ１に形成された抵抗素子および容量素子を含む遅延回路の遅延時間の測定値Ｔｄについて、第１抵抗素子２ａの抵抗値R1の設計値、第２抵抗素子３ｂの抵抗値R2の測定値をパラメータとして、容量素子の容量値Ｃに対する依存性の一例を示す。本例では、上記したようなＣ−Ｔｄの相関データを準備しておくことにより、２つの測定値Ｔｄ，R2から実際の容量値を算出することが可能になる。
【００２１】
図１の構成のＬＳＩによれば、内部回路５の第３抵抗素子５ａおよび第２容量素子５ｂと同じ材料の第１、第２抵抗素子２ａ、３ｂおよび第１容量素子３ｃを用いたテスト用回路（テスト用抵抗素子ブロック２、遅延回路ブロック３など）を搭載している。したがって、テスト用回路における第１抵抗素子２ａの抵抗値Ｒ１、遅延回路３ａの遅延時間の測定データに基づいて、内部回路５の第３抵抗素子３ｂの抵抗値R3および第２容量素子３ｃの容量値C2が間接的に測定できる。
【００２２】
即ち、外部テスタ２０を用いてＬＳＩにおけるテスト用抵抗素子ブロック２の第１抵抗素子２ａの抵抗値R1、テスト用遅延回路ブロック３の遅延回路３ａの遅延時間Ｔｄをそれぞれ測定し、これらの測定値から前記Ｃ−Ｔｄ相関データに基づいてテスト用遅延回路ブロック３の第１容量素子３ｃの設計容量値に対するばらつきを算出して推測することができる。そして、抵抗値の設計値に対する実際の抵抗測定値のずれと、容量値の設計値に対する実際の容量測定値（推測値）のずれに基づいて内部回路５の遅延回路５１に用いられている第３抵抗素子５ａの抵抗値R3や第２容量素子５ｂの容量値C2の設計値からのずれを予想し、ＬＳＩに形成された抵抗素子の抵抗値や容量素子の容量値を調整するためのトリミングデータ（抵抗値補正データおよび容量値補正データ）を生成することができる。
【００２３】
このように測定結果に基づいて生成された容量値補正データをデータ保持回路６に格納しておくことにより、このデータに基づいて内部回路５の第２容量素子５ｂの容量値C2および／または第３抵抗素子５ａの抵抗値R3を補正することができる。即ち、トリミング回路７は、トリミングデータ保持回路６に保持されたトリミングデータに基づき、内部回路５の遅延回路５１に実際に用いられている第３抵抗素子５ａの抵抗値R3や第２容量素子５ｂの容量値C2を調整し、遅延回路５１の遅延時間をトリミング調整することができる。トリミング回路７として、ＬＳＩチップ上に配設されるトリミング手段、例えばチップ識別(ID)、メモリセル不良救済用冗長回路などに必要な不揮発性データを記憶するために用いられるレーザーブロー可能なヒューズアレイや他の不揮発性メモリなどを用いることができる。
【００２４】
なお、図１中の複数のパッド4-1,4-2,4-3 は、ＬＳＩチップ領域上に新規に追加してもよいが、新規に追加することなく、通常は多数配設されるパッド群のうちで使用しないものを割り当てるようにしてもよい。また、複数のパッド4-1,4-2,4-3 は、半導体ウェハのＬＳＩチップ領域外（例えばダイシング領域）に形成してもよい。さらに、テスト用抵抗素子ブロック２、テスト用遅延回路ブロック３も、半導体ウェハのＬＳＩチップ領域外（例えばダイシング領域）に形成してもよい。
【００２５】
図４は、図１中のテスト用遅延回路ブロック３の遅延回路３ａの一例を示す。ここでは、例えば本願出願人の特許第３３２１３０６号（特開平８−７０２４２号）公報に開示されているようなＭＯＳトランジスタを用いた遅延回路を使用した例について説明する。図４に示す遅延回路は、定電圧発生部１１、定電流発生部１２、キャパシタ部１３、増幅回路１４などを有する。定電圧発生部１１は、遅延回路３ａの入力信号Ｖinの反転（スタンドバイ→アクティブ）により一定の第１電位Ｖref を発生し、定電流発生部１２は、第１電位Ｖref と所定の電源電位との差に比例した電流を発生する。
【００２６】
増幅回路１４は、定電圧発生部１１の出力（第１電位Ｖref ）が非反転入力端（＋）に供給され、キャパシタ部１３の第２ノードに現われる電圧（第２の電位Ｖcap ）が反転入力端（−）に供給され、両入力端間の電位差を増幅して出力信号Ｖout を出力する。本例では、遅延回路３ａの入力信号Ｖinを増幅回路１４にも入力し、入力信号Ｖinが論理を反転した時（遅延回路がアクティブ状態の時）にのみ増幅回路１４を活性化させることにより、消費電力の低減を図っている。
【００２７】
図５は、図４に示した遅延回路の入力信号Ｖin、出力信号Ｖout 、増幅回路１４の非反転入力端（＋）に入力される電位Ｖcap 、反転入力端（−）に入力される電位Ｖref の波形の一例を示す図である。
【００２８】
図４の遅延回路３ａにおいて、入力信号Ｖinの論理が反転すると、定電圧発生部１１から第１電位Ｖref が出力され、この第１電位Ｖref と所定の電源電位VSSとの差｜Ｖref −VSS ｜に比例する電流によって充電されるキャパシタ部１３からの第２電位Ｖcap が出力される。これらの第１電位Ｖref および第２電位Ｖcap は、それぞれ対応して増幅回路１４の非反転入力端（＋）および反転入力端（−）に入力され、この両入力端の電位が比較され、Ｖref とＶcap の高低関係が反転すると増幅回路１４の出力信号Ｖout が反転する。この増幅回路１４の出力信号Ｖout の入力信号Ｖinに対する遅延時間ＴはＲＣで与えられる。ここで、Ｒは定電流発生部１２によって決まる定数であり、Ｃはキャパシタ１３の容量値であり、電源電圧やトランジスタの閾値電圧に依存しない。したがって、遅延時間ＴはＲとＣのばらつきによってのみ変化し、電源電圧の変化には依存しない。
【００２９】
図６は、図４中に示したテスト用遅延回路ブロック３の一具体例をテスト用抵抗素子ブロック２の接続関係とともに示す回路図である。テスト用遅延回路ブロック３は、２つの入力パッドIN1,IN2 、２つの出力パッドOUT1,OUT2 に接続されている。一方の入力パッドIN1 は図１中の第１パッド4-1 をテスト用抵抗素子ブロック２と兼用しており、他方の入力パッドIN2 は図１中の第２パッド4-2 に相当し、一方の出力パッドOUT1は図１中の第３パッド4-3 に相当し、他方の出力パッドOUT2は追加設置される。
【００３０】
遅延回路３ａは、定電圧発生部１１、定電流発生部１２、キャパシタ部１３、増幅回路１４、フィードバック回路１５、インバータ回路１６，１７、ＮＡＮＤ回路１８などを有し、入力パッドIN1 の入力信号Ｖin1 を遅延した遅延信号を出力する。第１のバッファ回路８は、遅延回路３ａの出力信号（増幅回路１４の出力信号）を受けて出力パッドOUT1へ出力する。第２のバッファ回路９は、入力パッドIN1 の入力信号Ｖin1 を受けて出力パッドOUT2へ出力する。遅延回路３ａのフィードバック回路１５は、第１のバッファ回路８の中間段の信号により制御され、増幅回路１４の出力信号が反転した後に増幅回路１４に流れる直流電流を阻止することによって、増幅回路１４の出力信号が所定レベルに戻るまで出力信号の論理レベルを一定に保つ。
【００３１】
定電圧発生部１１は、ソースがVDD ノードに接続された第１のPMOSトランジスタＱp1と、この第１のPMOSトランジスタＱp1のドレインとVSS ノードとの間に接続された抵抗素子１９および第１のNMOSトランジスタＱn1とを有する。第１のPMOSトランジスタＱp1のゲートには、入力パッドIN1 の入力信号Ｖin1 が入力される。
【００３２】
定電圧発生部１１では、入力信号Ｖin1 が第１のレベルから第２のレベルに変わる時（遅延回路３ａがアクティブ状態になる時）に第１のPMOSトランジスタＱp1のドレイン電圧（PMOSトランジスタＱp1のドレインと抵抗素子１９の接続点の電圧）が第１電位Ｖref として生成される。
【００３３】
定電流発生部１２は、それぞれのソースがVDD ノードに接続され、それぞれのゲートが第１のPMOSトランジスタＱp1のドレインに接続された第２のPMOSトランジスタＱp2および第３のPMOSトランジスタＱp3とを有する。PMOSトランジスタＱp2のゲートはドレインに接続されている。
【００３４】
定電流発生部１２では、第１電位Ｖref とVDD との差に比例する電流が発生され、第３のPMOSトランジスタＱp3のドレイン電圧が第２電位Ｖcap として出力される。
【００３５】
キャパシタ部１３は、一端が接地電位VSS または電源電位（本例では接地電位VSS ）に接続され、他端が定電流発生部１２の第３のPMOSトランジスタＱp3のドレインに接続されており、スタンドバイ時に定電流発生部１２からの電流によりVDD まで充電される。
【００３６】
本例では、キャパシタ部１３として、MIM キャパシタ３１および可変キャパシタ（例えば２個のバラクタ(Varactor)ダイオード）３２を形成しておき、入力パッドIN2 が"L" の時にMIM キャパシタ３１を選択状態とし、入力パッドIN2 が"H" の時にバラクタダイオード３２を選択状態とするように構成されている。
【００３７】
MIM キャパシタ３１は、一端（第１ノード）がVSS に固定され、他端（第２ノード）が第１の選択スイッチ用のPMOSトランジスタＱp4を介して定電流発生部１２の第３のPMOSトランジスタＱp3のドレインに接続されている。さらに、上記第１の選択スイッチ用のトランジスタＱp4のドレインとVSS ノードとの間には、第２ノード電位固定用のNMOSトランジスタＱn2が接続されている。
【００３８】
そして、上記PMOSトランジスタＱp4およびNMOSトランジスタＱn2の各ゲートには、テスト時に入力パッドIN2 に印加される選択信号Ｖin2 の反転選択信号Ｖin2Bが供給される。これにより、上記PMOSトランジスタＱp4およびNMOSトランジスタＱn2は、反転選択信号Ｖin2Bの論理レベルに応じて相補的にスイッチ制御され、MIM キャパシタ３１の他端（第２ノード）は、スタンドバイ時にはVSS に固定されるのでノイズの影響を受けなくなり、アクティブ時には定電流発生部１２からの電流によってVDD まで充電される。
【００３９】
可変キャパシタ３２は、一端（第１ノード）がVSS に固定され、他端（第２ノード）が第２の選択スイッチ用のPMOSトランジスタＱp5を介して定電流発生部１２の第３のPMOSトランジスタＱp3のドレインに接続されている。さらに、上記第２の選択スイッチ用のPMOSトランジスタＱp5のドレインとVSS ノードとの間には、第２ノード電位固定用のNMOSトランジスタＱn3が接続されている。
【００４０】
そして、上記PMOSトランジスタＱp5およびNMOSトランジスタＱn3の各ゲートには、テスト時に入力パッドIN2 に印加される選択信号Ｖin2 が供給される。これにより、選択信号Ｖin2 の論理レベルに応じて相補的にスイッチ制御され、可変キャパシタ３２の他端（第２ノード）は、スタンドバイ時にはVSS に固定されるのでノイズの影響を受けなくなり、アクティブ時には定電流発生部１２からの電流によってVDD まで充電される。
【００４１】
この場合、MIM キャパシタ３１あるいは可変キャパシタ３２を定電流発生部１２の第３のPMOSトランジスタＱp3によって充電する電流の大きさは、抵抗素子１９を流れる電流の大きさに比例し、その比例係数は定電流発生部１２のPMOSトランジスタＱp2のコンダクタンスに対するPMOSトランジスタＱp3のコンダクタンスの比となる。
【００４２】
ここで、定電圧発生部１１の第１のNMOSトランジスタＱn1のドレイン電圧をそのゲート電圧によらず接地レベルにするようにその大きさを設定しておけば、抵抗素子１９を流れる電流の大きさは第１電位Ｖref に比例する。したがって、VDD やPMOSトランジスタのコンダクタンスが変化することによって第１電位Ｖref が変化しても、第１電位Ｖref に比例した電流でMIM キャパシタ３１または可変キャパシタ３２を充電することができる。
【００４３】
増幅回路１４は、各ソースがVDD ノードに接続された差動入力対をなすPMOSトランジスタＱp6, Ｑp7と、NMOSトランジスタＱn4, Ｑn5からなるカレントミラー負荷回路と、NMOSトランジスタＱn6, Ｑn7を有する。上記PMOSトランジスタＱp6, Ｑp7の各ゲートは対応して反転入力端（−）、非反転入力端（＋）となり、各対応して第１電位Ｖref 、第２電位Ｖcap が供給される。
【００４４】
なお、増幅回路１４のPMOSトランジスタＱp6のドレインとVSS ノードとの間には、活性化制御用のNMOSトランジスタＱn6が接続され、そのゲートにインバータ回路１６の出力信号Ｖin1Bが入力される。また、増幅回路１４のPMOSトランジスタＱp7のドレインとVSS ノードとの間には、活性化制御用のNMOSトランジスタＱn7が接続され、そのゲートに入力信号Ｖin1 が入力される。これにより、入力信号Ｖin1 が論理を反転した時（遅延回路３ａがアクティブ状態の時）にのみ、インバータ回路１６の出力信号によって活性化制御用のNMOSトランジスタＱn6がオフ状態になり、増幅回路１４が活性状態に制御される。この時、入力信号Ｖin1 によって活性化制御用のNMOSトランジスタＱn7はオン状態になる。
【００４５】
フィードバック回路１５は、増幅回路１４の活性化制御用のNMOSトランジスタＱn7に直列に接続された活性化制御用のNMOSトランジスタＱn8からなる。このNMOSトランジスタＱn8のゲートには第１のバッファ回路８の中間段の出力信号が入力される。増幅回路１４の出力信号が反転し、所定時間（第１のバッファ回路８の中間段の出力信号が反転するまでの時間）後に、活性化制御用のNMOSトランジスタＱn8がオン状態になるまで、増幅回路１４の動作状態が保持され、増幅回路１４に流れる直流電流が阻止される。これによって、増幅回路１４の出力信号が所定レベルに戻るまで出力信号Ｖout1の論理レベルを一定に保つことができる。
【００４６】
次に、図６に示した遅延回路の動作について、図５に示した波形図を参照しながら詳細に説明する。入力信号Ｖin1 は、PMOSトランジスタＱp1、NMOSトランジスタＱn1の各ゲートに入力され、インバータ１６にも入力される。スタンドバイ時には、入力信号Ｖin1 はローレベルとなっており、増幅回路１４の反転入力端（−）にはハイレベルが入力され、増幅回路１４の非反転入力端（＋）にはローレベルが入力されている。その結果、増幅回路１４の出力信号Ｖout はローレベルとなる。
【００４７】
入力信号Ｖinがローレベルからハイレベルになると、つまりアクティブ時には、増幅回路１４の反転入力端（−）にはPMOSトランジスタＱp1の電流供給能力と抵抗素子１９の抵抗値r1で決まる定電位Ｖref が入力される。
【００４８】
ここで、NMOSトランジスタＱn1の電流供給能力は十分大きく設定されている。増幅回路１４の非反転入力端（＋）に入力される電位Ｖcap 、即ち、PMOSトランジスタＱp3のドレイン電圧がそのゲート電圧に等しくなるまでは、PMOSトランジスタＱp3は飽和領域で動作する。この時、定電位Ｖref はPMOSトランジスタＱp3のゲート電圧より低いので、PMOSトランジスタＱp3を流れる電流は一定となり、増幅回路１４の非反転入力端（＋）に入力される電位Ｖcap は時間に比例して増加する。この電位Ｖcap が定電位Ｖref より大きくなると、増幅回路１４の出力信号はローレベルからハイレベルに変わる。
【００４９】
PMOSトランジスタＱp2を流れる電流値をＩref 、PMOSトランジスタＱp3を流れる電流値をＩcap 、抵抗素子１９の抵抗値をｒ1 、PMOSトランジスタＱp2，Ｑp3のコンダクタンスをそれぞれｇm1，ｇm2、キャパシタ部１３の容量値をｃで表わすと、次式が成立する。
【００５０】
Ｉref ＝Ｖref ／ｒ1     …(1)
Ｉcap ＝Ｉref ×ｇm2／ｇm1＝（Ｖref ／ｒ1 ）×ｇm2／ｇm1    …(2)
このようにして、入力信号Ｖin1 がローレベルからハイレベルに反転してから、増幅回路１４の出力信号がローレベルからハイレベルに反転するまでの遅延時間Ｔは、
Ｔ＝ｃ×Ｖref ／Ｉcap ＝ｃ×（Ｉcap ×ｒ1 ／Ｉcap ）×ｇm1／ｇm2
＝α×ｒ1 ×ｃ    …(3)
α＝ｇm1／ｇm2    …(4)
で与えられる。従って、遅延時間Ｔは、定電圧発生部１１によって決まる定数ｒ1 とキャパシタ部１３の容量値ｃとで決まり、電源電圧やPMOSトランジスタの閾値電圧には依存しない。
【００５１】
図７は、図６に示した遅延回路３ａを用いた場合の図１中のテスト用抵抗素子ブロック２の第１抵抗素子２ａの抵抗値R1の測定とテスト用遅延回路ブロック３の第１容量素子３ａの容量値C1（あるいは、MIM キャパシタ３１、可変キャパシタ３２の容量値Cm，Cv）の推定を行うCRモニターテスト動作時のタイミングチャートを示す。
【００５２】
まず、第１ステップでは、第１期間Period1 内に入力パッドIN1 に所定の電圧を印加し、入力パッドIN1 に流れる電流を測定することによって、テスト用抵抗素子ブロック２の第１抵抗素子２ａの抵抗値R1を測定する。
【００５３】
第２ステップでは、第２期間Period2 内に、入力パッドIN2 を"L" としてテスト用遅延回路ブロック３のMIM キャパシタ３１を選択状態とし、入力パッドIN1 の印加レベルを"L" から"H" に遷移させてMIM キャパシタ３１を使用した状態の遅延回路３ａの動作を開始させ、その遅延時間を測定する。この際、出力パッドOUT1から、入力パッドIN1 の入力信号Ｖin1 に比べて、テスト用遅延回路ブロック３における遅延回路３ａによる信号遅延分および第１のバッファ回路８による遅延時間分だけ遅れた出力信号ＶOUT1が出力される。これに対して、出力パッドOUT2から、入力パッドIN1 の入力信号Ｖin1 に比べて、テスト用遅延回路ブロック３における第２のバッファ回路９による遅延時間分だけ遅れた出力信号ＶOUT2が出力される。
【００５４】
したがって、出力パッドOUT1の出力信号ＶOUT1と出力パッドOUT2の出力信号ＶOUT2の立ち上がり時間の差を計算することによって、遅延回路３ａの遅延時間Td(MIM) を測定することができる。そして、前記第１ステップにより得られた第１抵抗素子２ａの測定値R1mの設定値R1sに対するずれ（ばらつき）δR=(R1m-R1s)/R1sと、第２ステップにより得られたテスト用遅延回路ブロック３の遅延回路３ａの遅延測定時間Tmの遅延時間設定値Tsに対するずれδT=(Tm-Ts)/Tsとから、MIM キャパシタ３１の容量設定値Cmsに対する実際の容量値Cmmのずれ（ばらつき）δC=(Cmm-Cms)/Cmsを、(δT-δR)xCms に基づいて推定する。
【００５５】
第３ステップでは、第３期間Period3 内に、入力パッドIN2 を"H" としてテスト用遅延回路ブロック３の可変キャパシタ３２を選択状態とし、入力パッドIN1 の印加レベルを"L" から"H" に遷移させて上記可変キャパシタ３２を使用した遅延回路３ａの動作を開始させ、前述したMIM キャパシタ３１に対する測定動作と同様の処理により遅延時間を測定する。この際、出力パッドOUT1から、入力パッドIN1 の入力信号Ｖin1 に比べて、テスト用遅延回路ブロック３における遅延回路３ａによる信号遅延分および第１のバッファ回路８による遅延時間分だけ遅れた出力信号Ｖout1が出力される。これに対して、出力パッドOUT2から、入力パッドIN1 の入力信号Ｖin1 に比べて、テスト用遅延回路ブロック３における第２のバッファ回路９による遅延時間分だけ遅れた出力信号Ｖout2が出力される。
【００５６】
したがって、出力パッドOUT1の出力信号Ｖout1と出力パッドOUT2の出力信号Ｖout2の立ち上がり時間の差を計算することによって遅延回路３ａの遅延時間Td(Varactor)を測定することができる。そして、前述したMIM キャパシタ３１の容量値のばらつきに対する推定動作と同様の処理により、可変キャパシタ３２の容量値のばらつきを推定する。
【００５７】
なお、第２ステップおよび第３ステップの順序はどちらでもよい。他の種類の容量素子についても、上記した測定と同様の測定を行うことによって容量値のばらつきを推定することができる。
【００５８】
上記の測定方法によれば、DC測定と、遅延回路の入出力信号の立ち上がり時間差の測定だけを行うだけで良く、標準のロジックテスタを使うことができる。その結果、高価な容量測定機能を持ったテスタを導入する必要がなくなる。
【００５９】
図８（ａ）は、図１中の内部回路５に含まれる第２容量素子Ｃ２の容量値C2を調整する容量値トリミング回路の一例を示している。入力ノードINと出力ノードOUT との間に、インバータ回路６１、抵抗素子６２およびインバータ回路６３が直列に接続されている。そして、インバータ回路６３の入力端と接地ノードとの間に、選択スイッチ用の第１のNMOSトランジスタ６４および第１のキャパシタ６５が直列に接続され、これに並列に選択スイッチ用の第２のNMOSトランジスタ６６および第２のキャパシタ６７が直列に接続されている。トリミングデータである選択信号T<0>,T<1> が対応して第１のNMOSトランジスタ６４および第２のNMOSトランジスタ６６のゲートに印加される。これによって、T<0>およびT<1>の論理レベル"H","L" の組み合わせに応じて、第１のNMOSトランジスタ６４、第２のNMOSトランジスタ６６のオン／オフ状態の組み合わせが制御され、インバータ回路６３の入力端と接地ノードとの間に接続されるキャパシタの容量値が調整される。
【００６０】
図８（ｂ）は、図１中の内部回路５に含まれる第３抵抗素子５ａの抵抗値R3を調整する抵抗値トリミング回路の一例を示している。入力ノードINと出力ノードOUT との間に、インバータ回路７１、２個の抵抗素子７２, ７３およびインバータ回路７４が直列に接続されている。そして、インバータ回路７４の入力端と接地ノードとの間にキャパシタ７５が接続され、一方の抵抗素子７３に並列にスイッチ用のNMOSトランジスタ７６が接続されている。このNMOSトランジスタ７６はトリミングデータTrimによりスイッチ制御され、トリミングデータTrimの論理レベル"H","L" に応じてスイッチ用のNMOSトランジスタ７６のオン／オフ状態が制御され、インバータ回路７１と７４との間に接続される抵抗素子の抵抗値が調整される。
【００６１】
図９は、図１中の内部回路５に含まれる容量値トリミング回路７の一例を示している。ここでは、内部回路５中のクロックパルス発生回路５２として可変容量素子であるバラクタダイオードを用いて構成され、発振周期制御電圧Vctrl に応じて発振周期が制御されるＶＣＯ（電圧可変制御発振回路）９０において、バイアス生成回路８０の抵抗素子の抵抗値を調整することによって生成されるバイアス電圧Vbias をバラクタダイオードに供給することで容量値が調整される回路を示している。
【００６２】
バイアス生成回路８０において、VDD ノードとVSS ノードとの間にPMOSトランジスタ８１、抵抗素子８２、可変抵抗素子８３が直列に接続されており、上記抵抗素子８２と可変抵抗素子８３の直列接続ノードが演算増幅器８４の非反転入力端子（＋）に接続され、この演算増幅器８４の反転入力端子（−）に基準電圧Vrefが入力され、その出力端子が前記PMOSトランジスタ８１のゲートに接続されている。上記可変抵抗素子８３の抵抗値は、トリミングデータTrimに応じて調整され、PMOSトランジスタ８１のソースからバイアス電圧Vbias が出力される。
【００６３】
ＶＣＯ９０において、インバータ回路９１、９２は互いの入出力ノードが交差接続（帰還接続）されて発振回路を構成している。Ｌ１は発振回路の入出力端間に接続されているインダクタ、Cv1,Cv2 はバラクタダイオード、Cmim1,Cmim2 はバラクタダイオードに直列接続されたキャパシタである。バラクタダイオードCv1,Cv2およびキャパシタCmim1,Cmim2 は、キャパシタCmim1 、バラクタダイオードCv1 、バラクタダイオードCv2 、キャパシタCmim2 の順序で発振回路の入出力端間に接続されている。発振周期制御電圧Vctrl は、バラクタダイオードCv1,Cv2の直列接続ノードに供給される。バイアス生成回路８０で生成されるバイアス電圧Vbias は、抵抗素子９３を介してバラクタダイオードCv1 の一端（キャパシタCmim1 側）に供給され、かつ抵抗素子９４を介してバラクタダイオードCv2 の一端（キャパシタCmim2 側）に供給される。OUT1,OUT2 はＶＣＯ９０の差動出力信号である。したがって、ＶＣＯ９０は、発振周期制御電圧Vctrl に応じて発振周期が制御され、バイアス電圧Vbias に応じてバラクタダイオードCv1,Cv2 の容量値が調整されて発振周期が微調整される。
【００６４】
＜第２の実施形態＞
第１の実施形態においては、遅延回路の遅延時間を測定した結果と抵抗素子の抵抗値を測定した結果に基づいて容量素子の容量値を推定した。これに対し、第２の実施形態では、発振回路の発振周波数を測定した結果と抵抗素子の抵抗値を測定した結果に基づいて容量素子の容量値を推定する例を説明する。
【００６５】
図１０は、本発明の第２の実施形態に係るＬＳＩの一部を示すブロック図である。図１０に示すＬＳＩは、図１を参照して前述したＬＳＩと比べて、テスト用遅延回路ブロック３の代わりに発振回路１００が設けられている点が異なり、その他は同じであるので、図１中と同一部分には同一符号を付してその説明を省略する。
【００６６】
発振回路１００は、抵抗素子１００ｂおよび容量素子１００ｃを有し、この容量素子１００ｃの容量値Cと抵抗素子１００ｂの抵抗値Rの時定数CRに発振周波数が依存する。
【００６７】
発振回路１００は、第２のパッド4-2 から起動信号を与えるだけで発振が開始される。発振回路１００の出力信号は第３のパッド4-3 を介して外部テスタ２０でモニタされ、出力パルス幅を測定することによって発振回路１００のＣＲ時定数が測定できる。この場合、入力バッファの遅延時間と出力バッファの遅延時間は信号の立ち上がりと立下りでキャンセルされるので、第１の実施形態のように２つの出力パッドを設けて２つの出力信号の時間差を求める必要はない。また、発振回路１００の出力信号の周期をモニタすると、出力信号の立ち上がり同士の差または立下り同士の差を見ることになるので、出力信号の立ち上がり時間と立下り時間の差もキャンセルすることができる。
【００６８】
なお、前記各実施形態において、抵抗値測定機能、遅延時間測定機能あるいは発振周期測定機能および容量値算出機能を有する回路をチップ上に搭載し、前記テスト用回路と配線で接続しておくことによって、前記各パッド4-1 〜4-3 が省略できる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施形態に係るＬＳＩの一部を示すブロック図。
【図２】図１のＬＳＩに容量素子として形成されたバラクタダイオードの容量値のばらつき特性およびMIM キャパシタなどの線形キャパシタの容量値のばらつき特性を示す特性図。
【図３】図１のＬＳＩに形成された抵抗素子および容量素子を含む遅延回路の遅延時間について抵抗素子の抵抗値をパラメータとして容量素子の容量値に対する依存性の一例を示す特性図。
【図４】図１中のテスト用遅延回路ブロックの遅延回路の一例を示すブロック図。
【図５】図４に示した遅延回路の入力信号、出力信号、増幅回路の非反転入力端に入力される電位、反転入力端に入力される電位の波形例を示す図。
【図６】図４中に示したテスト用遅延回路ブロックの一具体例をテスト用抵抗素子ブロックの接続関係とともに示す回路図。
【図７】図５に示した遅延回路を用いた場合の図１中のテスト用抵抗素子ブロックの第１抵抗素子の抵抗値の測定とテスト用遅延回路ブロックの第１容量素子の容量値の推定を行うCRモニターテスト動作時のタイミングチャートを示す図。
【図８】図１中の内部回路に含まれる容量素子の容量値を調整する容量値トリミング回路および抵抗素子の抵抗値を調整する抵抗値トリミング回路の一例を示す回路図。
【図９】図１中の内部回路に含まれる容量値トリミング回路の一例を示す回路図。
【図１０】本発明の第２の実施形態に係るＬＳＩの一部を示すブロック図。
【符号の説明】
【００７０】
１…ＬＳＩチップ、２…テスト用抵抗素子ブロック、３…テスト用遅延回路ブロック、4-1,4-2,4-3 …パッド、５…内部回路、６…トリミングデータ保持回路、７…トリミング回路、８…第１のバッファ回路、９…第２のバッファ回路、１０…遅延回路、１１…定電圧発生部、１２…定電流発生部、１３…キャパシタ部、１４…増幅回路、ＶOUT …出力信号、１５…フィードバック回路、１６…インバータ回路、IN1 …入力パッド、Ｖin…入力信号、OUT1…出力パッド、OUT2…出力パッド、Ｑp3…第１のPMOSトランジスタ、Ｑn1…第１のNMOSトランジスタ、２ａ …第１抵抗素子、３ｂ…第２抵抗素子、５ａ…第３抵抗素子、３ｃ…第１容量素子、５ｂ…第２容量素子、Ｖref …第１電圧、Ｖcap …第２電圧。
【図１】
2005302839.tif 000003
【図２】
2005302839.tif 000004
【図３】
2005302839.tif 000005
【図４】
2005302839.tif 000006
【図５】
2005302839.tif 000007
【図６】
2005302839.tif 000008
【図７】
2005302839.tif 000009
【図８】
2005302839.tif 000010
【図９】
2005302839.tif 000011
【図１０】
2005302839.tif 000012