(57)【要約】【課題】  従来のレジスタ回路では、あらかじめ全ての動作モードに用いる設定データを保存しておく必要があるため、信号処理回路の実行前の初期化期間に多くの時間を要した。【解決手段】  本発明のレジスタ回路は、信号処理回路９と接続された第１のレジスタと、プログラムに基づき、中央演算装置５やＤＭＡ２４によりデータが入力される第２のレジスタ２２と、第１のレジスタ２１の持つデータを第２のレジスタ２２の持つデータに更新する手段を備えている。上記構成により、信号処理回路９が実行中においても、第２のレジスタ２２にデータを入力することが出来るため、信号処理回路９の実行前にあらかじめ全ての動作モードを入力することなく、最小限の動作モードを入力して信号処理回路９の実行を開始することが出来る。【選択図】      図１
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【特許請求の範囲】
【請求項１】
信号処理回路に接続された第１のレジスタと、
プログラムに基づきデータ入力が可能な第２のレジスタと、
前記第１のレジスタの持つデータを前記第２のレジスタに更新する手段と
を備えたレジスタ回路。
【請求項２】
前記第１のレジスタと前記第２のレジスタは複数のデータを保管でき、前記第２のレジスタへのデータ入力には複数サイクルを必要とすること
を特徴とする請求項１に記載のレジスタ回路。
【請求項３】
前記第１のレジスタが持つデータは前記信号処理回路の制御に用いられるデータであること
を特徴とする請求項１ないし２のいずれかに記載のレジスタ回路。
【請求項４】
前記第２のレジスタへのデータ入力は前記信号処理回路の動作状態にかかわらず、実行できること
を特徴とする請求項１ないし３のいずれかに記載のレジスタ回路。
【請求項５】
前記第１のレジスタの持つデータを第２のレジスタに更新する手段は前記信号処理回路が非実行時に、実行されること
を特徴とする請求項１ないし４のいずれかに記載のレジスタ回路。
【請求項６】
前記第２のレジスタへのデータ入力は中央演算装置もしくはＤＭＡにより実行されること
を特徴とする請求項１ないし５のいずれかに記載のレジスタ回路。
【請求項７】
前記レジスタ回路は前記第１のレジスタの持つデータを前記第２のレジスタに書き込めること
を特徴とする請求項１ないし６のいずれかに記載のレジスタ回路。
【請求項８】
前記第１のレジスタは前記プログラムに基づき直接データ入力が可能であり、かつ、前記直接データ入力は前記信号処理回路が非実行時に、実行されること
を特徴とする請求項１ないし７のいずれかに記載のレジスタ回路。
【請求項９】
前記レジスタ回路は前記第２のレジスタと前記第１のレジスタが同一のアドレス空間を共有し、前記第２のレジスタと前記第１のレジスタへの前記データ入力の切り替えを制御できること
を特徴とする請求項８に記載のレジスタ回路。
【請求項１０】
前記データ入力の切り替えは論理回路内の直接アクセス可能なアドレス空間に配置された入力選択レジスタにより行われること
を特徴とする請求項９に記載のレジスタ回路。
【請求項１１】
前記レジスタ回路は複数の前記第２のレジスタで構成されること
を特徴とする請求項１ないし１０のいずれかに記載のレジスタ回路。
【請求項１２】
前記レジスタ回路はさらに第３のレジスタを少なくとも１つ備え、
前記第１のレジスタの持つデータと前記第３のレジスタの持つデータを交換できることを特徴とする請求項１ないし１１のいずれかに記載のレジスタ回路。
【請求項１３】
前記信号処理回路と関連付けられて初期状態を有する前記第２のレジスタは、前記初期状態からの変更分を前記データ入力により実施すること
を特徴とする請求項１ないし１２のいずれかに記載のレジスタ回路。
【請求項１４】
前記第２のレジスタへのプログラムに基づくリセット信号の入力により、前記リセット信号を入力された第２のレジスタが持つデータを前記初期状態のデータに更新すること
を特徴とする請求項１３に記載のレジスタ回路。
【請求項１５】
前記第１のレジスタもしくは前記第２のレジスタが持つデータは前記信号処理回路の動作状態を表すデータを含むこと
を特徴とする請求項１ないし１４のいずれかに記載のレジスタ回路。
【請求項１６】
前記第１のレジスタもしくは前記第２のレジスタが持つデータは前記データ入力もしくは前記直接データ入力時に入力の開始を表すデータを含むこと
を特徴とする請求項１ないし１５のいずれかに記載のレジスタ回路。
【請求項１７】
前記レジスタ回路は前記第１のレジスタに接続された信号処理回路を複数持つこと
を特徴とする請求項１ないし１６のいずれかに記載のレジスタ回路。
【請求項１８】
プログラムにより入力が可能な複数のレジスタと、
信号処理回路と接続するレジスタを前記複数のレジスタからいずれか１つ、選択する出力レジスタ選択手段と、
入力可能なレジスタを前記複数のレジスタからいずれか１つ、選択する入力レジスタ選択手段と
を備え、
前記出力レジスタ選択手段と前記入力レジスタ選択手段は異なるレジスタを選択できること
を特徴とするレジスタ回路。
【請求項１９】
前記複数のレジスタは各々、複数のデータを保管でき、前記入力可能なレジスタへのデータ入力には複数サイクルを必要とすること
を特徴とする請求項１８に記載のレジスタ回路。
【請求項２０】
前記複数のレジスタが持つデータは前記信号処理回路の制御に用いられること
を特徴とする請求項１８ないし１９のいずれかに記載のレジスタ回路。
【請求項２１】
前記入力可能なレジスタへのデータ入力は前記信号処理回路の動作状態にかかわらず、実行できること
を特徴とする請求項１８ないし２０のいずれかに記載のレジスタ回路。
【請求項２２】
前記複数のレジスタのうち、前記信号処理回路と接続されたレジスタから別のレジスタへの前記出力レジスタ選択手段による切り替えは、前記信号処理回路が非実行時に実施されること
を特徴とする請求項１８ないし２１のいずれかに記載のレジスタ回路。
【請求項２３】
前記複数のレジスタへのデータ入力は中央演算装置もしくはＤＭＡにより実行されること
を特徴とする請求項１８ないし２２のいずれかに記載のレジスタ回路。
【請求項２４】
前記レジスタ回路はさらに前記中央演算装置へ出力可能なレジスタを前記複数のレジスタからいずれか１つ、選択する第２の出力レジスタ選択手段を備えること
を特徴とする請求項１８ないし２３のいずれかに記載のレジスタ回路。
【請求項２５】
前記複数のレジスタは少なくとも３つのレジスタで構成され、前記出力レジスタ選択手段と前記第２の出力レジスタ選択手段と前記入力レジスタ選択手段は異なるレジスタを選択できること
を特徴とする請求項２４に記載のレジスタ回路。
【請求項２６】
前記信号処理回路と関連付けられて初期状態を有する前記複数のレジスタは、前記初期状態からの変更分を前記データ入力により実施すること
を特徴とする請求項１８ないし２５のいずれかに記載のレジスタ回路。
【請求項２７】
前記複数のレジスタの少なくとも１つにプログラムに基づくリセット信号を入力することにより、前記リセット信号を入力されたレジスタが持つデータを前記初期状態のデータに更新すること
を特徴とする請求項２６に記載のレジスタ回路。
【請求項２８】
前記複数のレジスタが持つデータは前記信号処理回路の動作状態を表すデータを含むこと
を特徴とする請求項１８ないし２７のいずれかに記載のレジスタ回路。
【請求項２９】
前記複数のレジスタが持つデータは前記データ入力時に入力の開始を表すデータを含むこと
を特徴とする請求項１８ないし２８のいずれかに記載のレジスタ回路。
【請求項３０】
前記複数のレジスタは複数の前記信号処理回路と接続されていること
を特徴とする請求項１８ないし２９のいずれかに記載のレジスタ回路。
【請求項３１】
信号処理回路に接続された第１のレジスタと、プログラムによりデータ入力が可能な第２のレジスタとを備えたレジスタ回路のレジスタ設定方法において、
前記プログラムにより前記第２のレジスタに第１のデータを入力するステップと、
前記第１のレジスタの持つデータを前記第２のレジスタの持つ第１のデータに更新するステップと、
前記第１のデータを用いる信号処理回路の実行中に第２のレジスタに第２のデータを入力するステップと、
前記第１のデータを用いる信号処理回路の非実行時に前記第１のレジスタの持つデータを前記第２のレジスタに入力された前記第２のデータに更新するステップと
を有するレジスタ回路のレジスタ設定方法。
【請求項３２】
信号処理回路に接続され、プログラムによりデータ入力が可能な第１のレジスタと、前記プログラムによりデータ入力が可能な第２のレジスタとを備えたレジスタ回路のレジスタ設定方法において、
前記信号処理回路が非実行時に前記プログラムにより前記第１のレジスタに第１のデータを入力するステップと、
前記プログラムにより前記第２のレジスタに第２のデータを入力するステップと、
前記第１のデータを用いる信号処理回路の非実行時に前記第１のレジスタの持つデータを前記第２のレジスタに入力された前記第２のデータに更新するステップと
を有するレジスタ回路のレジスタ設定方法。
【請求項３３】
プログラムにより入力が可能な複数のレジスタと、信号処理回路と接続する前記レジスタを前記複数のレジスタからいずれか１つ、選択する出力レジスタ選択手段と、前記プログラムに基づき入力可能な前記レジスタを前記複数のレジスタからいずれか１つ、選択する入力レジスタ選択手段とを備えたレジスタ回路のレジスタ設定方法において、
前記入力レジスタ選択手段により選択された前記レジスタに第１のデータを入力するステップと、
前記第１のデータを入力した前記レジスタを前記出力レジスタ選択手段により選択するステップと、
前記第１のデータを用いる信号処理回路の実行中に前記レジスタとは異なるレジスタを前記入力レジスタ選択手段により選択し、第２のデータを入力するステップと、
前記第１のデータを用いる信号処理回路の非実行時に前記第２のデータを入力した前記異なるレジスタを前記出力レジスタ選択手段により選択するステップと
を有したレジスタ回路のレジスタ設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のモード設定に関するものである。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い半導体装置の大規模化が進展してきており、開発期間および開発コストの増大により従来以上に半導体装置の多機能化、汎用化が求められている。さらに、リアルタイム性も要求されてきている。
【０００３】
従来の半導体装置は、固定値としていた設定値を半導体装置内部に配置したレジスタ回路で設定可能にすることにより、上記の要求を実現する方法が提案されている（例えば、特許文献１参照）。
【０００４】
図１２は、従来のレジスタ回路のブロック図であり、図１３は、上記の回路におけるレジスタ設定のタイミング図である。
図１２において、レジスタ回路１は、信号処理回路９と接続された複数の設定レジスタ３で構成されるレジスタ群１２と、アドレスバス６からアドレス信号をデコードし、複数の設定レジスタ３のうち一つを選択するアドレスレコーダ２と、複数の設定レジスタ３のうち一つを選択し、データバス７へ出力する出力選択回路４を備えている。
【０００５】
中央演算装置５は、マイコンやＤＳＰなどで構成され、レジスタ回路１とアドレスバス６、データバス７及び各種イネーブル信号８からなる制御信号を介して、接続される。
アドレスレコーダ２は、アドレスバス６から受け取った信号により設定レジスタ３を選択するとともに、イネーブル信号８によりライト動作を選択している場合はライト用コントロール信号１０をまたイネーブル信号８によりリード動作を選択した場合はリード用セレクト信号１１を出力するように構成されている。
【０００６】
設定レジスタ３は少なくとも１ビット以上のフリップフロップやメモリ素子により構成されアドレスデコーダ２から出力されるライトコントロール信号１０によりデータバス７のデータをライト出来るように構成されている。出力選択回路４はアドレスデコーダ２から出力されたリード用セレクト信号１１の制御に従い選択した設定レジスタ３のデータをデータバス７へ出力する様に構成している。
【０００７】
さらに、レジスタ回路１は、レジスタ群１２と同じ構成のスタックレジスタ１３を複数備えており、レジスタ群１２とスタックレジスタ１３は、それぞれが持つ複数の設定レジスタ３のデータを交換できるように構成されている。
【０００８】
データ交換回路１６は、複数の設定レジスタ３とは異なるアドレス空間に配置されており、アドレスデコーダ２がアドレスバス６及びイネーブル信号８のデータに基づき、データ交換用コントロール信号１５を出力し、制御する。
【０００９】
また、アドレスデコーダ２の交換選択レジスタ１４がデータバス７のデータに基づき、レジスタ群１２とデータの交換を行うスタックレジスタ１３を選択する。
図１３において、初期化期間では、まず、信号処理回路９の動作モード１における設定データをレジスタ群１２に書き込み、データ交換回路１６を用いて、レジスタ群１２のデータとスタックＮｏ．１のスタックレジスタ１３のデータを交換することにより、動作モード１における設定データをスタックＮｏ．１のスタックレジスタ１３に保存する。同様の方法を繰り返して、信号処理回路９の全ての動作モードにおける設定データを複数のスタックレジスタ１３に保存する。
【００１０】
次に、信号処理実行期間では、信号処理回路９が必要とする動作モードの設定データを１サイクルでスタックレジスタ１３よりレジスタ群１２に読み出すことができるため、信号処理回路９はレジスタ群１２の設定レジスタ３を使用して、リアルタイムな応答が可能となる。
【００１１】
また、割り込み制御等での設定データの一時的な退避としてスタックレジスタ１３を用いることが出来る。
【特許文献１】特開平９−１３４２９３号公報（第２−３頁、第１０図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来のレジスタ回路では、リアルタイム応答性を実現するには、あらかじめ信号処理回路の全ての動作モードに用いる設定データをスタックレジスタに保存しておく必要があるため、多機能化、つまり、多くの信号処理を扱う半導体装置では、レジスタ回路の増大に繋がる。
【００１３】
また、あらかじめ全ての動作モードに用いる設定データを保存しておく必要があるため、信号処理回路の実行前の初期化期間に多くの時間を要する。
【課題を解決するための手段】
【００１４】
上記従来の課題を解決するために、本発明のレジスタ回路は、信号処理回路と接続された第１のレジスタと、プログラムに基づき、中央演算装置やＤＭＡによりデータを入力される第２のレジスタと、第１のレジスタの持つデータを第２のレジスタの持つデータに更新する手段を備えている。
【００１５】
上記の構成により、信号処理回路が実行中においても、第２のレジスタにデータを入力することが出来るため、信号処理回路の実行前にあらかじめ全ての動作モードを入力することなく、最小限の動作モードを入力して信号処理回路の実行を開始することが出来る。
【００１６】
さらに、信号処理回路が実行中に次に実行する信号処理回路のデータを第２のレジスタに入力することが出来るため、レジスタ回路の領域を大幅に低減できる。
【発明の効果】
【００１７】
本発明のレジスタ回路は、上記構成を有し、信号処理回路と接続するレジスタと、プログラムに基づき、データ入力を実施するレジスタを独立して選択することにより、信号処理回路の動作状態にかかわらず、後で使用するデータを信号処理回路用に選択していないレジスタに入力できるため、信号処理回路の実行前にあらかじめ全ての動作モードを入力することなく、最小限の動作モードを入力して信号処理回路の実行を開始することが出来る。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係るレジスタ回路のブロック図である。図１において、図１２と同じ構成要素については同じ符号を用いる。
【００１９】
レジスタ回路１はプログラムに基づき、マイコン等の中央制御装置５もしくはＤＭＡ２４からアドレスバス６、データバス７、イネーブル信号８を制御することで中央制御装置５もしくはＤＭＡ２４からデータの書き込みおよび中央制御装置５もしくはＤＭＡ２４へのデータの読み出しが可能な様に接続されており、またイネーブル信号８はリード・イネーブル信号、ライト・イネーブル信号等からなる信号である。
【００２０】
また、レジスタ回路１は、少なくとも一つの信号処理回路９と接続された少なくとも一つの設定レジスタ３で構成される第１のレジスタ２１と、中央制御装置５もしくはＤＭＡ２４からデータ入力される少なくとも一つの設定レジスタ３で構成される少なくとも一つの第２のレジスタ２２を備えており、また、第１のレジスタ２１の持つデータと相互に交換を行う少なくとも一つの第３のレジスタ２３を備えてもよい。
【００２１】
レジスタ回路１内のアドレスデコーダ２は、ライト・イネーブル信号がアサートされた場合、ライト用コントロール信号１０を出力し、アドレスバス６より受け取ったアドレス信号をデコードして、第２のレジスタ２２内の任意の設定レジスタ３を選択する。上記の方法により選択された設定レジスタ３は、データバス７よりデータを受け取り、ライト用コントロール信号１０に同期して、データを書き込む。
【００２２】
また、アドレスデコーダ２は、リード・イネーブル信号がアサートされた場合、リード用セレクト信号１１を出力し、アドレスバス６より受け取ったアドレス信号をデコードして、出力選択回路４に出力する。出力選択回路４は、デコードしたアドレス信号に基づき、第２のレジスタ２２内の任意の設定レジスタ３を選択し、その設定レジスタ３が保有するデータをリード用セレクト信号１１に同期して、データバス７に出力する。
【００２３】
第１のレジスタ２１内の設定レジスタ３が持つデータは、第２のレジスタ２２内の設定レジスタ３が持つデータに更新できるようにフリップフロップなどにより接続されている。データ交換回路１６は、上記の設定レジスタ３とは異なるアドレス値が設定されており、第２のレジスタ２２には、アドレスデコーダ２内に設けられた交換選択レジスタ１４により選択できるようにレジスタ番号が割り振られている。
【００２４】
アドレスデコーダ２は、リード・イネーブル信号がアサートされ、アドレスバス６より受け取ったアドレス信号をデコードした値とデータ交換回路１６に設定されたアドレス値が一致した場合、データ交換用コントロール信号１５をデータ交換回路１６に出力する。また、データバス７より設定された交換選択レジスタ１４の値より、更新するデータ元のレジスタ番号を持った第２のレジスタ２２を選択し、データ交換用コントロール信号１５に同期して、第１のレジスタ２１のデータ更新を行う。
【００２５】
少なくとも一つの信号処理回路９は、少なくとも一つの設定レジスタ３で構成される第１のレジスタ２１と接続されており、第１のレジスタ２１にデータ入力された時点で、信号処理を実行できる。
【００２６】
また、第２のレジスタ２２は、データ交換回路１６によるデータ更新時以外は、第１のレジスタ２１と分離されており、第１のレジスタ２１と接続されている信号処理回路９の動作状態にかかわらず、プログラムに基づき、データを入力できる。
【００２７】
なお、データ交換回路１６は、第１のレジスタ２１の持つデータと第２のレジスタ２２の持つデータを交換するように構成しても良い。
また、第１のレジスタ２１と交換可能に接続された第３のレジスタ２３を有する場合、第３のレジスタ２３も第２のレジスタ２２と同様にデータ交換回路１６を動作させることによって、第１のレジスタ２１の持つデータと第３のレジスタ２３の持つデータを交換する構成としても良い。
【００２８】
かかる構成によれば、第２のレジスタ２２と第１のレジスタ２１が、プログラムに基づくデータ入力用と信号処理回路９用に作業を分担しているため、信号処理回路９が実行中で、第１のレジスタ２１のデータを変更することが出来ない期間においても、第２のレジスタ２２にＤＭＡ２４もしくは中央演算装置５より、プログラムに基づき、後に使用するデータを入力することが可能となる。
【００２９】
つまり、信号処理回路９の動作状態にかかわらず、第２のレジスタ２２にデータを入力することが出来るため、信号処理回路９の実行前にあらかじめ全ての動作モードを入力することなく、最小限の動作モードを入力して信号処理回路９の実行を開始することが出来る。
【００３０】
また、割り込み処理をする場合には、第３のレジスタ２３をデータの退避場所として使用することもできる。
図２は、本発明の実施の形態１に係るレジスタ回路におけるレジスタ設定の第１のタイミング図である。
【００３１】
図２において、第２のレジスタ２２が多くのデータを有する場合、データバス７等との関係で、一般的には全ての設定レジスタ３にデータ入力するには複数サイクルを必要とする。
【００３２】
次に信号処理回路９の初期状態から処理実行までの手順を説明する。
手順１：プログラムに基づき、第２のレジスタ２２に、複数サイクルを要してデータ１を入力する。
手順２：データ交換回路１６により第１のレジスタ２１のデータを第２のレジスタ２２のデータに更新する。ここで、第１のレジスタ２１と第２のレジスタ２２の設定レジスタ３はフリップフロップ等で接続されているため、１サイクルで更新が可能である。また、信号処理回路９は第１のレジスタ２１の設定レジスタ３と接続しており、信号処理回路９の制御に用いるデータをすぐに使用できる。
手順３：第１のレジスタ２１が持つデータ１を用いて、信号処理回路９が実行されている間に、第２のレジスタ２２に次の制御に用いるデータ２を入力する。
手順４：データ１を用いた信号処理回路９の非実行時、例えば、実行終了後に第１のレジスタ２１の持つデータを第２のレジスタ２２に入力したデータ２に更新し、データ２を用いた信号処理回路９を実行する。
【００３３】
以降、手順３及び４を繰り返して、信号処理回路９に必要なデータをレジスタ回路１に入力し、信号処理回路９を実行する。
なお、信号処理回路９の非実行状態または実行終了の検出は、事前にスケジューリングが出来ている場合は検出不要であるが、上記の検出が必要な場合には、終了フラグを入れるレジスタにポーリングアクセスして検出するか、中央演算装置５に対し、割り込みをかけ、終了フラグの検出を行うことで対応する。
【００３４】
また、本発明の実施の形態１に係るレジスタ回路１内の第１のレジスタ２１、第２のレジスタ２２及び第３のレジスタ２３は、設定レジスタ３以外に中央演算装置５もしくはＤＭＡ２４からの入力の開始を表すデータを保存する入力開始レジスタ２６を備えても良い。入力開始レジスタ２６は、例えば、ライト用コントロール用信号１０に同期させてフラグを立てる構成にする。
【００３５】
プログラムに基づき、第２のレジスタ２２にデータを入力するには、複数サイクルを要するが、何らかの理由により入力が実行できなかった場合においても、入力開始レジスタ２６を設けることにより、直ちに不実行が判明するため、最小限の遅延でリカバリーすることが可能となる。
【００３６】
なお、入力開始レジスタ２６を設けるレジスタは、少なくとも中央演算装置５もしくはＤＭＡ２４からのデータ入力が実施されるレジスタであれば良く、実施の形態１のレジスタ回路１のように全てのレジスタに必ずしも設ける必要はない。
【００３７】
また、第１のレジスタ２１、第２のレジスタ２２及び第３のレジスタ２３は、設定レジスタ３が少なくとも１つの信号処理回路９のどのような動作状態に用いられるデータであるのかを判別するためのデータを保存する動作モードレジスタ２５を備えても良い。
【００３８】
複雑な割り込み処理が行われる場合、各レジスタにどのようなデータが保存されているかは通常、中央演算装置５が記憶しているが、本構成を取ることにより、中央演算装置５もしくはＤＭＡ２４が動作モードレジスタ２５にアクセスすれば、直ちに動作状態を把握することが出来るため、中央演算装置５の負荷を減らすことが出来る。
【００３９】
なお、動作状態としては、信号処理回路９において、省電力モード、標準モード、ユーザモードなどがある。
本発明の実施の形態１に係るレジスタ回路におけるレジスタ設定の第１のタイミング図では、第２のレジスタ２２にデータを入力するのに複数サイクルを要することを説明したが、この入力時間を短縮する方法として、第２のレジスタ２２に信号処理回路９と関連付けて初期状態を持たせる方法がある。
【００４０】
例えば、図１の回路では、２つの信号処理回路９と２つの第２のレジスタ２２があり、一方の信号処理回路９と一方の第２のレジスタ２２を関連付け、他方の信号処理回路９と他方の第２のレジスタ２２を関連付けたとする。
【００４１】
２つの第２のレジスタ２２は、それぞれ関連付けられた信号処理回路９の複数の動作状態（省電力モード、標準モード、ユーザモード）に変更するのに最も時間を要しないように初期状態を設定される。したがって、各動作状態に設定するには、初期状態から各動作状態への変更分だけをデータ入力することで実施できるため、全体的には、データ入力時間の短縮を図ることが出来る。
【００４２】
また、第２のレジスタ２２の設定レジスタ３を初期状態にするには、プログラムに基づき、第２のレジスタ２２へリセット信号を入力することで対応するとよい。
図３は、本発明の実施の形態１に係るレジスタ回路におけるレジスタ設定で複数の第２のレジスタ２２を活用した場合のタイミング図である。
【００４３】
図３において、データ１を用いる信号処理回路９の実行期間が比較的、長い場合には、複数の第２のレジスタ２２に対し、次に実行するデータ２以外にデータ３も第２のレジスタ２２に入力することが出来る。
【００４４】
したがって、データ２を用いる信号処理回路９の実行期間が、第２のレジスタ２２にデータを入力するのに要する期間より短い場合にも事前にデータ入力しているため、リアルタイムな応答が可能である。
【００４５】
なお、複数の第２のレジスタ２２と第１のレジスタ２１が相互に書き込むを行う様に構成された場合には、複数の第２のレジスタ２２は、割り込み処理時のデータの一時退避場所として使用することも可能である。
【００４６】
図４は、本発明の実施の形態１に係るレジスタ回路におけるレジスタ設定で割り込み処理を実施した場合のタイミング図である。
図４において、割り込み処理を実施するために第３のレジスタ２３をデータの退避場所として用いた場合について説明する。
【００４７】
まず、プログラムに基づき、第２のレジスタ２２にデータ１を入力した後、第１のレジスタ２１を第２のレジスタ２２の持つデータ、つまりデータ１に更新し、信号処理回路９は、このデータ１を用いて、処理を実行する。
【００４８】
次に、データ１を用いた信号処理回路９の実行中に第２のレジスタ２２に入力されたデータ２を用いた信号処理を割り込ませるために、第１のレジスタ２１が持つデータ１を第３のレジスタ２３の持つデータと交換することにより、データ１を第３のレジスタ２３に退避させる。
【００４９】
その後、第１のレジスタ２１のデータを第２のレジスタ２２が持つデータ２に更新して、割り込み処理を行い、データ２を用いた信号処理の実行終了後に第３のレジスタ２３のもつデータ１と第１のレジスタ２１の持つデータ２を交換することにより、第１のレジスタ２１にデータ１を復帰させ、データ１を用いる信号処理を再開する。
【００５０】
上記のように、第３のレジスタ２３を使用することにより、割り込み処理にも対応することが出来る。なお、第３のレジスタ２３は、中央演算装置５もしくはＤＭＡ２４よりデータ入力を行うことができる構成にする必要はない。
（実施の形態２）
図５は、本発明の実施の形態２に係るレジスタ回路のブロック図である。図５において、図１と同じ構成要素については同じ符号を用いる。
【００５１】
本発明の実施の形態２に係るレジスタ回路は、本発明の実施の形態１に係るレジスタ回路と類似な回路構成であるが、第２のレジスタ２２だけでなく、第１のレジスタ２１もプログラムに基づき、中央演算装置５もしくはＤＭＡ２４によりデータ入力が可能な構成である。
【００５２】
また、第２のレジスタ２２に接続された出力選択回路４だけでなく、第１のレジスタ２１に第２の出力選択回路２７を接続しても良い。第２の出力選択回路２７を設けることにより、第１のレジスタ２１のデータをデータバス７を介して、中央演算装置５もしくはＤＭＡ２４に読み出すことが出来る。
【００５３】
図６は、本発明の実施の形態２に係るレジスタ回路におけるレジスタ設定のタイミング図である。
図６において、第１のレジスタ２１は中央演算装置５もしくはＤＭＡ２４より直接データ入力が可能なため、第１のレジスタ２１にデータ１を入力後、直ちにデータ１を用いた信号処理回路９を実行できる。
【００５４】
したがって、本発明の実施の形態１に係るレジスタ回路に比べ、信号処理回路９の初期状態から最初の信号処理の開始において、データ更新の必要性がないため、より短時間で信号処理回路９の実行を開始することが出来る。
【００５５】
ただし、第１のレジスタ２１は信号処理回路９に接続されているため、直接データ入力は、信号処理回路９が非実行時に実施されなければならない。
なお、本発明の実施の形態２に係るレジスタ回路は、本発明の実施の形態１に係るレジスタ回路が有する効果も併せ持つ。
（実施の形態３）
図７は、本発明の実施の形態３に係るレジスタ回路のブロック図であり、図８は、本発明の実施の形態３に係るレジスタ回路におけるレジスタ設定のタイミング図である。図７において、図５と同じ構成要素については同じ符号を用いる。
【００５６】
本発明の実施の形態３に係るレジスタ回路は、本発明の実施の形態２に係るレジスタ回路と同様に、第１のレジスタ２１と第２のレジスタ２２にプログラムに基づき、中央演算装置５もしくはＤＭＡ２４によりデータ入力が可能である。
【００５７】
第１のレジスタ２１の持つ設定レジスタ３と第２のレジスタの持つ設定レジスタ３は、同一のアドレス空間を共有しており、アドレスデコーダ２内に配置された入力選択レジスタ２８の値により入力選択回路２９が第１のレジスタ２１及び第２のレジスタ２２から入力を実施するレジスタ及び設定レジスタ３を選択するよう構成されている。
【００５８】
かかる構成によれば、図８のレジスタ設定のタイミング図にて示されているようにデータ入力の際に入力するレジスタを選択するサイクル（図８において、「選択」と記載。）を必要とするが、レジスタ回路１のアドレス空間を本発明の実施の形態１及び２にかかるレジスタ回路に比べ、低減することが出来る。
【００５９】
なお、データ入力するレジスタの選択を切り替える手段として、複数のイネーブル信号８を用いて実施してもよい。
（実施の形態４）
図９は、本発明の実施の形態４に係るレジスタ回路のブロック図であり、図１０は、本発明の実施の形態４に係るレジスタ回路におけるレジスタ設定のタイミング図である。本発明の実施の形態４にかかるレジスタ回路は、メモリマップドレジスタ回路である。図９において、図５と同じ構成要素については同じ符号を用いる。
【００６０】
図９において、本発明の実施の形態４に係るレジスタ回路は、本発明の実施の形態２に係るレジスタ回路１と同様、プログラムに基づき、中央制御装置５もしくはＤＭＡ２４から設定レジスタ３へのデータの書き込みおよび中央制御装置５もしくはＤＭＡ２４へのデータの読み出しが可能な様に接続されている。
【００６１】
また、レジスタ回路１は、中央制御装置５もしくはＤＭＡ２４からデータ入力される少なくとも一つの設定レジスタ３で構成される複数のレジスタ３１と、信号処理回路９と接続するレジスタ３１を複数のレジスタ３１からいずれか一つ、選択する出力バンク選択回路３５と、データ入力するレジスタ３１を複数のレジスタ３１からいずれか一つ、選択する入力バンク選択回路３４を備えている。
【００６２】
かかる構成によれば、出力バンク選択回路３５及び入力バンク選択回路３４は、アドレスデコーダ２内に配置された出力バンク選択レジスタ３３及び入力バンク選択レジスタ３２に基づき、複数のレジスタ３１からそれぞれ、レジスタ３１を選択できるため、出力バンク選択回路３５によって選択されたレジスタ３１を用いた信号処理回路９の実行中に、入力バンク選択回路３４によって選択された別のレジスタ３１にデータを入力できる。
【００６３】
つまり、信号処理回路９の動作状態にかかわらず、複数のレジスタ３１のうち、信号処理回路９に用いられていない、いずれかのレジスタ３１にデータを入力できるため、信号処理回路９の実行前にあらかじめ全ての動作モードを入力することなく、最小限の動作モードを入力して信号処理回路９の実行を開始することが出来る。
【００６４】
図１０は、本発明の実施の形態４に係るレジスタ回路におけるレジスタ設定のタイミング図である。
図１０において、複数のレジスタ３１の各々が多くのデータを有する場合、データバス７等との関係で、一般的には全ての設定レジスタ３にデータ入力するには複数サイクルを必要とする。
【００６５】
次に信号処理回路９の初期状態から処理実行までの手順を説明する。
手順１：入力バンク選択レジスタ３２にデータ入力するレジスタ３１のバンクＮＯ．を入力し、該当するレジスタ３１をアクティブ状態にする。
手順２：入力バンク選択レジスタ３２により選択されたレジスタ３１にデータ１を入力する。
手順３：出力バンク選択レジスタ３３に信号処理回路９で用いるレジスタ３１のバンクＮＯ．を入力し、該当するレジスタ３１を複数のレジスタ３１より選択し、信号処理回路９を実行する。
手順４：信号処理回路９を実行中に、手順１及び２を行い、次に使用するデータ２を入力する。
手順５：データ１を用いた信号処理回路９の非実行時、例えば、実行終了後に出力バンク選択レジスタ３３でデータ２を入力したレジスタ３１を選択し、信号処理回路９を実行する。
【００６６】
以降、手順４及び５を繰り返して、信号処理回路９に必要なデータをレジスタ回路１に入力し、信号処理回路９を実行する。
なお、信号処理回路９の非実行状態または実行終了の検出は、事前にスケジューリングが出来ている場合は検出不要であるが、上記の検出が必要な場合には、終了フラグを入れるレジスタにポーリングアクセスして検出するか、中央演算装置５に対し、割り込みをかけ、終了フラグの検出を行うことで対応する。
【００６７】
また、複数のレジスタ３１は、設定レジスタ３以外に中央演算装置５もしくはＤＭＡ２４からの入力の開始を表すデータを保存する入力開始レジスタ２６を備えても良い。入力開始レジスタ２６は、例えば、ライト用コントロール用信号１０に同期させてフラグを立てる構成にする。
【００６８】
また、複数のレジスタ３１は、設定レジスタ３が少なくとも１つの信号処理回路９のどのような動作状態に用いられるデータであるのかを判別するためのデータを保存する動作モードレジスタ２５を備えても良い。
【００６９】
本発明の実施の形態４に係るレジスタ回路の入力開始レジスタ２６及び動作モードレジスタ２５は、本発明の実施の形態１に係るレジスタ回路と同様な効果を有するので、説明を省略する。
【００７０】
また、本発明の実施の形態１に係るレジスタ回路と同様に、複数のレジスタ３１に信号処理回路９と関連付けて初期状態を持たせる方法及びリセット信号による初期状態への復帰方法を本発明の実施の形態４にかかるレジスタ回路に用いても良く、同様な効果を有する。
【００７１】
なお、本発明の実施の形態４にかかるレジスタ回路は、中央演算装置５もしくはＤＭＡ２４にデータを出力するために、第２の出力バンク選択回路３６及び出力選択回路４を設けても良い。
【００７２】
この場合、第２の出力バンク選択回路３６は、入力バンク選択回路３４と同様に入力バンク選択レジスタ３２を用いて、複数のレジスタ３１より任意のレジスタ３１を選択する。
【００７３】
出力選択回路４は、任意に選択されたレジスタ３１が有する設定レジスタ３をリード用セレクト信号１１と同期して、選択し、データバス７に該当するデータを出力する。
（実施の形態５）
図１１は、本発明の実施の形態５に係るレジスタ回路のブロック図である。図１１において、図９と同じ構成要素については同じ符号を用いる。
【００７４】
図１１において、第２の出力バンク選択回路３６と入力バンク選択回路３４が、独立して複数のレジスタ３１から任意のレジスタ３１を選択するために、入力バンク選択レジスタ３２に加え、第２の出力バンク選択レジスタ３７を備えている。
【００７５】
かかる構成によれば、少なくとも３つのレジスタ３１を備えたレジスタ回路１において、入力バンク選択レジスタ３２、出力バンク選択レジスタ３３及び第２の出力バンク選択レジスタ３７を備えているため、各選択レジスタが、独立して複数のレジスタ３１より、異なるレジスタ３１を選択できるため、レジスタ設定の効率化が図れる。
【産業上の利用可能性】
【００７６】
本発明にかかるレジスタ回路は、信号処理回路の動作状態にかかわらず、第２のレジスタにデータを入力することができるため、信号処理回路の実行前にあらかじめ全ての動作モードを入力することなく、最小限の動作モードを入力して信号処理回路の実行を開始することができるという効果を有しており、このような効果が必要なコントローラ、たとえば迅速なシステムの立ち上げが必要なコントローラ等の用途にも適用できる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施の形態１に係るレジスタ回路のブロック図である。
【図２】本発明の実施の形態１に係るレジスタ回路におけるレジスタ設定の第１のタイミング図である。
【図３】本発明の実施の形態１に係るレジスタ回路におけるレジスタ設定で複数の第２のレジスタを活用した場合のタイミング図である。
【図４】本発明の実施の形態１に係るレジスタ回路におけるレジスタ設定で割り込み処理を実施した場合のタイミング図である。
【図５】本発明の実施の形態２に係るレジスタ回路のブロック図である。
【図６】本発明の実施の形態２に係るレジスタ回路におけるレジスタ設定のタイミング図である。
【図７】本発明の実施の形態３に係るレジスタ回路のブロック図である。
【図８】本発明の実施の形態３に係るレジスタ回路におけるレジスタ設定のタイミング図である。
【図９】本発明の実施の形態４に係るレジスタ回路のブロック図である。
【図１０】本発明の実施の形態４に係るレジスタ回路におけるレジスタ設定のタイミング図である。
【図１１】本発明の実施の形態５に係るレジスタ回路のブロック図である。
【図１２】従来のレジスタ回路のブロック図である。
【図１３】従来のレジスタ回路におけるレジスタ設定のタイミング図である。
【符号の説明】
【００７８】
１    レジスタ回路
２    アドレスデコーダ
３    設定レジスタ
４    出力選択回路
５    中央演算装置
６    アドレスバス
７    データバス
８    イネーブル信号
９    信号処理回路
１０  ライト用コントロール信号
１１  リード用セレクト信号
１２  レジスタ群
１３  スタックレジスタ
１４  交換選択レジスタ
１５  データ交換用コントロール信号
１６  データ交換回路
２１  第１のレジスタ
２２  第２のレジスタ
２３  第３のレジスタ
２４  ＤＭＡ
２５  動作モードレジスタ
２６  入力開始レジスタ
２７  第２の出力選択回路
２８  入力選択レジスタ
２９  入力選択回路
３１  レジスタ
３２  入力バンク選択レジスタ
３３  出力バンク選択レジスタ
３４  入力バンク選択回路
３５  出力バンク選択回路
３６  第２の出力バンク選択回路
３７  第２の出力バンク選択レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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