(57)【要約】      （修正有）【課題】ディスクの記録精度の倍増が図れるとともに高速記録時でも精度低下を防止できる遅延回路を提供する。【解決手段】複数の遅延セルが直列接続されて入力信号を遅延させる遅延線と、遅延を制御する遅延制御電圧を当該遅延線へ供給するＰＬＬ回路と、各遅延セルの出力信号のいずれかを選択するセレクタとを有する遅延回路であって、遅延セルは、直列接続された二段の遅延用インバータと、一段目の遅延用インバータと二段目の遅延用インバータとの接続点に接続された出力用インバータと、を備え、一段目の遅延用インバータには、前段の遅延セルの二段目の遅延用インバータからの出力信号が入力され、セレクタは、遅延セルのいずれかにおける出力用インバータあるいは二段目の遅延用インバータの出力信号のいずれかを遅延信号として出力する。【選択図】図１
2005269147.tif 000002
【特許請求の範囲】
【請求項１】
複数の遅延セルが直列接続されて入力信号を遅延させる遅延線と、前記遅延を制御する遅延制御電圧を当該遅延線へ供給するＰＬＬ回路と、前記各遅延セルの出力信号のいずれかを選択するセレクタとを有する遅延回路であって、
前記遅延セルは、直列接続された二段の遅延用インバータと、一段目の前記遅延用インバータと二段目の前記遅延用インバータとの接続点に接続された出力用インバータと、を備え、
一段目の前記遅延用インバータには、前段の前記遅延セルの二段目の前記遅延用インバータからの出力信号が入力され、
前記セレクタは、前記遅延セルのいずれかにおける前記出力用インバータあるいは前記二段目の前記遅延用インバータの出力信号のいずれかを遅延信号として出力することを特徴とする遅延回路。
【請求項２】
前記セレクタから出力される遅延信号を更に遅延させて出力する信号遅延部を備えたことを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記信号遅延部は、前記セレクタからの前記遅延信号が入力され、並列接続された互いに遅延量の異なる複数のバッファ回路と、前記各バッファ回路のいずれかの出力を遅延信号として出力する選択回路とを備えることを特徴とする請求項２に記載の遅延回路。
【請求項４】
前記各バッファ回路は、複数のインバータの直列回路で構成され、当該インバータはトランジスタを用いて構成されており、当該各バッファ回路の遅延量が互いに異なるべく、当該トランジスタのサイズが当該各バッファ回路毎に異なることを特徴とする請求項３に記載の遅延回路。
【請求項５】
前記二段目の前記遅延用インバータから前記出力信号が出力される出力端子には、負荷インバータ又は負荷容量が接続されていることを特徴とする請求項１〜４のいずれかに記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスクの高速記録時でも記録精度低下を防止するための遅延回路に関する。
【背景技術】
【０００２】
データの書き込み可能な光ディスク装置や光磁気ディスク装置においては、データの変調信号に対応する記録マークをレーザー装置でディスクに記録することにより、ディスクにデータの書き込みを行う。たとえば、ＣＤ−Ｒでは、まず、書き込もうとするデータをＥＦＭエンコーダでＥＦＭ信号に変調し、このＥＦＭ信号をレーザー装置に送出してＥＦＭ信号に対応する記録マークをディスクに記録する。  
ところが、データを記録するメディアの種類やディスクの回転速度によって記録状態が変化するため、単純にＥＦＭ信号をレーザー装置に送出するだけでは、所望の記録マークを記録することはできない。
【０００３】
そこで、ＥＦＭ信号の立ち上がりや立ち下がりのタイミングを遅延させることによって、所望の記録マークを記録する。このように、ＥＦＭ信号を遅延させるためには、例えば、特開平１１−２７３２５２号公報の図２の遅延回路に開示されているように、遅延セルが複数段直列に接続されたディレイライン（遅延線）を用いる。初段の遅延セルに遅延対象の信号が入力され、セレクタで各段の遅延セルからの出力のいずれかを選択し、遅延信号として取り出す。このような遅延回路は、特開平１１−２７３２５２号公報の図１のパルス幅制御回路に用いられ、このパルス幅制御回路は、同公報の図７に示されるディスク記録制御回路に用いられる。  
前記遅延線を構成する遅延セルは、主として二つのインバータが直列接続されて構成され、二段目のインバータの出力は、セレクタで選択される遅延信号となるとともに、次段の遅延セルの入力となる。
【特許文献１】特開平１１−２７３２５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述した遅延回路にあっては、各遅延セルを構成する二つのインバータのうち、二段目のインバータの出力のみを遅延信号として取り出すだけであり、一段目のインバータの出力を用いない。すなわち、各遅延セルにつき、一つの遅延信号しか得ていないのである。例えば、遅延回路が４０個の遅延セルで構成される遅延線を備えている場合、４０種類の遅延信号しか得られず、基準クロックの周期をＴとすると、各遅延セルの遅延量として（１／４０）＊Ｔの分解能しか得られない。  
また、各遅延セルの遅延量は一定である必要があるため、半導体プロセスにおける加工精度の影響を受けにくくするため、インバータのトランジスタサイズをある程度大きくせざるを得ない。そのため、各遅延セルの遅延量の縮小にも限界がある。  
しかしながら、ディスクに対してデータを高速に記録しようとする場合、この程度の遅延の分解能では、記録精度の低下を招く虞がある。
【０００５】
そこで、本発明は、ディスクの記録精度の倍増が図れるとともに、高速記録時でも精度低下を防止できる遅延回路を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る遅延回路では、複数の遅延セルが直列接続されて入力信号を遅延させる遅延線と、前記遅延を制御する遅延制御電圧を当該遅延線へ供給するＰＬＬ回路と、前記各遅延セルの出力信号のいずれかを選択するセレクタとを有する遅延回路であって、前記遅延セルは、直列接続された二段の遅延用インバータと、一段目の前記遅延用インバータと二段目の前記遅延用インバータとの接続点に接続された出力用インバータと、を備え、一段目の前記遅延用インバータには、前段の前記遅延セルの二段目の前記遅延用インバータからの出力信号が入力され、前記セレクタは、前記遅延セルのいずれかにおける前記出力用インバータあるいは前記二段目の前記遅延用インバータの出力信号のいずれかを遅延信号として出力する。
【０００７】
よって、一つの遅延セルから一つの遅延信号しか得られない従来技術に対し、本発明では、一つの遅延セルにおいて、出力用インバータあるいは二段目の遅延用インバータの二つからの遅延信号のいずれかを選択可能となる。よって、ＰＬＬ回路を変更してＶＣＯの発振周波数を上げることなく、遅延量の分解能を倍増することができる。したがって、この遅延回路をディスク記録制御回路に適用した場合、ディスクの記録精度の倍増が図れるとともに、高速記録時でも精度低下を防止できる。
【０００８】
また、この遅延回路では、前記セレクタから出力される遅延信号を更に遅延させて出力する信号遅延部を備えてもよい。  
よって、信号遅延部は、セレクタから出力される遅延信号を更に遅延させて出力する。したがって、セレクタの前段の遅延線に対してＰＬＬ回路から供給される遅延制御電圧の制約を受けることなく独立して遅延の制御が可能となる。
【０００９】
さらに、前記信号遅延部は、前記セレクタからの前記遅延信号が入力され、並列接続された互いに遅延量の異なる複数のバッファ回路と、前記各バッファ回路のいずれかの出力を遅延信号として出力する選択回路とを備えてもよい。  
よって、互いに遅延量の異なる複数のバッファ回路のいずれかの出力を選択回路により遅延信号として出力する。よって、遅延信号を出力するにあたり、高精度な遅延量の調整が可能となる。
【００１０】
前記各バッファ回路は、複数のインバータの直列回路で構成され、当該インバータはトランジスタを用いて構成されており、当該各バッファ回路の遅延量が互いに異なるべく、当該トランジスタのサイズが当該各バッファ回路毎に異なることとしてもよい。  
よって、トランジスタという半導体素子レベルのサイズを調整する手法を執ることにより、遅延量をより微細に調整可能となる。
【００１１】
前記二段目の前記遅延用インバータから前記出力信号が出力される出力端子には、負荷インバータ又は負荷容量が接続されていることとしてもよい。  
よって、二段目の遅延用インバータから出力信号が出力される出力端子に接続される負荷容量によって、二段目の遅延用インバータ側の遅延信号の遅延量の微妙な調整が可能となる。
【発明の効果】
【００１２】
一つの遅延セルから一つの遅延信号しか得られない従来技術に対し、本発明では、一つの遅延セルにおいて、出力用インバータあるいは二段目の遅延用インバータの二つからの遅延信号のいずれかを選択可能となる。よって、ＰＬＬ回路を変更してＶＣＯの発振周波数を上げることなく、遅延量の分解能を倍増することができる。したがって、この遅延回路をディスク記録制御回路に適用した場合、ディスクの記録の精度の倍増が図れるとともに、高速記録時でも精度低下を防止できる。
【発明を実施するための最良の形態】
【００１３】
＝＝＝実施例１＝＝＝
本実施の形態に係る遅延回路について、図１を参照して説明する。  
同図に示すように、遅延回路は、遅延対象信号たる入力信号を遅延させる遅延線１００と、この遅延線の遅延量を制御するＰＬＬ回路２００と、遅延線１００からの出力信号を選択するセレクタ３００とを備える。ＰＬＬ回路２００は、遅延線１００の遅延量を制御する制御電圧（遅延制御電圧）Ｖｂを遅延線１００へ供給する。遅延線１００は、４０個の遅延セル１１０が直列接続されている。各遅延セル１１０は、直列接続された二段の遅延用インバータ１１０ａ，１１０ｂと、出力用インバータ１１０ｃとを備える。出力用インバータ１１０ｃの入力端子は、一段目の遅延用インバータ１１０ａと二段目の遅延用インバータ１１０ｂとの接続点に接続されている。遅延セル１１０において、一段目の遅延用インバータ１１０ａには、前段の遅延セル１１０に接続された二段目の遅延用インバータ１１０ｂからの出力信号が入力される。セレクタ３００は、各遅延セル１１０のいずれかにおける出力用インバータ１１０ｃあるいは二段目の遅延用インバータ１１０ｂの出力信号のいずれかを遅延信号として出力する。
【００１４】
この構成により、一つの遅延セルから一つの遅延信号しか得られない従来技術に対し、本発明では、一つの遅延セル１１０において、出力用インバータ１１０ｃあるいは二段目の遅延用インバータ１１０ｂの二つからの遅延信号のいずれかを選択可能となる。よって、ＰＬＬ回路２００を変更してＶＣＯ２１０（後述）の発振周波数を上げることなく、遅延量の分解能を倍増することができる。したがって、この遅延回路をディスク記録制御回路に適用した場合、ディスクの記録精度の倍増が図れるとともに、高速記録時でも精度低下を防止できる。
【００１５】
前述した遅延回路の構成について、より詳しく説明すると、図１における遅延セル１１０の拡大部分に示すように、遅延線１００全体において、出力用インバータ１１０ｃの出力端子を奇数番目のタップ（以後、奇数タップと称する。）として使用する一方、二段目の遅延用インバータ１１０ｂの出力端子を偶数番目のタップ（以後、偶数タップと称する。）として使用する。そして、これら奇数タップ及び偶数タップの双方のいずれも、セレクタ３００による遅延信号を選択するための出力端子として使用する。
【００１６】
なお、遅延セル１１０の遅延用インバータ１１０ａ，１１０ｂの具体的な構成例としては、種々の構成が採用可能であるが、例えば図２に示す回路構成を使用してもよい。出力用インバータ１１０ｃは、遅延用インバータ１１０ａ，１１０ｂに比し、遅延が無いとみなせる周知のインバータを採用する。
【００１７】
また、図２において、遅延用インバータ１１０ａ，１１０ｂの出力側の負荷を同じにするため、同一構成のインバータ１１０ｄ，１１０ｄ’をそれぞれの出力側に接続している。さらに、インバータ１１０ｄ，１１０ｄ’の出力側の負荷を同じにするため、インバータ１１０ｄの出力側に接続されている出力用インバータ１１０ｃと同一構成のインバータ（負荷インバータ）１１０ｃ’をインバータ１１０ｄ’の出力側に接続している。このインバータ１１０ｃ’は、その出力が開放されており、単なる負荷として機能する。さらに、インバータ１１０ｃ’は、一端が接地された負荷容量（コンデンサＣ）によって代用することも可能で、偶数タップ側の遅延信号の遅延量の微妙な調整が可能となる。
【００１８】
ＰＬＬ回路２００は、複数の遅延セルが直列且つ負帰還型にリング状に接続されたＶＣＯ（voltage-controlled oscillator）２１０、分周器２２０，２３０、位相比較器２４０、ローパスフィルタ２５０、及びバイアス回路２６０を備える。分周器２３０は、基準クロックを１／ｍに分周して位相比較器２４０に出力する。分周器２２０は、ＶＣＯ２１０からの出力信号を１／ｎに分周して位相比較器２４０に出力する。位相比較器２４０は、各分周器２２０，２３０からの出力信号の位相差に応じた制御電圧Ｖｔをローパスフィルタ２５０へ出力する。ローパスフィルタ２５０を経た制御電圧Ｖｔ’はバイアス回路２６０へ入力される。このバイアス回路２６０からバイアスされた制御電圧Ｖｂは、ＶＣＯ２１０の各遅延セル、及び遅延回路１００の各遅延セル１１０に供給される。
【００１９】
この構成により、４０段の遅延セル１１０を備える遅延線１００にあっては、偶数タップのみを用いていた従来技術における遅延の分解能が（１／４０）＊Ｔ（Ｔは基準クロックの周期）であったのに対し、本発明では、奇数タップも含めて（１／８０）＊Ｔの分解能を得ることができる。すなわち、直列接続された各遅延セル１１０の遅延用インバータ１１０ａ，１１０ｂにより順次、（１／８０）＊Ｔずつ遅延された出力信号を得ることができる。よって、セレクタ３００による選択された偶数タップあるいは奇数タップが遅延対象信号から数えてｎ番目（ｎは自然数）だとすると、（１／８０）＊Ｔ＊ｎの遅延量が得られる。なお、このセレクタ３００の選択によるＥＦＭ信号の遅延量は、その「立ち上がり」と「立ち下がり」とで別個独立に設定可能である。
【００２０】
＝＝＝実施例２＝＝＝
前述した実施例１の遅延回路に対し、更に改良を加えた実施例２について、説明する。図１に示すように、遅延回路はロジック遅延回路（信号遅延部）４００を更に備える。この遅延回路は、セレクタ３００から出力される遅延信号を更に遅延させて出力する。この構成により、セレクタ３００の前段の遅延線に対してＰＬＬ回路２００から供給される制御電圧Ｖｂの制約を受けることなく独立して遅延の制御が可能となる。
【００２１】
ロジック遅延回路４００の具体的な構成としては、図３に示すように、セレクタ３００からの遅延信号が入力される複数（例えば４個）のバッファ回路４１０と、複数入力（バッファ回路の個数分、例えば４入力）正転マルチプレクサ（選択回路）４２０を備える。各バッファ回路４１０は、並列接続されており、互い遅延量が異なるように構成されている。入力端子に印加されるセレクト信号に従い、正転マルチプレクサ４２０は、各バッファ回路４１０のいずれかの出力を選択して遅延信号として出力する。
【００２２】
このことにより、互いに遅延量の異なる複数のバッファ回路４１０のいずれかの出力を遅延信号として出力する。よって、遅延信号を出力するにあたり、微細な遅延量の調整が可能となる。
【００２３】
このようなロジック遅延回路４００について、より詳しく説明する。図３の下部に示すように、各バッファ回路４１０は、二つのインバータ４１０ａ，４１０ｂの直列回路で構成される。インバータ４１０ａ，４１０ｂは、遅延用インバータ１１０ａ，１１０ｂよりも、トランジスタサイズを小さくしており、その遅延量をより小さくしている。そして、各バッファ回路４１０の遅延量が互いに異なるべく、例えば前段のインバータ４１０ａを構成するトランジスタのサイズが各バッファ回路毎に異なるよう、そのサイズ調整しておく。このようにトランジスタという半導体素子レベルのサイズを調整する手法を執ることにより、遅延量をより微細に調整可能となる。
【００２４】
＝＝＝効果の実例＝＝＝
例えば、ディスクの記録速度が４倍速であって基準クロックの周期Ｔが９．６［ｎｓ］の場合、ＶＣＯ２１０がロックできる限界周期は周期Ｔたる９．６［ｎｓ］であるのに対し、従来では、遅延線１００の偶数タップのみを４０段用いた分解能で遅延量の精度が規定される。
【００２５】
そして、より高速の８倍速の記録速度とした場合の基準クロックの周期Ｔは、４．８［ｎｓ］となる。この場合、従来では、遅延線１００の偶数タップのみを２０段用いた分解能でしか遅延量の精度が得られない。しかしながら、本実施例１では、偶数タップ及び奇数タップの双方で合計４０段用いた分解能で遅延量の精度を規定でき、従来に比し、２倍の精度の分解能が得られる。
【００２６】
更により高速の１６倍速の記録速度とした場合の基準クロックの周期Ｔは、２．４［ｎｓ］となる。この場合、従来では、遅延線１００の偶数タップのみを１０段用いた分解能でしか遅延量の精度が得られない。しかしながら、本実施例２では、偶数タップ及び奇数タップで２０段、及びロジック遅延回路４００で２段設定すれば、合計４０段用いた分解能で遅延量の精度を確保でき、従来に比し、４倍の精度の分解能が得られる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施の形態に係る遅延回路を示すブロック図である。
【図２】本発明の一実施の形態に係る遅延回路の遅延用インバータの具体的な構成を示す回路図である。
【図３】本発明の一実施の形態に係る遅延回路のロジック遅延回路を示すブロック図である。
【符号の説明】
【００２８】
１００      遅延線
１１０      遅延セル
１１０ａ    遅延用インバータ（一段目）
１１０ｂ    遅延用インバータ（二段目）
１１０ｃ    出力用インバータ
１１０ｃ’  インバータ（負荷インバータ）
１１０ｄ    インバータ
１１０ｄ’  インバータ
２００      ＰＬＬ回路
２１０      ＶＣＯ（voltage-controlled oscillator）
２２０      分周器
２３０      分周器
２４０      位相比較器
２５０      ローパスフィルタ
２６０      バイアス回路
３００      セレクタ
４００      ロジック遅延回路（信号遅延部）
４１０      バッファ回路
４２０      正転マルチプレクサ（選択回路）
【図１】
2005269147.tif 000003
【図２】
2005269147.tif 000004
【図３】
2005269147.tif 000005