(57)【要約】【課題】光センサの光検出感度を向上できる液晶表示装置を提供する。【解決手段】アレイ基板１１のガラス基板１２の厚さを７０μｍ以上１００μｍ以下にする。ガラス基板１２の表面側から入射する光の多重反射光を十分減衰できる。ガラス基板１２の表面上に光センサ２１を形成する。ガラス基板１２の表面側から入射する光の光センサ２１への入射を防止できる。ガラス基板１２の表面側から入射する光による光センサ２１の余分な光電流の発生を防止できる。光センサ２１による光検出感度を向上できる。【選択図】        図１
2005010690.tif 000002
【特許請求の範囲】
【請求項１】
透光性基板と、この透光性基板の一主面に設けられたスイッチング素子および光電変換素子と、前記透光性基板の一主面に設けられ前記スイッチング素子により制御される画素電極とを具備し、
前記透光性基板は、この透光性基板の一主面側から入射する光の多重反射による前記光電変換素子への入射を防止する厚さを有している
ことを特徴とした平面表示装置。
【請求項２】
透光性基板の厚さは、７０μｍ以上１００μｍ以下である
ことを特徴とした請求項１記載の平面表示装置。
【請求項３】
透光性基板と、この透光性基板の一主面に設けられたスイッチング素子および光電変換素子と、前記透光性基板の一主面に設けられ前記スイッチング素子により制御される画素電極と、
前記透光性基板に取り付けられ、この透光性基板の一主面側から入射する光の多重反射による光電変換素子への入射を防止するフィルム体と
を具備したことを特徴とした平面表示装置。
【請求項４】
透光性基板と、この透光性基板の一主面に設けられたスイッチング素子および光電変換素子と、前記透光性基板の一主面に設けられ前記スイッチング素子により制御される画素電極とを具備し、
前記透光性基板は、この透光性基板の一主面側から入射する光の多重反射による光電変換素子への入射を防止する屈折率を有している
ことを特徴とした平面表示装置。
【請求項５】
光電変換素子は、受光により光電流を発生する半導体層と、この半導体層の電極となる電極部を具備し、
前記半導体層は、この半導体層の一主面側が前記電極部により覆われている
ことを特徴とした請求項１ないし４いずれか記載の平面表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング素子および光電変換素子を備えた平面表示装置に関する。
【０００２】
【従来の技術】
近年、液晶ディスプレイなどの平面表示装置は、薄型かつ軽量であり低消費電力であるという大きな利点を持ち、パーソナルコンピュータや携帯電話などのディスプレイとして広く用いられている。さらに、これら平面表示装置は、タッチパネルやペン入力などの入力機能を付加させることで、これら平面表示装置の用途の拡大が進んでいる。しかしながら、これら機能を平面表示装置に付加させるためには、これら機能を付加することに伴う部品を追加する必要があるから、これら平面表示装置を備えた装置のトータルコストが上がってしまう。
【０００３】
一方、この種の平面表示装置としての液晶表示装置は、従来、外付け部品であった駆動回路を、スイッチング素子を集積した透光性基板としてのガラス基板の一主面である表面に取り込んで、この液晶表示装置のトータルコストを低減させる技術が開発されている。この技術により、ガラス基板の表面に入力機能を取り込むことが可能であれば、入力機能を備えた液晶表示装置のトータルコストを低下できると同時に、付加価値を向上できる。
【０００４】
ところが、このような入力機能を有するデバイスを光電変換素子としての光センサで実現するためには、入射する光を受けることにより光電流を発生する光センサで検出物からの光を効率良く受けなければならない。
【０００５】
そこで、この種の液晶表示装置としては、光センサが一主面に配設されて集積されたガラス基板を有するアレイ基板を備えている。このアレイ基板は、このアレイ基板のガラス基板の他主面側を、このアレイ基板の光センサにて検出する検出物側に向けて配置されている。また、このアレイ基板の一主面側には対向基板が対向して配設されており、この対向基板とアレイ基板との間には、液晶が介挿されて封止されている。さらに、この対向基板に対向してバックライトが配設された構成が知られている（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開平１０−３３３６０５号公報（第３−５頁、図２）
【０００７】
【発明が解決しようとする課題】
しかしながら、上記液晶表示装置の光センサは、検出物で反射した光のみではなく、バックライトから入射する光がアレイ基板のガラス基板の内部を多重に反射して入射する迷光を受ける。そして、この迷光は、検出物から反射した光とは関係なく光センサで光電流を発生させるので、検出物で反射した光の強度を検知する妨げとなるという問題を有している。
【０００８】
本発明は、このような点に鑑みなされたもので、光電変換素子の光検出感度を向上できる平面表示装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、透光性基板と、この透光性基板の一主面に設けられたスイッチング素子および光電変換素子と、前記透光性基板の一主面に設けられ前記スイッチング素子により制御される画素電極とを具備し、前記透光性基板は、この透光性基板の一主面側から入射する光の多重反射による前記光電変換素子への入射を防止する厚さを有しているものである。
【００１０】
そして、透光性基板の一主面側から入射する光の多重反射による光電変換素子への入射を防止する厚さを透光性基板が有する。この結果、この透光性基板の一主面側から入射する光による光電変換素子の余分な光電流の発生を防止できるから、この光電変換素子による光検出感度が向上する。
【００１１】
また、本発明は、透光性基板と、この透光性基板の一主面に設けられたスイッチング素子および光電変換素子と、前記透光性基板の一主面に設けられ前記スイッチング素子により制御される画素電極と、前記透光性基板に取り付けられ、この透光性基板の一主面側から入射する光の多重反射による光電変換素子への入射を防止するフィルム体とを具備したものである。
【００１２】
そして、透光性基板に取り付けたフィルム体によって、透光性基板の一主面側から入射する光の多重反射による光電変換素子への入射を防止できる。このため、この透光性基板の一主面側から入射する光による光電変換素子の余分な光電流の発生を防止できるから、この光電変換素子による光検出感度が向上する。
【００１３】
さらに、本発明は、透光性基板と、この透光性基板の一主面に設けられたスイッチング素子および光電変換素子と、前記透光性基板の一主面に設けられ前記スイッチング素子により制御される画素電極とを具備し、前記透光性基板は、この透光性基板の一主面側から入射する光の多重反射による光電変換素子への入射を防止する屈折率を有しているものである。
【００１４】
そして、透光性基板の一主面側から入射する光の多重反射による光電変換素子への入射を防止する屈折率を透光性基板が有する。この結果、この透光性基板の一主面側から入射する光による光電変換素子の余分な光電流の発生を防止できるから、この光電変換素子による光検出感度が向上する。
【００１５】
【発明の実施の形態】
以下、本発明の平面表示装置の第１の実施の形態の構成を図１ないし図３を参照して説明する。
【００１６】
図１ないし図３において、１は平面表示装置としての液晶表示装置で、この液晶表示装置１は、図２に示すように、画素部としての略矩形平板状の液晶セル２を備えている。この液晶セル２は、入力機能付きのアクティブマトリクス型である。そして、この液晶セル２の一主面である表面には、表示部としての画素部３が設けられている。この画素部３は、画像などを取り込む光入力機能を有するとともに、この取り込んだ画像を表示させる。さらに、この画素部３は、液晶セルよりも小さい矩形状である。また、この画素部３は、液晶セル２の表面の幅方向としてのＸ方向における一側縁と、この液晶セル２の長手方向としてのＹ方向における一端縁とのそれぞれに沿っている。
【００１７】
そして、この液晶セル２の表面上におけるＸ方向に沿った他側には、駆動回路としての細長平板状のＸ方向ドライバ回路４がＹ方向に沿って取り付けられている。このＸ方向ドライバ回路４は、液晶セル２の画素部３の各画素をＸ方向に沿って駆動させる。また、この液晶セル２の表面上におけるＹ方向に沿った他端には、駆動回路としての細長平板状のＹ方向ドライバ回路５が取り付けられている。このＹ方向ドライバ回路５は、液晶セル２の画素部３の各画素をＹ方向に沿って駆動させる。
【００１８】
一方、この液晶セル２は、図１および図３に示すように、略矩形平板状のアレイ基板１１を備えている。このアレイ基板１１は、透光性基板としてのガラス基板１２を備えている。このガラス基板１２は、厚さが７０μｍ以上１００μｍ以下である略透明な矩形平板状の絶縁基板である。すなわち、このガラス基板１２は、このガラス基板１２の表面側から入射する光が、このガラス基板１２内において多重反射した後に十分減衰し、光センサ２１に入射しない厚さを有している。
【００１９】
さらに、このガラス基板１２の一主面である表面上には、このガラス基板１２の幅方向であるＸ方向に沿った複数本の走査線１３が配設されている。これら走査線１３のそれぞれは、ガラス基板１２の長手方向であるＹ方向に向けて等間隔に離間されている。さらに、このガラス基板１２の表面上には、このガラス基板１２のＹ方向に沿った複数本の信号線１４が配設されている。これら信号線１４のそれぞれは、ガラス基板１２のＸ方向に向けて等間隔に離間されている。また、これら信号線１４のそれぞれは、各走査線１３に対して直角に交差するように配設されている。
【００２０】
そして、これら走査線１３と信号線１４とにより囲まれたガラス基板１２上の領域内には、表示用電極として画素電極１５が設けられている。さらに、これら走査線１３と信号線１４との交差部である交点部には、画素スイッチング用のスイッチング素子としての薄膜トランジスタである画素ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）１６が設けられている。これら画素ＴＦＴ１６は、各走査線１３と信号線１４との交点に対応したガラス基板１２上に形成されている。また、これら画素ＴＦＴ１６は、これら画素ＴＦＴ１６に対応した走査線１３および信号線１４により囲まれた領域内の画素電極１５を制御する。具体的に、これら画素ＴＦＴ１６は、走査線１３から供給される走査信号によりオンオフが制御され、オンのときに信号線１４に供給された映像データを画素電極１５に書き込む。
【００２１】
さらに、ガラス基板１２の表面上には、このガラス基板１２のＸ方向に沿って複数本の補助容量線１７が配設されている。これら補助容量線１７は、各走査線１３に対して平行に配置されている。また、この補助容量線１７は、この補助容量線１７とこの補助容量線１７に近接する画素ＴＦＴ１６との間に形成された補助容量１８を形成するための金属である。この補助容量１８は、画素電極１５に電気的に接続されている。すなわち、この補助容量１８は、補助容量線１７により所定の電圧が供給されて、この補助容量線１７と画素ＴＦＴ１６の半導体層３２との間で形成される。
【００２２】
また、走査線１３と信号線１４とにより囲まれたガラス基板１２上の領域内には、光電変換素子としての光センサ２１と電気信号変換回路２２とのそれぞれが設けられている。ここで、この光センサ２１は、受光のときに光電流を発生する光入力機能用である。また、電気信号変換回路２２は、光センサ２１で発生した光電流を電気信号として信号線へと出力する。
【００２３】
そして、これら光センサ２１および電気信号変換回路２２は、これら光センサ２１および電気信号変換回路２２が形成された領域を囲む各信号線１４に電気的に接続されている。さらに、これら光センサ２１および電気信号変換回路２２は、ガラス基板１２のＸ方向に沿って配設された複数本の制御線２３および電源線２４のそれぞれを備えている。これら制御線２３および電源線２４のそれぞれは、走査線１３に対して平行に配置されている。
【００２４】
一方、図１に示すように、アレイ基板１１のガラス基板１２上には、酸化シリコン膜であるアンダーコート層３１が積層されて成膜されている。さらに、このアンダーコート層３１上には、画素ＴＦＴ１６、補助容量１８、Ｐ型駆動回路ＴＦＴ２６、Ｎ型駆動回路ＴＦＴ３３および光センサ２１のそれぞれが形成されている。これら画素ＴＦＴ１６、補助容量１８、Ｐ型駆動回路ＴＦＴ２６、Ｎ型駆動回路ＴＦＴ２７および光センサ２１のそれぞれは、アンダーコート層３１上における同一層に並べられた状態でそれぞれが設けられている。
【００２５】
ここで、画素ＴＦＴ１６は、アンダーコート層３１上に積層されて形成された半導体層３２を備えている。この半導体層３２の両側には、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）部３３，３４がそれぞれ形成されている。これらＬＤＤ部３３，３４は、半導体層３２に接続されてアンダーコート層３１上に積層されている。また、これらＬＤＤ部３３，３４の両側には、ソース領域３５およびドレイン領域３６のそれぞれが形成されている。これらソース領域３５およびドレイン領域３６は、各ＬＤＤ部３３，３４に接続されてアンダーコート層３１上に積層されている。
【００２６】
さらに、これら半導体層３２、ＬＤＤ部３３，３４、ソース領域３５およびドレイン領域３６それぞれを含んだアンダーコート層３１上には、酸化シリコン膜であるゲート絶縁膜３７が積層されて成膜されている。このゲート絶縁膜３７上には、ゲート電極３８が積層されて形成されている。このゲート電極３８は、半導体層３２の下方に設けられており、この半導体層３２の幅寸法に等しい幅寸法を有している。そして、このゲート電極３８を含むゲート絶縁膜３７上には、酸化シリコン膜である層間絶縁膜３９が積層されて成膜されている。
【００２７】
そして、この層間絶縁膜３９およびゲート絶縁膜３７には、ソース領域３５およびドレイン領域３６のそれぞれに連通したコンタクトホール４１，４２が形成されている。これらコンタクトホール４１，４２には、ソース電極４３およびドレイン電極４４が積層されて形成されている。ここで、このドレイン電極４４は、コンタクトホール４２を介してドレイン領域３６に電気的に接続されている。また、このドレイン電極４４は、補助容量線１７に電気的に接続されている。さらに、ソース電極４３は、コンタクトホール４１を介してソース領域３５に電気的に接続されている。また、このソース電極４３は、信号線１４に電気的に接続されている。
【００２８】
さらに、これらソース電極４３およびドレイン電極４４を含んだ層間絶縁膜３９上には、窒化シリコン膜である保護絶縁膜４５が積層されて成膜されている。この保護絶縁膜４５は、ソース電極４３およびドレイン電極４４を含んだ層間絶縁膜３９上を覆っている。また、この保護絶縁膜４５上には、透明有機絶縁膜４６が積層されて成膜されて、この透明有機絶縁膜４６により保護絶縁膜４５上が覆われている。さらに、この透明有機絶縁膜４６上には、配向膜４７が積層されて成膜されて、この配向膜４７により透明有機絶縁膜４６上が覆われている。
【００２９】
次いで、補助容量１８は、アンダーコート層３１上に形成された半導体層５１を備えている。この半導体層５１上には、ゲート絶縁膜３７が積層されている。そして、このゲート絶縁膜３７上には、一対の補助容量線１７が形成されている。これら補助容量線１７は、半導体層５１の下方に位置し、この半導体層５１との間で容量を形成する。また、これら補助容量線１７は、互いに平行に離間された状態で配設されている。
【００３０】
さらに、これら補助容量線１７を含んだゲート絶縁膜３７上には、層間絶縁膜３９が積層されている。また、この層間絶縁膜３９およびゲート絶縁膜３７には、補助容量１８の半導体層５１に連通したコンタクトホール５２が形成されている。このコンタクトホール５２は、一対の補助容量線１７間に設けられている。また、このコンタクトホール５２には、ドレイン電極４４が積層されている。このドレイン電極４４は、コンタクトホール５２を介して半導体層５１に電気的に接続されている。
【００３１】
また、このドレイン電極４４を含んだ層間絶縁膜３９上に形成された保護絶縁膜４５および透明有機絶縁膜４６には、このドレイン電極４４に連通したコンタクトホール５３が形成されている。そして、このコンタクトホール５３を含む透明有機絶縁膜４６上には、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）により構成された画素電極１５が設けられている。この画素電極１５は、コンタクトホール５３を介してドレイン電極４４に電気的に接続されている。また、この画素電極１５を含んだ透明有機絶縁膜４６上には、配向膜４７が積層されている。
【００３２】
次いで、Ｐ型駆動回路ＴＦＴ２６は、アンダーコート層３１上に積層されて設けられた半導体層６１を備えている。この半導体層６１の両側には、ドレイン領域６２およびソース領域６３が設けられている。これらドレイン領域６２およびソース領域６３は、アンダーコート層３１上に積層されており、半導体層６１に電気的に接続されている。
【００３３】
そして、これら半導体層６１、ドレイン領域６２およびソース領域６３のそれぞれを含んだアンダーコート層３１上に積層されたゲート絶縁膜３７上には、ゲート電極６４が積層されている。このゲート電極６４は、半導体層６１の下方に位置し、この半導体層６１の幅寸法に等しい幅寸法を有している。
【００３４】
さらに、このゲート電極６４を含んだゲート絶縁膜３７上に積層された層間絶縁膜３８およびゲート絶縁膜３７には、ドレイン領域６２およびソース領域６３のそれぞれに連通したコンタクトホール６５，６６が形成されている。これらコンタクトホール６５，６６には、ドレイン電極６７およびソース電極６８が積層されて形成されている。ここで、このドレイン電極６７は、コンタクトホール６５を介してドレイン領域６２に電気的に接続されている。さらに、ソース電極６８は、コンタクトホール６６を介してソース領域６３に電気的に接続されている。
【００３５】
次いで、Ｎ型駆動回路ＴＦＴ２７は、アンダーコート層３１上に積層されて形成された半導体層７１を備えている。この半導体層７１の両側には、この半導体層７１に電気的に接続されてアンダーコート層３１上に積層されたＬＤＤ部７２，７３がそれぞれ形成されている。これらＬＤＤ部７２，７３の両側には、これらＬＤＤ部７２，７３に電気的に接続されてアンダーコート層３１上に積層されたドレイン領域７４およびソース領域７５のそれぞれが形成されている。
【００３６】
さらに、これら半導体層７１、ＬＤＤ部７２，７３、ドレイン領域７４およびソース領域７５のそれぞれを含んだアンダーコート層３１上に積層されたゲート絶縁膜３７上には、ゲート電極７６が積層されている。このゲート電極７６は、半導体層７１の上方に位置し、この半導体層７１の幅寸法に等しい幅寸法を有している。
【００３７】
そして、このゲート電極７６を含むゲート絶縁膜３７上に積層された層間絶縁膜３９およびゲート絶縁膜３７には、ドレイン領域７４およびソース領域７５のそれぞれに連通したコンタクトホール７７，７８が形成されている。これらコンタクトホール７７，７８には、ドレイン電極７９およびソース電極８０が積層されて形成されている。ここで、このドレイン電極７９は、コンタクトホール７７を介してドレイン領域７４に電気的に接続されている。さらに、ソース電極８０は、コンタクトホール７８を介してソース領域７５に電気的に接続されている。また、これらドレイン電極７９およびソース電極８０を含んだ層間絶縁膜３９上には、保護絶縁膜４５が積層されている。
【００３８】
次いで、光センサ２１は、アンダーコート層３１に積層された半導体層としての低濃度不純物注入領域であるＰ型のＰ−領域８１およびＮ型のＮ−領域８２を備えている。これらＰ−領域８１およびＮ−領域８２は、互いに電気的に接続されており、受光により光電流を発生する光電変換部である。また、これらＰ−領域８１およびＮ−領域８２の両側には、これらＰ−領域８１およびＮ−領域８２に接続されてアンダーコート層３１上に積層されたＰ型のＰ＋領域８３およびＮ型のＮ＋領域８４が設けられている。ここで、このＮ＋領域８４は、Ｎ−領域８２に電気的に接続されている。また、Ｐ＋領域８３は、Ｐ−領域８１に電気的に接続されている。
【００３９】
そして、これらＰ−領域８１、Ｎ−領域８２、Ｐ＋領域８３およびＮ＋領域８４のそれぞれを含んだアンダーコート層３１上には、ゲート絶縁膜３７が積層されている。また、このゲート絶縁膜３７上におけるＰ−領域８１上には、電極として機能する電極部としてのゲート電極８５が積層されている。このゲート電極８５は、Ｐ−領域８１の幅寸法に等しい幅寸法を有している。
【００４０】
さらに、このゲート電極８５を含むゲート絶縁膜３７上に積層された層間絶縁膜３９およびゲート絶縁膜３７には、Ｐ＋領域８３およびＮ＋領域８４のそれぞれに連通したコンタクトホール８６，８７が形成されている。これらコンタクトホール８６，８７には、電極として機能する電極部としてのＰ型領域電極８８と、電極として機能する電極部としてのＮ型領域電極８９とが積層されて形成されている。ここで、Ｐ型領域電極８８は、コンタクトホール８６を介してＰ＋領域８３に電気的に接続されている。また、このＰ型領域電極８８は、ゲート電極８５の下方を覆うようにＮ型領域電極８９側に向けて突出している。
【００４１】
ここで、Ｎ型領域電極８９は、コンタクトホール８７を介してＮ＋領域８４に電気的に接続されている。また、このＮ型領域電極８９は、Ｎ−領域８２の下方を覆うようにＰ型領域電極８８側に向けて突出している。さらに、このＮ型領域電極８９は、Ｎ−領域８２およびＰ−領域８１の一部をも覆うようにＰ型領域電極８８側に向けて突出している。よって、このＮ型領域電極８９は、Ｎ−領域８２の下方である表面側から入射する光が遮光されるように配置されている。
【００４２】
この結果、光センサ２１のＮ−領域８２およびＰ−領域８１は、これらＮ−領域８２およびＰ−領域８１の表面側が、この光センサ２１のゲート電極８５、Ｐ型領域電極８８およびＮ型領域電極８９によって覆われている。
【００４３】
一方、アレイ基板１１に対向して矩形平板状の対向基板９１が配設されている。この対向基板９１は、透光性基板としてのガラス基板９２を備えている。このガラス基板９２は、厚さが７０μｍ程度である略透明な矩形平板状の絶縁基板である。すなわち、対向基板９１は、この対向基板９１のガラス基板９２の一主面である表面側をアレイ基板１１のガラス基板１２の表面側に平行に対向させた状態で配設されている。
【００４４】
さらに、この対向基板９１のガラス基板９２の表面上には、顔料が分散された赤、緑、青の３色の着色層としてのカラーフィルタ９３のそれぞれがストライプ状に積層されて形成されている。これらカラーフィルタ９３の表面上には、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）により構成された対向電極９４が積層されて形成されている。この対向電極９４上には、この対向電極９４を覆う配向膜９５が積層されて形成されている。そして、この対向基板９１の配向膜９５とアレイ基板１１の配向膜４７との間には、これら対向基板９１の配向膜９５とアレイ基板１１の配向膜４７とを平行に対向させてセル化した後に、液晶９６が注入されて介挿されて封止されている。
【００４５】
また、この対向基板の裏面側には、矩形平板状のバックライト９８が対向して配設されている。このバックライト９８は、対向基板９１の裏面に対して平行に設置されており、この対向基板９１およびアレイ基板１１を介して、このアレイ基板１１の裏面側に位置する被写体としての検出物Ｓへと光を照射させる。
【００４６】
次に、上記第１の実施の形態の液晶表示装置の製造方法を説明する。
【００４７】
まず、厚さが７００μｍ程度のガラス基板１２の表面上に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって酸化シリコン膜のアンダーコート層３１と、活性層となる非晶質半導体膜としての図示しないアモリファスシリコン膜とを５０ｎｍ程度成膜する。
【００４８】
このとき、イオンドーピング法によりＢ２Ｈ６／Ｈ２をソースガスとし、加速電圧を１０ＫｅＶおよびドーズ量を４×１０１１ａｔｏｍｓ／ｃｍ２としてアモリファスシリコン膜にボロン（Ｂ）を低濃度注入する。
【００４９】
次いで、エキシマレーザアニール（ＥＬＡ）法によってアモルファスシリコン膜を多結晶化させて多結晶半導体膜としての図示しないポリシリコン膜にする。
【００５０】
この後、このポリシリコン膜をフォトリソグラフィ工程により島状にエッチング加工して、画素ＴＦＴ１６、Ｐ型駆動回路ＴＦＴ２６、Ｎ型駆動回路ＴＦＴ２７、光センサ２１および補助容量１８を構成する半導体層３２，５１，６１，７１、Ｐ−領域８１およびＮ−領域８２のそれぞれを形成する。
【００５１】
さらに、これら半導体層３２，５１，６１，７１、Ｐ−領域８１およびＮ−領域８２のそれぞれを含むアンダーコート層３１の表面上の全面に、プラズマＣＶＤ法により酸化シリコン膜のゲート絶縁膜３７を８０ｎｍ程度成膜する。
【００５２】
次いで、このゲート絶縁膜３７上にレジスト膜を形成した後、このレジスト膜を所定の形状にパターンニングする。
【００５３】
この後、このレジスト膜をマスクとして補助容量１８の半導体層５１と、画素ＴＦＴ１６のソース領域３５およびドレイン領域３６と、Ｎ型駆動回路ＴＦＴ２７のドレイン領域７４およびソース領域７５と、光センサ２１のＮ＋領域８４とのそれぞれに、イオンドーピング法によりＰＨ３／Ｈ２をソースガスとし、加速電圧を５０ＫｅＶおよびドーズ量を２×１０１５ａｔｏｍｓ／ｃｍ２としてリン（Ｐ）を高濃度注入する。
【００５４】
この後、ゲート絶縁膜３７上のレジスト膜を除去した後、このゲート絶縁膜３７の表面上の全面に、スパッタ法によりモリブデン−タングステン（ＭｏＷ）合金膜としての図示しない電極膜を３００ｎｍ程度被着する。
【００５５】
さらに、フォトリソグラフィ工程によりＰ型駆動回路ＴＦＴ２６および光センサ２１それぞれの電極膜を所定の形状にパターンニングする。
【００５６】
この後、この電極膜をマスクとして、イオンドーピング法によりＢ２Ｈ６／Ｈ２をソースガスとし、加速電圧を４４ＫｅＶおよびドーズ量を１×１０１５ａｔｏｍｓ／ｃｍ２としてボロン（Ｂ）を高濃度注入して、Ｐ型駆動回路ＴＦＴ２６のソース領域６３およびドレイン領域６２と、光センサ２１のＰ＋領域８３とのそれぞれを形成する。
【００５７】
さらに、画素ＴＦＴ１６、Ｎ型駆動回路ＴＦＴ２７、光センサ２１および補助容量１８それぞれの電極膜を所定の形状にパターンニングして、画素ＴＦＴ１６のゲート電極３８とＮ型駆動回路ＴＦＴ２７のゲート電極７６と光センサ２１のゲート電極８５と補助容量線１７とのそれぞれを形成する。
【００５８】
この後、これら画素ＴＦＴ１６、Ｎ型駆動回路ＴＦＴ２７および光センサ２１それぞれのゲート電極３８，７６，８５をマスクとして、イオンドーピング法によりＰＨ３／Ｈ２をソースガスとし、加速電圧を５０ＫｅＶおよびドーズ量を４×１０１３ａｔｏｍｓ／ｃｍ２としてリン（Ｐ）を低濃度度注入して、画素ＴＦＴ１６およびＮ型駆動回路ＴＦＴ２７のＬＤＤ部３３，３４，７２，７３と光センサ２１のＮ−領域８２とのそれぞれを形成する。
【００５９】
このとき、この光センサ２１のゲート電極８５によって、この光センサ２１のＰ−領域８１が、下方からの光を遮光する構造となる。
【００６０】
さらに、これら画素ＴＦＴ１６およびＮ型駆動回路ＴＦＴ２７のＬＤＤ部３３，３４，７２，７３と光センサ２１のＮ−領域８２のそれぞれを６００℃の温度で１時間程度アニールし、これらＬＤＤ部３３，３４，７２，７３およびＮ−領域８２に注入された不純物を活性化する。
【００６１】
次いで、これら画素ＴＦＴ１６、補助容量１８、Ｐ型駆動回路ＴＦＴ２６、Ｎ型駆動回路ＴＦＴ２７および光センサ２１を含んだゲート絶縁膜３７の表面上の全面に、プラズマＣＶＤ法により酸化シリコン膜の層間絶縁膜３９を６６０ｎｍ程度成膜する。
【００６２】
この後、この層間絶縁膜３９およびゲート絶縁膜３７に、画素ＴＦＴ１６のソース領域３５およびドレイン領域３６のそれぞれに連通するコンタクトホール４１，４２と、Ｐ型駆動回路ＴＦＴ２６のドレイン領域６２およびソース領域６３に連通するコンタクトホール６５，６６と、Ｎ型駆動回路ＴＦＴ２７のドレイン領域７４およびソース領域７５に連通するコンタクトホール７７，７８と、光センサ２１のＰ＋領域８３およびＮ＋領域８４に連通するコンタクトホール８６，８７とのそれぞれをフォトエッチング法により形成する。
【００６３】
さらに、層間絶縁膜３９の表面上に、スパッタ法によりモリブデン（Ｍｏ）膜を１５ｎｍ程度被着した後に、アルミニウム−ネオジム（ＡｌＮｄ）膜を６００ｎｍ程度被着し、さらにモリブデン（Ｍｏ）膜を５０ｎｍ程度被着して金属合金膜としての図示しない配線膜を形成する。
【００６４】
この後、この配線膜をフォトエッチング法により所定の形状にパターニングして、信号線１４を形成するとともに、この信号線１４を画素ＴＦＴ１６のドレイン領域３６に電気的に接続させる。
【００６５】
同時に、画素ＴＦＴ１６のソース領域３５を補助容量線１７に電気的に接続させるとともに、光センサ２１および電気信号変換回路２２におけるＰ型領域電極８８およびＮ型領域電極８９などの各種配線を電気的に接続させ、さらにＰ型駆動回路ＴＦＴ２６およびＮ型駆動回路ＴＦＴ２７におけるドレイン領域６２，７４およびソース領域６３，７５などの各種配線を電気的に接続させる。
【００６６】
このとき、光センサ２１のＮ＋領域８４に電気的に接続されたＮ型領域電極８９は、この光センサ２１のＮ−領域８２の下方である表面側からの入射する光を遮光するように構成されている。
【００６７】
さらに、画素ＴＦＴ１６、Ｐ型駆動回路ＴＦＴ２６およびＮ型駆動回路ＴＦＴ２７ドレイン電極４４，６７，７９およびソース電極４３，６８，８０と、光センサ２１のＰ型領域電極８８およびＮ型領域電極８９を含んだ層間絶縁膜３９の表面上の全面に、プラズマＣＶＤ法により窒化シリコン膜の保護絶縁膜４５を成膜した後、フォトエッチング法により画素ＴＦＴ１６のドレイン電極４４に連通するコンタクトホール５３を保護絶縁膜膜４５に形成する。
【００６８】
次いで、この保護絶縁膜４５の表面上の全面に透明有機絶縁膜４６を２μｍ程度塗布して成膜した後、この透明有機絶縁膜４６に画素ＴＦＴ１６のドレイン電極４４に連通するコンタクトホール５３を再度形成する。
【００６９】
この後、このコンタクトホール５３を含む透明有機絶縁膜４６の表面上に、スパッタ法によりＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）を１００ｎｍ程度成膜してから、フォトエッチング法により所定の形状にパターニングして画素電極１５を形成する。
【００７０】
さらに、この画素電極１５を含む透明有機絶縁膜４６の表面全面に、低温キュア型のポリイミドを印刷塗布してから、ラビング処理して配向膜４７を形成してアレイ基板１１とする。
【００７１】
一方、対向基板９１は、この対向基板９１のガラス基板９２の表面上の全面に顔料が分散された赤、緑、青の３色のカラーフィルタ９３のそれぞれをストライプ状に形成する。
【００７２】
この後、これらカラーフィルタ９３の表面上の全面に、スパッタ法によりＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）を１００ｎｍ程度成膜して対向電極９４を形成する。
【００７３】
さらに、この対向電極９４の表面上の全面に、ポリイミドを印刷塗布しから、ラビング処理して配向膜９５を形成して対向基板９１とする。
【００７４】
次いで、この対向基板９１の配向膜９５側にアレイ基板１１の配向膜４７側を対向させてセル化する。この後、これらアレイ基板１１の配向膜４７と対向基板９１の配向膜９５との間に液晶９６を注入して封止する。
【００７５】
この後、アレイ基板１１のガラス基板１２の裏面を研磨して、このガラス基板１２の厚さを７０μｍ以上１００μｍにする。
【００７６】
そして、これらアレイ基板１１および対向基板９１それぞれの裏面側に図示しない偏向板を貼り付けて、入力機能付きの液晶表示装置１とする。
【００７７】
上述したように、上記第１の実施の形態によれば、アレイ基板１１の光センサ２１による光検出感度に対するガラス基板１２の厚さの依存を評価したところ、図４に示すように、この光センサ２１の光検出感度は、アレイ基板１１のガラス基板１２の厚さが薄くなるほど向上した。特に、この光センサ２１の光検出感度の指標を、検出物Ｓが白の用紙である場合の光電流と黒の用紙である場合の光電流との比として、使用した用紙の反射率のコントラスト比が１５であった場合には、このガラス基板１２の厚さが１００μｍのときに、光センサ２１の光検出感度がコントラスト比である１５となり飽和となった。
【００７８】
一方、このガラス基板１２の厚さを機械研磨や化学研磨などの研磨によって薄くするときの機械強度の限界が７０μｍである。したがって、光センサ２１の光検出感度を最大にするためには、ガラス基板１２の厚さを７０μｍ以上１００μｍとすればよい。
【００７９】
すなわち、このガラス基板１２の厚さを７０μｍ以上１００μｍ以下とすることにより、このガラス基板１２の表面側である対向基板の裏面側に配設されたバックライト９８からの光が、このガラス基板１２の表面側から入射した際に、このガラス基板１２の内部で多重反射を繰り返し、十分に減衰する。この結果、このガラス基板１２による表面側から入射する光の多重反射による迷光の光センサ２１への入射を簡単な構成で確実に防止できる。
【００８０】
したがって、この光センサ２１に入射する光をガラス基板１２の裏面側から入射する光のみに制限できるから、このガラス基板１２の裏面側に対向した検出物Ｓにより反射された光のみを光センサ２１が検知する。この結果、このガラス基板１２の裏面側から入射する光による光センサ２１の余分な光電流の発生を防止できるので、この光センサ２１による光検出感度を向上でき、この光センサ２１による検出物Ｓに対する検出感度の向上を実現できる。よって、高感度な入力機能付きの液晶表示装置１を製造できる。
【００８１】
また、この光センサ２１のＰ−領域８１およびＮ−領域８２のそれぞれの表面側を、この光センサ２１のゲート電極８５、Ｐ型領域電極８８およびＮ型領域電極８９によって覆った。この結果、バックライト９８から照射される光の光センサ２１のＰ−領域８１およびＮ−領域８２への入射を、この光センサ２１のゲート電極８５、Ｐ型領域電極８８およびＮ型領域電極８９によって確実に防止できる。このため、この光センサ２１の余分な光電流の発生を防止できるから、この光センサ２１による光検出感度をより向上できる。
【００８２】
なお、上記第１の実施の形態によれば、光センサ２１のＰ−領域８１およびＮ−領域８２のそれぞれの表面側を、この光センサ２１のゲート電極８５、Ｐ型領域電極８８およびＮ型領域電極８９によって覆ったが、これらゲート電極８５、Ｐ型領域電極８８およびＮ型領域電極８９の少なくともいずれかにより、光センサ２１のＰ−領域８１およびＮ−領域８２のそれぞれの表面側が覆われていればよい。
【００８３】
また、アレイ基板１１のガラス基板１２の厚さを制御して、このガラス基板１２の表面側から入射する光の多重反射を防止する構成としたが、このガラス基板１２の材質の変更などして、このガラス基板１２による光の屈折率を制御したり、図５に示す第２の実施の形態のように、ガラス基板１２の裏面にシート状のフィルム体としての反射防止フィルム９９を貼り付けるなどして、このガラス基板１２の表面側から入射する光の多重反射を防止する構成としても上記第１の実施の形態と同様の作用効果を奏することができる。
【００８４】
さらに、アレイ基板１１と対向基板９１との間に液晶９６を介挿させた液晶表示装置１について説明したが、液晶表示装置１以外の平面表示装置であっても対応させて用いることができる。
【００８５】
【発明の効果】
本発明によれば、透光性基板の一主面側から入射する光の多重反射による光電変換素子への入射を防止する厚さを透光性基板が有する。この結果、この透光性基板の一主面側から入射する光による光電変換素子の余分な光電流の発生を防止できるから、この光電変換素子による光検出感度を向上できる。
【００８６】
また、透光性基板に取り付けたフィルム体によって、透光性基板の一主面側から入射する光の多重反射による光電変換素子への入射を防止できる。このため、この透光性基板の一主面側から入射する光による光電変換素子の余分な光電流の発生を防止できるから、この光電変換素子による光検出感度を向上できる。
【００８７】
さらに、透光性基板の一主面側から入射する光の多重反射による光電変換素子への入射を防止する屈折率を透光性基板が有する。この結果、この透光性基板の一主面側から入射する光による光電変換素子の余分な光電流の発生を防止できるから、この光電変換素子による光検出感度を向上できる。
【図面の簡単な説明】
【図１】本発明の平面表示装置の第１の実施の形態を示す説明断面図である。
【図２】同平面表示装置を示す説明平面図である。
【図３】同上平面表示装置の一部を示す説明平面図である。
【図４】同上平面表示装置の透光性基板の厚さと光電変換素子の光検出感度との関係を示す２次グラフである。
【図５】本発明の第２の実施の形態の平面表示装置を示す説明断面図である。
【符号の説明】
１    平面表示装置としての液晶表示装置
１２    透光性基板としてのガラス基板
１５    画素電極
１６    スイッチング素子としての画素ＴＦＴ
２１    光電変換素子としての光センサ
８１    半導体層としてのＰ−領域
８２    半導体層としてのＮ−領域
８５    電極部としてのゲート電極
８８    電極部としてのＰ型領域電極
８９    電極部としてのＮ型領域電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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