(57)【要約】【課題】  クロック信号と、波形品質が良好なデータ信号とを、他のデバイスに対して供給することが出来る半導体集積回路を、提供する。【解決手段】  半導体集積回路１０を、クロック信号に基づき，データ信号を用意する内部回路１１と、内部回路１１により用意されたデータ信号をデバイスに対して出力するためのローノイズタイプバッファ１４ｄと、クロック信号をデバイスに対して出力するためのノーマルタイプバッファ１４ｃとを備えるものとして、構成（製造）しておく。【選択図】  図１
2005149300.tif 000002
【特許請求の範囲】
【請求項１】
入力されたデータ信号を，入力されたクロック信号に従ったタイミングで取り込むデバイスと接続される半導体集積回路であって、
クロック信号に基づき，データ信号を用意する内部回路と、
前記内部回路により用意された前記データ信号を前記デバイスに対して出力するためのローノイズタイプバッファと、
前記クロック信号を前記デバイスに対して出力するためのノーマルタイプバッファ
とを、備えることを特徴とする半導体集積回路。
【請求項２】
入力されたクロック信号に従ったタイミングでデータ信号を出力するデバイスに接続される半導体集積回路であって、
前記デバイスに対してクロック信号を出力するためのバッファと、
前記クロック信号を遅延させるための遅延素子と、
前記遅延素子により遅延された前記クロック信号に従ったタイミングで前記デバイスが出力したデータ信号を取り込むＤフリップフロップと、
前記Ｄフリップフロップが出力する信号を前記クロック信号に同期した形で処理する内部回路
とを、備えることを特徴とする半導体集積回路。
【請求項３】
入力されたクロック信号に従ったタイミングでデータ信号を出力するデバイスに接続される半導体集積回路であって、
前記デバイスに対してクロック信号を出力するためのバッファと、
前記クロック信号を遅延させるための遅延素子と、
前記遅延素子により遅延された前記クロック信号にて規定されるタイミングで前記デバイスが出力したデータ信号を取り込む第１のＤフリップフロップと、
前記クロック信号に従ったタイミングで前記第１のＤフリップフロップが出力する信号を取り込む第２のＤフリップフロップと、
前記第２のＤフリップフロップが出力する信号を前記クロック信号に同期した形で処理する内部回路
とを、備えることを特徴とする半導体集積回路。
【請求項４】
入力されたクロック信号に従ったタイミングでデータ信号の入出力を行うデバイスに接続される半導体集積回路であって、
前記デバイスに対してクロック信号を出力するためのノーマルタイプバッファと、
前記クロック信号を遅延させるための遅延素子と、
前記遅延素子により遅延された前記クロック信号にて規定されるタイミングで前記デバイスが出力したデータ信号を取り込むＤフリップフロップと、
前記クロック信号に基づいて前記デバイスに対して出力するデータ信号を生成する生成機能，及び，前記Ｄフリップフロップが出力する信号を前記クロック信号に同期した形で処理する処理機能を有する内部回路
前記内部回路の前記生成機能により生成された前記データ信号を前記デバイスに対して出力するためのローノイズタイプバッファ
とを、備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、他のデバイスと同期的に動作するために当該デバイスに対してクロック信号を供給する半導体集積回路に、関する。
【背景技術】
【０００２】
周知のように、情報処理装置（コンピュータ、プリンタ等）には、クロック信号に同期して動作する各種のＡＳＩＣ（例えば、特許文献１参照）が用いられている。そして、情報処理装置に用いられているＡＳＩＣの中には、図４に示したように、接続デバイス（ＣＰＵ、メモリ等の，ＡＳＩＣとの間でデータ信号を授受するデバイス）と同期的に動作するために，その接続デバイスに対してクロック信号CLKを出力するもの（以下、クロック出力型ＡＳＩＣと表記する）が、存在している。
【０００３】
さて、そのようなクロック出力型ＡＳＩＣ（ただし、接続デバイスに対するデータ出力が可能なもの）は、図５に示したように、データ信号DATAを出力するためのバッファ５２の前に遅延素子５１を挿入したものとなっている。すなわち、データ出力が可能な既存のクロック出力型ＡＳＩＣは、遅延素子５１を通過することにより若干波形が歪んだデータ信号DATAを出力するものとなっている。このため、この種のクロック出力型ＡＳＩＣを使用する際には、クロック出力型ＡＳＩＣが搭載されている基板上の伝播時におけるデータ信号DATAの歪みを小さくしておく（歪みが少ないように配線を作成しておく／接続デバイスとの間の配線長を短くする）ことが必要であった。
【０００４】
なお、データ出力が可能なクロック出力型ＡＳＩＣが上記のように構成されているのは、接続デバイスに入力されるクロック信号CLK及びデータ信号DATAが、図６に模式的に示したようなタイミングで変化するようにするため（データ信号DATAが確定した状態が、その接続デバイスについて規定されているセットアップ時間以上の時間Ｔｓだけ持続した後にクロック信号CLKが変化し、かつ、クロック信号CLKの変化後，その接続デバイスについて規定されているホールド時間以上の時間Ｔｈに亘って、データ信号DATAの状態が維持されるようにするため）である。また、この種のクロック出力型ＡＳＩＣとしては、データ信号DATAを出力するためのバッファ５２，クロック信号CLKを出力するバッファ５３として、いずれもノーマルタイプバッファが用いられたものと、バッファ５２，５３として、いずれもローノイズタイプバッファ（ノーマルタイプバッファより波形品質は良いがノーマルタイプバッファより遅延が大きいバッファ）が用いられたものとが、知られている。
【０００５】
一方、既存の、接続デバイスからデータを受け取るタイプのクロック出力型ＡＳＩＣは、図７に示した構成のものとなっている。すなわち、データ入力が可能なクロック出力型ＡＳＩＣは、接続デバイスからのデータ信号DATAを、クロック信号CLKに同期した形で取り込むものとなっている。このため、既存の，データ入力が可能なクロック出力型ＡＳＩＣは、接続デバイスとの間の配線長が長くなると（接続デバイスとの間の信号の授受に時間がかかる状態で使用されると）、正常動作に必要な入力セットアップ時間が確保されなくなる（正常に機能しなくなる）ものとなっていた。
【特許文献１】特開１１ー２７２３５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記現状に鑑みなされたものであり、本発明の第１の課題は、クロック信号と、波形品質が良好なデータ信号とを、他のデバイスに対して供給することが出来る半導体集積回路を、提供することにある。
【０００７】
また、本発明の第２の課題は、クロック信号を他のデバイスに供給して、当該デバイスからのデータ信号を取り込む半導体集積回路であって、接続デバイスとの間の配線長が長くても正常に機能する半導体集積回路を、提供することにある。
【課題を解決するための手段】
【０００８】
上記第１の課題を解決するために、本発明の第１の態様では、入力されたデータ信号を，入力されたクロック信号に従ったタイミングで取り込むデバイスと接続される半導体集積回路が、クロック信号に基づき，データ信号を用意する内部回路と、内部回路により用意されたデータ信号をデバイスに対して出力するためのローノイズタイプバッファと、クロック信号をデバイスに対して出力するためのノーマルタイプバッファとを、備えるものとして構成（製造）される。
【０００９】
すなわち、本発明の第１の態様の半導体集積回路は、波形品質を劣化させる遅延素子によってではなく、波形品質を劣化させない（波形品質がノーマルタイプバッファよりも良い）ローノイズタイプバッファによって遅延されたデータ信号が出力される構成を有する。従って、この半導体集積回路は、従来の半導体集積回路（図５のＡＳＩＣ）よりも、波形品質が良好なデータ信号を出力できる回路として機能することになる。
【００１０】
また、上記第２の課題を解決するために、本発明の第２の態様では、入力されたクロック信号に従ったタイミングでデータ信号を出力するデバイスに接続される半導体集積回路が、デバイスに対してクロック信号を出力するためのバッファと、クロック信号を遅延させるための遅延素子と、遅延素子により遅延されたクロック信号に従ったタイミングでデバイスが出力したデータ信号を取り込むＤフリップフロップと、Ｄフリップフロップが出力する信号をクロック信号に同期した形で処理する内部回路とを、備えるものとして構成（製造）される。
【００１１】
また、上記第２の課題を解決するために、本発明の第３の態様では、入力されたクロック信号に従ったタイミングでデータ信号を出力するデバイスに接続される半導体集積回路が、デバイスに対してクロック信号を出力するためのバッファと、クロック信号を遅延させるための遅延素子と、遅延素子により遅延されたクロック信号にて規定されるタイミングでデバイスが出力したデータ信号を取り込む第１のＤフリップフロップと、クロック信号に従ったタイミングで第１のＤフリップフロップが出力する信号を取り込む第２のＤフリップフロップと、第２のＤフリップフロップが出力する信号をクロック信号に同期した形で処理する内部回路とを、備えるものとして構成（製造）される。
【００１２】
上記のように構成された本発明の第２、第３の態様の半導体集積回路では、遅延素子により遅延されたタイミングでデータ信号が取り込まれて処理されることになる。従って、これらの半導体集積回路は、従来のＡＳＩＣが使用できない状況でも機能する（接続デバイスとの間の配線長が、遅延素子による遅延時間に相当する長さ分、長くても機能する）回路となっていると言うことが出来る。
【００１３】
そして、本発明の第４の態様の半導体集積回路は、入力されたクロック信号に従ったタイミングでデータ信号の入出力を行うデバイスに接続される半導体集積回路であって、デバイスに対してクロック信号を出力するためのノーマルタイプバッファと、クロック信号を遅延させるための遅延素子と、遅延素子により遅延されたクロック信号にて規定されるタイミングでデバイスが出力したデータ信号を取り込むＤフリップフロップと、クロック信号に基づいてデバイスに対して出力するデータ信号を生成する生成機能，及び，Ｄフリップフロップが出力する信号をクロック信号に同期した形で処理する処理機能を有する内部回路と、内部回路の生成機能により生成されたデータ信号をデバイスに対して出力するためのローノイズタイプバッファとを、備える。
【００１４】
すなわち、この半導体集積回路は、請求項１記載の半導体集積回路の各構成要素と請求項２記載の半導体集積回路の各構成要素とを併せ持つ。従って、本発明の第４の態様の半導体集積回路は、第１及び第２の課題を解決できる回路として機能することになる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
【００１６】
＜第１実施形態＞
図１に、本発明の第１実施形態に係る半導体集積回路１０の構成を示す。
【００１７】
図示してあるように、本実施形態に係る半導体集積回路１０は、データ信号DATAを取り込む接続デバイス３０と接続されるＡＳＩＣである。そして、この半導体集積回路１０は、クロック信号CLKINに基づき，データ信号（データ信号DATAの元となる信号）を用意する内部回路１１と、内部回路１１により用意されたデータ信号をクロック信号CLKINに同期して取り込むＤフリップフロップ１２と、Ｄフリップフロップ１２の出力に接続されたデータ信号用バッファ１４ｄと、クロック信号CLKINと本質的には同じ信号を出力するＤフリップフロップ１３と、Ｄフリップフロップ１３の出力に接続されたクロック信号用バッファ１４ｃとを、備えた回路であると共に、データ信号用バッファ１４ｄ、クロック信号用バッファ１４ｃとして、それぞれ、ローノイズタイプバッファ、ノーマルタイプバッファが用いられた回路となっている。
【００１８】
すなわち、この半導体集積回路１０は、遅延素子によりデータ信号DATAを遅延させるのではなく、ノーマルタイプバッファよりも遅延が大きいローノイズタイプバッファをデータ信号用バッファ１４ｄとして用いることにより、データ信号DATAを遅延させた回路となっている。従って、この半導体集積回路１０からは、遅延素子が用いられていない分（及び、ノーマルタイプのバッファよりも波形品質が良いローノイズタイプのバッファが用いられている分）、従来のＡＳＩＣよりも波形品質の良いデータ信号DATAが出力されることになる。
【００１９】
＜第２実施形態＞
図２に、本発明の第２実施形態に係る半導体集積回路２０の構成を示す。
【００２０】
図示してあるように、本実施形態に係る半導体集積回路２０は、データ信号DATAを出力する接続デバイス４０と接続されるものである。そして、この半導体集積回路２０は、接続デバイス４０に対して出力されるクロック信号CLKと本質的には同じクロック信号CLKINを遅延させるための遅延素子２４と、バッファ２２（本実施形態では、ノーマルタイプバッファ）を通過した接続デバイス２２からのデータ信号を、遅延素子２４により遅延されたクロック信号CLKINに従ったタイミングで取り込むＤフリップフロップ２３と、Ｄフリップフロップ２３の出力をクロック信号CLKINに同期した形で処理する内部回路２１とを、備えている。
【００２１】
すなわち、この半導体集積回路２０は、遅延素子２４によって遅延されたタイミングでデータ信号DATAが取り込まれて内部回路２１により処理される構成を有する。従って、この半導体集積回路２０は、接続デバイス４０との間の配線長が、遅延素子２４による遅延時間に相当する長さ分だけ長い状態で使用できる回路として機能することになる。
【００２２】
＜変形形態＞
第１、第２実施形態に係るＡＳＩＣ１０、２０は、各種の変形を行うことが出来る。例えば、第２実施形態に係るＡＳＩＣ２０を、図３に示したようなＡＳＩＣ２０′、すなわち、データ信号DATAが２段のＤフリップフロップ２３で受け取られるＡＳＩＣ２０′に、変形しても良い。また、上記技術に基づき、ＡＳＩＣ１０の機能とＡＳＩＣ２０の機能を併せ持つＡＳＩＣ（データの入出力が可能なＡＳＩＣ）を構成（製造）しても良いことなどは、当然のことである。
【図面の簡単な説明】
【００２３】
【図１】第１実施形態に係る半導体集積回路の構成図。
【図２】第２実施形態に係る半導体集積回路の構成図。
【図３】第２実施形態に係る半導体集積回路の変形例の説明図。
【図４】クロック出力型ＡＳＩＣの説明図。
【図５】従来のクロック出力型ＡＳＩＣの構成図。
【図６】接続デバイスに供給されるクロック信号、データ信号に必要とされる条件を説明するためのタイムチャート。
【図７】従来のクロック出力型ＡＳＩＣの構成図。
【符号の説明】
【００２４】
１０、２０  半導体集積回路（ＡＳＩＣ）
１１、２１  内部回路
１２、１３、２３  Ｄフリップフロップ
１４ｃ  クロック信号用バッファ
１４ｄ  データ信号用バッファ
２４  遅延素子
３０、４０  接続デバイス
【図１】
2005149300.tif 000003
【図２】
2005149300.tif 000004
【図３】
2005149300.tif 000005
【図４】
2005149300.tif 000006
【図５】
2005149300.tif 000007
【図６】
2005149300.tif 000008
【図７】
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