(57)【要約】 【課題】    一つの不揮発性メモリセルに４値の情報を記憶可能にする。【解決手段】  ベリファイ動作時に異なる３種類の電圧を順次ワード線に印加して書込み動作を行い、メモリセルのしきい値電圧を制御し、このとき、３回の書込み動作１回毎に、書込む４値（２ビット）の情報に対応した２値（１ビット）の書込みデータを書込みデータ変換回路（１）で合成して、一つのメモリセルに４値（２ビット）の情報を書込む。これにより、フラッシュメモリの記憶容量が倍増する。情報読み出しでは、異なる３種類の電圧をワード線に印加して読出された３種類の２値（１ビット）の情報を読出し変換回路（２）で合成して、メモリセルの記憶情報を２ビットの情報に変換する。【選択図】        図１
2005285321.tif 000002
【特許請求の範囲】
【請求項１】
電気的に消去及び書込みが可能な不揮発性メモリセルを、それぞれ閾値電圧の異なる消去状態、第１書込み状態、第２の書込み状態、又は第３の書込み状態に制御して、一つのメモリセルに４値の情報を記憶可能にする不揮発性半導体記憶装置であって、
前記不揮発性メモリセルのデータ書き換えにおいて、前記不揮発性メモリセルを消去状態とし、消去状態にされた不揮発性メモリセルを選択的に第１の書込み状態とする第１の書込み、第１の書込みの後に当該不揮発性メモリセルを選択的に第２の書込み状態とする第２の書込み、及び第２の書込みの後に当該不揮発性メモリセルを選択的に第３の書込み状態とする第３の書込み、の各動作を制御する書込み制御手段と、
前記第１の書込み動作によって不揮発性メモリセルを第１の書込み状態にするか否かを決定する１ビットの書込み情報、前記第２の書込み動作によって不揮発性メモリセルを第２の書込み状態にするか否かを決定する１ビットの書込み情報、前記第３の書込み動作によって不揮発性メモリセルを第３の書込み状態にするか否かを決定する１ビットの書込み情報を、外部から与えられる２ビットの書込みデータから生成する書込みデータ変換回路と、
前記書込み制御手段による第１乃至第３の書込み動作毎に、前記書込みデータ変換回路で生成された対応される書込み情報をラッチして、第１乃至第３の書込み動作毎にメモリセルを対応される書込み状態にするか否かを選択させるデータラッチ手段と、を備えて成るものであることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に一つのメモリセルに４値の情報（２ビット分の情報）を記憶可能にして記憶容量を増大させた不揮発性半導体記憶装置に関し、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来の、浮遊ゲ−ト中に電子を注入することにより、情報を記憶させることができる不揮発性半導体記憶装置、例えばフラッシュメモリについては、１９９４シンポジウム  オン  ブイエルエスアイ  サ−キッツ  ダイジェスト  オブ  テクニカル  ペ−パ−ズの第６１〜６２頁（１９９４  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ６１−６２）などに記載されている。以下この従来のフラッシュメモリの（１）消去、（２）書込み、（３）書込みベリファイ、（４）読出しの各動作について説明する。
【０００３】
図３５には、一つのメモリセルで２値の情報（１ビット分の情報）を記憶するフラッシュメモリの動作を説明するために、ワ−ド線ＷＬとビット線ＢＬに接続されるメモリセルＭＣを示す要部回路が示されている。Ｎ９〜Ｎ１２はスイッチ動作をするＮＭＯＳトランジスタ（以下、単にＮＭＯＳスイッチと称する）を示す。また、メモリセルＭＣ中の浮遊ゲ−ト中に電子が注入され、メモリセルＭＣのしきい値電圧が高い状態（Ｖｔｈ０）を消去された状態、つまり、書き込まれた情報が“０”の状態とし、逆に、浮遊ゲ−ト中に電子が注入されておらず、メモリセルＭＣのしきい値電圧が低い状態（Ｖｔｈ１）を書き込まれた状態、つまり、書き込まれた情報が“１”の状態とする。このようにメモリセルが２値の情報を保持する場合におけるメモリセルの閾値電圧分布が図３６に例示されている。
【０００４】
（１）消去動作
この例では、消去動作はワ−ド線毎に行われる。ワ−ド線ＷＬを例えば、１２Ｖにし、メモリセルＭＣの基板電圧ＶＷＥＬとソ−ス線に、例えば−４〔Ｖ〕を印加することにより消去が行なわれる。これにより、浮遊ゲ−トに電子が注入され、メモリセルＭＣのしきい値電圧が高くなり、消去された状態になる。
【０００５】
（２）書込み動作
書込み動作は、浮遊ゲ−ト中の電子を引き抜き、メモリセルのしきい値電圧を低くする動作である。
【０００６】
まず初めに、メモリセルＭＣに書込みを行う場合には、入出力線ＩＯをハイレベル（以下ハイレベルを‘Ｈｉｇｈ’とも記す）に、書込みを行わない場合にはローレベル（以下ローレベルをＬｏｗ’とも記す）にし、センスラッチＳＬに‘Ｈｉｇｈ’または‘Ｌｏｗ’のデータをラッチさせる。
【０００７】
次に、センスラッチＳＬの動作電源電圧ＶＳＡを電源電圧ＶＣＣから例えば、４〔Ｖ〕に上げ、制御信号線ＰＧをたち上げてＮＭＯＳスイッチＮ１０をオンさせる。このとき、センスラッチＳＬに‘Ｈｉｇｈ’がラッチされていると、センスラッチＳＬのノ−ドＡ側が‘Ｈｉｇｈ’であるから、ＮＭＯＳスイッチＮ１１がオンし、ＮＭＯＳスイッチＮ１０、Ｎ１１を通してビット線ＢＬが４Ｖにプリチャ−ジされる。一方、センスラッチＳＬに‘Ｌｏｗ’がラッチされていると、ノ−ドＡは‘Ｌｏｗ’であるからＮＭＯＳスイッチＮ１１はオフの状態であり、ビット線ＢＬはプリチャ−ジされず、ビット線は０〔Ｖ〕となる。この後、制御信号線ＰＧの電圧を下げてＮＭＯＳスイッチＮ１０をオフさせてから、制御信号線ＴＲをたち上げてＮＭＯＳスイッチＮ１２をオンさせて、ワ−ド線ＷＬを例えば、−９〔Ｖ〕にして、書込み動作を行う。このときソ−ス線とメモリセルＭＣの基板電圧ＶＷＥＬは０〔Ｖ〕としておく。この後、制御信号線ＴＲの電圧を下げてＮＭＯＳスイッチＮ１０をオフにして、ワ−ド線Ｗを０〔Ｖ〕にした後、制御信号線ＤＤＣをたち上げてＮＭＯＳスイッチＮ９をオンさせてビット線ＢＬをディスチャ−ジする。そして、制御信号線ＤＤＣの電圧を下げてＮＭＯＳスイッチＮ９をオフさせてから、次の書込みベリファイ動作を行なう。
【０００８】
（３）書込みベリファイ動作
書込みベリファイ動作はまず、電圧ＶＳＡを例えば、１〔Ｖ〕として、制御信号線ＰＧをたち上げ、ＮＭＯＳスイッチＮ１０をオンさせる。このとき、項目（２）の書込み動作で記したように、センスラッチＳＬに‘Ｈｉｇｈ’がラッチされているとＮＭＯＳスイッチＮ１１がオンし、ビット線ＢＬは１〔Ｖ〕にプリチャ−ジされ、‘Ｌｏｗ’がラッチされているとＮＭＯＳスイッチＮ１１はオフであるからビット線ＢＬはプリチャ−ジされない。次に、制御信号線ＰＧの電圧を下げてＮＭＯＳスイッチＮ１０をオフさせ、ワ−ド線ＷＬを例えば、１．５〔Ｖ〕、ソ−ス線とメモリセルＭＣの基板電圧ＶＷＥＬを０〔Ｖ〕とすると、項目（２）の書込み動作によって、メモリセルＭＣのしきい値電圧が低い状態になっている場合はメモリセルＭＣがオンし、ビット線ＢＬからソ−ス線側に電流が流れ、ビット線ＢＬの電位が下がる。一方、項目（２）の書込み動作でメモリセルＭＣのしきい値電圧が低い状態になっていない場合はメモリセルＭＣはオンせず、ビット線ＢＬの電位は下がらない。ワ−ド線の電圧を０〔Ｖ〕に戻してから、制御信号線ＴＲをたち上げてＮＭＯＳスイッチＮ１２をオンさせる。このとき、ビット線ＢＬの電位が下がっていると、ノ−ドＡの電位も下がり、センスラッチＳＬにラッチされた‘Ｈｉｇｈ’は‘Ｌｏｗ’に反転するが、ビット線ＢＬの電位が下がっていない場合は、ノ−ドＡの電位は下がらずセンスラッチＳＬにラッチされた‘Ｈｉｇｈ’は‘Ｈｉｇｈ’のまま反転しない。
【０００９】
メモリセルＭＣに対して（２）の書込み動作が行われ、メモリセルＭＣのしきい値電圧が低く（“１”が書込まれた状態）なると、書込みベリファイ動作により、センスラッチＳＬにラッチされた‘Ｈｉｇｈ’が‘Ｌｏｗ’に反転し、書込み動作が終了したと判定される。これに対し、（２）の書込み動作により、メモリセルＭＣのしきい値電圧が高い場合（“０”が書込まれた状態）は、センスラッチＳＬが‘Ｈｉｇｈ’から‘Ｌｏｗ’に反転するまで、項目（２）と（３）の動作が繰り返される。
【００１０】
（４）読出し動作
まず、制御信号線ＤＤＣをたち上げてＮＭＯＳスイッチＮ９をオンさせて、ビット線ＢＬをディスチャ−ジする。次に電圧ＶＳＡを例えば、１〔Ｖ〕にし、制御信号線ＳＥＴを立ち上げてＮＭＯＳスイッチＮ１３をオンさせて、センスラッチ回路ＳＬのノ−ドＡ側を１〔Ｖ〕にし、制御信号線ＴＲをたち上げてＮＭＯＳスイッチＮ１２をオンさせて、ビット線ＢＬを１〔Ｖ〕にプリチャ−ジする。制御信号線ＴＲの電圧を下げてＮＭＯＳスイッチＮ１２をオフにし、ＳＥＴ線の電圧を下げて、ＮＭＯＳスイッチＮ１３をオフにしてから、基板電圧ＶＷＥＬとソ−ス線の電圧を例えば、０〔Ｖ〕にして、ワ−ド線ＷＬを電源電圧ＶＣＣにする。メモリセルＭＣのしきい値電圧が低い場合は、メモリセルＭＣがオンし、ビット線ＢＬからソ−ス線側に電流が流れてビット線ＢＬの電位が下がる。メモリセルＭＣのしきい値電圧が高い場合は、メモリセルＭＣはオンせず、ビット線ＢＬの電位は下がらない。次に、ワ−ド線ＷＬの電圧を０〔Ｖ〕にしてから、制御信号線ＴＲをたち上げＮＭＯＳスイッチＮ１２をオンさせる。この時、メモリセルＭＣがオンした場合はビット線ＢＬの電位が低くなっているのでノ−ドＡの電位も低くなる。一方、メモリセルＭＣがオンしなかった場合はビット線ＢＬの電位は下がらないので、ノ−ドＡの電位も下がらない。こうして、メモリセルＭＣに記憶された情報、即ちそのしきい値電圧が低い（“１”が書込まれた状態）か、高い（“０”が書込まれた状態）かに応じた情報が読出される。
【００１１】
【非特許文献１】１９９４シンポジウム  オン  ブイエルエスアイ  サ−キッツ  ダイジェスト  オブ  テクニカル  ペ−パ−ズの第６１〜６２頁（１９９４  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ６１−６２）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
不揮発性半導体記憶装置に対しては大容量化と共に小面積化が望まれているが、上で述べた様に、一つのメモリセルに１ビットの情報しか記憶させることができない場合には、さらなる大容量化を図るためにはメモリセルアレイを増加させなければならなくなる。このため、そのような不揮発性半導体記憶装置は、大容量化を進めると、半導体集積回路の技術分野における微細加工技術の進歩にもかかわらず、チップ面積は増加せざるを得なくなる。
【００１３】
本発明は不揮発性半導体記憶装置の一つのメモリセルに４値（２ビット分）の情報を記憶可能にすることを目的とする。本発明の別の目的は、不揮発性半導体記憶装置の大容量化を図ると共に、大容量化に伴うチップ面積の増加を小さくすることを目的とする。
【００１４】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１６】
即ち、概略的には、ベリファイ動作時に異なる３種類の電圧を順次ワード線に印加して書込み動作を行い、メモリセルのしきい値電圧を制御し、このとき、３回の書込み動作１回毎に、書込む４値（２ビット）の情報に対応した２値（１ビット）の書込みデータを書込みデータ変換回路（１）で合成して、一つのメモリセルに４値（２ビット）の情報を書込む。記憶情報の情報読み出しでは、異なる３種類の電圧をワード線に印加して読出された３種類の２値（１ビット）の情報を読出し変換回路（２）で合成して、メモリセルの記憶情報を２ビットの情報に変換する。
【００１７】
更に詳しくは、電気的に消去及び書込みが可能な不揮発性メモリセル（ＭＣ）を、それぞれ閾値電圧の異なる消去状態、第１書込み状態、第２の書込み状態、又は第３の書込み状態に制御して、一つのメモリセルに４値の情報を記憶可能にする不揮発性半導体記憶装置は、前記不揮発性メモリセルのデータ書き換えに当たり、前記不揮発性メモリセルを消去状態とし、消去状態にされた不揮発性メモリセルを選択的に第１の書込み状態とする第１の書込み（「書込み１」）、第１の書込みの後に当該不揮発性メモリセルを選択的に第２の書込み状態とする第２の書込み（「書込み２」）、及び第２の書込みの後に当該不揮発性メモリセルを選択的に第３の書込み状態とする第３の書込み（「書込み３」）、の各動作を制御する書込み制御手段（１２）を備え、前記第１の書込み動作によって不揮発性メモリセルを第１の書込み状態にするか否かを決定する１ビットの書込み情報、前記第２の書込み動作によって不揮発性メモリセルを第２の書込み状態にするか否かを決定する１ビットの書込み情報、前記第３の書込み動作によって不揮発性メモリセルを第３の書込み状態にするか否かを決定する１ビットの書込み情報を、外部から与えられる２ビットの書込みデータから生成する書込みデータ変換回路（１）を有する。そして、前記書込み制御手段による第１乃至第３の書込み動作毎に、前記書込みデータ変換回路で生成された対応される書込み情報をラッチして、第１乃至第３の書込み動作毎にメモリセルを対応される書込み状態にするか否かを選択させるデータラッチ手段（センスラッチＳＬ）を備える。
【００１８】
前記メモリセルはビット線に結合され、ビット線に記憶ノードが結合されたセンスラッチを供え、ビット線を選択的に入出力線に導通させるスイッチ素子を備えるとき、前記データラッチ手段は、前記スイッチ素子によって選択されたビット線に導通されるセンスラッチ（ＳＬ）とすることができる。
【００１９】
消去状態、第１書込み状態、第２の書込み状態、及び第３の書込み状態における不揮発性メモリセルの夫々の閾値電圧を、高いものから順にＶｔｈ０、Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３、としたとき、第１乃至第３の書込み動作における書込
みベリファイ電圧Ｖｖ１、Ｖｖ２、Ｖｖ３はそれぞれ相違され、Ｖｔｈ１＜Ｖｖ１＜Ｖｔｈ０、Ｖｔｈ２＜Ｖｖ２＜Ｖｔｈ１、Ｖｔｈ３＜Ｖｖ３＜Ｖｔｈ２とすることができる。
【００２０】
前記不揮発性メモリセルの消去状態、第１の書込み状態、第２の書込み状態、第３の書込み状態を例えばそれぞれ２ビットの書込みデータの”００”，”０１，１０”，”１１”の状態に対応されるものとすると、前記書込みデータ変換回路は、前記２ビットの書込みデータの第１の状態（”００”）に応じて第１乃至第３の書込み動作における各書込み情報を書込み非選択レベル（’０”）にし、前記２ビットの書込みデータの第２の状態（”０１”）に応じて第１の書込み動作における書込み情報を書込み選択レベル（”１”）に第２及び第３の書込み動作における各書込み情報を書込み非選択レベル（”０”）にし、前記２ビットの書込みデータの第３の状態に応じて第１及び第２の書込み動作における書込み情報を書込み選択レベル（”１”）に第３の書込み動作における書込み情報を書込み非選択レベル（”０”）にし、前記２ビットの書込みデータの第４の状態に応じて第１乃至第３の書込み動作における各書込み情報を書込み選択レベル（”１”）にする。
【００２１】
このように、書込みベリファイ電圧を３種類に分けて書込み動作を行って、メモリセルのしきい値電圧を制御し、これらの３回の書込み動作１回毎に、書込む４値（２ビット）の情報に対応した２値（１ビット）の書込みデータを生成することにより、一つのメモリセルに４値（２ビット）の情報を書込むことができる。したがって、不揮発性半導体記憶置の記憶容量を２倍にすることができる。
【００２２】
不揮発性半導体記憶装置は、上記のようにして記憶された４値（２ビット）の情報を２値（１ビット）の情報として外部に読出し可能にするために、前記不揮発性メモリセルからのデータ読出しに当たり、前記不揮発性メモリセルの消去状態の閾値電圧と前記第１の書込み状態の閾値電圧との間のワード線選択レベルによってメモリセルを選択する第１の読出し、前記不揮発性メモリセルの第１の書込み状態の閾値電圧と前記第２の書込み状態の閾値電圧との間のワード線選択レベルによってメモリセルを選択する第２の読出し、前記不揮発性メモリセルの第２の書込み状態の閾値電圧と前記第３の書込み状態の閾値電圧との間のワード線選択レベルによってメモリセルを選択する第１の読出し、の各動作を制御する読出し制御手段（１２）と、前記読出し制御手段による第１乃至第３の読出し動作によって得られた各１ビットの情報から、読出し対象とされたメモリセルの状態が消去状態、第１の書込み状態、第２の書込み状態又は第３の書込み状態の何れに対応されるかを示す２ビットの読出しデータを生成する読出しデータ変換回路（２）とを備える。
【００２３】
前記消去状態、第１書込み状態、第２の書込み状態、及び第３の書込み状態における不揮発性メモリセルの夫々の閾値電圧を、高いものから順にＶｔｈ０、Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３、としたとき、前記第１乃至第３の読出しにおける
ワード線選択レベルＶｒ１、Ｖｒ２、Ｖｒ３は、Ｖｔｈ１＜Ｖｒ１＜Ｖｔｈ０、Ｖｔｈ２＜Ｖｒ２＜Ｖｔｈ１、Ｖｔｈ３＜Ｖｒ３＜Ｖｔｈ２、とすることができる。
【００２４】
前記不揮発性メモリセルの消去状態、第１の書込み状態、第２の書込み状態、第３の書込み状態を例えばそれぞれ２ビットの書込みデータの”００”，”０１，１０”，”１１”の状態に対応されるものとすると、前記読出しデータ変換回路は、前記第１乃至第３の読出し動作によって得られた３ビットの情報が全て第１の論理値（”０”）のとき２ビットの読出しデータを第１の状態（”００”）とし、前記第１の読出し動作によって得られた１ビットの情報が第２の論理値（”１”）で第２及び第３の読出し動作によって得られた２ビットの情報が全て第１の論理値（”０”）のとき２ビットの読出しデータを第２の状態（”０１”）とし、前記第１及び第２の読出し動作によって得られた２ビットの情報が第２の論理値（”１”）で第３の読出し動作によって得られた２ビットの情報が第１の論理値（”０”）のとき２ビットの読出しデータを第３の状態（”１０”）とし、前記第１乃至第３の読出し動作によって得られた２ビットの情報が全て第２の論理値（”１”）のとき２ビットの読出しデータを第４の状態（”１１”）として出力する。
【００２５】
このように、読出し動作時にワード線に印加するワード線選択レベルとしての電圧を３種類設定し、３回の読出し動作でメモリセルから読み出される２値（１ビット）のデータを読出しデータ変換回路２に与え、これによって、読出し変換回路は、メモリセルの記憶情報を、２ビットのデータ列に変換して出力することができる。
【発明の効果】
【００２６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２７】
すなわち、ベリファイ動作時に異なる３種類の電圧をワード線に印加して順次３回の書込み動作を行ってメモリセルのしきい値電圧を制御し、このとき、書込み動作１回毎に、書込む４値（２ビット）の情報に対応した２値（１ビット）の書込みデータを例えば非選択アレイに接続するセンスラッチ回路やチップ内に設けられたバッファ又は、外部のＤＲＡＭ、ＳＲＡＭを用いて書込みデータ変換回路で合成することにより、一つのメモリセルに４値（２ビット）の情報を書込むことができる。これにより、フラッシュメモリの記憶容量を２倍にすることができる。  
【００２８】
この様に記憶された４値（２ビット）の情報を読み出して２値（１ビット）の情報にするには、読出し動作時に異なる３種類の電圧を順次ワード線に印加し、これらの読出し動作毎に読み出される２値（１ビット）の情報を例えば非選択アレイに接続するセンスラッチ回路やチップ内に設けられたバッファ又は、外部のＤＲＡＭ、ＳＲＡＭに一時的に記憶させ、記憶された３種類の２値（１ビット）の情報を読出し変換回路で合成し、メモリセルに記憶されていた４値（２ビット）の情報に対応する２ビットの情報列に変換して出力することができる。
【００２９】
上記により、フラッシュメモリのような不揮発性半導体記憶装置の大容量化を図ることができると共に、大容量化に伴うチップ面積の増大を極力抑えることができる。
【発明を実施するための最良の形態】
【００３０】
図１には本発明の第１の実施形態に係るところの、一つのメモリセルに２ビットの情報を書き込むことができ、かつその情報を読み出すことができるフラッシュメモリの全体的な構成が示されている。
【００３１】
メモリセルアレイ３は、フローティングゲートとコントロールゲートを備えた多数のメモリセルを有し、メモリセルのコントロールゲートはワード線６に、メモリセルのドレインはビット線５に、メモリセルのソースは図示しないソース線に接続される。ワード線６及びビット線５は代表的にそれぞれ１本づつ示されている。ワードドライバ７はロウデコーダ８から出力される選択信号に基づいてワード線を駆動する。ビット線５の一端側にはセンスラッチ回路４が設けられ、また、ビット線５はカラムデコーダ１１から出力される選択信号に基づいてカラムスイッチ回路で選択され、選択されたビット線がメインアンプ１０に導通される。図１においてカラムスイッチ回路はセンスラッチ回路４に含まれているものと理解されたい。カラムデコーダ１１及びロウデコーダ８にはアドレスバッファ１３からアドレス信号が供給される。消去、書込み、読み出しなどの動作モードに応じて必要とされるワードドライバ７等の動作電圧の切換えは電源切換え回路９によって行われる。制御回路１２は図示しないアクセス制御信号やクロック信号１８を外部から受け、これに従ってメモリセルの書込み制御や読出し制御のためにフラッシュメモリの内部回路を全体的に制御する。フラッシュメモリの動作モードは、特に制限されないが、外部から制御回路１２に供給されるアクセス制御信号又はデータバスなどを介して制御回路１２に供給されるコマンドデータによって指示され、データの書き換え（消去及び書き込み）やデータの読出しモードを有する。
【００３２】
図１に示されるフラッシュメモリが実現しようとする情報記憶技術において、一つのメモリセルの情報記憶状態は、消去状態、第１の書込み状態、第２の書込み状態、第３の書込み状態の中から選ばれた一つの状態とされる。全部で４通りの情報記憶状態は、２ビットのデータによって決定される状態とされる。即ち、２ビットのデータを一つのメモリセルで記憶する。そのために、書込み動作時にワード線に印加する書込みベリファイ電圧を相互に異なる３種類設定し、これらを順次切り替えて、３回に分けて書込み動作を行い、これら各書込み動作において、書込みを行うメモリセルに接続されたセンスラッチ（センスラッチ回路４に含まれるセンスラッチ）に保持させる２値（１ビット）の書込みデータ“０”または“１”（‘ＬＯＷ’または‘Ｈｉｇｈ’）を、前記３回に分けた書込み動作の各書込み動作毎に制御する、書込みデータ変換回路１を設け、一つのメモリセルに４値（２ビット）の情報を書込むことを特長とする。また、読出し動作時にワード線に印加するワード線選択レベルとしての電圧を３種類設定し、３回の読出し動作でメモリセルから読み出される２値（１ビット）のデータをセンスラッチ回路４を介して取り込み、３回の読出し動作終了後に４値（２ビット）の情報に変換する読み出しデータ変換回路２を備えることを特徴としている。
【００３３】
図１を用いて、書込み動作及び読み出し動作についての概要をまず述べる。
【００３４】
書込み動作は書き込む２値（１ビット）のデ−タ列をＤｉｎ１６からメインアンプ１０で増幅して書込みデ−タ変換回路１へ信号線１７を通して送る。この書込みデ−タ変換回路１は、書き込む２値（１ビット）のデ−タ列を、例えば奇数ビット、偶数ビットに分離してメモリセルアレイ３中の非選択のメモリセルに接続されるセンスラッチ（非選択センスラッチと言う）に信号線１８を通して転送し、一時的にラッチさせる。そのような非選択センスラッチはデータバッファとして兼用される。そして、書込みデータ変換回路１は、「書込み１（第１の書込み状態を得るための書込み動作）」、「書込み２（第２の書込み状態を得るための書込み動作）」、「書込み３（第３の書込み状態を得るための書込み動作）」の各動作毎に、非選択センスラッチが保持しているデータを信号線１８を通して取り込み、それを、「書込み１」、「書込み２」、「書込み３」に応じて、選択されたメモリセルに書き込む４値（２ビット）のデ−タに対応した２値（１ビット）のデ−タ“０”または“１”（'Ｌｏｗ'または'Ｈｉｇｈ'）に変換し、変換したデータを信号線１８を通して、選択されたメモリセルに接続されたセンスラッチ回路４中のセンスラッチ（選択センスラッチと言う）に転送し、これにラッチされた２値データに従って、前記「書込み１」、「書込み２」、「書込み３」の各書込み動作が行われる。
【００３５】
こうして、奇数ビット、偶数ビットに分けられた２値のデ−タを、非選択となるメモリセルのセンスラッチに一時的に保持させて、ベリファイ電圧の異なる３回の書込み動作（「書込み１」〜「書込み３」）毎に、書込み変換回路１を用いて２値（１ビット）の書込みデ−タを合成し、ベリファイ電圧がそれぞれ異なる書込み動作を行うことによって、一つのメモリセルに４値（２ビット）の情報を書き込むことができる。
【００３６】
読出し動作では、異なる３種類の電圧が順番にワード線６に印加され、各３回の読み出し動作によってメモリセルアレイ３中のメモリセルから選択センスラッチに読み出される２値（１ビット）の情報“０”または“１”（'Ｌｏｗ'または'Ｈｉｇｈ'）は、それぞれ異なる非選択センスラッチに転送されて、一時的に保持される。３回の読み出し動作によって読み出され、選択センスラッチから非選択センスラッチに転送されて、ラッチされた３種類の２値（１ビット）のデ−タ”０”または”１”（'Ｌｏｗ'または'Hｉｇｈ'）は、信号線１９を通して読出しデ−タ変換回路２に転送される。読み出しデータ変換回路２は、そのようにして転送されたデータに基づいて、４値（２ビット）のデ−タの上位ビット、下位ビットを合成する。読み出しデータ変換回路２は、合成された上位ビット及び下位ビットを交互に出力させて２値（１ビット）のデ−タ列とし、これが、メインアンプ１０で増幅されて、Ｄｏｕｔ１７から出力される。
【００３７】
図２には図１に示されたフラッシュメモリのメモリセルアレイ３及びセンスラッチ回路４に係る回路構成の一部が代表的に示されている。図２に示される構成は、センスラッチＳＬを挟んでビット線ＢＬの反対側にもビット線ＢＬａが配置されている。特に制限されないが、排他的に選択される複数本のビット線ＢＬ毎にビット線ＢＬａを１本設ける場合には、当該ビット線ＢＬａは専用のリファレンスビット線とされ、当該リファレンス用のビット線ＢＬａ側の回路構成はダミー回路とされる。或いは、ビット線ＢＬａをビット線ＢＬと１対１対応で設けてもよい。この場合、アクセスに際しては、相互に一方が他方のリファレンス用ビット線として用いられ、何れがリファレンス用のビット線とされるかは、アクセス対象とされるメモリセルの配置によって相対的に決定される。それに関する制御は前記制御回路１２が行うことになる。
【００３８】
図２において、Ｎ１〜Ｎ８、Ｎ１ａ〜Ｎ８ａはＮＭＯＳスイッチ、ＳＬはセンスラッチ、ＭＣ、ＭＣａはメモリセル、ＶＣＣは電源電圧、ＶＷＥＬはメモリセルの基板電圧、ＧＮＤは接地電位、ＷＬ、ＷＬａはワード線、ＢＬ，ＢＬａはビット線、Ｓ、Ｓａは共通ソース線、ＤＤＣ、ＤＤＣａはビット線をディスチャージするための制御信号線、ＳｉＳ、ＳｉＳａはそれぞれメモリセルＭＣ、ＭＣａのソース側を共通ソース線Ｓ，Ｓａに接続する制御信号線、ＲＰＣ、ＲＰＣａは読出し動作時にビット線をプリチャージする制御信号線、ＰＣ、ＰＣａは書込みベリファイ動作時にビット線をプリチャージする制御信号線、ＴＲ、ＴＲａはビット線とセンスラッチを接続する制御信号線、ＩＯＴ、ＩＯＢは入出力線、ＹＧはセンスラッチと入出力線を接続する制御信号線、ＰＰ、ＰＮはそれぞれ、センスラッチＳＬのＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの動作電源を表す。
【００３９】
前記ビット線ＢＬ，ＢＬａは、特に制限されないが、アルミニウム配線によって形成され、１本のビット線ＢＬ，ＢＬａには、特に制限されないが、メモリセルの直列回路が配置され（図２にはメモリセルの直列回路は１本のビット線に対して１本が代表的に示されている）、当該複数個のメモリセルの直列回路の中から一つを対応するビット線に導通させるためにＮＭＯＳスイッチＮ２，Ｎ２ａが設けられている。このようにメモリセルアレイ３はいわゆるノア型で構成されている。前記ＮＭＯＳスイッチＮ２，Ｎ２ａは制御信号ＳｉＤ，ＳｉＤａによってスイッチ制御される。
【００４０】
以下、上に述べた書込み動作、読出し動作についての詳細を説明する。
【００４１】
《１》書込み動作
図３から図１３を参照しながら書込み及び書込みベリファイのための構成と作用を詳細に説明する。図３には書込みベリファイ時にワード線に印加する電圧と、４値（２ビット）の情報が書き込まれたメモリセルのしきい値電圧の分布の関係を示す。この場合のメモリセルのしきい値電圧とメモリセルに書込まれた４値（２ビット）の情報の対応づけは、しきい値電圧が一番高いＶｔｈ０の状態（メモリセルの消去状態）を情報“００”が書込まれた状態とし、しきい値電圧が二番目に高いＶｔｈ１の状態を情報“０１”が書込まれた状態、しきい値電圧が三番目に高い状態Ｖｔｈ２の状態を情報“１０”が書込まれた状態、しきい値電圧が一番低いＶｔｈ３の状態を情報“１１”が書込まれた状態としている。
【００４２】
一つのメモリセルに４値（２ビット）の情報を記憶させるには、メモリセルのしきい値電圧の分布を図３の様に、４極化すればよい。書込み動作及びそれに続く書込みベリファイ動作によって、メモリセルのしきい値電圧の分布を制御するために、書込みベリファイ電圧を図３の４個のメモリセルのしきい値電圧Ｖｔｈ０，Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３に対して、Ｖｔｈ０＞Ｖｖ１＞Ｖｔｈ１，Ｖｔｈ１＞Ｖｖ２＞Ｖｔｈ２，Ｖｔｈ２＞Ｖｖ３＞Ｖｔｈ３を満たす３種類の電圧Ｖｖ１，Ｖｖ２，Ｖｖ３として、書込みベリファイ動作時にワ−ド線に印加する。図４にそのワ−ド線印加電圧の例を示してある。図４中の「書込み１」、「書込み２」、「書込み３」の各動作は全て、一回の書込みと一回の書込みベリファイ動作の２つを表している。「書込み１」の動作によって、４値デ−タ“０１”、“１０”、“１１”を書込みたいメモリセルのしきい値電圧をＶｖ１より低くし、「書込み２」の動作によって、４値デ−タ“１０”、“１１”を書込みたいメモリセルのしきい値電圧をＶｖ２より低くし、「書込み３」の動作によっては、４値デ−タ“１１”を書込みたいメモリセルのみのしきい値電圧をＶｖ３より低くする。「書込み１」〜「書込み３」の各動作について以下に示す。
【００４３】
「書込み１」、「書込み２」、「書込み３」の各動作は「書込み１」の動作の前に消去動作を行なう点と、書込みベリファイ時にワ−ド線に印加する電圧が異なる２点を除き、図２に代表的に示された回路の動作は共通である。そこでまず、「書込み１」〜「書込み３」の書込み及び書込みベリファイ動作における共通の動作について、図２を用いて説明する。
【００４４】
メモリセルＭＣに書き込む場合は非反転側の入出力線ＩＯＴをハイレベル（以下単に’Ｈｉｇｈ’とも記す）、反転側の入出力線ＩＯＢをローレベル（以下単に’Ｌｏｗ’とも記す）にする。全ての動作において、ＩＯＴとＩＯＢは常にコンプリメンタリ信号となる。そして、制御信号線ＹＧを選択レベルに立ち上げて、ＮＭＯＳスイッチＮ８とＮ８ａをオンさせる。これによってセンスラッチＳＬに、’Ｈｉｇｈ’のデータがラッチされる。このとき、センスラッチＳＬのノ−ドＡ側は’Ｈｉｇｈ’、ノ−ドＡａ側は’Ｌｏｗ’となる。次に、センスラッチ４のＰＭＯＳトランジスタ側の電源電圧ＰＰを電源電圧ＶＣＣから例えば４〔Ｖ〕に上げ、制御信号線ＰＣ線と制御信号線ＰＣａを選択レベルに立ち上げてＮＭＯＳスイッチＮ５とＮ５ａをオンさせる。このとき、センスラッチＳＬに’Ｈｉｇｈ’がラッチされているから、センスラッチＳＬのノ−ドＡ側が’Ｈｉｇｈ’で、ＮＭＯＳスイッチＮ７がオンし、ＮＭＯＳスイッチＮ５を通してビット線ＢＬが４〔Ｖ〕にプリチャ−ジされる。一方、センスラッチＳＬのノ−ドＡａ側は’Ｌｏｗ’であるから、ＮＭＯＳスイッチＮ７はオフの状態で、ビット線ＢＬａはプリチャ−ジされず、ビット線ＢＬａは０〔Ｖ〕とされる。この後、制御信号線ＰＣとＰＣａの電圧が非選択レベルにされて、ＮＭＯＳスイッチＮ５とＮ５ａがオフされ、次いで、制御信号線ＳｉＤが立ち上げられ、ＮＭＯＳスイッチＮ２がオン状態にされる。そして、ワ−ド線ＷＬに例えば−９〔Ｖ〕が印加され、制御信号線ＴＲ、ＴＲａが選択レベルに立ち上げられてＮＭＯＳスイッチＮ６、Ｎ６ａがオン状態にされ、これによってメモリセルＭＣに書込みが行われる。このときメモリセルＭＣの基板電圧ＶＷＥＬは例えば０〔Ｖ〕にされる。この後、ワ−ド線ＷＬが０〔Ｖ〕にされ、制御信号線ＴＲ、ＴＲａの電圧が非選択レベルに立ち下げられてＮＭＯＳスイッチＮ６、Ｎ６ａがオフにされ、その後で、制御信号線ＤＤＣ、ＤＤＣａが選択レベルに立ち上げられてＮＭＯＳスイッチＮ１、Ｎ１ａがオンにされることにより、書込み対象とされたビット線ＢＬとリファレンス側のビット線ＢＬａがディスチャージされ、これらビット線ＢＬ，ＢＬａの電位が０〔Ｖ〕に初期化される。そして、制御信号線ＤＤＣ、ＤＤＣａの電圧が非選択レベルに立ち下げられてＮＭＯＳスイッチＮ１、Ｎ１ａがオフ状態にされてから、次に示す書込みベリファイ動作が行なわれる。
【００４５】
書込みベリファイ動作では先ず、センスラッチＳＬのＰＭＯＳトランジスタ側の電源ＰＰの電圧が電源電圧ＶＣＣとされ、制御信号線ＰＣ線が選択レベルに立ち上げられて、ＮＭＯＳスイッチＮ５がオン状態にされる。このとき、上記書込み動作で記したように、センスラッチＳＬに情報“１”（‘Ｈｉｇｈ’）がラッチされていると、ＮＭＯＳスイッチＮ７がオンし、ビット線ＢＬはプリチャ−ジされるが、情報“０”（‘Ｌｏｗ’）がラッチされている場合はＮＭＯＳスイッチＮ７はオフであるからビット線ＢＬはプリチャ−ジされない。また、制御信号線ＲＰＣａが選択レベルに立ち上げられてＮＭＯＳスイッチＮ４ａがオン状態にされて、リファレンス側のビット線ＢＬａがビット線ＢＬよりも低い電圧にプリチャ−ジされる。次に、制御信号線ＰＣ、ＲＰＣａの電圧が共に非選択レベルに立ち下げられてＮＭＯＳスイッチＮ５，Ｎ４ａがオフ状態に反転された後、センスラッチＳＬのＰＭＯＳトランジスタ側の電源ＰＰがＶＳＳ（接地電位のよな低電位側の電源電圧）に、ＮＭＯＳトランジスタ側の電源ＰＮがＶＣＣ（高電位側の電源電圧）にされて、センスラッチＳＬがディスチャ−ジされる。次いで、制御信号線ＳｉＤとＳｉＳが選択レベルに立ち上げられて、ＮＭＯＳスイッチＮ２とＮ３がオン状態にされ、ワ−ド線ＷＬにベリファイ電圧Ｖｖ１、Ｖｖ２、Ｖｖ３の何れか一つが印加される。このとき、ソ−ス線ＳとメモリセルＭＣの基板電圧ＶＷＥＬは０〔Ｖ〕にされる。前記書込み動作により、メモリセルＭＣのしきい値電圧がワード線の選択レベルよりも低い状態になっている場合にはメモリセルＭＣがオンし、ビット線ＢＬからソ−ス線Ｓ側に電流が流れ、ビット線ＢＬの電位が下がる。一方、書込み動作でメモリセルＭＣのしきい値電圧がワード線の選択レベルよりも低い状態になっていない場合にはメモリセルＭＣはオン状態にされず、ビット線ＢＬの電位は下がらない。ワ−ド線の電圧を０〔Ｖ〕に戻してから、制御信号線ＳｉＤ，ＳｉＳの電圧を下げてＮＭＯＳスイッチＮ１とＮ３をオフさせ、制御信号線ＴＲとＴＲａを選択レベルに立ち上げてＮＭＯＳスイッチＮ６とＮ６ａをオンさせ、センスラッチＳＬのＰＭＯＳトランジスタ側の電源ＰＰをＶＣＣに、ＮＭＯＳトランジスタ側の電源ＰＮをＶＳＳにしてセンスラッチＳＬを活性化し、これによってセンスラッチＳＬは、ビット線ＢＬとリファレンス側のビット線ＢＬａとの電位差を増幅する。このとき、メモリセルＭＣがオン状態にされていたなら、ビット線ＢＬ側の電位が下がり、リファレンス側のビット線ＢＬａに対してレベルが低くなったとき、センスラッチＳＬにラッチされた‘Ｈｉｇｈ’は‘Ｌｏｗ’に反転する。メモリセルがオフであった場合にはビット線ＢＬａの電位が下がらず、リファレンス側のビット線ＢＬａに対してレベルが高くされているので、センスラッチＳＬにラッチされた‘Ｈｉｇｈ’は‘Ｈｉｇｈ’のまま反転しない。このベリファイ動作によって、センスラッチＳＬにラッチされた‘Ｈｉｇｈ’が‘Ｌｏｗ’に反転するまで、書込み動作と、書込みベリファイ動作が繰り返される。上記書込み及び書込みベリファイの各動作制御は制御回路１２によって行われる。
【００４６】
次に、メモリセルＭＣへの４値（２ビット）の書込みにおけるメモリセルのしきい値電圧の制御方法について説明する。この制御方法は、後述の書込み変換回路により、３回の書込み動作に従い、非選択のセンスラッチを用いて順次書き込む４値（２ビット）のデータに対応した２値（１ビット）の信号“０”または“１”（‘Ｌｏｗ’または‘Ｈｉｇｈ’）に変換することによって、以下に示すように一つのメモリセルに４値（２ビット）の書込みを可能とする。
【００４７】
今、図５のように一本のワ−ド線ＷＬに接続する４個のメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４のそれぞれに、４値のデ−タ“００”、“０１”、“１０”、“１１”を書き込む場合を考える。これら４値のデ−タ“００”、“０１”、“１０”、“１１”は１ビットのデ−タ列“０００１１０１１”を２個ずつ区切ったものである。通常この８個のデ−タを書き込むためには８個のメモリセルが必要であるが、上記の様に１ビットのデ−タ列を２個ずつ区切って、４値（２ビット）のデータ“００”、“０１”、“１０”、“１１”とし、それぞれを１個のメモリセルに書き込めば４個のメモリセルしか必要とせず、メモリの容量を２倍にすることが可能となる。
【００４８】
まず、書込み動作の前に、消去動作を行ない、メモリセルＭＣ１〜ＭＣ４のしきい値電圧を、高いＶｔｈ０にそろえる（図６）。消去動作は図２を用いて説明すると、ワード線ＷＬとメモリセルＭＣの基板電圧ＶＷＥＬにそれぞれ、例えば１２〔Ｖ〕と−４〔Ｖ〕を印加し、共通ソース線Ｓに−４〔Ｖ〕を印加して、制御信号線ＳｉＳを選択レベルに立ち上げてＮＭＯＳスイッチＮ３をオンさせてメモリセルＭＣのソース側を−４〔Ｖ〕にすることで行われる。これによって、消去対象とされたメモリセルＭＣの浮遊ゲートに電子が注入されて、メモリセルＭＣのしきい値電圧が高い状態になる。この後に、書込み、書込みベリファイ動作を行なう。このとき、ワ−ド線ＷＬには図４に示されるような電圧を印加するものとする。
【００４９】
「書込み１」の動作ではまず、メモリセルＭＣ１〜ＭＣ４にそれぞれ接続するセンスラッチＳＬ１〜ＳＬ４に書込み２値デ−タＷ１Ｔをラッチする。すなわち、メモリセルＭＣ１に接続するセンスラッチＳＬ１を‘Ｌｏｗ’（“０”をラッチ）にし、それ以外のメモリセルＭＣ２〜ＭＣ４に接続するセンスラッチＳＬ２〜ＳＬ４は‘Ｈｉｇｈ’（“１”をラッチ）にして、メモリセルＭＣ２〜ＭＣ４に書込みを行なう。この後、すでに述べた書込み、及び書込みベリファイ動作をワ−ド線の電圧を書込み時には例えば−９〔Ｖ〕、書込みベリファイ時にはＶｖ１として行なう。図７に示されるように、メモリセルＭＣ２〜ＭＣ４のしきい値電圧がＶｔｈ１となったら、「書込み１」の動作は終了し、続いて「書込み２」の動作に移る。
【００５０】
「書込み２」の動作はまず、書込み２値デ−タＷ２ＴをメモリセルＭＣ１〜ＭＣ４にそれぞれ接続するセンスラッチＳＬ１〜ＳＬ４にラッチさせる。すなわち、メモリセルＭＣ１、ＭＣ２に接続するセンスラッチＳＬ１、ＳＬ２は“Ｌｏｗ”（“０”をラッチ）にし、それ以外のメモリセルＭＣ３、ＭＣ４に接続するセンスラッチＳＬ３、ＳＬ４は“Ｈｉｇｈ”（“１”をラッチ）して、メモリセルＭＣ３、ＭＣ４に書込みを行なう。この後は「書込み１」と同様に、ワ−ド線の電圧を書込み時には例えば−９〔Ｖ〕、書込みベリファイ時にはＶｖ２として書込み及び、書込みベリファイを行なう。図８に示されるように、メモリセルＭＣ３、ＭＣ４のしきい値電圧がＶｔｈ２となったら、「書込み２」の動作は終了し、続いて「書込み３」の動作に移る。
【００５１】
「書込み３」の動作はまず、書込み２値デ−タＷ３ＴをメモリセルＭＣ１〜ＭＣ４にそれぞれ接続するセンスラッチＳＬ１〜ＳＬ４にラッチさせる。すなわち、メモリセルＭＣ１〜ＭＣ３に接続するセンスラッチＳＬ１〜ＳＬ３は“Ｌｏｗ”（“０”をラッチ）にし、メモリセルＭＣ４に接続するセンスラッチＳＬ４は“Ｈｉｇｈ”（“１”をラッチ）にして、メモリセルＭＣ４にのみ書込みを行なう。この後は「書込み１」「書込み２」と同様に、ワ−ド線の電圧を書込み時には例えば−９〔Ｖ〕、書込みベリファイ時にはＶｖ３として書込み及び、書込みベリファイを行なう。図９に示されるように、メモリセルＭＣ４のしきい値電圧がＶｔｈ３となったら、「書込み３」の動作は終了し、これで全書込み動作が終了し、メモリセルＭＣ１〜ＭＣ４のそれぞれに４値（２ビット）の情報“００”、“０１”、“１０”、“１１”が書き込まれたこととなる。このようにして、上述の書込みベリファイ時にワード線に印加する電圧をＶｖ１〜Ｖｖ３に設定した「書込み１」〜「書込み３」の３回の書込み動作を行うことにより、一つのメモリセルに４値（２ビット）の情報を書込むことができる。
【００５２】
図４のワ−ド線電圧印加の例では、それぞれの段階（「書込み１」〜「書込み３」）での書込み動作後の書込みベリファイ動作を一回行って、所要のしきい値電圧を得られた場合である。ワ−ド線への書込み電圧の印加形式は図４の他に、図１０や図１１に示される方式を選択できる。図１０の方式は、１回の書込み電圧の印加時間即ち書込みパルス幅を徐々に大きくする制御を意味する。図１１の方式は、１回の書込みパルス幅は一定とし、そのときの書込み電圧レベルを徐々に大きく制御しようとするものである。
【００５３】
次に、２値（１ビット）の書込みデ−タ列から、「書込み１」〜「書込み３」における４値（２ビット）書込みのための２値デ−タＷ１Ｔ〜Ｗ３Ｔ、およびそのコンプリメンタリ信号Ｗ１Ｂ〜Ｗ３Ｂへの変換方式について説明する。
【００５４】
図１２には２値（１ビット）の書込みデータ列を奇数、偶数ビットに分離する回路の一例が示される。同図に示される回路の特長は、書き込むべき２値のデ−タ列をＤＴ，ＤＢのコンプリメンタリ信号に分離した後で、互いに半周期ずれたクロック信号ＣＬＫ１，ＣＬＫ２によって、奇数ビットのＷＯＴ，ＷＯＢ（ＷＯＴとＷＯＢは互いにコンプリメンタリ信号）、偶数ビットのＷＥＴ，ＷＥＢ（ＷＥＴとＷＥＢは互いにコンプリメンタリ信号）に分離するという点である。
【００５５】
図１３を用いて図１２に示される回路の動作を説明する。図１３にはフラッシュメモリのデータ入力端子（Ｄｉｎ）１６に２値（１ビット）の書込みデータ列が“１”、“１”と連続して（‘Ｈｉｇｈ’，‘Ｈｉｇｈ’と連続して）入力された場合が一例として示され、この入力された書込みデータ列がインバータ回路ＩＮＶ１、ＩＮＶ２によりＤＴ，ＤＢのコンプリメンタリ信号に分離され、分離された信号ＤＴ，ＤＢは、互いに半周期ずれたクロック信号ＣＬＫ１，ＣＬＫ２に同期されて、それぞれ互いにコンプリメンタリ信号の組ＷＯＴ，ＷＯＢ（奇数ビット）、ＷＥＴ，ＷＥＢ（偶数ビット）が形成される。この例においてコンプリメンタリ（相補）信号に変換するのは、前記センスラッチＳＬの入力が差動若しくは相補信号とされていることに応ずるものであり、必ずしもそれに限定されるものではない。
【００５６】
図１４には、そのように偶数ビットと奇数ビットに分離された相補データを用いて４値書込みを行うための回路構成が示される。同図に示される構成は、図１のメモリセルアレイ３、センスラッチ回路４、書込み変換回路１、読出し変換回路２に対応される構成例である。特に制限されないが、メモリセルアレイ３は４個に分割されたメモリアレイ３Ａ〜メモリアレイ３Ｄによって構成され、センスラッチ回路４は４個に分割されたセンスラッチ回路４Ａ〜センスラッチ回路４Ｄによって構成され、書込み変換回路１は４個に分割された書込み変換回路１Ａ〜書込み変換回路１Ａによって構成される。アクセスは、４個のメモリアレイ３Ａ〜３Ｄの中から選ばれた１個のメモリアレイに対して行われるものとする。前記コンプリメンタリ信号ＷＯＴ，ＷＯＢ、ＷＥＴ，ＷＥＢの信号線は、スイッチＳＷ１ａ〜ＳＷ４ａを介して書き込み変換回路１Ａに、スイッチＳＷ１ｂ〜ＳＷ４ｂを介して書き込み変換回路１Ｂに、スイッチＳＷ１ｃ〜ＳＷ４ｃを介して書き込み変換回路１Ｃに、スイッチＳＷ１ｄ〜ＳＷ４ｄを介して書き込み変換回路１Ｄに接続されている。また、入出力線ＩＯＴａ，ＩＯＢａに結合された書込み変換回路１Ａとセンスラッチ回路４ＡはスイッチＳＢａ，ＳＴａを介して前記コンプリメンタリ信号ＷＯＴ，ＷＯＢの信号線に接続可能にされ、入出力線ＩＯＴｄ，ＩＯＢｄに結合された書込み変換回路１Ｄとセンスラッチ回路４ＤはスイッチＳＢｄ，ＳＴｄを介して前記コンプリメンタリ信号ＷＯＴ，ＷＯＢの信号線に接続可能にされる。同様に、入出力線ＩＯＴｂ，ＩＯＢｂに結合された書込み変換回路１Ｂとセンスラッチ回路４ＢはスイッチＳＢｂ，ＳＴｂを介して前記コンプリメンタリ信号ＷＥＴ，ＷＥＢの信号線に接続可能にされ、入出力線ＩＯＴｃ，ＩＯＢｃに結合された書込み変換回路１Ｃとセンスラッチ回路４ＣはスイッチＳＢｃ，ＳＴｃを介して前記コンプリメンタリ信号ＷＥＴ，ＷＥＢの信号線に接続可能にされる。また、センスラッチ回路４Ａ〜センスラッチ回路４Ｄは、スイッチＳＲＴａ，ＳＲＢａ、ＳＲＴｂ，ＳＲＢｂ、ＳＲＴｃ，ＳＲＢｃ、ＳＲＴｄ，ＳＲＢｄを介して相互にラッチ信号の授受を行うことができる。前記各スイッチの制御は制御回路１２によって行われる。また、各センスラッチ回路４Ａ〜４ＤはスイッチＳＯＴａ，ＳＯＢａ、ＳＯＴｂ，ＳＯＢｂ、ＳＯＴｃ，ＳＯＢｃ、ＳＯＴｄ，ＳＯＢｄを介して読み出し変換回路２に接続可能にされている。
【００５７】
図１４に示される回路は、１つの選択されたメモリアレイに４値（２ビット）の情報を書込むために、図１２の分離回路によって、奇数ビットと偶数ビットに分離された信号を、２つの非選択メモリアレイに接続するセンスラッチ回路にラッチさせて一時的に保持させ、「書込み１」〜「書込み３」の各動作において、選択されたメモリアレイに設けられた書込み変換回路を用いて「書込み１」〜「書込み３」に対応される２値データＷ１Ｔ〜Ｗ３Ｔ及びそのコンプリメンタリ信号Ｗ１Ｂ〜Ｗ３Ｂを合成して、選択メモリアレイのセンスラッチ回路にラッチさせて書込みを行うものである。
【００５８】
例えばメモリアレイ３Ａを選択メモリアレイとし（メモリアレイ３Ｂ〜３Ｄは非選択メモリアレイ）、この選択メモリアレイ３Ａに含まれるメモリセルに書き込みを行なう場合を考える。図９に示した回路によって分離された奇数ビットＷＯＴ，ＷＯＢをスイッチＳＴｄ，ＳＢｄを閉じて、センスラッチ回路４Ｄに保持させ、偶数ビットＷＥＴ，ＷＥＢをスイッチＳＴｂ，ＳＢｂを閉じてセンスラッチ回路４Ｂに保持させる。偶数ビットはセンスラッチ回路４Ｃに保持させても良いが、ここではセンスラッチ回路４Ｂに保持させた場合について、以下説明する。「書込み１」〜「書込み３」の各動作において、センスラッチ回路４Ｄに保持された奇数ビットの情報ＷＯＴ、ＷＯＢと、センスラッチ回路４Ｂに保持され偶数ビットの情報ＷＥＴ、ＷＥＢを、選択メモリアレイ１Ａの書込み変換回路１ＡにスイッチＳＴｄ、ＳＢｄ、ＳＴｂ、ＳＢｂとＳＷ１ａ〜ＳＷ４ａを閉じて転送する。転送を受けた書込み変換回路１Ａは、４値（２ビット）の情報をメモリセルに書込むための２値（１ビット）のデータ“０”または“１”（‘Ｈｉｇｈ’または‘Ｌｏｗ’）に変換して選択メモリアレイ３Ａのセンスラッチ回路４Ａにラッチさせて書込み及び、書込みベリファイを行なう。書込み変換回路１Ａ〜１Ｄが行うデータ合成のための回路構成と動作例を次に説明する。
【００５９】
図１５には書込み変換回路が備える書込みデ−タ合成回路の一例が示される。図１４の書込み変換回路１Ａ〜１Ｄは全てこの図１５に示した回路によって実現されている。同図に示される書込みデータ合成回路は、２ビットのコンプリメンタリ信号の内の非反転データＷＯＴ，ＷＥＴを合成してセンスラッチＳＬの入出力線ＩＯＴに与えるデータＷ１Ｔ〜Ｗ３Ｔを「書込み１」〜「書込み３」に対応してそれぞれ合成する回路部分１００と、２ビットのコンプリメンタリ信号の内の反転データＷＯＢ，ＷＥＢを合成してセンスラッチＳＬの入出力線ＩＯＢに与えるデータＷ１Ｂ〜Ｗ３Ｂを「書込み１」〜「書込み３」に対応してそれぞれ合成する回路部分１０１とに大別される。回路部分１００は、２ビットのコンプリメンタリ信号の内の非反転データＷＯＴ，ＷＥＴに基づいて、「書込み１」のときはモード信号ＭＤＷ１によって選択された信号パスを介してデータＷ１Ｔを形成し、「書込み２」のときはモード信号ＭＤＷ２によって選択された信号パスを介してデータＷ２Ｔを形成し、「書込み３」のときはモード信号ＭＤＷ３によって選択された信号パスを介してデータＷ３Ｔを形成する。回路部分１０１は、２ビットのコンプリメンタリ信号の内の反転データＷＯＴ，ＷＥＴに基づいて、「書込み１」のときはモード信号ＭＤＷ１によって選択された信号パスを介してデータＷ１Ｂを形成し、「書込み２」のときはモード信号ＭＤＷ２によって選択された信号パスを介してデータＷ２Ｂを形成し、「書込み３」のときはモード信号ＭＤＷ３によって選択された信号パスを介してデータＷ３Ｂを形成する。「書込み１」においては、選択されたメモリアレイのセンスラッチＳＬの入出力線ＩＯＴ，ＩＯＢにはデータＷ１Ｔ，Ｗ１Ｂが与えられて書込み及び書込みベリファイが行われ、「書込み２」においては、選択されたメモリアレイのセンスラッチＳＬの入出力線ＩＯＴ，ＩＯＢにはデータＷ２Ｔ，Ｗ２Ｂが与えられて書込み及び書込みベリファイが行われ、「書込み３」においては、選択されたメモリアレイのセンスラッチＳＬの入出力線ＩＯＴ，ＩＯＢにはデータＷ３Ｔ，Ｗ３Ｂが与えられて書込み及び書込みベリファイが行われる。選択側の書込み変換回路１Ａには、「書込み１」〜「書込み３」の夫々において、ＷＯＴ，ＷＥＴが非選択側のセンスラッチ回路４Ｄから、ＷＯＢ，ＷＥＢが非選択側のセンスラッチ回路４Ｃから与えられる。
【００６０】
図１６の（Ａ），（Ｂ），（Ｃ）には図１５に示されるデータ合成回路によって得られる出力結果が示されている。「書込み１」を行なう場合は、図１５の信号ＭＷＤ１を’Ｈｉｇｈ’にする。同様に、「書込み２」、「書込み３」を行なう場合はそれぞれ信号ＭＷＤ２，ＭＷＤ３を’Ｈｉｇｈ’にする。図１６の（Ａ），（Ｂ），（Ｃ）に示されたＩＯＴ，ＩＯＢの出力は、「書込み１」から「書込み３」の動作において、外部からの書込むべき２値のデ−タ列（“０”“０”、“０”“１”、“１”“０”、“１”“１”）に対して図７乃至図９に示した書込み２値デ−タＷ１Ｔ〜Ｗ３Ｔに対応される。
【００６１】
同様に、他のメモリアレイに書込みを行なう場合は、奇数ビット、偶数ビットに分けられたデ−タを非選択となるアレイのうちの２つのセンスラッチ回路にデ−タを一時的に保持させて、書込みの時に、保持されたデ−タを選択メモリの書込み変換回路に転送し、書込みデ−タを合成して、選択メモリアレイのセンスラッチ回路にラッチさせればよい。
【００６２】
尚、図１２に示される偶数、奇数ビットに分離する回路と図１５に示されるデータ合成回路は書込みデータ変換回路１に含まれている。
【００６３】
《２》読出し動作
次に、一つのメモリセルに格納された２ビット分の情報を読み出すための構成を詳細に説明する。先ず、一つのメモリセルに書き込まれた２ビット（４値）のデータを読出し、１ビット（２値）のデ−タ列に変換するための構成を図１７乃至図２６をも参照しながら説明する。
【００６４】
前記項目《１》の書込み動作によって、図１７のように、４極化されたメモリセルのしきい値電圧に対して、この例では、読出し動作時にワ−ド線に印加する電圧を図１７に示す様なＶｔｈ０＞Ｖｒ１＞Ｖｔｈ１、Ｖｔｈ１＞Ｖｒ２＞Ｖｔｈ２、Ｖｔｈ２＞Ｖｒ３＞Ｖｔｈ３をそれぞれ満たす電圧Ｖｒ１、Ｖｒ２、Ｖｒ３とする。そのときにワ−ド線に印加する電圧の例を図１８に示す。ワ−ド線に電圧Ｖｒ１を印加して読出しを行なう動作を「読出し１」とし、同様に電圧Ｖｒ２，Ｖｒ３を印加して読出しを行なう動作をそれぞれ、「読出し２」、「読出し３」と称する。このように読み出し動作を３回行うことは、メモリセルに書込まれた４値（２ビット）の情報を「読出し１」〜「読出し３」の各読み出し動作毎に、２値（１ビット）の情報として読み出すことに他ならない。
【００６５】
前記「読出し１」〜「読出し３」におけるメモリアレイ、センスラッチ回路を含む要部回路の動作は共通であるので、図２に基づいて先ずその共通部分についての読出し動作を説明する。
【００６６】
データ読出しに際しては先ず、センスラッチＳＬのＰＭＯＳトランジスタ側の電源ＰＰを接地電位ＶＳＳに、ＮＭＯＳトランジスタ側の電源ＰＮを電源電圧ＶＣＣにする。この後、制御信号線ＲＰＣ、ＳｉＤを選択レベルに立ち上げてそれぞれ、ＮＭＯＳスイッチＮ４、Ｎ２をオン動作させて、選択されたメモリセルＭＣに接続するビット線ＢＬとノ−ドＡ側を例えば１Ｖにプリチャ−ジし、同時に制御信号線ＲＰＣａを選択レベルに立ち上げてそれぞれ、ＮＭＯＳスイッチＮ４ａをオンさせて、リファレンス側のノ−ドＡａを例えば０．５〔Ｖ〕にプリチャ−ジする。次に、制御信号線ＲＰＣ、ＲＰＣａの電圧を非選択レベルに下げてＮＭＯＳスイッチＮ４、Ｎ４ａをオフ状態にしてから、制御信号線ＳｉＳを選択レベルに立ち上げ、ＮＭＯＳスイッチＮ３をオン状態に、そして、ソ−ス線Ｓと、メモリセルの基板電圧ＶＷＥＬを０〔Ｖ〕とし、ワ−ド線に読出し電圧を印加する。この時、メモリセルＭＣのしきい値電圧がワ−ド線に印加された電圧よりも低い場合は、メモリセルＭＣがオン状態にされて、ビット線ＢＬ側からソ−ス線側に電流が流れ、ビット線ＢＬとノ−ドＡ側の電圧が低下する。一方、メモリセルＭＣのしきい値電圧がワ−ド線に印加された電圧よりも高い場合は、メモリセルＭＣはオン動作せず、メモリセルには電流は流れないからビット線ＢＬとノ−ドＡの電圧は下がらない。そして、ワ−ド線ＷＬの電圧を０〔Ｖ〕にし、制御信号線ＳｉＤ、ＳｉＳの電圧を非選択レベルに下げてそれぞれ、ＮＭＯＳスイッチＮ２、Ｎ３をオフさせた後、制御信号線ＴＲ、ＴＲａを選択レベルに立ち上げて、ＮＭＯＳスイッチＮ６、Ｎ６ａをオン動作させ、次いで、センスラッチＳＬのＰＭＯＳトランジスタ側の電源ＰＰをＶＣＣに、ＮＭＯＳトランジスタ側の電源をＶＳＳにし、ノ−ドＡとリファレンス側のノ−ドＡａの電圧差を増幅する。増幅動作が確定するタイミングをもって制御信号線ＹＧを選択レベルに立ち上げて、ＮＭＯＳスイッチＮ８、Ｎ８ａをオン動作させることにより、センスラッチＳＬが保持している情報が、入出力線ＩＯＴ，ＩＯＢに出力される。入出力線ＩＯＴ，ＩＯＢには互いにコンプリメンタリ信号が出力される。
【００６７】
次に「読出し１」〜「読出し３」の各動作におけるメモリセルに書き込まれた４値（２ビット）の情報の読出しについて図１６の場合を一例として説明する。図１６においては、一本のワ−ド線ＷＬに接続した４個のメモリセルＭＣ１〜ＭＣ４に、“００”、“０１”、“１０”、“１１”のそれぞれ４値（２ビット）のデ−タが書き込まれている場合を想定する。これらの４個の値は、すでに述べた書込み動作により、２値（１ビット）のデータ列“０００１１０１１”が２個ずつ区切られて“００”、“０１”、“１０”、“１１”として、それぞれメモリセルＭＣ１〜ＭＣ４に記憶されたものである。また、ＳＬ１〜ＳＬ４はそれぞれメモリセルＭＣ１〜ＭＣ４に接続されたセンスラッチを表す。この例では、簡単なセンスラッチの構成により一つのメモリセルに記憶された多値（４値）の読み出しが実現できる。
【００６８】
図２０は「読出し１」の動作によって、メモリセルＭＣ１〜ＭＣ４のしきい値電圧とワード線に印加する読出し電圧Ｖｒ１との関係及び、メモリセルＭＣ１〜ＭＣ４から読み出され、センスラッチＳＬ１〜ＳＬ４にラッチされる２値（１ビット）のデータＲ１Ｔの、“０”又は“１”（‘Ｈｉｇｈ’又は‘Ｌｏｗ’）を示した図である。同様に図２１、図２２もそれぞれメモリセルＭＣ１〜ＭＣ４のしきい値電圧とワード線に印加する読出し電圧Ｖｒ２、Ｖｒ３との関係及び、「読出し２」、「読出し３」の各動作によって、メモリセルＭＣ１〜ＭＣ４から読み出され、センスラッチＳＬ１〜ＳＬ４にラッチされる２値（１ビット）のデ−タＲ２Ｔ，Ｒ２Ｔを示した図である。前述の図１４の構成から成るフラッシュメモリについて、これら２値（１ビット）の情報が圧縮され、４値（２ビット）の情報が記憶されたメモリセルから読み出される２値（１ビット）のデ−タＲ１Ｔ〜Ｒ３Ｔ、及びそのコンプリメンタリ信号Ｒ１Ｂ〜Ｒ３Ｂから、メモリセルに４値のデータとして圧縮されて記憶される前の２値（１ビット）の情報へ変換する手法を説明する。
【００６９】
図１４の選択メモリアレイ３Ａの情報を読み出す場合を一例として説明する。「読出し１」の動作によって、読み出された２値（１ビット）のデ−タＲ１Ｔ及び、そのコンプリメンタリ信号Ｒ１Ｂはセンスラッチ回路４Ａから、スイッチＳＲＴａ，ＳＲＢａ，ＳＲＴｂ，ＳＲＢｂを閉じてセンスラッチ回路３Ｂへ転送され、それによってセンスラッチ３ＢはデータＲ１Ｔ，Ｒ１Ｂを保持する。それらのスイッチＳＲＴａ，ＳＲＢａ，ＳＲＴｂ，ＳＲＢｂを開いた後、「読出し２」の動作が行われる。「読み出し２」の場合には、スイッチスイッチＳＲＴａ，ＳＲＢａ，ＳＲＴｃ，ＳＲＢｃが閉じられることにより、選択メモリアレイ３Ａから読み出された２値（１ビット）のデ−タＲ２Ｔ，Ｒ２Ｂは、センスラッチ回路４Ａからセンスラッチ４Ｃへ転送され、これによってセンスラッチ回路４ＣはデータＲ２Ｔ，Ｒ２Ｂを保持する。この後、これらのスイッチを開いてから、「読出し３」の動作を開始して、２値（１ビット）のデ−タＲ３Ｔ，Ｒ３Ｂを読出し、センスラッチ４Ａに保持させる。３個のセンスラッチ回路４Ａ，４Ｂ，４Ｃに保持された３個の読み出しデ−タはスイッチＳＯＴａ、ＳＯＢａ、ＳＯＴｂ、ＳＯＢｂ、ＳＯＴｄ、ＳＯＢｄを介して読み出し変換回路２に与えられる。読み出し変換回路２は、そのデ−タを１ビットづつのデータ列に変換若しくは復元する。
【００７０】
図２３には「読出し１」〜「読出し３」の動作によって読み出された２値（１ビット）のデ−タＲ１Ｔ〜Ｒ３Ｔ及びそのコンプリメンタリ信号Ｒ１Ｂ〜Ｒ３Ｂから、メモリセルに記憶されていた４値（２ビット）のデ−タ“００”、“０１”、“１０”、“１１”に変換する回路例が示されている。
【００７１】
同図に示される読み出しデータ合成回路は、入出力線ＩＯＴ側の回路部分２００と入出力線ＩＯＢ側の回路部分２０１に大別される。回路部分２００は、「読出し１」〜「読出し３」の３回の読み出しによって得られた非反転信号Ｒ１Ｔ〜Ｒ３Ｔに基づいて、２ビットの非反転信号ＹＴ，ＸＴを並列的に形成する。回路部分２０１は、「読出し１」〜「読出し３」の３回の読み出しによって得られた反転信号Ｒ１Ｂ〜Ｒ３Ｂに基づいて、２ビットの反転信号ＹＢ，ＸＢを並列的に形成する。即ち、この読出しデータ合成回路は、センスラッチ回路４Ａ，４Ｂ，４Ｃから転送されるデ−タＲ１Ｔ，Ｒ２Ｔ，Ｒ３Ｔとそのコンプリメンタリ信号Ｒ１Ｂ，Ｒ２Ｂ，Ｒ３Ｂを４値（２ビット）のデ−タ列に変換する。ＸＴは４値（２ビット）のデ−タの上位ビットを、ＹＴは下位ビットを表す。ＸＢ，ＹＢはその信号のコンプリメンタリ信号である。例えば、４値のデータが“１０”の場合、上位ビットは“１”、下位ビットは“０”となる。
【００７２】
図２４には前記「読出し１」〜「読出し３」によって得られたデータＲ１Ｔ〜Ｒ３Ｔ（Ｒ１Ｂ〜Ｒ３Ｂ）とそれによって得られる合成出力ＸＴ，ＹＴ（ＸＢ，ＹＢ）との関係が示されている。
【００７３】
前記読出しデータ合成回路で得られた上位ビットのＸＴ，ＸＢ、下位ビットのＹＴ，ＹＢは、図２５に示される回路で、交互に選択されて２ビットのデータとして出力される。図２５に示される回路は、クロック信号ＣＬＫ３に同期させて、上位ビットＸＴ，下位ビットＹＴを交互にＩＯＴに、上位ビットのコンプリメンタリ信号ＸＢ，下位ビットのコンプリメンタリ信号ＹＢを交互にＩＯＢへ出力させるＣＭＯＳトランスファゲートＧＸＴ，ＧＹＴが設けられて成る。これによって、一つのメモリセルに記憶されている４値の情報を２ビットのデ−タ列として読み出すことができる。
【００７４】
図２６には図２０の回路の一例動作タイミングとして、“ＸＴ，ＹＴ”が“１１”の場合（コンプリメンタリ信号“ＸＢ，ＹＢ”は“００”）、すなわち、一つのメモリセルに記憶された情報が４値（２ビット）で“１１”の場合を例としたＩＯＴ，ＩＯＢの出力を表す。ＸＴ，ＸＢの信号は、クロック信号ＣＬＫ３が‘Ｈｉｇｈ’の状態の時にＣＭＯＳトランスファゲートＧＸＴ，ＧＸＢが開いてそれぞれ入出力線ＩＯＴ，ＩＯＢに出力される。この時、ＣＭＯＳトランスファゲートＧＹＴ，ＧＹＢは閉じており、ＹＴ，ＹＢの信号は出力されない。一方、クロック信号ＣＬＫ３が‘Ｌｏｗ’の状態の時にはＣＭＯＳトランスファゲートＧＹＴ，ＧＹＢが開き、ＹＴ，ＹＢの信号が入出力線ＩＯＴ，ＩＯＢに出力され、ＸＴ，ＸＢの信号はトランスファゲートＧＸＴ，ＧＸＢが閉じているため、出力されない。
【００７５】
尚、図２３に示された読出しデータ合成回路と、図２５に示された上位及び下位ビットの交互出力回路は前記読出し変換回路２に含まれている。
【００７６】
以上説明してきた読出し動作の特長は、「読出し１」〜「読出し３」の３回の動作により、メモリセルに書込まれた４値（２ビット）の情報に対応して、それぞれに読み出された２値（１ビット）のデ−タを非選択メモリアレイのセンスラッチ回路に転送して、３回の読出しが終了した後に、これらの２値（１ビット）のデ−タを読出しデ−タ変換回路２によって、２値（１ビット）のデ−タ列に変換して４値（２ビット）の情報を読み出すことである。
【００７７】
図２７にはフラッシュメモリの別の例が示されている。図１に基づいて説明したフラッシュメモリは、書込み時、読出し時に非選択センスラッチ回路に書き込むべきデ−タ又は、メモリセルから読出されたデ−タを一時的に保持させ、メモリセルに書込むべきデータ又は、外部に読出すべきデ−タに変換するが、図２７に示されるフラッシュメモリでは、フラッシュメモリのチップ内に、それら非選択メモリ側のセンスラッチの機能を専用的に司るためのバッファ２１を設け、このバッファ２１にデ−タを一時的に保持させるようにしたものである。書込み時、読出し時における動作及びデ−タ変換のやり方は、図１のフラッシュメモリに関して説明した内容と同じであるが、デ−タを非選択センスラッチ回路ではなく、バッファ２１を用いる点が相違される。
【００７８】
この例の場合に、４値（２ビット）の書込み、及び読出し動作は次の様に行う。前述の説明と同様に書込みデ−タ変換回路１で奇数ビット、偶数ビットに分離された書込み２値デ−タをバッファ２１に信号線２３を通して転送してこれらを保持させる。「書込み１」〜「書込み３」に応じた２値（１ビット）のデ−タを合成するため、これら奇数ビット、偶数ビットに分離されたデ−タを信号線２３を通してバッファ２１から書込みデ−タ変換回路１に転送する。この書込みデータ変換回路１で合成された３種類の書込みデ−タは、信号線２３を通して再びバッファ２１に転送して保持させる。この合成されたデ−タを「書込み１」〜「書込み３」の各動作のときに、信号線２４を通してセンスラッチ回路４ヘ転送し、ラッチさせて、書込み及び書込みベリファイ動作を行なうようにする。一方、読出し動作は「読出し１」〜「読出し３」によって、それぞれ読み出された２値（１ビット）のデ−タをセンスラッチ回路４から信号線２４を通してバッファ２１に転送して保持させる。これら２値デ−タを信号線２５を通して読出しデ−タ変換回路２へ転送し、上記実施例同様に、２値（１ビット）のデ−タ列に変換してメインアンプ１０で増幅し、Ｄｏｕｔ１７から出力する。それら制御は制御回路１２によって行う。
【００７９】
図２８には更に別のフラッシュメモリの例が示される。このフラッシュメモリは中央演算処理機（ＣＰＵ）２７を内蔵する。中央演算処理機構２７は中央処理装置若しくはマイクロプロセッシングユニットの相当する回路ブロックを意味する。この中央演算処理機構２７は、図１のフラッシュメモリに関して説明した書込みデ−タ変換、読出しデ−タ変換、及びその時のセンスラッチ回路間のデ−タの転送を制御する機能を実現する。それら機能を実現するための中央演算処理機構２７の動作プログラムは、それに内蔵された半導体記憶装置若しくは図示を省略した別のオンチップ半導体記憶装置に格納されているものと理解されたい。
【００８０】
図２９に示されるフラッシュメモリはバッファ２１と中央演算処理機構２７の双方を同一半導体チップの備えている。
【００８１】
図２８及び図２９に示されるフラッシュメモリは、チップ上に中央演算処理機構２７を有し、４値（２ビット）の書込み及び読出し時における各種データ変換などの演算処理を中央演算処理機構２７によって行い、非選択のセンスラッチ回路または、チップ上に設けられたバッファ２１を用いて一つのメモリセルに４値（２ビット）の書込み及び読出し動作を行なうことができる。この図２８に示されるフラッシュメモリにおける４値（２ビット）の書込み及び、読出しの動作は、それぞれ、非選択メモリアレイのセンスラッチ回路を用いる点で図１のフラッシュメモリと同様であり、また、図２９のフラッシュメモリはバッファ２１を用いる点で図２７のフラッシュメモリと同様であるが、デ−タ変換については、図１及び図２７のフラッシュメモリはそれぞれが独立して制御されるメモリアレイとセンスラッチ回路のそれぞれに書込み変換回路が設けられているのに対して、図２８及び図２９のフラッシュメモリでは、読出しデ−タ変換の機能と、書込みデ−タ変換機能を中央演算処理機構２７によって実現している。
【００８２】
図２８に示されるフラッシュメモリにおける４値（２ビット）の書込み、及び読出し動作は次の様に行う。Ｄｉｎ１６から書込む２値（１ビット）のデータ列が入力されると、これをメインアンプ１０で増幅し、中央演算処理機構２７へ信号線２９を通して転送し、奇数ビット、偶数ビットに分離する。この奇数ビット、偶数ビットに分離された２値（１ビット）のデ−タはセンスラッチ回路４の非選択のメモリセルに接続するセンスラッチ（非選択センスラッチ）に信号線２８を通して転送されて保持される。「書込み１」〜「書込み３」に応じた２値（１ビット）のデ−タを中央演算処理機構２７により合成するため、これら奇数ビット、偶数ビットに分離されたデ−タは、信号線２８を通してセンスラッチ回路４から中央演算処理機構２７に転送される。中央演算処理機構２７で変換されたデ−タは「書込み１」〜「書込み３」の各動作に応じて、信号線２８を通してセンスラッチ回路４ヘ転送されてラッチされ、書込み及び書込みベリファイ動作に利用される。一方、読出し動作では「読出し１」〜「読出し３」によって、それぞれ読み出された２値（１ビット）のデ−タがセンスラッチ回路４の非選択センスラッチに保持される。３回の読出し動作によって読み出され、センスラッチ回路４に保持された２値（１ビット）のデータは、信号線２８を通して中央演算処理機構２７へ転送され、図１のフラッシュメモリと同様に、２値（１ビット）のデ−タ列に変換されて、信号線２９を通してメインアンプ１０へ転送され増幅されて、Ｄｏｕｔ１７から外部に出力される。
【００８３】
図２９に示されるフラッシュメモリは、４値（２ビット）の書込み、及び読出し動作を次の様に行う。Ｄｉｎ１６から書込む２値（１ビット）のデータ列が入力されると、そのデータがメインアンプ１０で増幅されて中央演算処理機構２７へ信号線２９を通して転送され、奇数ビット、偶数ビットに分離される。この奇数ビット、偶数ビットに分離された２値（１ビット）のデ−タはバッファ２１に信号線３１を通して転送されて保持される。「書込み１」〜「書込み３」に応じた２値（１ビット）のデ−タを中央演算処理機構２７により合成するため、これら奇数ビット、偶数ビットに分離されたデ−タは信号線３１を通してバッファ２１から中央演算処理機構２７に転送される。中央演算処理機構２７で変換されたデ−タは「書込み１」〜「書込み３」の各動作に従って信号線３１を通してセンスラッチ回路４ヘ転送されてラッチされ、順次書込み及び書込みベリファイ動作に利用される。一方、読出し動作は「読出し１」〜「読出し３」によって、それぞれメモリセルから読み出された２値（１ビット）のデ−タがセンスラッチ回路４から信号線３０を通してバッファ２１に転送されて保持される。３回の読出し動作によって読み出され、バッファ２１に保持された２値（１ビット）のデータは信号線３１を通して中央演算処理機構２７へ転送され、図１のフラッシュメモリと同様に、２値（１ビット）のデ−タ列に変換されて信号線２９を通してメインアンプ１０へ転送されて増幅され、Ｄｏｕｔ１７から外部に出力される。尚、中央演算処理機構２７をオンチップで備えたフラッシュメモリは、制御回路１２の機能を当該中央演算処理機構２７によって実現することができる。
【００８４】
図３０には図２８及び図２９に示される単一チップのフラッシュメモリをマルチチップで構成する場合の例が示されている。すなわち、フラッシュメモリ３３、中央演算処理機構２７、及びＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）によってマルチチップで構成されている。フラッシュメモリ３３は図２８のフラッシュメモリに対して中央演算処理機構を内蔵せず、或いは図１のフラッシュメモリに対して書込み変換回路と読出し変換回路を備えていない回路構成を有する。書込み動作と読出し動作時におけるデ−タ変換の時は、デ−タをＤＲＡＭ３４に転送し一時的に保持させ、それを中央演算処理機構２７がデータ変換を行ない、一つのメモリセルに対する４値データの書込み又は一つのメモリセルに格納された４値データの読出しを行なう。図３０において３８、３９は制御信号、３５、３６、３７はアドレスやデータのための信号線を意味する。
【００８５】
図３１に示される回路は、図３０に示される回路構成に含まれるＤＲＡＭ３４をＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）４０に変えた点が相違される。この回路構成によれば、書込み動作と読出し動作時におけるデ−タ変換の時、デ−タはＳＲＡＭ４０に転送されて一時的に保持され、中央演算処理機構２７がそのＳＲＡＭ４０に保持されたデータの前記変換を行ない、書込み又は、読出しを行なう。図３１において３８及び４３は制御信号、３６、４１及び４２はアドレスやデータのための信号線を意味する。
【００８６】
図３２、図３３にはこれまでに説明した各種フラッシュメモリにおける４値（２ビット）の書込み動作及び読出し動作の手順の一例が示されている。即ち、書込み動作においては、書込みデータを奇数ビット、偶数ビットに分離し、非選択メモリアレイのセンスラッチ、バッファ２１又は外部のＤＲＡＭ３４若しくはＳＲＡＭ４０に一時的に格納する（Ｓ１）。次いで、一時的に格納されたデータから「書込み１」〜「書込み３」に応じて、順次実際にメモリセルに書き込む書込み２値データを合成し、選択メモリアレイのセンスラッチに転送する（Ｓ２）．そして、ワード線に書き込み電圧を印加し、センスラッチにラッチされたデータに応じてメモリセルの書込み動作を行い（Ｓ３）、書込み動作を行ったメモリセルに対して書き込みベリファイ動作を行い（Ｓ４）、書込み動作によって所要のしきい値電圧を得ることができるまでステップＳ３，Ｓ４の動作を繰り返す（Ｓ５）。書込み動作は「書込み３」まで行われたかが判定され（Ｓ６）、「書込み３」まで完了されていなければ、書込みベリファイ電圧が次のベリファイ電圧に設定されて（Ｓ７）、「書込み３」まで処理が終了されるまで上記ステップＳ１〜Ｓ７が繰り返される。
【００８７】
読出し動作においては、先ず、アクセス対象とされるメモリセルのワード線に読出し電圧Ｖｒ１を印加して「読出し１」の動作を行い（Ｓ１１）、これによって読出された２値データが非選択メモリアレイに対応されるセンスラッチ、バッファ２１又はＤＲＡＭ３４若しくはＳＲＡＭ４０に転送される（Ｓ１２）。次に、そのワード線に読出し電圧Ｖｒ２を印加して「読出し２」の動作を行い（Ｓ１３）、これによって読出された２値データが非選択メモリアレイに対応されるセンスラッチ、バッファ２１又はＤＲＡＭ３４若しくはＳＲＡＭ４０に転送される（Ｓ１４）。さらに、そのワード線に読出し電圧Ｖｒ３を印加して「読出し３」の動作を行い（Ｓ１５）、これによって読出された２値データが非選択メモリアレイに対応されるセンスラッチ、バッファ２１又はＤＲＡＭ３４若しくはＳＲＡＭ４０に転送される（Ｓ１６）。このようにして「読出し１」〜「読出し３」で得られた２値データは読出しデータ変換回路２又は中央演算処理機構２７で２値データ列の上位ビットと下位ビットに変換され、それが交互に外部に出力される（Ｓ１７）。
【００８８】
図３４には、書込み動作時の書込みベリファイ電圧Ｖｖ１，Ｖｖ２，Ｖｖ３を切り換えるための回路構成例が示される。この回路は図１、図２７乃至図２９に示される電源切換え回路９に含まれる。図１、図２７乃至図２９に示されるベリファイ終了信号１４は、センスラッチ回路４から出力される。即ち、書込みベリファイ動作における入出力線ＩＯＴからの信号がベリファイ終了信号１４とされる。このベリファイ終了信号１４は、「書込み１」〜「書込み３」の夫々における書込みベルファイ動作において書き込み状態が所定の閾値電圧に到達したとき、換言すれば、「書込み１」〜「書込み３」の個々の書込み動作が終了したとき、所定のタイミングで活性化される。前記ベリファイ終了信号１４はシフトクロックとしてシフトレジスタ９００に供給され、「書込み１」〜「書込み３」の各動作が終了する毎に、シフトレジスタ９００の初段の記憶回路に保持されているキャリーが順次後段の記憶回路にシフトされる。スイッチＳｖ１〜Ｓｖ３は各記憶回路のラッチ信号によってスイッチ制御され、初期状態ではスイッチＳｖ１がオン状態にされ、順次キャリーが伝達される順番に従ってオン状態にされるスイッチが変化されるようになっている。前記書込みベリファイ電圧Ｖｖ１〜Ｖｖ３は電圧発生回路９０１〜９０３で生成され、スイッチＳｖ１〜Ｓｖ３は電圧発生回路９０１〜９０３で生成されるベリファイ電圧Ｖｖ１〜Ｖｖ３を選択してワードドライバ７に与える。
【００８９】
このように、ベリファイ終了信号１４がシフトレジスタ９００に入力されて、ベリファイ電圧を切り換えるようになっており、「書込み１」における書込みベリファイ電圧Ｖｖ１をワ−ド線に印加するため、スイッチＳｖ１をオンせる。「書込み１」のベリファイ終了信号がシフトレジスタ９００に入力されると、スイッチＳｖ１はオフになり、スイッチＳｖ２がオンして「書込み２」の書込みベリファイＶｖ２がベリファイ電圧としてワ−ド線に印加される。同様に「書込み２」のベリファイが終了すると、スイッチＳｖ２がオフに、スイッチＳｖ３がオンになり、Ｖｖ３がベリファイ電圧としてワ−ド線に印加される。「書込み３」のベリファイ終了信号がシフトレジスタに入力されると、シフトレジスタはリセットされてスイッチＳｖ３もオフになり、全書込み動作が終了する。
【００９０】
本発明は以上説明した様に、ベリファイ動作時に異なる３種類の電圧をワード線に印加して書込み動作を行い、メモリセルのしきい値電圧を制御し、これらの３回の書込み動作１回ごとに書込む４値（２ビット）の情報に対応した２値（１ビット）の書込みデータを非選択メモリアレイに接続するセンスラッチ回路やチップ内に設けられたバッファ又は、外部のＤＲＡＭ、ＳＲＡＭを用いて合成することにより、一つのメモリセルに４値（２ビット）の情報を書込むことができ、フラッシュメモリの記憶容量を２倍にすることができる。一方、この様に記憶された４値（２ビット）の情報を読み出して２値（１ビット）の情報にするには、読出し動作時に異なる３種類の電圧をワード線に印加して、これらの読出し動作ごとに読み出される２値（１ビット）の情報を非選択メモリアレイに接続するセンスラッチ回路やチップ内に設けられたバッファ又は、外部のＤＲＡＭ、ＳＲＡＭに一時的に記憶させて、３種類の２値（１ビット）の情報を合成して、メモリセルに記憶されていた４値（２ビット）の情報に対応させた２値（１ビット）の情報に変換することにより行われる。
【００９１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９２】
例えば、例えば図１等に示した上記フラッシュメモリは単体のメモリＬＳＩであるがマイクロコンピュータなどの論理ＬＳＩのオンチップメモリとして構成することも可能である。また、図３０、図３１に示したマルチチップ構成のメモリについてもこれを単一チップで構成することができ、その場合に、図３０、図３１に示される回路構成を、マイクロコンピュータのようなデータ処理ＬＳＩの一つの機能と位置付けることができる。したがって、その場合に、中央演算処理機構２７はその他のデータ処理に汎用的に利用される回路とみなすことができる。本発明は、不揮発性半導体記憶装置は１トランジスタ型のメモリセルを有するフラッシュメモリに限定されず、記憶トランジスタと共に選択トランジスタによってメモリセルが構成されるＥＥＰＲＯＭにも適用することができる。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１の実施の形態に係るフラッシュメモリのブロック図である。
【図２】図１に示されるメモリセルアレイ及びセンスラッチの一部分を詳細に示した一例回路図である。
【図３】一つのメモリセルに対する４値書込みにおける書込みベリファイ電圧と閾値電圧との関係を示す説明図である。
【図４】書込み時におけるワード線印加電圧の一例を示す説明図である。
【図５】４値データの書込みの一例を説明するために４個のメモリセルと夫々に書き込まれる４値書込みデータとの対応関係を示す説明図である。
【図６】図４の書込み状態を得るための第１段階として４個のメモリセルを全て消去状態にしたときの当該４個のメモリセルの閾値電圧を示す説明図である。
【図７】図４の書込み状態を得るための第２段階として４個のメモリセルを全て消去状態にした後の「書込み１」によって得られるメモリセルの閾値電圧の変化を示す説明図である。
【図８】図４の書込み状態を得るための第３段階として「書込み２」によって得られるメモリセルの閾値電圧の変化を示す説明図である。
【図９】図４の書込み状態を得るための第４段階として「書込み３」によって得られるメモリセルの閾値電圧の変化を示す説明図である。
【図１０】書込み電圧の印加態様として書き込みパルス幅を漸増させる場合の電圧波形図の一例を示す説明図である。
【図１１】書込み電圧の印加態様として書き込みパルス電圧を漸増させる場合の電圧波形図の一例を示す説明図である。
【図１２】書込みデータを偶数及び奇数ビットに分離する回路の一例を示す論理回路図である。
【図１３】図１２に示される回路の一例動作タイミング図である。
【図１４】図１のメモリセルアレイ、センスラッチ回路、書込み変換回路及び読出し変換回路の接続態様の一例を示すブロック図である。
【図１５】図１２に示される回路で偶数及び奇数に分離されたデータから「書込み１」〜「書込み３」のためのデータを生成する書込みデータ合成回路の一例論理回路図である。
【図１６】図１５の書込みデータ合成回路による合成結果の一例を「書込み１」〜「書込み３」の夫々に対応して示す説明図である。
【図１７】４値でデータが書き込まれたメモリセルに対する読出し時におけるワード線電位とメモリセルの閾値電圧との関係を示す説明図である。
【図１８】読出しワード線へ印加する電圧の一例波形図である。
【図１９】４値データの読出しの一例を説明するために４個のメモリセルと夫々に書き込まれた４値書込みデータとの対応関係を示す説明図である。
【図２０】図１９に示されるメモリセルに対する「読出し１」によって得られる２値データを示す説明図である。
【図２１】図１９に示されるメモリセルに対する「読出し２」によって得られる２値データを示す説明図である。
【図２２】図１９に示されるメモリセルに対する「読出し３」によって得られる２値データを示す説明図である。
【図２３】読出しデータ合成回路の一例を示す論理回路図である。
【図２４】読出しデータ合成回路の出力結果の一例を示す説明図である。
【図２５】読出しデータ合成回路の出力に基づいて上位ビットと下位ビットを交互に出力する回路の一例回路図である。
【図２６】図２５に示される回路の一例動作タイミング図である。
【図２７】書込みデータ及び読出しデータを一時的に蓄えるバッファを備えた本発明の第２の実施の形態に係るフラッシュメモリのブロック図である。
【図２８】ＣＰＵ備えた本発明の第３の実施の形態に係るフラッシュメモリのブロック図である。
【図２９】書込みデータ及び読出しデータを一時的に蓄えるバッファとＣＰＵを備えた本発明の第４の実施の形態に係るフラッシュメモリのブロック図である。
【図３０】バッファとしてのＤＲＡＭとＣＰＵをマルチチップで有する形式の本発明の第５の実施の形態に係るフラッシュメモリのブロック図である。
【図３１】バッファとしてのＳＲＡＭとＣＰＵをマルチチップで有する形式の本発明の第６の実施の形態に係るフラッシュメモリのブロック図である。
【図３２】メモリセルに４値の情報を書込む動作の一例フローチャートである。
【図３３】４値の情報が書き込まれたメモリセルに対する読出し動作の一例フローチャートである。
【図３４】３種類のベリファイ電圧切換えのための構成例を示すブロック図である。
【図３５】一つのメモリセルが２値の情報を記憶するフラッシュメモリの部分的な構成の一例を示す回路図である。
【図３６】２値の情報が書込まれたメモリセルのしきい値電圧分布の一例を示す説明図である。
【符号の説明】
【００９４】
１  書込みデータ変換回路
２  読出しデータ変換回路
３  メモリセルアレイ
４  センスラッチ回路
９  電源切換え回路
１２  制御回路
Ｎ１〜Ｎ８、Ｎ１ａ〜Ｎ８ａ、Ｎ９〜Ｎ１２  ＮＭＯＳスイッチ
ＳＬ、ＳＬ１〜ＳＬ４  センスラッチ
ＶＷＥＬ、ＶＣＣ、ＰＰ、ＰＮ、ＶＳＡ、ＶＳＳ  電源
ＧＮＤ  接地電位
ＩＯＴ、ＩＯＢ、ＩＯ  入出力線
ＤＤＣ、ＤＤＣａ、ＳｉＤ、ＳｉＤａ、ＳｉＳ、ＳｉＳａ、ＲＰＣ、ＲＰＣａ、ＰＣ、ＰＣａ、ＴＲ、ＴＲａ、ＹＧ、ＳＥＴ、ＭＷＤ１〜ＭＷＤ３  制御信号線
ＭＣ、ＭＣａ、ＭＣ１〜ＭＣ４  メモリセル
ＷＬ、Ｗ  ワード線
ＢＬ、Ｂｌａ  ビット線
Ｖｔｈ０、Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３  メモリのしきい値電圧
ＣＬＫ１〜ＣＬＫ３  クロック信号
Ｖｖ１〜Ｖｖ３  書込みベリファイ時ワード線印加電圧
Ｖｒ１〜Ｖｒ３  読出し時ワード線印加電圧
ＩＮＶ１、ＩＮＶ２  インバータ回路  
【図１】
2005285321.tif 000003
【図２】
2005285321.tif 000004
【図３】
2005285321.tif 000005
【図４】
2005285321.tif 000006
【図５】
2005285321.tif 000007
【図６】
2005285321.tif 000008
【図７】
2005285321.tif 000009
【図８】
2005285321.tif 000010
【図９】
2005285321.tif 000011
【図１０】
2005285321.tif 000012
【図１１】
2005285321.tif 000013
【図１２】
2005285321.tif 000014
【図１３】
2005285321.tif 000015
【図１４】
2005285321.tif 000016
【図１５】
2005285321.tif 000017
【図１６】
2005285321.tif 000018
【図１７】
2005285321.tif 000019
【図１８】
2005285321.tif 000020
【図１９】
2005285321.tif 000021
【図２０】
2005285321.tif 000022
【図２１】
2005285321.tif 000023
【図２２】
2005285321.tif 000024
【図２３】
2005285321.tif 000025
【図２４】
2005285321.tif 000026
【図２５】
2005285321.tif 000027
【図２６】
2005285321.tif 000028
【図２７】
2005285321.tif 000029
【図２８】
2005285321.tif 000030
【図２９】
2005285321.tif 000031
【図３０】
2005285321.tif 000032
【図３１】
2005285321.tif 000033
【図３２】
2005285321.tif 000034
【図３３】
2005285321.tif 000035
【図３４】
2005285321.tif 000036
【図３５】
2005285321.tif 000037
【図３６】
2005285321.tif 000038
【手続補正書】
【提出日】平成17年8月1日(2005.8.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれがフローティングゲートとコントロールゲートを備えた複数のメモリセルを有するフラッシュメモリと、
ＳＲＡＭに格納された書き込みデータを読み出し、前記フラッシュメモリへ書き込み情報を転送する中央演算処理機構とを具備し、
前記複数のメモリセルのそれぞれは、前記フローティングゲートに電荷を注入或いはフローティングゲートから電荷を放出する第１書込み動作によって第１状態とされ、又は、前記フローティングゲートに電荷を注入或いはフローティングゲートから電荷を放出する第２書込み動作によって第２状態とされることにより前記書き込みデータのうち複数ビットの書き込みデータを記憶し、
前記フラッシュメモリは、前記第１及び第２書き込み動作において、前記中央演算処理機構からの前記書き込み情報に従って複数のパルスを前記コントロールゲートに印加すると共に、前記複数のパルスのうち最後のパルスの幅を最初のパルスの幅より大きくすることを特徴とする不揮発性半導体装置。
【請求項２】
それぞれがフローティングゲートとコントロールゲートを備えた複数のメモリセルを有するフラッシュメモリと、
ＳＲＡＭに格納された書き込みデータを読み出し、前記フラッシュメモリへ書き込み情報を転送する中央演算処理機構とを具備し、
前記複数のメモリセルのそれぞれは、前記フローティングゲートに電荷を注入或いはフローティングゲートから電荷を放出する第１書込み動作によって第１状態とされ、又は、前記フローティングゲートに電荷を注入或いはフローティングゲートから電荷を放出する第２書込み動作によって第２状態とされることにより前記書き込みデータのうち複数ビットの書き込みデータを記憶し、
前記フラッシュメモリは、前記第１及び第２書き込み動作において、前記中央演算処理機構からの前記書き込み情報に従って複数のパルスを前記コントロールゲートに印加すると共に、前記複数のパルスのうち最後のパルスの振幅を最初のパルスの振幅より大きくすることを特徴とする不揮発性半導体装置。
【請求項３】
請求項１又は２において、
前記フラッシュメモリと前記中央演算処理機構は、異なるチップで形成されることを特徴とする不揮発性半導体装置。
【請求項４】
請求項１から３のいずれか１項において、
前記中央演算処理機構は、前記複数のメモリセルのうち対応するひとつのメモリセルに書き込む複数ビットの情報を合成することにより前記書き込み情報を生成することを特徴とする不揮発性半導体装置。
【請求項５】
請求項１から４のいずれか１項において、
前記フラッシュメモリは、前記複数のメモリセルに接続される複数のビット線と、前記複数のビット線に接続される複数のセンスラッチ回路とを更に備え、
前記書き込み情報は、前記センスラッチ回路に書き込まれることを特徴とする不揮発性半導体装置。
【請求項６】
請求項５において、
前記フラッシュメモリは、前記複数のパルスを印加する場合において、前記複数のパルスの夫々のパルスを印加した後、前記複数のメモリセルのうち対応するメモリセルから書き込まれた情報を読み出すためのパルスを前記コントロールゲートに印加し、読み出された情報と前記センスラッチに書き込まれた前記書き込み情報とを比較することにより、前記対応するメモリセルへの書き込みが終了したか否かを判断することを特徴とする不揮発性半導体装置。
【請求項７】
請求項１から６のいずれか１項において、
前記第２状態とされるべきメモリセルは、前記第１状態とされてから前記第２状態とされることを特徴とする不揮発性半導体装置。
【請求項８】
請求項１において、
前記複数のパルスの夫々の振幅は、同じ大きさの振幅であることを特徴とする不揮発性半導体装置。
【請求項９】
請求項２において、
前記複数のパルスの夫々の幅は、同じ大きさであることを特徴とする不揮発性半導体装置。
【請求項１０】
請求項１から９のいずれか１項において、
前記中央演算処理機構と、前記フラッシュメモリとは、異なるチップであることを特徴とする不揮発性半導体装置。
【請求項１１】
ＳＲＡＭと、ＣＰＵと、多値情報を記憶可能なフラッシュメモリとをマルチチップで構成したことを特徴とする不揮発性半導体装置。