(57)【要約】【課題】  コンタクトホール面積を大きくすることなくコンタクト抵抗を減らす。【解決手段】  抵抗膜５と第二導電膜７の双方に電気的に接続する第一導電膜４を形成する。これにより、コンタクトホールを形成する際にコンタクトホール部分の抵抗膜５が第二絶縁膜６と共にエッチングされても、抵抗膜５と第二導電膜７の双方と電気的に接続する第一導電膜４によって抵抗膜５との間の接触面積が大きく構成されているので、コンタクトホール面積を大きくすることなく、コンタクト抵抗を低減させることができる。また、半導体基板の面積が大きくなり、製造コストが増加することを防止することができる。【選択図】  図１
2005057161.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板上に形成された第一絶縁膜と、
上記第一絶縁膜上の少なくとも一部に形成された第一導電膜と、
上記第一導電膜の表面の一部と電気的に接続する抵抗膜と、
コンタクトホールを形成する第二絶縁膜と、
上記コンタクトホールに充填され、上記第一導電膜表面の一部及び上記抵抗膜と電気的に接続する第二導電膜と
を有することを特徴とする半導体装置。
【請求項２】
半導体基板上に第一絶縁膜を形成する工程と、
上記第一絶縁膜上の少なくとも一部に第一導電膜を形成する工程と、
上記第一導電膜表面の一部と電気的に接続する抵抗膜を形成する工程と、
第二絶縁膜によりコンタクトホールを形成する工程と、
上記コンタクトホールに上記第一導電膜表面の一部及び上記抵抗膜と電気的に接続する第二導電膜を充填する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
上記抵抗膜は、シリコンと、一種類以上の金属元素と、酸素、窒素、及び炭素のうちの少なくとも一種類の元素とを含む組成により構成されるシリコンサーメット材料であること
を特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
上記金属元素は、タンタル、ニオブ、タングステン、チタン、モリブデン、ニッケル、バナジウム、及びジルコニウムの中から選ばれること
を特徴とする半導体装置の製造方法。
【請求項５】
請求項２に記載の半導体装置の製造方法であって、
上記抵抗膜は、スパッタリング処理により形成されること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜抵抗素子を有する半導体装置及びその製造方法に関し、より詳しくは、コンタクトホール面積を大きくすることなく、コンタクト抵抗を低減させることを可能にする技術に関わる。
【背景技術】
【０００２】
近年の半導体基板の高集積化に伴い、薄膜抵抗素子を微細化するための数多くの提案がなされている（例えば特許文献１，２参照）。
【０００３】
【特許文献１】特開２００３−２３０８９号公報
【０００４】
【特許文献２】特開２００２−２６１２３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、従来までの薄膜抵抗素子では、抵抗膜上に絶縁膜を形成した後、所定部分の絶縁膜をエッチング処理によって除去することにより、電気配線となる導電膜を抵抗膜に接続するためのコンタクトホールを形成していた。しかしながら、一般に、抵抗膜の膜厚は１００〜２００［ｎｍ］程度と薄く、さらに、コンタクトホールを形成する際にコンタクトホール領域に対応する部分の抵抗膜もエッチングされることにより、コンタクトホール領域に対応する部分の抵抗膜の膜厚はさらに薄くなるために、従来までの薄膜抵抗素子によれば、抵抗膜と導電膜との間のコンタクト抵抗が増加し、抵抗精度が悪化してしまう。
【０００６】
なお、このような問題を解決するために、コンタクトホール面積を大きくすることにより、抵抗膜と導電膜の接触面積を増やしてコンタクト抵抗を低減させる方法も考えられるが、この方法を用いた場合には、薄膜抵抗素子の規模が大きくなることから、半導体基板の面積が大きくなり、製造コストが増加してしまう。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的は、コンタクトホール面積を大きくすることなく、コンタクト抵抗を低減させることが可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の特徴は、コンタクトホールにおいて抵抗膜と電気的に接続する第二導電膜が、抵抗膜の少なくとも一部と接続する第一導電膜と電気的に接続されていることにある。また、本発明に係る半導体装置の製造方法の特徴は、半導体基板上に第一絶縁膜を形成する工程と、第一絶縁膜上の少なくとも一部に第一導電膜を形成する工程と、第一導電膜表面の一部と電気的に接続する抵抗膜を形成する工程と、第二絶縁膜によりコンタクトホールを形成する工程と、コンタクトホールに第一導電膜表面の一部及び抵抗膜と電気的に接続する第二導電膜を充填する工程とを有することにある。
【発明の効果】
【０００９】
本発明によれば、絶縁膜と第二導電膜の双方に電気的に接続する第一導電膜を形成することによって抵抗膜と導電膜の接触面積を増やすことができるので、コンタクトホール面積を大きくすることなく、コンタクト抵抗を減らすことが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明の最良の実施の形態について説明する。
【００１１】
〔半導体装置の構成〕
始めに、図１を参照して、本発明の一実施形態となる半導体装置の構成について説明する。
【００１２】
本発明の一実施形態となる半導体装置は、図１に示すように、シリコンサーメット材料により構成される抵抗膜５を備えた薄膜抵抗素子であり、この抵抗膜５は、第二絶縁膜６に形成された開口部（以下、コンタクトホールと表記）を介して、電気配線となる第二導電膜７と電気的に接続されている。また、この半導体装置では、抵抗膜５と第二導電膜７の双方に電気的に接続する第一導電膜４が形成されている。
【００１３】
なお、第一導電膜４は、Ｔｉ，Ｐｔ，Ａｕ等の金属により構成される多層金属膜から成る。また、抵抗膜５を構成するシリコンサーメット材料は、シリコン（Ｓｉ）と、タンタル（Ｔａ），ニオブ（Ｎｂ），タングステン（Ｗ），チタン（Ｔｉ），モリブデン（Ｍｏ），ニッケル（Ｎｉ），バナジウム（Ｖ），ジルコニウム（Ｚｒ）のうちの少なくとも１種類の金属元素と、酸素（Ｏ）、窒素（Ｎ）、及び炭素（Ｃ）のうちの少なくとも一つの元素を含む組成により構成される。
【００１４】
〔半導体装置の製造方法〕
次に、図２を参照して、上記半導体装置の製造方法について説明する。
【００１５】
上記半導体装置を製造する際は、始めに、図２（ａ）に示すように、気相成長法（ＣＶＤ（Chemical Vapor Deposition）法）により、ガリウム砒素等の化合物半導体から成る半導体基板１表面上に、窒化シリコン膜等の絶縁材料から成る第一絶縁膜２を形成する。そして、第一絶縁膜２の形成が完了すると、図２（ｂ）に示すように、スパッタリング法により第一導電膜４を第一絶縁膜２上に形成する。
【００１６】
第一導電膜４の形成が完了すると、次に、リソグラフィ法を用いて第一導電膜４の任意領域にレジスト膜を形成し、レジスト膜をマスクとしてイオンミリング法によって第一導電膜４をエッチングすることにより、任意領域部分以外の第一導電膜４を除去する。そして、第一導電膜４の除去が完了すると、酸素ガス等を用いたドライエッチング法によって第一導電膜４上のレジスト膜を除去する。これらの工程により、図２（ｃ）に示すように、第一絶縁膜２上の任意領域のみに第一導電膜４が形成される。なお、第一導電膜４を形成する任意領域の位置はコンタクトホールを形成する位置に従って決定される。
【００１７】
第一絶縁膜２上の任意領域に第一導電膜４を形成すると、次に、図２（ｄ）に示すように、気相成長法により窒化シリコン膜等の絶縁膜３を表面上に形成する。そして、絶縁膜３の形成が完了すると、図２（ｅ）に示すように、レジスト膜８を表面上に堆積させる。なお、この工程の際、レジスト膜８はレジスト膜表面が平坦になる任意の膜厚まで堆積させる。
【００１８】
レジスト膜８の堆積が完了すると、次に、図２（ｆ）に示すように、ドライエッチング法を利用した異方性エッチング処理により、第一導電膜４表面が露出するまでレジスト膜８と絶縁膜３を平坦にエッチングする。そして、エッチング完了後、図２（ｇ）に示すように、スパッタリング法によりシリコンサーメット材料から成る抵抗膜５を１００〜２００［ｎｍ］程度の膜厚まで堆積させる。
【００１９】
抵抗膜５の堆積が完了すると、次に、第一導電膜４表面の一部に対応する領域を含む任意領域に開口部が構成されるように抵抗膜５上にレジスト膜を形成し、レジスト膜をマスクとして四フッ化メタンガスを用いたドライエッチング法により抵抗膜５をエッチングすることにより、開口部に対応する領域の抵抗膜５を除去する。そして、抵抗膜５の除去が完了すると、酸素ガス等を用いたドライエッチング法により抵抗膜５上のレジスト膜を除去する。これらの工程により、図２（ｈ）に示すように、開口部に対応する領域の抵抗膜５が除去され、第一導電膜４の表面の一部が露出する。
【００２０】
開口部の抵抗膜５の除去が完了すると、次に、図３（ｉ）に示すように、気相成長法により窒化シリコン膜等の第二絶縁膜６を表面上に形成する。そして、第二絶縁膜６の形成が完了すると、図３（ｊ）に示すように、コンタクトホールを形成する位置に開口部を有するレジスト膜９を形成し、１６０℃程度の加熱処理を施すことにより、レジスト膜９の開口部側面をテーパー形状にする。なお、コンタクトホールは、上記図２（ｈ）に示す処理において露出させた第一導電膜４表面の一部に対応する領域を含む位置に形成する。
【００２１】
レジスト膜９の形成が完了すると、次に、レジスト膜９をマスクとして四フッ化メタンガスを用いたドライエッチング法により第二絶縁膜６をエッチングすることにより、開口部に対応する領域の第二絶縁膜６を除去する。そして、第二絶縁膜６の除去が完了すると、酸素ガス等を用いたドライエッチング法により第二絶縁膜６上のレジスト膜を除去する。これらの工程により、図３（ｋ）に示すように、開口部の第二絶縁膜６が除去され、第一導電膜４と抵抗膜５が露出したコンタクトホールが形成される。
【００２２】
コンタクトホールの形成が完了すると、次に、図３（ｌ）に示すように、スパッタリング法を用いて第二導電膜７を形成する。なお、この第二導電膜７は、Ｔｉ，Ｐｔ，Ａｕ等の金属により構成される多層金属膜から成る。そして、第二導電膜７の形成が完了すると、コンタクトホールに対応する領域にレジスト膜を形成し、このレジスト膜をマスクとしてイオンミリング法により第二導電膜７をエッチングすることにより、コンタクトホールに対応する領域部分以外の第二導電膜７を除去する。そして、第二導電膜７の除去が完了すると、酸素ガス等を用いたドライエッチング法により第二導電膜７上のレジスト膜を除去する。これにより、図３（ｍ）に示すように、コンタクトホール領域において第二導電膜７が第一導電膜４と抵抗膜５に電気的に接続された半導体装置が形成され、一連の製造工程は完了する。
【００２３】
最後に、上記半導体装置及びその製造方法により得られる技術的効果について説明する。
【００２４】
従来、ゲート電極直下ｐｎ接合を有するｐｎ接合電解効果トランジスタＡと、トランジスタＡと電気的に接合する薄膜抵抗素子Ｂは、図４に示すように、同一の半導体基板に集積されていた。また、薄膜抵抗素子Ｂは、図５に示すように、抵抗膜１１上に絶縁膜１２を形成した後、コンタクトホール領域の絶縁膜１２をエッチング処理により除去することにより形成されていた。このため、従来までの薄膜抵抗素子Ｂによれば、コンタクトホール領域の抵抗膜１１ａが絶縁膜１２と共にエッチングされることにより、抵抗膜１１と導電層１３との間のコンタクト抵抗が増加し、抵抗精度が悪化してしまう。また、コンタクトホールの面積を大きくすることによりコンタクト抵抗を低減させた場合には、薄膜抵抗素子Ｂが大きくなるので、上述の図４に示す半導体基板の面積が大きくなり、製造コストが増加してしまう。
【００２５】
これに対し、本発明の一実施形態となる半導体装置及びその製造方法では、上述のように、抵抗膜５と第二導電膜７の双方に電気的に接続する第一導電膜４が形成されている。そして、このような本発明の構成によれば、コンタクトホールを形成する際にコンタクトホール部分の抵抗膜５が第二絶縁膜６と共にエッチングされても、抵抗膜５と第二導電膜７の双方と電気的に接続する第一導電膜４によって抵抗膜５との間の接触面積が大きく構成されているので、コンタクトホール面積を大きくすることなく、コンタクト抵抗を減らすことができる。また、この結果、半導体基板の面積が大きくなり、製造コストが増加することを防止することができる。
【００２６】
さらに、本発明の一実施形態となる半導体装置及びその製造方法では、第二導電膜７は、コンタクトホール領域に露出している抵抗膜５の表面及び側面部分において抵抗膜５と接触する構成となっている。そして、このような本発明の構成によれば、例えば上記特許文献１に開示されているような、導電膜が抵抗膜の側面部において抵抗膜と接触する従来までの構成と比較して、導電膜と抵抗膜の接触面積をより大きくすることができるので、抵抗膜と導電膜の接続部に電界が集中することにより発熱することをより効果的に防止できる。また、抵抗膜や導電膜においてエレクトロマイグレーションやストレスマイグレーション等の現象が生じることにより、薄膜抵抗素子の信頼性が低下することをより効果的に防止できる。
【００２７】
〔その他の実施形態〕
以上、本発明者らによってなされた発明を適用した実施の形態について説明したが、この実施の形態による本発明の開示の一部をなす論述及び図面により本発明は限定されることはない。すなわち、この実施の形態に基づいて当業者等によりなされる他の実施の形態、実施例及び運用技術等は全て本発明の範疇に含まれることは勿論であることを付け加えておく。
【産業上の利用可能性】
【００２８】
本発明は、薄膜抵抗素子に適用することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態となる半導体装置の構成を示す断面図である。
【図２】図１に示す半導体装置の製造方法を示す断面工程図である。
【図３】図１に示す半導体装置の製造方法を示す断面工程図である。
【図４】トランジスタと薄膜抵抗素子が集積された半導体基板の構成を示す模式図である。
【図５】一般的な薄膜抵抗素子の構成を示す断面図である。
【符号の説明】
【００３０】
１：半導体基板
２：第一絶縁膜
３：絶縁膜
４：第一導電膜
５：抵抗膜
６：第二絶縁膜
７：第二導電膜
【図１】
2005057161.tif 000003
【図２】
2005057161.tif 000004
【図３】
2005057161.tif 000005
【図４】
2005057161.tif 000006
【図５】
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