(57)【要約】【課題】半導体メモリにおいて、メモリトランジスタの特性ばらつきに起因する記憶値の誤読み出しを低減する。【解決手段】本発明の半導体メモリでは、ビット線に供給される規準電流Ｉref をメモリトランジスタの特性ばらつきに応じて設定できるセンスアンプが使用される。このセンスアンプは、ソースが電源線ＶＤＤに接続され且つドレインとゲートとが相互接続されたｐＭＯＳトランジスタ５１１と、一端がｐＭＯＳトランジスタ５１１のドレインに接続され且つ他端がグランド線ＧＮＤに接続された抵抗５１４と、ソースが電源線ＶＤＤに接続され且つゲートがｐＭＯＳトランジスタ５１１のドレインに接続されたｐＭＯＳトランジスタ５１２−１〜５１２−３と、対応するｐＭＯＳトランジスタ５１２−１〜５１２−３のオン／オフを個別に制御するトリミングレジスタ５１５−１〜５１５−３とを備える。【選択図】図５
2005149625.tif 000002
【特許請求の範囲】
【請求項１】
ビット線に供給するための基準電流を生成する電流生成回路が、
第１主電極が第１電源線に接続され且つ第２主電極と制御電極とが相互接続された第１トランジスタと、
一端が前記第１トランジスタの第２主電極に接続され且つ他端が第２電源線に接続された抵抗と、
第１主電極が前記第１電源線に接続され且つ制御電極が前記第１トランジスタの制御電極に接続された、複数個の第２トランジスタと、
該第２トランジスタ毎に設けられており、対応する当該第２トランジスタの第２主電極に第１主電極が接続され且つ第２主電極から前記基準電流を出力する第３トランジスタと、
前記第３トランジスタのオン／オフを個別に制御する電流制御回路と、
を備えることを特徴とする半導体メモリ。
【請求項２】
前記電流制御回路が、
第１主電極が接地され、制御電極に基準電位が印可される不揮発性メモリトランジスタと、
該不揮発性メモリトランジスタの第２主電極に定電流を供給する定電流源と、
前記不揮発性メモリトランジスタの第２主電極の電位を反転して前記第３トランジスタの制御電極に印加するインバータと、
を備えることを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記電流制御回路が、
第１主電極が接地され、制御電極に基準電位が印可された不揮発性メモリトランジスタと、
第１主電極が前記不揮発性メモリトランジスタの第２主電極に接続され、制御電極から列選択信号を入力する列選択トランジスタと、
該列選択トランジスタの第２主電極に定電流を供給する定電流源と、
前記列選択トランジスタの第２主電極の電位を反転して前記第３トランジスタの制御電極に印加するインバータと、
を備えることを特徴とする請求項１に記載の半導体メモリ。
【請求項４】
前記電流制御回路が、アドレス線であることを特徴とする請求項１に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに関し、より詳細には、各ビット線に定電流を供給するセンスアンプの改良に関する。
【背景技術】
【０００２】
半導体メモリは、マトリクス状に配置されたメモリセル群と、このメモリセル群の列毎に設けられたワード線と、このメモリセル群の行毎に設けられたビット線とを備えている。
【０００３】
この種の半導体メモリとしては、例えば下記特許文献１、２に開示されたものが知られている。
【０００４】
半導体メモリとしては、例えば、記憶値を１ビットずつ読み出すタイプのメモリや、１バイト（すなわち８ビット）の記憶値を同時に読み出すタイプのメモリがある。記憶値を１ビットずつ読み出すタイプのメモリでは、１本のワード線と１本のビット線とが同時に選択される。一方、１バイトの記憶値を同時に読み出すタイプのメモリでは、１本のワード線と８本のビット線とが同時に選択される。被選択ビット線には、定電流Ｉref が供給される。
【０００５】
各メモリセルは、例えば１個のメモリトランジスタを有している。二値化データは、メモリトランジスタのオン状態／オフ状態として、記憶される。例えばＥＥＰ−ＲＯＭ(Electrically Erasable Programmable Read Only Memory) やフラッシュメモリでは、フローティングゲートの蓄電／非蓄電により、二値化データが記録される。また、マスクＲＯＭ(Read Only Memory)では、ゲート電極のプルアップ／プルダウンにより、二値化データが記録される。
【０００６】
被選択メモリセル内のメモリトランジスタがオンしているとき、定電流Ｉref の一部はメモリトランジスタを介してグランド線に放出され、したがって、このメモリセルに接続されたビット線の電位は低下する。一方、選択されたメモリセルのメモリトランジスタがオフしているとき、メモリトランジスタはグランド線に電流を放出せず、したがって、このメモリセルに接続されたビット線の電位は低下しない。このようにして、メモリトランジスタのオン／オフにより、ビット線電位のハイレベル／ローレベルが決定される。したがって、ビット線電位のハイレベル／ローレベルを判定することにより、メモリトランジスタの記憶値を読み出すことができる。
【特許文献１】特開平６−６０６７７号公報
【特許文献２】特開２０００−３０６３９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ビット線電位のハイレベル／ローレベルは、センスアンプからビット線に供給される定電流Ｉref と、選択されたメモリトランジスタからグランド線に流出される電流Ｉcellとの差で決まる。したがって、誤読み出しを防止するためには、電流Ｉref −Ｉcellを正確に制御する必要がある。
【０００８】
ここで、センスアンプの電流Ｉref は、ミラー回路を用いることにより、高精度に制御することが可能である。これに対して、メモリトランジスタを流れる電流Ｉcellは、デバイス毎の特性ばらつきの影響を受けるので、高精度に制御することは困難である。また、１個のデバイス内において、メモリセルの位置に応じてメモリトランジスタの特性が異なる場合もある。メモリトランジスタの特性ばらつきを生じさせる要因としては、例えば、ゲート酸化膜の厚さ、フローティングゲートのキャパシタンス、トンネルウインドウの径のばらつきが考えられる。
【０００９】
メモリトランジスタの特性ばらつきは、記憶値の誤読み出しの原因になり、したがって半導体メモリの歩留まりを低下させる要因になる。
【００１０】
本発明の課題は、メモリトランジスタの特性ばらつきの影響を抑制し、半導体メモリの歩留まりを向上させる点にある。
【課題を解決するための手段】
【００１１】
本発明に係る半導体メモリは、ビット線に供給するための基準電流を生成する電流生成回路が、第１主電極が第１電源線に接続され且つ第２主電極と制御電極とが相互接続された第１トランジスタと、一端が第１トランジスタの第２主電極に接続され且つ他端が第２電源線に接続された抵抗と、第１主電極が第１電源線に接続され且つ制御電極が第１トランジスタの制御電極に接続された複数個の第２トランジスタと、該第２トランジスタ毎に設けられており、対応する当該第２トランジスタの第２主電極に第１主電極が接続され且つ第２主電極から基準電流を出力する第３トランジスタと、第３トランジスタのオン／オフを個別に制御する電流制御回路とを備える。
【発明の効果】
【００１２】
本発明に係る半導体メモリでは、ビット線に供給される基準電流は、オンしている第３トランジスタを流れる電流の和になる。このため、第３トランジスタのオン／オフを電流制御回路で個別に制御することにより、基準電流を調整することができる。したがって、本発明によれば、ビット線に供給される基準電流を、半導体メモリの特性に応じて調整することができ、これにより、半導体メモリの歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１４】
第１実施形態
本発明の第１実施形態について、図１〜図６を用いて説明する。
【００１５】
図１は、第１実施形態に係る半導体メモリの全体構成を概略的に示すブロック図である。図１に示したように、本実施形態の半導体メモリ１００は、メモリマトリクス１１０と、アドレスバッファ１２０と、Ｙデコーダ１３０と、Ｘデコーダ１４０と、センスアンプ１５０と、複数本のワード線ＷＬと、複数本のビット線ＢＬとを備えている。
【００１６】
メモリマトリクス１１０は、図２に示したように、マトリクス状に配置された複数のメモリセルＭ１１〜Ｍｍｎを備えている。加えて、メモリマトリクス１１０の行毎に、制御線ＣＬと、制御線選択用のｎＭＯＳトランジスタ１１１とが設けられている。各メモリセルＭ１１〜Ｍｍｎは、メモリトランジスタ１１２と、ワード線選択トランジスタ１１３とを備えている。ここで、メモリトランジスタ１１２としてはフローティングゲート構造のｎＭＯＳトランジスタが採用され、且つ、ワード線選択トランジスタ１１３としては通常のｎＭＯＳトランジスタが採用される。制御線選択トランジスタ１１１は、ソースで制御線ＣＬに接続され、ドレインから読出基準電圧Ｖref を入力し、且つ、ゲートでワード線ＷＬに接続されている。メモリトランジスタ１１２は、ワード線選択トランジスタ１１３のソースにドレインで接続され、制御線ＣＬにゲートで接続され、且つ、ソースでグランド線ＧＮＤに接続されている。ワード線選択トランジスタ１１３は、ドレインでビット線ＢＬに接続され、且つ、ゲートでワード線ＷＬに接続されている。いずれかのワード線ＷＬが選択されたとき（すなわちハイレベルに設定されたとき）、対応する制御線選択トランジスタ１１１およびワード線選択トランジスタ１１３がオンする。これにより、メモリトランジスタ１１２は記憶値（フローティングゲートの電荷蓄積／非蓄積）に応じてオンまたはオフする。このため、ビット線ＢＬとグランド線ＧＮＤとの導通／非導通は、メモリトランジスタ１１２の記憶値に応じて決定される。
【００１７】
アドレスバッファ１２０は、外部から入力された読出アドレスを上位アドレスと下位アドレスに分割する。上位アドレスは上位アドレス線１２１を介してＹデコーダ１３０に送られ、また、下位アドレスは下位アドレス線１２２を介してＸデコーダ１４０に送られる。本実施形態では、上位アドレスを８ビット、下位アドレスを４ビットとする。したがって、読出アドレスは、１２ビットである。
【００１８】
Ｙデコーダ１３０は、上位アドレス線１２１から入力された上位アドレスに対応する、１本のワード線ＷＬを選択する。上述のように、選択されたワード線ＷＬはハイレベルに設定され、非選択のワード線ＷＬはローレベルに設定される。本実施形態では、上位アドレスは８ビットであり、したがってワード線ＷＬの本数は２の８乗すなわち２５６本である（図３参照）。図３に示したように、本実施形態では、最も小さい上位アドレス値‘00000000’に対応するワード線を最下段に配置し、最も大きい上位アドレス値‘11111111’に対応するワード線を最上段に配置した。
【００１９】
Ｘデコーダ１４０は、下位アドレス線１２２から入力された下位アドレスに対応する、８本（１バイト）のビット線ＢＬを選択する。本実施形態では、下位アドレスは４ビットであり、したがって下位アドレス値は２の４乗すなわち１６種類である。このため、各下位アドレス値に８本のビット線が対応する場合（すなわち、１アドレス毎に１バイトの二値化データが格納される場合）、ビット線ＢＬの総数は８×１６すなわち１２８本である。図４に示したように、Ｘデコーダ１４０は、ビット線ＢＬと同数の選択トランジスタ１４１，１４１，・・・を備えている。各選択トランジスタ１４１のドレインは、対応するビット線ＢＬに接続される。また、各選択トランジスタ１４１のソースは、センスアンプ１５０の、対応する位のビット端子Ｔ１〜Ｔ８に接続される。さらに、各選択トランジスタ１４１のゲートは、アドレス制御線ＡＣＬ１〜１６のいずれかに接続される。ここで、アドレス制御線ＡＣＬ１〜ＡＣＬ１６は、下位アドレス線１２２の値に基づいて、図示しないデコーダによって選択される。図４に示したように、本実施形態では、最も小さい下位アドレス値‘0000’に対応する８本のビット線（すなわちアドレス制御線ＡＣＬ１に対応する８本のビット線）を最も左側に配置し、最も大きい下位アドレス値‘1111’に対応する８本のビット線（すなわちアドレス制御線ＡＣＬ１６に対応する８本のビット線）を最も右側に配置した。
【００２０】
センスアンプ１５０は、選択されたメモリセルから記憶値を読み出す。センスアンプ１５０は、８個の読出回路を備えている。各読出回路は、対応するビット端子Ｔ１〜Ｔ８（図４参照）に接続される。以下、センスアンプ１５０について説明する。
【００２１】
図５は、センスアンプ１５０の構成例を示す回路図である。センスアンプ１５０は、カレントミラー回路５１０と、読出回路５２０とを備えている。
【００２２】
カレントミラー回路５１０は、ｐＭＯＳトランジスタ５１１，５１２−１〜５１２−３，５１３−１〜５１３−３と、抵抗５１４と、トリミングレジスタ５１５−１〜５１５−３とを備えている。ｐＭＯＳトランジスタ５１２−１〜５１２−３，５１３−１〜５１３−３は、それぞれ、ビット端子毎に設けられる。一方、ｐＭＯＳトランジスタ５１１、抵抗５１４およびトリミングレジスタ５１５−１〜５１５−３は、センスアンプ１５０内にそれぞれ１個設けられる。
【００２３】
ｐＭＯＳトランジスタ５１１，５１２−１〜５１２−３は、ソースが電源線ＶＤＤに接続され、且つ、ゲートがｐＭＯＳトランジスタ５１１のドレインに接続されている。抵抗５１４は、一端がｐＭＯＳトランジスタ５１１のドレインに接続され且つ他端がグランド線ＧＮＤに接続されている。本実施形態では、ｐＭＯＳトランジスタ５１１，５１２−１〜５１２−３の特性を、同一とする。スイッチ用のｐＭＯＳトランジスタ５１３−１〜５１３−３は、対応するｐＭＯＳトランジスタ５１２−１〜５１２−３のドレインにソースが接続され、且つ、読出回路５２０のノードＮ２（図６（Ｂ）参照）にドレインが共通接続されている。本実施形態では、ｐＭＯＳトランジスタ５１３−１〜５１３−３の特性を、同一とする。したがって、ｐＭＯＳトランジスタ５１３−１〜５１３−３がオンしているときのドレイン電流Ｉref1，Ｉref2，Ｉref3は、同じ値になる。
【００２４】
トリミングレジスタ５１５−１の内部構成を、図６（Ａ）に示す。トリミングレジスタ５１５−１は、スイッチ用ｐＭＯＳトランジスタ５１３−１のオン／オフを制御する。トリミングレジスタ５１５−１は、フローティングゲート構造のｎＭＯＳトランジスタ６１１と、定電流源６１２と、インバータ６１３とを備えている。ｎＭＯＳトランジスタ６１１は、ソースがグランド線ＧＮＤに接続され、ドレインが定電流源６１２に接続され、且つ、ゲートに基準電位Ｖref が常時印加されている。また、インバータ６１３は、ｎＭＯＳトランジスタ６１１のドレインに入力端子が接続され、且つ、スイッチ用ｐＭＯＳトランジスタ５１３−１のゲートに出力端子が接続されている。なお、トリミングレジスタ５１５−２，５１５−３の構成・動作は、トリミングレジスタ５１５−１の構成・動作と同様であるので、説明を省略する。
【００２５】
図６（Ａ）のトリミングレジスタ５１５−１において、ｎＭＯＳトランジスタ６１１のフローティングゲートに電荷が蓄積されていない場合、このｎＭＯＳトランジスタ６１１は常時オフしているので、インバータ６１３の入力電位はハイレベルになる。したがって、スイッチ用トランジスタ５１３−１はオンしており、このため、電流Ｉref1がビット端子Ｔに供給される。一方、ｎＭＯＳトランジスタ６１１のフローティングゲートに電荷が蓄積されている場合、このｎＭＯＳトランジスタ６１１は常時オンしているので、インバータ６１３の入力電位はローレベルになる。したがって、スイッチ用トランジスタ５１３−１はオフしており、このため、電流Ｉref1はビット端子Ｔに供給されない。このように、本実施形態では、ｎＭＯＳトランジスタ６１１のフローティングゲートが蓄電されているトリミングレジスタの個数によって、ビット端子に供給される基準電流Ｉref が制御される。上述のようにＩref1＝Ｉref2＝Ｉref3であるため、カレントミラー回路５１０から読出回路５２０に供給される電流Ｉref は、Ｉref1，２Ｉref1，３Ｉref1のいずれかとなる。
【００２６】
読出回路５２０の内部構成を、図６（Ｂ）に示す。読出回路５２０は、ｐＭＯＳトランジスタ６２１，６２２と、ｎＭＯＳトランジスタ６２３〜６２６と、バッファ６２７とを備えている。ｐＭＯＳトランジスタ６２１は、ソースで電源線ＶＤＤに接続され、ゲートからセンスアンプ活性化信号ＳＡＮを入力する。ｐＭＯＳトランジスタ６２２は、ソースでｐＭＯＳトランジスタ６２１のドレインに接続され、ドレインでノードＮ１に接続され、且つ、ゲートでビット端子Ｔ（Ｔ１〜Ｔ８のいずれか）に接続されている。ｎＭＯＳトランジスタ６２３は、ソースでグランド線ＧＮＤに接続され、ドレインでノードＮ１に接続され、且つ、ゲートから信号ＳＡＮを入力する。ｎＭＯＳトランジスタ６２４は、ソースでグランド線ＧＮＤに接続され、ドレインでノードＮ１に接続され、且つ、ゲートでビット端子に接続されている。ｎＭＯＳトランジスタ６２５は、ドレインで電源線ＶＤＤに接続され、ソースでノードＮ２に接続され、且つ、ゲートでノードＮ１に接続されている。ｎＭＯＳトランジスタ６２６は、ドレインでビット端子Ｔに接続され、ソースでノードＮ２に接続され、且つ、ゲートでノードＮ１に接続されている。バッファ６２７は、入力端子でノードＮ２に接続され、且つ、出力端子から外部に読出値を出力する。
【００２７】
図６（Ｂ）の読出回路５２０において、読み出しを行わない場合は、センスアンプ活性化信号ＳＡＮがハイレベルに設定される。信号ＳＡＮがハイレベルの場合、ｐＭＯＳトランジスタ６２１はオフし且つｎＭＯＳトランジスタ６２３はオンし、したがってノードＮ１の電位はローレベルになる。これにより、ｎＭＯＳトランジスタ６２５，６２６がオフするので、カレントミラー回路５１０の出力電流Ｉref はビット端子に供給されない。一方、読み出しを行う場合は、信号ＳＡＮがローレベルに設定される。信号ＳＡＮがローレベルの場合、ｐＭＯＳトランジスタ６２１はオンし且つｎＭＯＳトランジスタ６２３はオフする。したがって、ビット線がローレベルの場合には、ｐＭＯＳトランジスタ６２２がオン且つｎＭＯＳトランジスタ６２４がオフし、これにより、ｎＭＯＳトランジスタ６２５，６２６はオンする。このため、電流Ｉref が、ビット端子およびＸデコーダ１４０を介して、ビット線ＢＬに供給される。後述するように、メモリトランジスタ１１２（図２参照）は、フローティングゲートの電荷蓄積／非蓄積に応じて、オンまたはオフする。メモリトランジスタ１１２がオンしている場合は、電流Ｉref はグランドラインＧＮＤに放出され、したがって、バッファ６２７の出力はローレベルになる。一方、メモリトランジスタ１１２がオフしている場合は、電流Ｉref によってビット線ＢＬの電位が上昇し、これにより、ｐＭＯＳトランジスタ６２２がオフし且つｎＭＯＳトランジスタ６２４がオンする。このため、ｎＭＯＳトランジスタ６２５，６２６がオフし、したがって、ノードＮ２の電位が、電流Ｉref によって引き上げられる。その結果、バッファ６２７の出力はハイレベルになる。
【００２８】
次に、本実施形態に係る半導体メモリの全体動作を説明する。
【００２９】
まず、アドレスバッファ１２０（図１参照）に、読出アドレスが入力される。この読出アドレスのうち、上位アドレス（８ビット）はＹデコーダ１３０に送られ、下位アドレス４ビットはＸデコーダ１４０に送られる。Ｙデコーダ１３０は、入力された上位アドレスに対応する１本のワード線ＷＬをハイレベルに設定し、他のワード線ＷＬをローレベルに設定する。また、Ｘデコーダ１４０は、入力された下位アドレスに対応する８個の選択トランジスタ１４１をオンし、他の選択トランジスタをオフする。これにより、メモリマトリクス１１０内の８個すなわち１バイトのメモリセルが選択される。
【００３０】
センスアンプ１５０は、ビット端子Ｔ１〜Ｔ８から、それぞれ、所定の定電流を出力する。上述のように、この定電流の値は、トリミングレジスタ５１５−１〜５１５−３によって設定される。これらの定電流は、オンしている選択トランジスタ１４１を介して、選択されたビット線ＢＬに供給される。
【００３１】
上述のように、選択されたワード線ＷＬの電位は、ハイレベルに設定される。したがって、選択されたワード線ＷＬに接続されたｎＭＯＳトランジスタ１１３，１１３，・・・は、すべてオンする。また、選択されたワード線ＷＬに接続されたｎＭＯＳトランジスタ１１１もオンする。これにより、メモリトランジスタ１１２，１１２，・・・のうち、フローティングゲートが蓄電されているものは、オンする。一方、メモリトランジスタ１１２，１１２，・・・のうち、フローティングゲートが蓄電されていないものは、動作しきい値が非常に高くなっているので、オンしない。
【００３２】
メモリトランジスタ１１２がオンした場合、このメモリトランジスタ１１２に対応する被選択ビット線ＢＬは、グランド線ＧＮＤと導通する。したがって、そのビット線ＢＬにセンスアンプ１５０から供給された定電流はグランド線ＧＮＤに放出されるので、そのビット線ＢＬの電位は低い値になる。一方、メモリトランジスタ１１２がオフした場合、このメモリトランジスタ１１２に対応する被選択ビット線ＢＬは、グランド線ＧＮＤと導通しない。したがって、そのビット線ＢＬにセンスアンプ１５０から供給された定電流が蓄積され、これにより、ビット線ＢＬの電位が上昇する。上述のように、センスアンプ１５０内の読出回路５２０（図６（Ｂ）参照）に設けられたバッファ６２７は、ビット線ＢＬの電位が所定値よりも高いときはハイレベルを出力し且つビット線ＢＬの電位が所定値よりも低いときはローレベルを出力する。このようにして、メモリトランジスタ１１２に書き込まれた二値化情報（すなわちフローティングゲートの蓄電／非蓄電）が、バッファ６２７の出力電位として読み出される。
【００３３】
ここで、ビット線ＢＬからグランド線ＧＮＤに電荷を放出する能力は、メモリトランジスタ１１２の特性に応じてばらつく。したがって、メモリトランジスタ１１２の特性によっては、オンしているにも拘わらずビット線ＢＬの電位が十分に低下せず、誤読み出しが発生するおそれがある。これに対して、本実施形態では、センスアンプ１５０からビット線ＢＬに供給される定電流Ｉref の値を、メモリトランジスタ１１２の特性に応じて調整することができるので、このような誤読み出しを防止することが可能になる。すなわち、メモリトランジスタ１１２がオンしているときのドレイン電流が小さい場合には、センスアンプ１５０からビット線ＢＬに供給される基準電流Ｉref の値が小さくなるようにトリミングレジスタ５１５−１〜５１５−３が設定され、逆に、このドレイン電流が大きい場合には、基準電流Ｉref の値が大きくなるようにトリミングレジスタ５１５−１〜５１５−３が設定される。
【００３４】
以上説明したように、本実施形態によれば、センスアンプ１５０から各ビット線ＢＬに供給される定電流Ｉref を調整することができるので、メモリトランジスタのデバイス間特性ばらつきに起因する誤読み出しを抑制することができる。したがって、本実施形態によれば、半導体メモリの歩留まりを向上させることができる。
【００３５】
なお、フローティングゲート構造のｎＭＯＳトランジスタ６１１（図６（Ａ）参照）としては、メモリマトリクス１１０内のｎＭＯＳトランジスタ１１２（図２参照）と同じ構造・サイズのものを使用してもよい。但し、ｎＭＯＳトランジスタ６１１は、データの記憶に使用されるわけではなく、したがって、メモリマトリクス１１０とは別の領域に形成される。
【００３６】
トリミングレジスタ５１５−１〜５１５−３の設定（すなわち、ｎＭＯＳトランジスタ６１１に対する電荷蓄積）は、半導体メモリの製造段階で行われる。すなわち、製造工程中の検査工程でメモリトランジスタ１１２（図２参照）のドレイン電流を検査し、この検査結果に応じてビット線ＢＬへの供給電流が決定され、その後で、トリミングレジスタ５１５−１〜５１５−３を設定する行程が実行される。
【００３７】
上述したように、本実施形態では、ｐＭＯＳトランジスタ５１１，５１２−１〜５１２−３（図５参照）の特性を、互いに同一とした。このため、選択用トランジスタ５１３−１〜５１３−３からビット端子に供給される電流Ｉref1，Ｉref2，Ｉref3は、すべて同じ値になる。しかし、ｐＭＯＳトランジスタ５１２−１〜５１２−３を互いに異なる特性を有するように形成することで、ビット端子に供給される電流を、より細かく制御することも可能である。例えば、ｐＭＯＳトランジスタ５１１，５１２−１〜５１２−３のゲート幅を１０：９：８：７とすれば、ビット端子から出力される基準電流Ｉrefの値（Ｉref1＋Ｉref2＋Ｉref3）を、ｐＭＯＳトランジスタ５１１のドレイン電流の０．７倍、０．８倍、０．９倍、１．５倍、１．６倍、１．７倍、２．４倍の６種類から選択することができる。
【００３８】
上述のように、本実施形態では、ビット線ＢＬに供給される電流を生成するトランジスタとして、センスアンプ１５０のビット端子毎に、３個のｐＭＯＳトランジスタ５１２−１〜５１２２−３を設けた。しかし、２個或いは４個以上の電流生成用ｐＭＯＳトランジスタを用いてもよいことは、もちろんである。
【００３９】
第２実施形態
次に、本発明の第２実施形態について、図７〜図１０を用いて説明する。
【００４０】
本実施形態では、基準電流Ｉref をビット線ＢＬ毎に設定することができる半導体メモリの例である。
【００４１】
図７は、本実施形態に係る半導体メモリ７００の全体構成を概略的に示すブロック図である。図７において、図１と同じ符号を付した構成要素は、それぞれ、図１と同じものを示している。
【００４２】
図７に示したように、本実施形態のメモリマトリクス７１０は、データ記憶用のメモリセル領域１１０に加えて、トリミングレジスタ用のメモリセル領域７２０を備えている。データ記憶用のメモリセル領域１１０は、第１実施形態のメモリマトリクス１１０と同一である。トリミングレジスタ用のメモリセル領域７２０には、メモリセル領域１１０と同一サイズのメモリトランジスタが１行分設けられているが、ワード線ＷＬや制御線ＣＬは設けられていない。
【００４３】
図８は、本実施形態に係るセンスアンプ７４０の構成を示す回路図である。図８において、図５と同じ符号を付した構成要素は、それぞれ、図５と同じものを示している。
【００４４】
半導体メモリ７００のセンスアンプ７４０は、第１の実施形態と同様、カレントミラー回路８１０と読出回路８２０とを備えている。但し、本実施形態では、カレントミラー回路８１０の一部の構成要素が、メモリマトリクス７１０内およびＸデコーダ７３０内に設けられる（後述）。読出回路８２０の構成は、第１の実施の形態の読出回路５２０（図６（Ｂ）参照）と同じである。
【００４５】
図８に示したように、本実施形態のカレントミラー回路８１０は、ｐＭＯＳトランジスタ８１１，８１２−１〜８１２−８，８１３−１〜８１３−８と、抵抗８１４と、トリミングレジスタ８１５−１〜５１５−８とを備えている。ｐＭＯＳトランジスタ８１２−１〜８１２−８，８１３−１〜８１３−８は、それぞれ、ビット端子毎に設けられる。一方、ｐＭＯＳトランジスタ８１１、抵抗８１４およびトリミングレジスタ８１５−１〜８１５−８は、センスアンプ１５０内にそれぞれ１個設けられる。
【００４６】
ｐＭＯＳトランジスタ８１１，８１２−１〜８１２−８は、ソースが電源線ＶＤＤに接続され、且つ、ゲートがｐＭＯＳトランジスタ８１１のドレインに接続されている。抵抗８１４は、一端がｐＭＯＳトランジスタ８１１のドレインに接続され且つ他端がグランド線ＧＮＤに接続されている。本実施形態では、ｐＭＯＳトランジスタ８１１，８１２−１〜８１２−８の特性を、同一とする。スイッチ用のｐＭＯＳトランジスタ８１３−１〜８１３−８は、対応するｐＭＯＳトランジスタ８１２−１〜８１２−８のドレインにソースが接続され、且つ、読出回路８２０のノードＮ２（図５参照）にドレインが共通接続されている。本実施形態では、ｐＭＯＳトランジスタ８１３−１〜８１３−８の特性を、同一とする。したがって、ｐＭＯＳトランジスタ８１３−１〜８１３−８がオンしているときのドレイン電流Ｉref1，Ｉref2，・・・，Ｉref8は、同じ値になる。
【００４７】
トリミングレジスタ８１５−１〜８１５−８の内部構成を、図９、図１０に示す。トリミングレジスタ８１５−１は、フローティングゲート構造のｎＭＯＳトランジスタ９０１と、選択用のｎＭＯＳトランジスタ９０２と、定電流源９０３と、インバータ９０４とを備えている。但し、図９に示したように、ｎＭＯＳトランジスタ９０１はメモリセル領域７２０内に設けられており、且つ、ｎＭＯＳトランジスタ９０２はＸデコーダ７３０内に設けられている。ｎＭＯＳトランジスタ９０１は、ソースでグランドラインＧＮＤに接続され、ゲートから基準電位Ｖref を入力する。ｎＭＯＳトランジスタ９０２のソースは、ｎＭＯＳトランジスタ９０１のドレインに接続される。また、ｎＭＯＳトランジスタ９０２のドレインは、端子Ｒ１を介して、定電流源９０３の出力端子およびインバータ９０４の入力端子に接続されている。他のトリミングレジスタ８１５−２〜８１５−８の構成も、トリミングレジスタ８１５−１と同様である。
【００４８】
本実施形態の半導体メモリ７００では、列アドレス（すなわちＸアドレス）が選択されたときに、その被選択列に配置された８個のトリミングレジスタ用ｎＭＯＳトランジスタ９０１も選択される。そして、選択されたｎＭＯＳトランジスタ９０１の格納値に応じて、ビット線ＢＬに供給される電流Ｉref が決定される。すなわち、本実施形態では、列アドレス毎にトリミングレジスタ８１５−１〜８１５−８の設定を行うことができる。
【００４９】
ｎＭＯＳトランジスタ９０１に対する記憶値の設定は、第１の実施形態と同様、例えば半導体メモリの製造段階で行われる。
【００５０】
メモリトランジスタ１１２（図９参照）のドレイン電流すなわちセル電流は、同一デバイス内でも、メモリセル領域１１０内での位置等に応じて、ばらつく。これは、メモリトランジスタ１１２のトンネルウインドウ（すなわちフローティングゲートへの電子注入孔）の径が、メモリセル領域の中心部と周辺部との間で不均一になり易く、このため、記憶値の書き換え時にしきい値がばらつくことなどに起因している。これに対して、本実施形態の半導体メモリは、基準電流Ｉref を列アドレス毎に設定することができ、したがって、同一デバイス内でのセル電流のばらつきを低減することができる。
【００５１】
第３の実施形態
次に、本発明の第３の実施形態について、図１１、図１２を用いて説明する。
【００５２】
本実施形態に係る半導体メモリの全体構成は、第１の実施形態に係る装置とほぼ同様であるので説明を省略する。本実施形態に係る半導体メモリは、センスアンプ１５０内のカレントミラー回路の構成が、第１の実施形態に係る半導体メモリと異なる。
【００５３】
図１１は、本実施形態に係るセンスアンプの構成を示す回路図である。図１１において、図５と同じ符号を付した構成要素は、それぞれ図５と同じものを示している。
【００５４】
図１１に示したように、本実施形態に係るカレントミラー回路１１１０は、ｐＭＯＳトランジスタ１１０１−１〜１１０１−５，１１０２−１〜１１０２−５を備えている。
【００５５】
ｐＭＯＳトランジスタ１１０１−１〜１１０１−５は、ソースで電源ラインＶＤＤに接続され、且つ、ゲートでｐＭＯＳトランジスタ５１１のゲートおよびドレインに接続されている。ｐＭＯＳトランジスタ１１０２−１は、ソースでｐＭＯＳトランジスタ１１０１−１のドレインに接続され、ゲートからアドレスの最上位ビットＡ11を入力し、且つ、ドレインから電流Ｉref1を出力する。ｐＭＯＳトランジスタ１１０２−２は、ソースでｐＭＯＳトランジスタ１１０１−２のドレインに接続され、ゲートからアドレスの第２上位ビットＡ10を入力し、且つ、ドレインから電流Ｉref2を出力する。ｐＭＯＳトランジスタ１１０２−３は、ソースでｐＭＯＳトランジスタ１１０１−３のドレインに接続され、ゲートからアドレスの第３上位ビットＡ9 を入力し、且つ、ドレインから電流Ｉref3を出力する。ｐＭＯＳトランジスタ１１０２−４は、ソースでｐＭＯＳトランジスタ１１０１−４のドレインに接続され、ゲートからアドレスの第４上位ビットＡ8 を入力し、且つ、ドレインから電流Ｉref4を出力する。ｐＭＯＳトランジスタ１１０２−５は、ソースでｐＭＯＳトランジスタ１１０１−５のドレインに接続され、ゲートが接地され、且つ、ドレインから電流Ｉref5を出力する。そして、ｐＭＯＳトランジスタ１１０２−１〜１１０１−５の出力電流Ｉref1〜Ｉref5の和が、基準電流Ｉref として読出回路５２０（図６（Ｂ）参照）に供給される。
【００５６】
本実施形態では、電流供給用ｐＭＯＳトランジスタ５１１，１１０１−１〜１１０１−５のゲート幅の比を１０：１：０．５：０．２５：０．１２５：１０とする。このため、Ｉref1〜Ｉref5は、Ｉref0／１０、Ｉref0／２０、Ｉref0／４０、Ｉref0／８０、Ｉref0（Ｉref0はｐＭＯＳトランジスタ５１１のドレイン電流）になる。これにより、電流Ｉref の詳細な制御が可能になる。
【００５７】
上述のように、本実施形態では、スイッチ用ｐＭＯＳトランジスタ１１０２−１〜１１０２−４のオン／オフをアドレスの上位４ビットで制御し、且つ、スイッチ用ｎＭＯＳトランジスタ１１０２−５を常時オンさせることとした。したがって、アドレスの上位４ビットに応じて、オンするスイッチ用トランジスタの個数が変化し、これにより基準電流Ｉref の値が変化する。アドレス値の上位４ビットと基準電流Ｉref との関係を、図１１に示す。本実施形態のＹデコーダ１３０（図１参照）は、第１の実施形態と同様、最も小さい上位アドレス値に対応するワード線が最下段（センスアンプ１５０に最も近い位置）に配置され、最も大きい上位アドレス値に対応するワード線が最上段（センスアンプ１５０に最も遠い位置）に配置されるように構成されている。したがって、選択されたワード線ＷＬとセンスアンプ１５０との距離が長くなるほど、基準電流Ｉref が小さくなる。
【００５８】
第１実施形態と同様、基準電流Ｉref は、読出回路５２０（図６（Ｂ）参照）およびＸデコーダ１４０を介して、ビット線ＢＬに供給される。そして、選択されたワード線のメモリトランジスタ１１２（図２参照）がオンしている場合には、そのメモリトランジスタ１１２を介してグランドラインＧＮＤに流出する。したがって、選択されたメモリトランジスタ１１２がオンしている場合には、センスアンプ１５０から被選択メモリトランジスタ１１２までのビット線の長さに応じて、抵抗が大きくなる。周知のように、電流が一定の場合には、抵抗が大きくなるほど、電圧降下も大きくなる。また、センスアンプの読出電位（図６（Ｂ）に示されたノードＮ２の電位）は、グランドラインＧＮＤと電圧降下の値との和によって、ほぼ決定される。このため、センスアンプ１５０から被選択メモリトランジスタ１１２までのビット線の長さに応じて、読み出しのローレベルが高くなる。これに対して、本実施形態では、選択されたワード線ＷＬとセンスアンプ１５０との距離が長くなるほど基準電流Ｉref が小さくなるようにセンスアンプ１５０を構成したので、読み出しのローレベルを均一化することができる。
【００５９】
以上説明したように、本実施形態によれば、センスアンプ１５０から各ビット線ＢＬに供給される基準電流Ｉref をセンスアンプ−被選択ビット間の距離に応じて調整することができるので、メモリトランジスタのデバイス間特性ばらつきに起因する誤読み出しを抑制することができる。したがって、本実施形態によれば、半導体メモリの歩留まりを向上させることができる。
【００６０】
なお、本実施形態ではアドレスの上位４ビットを用いて基準電流Ｉref を調整したが、上位３ビット以下或いは上位５ビット以上であってもよいことはもちろんである。
【産業上の利用可能性】
【００６１】
本発明は、フローティング構造のメモリトランジスタを用いた半導体メモリに限定されるものではなく、あらゆる種類の不揮発性半導体メモリに適用することができる。
【図面の簡単な説明】
【００６２】
【図１】第１実施形態に係る半導体メモリの全体構成を概略的に示すブロック図である。
【図２】図１に示したメモリマトリクスの内部構造を概略的に示す回路図である。
【図３】図１に示した半導体メモリのアドレス構造を概略的に示す概念図である。
【図４】図１に示したＸデコーダの要部構造を概略的に示す回路図である。
【図５】図１に示したセンスアンプの内部構造を示す回路図である。
【図６】（Ａ）は図５に示したトリミングレジスタの内部構造を示す回路図、（Ｂ）は図５に示した読出回路の内部構造を示す回路図である。
【図７】第２実施形態に係る半導体メモリの全体構成を概略的に示すブロック図である。
【図８】図７に示したセンスアンプの内部構造を示す回路図である。
【図９】図８に示したトリミングレジスタの内部構造を示す回路図である。
【図１０】図８に示したトリミングレジスタの内部構造を示す回路図である。
【図１１】第３実施形態に係る半導体メモリの要部構成を概略的に示すブロック図である。
【図１２】第３実施形態に係るカレントミラー回路の動作を説明するための表である。
【符号の説明】
【００６３】
１００  半導体メモリ
１１０  メモリマトリクス
１２０  アドレスバッファ
１３０  Ｙデコーダ
１４０  Ｘデコーダ
１５０  センスアンプ
【図１】
2005149625.tif 000003
【図２】
2005149625.tif 000004
【図３】
2005149625.tif 000005
【図４】
2005149625.tif 000006
【図５】
2005149625.tif 000007
【図６】
2005149625.tif 000008
【図７】
2005149625.tif 000009
【図８】
2005149625.tif 000010
【図９】
2005149625.tif 000011
【図１０】
2005149625.tif 000012
【図１１】
2005149625.tif 000013
【図１２】
2005149625.tif 000014