(57)【要約】【課題】高集積化に適合するように構成されたセルアレイまたはワードラインドライバを備えた強誘電体メモリ装置と、前記セルアレイから構成された半導体メモリ装置においてワードラインドライバ駆動方法及びデータのリード/ライトを行うための駆動方法を提供することにある。【解決手段】強誘電体メモリ装置において、ワードラインイネーブル信号により動作される一つのアクセストランジスタ、及び、ビットラインと前記アクセストランジスタとの間に連結される一つの強誘電体キャパシタからなるメモリセルを少なくとも一つ具備する。【選択図】図７19
2005182978.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体メモリ装置において、
ワードラインイネーブル信号により制御される一つのアクセストランジスタ、及び、ビットラインと前記アクセストランジスタとの間に連結された一つの強誘電体キャパシタを含む少なくとも一つのメモリセルを具備することを特徴とする強誘電体メモリ装置。
【請求項２】
前記アクセストランジスタは、第1端子、第2端子及びゲートを有し、前記第１端子は前記ビットラインに第１電極が連結された強誘電体キャパシタの第２電極に連結され、前記第２端子はプレートラインに連結され、前記ゲートはワードラインに連結されていることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記プレートラインには、電源電圧の１/２倍の固定電圧が印加されることを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項４】
複数の前記メモリセルが一つの共通プレートラインを共有することを特徴とする請求項３に記載の強誘電体メモリ装置。
【請求項５】
複数のアレイユニットを備え、前記複数のアレイユニットが行と列に配列されてマトリックス構造をなすメモリセルアレイを有する強誘電体装置において、
前記アレイユニットは、
第１ワードラインイネーブル信号により制御される第１アクセストランジスタ、及び、第１ビットラインと前記第１アクセストランジスタとの間に連結された第１強誘電体キャパシタを含む第１メモリセルと、
第２ワードラインイネーブル信号により制御される第２アクセストランジスタ、及び、第２ビットラインと前記第２アクセストランジスタとの間に連結された第２強誘電体キャパシタを含み、前記第１メモリセルと隣接した第２メモリセルと、を具備することを特徴とする強誘電体メモリ装置。
【請求項６】
前記第１メモリセル及び前記第２メモリセルは、一つのプレートラインに連結されていることを特徴とする請求項５に記載の強誘電体メモリ装置。
【請求項７】
前記第１アクセストランジスタの第１端子は、前記第１ビットラインに第１電極が連結された第１強誘電体キャパシタの第２電極に連結され、前記第２アクセストランジスタの第１端子は、前記第２ビットラインに第１電極が連結された第２強誘電体キャパシタの第２電極に連結され、前記第１アクセストランジスタの第２端子と前記第２アクセストランジスタの第２端子がともに前記プレートラインに連結されていることを特徴とする請求項６に記載の強誘電体メモリ装置。
【請求項８】
前記プレートラインには、電源電圧の１/２倍の固定電圧が印加されることを特徴とする請求項７に記載の強誘電体メモリ装置。
【請求項９】
複数のアレイユニットを備え、前記複数のアレイユニットが行と列に配列されてマトリックス構造をなすメモリセルアレイを有する強誘電体メモリ装置において、
前記アレイユニットは、
第１ワードラインイネーブル信号により制御される第１アクセストランジスタ、及び、一つのビットラインと前記第１アクセストランジスタとの間に連結された第１強誘電体キャパシタを含む第１メモリセルと、
第２ワードラインイネーブル信号により制御される第２アクセストランジスタ、及び、前記第１メモリセルが連結された前記一つのビットラインと前記第２アクセストランジスタとの間に連結された第２強誘電体キャパシタを含み、前記第１メモリセルと隣接した第２メモリセルと、
を有することを特徴とする強誘電体メモリ装置。
【請求項１０】
前記第１メモリセル及び前記第２メモリセルは、一つのプレートラインに連結されていることを特徴とする請求項９に記載の強誘電体メモリ装置。
【請求項１１】
前記第１メモリセル及び前記第２メモリセルは、互いに独立したプレートラインに連結されていることを特徴とする請求項９に記載の強誘電体メモリ装置。
【請求項１２】
前記第１アクセストランジスタの第１端子は、前記一つのビットラインに第１電極が連結された第１強誘電体キャパシタの第２電極に連結され、前記第２アクセストランジスタの第１端子は、前記一つのビットラインに第１電極が連結された第２強誘電体キャパシタの第２電極に連結され、前記第１アクセストランジスタの第２端子と前記第２アクセストランジスタの第２端子がともに前記プレートラインに連結されていることを特徴とする請求項１０に記載の強誘電体メモリ装置。
【請求項１３】
前記プレートラインには、電源電圧の１/２倍の固定電圧が印加されることを特徴とする請求項１１または１２に記載の強誘電体メモリ装置。
【請求項１４】
複数のアレイユニットを備え、前記複数のアレイユニットが行と列に配列されてマトリックス構造をなすメモリセルアレイを有する強誘電体メモリ装置において、
前記アレイユニットは、
第１ワードラインイネーブル信号により制御される第１アクセストランジスタ、及び、第１ビットラインと前記アクセストランジスタとの間に連結された第１強誘電体キャパシタを含む第１メモリセルと、
前記第１ワードラインイネーブル信号により制御される第２アクセストランジスタ、及び、第２ビットラインと前記第２アクセストランジスタとの間に連結された第２強誘電体キャパシタを含み、前記第１メモリセルと隣接した第２メモリセルと、
第２ワードラインイネーブル信号により制御される第３アクセストランジスタ、及び、前記第１ビットラインと前記第３アクセストランジスタとの間に連結された第３強誘電体キャパシタを含み、前記第１メモリセル及び前記第２メモリセルと隣接した第３メモリセルと、
前記第２ワードラインイネーブル信号により制御される第４アクセストランジスタ、及び、前記第２ビットラインと前記第４アクセストランジスタとの間に連結された第４強誘電体キャパシタを含み、前記第１メモリセル乃至第３メモリセルと隣接した第４メモリセルと、
を有することを特徴とする強誘電体メモリ装置。
【請求項１５】
前記第１メモリセル乃至前記第４メモリセルは、一つのプレートラインに連結されていることを特徴とする請求項１４に記載の強誘電体メモリ装置。
【請求項１６】
前記プレートラインには、電源電圧の１/２倍の固定電圧が印加されることを特徴とする請求項１５に記載の強誘電体メモリ装置。
【請求項１７】
強誘電体メモリ装置において、
ワードラインにゲートが連結されたアクセストランジスタ、及び、前記アクセストランジスタとビットラインとの間に連結された強誘電体キャパシタを含む少なくとも一つのメモリセルと、
印加されるワードラインイネーブル信号に応答するスイッチング素子を通じてメインワードライン電圧を前記ワードラインに伝達することにより前記メモリセルのアクセストランジスタを動作させるワードラインドライバと、
を備えることを特徴とする強誘電体メモリ装置。
【請求項１８】
前記ワードラインには、ワードラインディスエーブル信号に応じて前記ワードラインを放電させてディスエーブルさせるための放電用素子がさらに連結されていることを特徴とする請求項１７に記載の強誘電体メモリ装置。
【請求項１９】
前記メインワードライン電圧及び前記ワードラインの電圧は、電源電圧VCCレベルを有することを特徴とする請求項１８に記載の強誘電体メモリ装置。
【請求項２０】
前記メモリセルを構成する前記アクセストランジスタは、第1端子及び第2端子を有し、前記第１端子は、前記ビットラインに第１電極が連結された前記強誘電体キャパシタの第２電極に連結され、前記第２端子は、前記プレートラインに連結されていることを特徴とする請求項１９に記載の強誘電体メモリ装置。
【請求項２１】
前記ワードラインイネーブル信号は、外部電源電圧レベルを有することを特徴とする請求項２０に記載の強誘電体メモリ装置。
【請求項２２】
複数のメモリセルがマトリックス構造で配列されたメモリセルアレイを有する強誘電体メモリ装置においてデータをライトするための駆動方法であって、
ワードラインイネーブル信号により選択されたアクセストランジスタの第１端子に印加される固定電圧がビットラインと前記アクセストランジスタの第２端子との間に連結された強誘電体キャパシタに印加されるようにして、前記ビットライン上に前記強誘電体キャパシタに保持されたデータに対応する電圧が印加される段階と、
前記ビットライン上に印加された電圧をセンスアンプで感知増幅する段階と、
ライトしようとするデータに対応する電圧を前記ビットライン上に印加することによりデータを前記強誘電体キャパシタに保持させる段階と、
前記ワードラインをディスエーブルさせてビットラインを接地電圧に設定する段階と、を含むことを特徴とする駆動方法。
【請求項２３】
前記固定電圧は、前記アクセストランジスタの第１端子に連結されたプレートラインを通じて印加されることを特徴とする請求項２２に記載の駆動方法。
【請求項２４】
前記プレートラインに印加される固定電圧は、電源電圧の１/２倍のレベルを有することを特徴とする請求項２３に記載の駆動方法。
【請求項２５】
複数個のメモリセルがマトリックス構造で配列されたメモリセルアレイを有する強誘電体メモリ装置において保持されたデータをリードするための駆動方法であって、
ワードラインイネーブル信号により選択されたアクセストランジスタの第１端子に印加される固定電圧がビットラインと前記アクセストランジスタの第２端子との間に連結された強誘電体キャパシタに印加されるようにして、前記ビットライン上に前記強誘電体キャパシタに保持されたデータに対応する電圧が印加される段階と、
前記ビットライン上に印加された電圧をセンスアンプで感知増幅して出力する段階と、
前記ワードラインをディスエーブルさせてビットラインを接地電圧に設定する段階と、を含むことを特徴とする駆動方法。
【請求項２６】
前記固定電圧は、プレートラインを通じて印加されることを特徴とする請求項２５に記載の駆動方法。
【請求項２７】
前記プレートラインに印加される固定電圧は、電源電圧の１/２倍のレベルを有することを特徴とする請求項２５に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置及びその駆動方法に係るもので、詳しくは、高集積化に適合するように構成されたセルアレイまたはワードラインドライバを備えた強誘電体メモリ装置と、前記セルアレイを備えた半導体メモリ装置においてワードラインドライバ駆動方法及びデータのリード/ライトを行うための駆動方法に関する。
【背景技術】
【０００２】
最近、強誘電体薄膜をキャパシタの誘電膜に用いることにより、DRAM装置で必要なリフレッシュの限界を克服し、且つ大容量メモリを使用できる装置の開発が進んでいる。このような強誘電体薄膜を用いる強誘電体メモリは、不揮発性メモリ装置の一種で、電源が切られた状態でも情報を保持するとともに高速アクセスが可能で、電力消耗が少なく、且つ衝撃に耐えられる強度を有するといった長所がある。そこで、携帯用コンピューター、セルラーフォン、ゲーム機などのようなファイル保存及び検索機能を有する多様な電子機器及び装備において主記憶装置として用いられるか、或いは音声及びイメージを記録するための記録媒体として用いられることが予想されている。
【０００３】
強誘電体メモリ装置において、強誘電体キャパシタとアクセストランジスタから構成されたメモリセルは、強誘電体キャパシタの電気的分極状態に従って論理的状態を有するデータの‘１’または‘０’を保持する。強誘電体キャパシタの両端に電圧が印加されるとき、電界の方向に従って強誘電物質が分極され、その強誘電物質の分極状態が変化するスイッチングしきい電圧を強制電圧という。そして、メモリセルに保持されたデータをリードするため、強誘電体キャパシタの両電極間に電位差が発生するように電圧を印加して、ビットラインに励起される電荷量の変化でメモリセルに保持されたデータの状態が感知される。
【０００４】
図１０は、一般的な強誘電物質ヒステリシス曲線（hysteresis curve）を示したものである。このヒステリシス曲線において、X軸は強誘電物質に印加される電圧、即ち、強誘電体キャパシタの2個の電極のうちプレートラインに連結される側の電極を正の電極とし、他方の側の電極を負の電極と仮定してキャパシタ両端に印加される電圧を示したもので、Y軸は強誘電物質の自発分極に従ってその表面に誘起される電荷の量、即ち、分極度（μC/cm2）を示す。
【０００５】
図１０に示すように、接地電圧（Vｓｓまたは０V）が印加されて強誘電物質に電界が印加されな場合には、分極が発生しない。強誘電体キャパシタの両端の電圧が正の方向に増加されるとき、分極度（または電荷量）は０から正の分極領域内の状態点Aまで増加する。状態点Aでは分極が一方向に発生し、状態点Aでの分極度は最大値に至る。ここで、分極度、即ち、強誘電物質が保有する電荷の量は＋Qsで表される。以後、キャパシタの両端の電圧が再び接地電圧Vｓｓまで落ちても分極度は０までは低くならずに状態点Bに残留する。このような残留分極に従って強誘電物質が保有する電荷の量、即ち、残留分極度は＋Qrで表される。次いで、キャパシタの両端の電圧が負の方向に増加すると、分極度は状態点Bから負の電荷分極領域内の状態点Cに変わる。状態点Cでは、強誘電物質は状態点Aにおける分極方向と反対の方向に分極される。このときの分極度は−Qｓで表される。以後、キャパシタ両端の電圧が再度接地電圧Vｓｓまで落ちても、分極度は０までは落ちずに状態点Dに残留する。このときの残留分極度は−Qｒで表される。キャパシタの両端に印加される電圧の大きさがもう一度正の方向に増加すると、強誘電物質の分極度は状態点Dから状態点Aに変わる。
【０００６】
上記のように、電界を発生するための電圧が２電極間に強誘電物質が挿入された強誘電体キャパシタに一度だけ印加されると、以後にその電極がフローティング状態に設定されても自発分極に従った分極方向が維持される。自発分極による強誘電物質の表面電荷については、漏洩などに起因する自然的損失は発生しない。分極度が０になるように反対方向に電圧が印加されないと、分極方向はそのまま維持される。
【０００７】
強誘電体キャパシタに正の方向に電圧が印加されてからそれが除去されると、強誘電体キャパシタを構成する強誘電物質の残留分極は＋Qｒの状態となる。また、強誘電体キャパシタに負の方向に電圧が印加されてからそれが除去されると、強誘電物質の残留分極は−Qｒ状態となる。ここで、残留分極が＋Qｒの状態であるときにその論理状態がデータ“０”を表すと仮定すると、残留分極が−Qｒの状態であるときの論理状態はデータ“１”を表す。
【０００８】
図１１は、従来の一般の強誘電体メモリ装置におけるメモリセルアレイを構成するメモリセルを示す。
【０００９】
図１１に示すように、メモリセルは、一つのアクセストランジスタN１と一つの強誘電体キャパシタC１とからなる。アクセストランジスタN１は、強誘電体キャパシタC１の一つの電極とビットラインBLとの間にそれぞれ連結された2個の端子、即ち、ソース端子とドレイン端子を有し、ワードラインWLにゲートが連結される。一つの電極がアクセストランジスタN１に連結された強誘電体キャパシタC１の他の電極はプレートラインPLに連結される。
【００１０】
このようなメモリセルが複数の行と列に配列されたセルアレイを具備する強誘電体メモリ装置におけるリード及びライト動作は、上述のような分極反転によりなされる。従って、強誘電体メモリの動作速度は分極反転時間により決定され、分極反転速度はキャパシタの面積、強誘電体薄膜の厚さ、印加電圧などに従って決定される。
【００１１】
図１２及び図１３は、従来の強誘電体メモリにおけるセルアレイの回路図を示す。図１２は、開放型ビットライン構造を有する強誘電体メモリセルアレイの回路図を示し、図１３は、折畳型ビットライン構造を有する強誘電体メモリセルアレイの回路図である。
【００１２】
図１２及び図１３に示すように、強誘電体のセルアレイ構造は、強誘電性物質を誘電体として用いるデータ保持用キャパシタを用いることを除いてDRAMのセルアレイ構造と類似である。即ち、メモリセルのデータをセンシングするビットライン構造に従って開放型と折畳型とに分類される。
【００１３】
図１２に示すような開放型ビットライン構造では、ワードラインWLiにゲートが連結されたトランジスタN２がビットラインBLiと強誘電体キャパシタC２との間に連結されて構成されたメモリセル１０がマトリックス構造で配列される。同一のビットラインに連結されたメモリセルは、互いに異なったプレートラインPLｉ、ＰＬi＋１にそれぞれ連結される。これとは異なって、図１３に示すような折畳型ビットライン構造では、隣接した2個のビットラインBLｉ、ＢＬi＋１にそれぞれ連結されるとともにワードラインWLｉ、ＷＬi＋１にそれぞれ連結されたメモリセルから構成され、前記メモリセルを構成する強誘電体キャパシタC３が一つのプレートラインに共通に連結されるアレイユニット２０がマトリックス構造で配列されて、集積度の面で有利である。
【００１４】
このような開放型構造の他の一例がチャールズエム（Charles M. C. Tan）を発明者としてアジレントテクノロジ（株）に付与された米国特許第６，１３７、７１１号公報（特許文献１）に開示されている。また、折畳型構造の一例はキムゼファン（Jaewhan Kim）を発明者として現大（株）（Hyundai Electronics Inc.）に付与された米国特許第6，１５１，２４３号（特許文献１）に開示されている。
【００１５】
図１４は、従来の強誘電体メモリ装置に用いられるワードラインドライバ回路を示す。図１４に示すように、ワードラインドライバ回路は、４個のトランジスタと制御信号から構成される。ワードラインデコーディング信号MWLが電源電圧VCCにより駆動されるトランジスタN４を通じてトランジスタN５のゲートに伝達されてトランジスタN５を動作させる。トランジスタN５は、電源電圧VCCよりも高いレベルを有する外部電源電圧VPPをワードラインに伝達する。ワードラインWLには、制御信号WL_PDBにより駆動される放電用トランジスタN７が連結される。
【００１６】
このワードラインドライバ回路が動作する前においては、制御信号WL_PDBを除いて、図１４に示した全ての制御信号は接地電圧Vｓｓである。動作が開始されると、まず、ワードラインデコーディング信号MWLは、電源電圧VCCとして印加される。従って、トランジスタN４とトランジスタN５との間のノード電圧は、電源電圧VCCからトランジスタN４のしきい電圧Vthを引いた電圧VCC-Vthに上昇する。しばらくして、制御信号WL_DRVが外部電源電圧レベルVPPになると、トランジスタN５のドレインとゲートとの間のキャパシタンスのためにノード電圧はVCC-Vｔｈ＋VPPに昇圧（boosted）される。すると、トランジスタN５は、充分なゲート電圧VCC-Vｔｈ＋VPPを有するので、制御信号WL_DRVを通じて充分な電流をワードラインWLに供給して、ワードラインWLの電圧が外部電源電圧レベルVPPに到達する。従って、ワードラインWLに連結されたメモリセルのアクセストランジスタを外部電源電圧VPPのワードラインイネーブル信号により動作させる。
【００１７】
以下、従来の強誘電体メモリ装置におけるリード及びライト動作を図１０及び図１１を参照して説明する。まず、リード動作を説明するため、分極状態が状態点Dにある強誘電体キャパシタC１にデータ‘１’が保持されていると仮定する。ビットラインBLが接地電圧Vssに設定された状態でワードラインイネーブル信号がワードラインに印加されると、それに応じてアクセストランジスタN１がターンオンされる。そして、強誘電体キャパシタC１の正の電極に連結されたプレートラインPLに電源電圧VCCが印加されると、強誘電体キャパシタC１の分極は状態点Dから状態点Aに変更される。この状態遷移に対応する電荷ｄQ１は、アクセストランジスタN１を通じてビットラインBLに伝達される。電荷伝達は、ビットラインBLに接続された感知回路、例えば、センスアンプなどにより感知増幅されて検出され、それはデータ値‘１’がメモリセルでリードされたことを意味する。センスアンプの増幅作用によりビットラインBLの電圧が電源電圧VCCに上昇するのにともなって、強誘電体キャパシタC１の分極は状態点Aから状態点Bに変化する。
【００１８】
メモリセルからデータ‘１’をリードした後、ビットラインBL上のデータ‘１’は、プレートラインPLに印加された電圧を除去することにより、状態点Bから状態点Cへの逆状態遷移を伴う。そして、ビットラインBL電圧を接地電圧Vssに設定することにより、状態点Cから状態点Dに変わり、データ‘１’を再保持する。
【００１９】
一方、分極状態が状態点Bにある強誘電体キャパシタC１にデータ‘０’が保持されている場合、ワードラインイネーブル信号がワードラインWLに印加されると、それに応じてアクセストランジスタN１がターンオンされ、強誘電体キャパシタC１の正の電極に連結されたプレートラインに電源電圧VCCが印加されると、強誘電体キャパシタC１の分極は状態点Bから状態点Aに変わる。この状態遷移に対応する電荷ｄQ０は、アクセストランジスタN１を通じてビットラインBLに伝達される。電荷伝達は、ビットラインBLと接続された感知回路、例えば、センスアンプなどにより感知増幅されて検出され、これはデータ値‘０’がメモリセルからリードされることを意味する。
【００２０】
センスアンプの増幅作用によりビットラインBLの電圧が接地電圧Vssに設定され、以後のプレートラインPLの電圧を除去することにより、強誘電体キャパシタC１の分極は状態点Aから状態点Bに変わってデータ‘０’の論理状態が維持される。
【００２１】
そして、ライト動作は、強誘電体キャパシタC１にデータ‘１’を格納する場合には、電源電圧VCCがビットラインBLを通じて強誘電体キャパシタC１に印加されてから除去されると、強誘電体キャパシタC１の分極は状態点Cから状態点Dに変わる。これにより、状態点Dに分極の形成された状態がデータ‘１’を保持した状態となる。そして、強誘電体キャパシタC１にデータ‘０’を格納する場合、プレートラインPLを通じて強誘電体キャパシタC１に電源電圧VCCが印加されてから除去されると、強誘電体キャパシタC１の分極は状態点Aから状態点Bに変わる。これにより、状態点Bに分極の形成された状態がデータ‘０’を保持した状態となる。
【００２２】
従来の強誘電体メモリ装置の一般的な構造及び動作は、S. Sheffield Eaton, Jrを発明者としてRamtron Corporationに付与された米国特許第４，８７３，６６４号（特許文献２）、及びWillian F. Kraus等を発明者としてRamtron International Corporationに付与された米国特許第５，９７８，２５１号（特許文献３）などに開示されている。
【特許文献１】米国特許第6，１５１，２４３号公報
【特許文献２】米国特許第４，８７３，６６４号公報
【特許文献３】米国特許第５，９７８，２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
上述のような従来の強誘電体メモリ装置において、高集積の強誘電体メモリ装置を製造するためには、一つのプレートラインにより多くのメモリセルが連結されることが理想的である。
【００２４】
然るに、強誘電体キャパシタはキャパシタンスが大きいため、大きなキャパシタンスを有するキャパシタを動作させるためには大きな容量のパルスが必要とされる。このため、大きな容量のパルスに起因してプレートラインに時定数遅延（RC delay）が発生し、これにより一つのプレートラインに連結されるメモリセルの個数に制限が加えられる。これは、高集積強誘電体メモリでより多くのプレートラインドライバが必要な原因となってメモリチップサイズを増大させ、消費電力を増加させるとともに動作時間を長くするという問題点を生じさせる。
【００２５】
また、従来のワードラインドライバは、多くのトランジスタと種々の制御信号により動作するために、高集積化に適しておらず、電力消費が大きくなるとともに消費電力が増加するという問題点があった。
【００２６】
そして、上述のリード及びライト動作は、プレートライン電圧とビットライン電圧により制御されるため、一つの時間区間でデータ‘１’または‘０’を扱うことができず、動作時間が長くなるという問題点があった。
【００２７】
そこで、本発明の第１の目的は、従来技術の問題点の少なくとも一つを克服できる強誘電体メモリ装置及びその駆動方法を提供することにある。
【００２８】
本発明の第2の目的は、高集積化に適合した強誘電体メモリ装置及びその駆動方法を提供することにある。
【００２９】
本発明の第3の目的は、動作速度を向上させるとともに消費電力を減少させることができる強誘電体メモリ装置及びその駆動方法を提供することにある。
【００３０】
本発明の第4の目的は、安定したリード及びライト動作を行うことができる強誘電体メモリ装置及びその駆動方法を提供することにある。
【課題を解決するための手段】
【００３１】
このような目的を達成するため本発明による強誘電体メモリ装置は、ワードラインイネーブル信号により動作される一つのアクセストランジスタ、及び、ビットラインと前記アクセストランジスタとの間に連結される一つの強誘電体キャパシタを含む、少なくとも一つメモリセルを具備することを特徴とする。
【００３２】
本発明の好適な実施形態によれば、前記アクセストランジスタは、第1、第2端子、及び、ゲートを有し、前記第１端子は、前記ビットラインに第１電極が連結された強誘電体キャパシタの第２電極に連結され、前記第２端子は、プレートラインに連結され、前記ゲートは、ワードラインに連結され、前記プレートラインには固定電圧またはパルスが印加されることができる。
【００３３】
また、本発明の他の側面の強誘電体メモリ装置は、複数のアレイユニットを備え、前記複数のアレイユニットが行と列に配列されてマトリックス構造をなすメモリセルアレイを有する強誘電体半導体メモリ装置において、前記アレイユニットは、第１ワードラインイネーブル信号により動作される第１アクセストランジスタ、及び、第１ビットラインと前記第１アクセストランジスタとの間に連結される第１強誘電体キャパシタを含む第１メモリセルと、第２ワードラインイネーブル信号により動作される第２アクセストランジスタ、及び、第２ビットラインと前記第２アクセストランジスタとの間に連結される第２強誘電体を含み、前記第１メモリセルと隣接する第２メモリセルと、を有することを特徴とする。
【００３４】
本発明の好適な実施形態によれば、前記第１メモリセル及び前記第２メモリセルは一つのプレートラインに連結され、前記第１アクセストランジスタの第１端子は、前記第１ビットラインに第１電極が連結された第１強誘電体キャパシタの第２電極に連結され、前記第２アクセストランジスタの第１端子は、前記第２ビットラインに第１電極が連結された第２強誘電体キャパシタの第２電極に連結され、前記第１アクセストランジスタの第２端子と前記第２アクセストランジスタの第２端子がともに前記プレートラインに連結されることができる。
【００３５】
また、本発明の他の側面の強誘電体メモリ装置は、複数のアレイユニットを備え、前記複数のアレイユニットが行と列に配列されてマトリックス構造をなすメモリセルアレイを有する強誘電体半導体メモリ装置において、前記アレイユニットは、第１ワードラインイネーブル信号により動作される第１アクセストランジスタ、及び、一つのビットラインと前記第１アクセストランジスタとの間に連結される第１強誘電体キャパシタを含む第１メモリセルと、第２ワードラインイネーブル信号により動作される第２アクセストランジスタ、及び、前記第１メモリセルが連結された前記一つのビットラインと前記第２アクセストランジスタとの間に連結される第２強誘電体キャパシタを含み、前記第１メモリセルと隣接した第２メモリセルと、を有することを特徴とする。
【００３６】
本発明の好適な実施形態によれば、前記第１メモリセル及び前記第２メモリセルは一つのプレートラインに連結されることができる。また、前記第１アクセストランジスタの第１端子は、前記一つのビットラインに第１電極が連結された第１強誘電体キャパシタの第２電極に連結され、前記第２アクセストランジスタの第１端子は、前記一つのビットラインに第１電極が連結された第２強誘電体キャパシタの第２電極に連結され、前記第１アクセストランジスタの第２端子と前記第２アクセストランジスタの第２端子がともに前記プレートラインに連結されることができる。
【００３７】
また、本発明他の側面の強誘電体メモリ装置は、複数のアレイユニットを備え、前記複数のアレイユニットが行と列に配列されてマトリックス構造をなすメモリセルアレイを有する強誘電体半導体メモリ装置において、前記アレイユニットは、第１ワードラインイネーブル信号により動作される第１アクセストランジスタ、及び、第１ビットラインと前記第１アクセストランジスタとの間に連結される第１強誘電体キャパシタを含む第１メモリセルと、前記第１ワードラインイネーブル信号により動作される第２アクセストランジスタ、及び、第２ビットラインと前記第２アクセストランジスタとの間に連結される第２強誘電体キャパシタを含み、前記第１メモリセルと隣接する第２メモリセルと、第２ワードラインイネーブル信号により動作される第３アクセストランジスタ、及び、前記第１ビットラインと前記第３アクセストランジスタとの間に連結される第３強誘電体キャパシタを含み、前記第１メモリセル及び前記第２メモリセルと隣接する第３メモリセルと、前記第２ワードラインイネーブル信号により動作される第４アクセストランジスタ、及び、前記第２ビットラインと前記第４アクセストランジスタとの間に連結される第４強誘電体キャパシタを含み、前記第１メモリセル乃至第３メモリセルと隣接する第４メモリセルと、を有することを特徴とする。
【００３８】
本発明の好適な実施形態によれば、前記第１メモリセル乃至前記第４メモリセルは一つのプレートラインに連結されることができる。
【００３９】
また、本発明の他の側面の強誘電体メモリ装置は、ワードラインにゲートが連結されるアクセストランジスタ、及び、前記アクセストランジスタとビットラインとの間に連結される強誘電体キャパシタを含む少なくとも一つメモリセルと、印加されるワードラインイネーブル信号に応答するスイッチング素子を通じてメインワードライン電圧を前記ワードラインに伝達することにより、前記メモリセルのアクセストランジスタを動作させるワードラインドライバと、を備える。
【００４０】
本発明の好適な実施形態によれば、前記ワードラインには、印加されるワードラインディスエーブル信号に応じて前記ワードラインを放電させてディスエーブルさせるための放電用素子がさらに連結されることができる。
【００４１】
また、本発明の強誘電体メモリ装置の駆動方法は、複数個のメモリセルがマトリックス構造で配列されたメモリセルアレイを有する強誘電体メモリ装置においてデータをライトするための駆動方法は、ワードラインイネーブル信号により選択されたアクセストランジスタの第１端子に印加される固定電圧がビットラインと前記アクセストランジスタの第２端子との間に連結された強誘電体キャパシタに印加されるようにして、前記ビットライン上に前記強誘電体キャパシタに保持されたデータに対応する電圧が印加される段階と、前記ビットライン上に印加された電圧をセンスアンプで感知増幅する段階と、ライトしようとするデータに対応する電圧を前記ビットライン上に印加することによりデータを前記強誘電体キャパシタに保持させる段階と、前記ワードラインをディスエーブルさせビットラインを接地電圧に設定する段階と、を含む。
【００４２】
本発明の好適な実施形態によれば、前記固定電圧はプレートラインを通じて電源電圧の１/２倍のレベルに印加されることができる。
【００４３】
また、本発明の強誘電体メモリ装置での駆動方法は、複数個のメモリセルがマトリックス構造で配列されたメモリセルアレイを有する強誘電体メモリ装置において保持されたデータをリードするための駆動方法は、ワードラインイネーブル信号により選択されたアクセストランジスタの第１端子に印加される固定電圧がビットラインと前記アクセストランジスタの第２端子との間に連結された強誘電体キャパシタに印加されるようにして、前記ビットライン上に前記強誘電体キャパシタに保持されたデータに対応する電圧が印加される段階と、前記ビットライン上に印加された電圧をセンスアンプで感知増幅して出力する段階と、前記ワードラインをディスエーブルさせビットラインを接地電圧に設定する段階と、を含む。
【００４４】
本発明の好適な実施形態によれば、前記固定電圧はプレートラインを通じて電源電圧の１/２倍のレベルに印加されることができる。
【発明の効果】
【００４５】
上述の装置及び方法は、強誘電体メモリの高集積化に有用であり、動作速度を向上させ、消費電力を減少させるとともに安定したリード及びライト動作を行い得るとの効果がある。
【００４６】
また、本発明によると、プレートラインにパルスを印加するのではなく固定電圧を印加することにより、強誘電体メモリ装置に連結されるプレートラインの数を減らして高集積に適合した強誘電体メモリ装置を具現することができる。また、速度低下の原因となるパルス形態の信号を減らすことにより動作速度が向上し、ワードラインドライバの構成を簡略化することにより、高集積化に有利で消費電力減少及び動作速度の向上に寄与するという効果がある。
【００４７】
リード及びライト動作の実行時に安定した動作を行い、一つの時間帯でデータ‘１’またはデータ‘０’をライトすることにより動作速度が改善され、ワードラインをディスエーブルさせた後にビットラインを接地電圧に設定することにより、強誘電体キャパシタの正の電極に設定される電位差の逆転を防止して安定したリード及びライト動作を行うことができるという効果がある。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の実施形態について図面を用いて詳しく説明する。本発明が属する技術分野において通常の知識を有した者に本発明の徹底した理解を提供する意図のほかには別の意図はなく、図１乃至図９を参照して説明される。
【００４９】
図１は、本発明の一実施形態による強誘電体半導体メモリ装置におけるメモリセルアレイを構成するメモリセル構造を示す。
【００５０】
図１に示すように、メモリセルは、一つのアクセストランジスタN１０１及び一つの強誘電体キャパシタC１０１を含んで構成される。強誘電体キャパシタC１０１は、第１電極がビットラインBLに連結され、第２電極がアクセストランジスタN１０１の第１端子に連結される。また、アクセストランジスタN１０１は、第１端子が強誘電体キャパシタC１０１の第２電極に連結され、第２端子がプレートラインPLに連結され、ゲートがワードラインWLに連結される構造である。
【００５１】
このようなメモリセル構造は、従来技術の強誘電体メモリにおけるセルアレイを構成するメモリセルとは異なり、アクセストランジスタN１０１は、ワードラインWLを通じて印加されるワードラインイネーブル信号により制御される。プレートラインPLには固定電圧が印加されることが好ましいが、従来のようにパルスが印加されることもできる。この固定電圧は、電源電圧VCCの１/２倍のレベルのものが好ましい。
【００５２】
以下、プレートラインPLに電源電圧VCCの１/２倍のレベルの固定電圧が印加される場合を想定して説明する。
【００５３】
図２は、図１に示したような構造を有するメモリセルが行と列に配列されたメモリセルアレイ構造の一実施形態を示す。
【００５４】
図２に示すように、複数のワードラインWLｉ、ＷＬｉ＋１、複数のビットラインＢＬｉ、BLi＋１、ＢＬi＋２、及び複数のメモリセルが行と列に配列されてマトリックス構造をなす形態にセルアレイが構成される。
【００５５】
メモリセルアレイを構成するメモリセル２００は、図１を参照して説明されたように、一つのアクセストランジスタN２０１と一つの強誘電体キャパシタC２０１から構成される。強誘電体キャパシタC２０１は、その第１電極がビットラインBLに連結され、その第２電極がアクセストランジスタN２０１の第１端子に連結される。また、アクセストランジスタN２０１は、その第１端子が強誘電体キャパシタC２０１の第２電極に連結され、その第２端子がプレートラインPLに連結され、そのゲートがワードラインWLに連結される構造である。
【００５６】
このメモリセルアレイは、行方向と列方向に配列された各メモリセルが行方向に配列されたワードラインWLi、WLi＋１と列方向に配列されたビットラインBLi、BLi＋１、BLi＋２に連結されてマトリックス構造をなす。一つのビットラインＢＬを共有するメモリセルがそれぞれのワードラインＷＬi、WLi＋１と独立的に連結された構造となり、一つのワードラインを共有するメモリセルがそれぞれ異なったビットラインと独立的に連結される。ここで、固定電圧が印加されるプレートラインPLは、複数のメモリセルからなったメモリブロックごとにそれぞれ独立的に連結されることができる。また、メモリセルアレイを構成する全てのメモリセルを連結する一つの共通プレートラインを構成して連結されることもできる。また、一つのビットラインBLまたはワードラインWLを共有するメモリセルが一つのプレートラインPLを共有することもできる。プレートラインPLに印加される固定電圧は、電源電圧VCCの１/２倍とすることができる。
【００５７】
図３は、本発明の一実施形態としての折畳み型構造を有するメモリセルアレイを示す。
【００５８】
図３に示すように、第１メモリセル３０１及び第２メモリセル３０２からなるアレイユニット３００が複数個の行と列に配列される。
【００５９】
メモリセルアレイは、行方向と列方向に配列された複数個のアレイユニット３００が、行方向に配列されたワードラインWLｉ、ＷＬｉ＋１、ＷＬi＋３と列方向に配列されたビットラインBLi、BLi＋１、BLi＋３に連結されて配列されるマトリックス構造をなす形態で構成される。
【００６０】
アレイユニット３００を構成する第１メモリセル３０１及び第２メモリセル３０２は互いに隣接して配置され、ワードラインイネーブル信号により動作するアクセストランジスタN３０１、N３０２、及び、ビットラインとアクセストランジスタとの間に連結される強誘電体キャパシタC３０１、C３０２とで構成される。
【００６１】
第１メモリセル３０１を構成する第１強誘電体キャパシタC３０１は、その第１電極が第１ビットラインBLiに連結され、その第２電極が第１アクセストランジスタN３０１の第１端子に連結される。第１アクセストランジスタN３０１は、その第１端子が第１強誘電体キャパシタC３０１の第２電極に連結され、そのゲートが第１ワードラインWLiに連結される構造となる。
【００６２】
第２メモリセル３０２を構成する第２強誘電体キャパシタC３０２は、その第１電極が第２ビットラインBLi＋１に連結され、その第２電極が第２アクセストランジスタN３０２の第１端子に連結される。また、第２アクセストランジスタN３０２は、その第１端子が第２強誘電体キャパシタC３０２の第２電極に連結され、そのゲートが第２ワードラインWLi＋１に連結される構造となる。
【００６３】
第１メモリセル３０１を構成する第１アクセストランジスタN３０１の第２端子と第２メモリセル３０２を構成する第２アクセストランジスタN３０２の第２端子はともに、固定プレート電圧VCC/２が印加されるプレートラインPLに連結される。
【００６４】
プレートラインPLとアレイユニット３００との関係は、それぞれのアレイユニットが一つのプレートラインを共有して連結されるものであってもよいし、それぞれのアレイユニットに独立的に連結されるものであってもよいし、そのほかの連結方法によってもよい。
【００６５】
図４は、本発明の一実施形態としての、2個のセルがソースまたはドレイン領域を共有する開放型構造のメモリセルアレイ構造を示す。
【００６６】
図４に示すように、第１メモリセル４０１及び第２メモリセル４０２からなるアレイユニット４００が複数の行と列に配列される。
【００６７】
メモリセルアレイは、行方向と列方向に配列されたそれぞれのアレイユニット４００が、行方向に配列されたワードラインWLｉ、ＷＬｉ＋１、WLi＋２、ＷＬi＋３と列方向に配列されたビットラインBLｉ、BＬｉ＋１、BＬi＋２に連結されてマトリックス構成をなす形態で構成される。
【００６８】
アレイユニット４００を構成する第１メモリセル４０１及び第２メモリセル４０２は互いに隣接して配置され、ワードラインイネーブル信号により制御されるアクセストランジスタN４０１、N４０２、及び、ビットラインとそれぞれのアクセストランジスタとの間に連結される強誘電体キャパシタC４０１、C４０２とで構成される。
【００６９】
第１メモリセル４０１を構成する第１強誘電体キャパシタC４０１は、その第１電極が一つのビットラインBLiに連結され、その第２電極が第１アクセストランジスタN４０１の第１端子に連結される。第１アクセストランジスタN４０１は、その第１端子が第１強誘電体キャパシタC４０１の第２電極に連結され、そのゲートが第１ワードラインWLｉに連結される構造となる。
【００７０】
第２メモリセル４０２を構成する第２強誘電体キャパシタＣ４０２は、その第１電極がビットラインＢＬiに連結され、その第２電極が第２アクセストランジスタN４０２の第１端子に連結される。第２アクセストランジスタN４０２は、その第１端子が第２強誘電体キャパシタC４０２の第２電極に連結され、そのゲートが第２ワードラインWLｉ＋１に連結される構造となる。
【００７１】
第１メモリセル４０１を構成する第１アクセストランジスタＮ４０１の第２端子と第２メモリセル４０２を構成する第２アクセストランジスタＮ４０２の第２端子はともに固定プレート電圧ＶＣＣ/２が印加されるプレートラインＰＬiに連結される。
【００７２】
プレートラインPLとアレイユニット４００との関係は、それぞれのアレイユニットが一つのプレートラインに共有されて連結されるものであってもよいし、それぞれのアレイユニットに独立的に連結されるものであってもよいし、そのほかの連結方法によってもい。
【００７３】
図５は、本発明の一実施形態としての、4個のメモリセルがソースまたはドレイン領域を共有する開放型構造のメモリセルアレイ構造を示す。
【００７４】
図５に示すように、第１メモリセル５０１、第２メモリセル５０２、第３メモリセル５０３及び第４メモリセル５０４からなるアレイユニット５００が複数の行と列に配列される。
【００７５】
メモリセルアレイは、行方向と列方向に配列されたそれぞれのアレイユニット５００が、行方向に配列されたワードラインWLｉ、ＷＬｉ＋１、WLｉ＋２、ＷＬi＋３と列方向に配列されたビットラインWLｉ、ＷＬｉ＋１、WLｉ＋２、ＷＬi＋３に連結されてマトリックス構造をなす形態で構成される。
【００７６】
アレイユニット５００を構成する第１メモリセル５０１、第２メモリセル５０２、第３メモリセル５０３及び第４メモリセル５０４は互いに隣接して配置され、ワードラインイネーブル信号により制御されるアクセストランジスタＮ５０１、Ｎ５０２、Ｎ５０３、Ｎ５０４、及び、ビットラインとそれぞれのアクセストランジスタとの間に連結される強誘電体キャパシタＣ５０１、Ｃ５０２、Ｃ５０３、Ｃ５０４から構成される。
【００７７】
第１メモリセル５０１を構成する第１強誘電体キャパシタＣ５０１は、その第１電極が第１ビットラインＢＬiに連結され、その第２電極が第１アクセストランジスタN５０１の第１端子に連結される。第１アクセストランジスタN５０１は、その第１端子が第１強誘電体キャパシタC５０１の第２電極に連結され、そのゲートが第１ワードラインWLｉに連結される構造となる。
【００７８】
第２メモリセル５０２を構成する第２強誘電体キャパシタＣ５０２は、その第１電極が第２ビットラインＢＬｉ＋１に連結され、その第２電極が第２アクセストランジスタＮ５０２の第１端子に連結される。第２アクセストランジスタＮ５０２は、その第１端子が第２強誘電体キャパシタＣ５０２の第２電極に連結され、そのゲートが第１ワードラインＷＬｉに連結される構造となる。
【００７９】
第３メモリセル５０３を構成する第３強誘電体キャパシタＣ５０３は、その第１電極が第１ビットラインＢＬｉに連結され、その第２電極が第３アクセストランジスタＮ５０３の第１端子に連結される。第３アクセストランジスタＮ５０３は、その第１端子が第３強誘電体キャパシタＣ５０３の第２電極に連結され、そのゲートが第２ワードラインＷＬi＋１に連結される構造となる。
【００８０】
第４メモリセル５０４を構成する第４強誘電体キャパシタC５０４は、その第１電極が第２ビットラインBLｉ＋１に連結され、その第２電極が第４アクセストランジスタＮ５０４の第１端子に連結される。第４アクセストランジスタＮ５０４は、その第１端子が第４強誘電体キャパシタＣ５０４の第２電極に連結され、そのゲートが第２ワードラインＷＬi＋１に連結される構造となる。
【００８１】
第１メモリセル５０１を構成する第１アクセストランジスタN５０１の第２端子と第３メモリセル５０３を構成する第３アクセストランジスタN５０３の第２端子は互いに連結される。また、前記第２メモリセル５０２を構成する第２アクセストランジスタN５０２の第２端子と第４メモリセル５０４を構成する第３アクセストランジスタN５０４の第２端子は互いに連結されて、第１メモリセル５０１及び第３メモリセル５０３を構成する第１アクセストランジスタN５０１及び第３アクセストランジスタN５０３の第２端子と連結されるとともに、プレート電圧VCC/２が印加されるプレートラインに連結される。
【００８２】
プレートラインとアレイユニット５００との関係は、それぞれのアレイユニットが一つのプレートラインに共有されて連結されるものであってもよいし、それぞれのアレイユニットに独立的に連結されたものであってもよいし、そのほかの連結方法によってもよい。
【００８３】
図６は、本発明の一実施形態としての強誘電体メモリ装置を構成するワードラインドライバの回路図である。
【００８４】
図６に示すように、ワードラインドライバ回路は、ワードラインデコーディング回路（図示せず）と連結されたメインワードラインMWLとワードラインWLとの間に連結されてワードラインイネーブル信号WL_PDにより制御されるスイッチング素子のトランジスタN６０１と、ワードラインWLに連結されワードラインディスエーブル信号WL_PDBにより制御される放電用トランジスタN６０２と、から構成される。ワードラインWLには、図１に示すような構造のメモリセルが連結されてもよいし、図１１に示したような構造のメモリセルが連結されてもよい。メモリセルに連結されたプレートラインには、固定電圧VCC/２またはパルスが印加されうる。
【００８５】
このようなワードアインドライバを駆動する電圧としては、外部電源電圧VPPと内部電源電圧の電源電圧VCCが用いられ、外部電源電圧VPPは電源電圧VCCよりも高いレベルを有する。ここで、外部電源電圧VPPは、電源電圧VCCの１．５倍程度の高いレベルを有することが好ましい。
【００８６】
メモリセルを構成する強誘電体キャパシタの強誘電物質は、完全分極されるに必要な電圧が電源電圧VCCよりも低い電圧、好ましくは、電源電圧VCCの１/２倍（すなわちVCC/２）とされる。
【００８７】
ワードラインドライバが待機状態である場合において、メインワードラインMWL電圧及びワードラインイネーブル信号WL_PDは接地電圧Vｓｓに設定され、ワードラインディスエーブル信号WL_PDBが電源電圧VCCに設定されて、放電用トランジスタN６０２を動作させることによりワードラインWLをディスエーブルさせる。リードまたはライトなどの動作を行う場合には、まず、ワードラインデコーディング回路において、電源電圧VCCのレベルを有するワードラインデコーディング信号がメインワードラインMWLに印加される。同時に、ワードラインディスエーブル信号WL_PDBが接地電圧Vssに設定されることにより、ワードラインWLの放電が中断される。そして、ワードラインイネーブル信号WL_PDが外部電源電圧レベルVPPに印加されると、スイッチングトランジスタN６０１がターンオンされて、ワードラインWLに電源電圧VCCレベルを有するメインワードラインMWLの電圧が伝達される。ワードラインWLに伝達される電圧は、ワードラインに連結されたメモリセルを構成するアクセストランジスタを動作させる。次いで、要求される動作の全てが行われると、全ての信号は再度接地電圧Vｓｓに設定され、ワードラインディスエーブル信号WL_PDBのみが電源電圧VCCに設定されて、ワードラインWLを放電させる過程を通じて前記ワードラインをディスエーブルさせる。
【００８８】
このようなワードラインドライバでは、メモリセルを構成するアクセストランジスタを通じて強誘電体キャパシタに印加される電圧が電源電圧VCCレベルを有する必要がないため、ワードラインの電圧が外部電源電圧VPPレベルを有する必要がない。従って、本発明の一実施形態によるワードラインドライバは、従来と異なって2個のトランジスタで簡単に構成することができて高集積化に有利であり、動作速度も速くて且つ消費電力が少ないという特長を有する。
【００８９】
図７は、図２に示すセルアレイ構造を一例として、本発明におけるセンスアンプが連結されたメモリセルアレイを有する強誘電体メモリ装置によるリードまたはライト動作を説明するための回路図を概略的に示した図で、図８は、図７に示す回路構成におけるライト動作時の動作タイミング図を示した図で、図９は、図７のリード動作時の動作タイミング図を示した図である。強誘電体メモリ装置のセルアレイ構造としては、図２乃至図５に示したセルアレイ構造とともに多様な形態のセルアレイ構造が用いられることができる。
【００９０】
図７に示したように、概略的なセルアレイは、複数のワードラインWLｉ、ＷＬｉ＋１、プレート電圧PL及び複数のビットラインBLｉ、BＬｉ＋１を有する。
【００９１】
セルアレイを構成するメモリセル１００は、一つのアクセストランジスタN１０１と1個の強誘電体キャパシタC１０１を直列接続して構成される。強誘電体キャパシタC１０１と連結されないアクセストランジスタの他側の導電型領域は、固定電圧VCC/２が印加されるプレートラインまたはパルス発生器と連結され、ゲートはワードラインWLｉと連結される。また、アクセストランジスタＮ１０１と連結されない強誘電体キャパシタＣ１０１の他側の電極はビットラインＢＬiと連結される。
【００９２】
センスアンプは、ビットラインに連結されてセンスアンプイネーブル信号SAENにより制御されてビットラインの電圧レベルを感知増幅する動作を行う。
【００９３】
メモリセルを構成する強誘電体キャパシタの強誘電物質は、完全分極されるに必要な電圧が電源電圧VCCよりも低い電圧、好ましくは、電源電圧の１/２倍レベル（すなわち電圧VCC/２）とされる。以下、強誘電体キャパシタC１０１を構成する強誘電物質が完全に分極されるようにする電圧が電源電圧VCCの１/２倍の電圧VCC/２と仮定する。
【００９４】
まず、メモリセルアレイ内の複数のメモリセルのうち一つのメモリセル１００にデータ‘１’または‘０’をライトしようとする場合におけるメモリ装置のライト動作を図７及び図８の動作タイミング図を参照して説明する。
【００９５】
図７及び図８に示すように、ライト動作の初期にはビットラインプリチャージ回路（図示せず）によりビットライン電圧BLが接地電圧Vｓｓまたは０Vに設定されるようにする。また、プレートラインの電圧PLは、固定電圧、例えば、電源電圧VCCの１/２倍に設定される（区間‘Ｉ’）。
【００９６】
ワードラインドライバから印加されるワードライン電圧WLが電源電圧VCCにイネーブルされると、ワードライン電圧WLによりメモリセル１００を構成するアクセストランジスタN１０１がターンオンされ、ノードVａがプレート電圧ＰＬと同一レベルの電圧である固定電圧ＶＣＣ/２に上昇する。そして、メモリセル１００に保持されたデータの感知が行われる（区間‘ＩＩ’）。この区間‘ＩＩ’の間は、選択されたワードラインＷＬｉに対応する強誘電体キャパシタＣ１０１の強誘電物質が完全に分極されるようにするＶＣＣ/２レベルの電圧の固定電圧ＶＣＣ/２が強誘電体キャパシタＣ１０１に印加される。メモリセル１００にデータ‘０’が保持されていると、図１０のヒステリシス曲線において強誘電体キャパシタＣ１０１の分極度は状態点Ｂから状態点Ａに変化する。このような状態遷移に対応する電荷ｄＱ０に相当する電圧ＶＤ０が強誘電体キャパシタＣ１０１からビットラインＢＬｉ上に励起される。データ‘０’に対応する電圧ＶＤ０は、接地電圧Ｖｓｓに近接したレベルを有する。一方、メモリセル１００にデータ‘１’が保持されていると、強誘電体キャパシタＣ１０１の分極度は状態点Ｄから状態点Ａに変化する。従って、強誘電体キャパシタＣ１０１からビットラインＢＬｉ上にこの状態遷移に対応する電荷ｄＱ１が励起される。つまり、データ‘１’が保持されていると、ビットラインＢＬｉ上の電圧ＢＬは、接地電圧Ｖｓｓより状態遷移に対応する電荷ｄＱ１に起因する電圧ＶＤ１、例えば、約１００ｍＶだけ上昇する。
【００９７】
区間‘ＩＩＩ’の間は、センスアンプイネーブル信号ＳＡＥＮによりセンスアンプが駆動されてビットラインＢＬｉレベルＶＤ０、ＶＤ１を感知増幅する。即ち、上記のような強誘電物質の分極のためにビットラインＢＬi上の変化した電圧は、接地電圧Vｓｓよりも高い所定の基準電圧VREF（例えば、５０ｍV）と比較される。このとき、ビットラインBLi上の前記変化した電圧VD０が基準電圧VREFよりも低いと、ビットライン電圧BLは接地電圧Vｓｓに設定されて強誘電体キャパシタC１０１に基準電圧VREFよりも低い接地電圧Vｓｓレベルの電圧が印加される一方、ビットラインBLi上の前記変化した電圧VD１が基準電圧VREFよりも高いと、強誘電体キャパシタC１０１に強誘電体キャパシタC１０１の分極を変化させながら基準電圧VREFより高い所定の電圧（例えば、VCC）が印加される。
【００９８】
つまり、データ‘０’が保持されていると、図１０に示したヒステリシス曲線において強誘電体キャパシタC１０１の分極度は状態点Aをそのまま維持し、データ‘１’が保持されていると、強誘電体キャパシタC１０１の分極度は状態点Aから状態点Cに変化する。
【００９９】
区間‘ＩＶ’では、実質的なライト動作が行われる。この区間では、外部からデータ入出力回路（図示せず）を通じてデータDIN０、DIN１が入力される。ここで、入力されたデータDIN０、DIN１に対応する電圧として、例えば、データ‘０’に対応する電圧はVｓｓで、データ‘１’に対応する電圧はVCCと仮定する。これと同時に、データ‘０’に対応する電圧Vｓｓまたはデータ‘１’に対応する電圧VCCが選択されたビットラインBLｉ上に伝達される。ここで、メモリセル１００にデータ‘０’をライトする場合には、選択されたビットライン上にデータ‘０’に対応する電圧Ｖｓｓが印加され、データ‘１’をライトする場合には、選択されたビットライン上に‘１’に対応する電圧ＶＣＣが印加される。従って、区間‘ＩＶ’では、メモリセル１００にデータ‘１’がライトされる場合には、強誘電体キャパシタＣ１０１の分極度は状態点Ｃに位置し、データ‘０’がライトされる場合には、状態点Ａに位置する。
【０１００】
上記のような本発明の一実施形態のライト動作は、従来と異なり、ビットラインの電圧ＢＬのレベルを有し、強誘電体キャパシタの分極度を制御できるため、一つの時間区間‘ＩＶ’でデータ‘１’またはデータ‘０’をライトすることにより動作速度の向上を図ることができる。
【０１０１】
次いで、区間‘Ｖ’では、ワードラインＷＬｉをディスエーブルさせた後にセンスアンプをディスエーブルさせ、ビットライン電圧ＢＬを接地電圧Ｖｓｓに設定する。即ち、データ‘１’をライトした場合には、メモリセル１００で固定電圧ＶＣＣ/２にチャージングされたノードＶａは、ワードラインＷＬｉをディスエーブルさせることによりフローティングされる。次いで、ビットライン電圧ＢＬを接地電圧に設定すると、ビットライン電圧がデータ‘１’に対応する電圧ＶＣＣから接地電圧に遷移するときに、強誘電体キャパシタに起因してカップリングが発生して、強誘電体キャパシタＣ１０１の両端に印加された電位差の逆転を防止することができる。従って、データのライト動作を安定して行い得る。
【０１０２】
前述の区間‘ＩＩ’において、強誘電体キャパシタＣ１０１が連結されたノードＶａの電圧ＶＣＣ/２によりデータ‘０’を保持した強誘電体キャパシタＣ１０１の分極度は状態点Ｂから状態点Ａに変化し、データ‘１’を保持した強誘電体キャパシタＣ１０１の分極度は状態点Ｄから状態点Ａに変化する。これは選択された一つのワードラインを共有する全てのメモリセルで発生する。その結果、データ‘１’を保持した非選択の強誘電体キャパシタのデータがもとの状態に復元されるようにする再保持動作が必要とされる。このようなメモリセルは、図８の区間‘ＩＩＩ‘ＩＶ’‘Ｖ’の時間区間で再保持動作がなされる。
【０１０３】
以上のようなライト動作を行った後に、全ての信号は待機状態に設定される（区間‘ＶＩ’）。そして、区間‘ＶＩ’の以後に、データ‘１’がライトされた場合の強誘電体キャパシタの分極度は状態点Ｄに位置し、データ‘０’がライトされた場合には状態点Ｂに位置することにより、データのライト動作が完了する。
【０１０４】
次いで、メモリセルアレイ内の複数個のメモリセルのうち一つのメモリセル１００に保持されたデータ‘１’または‘０’をリードする場合のメモリ装置のリード動作を図７及び図９の動作タイミング図を参照して説明する。
【０１０５】
図７及び図９に示すように、リード動作の初期には、ビットラインプリチャージ回路からビットラインＢＬiが接地電圧Vssまたは０Vに設定される。また、プレート電圧は、固定電圧、例えば、電源電圧VCCの１/２倍に設定される（区間‘Ｉ’）。
【０１０６】
区間‘ＩＩ’の間は、選択されたワードラインWLiに対応する強誘電体キャパシタC１０１の強誘電物質が完全に分極されるようにするVCC/２レベルの電圧の固定電圧VCC/２が強誘電体キャパシタC101に印加される。メモリセル１００にデータ‘０’が保持されていると、図１０のヒステリシス曲線において強誘電体キャパシタC１０１の分極度は状態点Bから状態点Aに変化する。このような状態遷移に対応する電荷ｄQ０に相当する電圧VD0が強誘電体キャパシタC１０１からビットラインBLi上に励起される。データ‘０’に対応する電圧VD０は接地電圧Vｓｓに近接したレベルを有する。一方、メモリセル１００にデータ‘１’が保持されていると、強誘電体キャパシタC１０１の分極度は状態点Dから状態点Aに変化する。従って、強誘電体キャパシタC１０１からビットラインBLｉ上に前記状態遷移に対応する電荷ｄＱ１が励起される。つまり、データ‘１’が保持されていると、ビットラインＢＬi上の電圧BLは、接地電圧Vｓｓよりも状態遷移に対応する電荷ｄQ1に起因する電圧VD１（例えば、約１００ｍV）だけ上昇する。
【０１０７】
区間‘ＩＩＩ’の間は、センスアンプイネーブル信号SAENによりセンスアンプが駆動されてビットラインBLiレベルVD０、VD１を感知増幅する。即ち、上記のような強誘電物質の分極によりビットラインBLi上の変化した電圧は、接地電圧Vｓｓよりも高い所定の基準電圧VREF（例えば、５０ｍV）と比較される。このとき、ビットラインBLｉ上の前記変化した電圧ＶＤ０が基準電圧ＶＲＥＦよりも低いと、ビットライン電圧ＢＬは接地電圧Ｖｓｓに設定されて、強誘電体キャパシタＣ１０１に基準電圧ＶＲＥＦよりも低い接地電圧Ｖｓｓレベルの電圧が印加される一方、ビットラインＢＬｉ上の前記変化した電圧ＶＤ１が基準電圧ＶＲＥＦよりも高いと、強誘電体キャパシタＣ１０１に強誘電体キャパシタＣ１０１の分極を変化させながら基準電圧ＶＲＥＦより高い所定の電圧（例えばＶＣＣ）が印加される。
【０１０８】
つまり、データ‘０’が保持されていると、図１０に示したヒステリシス曲線において強誘電体キャパシタＣ１０１の分極度は状態点Ａをそのまま維持し、データ‘１’が保持されていると、強誘電体キャパシタＣ１０１の分極度は状態点Ａから状態点Ｃに変化する。
【０１０９】
区間‘ＶＩ’では、センスアンプで増幅されたデータ‘１’に対応する電圧ＶＣＣまたはデータ‘０’に対応する電圧Ｖｓｓに対応するデータＤＯＵＴ０、ＤＯＵＴ１がデータ入出力回路を通じて外部に出力される。
【０１１０】
区間‘Ｖ’では、ワードラインＷＬｉをディスエーブルさせた後にセンスアンプをディスエーブルさせ、続いてビットライン電圧ＢＬを接地電圧Ｖｓｓに設定する。データ‘１’をリードする場合、メモリセル１００で固定電圧ＶＣＣ/２にチャージングされたノードＶａは、ワードラインWLｉをディスエーブルさせることによりフローティングされる。ついで、ビットライン電圧ＶＢＬを接地電圧に設定すると、ビットライン電圧ＢＬがデータ‘１’に対応する電圧ＶＣＣから接地電圧Ｖｓｓに遷移するときに強誘電体キャパシタによりカップリングが発生して、強誘電体キャパシタＣ１０１の両端に印加された電位差の逆転を防止することができる。
【０１１１】
上述した区間‘ＩＩ’では、強誘電体キャパシタＣ１０１が連結されたノードＶａの電圧ＶＣＣ/２によりデータ‘０’を保持している強誘電体キャパシタＣ１０１の分極度は状態点Ｂから状態点Ａに変化し、データ‘１’を保持する強誘電体キャパシタＣ１０１の分極度は状態点Ｄから状態点Ａに変化する。これは選択された一つのワードラインを共有する全てのメモリセルで発生する。その結果、データ‘１’を保持している非選択の強誘電体キャパシタのデータがもとの状態に復元されるようにする再保持動作が必要とされる。このようなメモリセルは、図９の‘ＩＩＩ’‘ＩＶ’‘Ｖ’の時間区間で再保持動作が行われる。
【０１１２】
上記のようなリード動作を行った後に、全ての信号は待機状態に設定される（区間‘ＶＩ’）。そして、区間‘ＶＩ’の以後には、データ‘１’がリードされた場合の強誘電体キャパシタの分極度は状態点Ｄに位置し、データ‘０’がリードされた場合には状態点Ｂに位置することにより、データリード動作が完了される。
【０１１３】
本発明の一実施形態では、図１０に示すヒステリシスループの状態点Ｂにデータ‘０’が対応し、状態点Ｄにデータ‘１’が対応する場合を説明したが、本発明が属する技術分野において通常の知識を有した者であれば、容易に状態点Ｂにデータ‘１’を対応させ、状態点Ｄにデータ‘０’が対応させることができる。
【０１１４】
上記の実施形態の説明は本発明の徹底した理解を助けるために図面を参照して例示したものに過ぎないため、本発明を限定する意味として解釈されるべきではない。また、本発明が属する技術分野において通常の知識を有する者であれば、本発明の基本的原理を逸脱しない範囲内で多様な変形、変更ができるのは明らかである。例えば、思案の異なった回路の内部構成を変更するかまたは回路の内部構成素子を他の等価的素子で置換できるのは明らかである。
【図面の簡単な説明】
【０１１５】
【図１】本発明の実施形態による強誘電体メモリ装置におけるメモリセルアレイを構成するメモリセルアレイ構造を示した回路図である。
【図２】本発明の一実施形態によるメモリセルアレイ構造を示した回路図である。
【図３】本発明の一実施形態による折畳型構造のメモリセルアレイの回路図である。
【図４】本発明の一実施形態による2個のセルがソースまたはドレイン領域を共有する開放型構造のメモリセルアレイの回路図である。
【図５】本発明の一実施形態による4個のメモリセルがソースまたはドレイン領域を共有する開放型構造のメモリセルアレイの回路図である。
【図６】本発明の一実施形態による強誘電体メモリ装置のワードラインドライバを示した回路図である。
【図７】本発明の一実施形態によるリード及びライト動作を行う強誘電体メモリ装置の概略的回路図である。
【図８】図７に示す回路におけるライト動作時の動作タイミング図である。
【図９】図７に示す回路におけるリード動作時の動作タイミング図である。
【図１０】一般の強誘電物質のヒステリシス曲線曲線である。
【図１１】従来の一般の強誘電体メモリセルアレイを構成するメモリセルを示した回路図である。
【図１２】従来の開放型ビットライン構造を有する強誘電体メモリセルアレイの回路図である。
【図１３】従来の折畳型ビットライン構造を有する強誘電体メモリセルアレイの回路図である。
【図１４】従来の強誘電体メモリ装置でのワードラインドライバを示した回路図である。
【符号の説明】
【０１１６】
１００：メモリセル
Ｃ１０１：強誘電体キャパシタ
Ｎ１０１：アクセストランジスタ
ＢＬi、BLi＋１：ビットライン
WLi、WLi＋１：ワードライン
SAEN：センスアンプイネーブル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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