(57)【要約】【課題】不要な期待値比較を行わないテストパターンを生成することができるようになるドント・ケア・サイクル抽出方法を提供する。【解決手段】被検査論理回路の出力ピンタイミング情報とクロックタイミング情報から出力信号を生成するクロックピンの名称を抽出し（第１、第２、第７、第８ステップ）、この抽出したクロックピンへ入力されるクロック信号にエッジが発生するサイクル数とエッジが発生するまでにかかる時間の情報をテストパターンのピン記述部から抽出し（第３ステップ）、且つこのクロック信号に対する出力信号の遅延時間の情報を出力ピンタイミング情報から抽出し（第４ステップ）、これらの情報を基に期待値比較するサイクルを算出し（第５ステップ）、この期待値比較サイクル情報を基にテストパターンから期待値比較を実施する必要のないサイクルを抽出する（第６ステップ）。【選択図】    図２
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【特許請求の範囲】
【請求項１】
静的タイミング解析を実施して得た被検査論理回路の出力ピンのタイミング情報と被検査論理回路内部のクロック端子のクロックタイミング情報、および被検査論理回路を検査するテストパターンに記述されている被検査論理回路の各ピンのタイミング情報を基にして、該テストパターンから、各出力ピンごとに、期待値比較を実施する必要のないサイクルを抽出することを特徴とするドント・ケア・サイクル抽出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
半導体集積回路の検査に用いるテストパターンの設計支援環境において、期待値比較を実施する必要のないサイクルを抽出するドント・ケア・サイクル抽出方法に関する。
【０００２】
【従来の技術】
ＬＳＩの出荷検査は、テストパターンによる期待値比較により実施される（例えば、特許文献１参照。）。ＬＳＩは、通常、複数のクロック信号を入力として動作しており、ＬＳＩの出荷検査を実施する場合、従来は、一番速いクロック信号のクロックサイクルを基準にし、このクロックサイクル毎に期待値比較を行っていた。
【０００３】
例えば、図３に示すように、クロック信号１、２を入力とし、クロック信号１により出力信号Ａが生成され、クロック信号２により出力信号Ｂが生成される場合を例に説明すると、クロック信号１よりも遅いクロック信号２により生成される出力信号Ｂについても、クロック信号１のクロックサイクル毎に期待値比較を行っていた。
【０００４】
しかしながら、このように一番速いクロック信号のクロックサイクルを基準にして期待値比較を行うと、例えば、検査装置からＬＳＩの外部接続端子にノイズが入力されたり、ＬＳＩの出力ピンが一定の本数以上同時に変化してＬＳＩの電源電位が一時的に下がるなどして、期待値比較を行う必要のないサイクルでノイズが発生した場合であっても、このＬＳＩは不良と判断されてしまう。例えば、図３に示す例では、出力信号Ｂについては、本来、サイクル数“ｔ（ｎ）、ｔ（ｎ＋６）”にて期待値比較を行えばよいが、クロック信号１のクロックサイクル毎に期待値比較を行うため、例えば、本来は期待値比較を行う必要のないサイクルである“ｔ（ｎ＋８）”にてノイズが発生し出力信号Ｂが“Ｈ”レベルとなった場合であっても、期待値と異なるために不良と判断されてしまう。
【０００５】
以上のように、従来の方法では、期待値比較を行う必要のないサイクルでノイズが発生した場合であっても不良と判断されるため、歩留まりが低下するという問題があった。また、期待値比較を行う必要のないサイクルで期待値比較を行う分、テストパターンの情報量が増加するという問題もあった。
【０００６】
そのため、期待値比較を行う必要のないサイクルについてはドント・ケア（ｄｏｎ’ｔ  ｃａｒｅ；期待値比較しない）にする必要があるが、従来は、設計者が、被検査論理回路の設計仕様の情報と論理シミュレーション結果を基にドント・ケアするサイクルを指定する方法しかなく、非常に工数が掛かるため、実施しないことが殆どであった。
【０００７】
【特許文献１】
特開昭６３−１４０９６８号公報
【０００８】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑み、被検査論理回路の出力ピンのタイミング情報と、被検査論理回路内部のクロック端子のクロックタイミング情報とを静的タイミング解析を実施して得るとともに、テストパターンに記述されている被検査論理回路の各ピンのタイミング情報を得、これらの情報を基に、テストパターンから、各出力ピンごとに期待値比較を実施する必要のないサイクルを抽出することにより、不要な期待値比較を行わないテストパターンを生成することができるようになるドント・ケア・サイクル抽出方法を提供することを目的とする。このように、不要な期待値比較を行わないテストパターンを生成することができるようになれば、期待値比較を行う必要のないサイクルでのノイズ発生による歩留まり低下を防止して、検査の安定性の向上を図ることができる。また、不要な期待値比較を行わないので、テストパターンの情報量を削減することができる。
【０００９】
【課題を解決するための手段】
本発明の請求項１記載のドント・ケア・サイクル抽出方法は、静的タイミング解析を実施して得た被検査論理回路の出力ピンのタイミング情報と被検査論理回路内部のクロック端子のクロックタイミング情報、および被検査論理回路を検査するテストパターンに記述されている被検査論理回路の各ピンのタイミング情報を基にして、該テストパターンから、各出力ピンごとに、期待値比較を実施する必要のないサイクルを抽出することを特徴とする。
【００１０】
本発明によれば、不要な期待値比較を行わないテストパターンを生成することができるようになり、期待値比較を行う必要のないサイクルでのノイズ発生による歩留まり低下を防止して、検査の安定性の向上を図ることができる。また、不要な期待値比較を行わないので、テストパターンの情報量を削減することができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を交えて説明する。なお、ここで示す実施の形態はあくまでも一例であって、必ずしも以下の実施の形態に限定されるものではない。
【００１２】
図１は、本実施の形態によるドント・ケア・サイクル抽出処理後のテストパターンを説明するための図であり、図２は、本実施の形態によるドント・ケア・サイクル処理抽出の一例を説明するためのフロー図である。
【００１３】
まず、図２に示すように、被検査論理回路内部の接続関係を表したネットリストと被検査論理回路のタイミング情報とを基に静的タイミング解析を実施し、被検査論理回路の出力ピンタイミング情報とクロックタイミング情報を得る。
【００１４】
なお、タイミング情報には、例えば、クロック端子に入力されるクロック信号の周波数や、入力端子に入力される入力信号のクロック信号に対する遅延時間、出力端子から出力される出力信号のクロック信号に対する遅延時間など、各端子に入出力される信号の設計仕様を表した情報が記述されている。
【００１５】
また、静的タイミング解析により得た出力ピンタイミング情報には、例えば、被検査論理回路の出力ピンから出力される出力信号を生成するクロック信号のクロック端子の名称や、出力ピンから出力される出力信号を生成するクロック信号に対する該出力信号の遅延時間など、各出力ピンから出力される出力信号に関する情報が記述されている。なお、ピンとは、被検査論理回路の外部接続端子のことである。
【００１６】
また、静的タイミング解析により得たクロックタイミング情報には、例えば、被検査論理回路内部のクロック端子に入力されるクロック信号の周波数や、分周クロックが存在する場合の分周元となるクロック信号が入力されるクロックピンの名称など、各クロック端子に入力されるクロック信号に関する情報が記述されている。
【００１７】
第１ステップでは、出力ピンタイミング情報から、出力ピンから出力される出力信号を生成するクロック信号のクロック端子の名称を抽出する。例えば、図１に示す例では、出力信号Ａ、Ｂ、Ｃをそれぞれ生成するクロック信号１、２、３が入力されるクロック端子の名称が抽出される。
【００１８】
第２ステップでは、第１ステップで抽出したクロック端子の名称が被検査論理回路を検査するテストパターン中のピン記述部にないか検索し、存在する場合には第３ステップへ進み、存在しない場合には第７ステップへ進む。例えば、図１に示すように、クロック信号１、２、３のうちのクロック信号３のみが分周クロック信号である場合には、クロック信号１、２が入力されるクロック端子（クロックピン）の名称が検索されることになる。つまり、クロック信号３は分周クロック信号であるので、クロック信号３が入力されるクロック端子は被検査論理回路内部の端子であって外部接続端子（ピン）ではなく、このクロック端子の名称はピン記述部には存在しない。なお、ピン記述部には、被検査論理回路の各ピン（入力ピン、出力ピン、入出力ピン、クロックピン）のタイミング情報、つまり各ピンへ入出力される信号に関する情報が記述されている。
【００１９】
第３ステップでは、第２ステップで検索されたクロックピンへ入力するクロック信号にエッジが発生するサイクル数（以下、エッジ発生サイクル数と称す。）と、エッジが発生するのにかかる時間（以下、エッジ時間と称す。）をテストパターンのピン記述部から抽出する。このエッジ発生サイクル数とエッジ時間は、被検査論理回路へ入力するクロック信号のうちの一番速いクロック信号のクロックサイクル（図１に示す例では、クロック信号１のクロックサイクル）を基準とする。例えば、図１に示す例では、クロック信号１が入力されるクロックピンについては、エッジ発生サイクル数“ｔ（ｎ）、・・・、ｔ（ｎ＋１０）”とエッジ時間“０”が抽出され、クロック信号２が入力されるクロックピンについては、エッジ発生サイクル数“ｔ（ｎ）、ｔ（ｎ＋６）”とエッジ時間“ｄ２”が抽出される。
【００２０】
第４ステップでは、出力ピンタイミング情報から、出力ピンから出力される出力信号を生成するクロック信号に対する該出力信号の遅延時間を抽出する。例えば、図１に示す例では、出力信号Ａを出力する出力ピンについては、出力信号Ａのクロック信号１に対する遅延時間ｔＡが抽出され、出力信号Ｂを出力する出力ピンについては、出力信号Ｂのクロック信号２に対する遅延時間ｔＢが抽出される。
【００２１】
第５ステップでは、第３ステップで抽出したエッジ発生サイクル数とエッジ時間、および第４ステップで抽出した出力信号のクロック信号に対する遅延時間を基に、クロック信号にエッジが発生するサイクルに対する期待値発生サイクル、つまり期待値比較を行う必要があるサイクル数を出力ピンごとに算出する。例えば、図１に示す例では、出力信号Ａを出力する出力ピンについては、全サイクル“ｔ（ｎ）、・・・、ｔ（ｎ＋１０）”にてエッジが発生し、このエッジ発生サイクル“ｔ（ｎ）、・・・、ｔ（ｎ＋１０）”に対してサイクル“ｔ（ｎ）、・・・、ｔ（ｎ＋１０）”にて期待値が発生するので、算出されるサイクル数は“ｔ（ｎ）、・・・、ｔ（ｎ＋１０）”となる。また、出力信号Ｂを出力する出力ピンについては、サイクル“ｔ（ｎ）、ｔ（ｎ＋６）”にてエッジが発生し、このエッジ発生サイクル“ｔ（ｎ）、ｔ（ｎ＋６）”に対してサイクル“ｔ（ｎ）、ｔ（ｎ＋６）”にて期待値が発生するので、算出されるサイクル数は“ｔ（ｎ）、ｔ（ｎ＋６）”となる。なお、無論、期待値比較を行う必要のないサイクル数を算出してもよい。
【００２２】
第６ステップでは、第５ステップで求めた出力ピンの期待値比較サイクル情報を基にテストパターンから期待値比較を行う必要のないサイクルを抽出し、ドント・ケア化する。
【００２３】
このように、テストパターンから期待値比較を行う必要のないサイクルを抽出し、ドント・ケア化することにより、不要な期待値比較を行わないテストパターンが生成される。
【００２４】
第２ステップにおいて、抽出したクロック端子の名称が被検査論理回路を検査するテストパターン中のピン記述部に存在しない場合には、抽出したクロック端子へ入力される信号が分周クロック信号であると判断して第７ステップへ進む。例えば、図１に示す例では、クロック信号３が分周クロック信号に該当する。
【００２５】
第７ステップでは、静的タイミング解析により得たクロックタイミング情報から第２ステップで抽出したクロック端子の名称を検索し、分周元となるクロック信号が入力されるクロックピンの名称を抽出する。
【００２６】
第８ステップでは、第７ステップで抽出したクロックピンの名称がテストパターン中のピン記述部にないか検索し、存在する場合には第３ステップへ進み、存在しない場合には処理を終了する。
【００２７】
このようにすれば、内部分周クロック信号で生成される出力信号（期待値）についても不要な期待値比較を行わないテストパターンを生成することができる。
【００２８】
【発明の効果】
以上のように、本発明によれば、不要な期待値比較を行わないテストパターンを生成することができるようになり、期待値比較を行う必要のないサイクルでのノイズ発生による歩留まり低下を防止して、検査の安定性の向上を図ることができる。また、不要な期待値比較を行わないので、テストパターンの情報量を削減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるドント・ケア・サイクル抽出処理後のテストパターンを説明するための図
【図２】本発明の実施の形態によるドント・ケア・サイクル抽出処理の一例を説明するためのフロー図
【図３】従来のテストパターンを説明するための図
【図１】
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【図２】
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【図３】
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