(57)【要約】【課題】    ソフトエラー耐性に優れた半導体記憶装置を提供する。【解決手段】  互いに平行に延伸する第1乃至第6のリッジ41a〜46aと、第1乃至第6のリッジ41a〜46aの上部の絶縁膜75a〜80aと、第1乃至第6のリッジ41a〜46aと直交する方向に延伸し、第1乃至第4のリッジ41a〜46aの上方に配置された第1のゲート配線63aと、第1乃至第6のリッジ41a〜46aと直交する方向に延伸し、第3乃至第6のリッジ43a〜46aの上方に配置された第2のゲート配線64aとを備え、第1及び第6のリッジ41a, 46aと、絶縁膜75a, 80aと、第1及び第2のゲート配線63a, 64aとで第1及び第2の容量部C1A, C2Aをなし、第2及び第3のリッジ42a, 43aと、第1のゲート配線63aとで第1のドライバトランジスタQD1A及び第1の負荷トランジスタQL1Aをなし、第4及び第5のリッジ44a, 45aと、第2のゲート配線64aとで第2の負荷トランジスタQL2A及び第2のドライバトランジスタQD2Aとをなす。【選択図】    図２
2005302934.tif 000002
【特許請求の範囲】
【請求項１】
半導体からなり、互いに平行に延伸する少なくとも第1乃至第6のリッジを含む複数のリッジと、
前記第1乃至第6のリッジの上部の絶縁膜と、
前記第1乃至第6のリッジと直交する方向に延伸し、前記第1乃至第4のリッジの上方に配置された第1のゲート配線と、
前記第1乃至第6のリッジと直交する方向に延伸し、前記第3乃至第6のリッジの上方に配置された第2のゲート配線
とを備え、前記第1及び第6のリッジと、前記絶縁膜と、前記第1及び第2のゲート配線とで第1及び第2の容量部をなし、
前記第2及び第3のリッジと、前記第1のゲート配線とで第1のドライバトランジスタ及び第1の負荷トランジスタをなし、
前記第4及び第5のリッジと、前記第2のゲート配線とで第2の負荷トランジスタ及び第2のドライバトランジスタとをなす
ことを特徴とする半導体記憶装置。
【請求項２】
前記第2乃至第5のリッジは、前記第1及び第6のリッジの間に配置されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第1乃至第6のリッジは、埋め込み絶縁膜上に配置されたことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第2乃至第5のリッジは半導体基板上に配置され、前記第1及び第6のリッジは前記半導体基板に設けられた素子分離絶縁層上に配置されたことを特徴とする請求項１又は２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に係り、特にスタティックRAM（SRAM）に関する。
【背景技術】
【０００２】
一般的なSRAMは、１ビットの情報を記憶する双安定型フリップフロップ回路と２個の転送用トランジスタとで構成される。双安定型フリップフロップ回路は、一対のCMOSインバータにより構成される。このようなSRAMにおいては、外界の宇宙線に含まれるα線やLSIのパッケージ材料中に含まれる放射性原子から放出されるα線がCMOSインバータを構成するトランジスタのソースあるいはドレイン領域とチャネル間に形成される空乏層を横切ると、空乏層に電子または正孔が生成する場合がある。生成した電子は空乏層中の電界によってソース・ドレイン領域に収集され、SRAMの論理状態を反転させる現象が生じ得る。この現象を「ソフトエラー」といい、半導体記憶装置の微細化とともに問題となっている。ソフトエラーに対応するためには、SRAMセルの記憶ノードに容量部を付加する方法が検討されている（例えば特許文献1参照。）。
【特許文献１】特開2003-297954号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、SRAMセルの記憶ノードに容量部を付加するにあたっては、容量部の配置に伴うセル面積及び体積の増大、製造工程の複雑化及び製造に必要なマスク数の増大等が問題となっていた。また近年、ゲート面積が同サイズのプレーナ型トランジスタに比べて大きいため、チャネル電流量が大きく、より高速なデバイスを実現できる縦型トランジスタが注目を浴びているが、縦型トランジスタを採用した半導体記憶装置のソフトエラーの抑制が望まれていた。
【０００４】
本発明は上記問題点を鑑み、セル面積及び体積の増大、製造工程の複雑化及び製造に必要なマスク数の増大を伴わずに、ソフトエラー耐性の向上が可能な半導体記憶装置を提供することを目的とする。  
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明の特徴は、（イ）半導体からなり、互いに平行に延伸する少なくとも第1乃至第6のリッジを含む複数のリッジと、第1乃至第6のリッジの上部の絶縁膜と、第1乃至第6のリッジと直交する方向に延伸し、第1乃至第4のリッジの上方に配置された第1のゲート配線と、第1乃至第6のリッジと直交する方向に延伸し、第3乃至第6のリッジの上方に配置された第2のゲート配線とを備え、（ロ）第1及び第6のリッジと、絶縁膜と、第1及び第2のゲート配線とで第1及び第2の容量部をなし、第2及び第3のリッジと、第1のゲート配線とで第1のドライバトランジスタ及び第1の負荷トランジスタをなし、第4及び第5のリッジと、第2のゲート配線とで第2の負荷トランジスタ及び第2のドライバトランジスタとをなす半導体記憶装置であることを要旨とする。
【発明の効果】
【０００６】
本発明によれば、セル面積の増大、製造工程の複雑化及び製造に必要なマスク数の増大を伴わずに、ソフトエラー耐性の向上が可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
次に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。なお以下の示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
【０００８】
図1に示す実施の形態に係るマスターチップにはユニットセル12A, 12B, 12C, 12D, 12E, 12F,・・・・・, 112A, 112B, 112C, 112D, 112E, 112F,・・・・・, 113A, 113B, 113C, 113D, 113E, 113F,・・・・・, 114A, 114B, 114C, 114D, 114E, 114F,・・・・・のそれぞれが配列され、ゲートアレイを構成している。マスターチップ周辺部にはI/Oセル73A, 73B, 73C,・・・・・, 74A, 74B, 74C,・・・・・, 83A, 83B, 83C,・・・・・, 84A, 84B, 84C,・・・・・のそれぞれが配置され、配線マスクにより各端子ごとに入力バッファ、出力バッファ、双方向バッファなどを構成することができる。
【０００９】
さらにユニットセル12Aは、図2、図2のA-A方向から見た断面図である図3(a)及び図2のB-B方向から見た断面図である図3(b)に示すように、半導体基板10、半導体基板10上に配置された埋め込み絶縁膜30、埋め込み絶縁膜30上に配置された、半導体からなり互いに平行に延伸する第1のリッジ41a、第2のリッジ42a、第3のリッジ43a、第4のリッジ44a、第5のリッジ45a及び第6のリッジ46a、第1乃至第6のリッジ41a〜46aのそれぞれの上部の絶縁膜75a, 76a, 77a, 78a, 79a, 80a、第1乃至第6のリッジ41a〜46aと直交する方向に延伸し、第1乃至第4のリッジ41a〜44aの上方に配置された第1のゲート配線63a、及び第1乃至第6のリッジ41a〜46aと直交する方向に延伸し、第3乃至第6のリッジ43a〜46aの上方に配置された第2のゲート配線64aを備える。なお、「リッジ」とはフィン(Fin)あるいは板状半導体領域のことをいう。
【００１０】
ユニットセル12Aにおいては、第1のリッジ41a、絶縁膜75a、及び第1のゲート配線63aで第1の容量部C1Aをなす。同様に、第6のリッジ46a、絶縁膜80a、及び第2のゲート配線64aで第2の容量部C2Aをなす。さらに、第2及び第3のリッジ42a, 43a、絶縁膜76a, 77aと、第1のゲート配線63aとで第1のドライバトランジスタQD1A及び第1の負荷トランジスタQL1Aをなす。また第4及び第5のリッジ44a, 45a、絶縁膜78a, 79aと、第2のゲート配線64aとで第2の負荷トランジスタQL2A及び第2のドライバトランジスタQD2Aとをなす。
【００１１】
第1のドライバトランジスタQD1Aは、第1のゲート配線63aを挟んでp型の第2のリッジ42aに配置されたn+ソース領域152a及びn+ドレイン領域151aを有するn型チャネルMOSトランジスタである。第1の負荷トランジスタQL1Aは、第3のリッジに配置されたn型の不純物領域65a、第1のゲート配線63aを挟んで第3のリッジ43aに配置されたp+ソース領域201a及びp+ドレイン領域202aを有するp型チャネルMOSトランジスタである。
【００１２】
第2のドライバトランジスタQD2Aは、第2のゲート配線64aを挟んでp型の第5のリッジ45aに配置されたn+ソース領域58a及びn+ドレイン領域57aを有するn型チャネルMOSトランジスタである。第2の負荷トランジスタQL2Aは、第4のリッジ44aに配置されたn型の不純物領域66a、第2のゲート配線64aを挟んで第4のリッジ44aに配置されたp+ソース領域210a及びp+ドレイン領域203aを有するp型チャネルMOSトランジスタである。
【００１３】
第1のドライバトランジスタQD1Aのn+ドレイン領域151a、第1の負荷トランジスタQL1Aのp+ドレイン領域202a、及び第2のゲート配線64aは、第2のリッジ42a及び第3のリッジ43aの上部に配置されたドレイン配線25aによって電気的に接続される。
【００１４】
第2のドライバトランジスタQD2Aのn+ドレイン領域57a、第2の負荷トランジスタQL2Aのp+ドレイン領域203a、及び第1のゲート配線63aは、第4のリッジ44a及び第5のリッジ45aの上部に配置されたドレイン配線26aによって電気的に接続される。
【００１５】
また第2のリッジ42aには、第1のドライバトランジスタQD1Aと隣接して第1の転送トランジスタQT1Aが配置される。第1の転送トランジスタQT1Aは、n+ソース領域150a、n+ドレイン領域151a及びゲート電極81を有するn型チャネルMOSトランジスタである。
【００１６】
第5のリッジ45aには、第2のドライバトランジスタQD2Aと隣接して第2の転送トランジスタQT2Aが配置される。第2の転送トランジスタQT2Aは、n+ソース領域56a、n+ドレイン領域57a及びゲート電極71aを有するn型チャネルMOSトランジスタである。
【００１７】
さらに第1のリッジ41aには、第1の容量部C1Aに隣接してn+半導体領域59aが配置される。第6のリッジ46aには、第2の容量部C2Aに隣接してn+半導体領域55aが配置される。
【００１８】
図4は実施の形態に係るSRAMセルアレイの一部の回路図であり、図5は図4に示した回路図に対応するSRAMセルアレイの平面図である。図5において、破線の長方形で示した部分が図2に対応している。図5においては、ユニットセル12Aと、ユニットセル12Aと等価なユニットセル12B, 12C, 12Dのそれぞれが配置され、金属配線により接続される。また、図5のそれぞれA-A方向、B-B方向、C-C方向、D-D方向及びE-E方向から見た断面図である図6、図7、図8、図9及び図10に示すように、埋め込み絶縁膜30上には第1の層間絶縁膜101、第2の層間絶縁膜102及び第3の層間絶縁膜103が配置される。なお図5においては、第1乃至第3の層間絶縁膜101〜103は透視して示している。
【００１９】
ここでユニットセル12Aにおいては、第1の容量部C1Aに隣接するn+半導体領域59aと第1のドライバトランジスタQD1Aのn+ソース領域152aは、第1のリッジ41aと第2のリッジ42aとを接続する接続部185aによって電気的に接続される。接続部185aには低位電源(VSS)に接続される接続プラグ170aが配置される。また、第1の負荷トランジスタQL1Aのp+ソース領域201a上部には、図10に示すように、第1の層間絶縁膜101を貫く接続プラグ283a、接続プラグ283aと電気的に接続し、第2の層間絶縁膜102を貫く接続プラグ281a、接続プラグ281aと電気的に接続し、第3の層間絶縁膜103を貫く接続プラグ171aが配置され、p+ソース領域201aは高位電源(VDD)に電気的に接続される。以上の配置をとることにより、図5及び図8に示す第1の容量部C1Aに隣接するn+半導体領域59aは低位電源(VSS)に電気的に接続され、第1のドライバトランジスタQD1A及び第1の負荷トランジスタQL1AはCMOSインバータを構成する。
【００２０】
また、図5に示すように、第2の容量部C2Aに隣接するn+半導体領域55aと第2のドライバトランジスタQD2Aのn+ソース領域58aは、第6のリッジ46aと第5のリッジ45aとを接続する接続部186aによって電気的に接続される。接続部186aには低位電源(VSS)に接続される接続プラグ173aが配置される。第2の負荷トランジスタQL2Aのp+ソース領域210aには、高位電源(VDD)に接続される接続プラグ172aが配置される。以上の配置をとることにより、第2の容量部C2Aに隣接するn+半導体領域55aは低位電源(VSS)に電気的に接続され、第2のドライバトランジスタQD2A及び第2の負荷トランジスタQL2AはCMOSインバータを構成する。
【００２１】
さらに、図9に示すように、n+ドレイン領域151aを第1のドライバトランジスタQD1Aと共有する第1の転送トランジスタQT1Aのn+ソース領域150aの上部には、第1の層間絶縁膜101を貫通する接続プラグ302aが配置され、第1の層間絶縁膜101上部には接続プラグ302aと電気的に接触し、図5に示すように第1乃至第6のリッジ41a〜46aと垂直方向に走るビット線124が配置される。また、第1の転送トランジスタQT1Aのゲート電極81は接続プラグ321を経由してワード線144に電気的に接続される。なお、図8に示すように、第1のリッジ41a上に配置された絶縁膜75aにより、ゲート電極81と第1のリッジ41aは導通しない。
【００２２】
また、図5に示すn+ドレイン領域57aを第2のドライバトランジスタQD2Aと共有する第2の転送トランジスタQT2Aのn+ソース領域56aには接続プラグ301aが配置され、n+ソース領域56aは第1乃至第6のリッジ41a〜46aと垂直方向に走るビット線122と電気的に接続される。さらに第2の転送トランジスタQT2Aのゲート電極71a上部には、図6に示すように、第1の層間絶縁膜101を貫通する接続プラグ261a、接続プラグ261aと電気的に接続し、第2の層間絶縁膜102を貫通する接続プラグ311aが配置される。第2の層間絶縁膜102上には、第1乃至第6のリッジ41a〜46aと平行方向に走るワード線146が配置され、接続プラグ261a,311aを介してゲート電極71aと電気的に接続される。
【００２３】
以上の配置をとることにより、第1のドライバトランジスタQD1A及び第1の負荷トランジスタQL1Aを備えるCMOSインバータと、第2のドライバトランジスタQD2A及び第2の負荷トランジスタQL2Aを備えるCMOSインバータは、双安定型フリップフロップを構成している。ここで第1のゲート配線63a、ドレイン配線26a及びn+ドレイン領域57aはユニットセル12Aの一方の記憶ノードを構成する。また、第2のゲート配線64a、ドレイン配線25a及びn+ドレイン領域151aはユニットセル12Aの他方の記憶ノードを構成する。
【００２４】
図5乃至図7に示すユニットセル12Bは、半導体からなり、互いに平行に延伸する第1のリッジ41b、第2のリッジ42b、第3のリッジ43b、第4のリッジ44b、第5のリッジ45b及び第6のリッジ46b、第1乃至第6のリッジ41b〜46bのそれぞれの上部の絶縁膜75b, 76b, 77b, 78b, 79b, 80b、第1乃至第6のリッジ41b〜46bと直交する方向に延伸し、第1乃至第4のリッジ41b〜44bの上方に配置された第1のゲート配線63b、第1乃至第6のリッジ41b〜46bと直交する方向に延伸し、第3乃至第6のリッジ43b〜46bの上方に配置された第2のゲート配線64bを備える。
【００２５】
ユニットセル12Bにおいては、第1のリッジ41b、絶縁膜75b、及び第1のゲート配線63bで第1の容量部C1Bをなす。同様に、第6のリッジ46b、絶縁膜80b、及び第2のゲート配線64bで第2の容量部C2Bをなす。さらに、第2及び第3のリッジ42b, 43b、絶縁膜76b, 77bと、第1のゲート配線63bとで第1のドライバトランジスタQD1B及び第1の負荷トランジスタQL1Bをなし、第4及び第5のリッジ44b, 45b、絶縁膜78b, 79bと、第2のゲート配線64bとで第2の負荷トランジスタQL2B及び第2のドライバトランジスタQD2Bとをなしている。
【００２６】
第1のリッジ41bの第1の容量部C1Bが配置された領域と隣接する領域にはn+半導体領域59bが配置される。第1のドライバトランジスタQD1Bは、p型の第2のリッジ42bに配置されたn+ドレイン領域151b、n+ソース領域152b、及び絶縁膜76bを備えるn型チャネルMOSトランジスタである。図5に示すように、n+半導体領域59bとn+ソース領域152bは接続部185bを介して電気的に接続される。接続部185bには、低位電源 (VSS)に接続される接続プラグ170bが配置される。
【００２７】
図5及び図6に示す第1の負荷トランジスタQL1Bは、第3のリッジ43bに配置されたn型の不純物領域65b、p+ドレイン領域202b、p+ソース領域201b、及び絶縁膜77bを備えるp型チャネルMOSトランジスタである。p+ソース領域201bには、高位電源(VDD)に接続される接続プラグ171bが配置される。また図5及び図7に示すように、第1の負荷トランジスタQL1Bのp+ドレイン領域202bと第1のドライバトランジスタQD1Bのn+ドレイン領域151bは、ドレイン配線25bで電気的に接続される。以上の配置をとることにより、第1のドライバトランジスタQD1B及び第1の負荷トランジスタQL1BはCMOSインバータを構成している。
【００２８】
また、第6のリッジ46bの第2の容量部C2Bが配置された領域と隣接する領域には、n+半導体領域55bが配置される。第2のドライバトランジスタQD2Bは、p型の第5のリッジ45bに配置されたn+ドレイン領域57b及びn+ソース領域58bを備えるn型チャネルMOSトランジスタである。n+半導体領域55bとn+ソース領域58bは接続部186bを介して電気的に接続される。接続部186bには、低位電源(VSS)に接続される接続プラグ173bが配置される。
【００２９】
第2の負荷トランジスタQL2Bは、第4のリッジ44bに配置されたp+ドレイン領域203b及びp+ソース領域210bを備えるp型チャネルMOSトランジスタである。p+ソース領域210bには、高位電源(VDD)に接続される接続プラグ172bが配置される。第2の負荷トランジスタQL2Bのp+ドレイン領域203bと第2のドライバトランジスタQD2Bのn+ドレイン領域57bは、ドレイン配線26bで電気的に接続される。以上の配置をとることにより、第2のドライバトランジスタQD2B及び第2の負荷トランジスタQL2BはCMOSインバータを構成している。
【００３０】
さらに第2のリッジ42bには、n+ソース領域150b、n+ドレイン領域151b、及びゲート電極81を備えるn型チャネルMOSトランジスタである第1の転送トランジスタQT1Bが配置される。第1の転送トランジスタQT1Bのソース領域150bには接続プラグ302bが配置され、ビット線124と電気的に接続される。なお、第1の転送トランジスタQT1Bはユニットセル12Aの第1の転送トランジスタQT1Aとゲート電極81を共有しており、ワード線144に電気的に接続される。
【００３１】
またp型の第5のリッジ45bには、図5及び図6に示すように、n+ソース領域56b、n+ドレイン領域57b、絶縁膜79b及びゲート電極71bを備えるn型チャネルMOSトランジスタである第2の転送トランジスタQT2Bが配置される。図5に示すように第2の転送トランジスタQT2Bのソース領域56bには接続プラグ301bが配置され、ビット線122と電気的に接続される。また、図5及び図6に示すように、第2の転送トランジスタQT2Bのゲート電極71b上部には、第1の層間絶縁膜101を貫通する接続プラグ261b、接続プラグ261bと電気的に接続し、第2の層間絶縁膜102を貫通する接続プラグ311bが配置される。ゲート電極71bは接続プラグ261b, 311bを介してワード線142と電気的に接続される。
【００３２】
さらに第1のドライバトランジスタQD1Bのn+ドレイン領域151b、第1の負荷トランジスタQL1Bのp+ドレイン領域202b、及び第2のゲート配線64bは、第2のリッジ42b及び第3のリッジ43bの上部に配置されたドレイン配線25bによって電気的に接続される。
【００３３】
また第2のドライバトランジスタQD2Bのn+ドレイン領域57b、第2の負荷トランジスタQL2Bのp+ドレイン領域203b、及び第1のゲート配線63bは、第4のリッジ44b及び第5のリッジ45bの上部に配置されたドレイン配線26bによって電気的に接続される。
【００３４】
以上の配置をとることにより、第1のドライバトランジスタQD1B及び第1の負荷トランジスタQL1Bを備えるCMOSインバータと、第2のドライバトランジスタQD2B及び第2の負荷トランジスタQL2Bを備えるCMOSインバータは、双安定型フリップフロップを構成している。ここで第1のゲート配線63b、ドレイン配線26b及びn+ドレイン領域57bはユニットセル12Bの一方の記憶ノードを構成する。また、第2のゲート配線64b、ドレイン配線25b及びn+ドレイン領域151bはユニットセル12Bの他方の記憶ノードを構成する。
【００３５】
図5、図8、図9及び図10に示すユニットセル12Cは、第1のリッジ41a、第2のリッジ42a、第3のリッジ43a、第4のリッジ44a、第5のリッジ45a及び第6のリッジ46a、第1のリッジ41aに配置された第1の容量部C1C、第2のリッジ42aに配置された第1の転送トランジスタQT1C及び第1のドライバトランジスタQD1C、第3のリッジ43aに配置された第1の負荷トランジスタQL1C、第4のリッジ44aに配置された第2の負荷トランジスタQL2C、第5のリッジ45aに配置された第2の転送トランジスタQT2C及び第2のドライバトランジスタQD2C、及び第6のリッジ46aに配置された第2の容量部C2Cを備える。
【００３６】
図5及び図8に示す第1のリッジ41aに配置された第1の容量部C1Cは、絶縁膜75a及び第1のゲート配線63cを備える。また、第1のリッジ41aの第1の容量部C1Cが配置された領域と隣接する領域には、n+半導体領域59cが配置されている。図5及び図9に示す第2のリッジ42aに配置された第1のドライバトランジスタQD1Cは、n+ドレイン領域151c、n+ソース領域152c、絶縁膜76a及び第1のゲート配線63cを備えるn型チャネルMOSトランジスタである。n+ソース領域152cは、接続部185cを介してn+半導体領域59cと電気的に接続される。接続部185cには低位電源(VSS)に接続される接続プラグ170cが配置される。
【００３７】
図5及び図10に示す第3のリッジ43aに配置された第1の負荷トランジスタQL1Cは、n型の不純物領域65a、p+ドレイン領域202c、p+ソース領域201c、絶縁膜77a及び第1のゲート配線63cを備えるp型チャネルMOSトランジスタである。p+ソース領域201cの上には第1の層間絶縁膜101を貫く接続プラグ283a、接続プラグ283aと電気的に接続し、第2の層間絶縁膜102を貫く接続プラグ281a、接続プラグ281aと電気的に接続し、第3の層間絶縁膜103を貫く接続プラグ171cが配置され、p+ソース領域201cは高位電源(VDD)に電気的に接続される。第1の負荷トランジスタQL1Cのp+ドレイン領域202cと第1のドライバトランジスタQD1Cのn+ドレイン領域151cは、ドレイン配線25cで電気的に接続される。
【００３８】
図5及び図9に示す第2のリッジ42aに配置された第1の転送トランジスタQT1Cは、n+ソース領域150a、n+ドレイン領域151c、絶縁膜76a及びゲート電極82を備えるn型チャネルMOSトランジスタである。ゲート電極82には接続プラグ322が配置され、ゲート電極82はワード線144と電気的に接続する。
【００３９】
また、図5に示す第6のリッジ46aに配置された第2の容量部C2Cは、第6のリッジ46a及び第2のゲート配線64cを備える。また第6のリッジ46aの第2の容量部C2Cが配置された領域と隣接する領域には、n+半導体領域55aが配置される。第5のリッジ45aに配置された第2のドライバトランジスタQD2Cは、n+ドレイン領域57c、n+ソース領域58a及び第2のゲート配線64cを備えるn型チャネルMOSトランジスタである。
【００４０】
第4のリッジ44aに配置された第2の負荷トランジスタQL2Cは、p+ドレイン領域203c、p+ソース領域210a及び第2のゲート配線64cを備えるp型チャネルMOSトランジスタである。第2の負荷トランジスタQL2Cのp+ドレイン領域203cと第2のドライバトランジスタQD2Cのn+ドレイン領域57cは、ドレイン配線26cで電気的に接続される。
【００４１】
さらに第5のリッジ45aに配置された第2の転送トランジスタQT2Cは、n+ソース領域56c、n+ドレイン領域57c及びゲート電極71cを備えるn型チャネルMOSトランジスタである。n+ソース領域56cには接続プラグ301cが配置され、n+ソース領域56cはビット線126と電気的に接続される。ゲート電極71cには接続プラグ71cが配置され、ゲート電極71cはワード線146と電気的に接続される。
【００４２】
図5に示すユニットセル12Dは、第1のリッジ41b、第2のリッジ42b、第3のリッジ43b、第4のリッジ44b、第5のリッジ45b及び第6のリッジ46b、第1のリッジ41bに配置された第1の容量部C1D、第2のリッジ42bに配置された第1の転送トランジスタQT1D及び第1のドライバトランジスタQD1D、第3のリッジ43bに配置された第1の負荷トランジスタQL1D、第4のリッジ44bに配置された第2の負荷トランジスタQL2D、第5のリッジ45bに配置された第2の転送トランジスタQT2D及び第2のドライバトランジスタQD2D、及び第6のリッジ46bに配置された第2の容量部C2Dを備える。
【００４３】
第1のリッジ41bに配置された第1の容量部C1Dは第1のゲート配線63dを備える。また、第1のリッジ41bの第1の容量部C1Dが配置された領域と隣接する領域には、n+半導体領域59dが配置される。第2のリッジ42bに配置された第1のドライバトランジスタQD1Dは、n+ドレイン領域151d、n+ソース領域152d及び第1のゲート配線63dを備えるn型チャネルMOSトランジスタである。n+半導体領域59dとn+ソース領域152dは接続部185dを介して電気的に接続される。
【００４４】
第3のリッジ43bに配置された第1の負荷トランジスタQL1Dは、p+ドレイン領域202d、p+ソース領域201d、及び第1のゲート配線63dを備えるp型チャネルMOSトランジスタである。第1の負荷トランジスタQL1Dのp+ドレイン領域202dと第1のドライバトランジスタQD1Dのn+ドレイン領域151dは、ドレイン配線25dで電気的に接続される。
【００４５】
第2のリッジ42bに配置された第1の転送トランジスタQT1Dは、n+ソース領域150b、n+ドレイン領域151d、及びゲート電極82を備えるn型チャネルMOSトランジスタである。
【００４６】
また第6のリッジ46bに配置された第2の容量部C2Dは第2のゲート配線64dを備える。また、第6のリッジ46bの第2の容量部C2Dが配置された領域と隣接する領域には、n+半導体領域55bが配置される。第5のリッジ45bに配置された第2のドライバトランジスタQD2Dは、n+ドレイン領域57d、n+ソース領域58b及び第2のゲート配線64dを備えるn型チャネルMOSトランジスタである。
【００４７】
第4のリッジ44bに配置された第2の負荷トランジスタQL2Dは、p+ドレイン領域203d、p+ソース領域210b、及び第2のゲート配線64dを備えるp型チャネルMOSトランジスタである。第2の負荷トランジスタQL2Dのp+ドレイン領域203dと第2のドライバトランジスタQD2Dのn+ドレイン領域57dは、ドレイン配線26dで電気的に接続される。
【００４８】
第2の転送トランジスタQT2Dは、第5のリッジ45b、n+ソース領域56d、n+ドレイン領域57d及びゲート電極71dを備えるn型チャネルMOSトランジスタである。n+ソース領域56dには接続プラグ301dが配置され、n+ソース領域56dはビット線126と電気的に接続される。またゲート電極71dには接続プラグ311dが配置され、ゲート電極71dはワード線142と電気的に接続される。
【００４９】
図5乃至図10に示した半導体記憶装置おいては、半導体基板10の材料として単結晶シリコン(Si)等が使用できる。接続プラグ170a, 170b, 170c, 170d, 171a, 171b, 171c, 171d, 261a, 261b, 281a, 281c, 283a, 283b, 301a, 301b, 301c, 301d, 302a, 302b, 311a, 311b, 311c, 311d, 321, 322、ビット線122, 124, 126、ワード線142, 144, 146それぞれに用いる材料としてはアルミニウム(Al)、銅(Cu)等の金属、アルミニウム合金（Al-Si, Al-Cu-Si等）、或いはモリブデン(Mo)やタングステン(W)等の高融点金属、またはこれら高融点金属のシリサイド（MoSi2, WSi2等）等が使用できる。また第1のゲート配線63a, 63b, 63c, 63d、第2のゲート配線64a, 64b, 64c, 64d、ゲート電極71a, 71b, 71c, 71d, 81, 82それぞれには、例えば多結晶シリコンからなる単層膜、または多結晶シリコン膜上にシリサイド膜を積層した2層膜がそれぞれ使用できる。第1の層間絶縁膜101、第2の層間絶縁膜102及び第3の層間絶縁膜103のそれぞれの材料としては、二酸化ケイ素(SiO2)、炭素或いはフッ素を添加した一酸化ケイ素(SiOC, SiOF)等の無機系絶縁材料や、二酸化ケイ素水素シルセスキオキサン(HSQ)、その他有機系ポリマ等のいわゆる低誘電体(low-k)材料等が使用できる。
【００５０】
以上示した実施の形態にかかる半導体記憶装置において、図4及び図5に示すように、ユニットセル12Aにおいて第2のドライバトランジスタQD2Aのn+ドレイン領域57aを有する一方の記憶ノードは第1の容量部C1Aを有し、さらに第1の容量部C1Aはn+半導体領域59aを経由して低位電源(VSS)に電気的に接続されている。よって、α線等が半導体記憶装置に進入することによりn+ドレイン領域57aに電子が発生した場合も、発生した電子を第1の容量部C1Aで効果的に吸収することが可能となり、ソフトエラーを効果的に防止することが可能となる。第1のドライバトランジスタQD1Aのn+ドレイン領域151aを有する他方の記憶ノードにおいても第2の容量部C2Aが配置されたことにより同等の効果が得られる。また、他のユニットセル12B, 12C, 12Dのそれぞれにおいても、同様に第1の容量部C1B, C1C, C1D、第2の容量部C2B, C2C, C2Dが配置されたことによりソフトエラーの防止が可能となる。
【００５１】
さらに、第1の容量部C1A, C1B, C1C, C1D、第2の容量部C2A, C2B, C2C, C2Dそれぞれが配置される第1のリッジ41a, 41b及び第6のリッジ46a, 46bは従来から半導体記憶装置の製造時のリソグラフィーの誤差対策用に配置されていたものである。そのため実施の形態にかかる半導体記憶装置によれば、従来と比較して各ユニットセル12A〜12Dのセル面積の増大を伴うことなく第1の容量部C1A, C1B, C1C, C1D、第2の容量部C2A, C2B, C2C, C2Dを配置することによりソフトエラーを抑制することが可能となる。
【００５２】
なお、図2、図5乃至図7に示した例においては、ユニットセル12A〜12Cのそれぞれが、第1乃至第6のリッジ41a〜46a, 41b〜46bの6本のリッジを備える例を示したが、本発明の実施の形態は6本のリッジを備えるユニットセルに限定されない。リソグラフィーの誤差対策用に配置されたユニットセル内の両端のリッジを有効活用するという点において、6本以上の複数のリッジを備えるユニットセルにも本発明は適用可能である。
【００５３】
次に、図11〜図32を用いて、実施の形態にかかる半導体記憶装置の製造方法について説明する。
【００５４】
(a) p型の半導体基板10に酸素イオンを注入した後、熱処理を行うことにより、図11及び図11に示したA-A方向から見た断面図である図12に示すように、埋め込み絶縁膜30を形成するとともに、基板表面にp型の半導体層20を形成する。p型の半導体層20上にフォトリソグラフィー法等により、レジストマスク91a, 91b, 91c, 91d, 93a, 93b, 93c, 93dのそれぞれを形成する。次に、レジストマスク91a〜91d, 93a〜93dをマスクにして、半導体層20を埋め込み絶縁膜30が表出するまで異方性エッチング法で選択的に除去する。選択的除去後、レジストマスク91a〜91d, 93a〜93dをアッシングにより除去することにより、図13及び図13に示したA-A方向から見た断面図である図14に示す第1のリッジ41a, 41b、第2のリッジ42a, 42b、第3のリッジ43a, 43b、第5のリッジ45a, 45b、第4のリッジ44a, 44b、第6のリッジ46a, 46b及び接続部185a〜185d, 186a, 186bのそれぞれを形成する。
【００５５】
(b) 次に、第1のリッジ41a, 41b、第2のリッジ42a, 42b、第6のリッジ46a, 46b、第5のリッジ45a, 45bのそれぞれを覆うようにレジストマスクをリソグラフィー法等により形成する。レジストマスク形成後、レジストマスクの開口より燐(P+)やヒ素(As+)等のn型不純物イオンを第3のリッジ43a, 43b及び第4のリッジ44a, 44bそれぞれの内部に選択的に注入した後、レジストマスクをアッシングにより除去し、イオン注入された不純物イオンをアニール処理する。さらにアニール処理等で第1のリッジ41a, 41b、第2のリッジ42a, 42b、第3のリッジ43a, 43b、第5のリッジ45a, 45b、第4のリッジ44a, 44b、第6のリッジ46a, 46b及び接続部185a〜185d, 186a, 186bの表面に形成された熱酸化膜を除去し、図15及び、図15に示したA-A方向から見た断面図である図16に示すように、第3のリッジ43a, 43b及び第4のリッジ44a, 44bのそれぞれにn型の不純物領域65a, 65b, 66a, 66bを形成する。
【００５６】
(c) 第1のリッジ41a, 41b、第2のリッジ42a, 42b、第3のリッジ43a, 43b、第5のリッジ45a, 45b、第4のリッジ44a, 44b、第6のリッジ46a, 46b及び接続部185a〜185d, 186a, 186bの表面に熱酸化により酸化膜75a〜80a, 75b〜80bを形成させ、さらにCVD法により多結晶シリコン膜を堆積させる。次にリソグラフィー法及び異方性エッチング法により多結晶シリコン膜を選択的除去し、図17と、図17に示したA-A方向及びB-B方向のそれぞれから見た断面図である図18及び図19に示す第1のゲート配線63a〜63d、第2のゲート配線64a〜64d、ゲート電極71a〜71d, 81, 82、第1のゲート配線63a〜85d、第2のゲート配線64a〜86dのそれぞれを形成させ、第1の容量部C1A, C1B, C1C, C1D及び第2の容量部C2A, C2B, C2C, C2Dを形成させる。なお、図17においては酸化膜75a〜80a, 75b〜80bを透視して示している。
【００５７】
(d) 次にレジストマスクを形成させ、第1のリッジ41a, 41b及び第6のリッジ46a, 46bの一部、第2のリッジ42a, 42b、第5のリッジ45a, 45bのそれぞれに、燐(P+)やヒ素(As+)等のn型不純物イオンをゲート電極をマスクとして酸化膜75a〜80a, 75b〜80bを通して選択的に注入する。n型不純物イオン注入後、レジストマスクをアッシング等で除去する。
【００５８】
(e) さらに、レジストマスクを形成させ、第3のリッジ43a, 43b及び第4のリッジ44a, 44bにボロン(B+)等のp型不純物イオンをゲート電極をマスクとして酸化膜75a〜80a, 75b〜80bを通して選択的に注入後、酸化膜75a〜80a, 75b〜80bを選択的にエッチング除去し、レジストマスクもアッシング等で除去する。
【００５９】
(f) 熱処理により不純物イオンを活性化し、かつ拡散させて図20、図20に示したB-B方向、C-C方向、D-D方向及びE-E方向のそれぞれから見た断面図である図21、図22、図23及び図24に示すようにn+半導体領域55a, 55b, 59a〜59d、n+ソース領域56a〜56d, 58a, 58b, 150a, 150b, 152a〜152d及びn+ドレイン領域57a〜57d, 151a〜151d、p+ソース領域201a〜201d, 210a, 210b及びp+ドレイン領域202a〜202d, 203a〜203dを形成させ、第1の転送トランジスタQT1A〜QT1D、第2の転送トランジスタQT2A〜QT2D、第1のドライバトランジスタQD1A〜QD1C、第2のドライバトランジスタQD2A〜QD2D、第1の負荷トランジスタQL1A〜QL1D、第2の負荷トランジスタQL2A〜QL2Dのそれぞれが形成される。なお、図20に示したA-A方向から見た断面図は図18と同様であるので説明は省略する。
【００６０】
(g) 次に、熱処理により第1のリッジ41a, 41b、第2のリッジ42a, 42b、第3のリッジ43a, 43b、第5のリッジ45a, 45b、第4のリッジ44a, 44b、接続部185a〜185d, 186a, 186bそれぞれの表面に形成された酸化膜を除去後、レジストマスクを形成する。レジストマスク形成後、選択的に多結晶シリコン膜を堆積させ、レジストマスクをアッシング等により除去することにより、図25及び図25に示したB-B方向から見た断面図である図26に示したドレイン配線25a〜25d, 26a〜26dのそれぞれを形成する。なお、図25に示したA-A方向から見た断面図は図18と同様であるので説明は省略する。
【００６１】
(h) 次に、CVD法等により第1の層間絶縁膜101を埋め込み絶縁膜30の表面上から堆積させ、表面をCMP法で平坦化処理する。さらに、リソグラフィー法及び異方性エッチング法により第1の層間絶縁膜101に接続孔を形成する。次にスパッタリング法、蒸着法等により接続孔をW, Mo等の高融点金属の導電体で充填後、第1の層間絶縁膜101上に堆積した余分な導電体をCMP法で研磨除去し接続プラグ169a〜169d, 172a, 172b, 173a, 173b, 261a〜261d, 283a〜283d, 301a〜301d, 302a, 302b, 361, 362を形成する。スパッタリング法、蒸着法等により第1の層間絶縁膜101上にAl又はAl-Si, Al-Cu-Si等の導電体を堆積させた後、リソグラフィー法及び異方性エッチング法で選択的除去することにより、ビット線122, 124, 126のそれぞれを形成し、図27、図27に示したA-A方向、B-B方向、C-C方向、D-D方向及びE-E方向からそれぞれ見た断面図である図28、図29、図30、図31及び図32を得る。
【００６２】
(i) ビット線122, 124, 126それぞれの上部から第2の層間絶縁膜102をCVD法で堆積させ、CMP法で表面を平坦化させる。リソグラフィー法及び異方性エッチング法により第2の層間絶縁膜102に接続孔を形成し、スパッタリング法又は蒸着法等により導電体を接続孔に充填させた後に表面を平坦化処理し接続プラグ170a〜170d, 283a〜283d, 311a〜311d, 321, 322のそれぞれを形成する。次にスパッタリング法又は蒸着法により導電層を第2の層間絶縁膜102の上に堆積させた後、リソグラフィー法及び異方性エッチング法による選択的除去によりワード線142, 144, 146それぞれを形成する。さらに、ワード線142, 144, 146の上部にCVD法で第3の層間絶縁膜103を堆積させ、CMP法で表面を平坦化処理し、図5に示した実施の形態にかかる半導体記憶装置が完成する。
【００６３】
なお、上記(h)〜(i)の説明において、金属配線層をスパッタリング法又は蒸着法により形成させる製造方法を記載したが、層間絶縁膜に配線パターンをリソグラフィー法により形成し、Cuをメッキ法により層間絶縁膜に堆積させた後CMP法で研磨処理し、Cu配線を各層間絶縁膜に埋め込むいわゆるCuダマスカス配線工程をとる方法でもよい。
【００６４】
以上示した方法によれば、第1及び第2の容量部C1A〜C1D, C2A〜C2Dの製造に必要なマスクを別途用意する必要がなく、第1及び第2のゲート配線63a〜63d, 64a〜64dの形成と同時に第1及び第2の容量部C1A〜C1D, C2A〜C2Dの配置が可能である。そのため、製造工程の複雑化及び製造に必要なマスク数の増大を伴うことなく、半導体記憶装置を製造することが可能となる。
【００６５】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６６】
例えば、実施の形態においては図5乃至図10に示したように埋め込み絶縁膜30上にユニットセル12A〜12Dを配置したが、図33、図33に示したA-A方向及びB-B方向からそれぞれ見た断面図である図34及び図35に示すように表面近傍に素子分離絶縁層70を有する半導体基板50上にユニットセル12A〜12Dを配置しても良い。図33乃至図35に示した半導体記憶装置では、素子分離絶縁層70上に第1のリッジ41a, 41b及び第6のリッジ46a, 46bが配置され、半導体基板50上に第2のリッジ42a, 42b、第3のリッジ43a, 43b、第4のリッジ44a, 44b、第5のリッジ45a, 45bが配置される。その他の構成要素の配置等は図5乃至図10に示した半導体記憶装置と同じであるので説明は省略する。
【００６７】
図33乃至図35に示した半導体記憶装置は、半導体基板50に素子分離絶縁層70を形成後、半導体基板50表面にシリコン層を堆積し、堆積したシリコン層をアニールで結晶化後、図11及び図12の説明と同様の方法により第1のリッジ41a, 41b、第6のリッジ46a, 46b、第2のリッジ42a, 42b、第3のリッジ43a, 43b、第5のリッジ45a, 45b、第4のリッジ44a, 44bを形成し、後は図13乃至図32の説明と同様の方法で製造可能である。図33乃至図35に示した半導体記憶装置は、素子分離絶縁層70上に第1のリッジ41a, 41b及び第6のリッジ46a, 46bを配置することにより、半導体基板50を介した遅効性のソフトエラーの防止が可能となる。
【００６８】
また、図5乃至図10及び図33乃至図35に示した半導体記憶装置は、第1のリッジ41a, 41b及び第6のリッジ46a, 46bの間に第2のリッジ42a, 42b、第3のリッジ43a, 43b、第5のリッジ45a, 45b及び第4のリッジ44a, 44bを配置しているが、容量部が配置されるリッジを、ドライバトランジスタ又は負荷トランジスタが配置されるリッジの間に配置してもよい。
【００６９】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態に係る半導体集積回路を構成するマスターチップの模式図である。
【図２】本発明の実施の形態に係るユニットセルのレイアウト図である。
【図３】本発明の実施の形態に係るユニットセルの図２のA-A及びB-B方向から見た断面図である。
【図４】本発明の実施の形態に係る半導体記憶装置の回路図である。
【図５】本発明の実施の形態に係るセルアレイの平面図である。
【図６】本発明の実施の形態に係るセルアレイの断面図（その1）である。
【図７】本発明の実施の形態に係るセルアレイの断面図（その2）である。
【図８】本発明の実施の形態に係るセルアレイの断面図（その3）である。
【図９】本発明の実施の形態に係るセルアレイの断面図（その4）である。
【図１０】本発明の実施の形態に係るセルアレイの断面図（その5）である。
【図１１】本発明の実施の形態に係るセルアレイの工程を示す平面図（その1）である。
【図１２】本発明の実施の形態に係るセルアレイの工程断面図（その１）である。
【図１３】本発明の実施の形態に係るセルアレイの工程を示す平面図（その2）である。
【図１４】本発明の実施の形態に係るセルアレイの工程断面図（その2）である。
【図１５】本発明の実施の形態に係るセルアレイの工程を示す平面図（その3）である。
【図１６】本発明の実施の形態に係るセルアレイの工程断面図（その3）である。
【図１７】本発明の実施の形態に係るセルアレイの工程を示す平面図（その4）である。
【図１８】本発明の実施の形態に係るセルアレイの工程断面図（その4）である。
【図１９】本発明の実施の形態に係るセルアレイの工程断面図（その5）である。
【図２０】本発明の実施の形態に係るセルアレイの工程を示す平面図（その5）である。
【図２１】本発明の実施の形態に係るセルアレイの工程断面図（その6）である。
【図２２】本発明の実施の形態に係るセルアレイの工程断面図（その7）である。
【図２３】本発明の実施の形態に係るセルアレイの工程断面図（その8）である。
【図２４】本発明の実施の形態に係るセルアレイの工程断面図（その9）である。
【図２５】本発明の実施の形態に係るセルアレイの工程を示す平面図（その6）である。
【図２６】本発明の実施の形態に係るセルアレイの工程断面図（その10）である。
【図２７】本発明の実施の形態に係るセルアレイの工程を示す平面図（その7）である。
【図２８】本発明の実施の形態に係るセルアレイの工程断面図（その11）である。
【図２９】本発明の実施の形態に係るセルアレイの工程断面図（その12）である。
【図３０】本発明の実施の形態に係るセルアレイの工程断面図（その13）である。
【図３１】本発明の実施の形態に係るセルアレイの工程断面図（その14）である。
【図３２】本発明の実施の形態に係るセルアレイの工程断面図（その15）である。
【図３３】本発明のその他の実施の形態に係るセルアレイの平面図である。
【図３４】本発明のその他の実施の形態に係るセルアレイの断面図（その1）である。
【図３５】本発明のその他の実施の形態に係るセルアレイの断面図（その2）である。
【符号の説明】
【００７１】
C1A, C1B, C1C, C1D…第1の容量部
C2A, C2B, C2C, C2D…第2の容量部                 
QD1A, QD1B, QD1C, QD1D, QD2A, QD2B, QD2C, QD2D…ドライバトランジスタ
QL1A, QL1B, QL1C, QL1D, QL2A, QL2B, QL2C, QL2D…負荷トランジスタ
QT1A, QT1B, QT1C, QT1D, QT2A, QT2B, QT2C, QT2D…転送トランジスタ
12A, 12B, 12C, 12D, 12E, 12F,・・・・・, 112A, 112B, 112C, 112D, 112E, 112F,・・・・・, 113A, 113B, 113C, 113D, 113E, 113F,・・・・・, 114A, 114B, 114C, 114D, 114E, 114F,・・・・・…ユニットセル
10, 50…半導体基板
20…半導体層
25a, 25b, 25c, 25d, 26a, 26b, 26c, 26d …ドレイン配線
57a, 57b, 57c, 57d, 151a, 151b, 151c, 151d, 202a, 202b, 202c, 202d, 203a, 203b, 203c, 203d…ドレイン領域
30, 75a, 76a, 77a, 78a, 79a, 80a, 75b, 76b, 77b, 78b, 79b, 80b…絶縁膜
41a, 41b…第1のリッジ
42a, 42b…第2のリッジ
43a, 43b…第3のリッジ
44a, 44b…第4のリッジ
45a, 45b…第5のリッジ
46a, 46b…第6のリッジ
55a, 55b, 59a, 59b, 59c, 59d…半導体領域
56a, 56b, 56c, 56d, 58a, 58b, 150a, 150b, 152a, 152b, 152c, 152d, 201a, 201b, 201c, 201d, 210a, 210b…ソース領域
63a, 63b, 63c, 63d…第1のゲート配線
64a, 64b, 64c, 64d…第2のゲート配線
65a, 65b…不純物領域
70…素子分離絶縁層
71a, 71b, 71c, 71d, 81, 82…ゲート電極
91a, 91b, 91c, 91d, 93a, 93b, 93c, 93d…レジストマスク
101…第1の層間絶縁膜
102…第2の層間絶縁膜
103…第3の層間絶縁膜
122, 124…ビット線
142, 144, 146…ワード線
169a, 169b, 169c, 169d, 170a, 170b, 170c, 170d, 171a, 171b, 171c, 171d, 172a, 172b, 173a, 173b, 261a, 261b, 281a, 281c, 283a, 283b, 283c, 283d301a, 301b, 302a, 302b, 311a, 311b, 321, 322…接続プラグ
185a, 185b, 185c, 185d, 186a, 186b…接続部
73A, 73B, 73C,・・・・・, 74A, 74B, 74C,・・・・・, 83A, 83B, 83C,・・・・・, 84A, 84B, 84C,・・・・・…I/Oセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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