(57)【要約】【課題】  実際の製品により近い複雑な配線パターンを有し、半導体製造プロセスにおける信頼性評価を正確に行うことのできる信頼性評価用半導体装置を提供すること。【解決手段】  フリップフロップ１２を含む複数の回路素子１１，１２，１３を備えて構成されるメモリ回路１０が複数配列された回路ブロックを備えて信頼性評価用半導体装置１が構成される。そしてメモリ回路１０のそれぞれに接続される配線パターンが、回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、配線パターンの配線長が最短経路よりも長く形成される。これにより、信頼性評価用半導体装置１は実際の製品により近い複雑な配線パターンを有することになる。【選択図】        図２
2005051061.tif 000002
【特許請求の範囲】
【請求項１】
フリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成された信頼性評価用半導体装置。
【請求項２】
請求項１に記載の信頼性評価用半導体装置において、
前記メモリ回路は、前記回路素子の入力端子及び出力端子のそれぞれが前記多層配線構造において異なる配線層に形成されてなることを特徴とする信頼性評価用半導体装置。
【請求項３】
請求項１又は２に記載の信頼性評価用半導体装置において、
前記多層配線構造の上層側に前記メモリ回路からの出力信号を伝搬するための複数の上層配線パターンが形成され、前記複数の上層配線パターンのそれぞれを経由する前記メモリ回路からの出力信号を選択的に抽出するための選択回路を備えることを特徴とする信頼性評価用半導体装置。
【請求項４】
請求項３に記載の信頼性評価用半導体装置において、
前記複数の上層配線パターンのそれぞれは、前記多層配線構造において異なる配線層に形成されることを特徴とする信頼性評価用半導体装置。
【請求項５】
請求項３又は４に記載の信頼性評価用半導体装置において、
前記複数の上層配線パターンのそれぞれはリーク電流防止素子を介して前記選択回路に接続されることを特徴とする信頼性評価用半導体装置。
【請求項６】
請求項３乃至５のいずれかに記載の信頼性評価用半導体装置において、
前記複数の上層配線パターンのそれぞれは、前記メモリ回路から出力される出力信号の反転信号及び非反転信号のそれぞれを伝搬する二重化パターンとして形成されることを特徴とする信頼性評価用半導体装置。
【請求項７】
請求項６に記載の信頼性評価用半導体装置において、
前記二重化パターンに対してバッファ回路が介挿された構造を有することを特徴とする信頼性評価用半導体装置。
【請求項８】
請求項１乃至７のいずれかに記載の信頼性評価用半導体装置において、
前記多層配線構造は、単層でのパターンのオープン又はショートを検出するための規則性を有する配線パターンが形成された領域を有することを特徴とする信頼性評価用半導体装置。
【請求項９】
請求項１乃至８のいずれかに記載の信頼性評価用半導体装置において、
前記多層配線構造には、前記メモリ回路における内部波形をモニタするためのモニタ端子が形成されることを特徴とする信頼性評価用半導体装置。
【請求項１０】
請求項１乃至９のいずれかに記載の信頼性評価用半導体装置において、
前記メモリ回路を構成する前記複数の回路素子のそれぞれは、互いに最も近い位置に配置されることを特徴とする信頼性評価用半導体装置。
【請求項１１】
請求項１乃至１０のいずれかに記載の信頼性評価用半導体装置において、
前記回路ブロックとは異なる領域に、規則的な配線パターンによって形成されたメモリ領域を備えることを特徴とする信頼性評価用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に半導体装置製造プロセスの信頼性評価や不良解析等を行うための信頼性評価用半導体装置に関する。
【背景技術】
【０００２】
従来、半導体製造プロセスの信頼性評価には、例えば６個のトランジスタで構成される一般的なＳＲＡＭ（スタティックＲＡＭ）が使用されていた（例えば、特許文献１）。ところが、一般的なＳＲＡＭは規則的な配線パターンが多いので、配線長が短く、また使用する配線層も少ないという特徴がある。
【０００３】
これに対し、半導体製造プロセスにおいて実際に製造される製品では、所望の電気的機能を実現するために論理設計及び論理合成等が行われることによってトランジスタレベルの回路設計が行われ、その後レイアウト用ＣＡＤツール等を用いてセルの自動配置及び自動配線がなされてチップ上の回路配置パターンが構築される。このような製品における回路配置パターンは、一般的なＳＲＡＭを使用した回路配置パターンと異なり、ランダムな配線パターンとなって複雑な経路を辿る。また、製品に使用される配線層としては、セルの配置占有率を高めるために多層配線が用いられることが多く、近年では１０層程度の多層配線構造を有する半導体装置として実現されるようになってきている。
【０００４】
【特許文献１】特開２０００−３０４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のような半導体製造プロセスの立ち上げ時には、良好な製品を安定して製造できるように、不良解析や信頼性試験等を行うことが必須であるが、従来のように一般的なＳＲＡＭのみを使用していたのでは、実際の製品に多用される上層側の配線部の不良や信頼性の評価を行うことができないという問題がある。また、一般的なＳＲＡＭには複雑な配線パターンがあまりなく、複雑な配線パターンに固有の不良等を検出することができないという問題がある。
【０００６】
したがって、従来のように、半導体製造プロセスの信頼性評価に一般的なＳＲＡＭのみを使用するのでは実際の製品レベルの信頼性確認は非常に難しいものとなっている。また、実際の製品を用いて信頼性評価を行うことも考えられるが、その場合、製品設計にある程度の期間を要すること、及び、実際に不良が発生した場合に製造プロセス要因であるのか設計的要因であるのかなどといった判別が難しいという問題が生じる。
【０００７】
そこで、本発明は、上記のような問題点を解消するためになされたもので、実際の製品により近い複雑な配線パターンを有し、半導体製造プロセスにおける信頼性評価を正確に行うことのできる信頼性評価用半導体装置の提供を目的とするものである。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明は、信頼性評価用半導体装置であって、フリップフロップを含む複数の回路素子を備えて構成されるメモリ回路が複数配列されて回路ブロックが構成され、前記メモリ回路のそれぞれに接続される配線パターンが、前記回路ブロック上に形成される多層配線構造においてランダムに配線されることにより、前記配線パターンの配線長が最短経路よりも長く形成されたものである。
【発明の効果】
【０００９】
本発明にかかる信頼性評価用半導体装置は、実際の製品により近い複雑な配線パターンを有することになるので、従来よりも半導体製造プロセスにおける信頼性評価を正確に行うことが可能になる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１１】
実施の形態１．
図１は本実施形態における１ビットのメモリ回路１０を示す回路図であり、図２は信頼性評価用半導体装置１におけるメモリ回路１０の配線構造の一例を示すレイアウト断面図である。
【００１２】
まず、図１のメモリ回路１０の構成について説明する。メモリ回路１０は、２入力ＡＮＤ回路１１とフリップフロップ１２とバッファ回路１３とを備えて構成されるメモリセルである。ＡＮＤ回路１１、フリップフロップ１２及びバッファ回路１３のそれぞれは、レイアウト用ＣＡＤツール（コンピュータ）を用いて自動レイアウトを行う際の標準セルとなるものである。これら標準セルは、例えば、信頼性評価用半導体装置１の回路ブロック領域においてランダムに配置されることが好ましい。
【００１３】
メモリ回路１０では、ＡＮＤ回路１１の出力信号がフリップフロップ１２のクロック入力端子Ｔに入力し、フリップフロップ１２の出力信号がバッファ回路１３に入力する。またメモリ回路１０はその入出力用信号線として、書き込み用ビット線ＷＢＬ、書き込み用ワード線ＷＷＬ、書き込み制御信号線ＷＥＮ、読み出し用ワード線ＲＷＬ、読み出し用ビット線ＲＢＬを備えて構成される。書き込み用ビット線ＷＢＬはフリップフロップ１２のデータ入力端子Ｄに接続され、書き込み制御信号線ＷＥＮ及び書き込み用ワード線ＷＷＬはＡＮＤ回路１１の入力端子Ａ、Ｂに接続される。また読み出し用ビット線ＲＢＬはバッファ回路１３の出力端子Ｙに接続され、バッファ回路１３を介してフリップフロップ１２の出力信号が読み出し用ビット線ＲＢＬに供給されるようになっている。
【００１４】
メモリ回路１０に１ビットのデータを書き込む場合、書き込みビット線ＷＢＬに所望のデータを与える。例えば、”１”のデータを書き込む場合、書き込みビット線ＷＢＬをＨレベルにする。そして書き込み制御信号ＷＥＮをＨレベルとすることによってイネーブル状態とし、アドレスで選択された書き込みワード線ＷＷＬをＨレベルとして活性化する。これによりメモリ回路１０のＡＮＤ回路１１の出力信号ＹがＨレベルとなり、フリップフロップ１２のクロック端子ＴがＨレベルにドライブされる。フリップフロップ１２は、例えばクロック端子Ｔの立ち上がりエッジでデータ入力端子Ｄに入力する値をラッチするエッジトリガタイプのフロップフロップである。フリップフロップ１２のクロック端子ＴがＨレベルになると、データ入力端子Ｄに入力する書き込み用ビット線ＷＢＬの値（Ｈレベル）が、フリップフロップ１２に取り込まれる。その後、書き込みワード線ＷＷＬをＬレベルとして非活性化し、書き込み制御信号ＷＥＮをＬレベルとしてディスエーブルにすると、フリップフロップ１２のクロック端子ＴはＬレベルとなって書き込み動作を終了する。
【００１５】
メモリ回路１０への書き込み動作が終了すると、フリップフロップ１２の出力端子Ｑからはフリップフロップ１２に保持されているデータの値が常に出力されている。そのため、メモリ回路１０に保持されたデータは、フリップフロップ１２の出力端子Ｑに接続されるバッファ回路１３を活性化させることで読み出すことができるようになっている。具体的には、メモリ回路１０に保持されたデータを読み出さない場合は、バッファ回路１３に接続される読み出し用ワード線ＲＷＬをＬレベルとしてバッファ回路１３を非活性化しておき、フリップフロップ１２の出力端子Ｑから出力されるデータが読み出し用ビット線ＲＢＬに伝播されないようにする。一方、読み出し用ビット線ＲＢＬに、フリップフロップ１２の出力端子Ｑからのデータを出力させる場合、読み出し用ワード線ＲＷＬをＨレベルとしてバッファ回路１３を活性化させることにより、フリップフロップ１２から出力される信号を読み出し用ビット線ＲＢＬに伝播させる。読み出し用ビット線ＲＢＬからの出力信号がメモリ回路１０からの出力信号となり、メモリ回路１０に保持されたデータの読み出しが行われる。
【００１６】
また、メモリ回路１０は、信頼性評価用半導体装置１に実装される場合、各部の信号波形をモニタすることができるように、クロック端子Ｔの入力側、データ入力端子Ｄの入力側及び出力端子Ｑの出力側のそれぞれにモニタパッド１５が形成される。
【００１７】
本実施形態の信頼性評価用半導体装置１は、上記のような構成のメモリ回路１０が回路ブロックに複数個配置され、各メモリ回路１０のそれぞれの配線パターンがレイアウト用ＣＡＤツールを用いてランダムに配線される。そして各メモリ回路１０に対する配線パターンの配線長が最短経路で配線される場合よりも長くなるようにパターン配線が行われ、従来のＳＲＡＭでは評価することのできなかった多層配線構造の上層側の評価試験等を行うことができるようにするものである。
【００１８】
図２は信頼性評価用半導体装置１の回路素子が形成された層（第１層）及びその上側の多層配線構造（第２層〜第６層）の断面を模式的に示すものである。ただし、図２では多層配線構造を形成する金属配線層のみを示し、２つの金属配線層の間に形成される絶縁層は図示を省略している。
【００１９】
図２に示すように、信頼性評価用半導体装置１が第６層までの多層配線構造を有する場合、ＡＮＤ回路１１、フリップフロップ１２及びバッファ回路１３の各回路素子は第１層（Ｌ１）に形成され、その上の第２層（Ｌ２）に各回路素子の入出力用電極が形成される。そして、本実施形態においては、配線パターンが接続される各回路素子の入力端子及び出力端子は、多層配線構造において異なる配線層に形成される。図２の例では、ＡＮＤ回路１１、フリップフロップ１２及びバッファ回路１３のそれぞれの入力端子が最下層の金属配線層である第２層に形成されるとともに、それぞれの出力端子が最上層の金属配線層である第６層（Ｌ６）に形成される。
【００２０】
従来の一般的なＳＲＡＭでは、メモリ回路の上層側は他の電子回路の配線領域として確保しておく必要があるため、メモリ回路を構成する各回路素子の入出力端子は可能な限り下層側の金属配線層（例えば第３層以下の層）に形成され、その配線パターンは最短経路をとるように構成される。
【００２１】
これに対し、本実施形態の信頼性評価用半導体装置１では、図２のように、メモリ回路１０を構成する各回路素子の出力端子（Ｙ及びＱ）が、最上層の金属配線層である第６層に形成され、入力端子が最下層の金属配線層（第２層）に形成される。また、各層の配線パターンはなるべく配線長が長くなるように配置されることがより好ましい。このような配線構造により、ＡＮＤ回路１１とフリップフロップ１２の間の配線パターン、及び、フリップフロップ１２とバッファ回路１３の間の配線パターンは、必ず第２層〜第６層までの配線とビアを経由することになる。そして図１に示すようなメモリ回路１０を機能させようとすれば、全ての層を経由して信号伝搬が行われるので、第１層〜第６層の全てを評価できる。したがって、半導体製造プロセスの立ち上げ時に、図２に示すような多層配線構造を有する信頼性評価用半導体装置１を製造して評価を行えば、従来困難であった多層配線構造の上層部についても信頼性評価を行うことができる。
【００２２】
なお、図２では、回路素子の出力端子（Ｙ及びＱ）が最上層の金属配線層に形成される場合を例示したが、入力端子が最上層の金属配線層に形成されるように構成してもよい。またこの場合、出力端子は最下層の金属配線層に形成されることが好ましい。
【００２３】
また、図２に示すように、メモリ回路１０のモニタパッド１５は最上層に形成され、メモリ回路１０における各部の信号波形を検査できるようになっている。
【００２４】
図３は、図１及び図２に示すメモリ回路１０を用いてフリップフロップタイプのメモリ領域（以下、ＦＦ−メモリ領域という。）を構成した場合の一例を示すレイアウト平面図である。信頼性評価用半導体装置１は、図３に示すように、複数の回路ブロック２０がタイル状に配置されることによってＦＦ−メモリ領域が構成される。個々の回路ブロック２０は、図１のような１ビットのメモリ回路１０が６４個ランダムに配置された構成を有し、各回路ブロック２０の上層側には、上述したように、最上層まで使用したランダムかつ複雑な配線パターンを有する多層配線構造が形成される。したがって、１つの回路ブロック２０は６４ビットの情報を記憶することができるように構成され、各メモリ回路１０を構成する回路素子の配置及び配線パターンの配線は、レイアウト用ＣＡＤツールを用いたランダムな自動配置配線によって行われる。レイアウト用ＣＡＤツールを用いてランダムな自動配置配線が行われることにより、実際の製品等で使用されるような複雑な配線パターンが、回路ブロック２０上の多層配線構造に形成される。また、各回路素子の入出力端子を異なる配線層に形成することで、各配線層を均等に使用した配線パターンを得ることができる。
【００２５】
次に、図４は、図３に示すＦＦ−メモリ領域Ｒ１０と、従来の一般的なＳＲＡＭ領域Ｒ２０とを混載した信頼性評価用半導体装置１の構成例を示す平面図である。図４に示す信頼性評価用半導体装置１は、ひとつのＦＦ−メモリ領域Ｒ１０と、複数のＳＲＡＭ領域Ｒ２０とを備えて構成される。ＦＦ−メモリ領域Ｒ１０には上述のように配線長が最短経路よりも長く形成されたランダムで複雑な配線パターンを有する回路ブロック２０が複数配置され、全体として例えば２５６Ｋビットの記憶容量を備えて構成される。一方、ＳＲＡＭ領域Ｒ２０には、従来の一般的なＳＲＡＭであって最短経路の配線パターンが形成される。半導体製造プロセスによって製造される半導体製品は、通常、複雑な配線パターンを有する領域と一般的なＳＲＡＭ領域とを備えて構成されるため、信頼性評価用半導体装置１を図４のように構成することにより、より製品レベルに近い信頼性評価用の半導体装置が実現される。したがって、図４のような信頼性評価用半導体装置１を用いて半導体製造プロセスの評価を行うことにより、複雑な配線パターンと規則的な配線パターンとの双方を同時に評価できるので、評価効率が向上する。
【００２６】
また、図４の例では、各ＳＲＡＭ領域Ｒ２０は２５６Ｋビットの容量を有し、かつ、ＦＦ−メモリ領域Ｒ１０も２５６Ｋビットの容量を有している。そのため、信頼性評価用半導体装置１の内部構造としては、ＦＦ−メモリ領域Ｒ１０とＳＲＡＭ領域Ｒ２０とで異なる構造を有しているものの、信頼性評価用半導体装置１の外部からみれば、アドレス空間が異なるに過ぎないので、信頼性評価用半導体装置１は１つの容量の大きなＳＲＡＭ（例えば１Ｍビット）とみることができ、信頼性評価用半導体装置１を用いた半導体製造プロセスの評価は、任意のアドレスに対してデータを書き込んだり、任意のアドレスからデータを読み出すことによって行うことができる。したがって、ＦＦ−メモリ領域Ｒ１０とＳＲＡＭ領域Ｒ２０との不良の区別等はアドレス空間を参照することで判別することができる。
【００２７】
また、ＦＦ−メモリ領域Ｒ１０では多層配線構造の最上層まで使用した配線パターンが形成されるので、半導体製造プロセスにおける多層配線工程の信頼性試験を、メモリ回路１０の書き込み及び読み出し動作を行うだけで、全ての層について実施することができるという利点がある。
【００２８】
また、信頼性評価用半導体装置１のＦＦ−メモリ領域Ｒ１０は、図３に示した各回路ブロック２０の配線パターンが、個々の回路ブロック２０の上層側に形成される多層配線構造であって、平面視で各回路ブロック２０の領域内に配線されることにより構成されることが好ましい。言い換えれば、１個の回路ブロック２０の配線パターンは該回路ブロックの範囲内で形成されることが望ましい。なぜなら、そのように構成することで、不良が検出された場合、不良の発生した回路ブロック２０を特定することができ、その回路ブロックのみを取り出して物理的解析を行うことができるからである。
【００２９】
以上のように、本実施形態の信頼性評価用半導体装置１は、ＡＮＤ回路１１、フリップフロップ１２及びバッファ回路１３を含む複数の回路素子を備えてメモリ回路１０が構成され、そのメモリ回路１０が複数配列された回路ブロックを備えて構成される。そしてメモリ回路１０のそれぞれに接続される配線パターンが、回路ブロック２０の上層側に形成される多層配線構造においてランダムに配線されることにより、その配線パターンの配線長が最短経路よりも長くなるように形成されている。このような構造により、実際の製品により近い複雑な配線パターンを有する信頼性評価用半導体装置１が実現され、これを用いて半導体製造プロセスの信頼性評価を行うことにより、その信頼性評価を正確に行うことができる。
【００３０】
また、本実施形態の信頼性評価用半導体装置１では、メモリ回路１０を構成する各回路素子の入力端子及び出力端子のそれぞれが、メモリ回路１０の上層側に形成される多層配線構造において異なる配線層に形成されるので、メモリ回路１０の書き込み及び読み出し動作を行えば、多くの配線層を伝搬して信号が伝達されるようになっている。そのため、簡単な試験方法で、従来困難であった多層配線構造の上層側の評価を良好に行うことができる。特に、図２に示したように、入力端子及び出力端子のいずれか一方を最上層に形成することにより、多層配線構造の全ての層について評価を行うことができるので、有益である。
【００３１】
さらに、本実施形態の信頼性評価用半導体装置１では、メモリ回路１０が配置された回路ブロック群（ＦＦ−メモリ領域Ｒ１０）とは異なる領域に、規則的な配線パターンによって形成されたメモリ領域（ＳＲＡＭ領域Ｒ２０）を備えるため、一般的な製品に搭載されるメモリ領域についても同時に評価試験を行うことができ、効率的な信頼性評価試験が可能である。
【００３２】
実施の形態２．
上記実施の形態１では、メモリ回路１０を構成する各回路素子の入出力端子をそれぞれ異なる層に配置することで、配線長を長くし、各層を経由して信号が伝搬される構成を例示した。ところが、実施の形態１の構成では不良が生じた回路ブロックは絞り込むことができるが、不良が発生した層を特定することは困難である。例えば、最下層の金属配線層から最上層の金属配線層までのどの層で配線パターンのショートやオープンが発生したのかは容易に特定することはできない。そのため、半導体製造プロセスのどの工程で不良が生じたものであるのを特定するためには、別途に物理的解析等を行う必要がある。
【００３３】
そこで、本実施の形態２では、不良が発生した層（工程）を特定しやすいように構成した信頼性評価用半導体装置について説明する。
【００３４】
図５は、本実施形態における回路ブロック２０の回路構成を示す図である。図５に示すように、本実施形態の信頼性評価用半導体装置１における回路ブロック２０には、図１に示した構成のメモリ回路１０が６４個設けられ、それぞれのメモリ回路１０の出力端子が多層配線検査用回路４０に接続されている。
【００３５】
各メモリ回路１０は実施の形態１で説明したものと同様である。ただし、本実施形態では、各メモリ回路１０の後段側に多層配線検査用回路４０が接続されるため、各メモリ回路１０に接続される配線パターンのうち、メモリ回路１０の内部配線は、多層配線構造の最上層まで形成されなくてもよく、例えば下層側配線層のみを使用するものであってもよい。
【００３６】
多層配線検査用回路４０は、メモリ回路１０の読み出し用ビット線ＲＢＬに接続され、メモリ回路１０の出力信号を回路ブロック２０の上層側（例えば第３層以上の層）に形成される多層配線構造に伝搬させるものである。この多層配線検査用回路４０はメモリ回路１０からの出力信号を多層配線構造の上層側に導く経路として４つの配線経路４０ａ，４０ｂ，４０ｃ，４０ｄを有しており、４つの経路４０ａ〜４０ｄのうちのどの経路に出力信号を供給するかを制御するための制御回路としてデコーダ４１が設けられている。
【００３７】
デコーダ４１は、外部から与えられる信号Ｓ＜２：１＞に応じて、４つの配線経路４０ａ〜４０ｄのそれぞれに介挿されたバッファ回路４２、及び、いずれかの配線経路を経て出力信号を回路ブロック２０から出力させるための選択回路となるセレクタ４３を制御する。具体的には、信号Ｓ＜１＞とＳ＜２＞の２ビットのアドレス信号を入力してデコードし、デコード信号ＯＥ＜３：０＞とデコード信号Ｙ＜３：０＞とを出力する。デコード信号Ｙ＜３：０＞は、読み出し用ビット線ＲＢＬの信号を各配線経路にドライブするための制御信号であり、バッファ回路４２に入力する。またデコード信号ＯＥ＜３：０＞は、各配線経路４０ａ〜４０ｄの信号を出力端子ＤＯに対して選択的に出力させるための制御信号であり、セレクタ４３に入力する。したがって、デコーダ４１は各デコード信号によって、評価対象とする配線経路４０ａ〜４０ｄの切り換え制御を行う機能を有しており、セレクタ４３はデコーダ４１からの信号に応答して、各配線経路を経由して入力するメモリ回路１０からの出力信号を選択的に抽出するように構成される。
【００３８】
多層配線検査用回路４０に設けられる４つの配線経路４０ａ〜４０ｄは、回路ブロック２０の上層側に形成される多層配線構造においてそれぞれ異なる金属配線層の配線パターンとして形成される。例えば、信頼性評価用半導体装置１が１０層構造で形成される場合、図５に示す配線経路４０ａが第９層及び第１０層に、配線経路４０ｂが第７層及び第８層に、配線経路４０ｃが第５層及び第６層に、配線経路４０ｄが第３層及び第４層に形成されることにより、それぞれの配線経路４０ａ〜４０ｄが多層配線構造において異なる層を評価するための配線パターンを形成する。また、各配線経路の配線パターンは、レイアウト用ＣＡＤツールを用いてランダムな自動配置配線が行われることにより、実際の製品等で使用されるランダムな配線パターンとして実現され、それら配線パターンの配線長は最短経路よりも長くなるように形成される。
【００３９】
そして、各メモリ回路１０の回路素子や内部配線パターンは例えば第１層から第４層までの下層側で形成される。また、多層配線検査用回路４０に含まれる回路素子も同様に下層側に形成される。
【００４０】
この結果、本実施形態の信頼性評価用半導体装置１の多層配線構造は、図６に示すような構造として形成される。すなわち、最上層側に配線経路４０ａの配線パターンが形成され、配線経路４０ａの下側に配線経路４０ｂの配線パターンが形成される。また、配線経路４０ｂの下側に配線経路４０ｃの配線パターンが形成され、配線経路４０ｃの下側に配線経路４０ｄの配線パターン及び各回路素子が形成される。
【００４１】
信頼性評価用半導体装置１の各回路ブロック２０を、上記のように構成することにより、複数の配線経路のうちから評価すべき配線経路を選択して信頼性試験を行うことができる。そして、どの配線経路で不良が発生したかを特定することによって不良の金属配線層を特定することができ、半導体製造プロセスにおける不良を生じさせた工程を特定できる。具体的には、メモリ回路１０に対して所定の値の書き込み動作を行った後、セレクタ４３の機能を利用して複数の配線経路４０ａ〜４０ｄのうちから一の配線経路を選択し、その出力を読み出す動作を各経路について順次行うことにより、全ての配線経路について個別に不良の有無を評価することができる。
【００４２】
また、図５に示す信号ＢＩは例えば高温連続動作試験を行うための制御信号であり、信号ＢＩをイネーブルにすると、デコーダ４１はデコード信号Ｙ＜３：０＞を全て選択するようにして出力する。また、このときデコーダ４１はデコード信号ＯＥ＜３：０＞を全て非選択とするか、又は任意の１つの経路のみを選択するようにして出力する。これにより、信号ＢＩがイネーブルになれば、多層配線構造の全ての層に対して各メモリ回路１０からの出力信号が伝搬されることになる。よって、評価試験の試験条件が厳しい条件となって評価試験の試験時間を短縮することができる。
【００４３】
次に、図７は多層配線検査用回路４０の一部を抜き出した詳細構成図であり、一例として配線経路４０ａの評価試験を行う場合を説明する図である。ただし、他の配線経路４０ａ〜４０ｄについても図７に示すものと同様の構成となっている。
【００４４】
配線経路４０ａは、メモリ回路１０からの出力信号をインバータ４４によって反転した反転信号と、反転されていない非反転信号との相補関係となる２つの信号を伝搬するように、反転信号線Ｌ１と非反転信号線Ｌ２とを有する、配線パターンが二重化された二重化パターンとして形成される。二重化された配線パターンは、配線経路４０ａが形成される金属配線層において、反転信号線Ｌ１及び非反転信号線Ｌ２が互いに隣接した位置で並行するように形成される。
【００４５】
また、反転信号をセレクタ４３に入力させる際には、非反転信号の論理を合わせるために、反転信号を再反転させて非反転信号とするためのＮＡＮＤ回路４６が設けられる。メモリ回路１０からの出力信号の論理をそのまま伝搬させる非反転信号をセレクタ４３に入力させる際には、ＡＮＤ回路４８が設けられる。
【００４６】
さらに、配線経路４０ａでは、メモリ回路出力信号の反転信号及び非反転信号を、バッファ回路４５，４７を介して二重化パターンに伝搬させるようになっている。二重化パターンとして形成される反転信号線Ｌ１及び非反転信号線Ｌ２の双方にバッファ回路４５，４７が介挿されることにより、後述するようなショート不良が発生しても貫通電流が流れないような回路構成となる。
【００４７】
以上のような回路構成において、例えば配線経路４０ａが選択されると、デコード信号Ｙ＜３：０＞がＨレベルとなり、バッファ回路４５，４７、ＮＡＮＤ回路４６及びＡＮＤ回路４８が活性化される。この結果、メモリ回路１０の出力がＨレベルであれば、反転信号の伝搬経路では反転信号（Ｌレベルの信号）が伝搬され、非反転信号の伝搬経路では非反転信号（Ｈレベルの信号）が伝搬される。そして二重化パターンにショートやオープン不良が発生していなければ、ＮＡＮＤ回路４６及びＡＮＤ回路４８のそれぞれからはＨレベルの信号が出力され、セレクタ４３に入力する。セレクタ４３はいずれかひとつの信号を選択して出力する。バッファ回路４９は、セレクタ４３からの出力信号を出力して、多層配線検査用回路４０の出力信号ＤＯとする。
【００４８】
ここで、配線経路４０ａが断線することによるオープン不良が発生した場合を考える。例えば、反転信号線Ｌ１又は非反転信号線Ｌ２が図７に示す位置Ｐ１でオープン不良になると、セレクタ４３が配線経路４０ａの反転信号又は非反転信号を選択したときにその出力信号ＤＯは所望の値が得られず、その結果から不良と判断することができる。
【００４９】
次に、配線経路４０ａにおいて反転信号線と非反転信号線とがショートした場合のショート不良について考える。本実施形態では、反転信号線Ｌ１と非反転信号線Ｌ２とは互いに隣接して並行配線されるため、ショート不良が生じる場合、反転信号線Ｌ１と非反転信号線Ｌ２とがショートする可能性が高くなっている。そして反転信号線Ｌ１と非反転信号線Ｌ２とがショートすると、その電位は中間電位レベルとなって、反転信号線Ｌ１及び非反転信号線Ｌ２のいずれか一方から得られる出力信号ＤＯが所望の値を得られず、その結果から不良と判断することができる。
【００５０】
これに対し、反転信号線Ｌ１から得られる出力信号ＤＯ及び非反転信号線Ｌ２から得られる出力信号ＤＯの双方が共に所望の値を得られた場合には、配線経路４０ａに不良が生じていないことが判明する。
【００５１】
したがって、多層配線検査用回路４０を上述したように構成することで、配線経路４０ａが形成された金属配線層の不良を検知することができ、半導体製造プロセスにおいて不良が発生した工程を特定することができる。
【００５２】
図８は、反転信号線と非反転信号線とを配線する配線手法の一例を示す図である。まず、レイアウト用ＣＡＤツールを用いて、多層配線構造の金属配線層に対し、２本の配線が隣接した配線のみを有する配線セル５１を回路ブロック２０の領域と同じ範囲５２に散りばめてランダムに配置する。なお、配線経路４０ａの反転信号線Ｌ１と非反転信号線Ｌ２とを配線するためには２層の金属配線層を必要とするので、複数の配線セル５１はそれら２層の金属配線層に対してランダム配置される。
【００５３】
そしてレイアウト用ＣＡＤツールを用いて複数の配線セル５１をランダムに自動配線していく。この結果、図８に示す領域５５の配線パターンは、例えば図９に示すような配線パターンとして形成される。なお、図９において配線セル５１ａは例えば２層の金属配線層のうちの上層側金属配線層に配置され、配線セル５１ｂは下層側金属配線層に配置される。図９に示すように、配線セル５１をランダムに配置し、それらをランダムに自動配線していくことにより、例えば始点Ａから終点Ｂまでに形成される配線パターンの配線長は最短経路よりも長くなり、実際の製品により近いランダムな配線パターンが得られる。
【００５４】
図１０はレイアウト用ＣＡＤツールを用いて配線パターンを形成した場合を示すパターン図であり、図１０（ａ）は上記のように配線セルのランダム配置及びランダム配線を行った場合のパターン図であり、図１０（ｂ）は配線セルの配置及び配線パターンを最適化した場合のパターン図である。
【００５５】
一般に、製品レベルの配線設計等を行う際には、図１０（ｂ）に示すように配線セルの配置及び配線パターンの最適化が行われ、配線パターンの配線長は最も短くなるように設計される。一般的な製品レベルの半導体装置は、回路ブロックに含まれる回路構成が複雑であるため、その配線設計において配線長が最も短くなるようにしても、その配線パターンは図１０（ａ）に示すような複雑なパターンになる。
【００５６】
一方、配線パターンを最適化する手法を、信頼性評価用半導体装置１にも適用してしまうと、その配線パターンは図１０（ｂ）に示すようなパターンとなり、実際の製品レベルに近い配線パターンは得られない。そのため、上述したように、信頼性評価用半導体装置１の配線パターンを構築するための自動配線では、配線セル５１をランダムに配置し、それらをランダムに自動配線していくことにより、配線パターンの配線長が最短経路よりも長くなり、図１０（ａ）に示すような実際の製品により近い配線パターンを得ることができる。
【００５７】
そしてレイアウト用ＣＡＤツールを用いて形成される配線パターンに基づいて、半導体製造プロセスが実施されることにより、信頼性評価用半導体装置１の多層配線構造において図９に示すような配線パターンが形成される。したがって、上記のようにして得られる信頼性評価用半導体装置１を用いて半導体製造プロセスの信頼性評価を行うようにすれば、実際の製品を製造する場合と同様の条件で信頼性評価を行うことができ、その評価結果はより正確なものになる。
【００５８】
また、図７におけるＮＡＮＤ回路４６及びＡＮＤ回路４８は、配線セル５１の配線がフローティングになってもリーク電流が流れないようにするリーク電流防止素子としても機能することになる。
【００５９】
なお、本実施形態においても、図５に示した回路ブロック２０は複数個タイル状に配置され（例えば図３参照）、信頼性評価用半導体装置１は複数の回路ブロック２０を備えて構成されることは実施の形態１（図４参照）で説明したものと同様である。
【００６０】
以上のように、本実施形態の信頼性評価用半導体装置１は、メモリ回路１０に接続される配線パターンのうち、メモリ回路１０からの出力信号を伝搬するための配線パターンが多層配線構造の上層側に形成され、ひとつのメモリ回路１０からの出力信号をそれぞれ異なる配線層に伝搬させるように、複数の上層配線パターンがそれぞれ異なる配線層に形成された構成になっている。そして特定の配線層についてオープン不良又はショート不良を検出するために、複数の上層配線パターンのそれぞれを経由するメモリ回路１０からの出力信号を、セレクタ４３が選択的に抽出するように構成されている。
【００６１】
したがって、本実施形態の信頼性評価用半導体装置１によれば、上層配線層での配線不良の有無を個別に評価することができ、オープン不良やショート不良が発生した配線層を特定できる。
【００６２】
また特に、多層配線構造の上層側に形成される配線パターンが、メモリ回路１０から出力される出力信号の反転信号及び非反転信号のそれぞれを伝搬する二重化パターンとして形成されるので、オープン不良だけでなくショート不良も検知できるようになっている。
【００６３】
実施の形態３．
次に、より多くの不良態様を特定できる信頼性評価用半導体装置について説明する。図１１は、本実施形態におけるＦＦ−メモリ領域Ｒ１０（図４参照）の構成を示す平面図である。図１１において、領域Ｒ１及びＲ２は実施の形態２で説明した多層配線構造が形成された領域であり、領域Ｒ３は各金属配線層のオープン不良のみを検知するために形成された領域であり、領域Ｒ４及びＲ５は各金属配線層のショート不良のみを検知するために形成された領域であり、領域Ｒ６はメモリ回路１０を構成する各回路素子の入出力信号をモニタするためのモニタパッドのみが形成された領域である。
【００６４】
図１２は各領域Ｒ１〜Ｒ６において形成されるパターンを示す概念図である。図１２（ａ）に示すように、領域Ｒ１，Ｒ２には多層配線構造にランダムな配線パターンが形成され、配線パターンの配線長は最短経路よりも長くなっている。なお、領域Ｒ１は例えば、第９層と第１０層、第７層と第８層、第５層と第６層、第３層と第４層、のそれぞれに一つの配線経路が形成された領域であり、領域Ｒ２は例えば第８層と第９層、第６層と第７層、第４層と第５層、のそれぞれに一つの配線経路が形成された領域である。このように領域Ｒ１とＲ２とでそれぞれ異なる配線層を評価試験することにより、領域Ｒ１及びＲ２の双方で、全てのビアを均等に使用することになるので、より好ましい。
【００６５】
また、図１２（ｃ）に示すように、領域Ｒ３には各金属配線層に一本の規則性を有する配線パターンが形成され、該配線パターンを経由して所望の信号が得られるか否かでオープン不良を検出するように構成される。なお、領域Ｒ３においては全ての金属配線層に図１２（ｃ）のようなパターンが単層で形成され、全ての金属配線層のオープン不良を検知できるようになっている。
【００６６】
また、図１２（ｂ）に示すように、領域Ｒ４，Ｒ５には、互いに隣接する２本の配線パターンが規則的に複数組形成され、それぞれの配線パターンを経由して所望の信号が得られるか否かでショート不良を検出するように構成される。なお、領域Ｒ４は例えば、第４層、第６層、第８層及び第１０層に図１２（ｂ）の配線パターンが形成される領域であり、領域Ｒ５は例えば、第３層、第５層、第７層及び第９層に図１２（ｂ）の配線パターンが形成される領域である。
【００６７】
さらに領域Ｒ６には、その最上層に図１２（ｄ）に示すようなモニタパッド１５が設けられる。このモニタパッド１５により、各回路素子の入出力信号をモニタすることができ、回路素子に不良がある場合はそれを特定することができる。
【００６８】
信頼性評価用半導体装置１において領域Ｒ１，Ｒ２では、各配線経路４０ａ〜４０ｄを配線する際に少なくとも２層の金属配線層を必要としている。そのため、領域Ｒ１，Ｒ２の多層配線構造では、いずれか１層にのみ不良が生じていた場合はその１層を特定することは困難である。そこで、領域Ｒ３に単層で形成したオープン不良を検出するパターンを形成し、領域Ｒ４及びＲ５に単層で形成したショート不良を検出するパターンを形成することにより、不良箇所を単層にまで絞り込むことができる。また、領域Ｒ６にモニタパッド１５が形成されることにより、メモリ回路１０における内部信号波形をモニタすることができ、不良のある回路素子を特定することもできる。
【００６９】
以上のように、本実施形態の信頼性評価用半導体装置１は、回路ブロック２０の上層側における多層配線構造に、単層でパターンのオープン又はショートを検出するための規則性を有する配線パターンが形成された領域Ｒ３，Ｒ４，Ｒ５を有するので、不良の発生している層を単層で特定することができる。
【００７０】
また、本実施形態の信頼性評価用半導体装置１は、多層配線構造に、メモリ回路１０における内部波形をモニタするためのモニタパッド１５が形成された領域Ｒ６を有するので、通常は特定しにくい、メモリ回路１０を構成する回路素子の不良を特定できる。
【００７１】
変形例．
以上、本発明の実施の形態について説明したが、本発明は上述した内容のものに限定されるものではない。
【００７２】
例えば、実施の形態２，３では、メモリ回路１０を構成する回路素子のそれぞれがランダムに配置される場合を例示したが、これらを互いに最も近い位置に配置し、各回路素子を最短経路で配線するようにしてもよい。この場合、メモリ回路１０の内部配線が短くなるため、メモリ回路１０の内部における不良場所の特定が容易になる。
【００７３】
また、実施の形態２，３では、フリップフロップ１２を含む複数の回路素子を備えて構成されるメモリ回路１０を１つのセル（メモリセル）として取り扱い、レイアウト用ＣＡＤツールを用いてメモリセルを回路ブロック２０内にランダム又は規則的に配置するようにしてもよい。この場合、メモリ回路１０の内部配線における配線パターンは簡単なものになるが、不良の発生したメモリセルを特定することが容易になるという利点がある。
【図面の簡単な説明】
【００７４】
【図１】１ビットのメモリ回路を示す回路図である。
【図２】信頼性評価用半導体装置におけるメモリ回路の配線構造の一例を示すレイアウト断面図である。
【図３】フリップフロップタイプのメモリ領域を構成した場合の一例を示すレイアウト平面図である。
【図４】信頼性評価用半導体装置の構成例を示す平面図である。
【図５】回路ブロックの回路構成を示す図である。
【図６】信頼性評価用半導体装置における多層配線構造の一例を示す図である。
【図７】多層配線検査用回路の一部を抜き出した詳細構成図である。
【図８】反転信号線と非反転信号線とを配線する配線手法の一例を示す図である。
【図９】配線パターンの一例を示す図である。
【図１０】レイアウト用ＣＡＤツールを用いて配線パターンを形成した場合を示すパターン図である。
【図１１】ＦＦ−メモリ領域の構成を示す平面図である。
【図１２】図１１の各領域において形成されるパターンを示す概念図である。
【符号の説明】
【００７５】
１  信頼性評価用半導体装置、１０  メモリ回路、１１  ＡＮＤ回路、１２  フリップフロップ、１３，４５，４７  バッファ回路、１５  モニタパッド、２０  回路ブロック、４０  多層配線検査用回路、４３  セレクタ（選択回路）、４６，４８  リーク電流防止素子、Ｒ１０  ＦＦ−メモリ領域、Ｒ２０  ＳＲＡＭ領域。
【図１】
2005051061.tif 000003
【図２】
2005051061.tif 000004
【図３】
2005051061.tif 000005
【図４】
2005051061.tif 000006
【図５】
2005051061.tif 000007
【図６】
2005051061.tif 000008
【図７】
2005051061.tif 000009
【図８】
2005051061.tif 000010
【図９】
2005051061.tif 000011
【図１０】
2005051061.tif 000012
【図１１】
2005051061.tif 000013
【図１２】
2005051061.tif 000014