(57)【要約】【課題】高効率で自動化可能な、電界効果トランジスタの真性遅延時間導出方法を提供すること。【解決手段】ゲート電圧を電界効果トランジスタがピンチオフする電圧にしたときの電界効果トランジスタの高周波特性と、ドレイン電圧を接地電位としゲート電圧を順方向電流が流れる状態を実現する任意の電圧としたときの電界効果トランジスタの高周波特性とで、それぞれ、真性トランジスタ部分を開放、短絡したときの高周波特性を仮想的に実現させ、それぞれの高周波特性を表すＹパラメータとＺパラメータとから、トランジスタ内部の寄生因子を算出し、前記電界効果トランジスタの真性遅延時間を導出することを特徴とする電界効果トランジスタの真性遅延時間導出方法を構成する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
電界効果トランジスタの真性遅延時間導出方法であって、ゲート電極下の空乏化したチャネル領域中をキャリアが通過する状態にある前記電界効果トランジスタのＹパラメータの値を要素とする集合をＧＹ１とし、ゲート電圧を前記電界効果トランジスタがピンチオフする電圧にしたときの前記電界効果トランジスタのＹパラメータの値を要素とする集合をＧＹ２とし、ドレイン電圧を接地電位としゲート電圧を順方向電流が流れる状態を実現する任意の電圧としたときの前記電界効果トランジスタのＹパラメータの値を要素とする集合をＧＹ４とし、ＧＹ１、ＧＹ２、ＧＹ４それぞれに属するＹパラメータの値を前記電界効果トランジスタの高周波特性測定の結果から求め、
ＧＹ１に属する各Ｙパラメータの値から、それぞれに対応する、ＧＹ２に属するＹパラメータの値を差し引いて得るＹパラメータの値を要素とする集合をＧＹ３とし、ＧＹ４に属する各Ｙパラメータの値から、それぞれに対応する、ＧＹ２に属するＹパラメータの値を差し引いて得るＹパラメータの値を要素とする集合をＧＹ５とし、
ＧＹ３に属するＹパラメータの値を逆数変換して得るＺパラメータの値を要素とする集合をＧＺ１とし、ＧＹ５に属するＹパラメータの値を逆数変換して得るＺパラメータの値を要素とする集合をＧＺ２とし、
ＧＺ１に属する各Ｚパラメータの値から、それぞれに対応する、ＧＺ２に属するＺパラメータの値を差し引いて得るＺパラメータの値を要素とする集合をＧＺ３とし、
ＧＺ３に属するＺパラメータの値から前記電界効果トランジスタの真性遅延時間を導出することを特徴とする電界効果トランジスタの真性遅延時間導出方法。
【請求項２】
前記電界効果トランジスタの高周波特性を表す散乱パラメータの値を測定し、該散乱パラメータの値をＹパラメータの値に変換することによって前記Ｙパラメータの値を要素とする集合であるＧＹ１、ＧＹ２、ＧＹ４のいずれかに属するＹパラメータの値を求めることを特徴とする請求項１記載の電界効果トランジスタの真性遅延時間導出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は電界効果トランジスタの真性遅延時間導出方法に関する。
【背景技術】
【０００２】
トランジスタ素子の遅延時間τは、電流遮断周波数（ｆｔ）よりτ＝１/２πｆｔで求められる。遅延時間は素子の動作速度の性能を示す重要な指標であり、主に（１）キャリア電子（または正孔）がゲート領城を通過するための遅延（真性遅延）と（２）素子の寄生抵抗及び寄生容量に起因する充放電による遅延（寄生遅延）から構成される。両者は異なる要因で生じているから、全体の遅延時間をこの２つの成分に分解できれば、素子の問題点の解析や今後の性能向上を果たす上で役立つ情報となる。
【０００３】
（第１の従来技術）
全体の遅延時間の中から真性遅延時間を抽出する手法としては、Ｍｏｌｌの方法が知られている（下記非特許文献１参照）。その手法は以下の通りである。
（１）目的の素子について、幾つものドレイン電圧（Ｖｄｓ）条件の下にドレイン電流（Ｉｄ）と電流遮断周波数（ｆｔ）を測定し、遅延時間τ＝１/２πｆｔを寄生抵抗による電圧降下分を補正したドレイン電圧Ｖｄｓ−Ｉｄ（Ｒｓ＋Ｒｄ）（ここでＲｓとＲｄはそれぞれソース抵抗とドレイン抵抗である）の関数として表す（図５の（ａ））。Ｖｄｓの高い領域ではτは直線的に増加しているが、この直線を縦軸まで外挿し、測定値と外挿値の差を算出し、ドレイン電圧により生じる遅延、即ちドレイン遅延（τｄ）とする。
（２）次に、目的の素子について幾つものドレイン電流（Ｉｄ）条件の下に電流遮断周波数（ｆｔ）を測定し、遅延時間τ＝１/２πｆｔをＩｄの逆数の関数として表す（図５の（ｂ））。１/Ｉｄの高い領域ではτは直線的に増加しており、この直線を縦軸まで外挿し、測定値と外挿値の差を算出し、充電遅延（τｃ）とする。
（３）τの測定値からドレイン遅延τｄ及び充電遅延τｃを差し引いた値即ち、τ−τｄ−τｃを真性遅延とする。
【０００４】
（第２の従来技術）
真性遅延時間を求める第２の手法としては、等価回路解析によるものがある（下記非特許文２参照）。まず、トランジスタを様々な受動素子（抵抗、キャパシタ、インダクタ、電流源）で構成された電気回路網として表現したモデルを作成する。次に、目的のトランジスタの様々な特性を計測し、構成要素となる各受動素子の抵抗、容量、インダクタンス等の値を決める。また、直接計測できない要素については高周波シミュレータ等を用いて計測結果を再現するように各々の受動素子の値をフィッティングして求める。最後に、これらの受動素子の中からトランジスタの真性領域に相当する部分のみを抽出した回路を構成して、その遅延時間を計算し、真性遅延時間とする。
【０００５】
【非特許文献１】論文「Ｍｏｌｌ，ｅｔ  ａｌ．，  ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  ｖｏｌ．３５，ｐｐ．８７９−８８５，１９８８」
【非特許文献２】論文「Ｔａｓｋｅｒ，ｅｔ  ａｌ．，  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔ．，  ｖｏｌ．１０，ｐｐ．２９１−２９３，１９８９」
【非特許文献３】論文「青木，電子情報通信学会論文誌，ｖｏｌ．Ｊ７３−Ｃ−II，ｐｐ．４３２−４３５，１９９０」
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記第１の従来技術には以下のような問題点がある。
（１）トランジスタの動作点としてもっとも興味があるのは遅延時間が最小となるドレイン電圧点近傍であるが、図５の（ａ）のグラフを作成するためには、ドレイン電圧をその点から遥かに高い領域まで高めて、遅延時間を測定する必要がある。耐圧の低いトランジスタでは、高電圧の印加が素子に過大な負荷をかけ、素子を破壊させるおそれもある。
（２）直線的増加部分を縦軸まで外挿してドレイン遅延、充電遅延を算出するという過程は物理的根拠が不十分な近似であり、全てのトランジスタについて適用可能かどうかについては疑問がある。
（３）１つの素子の真性遅延を求めるために、何十点ものバイアス点で測定を行う必要があり、多数素子の測定には膨大な時間がかかる。
【０００７】
上記第２の従来技術には以下のような問題点がある。
（４）フィティングにより求められる等価回路素子の値は一意的に求まるものではなく、出てきた値が現実的なものか否かを検証する必要がある。即ち、経験的な判断が必要であり、真性遅延時間を自動的に抽出する測定系の構築が困難である。
（５）等価回路のモデルはトランジスタの材料、構造等により若干異なるため、等価回路の構成を決めるにも、やはり経験的判断が必要となり、自動化を妨げる要因となる。
【０００８】
本発明の目的は、特に上記の問題点（１）と（２）について本質的な解決を与え、また、（３）から（５）の問題点についても解決を可能とし、高効率で自動化可能な、電界効果トランジスタの真性遅延時間導出方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明においては、上記目的を達成するために、請求項１に記載のように、
電界効果トランジスタの真性遅延時間導出方法であって、ゲート電極下の空乏化したチャネル領域中をキャリアが通過する状態にある前記電界効果トランジスタのＹパラメータの値を要素とする集合をＧＹ１とし、ゲート電圧を前記電界効果トランジスタがピンチオフする電圧にしたときの前記電界効果トランジスタのＹパラメータの値を要素とする集合をＧＹ２とし、ドレイン電圧を接地電位としゲート電圧を順方向電流が流れる状態を実現する任意の電圧としたときの前記電界効果トランジスタのＹパラメータの値を要素とする集合をＧＹ４とし、ＧＹ１、ＧＹ２、ＧＹ４それぞれに属するＹパラメータの値を前記電界効果トランジスタの高周波特性測定の結果から求め、ＧＹ１に属する各Ｙパラメータの値から、それぞれに対応する、ＧＹ２に属するＹパラメータの値を差し引いて得るＹパラメータの値を要素とする集合をＧＹ３とし、ＧＹ４に属する各Ｙパラメータの値から、それぞれに対応する、ＧＹ２に属するＹパラメータの値を差し引いて得るＹパラメータの値を要素とする集合をＧＹ５とし、ＧＹ３に属するＹパラメータの値を逆数変換して得るＺパラメータの値を要素とする集合をＧＺ１とし、ＧＹ５に属するＹパラメータの値を逆数変換して得るＺパラメータの値を要素とする集合をＧＺ２とし、ＧＺ１に属する各Ｚパラメータの値から、それぞれに対応する、ＧＺ２に属するＺパラメータの値を差し引いて得るＺパラメータの値を要素とする集合をＧＺ３とし、ＧＺ３に属するＺパラメータの値から前記電界効果トランジスタの真性遅延時間を導出することを特徴とする電界効果トランジスタの真性遅延時間導出方法を構成する。
【００１０】
また、本発明においては、請求項２に記載のように、
前記電界効果トランジスタの高周波特性を表す散乱パラメータの値を測定し、該散乱パラメータの値をＹパラメータの値に変換することによって前記Ｙパラメータの値を要素とする集合であるＧＹ１、ＧＹ２、ＧＹ４のいずれかに属するＹパラメータの値を求めることを特徴とする請求項１記載の電界効果トランジスタの真性遅延時間導出方法を構成する。
【発明の効果】
【００１１】
本発明の実施によって、高効率で自動化可能な、電界効果トランジスタの真性遅延時間導出方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１２】
真性遅延時間を求める手法に、パッケージ化されたトランジスタからパッケージの寄生因子成分を除去して、内部のトランジスタの高周波数特性を導出する手法（上記非特許文献３参照）を応用する。この手法は以下の通りである。
（Ｐ１）パッケージ化されたトランジスタ（実素子）と、内部トランジスタを取り除いた空のパッケージ（開放素子）と、内部トランジスタを取り除き且つソース、ゲート、ドレインの３つの端子を短絡したパッケージ（短絡素子）とを用意し、それぞれの高周波特性を測定する。それぞれは、図１の（ａ）、（ｂ）、（ｃ）に示したようにモデル化され、このモデルにおいて、図に示したように、パッケージの寄生アドミタンス因子（Ｙｇｓ，ｐ、Ｙｄｓ，ｐ、Ｙｇｄ，ｐ）及び寄生インピーダンス因子（Ｚｓ，ｐ、Ｚｄ，ｐ、Ｚｇ，ｐ）が存在する。
（Ｐ２）実素子、開放素子の測定結果をアドミタンスパラメータ（これをＹパラメータと呼ぶ）に変換し、実素子から開放素子分を差し引き、寄生アドミタンス因子の影響を除去して、図１の（ｄ）に示したモデル（図１の（ａ）に示したモデルからパッケージの寄生アドミタンス因子を排除したモデル）の特性を求める。この計算は、図１の（ａ）に示したモデルにおけるＹパラメータの値を要素とする集合をＧＹ１とし、図１の（ｂ）に示したモデルおけるＹパラメータの値を要素とする集合をＧＹ２とし、ＧＹ１に属する各Ｙパラメータの値から、それぞれに対応する、ＧＹ２に属するＹパラメータの値を差し引いて得るＹパラメータの値を要素とする集合をＧＹ３とするものであり、このＧＹ３が図１の（ｄ）に示したモデルにおけるＹパラメータの値を要素とする集合となっている。
（Ｐ３）短絡素子、開放素子の測定結果をＹパラメータに変換し、短絡素子から開放素子分を差し引き、寄生インピーダンス因子のみを抽出し、図１の（ｅ）に示したモデル（図１の（ｃ）に示したモデルからパッケージの寄生アドミタンス因子を排除したモデル）の特性を求める。この計算は、図１の（ｃ）に示したモデルにおけるＹパラメータの値を要素とする集合をＧＹ４とし、ＧＹ４に属する各Ｙパラメータの値から、それぞれに対応する、上記ＧＹ２に属するＹパラメータの値を差し引いて得るＹパラメータの値を要素とする集合をＧＹ５とするものであり、このＧＹ５が図１の（ｅ）に示したモデルにおけるＹパラメータの値を要素とする集合となっている。
（Ｐ４）（Ｐ２）及び（Ｐ３）の結果を、それぞれ、逆数変換によって、インピーダンスパラメータ（これをＺパラメータと呼ぶ）に変換し、（Ｐ２）の結果から（Ｐ３）の結果を差し引き、寄生インピーダンス因子の影響を除去し、図１の（ｆ）に示した内部トランジスタ（ＦＥＴ）のＺパラメータを得る。この計算は、上記ＧＹ３に属するＹパラメータの値を逆数変換して得るＺパラメータの値を要素とする集合をＧＺ１とし、上記ＧＹ５に属するＹパラメータの値を逆数変換して得るＺパラメータの値を要素とする集合をＧＺ２とし、ＧＺ１に属する各Ｚパラメータの値から、それぞれに対応する、ＧＺ２に属するＺパラメータの値を差し引いて得るＺパラメータの値を要素とする集合をＧＺ３とするものであり、このＧＺ３が図１の（ｆ）に示した内部トランジスタ（ＦＥＴ）のＺパラメータの値を要素とする集合となっている。ＧＺ３の要素である、内部トランジスタ（ＦＥＴ）のＺパラメータの値からトランジスタの真性遅延時間を導出することができる。なお、図１の（ｄ）及び（ｅ）に示されたＺパラメータは、図１の（ａ）及び（ｃ）において、すでにＺパラメータに変換された形で表されている。
【００１３】
上記の（Ｐ１）〜（Ｐ４）の方法においては、真性遅延時間を求める手段として、パッケージ化されたトランジスタの内部トランジスタを真性領域、パッケージによる寄生因子を寄生遅延の要因と見立てて、上記の手法を適用する。ここで問題となるのが、上記の開放素子や短絡素子に当たる素子、即ち、トランジスタの真性領域のみを除去した素子やトランジスタの真性領域を除去し、且つ寄生成分を短絡したような素子を個別に作製することは困難であるということである。
【００１４】
本発明においては、これに代わる措置として、実際に上記の開放素子や短絡素子に当たる素子を作製せずに、以下のように、開放素子及び短絡素子を仮想的に実現させ、真性遅延時間を求める手法を実現する。
（Ｍ１）実際に測定するトランジスタにおいて、ゲート電圧とドレイン電圧を調整して、トランジスタ動作状態におけるトランジスタの高周波特性を測定する。このときのトランジスタ内部のキャリアの分布状態を図２の（ａ）に示す。ゲート電極下のチャネル領域では、キャリアが空乏化しているが、この空乏領域をキャリアが高速で通過することによって電流が流れている。この測定の結果から、上記ＧＹ１に属するＹパラメータの値を求めることができる。
（Ｍ２）ドレイン電圧はそのままで、ゲート電圧をトランジスタのピンチオフ電圧に設定する。このときのトランジスタ内部のキャリアの分布状態を図２の（ｂ）に示す。ゲート外の寄生領域においてはキャリアが充填されたチャネル領域が存在するが、ゲート下ではキャリアは空乏化し、電流は流れていない、即ち開放状態となる。この状態での高周波特性を測定し、開放素子の特性とする。すなわち、このときに、開放素子の特性が仮想的に実現しているとする。この状態におけるトランジスタの高周波特性を測定し、その結果から、上記ＧＹ２に属するＹパラメータの値を求めることができる。
（Ｍ３）ドレイン端子をソース端子と共に接地し、ゲート電圧を順方向バイアスとして、ゲートからソース・ドレインへ電流が流れる状態とする。この状態でのトランジスタ内部のキャリア分布を図２の（ｃ）に示す。ゲート電圧に順方向バイアスを印加することにより、ゲート電極とチャネルを隔てているバリア層にキャリアが流れ込み、ゲート・ソース間、及びゲート・ドレイン間に電流が流れる。この状態での高周波特性を測定し、短絡素子の特性とする。すなわち、このとき、短絡素子の特性が仮想的に実現しているとする。この測定の結果から、上記ＧＹ４に属するＹパラメータの値を求めることができる。
（Ｍ４）（Ｍ１）〜（Ｍ３）によって求めたＹパラメータの値を用い、上記の手法（Ｐ２）〜（Ｐ４）に従って寄生因子の影響を除去し、真性トランジスタのＺパラメータを得て真性遅延時間を得る。この真性遅延時間τ０から真性電流遮断周波数ｆｔ０は、ｆｔ０＝１/２πτ０によって求めることができる。
【００１５】
（実施の形態例）
本発明による真性遅延時間測定系を図３に示す。
【００１６】
一般に、高周波では、ＹパラメータやＺパラメータを直接測定することは困難であり、代わりに散乱パラメータ（Ｓパラメータ）を測定してＹ、Ｚパラメータ等に変換する。
【００１７】
ネットワークアナライザは高周波におげるＳパラメータを計測する装置であり、この入力及び出力ポートに、それぞれ、トランジスタのゲート及びドレイン端子を接続する。また両端子にはバイアス電圧を印加するため、それぞれ、ＤＣ電源をバイアスティーを通して接続している。ネットワークアナライザ、ＤＣ電源はＧＰ−ＩＢなど外部からの操作信号を受ける機能を用いてＰＣにて操作する。ＰＣではＤＣ電源の電圧指定、ネットワークアナライザの操作及びデータの受信、そして測定されたＳパラメータとＹパラメータやＺパラメータの間で相互に変換する公式を計算するためのプログラムを備えておく。
【００１８】
前項で説明した手順で、被測定素子のゲート・ドレイン電圧を切り替えて、Ｓパラメータを測定し、データ処理をすることによって真性遅延時間を求めることができる。
【００１９】
まず、求めたい動作点（一般には最適動作点）にゲート電圧、ドレイン電圧をセットし、Ｓパラメータを求める。次にゲート電圧をピンチオフ電圧にしてＳパラメータを測定する。このときのＳパラメータ（Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２）は測定周波数を０から数十ＧＨｚまで上げていったときに、スミスチャート上で図４の（ａ）に示すような軌跡をとる。即ち、Ｓ１１及びＳ２２はほぼ同じ軌跡で（１，０）から第４象限へと旋回し、Ｓ１２、Ｓ２１はほぼ同じ軌跡で原点から第１象限を旋回している。
【００２０】
次に、ドレイン端子を接地し、ゲート電圧を順方向バイアスとしてゲートからソース・ドレインへ電流が流れる状態として、３つの端子を短絡させた状態を作る。このときゲートに流れる電流量自体は真性遅延時間の計算結果には殆ど影響を与えないので、ゲート電圧はショットキー障壁高さ以上の電圧であれば任意に選ぶことができる。このときのＳパラメータは測定周波数を０から数十ＧＨｚまで上げていったときに、スミスチャート上で図４の（ｂ）に示すような軌跡をとる。即ち、Ｓ１１及びＳ２２は実軸上を起点として第２象限を旋回し、Ｓ１２、Ｓ２１は殆ど原点付近に位置する。
【００２１】
以上、採取したＳパラメータより本発明の手法（Ｍ１）〜（Ｍ４）に従って真性遅延時間を得ることができる。
【００２２】
前記第１の従来技術の方法も、図３の測定系で実施可能である。しかし、図５の（ａ）に示す結果を得るためには、遅延時間が最低になる最適動作点の測定に加え、直線外挿を施すために最適動作点より高いドレイン電圧点で最低３点の測定と、更に図５の（ｂ）に示す直線外挿を施すためにドレイン電流の異なる動作点で最低３点の測定、合計６点の測定が必要となる。これは、あくまで最低条件で、外挿するために得たデータが直線上に乗っていなければ更にデータを追加する必要がある。また、最適動作点におけるドレイン電圧の倍近い電圧を印加する必要があり、素子によっては破壊を招くおそれがある。
【００２３】
本発明による測定では、最適動作点の測定以外には、２点のみの測定で真性遅延時間を求めるに十分な情報が得られ、また最適動作点以上のドレイン電圧を印加する必要もない。
【００２４】
前記第２の従来技術の方法は、図３の測定系で得られたＳパラメータのデータを専用のシミュレータにかけて等価回路の各素子の定数を求めるものであるが、等価回路は通常、ソース・ゲート間容量、ゲート・ドレイン間容量、ソース・ドレイン間容量、ソース抵抗、ゲート抵抗、ドレイン抵抗など少なくとも６つ、実際にはそれ以上の受動素子の複雑な回路で構成されており、解が一意的に決まるものではない。これを補うためには、図３の測定系以外の測定系を用いて、例えばソース抵抗やドレイン抵抗などを個別に求めるなどによってフィッティングの変数を減らすか、或いは得られた解が妥当かどうか経験的に判断する等の作業が求められる。
【００２５】
本発明の測定では、真性遅延時間は測定結果から一意的に計算できるので、他の測定系を併用したりフィッティングに関わる任意性を排除することができる。
【００２６】
本発明により、真性遅延時間の抽出は格段に容易となる。これまでの手法は長時間の測定や知識と経験を必要とし、その結果として実験室レベルでの使用に限られてきたが、本発明に係る抽出法は、１素子につきバイアス点３点での測定で済み、被測定トランジスタのピンチオフ電圧、ゲート順方向電圧を予め求めておくことにより、完全自動化された高効率の真性遅延時間の測定を可能とすることから、本発明の測定方法は、より大規模な工場の検査レベルでの適用も可能となる。
【図面の簡単な説明】
【００２７】
【図１】パッケージ化されたトランジスタからパッケージの寄生因子を除去する手法を説明する図である。
【図２】トランジスタの動作時、ピンチオフ時、そしてゲートに順方向バイアス電圧を印加したときの状態を説明するための図である。
【図３】本発明の実施の形態例の測定系を示す図である。
【図４】本発明の実施の形態例でトランジスタをピンチオフ状態（（ａ））、及び短絡状態（（ｂ））にしたときの典型的なＳパラメータの測定結果を模式的にスミスチャート上に示した図である。
【図５】従来の真性遅延時間の抽出法を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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