(57)【要約】【課題】安価な1ポートのメモリセルを利用して、リード・ライトの連続動作を1サイクルで実行することができる半導体記憶装置を提供する。【解決手段】１ポートのメモリセルを複数個並べて構成されたメモリアレイ、メモリセルを選択するためのワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、プリチャージ回路と、センスアンプ回路と、このビットライン対を介してメモリセルへの書き込みを行なうライトバッファ回路と、アドレス比較手段と、読出書込制御手段とを含み構成され、アドレスの一致を検出した場合には、後に行われる書き込み動作時の書き込みデータを、先に行われる読み出し動作に先行して出力させるように構成する。【選択図】図１
2005302182.tif 000002
【特許請求の範囲】
【請求項１】
１ポートのメモリセルを複数個並べて構成されたメモリアレイと、このメモリセルを選択するためのワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対をプリチャージするプリチャージ回路と、このビットライン対からの信号を増幅するセンスアンプ回路と、このビットライン対を介してメモリセルへの書き込みを行なうライトバッファ回路と、
第１のアドレス信号により指定されたメモリセルからの読み出しを行なう読出手段と、
第２のアドレス信号により指定されたメモリセルへの書き込みを行なう書込手段と、
前記第１のアドレスと前記第２のアドレスが一致しているか否かを検出するアドレス比較手段と、
前記メモリセルに対して読み出しデータと書き込みデータの読み書きを制御する読出書込制御手段とを含み構成され、読み出し動作と書き込み動作が１サイクル内で行われる半導体記憶装置であって、
前記読出書込制御手段は、前記アドレス比較手段が前記アドレスの一致を検出した場合には、後に行われる書き込み動作時の書き込みデータを、先に行われる読み出し動作に先行して出力させるが、前記アドレスの一致が検出されない場合には、前記センスアンプ回路からの出力が完了した時点で、前記第１のアドレス信号により指定されたメモリセルからの読み出しを終了させ、前記第２のアドレス信号により指定されたメモリセルへの書き込みを開始させ得る、ことを特徴とする半導体記憶装置。
【請求項２】
前記読出書込制御手段は、読み出し用の列選択回路と、書き込み用の列選択回路とを含み構成され、読み出し時には読み出し用の列選択回路を、書き込み時には書き込み用の列選択回路を、前記アドレス比較手段が前記アドレスの一致を検出した場合には前記列選択回路を両方選択することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
外部から入力されるクロック信号の立ち上がり、あるいは立ち下がりエッジのいずれか一方に同期して、プリチャージ動作、リード動作、ライト動作を1サイクルで行なう事を特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記１サイクル内での読み出し動作から書き込み動作への移行手段として、
あらかじめ”Ｌ”または”Ｈ”に固定されたデータを持つメモリセルと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対をプリチャージするプリチャージ回路と、このビットライン対からの信号を増幅するセンスアンプ回路を含み構成されて、実使用の回路を模擬するダミーメモリ回路を備え、
上記ダミーメモリ回路におけるセンスアンプ回路からの読み出し信号に基づき、読み出し動作から書き込み動作へと移行するように構成されたことを特徴とする、請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記１サイクル内での読み出しから書き込みへの移行手段として、
あらかじめ”Ｌ”または”Ｈ”に固定されたデータを持つメモリセルと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対をプリチャージするプリチャージ回路と、このビットライン対からの信号を増幅するセンスアンプ回路を含み実使用の回路を模擬して構成されて、
前記プリチャージ回路によりビットライン対がプリチャージされた電位レベルを模擬する第１のダミー出力と、前記センスアンプ回路からの読み出し状態を模擬する第２のダミー出力とを出力して、内部同期用のクロック信号を作成するためのダミーメモリ回路を備え、
前記第１のダミー出力により、プリチャージ回路により電位差のあるビットライン対を電源電位付近まで引き上げる第１の状態からメモリセルからデータを読み出す第２の状態へと移行し、前記第２のダミー出力により、前記第２の状態からメモリセルへの書き込みを行なう第３の状態へと移行して、前記第１、第２、第３の状態が連続して行われるように構成されたことを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記１サイクル内での読み出しから書き込みへの移行手段として、
あらかじめ”Ｌ”または”Ｈ”に固定されたデータを持つメモリセルと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対をプリチャージするプリチャージ回路と、このビットライン対からの信号を増幅するセンスアンプ回路を含み実使用の回路を模擬して構成されて、
前記センスアンプ回路からの読み出し状態を模擬する第１のダミー出力と、前記ライトバッファ回路での書き込み状態を模擬する第2のダミー出力とを出力して、内部同期用のクロック信号を作成するためのダミーメモリ回路を備え、
前記第１のダミー出力により、前記プリチャージ回路により電位差のあるビットライン対を電源電位付近まで引き上げる第１の状態からメモリセルからデータを読み出す第２の状態へと移行し、前記第２のダミー出力により、前記第２の状態からメモリセルへの書き込みを行なう第３の状態へと移行して、前記第１、第２、第３の状態が連続して行われるように構成されたことを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記１サイクル内での読み出しから書き込みへの移行手段として、
あらかじめ”Ｌ”または”Ｈ”に固定されたデータを持つメモリセルと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対からの信号を増幅するセンスアンプ回路を含み実使用の回路を模擬して構成されて、
前記プリチャージ回路によりビットライン対がプリチャージされた電位レベルを模擬する第１のダミー出力と、前記センスアンプ回路からの読み出し状態を模擬する第２のダミー出力と、前記ライトバッファ回路での書き込み状態を模擬する第３のダミー出力とを出力して、内部同期用のクロック信号を作成するためのダミーメモリ回路を備え、
前記第１のダミー出力により、メモリセルからデータを読み出す第１の状態からメモリセルへの書き込みを行なう第２の状態へと移行し、前記第２のダミー出力により、前記第２の状態からプリチャージ回路により電位差のあるビットライン対を電源電位付近まで引き上げる第３の状態へと移行して、前記第３のダミー出力により、前記第３の状態からプリチャージ回路により電位差のあるビットライン対を電源電位付近まで引き上げる第１の状態へと移行して、前記第１、第２、第３の状態が連続して繰り返し行われるように構成されたことを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項８】
読み出しまたはライト用の内部同期信号を外部へ出力し、それらの内部同期信号に基づき入力される入力信号を外部から受け取ることを特徴とする請求項５〜７のいずれか１項に記載の半導体記憶装置。
【請求項９】
初期状態として前記ビットライン対のいずれか一方を”Ｌ”レベル、他方を”Ｈ”レベルとし、
”Ｌ”レベルであるビットラインのレベルがある一定電位以上となった時点で前記プリチャージ回路によりビットライン対がプリチャージされた電位レベルを模擬する前記ダミー出力をプリチャージレベル検出信号として出力するようにしたことを特徴とする請求項５または７に記載の半導体記憶装置。
【請求項１０】
半導体記憶装置における検出回路は、通常使われるビットライン対およびライトバッファ回路と同様の構成とし、
前記ビットラインのレベルがある一定電位以下となった時点で前記ライトバッファ回路での書き込み状態を模擬する前記ダミー出力をライトバッファでの書き込み検出信号として出力するようにしたことを特徴とする請求項６または７記載の半導体記憶装置。
【請求項１１】
前記ダミーメモリ回路におけるセンスアンプ回路読み出し検出、プリチャージレベル検出、ライトバッファでの書き込み検出のうち少なくとも二つが、共通のビットライン対を使用して行われ、
プリチャージ”Ｈ”レベルの検出、センスアンプ回路読み出し検出時のビットライン”Ｈ”レベル側検出、ライトバッファでの書き込み”Ｌ”レベル側検出、が同一のビットライン側で行われることを特徴とする請求項５〜９のいずれか１項に記載の半導体記憶装置。
【請求項１２】
前記読出書込制御手段は、書き込みデータ線と読み出しデータ線の間にバイパス回路を備え、前記アドレス比較手段が前記アドレスの一致を検出した時には前記バイパス回路で書き込みデータをそのまま読み出しデータ線上に出力することを特徴とする請求項１または２記載の半導体記憶装置。
【請求項１３】
前記アドレスの一致が検出された場合に書き込みデータを先行して出力する動作と、１サイクル以上前の書き込みデータを出力する動作とを選択できることを特徴とする請求項１〜１２のいずれか１項に記載の半導体記憶装置。
【請求項１４】
１サイクル内での動作として、読み出しアドレスと書き込みアドレスに共通のアドレスを入力し、前記同一サイクルの書き込みデータを先行読み出しする方法による書き込み動作のみを実行するモード(Write-mode)と、
読み出し活性化信号(WEN)を生成しないことにより、書き込み動作のみを実行するモード(Write-mode)と、
書き込み活性化信号(WEN)を生成しないことにより、読み出し動作のみを実行するモード(Read-mode)と、
読み出し活性化信号(REN)、書き込み活性化信号(WEN)をともに生成しないことにより、読み出し動作も書き込み動作も行なわないモード(Sleep-mode)を選択可能に構成され、
Read-Write,Write-Read,Read,Write,Sleepの５通りの動作のいずれか一つを選択できることを特徴とする請求項１〜１３のいずれか１項に記載の半導体記憶装置。
【請求項１５】
前記読み出しアドレスおよび、前記書き込み用アドレスはともに単一のアドレス端子に接続され、外部から供給されるクロック信号の論理レベル状態に応じて、読み出し用あるいは書き込み用それぞれのアドレスを取り込むことを特徴とする請求項１〜請求項１４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関わり、より詳しくはマイクロプロセッサやマイクロコンピュータ等のデータ処理装置に内蔵されるキャッシュメモリ、レジスタに適用可能な半導体記憶装置（半導体記憶回路）に関する。
【背景技術】
【０００２】
近年マイクロプロセッサの動作周波数が増大するに伴い、半導体記憶装置（メモリ回路）の高速動作が要求されている。メモリ回路のうちＲＡＭでは外部からのデータを記憶する書き込み動作と、記憶されたデータを取り出す読み出し動作があり、これらの動作は外部からのクロック信号に同期して、クロック信号１サイクルに１回いずれかの動作が行われる。したがって、ある番地に一度データを格納し、その書き込んだデータを読み出すためには２サイクルが必要となる。
【０００３】
高速動作を要求されるメモリ回路としては、キャッシュメモリやレジスタのように一時的にデータを格納するためのものが挙げられるが、これらの回路は用途によって、データの書き込み(ライト)とデータの読み出し(リード)が常に連続して行われるものがある。このような場合に、ライトとリードを1サイクル内で行なうことができれば、２倍の速度で動作を実行させることができる
【０００４】
ライト動作とリード動作と1サイクル内で同時に行なう方法として、２ポートのスタティックＲＡＭを使用することが容易に考えられる。1ポートをライト用、もう1ポートをリード用として使用すれば、同時動作が可能になる。しかし2ポート用のメモリセルは1ポートのものと比べて、ワードライン、ビットラインともに2セット必要となるため、メモリセル1個あたりのセル面積が大きく、チップサイズの増加につながってしまう。
【０００５】
チップサイズを大きくせずにリード・ライトの連続動作を高速化するには、通常の1ポート用メモリセルアレイの使用、１サイクル内でのリード・ライトの同時動作、この２条件を満たす必要があると言える。
【０００６】
上記問題を解決するためには1ポート用の６トランジスタ構成のメモリセルで回路を構成することが望ましく、次のような方法が提案されている。
【０００７】
〔特許文献１〕に開示の技術では、1ポート用のメモリセルを使い、リードとライトを同時に行なう機能を実現している。リード用とライト用に別々に列選択を行なうことで、同時動作が可能になる。しかしこの方法は同一列への同時リードライトはできないため、例えば同じ番地に同時アクセスするような場合の同時動作は実現できず特殊な用途にしか対応できない。
【０００８】
〔特許文献２〕に開示の技術では、1ポート用のメモリセルを使い、ビットラインをグローバルとローカルの階層化とすることで、リード後にライトを行っている。すなわち、ビットラインをグローバル配線とローカル配線の階層構造とし、グローバル配線のみ2ポート化して、グローバル配線上では同時動作を行い、ローカル配線への接続を選択的に切り替えることで、1サイクル内での動作における損失を減らして１サイクル内での読み出しと書き込みの連続動作を高速化している。
【０００９】
上記の両技術ではいずれもメモリアレイをさらにブロック分割してメモリ回路を実現している。その場合分割ブロックを制御する回路が必要になるが、それらはメモリアレイ内に挿入せざるをえない。近年デバイスが微細化され、メモリセル面積を極力縮小しており、プロセスの安定化のためにはメモリアレイ部とロジック部との間にレイアウトダミーのパターンが必要となる。そのため制御回路をメモリアレイ内に挿入することは、制御回路面積の増加分以上のセルサイズ増大となってしまうという難点がある。
【００１０】
上述したように、チップサイズを大きくせずにリード・ライトの連続動作を高速化するには、通常の1ポート用メモリセルアレイの使用、１サイクル内でのリード・ライトの同時動作、この2条件を満たす必要があると言える。
【００１１】
また、リード・ライトを１サイクル内で連続して行なう場合、プリチャージがどこで行われるかが高速化のためには問題になる。プリチャージはリード動作の直前は絶対に必要である。メモリセルの駆動力は弱いため、ビットライン対に反転データが残っていると、打ち消し動作に時間がかかり、また最悪の場合には読み出し中の誤書込みになりかねない。したがって、リードの直前はビットライン対がプリチャージされ同電位でなければならない。これに対して、ライト動作の直前は、ライトバッファの駆動力が大きいためプリチャージが省略できる。よって、プリチャージ→リード→ライトの繰り返しが、リード・ライトの１サイクル動作においては最も高速化できるということになる。
【００１２】
上記リード・ライトを１サイクル内で行い、動作速度を向上させる方法では、常にリード状態がライト状態の前にある。そのため、同一サイクルであるにもかかわらず、リード状態では以前書かれたデータを読み出し、ライトデータは次サイクル以降に読み出されるということになる。
【００１３】
ここで、例えばマイクロプロセッサのレジスタとしてリード・ライトを同一サイクルで行なう回路を使用することを想定する。この場合、図１０に模式的に示すように、レジスタ(REG)からのデータ(RD)を読み出し、数値演算ユニット(ALU)で演算した後再びレジスタ(REG)に演算データ(WD)を戻すというリード・ライトの繰り返しパターンが考えられる。これを上記示した１ポート構成のメモリセルで実現するとする。ここで先程の常にリード状態がライト状態の前にあるということが問題になる。
【００１４】
(ALU)での演算データ(WD)はレジスタ(REG)からのデータ(RD)を元に行われるもので、演算が行われる時間レジスタは待たなければならない。しかし前述したように高速化のためにはリード直後にライトモードに入る必要がある。そのため同一サイクル内でのライトは、そのサイクルが始まる前に確定したデータ、つまり１サイクル前の演算結果を書き込む仕様にしなければならない。それは図１０中のクロック(CK)の立ち上がりエッジで確定しているデータ(WD)が、そのサイクルでのライト期間に書き込まれるということになる。
【００１５】
前述したように、通常のメモリ回路では、先に行われるリード期間ではまだデータが書き込まれていないため、以前格納されたデータが出てくることになる。そうすると図示したリード・ライトの連続動作が成り立たなくなるという問題が生じてしまい図１０のような回路には用いることができない。
【００１６】
これは同一サイクル内での動作順が、そのサイクルの読み出しと、前サイクルの読み出しによる演算結果の書き込みという順序であることに問題がある。つまりリード・ライトの順にレジスタは動作を行なうが、実際はライト・リードの順に動作が行われなければ、レジスタの機能としてなりたたないということである。
【００１７】
例えば、レジスタへのリードとライトが同一番地で行なわれる場合、レジスタの入力端子に来ているデータは、前サイクルで(ALU)が演算した値であり、当番地のデータを読み出すのならば、そのデータが出力されなければならない。そのためには当番地に既に書き込まれていなければならないが、見かけの順序と異なり当番地への書き込みは次サイクルの読み出しを行った後に実行されるため、正しいデータが出力されないという問題が生じている。
【００１８】
レイトライト機能のために、書き込みデータをバイパス回路を利用して出力する技術も知られている（例えば、〔特許文献３〕参照。）。また、〔特許文献４〕に開示の技術においてもライト直後のリードサイクルにおいてバイパス回路を動作させている。
【００１９】
【特許文献１】特開平７−２９３７６号公報
【特許文献２】特開平１０−１０６２６９号公報
【特許文献３】特公平７−５６７５３号公報
【特許文献４】特開平１１−３２８９７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、上述したメモリ回路の実状に鑑みてなされたもので、前述したような問題点を解決した、リード・ライトが連続するメモリ回路の高速化を、チップサイズを大きくすることなく実現させ、特にプロセッサのレジスタとして使用することが可能になる半導体記憶装置（メモリ回路）を提案することを目的とする。
【００２１】
またレジスタの機能に特化したものではなく、キャッシュメモリとしての高速化機能も持ち合わせ、通常のメモリ回路としての１サイクル内でリードのみ、あるいはライトのみを行なう場合にも動作性能を落とすことなく実現できるものを提案する。
【課題を解決するための手段】
【００２２】
請求項１記載の本発明の半導体記憶装置（半導体記憶回路）は、１ポートのメモリセルを複数個並べて構成されたメモリアレイと、このメモリセルを選択するためのワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対をプリチャージするプリチャージ回路と、このビットライン対からの信号を増幅するセンスアンプ回路と、このビットライン対を介してメモリセルへの書き込みを行なうライトバッファ回路と、第１のアドレス信号により指定されたメモリセルからの読み出しを行なう読出手段と、第２のアドレス信号により指定されたメモリセルへの書き込みを行なう書込手段と、前記第１のアドレスと前記第２のアドレスが一致しているか否かを検出するアドレス比較手段と、前記メモリセルに対して読み出しデータと書き込みデータの読み書きを制御する読出書込制御手段とを含み構成され、読み出し動作と書き込み動作が１サイクル内で行われる半導体記憶装置であって、前記読出書込制御手段は、前記アドレス比較手段が前記アドレスの一致を検出した場合には、後に行われる書き込み動作時の書き込みデータを、先に行われる読み出し動作に先行して出力させるが、前記アドレスの一致が検出されない場合には、前記センスアンプ回路からの出力が完了した時点で、前記第１のアドレス信号により指定されたメモリセルからの読み出しを終了させ、前記第２のアドレス信号により指定されたメモリセルへの書き込みを開始させ得る、ことを特徴とする。これによりメモリ回路の高速化を、チップサイズを大きくすることなく実現させ、プロセッサのレジスタ等として使用することができる
【００２３】
請求項２記載の発明では、請求項１記載の半導体記憶装置において、前記読出書込制御手段は、読み出し用の列選択回路と、書き込み用の列選択回路とを含み構成され、読み出し時には読み出し用の列選択回路を、書き込み時には書き込み用の列選択回路を、前記アドレス比較手段が前記アドレスの一致を検出した場合には前記列選択回路を両方選択することを特徴とする。
【００２４】
請求項３記載の発明では、請求項１または２に記載の半導体記憶装置において、外部から入力されるクロック信号の立ち上がり、あるいは立ち下がりエッジのいずれか一方に同期して、プリチャージ動作、リード動作、ライト動作を1サイクルで行なう事を特徴とする。
【００２５】
請求項４記載の発明では、請求項１〜請求項３記載の半導体記憶装置において、前記１サイクル内での読み出し動作から書き込み動作への移行手段として、あらかじめ”Ｌ”または”Ｈ”に固定されたデータを持つメモリセルと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対をプリチャージするプリチャージ回路と、このビットライン対からの信号を増幅するセンスアンプ回路を含み構成されて、実使用の回路を模擬するダミーメモリ回路を備え、上記ダミーメモリ回路におけるセンスアンプ回路からの読み出し信号に基づき、読み出し動作から書き込み動作へと移行するように構成されたことを特徴とする。
【００２６】
請求項５記載の発明では、請求項１〜３のいずれか１項に記載の半導体記憶装置において、前記１サイクル内での読み出しから書き込みへの移行手段として、あらかじめ”Ｌ”または”Ｈ”に固定されたデータを持つメモリセルと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対をプリチャージするプリチャージ回路と、このビットライン対からの信号を増幅するセンスアンプ回路を含み実使用の回路を模擬して構成されて、前記プリチャージ回路によりビットライン対がプリチャージされた電位レベルを模擬する第１のダミー出力と、前記センスアンプ回路からの読み出し状態を模擬する第２のダミー出力とを出力して、内部同期用のクロック信号を作成するためのダミーメモリ回路を備え、前記第１のダミー出力により、プリチャージ回路により電位差のあるビットライン対を電源電位付近まで引き上げる第１の状態からメモリセルからデータを読み出す第２の状態へと移行し、前記第２のダミー出力により、前記第２の状態からメモリセルへの書き込みを行なう第３の状態へと移行して、前記第１、第２、第３の状態が連続して行われるように構成されたことを特徴とする。
【００２７】
請求項６記載の本発明の半導体記憶装置は、請求項１〜３のいずれか１項に記載の半導体記憶装置において、前記１サイクル内での読み出しから書き込みへの移行手段として、あらかじめ”Ｌ”または”Ｈ”に固定されたデータを持つメモリセルと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対をプリチャージするプリチャージ回路と、このビットライン対からの信号を増幅するセンスアンプ回路を含み実使用の回路を模擬して構成されて、前記センスアンプ回路からの読み出し状態を模擬する第１のダミー出力と、前記ライトバッファ回路での書き込み状態を模擬する第2のダミー出力とを出力して、内部同期用のクロック信号を作成するためのダミーメモリ回路を備え、前記第１のダミー出力により、前記プリチャージ回路により電位差のあるビットライン対を電源電位付近まで引き上げる第１の状態からメモリセルからデータを読み出す第２の状態へと移行し、前記第２のダミー出力により、前記第２の状態からメモリセルへの書き込みを行なう第３の状態へと移行して、前記第１、第２、第３の状態が連続して行われるように構成されたことを特徴とする。
【００２８】
請求項７記載の本発明の半導体記憶回路は、請求項１〜３のいずれか１項に記載の半導体記憶装置において、前記１サイクル内での読み出しから書き込みへの移行手段として、あらかじめ”Ｌ”または”Ｈ”に固定されたデータを持つメモリセルと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行なうビットライン対と、このビットライン対からの信号を増幅するセンスアンプ回路を含み実使用の回路を模擬して構成されて、前記プリチャージ回路によりビットライン対がプリチャージされた電位レベルを模擬する第１のダミー出力と、前記センスアンプ回路からの読み出し状態を模擬する第２のダミー出力と、前記ライトバッファ回路での書き込み状態を模擬する第３のダミー出力とを出力して、内部同期用のクロック信号を作成するためのダミーメモリ回路を備え、前記第１のダミー出力により、メモリセルからデータを読み出す第１の状態からメモリセルへの書き込みを行なう第２の状態へと移行し、前記第２のダミー出力により、前記第２の状態からプリチャージ回路により電位差のあるビットライン対を電源電位付近まで引き上げる第３の状態へと移行して、前記第３のダミー出力により、前記第３の状態からプリチャージ回路により電位差のあるビットライン対を電源電位付近まで引き上げる第１の状態へと移行して、前記第１、第２、第３の状態が連続して繰り返し行われるように構成されたことを特徴とする。
【００２９】
請求項８記載の発明では、請求項５〜７のいずれか１項に記載の半導体記憶装置において、読み出しまたはライト用の内部同期信号を外部へ出力し、それらの内部同期信号に基づき入力される入力信号を外部から受け取ることを特徴とする。これにより、外部装置との同期がとれる。
【００３０】
請求項９記載の発明では、請求項５または７に記載の半導体記憶装置において、初期状態として前記ビットライン対のいずれか一方を”Ｌ”レベル、他方を”Ｈ”レベルとし、”Ｌ”レベルであるビットラインのレベルがある一定電位以上となった時点で前記プリチャージ回路によりビットライン対がプリチャージされた電位レベルを模擬する前記ダミー出力をプリチャージレベル検出信号として出力するようにしたことを特徴とする。
【００３１】
請求項１０記載の発明では、請求項６または７記載の半導体記憶装置において、半導体記憶装置における検出回路は、通常使われるビットライン対およびライトバッファ回路と同様の構成とし、前記ビットラインのレベルがある一定電位以下となった時点で前記ライトバッファ回路での書き込み状態を模擬する前記ダミー出力をライトバッファでの書き込み検出信号として出力するようにしたことを特徴とする。
【００３２】
請求項１１記載の発明では、請求項５〜９のいずれか１項に記載の半導体記憶装置において、前記ダミーメモリ回路におけるセンスアンプ回路読み出し検出、プリチャージレベル検出、ライトバッファでの書き込み検出のうち少なくとも二つが、共通のビットライン対を使用して行われ、プリチャージ”Ｈ”レベルの検出、センスアンプ回路読み出し検出時のビットライン”Ｈ”レベル側検出、ライトバッファでの書き込み”Ｌ”レベル側検出、が同一のビットライン側で行われることを特徴とする。
【００３３】
請求項１２記載の発明では、請求項１または２記載の半導体記憶装置において、前記読出書込制御手段は、書き込みデータ線と読み出しデータ線の間にバイパス回路を備え、前記アドレス比較手段が前記アドレスの一致を検出した時には前記バイパス回路で書き込みデータをそのまま読み出しデータ線上に出力することを特徴とする。この構成にてもレジスタとしての使用が可能になる。
【００３４】
請求項１３記載の発明では、請求項１〜１２のいずれか１項に記載の半導体記憶装置において、前記アドレスの一致が検出された場合に書き込みデータを先行して出力する動作と、１サイクル以上前の書き込みデータを出力する動作とを選択できることを特徴とする。このように構成することで、レジスタの機能に特化されず通常のメモリとして使用でき汎用性が増す。
【００３５】
請求項１４記載の発明では、請求項１〜１３のいずれか１項に記載の半導体記憶装置において、１サイクル内での動作として、読み出しアドレスと書き込みアドレスに共通のアドレスを入力し、前記同一サイクルの書き込みデータを先行読み出しする方法による書き込み動作のみを実行するモード(Write-mode)と、読み出し活性化信号(WEN)を生成しないことにより、書き込み動作のみを実行するモード(Write-mode)と、書き込み活性化信号(WEN)を生成しないことにより、読み出し動作のみを実行するモード(Read-mode)と、読み出し活性化信号(REN)、書き込み活性化信号(WEN)をともに生成しないことにより、読み出し動作も書き込み動作も行なわないモード(Sleep-mode)を選択可能に構成され、Read-Write,Write-Read,Read,Write,Sleepの５通りの動作のいずれか一つを選択できることを特徴とする。レジスタの機能に特化されず通常のメモリとしての使用もでき、その他多様な利用方法に対応でき汎用性が増す。
【００３６】
請求項１５記載の発明では、請求項１〜請求項１４記載の半導体記憶装置において、前記読み出しアドレスおよび、前記書き込み用アドレスはともに単一のアドレス端子に接続され、外部から供給されるクロック信号の論理レベル状態に応じて、読み出し用あるいは書き込み用それぞれのアドレスを取り込むことを特徴とする。回路が簡素化できスペース性も良い。
【発明の効果】
【００３７】
本発明によれば、1ポートのメモリセルを利用して、リード・ライトの連続動作を1サイクルで実行することができるので、チップサイズを大きくすることなしに動作周波数を向上させることが可能となる。
【００３８】
また1サイクル内のリード・ライト動作を、リード優先あるいはライト優先のいずれをも選択でき、また1サイクル内でリードのみ、あるいはライトのみといった動作も選択可能なので、あらゆる用途のメモリ回路に応用できる。
【発明を実施するための最良の形態】
【００３９】
〔第１の実施の形態〕
以下、本発明の実施の形態を、図面をもとに説明する。図１は本発明の半導体記憶装置の第１の実施形態を示す回路ブロック図である。この半導体記憶装置１００Ａは、読み出し動作と書き込み動作が１サイクル内で行われるメモリとして動作する。
【００４０】
半導体記憶装置１００Ａは、１ポートのメモリセル１０(0)〜１０(n)を複数個並べてメモリアレイ１１を構成し、個々のメモリセル１０にはアドレスに応じた当該メモリセル選択するためのワードライン(WL0)〜(WLn)と、このメモリセル１０から相補信号の入出力を行なうビットライン対(BL)，(BL)と、このビットライン対をプリチャージするプリチャージ回路１２と、このビットライン対からの信号を増幅するセンスアンプ回路１３と、このビットライン対を介してメモリセルへの書き込みを行なうライトバッファ回路１４と、第１のアドレス信号(RAD)により指定されたメモリセルからの読み出しを行なう読出手段２０と、第２のアドレス信号(WAD)により指定されたメモリセルへの書き込みを行なう書込手段３０と、第１のアドレスと前記第２のアドレスが一致しているか否かを検出するアドレス比較手段１５であるＥＯＲ（排他的論理和）ゲートと、各メモリセル１０に対して読み出しデータと書き込みデータの読み書きを制御する読出書込制御手段１６（１６ａ〜１６ｅ）と、１サイクル内での読み出しから書き込みへの移行手段としてのダミーメモリ回路４０を含み構成されている。
【００４１】
メモリセル１０は、図１に示すように通常の1ポートのスタティックＲＡＭで使用される既知の６トランジスタ構成のものを使用している。メモリセル１０のデータはリード期間であればビットラインBLを介してセンスアンプ回路１３で増幅されDO（出力線）へと出力される。ライト期間であればライトバッファ１４によりDI（入力線）のデータがビットラインBLを介してメモリセル１０へと書き込まれる。このときリード状態であれば選択された列アドレス(RAD)とリード活性化信号(REN)によりリード側の選択回路がビットラインBLと接続され、ライト状態であれば同様に列アドレス(WAD)とライト活性化信号(WEN)によりライト側の選択回路がビットラインBLと接続される。
【００４２】
読出書込制御手段１６は、内部同期制御回路(control)１６ａと、論理ゲート１６ｂ，１６ｃ，１６ｄおよび１６ｅで構成された読み出し用および書き込み用の列選択回路とにより構成され、前記アドレスの一致が検出されない場合には、センスアンプ回路１３からの出力が完了した時点で、第１のアドレス信号(RAD)により指定されたメモリセル１０からの読み出しを終了させ、第２のアドレス信号(WAD)により指定されたメモリセル１０への書き込みを開始させる。読み出し時には読み出し用の列選択回路を、書き込み時には書き込み用の列選択回路を選択する。
【００４３】
しかし、読出書込制御手段１６は、アドレス比較手段１５が第１のアドレスと第２のアドレスの一致を検出した時には両方の列選択回路を選択する。そして、読出書込制御手段１６は、アドレス比較手段１５がアドレスの一致を検出した場合には、後に行われる書き込み動作時の書き込みデータを、先に行われる読み出し動作に先行して出力させることができる。
【００４４】
ダミーメモリ回路４０は、メモリセルの１サイクル内での読み出しから書き込みへの移行手段であって、装置の動作状態をモニタする。ダミーメモリ回路４０は、通常の使用で用いるメモリアレイ１１とほぼ同じ構成として実使用の回路を模擬したメモリ回路であって、図１に示すように、１ポートのメモリセル１０１(0)〜１０１(n)によるメモリアレイ、を有している。個々のメモリセル１０１には前述したワードライン(WL0)〜(WLn)と、ビットライン対(DBL)，(DBL)が接続され、このビットライン対をプリチャージするプリチャージ回路１２’と、このビットライン対からの信号を増幅するセンスアンプ回路１３’と、第１のアドレス信号(RAD)により指定されたメモリセルからの読み出しを行なう読出手段２０’とが接続されている。センスアンプ回路１３’の出力は、読出書込制御手段１６の内部同期制御回路(control)１６ａに入力される。
【００４５】
ダミーメモリ回路４０の通常使用のメモリ回路との違いは、メモリセル内部のインバータ並列接続部の片側が電源電位に固定されている点で、あらかじめ”Ｈ”に固定されたデータを持つことである（あるいは、”Ｌ”に固定するようにしても良い）。このように、ダミーメモリ回路４０は、それぞれのメモリセルが常に固定データを持つ。このような構成により、センスアンプ回路１３’が”Ｈ”か”Ｌ”いずれか一方の値を検出するだけで良いことになる。
【００４６】
本実施の形態では、上記ダミーメモリ回路４０におけるセンスアンプ回路１３’からの読み出し信号に基づき、読み出し動作から書き込み動作へと移行する
【００４７】
読み出しおよび書き込み動作について説明する。入力アドレス(ADD)からアドレス生成器１７によりクロック信号(CK)に同期して、リード用のアドレス(RAD)とライト用のアドレス(WAD)が順に取り込まれる。ただしこれは最初からリード用のアドレス生成器と、ライト用のアドレス生成器の２ポート分設けるようにしておいても問題はない。
【００４８】
アドレスが入力されると、行選択回路１８（デコーダ）を介して対応するワードライン(WL)が選択される。リード用のアドレス(RAD)とライト用のアドレス(WAD)により選択される番地が異なる場合には、リード期間においては(RAD)に対応するワードラインが、ライト期間には(WAD)に対応するワードラインが選択されることになる。
【００４９】
リードとライトの制御は内部同期制御回路(control)１６ａで行なう。内部同期制御回路１６ａでは外部からの(WEB),(CEB)信号、および内部動作をモニタするダミーメモリ回路４０からの信号を受信し、メモリ回路内部でのタイミング信号（同期信号）を生成している。
【００５０】
ここでは、(CEB),(WEB)と端子名（制御信号名）をつけたが、これは通常のメモリ回路と端子数を変えることなく実現できることを明示するためで、端子名に制約はない。図３に、これらの制御信号(CEB),(WEB)で設定される動作モードの仕様を示した。図示のように制御信号(CEB),(WEB)の入力状態に応じてリードもライトも行なわないsleepモード、１サイクル内でリードのみあるいはライトのみを行なうreadモード、writeモード、そして高速化のため１サイクルでリード・ライトを行なうread-writeモードあるいはwrite-readモードが存在する。それぞれのモードでの動作の詳細については後で説明する。
【００５１】
また、本実施の形態では、１サイクル内での動作として、読み出しアドレスと書き込みアドレスに共通のアドレスを入力し、前記同一サイクルのライトデータを先行読み出しする方法によるライト動作のみを実行するモード(Write-mode)と、読み出し活性化信号(WEN)を生成しないことにより、ライト動作のみを実行するモード(Write-mode)と、書き込み活性化信号(WEN)を生成しないことにより、リード動作のみを実行するモード(Read-mode)と、読み出し活性化信号(REN)、書き込み活性化信号(WEN)をともに生成しないことにより、リード動作もライト動作も行なわないモード(Sleep-mode)のいずれかを選択可能で、Read-Write,Write-Read,Read,Write,Sleepの５通りの動作からいずれか一つが選択できる。
【００５２】
本実施の形態の動作について更に図３のタイミング図を用いて説明する。
タイミング図には３サイクル分を示しており、それぞれのサイクル；（イ），（ロ），（ハ）は全て異なったモードの場合を示している。最初のサイクル（イ）は１サイクル内へのリード・ライトが異なる番地へ行われるもの、次のサイクル（ロ）が同一番地へリード・ライトが行われるときリードが優先されるもの(図２のＢパターン)、最後のサイクル（ハ）が同一番地へリード・ライトが行われるときライトが優先されるもの(図２のＡパターン)を示している。最初のサイクルはＡパターン、Ｂパターンのいずれにも相当する。
【００５３】
最初のサイクル（イ）では、クロック(CK)の立ち上がりに同期してリード用のワードラインＡが選択されると同時に、(REN)信号が活性化されて読み出し状態に入る。読み出しが完了すると(REN)を立ち下げ、その後(WEN)を立ち上げることによって書き込み状態に移行する。これと同期してワードラインも読み出し用のＡから書き込み用のＢへと切り替わる。このとき、読み出しの終了を検出してリード期間からライト期間への移行を行なう制御は、前述したダミーメモリ回路４０の状態に基づいて行っている。
【００５４】
このため、無意味にリード期間を長く取りすぎることがなく、リードが完了すればすぐにライトへと移行できるので、センスアンプ回路での消費電流を増やさないだけでなく、高速動作につながる。その後ライト動作に入るが、ライト動作についても書き込みの完了を検出させて、(WEN)信号を立ち下げ、プリチャージを行なうプリチャージ期間へと移行させれば良い。これら一連の動作によって初期状態に戻り、１サイクル内でのリード・ライトが完了する。
【００５５】
図３ではプリチャージされた状態が初期状態であるものを例に挙げているが、書き込み状態がサイクルの初期状態とし、プリチャージがサイクルの最初に行われ、リード、そしてライトで終了するとしても同様の結果が得られる。
【００５６】
２番目のサイクル（ロ）では同一番地へリード・ライトの順で処理動作が行われるパターンである。したがってクロック(CK)の立ち上がりとともにワードラインＢが選択されＢに既に書き込まれているデータの読み出しが行われる。次に読み出しが完了するとライト期間へと移行するが、ワードラインはそのままＢが選択されている。そこへ新たなデータを書き込むことになる。その時点でセンスアンプ回路１３は動作を終了して出力データをラッチしているため、同一サイクルでも入力データと出力データは異なっており、出力データは以前書き込まれたデータということになる。このサイクルの動作方法は１番目のサイクルの場合と大きな違いはない。
【００５７】
３番目のサイクル（ハ）では同一番地へライト・リードの順で動作が行われるパターンである。クロック(CK)の立ち上がりとともにワードラインＣが選択される。この場合も同様に回路内部ではリード・ライトの順でＣ番地へとアクセスしようとする。
【００５８】
ここで列アドレス(RAD)と列アドレス(WAD)が一致し、Write-Readモードが選択されていれば、(REN)信号と同時に(WEN)信号が発せられる。よってリードと同時にライトが行われることになる。そうすると当然メモリセルの駆動量とライトバッファの駆動量を比べるとライトバッファの方が強いため、ライトデータがリードデータに打ち勝って、前データの読み出しは行われず、ライトデータが書き込まれると同時に出力されることになる。
【００５９】
このサイクルの他のサイクルとの大きな違いは、内部動作とは異なり見た目はライトを先に行なうということである。したがってリードデータは次に書き込もうとするデータをそのまま先に出力できる。
【００６０】
このように本実施の形態の特徴とするところは、１サイクルでリードとライトが同時に行われるため、回路の高速動作が可能になり、その上で外見上はライトが先にくる場合あるいは後にくる場合のいずれの動作も選択できることである。
【００６１】
なお、この回路では１サイクル内でリードだけを行なうモード、およびライトだけを行なうモード、いずれの動作もしないモードといずれの動作も容易に実現できる。すなわち、リードのみを行なう場合にはライト活性化信号(WEN)を活性化しないように制御すればよい。またライトのみを行なう場合には、図３の３サイクル目に当たるところが事実上ライトのみが行われることになる。つまりWrite-Readモードを選択し、RAD=WADであればライトのみが行われることになる。またいずれの動作もさせないSleepモードでは、リード活性化信号(REN), ライト活性化信号(WEN)のいずれもが活性化されなければよい。
【００６２】
以上のように本発明の回路構成を用いれば、リード・ライトが連続するメモリ回路の高速化を、チップサイズを大きくすることなく実現できる。また通常のメモリ回路としての動作も可能となる。
【００６３】
〔第２の実施の形態〕
図４は、本発明の第２の実施の形態である半導体記憶装置を表している。この半導体記憶装置１００Ｂは、前例とはダミーメモリ回路が異なり、センスアンプ回路出力検出(SO)、ライトデータレベル検出(WO)、プリチャージレベル検出(PO)が行なえる別なダミーメモリ回路４０Ｂを用いている。このダミーメモリ回路４０Ｂでは、一方のビットラインにライン検出回路(Detector)２１が接続されていて、１列のビットライン対で上記した全ての検出機能を実現できる。また、ライトバッファ１４′を備え読出書込制御手段２０′も実使用回路と同等になっている。半導体記憶装置１００Ｂは上述した以外の部分については、前実施の形態と同様であり、同一部分には同一符号を付してその説明は省略する。
【００６４】
本実施の形態の動作について図５のタイミング図を用いて説明する。図５はクロック信号に同期して１サイクルで、プリチャージ→リード→ライトの順で動作する場合のタイミング図を示している。この場合については、図４のライトデータレベル検出出力(WO)は不要となる。まずクロック(CK)の立ち上がりエッジに同期してプリチャージが開始される。これは前サイクルがライトで終了しているため、ビットライン対を同電位まで引き上げなければならないためである。プリチャージが実行されビットライン(DBL)対の”Ｌ”レベル側がある一定電位以上になると、プリチャージ終了信号(PO)が発せられる。これにより(REN),(WL1)が活性化される。それに伴いビットライン(BL)対が振幅を開始し、データが出力される。それと同時にダミーメモリ回路４０Ｂでも読み出し検出信号(SO)が生成され、リード状態を終了するため(REN),(WL1)が非活性化される。また同時に(WEN),(WL2)が活性化されライト状態へと移行する。このまま１サイクルの動作を完了するが、ライト状態のままで終了しても、リード状態とは異なり電流を消費することはない。その後、次のクロック(CK)が入力されると、再びプリチャージが開始され一連の動作が繰り返される。
【００６５】
図６はクロック信号に同期して１サイクルで、リード→ライト→プリチャージの順で動作する場合のタイミング図である。この場合は、図４のプリチャージレベル検出信号(PO)は不要となる。クロック(CK)の立ち上がりと同時に(REN),(WL1)が活性化され読み出しが開始される。読み出し検出信号(SO)によりライト期間に移行し(WEN),(WL2)が活性化される。そして、書き込みが実行されると、ダミーメモリ回路４０Ｂでもビットライン(DBL)対の１方を”Ｌ”レベルに引き下げ、その”Ｌ”レベルを検出することで書き込みが完了したとする検出信号(WO)が発せられる。それによりライト期間が終了しプリチャージ状態へと移行する。同様に次のクロック(CK)により一連の動作が繰り返される。
【００６６】
このようにダミーメモリ回路４０Ｂを使用することで、リード、ライト、あるいはプリチャージといった一連の動作を無駄なく自己制御を行いながら連続して実行することができるため、外部からの信号制御で動作する場合に比べて事実上の高速動作が実現できる。
【００６７】
図５、図６における制御方法を発展させた制御を図７のタイミング図に示す。図４のダミーメモリ回路４０Ｂの全ての検出出力を使用することで実現できる。この回路では完全に自己制御を行って動作し続けることができる。すなわち、クロック(CK)の”Ｈ”状態で動作開始、”Ｌ”状態で動作停止という仕様となる。動作が開始されると、リード・ライト・プリチャージを順に繰り返して永久に動作し続けることが可能になる。この場合外部からの入力タイミングとの同期が問題になるが、これは各検出信号(SO,WO,PO)を外部出力するようにして、メモリ部における内部同期信号を外部回路とのタイミング調整に使用することができ、自動制御が可能となる。
【００６８】
〔第３の実施の形態〕
前述した実施の形態では列選択ゲートをリード用とライト用に分け、それらのスイッチング動作でリード・ライト切り替えを行っているが、これ以外にもセンスアンプ回路の入出力やライトバッファの動作タイミングを直接制御することで同等の制御が実現可能である。図８は、このような構成とした第３の実施の形態の半導体記憶装置の回路図である。
【００６９】
図８の回路では、行選択回路１８から列選択回路１９に制御信号を入力するとともに、内部同期制御回路(control)１６ｆからの(REN)信号をセンスアンプ回路１３に、(WEN)信号をライトバッファ１４に、それぞれ入力するようになっている。このように、内部同期制御回路１６ｆが、センスアンプ回路１３およびライトバッファ１４を直接制御して、既述したような所望のメモリ制御動作を行なわせる。上述した以外の部分については、前実施の形態と同様であり、同一部分には同一符号を付してその説明は省略する。
【００７０】
〔第４の実施の形態〕
また、図９の回路図に示す第４の実施形態装置１００Ｄのように書き込みデータをそのまま出力する既知のバイパス回路２２を設け、アドレスの一致が検出されたときはセンスアンプ回路からの読み出し検出等に依る移行ではなく、バイパス回路２２を経由して得た入力信号をセンスアンプ回路１３に出力する方法によっても、クロック１サイクル内で読み出し動作と書き込み動作が行なえる半導体記憶装置が実現できる。上記以外の部分については、前実施の形態と同様であるため、同一部分には同一符号を付してその説明は省略する。
【００７１】
以上詳述したように本発明によれば、1ポートのメモリセルを利用して、リード・ライトの連続動作を1サイクルで実行することができるので、チップサイズを大きくすることなく動作周波数を向上させることが可能となる。
【００７２】
また1サイクル内のリード・ライト動作を、リード優先あるいはライト優先のいずれをも選択でき、また1サイクル内でリードのみ、あるいはライトのみといった動作も選択可能なので、あらゆる用途のメモリ回路に応用できる。
【図面の簡単な説明】
【００７３】
【図１】本発明の半導体記憶装置の第1実施形態における構成を示す回路図である。
【図２】図１に示す半導体記憶装置の動作モード一覧である。
【図３】図１に示す半導体記憶装置の回路動作を示すタイミング図である。
【図４】本発明の半導体記憶装置の第２実施形態における構成を示す回路図である。
【図５】図４に示す内部同期信号を生成するダミーメモリ回路の動作を示すタイミング図である。
【図６】図４に示すダミーメモリ回路の別の動作を示すタイミング図である。
【図７】自己制御を行いながら連続動作を行なう場合のタイミング図である。
【図８】本発明の半導体記憶装置の第３実施形態の構成を示す回路図である。
【図９】本発明の半導体記憶装置の第４実施形態の構成を示す回路図である。
【図１０】レジスタ-ALU間のデータ転送を示すタイミング図である。
【符号の説明】
【００７４】
１０…メモリセル
１１…メモリアレイ
１２，１２′…プリチャージ回路
１３…センスアンプ回路
１４，１４′…ライトバッファ
１５…アドレス比較手段
１６ａ,１６ｆ,１６ｇ…内部同期制御回路(control) 
１７…アドレス生成器
１８…行選択回路（デコーダ）
１９…列選択回路
２０，２０′…読出手段
２１…ライン検出回路
２２…バイパス回路
３０…書込手段
４０，４０Ｂ…ダミーメモリ回路
１００Ａ，１００Ｂ…半導体記憶装置（メモリ回路）
１００Ｃ，１００Ｄ…半導体記憶装置（メモリ回路）
WL…ワードライン
BL…ビットライン
REN…リード活性化信号
WEN…ライト活性化信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2005302182.tif 000010
【図９】
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【図１０】
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