(57)【要約】【課題】  グランドを参照する差動線路とグランドを参照しない差動線路を接続して、数十ＧＨｚ帯のデジタル高速信号を差動線路を介して伝送する。【解決手段】信号伝送線路を介して回路ブロック間でデジタル信号の伝送を行う信号伝送システムにおいて、各回路ブロックはそれぞれ機能回路と分離された構成の受送信回路を備え、受信端と送信端の間がインピーダンス整合した伝送線路１１５であることを基本構成とし、差動出力ドライバから導出されたグランド参照差動線路１０５を上記回路ブロック内でグランド１１０を中心にして差動信号の線路を対称に配置した構成とし、上記信号伝送線路１１５内ではグランド１１０を参照しない差動ペア線路１１１，１１２のみが前記グランド１１０を中心とする対称構造の線路から直接延長された構造とする。【選択図】  図３０
2005051496.tif 000002
【特許請求の範囲】
【請求項１】
信号伝送線路を介して回路ブロック間でデジタル信号の伝送を行う信号伝送システムであって、
各回路ブロックは、それぞれ機能回路と分離された構成の受送信回路を備え、受信端と送信端の間がインピーダンス整合した伝送線路であることを基本構成とし、
差動出力ドライバから導出されたグランド参照差動線路を上記回路ブロック内でグランドを中心にして差動信号の線路を対称に配置した構成とし、
上記信号伝送線路内ではグランドを参照しない差動ペア線路のみが前記グランドを中心とする対称構造の線路から直接延長された構造を特徴とする信号伝送システム。
【請求項２】
各受送信回路に備えられるドライバ及び／又はレシーバは、各差動信号の線路のプルアップ保護回路とプルダウン保護回路をそれぞれ同じ導電型構造の領域内に設け、静電気放電(ESD:electro-static discharge)保護トランジスタを相補的に動作させるようにしたＥＳＤ保護回路が設けられていること特徴とする請求項１記載の信号伝送システム。
【請求項３】
上記信号伝送線路は、隣接ペア線路が発生する電界ベクトルが並行又は直行する配列になるように構成された多芯ケーブル構造を有することを特徴とする請求項１又は請求項２記載の信号伝送システム。
【請求項４】
電源グランドペア伝送線路を備える受送信回路は電源を基板より供給することを前提として、上記受送信回路を構成する受信回路又は送信回路の少なくとも一方がコネクタ部に埋め込まれていることを特徴とする請求項１又は請求項２記載の信号伝送システム。
【請求項５】
上記送受信回路はデジタル信号を出力する差動インバータ構造のドライバを備え、
元電源に向かって、元電源回路又は近接バイパスキャパシタまで延長され、上記ドライバのオン抵抗と上記信号伝送線路の特性インピーダンスの合計をドライブ可能な低特性インピーダンスの電源グランドペア線路を介して上記ドライバに電源が供給され、
上記ドライバの直後又は受信端の少なくとも一方に方向性カプラ又はキャパシタが挿入され、直流的に絶縁された構造を有し、その後に続く伝送線路がある場合は、上記方向性カプラ又はキャパシタの進行方向に終端がなされた信号伝送線路を介して伝送されるデジタル信号を上記方向性カプラ又はキャパシタの直後又は直前で到達信号レベルに応じたＶthを有する差動レシーバで受けることを特徴とする請求項１記載の信号伝送システム。
【請求項６】
差動ドライバ及びレシーバの対になっているトランジスタは同じウエル内にあり、サブストレートグランドに落とすことなく浮かした構造とされており、上記規定された伝送線路の全てが金属で構成されていることを特徴とする請求項１記載の信号伝送システム。
【請求項７】
電源グランドペア線路、ドライバ、信号伝送線路、レシーバからなるセットが双方向に設けられていることを特徴とする請求項１記載の信号伝送システム。
【請求項８】
ドライバチップ直後の方向性カプラ又はキャパシタと、レシーバチップ直前あるいは直後の方向性カプラ又はキャパシタは、グランド線であってもグランドに直接接続せず、ペア線の両端ともに浮遊した開放端であることを特徴とする請求項１又は請求項２記載の信号伝送システム。
【請求項９】
上記方向性カプラ又はキャパシタのエネルギ通過側の線路は多重反射防止の終端抵抗が伝送方向の終端に挿入されていることを特徴とする請求項５記載の信号伝送システム。
【請求項１０】
上記信号伝送線路を介してデジタル信号を受信するレシーバ端において、差動ペア線路の間に電極を挿入し、この電極の電位を参照電位とすることを特徴とする請求項1記載の信号伝送システム。
【請求項１１】
上記信号伝送線路を介してデジタル信号の伝送を行う一方の回路ブロックの送受信回路に電源を有しないときは、電源グランドペア伝送線路が併走しており、
この電源グランドペア伝送線路の特性インピーダンスはドライブする複数の信号伝送線路の並列インピーダンスと同じかそれよりより小さいことを特徴とする請求項1記載の信号伝送システム。
【請求項１２】
信号伝送線路を介して回路ブロック間でデジタル信号の伝送を行う信号伝送システムであって、
各回路ブロックは、それぞれ機能回路と分離された構成の受送信回路を備え、受信端と送信端の間がインピーダンス整合した伝送線路であることを基本構成とし、
各受送信回路に備えられるドライバ及び／又はレシーバは、各差動信号の線路のプルアップ保護回路とプルダウン保護回路をそれぞれ同じ導電型構造の領域内に設け、ＥＳＤ保護トランジスタを相補的に動作させるようにしたＥＳＤ保護回路が設けられていること特徴とする信号伝送システム。
【請求項１３】
上記信号伝送線路は、差動構成又はシングルエンド構成の隣接ペア線路が、それが発生する電界ベクトルが並行又は直行する配列になるように構成された多芯ケーブル構造を有することを特徴とする請求項１２記載の信号伝送システム。
【請求項１４】
電源グランドペア伝送線路を備える受送信回路は電源を基板より供給することを前提として、上記受送信回路を構成する受信回路又は送信回路の少なくとも一方がコネクタ部に埋め込まれていることを特徴とする請求項１２記載の信号伝送システム。
【請求項１５】
上記送受信回路はデジタル信号を出力する差動インバータ構造のドライバを備え、
元電源に向かって、元電源回路又は近接バイパスキャパシタまで延長され、上記ドライバのオン抵抗と上記信号伝送線路の特性インピーダンスの合計をドライブ可能な低特性インピーダンスの電源グランドペア線路を介して上記ドライバに電源が供給され、
上記ドライバの直後又は受信端の少なくとも一方に方向性カプラ又はキャパシタが挿入され、直流的に絶縁された構造を有し、その後に続く伝送線路がある場合は、上記方向性カプラ又はキャパシタの進行方向に終端がなされた信号伝送線路を介して伝送されるデジタル信号を上記方向性カプラ又はキャパシタの直後又は直前で到達信号レベルに応じたＶthを有する差動レシーバで受けることを特徴とする請求項１２記載の信号伝送システム。
【請求項１６】
差動ドライバ及びレシーバの対になっているトランジスタは同じウエル内にあり、サブストレートグランドに落とさすことなく浮かした構造とされており、上記規定された伝送線路の全てが金属で構成されていることを特徴とする請求項１２記載の信号伝送システム。
【請求項１７】
電源グランドペア線路、ドライバ、信号伝送線路、レシーバからなるセットが双方向に設けられていることを特徴とする請求項１２記載の信号伝送システム。
【請求項１８】
ドライバチップ直後の方向性カプラ又はキャパシタと、レシーバチップ直前あるいは直後の方向性カプラ又はキャパシタは、グランド線であってもグランドに直接接続せず、ペア線の両端ともに浮遊した開放端であることを特徴とする請求項１２記載の信号伝送システム。
【請求項１９】
上記方向性カプラ又はキャパシタのエネルギ通過側の線路は多重反射防止の終端抵抗が伝送方向の終端に挿入されていることを特徴とする請求項１５記載の信号伝送システム。  
【請求項２０】
上記信号伝送線路を介してデジタル信号の伝送を行う一方の回路ブロックの送受信回路に電源を有しないときは、電源グランドペア伝送線路が併走しており、
この電源グランドペア伝送線路の特性インピーダンスはドライブする複数の信号伝送線路の並列インピーダンスと同じかそれよりより小さいことを特徴とする請求項１２記載の信号伝送システム。
【請求項２１】
信号伝送線路を介して回路ブロック間でデジタル信号の伝送を行う信号伝送システムであって、
各回路ブロックは、それぞれ機能回路と分離された構成の受送信回路を備え、受信端と送信端の間がインピーダンス整合した伝送線路であることを基本構成とし、
上記信号伝送線路は、差動構成又はシングルエンド構成の隣接ペア線路が、それが発生する電界ベクトルが並行又は直行する配列になるように構成された多芯ケーブル構造を有することを特徴とする信号伝送システム。
【請求項２２】
電源グランドペア伝送線路を備える受送信回路は電源を基板より供給することを前提として、上記受送信回路を構成する受信回路又は送信回路の少なくとも一方がコネクタ部に埋め込まれていることを特徴とする請求項２１記載の信号伝送システム。
【請求項２３】
上記送受信回路はデジタル信号を出力する差動インバータ構造のドライバを備え、
元電源に向かって、元電源回路又は近接バイパスキャパシタまで延長され、上記ドライバのオン抵抗と上記信号伝送線路の特性インピーダンスの合計をドライブ可能な低特性インピーダンスの電源グランドペア線路を介して上記ドライバに電源が供給され、
上記ドライバの直後又は受信端の少なくとも一方に方向性カプラ又はキャパシタが挿入され、直流的に絶縁された構造を有し、その後に続く伝送線路がある場合は、上記方向性カプラ又はキャパシタの進行方向に終端がなされた信号伝送線路を介して伝送されるデジタル信号を上記方向性カプラ又はキャパシタの直後又は直前で到達信号レベルに応じたＶthを有する差動レシーバで受けることを特徴とする請求項２１記載の信号伝送システム。
【請求項２４】
差動ドライバ及びレシーバの対になっているトランジスタは同じウエル内にあり、サブストレートグランドに落とさすことなく浮かした構造とされており、上記規定された伝送線路の全てが金属で構成されていることを特徴とする請求項２１記載の信号伝送システム。
【請求項２５】
電源グランドペア線路、ドライバ、信号伝送線路、レシーバからなるセットが双方向に設けられていることを特徴とする請求項２１記載の信号伝送システム。
【請求項２６】
ドライバチップ直後の方向性カプラ又はキャパシタと、レシーバチップ直前あるいは直後の方向性カプラ又はキャパシタは、グランド線であってもグランドに直接接続せず、ペア線の両端ともに浮遊した開放端であることを特徴とする請求項２１記載の信号伝送システム。
【請求項２７】
上記方向性カプラ又はキャパシタのエネルギ通過側の線路は多重反射防止の終端抵抗が伝送方向の終端に挿入されていることを特徴とする請求項２３記載の信号伝送システム。
【請求項２８】
上記信号伝送線路を介してデジタル信号の伝送を行う一方の回路ブロックの送受信回路に電源を有しないときは、電源グランドペア伝送線路が併走しており、
この電源グランドペア伝送線路の特性インピーダンスはドライブする複数の信号伝送線路の並列インピーダンスと同じかそれよりより小さいことを特徴とする請求項２１記載の信号伝送システム。
【請求項２９】
それぞれ機能回路と分離された構成の受送信回路を備え、受信端と送信端の間がインピーダンス整合した伝送線路であることを基本構成とする各回路ブロック間を接続して回路ブロック間でデジタル信号の伝送を行うための信号伝送線路であって、
差動構成又はシングルエンド構成の隣接ペア線路が、それが発生する電界ベクトルが並行又は直行する配列になるように構成された多芯ケーブル構造を有することを特徴とする信号伝送線路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号伝送線路を介して回路ブロック間でデジタル信号の伝送を行う信号伝送システム及びその信号伝送線路に関する。
【背景技術】
【０００２】
本発明者等は、ドライバから出力されるデジタル信号を信号配線を介してレシーバに高速伝送するための技術として、配線基板に形成する電源配線及び接地配線をカップリング係数を大とする等長平行配線からなるペア配線構造とし、ＣＭＯＳ差動ドライバに供給すべき相補信号エネルギーに対して電源・接地配線ペアを電磁界がほぼ閉じた伝送線路として機能させることや（例えば特許文献１参照）、トランジスタの状態遷移に必要な電荷を強制的にポンプアップ、ポンプダウンする回路を設けることにより、該トランジスタの高速スイッチングを可能にすること（例えば特許文献２参照）などを先に提案している。
【０００３】
ここで、電気エネルギを伝えるには、例えば家庭用電力線のように、基本的に２本の線路が必要である。線路は、水道パイプの太さに比例すると同様なコンダクタンスを持っている。この逆数を特性インピーダンスＺ０と呼んでいる。
【０００４】
その太さの物理は線路中の単位長さ当たりのインダクタンスＬ０とキャパシタンスＣ０に蓄えられるエネルギに相当するものである。周波数に応じてこのエネルギを出し入れする回数が多くなるため、交流の抵抗、すなわちインピーダンスＺとなる。このインピーダンスＺは、直流抵抗やペア線路間の漏洩コンダクタンスのような熱エネルギに変換する要素と異なり、エネルギを失わないで時間遅れで放出することから、虚数として取り扱う。このインピーダンスＺは、次の（１）式及び（２）式にて示される。
【０００５】
Ｚ＝ｊωＬ０                 （１）式
Ｚ＝（１／ｊωＣ０）        （２）式
上記（１）式及び（２）式に示すように、線路中で単位長さ当たり二つの要素が同時に存在するため、その２乗平均が線路の特性インピーダンスＺ０となり、特性インピーダンスＺ０は、次の（３）式にて示される。
【０００６】
Ｚ０＝√ｊωＬ０／ｊωＣ０＝√Ｌ０／Ｃ０    （３）式
上記（３）式に示すように、虚数ｊと角周波数ωと単位長さという３つの項が消えて、特性インピーダンスＺ０は、長さの規定も周波数依存性もない実数ということになる。短い線路でも、無限に長い線路でも特性インピーダンスＺ０は同じであるという特殊な物理概念となる。端的に言えば、特性インピーダンスＺ０は、線路の間口の太さを決めているだけに過ぎないということになる。
【０００７】
集中定数回路の世界での普遍的な誤解、線路もＬＣのネットであるため、ＬＣネットを分布定数的に配慮する必要があるとして、ＲＣ遅延の問題を本質的に回避できないとしていることである。伝送線路はＲＣ遅延とは全く異なった電磁現象物理の世界であり、ＲＣ遅延は回避できるということを理解したい。
【０００８】
分布定数回路（長距離配線の長さを規定した回路）と集中定数回路（配線長さが無視できる範囲にある回路）の区分は、次の（４）式にて示される（非特許文献１参照）。
【０００９】
Ｌｃｒｉｔｉｃａｌ＝λ／４０＝ｃ０√μｒεｒ／４０ｆｃｌｏｃｋ        （４）式
この（４）式は正弦波の波長λと配線長さＬｃｒｉｔｉｃａｌの関係を定義付けたものである。ｃ０はその真空中の光の速度、μｒは比透磁率、εｒは比誘電率、ｆｃｌｏｃｋはその配線に流れる最高クロックパルスの周波数である。
【００１０】
ここで、上記（４）式における係数（１／４０）の意味を図３８を参照して以下に説明する。
【００１１】
デジタル（パルス）信号は、図３８に示すように、基本クロック周波数の基本波ｆ１及びその高調波ｆ２，ｆ３，・・・を含む複合波ｆｃｏｍｂあり、基本波ｆ１に対して、３倍の高調波ｆ３と５倍の高調波ｆ５を加算すると概略のパルスになり、さらに、７倍、９倍、１１倍の高調波ｆ７，ｆ９，ｆ１１を加算すると、ほぼ完全なパルスとなる。逆の見方をすると、パルスはそのパルス周波数よりも１桁高い正弦波の高調波までを含む混合波であると言えるため、１ＧＨｚのパルスであれば、１０ＧＨｚの高調波までを考慮の対象とする必要がある。共振は音叉のように（１／４）λが最小共振周波数となる。
【００１２】
したがって、１ＧＨｚのパルスであれば１０ＧＨｚの波長の１／４、すなわち、１／４０の波長以下の長さに安全度を見た長さが従来の集中定数回路で取り扱う限界となり、これを分布定数回路と集中定数回路の区分を定義する配線長さＬｃｒｉｔｉｃａｌと定義している。（１／４０）λ以上は分布定数回路、すなわち、伝送線路にしなくてはならない長さとなる。
【００１３】
ここで、配線長さが無視できないグローバル配線のドライバ・レシーバの従来回路の一例として、シングルエンド型のデジタル信号伝送回路３００を図３９に示す。
【００１４】
この図３９においては、信号線は一本しか配線されていないが、電気エネルギを通すためには物理原則として、絶対に２本の線が必要で、意識されていないグランド線か電源線がこの役割を果たしている。
【００１５】
このシングルエンド型のデジタル信号伝送回路３００では、ドライバ３１０から出力される信号線３１１がグランド線３１２とペアになって信号伝送線路３１５を形成しており、この信号伝送線路３１５を介してドライバ３１０からレシーバ３２０に相補信号が伝送されることになる（非特許文献２，３参照）。
【００１６】
また、差動型のデジタル信号伝送回路の従来の回路例として、ＣＭＬ（Current Mode Logic）型差動回路４００の構成例を図４０に示し、ＬＶＤＳ（Low Voltage Differential Signaling）型差動回路５００の構成例を図４１に示す。
【００１７】
このような構成の差動型のデジタル信号伝送回路４００，５００では、グランドが参照されている信号伝送線路４１５，５１５を介して、ドライバ４１０，５１０からレシーバ４２０，５２０に相補信号が伝送される。
【００１８】
差動型のデジタル信号伝送回路は、高速伝送に適していると言われており、近年で多く取り入れられている差動信号を高速伝送する回路である。
【００１９】
【特許文献１】特開平１１−２８４１２６号公報
【特許文献２】特開２００２−１２４６３５号公報
【非特許文献１】応用物理学会、「シリコンテクノロジー」、超高速多層配線技術の課題と展望特集、No.15,2000.2.18（東山、山上会館）
【非特許文献２】Otsuka, et al, “Measurement Potential Swing by Electric Field on Package Transmission Lines,” Proceedings of ICEP, pp490-495, 2001.4, Or, K. Otsuka, et. Al, “Measurement Evidence of Mirror Potential Traveling on Transmission Lines,” Technical Digest of 5th VLSI Packaging Workshop of Japan, pp27-28, 2000.12
【非特許文献３】大塚寛治、須賀唯知「スタックトペア線路」、エレクトロニクス実装学会誌、Vol.4、No.7、pp556-561、2001.11
【発明の開示】
【発明が解決しようとする課題】
【００２０】
ところで、ＧＨｚ帯のパルスクロックを有する信号伝送システムは、その配線が抵抗損失、ＲＣ遅延・損失、誘電損失で長くできず、配線長さの制限となっている。長い配線は機能ブロック間のコミュニケーションとして、ますます重要になっている。例えばＬＡＮケーブルは、メタル配線で１０Ｇｂｐｓ、１００Ｇｂｐｓと高速を要求されるようになっている。距離は１００ｍ未満であるが、１０Ｇｂｐｓ以上を通そうと思うと２００３年時点で光ケーブルしか対応できない。
【００２１】
本発明は、上述の（４）式で定義される配線長さＬｃｒｉｔｉｃａｌ以上の配線とそのドライバ・レシーバ回路をセットにした信号伝送システムに関するものであり、そのクロック周波数としては数十ＧＨｚまでのＧＨｚ帯を対象とする。
【００２２】
本発明は、１０Ｇｂｐｓ、１００Ｇｂｐｓレベルで中距離配線を主体的に取り上げた改善策を提案するものである。改善策は回路構成も同時に提供するものである。
【００２３】
本発明の目的は、チップ内の長い配線を持つ回路全体に亘って伝送線路とし、エネルギ伝達に支障のない構成、比喩で表すならば河川からの取り込み経路を含む水道局のパイプ・バルブシステム（伝送線路・トランジスタシステム）を構築することにある。ここで、長い配線の定義を表１でしておく。この表１には、ν＝ｃ０√μｒεｒで表される電磁波速度ν別に長い配線の定義を示してある。なお、ｃ０は真空中の光の速度、μｒは線路空間を囲む絶縁材料の比透磁率、εｒは線路空間を囲む絶縁材料の比誘電率である。
【００２４】
【表１】
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【００２５】
ここで、回路ブロック間の伝送方式には信号をシリアルに伝えるパケット方式とパラレルに伝えるバス方式があるが、どちらの方式も本質的に高周波パルス信号エネルギを伝送するという概念は変わらない。したがって、この高速信号伝送という概念を注目し、プロトコル的な信号伝達はここでは取り上げない。すなわち、本発明は、全ての信号伝達方法に利用できる手段を提供するものである。
【００２６】
ドライバは、通常ＣＭＯＳインバータが基本回路として使用されている。本発明は、この最も単純なインバータやバッファを使用して構成し、何らの新しい回路や新しい製造プロセスを必要としないで、かつ技術の進歩と共に不変的に適用できるものである。
【００２７】
本発明では、分布定数回路的に取り扱われる伝送線路が回路ブロック間の配線に使用される。これにより、もし電源が完全であれば、線路の長さのみが遅延時間を支配し、あるビット幅（例えば６４ビット）の信号のクロックに対するスキューはほとんどない設計が可能になるだけでなく、クロック配線もＨツリー伝送線路化で数ｐｓ以下のスキューで分配するが可能である。
【００２８】
理想的な伝送線路は、電磁エネルギがその中に閉じ込められているため、ＲＣ遅延で現れる積分回路的な鈍りは０となる。線路の直流抵抗分と誘電損失分だけ信号エネルギの損失が起こり、最大振幅がオームの法則にしたがって低くなるが、抵抗損失は波形の鈍りがないため、その遅延はほとんど無視できるだけでなく、ビット幅の線路が同じ構造と寸法であれば事実上のスキューは０となる。
【００２９】
しかし、誘電損失は周波数特性を持つため、波形は乱れるが、ビット幅の線路が同じ構造で波形の乱れが一定していれば、それなりに制御が可能である。
【００３０】
問題は電源にあることが多く、電源の供給力とグランドの吸引力がそれぞれのインバータで異なっていれば、その電源能力に応じたインバータスイッチしかできず、波形が個々に違ったものになり、スキューを伴うことになるだけでなく、余分な高調波が乗り、共振による特異現象が起こることになる。ＧＨｚ帯域ではデバイス構造の位置による特性ばらつきよりはるかに大きい問題である。
【００３１】
本発明では、回路ブロック間の伝送配線を伝送線路にするだけではなく、ドライバトランジスタのオン抵抗を高くし、それに見合う特性インピーダンスの電源グランドをペアとする伝送線路とする。
【００３２】
電磁波と閉じ込める伝送線路の構造はすでに各種提案されているが、隣接配線を有するとき、隣接のクロストークを避ける工夫について、あまり多くの有効な手段はない。
【００３３】
本発明の目的は、隣接構造を持つ線路のクロストークを最小にする配線構造とコネクタ構造、従来回路との接続手段を提供することにある。
【００３４】
ここで、伝送線路はパイプの太さが決められた水道パイプのようなもので不連続点においてエネルギ反射が起こる。不連続点で反射して戻ったエネルギが戻り側にある不連続点で再び反射して多重反射を繰り返し、共振などを起こすと、全く想像がつかないような波形となってしまう。
【００３５】
そこで、本発明では、伝送線路は始端から終端まで同じパイプの太さ、すなわち特性インピーダンスが同じ構造であることを前提とし、直流電流を遮断しながら反射防止の工夫を施す。
【００３６】
公知の反射防止には４つの方法があり、第一の方法は、基板で良く用いられているダンピング抵抗をドライバ端に挿入する方法である。第二の方法は、ドライバのオン抵抗が伝送線路の特性インピーダンスと同じに設計する方法である。第三の方法は、双方向バス構造にあって両サイドのドライバのオン抵抗が伝送線路のそれと同じにする方法である（付随的に両サイドにダンピング抵抗を挿入した構造も含む）である。第四の方法は、理想的なもので、受端終端に整合した終端抵抗を付ける方法であるが、常にオン電流が流れる欠点を有していて、従来嫌われていた方法である。
【００３７】
本発明では、第五の方法として方向性カプラ又はキャパシタを介して終端抵抗を伝送線路の終端に設ける方法を提案する。
【００３８】
さらに、本発明では、インバータ又はバッファから配線につながる構造をその出発点、終端点まで完全な伝送線路とするデバイス平面構造と配線層構造を規定し、その伝送線路の両端は直流的に遮断された構造とする。なお、一般に使われている差動信号のグランドの取り扱いに関する構造もこの中に含まれる。
【００３９】
差動信号は本来エネルギ的にはペア線路を形成するものであるが、従来、差動型のデジタル信号伝送回路は、装置間の基準電圧レベルを合わせるためにグランドを参照した伝送線路となっており、３相交流的な配線となっているため、そのカップリング係数を意識した終端抵抗を配置しなければならないが、これがうまく守られていない場合が多い。
【００４０】
また、回路動作で電源グランドが大きく揺らぎ、隣接回路に影響を与えることから、電源グランドは回路ブロック別に独立に配置することが、ＧＨｚ帯での信号処理には必須の条件であり、本発明では、この問題も解決する。
【００４１】
差動回路のもう一つの欠点は差動信号そのものがトランジスタ特性ばらつきのため、スキューが存在することで、遷移時にそのずれで大きなスパイク電流を伴うことになり、ＥＭＩの問題を提起する。さらに、トランジスタ数が２倍になる欠点も有する。
【００４２】
本発明における、デバイス平面構造と配線層構造の設計ガイドは、先ず電磁波速度で伝送することが出来る伝送線路ありきから出発するもので、トランジスタ配置はそれに従属するものである。
【００４３】
すなわち、金属は電磁波速度で信号が伝送されるが、半導体はキャリアの移動度で信号が伝わり、電磁波速度とならないので、トランジスタコンタクト部から出た線路の全てを金属で構成し、ポリシリコンや金属化合物、たとえばシリサイドなどを使用せず、必要であれば、ゲート電極も金属とすることにより、出発点、から終端点まで完全な伝送線路とする。
【００４４】
このような構造の中距離配線は５０ｍの長さに亘って数ＧＨｚの周波数を通すことができ、インバータやバッファのスイッチング能力の将来に対して十分対応できるブロック間伝送システムを構築することができる。
【００４５】
また、信号伝送線路を介して回路ブロック間でデジタル信号の伝送を行う信号伝送システムでは、静電気放電(ESD:electro-static discharge)保護のため、入出力端には一般に保護ダイオード又は保護トランジスタが付いている。上記保護ダイオード又は保護トランジスタの寄生容量が信号遷移時の即応性の妨げになり、高周波に対応できないことになる。
【００４６】
そこで、本発明では、ＥＳＤ保護回路の見掛け容量を小さくするバラクタ回路を提案する。
【００４７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかにされる。
【課題を解決するための手段】
【００４８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００４９】
すなわち、本発明は、信号伝送線路を介して回路ブロック間でデジタル信号の伝送を行う信号伝送システムであって、各回路ブロックは、それぞれ機能回路と分離された構成の受送信回路を備え、受信端と送信端の間がインピーダンス整合した伝送線路であることを基本構成とし、差動出力ドライバから導出されたグランド参照差動線路を上記回路ブロック内でグランドを中心にして差動信号の線路を対称に配置した構成とし、上記信号伝送線路内ではグランドを参照しない差動ペア線路のみが前記グランドを中心とする対称構造の線路から直接延長された構造を特徴とする。
【００５０】
また、本発明は、信号伝送線路を介して回路ブロック間でデジタル信号の伝送を行う信号伝送システムであって、各回路ブロックは、それぞれ機能回路と分離された構成の受送信回路を備え、受信端と送信端の間がインピーダンス整合した伝送線路であることを基本構成とし、各受送信回路に備えられるドライバ及び／又はレシーバは、各差動信号の線路のプルアップ保護回路とプルダウン保護回路をそれぞれ同じ導電型構造の領域内に設け、ＥＳＤ保護トランジスタを相補的に動作させるようにしたＥＳＤ保護回路が設けられていること特徴とする。
また、本発明は、信号伝送線路を介して回路ブロック間でデジタル信号の伝送を行う信号伝送システムであって、各回路ブロックは、それぞれ機能回路と分離された構成の受送信回路を備え、受信端と送信端の間がインピーダンス整合した伝送線路であることを基本構成とし、上記信号伝送線路は、差動構成又はシングルエンド構成の隣接ペア線路が、それが発生する電界ベクトルが並行又は直行する配列になるように構成された多芯ケーブル構造を有することを特徴とする。
【００５１】
さらに、本発明は、それぞれ機能回路と分離された構成の受送信回路を備え、受信端と送信端の間がインピーダンス整合した伝送線路であることを基本構成とする各回路ブロック間を接続して回路ブロック間でデジタル信号の伝送を行うための信号伝送線路であって、差動構成又はシングルエンド構成の隣接ペア線路が、それが発生する電界ベクトルが並行又は直行する配列になるように構成された多芯ケーブル構造を有することを特徴とする。
【００５２】
本発明に係る信号伝送システムにおいて、各受送信回路に備えられるドライバ及び／又はレシーバは、各差動信号の線路のプルアップ保護回路とプルダウン保護回路をそれぞれ同じ導電型構造の領域内に設け、静電気放電(ESD:electro-static discharge)保護トランジスタを相補的に動作させるようにしたＥＳＤ保護回路が設けられている。
【００５３】
また、本発明に係る信号伝送システムにおいて、上記信号伝送線路は、隣接ペア線路が発生する電界ベクトルが並行又は直行する配列になるように構成された多芯ケーブル構造を有する。
【００５４】
また、本発明に係る信号伝送システムでは、電源グランドペア伝送線路を備える受送信回路は電源を基板より供給することを前提として、上記受送信回路を構成する受信回路又は送信回路の少なくとも一方がコネクタ部に埋め込まれている。
【００５５】
また、本発明に係る信号伝送システムは、上記送受信回路はデジタル信号を出力する差動インバータ構造のドライバを備え、元電源に向かって、元電源回路又は近接バイパスキャパシタまで延長され、上記ドライバのオン抵抗と上記信号伝送線路の特性インピーダンスの合計をドライブ可能な低特性インピーダンスの電源グランドペア線路を介して上記ドライバに電源が供給され、上記ドライバの直後又は受信端の少なくとも一方に方向性カプラ又はキャパシタが挿入され、直流的に絶縁された構造を有し、その後に続く伝送線路がある場合は、上記方向性カプラ又はキャパシタの進行方向に終端がなされた信号伝送線路を介して伝送されるデジタル信号を上記方向性カプラ又はキャパシタの直後又は直前で到達信号レベルに応じたＶthを有する差動レシーバで受ける。
【００５６】
また、本発明に係る信号伝送システムは、差動ドライバ及びレシーバの対になっているトランジスタは同じウエル内にあり、サブストレートグランドに落とすことなく浮かした構造とされており、上記規定された伝送線路の全てが金属で構成されている。
【００５７】
また、本発明に係る信号伝送システムは、電源グランドペア線路、ドライバ、信号伝送線路、レシーバからなるセットが双方向に設けられている。
【００５８】
また、本発明に係る信号伝送システムにおいて、ドライバチップ直後の方向性カプラ又はキャパシタと、レシーバチップ直前あるいは直後の方向性カプラ又はキャパシタは、グランド線であってもグランドに直接接続せず、ペア線の両端ともに浮遊した開放端である。
【００５９】
また、本発明に係る信号伝送システムにおいて、上記方向性カプラ又はキャパシタのエネルギ通過側の線路は、多重反射防止の終端抵抗が伝送方向の終端に挿入されている。
【００６０】
また、本発明に係る信号伝送システムにおいて、上記信号伝送線路を介してデジタル信号を受信するレシーバ端において、差動ペア線路の間に電極を挿入し、この電極の電位を参照電位とする。
【００６１】
また、本発明に係る信号伝送システムおいて、上記信号伝送線路を介してデジタル信号の伝送を行う一方の回路ブロックの送受信回路に電源を有しないときは電源グランドペア伝送線路が併走しており、この電源グランドペア伝送線路の特性インピーダンスはドライブする複数の信号伝送線路の並列インピーダンスと同じかそれよりより小さい。
【発明の効果】
【００６２】
本発明によれば、信号伝送線路を介して回路ブロック間でデジタル信号の伝送を行う信号伝送システムにおいて、各回路ブロックはそれぞれ機能回路と分離された構成の受送信回路を備え、受信端と送信端の間がインピーダンス整合した伝送線路であることを基本構成とし、差動出力ドライバから導出されたグランド参照差動線路を上記回路ブロック内でグランドを中心にして差動信号の線路を対称に配置した構成とし、上記信号伝送線路内ではグランドを参照しない差動ペア線路のみが前記グランドを中心とする対称構造の線路から直接延長された構造とすることにより、グランドを参照する差動線路とグランドを参照しない差動線路を接続することができ、数十ＧＨｚ帯のデジタル高速信号を差動線路を介して伝送することができる。
【００６３】
また、本発明によれば、信号伝送線路を介して回路ブロック間でデジタル信号の伝送を行う信号伝送システムにおいて、各回路ブロックはそれぞれ機能回路と分離された構成の受送信回路を備え、受信端と送信端の間がインピーダンス整合した伝送線路であることを基本構成とし、各受送信回路に備えられるドライバ及び／又はレシーバは、プルアップ保護回路とプルダウン保護回路を同じ導電型構造の領域内に設け、ＥＳＤ保護トランジスタを相補的に動作させるようにしたＥＳＤ保護回路が設けられているので、ＥＳＤ保護回路の見掛け容量を小さくして、信号遷移時の即応性を高め、数十ＧＨｚ帯のデジタル高速信号を差動線路を介して伝送することができる。
【００６４】
また、本発明によれば、信号伝送線路を介して回路ブロック間でデジタル信号の伝送を行う信号伝送システムにおいて、各回路ブロックは、それぞれ機能回路と分離された構成の受送信回路を備え、受信端と送信端の間がインピーダンス整合した伝送線路であることを基本構成とし、上記信号伝送線路は、差動構成又はシングルエンド構成の隣接ペア線路が、それが発生する電界ベクトルが並行又は直行する配列になるように構成された多芯ケーブル構造を有するので、隣接構造を持つ線路のクロストークを最小にして、数十ＧＨｚ帯のデジタル高速信号を差動線路を介して伝送することができる。
【００６５】
さらに、本発明によれば、それぞれ機能回路と分離された構成の受送信回路を備え、受信端と送信端の間がインピーダンス整合した伝送線路であることを基本構成とする各回路ブロック間を接続して回路ブロック間でデジタル信号の伝送を行うための信号伝送線路であって、差動構成又はシングルエンド構成の隣接ペア線路が、それが発生する電界ベクトルが並行又は直行する配列になるように構成された多芯ケーブル構造を有することによって、隣接構造を持つ線路のクロストークを最小にして、数十ＧＨｚ帯のデジタル高速信号を伝送することのできる信号伝送線路を提供することができる。
【発明を実施するための最良の形態】
【００６６】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００６７】
以下に説明する本発明の実施の形態では、従来のシングルエンド信号を差動で動作させる単純な構造の差動信号伝送線路を使用して２つの回路ブロック間を接続し、図１に示すような構成の回路ブロック間伝送システム１００を構築する。
【００６８】
この回路ブロック間伝送システム１００は、２つの回路ブロック１０，２０が差動信号伝送線路３０及び電源グランドペア伝送線路４０を介して接続されてなる。各回路ブロック１０，２０は、それぞれ電源回路ブロック１から電源が供給される機能回路ブロック２、この機能回路ブロック２と区別された入出力回路ブロック３、この入出力回路ブロック３の入出力端に設けられたコネクタ７からなる。機能回路ブロック２と区別された入出力回路ブロック３に複数のドライバ４とレシーバ５と電源グランドペア構成６を有しており、この入出力回路ブロック３の入出力端にコネクタ７が設けられている。このコネクタ７は、そのハウジング内に入出力回路ブロック３を包含するものであってもよい。
【００６９】
一方の回路ブロック１０のコネクタ７から差動信号伝送線路３０及び電源グランドペア伝送線路４０がつながり、他方の回路ブロック２０に接続される。他方の回路ブロック２０も同様な構成で受けている。
【００７０】
なお、回路ブロック別に基板上に構成されていることが一般的であるが、同一基板内の回路ブロック間伝送システムにもこの構成が適用できることは言うまでもない。
【００７１】
さらにいうならば、回路ブロック間は遠距離で伝送線路中の信号エネルギが減衰するときは、図２のように、中継基地としての役目を果たすドライバとレシーバとからなる中継回路５０として回路ブロックを構成することもできる。この回路ブロック間伝送システム１００では、電源グランドペア伝送線路４０を信号伝送線路３０と併走させることで、上記中継基地としての役目を果たす構成を採用することが可能な構造となっている。
【００７２】
次に、この回路ブロック間伝送システム１００における入出力回路ブロック３に備えられるドライバ・レシーバ部分の詳細について説明する。
【００７３】
シングルエンド的差動回路の各種回路構成例を方向性カプラや容量結合を含めて図３，図４，図５，図６及び図７に示す。ただし、ここでは、後述する静電気放電(ESD:electro-static discharge)保護回路は除いてある。
【００７４】
まず、図３，図４，図５及び図６に示すシングルエンド方式について説明する。
【００７５】
従来構造のインバータ1段のドライバから出力される信号はグランド線とセットになって伝送線路を形成し、伝送する時は非特許文献１，２にあるごとく信号線とグランドは相補信号が通ることになる。そのインピーダンスは通常の５０Ωから１００Ωである。また、インバータ内ではＬＳＩのサブストレートグランド、すなわち基準グランドである。そこを出発したグランド線は、伝送中に信号線とカップリングして基準グランドとは異なる相補信号となって、独立した動きとなる。この物理は電磁波伝送に基づくものであり、集中定数回路では生まれない概念である。受端終端では差動信号であり、差動レシーバで受けることができる。
【００７６】
要すれば、差動レシーバの対のＭＯＳトランジスタは同じウエル構造の中にあって、サブストレートグランドにつながっていない構造が採用される。この構造は、本件発明者等が特願２００２−２２７０８号として先に提案している。
【００７７】
伝送線路が電磁気的に閉じていれば、伝送中のノイズは防止できるが、たとえコモンモードノイズが載って基準電位からずれても同じウエル構造の中で正しい電位差を検知することが出来るため、グランドと無関係に信号を正しく受信することが出来る。ただし、大きな振動によるラッチアップを防止する必要があるとき、図３，図４，図５及び図６におけるレシーバ５Ａにある点線のように差動対をなすＭＯＳトランジスタＴｎ２１，Ｔｎ２２の各ゲート下接続（バックゲート）を電流制御ＭＯＳトランジスタＴｎ２３のドレインに接続する。ＳＯＩなど、ラッチアップに関係ない構造では不要であることは言うまでもない。
【００７８】
図７は従来構造のＬＶＤＳ型差動回路における参照グランドを取り除き、方向性カプラ８又は容量性結合器９で終端したものである。レシーバ５Ｂはシングルエンド構造のレシーバであってもよいことはいうまでもない。また、ＥＣＬタイプのグランドを除去した回路は省略するが、これも同様に改良できることは容易に類推することができる。
【００７９】
図３は送信端シングルカプラ方式の信号伝送システム１００Ａの構成例を示すもので、一方の回路ブロック１０のドライバ４Ａと信号伝送線路３０との間に方向性カプラ８が挿入されており、他方の回路ブロック２０のレシーバ５Ａが信号伝送線路３０に直接接続されている。
【００８０】
信号伝送線路３０は、ＲＣ遅延が無視できない長いペア配線を伝送線路構造にしたものであって、送端から受端にデジタル信号を伝送する。
【００８１】
ドライバ４Ａは、ＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２，Ｔｎ１３と抵抗Ｒ１１，Ｒ１２からなる。差動対を構成するＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２のドレイン電極は、それぞれ抵抗Ｒ１１，Ｒ１２を介して電源Ｖｄｄに接続されている。また、電流制御用のＮＭＯＳトランジスタＴｎ１３のドレイン電極は、ＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２のソース電極に接続されており、さらに、ＮＭＯＳトランジスタＴｎ１３のソース電極は、ＬＳＩチップのサブストレートグランド（基準グランド）に接続されている。
【００８２】
そして、ＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２のゲートには、信号伝送線路３０をドライブするデジタル信号が入力される。このドライバ４Ａの出力すなわちＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２のドレイン電極は、方向性カプラ８を介して信号伝送線路３０の送端に接続されている。
【００８３】
電源グランドペア線路４０は、ドライバ４Ａから電源Ｖｄｄの元電源回路又は近接したバイパスキャパシタまでに配置された伝送線路であって、ドライバ４Ａに電源Ｖｄｄを供給する。電源グランドペア線路４０の電源側配線の両端は、一端がドライバ４ＡのＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２のドレイン電極に抵抗Ｒ１１，Ｒ１２を介して接続され、他端が元電源回路又はバイパスキャパシタの電源側端子に接続されている。また、電源グランドペア線路４０のグランド側配線の両端は、ドライバ４Ａの配置位置及び元電源回路又はバイパスキャパシタの配置位置において、それぞれＬＳＩチップのサブストレートグランド（基準グランド）に接続されている。
【００８４】
レシーバ５Ａは、ＮＭＯＳトランジスタＴｎ２１，Ｔｎ２２，Ｔｎ２３と抵抗Ｒ２１，Ｒ２２からなる。差動対を構成するＮＭＯＳトランジスタＴｎ２１，Ｔｎ２２のドレイン電極は、それぞれ抵抗Ｒ２１，Ｒ２２を介して電源Ｖｄｄに接続されている。また、電流制御用のＮＭＯＳトランジスタＴｎ２３のドレイン電極は、ＮＭＯＳトランジスタＴｎ２１，Ｔｎ２２のソース電極に接続されており、さらに、ＮＭＯＳトランジスタＴｎ２３のソース電極は、ＬＳＩチップのサブストレートグランド（基準グランド）に接続されている。そして、このレシーバ５Ａは、ＮＭＯＳトランジスタＴｎ２１，Ｔｎ２２のゲートに信号伝送線路３０からデジタル信号が直接入力される。
【００８５】
方向性カプラ８は、それぞれ所定長のエネルギ入力側ペア線８１とエネルギ通過側ペア線８２とを接近させ、それぞれのペア線８１，８２を誘電率の異なる材料中に配置した小型で簡単な構造のものであって、入力されたデジタル信号の直流成分を遮断し、広帯域交流成分を通過させる。この方向性カプラ８のエネルギ入力側ペア線８１の始端は、上記ドライバ４Ａの出力すなわちＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２のドレイン電極に接続されており、終端は浮遊した開放端になっている。また、この方向性カプラ８のエネルギ通過側ペア線８２の終端は、信号伝送線路３０の送端に接続されており、始端は浮遊した開放端になっている。
【００８６】
この図３に示した送信端シングルカプラ方式の信号伝送システム１００Ａは、最も単純な回路構成であるが、伝送線路３０にチャージする電流が流れる。しかし終端はカプラ入力端とカプラ出力端両者ともに解放であり、保持するための直流電流は流れない。カプラ出力端では移動した電気エネルギがそのまま逃げ道がなく、メモリのごとくチャージを保持する。方向性カプラ８の長さの短いときはこの回路が理想である。方向性カプラ８の長さが長いと移動した側のカプラ内での反射が起こり、再び伝送線路３０にエネルギが戻るため、波長の１／４０以下の長さでなければならない。したがって、後述するように、この送信端シングルカプラ方式の信号伝送システム１００Ａを実現するためには、方向性カプラ８は半導体チップの中で構成することが望ましい。
【００８７】
図４は送信端容量結合方式の信号伝送システム１００Ｂの構成例を示すもので、この信号伝送システム１００Ｂは、上記方向性カプラ８の代わりに結合容量９（９１，９２）を直列に付加したものである。９（９１，９２）の構造に長さを持つときは上記条件を守るため、チップ内で構成することが望ましい。基板上で実現する場合、図４に示す構造では長くなるため、長さの短いチップキャパシタを上記結合容量９（９１，９２）として用いればよい。
【００８８】
この信号伝送システム１００Ｂでは、一方の回路ブロック１０のドライバ４Ｂと信号伝送線路３０との間に結合容量９（９１，９２）が挿入されており、他方の回路ブロック２０のレシーバ５Ａが信号伝送線路３０に直接接続されている。
【００８９】
ドライバ４Ｂは、ＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１によって構成されたＣＭＯＳインバータである。電源側ＰＭＯＳトランジスタＴｐ１及びグランド側ＮＭＯＳトランジスタＴｎ１のゲートには、信号伝送線路３０をドライブするデジタル信号が入力される。このドライバ４Ｂの出力すなわちＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のドレイン電極は、結合容量９（９１，９２）を介して信号伝送線路３０の送端に接続されている。また、ＮＭＯＳトランジスタＴｎ１のソース電極は、ＬＳＩチップのサブストレートグランド（基準グランド）に接続されている。
【００９０】
電源グランドペア線路４０は、ドライバ４Ｂから電源Ｖｄｄの元電源回路又は近接したバイパスキャパシタまでに配置された伝送線路であって、ドライバ４Ｂに電源Ｖｄｄを供給する。電源グランドペア線路４０の電源側配線の両端は、ドライバの電源側ＰＭＯＳトランジスタＴｐ１のソース電極及び元電源回路又はバイパスキャパシタの電源側端子にそれぞれ接続されており、また、電源グランドペア線路４０のグランド側配線の両端は、ドライバ４Ｂの配置位置及び元電源回路又はバイパスキャパシタの配置位置において、それぞれＬＳＩチップのサブストレートグランド（基準グランド）に接続されている。
【００９１】
図５は終端抵抗型ダブルカプラ方式の信号伝送システム１００Ｃの構成例を示すもので、この信号伝送システム１００Ｃは、伝送線路３０の両端に方向性カプラ８，１１が設けられている。方向性カプラ８，１１は結合容量に置き換えることもできる。
【００９２】
受端側の方向性カプラ１１は、それぞれ所定長のエネルギ入力側ペア線１１１とエネルギ通過側ペア線１１２とを接近させ、それぞれのペア線１１１，１１２を誘電率の異なる材料中に配置した小型で簡単な構造のものであって、入力されたデジタル信号の直流成分を遮断し、広帯域交流成分を通過させる。この方向性カプラ１１のエネルギ入力側ペア線１１１の始端は、信号伝送線路３０の受端に接続されており、終端は浮遊した開放端になっている。また、この方向性カプラ１１のエネルギ通過側ペア線１１２の始端は浮遊した開放端になっており、終端には終端抵抗１２が接続されている。
【００９３】
方向性カプラ８又は結合容量はドライバ４Ｂの遷移電磁エネルギのみを伝送線路３０に一方向に移送する役目だけを司どり、伝送線路３０内に電荷を充満することがない。レシーバ５Ａは一瞬の遷移エネルギを感知し動作をするが、遷移エネルギは通過して、後段の方向性カプラ１１又は結合容量９に移動し終端抵抗１２で吸収されるため、レシーバ５Ａの後段にはラッチ回路を付加しなければならない。遷移信号エネルギのみでレシーバ５Ａを動作させ、反転信号でレシーバを反動させる方法である。
【００９４】
このように、受端側の方向性カプラ１１の出力端には、終端抵抗１２が挿入されており、これによって電荷が瞬時放電されることから、反射エネルギはない。この方向性カプラ１１を結合容量に置き換えた場合の終端抵抗１２は、レシーバ端差動間を抵抗結合(放電を主目的とする）ため、５０〜１ＭΩの値で調節し、次のクロックが来るまでに放電できればよい。
【００９５】
図６に示す信号伝送システム１００Ｄは、図５に示した信号伝送システム１００Ｃにおける伝送線路３０が高速性能に良質なときの対応例であり、受端側の方向性カプラ１１を省略して、伝送線路３０の受端側に終端抵抗１２が直接接続されている。伝送線路３０には遷移エネルギ成分だけが通り、そのエネルギでレシーバは反応し、終端抵抗１２で吸収される。この場合の終端抵抗１２は伝送線路３０の特性インピーダンスに整合したものである。
【００９６】
以上の働きの原理は後述するが、方向性カプラ８，１１は、１００ＭＨｚから数十ＧＨｚまでの高周波を通す平滑なハイパスフィルタである。方向性カプラ８，１１に置き換えられる結合容量は１０ｐＦ〜１０００ｐＦ程度で十分である。
【００９７】
図７に示す信号伝送システム１００Ｅは、従来のＬＶＤＳ型差動回路を改良したもので、一方の回路ブロック１０のドライバ４Ｃの出力端を方向性カプラ８又は結合容量を介して伝送線路３０に接続し、伝送線路３０を介してグランド参照しない形で他方の回路ブロック２０にデジタル信号を伝送し、レシーバ５Ｂで受けるようにしたものである。遷移エネルギのみ伝送するため、レシーバ５Ｂの後段にはラッチ回路が必要となる。もちろん、先に説明した図３〜図６の他の伝送線路構造のいずれに置き換えてもよく、レシーバ５Ｂも置き換え可能である。
【００９８】
図３〜図７に電源グランドペア線路４０として示してあるように、電源Ｖｄｄはグランドとペア線路になっている。ドライバであるインバータのトランジスタオン抵抗を５００Ωから１ｋΩであるとし、また、信号伝送線路３０の特性インピーダンスＺ０ｓは５０Ωであるとすると、信号振幅ｖは、
ｖ＝Ｖｄｄ（５０／５５０）〜Ｖｄｄ（５０／１０５０）
となるため、レシーバはこのレベルを検知するセンスアンプとなり、前記した図３〜図７に示すようなに構造の差動回路が望ましい。１０ＧＨｚのパルスを考えると、電圧の立ち上がり時間ｔｒ、立ち下がり時間ｔｆは３５ｐｓが最大であり、通常これより短い。このような高速変化では伝送線路カプラ（方向性カプラ８）を用いて、直流遮断フィルタの機能で広帯域の高調波を含むデジタル信号を伝えることができる。ＣＡＳ、ＲＡＳ、ＣＳなどのイネーブルやアクナレッジの直流成分が多い制御信号でも、ある電荷量が方向性カプラ８又は結合容量を通過すればレシーバであるセンスアンプのゲートチャージに十分な電荷量となり、信号が受信でき、これに続くラッチ回路で信号を保持できる。なお、終端抵抗１２が直列についていると、直流成分の多い制御信号は常に電流を消費し、集中常数回路を基本とするチップデバイス設計者の嫌う回路となる。高調波の波長が上述の表１の線路長より短くなったときは反射を防止する必要があることから終端抵抗１２は必然であるが、余分な直流成分を熱エネルギにする必要はない。これが方向性カプラまたは結合容量９を挿入する理由である。
【００９９】
電磁波速度で処理する必要があるため、終端側の方向性カプラ１１及び終端抵抗１２はいずれも金属で作られている。ポリ結晶の半導体の抵抗や線路はその電荷移動速度が飽和電界をかけたときで５×１０４ｍ／ｓ程度で電磁波速度に対して３桁も小さいことから使用できない。電源グランドペア線路４０の特性インピーダンスＺ０ｐはドライバと終端を合計した抵抗負荷ＲＬ（電源から見た負荷抵抗という意味）が５５０Ωから１０５０Ωとなるため、あまり小さくしなくてもよい。すなわち、１電源グランドペアでｎ本の信号ドライバに電気エネルギを供給する場合、次の（５）式に示す不等式を満たせばよい。
【０１００】
ＲＬ／ｎ＞Ｚ０ｐ  （５）式
この（５）式に示す不等式はすでに上述の特許文献１、２で規定されているものである。
【０１０１】
ここで、図６に示した信号伝送システム１００Ｄを例にして、信号伝送線路３０のエネルギチャージの考え方について図８を参照して説明する。
【０１０２】
ドライバ４Ｂを構成しているＰＭＯＳトランジスタＴｐ１及びＮＭＯＳトランジスタＴｎ１は等価的に相補スイッチＳＷＰ，ＳＷＮとオン抵抗ＲｏｎＰ，ＲｏｎＮの直列接続回路にて示され、ドライバの電源Ｖｄｄのにつながった側のＰＭＯＳトランジスタＴｐ１がオンした瞬間の負荷は、ＰＭＯＳトランジスタＴｐ１のオン抵抗ＲｏｎＰと、信号伝送線路３０の特性インピーダンスＺ０ｓの合計である。
【０１０３】
ｉ＝Ｖｄｄ／ＲｏｎＰ＋Ｚ０ｓ             （６）式
上記（６）式で与えられる電流ｉが、このトランジスタがオンしている時間ｔｏｎの間流れているか、伝送遅れの時間ｔｐｄの間伝送線路に流れている。時間ｔｏｎ又は時間ｔｐｄの内のどちらか短い時間が律則条件になる。
【０１０４】
時間ｔｐｄの経過後、信号エネルギが終端抵抗１２に到達したとき、信号伝送線路３０というパイプに水が満杯になったごとく、Ｚ０ｓという負荷は消え、終端抵抗１２の抵抗値ＲＬに取って代わる。この場合、Ｚ０ｓ＝ＲＬのため、電流は変わらず、結局一回のオンパルス時間ｔｏｎで支配される次の（７）式で示される電荷量Ｑが得られる。
【０１０５】
Ｑ＝ｉ×ｔｏｎ             （７）式
信号伝送線路３０では電磁波ベクトルに従った電流のため、終端抵抗１２に向かっていることに注目しながらグランドにつながったトランジスタがオンしたとき、すなわち、入力信号がハイに遷移し、電源側がオフしたときを考える。信号レベルがグランドレベルになるため、ｉ＝０となるが、パイプに詰まっていた水は終端に向けて運動エネルギを持っていると同様に、信号伝送線路３０内の電荷は全てそのまま進行して終端抵抗１２で熱エネルギに変換される。グランドにつながったＮＭＯＳトランジスタＴｎ１はオンするが電荷は何も流れず、見かけ上動作したことにならない。
【０１０６】
このように、図８の回路では、パルスオフ信号はエネルギが不要となり、図４１の従来のＬＶＤＳ型差動回路５００に比べてエネルギが節約できる。しかしながら、図８の回路は、負荷容量ＣＬのみが必要電荷量（エネルギ）Ｑ＝ＣＬＶｄｄである図４０に示した従来回路４００よりエネルギ的に劣る。
【０１０７】
この実施の形態では、この対応策を方向性カプラ８又は結合容量９の挿入で補うようにしている。
【０１０８】
次に、電源グランドペア線路４０の動作について説明する。
【０１０９】
図４０に示した従来の差動回路４００はカレントスイッチになっていて、理想であれば常に直流が流れ、電源グランドの揺らぎは生じないため、特に電源・グランドを補強しなくても高速信号では理想であるといわれる理由である。しかし、スイッチングするときはトランジスタのドレイン・ソース間の全容量とドレインとサブストレート・グランド間の容量が電位変化で反転しディスチャージ・チャージがなされ、非常に急峻なスパイク電流が流れる。インダクタンスを持ったバイパスキャパシタではこれを防止することはできない。
【０１１０】
２０ＧＨｚのパルスを考えると、立ち上がり時間ｔｒ＝立ち下がり時間ｔｆ＝１７．５ｐｓ以下を実現しなければならない。例えば電源電圧Ｖｄｄ＝１Ｖ、Ｒｏｎ＋ＲＬ＝９５０＋５０Ωとすると、ｉ＝１ｍＡ（振幅０．１Ｖ）となる。仮にバイパスキャパシタのインダクタンスをＬｃ＝１００ｐＨという小さな値としても、電源電圧Ｖｄｄの降下電圧Ｖｄｒｏｐは、次の（８）式に示すように５．７ｍＶとなる。
【０１１１】
Ｖｄｒｏｐ＝Ｌｃｄｉ／ｄｔ
＝１００ｐＨ・１ｍＡ／１７．５ｐｓ
＝５．７ｍＶ                          （８）式
このことは、１０個のドライバを１本の電源で供給することはできないことを意味している。すなわち、電源の降下電圧Ｖｄｒｏｐが５７ｍＶとなるからである。これ以外に、カレントスイッチのスキューやＬＶＤＳ型差動回路のようにＮＭＯＳトランジスタとＰＭＯＳトランジスタの動作特性の違いがあれば惨めな状態で、電源グランドの揺らぎは収拾がつかない状態となる。
【０１１２】
パラレル信号を低電圧差動のシリアル信号に変換して伝送する方式。ノイズおよび不要幅射を低減し、伝送線を削減。機器の内部接続、液晶ディスプレイやスタッカブルＨＵＢなどのデジタルインターフェースに用いられている。
【０１１３】
これに対し、この実施の形態の信号伝送システム１００における電源グランドは、前述のように実質的に浮遊容量やインダクタンスのない伝送線路を使用することで、図８に示すような特性インピーダンスＺ０ｐの電源グランドペア線路４０になっている。
【０１１４】
この特性インピーダンスＺ０ｐの電源グランドペア線路４０から供給される最大許容電流Ｉｍａｘは、次の（９）式にて示される。
【０１１５】
Ｉｍａｘ＝Ｖｄｄ／Ｚ０ｐ    （９）式
したがって、例えば電源Ｖｄｄ＝１Ｖ、Ｚ０ｐ＝２５Ωとすると、
Ｉｍａｘ＝４０ｍＡ
という電流が周波数特性を持たずに、瞬時に供給可能となる。
【０１１６】
パイプに水が詰まっている状態から、瞬時にある速度で移動することはできない現象とは異なり、電磁波速度は光の速度（１．５〜３×１０８ｍ／ｓ）であり、電荷を引き抜くトランジスタは３桁も遅いキャリア速度（電子の飽和電界速度で５×１０４ｍ／ｓ）で容量をチャージするため、瞬時供給という表現が可能である。
【０１１７】
しかし、それを得た瞬間に慣性が生まれる。これを無視できるようにするためには、比喩で説明すると、水道配管システムは幹線パイプの容量に対して、家庭用引込み線は非常に細いパイプで、実質的に幹線を乱さない比率となっているようにすればよい。
【０１１８】
図８の信号伝送システムにおいて、ドライバであるインバータのトランジスタオン抵抗をＲｏｎ、信号伝送線路の特性インピーダンスをＲｏｓとして、電源から見た抵抗負荷ＲＤは、次の（１０）式にて示される。
【０１１９】
ＲＤ＝Ｒｏｎ＋Ｒｏｓ        （１０）式
したがって、例えば、電源電圧Ｖｄｄ＝１Ｖ、Ｒｏｎ＋ＲＬ＝９５０＋５０Ωとすると、ｉ＝１ｍＡ（振幅０．１Ｖ）であって、１０個のドライバを駆動するとＩｍａｘの２５％の消費となり、無視できない２５％の乱れとなるが、トランジスタの３桁も遅いキャリア速度の遅れが乱れを緩和し、問題がない。なぜならば、１つの電源グランドペア線路でｎ本の信号ドライバに電気エネルギを供給する場合、電源グランドペア線路の特性インピーダンスは、上述の（５）式に示した不等式の条件を満たせば十分である。
【０１２０】
次に方向性カプラ８の動作を図９を参照して説明する。
【０１２１】
図９（Ａ）はＴｙｐｅ１の方向性カプラ８Ａの斜視図、図９（Ｂ）はＴｙｐｅ２の方向性カプラ８Ｂの斜視図、図９（Ｃ）は両タイプの上面図である。
【０１２２】
図９において、奥行き方向が信号エネルギ伝送方向であり、差動信号の伝送線路は、信号エネルギ伝送方向に沿って上下に配置された線路がペアとして構成され（これをスタックトペア線路と呼ぶ）、スタックトペア線路８１Ａ，８１Ｂにて構成されたエネルギ通過側ペア線８２とスタックトペア線路８２Ａ，８２Ｂにて構成されたエネルギ通過側ペア線８２が非常に狭いＧＡＰ８３を介して横たわっていて、エネルギ入力側ペア線８１からエネルギ通過側ペア線８２にエネルギが移動しやすいようになっている。
【０１２３】
もう一つの特徴はエネルギ入力側ペア線８１とエネルギ通過側ペア線８２を構成する上部配線群８１Ａ，８２Ａと下部配線群８１Ｂ，８２Ｂの周辺絶縁物８４Ａ，８４Ｂが異なっていることで、図９（Ａ）に示すＴｙｐｅ１の方向性カプラ８Ａは上部配線群８１Ａ，８２Ａが空気層で囲まれており、下部配線群８１Ｂ，８２Ｂが酸化シリコンＳｉＯ２で囲まれている。また、図９（Ｂ）に示すＴｙｐｅ２の方向性カプラ８Ｂは、上部配線群８１Ａ，８２Ａがアルミナで囲まれており、下部配線群８１Ｂ，８２Ｂが酸化シリコンＳｉＯ２で囲まれている。
【０１２４】
そして、図９（Ｃ）の上面図から見たとき、ポート１(Port1)はドライバから来た入力端すなわちエネルギ入力側ペア線８１の入力端であり、ポート２(Port2)は隣接に移送したエネルギを取り出すレシーバ端すなわちエネルギ通過側ペア線８２の出力端である。それ以外の端は開放端となっている。
【０１２５】
ここで、電磁空間は立体的な相似縮小が成り立つので、次の表２に、３つの寸法例を示す。
【０１２６】
【表２】
2005051496.tif 000004
【０１２７】
この表２において、Ｌは図９に示した方向性カプラ８Ａ，８Ｂのスタックトペア線路８１Ａ，８１Ｂ及びスタックトペア線路８２Ａ，８２Ｂの信号エネルギ伝送方向の長さ、Ｗはスタックトペア線路８１Ａ，８１Ｂ及びスタックトペア線路８２Ａ，８２Ｂの各線路幅、ＧＡＰは線路間の距離である。また、ｔは上部配線群８１Ａ，８２Ａの厚み、Ｄは上部配線群８１Ａ，８２Ａと下部配線群８１Ｂ，８２Ｂとの間の絶縁層の厚みである。また、ｈ１は上部配線群８１Ａ，８２Ａの上層の絶縁層の高さ（例えば、ｈ１＝０．４ｍｍ）、ｈ２は下部配線群８１Ｂ，８２Ｂが配置された絶縁層の高さ（例えば、ｈ２＝０．６８ｍｍ）である。
【０１２８】
さらに、方向性カプラ８，１１の物理現象を説明する。
【０１２９】
進行方向に直角な空間的広がりを持つ電気力線、磁力線をＴＥＭ波（Transverse Electromagnetic wave）と呼び、伝送路内の導波モードである。電磁波の空気中にさらされていた部分では、次の（１１）式で表される電磁波速度ｃ０で進行するが、絶縁材料中はその比透磁率μｒと比誘電率εｒに応じた減速条件となる。
【０１３０】
ｃ０＝１／√μ０ε０＝３×１０８ｍ／ｓ        （１１）式
ここで、μ０＝真空中の透磁率、ε０＝真空中の誘電率である。
【０１３１】
これをνとすると、ν＝ｃ０／√μｒεｒとなり、仮にεｒ＝４、μｒ＝１とするとν＝１．５×１０８ｍ／ｓが得られる。出発時点でＴＥＭ波であったものが進行中に空気中の電磁波速度が絶縁物中より倍の速度で進行するため、ＴＥＭモードが崩れていく、スタックトペア線路の強いカップリングで隣接への配線クロストークが無視できる範囲にあった電磁界状態が崩れたＴＥＭに応じてカップリングが弱くなり、有効電磁空間の広がりが大きくなって、隣接のスタックトペア線路に電磁エネルギを移動しやすくなる。
【０１３２】
その様子を３次元電磁解析ソフトでシミュレーションした結果として、Ｔｙｐｅ１の方向性カプラ８Ａ及びＴｙｐｅ２の方向性カプラ８ＢのＳパラメータのシミュレーション結果を図１０、図１１に示す。
【０１３３】
図１０（Ａ）は、Ｔｙｐｅ１の方向性カプラ８Ａの透過係数を表すＳ２１パラメータの周波数特性のシミュレーション結果を示すもので、ＧＡＰを０．００２、０．００６、０．０１と変化させたときのポート１(Port1)からポート２(Port2)へ伝わるエネルギの周波数特性（正弦波０〜７０ＧＨｚ）を示している。また、図１０（Ｂ）は、Ｔｙｐｅ１の方向性カプラ８Ａの反射係数を表すＳ１１パラメータの周波数特性のシミュレーション結果を示すもので、ポート１(Port1)に跳ね返ったエネルギの値を示している。周波数に対してできるだけ平滑に通過し、反射エネルギの小さな条件がよく、このシミュレーションではＧＡＰ＝０．００２が最善となっている。
【０１３４】
図１１（Ａ）は、Ｔｙｐｅ２の方向性カプラ８Ｂの透過係数を表すＳ２１パラメータの周波数特性のシミュレーション結果を示すもので、ＧＡＰを０．００２、０．００６、０．０１と変化させたときのポート１(Port1)からポート２(Port2)へ伝わるエネルギの周波数特性（正弦波０〜７０ＧＨｚ）を示している。また、図１１（Ｂ）は、Ｔｙｐｅ２の方向性カプラ８Ｂの反射係数を表すＳ１１パラメータの周波数特性のシミュレーション結果を示すもので、ポート１(Port1)に跳ね返ったエネルギの値を示している。周波数に対してできるだけ平滑に通過し、反射エネルギの小さな条件がよく、このシミュレーションではＧＡＰ＝０．００２が最善となっている。
【０１３５】
なお、図１０（Ａ），（Ｂ）及び図１１（Ａ），（Ｂ）では、ＧＡＰ＝０．００６の場合の周波数特性を一点鎖線にて示し、ＧＡＰ＝０．００２の場合の周波数特性を実線にて示し、ＧＡＰ＝０．０１の場合の周波数特性を破線にて示している。
【０１３６】
Ｔｙｐｅ２の方向性カプラ８Ｂでは、Ｔｙｐｅ１の方向性カプラ８Ａより低い周波数からの通過特性がよく、ハンチングがなく、方向性結合器としてより優れていると解釈できる。Ｓパラメータでは実際の信号波形の伝わる状態を想像することが難しいため、Ｔｙｐｅ２の方向性カプラ８Ｂについて、ポート２(Port2)にレシーバトランジスタの負荷に相当する２ｐＦの素子と１ＭΩの素子を並列に付けて、パルス波形を入力した結果を図１２に示す。
【０１３７】
図１２（Ａ）は入力パルスの波形を示し、図１２（Ｂ）は上記入力パルスに対するポート２(Port2)における出力電圧波形を示し、図１２（Ｃ）は上記入力パルスに対するポート２(Port2)における出力電流波形を示している。
【０１３８】
この図１２から明らかなように、Ｔｙｐｅ２の方向性カプラ８Ｂでは、入力パルス波形に対してきれいな出力が得られていることがわかる。入力の立ち上がり時間立ち下がり時間は２５ｐｓであり、実効パルス周波数は１４ＧＨｚの実力を持つ波形であるが出力は５０ｐｓ以下の立ち上がり時間が得られていて、７ＧＨｚを通せることが分かる。出力波形が保持時間中にわずかに減衰しているのは、直流エネルギの供給がないためで、１ＭΩの電流リークに相当するものである。
【０１３９】
適切に方向性カプラの条件設定をすれば、信号伝送線路の終端は方向性カプラの開放端であり、直流電力消費はしないが、交流成分は方向性カプラを通して隣接配線に全エネルギが逃げ、ここでエネルギが蓄積され漏洩抵抗で移動全エネルギが消費され、複雑な反射で悩むことなく、間接終端できることになる。そして直流電流による電力消費が抑えられるという大きな利点が生まれる。また、信号振幅も長周期でオン・オフするような制御信号に対しては電源電圧Ｖｄｄと同じレベルまで得られることになる。
【０１４０】
また、本発明の実施の形態において、負荷を想定した伝送信号波形のモデルを示すと図１３のようになる。
【０１４１】
図１３では、入力信号Ｖｉｎを細い実線にて示し、入力信号Ｖｉｎに対する出力信号Ｖｏｕｔとして、図５及び図６に示した信号伝送システム１００Ｃ，１００Ｄのように終端抵抗１２を設けた場合における受信信号の変化を太い実線にて示し、また、図３、図４及び図７に示した信号伝送システム１００Ａ，１００Ｂ，１００Ｅのように終端抵抗１２を設けない場合における受信信号の変化を破線にて示してある。
【０１４２】
電源電圧Ｖｄｄに対し、信号振幅はトランジスタオン抵抗で決まる低い値となる。クロックのような波形ではそのままの波形が得られるが、保持時間の長い波形は、方向性カプラを通らないこと、また、通過した高調波は抵抗でエネルギ消費されることの２点により、受信信号波形は、方向性カプラのＲＣ積分減衰特性に従った減衰曲線で０Ｖになる。この受信信号波形は、緩やかな減衰のため、アンダーシュートはなく、レシーバの差動アンプは反転しない。信号がオフになるときはマイナスに振れることになり、差動センスアンプは基準電位が不要なため、レシーバの差動アンプは反転する。差動センスアンプの下段にラッチ回路が設けられていれば、保持時間に関係なく正しい信号を検知することができる。
【０１４３】
もし、伝送線路が長いと、上述の如く伝送遅れ時間ｔｐｄの間、直流電流が流れる。上述の図５及び図６に示した信号伝送システム１００Ｃ，１００Ｄでは、その電荷量はそのまま終端抵抗１２に吸収される。しかし、図３、図４及び図７に示した信号伝送システム１００Ａ，１００Ｂ，１００Ｅでは、信号伝送線路３０に電荷が充満した後、負荷の直流コンダクタンスに従った減衰をすることになる。レシーバ直前にしか方向性カプラ１１がないときは伝送線路３０に電荷がたまっていて、放電はドライバ反転までできずに残るため、ドライバ端に方向性カプラ８の付いていることがエネルギ消費に有利となる。
【０１４４】
上述の図４〜図６に示した信号伝送システム１００Ｂ〜１００Ｄでは、ドライバ４ＢのＮＭＯＳトランジスタＴｎ１がオンしてグランドにつながったとき、逆流してグランドに吐き出される。これは、図３９に示した従来回路３００における負荷容量のディスチャージとは異なり、パルス的な流れで伝送遅れ時間ｔｐｄの間行われる。１／２クロック周期より伝送遅れ時間ｔｐｄが長いとディスチャージが完了しない間にチャージが始まり、信号が多重反射のように乱れる。従って、図３の信号伝送システム１００Ａは、次の（１２）式の条件に適用できる回路となる。そして、長い伝送線路３０のときはドライバ端に方向性カプラ８の付いた構成を選ぶべきである。
【０１４５】
１／２クロック周期＞ｔｐｄ          （１２）式
次に図４に示された信号伝送システム１００Ｂにおけ容量結合器９の例として、比誘電率εｒが４．８のガラスエポキシ樹脂製の誘電体基板（ＦＲ−４）上に形成した線路長５０ｍｍのペア線路（特性インピーダンス５０Ω）による容量結合線路のモデルを図１４に示す。
【０１４６】
図１４（Ａ）は容量結合線路のモデルの上面図であり、  図１４（Ｂ）は容量結合線路のＰｏｒｔ１側の構造を示す拡大斜視図であり、図１４（Ｃ）は容量結合線路のＰｏｒｔ２側の構造を示す拡大斜視図である。
【０１４７】
この容量結合線路のモデルでは、特性インピーダンス５０Ωのペア線路９０の端(Port1)から３ｍｍ経たところにチップキャパシタ９１，９２をそれぞれ付け、Ｐｏｒｔ１から差動信号を入力させ、ビアホール９３，９５で内層配線９４を５０ｍｍ這わせたその端（Ｐｏｒｔ２）に伝わる信号エネルギをシミュレーションした。
【０１４８】
チップキャパシタ９１，９２の容量を０．１μＦとした場合のＳパラメータと信号波形のシミュレーション結果を図１５（Ａ），（Ｂ）に示す。
【０１４９】
また、キャパシタの容量を１００ｐＦとした場合と１０ｐＦとした場合の信号波形のシミュレーション結果を図１６（Ａ），（Ｂ）に示す。
【０１５０】
入力信号波形の立ち上がり、立ち下がり時間は２５ｐｓで、実効周波数は１４ＧＨｚとなる。キャパシタの寄生インダクタンスは０である。図１５（Ａ）はｔａｎδ＝０の線路であるが、ビアホールなどの影響で、Ｓパラメータは図１０や図１１に示した通過特性に比べ余りよくない。しかし、パルス波形は立ち上がり、立ち下がり５０ｐｓが得られ、１００ｐＦ以上で十分な伝送特性を示している。１０ｐＦでは容量が小さく、十分なエネルギ通過をさせることはできないため、容量はある程度大きくする必要がある。
【０１５１】
また、伝送線路のｔａｎδを０．０１５としたときのＳパラメータとパルス波形伝送状態を図１７（Ａ），（Ｂ）に示す。パルス波形はほぼ同様な通過特性を持っている。この理由は、次の（１３）式にあるように、周波数ｆが大きくなるほどに比例的にエネルギ損失が多くなるが、立ち上がりの高周波成分に対してｔａｎδが効くだけであり、立ち上がりがなまってくると好調は成分の周波数が低くなる結果ｔａｎδの効き方が小さくなり、振幅がほぼ同じになる。
【０１５２】
【数１】
2005051496.tif 000005
【０１５３】
ここで、Ｐは電力損失、ｗは配線の幅、ｄは配線間隔、ｌは配線長さ、Ｖｄｄは電源電圧、Ｃは配線全体の容量である。
【０１５４】
正弦波１５ＧＨｚのときの減衰がｔａｎδ＝０では−２ｄＢであるのに対してｔａｎδ＝０．０１５では−３ｄＢであり、２ｄＢ／１００ｍｍの減衰となり、大きな減衰量であることが分かる。
【０１５５】
図１８に示すようなツイストペア線路１３０で同様なシミュレーションを行うと誘電角損失ｔａｎδ別の伝送特性は図１９（Ａ），（Ｂ），（Ｃ）に示すような結果になり、さらに悪い結果となっている。
【０１５６】
長距離配線に対して最も重要なことは誘電角損失ｔａｎδを小さくすることであり、ｔａｎδ＝０．０００１で１ｍの距離を数ＧＨｚ（正弦波で１５ＧＨｚ）信号を−３ｄＢの許容減衰で伝えることができる。
【０１５７】
パルス波形で数ＧＨｚ（正弦波１５ＧＨｚ）の信号をｔａｎδ＝０．０００１で１０ｍ伝えると−２０ｄＢの減衰となり、エネルギは１／１０となる。ｔａｎδを小さくする方法として、米国特許第６４７６３３０号などの技術を利用するのも一例であるが、クロストークおよび電磁放射のない良好な伝送線路であれば、信号波形の変形は少なく、レシーバはそのレベルを検出することができる。バラクタや容量結合器９で通過するキャリア量とレシーバの負荷容量の関係で決まることになる。２ＧＨｚのパルスを考えると、立ち上がりｔｒ＝立ち下がり時間ｔｆ＝１７５ｐｓ以下を実現しなければならない。この遷移領域のエネルギのみがバラクタあるいは容量結合器９で通過するものとする。前述の計算例の条件、すなわち、電源電圧Ｖｄｄ＝１Ｖ、Ｒｏｎ＋ＲＬ＝９５０＋５０Ωとすると、ｉ＝１ｍＡ（振幅０．１Ｖ）となり、電荷量Ｑは、
Ｑ＝１７５ｐｓ×１ｍＡ＝０．１７５ｐＣ
となる。減衰量が−２０ｄＢとなり、１７．５ｆＣしかレシーバ端に伝わらないとして考える。レシーバのゲート容量を大きめに見積もって１５ｆＦとし、寄生容量を１００ｆＦ（ゲートの直前まで伝送線路とすることで到達可能）としてもＱ＝１１５ｆＦ×０．１Ｖ＝１１．５ｆＣであり、レシーバを正規の電圧に上昇させ、スイッチ可能にするエネルギとして十分なキャリアが到達することになる。
【０１５８】
重要なことは伝送線路中の反射エネルギとクロストークノイズの合計がこのエネルギレベル（１７．５ｆＣ）に対してさらに−２０ｄＢ以下であれば、問題はないということである。反射エネルギをほとんど０にするには、ドライバからレシーバまでの接続配線の特性インピーダンスはコネクタや基板ビアホールまでを含めて完全に整合した構造でなければならない。
【０１５９】
まず、伝送線路の構造としては、図１８に示したツイストペア線路１３０の他に、図２０（Ａ）に示すような構造のペアコプレーナ線路１３０Ａ、図２０（Ｂ）に示すような構造の両端をコモンとしたガードコプレーナ線路１３０Ｂ、図２０（Ｃ）に示すような構造のスタックトペア線路１３０Ｃ、図２０（Ｄ）に示すような構造の上下をコモンとしたガードスタックトペア線路１３０Ｄ等を採用することができる。この図２０に示す例では、これらの線路１３０Ａ，１３０Ｂ，１３０Ｃ，１３０Ｄが同じ誘電率を持つ均質な絶縁物１３５内に２対ずつ配線されている。これらはチップ上と基板上で可能な構造である。
【０１６０】
伝送線路構造において、一番目に重要なことはペア線路として明確に規定された構造であること、二番目にＴＥＭ構造を崩すことなく伝播させるため、同じ誘電率を持つ絶縁物内に配線されていることである。
【０１６１】
ここでは、図２０に示すように、ペア線路の対抗面間隔をｄ、対抗面導体幅をｗ、隣接対抗面の導体厚みをｔ、隣接間距離をｓとして、次の（１４）式の条件を満たす構造のものを上記明確に規定された構造のペア線路とする。
【０１６２】
３．３ｗｄ＜ｔｓ    （１４）式
ペア線路のカップリングの強さは（１／ｗｄ）２であり、隣接線路のカップリングの強さは（１／ｔｓ）２となる。上記（１４）式に示した不等式は、ペア線路のカップリングは隣接線路のカップリングよりも１０倍強いということを意味している。１０％のエネルギがクロストークであり、無視できない関係のように見えるが、円柱のような等方性がなく，対抗面のカップリングにより支配される異方性が強いため、実験的には５％以下のクロストークである。
【０１６３】
次に、トランジスタとのつなぎ部分について説明する。
【０１６４】
上述の図３に示した信号伝送システム１００Ａにおけるドライバ４Ａの平面構造を図２１に示す。
【０１６５】
まず、電源配線４０Ａ及びグランド配線４０Ｂは、コプレーナ線路で伝送線路となっており、この電源グランドペア伝送線路４０は、ドライバ４ＡのＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２の直上まで配置されている。ゲート配線ｇｗ１１，ｇｗ１２で構成される入力信号の配線もスタックトペア線路で伝送線路となっており、ゲート電極ｇ１１，ｇ１２の直前まで伸びている。
【０１６６】
ソース配線ｓｗ１１，ｓｗ１２及びグランド配線で構成されるドライバ４Ａの出力配線は、差動のスタックトペア線路になっていて、方向性カプラ８のエネルギ入力側ペア線８１に即接続されている。方向性カプラ８のエネルギ通過側ペア線８２が接続されたスタックトペア線路の信号伝送線路３０がレシーバ５にまで延びている。
【０１６７】
ここで、電源配線４０Ａ、グランド配線４０Ｂ、ドレインコンタクト部ｄｃ１１，ｄｃ１２、ソースコンタクト部ｓｃ１１，ｓｃ１２、ドレイン配線ｄｗ１１，ｄｗ１２、ソース配線ｓｗ１１，ｓｗ１２、ゲート配線ｇｗ１１，ｇｗ１２、電源コンタクト部ｐｃ１１，ｐｃ１２、グランドコンタクト部ｇｃ１１，ｇｃ１２、方向性カプラ８及び信号伝送線路３０は、すべて金属で構成されている。
【０１６８】
このように、トランジスタＴｎ１１，Ｔｎ１２の電極部分を除いて全ての線が伝送線路になっていることが重要な要素であり、数十ＧＨｚのパルス信号を伝送できる機能となる。さらに、好ましくは、ゲート電極ｇ１１，ｇ１２も金属で構成される。
【０１６９】
このドライバ４Ａの断面構造の一例を図２２に示す。
【０１７０】
ドライバ４Ａを構成するＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２は、バラクタを兼ねており、半導体基板のＮ型層又はＮ型半導体基板に形成されたｐ拡散ウエル領域（Ｐウエル）ｐ１内に設けられ、電荷のポンプダウン・ポンプアップが図れるようになっている。ただし、バラクタを兼ねたＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２は、図２１では縦方向に配列されているが、図２２では横方向に配列されている。
【０１７１】
バラクタを兼ねたＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２は、同じｐ拡散ウエル領域（Ｐウエル）ｐ１内にバラクタを兼ねたＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２を構成するｎ型ドレイン拡散領域ｄ１１，ｄ１２及びｎ型ソース拡散領域ｓ１１，ｓ１２が設けられ、上記ｎ型ドレイン拡散領域ｄ１１，ｄ１２に接続されたドレインコンタクト部ｄｃ１１，ｄｃ１２、上記ｎ型ソース拡散領域ｓ１１，ｓ１２に接続されたソースコンタクト部ｓｃ１１，ｓｃ１２及びゲート電極ｇ１１，ｇ１２を有する。各ドレインコンタクト部ｄｃ１１，ｄｃ１２は、それぞれドレイン配線ｄｗ１１，ｄｗ１２を介して各抵抗Ｒ１１，Ｒ１２及び方向性カプラ８に接続されている。各抵抗Ｒ１１，Ｒ１２は、各一端が上記ドレイン配線に接続され、各他端が電源コンタクト部ｐｃ１１，ｐｃ１２を介して電源配線４０Ａに接続されている。また、各抵抗Ｒ１１，Ｒ１２には、例えばモリブデン抵抗が用いられている。また、各ソースコンタクト部ｓｃ１１，ｓｃ１２は、それぞれソース配線ｓｗ１１，ｓｗ１２に接続されグランドコンタクト部ｇｃ１１，ｇｃ１２を介してグランド配線４０Ｂに接続されている。さらに、ゲート電極ｇ１１，ｇ１２はゲート配線ｇｗ１１，ｇｗ１２すなわち信号入力用の伝送線路に接続されている。
【０１７２】
この場合、上部電源グランドペア伝送線路４０は、コプレーナ構造になっているが、この構造でなくとも良い。また、ゲート電極ｇ１１，ｇ１２は、伝送線路までのアプローチは短いため、ポリシリコンでも良いが、キャリア速度の速い金属電極が望ましいことは言うまでもない。断面方向でも隣接関係は上述のように３．３ｗｄ＜ｔｓという関係で絶縁層の厚みや配線幅、配線厚みを設定する。電源グランドペア伝送線路４０の特性インピーダンスは出力信号の伝送線路３０の特性インピーダンスの信号伝送線路本数分の１以下の特性インピーダンスとすることはすでに述べたとおりである。
【０１７３】
また、基板のビアホール１１３の構造も重要である。すでに図１４に示したようにコプレーナ伝送線路では、配線幅と同じ直径を持つビアホールは構造的連続性があり、伝送特性がよく、５３ｍｍの配線を含んでも図１５のような特性で、数ＧＨｚのパルス信号を通すことができる。
【０１７４】
ここで、べたグランド１１０を介したビアホール１１３の構造例を図３２（Ａ），（Ｂ）に透視図で示してあり、図３２（Ａ）は全体を示し、図３２（Ｂ）はビアホール部分を拡大して示している。この図３２（Ａ），（Ｂ）に示すように、べたグランド１１０を内層で介したビアホール（長さ０．２ｍｍ）１１３の構造（配線長さ、全長５０ｍｍを含む）におけるビアホール半径ｒとべたグランド１１０の逃げ穴（アンチビアホール１１４）半径Ｒの関係は、アンチビアホール半径Ｒを０．２５ｍｍ，０．３ｍｍ，０．３５ｍｍとした場合におけるビアホール１１３の透過係数を表すＳ２１パラメータの周波数特性のシミュレーション結果を図３３に示してあるように、半径比Ｒ／ｒ＝２．０〜２．５のときに最適になり、これにより数ＧＨｚのパルス信号は十分に通すことができる。
【０１７５】
さらに、伝送線路中の反射エネルギとクロストークノイズの合計が問題になるため、引き続きクロストークについて説明する。
【０１７６】
図２３（Ａ），（Ｂ）に示すように、比誘電率εｒが４．８のガラスエポキシ樹脂製の誘電体基板（ＦＲ−４）１５０中に、配線長５０ｍｍ、１０μｍ角の導体１５１により導体間隔１０μｍの格子状に線路を配列し、隣接線路をペア構成にした２つのパターンを作り、立ち上がり時間ｔｒ、立ち下がり時間ｔｆがともに５ｐｓで周波数が１０ＧＨｚの図２４に示すような波形の高周波パルスを入力し、隣接ペア線路のクロストークを測定した結果を図２５（Ａ），（Ｂ）に示す。この例においては、入力は紙面表面側から行い、５０ｍｍ進行し、紙面裏面側の出力１と出力２のクロストークを測定した。この測定結果から、図２５（Ａ）に示すような垂直配列では、図２５（Ｂ）に示すような直交配列に対して、上下方向のペア線路のクロストークは大きいことが判る。
【０１７７】
隣接ペア線路が３．３ｗｄ＜ｔｓであることを特徴とする本発明に係る情報伝達システムにおいては、この構造はクロストークを見るための例題となることはいうまでもない。
【０１７８】
その理由について、図２６を参照して説明する。
【０１７９】
図２６（Ａ），（Ｂ）は、断面を円形にした電界の広がりを示したもので、電界の向きＥを矢印にて示し、誘電体の境界面ＢＳを破線にて示している。隣接ペア線路に電界がもれやすいのは、その部分の電界方向が隣接ペア線路の並びの方向と直交する電界並行配列の場合（図２６（Ａ））よりも、その部分の電界方向が隣接ペア線路の並びの方向と同じになった場合（図２６（Ｂ））であり、電界エネルギが通路ができたようにもれている。磁界は電流線に対して切片がないため、このような現象が起こりにくく、これが図２５に示したクロストークの結果として現れている。
【０１８０】
前述の３．３ｗｄ＜ｔｓ条件を守れば、問題は少ないが、さらにクロストークを少なくするには、図２７（Ａ）〜（Ｆ）に示すような構造を採用するとよい。
【０１８１】
図２７（Ａ）は、基本形であり、厚さｔ、幅Ｗの導体１５１Ａ，１５１Ｂによりペア線路１５２を構成し、ペア線路１５２を構成する導体１５１Ａ，１５１Ｂ間の間隔をｄ、ペア線路１５２間の間隔をｓとして、それぞれのペア線路１５２を電界方向に対して直角に配列した電界並行配置構造を示している。３．３ｗｄ＜ｔｓは必ずしも守らなくてもよいが、２ｗｄ＜ｔｓの係数２より大きいことが望ましい。
【０１８２】
図２７（Ｂ）は、電界方向が直交するようにそれぞれのペア線路１５２を配列した電界直交配置構造を示している。
【０１８３】
図２７（Ｃ）は、製造方法を考えて、電線でペア線路１５２を構成したもので、ｔ≒ｗという条件で配置した電界並行配置構造を示している。特性インピーダンス調整はｄ寸法を変化させればよい。１層でも２層以上でも可能な構成である。
【０１８４】
図２７（Ｄ）は、配列の自由度が高い電線でぺア線路１５２を構成したもので、対抗する４５°配置で電界方向が直交状態を保つようにした電界直交配置構造を示している。フラットケーブルとして準備可能である。
【０１８５】
図２７（Ｅ）は、図２７（Ｂ）の電界直交配置構造を積み重ねた多段電界直交配置構造を示している。
【０１８６】
図２７（Ｆ）は、図２７（Ｅ）の多段電界直交配置構造を正方形の導体１５１Ａ，１５１Ｂによるペア線路１５２で構成したものである。もちろん、図２７（Ｂ）の電界直交配構造を正方形の導体１５１Ａ，１５１Ｂによるペア線路１５２で構成することもできる。
【０１８７】
図２７（Ａ）〜（Ｆ）に示したすべての構造にいえることは、ぺア線路１５２が導体１５１Ａ，１５１Ｂの最表面からｄ以上の厚みを持った均質な絶縁層１５０で覆われていることである。これは電磁界のＴＥＭ伝送モードを保つための重要な構造である。
【０１８８】
次に、コネクタ７の構造について、図２８を参照して説明する。
【０１８９】
この図２８には、ペア線路をできるだけ実現し、特性インピーダンスの乱れを防止するようにしたコネクタ７の構造を示してある。この例では、信号伝送路３０としてツイストペア線路１３０を使用し、図２９に示すように、上下に絶縁層１６１を備える３層構造の誘電体基板１６０に形成したスタックトペア線路１６５にスルーホール１６３部分でツイストペア線路１３０がコネクタ７を介して接続される。この場合、クランプばねのところだけは多少特性インピーダンスが小さいが、３ｍｍ程度の長さのため、λ／４０＝３ｍｍからパルス１．２５ＧＨｚ以上が問題なく通り、特性インピーダンス減少分が１０％のため、１２．５ＧＨｚは通る。図２８に示したコネクタ７はスルーホール実装構造であるが、表面実装でも可能である。
【０１９０】
さらに、機能ブロック２のべたグランドと入出力回路ブロック３の差動回路へのつなぎ方について説明する。
【０１９１】
従来の差動伝送線路は図４１に見られるようにグランドが参照されている。それを実現する配線例として、図３０（Ａ）に示す差動伝送線路１０５では、差動信号の線路１０１，１０２間の特性インピーダンスは１００Ω、差動信号の線路１０１，１０２とグランド１１０との間の特性インピーダンスは５０Ωとなっている。この実施の形態における信号伝送システム１００では、図３０（Ｂ）に示すように、差動信号の線路１１１，１１２と間にグランド１１０を挿入した構造を採用し、差動信号の線路１１１，１１２とグランド１１０の間の特性インピーダンスは５０Ω、差動信号の線路１１１，１１２は１００Ωと従来の構成と整合するように設定した差動伝送線路１１５を用いる。
【０１９２】
そして、この差動伝送線路１１５では、図３１に示すように、差動信号の線路１１１，１１２をｙ型に広げ、下層配線すなわち線路１１２をビアホール１１３で最上層まで引き上げて従来型の差動伝送線路１０５とする。従来型の差動伝送線路１０５のグランド１１０はグランド接続部１０７に接続されているが、この差動伝送線路１１５のグランド１１０は接続有り無しを問わない。
【０１９３】
すなわち、図３１に示すように、このような構造の差動伝送線路１１５では、差動信号の線路１１１，１１２で構成されるスタックトペア線路の接続部のグランド１１０は任意に切断してもよく、例えばＬＡＮケーブルのツイストペア線路１３０にコネクタを通じて自由に接続し、差動信号の線路１１１，１１２間の特性インピーダンスが同じであれば、いかなる終端抵抗（対グランド）も付けなくともよい。このような構造の差動伝送線路１１５では、電磁界が対称に分布していて、グランドは常に０Ｖ電位となっているために、このような処置ができる。
【０１９４】
このような構造の差動伝送線路１１５を採用することにより、例えば図３４のように、ドライバ４の出力はグランドを参照していないスタックトペア伝送線路で行われているが、レシーバ５はレシーバ電源系が完全に独立にできるだけでなく、直流成分を遮断することができる。伝送線路内反射を防止するためには送端終端ができるようにドライバトランジスタのオン抵抗が全て１００Ωとなっていることが重要である。もちろん従来よく用いられているダンピング抵抗で調節することは可能である。レシーバ信号受端の差動信号は振幅が１／２になるが、ゲート容量が小さくほとんど全反射するため、２倍の振幅が得られることから、０レベル参照のない差動信号と同じ電圧を得ることができる。
【０１９５】
なお、図３５に示すようにシングルエンド構造のドライバ４とレシーバ５の間でも同様なことができ、グランドが参照されているシングルエンド構造のドライバ４と０レベル参照のレシーバ５を接続する信号伝送路３０として上述の如き構造の伝送線路１１５を用いることができる。
【０１９６】
さらに、静電気放電(ESD:electro-static discharge)保護回路の構成について、図３６及び図３７を参照して説明する。
【０１９７】
この実施の形態における信号伝送システム１００では、図３６及び図３７に示すような構造のＥＳＤ保護回路１８０がドライバ４とレシーバ５に設けられている。
【０１９８】
このＥＳＤ保護回路１８０は、図３６のように通常のＥＳＤ保護回路であるが、差動線路の保護回路同士をペアにして、図３７に示す断面構造にあるように、同じ導電型構造の領域内に隣接接近配置し、ドレイン拡散層とサブストレート間のｐｎ接合空乏層による容量に貯まっているキャリアを相補利用する構造が採用されている。
【０１９９】
すなわち、このＥＳＤ保護回路１８０は、差動線路のプルアップ保護回路を構成するｐＭＯＳトランジスタ１８１，１８２をペアにしてｎウエル１８５中に隣接接近配置し、また、プルダウン保護回路を構成するｎＭＯＳトランジスタ１８３，１８４をペアにして、ｐ型サブストレート１８６中に隣接接近配置してなる。
【０２００】
差動線路のプルアップ保護回路を構成するｐＭＯＳトランジスタ１８１，１８２は、同じｎウエル１８５の構造の中にあり、ｎウエル１８５の構造の中にｎ＋拡散領域１８７とともに形成されたｐ型ドレイン拡散領域１８１ｄ，１８２ｄ及びｐ型ソース拡散領域１８１ｓ，１８２ｓにつながるドレイン及びソース、酸化膜を挟んだゲート１８１ｇ，１８２ｇから構成される。そして、それぞれＶddにゲート及びドレインが共通接続され、各ソースが差動信号伝送線路に接続されている。このような構成のプルアップ保護回路では、差動信号伝送線路から各ソースに供給される差動信号のオン・オフにより、ｐ型ソース拡散領域１８１ｓ，１８２ｓの周囲に形成される空乏層１８１ｄｅ，１８２ｄｅの厚みが相補的に変化する。
また、差動線路のプルダウン保護回路を構成するｎＭＯＳトランジスタ１８３，１８４は、同じｐ型サブストレート１８６の構造の中にあり、ｐ型サブストレート１８６の構造の中にｐ＋拡散領域１８８とともに形成されたｎ型ドレイン拡散領域１８３ｄ，１８４ｄ及びｎ型方ソース拡散領域１８３ｓ，１８４ｓにつながるドレイン及びソース、酸化膜を挟んだゲート１８３ｇ，１８４ｇから構成される。そして、それぞれＶddにゲート及びソースが共通接続され、各ドレインが差動信号伝送線路に接続されている。そして、それぞれＶddにゲート及びドレインが共通接続され、各ソースが差動信号伝送線路に接続されている。このような構成のプルダウン保護回路では、差動信号伝送線路から各ドレインに供給される差動信号のオン・オフにより、ｎ型ドレイン拡散領域１８３ｄ，１８４ｄの周囲に形成される空乏層１８３ｄｅ，１８４ｄｅの厚みが補的に変化する。
【０２０１】
このような構造を採用したＥＳＤ保護回路１８０は、差動信号がオン・オフするたびに空乏層が電界関係でその厚みを増したり（容量が小さくなり、電荷を放出する）、縮小したり（容量が増大し電荷を吸収する：０．６Ｖ拡散電位）することを利用して、ＥＳＤ保護回路１８０の容量を実質的に見えなくして、信号のなまりを防止する手段であり、差動伝送線路を構成した利点である。
【０２０２】
図３６にはレシーバ５が示されているが、ドライバ４であっても同様であることはいうまでもない。
【０２０３】
以上の構成をとると、隣接へのエネルギ移動（クロストーク）が最小限になり、方向性カプラ８や結合容量９で高周波成分を通過させるため、反射エネルギも最小化でき、中距離配線における周辺絶縁物のｔａｎδに起因する熱エネルギ減衰と直流抵抗による熱エネルギ減衰のみとなり、電磁放射のない理想的な伝送システムが完成する。
【０２０４】
この実施の形態における信号伝送システム１００では、いろいろな要素を組み合わせているが、十数ＧＨｚ対の信号伝送では各種構成要素を総合設計する必要があり、この総合設計に関与する組み合わせ要素が重要である。
【０２０５】
なお、この実施の形態における信号伝送システム１００では、伝送線路の本数は複数ということに規定しているが、単線であってもよく、また、バス構成で６４本、１２８本など多数の本数を並列することも可能である。さらに、絶縁物のｔａｎδを０．０００１レベルに小さくする材料として、気泡の包含している絶縁物所謂フォーム材料などが採用できる。
【図面の簡単な説明】
【０２０６】
【図１】本発明を適用した回路ブロック間伝送システムの構成を示すブロック図である。
【図２】ドライバとレシーバとからなる中継回路として役目を果たす回路ブロックの構成を示すブロック図である。
【図３】送信端シングルカプラ方式の信号伝送システムの構成例を示すブロック図である。
【図４】送信端容量結合方式の信号伝送システムの構成例を示すブロック図である。
【図５】終端抵抗型ダブルカプラ方式の信号伝送システムの構成例を示すブロック図である。
【図６】図５に示した信号伝送システムにおける伝送線路が高速性能に良質なときの対応例を示すブロック図である。
【図７】ＬＶＤＳ型差動回路の構成例を示すブロック図である。
【図８】信号伝送線路の電気エネルギの移動機構を説明する図である。
【図９】方向性カプラの構造例を示す図であり、（Ａ）はＴｙｐｅ１の方向性カプラの外観斜視図、（Ｂ）はＴｙｐｅ２の方向性カプラの外観斜視図、（Ｃ）は両タイプの方向性カプラの平面図である。
【図１０】Ｔｙｐｅ１の方向性カプラのシミュレーション結果を示す特性図であり、（Ａ）は透過係数を表すＳ２１パラメータの周波数特性のシミュレーション結果を示し、（Ｂ）は反射係数を表すＳ１１パラメータの周波数特性のシミュレーション結果を示している。
【図１１】Ｔｙｐｅ２の方向性カプラのシミュレーション結果を示す特性図であり、（Ａ）は透過係数を表すＳ２１パラメータの周波数特性のシミュレーション結果を示し、（Ｂ）は反射係数を表すＳ１１パラメータの周波数特性のシミュレーション結果を示している。
【図１２】Ｔｙｐｅ２の方向性カプラについて、ポート２(Port2)にレシーバトランジスタの負荷に相当する２ｐＦの素子と１ＭΩの素子を並列に付けて、パルス波形を入力した結果を示す波形図であり、（Ａ）は入力パルスの波形を示し、（Ｂ）は上記入力パルスに対するポート２(Port2)における出力電圧波形を示し、（Ｃ）は上記入力パルスに対するポート２(Port2)における出力電流波形を示している。
【図１３】また、本発明の実施の形態において負荷を想定した伝送信号波形のモデルを示す図である。
【図１４】図４に示された信号伝送システムにおけ容量結合器の例として、容量結合線路のモデルを示す図であり、（Ａ）は容量結合線路のモデルの上面図であり、（Ｂ）は容量結合線路のＰｏｒｔ１側の構造を示す拡大斜視図であり、（Ｃ）は容量結合線路のＰｏｒｔ２側の構造を示す拡大斜視図である
【図１５】上記容量結合線路のモデルにおけるチップキャパシタの容量を０．１μＦとした場合のシミュレーション結果を示す特性図であり、（Ａ）はＳパラメータを示し、（Ｂ）は信号波形のシミュレーション結果を示している。
【図１６】上記容量結合線路のモデルにおけるチップキャパシタの容量を変えた場合のシミュレーション結果を示す特性図であり、（Ａ）はキャパシタの容量を１００ｐＦとした場合の信号波形のシミュレーション結果を示し、（Ｂ）はキャパシタの容量を１００ｐＦとした場合の信号波形のシミュレーション結果を示している。
【図１７】伝送線路のｔａｎδを０．０１５としたときのシミュレーション結果を示す特性図であり、（Ａ）はＳパラメータを示し、（Ｂ）はパルス波形伝送状態を示している。
【図１８】ツイストペア線路を示す斜視図である。
【図１９】ツイストペア線路でのシミュレーション結果を示す特性図であり、（Ａ）は誘電角損失ｔａｎδ別のＳ２１パラメータを示し、（Ｂ）は誘電角損失ｔａｎδ別のＳ４１パラメータを示し、（Ｃ）は誘電角損失ｔａｎδ別のＳ６１パラメータを示している。
【図２０】伝送線路の構造例を示す斜視図であり、（Ａ）はペアコプレーナ線路、（Ｂ）はガードコプレーナ線路、（Ｃ）はスタックトペア線路、（Ｄ）はガードスタックトペア線路をそれぞれ示している。
【図２１】図３に示した信号伝送システムにおけるドライバの平面構造を示す図である。
【図２２】上記ドライバの断面構造の一例を示す図である。
【図２３】隣接ペア線路のクロストークを見るために格子状に配列した線路をペアとした模式的な構成例を示す図であり、（Ａ）は下段垂直配線の例を示し、（Ｂ）は下段Ｔ型配線の例を示している。
【図２４】隣接ペア線路のクロストークを見るために使用した高周波パルスの波形図である。
【図２５】図２４に示すような波形の高周波パルスを入力し、隣接ペア線路のクロストークを測定した結果を示す特性図であり、（Ａ）は図２３（Ａ）に示した垂直配列の場合、（Ｂ）は図２３（Ｂ）に示した直交配列の場合を示している。
【図２６】隣接ペア線路のクロストークの発生理由を説明するために断面を円形にした電界の広がりを示した図であり、（Ａ）は電界方向が隣接ペア線路の並びの方向と直交する電界並行配列の場合を示し、（Ｂ）は電界方向が隣接ペア線路の並びの方向と同じになった場合を示している。
【図２７】クロストークを少なくするための構造例を示す図であり、（Ａ）は基本形を示し、（Ｂ）は電界直交配置構造を示し、（Ｃ）は電界並行配置構造を示し、（Ｄ）は電界直交配置構造を示し、（Ｅ）は多段電界直交配置構造を示し、（Ｆ）は正方形電界直交配置構造を示している。
【図２８】コネクタの構造を示す模式的な分解斜視図である。
【図２９】上記コネクタにおいてツイストペア線路が接続されるスタックトペア線路を有する誘電体基板の斜視図である。
【図３０】差動伝送線路及びスタックトペア線路の接続方法を示す図であり、（Ａ）はグランドが参照されている差動伝送線路を示し、差動信号の線路と間にグランドを挿入した構造の線路を示している。
【図３１】グランドが参照されている差動伝送線路にグランドがないスタックトペア線路を接続した構造を示す図である。
【図３２】べたグランドを介したビアホールの構造例を示す透視図であり、（Ａ）は全体を示し、（Ｂ）はビアホール部分を拡大して示している。
【図３３】ビアホールの透過係数を表すＳ２１パラメータの周波数特性のシミュレーション結果を示す図である。
【図３４】グランドを参照していないスタックトペア伝送線路を介してドライバとレシーバを接続した構造を示す図である。
【図３５】シングルエンド型伝送路を介してドライバとレシーバを接続した構造を示す図である。
【図３６】ＥＳＤ保護回路の構成例を示す回路図である。
【図３７】上記ＥＳＤ保護回路を構成した半導体集積回路の断面構造を示す図である。
【図３８】パルス波形の分解（Fourier級数）の説明図である。
【図３９】従来のシングルエンド型のデジタル信号伝送回路の構成例を示す図である。
【図４０】従来のＣＭＬ型差動回路の構成例を示す図である。
【図４１】従来のＬＶＤＳ型差動回路の構成例を示す図である。
【符号の説明】
【０２０７】
１  電源回路ブロック、２  機能回路ブロック、３  入出力回路ブロック、４，４Ａ〜４Ｃ  ドライバ、５，５Ａ，５Ｂ  レシーバ、６  電源グランドペア構成、７  コネクタ、８，８Ａ，８Ｂ，１１  方向性カプラ、９（９１，９２）  結合容量、１０，２０  回路ブロック、１２  終端抵抗、３０  信号伝送線路、４０  電源グランドペア伝送線路、４０Ａ  電源配線、４０Ｂ  グランド配線、５０  中継回路、８１  エネルギ入力側ペア線、８２  エネルギ通過側ペア線、８１Ａ，８１Ｂ  タックトペア線路、８２  エネルギ通過側ペア線、８２Ａ，８２Ｂ  スタックトペア線路、８３  ＧＡＰ、８４Ａ，８４Ｂ  周辺絶縁物、９０  ペア線路、９１，９２  チップキャパシタ、９３，９５  ビアホール、１００，１００Ａ〜１００  Ｅ信号伝送システム、１０１，１０２  線路、１０５  差動伝送線路、１０７  グランド接続部、１１０  グランド、１１１  エネルギ入力側ペア線、１１２  エネルギ通過側ペア線、１１３  ビアホール、１１５  差動伝送線路、１３０  ツイストペア線路、１３０Ａ  ペアコプレーナ線路、１３０Ｂ  ガードコプレーナ線路、１３０Ｃ  スタックトペア線路、１３０Ｄ  ガードスタックトペア線路、１３５，１５０  均質な絶縁物、１５１，１５１Ａ，１５１Ｂ  導体、１５２  ペア線路、１６０  誘電体基板、１６１  上下絶縁層、１６３  スルーホール、１６５  スタックトペア線路、１８０  ＥＳＤ保護回路、１８１，１８２  ｐＭＯＳトランジスタ、１８１ｄ，１８２ｄ  ｐ型ドレイン拡散領域、１８１ｓ，１８２ｓ  ｐ型ソース拡散領域、１８１ｇ，１８２ｇ  ゲート、１８１ｄｅ，１８２ｄｅ  空乏層、１８３，１８４  ｎＭＯＳトランジスタ、１８３ｄ，１８４ｄ  ｎ型ドレイン拡散領域、１８３ｓ，１８４ｓ  ｎ型方ソース拡散領域、１８３ｇ，１８４ｇ  ゲート、１８５  ｎウエル、１８６  ｐ型サブストレート、１８７  ｎ＋拡散領域、１８８  ｐ＋拡散領域、Ｖｄｄ  電源、Ｔｎ１１，Ｔｎ１２，Ｔｎ１３  ＮＭＯＳトランジスタ、Ｔｎ２１，Ｔｎ２２，Ｔｎ２３  ＮＭＯＳトランジスタ、Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２  抵抗、Ｔｐ１  ＰＭＯＳトランジスタ、Ｔｎ１  ＮＭＯＳトランジスタ、ＳＷＰ，ＳＷＮ  相補スイッチ、ＲｏｎＰ，ＲｏｎＮ  オン抵抗、ｄ１１，ｄ１２  ｎ型ドレイン拡散領域、ｄｃ１１，ｄｃ１２  ドレインコンタクト部、ｄｗ１１，ｄｗ１２  ドレイン配線、ｓ１１，ｓ１２  ｎ型ソース拡散領域、ｓｃ１１，ｓｃ１２  ソースコンタクト部、ｓｗ１１，ｓｗ１２  ソース配線、ｇｗ１１，ｇｗ１２  ゲート配線、ｇ１１，ｇ１２  ゲート電極、ｐ１  ｐ拡散ウエル領域（Ｐウエル）、ｐｃ１１，ｐｃ１２  電源コンタクト部、ｇｃ１１，ｇｃ１２  グランドコンタクト部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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