(57)【要約】【課題】外部端子と機能ブロックの切り換え設定を、ＣＰＵの負荷を軽減しながら効率的に行えるようにしたＬＳＩ装置を提供する。【解決手段】ＣＰＵ２０１  と、外部機器を制御する機能ブロックを複数備え、外部機器と接続される外部端子２２０  を複数の機能ブロックが兼用するＬＳＩ装置において、各機能ブロックの有効又は無効のフラグ情報がＣＰＵにより設定されるモードレジスタ群２０２  と、各機能ブロックと外部端子との接続を切り換える入力切り換えセレクタ２０６  及び出力切り換えセレクタ２０７  と、各機能ブロック間の優先順位を保持し、この優先順位とモードレジスタ群に設定されたフラグ情報とに基づいて、各セレクタを切り換え制御する切り換えコントローラ２０５  とを設けて構成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ＣＰＵと、外部機器を制御する機能ブロックを複数備え、外部機器と接続されるある１つの外部端子を複数の機能ブロックが兼用するＬＳＩ装置であって、各機能ブロックの有効あるいは無効のフラグ情報がＣＰＵにより設定されるモードレジスタと、各機能ブロックと外部端子との接続を切り換えるセレクタと、各機能ブロック間の優先順位を保持し、この優先順位と、モードレジスタに設定されたフラグ情報とに基づき、セレクタの切り換えを制御する切り換えコントローラとを備えていることを特徴とするＬＳＩ装置。
【請求項２】
前記ＣＰＵと前記外部端子間のデータ通信を行なうＩＯ手段を更に備え、前記切り換えコントローラは、このＩＯ手段を含めた前記優先順位を保持することを特徴とする請求項１に係るＬＳＩ装置。
【請求項３】
前記ＩＯ手段は、前記外部端子の入力値の変化を検知し、前記ＣＰＵに対して割り込みを通知する変化割り込み通知手段を備えていることを特徴とする請求項２に係るＬＳＩ装置。
【請求項４】
前記ＩＯ手段は、設定された所定時間までに前記外部端子の入力値が変化しなかった場合に前記ＣＰＵに対して割り込みを通知するタイマ割り込み通知手段を備えていることを特徴とする請求項２に係るＬＳＩ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＬＳＩ装置に関し、特に、ＬＳＩ外部端子を相異なる複数の機能ブロックで兼用する、所謂、マルチファンクション型のＬＳＩ装置に関する。
【０００２】
【従来の技術】
【特許文献１】特開平８−２０４１２８号公報
【０００３】
ＬＳＩ外部端子を、異なる複数の機能ブロックで兼用するマルチファンクション型ＬＳＩ装置の従来の制御手法としては、第１に、特開平８−２０４１２８号公報（特許文献１）に開示されているように、機能ブロック単位で切り換えるマルチプレクサを搭載し、そのマルチプレクサの選択信号を入力信号として制御する手法がある。
【０００４】
第２に、ＬＳＩ外部端子単位でソフトウェアにて切り換える手法があり、その例として市販されているＣＰＵチップがある。かかるＣＰＵチップは、チップ内のＣＰＵモジュール周辺に接続されるＤＭＡコントローラや割り込みコントローラ、メモリコントローラ、及びタイマなどのペリフェラルといった機能ブロックを備えており、ＬＳＩ外部端子を兼用していて、図１０に示すような構成となっている。また、このＣＰＵチップにおいては、ＬＳＩ外部端子毎にＧＰＩＯ（Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ  Ｉｎｐｕｔ  Ｏｕｔｐｕｔ）と呼ばれる機能ブロックも備えている。これは、ＬＳＩ外部端子（ここでは入出力端子）の入力信号値のモニタ、及び出力信号に出力する値の決定、及びそれに伴う入出力方向の切り換えをＣＰＵで行なえるＩＯポート機能である。
【０００５】
次に、図１０に示した従来の構成並びにその制御手法について説明する。機能ブロック１，２，・・・Ｎの端子及びＩＯポート１０６  の端子と、外部機器と接続されるＬＳＩ外部端子１２０  の双方向バッファ１０３  との切り換えは、入力方向については入力切り換えセレクタ１０７  で行ない、出力方向については出力切り換えセレクタ１０８  で行ない、入出力のイネーブルの切り換えはイネーブル切り換えセレクタ１０９  で行なう。そして、出力切り換えセレクタ１０８  及びイネーブル切り換えセレクタ１０９  は単なるセレクタとなるが、入力切り換えセレクタ１０７  は、選ばれた機能ブロック又はＩＯポート１０６  のいずれか一つのブロックの端子に対してＬＳＩ外部端子１２０  の双方向バッファ１０３  の入力方向を接続し、それ以外のブロックへは非アクティブレベルで固定する回路構成となっている。
【０００６】
各切り換えセレクタ１０７  ，１０８  ，１０９  の切り換えイネーブルは、切り換えコントローラ１０５  で生成する。この切り換えコントローラ１０５  は、該コントローラ内部にＣＰＵ１０１  でリード／ライト可能なレジスタ群を設け、そのレジスタ値により切り換えイネーブル信号を各切り換えセレクタ１０７  ，１０８  ，１０９  に送出する。例えば、図１１のように、ＣＰＵ１０１  が切り換えコントローラ１０５  のレジスタに“０”とライトすれば、外部端子１２０  はＩＯポートに切り換わり、“１”とライトすれば機能ブロック１に切り換わり、“Ｎ”とライトすれば機能ブロックＮに切り換わるといったような手法である。なお、図１０において、１０２  はＬＳＩ外部端子１２０  と機能ブロック１，２，・・・Ｎの端子の接続を切り換える切り換え装置で、上記入力切り換えセレクタ１０７  ，出力切り換えセレクタ１０８  ，イネーブル切り換えセレクタ１０９  及びＩＯポート１０６  と切り換えコントローラ１０５  とからなるＬＳＩ外部端子制御ブロック１０４  とで構成されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記公報開示の第１の手法では、選択端子をＬＳＩ外部端子として持つ必要があるので、選択する機能ブロック数が多ければ、選択端子も増えてしまい、ＬＳＩのピンネックに繋がるという問題点がある。
【０００８】
また、第２の手法では、機能ブロックの端子毎にＣＰＵが切り換え設定を行なうようになっているので、切り換える機能ブロックの端子数が多い場合、ＣＰＵの切り換え設定するプログラム量が増える。また、ＩＯポート機能に関しても、例えばＣＰＵがＬＳＩ外部端子の入力信号値の変化を検知する場合、ＣＰＵは入力信号値が変化するまでモニタを行なわなければならないので、ＣＰＵがその動作を行なうことだけに拘束されるという問題点がある。
【０００９】
本発明は、従来のマルチファンクション型ＬＳＩ装置における上記問題点を解消するためになされたものであり、外部端子と機能ブロック及びＩＯポートの切り換え設定を、ＣＰＵの負荷を軽減しながら効率的に行えるようにしたＬＳＩ装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するため請求項１に係る発明は、ＣＰＵと、外部機器を制御する機能ブロックを複数備え、外部機器と接続されるある１つの外部端子を複数の機能ブロックが兼用するＬＳＩ装置であって、各機能ブロックの有効あるいは無効のフラグ情報がＣＰＵにより設定されるモードレジスタと、各機能ブロックと外部端子との接続を切り換えるセレクタと、各機能ブロック間の優先順位を保持し、この優先順位と、モードレジスタに設定されたフラグ情報とに基づき、セレクタの切り換えを制御する切り換えコントローラとを備えていることを特徴とするものである。
【００１１】
この請求項１に係る発明に関する実施の形態には、第１〜第４の実施の形態が対応する。そして、このように構成されたＬＳＩ装置においては、ＣＰＵによりモードレジスタに対して各機能ブロックの有効あるいは無効のフラグ情報が設定され、切り換えコントローラに保持されている各機能ブロック間の優先順位と前記モードレジスタに設定されたフラグ情報により、各機能ブロックと外部端子との接続を切り換えるセレクタが制御される。これにより、機能ブロック単位でＬＳＩ外部端子の切り換えが可能となり、ＣＰＵの切り換え設定プログラム量を低減し、ＣＰＵの負荷を軽減することができる。
【００１２】
請求項２に係る発明は、請求項１に係るＬＳＩ装置において、前記ＣＰＵと前記外部端子間のデータ通信を行なうＩＯ手段を更に備え、前記切り換えコントローラは、このＩＯ手段を含めた前記優先順位を保持することを特徴とするものである。
【００１３】
この請求項２に係る発明に関する実施の形態には、第２〜第４の実施の形態が対応する。そして、このように構成されたＬＳＩ装置においては、ＩＯ手段によりＣＰＵと外部端子間のデータ通信の制御あるいは入力値の監視が行われ、ＩＯ手段と各機能ブロックの優先順位を切り換えコントローラに保持させ、ＩＯ手段と外部端子の接続は、切り換えコントローラによって上記優先順位に従って行われる。これによりＩＯポートとして外部端子を活用することが可能となる。
【００１４】
請求項３に係る発明は、請求項２に係るＬＳＩ装置において、前記ＩＯ手段は、前記外部端子の入力値の変化を検知し、前記ＣＰＵに対して割り込みを通知する変化割り込み通知手段を備えていることを特徴とするものである。
【００１５】
この請求項３に係る発明に関する実施の形態には、第３〜第４の実施の形態が対応する。そして、このように構成されたＬＳＩ装置においては、ＩＯ手段で検知された外部端子の入力値の変化、例えば“０”から“１”へ、あるいは“１”から“０”への入力値の変化を、変化割り込み通知手段がＣＰＵに対して割り込みを通知する。これにより、ＣＰＵは入力信号の変化が通知されるまでの間、他の制御を行うことが可能となり、ＣＰＵの拘束時間を削減することができる。
【００１６】
請求項４に係る発明は、請求項２に係るＬＳＩ装置において、前記ＩＯ手段は、設定された所定時間までに前記外部端子の入力値が変化しなかった場合に前記ＣＰＵに対して割り込みを通知するタイマ割り込み通知手段を備えていることを特徴とするものである。
【００１７】
この請求項４に係る発明に関する実施の形態には、第４の実施の形態が対応する。そして、このように構成されたＬＳＩ装置においては、ＩＯ手段が備えるタイマ割り込み通知手段により、設定された所定時間までに前記外部端子の入力値が変化しなかった場合に、ＣＰＵに対して割り込みが通知される。これにより、入力信号値が変化する／しないの見切りをつけることができ、変化しなかった場合のＣＰＵによる対処法を設定することができ、外部端子における入力値の変化を検知するにあたっての、無駄な時間を削減することが可能となる。
【００１８】
【発明の実施の形態】
（第１の実施の形態）
次に、実施の形態について説明する。図１は、本発明の第１の実施の形態に係るマルチファンクション型ＬＳＩ装置の構成を示すブロック図である。図１において、２０１  はＣＰＵ、２０２  はＬＳＩ装置内に構成されている外部機器を制御する機能ブロック１，２，・・・，Ｎ（不図示）の有効／無効のモードがＣＰＵ２０１により設定されるモードレジスタ群、２２０  は外部機器と接続されるＬＳＩ外部端子、２０３  はＬＳＩ外部端子２２０  と機能ブロック１，２，・・・，Ｎの端子の接続を切り換える切り換え装置、２０４  はＬＳＩの外部端子２２０  の入出力バッファである。更に、切り換え装置２０３  は、ＬＳＩ外部端子２２０  との接続に関し、複数の機能ブロック間の優先順位を予め保持し、この優先順位とモードレジスタ群２０２  の値に応じて、切り換えイネーブルを出力する切り換えコントローラ２０５  と、前記切り換えコントローラ２０５  の出力値により機能ブロック１，２，・・・，Ｎの端子と入出力バッファ２０４  との接続を切り換える入力方向の入力切り換えセレクタ２０６  及び出力方向の出力切り換えセレクタ２０７  と、入出力バッファ２０４  のイネーブル切り換えセレクタ２０８  とを有する。本実施の形態は、切り換えコントローラ２０５  が優先順位を保持し、この優先順位を用いて、モードレジスタ群２０２  の設定に応じて、入力切り換えセレクタ２０６  ，出力切り換えセレクタ２０７  及びイネーブル切り換えセレクタ２０８  を制御することに特徴がある。
【００１９】
次に、このように構成されている第１の実施の形態の動作について説明する。
まず、どの機能ブロックを有効にしたいか、つまり、どの機能ブロックを使用したいかを、モードレジスタ群２０２  にＣＰＵ２０１  が設定する。図２は、モードレジスタ群２０２  の構成例と制御ビットの説明図である。図２に示した例の場合は、使用したい機能ブロックのモードレジスタのＢｉｔ〔０〕を“１”に設定することになる。
【００２０】
次に、切り換えコントローラ２０５  は、優先順位とモードレジスタ群２０２  のレジスタ値（フラグ情報）に応じ、切り換えイネーブルを各切り換えセレクタ２０６  ，２０７  ，２０８  に対して出力する。
【００２１】
図３は、モードレジスタ群２０２  のモードレジスタ値と、そのレジスタ群のレジスタ値の結果により切り換えコントローラ２０５  を経由して、各切り換えセレクタ２０６  ，２０７  ，２０８  を制御し各機能ブロックを接続する一連の動作例とを示した真理値表である。表中の“１”，“０”，“Ｘ”は、モードレジスタの有効／無効を示し、“１”の場合が有効、“０”の場合が無効、“Ｘ”の場合がＤｏｎ’ｔ  Ｃａｒｅの意味である。図３に示した例の場合、機能ブロック１が優先順位が一番高く、機能ブロック１以外の機能ブロックのモードレジスタ値を有効に設定しても、ＬＳＩ外部端子２２０  の接続先は機能ブロック１となる。以下、機能ブロック２，・・・Ｎの順に優先順位が低くなるようにする。これにより、複数の機能ブロックを有効に設定しても競合を起こすことがなくなる。
【００２２】
このように構成することにより、例えば、各機能ブロックの端子、すなわちＬＳＩ外部端子がＭ個あるとすれば、従来は、ＣＰＵによる切り換えを、各切り換え装置毎に端子数と同じＭ回行なっていた処理を、モードレジスタ群２０２  において、該当する機能ブロックのモードレジスタを有効に設定すればよいだけになるので、すなわちモードレジスタを「有効」と一回だけ設定すれば、Ｍ個の端子が全て切り換え接続されるので、ＣＰＵの負荷を軽減することができる。
【００２３】
（第２の実施形態）
図４は、本発明の第２の実施の形態に係るマルチファンクション型ＬＳＩ装置の構成を示すブロック図である。図４において、ＩＯポート３０９  を更に設けている以外の回路構成は、図１に示した第１の実施の形態の構成と同じである。但し、各構成要素には  ３００代の符号を付して示している。
【００２４】
ＩＯポート３０９  は、ＣＰＵ３０１  とＬＳＩ外部端子３２０  との間において、入出力バッファ３０４  を経由した入力信号値のリード及び出力信号値の出力の制御（データ通信の制御）、並びに入出力バッファ３０４  のイネーブル信号切り換えを行なう。
【００２５】
ＩＯポート３０９  と他の機能ブロック１，２，・・・，Ｎとの切り換えは、第１の実施の形態と同様、モードレジスタにＩＯポート３０９  を有効／無効に設定することで行われるが、このモードレジスタ自体は、各ＬＳＩ外部端子３２０  に付随するものなのでブロック単位で切り換えることはなく、モードレジスタ群３０２  とは別にＩＯポート３０９  内部に備えられている。また、切り換えの優先順位付けも、第１の実施形態と同様である。一例として、高い順にＩＯポート機能、機能ブロック１，機能ブロック２，・・・，機能ブロックＮという構成にする。
【００２６】
切り換えコントローラ３０５  は、モードレジスタ群３０２  の設定と、各機能ブロックの優先順位と、更にＩＯポート３０９  内のモードレジスタの設定を参照することにより、入出力バッファ３０４  の制御を実行する。このＩＯポート機能を備えることによって、ソフトウェアによるＬＳＩ外部端子３２０  のコントロールが可能となる。例えば、基盤上におけるＬＳＩと他デバイス（ＳＤＲＡＭ，ＲＯＭなど）との結線チェックを容易に行なえる、いわゆるバウンダリスキャンのような扱い方ができる。
【００２７】
（第３の実施形態）
図５は、本発明の第３の実施の形態に係るマルチファンクション型ＬＳＩ装置の構成を示すブロック図である。図５において、割り込み制御コントローラ４１０を更に設けている以外の回路構成は、図４に示した第２の実施の形態の構成と同じである。但し、各構成要素には  ４００代の符号を付して示している。
【００２８】
割込みコントローラ４１０  は、ＩＯポート４０９  の機能に付随したもので、ＬＳＩ外部端子４２０  の入力値のレベル変化を検知し、検知したことを要因として割り込み通知する機能をもつものである。また、前記入力値のレベル変化の検知の手法としては、入力信号の立ち上がりエッジ検出、立ち下がりエッジ検出、Ｈｉｇｈレベル検出、Ｌｏｗ  レベル検出の手法を選択できる構成になっている。
【００２９】
ＣＰＵ４０１  が、ＬＳＩ外部端子４２０  の入力信号値の変化を検知する場合、従来は、ＩＯポート４０９  内のモニタ機能にて絶えず入力信号値をリードすることによって行っていたが、この実施の形態では、割り込みコントローラ４０５  がその変化を検知して、変化を割り込みにてＣＰＵ４０１  に対して通知するように構成したので、入力信号値の変化が通知されるまでの間、ＣＰＵ４０１  は、他の制御を行なうことが可能となる。
【００３０】
（第４の実施形態）
図６は、本発明の第４の実施の形態に係るマルチファンクション型ＬＳＩ装置の構成を示すブロック図である。図６において、タイマコントローラ５１１  を更に設けている以外の回路構成は、図５に示した第３の実施の形態の構成と同じである。但し、各構成要素には  ５００代の符号を付して示している。
【００３１】
タイマコントローラ５１１  は、時間設定、起動、停止がＣＰＵ５０１  により設定され、起動後に設定時間を経過すると、タイムオーバーを要因とする割り込みを、ＣＰＵ５０１  に対して通知するいわゆる汎用タイマ機能をもつものである。また、タイマコントローラ５１１  は、割り込みコントローラ５１０  で検知を行なう入力信号の変化に対し、変化するまでの時間として上記時間設定がＣＰＵ５０１  により行なわれることで、設定時間内に入力信号に変化があった場合は、検知割り込みを発生し、タイマが自動的に停止するように構成する。逆に設定時間内に入力信号値に変化がなかった場合、タイムオーバー割り込みを、ＣＰＵ５０１  に対して通知する。
【００３２】
図７及び図８は、上記タイマコントローラ５１１  の動作を簡単に示したタイミング図である。図７は、ＬＳＩ外部端子５２０  の入力信号値に変化がなかった場合の動作タイミングチャートで、図８は変化があった場合の動作タイミングチャートである。なお、この場合の入力信号値の検出方法は、立ち上がりエッジ検出としている。
【００３３】
ＣＰＵ５０１  が入力信号値の変化を検出する場合、本発明においては検出後のＣＰＵ５０１  の動作制御も行なえ、且つ、検出されなかった場合の動作制御も明確にすることができる。
【００３４】
次に、図６に示した第４の実施の形態に係るマルチファンクション型ＬＳＩ装置を用いたシステムについて説明する。図９は、記録媒体Ａ６０７  をコントロールするコントローラ６０４  と、記録媒体Ｂ６０６  をコントロールするコントローラ６０５とのデータバス、リード、ライトの制御信号、及び状態信号を共有したシステムであり、回路  ６１１〜６１４  が図６に示したマルチファンクション型ＬＳＩ装置における切り換え装置５０３  に対応するものである。但し、回路６１４  は状態信号を受けて割り込み信号を送出する制御機能をもつものである。なお、図９において、  ６２１〜６２４  はＬＳＩ外部端子である。
【００３５】
ＣＰＵ６０２  からモードレジスタ群６０３  に対して、媒体Ａコントローラ６０４  の有効／無効、及び媒体Ｂコントローラ６０５  の有効／無効を設定することにより、回路  ６１１〜６１３  にて媒体Ａコントローラ６０４  の信号と媒体Ｂコントローラ６０５  の信号を切り換える。例えば、媒体Ａコントローラ６０４  の優先順位が媒体Ｂコントローラ６０５  より高いときに、データ通信を記録媒体Ｂ６０６  と媒体Ｂコントローラ６０５  との間、記録媒体Ａ６０７  と媒体Ａコントローラ６０４  との間、記録媒体Ｂ６０６  と媒体Ｂコントローラ６０５  との間の順に行いたいとする。その場合、ＣＰＵ６０２  は、まずモードレジスタ群６０３  に対して媒体Ｂモードを有効に設定して、回路６１１，６１２  ，６１３  を介して記録媒体Ｂ６０６  と媒体Ｂコントローラ６０５  との通信を行なう。
【００３６】
次の記録媒体Ａ６０７  と媒体Ａコントローラ６０４  との通信は、優先順位は媒体Ａコントローラ６０４  の方が高いので、媒体Ｂコントローラ６０５  に対するモードレジスタ６０３  の設定は有効のままにしておき、媒体Ａコントローラ６０４  のモードレジスタ群６０３  の設定を有効に設定すればよい。そして、最後の記録媒体Ｂ６０６  と媒体Ｂコントローラ６０５  との通信は、媒体Ａコントローラ６０４  に対するモードレジスタ群６０３  を無効に設定する。すなわち、媒体Ａコントローラ６０４  と媒体Ｂコントローラ６０５  を交互に切り換え、それぞれ記録媒体Ａ６０７  と記録媒体Ｂ６０６  と通信を行いたい場合は、媒体Ａコントローラ６０４  と媒体Ｂコントローラ６０５  のモードレジスタ群６０３  を共に有効にしておき、優先順位の高い媒体Ａコントローラ６０４  のモードレジスタ群６０３  を有効／無効に設定し直すだけで、切り換えが可能になる。
【００３７】
また、記録媒体の種類〔例えば、ＳｍａｒｔＭｅｄｉａ（登録商標）、ＣｏｍｐａｃｔＦｌａｓｈ（登録商標）〕によっては、各々のコントローラ６０４  ，６０５  からの次の書き込み（又は読み込み）動作を許可する／許可しないを示す状態信号をもっている。この状態信号は、記録媒体の製造メーカーによりタイミングが異なるので、この状態信号をＩＯポート機能の回路６１４  に繋げ、状態信号の「許可しない」から「許可する」の変化を検知して、ＣＰＵ６０２  に割り込みとして通知する。ＣＰＵ６０２  は、この状態信号の変化割り込みを検出して、次の処理を行うことが可能となる。つまり、ＣＰＵ６０２  の各コントローラ６０４  ，６０５  に対する書き込み（又は読み込み）命令から、次の書き込み（又は読み込み）命令までの時間を短縮できる。
【００３８】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、切り換えコントローラに保持されている各機能ブロック間の優先順位とモードレジスタに設定されてたフラグ情報により、各機能ブロックと外部端子との接続を切り換えるセレクタを制御するようにしているので、機能ブロック単位でＬＳＩ外部端子の切り換えが可能となり、ＣＰＵの切り換え設定プログラム量を低減し、ＣＰＵの負荷を軽減することが可能となる。
【図面の簡単な説明】
【図１】本発明に係るＬＳＩ装置の第１の実施の形態を示すブロック構成図である。
【図２】図１に示したモードレジスタ群の構成例と制御ビットの説明図である。
【図３】モードレジスタ群のモードレジスタ値と各切り換えセレクタの制御態様との関係を示す真理値表である。
【図４】本発明の第２の実施の形態を示すブロック構成図である。
【図５】本発明の第３の実施の形態を示すブロック構成図である。
【図６】本発明の第４の実施の形態を示すブロック構成図である。
【図７】図６に示した第４の実施の形態において、入力信号値に変化がなかった場合におけるタイマコントローラの動作を示すタイミングチャートである。
【図８】図６に示した第４の実施の形態において、入力信号値に変化があった場合におけるタイマコントローラの動作を示すタイミングチャートである。
【図９】本発明を、記録媒体Ａと記録媒体Ｂ及びそれらのコントローラ間のデータバス、制御信号及び状態信号を共有したシステムに適用した構成例を示すブロック構成図である。
【図１０】従来のマルチファンクション型ＬＳＩ装置の構成例を示すブロック構成図である。
【図１１】図１０に示した従来例におけるＣＰＵによるレジスタ設定値と各切り換えセレクタの動作の対応関係を示す図である。
【符号の説明】
２０１，３０１，４０１，５０１    ＣＰＵ
２０２，３０２，４０２，５０２    モードレジスタ群
２０３，３０３，４０３，５０３    切り換え装置
２０４，３０４，４０４，５０４    入出力バッファ
２０５，３０５，４０５，５０５    切り換えコントローラ
２０６，３０６，４０６，５０６    入力切り換えセレクタ
２０７，３０７，４０７，５０７    出力切り換えセレクタ
２０８，３０８，４０８，５０８    イネーブル切り換えセレクタ
３０９，４０９，５０９    ＩＯポート
４１０，５１０    割り込みコントローラ
５１１    タイマコントローラ
６０２    ＣＰＵ
６０３    モードレジスタ群
６０４    媒体Ａコントローラ
６０５    媒体Ｂコントローラ
６０６    記録媒体Ｂ
６０７    記録媒体Ａ
６１１，６１２，６１３，６１４    回路
６２１  〜  ６２４  ＬＳＩ外部端子
【図１】
2005010966.tif 000003
【図２】
2005010966.tif 000004
【図３】
2005010966.tif 000005
【図４】
2005010966.tif 000006
【図５】
2005010966.tif 000007
【図６】
2005010966.tif 000008
【図７】
2005010966.tif 000009
【図８】
2005010966.tif 000010
【図９】
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【図１０】
2005010966.tif 000012
【図１１】
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