(57)【要約】【課題】高誘電率ゲート絶縁膜削れ及び半導体基板掘れを防止し、かつ、寸法変換差が少ない高精度なゲート電極の加工を実現することができる半導体装置およびその製造方法を提供することにある。【解決手段】高誘電率ゲート絶縁膜５上に、トランジスタの閾値電圧を制御できる仕事関数を有する、金属を含む第１ゲート電極層６を堆積し、第１ゲート電極層６上にドライエッチングで垂直に加工し易い材料からなる第２ゲート電極層７を堆積する。第２ゲート電極層７として、例えば、ポリシリコンまたはシリサイドまたはＷ，Ｍｏ．Ｔｉなどの高融点金属を採用する。そして、第２ゲート電極層７上にＳｉＯ2 からなるエッチングマスク９を形成し、エッチングマスク９を用いて第１ゲート電極層６および第２ゲート電極層７をエッチングすることにより、ゲート電極８を形成する。【選択図】図４
2005285809.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された高誘電率ゲート絶縁膜と、
前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板に形成され、ソースあるいはドレイン領域となる半導体領域と、を有し、
前記ゲート電極は、
前記高誘電率ゲート絶縁膜上に形成され、トランジスタの閾値電圧を制御し得る仕事関数をもつ、金属を含む第１ゲート電極層と、
前記第１ゲート電極層上に形成され、前記第１ゲート電極層よりもドライエッチングによる垂直加工性が容易な材料からなる第２ゲート電極層と
を有する半導体装置。
【請求項２】
前記第１ゲート電極層は、単一金属、金属窒化物、シリサイド、二元合金、三元合金により形成されている
請求項１記載の半導体装置。
【請求項３】
前記第２ゲート電極層は、タングステン、モリブデンあるいはチタンを含む金属、またはポリシリコン、シリサイドにより形成されている
請求項１記載の半導体装置。
【請求項４】
前記第１ゲート電極層の膜厚は、０．５ｎｍ以上５０ｎｍ以下である
請求項１記載の半導体装置。
【請求項５】
前記高誘電率ゲート絶縁膜は、少なくともハフニウム、ジルコニウム、ランタノイド元素のいずれかを含む高誘電率絶縁膜により形成されている
請求項１記載の半導体装置。
【請求項６】
半導体基板上に高誘電率ゲート絶縁膜を形成する工程と、
前記高誘電率ゲート絶縁膜上に、トランジスタの閾値電圧を制御し得る仕事関数をもつ、金属を含む第１ゲート電極層を堆積する工程と、
前記第１ゲート電極層上に、前記第１ゲート電極層よりもドライエッチングによる垂直加工性が容易な材料からなる第２ゲート電極層を堆積する工程と、
前記第２ゲート電極層上にゲート電極パターンをもつエッチングマスクを形成する工程と、
前記エッチングマスクを用いて、前記第２ゲート電極層、前記第１ゲート電極層をドライエッチングすることにより、ゲート電極に加工する工程と
を有する半導体装置の製造方法。
【請求項７】
前記第２ゲート電極層、前記第１ゲート電極層をドライエッチングする工程において、ハロゲンを含むエッチングガスを用いてドライエッチングする
請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２ゲート電極層、前記第１ゲート電極層をドライエッチングする工程において、圧力が０．１Ｐａ以上５．０Ｐａ以下で、前記半導体基板を搭載する下部電極に印加されるＲＦバイアスパワーの電力密度が０．０６Ｗ／ｃｍ2 以上０．６２Ｗ／ｃｍ2 以下の条件で行う
請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１ゲート電極層を堆積する工程において、単一金属、金属窒化物、シリサイド、二元合金、または三元合金を堆積する
請求項６記載の半導体装置の製造方法。
【請求項１０】
前記第２ゲート電極層を堆積する工程において、タングステン、モリブデンあるいはチタンを含む金属、またはポリシリコン、シリサイドのいずれかを堆積する
請求項６記載の半導体装置の製造方法。
【請求項１１】
前記第１ゲート電極層を堆積する工程において、０．５ｎｍ以上５０ｎｍ以下の膜厚で前記第１ゲート電極層を堆積する
請求項６記載の半導体装置の製造方法。
【請求項１２】
前記高誘電率ゲート絶縁膜を形成する工程において、少なくともハフニウム、ジルコニウム、ランタノイド元素のいずれかを含む高誘電率絶縁膜を形成する
請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、低消費電力型のＭＯＳＦＥＴ向けに、メタル／高誘電率（Ｈｉｇｈ−ｋ）ゲート絶縁膜の積層構造を搭載したＭＯＳトランジスタの研究が活発になっている。この中で、高誘電率ゲート絶縁膜は、ＭＯＳトランジスタの性能指標となる等価的ゲート絶縁膜膜厚（equivalent oxide thickness :ＥＯＴ）を１．０ｎｍ以下にすることで、ゲートリーク電流を同じ物理膜厚のＳｉＯ2 ゲート絶縁膜の数分の１以下にできるため、次世代のＭＯＳトランジスタのゲート絶縁膜として期待されている。メタルゲート電極は、ポリシリコンゲートの空乏化、ｐ+ ポリシリコンゲート電極からのＳｉ基板へのＢ突き抜けを防止できるので、次世代のＭＯＳトランジスタのゲート電極として期待されている。
【０００３】
なお、メタルゲートエッチング技術として、いくつかの技術が開示されている（特許文献１〜４参照）。
【０００４】
従来例のｎチャンネルのメタルＭＯＳトランジスタは、ｐ型Ｓｉ基板上に次のようなプロセスを経て作製される。
【０００５】
図６（ａ）に示すように、例えばシャロートレンチアイソレーション（ＳＴＩ）からなる素子分離絶縁膜２２により素子分離されたｐ型Ｓｉ基板からなる半導体基板２１に、ＣＶＤ法により極薄のＳｉＯＮ膜２３を膜厚１ｎｍで形成して、更に、ＭＯＣＶＤ法によりＨｆＯ2 膜２４を膜厚４ｎｍで堆積する。これにより、ＳｉＯＮ膜２３とＨｆＯ2 膜２４からなる高誘電率ゲート絶縁膜２５が形成される。続いて、反応性スパッタ法によりＨｆＮ1.1 膜を膜厚８０ｎｍで堆積してメタルゲート電極用層２８とする。膜の組成比はＨｆ：Ｎ＝１：１．１となる。ＨｆＮ1.1 は仕事関数４．７ｅＶを与えることでＭＯＳトランジスタの閾値電圧を制御する。
【０００６】
＜ＨｆＮ1.1 の成膜条件＞  Ａｒ／Ｎ2 ＝３５／５ｓｃｃｍ、ＤＣパワー＝１ｋＷ、圧力＝０．５Ｐａ、ターゲットＨｆ
【０００７】
続いて、メタルゲート電極用層２８上に、ＣＶＤ法によりＳｉＯ2 膜を堆積する。既知のリソグラフィー法により、図示しないレジストをパターニングして、ＳｉＯ2 膜のドライエッチングにより、ＳｉＯ2 膜にゲートパターンを転写する。レジストはＯ2 アッシング除去されて、エッチングマスク２９ができる。
【特許文献１】特開２０００−１３８２０２号公報
【特許文献２】特開２００１−１６０５４９号公報
【特許文献３】特開２００１−３１３２８２号公報
【特許文献４】特開平１０−８８３７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来例のメタルＭＯＳトランジスタでは、ＩＣＰ放電型プラズマエッチング装置を用いて、ＳｉＯ2 膜からなるエッチングマスク２９を用いてメタルゲート電極用層２８であるＨｆＮ1.1 膜をドライエッチングする際に、次のようなエッチング条件を用いる。
【０００９】
＜ＨｆＮ1.1 のエッチング条件＞  ＨＢｒ＝５０ｓｃｃｍ、圧力＝１．０Ｐａ、ＩＣＰソースパワー＝１２００Ｗ、ＲＦバイアスパワー＝３０Ｗ（電力密度＝０．３７Ｗ／ｃｍ2 ）、電極温度＝６０℃
【００１０】
上記エッチング条件では、プラズマ中にＨＢｒガスから解離したＢｒラジカルと、同時に生成したＢｒ+ イオンが、ＨｆＮ1.1 膜とイオンアシストエッチング反応を起こす。
【００１１】
Ｂｒ+ イオンはバイアスパワーを３０Ｗと比較的低い値にしている為、ウェーハ直上のプラズマのシース領域を低加速エネルギーで垂直に入射してＨｆＮ1.1 表面に到達する。Ｂｒラジカルは電気的に中性であるため、シース中及びＨｆＮ1.1 表面にも存在している。この時のエッチング反応を示す化学式を次に推定する。簡潔に示すために、ＨｆＮ、Ｂｒとしている。
【００１２】
〔化１〕
ｅ- + ＨＢｒ→  Ｈ＋Ｂｒ＋ｅ-         （１）
ＨｆＮ＋ｘＢｒ→  ＨｆＢｒx ＋Ｎ      （２）
ＨｆＮ＋ｘＢｒ＋Ｏ→ＨｆＯＢｒx ＋Ｎ  （３）
ＨｆＮ＋ｘＢｒ→  ＨｆＮＢｒx         （４）
【００１３】
ＨｆＮは反応生成物ＨｆＢｒx 、ＨｆＯＢｒx 、ＨｆＮＢｒx を発生させる。これらの反応生成物の揮発性は低く、膜厚８０ｎｍのＨｆＮをエッチングする際に、ＨｆＮ1.1 膜からなるメタルゲート電極２８ａの側壁に覆い重なるように増えながら再付着してエッチングを阻害する。イオンの加速エネルギーも比較的低く（ＲＦプラズマのｐｅａｋ  ｔｏｐｅａｋ電圧の絶対値｜Ｖｐｐ｜＝２４０Ｖ）、図６（ｂ）に示すように、この側壁付着物３０をスパッタリング除去しづらくなっている。
【００１４】
このような作用で、側壁付着物３０のマスク効果によりＨｆＮ1.1 膜からなるメタルゲート電極２８ａがテーパー化してしまう。テーパー角度は８０°から８６°の範囲におさまる。ここでは８６°であり、寸法変換差は５．６ｎｍと太めに仕上がってしまう。つまり、設計のマスク寸法７５ｎｍに対して、ゲート電極両側で１１．２ｎｍほどの寸法変換差が生じており、国際半導体ロードマップのリソグラフィー要求仕様に示されている寸法変換差精度（３σを含む）４．７ｎｍ以下を満たすことが出来ない。
【００１５】
このような太いゲート電極が形成されると、トランジスタ長及び実効的なチャネル長が設計値と異なり、ＭＯＳトランジスタの基本性能の閾値電圧がずれてしまいトランジスタ性能が得られなくなる。
【００１６】
図７を参照して、このメタルゲート電極２８ａのテーパー化を回避するように、バイアスパワーを上げたエッチング条件でＨｆＮ1.1 膜をドライエッチングした場合について説明する。以下に、ＨｆＮ1.1 のエッチング条件の一例を示す。
【００１７】
＜ＨｆＮ1.1 のメインエッチング条件＞  ＨＢｒ＝５０ｓｃｃｍ、圧力＝１．０Ｐａ、ＩＣＰソースパワー＝１２００Ｗ、ＲＦバイアスパワー＝８０Ｗ（電力密度＝０．９８Ｗ／ｃｍ2 ）、電極温度＝６０℃
【００１８】
＜ＨｆＮ1.1 のオーバーエッチング条件＞  ＨＢｒ／Ｏ2 ＝４５／５ｓｃｃｍ、圧力＝１．０Ｐａ、ＩＣＰソースパワー＝１２００Ｗ、ＲＦバイアスパワー＝３０Ｗ（電力密度＝０．３７Ｗ／ｃｍ2 ）、電極温度＝６０℃
【００１９】
バイアスパワーが８０Ｗと比較的高いため、イオンの加速エネルギーが高く（｜Ｖｐｐ｜＝４６０Ｖ）、Ｂｒ+ イオンによって再付着した反応生成物をスパッタリングして、且つ、ＨｆＮ1.1 表面のエッチングも進行するため、ＨｆＮ1.1 からなるメタルゲート電極２８ａのテーパー角度が８８°程度の形状となる。
【００２０】
しかしながら、ＨｆＮのオーバーエッチングの際に、低いバイアスパワーに切り替えるエッチング終点検出のタイミングが非常に難しく、ウェーハ面内の加工状態を調べると、エッチング時に露出したＨｆＯ2 膜２４が局所的にエッチングされてしまい、図７に示すように基板掘れ３１が起こってしまう。
【００２１】
基板掘れ３１は、Ｓｉ基板中にイオン衝突による物理的ダメージ（結晶欠陥など）を与えて、ソースあるいはドレイン領域とウェル界面のｐｎ接合における逆方向リーク電流の増大でトランジスタ特性が劣化する。また、メインエッチングで８０Ｗの高いバイアスパワーを使うため、Ｂｒ+ イオンがＨｆＮ1.1 膜からなるメタルゲート電極２８ａの側壁に残す物理的ダメージも大きく、膜質を弱めてしまい、ドライエッチング後の酸洗浄の際に、側壁の部分的な欠損などを起こすことがある。
【００２２】
エッチング終点検出のタイミングを早めて、ややアンダーエッチングの状態でオーバーエッチングを行った場合、エッチングが不完全でＨｆＮ1.1 膜からなるメタルゲート電極２８ａの側壁の底分にすそ引きが起こり易く、寸法変換差が太る方向にゲートが仕上がってしまう。つまり、トランジスタ長及び実効的なチャネル長が設計値と異なり、トランジスタ性能が得られなくなる。
【００２３】
この他の問題点として、図８を参照して、ＨｆＮ0.1 ／ＨｆＯ2 ゲート絶縁膜を持つＭＯＳトランジスタのＨｆＮ0.1 膜のゲートエッチングについて説明する。
【００２４】
このメタルＭＯＳトランジスタでは、膜厚５０ｎｍのＳｉＯ2 膜からなるエッチングマスク２９を用いて、ＩＣＰ放電型プラズマエッチング装置でメタルゲート電極２８ｂとなるＨｆＮ0.1 膜をドライエッチングする際に、次のようなＳｉＯ2 の成膜およびエッチング条件、Ｏ2 アッシング条件、ＨｆＮ0.1 エッチング条件を用いる。尚、反応性スパッタ法によりゲート電極用ＨｆＮ0.1 膜を膜厚８０ｎｍで堆積する。膜の組成比はＨｆ：Ｎ＝１：０．１となる。
【００２５】
＜ＨｆＮ0.1 の成膜条件＞  Ａｒ／Ｎ2 ＝３８／２ｓｃｃｍ、ＤＣパワー＝１ｋＷ、圧力＝０．５Ｐａ、ターゲットＨｆ
【００２６】
＜ＳｉＯ2 の成膜条件＞  ＳｉＨ4 ＝５０ｓｃｃｍ、Ｏ2 ＝１００ｓｃｃｍ、圧力＝０．０５Ｔｏｒｒ、温度＝４２０℃
【００２７】
＜ＳｉＯ2 のエッチング条件＞  ＣＨＦ3 ＝３０ｓｃｃｍ、圧力＝０．５Ｐａ、ＩＣＰパワー＝１２００Ｗ、ＲＦバイアスパワー＝３０Ｗ（電力密度＝０．３７Ｗ／ｃｍ2 ）、温度＝６０℃
【００２８】
＜Ｏ2 アッシング条件＞  Ｏ2 ＝８００ｓｃｃｍ、圧力＝８５０ｍＴｏｒｒ、ＲＦパワー＝９００Ｗ、温度＝７０℃
【００２９】
＜ＨｆＮ0.1 のエッチング条件＞  ＨＢｒ＝５０ｓｃｃｍ、圧力＝１．０Ｐａ、ＩＣＰソースパワー＝１２００Ｗ、ＲＦバイアスパワー＝３０Ｗ（電力密度＝０．３７Ｗ／ｃｍ2 ）、電極温度＝６０℃
【００３０】
ＳｉＯ2 からなるエッチングマスク２９が成膜、エッチング、アッシングにより加工された後に、ＩＣＰ放電型プラズマエッチング装置でＨｆＮ0.1 膜をドライエッチングする。しかしながら、ＨｆＮ0.1 の表面は、メタリックなＨｆと同じように、非常に酸化されやすい性質をもっている。
【００３１】
ＨｆＮ0.1 の表面は、ＳｉＯ2 を成膜、エッチング、アッシングする工程で、Ｏ2 による酸化を受けており、ＳｉＯ2 からなるエッチングマスク２９加工後に、露出したＨｆＮ0.1 の最表面は、数ｎｍのＨｆＯ2 層３２が被覆している。この状態でＨｆＮ0.1 膜のエッチングを行うと、まず、ＨｆＯ2 層３２をエッチングする為に予期しないエッチングレートの低下が起こる。
【００３２】
図９のＨｆＮ組成比に対するエッチングレートとテーパー角度のグラフに示すように、本来ならば、ＨｆＮ0.6 と同等以上のエッチングレートとなるはずのＨｆＮ0.1 のレートが著しく低下する。さらに、エッチング時間が長くなることで、ＳｉＯ2 からなるエッチングマスクの後退量も多くなる。ＨｆＯ2 やＳｉＯ2 がエッチングされると、反応生成物ＨｆＯＢｒx 、ＳｉＯＢｒx が発生する。この反応生成物は、ＨｆＮ0.1 ゲート側壁に覆い重なるように増えながら再付着してエッチングを阻害する。
【００３３】
図１０は、Ｘ線光電子分光法（ＸＰＳ）によるＨｆＮエッチング表面のＨｆ−Ｎ、Ｈｆ−Ｏ結合に関するスペクトルのピーク強度面積比のグラフである。このグラフの、ＨｆＮエッチング表面は、部分エッチングしてＨｆＮ表面を露出させているので、エッチング前に存在した最表面のＨｆＯ2 層はない。
【００３４】
最表面のＨｆＯ2 層が無くなったＨｆＮエッチング表面に関して、ＨｆＮ組成比（Ｎ／Ｈｆ比）が０以上０．６以下のサンプルには、エッチング後に、著しいＨｆ−Ｎ結合の減少とＨｆ−Ｏ結合の増加が同時に起きている。Ｎ／Ｈｆ比が０．６より大きく１．４以下のものには、エッチング前後で、Ｈｆ−Ｎ、Ｈｆ−Ｏ結合の比の変化は少ない。
【００３５】
ＨｆＮ組成比（Ｎ／Ｈｆ比）が０以上０．６以下のサンプルでは、エッチング時に著しい表面酸化が起きている。また、反応生成物のＨｆＯ2 も多く発生していると推測され、このＨｆＯ2 がゲート側壁再付着物３０となりエッチングを阻害する。
【００３６】
これらの作用で、側壁部分に付着した反応生成物のマスク効果によりＨｆＮ0.1 のメタルゲート電極２８ｂがテーパー化してしまう。テーパー角度は８０°を下回る。したがって、寸法変換差を設計水準に維持できない。このような太いゲート電極が形成されると、トランジスタ長及び実効的なチャネル長が設計値と異なり、ＭＯＳトランジスタの基本性能の閾値電圧がずれてしまいトランジスタ性能が得られなくなる。
【００３７】
これらの問題により、ＭＯＳトランジスタの特性が劣化して、ＬＳＩ自体の性能低下、品質低下をもたらしてしまう。
【００３８】
本発明は上記の事情に鑑みてなされたものであり、その目的は、寸法変換差が少なく、高誘電率ゲート絶縁膜削れ及び半導体基板掘れを防止するのに最適なゲート電極構造を採用することにより、トランジスタの閾値電圧を制御することができ、高品質化および高性能化を実現することができる半導体装置を提供することにある。
【００３９】
本発明は上記の事情に鑑みてなされたものであり、その目的は、高誘電率ゲート絶縁膜削れ及び半導体基板掘れを防止し、かつ、寸法変換差が少ない高精度なゲート電極の加工を実現することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００４０】
上記の目的を達成するため、本発明の半導体装置は、半導体基板上に形成された高誘電率ゲート絶縁膜と、前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成され、ソースあるいはドレイン領域となる半導体領域と、を有し、前記ゲート電極は、前記高誘電率ゲート絶縁膜上に形成され、トランジスタの閾値電圧を制御し得る仕事関数をもつ、金属を含む第１ゲート電極層と、前記第１ゲート電極層上に形成され、前記第１ゲート電極層よりもドライエッチングによる垂直加工性が容易な材料からなる第２ゲート電極層とを有する。
【００４１】
上記の本発明の半導体装置では、トランジスタのしきい値は第１ゲート電極層の仕事関数により制御される。また、ゲート電極の垂直加工性は第２ゲート電極層の存在により向上する。ゲート電極の垂直加工性が向上するのは、第１ゲート電極層と第２ゲート電極層の積層構造を採用することにより、単一層からなるメタルゲートの膜厚に比べて、金属を含む第１ゲート電極層の膜厚を小さくできるからである。
【００４２】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上に高誘電率ゲート絶縁膜を形成する工程と、前記高誘電率ゲート絶縁膜上に、トランジスタの閾値電圧を制御し得る仕事関数をもつ、金属を含む第１ゲート電極層を堆積する工程と、前記第１ゲート電極層上に、前記第１ゲート電極層よりもドライエッチングによる垂直加工性が容易な材料からなる第２ゲート電極層を堆積する工程と、前記第２ゲート電極層上にゲート電極パターンをもつエッチングマスクを形成する工程と、前記エッチングマスクを用いて、前記第２ゲート電極層、前記第１ゲート電極層をエッチングすることにより、ゲート電極に加工する工程とを有する。
【００４３】
上記の本発明の半導体装置の製造方法では、第１ゲート電極層と第２ゲート電極層の積層構造を採用することにより、単一層からなるメタルゲートの膜厚に比べて、金属を含む第１ゲート電極層の膜厚を小さくすることが可能となる。
従って、エッチングマスクを用いて、第２ゲート電極層、第１ゲート電極層をドライエッチングする際に以下に説明するようにエッチングが進行する。
まず、第２ゲート電極層はドライエッチングによる垂直加工性が容易な材料からなることから、側壁付着物の堆積が抑制されて垂直に加工される。
第２ゲート電極層のドライエッチングによる側壁付着物の堆積が少なく、かつ、第１ゲート電極層の膜厚を小さくできることから、第１ゲート電極層のドライエッチングに伴い堆積する側壁付着物の量は小さくなるため、第１ゲート電極層が垂直に加工される。
【発明の効果】
【００４４】
本発明の半導体装置によれば、寸法変換差が少なく、高誘電率ゲート絶縁膜削れ及び半導体基板掘れを防止するのに最適なゲート電極構造を採用することにより、トランジスタの閾値電圧を制御することができ、高品質化および高性能化を実現することができる。
【００４５】
本発明の半導体装置の製造方法によれば、高誘電率ゲート絶縁膜削れ及び半導体基板掘れを防止し、かつ、寸法変換差が少ない高精度なゲート電極の加工を実現することができる。
【発明を実施するための最良の形態】
【００４６】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【実施例１】
【００４７】
図１は、実施例１に係る半導体装置の断面図である。実施例１では、ｎチャンネルＭＯＳトランジスタを例に、図面を参照して説明する。
【００４８】
図１に示す半導体装置は、例えばｐ型Ｓｉ基板からなる半導体基板１に、シャロートレンチアイソレーション（ＳＴＩ）からなる素子分離絶縁膜２が形成されており、当該素子分離絶縁膜２により素子分離されている。素子分離絶縁膜２により区画された半導体基板１の活性領域に、１ｎｍ程度の極薄のＳｉＯＮ膜３と４ｎｍ程度のＨｆＯ2 膜４からなる高誘電率ゲート絶縁膜５が形成されている。高誘電率ゲート絶縁膜５上には、第１ゲート電極層６および第２ゲート電極層７からなるゲート電極８が形成されている。ゲート電極８は、ゲート電極材料として金属を含むいわゆるメタルゲート電極である。
【００４９】
高誘電率ゲート絶縁膜５とは、従来ゲート絶縁膜として採用していたＳｉＯ2 （誘電率が４．１〜４．５程度）よりも誘電率が高いものをいう。ＨｆＯ2 膜４が実質的に高誘電率ゲート絶縁膜として機能する。
【００５０】
第１ゲート電極層６は、トランジスタの閾値電圧を制御し得る仕事関数をもつ、金属を含む電極材料により形成される。実施例１では、第１ゲート電極層６として、ＨｆＮ1.1
を採用する例について説明する。第１ゲート電極層６の膜厚は、例えば２０ｎｍ程度である。
【００５１】
第１ゲート電極層６の膜厚は、０．５ｎｍから５０ｎｍの範囲であることが好ましい。金属が波数空間もしくは速度空間でフェルミ球を成して、バルク本来のメタリックな性質を発現するには、フェルミ波数から導かれる自由電子の波長が基本波の波長に達しなければならない。つまり、基本波の波長以上の金属膜厚がないと、自由電子の波が存在できなくなる。簡略化した式は、下記式（１）および（２）により示される。
【００５２】
［数１］
ｋF ＝（３π2 Ｎ／Ｖ）1/3   ［ｃｍ-1］    （１）
λ  ＝２π／ｋF             ［ｃｍ］      （２）
【００５３】
上記式（１）、（２）において、ｋF はフェルミ波数、Ｎ／Ｖ［ｃｍ-3］は金属の電子濃度、λは自由電子の波長、Ｎは電子の数、Ｖ［ｃｍ3 ］は体積である。
【００５４】
Ａｇの場合を例に計算すると、Ｎ／Ｖ＝５．８５×１０22［ｃｍ-3］であり、λ＝０．５２［ｎｍ］となる。なお、Ａｇは、金属の中でも電子濃度が高い方なので波長は短い。従って、金属膜厚（第一に堆積する電気材料膜厚）は０．５ｎｍ以上が必要となる。上限については、５０ｎｍより大きい時は、加工後のゲート電極のテーパー角度が８８°より低下してしまうからである。
【００５５】
第２ゲート電極層７は、第１ゲート電極層よりもドライエッチングによる垂直加工性が容易な電極材料により形成される。実施例１では、第２ゲート電極層７として、ＷＳｉ2
を採用する例について説明する。第２ゲート電極層７の膜厚は、例えば６０ｎｍ程度である。
【００５６】
ゲート電極８上には、ゲート電極８をエッチングするのに使用したエッチングマスク９が残っている。ゲート電極８の側壁には、例えばＳｉＯ2 からなる第１側壁絶縁膜１０と、ＳｉＮからある第２側壁絶縁膜１１が形成されている。
【００５７】
ゲート電極８の両側における半導体基板１には、例えばｎ型の２つのエクステンション領域１２が浅く形成されている。エクステンション領域１２の外側には例えばｎ型の２つのソース／ドレイン領域１３が深く形成されている。ソース／ドレイン領域１３の不純物濃度は、エクステンション領域１２の不純物濃度よりも高い。
【００５８】
上記構成の半導体装置は、後述するように、寸法変換差が少なく、高誘電率ゲート絶縁膜５の削れ及び半導体基板１の掘れを防止するのに最適なゲート電極構造を採用している。そのため、トランジスタの閾値電圧を制御することができ、高品質化および高性能化を実現することができる。
【００５９】
次に、上記の実施例１に係る半導体装置の製造方法について、図２〜図５に示す工程断面図を参照して説明する。
【００６０】
図２に示すように、シャロートレンチアイソレーション（ＳＴＩ）からなる素子分離絶縁膜２により素子分離されたｐ型Ｓｉ基板からなる半導体基板１に、ＣＶＤ法により極薄のＳｉＯＮ膜３を膜厚１ｎｍで形成する。ＳｉＯＮ膜３上に、ＭＯＣＶＤ法によりＨｆＯ2 膜４を膜厚４ｎｍで堆積する。これにより、ＳｉＯＮ膜３とＨｆＯ2 膜４からなる高誘電率ゲート絶縁膜５が形成される。以下に、ＳｉＯＮ膜３とＨｆＯ2 膜４の成膜条件の一例を示す。
【００６１】
＜ＳｉＯＮの成膜条件＞  ＮＨ3 ＝１．０ｓｌｍ、圧力＝１００Ｐａ、温度＝８００℃
【００６２】
＜ＨｆＯ2 の成膜条件＞  Ｈｆ（ＭＭＰ）4 ＝０．４０ｓｃｃｍ、エチルシクロヘキサン＝０．２０ｓｃｃｍ、圧力＝１００Ｐａ、温度＝４００℃
【００６３】
次に、図２（ｂ）に示すように、反応性スパッタ法によりＨｆＮ1.1 膜を膜厚２０ｎｍで堆積し、第１ゲート電極層６とする。膜の組成比はＨｆ：Ｎ＝１：１．１となる。ＨｆＮ1.1 は仕事関数を４．７ｅＶと与えることでＭＯＳトランジスタの閾値電圧を制御する。
【００６４】
金属窒化物の中で、ＨｆＮまたはＺｒＮまたはＴｉＮは、反応熱（標準生成エンタルピー）が負値で最も高く（ＨｆＮは−８８．２ｋｃａｌ／ｍｏｌ、ＺｒＮは−８８．０ｋｃａｌ／ｍｏｌ、ＴｉＮは−８０．４ｋｃａｌ／ｍｏｌ）、耐熱性に優れており、メタルゲート／高誘電率ゲート絶縁膜の積層構造に適すると考えられている。以下に、ＨｆＮ1.1
膜の成膜条件を示す。
【００６５】
＜ＨｆＮ1.1 の成膜条件＞  Ａｒ／Ｎ2 ＝３５／５ｓｃｃｍ、ＤＣパワー＝１ｋＷ、圧力＝０．５Ｐａ、ターゲットＨｆ
【００６６】
次に、図３（ａ）に示すように、スパッタ法によりＷＳｉ2 膜を膜厚６０ｎｍで堆積し、第２ゲート電極層７とする。以下に、ＷＳｉ2 膜の成膜条件を示す。
【００６７】
＜ＷＳｉ2 の成膜条件＞  Ａｒ＝４０ｓｃｃｍ、ＤＣパワー＝１ｋＷ、圧力＝０．５Ｐａ、ターゲットＷＳｉ2
【００６８】
次に、第２ゲート電極層７上に、ＣＶＤ法によりＳｉＯ2 膜を膜厚５０ｎｍで堆積し、ＥＢリソグラフィー法により、図示しないゲート電極用のレジストを、ゲート線幅７５ｎｍでパターニングする。そのレジストをマスクとして、ＩＣＰ放電型プラズマエッチング装置によりＳｉＯ2 膜をエッチングして、ＳｉＯ2 膜にゲートパターンを転写する。最後に、レジストをＯ2 アッシングにより除去する。これにより、図３（ｂ）に示すように、ＳｉＯ2 膜からなるエッチングマスク（ハードマスク）９のゲート線幅が、７５ｎｍに仕上がる。以下に、ＳｉＯ2 の成膜条件、ＥＢリソグラフィー条件、ＳｉＯ2 のエッチング条件、Ｏ2 アッシング条件の一例について示す。
【００６９】
＜ＳｉＯ2 の成膜条件＞  ＳｉＨ4 ＝５０ｓｃｃｍ、Ｏ2 ＝１００ｓｃｃｍ、圧力＝０．０５Ｔｏｒｒ、温度＝４２０℃
【００７０】
＜ＥＢリソグラフィー条件＞  ネガレジスト  ＮＥＢ３１（富士フィルムアーチ社製）、電子線ドーズ量  ７０μＣ／ｃｍ2
【００７１】
＜ＳｉＯ2 のエッチング条件＞  ＣＨＦ3 ＝３０ｓｃｃｍ、圧力＝０．５Ｐａ、ＩＣＰパワー＝１２００Ｗ、ＲＦバイアスパワー＝３０Ｗ（電力密度＝０．３７Ｗ／ｃｍ2 ）、温度＝６０℃
【００７２】
＜Ｏ2 アッシング条件＞    Ｏ2 ＝８００ｓｃｃｍ、圧力＝８５０ｍＴｏｒｒ、ＲＦパワー＝９００Ｗ、温度＝７０℃
【００７３】
次に、図４（ａ）に示すように、エッチングマスク９を用いて、ＩＣＰ放電型プラズマエッチング装置でＷＳｉ2 ／ＨｆＮ1.1 の積層膜をドライエッチングする。これにより、ＷＳｉ2 ／ＨｆＮ1.1 の積層膜からなるゲート電極８を形成する。以下に、ＷＳｉ2 ／ＨｆＮ1.1 のエッチング条件の一例を示す。
【００７４】
＜ＷＳｉ2 のメインエッチング条件＞  ＨＢｒ／Ｃｌ2 ＝２５／２５ｓｃｃｍ、圧力＝１．０Ｐａ、ＩＣＰパワー＝１２００Ｗ、ＲＦバイアスパワー＝３０Ｗ（電力密度＝０．３７Ｗ／ｃｍ2 ）、温度＝６０℃
【００７５】
＜ＨｆＮ1.1 のメインエッチング条件＞  ＨＢｒ＝５０ｓｃｃｍ、圧力＝１．０Ｐａ、ＩＣＰパワー＝１２００Ｗ、ＲＦバイアスパワー＝３０Ｗ（電力密度＝０．３７Ｗ／ｃｍ2 ）、温度＝６０℃
【００７６】
＜ＨｆＮ1.1 のオーバーエッチング条件＞  ＨＢｒ／Ｏ2 ＝４５／５ｓｃｃｍ、圧力＝１．０Ｐａ、ＩＣＰパワー＝１２００Ｗ、ＲＦバイアスパワー＝１０Ｗ（電力密度＝０．１２Ｗ／ｃｍ2 ）、温度＝６０℃
【００７７】
第２ゲート電極層７であるＷＳｉ2 膜のエッチングでは、圧力が１．０Ｐａと低圧力でイオンの直進性が良い。反応生成物ＷＯＣｌx 、ＷＯＢｒx は揮発性が比較的に高く、速やかに除去されてＷＳｉ2 のゲート側壁に堆積することがほとんど無い。これらの作用により、膜厚６０ｎｍのＷＳｉ2 ゲート側壁は垂直に加工される。
【００７８】
ＷＳｉ2 のエッチング終点検出を既知の発光スペクトル分光のエンドポイントモニターで行った後、第１ゲート電極層６であるＨｆＮ1.1 膜のメインエッチングに進む。圧力が１．０Ｐａと低圧力でイオンの直進性が良い。
【００７９】
ＨｆＮ1.1 膜のエッチングの際に、反応生成物ＨｆＢｒx 、ＨｆＯＢｒx 、ＨｆＮＢｒx が発生する。これらの反応生成物の揮発性は低いが、膜厚２０ｎｍと比較的薄いＨｆＮ1.1 膜をエッチングする際に、ＨｆＮゲート側壁に再付着する量は比較的少なくエッチングを阻害することはない。また、ＨｆＮ1.1 のメインエッチングの初期状態を見ると、ＷＳｉゲート側壁は始めから側壁付着物が少ないために、マスク効果をもたらす余分な付着物がない。
【００８０】
このような作用でほぼ垂直なＨｆＮ1.1 のゲート側壁が形成される。エッチング終点は発光波長５１８ｎｍ付近のスペクトルで検出している。終点は高精度に検出されているので、ＨｆＮ1.1 ゲート側壁の底部分のエッチング残りは少ない。
【００８１】
ＨｆＮ1.1 のオーバーエッチングはバイアスパワーを１０Ｗとして、イオン加速エネルギーがきわめて低い（｜Ｖｐｐ｜＝１２０Ｖ）。ＨｆＯ2 膜４は、Ｂｒ+ イオン入射エネルギーが閾値以上にならないと、イオンアシスト反応が起こらずエッチングが進行しない。ここでもＨｆＯ2 膜４はほとんどエッチングされない。ＨｆＮ1.1 のエッチングに対するＨｆＯ2 のエッチング選択比は５０以上に保たれている。
【００８２】
膜厚８０ｎｍに対してオーバーエッチング３０％を実施した場合でも、ＨｆＯ2 の初期膜厚４ｎｍは、エッチング後に残膜が３ｎｍ程度あり、ほとんど膜減りしていない。つまり、Ｓｉ基板表面はＨｆＯ2 膜４で保護されているために、Ｓｉ基板掘れが完全に抑制される。また、ジャストエッチング時にゲート側壁の底部分にわずかに残っていたＨｆＮ1.1 は、オーバーエッチング時に完全になくなる。また、低加速なＢｒ+ イオンはゲート側壁をわずかにトリミングする作用があるので、なめらかな側壁を持つＷＳｉ2 ／ＨｆＮ1.1 の積層膜が垂直に加工される。最終的なゲート線幅は７５ｎｍに仕上がる。次に、表面の残渣を除去するために、希釈酸洗浄を施す。
【００８３】
メタルゲートエッチング条件は、圧力が０．１Ｐａ以上５．０Ｐａ以下の範囲、下部電極に印加するＲＦバイアスパワーの電力密度が０．０６Ｗ／ｃｍ2 以上０．６２Ｗ／ｃｍ2 以下の範囲であることが好ましい。
【００８４】
０．１Ｐａ未満では圧力制御が困難であり、５．０Ｐａより大きい圧力では、ハロゲンラジカルによる等方性エッチングが強まりゲートに予期しないサイドエッチが入るからである。
【００８５】
０．０６Ｗ／ｃｍ2 未満では、ＲＦバイアスの安定な制御が困難であり、０．６２Ｗ／ｃｍ2 より大きいＲＦバイアスパワー（換言すれば、｜Ｖｐｐ｜が３３０Ｖよりも大きい）では、高誘電率ゲート絶縁膜５に対する高選択比加工ができず、高誘電率ゲート絶縁膜５が削れて基板掘れを抑制できないからである。
【００８６】
第１ゲート電極層６の膜厚は、０．５ｎｍから５０ｎｍの範囲であることが好ましい。下限については上記した通りであり、上限については、５０ｎｍより大きい時は、加工後のゲート電極のテーパー角度が８８°より低下してしまうからである。
【００８７】
図４（ｂ）に示すように、ＷＳｉ2 ／ＨｆＮ1.1 の積層膜からなるゲート電極８が形成された半導体基板１上に、ＣＶＤ法により、薄いＳｉＯ2 膜からなる保護膜１４を敷き、既知のイオン注入法によりエクステンション用のイオン注入をして、エクステンション領域１２を形成する。薄い保護膜１４は、イオン注入時のメタル汚染を防止する働きをしている。
【００８８】
イオン注入後、図５（ａ）に示すように、酸洗浄によるウェットエッチングにより、薄い保護膜１４（ＳｉＯ2 膜）、ＨｆＯ2 膜４、極薄のＳｉＯＮ膜３を除去する。薄い保護膜１４、ＨｆＯ2 膜４、ＳｉＯＮ膜３は、イオン注入による物理的なダメージを受けて、膜質が弱まっているので、酸洗浄で容易に除去できる。
【００８９】
図５（ｂ）に示すように、ＣＶＤ法によりＳｉＯ2 膜、その上にＳｉＮ膜を堆積した後に、プラズマエッチング装置でＳｉＮ／ＳｉＯ2 の積層膜を既知のドライエッチングによりエッチバックする。これにより、ＳｉＯ2 膜からなる第１側壁絶縁膜１０と、ＳｉＮ膜からなる第２側壁絶縁膜１１とが、ゲート電極８の側壁に形成される。
【００９０】
次に、第１側壁絶縁膜１０および第２側壁絶縁膜１１をストッパーとして、イオン注入法によりソース／ドレイン領域１３を形成する。これにより、エクステンション領域１２およびソース／ドレイン領域１３を自己整合的に持つ図１に示すＭＯＳトランジスタを備えた半導体装置が作製される。続いて、アニール、多層配線を形成する為の成膜、リソグラフィー、エッチング、ＣＭＰ、水素化アニール工程などを経て、最終的な半導体装置が作製される。
【００９１】
以上説明したように、実施例１に係る半導体装置の製造方法によれば、仕事関数を制御する第１ゲート電極層６上に、第１ゲート電極層６よりもドライエッチングで垂直に加工し易い第２ゲート電極層７を積層し、最適化された材料膜厚と最適化されたゲートエッチング条件を用いることにより、高誘電率ゲート絶縁膜５の削れ及び半導体基板１の掘れを防止し、かつ、寸法変換差が少ない高精度なゲート電極の加工を実現することができる。
【００９２】
寸法変換差が少ないことから、設計値に近いトランジスタの閾値電圧が得られ、かつ、高誘電率ゲート絶縁膜５の削れ及び半導体基板１の掘れを防止していることから、高性能で高品質な半導体装置を製造することができる。
【実施例２】
【００９３】
以下、実施例２について、ｎチャンネルＭＯＳトランジスタを例に、実施例１で用いた図面を参照して説明する。実施例１と共通する点は省略する。
【００９４】
実施例２では、実施例１と異なり、第１ゲート電極層６として、ＨｆＮ0.1 を採用する例について説明する。第１ゲート電極層６の膜厚は、０．５ｎｍから５０ｎｍの範囲であることが好ましい点については実施例１で説明した通りであり、第１ゲート電極層６の膜厚は、例えば２０ｎｍ程度である。
【００９５】
次に、実施例２に係る半導体装置の製造方法について、実施例１で用いた図２〜図５に示す工程断面図を参照して説明する。
【００９６】
図２（ａ）に示すように、シャロートレンチアイソレーション（ＳＴＩ）からなる素子分離絶縁膜２により素子分離されたｐ型Ｓｉ基板からなる半導体基板１に、ＣＶＤ法により極薄のＳｉＯＮ膜３を膜厚１ｎｍで形成する。ＳｉＯＮ膜３上に、ＭＯＣＶＤ法によりＨｆＯ2 膜４を膜厚４ｎｍで堆積する。これにより、ＳｉＯＮ膜３とＨｆＯ2 膜４からなる高誘電率ゲート絶縁膜５が形成される。ＳｉＯＮ膜３とＨｆＯ2 膜４の成膜条件は、実施例１と同様である。
【００９７】
次に、図２（ｂ）に示すように、反応性スパッタ法によりＨｆＮ0.1 膜を膜厚２０ｎｍで堆積し、第１ゲート電極層６とする。膜の組成比はＨｆ：Ｎ＝１：０．１となる。以下に、ＨｆＮ0.1 膜の成膜条件を示す。
【００９８】
＜ＨｆＮ0.1 の成膜条件＞  Ａｒ／Ｎ2 ＝３８／２ｓｃｃｍ、ＤＣパワー＝１ｋＷ、圧力＝０．５Ｐａ、ターゲットＨｆ
【００９９】
次に、図３（ａ）に示すように、スパッタ法によりＷＳｉ2 膜を膜厚６０ｎｍで堆積し、第２ゲート電極層７とする。以下に、ＷＳｉ2 膜の成膜条件を示す。
【０１００】
＜ＷＳｉ2 の成膜条件＞  Ａｒ＝４０ｓｃｃｍ、ＤＣパワー＝１ｋＷ、圧力０．５Ｐａ、ターゲットＷＳｉ2
【０１０１】
次に、第２ゲート電極層７上に、ＣＶＤ法によりＳｉＯ2 膜を膜厚５０ｎｍで堆積し、ＥＢリソグラフィー法により、図示しないゲート電極用のレジストを、ゲート線幅７５ｎｍでパターニングする。そのレジストをマスクとして、ＩＣＰ放電型プラズマエッチング装置によりＳｉＯ2 膜をエッチングして、ＳｉＯ2 膜にゲートパターンを転写する。最後に、レジストをＯ2 アッシングにより除去する。これにより、図３（ｂ）に示すように、ＳｉＯ2 膜からなるエッチングマスク（ハードマスク）９のゲート線幅が、７５ｎｍに仕上がる。ＳｉＯ2 の成膜条件、ＥＢリソグラフィー条件、ＳｉＯ2 のエッチング条件、Ｏ2 アッシング条件については、実施例１と同様である。
【０１０２】
次に、図４（ａ）に示すように、エッチングマスク９を用いて、ＩＣＰ放電型プラズマエッチング装置でＷＳｉ2 ／ＨｆＮ0.1 の積層膜をドライエッチングする。これにより、ＷＳｉ2 ／ＨｆＮ0.1 の積層膜からなるゲート電極８を形成する。以下に、ＷＳｉ2 ／ＨｆＮ0.1 のエッチング条件の一例を示す。
【０１０３】
＜ＷＳｉ2 のメインエッチング条件＞  ＨＢｒ／Ｃｌ2 ＝２５／２５ｓｃｃｍ、圧力＝１．０Ｐａ、ＩＣＰパワー＝１２００Ｗ、ＲＦバイアスパワー＝３０Ｗ（電力密度＝０．３７Ｗ／ｃｍ2 ）、温度＝６０℃
【０１０４】
＜ＨｆＮ0.1 のメインエッチング条件＞  ＨＢｒ＝５０ｓｃｃｍ、圧力＝１．０Ｐａ、ＩＣＰパワー＝１２００Ｗ、ＲＦバイアスパワー＝３０Ｗ（電力密度＝０．３７Ｗ／ｃｍ2 ）、温度＝６０℃
【０１０５】
＜ＨｆＮ0.1 のオーバーエッチング条件＞  ＨＢｒ／Ｏ2 ＝４５／５ｓｃｃｍ、圧力＝１．０Ｐａ、ＩＣＰパワー＝１２００Ｗ、ＲＦバイアスパワー＝１０Ｗ（電力密度＝０．１２Ｗ／ｃｍ2 ）、温度＝６０℃
【０１０６】
第２ゲート電極層７であるＷＳｉ2 膜のエッチングは、実施例１と同じで、膜厚６０ｎｍのＷＳｉ2 ゲート側壁は垂直に加工される。
【０１０７】
ＷＳｉ2 のエッチング終点検出を既知の発光スペクトル分光のエンドポイントモニターで行った後、第１ゲート電極層６であるＨｆＮ0.1 膜のメインエッチングに進む。ＨｆＮ0.1 は比較的容易にエッチングできる。メインエッチングでは、圧力が１．０Ｐａと低圧力でイオンの直進性が良い。
【０１０８】
従来例では、ＨｆＮ0.1 膜の上に成膜、加工されたＳｉＯ2 マスクの影響で、ＨｆＮ0.1 の表面に数ｎｍのＨｆＯ2 層が出来ておりエッチングを阻害していたが、本実施例では、ＷＳｉ2 がＨｆＮ0.1 を保護するように積層されているので、酸化の問題は起きない。
【０１０９】
第１ゲート電極層６に用いるＨｆＮ0.1 は、ＨｆＮ組成比（Ｎ／Ｈｆ比）が０以上０．６以下に該当する。エッチングの進んだＨｆＮ0.1 エッチング表面は、エッチング時に著しい表面酸化が起き、また、反応生成物ＨｆＯ2 、ＨｆＢｒx 、ＨｆＯＢｒx が主に発生すると推測される。しかしながら、膜厚２０ｎｍと比較的薄いＨｆＮ0.1 をエッチングする際、ＨｆＮゲート側壁に再付着する量は比較的少なく、エッチングを阻害することはない。
【０１１０】
これらの作用で、ほぼ垂直なＨｆＮ0.1 のゲート側壁が形成される。エッチング終点は発光波長５１８ｎｍ付近のスペクトルで検出している。終点は高精度に検出されているので、ＨｆＮ0.1 ゲート側壁の底部分のエッチング残りは少ない。
【０１１１】
第１ゲート電極層６を構成するＨｆＮ0.1 膜のオーバーエッチングはバイアスパワーを１０Ｗとして、イオン加速エネルギーがきわめて低い（｜Ｖｐｐ｜＝１２０Ｖ）。ＨｆＮ0.1 のエッチングに対するＨｆＯ2 のエッチング選択比は５０以上に保たれている。
【０１１２】
膜厚８０ｎｍに対してオーバーエッチング３０％を実施した場合でも、ＨｆＯ2 膜４の初期膜厚４ｎｍは、エッチング後に残膜が３ｎｍ程度あり、ほとんど膜減りしていない。Ｓｉ基板掘れが完全に抑制される。また、ジャストエッチング時にゲート側壁の底部分にわずかに残るＨｆＮ0.1 は、オーバーエッチング時に完全になくなる。なめらかな側壁を持つＷＳｉ2 ／ＨｆＮ0.1 の積層膜が垂直に加工される。最終的なゲート線幅は７５ｎｍに仕上がる。次に、表面の残渣を除去するために、希釈酸洗浄を施す。
【０１１３】
以降の工程としては、実施例１と同様の工程を経ることにより、容易にＷＳｉ2 ／ＨｆＮ0.1 ／ＨｆＯ2 ゲート絶縁膜の積層構造を持つＭＯＳトランジスタ構造ができる。これにより、実施例１と同様の効果を奏することができる。更に、ＨｆＮ0.1 の仕事関数はＨｆＮ1.1 とは異なった値なので、ＭＯＳトランジスタの閾値電圧を所望の値に変えることができる。
【実施例３】
【０１１４】
以下、実施例３について、ｎチャンネルＭＯＳトランジスタを例に、実施例１で用いた図面を参照して説明する。実施例１と共通する点は省略する。
【０１１５】
実施例３では、実施例１と異なり、第１ゲート電極層６として、ＲｕＴａを採用する例について説明する。第１ゲート電極層６の膜厚は、０．５ｎｍから５０ｎｍの範囲であることが好ましい点については実施例１で説明した通りであり、第１ゲート電極層６の膜厚は、例えば２０ｎｍ程度である。
【０１１６】
次に、実施例３に係る半導体装置の製造方法について、実施例１で用いた図２〜図５に示す工程断面図を参照して説明する。
【０１１７】
図２（ａ）に示すように、シャロートレンチアイソレーション（ＳＴＩ）からなる素子分離絶縁膜２により素子分離されたｐ型Ｓｉ基板からなる半導体基板１に、ＣＶＤ法により極薄のＳｉＯＮ膜３を膜厚１ｎｍで形成する。ＳｉＯＮ膜３上に、ＭＯＣＶＤ法によりＨｆＯ2 膜４を膜厚４ｎｍで堆積する。これにより、ＳｉＯＮ膜３とＨｆＯ2 膜４からなる高誘電率ゲート絶縁膜５が形成される。ＳｉＯＮ膜３とＨｆＯ2 膜４の成膜条件は、実施例１と同様である。
【０１１８】
次に、図２（ｂ）に示すように、同時スパッタ（Ｃｏ−ｓｐｕｔｔｅｒ）法によりＲｕＴａ膜を膜厚２０ｎｍで堆積し、第１ゲート電極層６とする。膜の組成比はＲｕ：Ｔａ＝１：１となる。ＲｕＴａは４．３ｅＶの仕事関数をもつことでＭＯＳトランジスタの閾値電圧を制御する。以下に、ＲｕＴａ膜の成膜条件を示す。
【０１１９】
＜ＲｕＴａの成膜条件＞  （１）Ａｒ＝４０ｓｃｃｍ、ＤＣパワー＝５００Ｗ、圧力＝０．５Ｐａ、ターゲットＲｕ
（２）Ａｒ＝４０ｓｃｃｍ、ＤＣパワー＝５００Ｗ、圧力＝０．５Ｐａ、ターゲットＴａ
【０１２０】
次に、図３（ａ）に示すように、スパッタ法によりＷＳｉ2 膜を膜厚６０ｎｍで堆積し、第２ゲート電極層７とする。以下に、ＷＳｉ2 膜の成膜条件を示す。
【０１２１】
＜ＷＳｉ2 の成膜条件＞  Ａｒ＝４０ｓｃｃｍ、ＤＣパワー＝１ｋＷ、圧力＝０．５Ｐａ、ターゲットＷＳｉ2
【０１２２】
次に、第２ゲート電極層７上に、ＣＶＤ法によりＳｉＯ2 膜を膜厚５０ｎｍで堆積し、ＥＢリソグラフィー法により、図示しないゲート電極用のレジストを、ゲート線幅７５ｎｍでパターニングする。そのレジストをマスクとして、ＩＣＰ放電型プラズマエッチング装置によりＳｉＯ2 膜をエッチングして、ＳｉＯ2 膜にゲートパターンを転写する。最後に、レジストをＯ2 アッシングにより除去する。これにより、図３（ｂ）に示すように、ＳｉＯ2 膜からなるエッチングマスク（ハードマスク）９のゲート線幅は、７５ｎｍに仕上がる。ＳｉＯ2 の成膜条件、ＥＢリソグラフィー条件、ＳｉＯ2 のエッチング条件、Ｏ2 アッシング条件については、実施例１と同様である。
【０１２３】
次に、図４（ａ）に示すように、エッチングマスク９を用いて、ＩＣＰ放電型プラズマエッチング装置でＷＳｉ2 ／ＲｕＴａの積層膜をドライエッチングする。これにより、ＷＳｉ2 ／ＲｕＴａの積層膜からなるゲート電極８を形成する。以下に、ＷＳｉ2 ／ＲｕＴａのエッチング条件の一例を示す。
【０１２４】
＜ＷＳｉ2 のメインエッチング条件＞  ＨＢｒ／Ｃｌ2 ＝２５／２５ｓｃｃｍ、圧力＝１．０Ｐａ、ＩＣＰパワー＝１２００Ｗ、ＲＦバイアスパワー＝３０Ｗ（電力密度＝０．３７Ｗ／ｃｍ2 ）、温度＝６０℃
【０１２５】
＜ＲｕＴａのメインエッチング条件＞  Ｃｌ2 ＝５０ｓｃｃｍ、圧力＝１．０Ｐａ、ＩＣＰパワー＝１２００Ｗ、ＲＦバイアスパワー＝３０Ｗ（電力密度＝０．３７Ｗ／ｃｍ2
）、温度＝６０℃
【０１２６】
＜ＲｕＴａのオーバーエッチング＞  Ｃｌ2 ／Ｏ2 ＝４５／５ｓｃｃｍ、圧力＝１．０Ｐａ、ＩＣＰパワー＝１２００Ｗ、ＲＦバイアスパワー＝１０Ｗ（電力密度＝０．１２Ｗ／ｃｍ2 ）、温度＝６０℃
【０１２７】
第２ゲート電極層７であるＷＳｉ2 膜のエッチングでは、実施例１と同じように、膜厚６０ｎｍのＷＳｉ2 ゲート側壁は垂直に加工される。
【０１２８】
ＷＳｉ2 のエッチング終点検出を既知の発光スペクトル分光のエンドポイントモニターで行った後、第１ゲート電極層６であるＲｕＴａ膜のメインエッチングに進む。ＲｕＴａ膜はハロゲンであるＣｌ2 でエッチングされる。ここでも圧力が１．０Ｐａと低圧力でイオンの直進性が良い。
【０１２９】
ＲｕＴａ膜のエッチングの際に、反応生成物ＲｕＯx 、ＲｕＣｌx 、ＴａＣｌx が主に発生する。ＲｕＯx 以外の反応生成物の揮発性は低いが、膜厚２０ｎｍと比較的薄いＲｕＴａをエッチングする際に、ＲｕＴａゲート側壁に再付着する量は比較的少なくエッチングを阻害することはない。また、ＲｕＴａのメインエッチングの初期状態を見ると、ＷＳｉ2 ゲート側壁に始めから側壁付着物が少ないため、マスク効果をもたらす余分な付着物はない。このような作用でほぼ垂直なＲｕＴａのゲート側壁が形成される。
【０１３０】
第１ゲート電極層６を構成するＲｕＴａ膜のオーバーエッチングはバイアスパワーを１０Ｗとして、イオン加速エネルギーがきわめて低い（｜Ｖｐｐ｜＝１２０Ｖ）。ＲｕＴａのエッチングに対するＨｆＯ2 のエッチング選択比は５０以上に保たれている。
【０１３１】
膜厚８０ｎｍに対してオーバーエッチング３０％を実施した場合でも、ＨｆＯ2 の初期膜厚４ｎｍは、エッチング後に残膜が２ｎｍ程度あり、ほとんど膜減りしない。Ｓｉ基板掘れが完全に抑制される。また、ジャストエッチング時（エッチング終点はＴａの発光波長３３２ｎｍ付近のスペクトルで検出）にゲート側壁の底部分にわずかに残るＲｕＴａは、オーバーエッチング時に完全になくなる。なめらかな側壁を持つＷＳｉ2 ／ＲｕＴａの積層膜が垂直に加工される。最終的なゲート線幅は７５ｎｍに仕上がる。次に、表面の残渣を除去するために、希釈酸洗浄を施す。
【０１３２】
以降の工程としては、実施例１と同様の工程を経ることにより、容易にＷＳｉ2 ／ＲｕＴａ／ＨｆＯ2 ゲート絶縁膜の積層構造を持つＭＯＳトランジスタ構造ができる。これにより、実施例１と同様の効果を奏することができる。更に、ＲｕＴａの仕事関数はＨｆＮ1.1 とは異なった値なので、ＭＯＳトランジスタの閾値電圧を所望の値に変えることができる。
【０１３３】
本発明は、上記の実施例の説明に限定されない。
【０１３４】
第１ゲート電極層６として、実施例ではＨｆＮ1.1 、ＨｆＮ0.1 、ＲｕＴａを用いたが、ＭＯＳトランジスタの閾値電圧を制御できる仕事関数を有する金属であればよい。第１ゲート電極層６としては、単一金属、金属窒化物、シリサイド、二元合金、三元合金を用いることができる。例えば、Ｈｆ、Ｚｒ、Ｔａ、Ｎｂ、Ｖ、Ｔｉ、Ｎｉ、Ｃｏ、Ｉｒ、Ｐｔ、Ｍｏ、Ｗ、ＺｒＮx 、ＮｂＮx 、ＴｉＮx 、ＴａＮx 、ＨｆＳｉx 、ＺｒＳｉx 、ＴａＳｉx 、ＣｏＳｉx 、ＮｉＳｉx 、ＰｔＳｉx 、ＰｔＴａ、ＴｉＡｌＮなどを用いることができる。
【０１３５】
第２ゲート電極層７として、実施例ではＷＳｉ2 を用いたが、ドライエッチングで垂直に加工しやすい導電性材料であればよい。例えば、Ｗ、Ｍｏ、Ｔｉなどの高融点金属や、ｐｏｌｙ−Ｓｉ、あるいはＭｏＳｉx 、ＴｉＳｉx 、ＣｏＳｉx 、ＮｉＳｉx 等のシリサイドを用いることができる。
【０１３６】
電極材料をエッチングするエッチングガスとして、実施例では、ＨＢｒ、Ｃｌ2 、ＨＢｒ／Ｃｌ2 、ＨＢｒ／Ｏ2 、Ｃｌ2 ／Ｏ2 を用いたが、ＨＢｒ、Ｃｌ2 、ＢＣｌ3 、ＨＩなどのハロゲンを少なくとも一つ含むガスであればよい。ＢＣｌ3 、ＢＣｌ3 ／Ｃｌ2 、ＨＣＬ、ＨＩなどを用いることができる。
【０１３７】
電極材料をゲート形状にドライエッチングする装置として、実施例では、ＩＣＰ型プラズマエッチング装置を用いたが、メタルゲートを異方性エッチング加工できる装置であればよい。例えば、ＲＩＥ装置、マグネトロンＲＩＥ装置、２周波励起ＲＩＥ装置、ＥＣＲプラズマエッチング装置などが適用できる。
【０１３８】
第２ゲート電極層７の上に、ゲート電極の加工のためのエッチングマスクを形成するが、本実施例では、レジストパターンをＳｉＯ2 膜にドライエッチングすることによりエッチングマスクを形成しているが、この他にも、ゲート電極パターンを形成できればエッチングマスクの材料に限定はない。例えば、レジスト／ＳＯＧ／炭素を含む塗布膜による積層エッチングマスクなどを用いることができる。
【０１３９】
ゲート絶縁膜材料として、実施例ではＨｆＯ2 を用いたが、Ｈｆ、Ｚｒ、ランタノイド元素の内、少なくともこれらを一つ含む高誘電率絶縁物であればよい。例えば、ＺｒＯ2
、ＬａＯ2 、ＣｅＯ2 、ＨｆＳｉＯx 、ＨｆＳｉＯＮ、ＨｆＡｌＯx などを用いることができる。堆積方法は、ＣＶＤ法、ＭＯＣＶＤ法、ＡＬＤ法、Ｌａｙｅｒ  ｂｙ  ＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ  ａｎｄ  Ａｎｎｅａｌ法などの高誘電率絶縁物を堆積できる方法が適用できる。
【０１４０】
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【０１４１】
【図１】本実施例に係る半導体装置の断面図である。
【図２】本実施例に係る半導体装置の製造方法の工程断面図である。
【図３】本実施例に係る半導体装置の製造方法の工程断面図である。
【図４】本実施例に係る半導体装置の製造方法の工程断面図である。
【図５】本実施例に係る半導体装置の製造方法の工程断面図である。
【図６】従来例の半導体装置の製造方法の工程断面図である。
【図７】従来例の半導体装置の製造方法の問題点を指摘する工程断面図である。
【図８】従来例の半導体装置の製造方法の問題点を指摘する工程断面図である。
【図９】ＨｆＮ組成比に対するエッチングレート及びテーパー角度を示す図である。
【図１０】Ｘ線光電子分光法（ＸＰＳ）によるＨｆＮエッチング表面のＨｆ−Ｎ、Ｈｆ−Ｏ結合に関するスペクトルのピーク強度面積比を示す図である。
【符号の説明】
【０１４２】
１…半導体基板、２…素子分離絶縁膜、３…ＳｉＯＮ膜、４…ＨｆＯ2 膜、５…高誘電率ゲート絶縁膜、６…第１ゲート電極層、７…第２ゲート電極層、８…ゲート電極、９…エッチングマスク、１０…第１側壁絶縁膜、１１…第２側壁絶縁膜、１２…エクステンション領域、１３…ソース／ドレイン領域、１４…保護膜、２１…半導体基板、２２…素子分離絶縁膜、２３…ＳｉＯＮ膜、２４…ＨｆＯ2 膜、２５…高誘電率ゲート絶縁膜、２８…メタルゲート電極用層、２８ａ…メタルゲート電極，２８ｂ…メタルゲート電極、２９…エッチングマスク、３０…側壁付着物、３１…基板掘れ、３２…ＨｆＯ2 層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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