(57)【要約】      （修正有）【課題】分極量が大きく、疲労特性の良好な強誘電体デバイスを備えた半導体装置を提供する。【解決手段】半導体基板、および、前記半導体基板上に設けられ、下部電極１と上部電極５とによって挟持された強誘電体層３を具備する半導体装置である。前記下部電極は、膜厚２ｎｍ以下のルテニウム酸ストロンチウム膜２を含む。【選択図】図１
2005302788.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、および
前記半導体基板上に設けられ、下部電極と上部電極とによって挟持された強誘電体層を具備し、
前記下部電極は、膜厚２ｎｍ以下のルテニウム酸ストロンチウム膜を含むことを特徴とする半導体装置。
【請求項２】
前記強誘電体層は、チタン酸ジルコン酸鉛の薄膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チタン酸ジルコン酸鉛は、（１１１）に優先配向していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ルテニウム酸ストロンチウムは、結晶質であることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上に、２ｎｍ以下の膜厚でアモルファス−ルテニウム酸ストロンチウム膜を成膜する工程、
前記アモルファス−ルテニウム酸ストロンチウム膜を熱処理して結晶化し、下部電極を形成する工程、
前記下部電極上に強誘電体層を形成する工程、および
前記強誘電体層上に上部電極を形成する工程
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリーのキャパシターとしては、チタン酸ジルコン酸鉛（Pb(ZrxTi1-x)O3、以下ＰＺＴと称する）薄膜を一対の電極で挟持した構成が広く用いられている。電圧を加えることによってＰＺＴの分極が生じ、この分極は電源を切っても消去されない不揮発性メモリーになる。強誘電体層の分極量が大きいほど信号量が大きくなって、性能の高いデバイスが得られる。ＰＺＴの分極量は大きいものの、通常のＰｔ電極を使用した場合には、書き込み・読み出しのサイクルを繰り返すにしたがって分極量が低下してしまう（疲労特性）。
【０００３】
ＰＺＴの分極量の低下は、導電性酸化物からなる電極を用いることによって回避することができ、例えばルテニウム酸ストロンチウム（ＳｒＲｕＯ3、以下ＳＲＯと称する）を使用することが提案されている（例えば、特許文献１，２参照）。ＳＲＯからなる代表的な電極の膜厚は１０ｎｍ程度であり、このＳＲＯ電極でＰＺＴ薄膜を挟持してなるキャパシターでは、１０15回以上の書き換えを行なっても分極量の低下（疲労）は生じない。Ｐｔ電極を用いたキャパシターでは、１０6回程度の書き換えで疲労が生じていたのと比較すると、その効果の大きさは顕著である。
【０００４】
しかしながら、従来のＳＲＯ電極でＰＺＴ膜を挟持してなる強誘電体キャパシターにおいては、得られる分極量は依然として十分ではなく、さらなる向上が求められているのが現状である。
【特許文献１】米国特許第６３５１００６号公報
【特許文献２】米国特許第６１９４２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、分極量が大きく、疲労特性の良好な強誘電体デバイスを備えた半導体装置、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様にかかる半導体装置は、半導体基板、および、前記半導体基板上に設けられ、下部電極と上部電極とによって挟持された強誘電体層を具備し、前記下部電極は、膜厚２ｎｍ以下のルテニウム酸ストロンチウム膜を含むことを具備することを特徴とする。
【０００７】
本発明の一態様にかかる半導体装置の製造方法は、半導体基板上に、２ｎｍ以下の膜厚でアモルファス−ルテニウム酸ストロンチウム膜を成膜する工程、前記アモルファス−ルテニウム酸ストロンチウム膜を熱処理して結晶化し、下部電極を形成する工程、前記下部電極上に強誘電体層を形成する工程、および、前記強誘電体層上に上部電極を形成する工程を具備することを特徴とする。
【発明の効果】
【０００８】
本発明の一態様によれば、分極量が大きく、疲労特性の良好な強誘電体デバイスを備えた半導体装置、およびその製造方法が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、本発明の実施形態を説明する。  
本発明者は、従来の下部ＳＲＯ電極上にＰＺＴ膜を形成した場合には、ＰＺＴがランダム配向となること、さらに、従来のキャパシターで十分に大きな分極量が得られなかった原因は、このＰＺＴのランダム配向であることを見出した。ＰＺＴの配向に着目して鋭意検討した結果、下部ＳＲＯ膜の膜厚を２ｎｍ以下とすることによって、ＰＺＴは所望の配向、具体的には（１１１）に優先配向することを見出し、本発明をなすに至ったものである。
【００１０】
図１は、本発明の実施形態にかかる半導体装置における層構成を示す概略図である。図示する半導体装置は、ＳＲＯ膜を含む電極と強誘電体膜としてのＰＺＴ薄膜を用いたキャパシターであり、以下のような方法で製造した。  
まず、半導体基板（図示せず）上に、Ｔｉシード層（図示せず）を介してＤＣマグネトロンスパッタ法により下部Ｐｔ膜１（１００ｎｍ）を成膜した。
【００１１】
その上に、ＳＲＯ膜を以下のようにして形成した。まず、ＤＣマグネトロンスパッタ法により、室温でアモルファスＳＲＯ膜を形成した。ターゲットとしては、成膜されるＳＲＯと同組成のものを使用し、Ａｒガス雰囲気にて２００〜４００Ｗ程度の低パワーでアモルファスＳＲＯ膜の成膜を行なう。スパッタリング時間を変更することにより、アモルファスＳＲＯ膜の膜厚を０．５ｎｍから１０ｎｍの間で変化させて、複数の試料を作製した。膜厚１０ｎｍの場合には、従来のＳＲＯ電極に相当する。
【００１２】
そして、酸素気流中、６００℃で３０秒の急速加熱（ＲＴＡ）を行なうことによって、下部Ｐｔ膜１上のＳＲＯ膜を結晶化させる。このとき、アモルファスＳＲＯ膜中のＲｕ量を２〜３％程度過剰にしておくと、結晶化が進行しやすい。こうして、下部ＳＲＯ膜２が形成され、下部Ｐｔ膜１と下部ＳＲＯ膜２とにより下部電極（ＳＲＯ／Ｐｔ電極）が構成される。
【００１３】
下部電極上には、強誘電体層となるＰＺＴ膜３を以下のようにして形成した。まず、ＲＦマグネトロンスパッタ法によりアモルファスＰＺＴ膜を形成した。このアモルファスＰＺＴ膜の成膜には、Ｐｂの量を１０％程度多くしたＰＺＴセラミックターゲットを使用する。ターゲットの組成はＰｂ1.1Ｚｒ0.3Ｔｉ0.7Ｏ3である。スパッタリング速度および水分に対する耐性を高めるためには、ＰＺＴセラミックターゲットの密度は大きいことが好ましい。このため、理論密度９８％のセラミック焼結体を使用した。
【００１４】
スパッタリング時には、プラズマによる基板温度の上昇やスパッタ粒子によるボンバードメントがあるために、Ｐｂの蒸発や再スパッタが起こって膜中のＰｂの欠損が生じやすい。ターゲット中の過剰Ｐｂは、それを補償するために加えるものである。一方、Ｚｒ，ＴｉといったＰｂ以外の元素は、ターゲット組成とほぼ同等の割合で膜中に取り込まれるため、Ｐｂのように過剰に加える必要はない。
【００１５】
スパッタリングは、高真空下、パワー１．５ｋＷ、Ａｒガス流量１０ｓｃｃｍの元で３２秒間、ＲＦマグネトロンスパッタを行なうことによって、膜厚３５ｎｍのＰＺＴ膜が形成された。また、ＰＺＴ成膜前に、ターゲット表面の状態および温度、チャンバー内環境を一定とするため、約１０分間のプレスパッタを上記のスパッタリング条件と同様の条件にて行なった。ＰＺＴ膜中のＰｂ量、結晶化後のＰＺＴ膜の構造や電気特性は、このプレスパッタによって大きく変化する。
【００１６】
スパッタリングによってアモルファスＰＺＴ膜を成膜した後、ＲＴＡを用いて酸素気流中、６００℃で３０秒間の加熱を行ない、アモルファスＰＺＴ膜を結晶化させた。こうしたアモルファスＰＺＴ膜の成膜および結晶化の工程を２回繰り返すことにより、膜厚７０ｎｍのＰＺＴ膜３を形成した。
【００１７】
ＰＺＴ膜３の上には、上部電極の一部となる上部ＳＲＯ膜４を、１０ｎｍの膜厚で形成した。この上部ＳＲＯ膜は、基本的には、下部ＳＲＯ膜２の場合と同様の方法により形成することができる。まず、ＳＲＯターゲットを用い、ＤＣマグネトロンスパッタにより室温でアモルファスＳＲＯ膜を形成した。スパッタリングはＡｒ雰囲気にて２００〜４００Ｗ程度の低パワーにて行なった。
【００１８】
次に、ＳＲＯ膜４上に上部Ｐｔ膜５を形成する。成膜条件は、下部Ｐｔ膜１の場合と同様であり、ＤＣマグネトロンスパッタにより５０ｎｍの膜厚で上部Ｐｔ膜５を形成した。そして、ＲＴＡを用いて酸素気流中、６００℃で３０秒の条件にてＰＺＴ上のアモルファスＳＲＯを結晶化した。なお、上部Ｐｔ膜を形成する前にＰＺＴ上のアモルファスＳＲＯをＲＴＡして結晶化させてもよい。
【００１９】
なお、上部ＳＲＯ膜４は、ＩｒＯ2膜、ＲｕＯ2膜等に変更することも可能である。また、デバイスの特性や製造工程上の利点等に応じて適宜決定すればよく、特に限定されるものではない。場合によっては、Ｐｔ膜を形成せずにＳＲＯ膜のみで上部電極を形成することもできる。
【００２０】
また、上部電極および下部電極の一部として設けられるＰｔ膜は、従来電極材料として用いられている導電材料に変更することができる。具体的には、Ｉｒ、Ｒｕ、ＴｉＮ、Ｗ、ＴａＮ、あるいはシリサイドなどを用いることができる。
【００２１】
最後に、リカバリーアニールを電気炉中で６００℃１時間の条件で行なって、試料を作製した。
【００２２】
参考のために、下部ＳＲＯ膜を設けない以外は前述と同様の手法により試料を作製し、得られた試料について、ＰＺＴの分極量Ｑｓｗを１．５Ｖの測定電圧で調べた。その結果を、下部ＳＲＯ膜２の膜厚の関数として図２のグラフに示す。図２に示されるように、下部ＳＲＯ膜の膜厚が０ｎｍ（下部ＳＲＯ膜が存在しない場合）、あるいは２ｎｍを越えて厚い場合には、Ｑｓｗは２０μＣ／ｃｍ2程度にとどまっている。
【００２３】
下部ＳＲＯ膜の膜厚を１ｎｍとしたとき、Ｑｓｗは４１μＣ／ｃｍ2と十分に大きくなることが図２のグラフからわかる。そこで、この試料について、強誘電性のヒステリシス特性を１．５Ｖで測定して、その結果を図３に示した。図示するように、良好なヒステリシス曲線が得られた。さらに、この試料の飽和曲線を測定したところ、図４に示されるように１．５Ｖ程度で飽和した。これらの結果から、本実施形態にかかる試料は、１．５Ｖ以下の低電圧で動作する強誘電体メモリーとして使用可能であることが示唆される。
【００２４】
図５には、同様の試料についてのリーク電流を示す。１．５Ｖにおけるリーク電流は、図示するように１０-7Ａ／ｃｍ2のオーダーであり十分低い。疲労特性を測定したところ、１０8回以上の書き込みと読み出しを行なっても疲労しなかった。  
この試料の強誘電体層（ＰＺＴ）の結晶構造のＸ線回折パターンを、図６に示す。膜厚１ｎｍの下部ＳＲＯ膜上に形成されたＰＺＴは、（１１１）方向に強く優先配向していることが明確に示されている。
【００２５】
下部ＳＲＯ膜の膜厚が１０ｎｍと厚い試料は、従来の構造に該当し、図２のグラフに示されるように、この場合のＱｓｗは２０μＣ／ｃｍ2程度と小さい。この従来構造の試料について、強誘電性のヒステリシス特性を１．５Ｖで測定して、その結果を図７に示す。図３と比較すると、図７のヒステリシス曲線は、寝た形状になっており、信号量の大きさの点で劣っていることがわかる。
【００２６】
この従来構成の試料の飽和曲線およびリーク電流を、図８および図９にそれぞれ示す。図８に示されるように、飽和曲線は２Ｖ以下の低い電圧で飽和するものの、そのＱｓｗは２０μＣ／ｃｍ2程度にとどまっている。さらに、１．５Ｖにおけるリーク電流は図９に示されるように１０-5Ａ／ｃｍ2のオーダーであり、本発明の実施形態にかかる試料（下部ＳＲＯ膜厚：１ｎｍ）の場合より２桁も大きいことが、図５との比較からわかる。また、この試料におけるＰＺＴの結晶構造は図１０に示すようにランダム配向で、そのピーク強度も小さいことが確認された。
【００２７】
次に、最適なＳＲＯの膜厚について説明する。上述したように、本発明の実施形態においては、ＳＲＯ膜厚を２ｎｍ以下とすることによって、強誘電体の特性を向上させることに成功した。リーク電流はＳＲＯの膜厚に依存し、膜厚が薄いほど小さくなるのでＳＲＯ膜厚は薄いほうがよい。また、疲労特性はたとえ１ｎｍ程度の薄膜でも、ＳＲＯを下部電極に使用している限りは問題がないということも明らかとなった。ところで、強誘電体メモリーや圧電素子として使用する場合は、分極量は高いほうが大きな信号量が得られる。しかしながら、分極量が極端に高いと、結晶が歪むことによってデバイスが破壊されることもある。そのため、目的に応じて適宜分極量を調整することが望ましい。本発明によれば、ＳＲＯ膜厚を２ｎｍ以下で目的にあわせて調整することができ、目的に応じて最適なデバイスを構築することが可能となる。
【００２８】
本発明が適用可能な強誘電体メモリーとして、例えば、チェーンＦｅＲＡＭ、ＣＯＰ型、オフセット型の構造などが挙げられる。  
チェーンＦｅＲＡＭは、セルトランジスタ（Ｔ）のソースドレイン間にキャパシター（Ｃ）の両端をそれぞれ接続してユニットセルとし、このユニットセルを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリーである。
【００２９】
ＣＯＰ型は、トランジスターの活性領域上にＷやＳｉを素材にしてプラグを形成し、そのプラグ直上にキャパシターを配置した構成である。強誘電体膜形成時にプラグが酸化されてコンタクト抵抗が上昇したり、膜剥がれを起こすおそれがあるが、セル面積が小さくなり、高集積化にとって有利である。
【００３０】
オフセット型は、キャパシターを形成した後に上部電極とトランジスターの活性領域とをプラグで接続することにより作製される。セル面積の縮小は困難で高集積化は難しいとされているものの、プラグに強誘電体膜形成のための熱処理工程が影響を及ぼすことがないので、製造プロセスへ与える負担は少ない。
【図面の簡単な説明】
【００３１】
【図１】実施形態におけるキャパシターの構造。
【図２】下部ＳＲＯ膜の膜厚とＰＺＴの分極量との関係を示すグラフ図。
【図３】実施形態にかかる試料のヒステリシス特性を示すグラフ図。
【図４】実施形態にかかる試料の飽和特性を示すグラフ図。
【図５】実施形態にかかる試料のリーク電流を示すグラフ図。
【図６】実施形態にかかる試料におけるＰＺＴのＸ線回折パターン。
【図７】従来の試料の電気特性を示すグラフ図。
【図８】従来の試料の飽和特性を示すグラフ図。
【図９】従来の試料のリーク電流を示すグラフ図。
【図１０】従来の試料におけるＰＺＴのＸ線回折パターン。
【符号の説明】
【００３２】
１…下部Ｐｔ膜；  ２…下部ＳＲＯ膜；  ３…ＰＺＴ膜；  ４…上部ＳＲＯ膜
５…上部Ｐｔ膜。
【図１】
2005302788.tif 000003
【図２】
2005302788.tif 000004
【図３】
2005302788.tif 000005
【図４】
2005302788.tif 000006
【図５】
2005302788.tif 000007
【図６】
2005302788.tif 000008
【図７】
2005302788.tif 000009
【図８】
2005302788.tif 000010
【図９】
2005302788.tif 000011
【図１０】
2005302788.tif 000012