(57)【要約】【課題】  バイポーラトランジスタでは、ベース−エミッタ間距離の低減が望まれており、動作領域の微細化は可能であるが、電極となるメタルパターン間距離にはフォトリソグラフィの限界があり、また、２層電極構造を採用する場合にコンタクトホールと電極間のオーバーラップを確保する必要があり、これが律速するため微細化が進まない問題があった。【解決手段】  ２層目のベース電極層およびエミッタ電極層の隣り合う部分をそれぞれ凹凸の形状とし、凸部にのみエミッタおよびベースコンタクトホールを設ける。すなわち、コンタクトホールは隣り合う位置ではなく交互にずらして配置される。これにより、コンタクトホールと電極間のオーバーラップを十分確保し、且つ、２層目のベース電極とエミッタ電極の離間距離も確保することができる。【選択図】    図１
2005285911.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ領域となる一導電型半導体基板と、
前記基板上に設けられた逆導電型のベース領域と、
前記ベース領域表面に設けられた一導電型のエミッタ領域と、
前記ベース領域とコンタクトする複数の第１ベース電極と、
前記第１ベース電極と交互に配置され前記エミッタ領域とコンタクトする複数の第１エミッタ電極と、
前記第１ベース電極および前記第１エミッタ電極上に絶縁膜を介して設けられ前記第１ベース電極と接続する１つの第２ベース電極と、
前記第１ベース電極および前記第１エミッタ電極上に絶縁膜を介して設けられ前記第１エミッタ電極と接続する１つの第２エミッタ電極とを具備し、
前記第２エミッタ電極下方の第１ベース電極および第１エミッタ電極は並行に複数配置され、該複数の第１ベース電極は端部で束ねられて前記第２ベース電極に接続し、
前記第２ベース電極および前記第２エミッタ電極は、互いに隣接する１つの辺にそれぞれ凹凸部を設け該凹凸部を交互に配置することを特徴とする半導体装置。
【請求項２】
半導体基板にコレクタ領域とベース領域とエミッタ領域を設け、前記ベース領域にコンタクトする第１ベース電極と前記エミッタ領域にコンタクトする第１エミッタ電極と、前記第１ベース電極および第１エミッタ電極上に絶縁膜を介して設けられた第２ベース電極および第２エミッタ電極とを有する半導体チップと、
前記半導体チップの１つの辺に沿って配置されたベース端子およびエミッタ端子と、
前記ベース端子と前記第２ベース電極および前記エミッタ端子と第２エミッタ電極とをそれぞれ接続する接続手段とを具備し、
前記第２エミッタ電極下方の前記第１ベース電極および第１エミッタ電極は前記１つの辺に垂直に配置され、
前記第２ベース電極および前記第２エミッタ電極は、互いに隣接する１つの辺にそれぞれ凹凸部を設け該凹凸部を交互に配置することを特徴とする半導体装置。
【請求項３】
前記接続手段は、前記１つの辺に沿った前記半導体チップの端部付近に固着されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２ベース電極の凹部と前記第２エミッタ電極の凸部とをかみ合わせて配置することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記第２ベース電極の凸部に前記第１ベース電極とのコンタクトホールを設けることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項６】
前記第２エミッタ電極の凸部に前記第１エミッタ電極とのコンタクトホールを設けることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項７】
前記第２エミッタ電極および第２ベース電極の凹部においては、前記第１エミッタ電極または前記第１ベース電極の１層の電極構造であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項８】
前記第２ベース電極の凹部に配置された前記第１ベース電極は、隣り合う前記第２ベース電極の１つの凸部まで延在されて接続することを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に第２ベース-エミッタ間電極離間距離を保ちつつ高速化に有利となる半導体装置に関する。
【背景技術】
【０００２】
図５を参照して従来の半導体装置を、ｎｐｎ型トランジスタを例に説明する。
【０００３】
図５（Ａ）は半導体素子１００の全体の概要図であり、図４（Ｂ）は、１層目の電極構造の平面図であり、図５（Ｃ）は図５（Ｂ）のＤ−Ｄ線断面図である。
【０００４】
ｎ＋型シリコン半導体基板５１上に、例えばｎ型エピタキシャル層を積層するなどしてコレクタ領域５２を設ける。コレクタ領域５２表面にはｐ型不純物領域であるベース領域５３を設け、ベース領域５３表面には格子状にｎ＋型不純物を拡散して、エミッタ領域５４が形成される。これによりベース領域５３は島状に分離され、エミッタ領域５４と交互に配置される。尚、島状に分離されているのは表面的な構造であり、エミッタ領域５４より深く形成されるベース領域５３は、深い領域で１つの連続した領域となっている。
【０００５】
このように島状に分割されたベース領域とその周辺のエミッタ領域で形成されるトランジスタを、以下セルと称し、多数のセルが配置された領域を動作領域５８と称する。
【０００６】
ベース領域５３およびエミッタ領域５４に接続するベース電極およびエミッタ電極はそれぞれ２層構造となっている。
【０００７】
１層目となる第１ベース電極５６は、島状または短冊状に設けられ、第１絶縁膜２５に設けた第１ベースコンタクトホールＢＣ１を介してベース領域５３とコンタクトする。第１エミッタ電極５７は、格子状に設けられ、第１絶縁膜２５に設けた第１エミッタコンタクトホールＥＣ１を介してエミッタ領域５４とコンタクトする。
【０００８】
これら第１のベース電極５６およびエミッタ電極５７上に、２層目となる第２ベース電極６６および第２エミッタ電極６７が設けられ、第２絶縁膜２６に設けた第２ベースコンタクトホール（ここでは不図示）、第２エミッタコンタクトホールＥＣ２（ここでは不図示）を介して接続する。
【０００９】
第２ベース電極６６は、すべての島状の第１ベース電極５６と短冊状の第１ベース電極５６の一部上に設けられてこれらとコンタクトする。第２エミッタ電極６７は短冊状の第１ベース電極５６上方に設けられ、第１エミッタ電極５７とコンタクトする。
【００１０】
このように、第２ベース電極６６および第２エミッタ電極６７を第１層目の電極を平板状に覆う形状とし、これらの２層目の電極にワイヤボンドすることで、ワイヤボンドが可能な領域を拡大することができ、組み立て時の汎用性が高まる。また、第２ベース電極６６と第２エミッタ電極６７は、それぞれの矩形の１辺で隣り合うのみであるので、マスクの合わせずれや、所望のレジストパターンを得るための離間距離はこの部分のみを考慮すればよい（例えば特許文献１参照。）。
【特許文献１】特開２０００−４０７０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図６には、上記の半導体チップ１００を実装する場合を示す。
【００１２】
組み立て工程において、例えば図６（Ａ）の如く、チップの１つの辺（図ではチップの下辺となる辺）側にベースおよびエミッタの両端子を配置する場合がある。このような場合には、１つのチップ辺に沿って並んだ外部端子（例えばリード）２００と、第２エミッタ電極６７および第２ベース電極６６とを接続するので、平板状の電極構造であれば図のごとくボンディングワイヤ１５０により接続できる。
【００１３】
ここで、バイポーラトランジスタの特性向上のためにはエミッタ抵抗の低減が望ましい。このため例えば第２エミッタ電極６７の面積を大きく確保したり、ボンディングワイヤをなるべく短くするなどの工夫がなされる。
【００１４】
また、特に、パッケージの薄型化に伴い、ボンディングワイヤのループを低くする要望がある。このとき低いループがチップ端部に接触しないように、ワイヤボンド位置を図の如くチップの端部付近にする場合がある。
【００１５】
しかし、電流経路となる部分は第１エミッタ電極５７と第２エミッタ電極６７の２層部分と第２エミッタ電極６７だけの１層部分があり、ワイヤボンド位置がチップ端部になると、例えば図では上辺側の第１エミッタ電極５７からワイヤボンド位置までのエミッタ抵抗が高くなってしまう。このため、エミッタ抵抗の低減またはチップの薄型化が進まない問題があった。
【００１６】
そこで、このような場合には、２層目の電極を平板状とし、図６（Ｂ）の破線のごとく、外部端子２００が配置されるチップ辺（図では上辺または下辺）に対して垂直方向に第１エミッタ電極５７を形成し、第１エミッタ電極と第２エミッタ電極の２層の電極によりワイヤボンド位置まで接続すると、エミッタ抵抗を低減できる。
【００１７】
図６（Ｃ）は、図６（Ｂ）の一部拡大図であり、実線で１層目の電極構造を示し、一点鎖線で２層目の電極構造を示す。
【００１８】
第２エミッタ電極６７下方の第１ベース電極５６は、例えば図の縦方向に並んだ島状の複数のベース領域５３と、第１の絶縁膜に設けた第１ベースコンタクトホールＢＣ１を介して連続してコンタクトし、動作領域５８外で束ねられてはしご状のパターンとなり、第２ベース電極６６側まで延在されて第２の絶縁膜に設けた第２ベースコンタクトホールＢＣ２を介して第２ベース電極６６とコンタクトする。また第２ベース電極６６下方では島状の第１ベース電極５６が設けられ、第２ベースコンタクトホールＢＣ２を介して第２ベース電極６６とコンタクトする。
【００１９】
第１エミッタ電極は、第２エミッタ電極６７下方では短冊状に設けられ、第２ベース電極６６下方では格子状に設けられる。それらの一部は連続しており、第２の絶縁膜に設けた第２エミッタコンタクトホールＥＣ２を介して第２エミッタ電極６７とコンタクトする。
【００２０】
これにより、ワイヤボンド位置がチップ端部となっても、ワイヤボンド位置から最も遠い第１エミッタ電極５７までのエミッタ抵抗を低減できる。また図５（Ａ）に示した場合のようにボンディングワイヤの短縮化も図れてエミッタ抵抗の低減に寄与でき、ボンディングワイヤのループを低くできるので薄型パッケージへの実装も可能となる。
【００２１】
ここで、上記のごとく、第２ベース電極６６および第２エミッタ電極６７は、第１ベース電極５６および第１エミッタ電極５７上に設けた第２の絶縁膜に第２ベースコンタクトホールＢＣ２、第２エミッタコンタクトホールＥＣ２を形成し、その上に金属層を形成している。そして、第２ベースコンタクトホールＢＣ２と第２ベース電極６６間、第２エミッタコンタクトホールＥＣ２と第２エミッタ電極６７間は所定のオーバーラップＯＲが必要である。
【００２２】
一方動作領域は、不純物の拡散領域であるので、高度なフォトリソグラフィ技術を適用することにより微細化を進めることができる。この微細化は、金属層のフォトリソグラフィの限界を超えるものであり、動作領域だけで有ればセルサイズを更にシュリンクすることが可能となっている。セルサイズの縮小はチップサイズの縮小や、チップサイズを従来通りとすれば多数のセルを組み込むことが可能となり、特性の向上を図ることができる。
【００２３】
つまり、動作領域を微細化し、また金属層とコンタクトホール間のオーバーラップＯＲも十分確保すると、図のごとく、第２ベース電極６６と第２エミッタ電極６７間の離間距離ＭＭがプロセス上必要な間隔よりも狭くなってしまう。
【００２４】
ここで、図６（Ａ）の電極構造の場合には、格子状の第１エミッタ電極５７とのコンタクトを少し短くして第２エミッタ電極を狭めるなどして離間距離ＭＭを広げることができる。しかし、パッケージの薄型化およびエミッタ抵抗の低減を図るため図６（Ｂ）の如き電極構造にする場合では、第１層目の電極は十分な離間距離を確保することができても、その第１層目の電極構造のパターンにより離間距離ＭＭは例えばプロセス上必要な距離の１０分の１程度となってしまう問題がある。  
【００２５】
例えば、拡散領域である動作領域５８のセルピッチを拡大すれば所定の離間距離ＭＭは確保できるが、素子の特性が劣化するため適当ではない。そこで、図６（Ｂ）の電極構造において、第２エミッタ電極６７と隣り合う第２ベース電極６６においてはセル１列分（矢印ａ）のベースコンタクトホールＢＣ２を設けないなどして対処しており、セルが無駄になるため高速スイッチングに不利な電極パターンとなる問題があった。
【課題を解決するための手段】
【００２６】
本発明は上述した種々の問題点に鑑みてなされたものであり、第１に、コレクタ領域となる一導電型半導体基板と、前記基板上に設けられた逆導電型のベース領域と、前記ベース領域表面に設けられた一導電型のエミッタ領域と、前記ベース領域とコンタクトする複数の第１ベース電極と、前記第１ベース電極と交互に配置され前記エミッタ領域とコンタクトする複数の第１エミッタ電極と、前記第１ベース電極および前記第１エミッタ電極上に絶縁膜を介して設けられ前記第１ベース電極と接続する１つの第２ベース電極と、前記第１ベース電極および前記第１エミッタ電極上に絶縁膜を介して設けられ前記第１エミッタ電極と接続する１つの第２エミッタ電極とを具備し、前記第２エミッタ電極下方の第１ベース電極および第１エミッタ電極は並行に複数配置され、該複数の第１ベース電極は端部で束ねられて前記第２ベース電極に接続し、前記第２ベース電極および前記第２エミッタ電極は、互いに隣接する１つの辺にそれぞれ凹凸部を設け該凹凸部を交互に配置することにより解決するものである。
【００２７】
第２に、半導体基板にコレクタ領域とベース領域とエミッタ領域を設け、前記ベース領域にコンタクトする第１ベース電極と前記エミッタ領域にコンタクトする第１エミッタ電極と、前記第１ベース電極および第１エミッタ電極上に絶縁膜を介して設けられた第２ベース電極および第２エミッタ電極とを有する半導体チップと、前記半導体チップの１つの辺に沿って配置されたベース端子およびエミッタ端子と、前記ベース端子と前記第２ベース電極および前記エミッタ端子と第２エミッタ電極とをそれぞれ接続する接続手段とを具備し、前記第２エミッタ電極下方の前記第１ベース電極および第１エミッタ電極は前記１つの辺に垂直に配置され、前記第２ベース電極および前記第２エミッタ電極は、互いに隣接する１つの辺にそれぞれ凹凸部を設け該凹凸部を交互に配置することにより解決するものである。
【００２８】
また、前記接続手段は、前記１つの辺に沿った前記半導体チップの端部付近に固着されることを特徴とするものである。
【００２９】
また、前記第２ベース電極の凹部と前記第２エミッタ電極の凸部とをかみ合わせて配置することを特徴とするものである。
【００３０】
また、前記第２ベース電極の凸部に前記第１ベース電極とのコンタクトホールを設けることを特徴とするものである。
【００３１】
また、前記第２エミッタ電極の凸部に前記第１エミッタ電極とのコンタクトホールを設けることを特徴とするものである。
【００３２】
また、前記第２エミッタ電極および第２ベース電極の凹部においては、前記第１エミッタ電極または前記第１ベース電極の１層の電極構造であることを特徴とするものである。
【００３３】
また、前記第２ベース電極の凹部に配置された前記第１ベース電極は、隣り合う前記第２ベース電極の１つの凸部まで延在されて接続することを特徴とするものである。
【発明の効果】
【００３４】
本発明によれば、第１に動作領域のセルピッチを拡大することなく、第２ベース電極および第２エミッタ電極を、プロセス上必要な離間距離を確保して配置できる。
【００３５】
第２に、第２ベース電極とベースコンタクトホール間および第２エミッタ電極とエミッタコンタクトホール間とのオーバーラップも十分確保することができる。
【００３６】
第３に、すべてのセルのベース領域が第１および第２ベース電極とコンタクトできるので、セルを無駄にすることなく、高速スイッチングに有利となる。
【００３７】
すなわち、セルピッチを変えることなく、第２ベース電極−第２エミッタ電極間距離および第２ベース電極、第２エミッタ電極とそれぞれのコンタクトホール間のオーバーラップを十分確保でき、高速スイッチングに有利な半導体装置を提供できる。
【００３８】
第４に、チップ端部にワイヤボンドできるので、パッケージの薄型化に寄与できる。
【発明を実施するための最良の形態】
【００３９】
図１から図４を参照して本発明の実施の形態をｎｐｎ型のバイポーラトランジスタを例に詳述する。
【００４０】
図１は本発明の実施形態である半導体装置の構造を示す。図１（Ａ）は２層目の電極構造を示す平面図であり、図１（Ｂ）は１層目の電極構造と拡散領域を示す平面図である。
【００４１】
本実施形態のｎｐｎ型バイポーラトランジスタは、コレクタ領域と、ベース領域と、エミッタ領域と、第１ベース電極と、第１エミッタ電極と、第２ベース電極と、第２エミッタ電極と、ベース電極凸部と、ベース電極凹部と、エミッタ電極凸部と、エミッタ電極凹部と、ベースコンタクトホールと、エミッタコンタクトホールとから構成される。
【００４２】
ベース領域３は、コレクタ領域２表面に設けられた１つのｐ型拡散領域である。ベース領域３表面には、格子状にｎ＋型不純物を拡散してエミッタ領域４を形成する。これによりベース領域３は図中の正方形状に示す島状に分離される。尚、島状に分離されているのは表面的な構造であり、エミッタ領域４より深く形成されるベース領域３は、深い領域で１つの連続した領域となっている。島状に分割されたベース領域３とその周辺のエミッタ領域４で形成されるセルが多数配置されて動作領域８を構成する。
【００４３】
ベース領域３およびエミッタ領域４に接続するベース電極およびエミッタ電極はそれぞれ２層構造となっている。また、図示は省略するがコレクタ領域２はコレクタ電極に電気的に接続する。
【００４４】
図１（Ａ）のごとく、２層目となる第２ベース電極１６および第２エミッタ電極１７は第１ベース電極６および第１エミッタ電極７上に第２の絶縁膜を介してそれぞれ１つづつ設けられる。第２ベース電極１６と第２エミッタ電極１７は隣接して配置され、第２ベース電極１６および第２エミッタ電極１７は略平板状にそれぞれ１つづつ設けられ、両者が隣接する境界はそれぞれに凹凸形状となっている。すなわち、第２ベース電極１６は、ベース電極凸部１６ａとベース電極凹部１６ｂとを有し、第２エミッタ電極１７はエミッタ電極凸部１７ａとエミッタ電極凹部１７ｂを有している。そして各凹部および凸部とはかみ合わせるように配置され、それぞれの凸部下方の第２の絶縁膜には、第１層目の電極とのコンタクトホールＢＣ２、ＥＣ２が配置される。
【００４５】
図１（Ｂ）のごとく、第１ベース電極６は３つのパターンからなる。すなわち島状のベース領域３と重畳するような島状のパターンと、複数のベース領域３を短冊状に連結したパターンと、複数の島状のベース領域３を例えば縦の串で連結し、各串を動作領域８外で束ねてはしご状にしたパターンである。串を束ねた部分は第２ベース電極１６下方まで延在される。
【００４６】
第２ベース電極１６下方は島状と短冊状の第１ベース電極６が配置され、第２エミッタ電極１７下方ははしご状の第１ベース電極６が配置される。そして、各第１ベース電極６は、第１の絶縁膜に設けた第１ベースコンタクトホールＢＣ１を介してベース領域３とコンタクトする。
【００４７】
第１エミッタ電極７は２つのパターンからなる。すなわち、はしご状の第１ベース電極６の間に配置される短冊状のパターンと、島状の第１ベース電極６の間に配置される縦横のパターンであり、縦横のパターンは短冊状のパターンの一部に接続する。そして、各第１エミッタ電極７は、第１の絶縁膜に設けた第１エミッタコンタクトホールＥＣ１を介してエミッタ領域４とコンタクトする。
【００４８】
図２は、図１の一部拡大図であり、２層目の電極はハッチングで示す。また図２（B）は、図２（A）のＡ−Ａ線断面図であり、図２（Ｃ）は図２（Ａ）のＢ−Ｂ線断面図である。
【００４９】
第１エミッタ電極７ａ、７ｂは第２絶縁膜２６に設けた第２エミッタコンタクトホールＥＣ２を介して第２エミッタ電極１７に接続する。
第１ベース電極６ａ、６ｂは第２絶縁膜２６に設けた第２ベースコンタクトホールＢＣ２を介して第２ベース電極１６とコンタクトする。またはしご状の第１ベース電極６ｃは、第２ベース電極１６側に延在され、第２ベースコンタクトホールＢＣ２により第２ベース電極１６とコンタクトする。
【００５０】
さらに詳細には第２ベース電極１６と第２エミッタ電極１７の境界において、短冊状の第１ベース電極６ｂの一部は、第２ベースコンタクトホールＢＣ２を介してベース電極凸部１６aとコンタクトする。第１ベース電極６ｂの他の部分は第２ベース電極１６が配置されないベース電極凹部１６ｂに延在される。すなわち、ベース電極凹部１６ｂにおいては第１ベース電極６ｂの１層の電極構造となる。なお、本実施形態ではベース電極凸部１６aおよびベース電極凹部１６ｂの下方にはそれぞれ１つのベース領域３が配置されるが、これらは複数でも良い。
【００５１】
また境界において変則の格子状の第１エミッタ電極７ｂは、第２エミッタコンタクトホールＥＣ２を介してエミッタ電極凸部１７ａとコンタクトする。第２エミッタ電極１７が配置されないエミッタ電極凹部１７ｂでは、第１エミッタ電極７ｂの１層の電極構造となる。
【００５２】
このように、本実施形態では、第２ベース電極１６および第２エミッタ電極１７の境界において、第２ベースコンタクトホールＢＣ２および第２エミッタコンタクトホールＥＣ２が近接しないようにずらして配置し、それぞれのコンタクトホール上のみに第２層目の金属電極を設け、コンタクトホールが配置されない箇所には第２層目の金属電極を設けないようにパターニングしている。
【００５３】
すなわち、ベース電極凸部１６ａとエミッタ電極凹部１７ｂ、ベース電極凹部１６ｂとエミッタ電極凸部１７ａとを互いにかみ合わせて配置することにより、動作領域８のセルピッチを拡大することなく、また第２ベースコンタクトホールＢＣ２と第２ベース電極１６間および第２エミッタコンタクトホールＥＣ２と第２エミッタ電極１７間のオーバーラップＯＲを十分確保したまま、隣り合う第２ベース電極１６と第２エミッタ電極１７との離間距離ＭＭもプロセス上必要な値を確保できるものである。
【００５４】
図３を用いて１層目の電極構造と拡散領域について説明する。なお破線は２層目の電極を示す。図３（Ａ）は平面図であり、図３（Ｂ）は、図３（Ａ）のＣ−Ｃ線断面図である。
【００５５】
第１エミッタ電極７ａは、第１絶縁膜２５に設けた第１エミッタコンタクトホールＥＣ１を介して、エミッタ領域４と接続する。すなわち、第２エミッタ電極１７下方では、エミッタ領域４は、第１および第２エミッタコンタクトホールＥＣ１、ＥＣ２を介してほぼダイレクトに、第２エミッタ電極１７と接続する。
【００５６】
第１エミッタ電極７ｂも、第１エミッタコンタクトホールＥＣ１を介してエミッタ領域４にコンタクトする。第１エミッタ電極７ｂはその大部分が第２ベース電極１６下方に配置されるが、一部が境界まで延在され、エミッタ電極凸部１７ａとコンタクトする。
【００５７】
第１ベース電極６ａは、第１ベースコンタクトホールＢＣ１を介して、ベース領域３とコンタクトする。すなわち、第２ベース電極１６下方では、ベース領域３は、第１および第２ベースコンタクトホールＢＣ１、ＢＣ２を介してほぼダイレクトに、第２ベース電極１６と接続する。
【００５８】
短冊状の第１ベース電極６ｂは、境界付近のみに配置される。すなわち、境界に配置される隣り合う複数（ここでは２つ）のベース領域３は、１つの第１ベース電極６ｂにより連結される。連結されたベース領域３の１つはベース電極凸部１６ａ下方に配置され、第１および第２ベースコンタクトホールＢＣ１、ＢＣ２を介して第２ベース電極（ベース電極凸部１６ａ）にほぼダイレクトにコンタクトする。一方第１ベース電極６ｂにより連結された他のベース領域３は、ベース電極凹部１６ｂに配置され、第１ベース電極６ｂを介して第２ベース電極１６とコンタクトする構造となる。
【００５９】
このように、本実施形態では第２ベース電極１６が配置されないベース電極凹部１６ｂにおいて、ベース領域３を第２ベース電極１６にコンタクトさせるために第１ベース電極６ｂで連結しており、ここに第１エミッタ電極７ｂは配置されない。従って、第１エミッタ電極７ｂはこの部分がパターニングされない変則の格子状パターンとなる。第２ベース電極１６下方のエミッタ領域４は、第１ベース電極６ｂ間に延在される第１エミッタ電極７ｂを介して第２エミッタ電極１７とコンタクトできる。
【００６０】
これにより本実施形態では、セルピッチ拡大することなく、第２層目の金属層とコンタクトホール間のオーバーラップＯＲを確保し、さらに第２層目の金属電極間距離をプロセス上必要な距離で離間できる。また、境界のセルは、いずれも第２層目の電極にコンタクトできるので、セルを有効活用できる。
【００６１】
ここで、本実施形態では図の如く連結するベース領域３は２つとしたが、それ以上でもよく、その場合は、第２ベース電極１６とほぼダイレクトにコンタクトするベース領域３が増えるようにベース電極凸部１６ａを拡大するとよい。しかし、ベース電極凸部１６ａが増えると、その分、エミッタ電極凸部１７ａを設ける領域が確保できなくなり、エミッタコンタクト抵抗が増えるおそれがある。バイポーラトランジスタにおいてエミッタ抵抗はその特性に大きく影響するため、それらを考慮して凹凸形状をパターニングする。
【００６２】
図４は上記の半導体素子１０をパッケージに実装する場合を示す。図は一例であり外部端子としてリードを採用しているが、これに限らず、例えばセラミックなどの絶縁性基板に導電パターンを設けたチップサイズパッケージなどでも同様に適用できる。
【００６３】
図の如く外部端子２００が、チップの１つの辺（例えばチップ下辺）に沿って複数設けられ、更に、ベース端子およびエミッタ端子が共にその同一辺側の外部端子として導出するように実装する場合には、本実施形態の電極構造が有利となる。
【００６４】
すなわち、破線の位置にボンディングワイヤ１５０をワイヤボンドし、第２エミッタ電極および第２ベース電極と、外部端子２００とをそれぞれ接続する。本実施形態では図の如くボンディングワイヤ１５０を固着する場合、外部端子２００が配置されるチップ１０の１辺に対して垂直に短冊状の第１エミッタ電極７が配置される。つまり第１エミッタ電極７の大部分は、ボンディングワイヤ１５０直下から直線的に延在することになるため、第１エミッタ電極１７の取り出し抵抗の増大を防ぐことができる。
【００６５】
従ってベース端子およびエミッタ端子に接続するボンディングワイヤ１５０はいずれも必要最小限の長さでよく、広い面積の第２エミッタ電極１７と共にエミッタ抵抗の低減に寄与できる。
【００６６】
更に、第１エミッタ電極の取り出し抵抗の増加を抑制できるので、チップ端部にワイヤボンドすることができ、薄型パッケージに実装することができる。具体的には、ワイヤボンド位置をチップ端部にすることによりワイヤボンドのループを低くでき、例えばパッケージ厚を０．７５ｍｍ程度まで薄型化できる。
【００６７】
以上、本実施形態ではｎｐｎ型バイポーラトランジスタについて説明したが、ｐｎｐ型でも同様に実施でき、同様の効果が得られる。
【図面の簡単な説明】
【００６８】
【図１】本発明を説明するための平面図である。
【図２】本発明の２層目の電極構造を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
【図３】本発明の１層目の電極構造を説明する（Ａ）平面図、（Ｂ）断面図である。
【図４】本発明を説明する平面図である。
【図５】従来技術を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図である。
【図６】従来技術を説明するための平面図である。
【符号の説明】
【００６９】
１      半導体基板
２      コレクタ領域
３      ベース領域
４      エミッタ領域
６      第１ベース電極
７      第１エミッタ電極
８      動作領域
１６      第２ベース電極
１６ａ    ベース凸部
１６ｂ    ベース凹部
１７      第２エミッタ電極
１７ａ    エミッタ凸部
１７ｂ    エミッタ凹部
２５      第１絶縁膜
２６      第２絶縁膜  
５１    半導体基板
５２    コレクタ領域
５３    ベース領域
５４    エミッタ領域
５５    絶縁膜
５６    第１ベース電極
５７    第１エミッタ電極
６６    第２ベース電極
６７    第２エミッタ電極
ＢＣ１    第１ベースコンタクトホール
ＥＣ１    第１エミッタコンタクトホール
ＢＣ２    第２ベースコンタクトホール
ＥＣ２    第２エミッタコンタクトホール
ＭＭ    電極間距離
ＯＲ    オーバーラップ
【図１】
2005285911.tif 000003
【図２】
2005285911.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2005285911.tif 000008