(57)【要約】【課題】半導体基板表面の反転層をデータ線として利用する不揮発性半導体記憶装置において、メモリセル間特性ばらつきの低減とビットコストの低減の両立を図る。【解決手段】ｐ型ウエルの上部には、ゲート酸化膜（トンネル絶縁膜）を介して複数の補助電極（Ａｎ−２、Ａｎ−１…Ａｎ＋２、Ａｎ＋３）が形成されている。補助電極を覆う層間絶縁膜の上部には、制御電極を兼ねたワード線（Ｗ０、Ｗ１、Ｗ２…Ｗ６６）が形成されている。ワード線の線幅は、例えば０．１μｍであり、隣接するワード線とは、２０ｎｍ程度の膜厚を有する酸化シリコン膜からなるサイドウォールスペーサによって隔てられている。すなわち、ワード線の間隔は、ワード線の幅（ゲート長）の１／２以下である。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面上に第１絶縁膜を介して形成され、前記主面の第１方向に延在する複数の補助電極と、
前記複数の補助電極上に第２絶縁膜を介して形成され、前記第１方向と交差する第２方向に延在する複数のワード線と、
前記複数の補助電極と前記複数のワード線との交点に配置された複数のメモリセルとを備え、
前記補助電極に電圧を印加した際に、前記補助電極の下部の前記半導体基板の表面に電気的に形成される第２導電型の反転層を前記複数のメモリセル間を接続する配線として用いるメモリセルアレイ構造を有する半導体記憶装置であって、
前記複数のワード線は、偶数番目または奇数番目のワード線の側壁に形成された絶縁膜からなるサイドウォールスペーサを介して互いに電気的に分離され、
互いに隣接する前記ワード線の間隔は、前記ワード線の幅の１／２以下であることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、前記偶数番目または奇数番目のワード線のいずれか一方のうち、その側壁に前記サイドウォールスペーサが形成されたワード線の上面は第３絶縁膜で覆われており、前記サイドウォールスペーサが形成されていないワード線の上面の高さは、前記第３絶縁膜の上面の高さと同一であることを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、前記複数のワード線は、隣接して設けられた第１、第２、第３および第４ワード線の繰り返し構造を有し、
前記第１〜第４ワード線のそれぞれの一方の端部は、前記第１ワード線よりも前記第２ワード線が短く、前記第２ワード線よりも前記第３ワード線が長く、前記第３ワード線よりも前記第４ワード線が長く、
前記第３ワード線の前記一方の端部上には、前記第３ワード線に電圧を印加する配線と前記第３ワード線とを接続する第１コンタクトホールが形成され、
前記第４ワード線の前記一方の端部上には、前記第４ワード線に電圧を印加する配線と前記第４ワード線とを接続する第２コンタクトホールが形成され、
前記第１〜第４ワード線のそれぞれの他方の端部は、前記第１ワード線よりも前記第２ワード線が長く、前記第２ワード線よりも前記第３ワード線が短く、前記第３ワード線よりも前記第４ワード線が短く、
前記第１ワード線の前記他方の端部上には、前記第１ワード線に電圧を印加する配線と前記第１ワード線とを接続する第３コンタクトホールが形成され、
前記第２ワード線の前記他方の端部上には、前記第２ワード線に電圧を印加する配線と前記第２ワード線とを接続する第４コンタクトホールが形成されていることを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、前記複数のワード線は、隣接して設けられた第１、第２、第３および第４ワード線の繰り返し構造を有し、
前記第１〜第４ワード線のそれぞれの一方の端部は、前記第１ワード線よりも前記第２ワード線が短く、前記第２ワード線よりも前記第３ワード線が長く、前記第３ワード線よりも前記第４ワード線が短く、
前記第１ワード線の前記一方の端部上には、前記第１ワード線に電圧を印加する配線と前記第１ワード線とを接続する第３コンタクトホールが形成され、
前記第３ワード線の前記一方の端部上には、前記第３ワード線に電圧を印加する配線と前記第３ワード線とを接続する第１コンタクトホールが形成され、
前記第１〜第４ワード線のそれぞれの他方の端部は、前記第１ワード線よりも前記第２ワード線が短く、前記第２ワード線よりも前記第３ワード線が長く、前記第３ワード線よりも前記第４ワード線が短く、
前記第２ワード線の前記他方の端部上には、前記第２ワード線に電圧を印加する配線と前記第２ワード線とを接続する第４コンタクトホールが形成され、
前記第４ワード線の前記他方の端部上には、前記第４ワード線に電圧を印加する配線と前記第４ワード線とを接続する第２コンタクトホールが形成されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置において、前記複数のメモリセルのそれぞれは、電荷蓄積手段を有し、前記第２導電型の反転層を流れる電流値が前記電荷蓄積手段に蓄積された電荷量に応じて異なることを利用して、前記複数のメモリセルのそれぞれに情報を記憶させることを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、前記電荷蓄積手段は、絶縁膜を介して互いに絶縁された複数の半導体微小結晶粒または金属微小結晶粒からなることを特徴とする半導体記憶装置。
【請求項７】
請求項５記載の半導体記憶装置において、前記電荷蓄積手段は、電荷トラップ能を有する絶縁膜からなることを特徴とする半導体記憶装置。
【請求項８】
請求項１記載の半導体記憶装置において、前記ワード線のアドレスに応じて前記ワード線または前記補助電極に印加する電圧を変化させることを特徴とする半導体記憶装置。
【請求項９】
請求項１記載の半導体記憶装置において、前記複数のメモリセルのそれぞれは、多値記憶型メモリセルであることを特徴とする半導体記憶装置。
【請求項１０】
第１導電型の半導体基板の主面上に第１絶縁膜を介して形成され、前記主面の第１方向に延在する複数の補助電極と、
前記複数の補助電極上に第２絶縁膜を介して形成され、前記第１方向と交差する第２方向に延在する複数のワード線と、
前記複数の補助電極と前記複数のワード線との交点に配置された複数のメモリセルとを備え、
前記補助電極の下部の前記半導体基板の表面に形成された第２導電型の拡散層を前記複数のメモリセル間を接続する配線として用いるメモリセルアレイ構造を有する半導体記憶装置であって、
前記複数のワード線は、偶数番目または奇数番目のワード線の側壁に形成された絶縁膜からなるサイドウォールスペーサを介して互いに電気的に分離され、
互いに隣接する前記ワード線の間隔は、前記ワード線の幅の１／２以下であることを特徴とする半導体記憶装置。
【請求項１１】
第１導電型の半導体基板の主面上に第１絶縁膜を介して形成され、前記主面の第１方向に延在する複数の補助電極と、
前記複数の補助電極上に第２絶縁膜を介して形成され、前記第１方向と交差する第２方向に延在する複数のワード線と、
前記複数の補助電極と前記複数のワード線との交点に配置された複数のメモリセルとを備え、
前記補助電極に電圧を印加した際に、前記補助電極の下部の前記半導体基板の表面に電気的に形成される第２導電型の反転層、または前記補助電極の下部の前記半導体基板の表面に形成された第２導電型の拡散層を前記複数のメモリセル間を接続する配線として用いるメモリセルアレイ構造を有する半導体記憶装置の製造方法であって、前記複数のワード線を形成する工程は、
（ａ）前記第２絶縁膜上にワード線用の第１導電膜を形成し、前記第１導電膜上に第３絶縁膜を形成する工程、
（ｂ）前記第３絶縁膜および前記第１導電膜をパターニングすることによって、スペース領域を挟んで第２方向に延在する複数の第１ワード線を形成する工程、
（ｃ）前記半導体基板を熱酸化することによって、前記複数の第１ワード線のそれぞれの側面に絶縁膜からなるサイドウォールスペーサを形成する工程、
（ｄ）前記工程（ｃ）の後、前記それぞれのスペース領域にワード線用の第２導電膜を埋め込むことによって、前記それぞれのスペース領域に複数の第２ワード線を形成する工程、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１２】
請求項１１記載の半導体記憶装置の製造方法において、前記工程（ｄ）は、前記それぞれのスペース領域を含む前記半導体基板上に前記第２導電膜を形成する第１工程と、前記第１工程の後、前記複数の第１ワード線の上部を覆う前記第３絶縁膜をストッパ膜に用いて、前記第２導電膜の表面を化学的機械研磨法で平坦化する第２工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項１３】
請求項１１記載の半導体記憶装置の製造方法において、互いに隣接する前記第１ワード線と前記第２ワード線の間隔を、それらの幅の１／２以下とすることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置およびその製造技術に関し、特に、半導体基板に形成される反転層をデータ線として利用する不揮発性半導体記憶装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
携帯性に優れたデータ格納用メモリとして、半導体不揮発性メモリであるフラッシュメモリが広く用いられ始めている。
【０００３】
上記フラッシュメモリのビット当りの価格は年々急速に下がっており、その下がり方は微細化のみから期待される下がり方よりも急峻であるが、これは、素子構造上の工夫あるいは多値記憶の導入によって実現されてきた。
【０００４】
ファイル用途向け大容量フラッシュメモリのメモリセルアレイ方式には、代表的なものとして、メモリセルが直列に接続されたＮＡＮＤ型と並列に接続されたＡＮＤ型とがある。前者のＮＡＮＤ型は、例えば  Ｆ．  Ａｒａｉ  ｅｔ  ａｌ，  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  ｐｐ７７５−７７８，  ２０００年（非特許文献１）、ＡＮＤ型は、例えば  Ｔ．  Ｋｏｂａｙａｓｈｉ  ｅｔ  ａｌ，  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  ｐｐ２９−３２，  ２００１年（非特許文献２）に述べられている。一方、後者のＡＮＤ型は、並列型であるためにフローティングゲート内に蓄積される電子の個数を制御することで多ビット記憶を行う多値記憶動作に向いている。また、ホットエレクトロン書込み方式を用いているので、書込みが高速である。
【０００５】
並列型メモリセルアレイ構成と小さいメモリセル面積とを両立させる不揮発性メモリ技術が特開２００１−１５６２７５号公報（特許文献１）に開示されている。この公報には、補助電極下の半導体基板に形成される反転層を配線として用いる動作が述べられている。その他、メモリセルの高密度化のために狭いワード線ピッチでメモリセルアレイを構成する技術が、特開２００１−３２６２８８号公報（特許文献２）に開示されている。
【０００６】
【非特許文献１】
Ｆ．  Ａｒａｉ  ｅｔ  ａｌ，  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  ｐｐ７７５−７７８，  ２０００年
【０００７】
【非特許文献２】
Ｔ．  Ｋｏｂａｙａｓｈｉ  ｅｔ  ａｌ，  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  ｐｐ２９−３２，  ２００１年
【０００８】
【特許文献１】
特開２００１−１５６２７５号公報
【０００９】
【特許文献２】
特開２００１−３２６２８８号公報
【００１０】
【発明が解決しようとする課題】
上記のように、ＡＮＤ型フラッシュメモリは、ホットエレクトロン書込み技術を採用するので、書込みが高速である。また、ソース側注入方式のホットエレクトロン書込みであるために、多くのメモリセルへの同時書込みにも適する。加えて、メモリセルアレイ構成が並列接続であり、ＮＡＮＤ型のように直列接続でないために、他のメモリセルの記憶情報の影響を受けにくく、メモリセル当たり多ビット記憶にも適している。
【００１１】
しかし、ＡＮＤ型フラッシュメモリには次のような問題がある。まず、セル面積の観点から見ると、拡散層が並行に走るアレイ構造をしていることから、拡散層の広がりあるいは素子分離領域のためにデータ線に平行な方向のピッチが縮小しにくい。これを解決する方法として、例えば前記特許文献１（特開２００１−１５６２７５号公報）に記載があるように、データ線に平行に走る電極の下に形成した反転層をローカルデータ線として用いる動作方式が考えられる。これによって、不純物注入による拡散層形成を省略したアレイ方式で動作が可能である。
【００１２】
しかしながら、一般に反転層は、半導体基板に不純物を高濃度に導入して形成した拡散層と比較して抵抗が高い。このため、メモリセルアレイ内の場所に依存してローカルデータ線抵抗が異なってくることから、電圧降下によってメモリセルに印加される電位が変化し、メモリセル間で書込み特性が大きく異なる。この影響は、ローカルデータ線長が長くなるほど顕著である。しかし、単純に短い距離でローカルデータ線からスイッチを介してグローバルデータ線に接続する構造を採用すると、ローカルデータ線当りのメモリセル数が減少し、選択トランジスタ部分の面積ペナルティが増大するという問題がある。
【００１３】
本発明の目的は、半導体基板内の反転層をデータ線として利用する不揮発性半導体記憶装置において、メモリセルアレイ内の場所に依存したメモリセルの特性ばらつきの低減と低ビットコストを両立できる技術を提供することにある。
【００１４】
本発明の他の目的は、半導体基板内の反転層をデータ線として利用する不揮発性半導体記憶装置において、メモリセルの微細化を実現する技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明の半導体記憶装置は、第１導電型の半導体基板の主面上に第１絶縁膜を介して形成され、前記主面の第１方向に延在する複数の補助電極と、前記複数の補助電極上に第２絶縁膜を介して形成され、前記第１方向と交差する第２方向に延在する複数のワード線と、前記複数の補助電極と前記複数のワード線との交点に配置された複数のメモリセルと、前記補助電極に電圧を印加した際に、前記補助電極の下部の前記半導体基板の表面に電気的に形成される第２導電型の反転層を前記複数のメモリセル間を接続する配線として用いるメモリセルアレイ構造を有し、前記複数のワード線を、偶数番目または奇数番目のワード線の側壁に形成した絶縁膜からなるサイドウォールスペーサを介して互いに電気的に分離し、互いに隣接する前記ワード線の間隔を前記ワード線の幅の１／２以下とすることにより、ローカルデータ線当りのメモリセル数を減らさずにローカルデータ線長を短くするようにしたものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
図１は、本実施の形態によるフラッシュメモリのメモリセルアレイを示す半導体基板の要部概略平面図、図２は、図１のＡ−Ｂ線（補助電極の断面方向）に沿った半導体基板の断面図、図３は、図１のＣ−Ｄ線（ワード線の断面方向）に沿った半導体基板の断面図、図４は、図１のＥ−Ｆ線（補助電極の断面方向）に沿った半導体基板の断面図、図５は、メモリセルアレイの等価回路図である。なお、説明のために必要な箇所を除き、金属配線などの図示は省略してある。
【００２０】
ｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１にはｎ型ウエル３が形成されており、ｎ型ウエル３の内側には、ｐ型ウエル４が形成されている（３重ウエル構造）。図に示すように、本実施の形態のフラッシュメモリは、メモリセルアレイの基板１に素子分離領域が設けられていないという特徴がある。また、通常は、高濃度の不純物を導入することによって形成されるＭＩＳＦＥＴの拡散層（ソース、ドレイン）も設けられていない。
【００２１】
ｐ型ウエル４の上部には、厚さ７ｎｍ程度のゲート酸化膜（トンネル絶縁膜）５を介して複数の補助電極Ａ（Ａｎ−２、Ａｎ−１…Ａｎ＋２、Ａｎ＋３）が形成されている。これらの補助電極Ａは、基板１の表面の電位を制御するための電極であり、例えばｎ型の多結晶シリコン膜で構成されている。補助電極Ａのそれぞれの上部には、酸化シリコン膜からなるキャップ絶縁膜６が形成され、さらにその上部には、膜厚１５ｎｍ程度の層間絶縁膜９が形成されている。
【００２２】
層間絶縁膜９の上部には、制御電極を兼ねたワード線Ｗ（Ｗ０、Ｗ１、Ｗ２…Ｗ６６）が形成されている。これらのワード線Ｗは、例えばｎ型の多結晶シリコン膜で構成され、補助電極Ａの延在方向と直交する方向に延在している。
【００２３】
ワード線Ｗの線幅は、例えば０．１μｍであり、隣接するワード線Ｗとは、２０ｎｍ程度の膜厚を有する酸化シリコン膜からなるサイドウォールスペーサ１２によって隔てられている。すなわち、従来のフラッシュメモリにおいては、ワード線Ｗの間隔がワード線Ｗの幅（ゲート長）と同程度であるのに対し、本実施の形態のフラッシュメモリは、ワード線Ｗの間隔がワード線Ｗの幅（ゲート長）の１／２以下となっている点に特徴がある。
【００２４】
上記補助電極Ａとワード線Ｗとを隔てる層間絶縁膜９の底部には、平均粒径１０ｎｍ程度のシリコン微小結晶粒８が互いに接触することなく密に形成されてなる電荷蓄積領域が設けられている。本実施の形態のフラッシュメモリは、これらの微小結晶粒８に電子を注入することによって、情報を記憶させる構成になっている。
【００２５】
図１に示すように、メモリセルアレイは、例えば６７本のワード線Ｗ（Ｗ０、Ｗ１、Ｗ２…Ｗ６６）を図のＹ方向に沿って配置した構成を基本単位（以下、これをメモリマットと呼ぶ）としている。これら６７本のワード線Ｗのうち、有効なワード線Ｗは６４本（Ｗ１〜Ｗ６４）であり、メモリマットのＹ方向両端部に位置する３本のワード線Ｗ０、Ｗ６５、Ｗ６６は、ワード線Ｗとして機能しないダミーワード線である。一般に、メモリマットの端部に位置するワード線は、加工時の寸法シフトが大きいので、これらをメモリセルとして使用しないことにより、メモリマットの特性変動を小さくすることができる。また、加工上の理由から、ダミーワード線を含めたメモリマットあたりのワード線総数は奇数本とすることが望ましいが、その理由については後述する。
【００２６】
一方、補助電極Ａは、図１のＸ方向に沿って隣接する４本の補助電極Ａ（例えばＡｎ−２、Ａｎ−１、Ａｎ、Ａｎ＋１）を繰り返し単位として構成され、ワード線Ｗと平行な方向に延在する制御線２２、２３、２４、２５を通じてそれぞれに独立した電圧が与えられるようになっている。すなわち、ｎを４で割ったときの余りが等しい補助電極（例えばＡ４、Ａ８、Ａ１２、Ａ１６…）には同じ電圧が印加される。補助電極Ａの数は、例えば２０４８バイト分に５１２バイトの管理領域、および両端４本ずつのダミー電極を含めた１６９０４本（Ａ０〜Ａ１６９０３）である。
【００２７】
メモリマットのＹ方向両端部の基板１には、素子分離領域２を挟んで複数のアクティブ領域Ｓ（…Ｓｎ−２、Ｓｎ−１、Ｓｎ、Ｓｎ＋１、Ｓｎ＋２、Ｓｎ＋３…）が形成されている。
【００２８】
メモリセルアレイは、上記のように構成されたメモリマットを、例えばＹ方向に５１２個並べた構成になっている。
【００２９】
本実施の形態のフラッシュメモリは、補助電極Ａに正の電圧を印加したときにｐ型ウエル４の表面に形成されるｎ型反転層をローカルデータ線Ｄ（図５参照）として用いる。一般に、この種の反転層は、不純物を高濃度に導入して形成した拡散層に比べて抵抗が高く、従って動作時にメモリマット内の場所に依存して印加電圧が異なるために、メモリセルの特性がばらつき易い。
【００３０】
しかし、本実施の形態のフラッシュメモリは、ワード線Ｗの間隔がワード線Ｗの幅（ゲート長）の１／２以下に縮小されているので、同一設計ルールで形成された従来構造と比較した場合、同じ本数のワード線を用意したときのローカルデータ線Ｄの長さを実効的に短くすることが可能となり、メモリマット内の場所に依存するメモリセルの特性ばらつきを低減できるという効果が得られる。
【００３１】
メモリマットのＹ方向両端部に形成されたアクティブ領域Ｓ（…Ｓｎ−２、Ｓｎ−１、Ｓｎ、Ｓｎ＋１、Ｓｎ＋２、Ｓｎ＋３…）のｐ型ウエル４には、コンタクトホール３１を介して補助電極Ａに接続されたｎ型拡散層（図示せず）が形成されている。このｎ型拡散層は、補助電極Ａの下部のｐ型ウエル４にｎ型反転層（ローカルデータ線Ｄ）が形成された際、ローカルデータ線Ｄと電気的に接続される。そして、上記ｎ型拡散層とゲート電極２１、２６とによって選択用ＭＩＳＦＥＴ（Ｑ）が形成されている。
【００３２】
上記ローカルデータ線Ｄには、選択用ＭＩＳＦＥＴ（Ｑ）を介してグローバルデータ線Ｇ（図５参照）が接続されている。グローバルデータ線Ｇは、複数のメモリマットに跨って延在し、一本のグローバルデータ線Ｇに複数のローカルデータ線Ｄが接続される階層化されたデータ線構造となっている。これにより、抵抗が高い反転層からなるローカルデータ線Ｄを長く延在させた場合に比べてデータ線抵抗が下がり、メモリマット内の場所に依存するメモリセルの特性ばらつきを低減することができる。また、選択したメモリマットに書込む時以外には、メモリセルに高いデータ線電圧が印加されないので、非選択メモリセルのディスターブを軽減させることが可能である。さらに、充放電すべき容量も低減されるため、高速動作、低消費電力化が可能になるという効果もある。
【００３３】
図６は、メモリマットのＸ方向両端のコンタクト領域を示す要部概略平面図、図７は、図６のＧ−Ｈ線（ワード線の断面方向）に沿った半導体基板の断面図である。
【００３４】
本実施の形態のフラッシュメモリのように、ワード線Ｗの間隔をワード線Ｗの幅（ゲート長）の１／２以下に縮小した場合は、ワード線Ｗに接続するコンタクトホールの形成に工夫が必要となる。そこで、本実施の形態では、奇数番号のワード線Ｗ（Ｗ１、Ｗ３、Ｗ５…Ｗ６５）と偶数番号のワード線Ｗ（Ｗ０、Ｗ２、Ｗ４…Ｗ６６）とでコンタクトのレイアウトを変えている。具体的には、奇数番号のワード線Ｗ（Ｗ１、Ｗ３、Ｗ５…Ｗ６５）に接続されるコンタクトホール３３は、奇数番号のワード線Ｗの一端部に形成された幅広部（ドッグボーン部）上に配置する。また、奇数番号のワード線Ｗ（Ｗ１、Ｗ３、Ｗ５…Ｗ６５）は、幅広部（ドッグボーン部）が形成された一端部と反対側の端部の長さを偶数番号のワード線Ｗ（Ｗ０、Ｗ２、Ｗ４…Ｗ６６）よりも短くし、その近傍に偶数番号のワード線Ｗ（Ｗ０、Ｗ２、Ｗ４…Ｗ６６）のコンタクトホール３２を配置する。さらに、偶数番号のワード線Ｗ（Ｗ０、Ｗ２、Ｗ４…Ｗ６６）に接続されるコンタクトホール３２のそれぞれは、一部がワード線Ｗ上から外れた領域に突出するように配置する。上面だけでなく側面でもコンタクトをとるため、リソグラフィーの合わせずれによって上面でのコンタクト面積が変わってもコンタクト抵抗が大きくかわることはない。また、接触面積が大きくなるため、低抵抗化にも効果がある。
【００３５】
上記コンタクトホール３２、３３は、メモリマットのアクティブ領域Ｓの外側（素子分離領域２）に配置するので、コンタクトホール３２の一部をワード線Ｗ上から外れた領域に配置しても、他の導電層と電気的に短絡する虞れはない。また、互いに隣接する奇数番号のワード線Ｗ（例えばＷ１とＷ３、Ｗ３とＷ５、Ｗ５とＷ７…）は、それぞれのドッグボーン部を互いに逆の位置に配置するので、ドッグボーン部同士が接触する虞れもない。
【００３６】
次に、図５および図８を用いて本実施の形態によるフラッシュメモリの動作について説明する。ここでは、ワード線（Ｗ４）、補助電極（Ａｎ）および補助電極（Ａｎ＋１）によって駆動されるメモリセル（図５の○印で囲んだメモリセル）を書込み、消去、読出し動作の対象セルとして説明するが、メモリマット内の他のメモリセルを対象とする場合も、選択するワード線と補助電極が異なるだけで、動作は同じである。また、図５では、簡単のため、書込み対象セルの両側の補助電極（Ａｎ、Ａｎ＋１）は省略し、補助電極（Ａｎ、Ａｎ＋１）下に形成される反転層によるローカルデータ線（Ｄｎ、Ｄｎ＋１）を示している。なお、複数のシリコン微小結晶粒８よりなる電荷蓄積領域は、単一の白丸で表現している。
【００３７】
本実施の形態のフラッシュメモリは、補助電極（Ａｎ、Ａｎ＋１）間に形成された微小結晶粒８からなる電荷蓄積領域に４レベルの閾値を用いて２ビットのデータを記憶させる。その際、補助電極（Ａｎ、Ａｎ＋１）にそれぞれ隣接する補助電極（Ａｎ−１、Ａｎ＋２）は素子分離の役割を果たす。補助電極Ａは、４本が一組となって接続されているので、補助電極（Ａｎ、Ａｎ＋１）の間のメモリセルを対象とする書込み、読出し動作においては、例えば補助電極（Ａｎ＋４、Ａｎ＋５）のように、４の倍数分だけ番号の異なる補助電極Ａ間のメモリセルも同時に対象セルとなる。
【００３８】
まず、書込み動作について説明する。閾値レベルと情報の対応を図９に示すようにとる。ここで、Ｖ３＞Ｖ２Ｈ＞Ｖ２Ｌ＞Ｖ１Ｈ＞Ｖ１Ｌ＞Ｖ０Ｈ＞Ｖ０Ｌである。この“０”や“１”の２ビット情報と閾値レベルは別の対応のさせ方をしても構わない。また、書込む閾値レベルの順序はどのような順序でも構わないが、ここでは高いレベルから順に書込むこととする。書込みたいメモリセルの電荷蓄積領域に近い補助電極（Ａｎ、Ａｎ＋１）の一方（Ａｎ）を、反転層が形成される程度の電圧（例えば２Ｖ）に設定し、他方（Ａｎ＋１）を７Ｖに設定する。また、補助電極（Ａｎ、Ａｎ＋１）に隣接する補助電極（Ａｎ−１、Ａｎ＋２）は、反転層が形成されない程度の低電圧（例えば０Ｖ）に設定し、電気的に素子分離を行う。
【００３９】
反転層形成時にはｎ型の拡散層とローカルデータ線（Ｄｎ、Ｄｎ＋１）がそれぞれ導通し、拡散層に接続されたコンタクトホール３１を通じてグローバルデータ線（Ｇｎ、Ｇｎ＋１）から電圧が印加される。より詳しくは、これらグローバルデータ線（Ｇｎ、Ｇｎ＋１）を所定の電圧に設定し、ローカルデータ線選択用ＭＩＳＦＥＴ（Ｑ）の制御線２２を選択する。書込みたい情報が“０１”でない場合には、両端ともにＶｓｗ（例えば０Ｖ）に設定する。書込みたい情報が“０１”の場合、ローカルデータ線（Ｄｎ）はＶｓｗ（例えば０Ｖ）に、ローカルデータ線（Ｄｎ＋１）は所定の電圧Ｖｄｗ（例えば４Ｖ）にそれぞれ設定する。
【００４０】
制御電極であるワード線（Ｗ４）に所定の高電圧Ｖｗｗ３（例えば１４Ｖ）で一定時間（例えば３μｓ）の書込みパルスを印加すると、ワード線（Ｗ４）下部のｐ型ウエル４に反転層が形成され、補助電極（Ａｎ）下部のローカルデータ線（Ｄｎ）との境界で電界集中が起こり、ホットエレクトロンが発生する。発生したホットエレクトロンは、ワード線（Ｗ４）による基板１に垂直方向の電界に引かれ、メモリセルに注入される。ここで一方の補助電極（Ａｎ）下部のローカルデータ線（Ｄｎ）の抵抗が高いことから、ローカルデータ線（Ｄｎ、Ｄｎ＋１））間を流れる電流はあまり大きくないという特徴がある。従って、多くのメモリセルを同時に書込む動作でも電流が大きくなりすぎることがなく、限られた昇圧回路の電流駆動能力でも多くのメモリセルに並列に書込むことが可能であるため、一度に大きなビット数の入出力を行うファイル応用に好適である。このようなホットエレクトロン注入方式はソース側注入方式と呼ばれる。
【００４１】
書込みたい情報が“０１”でない場合にはローカルデータ線（Ｄｎ、Ｄｎ＋１）間に電位差が生じないためにホットエレクトロンは発生せず、従って電荷注入は起こらない。また、非選択のワード線Ｗは十分低い電圧（例えば０Ｖ）に固定することによって非選択ワード線Ｗで駆動されるメモリセルのチャネルを非導通にしておけば、情報の書込みは行われない。
【００４２】
ここでは書込み時の一方のローカルデータ線（Ｄｎ）を固定の高電位Ｖｄｗとしたが、高電位を用いたプリチャージ後に給電線との間のスイッチを切ってフローティングにし、その後ワード線Ｗに書込みパルスを印加する駆動方式を採ってもよい。固定電圧で駆動した場合、反転層によるローカルデータ線抵抗が大きいため、書込み電流がばらつく傾向にあるが、プリチャージ方式では電荷が一定となるため、書込み特性ばらつきが小さくなるという特徴がある。これは、以下の実施の形態においても同様である。
【００４３】
本実施の形態の構成においては、ワード線方向と直交する方向に注入電子が広がると、隣接ワード線が近くにあるために隣接メモリセルに書込みが行われてしまうという独自の課題がある。ソース側注入方式は、ドレイン側注入方式と比較してホットエレクトロンの発生領域が狭く、また発生ホットエレクトロンのエネルギー分布も揃っているため、ワード線Ｗと直交する方向（補助電極Ａと平行な方向）へ発生電子が広がることが少なく、上記課題を解決できるという特徴がある。
【００４４】
本実施の形態の上記書込み動作において、ソース側の補助電極（Ａｎ）の設定電位をさらに上げ（例えば３Ｖ）、ローカルデータ線（Ｄｎ）の抵抗を下げると、ワード線Ｗとドレイン側ローカルデータ線（Ｄｎ＋１）の電位差は、ワード線Ｗとソース側ローカルデータ線（Ｄｎ）の電位差よりも小さいため、ドレイン付近の電界強度がソース付近よりも強くなる。この結果、ホットエレクトロンの発生場所はドレイン付近になり、電荷蓄積領域もドレインに近い部分となる。このドレイン側注入方式を用いてもよい。ドレイン側注入方式は、ローカルデータ線（Ｄｎ）の抵抗を下げることができるので、ローカルデータ線の電圧降下が小さく、従ってメモリマット内の位置依存の特性ばらつきがより小さくできるという特徴がある。
【００４５】
また、隣接する補助電極（Ａｎ、Ａｎ＋１）の間の両端の電荷記憶ノードを用いることで記憶量を増やしてもよい。この記憶方法を用いると上記のような４レベルの注入電荷量を用いる記憶方式のように、高精度の電荷注入量制御を行う必要がなく、従って検証動作を簡略化できるために書込み速度が高速化できるという特徴がある。また、最も低い閾値レベルと最も高い閾値レベルの差が小さくなるため、書込みに用いる電圧が低く出来、保持も安定する。このような両端記憶を行うためには、上記のソース側注入方式とドレイン側注入方式の組み合わせを用いてもよいし、ソース側注入方式においてソース側とドレイン側の補助電極（Ａｎ、Ａｎ＋１）およびローカルデータ線（Ｄｎ、Ｄｎ＋１）の設定電圧を左右で入れ替える方法を用いてもよい。
【００４６】
この後、読出し動作を行い、閾値ＶｔｈがＶ３よりも高くなっているかを検証する。読出し動作の詳細は後で述べる。書込みたい情報が“０１”で、かつ閾値ＶｔｈがＶ３よりも高くなっていない場合、再度ローカルデータ線（Ｄｎ＋１）を所定の電圧Ｖｄｗ（例えば４Ｖ）に設定し、閾値ＶｔｈがＶ３よりも高くなっている場合にはローカルデータ線（Ｄｎ＋１）にＶｓｗ（例えば０Ｖ）に設定した後、ワード線（Ｗ４）に書込みパルスを印加する。この後、再び読出し検証動作を行い、必要なら書込みパルスを印加するというシーケンスを繰り返す。
【００４７】
本実施の形態のアレイ構成では隣接メモリセルは電気的な素子分離に用いるため、同じワード線（Ｗ４）で駆動される複数のメモリセルのうち、４個に１個のメモリセルの補助電極Ａに対して書込み動作を行うわけであるが、これら書込み対象セルが全て検証を通過した時点で“０１”書込みシーケンスは終了である。次に“００”書込みシーケンスに移る。
【００４８】
この場合も、書込み対象セルに書込みたい情報が“００”であればローカルデータ線（Ｄｎ＋１）を所定の電圧Ｖｄｗ（例えば４Ｖ）に設定し、そうでなければローカルデータ線（Ｄｎ）と同じ電圧Ｖｓｗ（例えば０Ｖ）に設定する。補助電極Ａの設定電位は“０１”書込みシーケンスと同じである。この後、ワード線（Ｗ４）に書込みパルスを印加するわけであるが、この電圧Ｖｗｗ２にはＶｗｗ３より低い電圧、例えば１２Ｖを用いる。これに“０１”書込み時と同じパルス幅を用いても注入される電荷量が少なく、より低い閾値レベルの書込みができる。検証も同様に行うが、違いは閾値をＶ２Ｌより高く、Ｖ２Ｈより低い値に設定する必要がある点である。ここでは最初の書込みパルスで電荷を注入しすぎないように設定し、二回目以降のパルス幅を小さくして過剰な電荷注入を防ぐ。書込み対象セルが全て検証を通過した時点で“００”書込みシーケンスは終了し、“１０”書込みシーケンスに移る。“１０”書込みでは書込み電圧Ｖｗｗ１にＶｗｗ２よりも低い電圧、例えば１０Ｖを用いる点、目標の閾値範囲が異なる他は“００”書込みと同様な動作である。この後“０１”書込みシーケンスを行ってこのセルの書込み動作は終了である。
【００４９】
ここでは、各情報の書込みにおいて、シーケンスを通じてワード線（Ｗ４）に印加する書込みパルスの電圧を一定の値としたが、回数が増える程高い電圧を加えるようなパルス列を用いることで、書込みシーケンスを短時間で終わらせることが可能である。
【００５０】
情報の消去は、同一ワード線で駆動される複数のメモリセルに対して一括して行う。ワード線ＷにＶｗｗ３よりも大きい正電圧Ｖｅｗ（例えば２０Ｖ）を印加する。電子が注入された電荷蓄積領域の電位は下がっており、トンネル絶縁膜（ゲート酸化膜５）よりも層間絶縁膜９の電界の方が強くなる。この結果、電子は制御電極（Ｗ４）の方へ引き抜かれ、メモリセルの閾値が下がる。なお、消去方法に異なる方法を用いてもよい。例えばワード線Ｗに印加する電圧を負電圧（例えば−１８Ｖ）とし、基板１側に電子を引き抜いてもよい。またｐ型ウエル４に負電圧（例えば−３Ｖ）、ローカルデータ線（Ｄｎ−２、Ｄｎ−１、Ｄｎ、Ｄｎ＋１、Ｄｎ＋２、Ｄｎ＋３）に正電圧（例えば３Ｖ）を印加し、さらにワード線（Ｗ４）に負電圧（例えば−１３Ｖ）を印加することでホールを注入し、消去を行ってもよい。このホール注入消去方式では、負電圧に設定する反転層を選択することで一部のメモリセルのみ選択的に消去することが可能である。
【００５１】
次に、読み出し動作を説明する。４レベルを読み出すために、まず閾値レベルが“００”のレベル以上、すなわちＶ２Ｌ以上なのか、“１０”のレベル以下、すなわちＶ１Ｈ以下なのかの判定を行う。グローバルデータ線（Ｇｎ、Ｇｎ＋１）を通じローカルデータ線（Ｄｎ）を低い電位Ｖｓｒ（例えば０Ｖ）に、ローカルデータ線（Ｄｎ＋１）をより高い電位Ｖｄｒ（例えば１．０Ｖ）にそれぞれプリチャージする。
【００５２】
この後、ワード線（Ｗ４）にＶ１Ｈ＜Ｖｒｗ１＜Ｖ２Ｌなる電圧Ｖｒｗ１を印加する。メモリセルの閾値レベルがＶ１Ｈ以下ならばローカルデータ線（Ｄｎ）とローカルデータ線（Ｄｎ＋１）との間が導通状態となり、Ｖ２Ｌ以上ならば非導通あるいは高抵抗状態である。この結果がＶ１Ｈ以下ならば、プリチャージ後、ワード線（Ｗ４）にＶ０Ｈ＜Ｖｒｗ０＜Ｖ１Ｌなる電圧Ｖｒｗ０を印加し、流れる電流の違いを利用して“１１”か“１０”かの判定を行う。最初の読出し結果がＶ２Ｌ以上であった場合には、プリチャージ後にワード線（Ｗ４）に加える電圧はＶ２Ｈ＜Ｖｒｗ２＜Ｖ３なる電圧Ｖｒｗ２とする。そして、流れる電流の違いを利用して“００”“１０”か“０１”かの判定を行う。
【００５３】
以上の読出し動作において、Ｖｒｗ１を用いた結果によって次に印加する電圧条件を変えるのではなく、Ｖｒｗ０、Ｖｒｗ１、Ｖｒｗ２による読出し動作を全て行って情報読出しを行う方法を用いることも可能である。前者は読出し電圧印加が２回で高速化に向いているのに対し、後者は３回の読出し動作が必要であるものの、制御回路が簡単化できるという特徴がある。
【００５４】
また、先に述べた両側の電荷蓄積領域を利用した場合、ローカルデータ線（Ｄｎ）とローカルデータ線（Ｄｎ＋１）の役割を入れ替えることで読み出し動作を行う。読み出しのプリチャージ電圧Ｖｄｒは閾値のレベルのうち最も高いものよりも高く設定する。この結果、ローカルデータ線（Ｄｎ＋１）に電圧Ｖｄｒを印加した場合は、ローカルデータ線（Ｄｎ＋１）の近傍ではチャネルがピンチオフするために、ローカルデータ線（Ｄｎ＋１）近傍の電荷蓄積領域の記憶情報の影響を受けず、ローカルデータ線（Ｄｎ）近傍の電荷蓄積領域に記憶した情報の読み出しができる。同様に、ローカルデータ線（Ｄｎ）に電圧Ｖｄｒを印加した場合には、ローカルデータ線（Ｄｎ＋１）近傍の電荷蓄積領域に蓄積した情報の読み出しができる。
【００５５】
本実施の形態では、後に製造工程を説明するように、偶数番号のワード線（Ｗ０、Ｗ２、Ｗ４…Ｗ６６）と奇数番号のワード線（Ｗ１、Ｗ３、Ｗ５…Ｗ６５）を別工程で作製するため、隣接ワード線間で特性が異なる場合がある。具体的にはワード線幅や層間絶縁膜厚などが異なるために、書込み、消去、読出し特性がワード線番号の偶奇によって異なる場合がある。これを解決するため、例えば図１０に示すように、ワード線番号偶奇によって電圧発生回路のレギュレータにより発生電圧を変え、動作電圧を変更できる構成を用いる。
【００５６】
本実施の形態では、ワード線電圧によってワード線番号の偶奇による特性の違いを補正するが、他に印加するパルス幅を変更する手段を用いてもよい。また、データ線電圧や補助電極に与える電圧をワード線番号の偶奇によって変更する手段を用いてもよい。このような工夫は本発明の他の実施の形態についても用いることができ、同様な効果がある。
【００５７】
さらに、メモリマット内の位置に応じて補助電極Ａの電圧を制御し、メモリマット内の位置依存のばらつきを抑える工夫を行ってもよい。例えば図１１に示すような回路構成を採り、書込み時に選択されたワード線Ｗのアドレスがメモリマット内で高電圧側のローカルデータ線とのコンタクトとどの位離れているかによって供給電圧変更を行う。コンタクト位置が近い場合、低電圧側のコンタクトからは遠いことになる。この結果、電圧降下の影響で書込み電流が流れるとコンタクト位置が近い場合は、遠い場合に比べて該当セルのソース、ドレイン電圧がともに上がることになる。このため電流が減少し、さらにソース領域を基準としたワード線電圧も下がるため書込みが遅くなる傾向にある。
【００５８】
従って、低電圧側のローカルデータ（この動作の場合実際の働きはソース）線に対応する補助電極Ａに与える電圧を高く設定する。この結果、ソース側の電圧上昇が抑えられ、特性が揃う。このような補助電極制御はアドレス毎に細かく電圧を変えてもよいが、複数のワード線Ｗを組にし、数種類の電圧を用いる制御方法を用いても良く、このほうが制御を簡単化できる。
【００５９】
次に、本実施の形態によるフラッシュメモリの製造方法を図１２から図２１を用いて説明する。ここでは、メモリセルアレイの製造方法のみを説明し、周辺回路領域については、説明を省略する。
【００６０】
まず、周知の素子分離技術を用いて基板１に素子分離領域２とアクティブ領域Ｓとを形成する。図１２は、メモリマットのアクティブ領域Ｓとその周囲の素子分離領域２とを示す平面図である。図に示すように、素子分離領域２は、メモリマット端部の補助電極結束部、反転層（ローカルデータ線）のコンタクト取り出し部、ワード線コンタクト部にのみ形成し、メモリマットの内部には、形成しない。
【００６１】
次に、図１３に示すように、基板１に不純物をイオン注入してｎ型ウエル３およびｐ型ウエル４を形成し、続いてしきい電圧調整のためのイオン注入を行った後、基板１を熱処理することによって、ｐ型ウエル４の表面に膜厚７ｎｍ程度のゲート酸化膜（トンネル絶縁膜）５を形成する。
【００６２】
次に、ゲート酸化膜５上に補助電極Ａを形成する。補助電極Ａを形成するには、ゲート酸化膜５上にＣＶＤ法でｎ型多結晶シリコン膜を堆積し、続いてその上部にＣＶＤ法で酸化シリコンからなるキャップ絶縁膜６を堆積した後、フォトリソグラフィ技術を用いてキャップ絶縁膜６とｎ型多結晶シリコン膜とをパターニングする。図１４は、補助電極Ａの一部（Ａｎ−２、Ａｎ−１、Ａｎ、Ａｎ＋１、Ａｎ＋２、Ａｎ＋３）を示す平面図である。実際の補助電極Ａの数は、２０４８バイト分に５１２バイトの管理領域および８本のダミー補助電極を含めた１６９０４本である。
【００６３】
次に、電荷蓄積領域下の基板１の表面の不純物濃度を調整するためのイオン注入を行った後、図１５に示すように、基板１上に例えば平均粒径１０ｎｍ、４×１０１１個／ｃｍ２の密度でシリコンの微小結晶粒８を形成する。なお、微小結晶粒８の形成に先立って、補助電極Ａのスペース領域に形成されたゲート酸化膜５をフッ酸で除去してｐ型ウエル４の表面を露出させ、次に基板１を熱処理することによって、ｐ型ウエル４の表面に膜厚８ｎｍ程度の清浄な酸化シリコン膜を形成することが望ましい。
【００６４】
また、上記微小結晶粒８を形成した後、その表面をプラズマ酸化によって４．５ｎｍの厚さに酸化し、その後微小結晶粒８の上部にもう一層の微小結晶粒８を形成してもよい。このようにした場合は、微小結晶粒８が互いに接触することなく高密度に形成されるので、同一の書込み条件でより多くの電子を蓄積することが可能となる結果、各蓄積情報間のマージンが広がり、特性が安定する。
【００６５】
また、上記のようなプラズマ酸化と微小結晶粒８の形成を複数回繰り返し、複数層の微小結晶粒８を形成してもよい。プラズマ酸化は、熱酸化とは異なり、ラジカルが侵入する距離以上には酸化が進まないので、プラズマ酸化を複数回繰り返しても、最初に形成した微小結晶粒８が非常に小さくなってしまう問題や、トンネル絶縁膜（ゲート酸化膜５）の膜厚が増大してしまう問題は生じない。
【００６６】
次に、図１６に示すように、基板１上に層間絶縁膜９を堆積し、続いて層間絶縁膜９上にＣＶＤ法でｎ型の多結晶シリコン膜１０を堆積した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて多結晶シリコン膜１０の表面を平坦化する。層間絶縁膜９は、例えばＣＶＤ法で堆積した膜厚５ｎｍ程度の酸化シリコン膜、膜厚８ｎｍ程度の窒化シリコン膜および膜厚５ｎｍ程度の酸化シリコン膜からなる３層の絶縁膜で構成する。
【００６７】
次に、多結晶シリコン膜１０の上部にＣＶＤ法で膜厚２５ｎｍ程度の窒化シリコン膜１１を堆積した後、図１７に示すように、フォトリソグラフィ技術を用いて窒化シリコン膜１１と多結晶シリコン膜１０とをパターニングすることにより、上面が窒化シリコン膜１１で覆われた多結晶シリコン膜１０からなるワード線Ｗを形成する。図１８は、ワード線Ｗの一部を示す平面図である。図に示すように、この工程で形成するワード線Ｗは、前述した６７本のワード線Ｗ（Ｗ０、Ｗ１、Ｗ２…Ｗ６６）のうち、例えば偶数の番号を付したワード線Ｗ（Ｗ０、Ｗ２、Ｗ４…Ｗ６６）である。また、このとき、選択用ＭＩＳＦＥＴ（Ｑ）のゲート電極２１、２６を形成する。
【００６８】
次に、図１９に示すように、基板１を熱酸化することによって、窒化シリコン膜１１で覆われていないワード線Ｗ（多結晶シリコン膜１０）の側面に膜厚２０ｎｍ程度の酸化シリコン膜からなるサイドウォールスペーサ１２を形成する。このとき、補助電極Ａや微小結晶粒８を覆っている層間絶縁膜９中の窒化シリコン膜に耐酸化性があるので、補助電極Ａや微小結晶粒８が酸化されることはない。
【００６９】
次に、図２０および図２１に示すように、前記ワード線Ｗ（Ｗ０、Ｗ２、Ｗ４…Ｗ６６）のそれぞれのスペース領域にｎ型の多結晶シリコン膜からなるワード線Ｗを形成する。この工程で形成するワード線Ｗは、前述した６７本のワード線Ｗ（Ｗ０、Ｗ１、Ｗ２…Ｗ６６）のうち、例えば奇数の番号を付したワード線Ｗ（Ｗ１、Ｗ３、Ｗ５…Ｗ６５）である。
【００７０】
上記ワード線Ｗを形成するには、基板１上にＣＶＤ法でｎ型の多結晶シリコン膜を堆積した後、ＣＭＰ法を用いて多結晶シリコン膜の表面を平坦化する。ＣＭＰ法を用いて多結晶シリコン膜を研磨する際は、先の工程で形成したワード線Ｗ（Ｗ０、Ｗ１、Ｗ２…Ｗ６６）の上部を覆っている窒化シリコン膜１１の表面で研磨を停止する。この結果、先の工程で形成したワード線Ｗ（Ｗ０、Ｗ２、Ｗ４…Ｗ６６）の上面と後の工程で形成したワード線Ｗ（Ｗ１、Ｗ３、Ｗ５…Ｗ６５）の上面との間には、窒化シリコン膜１１の膜厚相当分の段差が生じる。
【００７１】
次に、ワード線Ｗの上部に層間絶縁膜（図示せず）を形成した後、前記図１に示すコンタクトホール３１〜３３を形成し、続いて、一層目の金属配線で補助電極Ａの制御線２２〜２５を形成する。その後、制御線２２〜２５の上部に層間絶縁膜（図示せず）を形成した後、二層目の金属配線でグローバルデータ線Ｇ（図５参照）を形成する。
【００７２】
本実施の形態では、ウエルをｐ型とし、キャリアを電子としたが、ウエルをｎとし、キャリアをホールとしてもよい。この場合は、電圧の大小関係が本実施の形態と逆になる。これは他の実施の形態でも同様である。
【００７３】
また、先の工程で形成する偶数番のワード線Ｗ（Ｗ０、Ｗ２、Ｗ４…Ｗ６６）の上面を覆うキャップ絶縁膜６を窒化シリコン膜で構成したが、ワード線Ｗを構成する導電材料に対してエッチングの選択比が十分確保できる材料であれば他の絶縁材料でもよく、例えば酸化シリコン膜でも構わない。ワード線Ｗを構成する材料も、偶数番のワード線Ｗ（Ｗ０、Ｗ２、Ｗ４…Ｗ６６）と奇数番のワード線Ｗ（Ｗ１、Ｗ３、Ｗ５…Ｗ６５）とで異なっても構わない。
【００７４】
電荷蓄積領域を構成する微小結晶粒８は、シリコン以外の半導体材料または金属材料で構成してもよく、電荷トラップを持つ絶縁材料（例えば窒化シリコン膜）で構成してもよい。本実施の形態のように、電荷蓄積領域を微小結晶粒８で構成した場合は、記憶ノードが互いに絶縁されるため、従来のフラッシュメモリの記憶ノードのように、ワード線加工時に一括加工することによって切り離す必要がない。従って、本実施の形態のような加工を行うことが可能となる。電荷トラップを持つ絶縁材料を電荷蓄積領域に用いた場合でも、同様の効果が得られる。
【００７５】
また、電荷蓄積領域を微小結晶粒８で構成した場合は、その周囲を酸化シリコン膜のようなトラップを持たない絶縁材料で囲むことが可能となるため、微小結晶粒８同士の間で電荷移動が起こりにくい材料を選択することができ、電荷保持特性に優れた電荷蓄積領域を実現できる。このため、閾値の変動マージンが小さい多値記憶型フラッシュメモリに適している。特に、本実施の形態のようにワード線同士の距離が極めて近接している場合は、ワード線の延在方向に直交する方向に電荷移動が起こると、隣接メモリセルの特性が変動してしまうという独自の課題があるため、この点からも、電荷蓄積領域を微小結晶粒８で構成することが望ましい。
【００７６】
一方、窒化シリコン膜は、酸化シリコン膜に対して選択比を持つエッチングが可能であるため、微小結晶粒８よりもより加工性に優れているという特徴をある。本実施の形態では、電荷蓄積領域（微小結晶粒８）とゲート電極Ｗとを分離する層間絶縁膜９を酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜で構成したが、層間絶縁膜９をアルミナのような絶縁膜で構成してもよい。アルミナは耐酸化性を有するため、窒化シリコン膜と同様の効果が期待できる。また、アルミナは誘電率が高いために、ワード線Ｗに印加した電圧が効率よく電荷蓄積領域と基板表面との間に加わるので、書込み動作が高速であるという特徴を持つ。上記電荷蓄積領域の構成や層間膜の構成に関して述べたことは、全て他の実施の形態でも同様である。
【００７７】
（実施の形態２）
図２２は、本実施の形態のフラッシュメモリを示す半導体基板の要部断面図、図２３は、書き込み動作時の等価回路図、図２４は、メモリマットのＸ方向両端のコンタクト領域を示す要部概略平面図である。
【００７８】
本実施の形態のフラッシュメモリは、書込み動作のさせ方が前記実施の形態１とは異なっている。すなわち、前記実施の形態１では、隣接する２本の補助電極（Ａｎ、Ａｎ＋１）の間で書込み動作を行い、それらの隣の補助電極（Ａｎ−１、Ａｎ＋２）で素子分離を行ったが、本実施の形態では、隣接する３本の補助電極（Ａｎ−１、Ａｎ、Ａｎ＋１）の間で書込み動作を行う点に特徴がある。
【００７９】
具体的には、３本組両端の補助電極（Ａｎ−１、Ａｎ＋１）に正の電圧（例えば（Ａｎ−１）に３．５Ｖ、（Ａｎ＋１）に７Ｖ）を印加し、補助電極下に反転層（Ｄｎ−１、Ｄｎ＋１）を形成する。この反転層（Ｄｎ−１、Ｄｎ＋１）は、メモリマット端部の拡散層より給電される。実施の形態１と異なり、片方の反転層（Ｄｎ−１）を高抵抗に設定する必要はない。
【００８０】
ワード線（Ｗ４）に高電圧Ｖｗｗ（例えば１５Ｖ）の書込みパルスを印加すると、補助電極下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（Ａｎ）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは、ワード線（Ｗ４）の電位が高いことからワード線（Ｗ４）方向に引き寄せられ、トンネル絶縁膜（ゲート酸化膜５）のポテンシャル障壁を跳び越えて電荷蓄積領域（図２２の丸印ａで囲んだ領域）に注入される。中央の補助電極（Ａｎ）の左側の電荷蓄積領域（図２２の丸印ｂで囲んだ領域）に書込みを行う際には、両端の補助電極（Ａｎ−１、Ａｎ＋１）、両端の反転層（Ｄｎ−１、Ｄｎ＋１）の電圧設定を入換えればよい。さらに、上記動作で両端の補助電極として用いた補助電極（Ａｎ−１、Ａｎ＋１）を中央の補助電極とする書込み動作も可能である。補助電極（Ａｎ−１）を中央の補助電極とすれば、その右側の領域（図２２の丸印ｃで囲んだ領域）に書込みを行うことができ、補助電極（Ａｎ＋１）を中央の補助電極とすれば、その左側の領域（図２１の丸印ｄで囲んだ領域）に書込みを行うことができる。この結果、前記実施の形態１で述べたような隣接補助電極間（例えばＡｎとＡｎ＋１、Ａｎ−１とＡｎ）に二箇所記憶を行うことが可能である。
【００８１】
書込み動作において、低電位の反転層（前記実施の形態１では例えばＤｎ、本実施の形態では例えばＤｎ−１）を高抵抗に設定し、その端部に電界を集中させるため、メモリマット内におけるワード線Ｗの場所に依存して反転層（ローカルデータ線Ｄ）の抵抗値が大きく変わるという課題がある。しかし、本実施の形態では、中央の補助電極によって高抵抗領域を作るため、このような場所依存性が少ないという特徴がある。すなわち、本実施の形態は、前記実施の形態１よりもさらに書き込みばらつきを小さくすることができる。
【００８２】
消去動作は、前記実施の形態１と同様に行うことができる。また、補助電極３本一組であった書込み動作とは異なり、隣接補助電極で形成した反転層間で読み出し動作を行う。このときの等価回路図も前記図５と同様になる。センス方式は実施の形態１と同様の方式を用いることができるが、本実施の形態では、３レベルの閾値にあらかじめセットしたダミーセルを用意し、読み出したいメモリセルと差動でセンスする読出し方式を採る。閾値は記憶状態の４レベルの閾値の隣接レベルの中間に設定されている。このような方式を用いると固定参照電位との比較でセンスする方式よりもワード線への読出しパルス印加からセンスアンプ起動までの時間を短く設定することが可能であり、高速の読出しが可能である。一方、実施の形態１の方式はダミーセルの特性ばらつきの心配を排除でき、高信頼であるという特徴がある。
【００８３】
また、図２５に示すように、本実施の形態では、ダミーセルを偶数番号ワード線向け、奇数番号ワード線向けに別々に用意する。偶数番号ワード線向けダミーセルのワード線（ＷＤＥ０、ＷＤＥ１、ＷＤＥ２）は、偶数番号ワード線と同時に形成するため、積層構造やコンタクトの取り方が同じになる。奇数番号ワード線向けダミーセルのワード線（ＷＤＯ０、ＷＤＯ１、ＷＤＯ２）も奇数番号ワード線と同時に形成するので、積層構造やコンタクトの取り方が同じになる。従って、加工起因の特性の違いを補償することが可能であるという特徴がある。
【００８４】
ここでは、間に三本のデータ線をはさんだデータ線（Ｄｋ）、（Ｄｋ＋４）間で差動動作するセンスアンプを用いたが、これは補助電極の動作単位が４本一組であるためであり、制御上、この制御単位本数の整数倍離れたデータ線番号をペアとするのが望ましい。従って、次の実施の形態３のように、２本一組で制御する補助電極の場合であれば、２の整数倍離れるデータ線番号をペアとする。
【００８５】
本実施の形態ではワード線に対するコンタクト部分のレイアウト、作製方法が実施の形態１と異なる。図２４に示すように、奇数番号のワード線が短くなっており、隣接ワード線がない部分で偶数番号のワード線に対するコンタクトホール３２が設けられている。このため、あわせずれが起きても隣接する奇数番号ワード線と短絡する恐れはない。また、奇数番号のワード線については、実施の形態１では一端で偶数番号よりも短く他端では長かったが、本実施の形態では両端で偶数番号ワード線よりも短いという特徴がある。
【００８６】
一方、奇数番号ワード線のコンタクトホール３３の近傍には、隣接する偶数番号ワード線が存在する。しかし、コンタクトホール３３を形成する際のエッチングプロセスで窒化シリコン膜と酸化シリコン膜の選択比を大きく取れば、偶数番号ワード線は窒化シリコン膜のキャップ絶縁膜６で保護されているので、あわせずれが起きても短絡の恐れはない。また、オーバーエッチ量をキャップ絶縁膜６の膜厚以下にして短絡を防ぐこともできる。この場合は、偶数番号ワード線のコンタクトホール３２と奇数番号ワード線のコンタクトホール３３は、別の工程で形成する。
【００８７】
偶数番号ワード線のコンタクトホール３２は、前記実施の形態１のように、その一部をワード線上からずらし、スペース領域に跨るように配置して側面コンタクト方式を採るようにしてもよい。上記のように、コンタクトホールのエッチング工程で窒化シリコン膜と酸化シリコン膜の選択比を大きく取った場合、偶数番号ワード線上面は窒化シリコン膜（キャップ絶縁膜６）でカバーされているため、上から穴をあけても導通しない。側面でコンタクトを取ることにより、偶数番号と奇数番号へのコンタクトホール形成を同時に行えるという特徴がある。
【００８８】
本実施の形態においても、前記実施の形態１と同様のコンタクト方式を採用してもよく、また、以下の実施の形態においても、いずれのコンタクト形成方式を採用してもよい。実施の形態１のコンタクト形成方法は、コンタクトホール形成時に窒化シリコン膜（キャップ絶縁膜６）がある必要はないので、ワード線加工後、キャップ絶縁膜６を除去し、ワード線上面をシリサイド化（低抵抗化）することで、動作の高速化が可能である。一方、本実施の形態の形成方法は、奇数ワード線のコンタクトホール３３を形成する箇所に幅広部（ドッグボーン部）を設ける必要がないので、奇数ワード線加工プロセスに微細なマスクパターンが不要である。従って、プロセスマージンが広がり、また、フォトマスクも低コストで作製可能であるという特徴がある。
【００８９】
（実施の形態３）
図２６は、本実施の形態のフラッシュメモリを示す半導体基板の要部断面図、図２７は、メモリマットの要部概略平面図、図２８は、書き込み動作時の等価回路図、図２９は、読み出し動作時の等価回路図である。
【００９０】
前記実施の形態１、２では、補助電極Ａに電圧を印加することによって形成した反転層をローカルデータ線として用いたが、本実施の形態では、ｐ型ウエル４に不純物を高濃度に導入して形成した拡散層７をローカルデータ線Ｄとして用いるという特徴がある。
【００９１】
本実施の形態のフラッシュメモリの動作を説明する。まず、書込み動作は、実施の形態２と類似しており、実施の形態２におけるローカルデータ線（Ｄｎ−１、Ｄｎ＋１）を本実施の形態におけるローカルデータ線（Ｄｎ、Ｄｎ＋１）にそれぞれ対応させれば同様に行える。つまり、実施の形態２の補助電極Ａｎの右側領域（ａ）に書き込むのと同様の方法で本実施の形態の補助電極Ａｎの右側領域（ｅ）に書込むことができ、実施の形態２の補助電極Ａｎの左側領域（ｂ）に書き込むのと同様の方法で本実施の形態の補助電極Ａｎの左側領域（ｆ）に書込むことができる。本実施の形態の構造では、書込み時にローカルデータ線Ｄの抵抗が実施の形態１、２と比較して小さく、従ってメモマット内の位置に依存するメモリセル書込みばらつきが小さいという特徴がある。
【００９２】
一方、読み出し時には、補助電極（Ａｎ）に電圧を印加し、反転層１４を形成する。この反転層１４は、ソース線１５を用いて固定電圧Ｖｓ（例えば０Ｖ）に設定する。この結果、読み出し時には補助電極（Ａｎ）の左側と右側を独立に読み出すことが可能になる。ワード線Ｗのピッチが小さいことによって、読出し時に反転層１４の抵抗を小さくでき、従ってメモマット内の位置に依存するメモリセルの特性ばらつきが小さい点は実施の形態１、２と同様である。一方、実施の形態１、２では書込み、読出しの両方で反転層（ローカルデータ線）を用いたが、本実施の形態では読出し時にのみ用いるという特徴がある。
【００９３】
図２７に示すように、本実施の形態の構成では、制御電極（ワード線Ｗ）によって作られる反転層１４への給電は一種類の電圧Ｖｓのみでよいため、各補助電極Ａに対して共通でよい。ただし、レイアウト上、本実施の形態ではメモリマットの上端と下端にソース線１４、１５を配置する。このため、補助電極Ａ毎に反転層の取り出し構造を形成する必要のあった実施の形態１、２よりも作製が容易である。さらに、書込み時に反転層を形成する動作がないため、補助電極Ａの制御が簡単になり、補助電極Ａの制御線２７、２８もメモリマットの上下で各々一本ずつでよく、面積が小さくできるという特徴がある。
【００９４】
（実施の形態４）
図３０は、本実施の形態のフラッシュメモリを示す半導体基板の要部断面図（補助電極の断面方向に沿った断面図）、図３１は、ワード線形成工程直後の半導体基板の要部断面図（ワード線の断面方向に沿った断面図）である。
【００９５】
本実施の形態のフラッシュメモリは、アレイ構成、動作方法は前記実施の形態１あるいは実施の形態２と同様であるが、電荷蓄積領域が連続した多結晶シリコン膜４０で構成されている点が異なる。
【００９６】
連続した多結晶シリコン膜４０で立体構造を利用した場合には、ワード線Ｗと電荷蓄積領域の対向面積を大きく取ることができるので、ワード線Ｗに印加した電圧を電荷蓄積領域と基板１の間のトンネル絶縁膜（ゲート酸化膜５）に有効に印加することが可能となり、書込み、消去の動作速度や読出し電流が増大するといった特徴がある。本実施の形態の構造を実現するためには、前記実施の形態１〜３と異なる製造プロセスが必要となるため、違いを簡単に述べる。
【００９７】
補助電極Ａおよびトンネル絶縁膜（ゲート酸化膜５）の形成までは実施の形態１と同様である。この後、膜厚２５ｎｍ程度のｎ型にドープされた多結晶シリコン膜４０を堆積し、さらにフォトレジスト膜を塗布後、エッチバックを行うことによって、補助電極Ａの上部のフォトレジスト膜を除去する。次に、補助電極Ａの上部の多結晶シリコン膜４０をエッチングにより除去し、続いて、フォトレジスト膜を除去することにより、補助電極Ａの側壁とスペース領域に多結晶シリコン膜４０からなる電荷蓄積領域を形成する。
【００９８】
次に、膜厚１５ｎｍ程度の酸化シリコン膜からなる層間絶縁膜９を形成し、続いて層間絶縁膜９上にｎ型にドープされた多結晶シリコン膜を堆積した後、その表面をＣＭＰ法で平坦化し、さらにその上部に酸化シリコン膜を形成する。次に、フォトレジスト膜をマスクにして酸化シリコン膜と多結晶シリコン膜とをエッチングすることによって、偶数番のワード線Ｗ（Ｗ０、Ｗ２、Ｗ４…Ｗ６６）を形成する。
【００９９】
次に、熱酸化によってワード線Ｗの上面と側面とに膜厚２０ｎｍ程度の絶縁膜を形成した後、ｎ型にドープされた多結晶シリコン膜の堆積および平坦化を行い、偶数番のワード線Ｗ（Ｗ０、Ｗ２、Ｗ４…Ｗ６６）上の多結晶シリコン膜を除去することにより、奇数番のワード線Ｗ（Ｗ１、Ｗ３、Ｗ５…Ｗ６５）を形成する。続いて、酸化シリコン膜を異方性ドライエッチでエッチングする。その際、多結晶シリコン膜のエッチングレートが遅い条件を用いれば、偶数番のワード線Ｗと奇数番のワード線Ｗとを隔てる酸化シリコン膜が除去され、電荷蓄積領域を構成する形成用の多結晶シリコン膜４０の表面でエッチングが止まる。次に、偶数番のワード線Ｗと奇数番のワード線Ｗとの間の多結晶シリコン膜４０をエッチングすることによって、ワード線Ｗとセルフアラインで電荷蓄積領域を形成する。その後の工程は、前記実施の形態１と同じである。
【０１００】
（実施の形態５）
図３２は、本実施の形態のフラッシュメモリを示す半導体基板の要部断面図（補助電極の断面方向に沿った断面図）である。
【０１０１】
本実施の形態のフラッシュメモリは、電荷蓄積領域が膜厚３０ｎｍ程度の連続した窒化シリコン膜４１で構成されている点に特徴がある。窒化シリコン膜４１は電荷トラップ能を有するため、絶縁膜であっても電荷蓄積領域として利用することができる。電荷トラップ能を有する絶縁膜として、窒化シリコン膜４１の他、例えばアルミナ膜を用いることもできる。
【０１０２】
また、電荷蓄積領域を絶縁膜で構成した場合は、トンネル絶縁膜や層間絶縁膜９の膜厚を薄くしても不揮発性を保つことができる。本実施の形態の場合、トンネル絶縁膜は、例えば膜厚１．５ｎｍゲート酸化膜５で構成し、層間絶縁膜９は、例えば膜厚２ｎｍの酸化シリコン膜で構成する。
【０１０３】
本実施の形態のフラッシュメモリは、電荷蓄積領域の場所にも特徴がある。すなわち、本実施の形態では、補助電極（Ａｎ）の電荷蓄積領域として、図の丸印ａで囲んだ電荷蓄積領域の他、隣接する補助電極（Ａｎ＋１）の電荷蓄積領域（図の丸印ｄで囲んだ領域）も用いるという特徴がある。すなわち、前記実施の形態１のフラッシュメモリは、一箇所の電荷蓄積領域に蓄積する電荷量を調節することで４レベルの閾値を設定して２ビットの記憶を行ったが、本実施の形態のフラッシュメモリは、二箇所の電荷蓄積領域で２ビットの記憶を行うという特徴がある。この場合は、それぞれの電荷蓄積領域で２レベルの閾値を設定し、１ビットの記憶を行う。
【０１０４】
これは、窒化シリコン膜４１やアルミナ膜のような電荷トラップ能を有する絶縁膜を電荷蓄積領域に用いた場合は、時間が経つに従って閾値がある程度変動するという特徴があるため、一箇所の電荷蓄積領域には１ビットの情報を記憶させたほうがよいからである。また、電荷トラップ能を有する絶縁膜を電荷蓄積領域に用いた場合は、電荷トラップを高密度化することが容易であるため、狭い領域に電荷を注入しても十分な蓄積電荷量を確保することができ、安定動作が可能であるため、本実施の形態のような記憶方式に向いているからである。
【０１０５】
電荷蓄積領域の場所が異なることにより、前記実施の形態１とは動作の一部も異なっている。すなわち、補助電極（Ａｎ）に近い電荷蓄積領域（ａ）に書込みを行う場合は、前記実施の形態１と同様であるが、補助電極（Ａｎ＋１）側の電荷蓄積領域（ｄ）に書込みを行う場合は、二本の補助電極（Ａｎ、Ａｎ＋１）の役割を入れ換える。その際、データをロードするグローバルデータ線もＧｎがＧｎ＋１になる。
【０１０６】
読出し動作においても同様の入れ換えを行うが、このときの読出しドレイン電圧、すなわち反転層に印加する電圧Ｖｄは、情報記憶の低閾値状態をＶｔｈｌとし、ワード線Ｗに印加する読出し電圧をＶＷｒとした時にＶＷｒ−Ｖｔｈｌ＜Ｖｄとなるように設定する。これにより、ドレイン側ではピンチオフするためのドレイン側電荷蓄積領域の情報が遮蔽され、ソース側の情報のみを読み出すことができるようになる。例えば補助電極（Ａｎ）に近い電荷蓄積領域（ａ）の情報を読み出したい場合、補助電極（Ａｎ）によって形成する反転層（ローカルデータ線Ｄｎ）の設定電圧を０Ｖ、補助電極（Ａｎ＋１）によって形成する反転層（ローカルデータ線Ｄｎ＋１）の設定電圧を２Ｖとする。補助電極（Ａｎ＋１）に近い電荷蓄積領域（ｄ）の情報を読み出したい場合は、反転層（ローカルデータ線Ｄｎ＋１）の設定電圧を０Ｖとし、反転層（ローカルデータ線Ｄｎ）の設定電圧を２Ｖとする。
【０１０７】
消去動作は、実施の形態１と同様の方法を用いてもよいが、基板側でエレクトロンホールペアを発生させ、ワード線Ｗに負電圧を印加してホール注入を行うことで消去を行ってもよい。ホール注入消去方式は、高速で印加電圧が比較的小さくてよいという特徴がある。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１１０】
半導体基板表面の反転層をデータ線として利用する不揮発性半導体記憶装置において、メモリセル間の特性ばらつきの低減とビットコストの低減を両立させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体記憶装置のメモリセルアレイを示す半導体基板の要部概略平面図である。
【図２】図１のＡ−Ｂ線に沿った半導体基板の断面図である。
【図３】図１のＣ−Ｄ線（ワード線の断面方向）に沿った半導体基板の断面図である。
【図４】図１のＥ−Ｆ線（補助電極の断面方向）に沿った半導体基板の断面図である。
【図５】本発明の一実施の形態である半導体記憶装置のメモリセルアレイの等価回路図である。
【図６】本発明の一実施の形態である半導体記憶装置のメモリマット両端のコンタクト領域を示す要部概略平面図である。
【図７】図６のＧ−Ｈ線に沿った半導体基板の断面図である。
【図８】本発明の一実施の形態である半導体記憶装置のメモリセルアレイの読出し動作を説明するための断面図である。
【図９】本発明の一実施の形態である半導体記憶装置における多値記憶の情報と書込みワード線、閾値の対応を説明する図である。
【図１０】本発明の一実施の形態である半導体記憶装置の回路構成の一例を示すブロック図である。
【図１１】本発明の一実施の形態である半導体記憶装置の回路構成の他の例を示すブロック図である。
【図１２】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの平面図である。
【図１３】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図である。
【図１４】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの平面図である。
【図１５】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図である。
【図１６】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図である。
【図１７】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図である。
【図１８】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの平面図である。
【図１９】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図である。
【図２０】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの要部断面図である。
【図２１】本発明の一実施の形態である半導体記憶装置の製造方法を示すメモリマットの平面図である。
【図２２】本発明の他の実施の形態である半導体記憶装置を示す半導体基板の要部断面図である。
【図２３】本発明の他の実施の形態である半導体記憶装置の書き込み動作時における等価回路図である。
【図２４】本発明の他の実施の形態である半導体記憶装置のメモリマット両端のコンタクト領域を示す要部概略平面図である。
【図２５】本発明の他の実施の形態である半導体記憶装置におけるダミーセルとワード線の関係を示す概略図である。
【図２６】本発明の他の実施の形態である半導体記憶装置を示す半導体基板の要部断面図である。
【図２７】本発明の他の実施の形態である半導体記憶装置のメモリマットを示す要部概略平面図である。
【図２８】本発明の他の実施の形態である半導体記憶装置の書き込み動作時における等価回路図である。
【図２９】本発明の他の実施の形態である半導体記憶装置の書き込み動作時における等価回路図である。
【図３０】本発明の他の実施の形態である半導体記憶装置を示す半導体基板の要部断面図である。
【図３１】本発明の他の実施の形態である半導体記憶装置を示す半導体基板の要部断面図である。
【図３２】本発明の他の実施の形態である半導体記憶装置を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
２  素子分離領域
３  ｎ型ウエル
４  ｐ型ウエル
５  ゲート酸化膜（トンネル絶縁膜）
６  キャップ絶縁膜
７  拡散層
８  微小結晶粒
９  層間絶縁膜
１０  多結晶シリコン膜
１１  窒化シリコン膜
１２  サイドウォールスペーサ
１４  反転層
１５  ソース線
２１  ゲート電極
２２〜２５  制御線
２６  ゲート電極
２７、２８  制御線
３１、３２、３３  コンタクトホール
４０  多結晶シリコン膜
４１  窒化シリコン膜
Ａ  補助電極
Ｄ  ローカルデータ線
Ｇ  グローバルデータ線
Ｓ  アクティブ領域
Ｑ  選択用ＭＩＳＦＥＴ
Ｗ  ワード線
【図１】
2005056889.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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