(57)【要約】【課題】チップ面積を増大させることなく、必要な電源配線および信号配線の敷設を行い、同時に十分な内部セルの配置スペースも確保する。【解決手段】チップの周囲に配置される入出力セル１０は、外部接続端子１２と、保護素子１４と、多層配線構造の、信号配線要素１８ａ〜１８ｇ，２０ａ，２０ｂならびに電源配線要素１６ａ，１６ｂとを含む。内部セルに電源を供給するための電源配線は最上層の配線層を用いて構成し、その配線層１６ａ，１６ｂは、内部セルの領域にオーバーラップして形成可能である。このオーバーラップ部分にビアホールを形成して、下層の電源配線とコンタクトをとることで、内部セルへの電源供給経路を形成する。【選択図】  図１
2005302829.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの周囲に配置されると共に、前記半導体チップの内部に配置される内部セルに、電源電圧および信号の少なくとも一つを供給する機能をもつ入出力セルであって、
外部接続端子と、保護素子と、信号配線または電源配線を構成するための、多層配線構造をもつ配線要素と、を有し、
前記多層配線構造をもつ配線要素の、少なくとも最上層の配線要素は、前記内部セルに電源電圧を供給するための電源配線を構成し、
前記多層配線構造をもつ配線要素の各々は、その一部または全体が前記半導体チップの前記内部セルが配置される領域に重なる形態で配置される入出力セル。
【請求項２】
請求項１記載の入出力セルであって、
前記電源配線として使用される前記多層配線構造をもつ配線要素は、
その配線要素の片側が、前記半導体チップの前記内部セルが配置される領域にせり出した形態、その配線要素の一部が突起状になって前記内部セルが配置される領域に進入する形態及びその配線要素の一部が枝分かれし、その枝分かれした部分が配線として前記内部セルが配置される領域に進入する形態のいずれかの形態を有する入出力セル。
【請求項３】
請求項１または請求項２記載の入出力セルであって、
前記電源配線として使用される前記最上層の配線要素の、前記内部セルが配置される領域と重なる部分において、ビアホールを介して内部セル側の電源配線との接続を形成する入出力セル。
【請求項４】
請求項１から請求項３のいずれかに記載の入出力セルを複数、半導体チップの周囲に配置する第１の工程と、
基本素子と、基本素子間を接続する配線と、前記基本素子に電源電圧を供給するための電源配線と、を構成要素として含む内部セルを、前記半導体チップの内部に配置する第２の工程と、
前記内部セルにおいて、必要な接続を行って前記基本素子間を接続する配線ならびに前記基本素子に電源電圧を供給するための電源配線を形成する工程、前記複数の入出力セル間において、前記電源配線を構成するための前記配線要素同士を接続して基幹電源配線を形成する工程、前記複数の入出力セル間において、前記信号配線を構成するための前記配線要素同士を接続して信号配線を形成する工程、前記基幹電源配線を、前記内部セル内の前記基本素子に電源電圧を供給するための電源配線に接続して前記内部セルへの電源供給経路を形成する工程、前記入出力セル間の前記配線要素同士を接続することにより形成された前記信号配線を、前記内部セル内の前記基本素子間を接続する信号配線に接続し、前記内部セル内の前記基本素子間を電気的に結ぶ信号配線を完成させる工程を含む第３の工程と、
を有する半導体集積回路装置のレイアウト設計方法。
【請求項５】
請求項４記載のレイアウト設計方法であって、
前記第３の工程の、前記基幹電源配線を、前記内部セル内の前記基本素子に電源電圧を供給するための電源配線に接続して前記内部セルへの電源供給経路を形成する工程における、前記基幹電源配線と前記内部セル内の前記基本素子に電源電圧を供給するための電源配線との接続は、前記基幹電源配線と前記内部セル内の前記基本素子に電源電圧を供給するための電源配線とが重なりを有する部分においてビアホールを形成し、そのビアホールを介して前記重なりを有する部分同士を接続することによって実現される半導体集積回路装置のレイアウト設計方法。
【請求項６】
請求項４または請求項５記載の半導体集積回路装置のレイアウト設計方法によりレイアウト設計され、製造された半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力セルおよび半導体集積回路装置のレイアウト設計方法に関する。
【背景技術】
【０００２】
ビルディングブロック方式の設計手法を採用したＬＳＩとしては、スタンダードセルＬＳＩ、ハードマクロセルＬＳＩ等があるが、これらは、スタンダードセルやハードマクロセル等を半導体チップの内部に配置し、その周囲に入出力セル（入出力バッファセル）を配置し、入出力セルを経由して内部セルに電源電圧や信号を供給するという基本的な構成を有している。
【０００３】
ビルディングブロック方式のＬＳＩでは、基本セルの配置は規則的に行うことができるが、搭載される回路の複雑化、回路規模の増大等に伴い、電源配線や信号配線のレイアウト設計には工夫が必要となり、レイアウト設計上のネックとなる場合がある。
【０００４】
特に、基幹電源配線（ＬＳＩチップの周囲にリング状に形成される幅広の電源配線）は、所定の規格に準拠した電流密度を確保するために、必然的に大きな面積が必要となり、その基幹電源配線が占める面積が増大すると、内部セルを配置するスペースが削減され、レイアウト設計上、問題となる。
【０００５】
入出力バッファと電源配線との関係に着目した、レイアウト設計改善のための技術は、例えば、特許文献１に記載されている。
【特許文献１】特開平５−１０２３１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のとおり、ＬＳＩの大規模化、多機能化等に伴い、配線（特に、基幹電源配線）の専有面積が増大する傾向にあり、一方、ＬＳＩのチップサイズは厳しく制限される。したがって、内部セルの配置領域を十分に確保できない場合が生じる場合がある。また、内部セル内の基本素子間を接続するための信号配線も、複雑化する傾向にあり、この信号配線の占有面積が増大することは、結果的に、ＬＳＩのチップサイズの増大につながる。
【０００７】
特許文献１に記載の技術では、入出力セル内に電源配線を取り込むことが提案されている。しかし、この技術は、電源配線の形状を直線形状に整える効果はあるものの、電源配線の専有面積の増大に伴う内部セルの配置スペースの減少という点については、解決策を提供しない（特許文献１の図５参照：電源配線領域は入出力セル部の外側に配置されており、結果的に、入出力セル部自体の面積が増大するだけである）。また、従来技術では、信号配線や電源配線のレイアウト設計については規則化がむずかしく、設計に手間と時間がかかる。
【０００８】
本発明は、チップ面積を増大させることなく、必要な電源配線および信号配線の敷設を行い、同時に十分な内部セルの配置スペースも確保することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の入出力セルは、半導体チップの周囲に配置されると共に、前記半導体チップの内部に配置される内部セルに、電源電圧および信号の少なくとも一つを供給する機能をもつ入出力セルであって、外部接続端子と、保護素子と、信号配線または電源配線を構成するための、多層配線構造をもつ配線要素と、を有し、前記多層配線構造をもつ配線要素の、少なくとも最上層の配線要素は、前記内部セルに電源電圧を供給するための電源配線を構成し、前記多層配線構造をもつ配線要素の各々は、その一部または全体が前記半導体チップの前記内部セルが配置される領域に重なる形態で配置される。
【００１０】
入出力セルに配線要素（信号配線および電源配線を含む）を取り込むと共に、多層配線構造を採用し、入出力セルを多機能化し、各層の配線層を自由に利用して配線を形成できるようにする。少なくとも最上層の配線層は、電源配線を形成するために利用し、電源配線用の配線層については、その全体または一部が、内部セルが配置される領域に重なる（オーバーラップする）ことが許容される。その重なりの部分（オーバーラップ部分）を利用して、ビアホールを介した配線層間の接続を行うことが可能となる。多層配線構造を利用するため、入出力セル自体の専有面積を増大させることなく基幹電源配線を敷設することができる。すなわち、入出力セルの専有スペースがそのまま基幹電源配線を敷設するためのスペースとして使用でき、面積効率が高い。また、内部セルの基本素子間を結ぶ配線を入出力セル上で走らせることができ（すなわち、内部セルから配線を引き出し、その配線を入出力セル上で引き回し、再び、内部セルに戻すような配線パターンを用いることが可能であり）、内部セルにおける基本素子間を結ぶ配線の自由度が向上し、また、配線の専有面積の削減を図ることもできる。多機能化された部品としての入出力セルを配置することによって、配線レイアウトを含めたレイアウト設計が実現されることになり、レイアウト設計の効率化、規則化、自動化を図ることができる。
【００１１】
また、本発明の入出力セルの一態様では、前記電源配線として使用される前記多層配線構造をもつ配線要素は、その配線要素の片側が、前記半導体チップの前記内部セルが配置される領域にせり出した形態、その配線要素の一部が突起状になって前記内部セルが配置される領域に進入する形態、その配線要素の一部が枝分かれし、その枝分かれした部分が配線として前記内部セルが配置される領域に進入する形態、のいずれかの形態を有する。
【００１２】
入出力セルの電源配線として使用される配線要素が、内部セルの配置領域と重なりをもつ形態と形態として、その電源配線が幅広となり、その幅広の配線の片側が内部セルの配置領域にオーバーラップする形態と、配線の幅の全体を広くするのではなく、その一部が突起状になって内部セルの配置領域に重なる形態と、内部セルの配線層の一部が枝分かれして、その枝分かれした部分自体が配線となって内部セルの領域に進入する形態（これもオーバーラップの一形態とみることができる）とがある。オーバーラップが許容される利点を活用し、最適な位置から配線を引き出し、その部分にビアホールを形成し、そのビアホールを介して下層の配線に接続することで、内部セルにつながる配線経路を自在に形成することが可能となる。
【００１３】
また、本発明の入出力セルは、前記電源配線として使用される前記最上層の配線要素の、前記内部セルが配置される領域と重なる部分において、ビアホールを介して内部セル側の電源配線との接続が形成されることにより、前記内部セルに、直接に前記電源電圧を供給することが可能である。入出力セルから、内部セルに直接に給電する（電源電圧を供給する）ことが可能となり、電源ラインの配線レイアウトが簡素化され、効率的なレイアウト作業が実現される。
【００１４】
また、本発明の半導体集積回路装置のレイアウト設計方法は、複数の、本発明の入出力セルを半導体チップの周囲に配置する第１の工程と、基本素子と、基本素子間を接続する配線と、前記基本素子に電源電圧を供給するための電源配線と、を構成要素として含む内部セルを、前記半導体チップの内部に配置する第２の工程と、前記内部セルにおいて、必要な接続を行って前記基本素子間を接続する配線ならびに前記基本素子に電源電圧を供給するための電源配線を形成する工程、前記複数の入出力セル間において、前記電源配線を構成するための前記配線要素同士を接続して基幹電源配線を形成する工程、前記複数の入出力セル間において、前記信号配線を構成するための前記配線要素同士を接続して信号配線を形成する工程、前記基幹電源配線を、前記内部セル内の前記基本素子に電源電圧を供給するための電源配線に接続して前記内部セルへの電源供給経路を形成する工程、前記入出力セル間の前記配線要素同士を接続することにより形成された前記信号配線を、前記内部セル内の前記基本素子間を接続する信号配線に接続し、前記内部セル内の前記基本素子間を電気的に結ぶ信号配線を完成させる工程を含む第３の工程とを有する。
【００１５】
本発明のレイアウト設計方法によれば、多機能化された部品としての本発明の入出力セルを利用し、効率的にＬＳＩのレイアウト設計を行うことが可能となる。すなわち、入出力セル上において、基幹電源配線を走らせることができ、かつ、内部セルの素子間を結ぶ配線も走らせることができ、また、入出力セルの最上層の配線層から、ビアホールを介して下層の内部セルの電源配線に、電源電圧を直接に供給することもできるようになる。
【００１６】
また、本発明の半導体集積回路装置のレイアウト設計方法の一態様では、前記第３の工程の、前記基幹電源配線を、前記内部セル内の前記基本素子に電源電圧を供給するための電源配線に接続して前記内部セルへの電源供給経路を形成する工程における、前記基幹電源配線と前記内部セル内の前記基本素子に電源電圧を供給するための電源配線との接続は、前記基幹電源配線と前記内部セル内の前記基本素子に電源電圧を供給するための電源配線とが重なりを有する部分においてビアホールを形成し、そのビアホールを介して前記重なりを有する部分同士を接続することによって実現される。
【００１７】
入出力セルの最上層の配線層から、ビアホールを介して下層の内部セルの電源配線に、電源電圧を直接に供給することが可能となり、レイアウト設計が容易化される。また、配線を引き出して、ビアホールを形成し、下層と接続するという規則的な作業により、電源配線系を形成することができ、レイアウト作業の規則化、自動化にも役立つ。
【００１８】
また、本発明の半導体集積回路装置は、本発明の半導体集積回路装置のレイアウト設計方法によりレイアウト設計され、製造されたものである。本発明の半導体集積回路装置は、コンパクトでありながら、内部セルを配置する領域を確実に確保でき、かつ、レイアウト設計が容易という利点を有する。
【発明の効果】
【００１９】
本発明の入出力セルは、信号配線および電源配線を構成する機能も担う、多機能部品としての性質をもつ。本発明の入出力セルは、多層配線構造を採用するため、入出力セル自体の専有面積を増大させることなく基幹電源配線を敷設することができる。すなわち、入出力セルの専有スペースがそのまま基幹電源配線を敷設するためのスペースとして使用でき、面積効率が高い。
【００２０】
また、内部セルの基本素子間を結ぶ配線を入出力セル上で走らせることができ（すなわち、内部セルから配線を引き出し、その配線を入出力セル上で引き回し、再び、内部セルに戻すような配線パターンを用いることが可能であり）、内部セルにおける基本素子間を結ぶ配線の自由度が向上する。また、配線の専有面積の削減を図ることもできる。
【００２１】
入出力セルの配線要素が内部セルにオーバーラップすることが許容されるため、この利点を活用し、最適な位置から配線を引き出し、その部分にビアホールを形成し、そのビアホールを介して下層の配線に接続することで、内部セルにつながる配線経路を自在に形成することが可能となる。入出力セルから、内部セルに直接に給電する（電源電圧を供給する）ことが可能となり、電源ラインの配線レイアウトが簡素化され、効率的なレイアウト作業が実現される。
【００２２】
また、本発明のレイアウト設計方法によれば、多機能化された部品としての入出力セルを配置することによって、配線レイアウトを含めたレイアウト設計が実現されることになり、レイアウト設計の効率化、規則化、自動化を図ることができる。
【００２３】
また、本発明の半導体集積回路装置は、コンパクトでありながら、安定して電力供給が可能な基幹電源配線を敷設でき、かつ、内部セルを配置する領域も確実に確保できる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
図１の（ａ）から（ｃ）は、本発明の入出力セルの構成の一例を示す図である。本発明の入出力セルは、信号配線および電源配線を構成する機能も担う多機能化された新規なセルである。配線の構造として、多層配線構造が採用されている。
【００２５】
図１（ａ）において、参照符号１２は、ボンディングワイヤ等が接続される外部接続端子（パッド）示し、参照符号１４は、ダイオード等からなる保護回路を形成する領域（図中、保護回路自体は描かれていない）を示す。また、参照符号１６ａは、最上層（第３層）の配線層であり（この配線層は基幹電源配線を構成する配線要素である）、参照符号１６ｂは、第２層の配線層（この配線層は、基幹電源配線の形成、信号配線の形成のどちらに使用してもよい）を示す。
【００２６】
最上層（第３層）の配線層１６ａは幅広の設計がなされており（幅Ｗ）、その配線層１６ａの片側（図１（ａ）では上側）が、距離“Ｌ”だけ、内部セルが配置される領域に向かって、せり出している。これにより、内部セルの配置領域と重なることになる。
【００２７】
図１（ｂ）の入出力セルの基本的構成は、図１（ａ）の入出力セルと同じである。但し、図１（ｂ）では、電源配線は形成されておらず、８本の信号配線要素（図中で左右に延びて配置される）１８ａ〜１８ｈが形成されている。
【００２８】
図１（ｃ）の入出力セルは、信号配線要素のパターンが、図１（ｂ）の入出力セルと異なる。図１（ｃ）の場合は、交差パターンをもつ信号配線要素１９を利用することによって、入出力セル上を平行に走る２本の配線の入れ替えを行うことができる。また、断線パターンをもつ信号配線要素２０ａ，２０ｂを使用することにより、信号配線を終端させることができる。
【００２９】
図２の（ａ）から（ｃ）は、本発明の入出力セルの構成の他の例を示す図である。図２の（ａ）から（ｃ）に示される入出力セルの構成は、図１の（ａ）から（ｃ）とほとんど同じである。但し、図２（ａ）の最上層の配線層１６ａ（基幹電源配線要素）、図２（ｂ）および（ｃ）における最上層の配線層１８ａ（信号配線要素）については、それぞれ、突出部Ｐ１、Ｐ２、Ｐ３が設けられている。なお、このような突起部は、最上層の配線層のみならず、第２層の配線層にも設けてもよい。これらの突起部Ｐ１〜Ｐ３は、内部セルの配置領域に向かって突き出ている。すなわち、それらの突起部Ｐ１〜Ｐ３は、内部セルの配置領域に重なっている。
【００３０】
また、図２（ａ）において、点線で示されるように、突起部Ｐ１をさらに延長し、基幹電源配線（の主要部をなす配線）Ｐ４として、内部セルの配置領域に深く進入させるようにしてもよい（これも重なりの一種とみることができる）。
【００３１】
図１の（ａ）から（ｃ）および図２の（ａ）から（ｃ）に示される本発明の入出力セルは、以下の特徴をもっている。すなわち、本発明の入出力セルは、外部接続端子、保護素子、多層構造の配線要素（基幹電源配線および信号配線を構成する要素の双方を含む）を備える。
【００３２】
また、多層配線構造をもつ配線要素の、少なくとも最上層の配線要素は、内部セルに電源電圧を供給する基幹電源配線を構成するために使用する。なお、最上層以外の配線層からなる配線要素については、基幹電源配線を構成するため、あるいは、信号配線を構成するための、いずれにも使用することができる。また、多層配線構造をもつ配線要素については、半導体チップにおける内部セルが配置される領域に重なる（オーバーラップ）することが許容される。
【００３３】
電源配線として使用される配線要素の、重なり（オーバーラップ）の形態としては、その配線要素が幅広化され、その幅広化された配線の片側の部分がせり出して前記内部セルが配置される領域と重なる形態、その一部が突起状になって内部セルが配置される領域と重なる形態、その一部が枝分かれし、その枝分かれした部分が電源配線の一部として内部セルが配置される領域に進入する形態、の３形態がある。
【００３４】
そして、このような特徴をもつ本発明の入出力セルを用いてレイアウト設計を行うと、以下の効果を得ることができる。多層配線構造を利用するため、入出力セル自体の専有面積を増大させることなく電源配線を敷設することができる。
【００３５】
どのような配線パターンをもつ入出力セルをどのように配置するか（すなわち、入出力セルの組合せと配置）を決めることで、所定の信号配線ならびに基幹電源配線の配置も決定されたことになり、あとは、最適な箇所から配線を引き出し、あるいは、細かな配線を追加し、ビアホールを開口する位置を決めるだけで内部セルへの電源電圧供給経路が形成されることになる。したがって、レイアウト設計が効率化される。
【００３６】
内部セルへの電源の供給に関しては、入出力セルから内部セルにオーバーラップする基幹電源配線層を、ビアホールを介してより下位の配線層（下層の配線層）に接続し、この下位の配線層（これが内部セルの電源配線として機能する）を介して各内部セルに電源電圧を供給すればよい。
【００３７】
このような多層構造を活用した配線方法により、電源配線のレイアウトを自在に行うことができる。また、電源配線のレイアウトが規則化され、この点でもレイアウト効率が高まる。また、信号配線や電源配線のレイアウトも規則的に行うことができるため、配線レイアウト設計の自動化にも寄与する。また、内部セルにおける基本素子間を接続する配線を、入出力セル上に走らせることが可能であり、この点でも、配線の自由度が向上し、配線スペースの削減に寄与する。
【００３８】
（第２の実施形態）
図３は、本発明の入出力セルを用いてレイアウト設計されたＬＳＩにおけるレイアウト（セルおよび配線の配置）を示す平面図である。図示されるように、ＬＳＩチップの内部には内部セル５０ａ，５０ｂ等が設けられている。また、その周囲に複数の入出力セル１０ａ〜１０ｈ等が設けられている。図中、信号配線Ｓ１は、太い実線で示されている。  また、半導体チップの周辺にリング状に配置されている基幹電源配線Ｓ２には斜線が施されている。なお、参照符号３０はボンディングパッドである。また、参照符号１００は、内部セル（５０ａ，５０ｂ等）の配置領域を示している。
【００３９】
図３から明らかなように、基幹電源配線Ｓ２は、チップの周囲に配設された入出力セル（１０ａ〜１０ｈ等）上に重なって形成されている。したがって、基幹電源配線Ｓ２のレイアウトスペースが、内部セル５０ａ，５０ｂの配置スペースを圧迫することがない。
【００４０】
また、図３の基幹電源配線Ｓ２は、図１（ａ）に示される配線パターンをもつ、多数の入出力セルの組合せによって形成されている。基幹電源配線Ｓ２の内部セル側の端部は、内部セル（５０ａ，５０ｂ）の配置領域１００に入り込んだ形態（オーバーラップした形態）となっている。基幹電源配Ｓ２の、そのオーバーラップした領域においてビアホールが形成され、基幹電源配線層Ｓ２は、そのビアホールを介して下層の配線層（すなわち、内部セルの電源配線）に接続されることになる（この点は、図５，図６を参照して後述する）。したがって、従来できなかった、入出力セルからの内部セルへの、ダイレクト給電（電源電圧の直接の供給）が可能となる。
【００４１】
また、内部セル（５０ａ，５０ｂ）における基本素子間を接続する配線を、入出力セル（１０ａ〜１０ｈ等）の上で走らせることが可能であり、この点でも、配線の自由度が向上し、配線スペースの削減に寄与する。また、一つの入出力セル（ここでは、図中、点線で囲んで示される入出力セル１０ｆに着目する）に搭載される回路要素について考察すると、ボンディングパッド、保護素子（図３中では不図示、図１，図２を参照），基幹電源配線Ｓ２を構成する配線要素、ならびに、信号配線Ｓ１を構成する配線要素が搭載されていることがわかる。すなわち、入出力セルは、配線要素も取り込んだ多機能化されたセルとなっている。
【００４２】
図３の半導体集積回路装置の特徴は、図８に示される比較例との比較によって、より明らかとなる。図８は、本発明を使用せずに、従来手法によりレイアウト設計された半導体集積回路装置の平面図である。図８の半導体集積回路装置では、半導体チップの周囲に入出力セル１が配置され、その内側に基幹電源配線２が形成され、その内側に内部セルの配置領域３が設けられる。したがって、基幹電源配線２の占有スペースが増大すると、内部セルの配置領域３のスペースが減少してしまい、レイアウト設計が困難となる。また、図８の例では、入出力セルのレイアウト設計、内部セルのレイアウト設計、基幹電源配線のレイアウト設計、信号配線（図８では不図示）のレイアウト設計が必要となり、工数が多い。
【００４３】
これに対し、図３の本発明の半導体集積回路装置では、多層配線構造の最上層の配線層を利用して基幹電源配線が形成されるため、基幹電源配線の占有スペースが内部セルの配置スペースを圧迫するという事態が生じない。また、図３の本発明の半導体集積回路装置では、入出力セルの配置、内部セルの配置によって主要な配線の骨格が定まり、あとは、所定の配線の接続処理（規則的な処理）を行うだけでよい。したがって、工程の削減、ならびにレイアウト設計の規則化を図ることができる。レイアウト設計の自動化による労力の軽減も期待できる。
【００４４】
図４は、図３に示される半導体集積回路装置における一つの入出力セル（参照符号１０ｆ）の、拡大平面図およびＡ−Ａ線に沿う断面図である。図示されるように、図４の上側には、入出力セル１０ｆ（図３において、点線で囲まれて示されている）の拡大した平面図が示されており、また、下側には、この平面図に対応した、Ａ−Ａ線に沿う断面図が示されている。
【００４５】
断面図から明らかなように、入出力セル（１０ｆ）は、３層配線構造を利用して形成されている。ボンディングワイヤ３０が接続されるパッドは、３層の金属層（Ｋ１〜Ｋ３）が重なって形成されている。また、保護素子の例として、図３では、接合ダイオードＤ１が例示されている。基幹電源配線（基幹電源配線を構成する配線要素）Ｓ２は、最上層である第３層の配線層からなり、信号配線（信号配線を構成する配線要素）Ｓ１は、第２層の配線層からなる。基幹電源配線（基幹電源配線を構成する配線要素）Ｓ２は、内部セル（５０ａ）の配置領域にオーバーラップする形態となっている（オーバーラップ量は“Ｌ”である）。
【００４６】
図５は、基幹電源配線と内部セルの電源配線との接続形態の一例を示す平面図である。  図５では、図３に示される半導体集積回路装置の一部が抜き出され、拡大されて示されている。図示されるように、基幹電源配線Ｓ２は、内部セル５０の配置領域に“Ｌ”だけオーバーラップして形成されている。このオーバーラップ部分にビアホール（スルーホール）Ｖ１，Ｖ２が形成されている。基幹電源配線Ｓ２は、そのビアホール（スルーホール）Ｖ１，Ｖ２を介して、下層の電源配線（内部セルの電源配線）Ｓ３ａ，Ｓ３ｂに接続されている。
【００４７】
図６は、基幹電源配線と内部セルの電源配線との接続形態の他の例を示す平面図である。  図示されるように、基幹電源配線Ｓ２には、突起Ｐ５，Ｐ６が形成されており、この突起Ｐ５，Ｐ６は、内部セル５０の配置領域に“Ｌ”だけ突出している。突起Ｐ５，Ｐ６にビアホール（スルーホール）Ｖ３，Ｖ４が形成されている。基幹電源配線Ｓ２は、そのビアホール（スルーホール）Ｖ１，Ｖ２を介して、下層の電源配線（内部セルの電源配線）Ｓ４ａ，Ｓ４ｂに接続されている。
【００４８】
図７は、基幹電源配線と内部セルの電源配線との接続形態の、さらに他の例を示す斜視図である。図７では、説明の便宜上、主要な配線要素のみを示している。図７に示される配線の形態（基幹電源配線と内部セルの電源配線との接続形態）の特徴は、以下の２点である。すなわち、入出力セル５０上を走る２本の配線層（第３層配線層Ｓ２０，第２層配線層Ｓ１０）の双方を基幹電源配線として使用し、各配線層Ｓ２０，Ｓ１０に異なる電源電圧（ＶＧ１，ＶＧ２）を与える点である。また、各配線層Ｓ２０，Ｓ１０の一部が枝分かれし、その枝分かれした部分が、内部セルの電源配線（ＳＰ１，ＳＰ２）として、内部セル５０側に延びている点である。
【００４９】
図示されるように、枝分かれした各電源配線ＳＰ１，ＳＰ２は、それぞれ、ビアホール（に埋め込まれた金属層）Ｖ５，Ｖ６を介して第１層配線Ｓ５，Ｓ６（内部セル５０の第１層の電源配線を構成する）に接続されている。なお、第１層配線Ｓ５，Ｓ６は、枝分かれした各電源配線ＳＰ１，ＳＰ２と直交する方向に敷設されている。
【００５０】
このように、入出力セルの多層配線構造を利用して、異なる電源電圧を供給する基幹電源配線（ならびに内部セルの電源配線）を平行に走らせることもできる。また、基幹電源配線の一部を枝分かれさせ、そのまま配線として延長し、その延長された配線の適切な位置にビアホールを形成し、その枝分かれした配線と直交する方向に延びている下層配線とのコンタクトを形成することで、マトリクス（格子）状の規則的な配線構造が実現され、この構造を活用して、内部セルに自在に電源電圧を供給することができる。
【００５１】
（第３の実施形態）
本発明の入出力セルを用いたレイアウト設計方法の概要を説明する。まず、本発明の、複数の入出力セルを、半導体チップの周囲に配置する。次に、基本素子と、基本素子間を接続する配線と、基本素子に電源電圧を供給するための電源配線と、を構成要素として含む内部セルを、半導体チップの内部に配置する。
【００５２】
内部セルにおいて、必要な接続を行って、基本素子間を接続する配線ならびに基本素子に電源電圧を供給するための電源配線を形成し、また、複数の入出力セル間において、電源配線を構成するための配線要素同士を接続して基幹電源配線を形成し、また、複数の入出力セル間において、信号配線を構成するための配線要素同士を接続して信号配線を形成し、また、前記基幹電源配線を、内部セル内の基本素子に電源電圧を供給するための電源配線に接続して内部セルへの電源供給経路を形成し、また、入出力セル間の配線要素同士を接続することにより形成された信号配線を、内部セル内の前記基本素子間を接続する信号配線に接続し、これによって、内部セル内の基本素子間を電気的に結ぶ信号配線を完成させる。
【００５３】
この手順によって、レイアウト設計をきわめて効率化することができる。入出力セル上に基幹電源配線等の配線を走らせることができ、かつ、ダイレクト給電も可能となる。また、安定した電力供給が可能な基幹電源配線を形成しつつ、同時に、内部セルの配置領域も確保することが可能となる。
【産業上の利用可能性】
【００５４】
本発明の入出力セルは、信号配線および電源配線を構成する機能も担う、多機能部品としての性質をもつ。本発明の入出力セルは、多層配線構造を採用するため、入出力セル自体の専有面積を増大させることなく基幹電源配線を敷設することができる。すなわち、入出力セルの専有スペースがそのまま基幹電源配線を敷設するためのスペースとして使用でき、面積効率が高い等の効果を有し、また、本発明の半導体集積回路装置のレイアウト設計方法は、多機能化された部品としての入出力セルを配置することによって、配線レイアウトを含めたレイアウト設計が実現されることになり、レイアウト設計の効率化、規則化、自動化を図ることができる等の効果を有し、スタンダードセルＬＳＩ等の半導体集積回路装置等の適用に有用である。
【図面の簡単な説明】
【００５５】
【図１】（ａ）から（ｃ）は、本発明の入出力セルの構成の一例を示す図
【図２】（ａ）から（ｃ）は、本発明の入出力セルの構成の他の例を示す図
【図３】本発明の入出力セルを用いてレイアウト設計されたＬＳＩにおけるレイアウト（セルおよび配線の配置）を示す平面図
【図４】図３に示される半導体集積回路装置における一つの入出力セルの、拡大平面図およびＡ−Ａ線に沿う断面図
【図５】基幹電源配線と内部セルの電源配線との接続形態の一例を示す平面図
【図６】基幹電源配線と内部セルの電源配線との接続形態の他の例を示す平面図
【図７】基幹電源配線と内部セルの電源配線との接続形態の、さらに他の例を示す斜視図
【図８】本発明を使用せずに、従来手法によりレイアウト設計された半導体集積回路装置（比較例）の平面図
【符号の説明】
【００５６】
１０  入出力セル
１２  外部接続端子
１４  保護素子が形成される領域（ならびに保護素子）
１６ａ  第３層の基幹電源配線要素
１６ｂ  第２層の配線要素
１８ａ〜１８ｇ  多層配線構造の配線要素
１９  入れ替えパターンをもつ配線要素
２０ａ，２０ｂ  断線（終端）パターンをもつ配線要素
３０  ボンディングワイヤ
５０ａ，５０ｂ  内部セル
Ｐ１〜Ｐ３  突起部
Ｐ４  突起部をさらに延長することにより形成される基幹電源配線の一部
Ｓ１  信号配線（および信号配線要素）
Ｓ２  基幹電源配線（および基幹電源配線要素）
Ｄ１  保護素子の一例としてのダイオード
Ｋ１〜Ｋ３  ボンディングパッドを構成する多層構造の配線
Ｓ３ａ，Ｓ３ｂ，Ｓ４ａ，Ｓ４ｂ  内部セルの電源配線
Ｓ１０  第１の基幹電源配線（電源電圧ＶＧ１）
Ｓ２０  第２の基幹電源配線（電源電圧ＶＧ２）
ＳＰ１，ＳＰ２  基幹電源配線の一部をなす配線
Ｓ５，Ｓ６  内部セルの電源配線
Ｖ１〜Ｖ６  スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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