(57)【要約】【課題】本発明は、メモリ試験機能付きコントローラおよび該コントローラが搭載されたコンピュータに関し、コンピュータの表示モニタへの画面表示を正常に維持して、コンピュータに実装された状態のメインメモリの全領域を容易且つ詳細にメモリ試験することを目的とする。【解決手段】コンピュータ１に搭載されるメモリ試験機能付きコントローラ２は、メモリテスト用のテストパターン及びメモリアクセス信号を発生してメインメモリ５を試験するメモリ試験手段10と、メモリ試験中の画面表示のためのデータを保持する試験表示メモリ11と、メモリ試験を行う場合にはメモリ試験手段10からのメモリアクセス信号をメインメモリ５へ送出するとともに、メモリ制御手段９からのメモリアクセス信号を試験表示メモリ11へ送出し、メモリ試験を行わない場合にはメモリ制御手段９からのメモリアクセス信号はメインメモリ５へ送出するように切り替える切替手段12を備える。【選択図】図１
2005182263.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵ、画面表示させるビデオ表示処理手段、及び一部が画面表示のための画像メモリに共用されるメインメモリに接続される接続インタフェースと、前記ビデオ表示処理手段へのデータ送出を行う画像処理手段と、メモリアクセス信号を発生するメモリ制御手段と、テストパターン及びメモリアクセス信号を発生して前記メインメモリを試験するメモリ試験手段とを有し、前記ＣＰＵ、前記メインメモリ及びビデオ表示処理手段がデータ送受を行えるように制御するとともに前記メインメモリのメモリ試験が行えるメモリ試験機能付きコントローラにおいて、
前記メモリ試験の画面表示のためのデータを保持する試験表示メモリと、
前記メモリ試験を行う場合には前記メモリ試験手段からの前記メモリアクセス信号を前記メインメモリへ送出するとともに、前記メモリ制御手段からの前記メモリアクセス信号を前記試験表示メモリへ送出し、前記メモリ試験を行わない場合には前記メモリ制御手段からの前記メモリアクセス信号は前記メインメモリへ送出するように切り替える切替手段と、
を備えることを特徴とするメモリ試験機能付きコントローラ。
【請求項２】
ＣＰＵ、画面表示させるビデオ表示処理手段、一部が画面表示のための画像メモリに共用されるメインメモリ、及び前記メインメモリの試験中の画面表示のためのデータを保持する試験表示メモリに接続される接続インタフェースと、前記ビデオ表示処理手段へのデータ送出を行う画像処理手段と、メモリアクセス信号を発生するメモリ制御手段と、テストパターン及びメモリアクセス信号を発生して前記メインメモリを試験するメモリ試験手段とを有し、前記ＣＰＵ、前記メインメモリ及びビデオ表示処理手段がデータ送受を行えるように制御するとともに前記メインメモリのメモリ試験が行えるメモリ試験機能付きコントローラにおいて、
前記メモリ試験を行う場合には前記メモリ試験手段からの前記メモリアクセス信号を前記メインメモリへ送出するとともに、前記メモリ制御手段からの前記メモリアクセス信号を前記試験表示メモリへ送出し、前記メモリ試験を行わない場合には前記メモリ制御手段からの前記メモリアクセス信号は前記メインメモリへ送出するように切り替える切替手段と、
を備えることを特徴とするメモリ試験機能付きコントローラ。
【請求項３】
ＣＰＵと、画面表示させるビデオ表示処理手段と、一部が画面表示のための画像メモリに共用されるメインメモリと、基本起動ＲＯＭとを有するコンピュータにおいて、
請求項１記載のメモリ試験機能付きコントローラを搭載した
ことを特徴とするメモリ試験機能付きコンピュータ。
【請求項４】
ＣＰＵと、画面表示させるビデオ表示処理手段と、一部が画面表示のための画像メモリに共用されるメインメモリと、基本起動ＲＯＭと、前記メインメモリの試験中の画面表示のためのデータを保持する試験表示メモリとを有するコンピュータにおいて、
請求項２記載のメモリ試験機能付きコントローラを搭載した
ことを特徴とするメモリ試験機能付きコンピュータ。
【請求項５】
請求項３または請求項４記載のメモリ試験機能付きコンピュータにおいて、
前記メインメモリの試験に必要なプログラムを前記基本起動ＲＯＭに格納した
ことを特徴とするメモリ試験機能付きコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ試験機能付きコントローラおよび該コントローラが搭載されたコンピュータに関し、特にコンピュータに実装されるメインメモリを、コンピュータに実装した状態で前記メインメモリの全領域に対して複雑なメモリ試験が実施できる前記コントローラおよび前記コンピュータに関するものである。
【背景技術】
【０００２】
近年普及しているパーソナルコンピュータ（以下、パソコンと称す）やサーバなどのコンピュータは、実効性能向上のためなどにそれらコンピュータに実装されるメインメモリのメモリ容量が膨大なものになってきている。そのため、コンピュータの製品出荷形態あるいは製品実使用形態と同様なメインメモリ実装状態でのメインメモリ全領域に対するメモリ試験の簡便性や信頼性、短時間化が重要になってきている。
【０００３】
コンピュータ自身にメインメモリのメモリ試験を行うための特別なハードウェアを持たない従来のコンピュータでは、例えばコンピュータの電源投入時や再起動時でのコンピュータの所定の初期化が行われた後、一般にＭＳＣＡＮ（Memory Scan）と呼ばれる所定のメモリ試験がコンピュータ内のＣＰＵによって実施される。このＭＳＣＡＮは、ＣＰＵが例えばメインメモリのアドレス単位にオール"0" データを書き込んでは読み出し、書込みの元データとその読出しデータとの照合一致確認を全アドレス領域について実施し、更にその後、オール"1" データによっても同様に実施するものであって、メインメモリの全領域を簡単なテストパターンにて短時間でメモリ試験できるものである。
【０００４】
しかしながら、このようなＭＳＣＡＮでは、例えば前記オール"0" やオール"1" などの簡単なテストパターンでは検出困難な、つまりテストパターン依存性の有るメモリ不良（或いはメモリ動作不良）が検出できないという問題がある。そこで、そのようなメモリ不良であっても検出できる複雑なテストパターンを発生させてメモリ試験を行なおうとすると、メモリ試験の実行時間はコンピュータの実効処理性能によって左右され、メモリ試験に多大な時間を要すという問題が生じる。
【０００５】
また、メインメモリ（メモリチップやメモリユニット、メモリモジュールなど）をマザーボードなどのコンピュータ用ボード上に実装（或いは挿入）する前に、メインメモリ単体を専用のメモリ試験装置などで詳細にメモリ試験し、その試験結果にて不具合の無いメインメモリをコンピュータ用ボード上に実装する方法もあるが、このような方法では、コンピュータ用ボード上にメインメモリを実装した際の実使用形態にて現れる信号線上の反射やクロストーク、電源電圧変動などに起因するメインメモリの動作不具合などの検出が困難であることから、顧客でのコンピュータの実使用中に不具合が生じてしまうなどで、コンピュータ製品の信頼性低下に成り兼ねないという問題がある。
【０００６】
そのような問題を解決するものとして、メモリボードの前にメモリ試験専用の試験回路を設け、メモリ試験を行う場合には、メモリボードへ送出するデータやメモリアクセス信号などは試験回路が発生するものに切り替えて、試験回路が発生する各種データパターンをメモリに書き込んでは読み出して双方のデータを照合一致確認することをメモリ全領域に実施することで、中央プロセッサから独立させてメモリ試験を行うものがある（例えば、特許文献１参照）。
【０００７】
そのような技術を最近のパソコンに応用すると、図５に示すような構成が容易に考えられる。なお、図５は、従来のコンピュータ構成において、少なくともメモリ試験に関わる構成部分に限定したブロック図を示す。
【０００８】
図５において、コンピュータ８１は、ＣＰＵ８３と、表示モニタに画面表示させるビデオ表示処理手段８４と、一部のメモリ領域が画面表示のための画像メモリ８６に共用されるメインメモリ８５と、所定のＢＩＯＳ−ＲＯＭ（Basic Input/Output System-ROM）９３と、ＣＰＵ８３がメインメモリ８５やビデオ表示処理手段８４などと所定のデータの送受が行えるように制御するコントローラであるメモリ試験機能付きコントローラチップ８２とを備える構成である。
【０００９】
このコントローラチップ８２は、最近の通常のパソコンなどに実装されている一般にノースブリッジ（NorthBridge）と呼ばれるチップセットの機能を有するものである。また、画像メモリ８６をメインメモリ８５の領域の一部と共用させることは、回路構成の簡易化や低コスト化などの利点から、最近のパソコン構成に見られる傾向である。
【００１０】
前記コントローラチップ８２には、ビデオ表示処理手段８４とのデータ送受を行う画像処理手段８８や、所定のメモリアクセス信号を発生するメモリ制御手段８９などの通常のノースブリッジが備える機能に加えて、メモリテスト用のテストパターンや所定のメモリアクセス信号などを発生させてメモリ試験を行うメモリ試験手段９０と、メモリ制御手段８９の出力とメモリ試験手段９０の出力とを切り替えてメインメモリ８５に出力させる切替手段９２とを備える。
【００１１】
メインメモリ８５のメモリ試験を行う場合、切替手段９２はメモリ試験手段９０が出力するメモリアドレスやデータなどを含むメモリアクセス信号をメインメモリ８５へ送出するように切り替えて、メモリ試験手段９０が発生する複雑なテストパターン・データをメインメモリ８５に書き込んでは同一メモリアドレスから読み出したデータとを照合一致確認し、全メモリ領域に渡って同様にして繰り返すことによってメモリ試験を行なう。また、メモリ試験を行わない場合には、切替手段９２はメモリ制御手段８９からのメモリアクセス信号をメインメモリ８５へ送出するように切り替えて、通常動作（例えば、コンピュータ内にインストールされている市販アプリケーション・ソフトウェアなどの動作）での使用形態を可能にさせている。
【特許文献１】特開平５−２１０５９８公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前述した図５の従来の技術では、メインメモリはその領域の一部が表示モニタの画面表示のための画像メモリとして共用されていることから、メモリ試験動作におけるメモリ試験対象領域がその画像メモリの領域に達した際、画像メモリ領域内に既に格納されている表示画像データがテストパターン・データに書き替えられてしまうため、表示モニタ上の画面表示が乱れるなど異常になるという問題がある。
【００１３】
また、コンピュータでは通常、ＢＩＯＳ−ＲＯＭデータや実行プログラムのためのプログラム使用領域をメインメモリ内に割り当てて実行させることから、メモリ試験の対象領域がそのプログラム使用領域に達すると、既にプログラム使用領域内に格納されているプログラム・データなどがテストパターン・データによって書き替えられてコンピュータが動作不良を生じる場合があるが、そのようなことの回避のためにプログラム使用領域はメモリ試験が行えないという問題がある。
【００１４】
そこで本発明は、コンピュータに装備された表示モニタへのコンピュータ動作状態の画面表示を正常に維持し、コンピュータに実装された状態のメインメモリの全領域を容易且つ詳細にメモリ試験することが可能なメモリ試験機能付きコントローラおよびメモリ試験機能付きコンピュータを提供することを目的とする。
【課題を解決するための手段】
【００１５】
図１は、本発明の原理ブロック図である。以下、図１を参照しながら説明する。なお、図１は、コンピュータの構成を示す図であるが、通常のコンピュータとして機能するに必要な構成部分を全て網羅したものではなく、説明の都合上、本発明に関わる構成部分に限定した図である。
【００１６】
第１の発明のメモリ試験機能付きコントローラ２は、ＣＰＵ３、表示モニタ（ＣＲＴや液晶などのディスプレイ）に画面表示させるビデオ表示処理手段４、および一部のメモリ領域が画面表示のための画像メモリ６に共用されるメインメモリ５に接続される接続インタフェース7-1,7-2,7-3 と、前記ビデオ表示処理手段４へのデータ送出を行う画像処理手段８と、メモリアクセス信号を発生するメモリ制御手段９と、メモリテスト用のテストパターンおよびメモリアクセス信号を発生して前記メインメモリ５を試験するメモリ試験手段１０とを有し、前記ＣＰＵ３、前記メインメモリ５およびビデオ表示処理手段４がデータ送受を行えるように制御するとともに前記メインメモリ５のメモリ試験が行えるものであり、例えばコンピュータ１に搭載されるものである。
【００１７】
更に該コントローラ２は、前記メモリ試験の画面表示のためのデータを保持する試験表示メモリ１１と、前記メモリ試験を行う場合には前記メモリ試験手段１０からの前記テストパターン・データを含む前記メモリアクセス信号を前記メインメモリ５へ送出するとともに、前記メモリ制御手段９からの前記メモリアクセス信号を前記試験表示メモリ１１へ送出し、前記メモリ試験を行わない場合には前記メモリ制御手段９からの前記メモリアクセス信号は前記メインメモリ５へ送出するように切り替える切替手段１２と、を備える構成とする。
【００１８】
第２の発明のメモリ試験機能付きコントローラ２は、ＣＰＵ３、前記表示モニタに画面表示させるビデオ表示処理手段４、一部のメモリ領域が画面表示のための画像メモリに共用されるメインメモリ５、および前記メインメモリ５の試験中の画面表示のためのデータを保持する試験表示メモリ１１に接続される接続インタフェースと、前記ビデオ表示処理手段４へのデータ送出を行う画像処理手段８と、メモリアクセス信号を発生するメモリ制御手段９と、メモリテスト用のテストパターンおよびメモリアクセス信号を発生して前記メインメモリ５を試験するメモリ試験手段１０とを有し、前記ＣＰＵ３、前記メインメモリ５およびビデオ表示処理手段４がデータ送受を行えるように制御するとともに前記メインメモリ５のメモリ試験が行えるものであり、例えばコンピュータ１に搭載されるものである。
【００１９】
更に該コントローラ２は、前記メモリ試験を行う場合には前記メモリ試験手段１０からの前記テストパターン・データを含む前記メモリアクセス信号を前記メインメモリ５へ送出するとともに、前記メモリ制御手段９からの前記メモリアクセス信号を前記試験表示メモリ１１へ送出し、前記メモリ試験を行わない場合には前記メモリ制御手段９からの前記メモリアクセス信号は前記メインメモリ５へ送出するように切り替える切替手段１２と、を備える構成とする。
【００２０】
第３の発明のコンピュータ１は、ＣＰＵ３と、前記表示モニタに画面表示させるビデオ表示処理手段４と、一部のメモリ領域が画面表示のための画像メモリ６に共用されるメインメモリ５と、基本起動ＲＯＭ１３とを有するコンピュータ１において、前記第１の発明のメモリ試験機能付きコントローラ２を搭載した構成とする。
【００２１】
第４の発明のコンピュータ１は、ＣＰＵ３と、前記表示モニタに画面表示させるビデオ表示処理手段４と、一部のメモリ領域が画面表示のための画像メモリ６に共用されるメインメモリ５と、基本起動ＲＯＭ１３と、前記メインメモリ５の試験中の画面表示のためのデータを保持する試験表示メモリ１１とを有するコンピュータ１において、前記第２の発明のメモリ試験機能付きコントローラ２を搭載した構成とする。
【００２２】
前記第１の発明、第２の発明、第３の発明および第４の発明によれば、メモリ試験の場合の表示モニタへの画面表示のためのデータを、コンピュータの通常動作使用時と同じようにメインメモリ上の一部領域（画像メモリ領域）に保持させるのではなく、メインメモリとは異なる物理空間であり独立した試験表示メモリに保持させるようにしたことから、メモリ試験の際に表示画像データがテストパターン・データによって書き替えられることを回避でき、表示モニタ上の画面表示が異常になることを防止できる。
【００２３】
第５の発明のコンピュータ１は、前記第３の発明または第４の発明のメモリ試験機能付きコンピュータ１において、前記メインメモリ５の試験に必要なプログラムを前記基本起動ＲＯＭ１３に格納した構成とする。
【００２４】
前記第５の発明によれば、メモリ試験の実行に必要なプログラムの全てを基本起動ＲＯＭ（ＢＩＯＳ−ＲＯＭ）に格納し、メインメモリをプログラム使用領域としてアクセスする必要を無くしたことから、メインメモリ内に格納されているプログラム・データがテストパターン・データによって書き替えられることが回避できる。
【発明の効果】
【００２５】
本発明によれば、メインメモリをメモリ試験する場合、表示モニタへの画面表示のためのデータをメインメモリとは異なる物理空間であり独立した試験表示メモリに保持させ、メモリ試験手段からのテストパターン・データによってメインメモリの全アドレス領域をメモリ試験できることから、コンピュータに標準的に装備された（またはオプションで装備される）表示モニタへのコンピュータ動作状態の画面表示を正常に維持して、コンピュータに実装された状態のメインメモリの全領域を容易且つ詳細にメモリ試験できる。
【００２６】
したがって、メモリ試験のために特別な外部装置などを用いることなく、コンピュータにメインメモリを実装した状態である製品出荷形態あるいは顧客使用形態（メインメモリの最大実装など）にて詳細なメモリ試験が可能になる。このことは、顧客によるコンピュータ使用時と同等の条件でメモリ試験を行うことができ、しかもコンピュータの製品出荷時のメモリ試験やその付帯作業も簡略化できることから、出荷製品の信頼性向上や試験設備投資の低減、製品出荷手番の短縮、製造コスト低減などの効果をもたらす。
【発明を実施するための最良の形態】
【００２７】
コンピュータに装備された表示モニタへのコンピュータ動作状態の画面表示を正常に維持し、コンピュータに実装された状態のメインメモリの全アドレス領域を詳細にメモリ試験するという目的を、メモリ試験動作時の画面表示データの保存領域としてメインメモリから独立させた小容量の試験表示メモリを備えることで実現した。
【実施例１】
【００２８】
以下、本発明の実施の形態について、図面を参照して説明する。図２は、本発明の実施例１のメモリ試験機能付きコンピュータの構成を示す図であり、図４は、本発明の処理を示すフローチャートである。説明の都合上、ここでは本発明に直接的に関係しない部分は省略するものとし、図２のコンピュータの構成では、少なくとも本発明によるメモリ試験動作に直接関わる構成部分に限定した構成図としており、コンピュータを構成するに必要とされる所定の他の構成部分については省略している。図４についても同様に、本発明に直接関わらない処理についての説明は省略している。
【００２９】
図２において、パソコンやサーバなどのメモリ試験機能付きコンピュータ１は、ＣＰＵ３および、ＣＰＵ３によって直接的または間接的に制御されるメモリ試験機能付きコントローラチップ２２a （前記メモリ試験機能付きコントローラ２に対応）やビデオ表示処理部２４、一部のメモリ領域を画像メモリと共用する所定のメインメモリ５、ＢＩＯＳ−ＲＯＭ３３などを有し、それぞれが所定の接続インタフェース７-1，７-2，７-3によって接続されている。
【００３０】
ビデオ表示処理部２４は、一般にＡＧＰ（Accelerated Graphics Port ）ビデオカードと呼ばれるビデオカードに同等または相当の構成や機能を備えるとともに、前記ビデオカードに接続される画面表示のための図示しない表示モニタを含むものである。該表示モニタとしては、コンピュータ１出荷時に標準装備されるものが好ましいが、オプションで後付けにて装備されるものであっても構わない。
【００３１】
ＢＩＯＳ−ＲＯＭ３３には、通常のコンピュータが備えるＢＩＯＳ−ＲＯＭの所定の格納データ（コンピュータの初期化情報など）に加え、メモリ試験動作のためのプログラムとして、メモリ試験部３０のセットアップ情報や各種メモリ試験用パターン、および試験表示メモリ３１a と図示しない入力部（キーボードやマウスなど）とを用いてのヒューマンインタフェースを実現する試験表示処理プログラムなどが格納されている。しかも、コンピュータ１がメモリ試験モードとして立ち上がる場合には、コンピュータ１が動作するに必要なプログラムやデータなどはメインメモリ５上に展開をさせず、その代わりとしてＣＰＵ３はＢＩＯＳ−ＲＯＭ３３との間で処理できるように組み入れられている。したがって、メモリ試験動作の場合には、そのプログラム動作のためにＣＰＵ３がメインメモリ５をアクセスすることは一切無くなり、ＢＩＯＳ−ＲＯＭ３３との間のアクセスに留められることになる。
【００３２】
メモリ試験機能付きコントローラチップ２２a は、メモリ試験動作時以外の通常動作時のための機能や構成として、基本的には一般にノースブリッジと呼ばれているチップセットに同等または相当の機能や構成を備えるものであり、例えば画像処理部２８やメモリ制御部２９などがそれらの一部に当たるものである。
【００３３】
メモリ試験機能付きコントローラチップ２２a 内に有するメモリ試験部３０は、ＤＲＡＭ（Dynamic Random Access Memory）などが用いられているメインメモリ５をメモリ試験するための各種複雑なテストパターン・データを発生するとともに、そのテストパターン・データでメインメモリ５をアクセスさせるための所定のメモリアクセス信号を発生するものである。メモリ試験部３０は、メモリテスト用の各種複雑な所定のテストパターン・データが発生できる一般にＡＬＰＧ（Algorithmic Pattern Generator）と呼ばれるパターン発生回路に同等または相当以上の機能を備えることが好ましい。
【００３４】
また、メモリ試験部３０には、図示しない１つ以上の入出力レジスタを備え、ＣＰＵ３は該入出力レジスタを介して、メモリ試験部３０との各種情報のやりとりや各種入力指定条件に基づく実行指示などを行う。
【００３５】
試験表示メモリ３１a は、メモリ試験動作の際に、表示モニタに表示する画面表示のためのデータが格納されるものであり、通常動作時に使用されるメインメモリ５領域内の画像メモリ６に相当するものである。この試験表示メモリ３１a は、メモリ試験専用として用いられることから、そのメモリ容量を画像メモリ６領域に比べて小容量にすることが可能である。例えば、メモリ試験動作時の画面表示の表示品質を問わなければ画面解像度の設定を通常動作時に比べて低解像度とすることで小容量化ができ、更に、表示カラーの再現色数を低減させるかモノクロに限定させるなどするならば、更なる小容量化が可能となる。
【００３６】
その一例として、画面表示をモノクロに限定し、且つ画面解像度を幅６４０×高さ４８０ピクセルの設定とする場合には、３８ＫＢ程度のメモリ容量で良いことになる。試験表示メモリ３１a のこのような小容量化は、メモリ試験機能付きコントローラチップ２２a のチップセット開発製造時の際の総ゲート数を低減させるなどで、都合が良い。
【００３７】
画像処理部２８は、前記ノースブリッジ内に有する一般にＡＧＰコントローラと呼ばれるコントローラに同等または相当の構成や機能を備えるものであり、ＣＰＵ３やビデオ表示処理部２４、メモリ制御部２９などと直接的または機能的に接続され、画像メモリ６や試験表示メモリ３１a 内の画像データなどに基づいて表示モニタへの画面表示を可能にするものである。
【００３８】
メモリ制御部２９は、前記ノースブリッジ内に有してメインメモリをアクセス制御する一般にＤＲＡＭコントローラと呼ばれるコントローラ機能を備えるものであり、ＣＰＵ３やその他メモリ情報のやりとりを必要する構成部分と直接的または機能的に接続され、所定のメモリアクセス信号を発生してメインメモリ５や試験表示メモリ３１a をアクセス制御するものである。
【００３９】
Testモードレジスタ３４は、コンピュータ１内の動作モード、つまりメモリ試験動作を実施させる場合にはメモリ試験モード（例えば論理値「１」）が、また、アプリケーションソフトウェアなどによる通常動作を実施させる場合には通常動作モード（例えば論理値「０」）がＣＰＵ３から設定されるものであって、この出力は第１切替部３２-1および第２切替部３２-2へと供給される。
【００４０】
第１切替部３２-1は、この入力側のメモリ制御部２９のメモリアクセス信号とのやりとりが、メモリ試験モードの場合では試験表示メモリ３１a 側と、一方、通常動作モードの場合ではメインメモリ５側（つまり第２切替部３２-2側）と行えるように出力側を切り替えるものである。また、第２切替部３２-2は、この出力側のメインメモリ５とのメモリアクセス信号のやりとりが、メモリ試験モードの場合ではメモリ試験部３０側と、一方、通常動作モードの場合ではメモリ制御部２９側（つまり第１切替部３２-1側）と行えるように入力側を切り替えるものである。
【００４１】
なお、前述していることではあるが、ここでは例えば通常前記ノースブリッジと対を成すコントローラチップであり、ＰＣＩ（Peripheral Component Interconnect ）やＵＳＢ（Universal Serial Bus）などで接続される各種周辺装置などとのデータ交信の制御を行なう一般にサウスブリッジ（SouthBridge ）と呼ばれるコントローラチップまたはそれに相当する構成回路や、各所に接続される各種周辺装置などについては省略している。
【００４２】
次ぎに、図４に示すフローチャートを参照しながら、本発明のメモリ試験機能付きコンピュータ１の処理を説明する。
【００４３】
コンピュータ１の電源がＯＮされると、Testモードレジスタ３４の特定ビット（メモリ試験動作／通常動作モードの定義ビットであり、ここでは論理値「１」でメモリ試験モードとする）に、例えばＣＰＵ３が論理値「０」を書き込むか、あるいは電源ＯＮ時のシステムリセットなどによりハードウェア的にクリヤ（「０」値化）するなどで初期化して、通常動作モードに設定する（Ｓ１）。
【００４４】
コンピュータ１の電源がＯＮされた後のコンピュータ１が立ち上がる過程において、例えばMicrosoft社のWindows（登録商標）のＯＳ（Operating System）では通常、ＯＳの起動に入る直前にキーボード上のファンクション・キー（「Ｆ２」キーなど）などのキー押下が有効となる僅かな時間間隔があるが、この期間中にメモリ試験モードへ移行させるための切替指定キー、例えば前記ファンクション・キーの内の現状未使用のいずれかのキーを切替指定キーに定義しておき、その切替指定キーが押下されたか否かを監視している（Ｓ２）。なお、切替指定キーは複数であっても良く、その場合には例えば、それらキーの同時押下が監視される。
【００４５】
前記ステップＳ２にて切替指定キーの押下が認識された場合（Yes 判定）、コンピュータ１はメモリ試験モードとして動作し、ＢＩＯＳ−ＲＯＭ３３のデータに従ってコンピュータ１を初期化し（Ｓ３）、更に、Testモードレジスタ３４の特定ビットに論理値「１」を書き込んで、メモリ試験モードに設定する（Ｓ４）。
【００４６】
Testモードレジスタ３４がメモリ試験モードに設定されたことに伴って、第１切替部３２-1の出力側は試験表示メモリ３１a 側を、また、第２切替部３２-2の入力側はメモリ試験部３０側が有効となるように切り替えられる（Ｓ５）。次ぎに、メモリ試験部３０の動作前準備として、ＣＰＵ３はメモリ試験部３０の前記入出力レジスタを初期化する（Ｓ６）。
【００４７】
初期化された前記入出力レジスタの情報などに基づき画面表示用に展開したデータを、メモリ制御部２９および第１切替部３２-1を介して試験表示メモリ３１a 内に格納する（Ｓ７）。試験表示メモリ３１a 内に格納されたデータは、第１切替部３２-1やメモリ制御部２９、画像処理部２８、ビデオ表示処理部２４を介して、そのデータに基づく内容を、表示モニタ上に表示する（Ｓ８）。
【００４８】
通常はメモリ試験の実施者であるコンピュータ１の操作者は、表示モニタ上に表示された内容に基づいて、メモリ試験を実施させるために必要な各種設定（テストパターンの設定など）を、コンピュータ１の図示しない入力部（キーボードやマウスなど）の操作により行う。ＣＰＵ３は、前記入力部によるメモリ試験のための各種入力指定の有無を監視している（Ｓ９）。
【００４９】
前記ステップＳ９にて入力指定の有ることが認識された場合（Yes 判定）、次ぎにその入力指定の中にメモリ試験の実施指定が有るか否（取止め指定）かを確認し（Ｓ１０）、実施指定有りが認識された場合（Yes 判定）には、各種入力指定の条件に基づいてメモリ試験部３０の前記入出力レジスタに設定する（Ｓ１１）。その設定に基づきメモリ試験部３０は、メモリ試験動作を開始する（Ｓ１２）。
【００５０】
メモリ試験部３０が設定条件に基づいて順次発生するテストパターン・データとそれに対応して発生されるメモリアクセス信号は、第２切替部３２-2を介してメインメモリ５に供給され、メインメモリ５のメモリ試験が実施される（Ｓ１３）。
【００５１】
指定されたメモリ試験が終了か否かを監視し（Ｓ１４）、そのメモリ試験が終了するまでメモリ試験は実施される。図示していないが、そのメモリ試験が終了するのは、指定に基づくメモリ領域のメモリ試験が一通り実施し終わった場合や、メモリ試験の継続が不可能な不具合が検出された場合などである。
【００５２】
前記ステップＳ１４にてメモリ試験の終了が認識された場合（Yes 判定）には、メモリ試験部３０の前記入出力レジスタの情報などを展開し、メモリ制御部２９および第１切替部３２-1を介して試験表示メモリ３１a 内に格納する（Ｓ１５）。格納された試験表示メモリ３１a 内のデータは、第１切替部３２-1やメモリ制御部２９、画像処理部２８、ビデオ表示処理部２４を介して、そのデータに基づく内容を、表示モニタ上に表示する（Ｓ１６）。
【００５３】
前記操作者は、表示モニタ上に表示されたメモリ試験の結果に基づいて、メモリ試験結果の更なる解析のため、あるいは別条件によるメモリ試験のためなど、必要に応じて新たなメモリ試験を実施させる場合には、そのために必要な各種設定を前記入力部の操作により再度行う。それ以降の処理は、前記ステップＳ９に戻って、前述と同様にして処理されることになる。
【００５４】
前記ステップＳ１０にてメモリ試験の実施指定の否（取止め指定）が認識された場合（No判定）には、メモリ試験の続行が取り止められたものとして、前記ステップＳ１に戻って処理される。
【００５５】
前記ステップＳ２にて前記切替指定キーの押下が認識されなかった場合（No判定）には、コンピュータ１は通常動作モードとして動作させ、ＢＩＯＳ−ＲＯＭ３３の所定の内容をメインメモリ５上に展開する（Ｓ２０）。その後、メインメモリ５上に展開されたＢＩＯＳデータに従ってコンピュータ１を初期化する（Ｓ２１）。
【００５６】
次ぎに、ＣＰＵ３はメインメモリ５を所定の前記ＭＳＣＡＮによりメモリ試験をし（Ｓ２２）、異常が無ければ前記ＯＳを所定どおり立ち上げる（Ｓ２３）。
【００５７】
以上のような構成と処理によって、コンピュータにメインメモリを実装した状態のまま、コンピュータに標準的に装備された（またはオプションで装備される）表示モニタへのコンピュータ動作状態の画面表示を正常に維持して、メインメモリの全アドレス領域を詳細にメモリ試験できる。このことから、コンピュータにメインメモリを実装した状態の製品出荷形態の構成にて、該コンピュータ自身だけで詳細なメモリ試験が可能になる。
【００５８】
なお、図４に示したフローチャートは、本発明のメモリ試験機能付きコンピュータ１が目的を達するに相応しい処理ステップの流れを説明する一例であって、これに固定化されるものではない。したがって、本発明の目的が達せられるならば、処理ステップの内容や流れの順序などが変わることは構わない。
【実施例２】
【００５９】
図３は、本発明の実施例２のメモリ試験機能付きコンピュータの構成を示す図であり、前述した実施例１と同様に、ここでも説明の都合上、本発明に直接的に関係しない部分は省略するものとする。
【００６０】
図３において、試験表示メモリ３１b がメモリ試験機能付きコントローラチップ２２b の外部に設けられていることを除いては、図２で示した実施例１のメモリ試験機能付きコンピュータの構成に同じである。したがって、図３中において図２と同符号が付与されたものについては図２中のものと同一であるため、ここではそれらの説明を省略する。
【００６１】
試験表示メモリ３１b は、実施例１の試験表示メモリ３１a と同じく、メモリ試験動作の際に表示モニタに表示する画面表示のためのデータが格納されるものであるが、メモリ試験機能付きコントローラチップ２２b の外部に設けられる。このため、メモリ試験機能付きコントローラチップ２２b については、試験表示メモリ３１b との接続のための接続インタフェース、つまり外部接続信号を有する。試験表示メモリ３１b は、メモリ試験機能付きコントローラチップ２２b の外部に設けられることを除いては、実施例１で説明した試験表示メモリ３１a の説明に同一なものである。
【００６２】
本発明のメモリ試験機能付きコンピュータ１の処理の説明については、図４に示すフローチャートを参照しながら前述した実施例１での説明に同じであるため、ここでは処理の説明を省略するものとする。なお、前述の処理の説明において、メモリ試験機能付きコントローラチップ２２ａはメモリ試験機能付きコントローラチップ２２b に、また試験表示メモリ３１a は試験表示メモリ３１b にと、符号の呼び変えが必要である。
【００６３】
以上のような構成によって、メモリ試験機能付きコントローラチップ２２b の外部に設けられる試験表示メモリ３１b に接続コネクタなどを使用できることから、試験表示メモリ３１b をコンピュータ１から物理的に着脱できるようになる。このことから、メモリ試験を実施する時だけ試験表示メモリ３１b を接続（実装）し、メモリ試験が終了した後、即ち製品出荷時には試験表示メモリ３１b を取り外して出荷させることが可能になることで、顧客での製品使用時の形態と同等条件におけるコンピュータ１のメインメモリ５実装使用実績が得られるとともに、製造コスト低減が可能になる。
【００６４】
また、試験表示メモリ３１b として各種メモリ容量のものから選別して実装できるようになることから、表示画像の品質（画面解像度など）や表示カラーの再現色数などに応じたメモリ容量の試験表示メモリ３１b を実装させることで、表示モニタへの所望の表示能力が自由に設定できるようになる。
【００６５】
なお、図示していないが実施例１および実施例２の構成において、コンピュータ１内にメインメモリ５への供給電源電圧を可変する手段を設け、電源電圧を可変させては、例えば同一の入力指定条件でメモリ試験を実施させることにより、メインメモリ５の電源電圧マージンが調査できる。更に、そのマージン調査結果に基づいて前記供給電源電圧を、実装されたメインメモリ５に最適とされる電源電圧（例えば、電源電圧マージン上限値と下限値とによる中心値）に設定し直すことで、メインメモリ５からより安定した動作を得ることができ、コンピュータ１製品の信頼性向上に繋げることが可能になる。
【図面の簡単な説明】
【００６６】
【図１】本発明の原理ブロック図
【図２】本発明の実施例１のメモリ試験機能付きコンピュータの構成を示す図
【図３】本発明の実施例２のメモリ試験機能付きコンピュータの構成を示す図
【図４】本発明の処理を示すフローチャート
【図５】従来のメモリ試験機能付きコンピュータ
【符号の説明】
【００６７】
１    コンピュータ
２  メモリ試験機能付きコントローラ
３，８３  ＣＰＵ
４，８４  ビデオ表示処理手段
５，８５  メインメモリ
６，８６  画像メモリ
７-1，７-2，７-3，87-1,87-2,87-3  接続インタフェース
９，８９  メモリ制御手段
１０，９０  メモリ試験手段
１１，３１a,３１b   試験表示メモリ
１２，９２  切替手段
１３，９３  基本起動ＲＯＭ                                                      ２２a,２２b,８２  メモリ試験機能付きコントローラチップ
２４  ビデオ表示処理部
２８  画像処理部
２９  メモリ制御部
３０  メモリ試験部
３２-1  第１切替手段
３２-2  第２切替手段
３３  ＢＩＯＳ−ＲＯＭ
３４  Testモードレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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