(57)【要約】【課題】  配線下の平坦化ＣＭＰの存在確率を高くすることで、配線対地容量の変化量を低減し、低消費電力および微細化を実現する半導体装置を短期間で提供しその製造方法を提供する。【解決手段】  下層のゲート配線ダミー４と上層のローカル配線ダミー７との位置関係が千鳥の関係にあり、かつゲート配線ダミー４とローカル配線ダミー７との空間的な重なりを２５％以下としている。その結果、第１層配線９下の対地容量が、直接Ｐ型半導体基板１との容量もしくはダミーを１層介したＰ型半導体基板１との容量となり、しかもダミーを１層介した容量の確立が非常に高くなることから、第１層配線９下の対地容量の変化量を数十％に低減することができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板の一主面上に形成された第１のパターンと、前記第１のパターンの周囲に前記第１のパターンと同層で構成され前記第１のパターンと所定の間隔を空けて周期的に配置された第１の平坦化ダミーと、前記第１のパターンおよび前記第１の平坦化ダミーを覆いかつ平坦化された被膜を含む絶縁膜と、前記絶縁膜上に形成された第２のパターンと前記第２のパターンの周囲に前記第２のパターンと同層で構成され所定の間隔を空けて周期的に配置された第２の平坦化ダミーとを有する半導体装置であって、
前記第１の平坦化ダミーと前記第２の平坦化ダミーの重なり部が、前記第１の平坦化ダミーおよび前記第２の平坦化ダミーの各々のダミー面積の少なくとも２５％以下であることを特徴とする半導体装置。
【請求項２】
第１の平坦化ダミーおよび第２の平坦化ダミーがそれぞれ同じ大きさの矩形である請求項１記載の半導体装置。
【請求項３】
第１の平坦化ダミーおよび前記第２の平坦化ダミーがそれぞれ同じ大きさの短冊形である請求項１記載の半導体装置。
【請求項４】
第１の平坦化ダミーがゲート電極層と同層であり、第２の平坦化ダミーがローカル配線層と同層である請求項１記載の半導体装置。
【請求項５】
第１の平坦化ダミーが活性領域層と同層であり、第２の平坦化ダミーがゲート電極層と同層である請求項１記載の半導体装置。
【請求項６】
半導体基板の一主面上に形成された第１のパターンと、前記第１のパターンの周囲に前記第１のパターンと同層で構成され、前記第１のパターンと所定の間隔を空けて周期的に配置された第１の平坦化ダミーと、前記第１のパターンとの間隔が前記第１のパターンと前記第１の平坦化ダミーとの前記所定の間隔よりも狭い間隔でかつ前記第１の平坦化ダミーよりも幅が狭く配置された第２の平坦化ダミーとを備え、前記第２の平坦化ダミーは、少なくとも前記第１の平坦化ダミーと前記第１のパターンの間の一部に配置され、前記第１の平坦化ダミーは、少なくとも前記第１の平坦化ダミーの反転パターンが形成可能な大きさを有し、前記第２の平坦化ダミーは、少なくとも前記第２の平坦化ダミーの反転パターンが形成できない大きさを有することを特徴とする半導体装置。
【請求項７】
第１の平坦化ダミーがそれぞれ同じ大きさの矩形であり、第２の平坦化ダミーが周期的に配置された短冊形である請求項６記載の半導体装置。
【請求項８】
第１の平坦化ダミーおよび第２の平坦化ダミーが、活性領域層と同層である請求項６記載の半導体装置。
【請求項９】
第１の平坦化ダミーおよび第２の平坦化ダミーが、ゲート電極層と同層である請求項６記載の半導体装置。
【請求項１０】
第１の平坦化ダミーおよび第２の平坦化ダミーが、ローカル配線層と同層である請求項６記載の半導体装置。
【請求項１１】
第１導電型半導体基板の一主面上に、第１のパターンと前記第１のパターンの周囲に前記第１のパターンと所定の間隔を空けて周期的かつ同じ大きさで配置された第１の平坦化ダミーを形成する第１の工程と、少なくとも前記第１のパターンと前記第１の平坦化ダミーを覆う絶縁膜を形成し、前記絶縁膜をＣＭＰにより平坦化する第２の工程と、前記絶縁膜上に第２のパターンと前記第２のパターンの周囲に前記第２のパターンと所定の間隔を空けて周期的かつ同じ大きさで配置された第２の平坦化ダミーを形成する第３の工程とを含み、前記第３の工程において、前記第１の平坦化ダミーと前記第２の平坦化ダミーの重なり部が、前記第１の平坦化ダミーおよび前記第２の平坦化ダミーの各々のダミー面積の少なくとも２５％以下となるように前記第２の平坦化ダミーを形成することを特徴とする半導体装置の製造方法。
【請求項１２】
第１の平坦化ダミーおよび第２の平坦化ダミーが矩形である請求項１１記載の半導体装置の製造方法。
【請求項１３】
第１の平坦化ダミーおよび第２の平坦化ダミーが短冊形である請求項１１記載の半導体装置の製造方法。
【請求項１４】
第１の平坦化ダミーがゲート電極層と同層であり、第２の平坦化ダミーがローカル配線層と同層である請求項１１記載の半導体装置の製造方法。
【請求項１５】
第１の平坦化ダミーが活性領域層と同層であり、第２の平坦化ダミーがゲート電極層と同層である請求項１１記載の半導体装置の製造方法。
【請求項１６】
半導体基板の一主面上に第１のパターンと、前記第１のパターンの周囲に前記第１のパターンと所定の間隔を空けて同じ大きさでかつ周期的に配置された第１の平坦化ダミーと、前記第１のパターンとの間隔が前記第１のパターンと前記第１の平坦化ダミーとの前記所定の間隔よりも狭い間隔でかつ前記第１の平坦化ダミーよりも幅が狭く周期的に配置された第２の平坦化ダミーとを形成する第１の工程と、少なくとも前記第１のパターン、前記第１の平坦化ダミーおよび前記第２の平坦化ダミーを覆う絶縁膜を形成する第２の工程と、所定の大きさより大きい前記第１のパターンと前記第１の平坦化ダミー領域上の前記絶縁膜をパターン端部領域を所定の幅で残存させて選択的に除去する第３の工程と、前記絶縁膜をＣＭＰにより平坦化する第４の工程とを含み、前記第１の工程において、前記第２の平坦化ダミーは少なくとも前記第１の平坦化ダミーと前記第１のパターンの間の一部に配置され、前記第３の工程において、前記第２の平坦化ダミー上の前記絶縁膜は選択的に除去しないことを特徴とする半導体装置の製造方法。
【請求項１７】
第１の平坦化ダミーが矩形であり、第２の平坦化ダミーが短冊形である請求項１６記載の半導体装置の製造方法。
【請求項１８】
第１の平坦化ダミーおよび第２の平坦化ダミーが、活性領域層と同層である請求項１６記載の半導体装置の製造方法。
【請求項１９】
第１の平坦化ダミーおよび第２の平坦化ダミーが、ゲート電極層と同層である請求項１６記載の半導体装置の製造方法。
【請求項２０】
第１の平坦化ダミーおよび第２の平坦化ダミーが、ローカル配線層と同層である請求項１６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ素子等を同一半導体基板上に混載集積化したＬＳＩの構造等の半導体装置およびその製造方法に関し、特に平坦化ＣＭＰ用ダミーパターンの構造およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩの微細化が進み、特開２００１−１６８２０５に示されるような平坦化ＣＭＰ用ダミーパターン形成の提案が数多くみられる。
【０００３】
従来、提案されている平坦化ＣＭＰ用ダミーパターンの構造およびその製造方法の一例について、図１１〜図１５を参照しながら説明する。
【０００４】
まず、図１１に従来技術の平面構造図、図１２に図１１のＣ−Ｃ′線における断面構造図を示す。従来技術においては、活性領域１０１とゲート電極配線３を避けるように矩形の活性領域ダミー１０２と矩形のゲート配線ダミー４が一定の間隔を空けて規則正しく配置されている。また、活性領域ダミー１０２とゲート配線ダミー４は、同心状の関係で活性領域ダミー１０２の方が大きい配置となっている。そして、第１層配線９が、活性領域１０１、ゲート電極配線３、活性領域ダミー１０２、ゲート配線ダミー４の位置とは関係なく配置されている。さらに、断面構造では活性領域１０１と活性領域ダミー１０２間、活性領域ダミー１０２間には素子分離酸化膜２が充填され、ゲート電極配線３と活性領域１０１間、活性領域ダミー１０２とゲート配線ダミー４間は、ゲート酸化膜１０３で分離されている。また、全面が平坦化された層間絶縁膜８で覆われ、その上に第１層配線９が形成されている。
【０００５】
次に、図１３〜図１５に製造方法の一例を示す。
【０００６】
まず、図１３に示すように、比抵抗が例えば１０〜２０Ω・ｃｍの（１００）面を主面とするシリコン単結晶からなるＰ型半導体基板１の表面にパッド酸化膜を例えば９００℃の熱酸化により２０ｎｍ程度形成する。その後、保護窒化膜を例えば減圧ＣＶＤ法により１００ｎｍ程度形成した後、レジストマスクにより、活性領域１０１および活性領域ダミー１０２以外のフィールド領域の保護窒化膜、パッド酸化膜を例えばドライエッチングでエッチングし、フィールド領域のＰ型半導体基板１を例えばドライエッチングにより４００ｎｍ程度の深さのトレンチ溝に加工する。次に、トレンチ溝内壁に例えば９００℃の熱酸化により、保護酸化膜を２０ｎｍ程度形成し、全面に素子分離酸化膜２を例えばＣＶＤ法により８００ｎｍ程度形成する。次に、例えば、ＣＭＰ法により素子分離酸化膜２を保護窒化膜の表面が露出するまで研磨し、素子分離酸化膜２をトレンチ溝内に埋め込み、保護窒化膜を例えば熱燐酸により全面除去することにより、活性領域１０１、活性領域ダミー１０２を素子分離酸化膜２により区画する。
【０００７】
次に、図１４に示すように、パッド酸化膜を例えばフッ酸によるウェットエッチングにより除去し、全面にゲート酸化膜１０３を例えばドライ酸化により４ｎｍ程度形成する。次に、全面に多結晶シリコン膜を例えばＣＶＤにより３００ｎｍ程度堆積し、例えばレジストマスクのドライエッチングによりゲート電極配線３およびゲート配線ダミー４を加工形成する。
【０００８】
次に、図１５に示すように、層間絶縁膜８を例えばＣＶＤ法によって１０００ｎｍ程度形成し、例えばＣＭＰ法によって平坦化した後、例えばドライエッチングによりコンタクトホールを形成する。次に、コンタクトホール内を例えばＣＶＤ法によりタングステンを埋め込み、コンタクトプラグを形成する。図では各注入工程を省略しているが、最後に第１層配線９を形成すれば、トランジスタは完成する。
【０００９】
以上のようにして、トランジスタ等を搭載したＬＳＩが製造される。
【特許文献１】特開２００１−１６８２０５
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図１１〜図１５に示すような半導体装置およびその製造方法では、次のような問題点を有していた。
【００１１】
トランジスタ素子等を搭載したＬＳＩを形成する場合、図１２に示すように、各素子間を接続する第１層配線９の形成が必要である。
【００１２】
しかし、ＬＳＩの微細化に伴い、平坦化ＣＭＰ用ダミーとして、活性領域ダミー１０２、ゲート配線ダミー４の形成が必要となり、その結果第１層配線９の直下には、ＣＭＰダミーが有るところと無いところが混在することになる。このため、第１層配線９の対地容量を考えると図１２の構成では、ＣＭＰダミーの有るところの対地容量は、無いところの２倍以上となり、配線の配置の仕方によって、配線に寄生する対地容量が大きく変化量することになる。また、チップに対するＣＭＰダミーの比率が高くなるほど第１層配線９の対地容量が大きくなることとなる。
【００１３】
従って、ＬＳＩ設計の観点から考えると、配線に寄生する対地容量を配線の配置位置に対して完全に網羅する必要があり、ＬＳＩ短期設計の妨げとなっている。さらに、配線に寄生する対地容量自体の増加により、ＬＳＩの微細化・低消費電力化の妨げとなっている。
【００１４】
本発明は斯かる点に鑑みてなされたものであり、その目的は、平坦化ＣＭＰダミーを形成した場合にも、各素子間を接続する配線の配置位置に寄らず、その配線に寄生する対地容量の変化量を少なく、かつ場合によっては対地容量を少なくすることにより、高集積・低消費電力なＬＳＩを短期間で設計しうる半導体装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【００１５】
目的を達成するために、本発明では、請求項１〜１０に記載される半導体装置の構造に関する手段と、請求項１１〜２０に記載される半導体装置の製造方法に関する手段とを講じている。
【００１６】
請求項１記載の半導体装置は、半導体基板の一主面上に形成された第１のパターンと、第１のパターンの周囲に第１のパターンと同層で構成され第１のパターンと所定の間隔を空けて周期的に配置された第１の平坦化ダミーと、第１のパターンおよび第１の平坦化ダミーを覆いかつ平坦化された被膜を含む絶縁膜と、絶縁膜上に形成された第２のパターンと第２のパターンの周囲に第２のパターンと同層で構成され所定の間隔を空けて周期的に配置された第２の平坦化ダミーとを有する半導体装置であって、
第１の平坦化ダミーと第２の平坦化ダミーの重なり部が、第１の平坦化ダミーおよび第２の平坦化ダミーの各々のダミー面積の少なくとも２５％以下であることを特徴とするものである。
【００１７】
請求項１記載の半導体装置によれば、配線下に存在する平坦化ＣＭＰダミーの存在確率を高くすることができるため、配線下の対地容量の変化量を少なくでき、配線下の容量を詳細に考慮する必要がなくなるので、短期間で高集積なＬＳＩを実現することができる。さらに場合によっては、配線対地容量が、ダミーを介した直列接続となる確率が高くなり、対地容量自体を少なくすることができるので、ＬＳＩの低消費電力化も合わせて実現することができる。
【００１８】
そのため、平坦化ＣＭＰダミーを形成した場合にも、各素子間を接続する配線の配置位置に寄らず、その配線に寄生する対地容量の変化量を少なく、かつ場合によっては対地容量を少なくすることができる。その結果、微細化によりＬＳＩの大規模化を図っても、短期間で高集積・低消費電力なＬＳＩを実現することができる。
【００１９】
請求項２記載の半導体装置は、請求項１において、第１の平坦化ダミーおよび第２の平坦化ダミーがそれぞれ同じ大きさの矩形である。
【００２０】
請求項２記載の半導体装置によれば、請求項１と同様な効果がある。
【００２１】
請求項３記載の半導体装置は、請求項１において、第１の平坦化ダミーおよび第２の平坦化ダミーがそれぞれ同じ大きさの短冊形である。
【００２２】
請求項３記載の半導体装置によれば、請求項１と同様な効果がある。
【００２３】
請求項４記載の半導体装置は、請求項１において、第１の平坦化ダミーがゲート電極層と同層であり、第２の平坦化ダミーがローカル配線層と同層である。
【００２４】
請求項４記載の半導体装置によれば、請求項１と同様な効果がある。
【００２５】
請求項５記載の半導体装置は、請求項１において、第１の平坦化ダミーが活性領域層と同層であり、第２の平坦化ダミーがゲート電極層と同層である。
【００２６】
請求項５記載の半導体装置によれば、請求項１と同様な効果がある。
【００２７】
請求項６記載の半導体装置は、半導体基板の一主面上に形成された第１のパターンと、第１のパターンの周囲に第１のパターンと同層で構成され、第１のパターンと所定の間隔を空けて周期的に配置された第１の平坦化ダミーと、第１のパターンとの間隔が第１のパターンと第１の平坦化ダミーとの所定の間隔よりも狭い間隔でかつ第１の平坦化ダミーよりも幅が狭く配置された第２の平坦化ダミーとを備え、第２の平坦化ダミーは、少なくとも第１の平坦化ダミーと第１のパターンの間の一部に配置され、第１の平坦化ダミーは、少なくとも第１の平坦化ダミーの反転パターンが形成可能な大きさを有し、第２の平坦化ダミーは、少なくとも第２の平坦化ダミーの反転パターンが形成できない大きさを有することを特徴とするものである。
【００２８】
請求項６記載の半導体装置によれば、平坦化ＣＭＰダミーを形成した場合にも、平坦化ＣＭＰダミーを隙間なく敷き詰めることができ、各素子間を接続する配線の配置位置に寄らず、その配線に寄生する対地容量の変化量を少なく、かつ場合によっては対地容量を少なくすることができる。その結果、微細化によりＬＳＩの大規模化を図っても、短期間で高集積・低消費電力なＬＳＩを実現することができる。
【００２９】
請求項７記載の半導体装置は、請求項６において、第１の平坦化ダミーがそれぞれ同じ大きさの矩形であり、第２の平坦化ダミーが周期的に配置された短冊形である。
【００３０】
請求項７記載の半導体装置によれば、請求項６と同様な効果がある。
【００３１】
請求項８記載の半導体装置は、請求項６において、第１の平坦化ダミーおよび第２の平坦化ダミーが、活性領域層と同層である。
【００３２】
請求項８記載の半導体装置によれば、請求項６と同様な効果がある。
【００３３】
請求項９記載の半導体装置は、請求項６において、第１の平坦化ダミーおよび第２の平坦化ダミーが、ゲート電極層と同層である。
【００３４】
請求項９記載の半導体装置によれば、請求項６と同様な効果がある。
【００３５】
請求項１０記載の半導体装置は、請求項６において、第１の平坦化ダミーおよび第２の平坦化ダミーが、ローカル配線層と同層である。
【００３６】
請求項１０記載の半導体装置によれば、請求項６と同様な効果がある。
【００３７】
請求項１１記載の半導体装置の製造方法は、第１導電型半導体基板の一主面上に、第１のパターンと第１のパターンの周囲に第１のパターンと所定の間隔を空けて周期的かつ同じ大きさで配置された第１の平坦化ダミーを形成する第１の工程と、少なくとも第１のパターンと第１の平坦化ダミーを覆う絶縁膜を形成し、絶縁膜をＣＭＰにより平坦化する第２の工程と、絶縁膜上に第２のパターンと第２のパターンの周囲に第２のパターンと所定の間隔を空けて周期的かつ同じ大きさで配置された第２の平坦化ダミーを形成する第３の工程とを含み、第３の工程において、第１の平坦化ダミーと第２の平坦化ダミーの重なり部が、第１の平坦化ダミーおよび第２の平坦化ダミーの各々のダミー面積の少なくとも２５％以下となるように第２の平坦化ダミーを形成することを特徴とするものである。
【００３８】
請求項１１記載の半導体装置の製造方法によれば、平坦化ＣＭＰダミーを形成した場合にも、各素子間を接続する配線の配置位置に寄らず、その配線に寄生する対地容量の変化量を少なく、かつ場合によっては対地容量を少なくすることができる。その結果、微細化によりＬＳＩの大規模化を図っても、短期間で高集積・低消費電力なＬＳＩを実現することができる。
【００３９】
請求項１２記載の半導体装置の製造方法は、請求項１１において、第１の平坦化ダミーおよび第２の平坦化ダミーが矩形である。
【００４０】
請求項１２記載の半導体装置の製造方法によれば、請求項１１と同様な効果がある。
【００４１】
請求項１３記載の半導体装置の製造方法は、請求項１１において、第１の平坦化ダミーおよび第２の平坦化ダミーが短冊形である。
【００４２】
請求項１３記載の半導体装置の製造方法によれば、請求項１１と同様な効果がある。
【００４３】
請求項１４記載の半導体装置の製造方法は、請求項１１において、第１の平坦化ダミーがゲート電極層と同層であり、第２の平坦化ダミーがローカル配線層と同層である。
【００４４】
請求項１４記載の半導体装置の製造方法によれば、請求項１１と同様な効果がある。
【００４５】
請求項１５記載の半導体装置の製造方法は、請求項１１において、第１の平坦化ダミーが活性領域層と同層であり、第２の平坦化ダミーがゲート電極層と同層である。
【００４６】
請求項１５記載の半導体装置の製造方法によれば、請求項１１と同様な効果がある。
【００４７】
請求項１６記載の半導体装置の製造方法は、半導体基板の一主面上に第１のパターンと、第１のパターンの周囲に第１のパターンと所定の間隔を空けて同じ大きさでかつ周期的に配置された第１の平坦化ダミーと、第１のパターンとの間隔が第１のパターンと第１の平坦化ダミーとの所定の間隔よりも狭い間隔でかつ第１の平坦化ダミーよりも幅が狭く周期的に配置された第２の平坦化ダミーとを形成する第１の工程と、少なくとも第１のパターン、第１の平坦化ダミーおよび第２の平坦化ダミーを覆う絶縁膜を形成する第２の工程と、所定の大きさより大きい第１のパターンと第１の平坦化ダミー領域上の絶縁膜をパターン端部領域を所定の幅で残存させて選択的に除去する第３の工程と、絶縁膜をＣＭＰにより平坦化する第４の工程とを含み、第１の工程において、第２の平坦化ダミーは少なくとも第１の平坦化ダミーと第１のパターンの間の一部に配置され、第３の工程において、第２の平坦化ダミー上の絶縁膜は選択的に除去しないことを特徴とするものである。
【００４８】
請求項１６記載の半導体装置の製造方法によれば、平坦化ＣＭＰダミーを形成した場合にも、平坦化ＣＭＰダミーを隙間なく敷き詰めることができ、各素子間を接続する配線の配置位置に寄らず、その配線に寄生する対地容量の変化量を少なく、かつ場合によっては対地容量を少なくすることができる。その結果、微細化によりＬＳＩの大規模化を図っても、短期間で高集積・低消費電力なＬＳＩを実現することができる。
【００４９】
請求項１７記載の半導体装置の製造方法は、請求項１６において、第１の平坦化ダミーが矩形であり、第２の平坦化ダミーが短冊形である。
【００５０】
請求項１７記載の半導体装置の製造方法によれば、請求項１６と同様な効果がある。
【００５１】
請求項１８記載の半導体装置の製造方法は、請求項１６において、第１の平坦化ダミーおよび第２の平坦化ダミーが、活性領域層と同層である。
【００５２】
請求項１８記載の半導体装置の製造方法によれば、請求項１６と同様な効果がある。
【００５３】
請求項１９記載の半導体装置の製造方法は、請求項１６において、第１の平坦化ダミーおよび第２の平坦化ダミーが、ゲート電極層と同層である。
【００５４】
請求項１９記載の半導体装置の製造方法によれば、請求項１６と同様な効果がある。
【００５５】
請求項２０記載の半導体装置の製造方法は、請求項１６において、第１の平坦化ダミーおよび第２の平坦化ダミーが、ローカル配線層と同層である。
【００５６】
請求項２０記載の半導体装置の製造方法によれば、請求項１６と同様な効果がある。
【発明の効果】
【００５７】
請求項１記載の半導体装置によれば、配線下に存在する平坦化ＣＭＰダミーの存在確率を高くすることができるため、配線下の対地容量の変化量を少なくでき、配線下の容量を詳細に考慮する必要がなくなるので、短期間で高集積なＬＳＩを実現することができる。さらに場合によっては、配線対地容量が、ダミーを介した直列接続となる確率が高くなり、対地容量自体を少なくすることができるので、ＬＳＩの低消費電力化も合わせて実現することができる。
【００５８】
そのため、平坦化ＣＭＰダミーを形成した場合にも、各素子間を接続する配線の配置位置に寄らず、その配線に寄生する対地容量の変化量を少なく、かつ場合によっては対地容量を少なくすることができる。その結果、微細化によりＬＳＩの大規模化を図っても、短期間で高集積・低消費電力なＬＳＩを実現することができる。
【００５９】
請求項２から請求項５記載の半導体装置によれば、請求項１と同様な効果がある。
【００６０】
請求項６記載の半導体装置によれば、平坦化ＣＭＰダミーを形成した場合にも、平坦化ＣＭＰダミーを隙間なく敷き詰めることができ、各素子間を接続する配線の配置位置に寄らず、その配線に寄生する対地容量の変化量を少なく、かつ場合によっては対地容量を少なくすることができる。その結果、微細化によりＬＳＩの大規模化を図っても、短期間で高集積・低消費電力なＬＳＩを実現することができる。
【００６１】
請求項７から請求項１０記載の半導体装置によれば、請求項６と同様な効果がある。
【００６２】
請求項１１記載の半導体装置の製造方法によれば、平坦化ＣＭＰダミーを形成した場合にも、各素子間を接続する配線の配置位置に寄らず、その配線に寄生する対地容量の変化量を少なく、かつ場合によっては対地容量を少なくすることができる。その結果、微細化によりＬＳＩの大規模化を図っても、短期間で高集積・低消費電力なＬＳＩを実現することができる。
【００６３】
請求項１２から請求項１５記載の半導体装置の製造方法によれば、請求項１１と同様な効果がある。
【００６４】
請求項１６記載の半導体装置の製造方法によれば、平坦化ＣＭＰダミーを形成した場合にも、平坦化ＣＭＰダミーを隙間なく敷き詰めることができ、各素子間を接続する配線の配置位置に寄らず、その配線に寄生する対地容量の変化量を少なく、かつ場合によっては対地容量を少なくすることができる。その結果、微細化によりＬＳＩの大規模化を図っても、短期間で高集積・低消費電力なＬＳＩを実現することができる。
【００６５】
請求項１７から請求項２０記載の半導体装置の製造方法によれば、請求項１６と同様な効果がある。
【発明を実施するための最良の形態】
【００６６】
（実施の形態１）
まず、実施の形態１について説明する。図１は、実施の形態１における半導体装置の平面構造図、図２は、図１のＡ〜Ａ´における半導体装置の断面構造図である。
【００６７】
まず、図１、図２に示すように、Ｐ型半導体基板１上に素子分離酸化膜２が形成され、その上に第１のパターンとしてゲート電極配線３が形成されている。ゲート電極配線３の周囲には、例えばゲート電極配線３との距離が１μｍ以上のところに、ゲート配線ダミー４が、例えば、同じ大きさの１μｍ角で２μｍピッチで周期的に配置されている。それを覆うように平坦化された層間絶縁膜５が形成されている。その上に第２のパターンとしてローカル配線６が形成され、ローカル配線６の周囲には、例えばローカル配線６との距離が１μｍ以上のところに、ローカル配線ダミー７が、例えば同じ大きさの１μｍ角で２μｍ配置ピッチで周期的に配置されている。
【００６８】
さらに、それを覆うように平坦化された層間絶縁膜８が形成され、その上に第１層配線９が形成されている。また、ゲート配線ダミー４とローカル配線ダミー７との空間的な重なりは、例えばそれぞれの面積の１０％程度になっている。以上のように、実施の形態１は構成されている。
【００６９】
次に、図３〜図５に、実施の形態１における半導体装置の製造工程断面図を示す。
【００７０】
まず、図３に示すように、比抵抗が例えば１０〜２０Ω・ｃｍの（１００）面を主面とするシリコン単結晶からなるＰ型半導体基板１の表面にパッド酸化膜を例えば９００℃の熱酸化により２０ｎｍ程度形成する。その後、保護窒化膜を例えば減圧ＣＶＤ法により１００ｎｍ程度形成した後、レジストマスクにより、フィールド領域の保護窒化膜、パッド酸化膜を例えばドライエッチングでエッチングし、フィールド領域のＰ型半導体基板１を例えばドライエッチングにより４００ｎｍ程度の深さのトレンチ溝に加工する。次に、トレンチ溝内壁に例えば９００℃の熱酸化により、保護酸化膜を２０ｎｍ程度形成し、全面に素子分離酸化膜２を例えばＣＶＤ法により８００ｎｍ程度形成する。次に、例えばＣＭＰ法により素子分離酸化膜２を保護窒化膜の表面が露出するまで研磨し、素子分離酸化膜２をトレンチ溝内に埋め込み、保護窒化膜を例えば熱燐酸により全面除去する。その後、パッド酸化膜を例えばフッ酸によるウェットエッチングにより除去し、全面にゲート酸化膜を例えばドライ酸化により４ｎｍ程度形成する。次に、全面に多結晶シリコン膜を例えばＣＶＤにより３００ｎｍ程度堆積し、例えばレジストマスクのドライエッチングによりゲート電極配線３およびその周囲に例えばゲート電極配線３からの距離が１μｍ以上のところに例えば大きさ１μｍ角で２μｍ配置ピッチで周期的にゲート配線ダミー４を加工形成する。
【００７１】
次に、図４に示すように、層間絶縁膜５を例えばＣＶＤ法によって１０００ｎｍ程度形成し、ＣＭＰにより平坦化した後、例えばドライエッチングによりコンタクトホールを形成する。次に、コンタクトホール内を例えばＣＶＤ法によりタングステンを埋め込み、コンタクトプラグを形成する。その後、例えばタングステンを１００ｎｍ程度スパッタによって形成し、例えばレジストマスクのドライエッチングにより、ローカル配線６およびその周囲に例えばローカル配線６からの距離が１μｍ以上のところに例えば大きさ１μｍ角で２μｍ配置ピッチで周期的にローカル配線ダミー７を加工形成する。
【００７２】
次に、図５に示すように、層間絶縁膜８を例えばＣＶＤ法によって１０００ｎｍ程度形成し、ＣＭＰにより平坦化した後、例えばドライエッチングによりコンタクトホールを形成し、その上に例えばアルミを６００ｎｍ程度スパッタによって形成し、例えばレジストマスクのドライエッチングにより、第１層配線９を形成し、図示はしていないが多層配線を形成することでＬＳＩは完成する。
【００７３】
以上のようにして、トランジスタ等を搭載したＬＳＩが製造される。
【００７４】
以上のように、本実施の形態によれば、下層の平坦化ＣＭＰダミーであるゲート配線ダミー４と上層の平坦化ＣＭＰダミーであるローカル配線ダミー７との位置関係が千鳥の関係にあり、かつ、ゲート配線ダミー４とローカル配線ダミー７との空間的な重なりが２５％以下となるような構造となっている。２５％を超えると、ダミーの重なる範囲が増加する一方、配線の直下にダミーが有るところと無いところの混在が増加し、対地容量の変化が大きくなる。
【００７５】
以上のような構造および製造方法のトランジスタ等を搭載した半導体装置を形成することによって、以下の効果を得ることができる。
【００７６】
図１１に示すように、従来の装置では、下層の平坦化ＣＭＰダミーである活性領域ダミー１０２と上層の平坦化ＣＭＰダミーであるゲート配線ダミー４との位置関係が同相の関係で、かつ、空間的な重なりが１００％であるのに対し、本発明では、図１、図２に示すように、下層の平坦化ＣＭＰダミーであるゲート配線ダミー４と上層の平坦化ＣＭＰダミーであるローカル配線ダミー７との位置関係が千鳥の関係にあり、かつゲート配線ダミー４とローカル配線ダミー７との空間的な重なりを２５％以下とするので、第１層配線９の下に平坦化ＣＭＰダミーが１層だけ存在する確率が非常に高くなる。従って、従来の方法では第１層配線９下の対地容量が、直接Ｐ型半導体基板１との容量もしくはダミーを２層介したＰ型半導体基板１との容量となり、その差が数倍と大きかったのに対し、本発明では、第１層配線９下の対地容量が、直接Ｐ型半導体基板１との容量もしくはダミーを１層介したＰ型半導体基板１との容量となり、しかもダミーを１層介した容量の確率が非常に高くなることから、第１層配線９下の対地容量変化量を数十％に低減することができ、微細化によりＬＳＩの大規模化を図っても、配線下の容量を詳細に考慮する必要がなく、短期間で高集積なＬＳＩを実現することができる。また、配線対地容量が、ダミーを介した直列接続となる確率が高く、その結果、場合によっては、対地容量自体が少なくなる可能性も高くなり、ＬＳＩの低消費電力化も合わせて実現することができる。
【００７７】
（実施の形態２）
次に、実施の形態２について説明する。図６は、実施の形態２における半導体装置の平面構造図、図７は、図６のＢ〜Ｂ´における半導体装置の断面構造図である。
【００７８】
まず、図６および図７に示すように、Ｐ型半導体基板１上に活性領域１０１が形成され、活性領域１０１の周囲には、例えば活性領域１０１との距離が１μｍ以上のところに、活性領域ダミー１０２が、例えば同じ大きさ４μｍ角で６μｍピッチで周期的に配置されている。さらに、活性領域１０１と活性領域ダミー１０２の間隔が大きい部分に、例えば活性領域１０１との距離が０．４μｍ以上のところに、細幅活性領域ダミー２０１が０．５μｍ幅の任意長さ、例えば同じ大きさで間隔０．５μｍで周期的に配置され、活性領域１０１と活性領域ダミー１０２の隙間を埋めている。そして、活性領域１０１、活性領域ダミー１０２および細幅活性領域ダミー２０１以外のところに素子分離酸化膜２が充填形成され、それぞれ平坦化されている。その上にゲート電極配線３が形成され、それを覆うように平坦化された層間絶縁膜８が形成され、その上に第１層配線９が形成されている。以上のように、実施の形態２は構成されている。
【００７９】
次に、図８〜図１０に、実施の形態２における半導体装置の製造工程断面図を示す。
【００８０】
まず、図８に示すように、比抵抗が例えば１０〜２０Ω・ｃｍの（１００）面を主面とするシリコン単結晶からなるＰ型半導体基板１の表面にパッド酸化膜を例えば９００℃の熱酸化により２０ｎｍ程度形成する。その後、シリコン窒化膜２０３を例えば減圧ＣＶＤ法により１００ｎｍ程度形成した後、レジストマスクにより、フィールド領域のシリコン窒化膜２０３、パッド酸化膜を例えばドライエッチングでエッチングし、フィールド領域のＰ型半導体基板１を例えばドライエッチングにより４００ｎｍ程度の深さのトレンチ溝に加工する。次に、トレンチ溝内壁に例えば９００℃の熱酸化により、保護酸化膜を２０ｎｍ程度形成し、全面に素子分離酸化膜２を例えばＣＶＤ法により８００ｎｍ程度形成する。次に、例えばレジストにより活性領域ダミー反転パターン２０２を、所定の大きさより大きいたとえば２μｍ角以上の活性領域１０１と活性領域ダミー１０２の例えばそれぞれの辺から内側１μｍのところに開口形成する。つまり、パターン端部領域を所定の幅で残存させて選択的に除去する。
【００８１】
次に、図９に示すように、例えばドライエッチングにより、開口部の素子分離酸化膜２をシリコン窒化膜２０３の表面までエッチング除去する。次に、例えばＣＭＰ法により素子分離酸化膜２をシリコン窒化膜２０３の表面高さまで研磨し、素子分離酸化膜２をトレンチ溝内に埋め込み、シリコン窒化膜２０３を例えば熱燐酸により全面除去する。その後、パッド酸化膜を例えばフッ酸によるウェットエッチングにより除去し、さらにオーバーエッチングにより、Ｐ型半導体基板１と素子分離酸化膜２の高さを平坦化する。
【００８２】
次に、図１０に示すように、全面にゲート酸化膜１０３を例えばドライ酸化により４ｎｍ程度形成し、全面に多結晶シリコン膜を例えばＣＶＤにより３００ｎｍ程度堆積し、例えばレジストマスクのドライエッチングによりゲート電極配線３を加工形成する。次に、層間絶縁膜８を例えばＣＶＤ法によって１０００ｎｍ程度形成し、ＣＭＰにより平坦化した後、例えばドライエッチングによりコンタクトホールを形成し、その上に例えばアルミを６００ｎｍ程度スパッタによって形成し、例えばレジストマスクのドライエッチングにより、第１層配線９を形成した後、図示はしていないが多層配線を形成することでＬＳＩは完成する。
【００８３】
以上のようにして、トランジスタ等を搭載したＬＳＩが製造される。
【００８４】
従って、本実施の形態においても、実施の形態１と同様の効果を得ることができる。即ち、図１１に示すように、従来の方法では、活性領域１０１と活性領域ダミー１０２の間にどうしても大きな隙間ができるのに対し、本発明では、図6および図７に示すように、活性領域１０１と活性領域ダミー１０２の隙間を細幅活性領域ダミー２０１で埋めることで、活性領域ダミー１０２の存在確率を高くしている。従って、従来の方法では、第１層配線９が活性領域ダミー１０２のないところを通る確率が高く、対地容量の変化量が大きかったのに対し、本発明では、第１層配線９が活性領域ダミー１０２のないところを通る確率が少なくなり、第１層配線９下の対地容量変化量を低減することができる。従って、微細化によりＬＳＩの大規模化を図っても、配線下の容量を詳細に考慮する必要がなく、短期間で高集積なＬＳＩを実現することができる。
【００８５】
加えて、本実施の形態では、上述したように、活性領域１０１と活性領域ダミー１０２の隙間を細幅活性領域ダミー２０１で埋めている。さらに、比較的大きな活性領域１０１と活性領域ダミー１０２上には、活性領域ダミー反転パターン２０２を形成し、その部分の素子分離絶縁膜２を除去してから平坦化ＣＭＰを行っている。一般に、活性領域部の面積が大きいとＣＭＰで平坦化した場合の素子分離絶縁膜高さは高く、面積が小さいと低くなるが、本実施の形態では、活性領域の面積が小さくなる細幅活性領域ダミー部２０１では、活性領域ダミー反転パターン２０２を形成しないので、素子分離高さが低くなりにくい。さらに、活性領域１０１の周囲を活性領域ダミー１０１と細幅活性領域ダミー２０１で隙間なく埋め込むことができるので、素子分離高さを均一にすることができる。
【００８６】
従って、第１層配線９下の対地容量のばらつきを非常に小さくすることができ、配線下の容量を詳細に考慮する必要がなく、短期間で高集積・高性能なＬＳＩを実現することができる。
【００８７】
（その他の実施の形態）
実施の形態１において、各ダミーを正方形としたが、長方形その他の矩形や短冊形およびライン状並びに任意の形としてもよい。
【００８８】
実施の形態２において、活性領域ダミー１０２を正方形としたが、長方形その他の矩形や短冊形およびライン状並びに任意の形としてもよい。
【００８９】
実施の形態２において、細幅活性領域ダミー２０１を細幅のライン状としたが、長方形その他の矩形や短冊形および任意の形としてもよい。
【産業上の利用可能性】
【００９０】
本発明にかかる半導体装置およびその製造方法は、平坦化ＣＭＰダミーを形成した場合にも、各素子間を接続する配線の配置位置に寄らず、その配線に寄生する対地容量の変化量を少なく、かつ場合によっては対地容量を少なくすることができ、短期間で高集積・低消費電力なＬＳＩを実現することができるという効果を有し、トランジスタ素子等を同一半導体基板上に混載集積化したＬＳＩの構造等の半導体装置およびその製造方法、特に平坦化ＣＭＰ用ダミーパターンの構造およびその製造方法等として有用である。
【図面の簡単な説明】
【００９１】
【図１】実施の形態１の製造工程における半導体装置の平面図である。
【図２】実施の形態１の製造工程における半導体装置の図１Ａ〜Ａ´線の断面図である。
【図３】実施の形態１の製造工程におけるゲート電極配線等を形成する工程を示す半導体装置の断面図である。
【図４】実施の形態１の製造工程におけるローカル配線等を形成する工程を示す半導体装置の断面図である。
【図５】実施の形態１の製造工程における配線を形成する工程を示す半導体装置の断面図である。
【図６】実施の形態２の製造工程における半導体装置の平面図である。
【図７】実施の形態２の製造工程における半導体装置の図１１Ｂ〜Ｂ´線の断面図である。
【図８】実施の形態２の製造工程における素子分離絶縁膜等を形成する工程を示す半導体装置の断面図である。
【図９】実施の形態２の製造工程における素子分離等を形成する工程を示す半導体装置の断面図である。
【図１０】実施の形態２の製造工程における配線等を形成する工程を示す半導体装置の断面図である。
【図１１】従来の製造工程における半導体装置の平面図である。
【図１２】従来の製造工程における半導体装置の図２１Ｃ〜Ｃ´線の断面図である。
【図１３】従来の製造工程における素子分離等を形成する工程を示す半導体装置の断面図である。
【図１４】従来の製造工程におけるゲート電極等を形成する工程を示す半導体装置の断面図である。
【図１５】従来の製造工程における配線等を形成する工程を示す半導体装置の断面図である。
【符号の説明】
【００９２】
１      Ｐ型半導体基板
２      素子分離酸化膜
３      ゲート電極配線
４      ゲート配線ダミー
５      層間絶縁膜
６      ローカル配線
７      ローカル配線ダミー
８      層間絶縁膜
９      第１層配線
１０１  活性領域
１０２  活性領域ダミー
１０３  ゲート酸化膜
２０１  細幅活性領域ダミー
２０２  活性領域ダミー反転パターン
２０３  シリコン窒化膜
【図１】
2005051086.tif 000003
【図２】
2005051086.tif 000004
【図３】
2005051086.tif 000005
【図４】
2005051086.tif 000006
【図５】
2005051086.tif 000007
【図６】
2005051086.tif 000008
【図７】
2005051086.tif 000009
【図８】
2005051086.tif 000010
【図９】
2005051086.tif 000011
【図１０】
2005051086.tif 000012
【図１１】
2005051086.tif 000013
【図１２】
2005051086.tif 000014
【図１３】
2005051086.tif 000015
【図１４】
2005051086.tif 000016
【図１５】
2005051086.tif 000017