(57)【要約】【課題】  電源端子３９及び電源端子４０間に直列接続された、スイッチング素子３７及びスイッチング素子３８に貫通電流が流れない様なスイッチング制御を、低消費電力で実現すること。【解決手段】  スイッチング素子３７をＯＦＦさせる回路として、出力インピーダンスの高い第１のＯＦＦ制御回路４３と、出力インピーダンスの低い第２のＯＦＦ制御回路４４とを備え、スイッチング素子３７がＯＦＦ時は、スイッチング素子３７及び３８の接続点電位より、スイッチング素子３７制御電圧を低電圧で待機させ、スイッチング素子３８がＯＮした時、スイッチング素子３７及び３８に貫通電流が流れない様に制御し、過電流監視回路４６を備える事により、低消費電力でこれを実現する。【選択図】  図１
2005073436.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と第２の電源との間に直列接続された第１及び第２のスイッチング素子と、前記第１のスイッチング素子をＯＮさせる前記第１のスイッチング素子の制御端子に接続されたＯＮ制御回路と、前記第１のスイッチング素子をＯＦＦさせる前記第１のスイッチング素子の制御端子に接続された出力インピーダンスの高い第１のＯＦＦ制御回路及びインピーダンスの低い第２のＯＦＦ制御回路と、第２のスイッチング素子をＯＮ・ＯＦＦさせる第２スイッチング素子の制御端子に接続されたＯＮ・ＯＦＦ制御回路と、第２のＯＦＦ制御回路に過電流が流れる事を防止する過電流監視回路とを、駆動する各誘導負荷端毎に設け、前記第１及び第２のスイッチング素子の接続点を前記各誘導負荷端と接続することによって誘導負荷に流れる駆動電流を制御するスイッチング制御装置であって、前記第１及び第２のＯＦＦ制御回路の出力により、第１のスイッチング素子のＯＦＦ時に、前記第１のスイッチング素子の制御端子を、前記第１及び第２のスイッチング素子の接続点である誘導負荷端電圧より低い電圧とさせることで、前記第２のスイッチング素子がＯＮした時、前記第１のスイッチング素子の制御端子及び入力端子間の寄生容量に起因した前記第１及び第２のスイッチング素子の入力端子及び出力端子経路に流れる貫通電流を防止し、前記第２のＯＦＦ制御回路に過電流が流れ得る場合は、前記過電流監視回路により第２のＯＦＦ制御回路を遮断し、低消費電力で前記貫通電流防止を実現できる事を特徴としたスイッチング制御装置。
【請求項２】
前記スイッチング制御装置において、前記第１及び第２のＯＦＦ制御回路の動作時に、前記第１のスイッチング素子の制御端子及び出力端子間に耐圧を超える逆バイアスが印加されない様に保護し、且前記第１のスイッチング素子の制御端子及び出力端子間の電圧検出部となるツェナーダーオード及びダイオードと、前記電圧検出部の出力によって前記第２のＯＦＦ制御回路を遮断するスイッチで構成された前記過電流監視回路を備えた請求項１記載のスイッチング制御装置。
【請求項３】
第１の電源と第２の電源との間に直列接続された第１及び第２のスイッチング素子を、駆動する各誘導負荷端毎に設け、前記第１及び第２のスイッチング素子の接続点を前記各誘導負荷端と接続する事によって前記誘導負荷に流れる駆動電流を制御するスイッチング制御装置において、第１のスイッチング素子ＯＦＦ時は、前記第１のスイッチング素子の制御端子を、前記第１及び第２のスイッチング素子の接続点である前記誘導負荷端電圧より低い電圧で維持させ、前記第１のスイッチング素子の制御端子及び入力端子間の寄生容量値を下げ、前記寄生容量のインピーダンスを上げた状態で待機させる事で、前記第２のスイッチング素子がＯＮした時、前記誘導負荷端出力電圧変化によって、前記第１のスイッチング素子の制御端子及び入力端子間の寄生容量に起因して前記第１のスイッチング素子が強制的にＯＮとなることで前記第１及び第２のスイッチング素子の入力端子及び出力端子の経路に流れる貫通電流を、防止できることを特徴とするスイッチング制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ駆動装置、特にＰＷＭ（Pulse Width Modulation）制御を行うスイッチング制御装置及びスイッチング制御方法に関するものである。
【背景技術】
【０００２】
従来のＰＷＭ制御を用いたモータ制御回路としては（特許文献１）のようなものがある。
以下、スイッチング素子の例を出力トランジスタとして、従来のスイッチング制御装置及びスイッチング制御方法を説明する。
【０００３】
図５において１及び２は、出力トランジスタ３〜６のスイッチングを制御するプリドライブ回路である。出力トランジスタ３〜６は、ｎ型ＭＯＳ（Metal Oxide Semiconductor）であるとする。出力トランジスタ３のソース及びドレインには、ダイオード３Ｄのアノード及びカソードがそれぞれ接続されている。同様に出力トランジスタ４〜６には、ダイオード４Ｄ〜６Ｄが接続されている。プリドライブ回路１及び２の内部回路は同一である為、プリドライブ回路１の内部回路について以下に説明する。
【０００４】
出力トランジスタ３及び４は各々第１及び第２のスイッチング素子であり、これら出力トランジスタ３のドレイン及び出力トランジスタ４のソースは、電源電圧ＶＣＣ（第１の電源）が印加される電源端子７と、アース（第２の電源）との間に直列接続されている。ここでトランジスタ８のソースは電源電圧ＶＣＣ以上に昇圧されたＶＰＵＭＰ電圧が印加される昇圧端子９に接続され、且トランジスタ８のドレインは出力トランジスタ３のゲートに接続され、且トランジスタ８のゲートは入力端子１０と接続されている為、入力信号Ｓ１が入力端子１０に印加される事によって、トランジスタ８は動作する。また出力トランジスタ３のゲート・ソース間に接続された抵抗１１は出力トランジスタ３をＯＦＦさせる時に、出力トランジスタ３のゲート・ソース間の電荷を放電するものである。
【０００５】
一方、１２は出力トランジスタ４のＯＮ・ＯＦＦ制御をする制御回路であり、入力部に印加された信号を増幅し同極性信号を出力する。制御回路１２の入力部は入力端子１３と接続され、制御回路１２の出力部は出力トランジスタ４のゲートと接続されている為、入力信号Ｓ２が入力端子１３に印加される事によって、制御回路１２は動作する。
【０００６】
尚、プリドライブ回路２において、プリドライブ回路１の入力端子１０及び１３に相当するものは入力端子１４及び１５であり、入力信号は各々Ｓ３及びＳ４が印加される。
また、１４は駆動コイルであり、駆動コイル１４の一方の端は出力トランジスタ３及び出力トランジスタ４の接続点に接続され、他方端は出力トランジスタ５及び出力トランジスタ６の接続点に接続されている。詳細は後述するが、１６は出力トランジスタ３のゲート・ドレイン寄生容量であり、１７は出力トランジスタ３のゲート・ソース寄生容量である。出力トランジスタ４〜６についても同様に存在する（図示せず）。
【０００７】
駆動コイル１４に駆動電流をａ、ｂの各矢印の方向に流すそれぞれの場合において、プリドライブ回路１及び２は一定の関係を有している。そこで一例として駆動コイル１４にａ方向に駆動電流を流す場合のスイッチング動作について以下に説明する。
【０００８】
この場合、駆動コイル１４にａ方向にのみ駆動電流を流す為、プリドライブ回路１に印加される入力信号Ｓ１及びＳ２をハイレベル（以下「Ｈ」と称す）に設定し、プリドライブ回路２に印加される入力信号Ｓ３及びＳ４をローレベル（以下「Ｌ」と称す）に設定する。これにより入力信号Ｓ１がＨの為、トランジスタ８はＯＦＦとなり出力トランジスタ３のゲートを充電する経路が断たれ、且出力トランジスタ３のゲート・ソース電位差は抵抗１１により放電されなくなり出力トランジスタ３はＯＦＦする。また、入力信号Ｓ２がＨの為、制御回路１２出力部もＨとなり出力トランジスタ４はＯＮする。一方、入力信号Ｓ３はＬの為、出力トランジスタ５はＯＮとなり、また入力信号Ｓ４はＬの為、出力トランジスタ６はＯＦＦする。これらによって駆動コイル１４にａ方向の駆動電流が流れる事になる。電流経路としては、経路ｃで示される電源端子７から出力トランジスタ５、駆動コイル１４、出力トランジスタ４を通りアースへ流れる。ここでプリドライブ回路１において、仮に入力信号Ｓ２がＨ状態を維持すると出力トランジスタ４はピンチ・オフ状態の為、駆動コイル１４にｃ方向の駆動電流が常時流れてしまい駆動電流値を制御できない。言い換えれば、駆動コイル１４がモータである場合、モータを最高回転させることになり、モータを最高回転よりも低い回転数で定速回転させることができない。
【０００９】
そこで入力信号Ｓ２をＨ⇔Ｌとすることによって、出力トランジスタ３がＯＦＦ時における出力トランジスタ４のＯＮ・ＯＦＦの割合（以下デューティと称す）を制御させ、出力トランジスタ４がＯＮ時はｃの経路で電流の増加動作、出力トランジスタ４がＯＦＦ時は経路ｄで示される出力トランジスタ５、駆動コイル１４、ダイオード３Ｄのルートで電流が流れ、回生によるエネルギーロスにより電流の減少動作、を各々させることにより電流値を制御し、モータが最高回転より低い回転数で定速回転できる様にしている。
【００１０】
因みに、入力信号Ｓ２のＨ期間が長くなるようにデューティを可変すると、出力トランジスタ４のＯＮ期間が長くなりｃ方向の電流が強められモータの回転数は高くなる。一方、入力信号Ｓ２のＬ期間が長くなるようにデューティを可変すると、出力トランジスタ４のＯＦＦ期間が長くなり経路ｄの方向で電流が流れ、モータの回転数は低くなる。即ち、入力信号Ｓ２のデューティを可変し、電流値を制御する事がＰＷＭ制御である。
【００１１】
また、別の従来スイッチング制御装置及びスイッチング制御方法を説明する。
図６においても１８及び１９はプリドライブ回路で、これらプリドライブ回路１８及び１９内部回路は同一である為、プリドライブ回路１８と図５における前記プリドライブ１の相違点について説明する。
【００１２】
図６のプリドライブ回路１８において、前記プリドライブ回路１内部の抵抗１１がなく、代りにトランジスタ２０を備えている。トランジスタ２０のドレイン・ソース・ゲートはそれぞれ出力トランジスタ３のゲート、ソース、入力端子２１と接続されている為、入力信号Ｓ５が入力端子２１に印加される事によって、トランジスタ２０は動作する。同様にプリドライブ回路１９においても入力端子２２に入力信号Ｓ６が印加される。トランジスタ２０の役割は、前記抵抗１１と同様に出力トランジスタ３のゲート・ソース間の電荷を放電させるものである。動作として前記プリドライブ回路１は、出力トランジスタ３をＯＦＦにする場合、入力信号Ｓ１をＨとするだけであったが、プリドライブ１８はＳ２１にＳ１と同極性の信号、つまりＳ１がＨであれば入力信号Ｓ２１もＨをと設定する事で出力トランジスタ３をＯＦＦすることができる。他の動作は、前記プリドライブ回路１と同じである。前記プリドライブ回路１と比較してプリドライブ回路１８は抵抗１１でなく、トランジスタ２０でトランジスタ３のゲート・ソース間の電荷を放電させる為、一般に放電時間が短くなるというメリットがある。
【００１３】
尚、前記トランジスタ２０のソースをアースに接続しない理由は、ＶＣＣが５ボルト程度のあれば問題ないが、例えばＶＣＣが２４ボルトの場合で、トランジスタ２０のソースをアース接続し（図示せず）、トランジスタ２０の電流能力（及び定電流値）を１００ｍＡで、ＰＷＭ制御により前記出力トランジスタ３のＯＦＦデューティが５０％と仮定すると、このスイッチングＯＦＦ区間のトランジスタ２０の損失は、２４Ｖ×１００ｍＡ×５０％／１００＝１．２Ｗとなり、集積回路化した場合現実的なパッケージの許容損失は１Ｗ前後であり、スイッチングのＯＦＦ状態のみで集積回路温度は１８０℃となり、これはＶＣＣ電圧が高ければ高いほど顕著になる。その為、ＶＣＣ電源電圧が高い場合において、トランジスタ２０のソースをアース接続することは発熱の観点からできない為である。また抵抗１１の場合においても、制御端子入力容量の大きな出力トランジスタを使用するケースが増えており、ＯＦＦのスイッチングスピード低下の観点から、抵抗値を上げて電流を制限することが困難な場合が多い為、抵抗１１をアース接続しない。
【特許文献１】特開平３−１１９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記従来例において出力トランジスタ３がＯＦＦ時に出力トランジスタ４がＯＮすることによって、ＯＦＦしていた出力トランジスタ３がＯＮし、電源端子７から出力トランジスタ３、出力トランジスタ４を通る貫通電流が発生する。
【００１５】
まず、図１４及び図１５において前記貫通電流発生の原因となる出力トランジスタの寄生容量挙動について説明する。
図１４において２７は前記出力トランジスタ３〜６単体であり、出力トランジスタ２７のゲート及びドレイン及びソースはそれぞれ２８及び２９及び３０端子である。また、３１及び３２はそれぞれ出力トランジスタのゲート及びドレイン間、ゲート及びソース間に存在する寄生容量である。図１５にこれら寄生容量３１及び３２の特性を示す。公知であるが、これら寄生容量３２はゲート２８及びドレイン２９間電圧にほとんど依存せず、逆に寄生容量３１は前記ゲート２８及びドレイン２９電圧間に顕著に依存する。
【００１６】
これを踏まえた上で、前記貫通電流発生現象について図７及び図８にて説明する。尚、従来技術のプリドライブ回路１及び１８双方において発生する現象であるので、以下図６のプリドライブ回路１８の動作について説明する。
【００１７】
図６の駆動電流がａ方向に流れている場合について、入力信号Ｓ１〜Ｓ６によって出力トランジスタ４がＯＮ・ＯＦＦする１周期のＰＷＭ動作を示す。Ｓ１、Ｓ５がＨにより出力トランジスタ３はＯＦＦとなり、入力信号Ｓ３、Ｓ６がＬにより出力トランジスタ５はＯＮとなり、入力信号Ｓ４がＬにより出力トランジスタ６はＯＦＦとなる。ｔ０において入力信号Ｓ２はＬである為、出力トランジスタ４はＯＦＦしており駆動電流は出力トランジスタ５、駆動コイル１４、ダイオード３Ｄの経路ｄで回生している。ここでダイオードの順方向電圧を０．７ボルトと仮定すると、ノード２４の駆動コイル端電圧はダイオード３Ｄにより（ＶＣＣ＋０．７ボルト）となり、ノード２３の出力トランジスタ３のゲート電圧はトランジスタ２０により放電されている為、前記ノード２４と同様に（ＶＣＣ＋０．７ボルト）となり、当然出力トランジスタ３のゲート・ソース間電圧は０ボルトである。ｔ１において入力信号Ｓ２がＬ→Ｈに切り替わると、ノード２５の出力トランジスタ４のゲート電圧が上昇しＶｔに到達すると出力トランジスタ４はＯＮし、ダイオード３Ｄを回生していた駆動電流は出力トランジスタ４を通りアースへ流れ始め（経路ｃ）ノード２４の電圧は下降するが、ノード２３は寄生容量１６及び１７とトランジスタ２０のＯＮ抵抗により生じる時定数によって直ちに下降出来ない。従って、ノード２４の電圧が下降するタイミングから、出力トランジスタ３のゲート・ソース間に電位差が生じ、出力トランジスタ３をＯＮできるＶｔ以上の電位差が発生すると電源端子７、出力トランジスタ３及び４のドレイン・ソースの経路で貫通電流２６（大電流）が流れてしまう。
【００１８】
図８は図７の拡大図であり、詳細なメカニズムを説明する。図８のｔ１においてＳ２がＬ→Ｈに切り替わるとノード２５が上昇し始めＶｔに到達し出力トランジスタ４を駆動電流が流れ始め、ダイオード３Ｄを流れていた電流が全て出力トランジスタ４を流れるとノード２４は下降を開始する（ｔ２）。ｔ１からｔ２の間にはＴ１の時間差がある。またｔ０〜ｔ２においてダイオード３Ｄを駆動電流が回生していた為、出力トランジスタ３のゲート電圧のノード２３はドレイン電圧（電源電圧ＶＣＣ）より０．７ボルト高く、図１５において前述の通り寄生容量１６は最大の状態となる。ここでｔ２以降のノード２４の下降分Δｖに伴い、出力トランジスタ３のドレイン〜ソースは、トランジスタ２２のＯＮ抵抗・寄生容量１７の並列接続（以降、並列接続を／／と表記する）と寄生容量１６の直列接続となっている為、ノード２３はΔｖをトランジスタ２２のＯＮ抵抗／／寄生容量１７と寄生容量１６のインピーダンス分割で決まる電圧分しか下降できない。更に前述の通り寄生容量は最大である為、寄生容量１６のインピーダンスは小さくノード２３の下降分は前記Δｖと比較して抑制される。その為、出力トランジスタ３のゲート・ソース間に電位差が発生してしまう。ｔ３においてゲート電圧下降によりＶＣＣに到達すると、前述の図１５の通り寄生容量１６は減少し、寄生容量１６のインピーダンスは増加する。これに伴い、ノード２３の下降分は前記Δｖに漸近し、出力トランジスタ３のゲート・ソース間電圧はほぼ一定となる。ｔ４においてノード２４の電圧が変化しなくなると、ノード２３はノード２４の電圧に近付き出力トランジスタ３のゲート・ソース間電圧も０ボルトとなる。このＯＦＦすべき出力トランジスタ３のゲート・ソース間電圧が生じ、且Ｖｔを越えているｔ５〜ｔ６区間で貫通電流が発生する。
【００１９】
この貫通電流によって電源、アースラインにノイズが重畳したり、各素子の温度が上昇し特性を十分に活かせなくなったり、破壊してしまう問題がある。
以下、前記問題点を解決する回路案（特許文献１）があるので紹介する。
【００２０】
この前記解決回路案を図９に示し、動作についてはタイミングチャートを図１０〜図１３にて説明する。
図９において３３及び３４は出力トランジスタ３〜６のスイッチングを制御するプリドライブ回路である。プリドライブ回路３３及び３４の内部回路は同一である為、プリドライブ回路３３の内部回路について以下に説明する。尚、前述と同じ構成に関しては説明を割愛する。
【００２１】
入力端子１３に印加された入力信号Ｓ２は、前記制御回路１２の入力部に接続されると共に、トランジスタ３５のゲートに接続される。トランジスタ３５のドレイン及びソースはそれぞれ出力トランジスタ３のゲート及びアースに接続される。これにより入力信号Ｓ２が入力端子１３に印加される事によって、制御回路１２が動作すると同時にトランジスタ３５も動作する。３６はトランジスタ３５がＯＮの場合、出力トランジスタ３のソース・ゲート間耐圧を越えない様に、トランジスタ３のソース・ゲート間電圧を保護する為のクリッパーである。
【００２２】
前述同様に例として駆動コイル１４にａ方向に駆動電流を流す場合のスイッチング動作について以下に説明する。
図１０において駆動電流がａ方向に流れている場合について入力信号Ｓ１〜４によって出力トランジスタ４がＯＮ・ＯＦＦする１周期のＰＷＭ動作を示す。Ｓ１がＨにより出力トランジスタ３はＯＦＦとなり、入力信号Ｓ３及びＳ４がＬにより出力トランジスタ５はＯＮ、出力トランジスタ６はＯＦＦする。ｔ０において入力信号Ｓ２はＬである為、出力トランジスタ４はＯＦＦしており駆動電流は出力トランジスタ５、駆動コイル１４、ダイオード３Ｄの経路ｄで回生している。ｔ１において入力信号Ｓ２がＬ→Ｈに切り替わると、トランジスタ３５がＯＮし前記出力トランジスタ３のゲート電圧であるノード２３が下降開始すると共に、前記出力トランジスタ４のゲート電圧であるノード２５が上昇する。Ｖｔに到達すると出力トランジスタ４はＯＮし、ダイオード３Ｄを回生していた駆動電流は出力トランジスタ４を通りアースへ流れ始め（経路ｃ）ノード２４の電圧は下降するが、出力トランジスタ３のゲート・ソース間電圧は負でありＯＦＦを維持でき、貫通電流は流れない。
【００２３】
図１１は図１０の拡大図であり、詳細なメカニズムを説明する。図１１のｔ１においてＳ１がＬ→Ｈに切り替わると、トランジスタ３５のＯＮによってノード２３の電圧はクリッパー３６でクリップされるところまで下降する（ｔ６）。同時にトランジスタ４のゲート電圧であるノード２５の電圧が上昇し始め、Ｔ１後のｔ２においてノード２４の電圧は下降を開始する。ここで注目すべきは、このｔ１〜ｔ２の間にノード２３の電圧がＶＣＣ以下まで下降している為、前述の図１５に示す様に寄生容量１６が最小となっており、寄生容量１６のインピーダンスが最大となっていることである。このようにｔ２において、寄生容量１６のインピーダンスが最大状態で待機している状態で、ノード２４の電圧が下降を開始した場合、寄生容量１６のインピーダンスは大きい為、出力トランジスタ３のゲート・ソース間の正の電位差発生を抑制する。それによって出力トランジスタ３のゲート・ソース間電圧は負のままであり、ＯＦＦを維持できる。
【００２４】
但し、前述の解決回路案はＴ１の間にノード２３がＶＣＣ以下に下降することが条件であり、逆を返せばＴ１の間にＶＣＣ以下に下降することができなければ貫通電流の発生する可能性がある。貫通電流の発生する事例を図１２及び１３のタイミングチャートで説明する。本例はノード２４の電圧の下降スピードが早い場合を想定している。図１２においてｔ７〜ｔ８の間で貫通電流は発生している。図１３は図１２の拡大図である。図１３においてｔ１でトランジスタ３５がＯＮし、ノード２３の電圧が下降するが、例えば寄生容量１６がトランジスタ３５の能力に対し大きい場合、ノード２３の電圧の下降スピードは遅くなる。ｔ２においてノード２３がＶＣＣ以上の状態であれば、従来回路と同様のメカニズムで出力トランジスタ３のゲート・ソース間に電位差が発生し、貫通電流が流れる。これは、Ｔ１の設定が出力トランジスタ４の入力ゲート容量に起因する回路遅延から決まる為、出力トランジスタによっては、常にノード２３がＶＣＣ以下に下降する十分なＴ１が確保されるとは限らない。近年、高出力化が求められており駆動電流を増加させ、モータ出力を増加させる傾向にある。また同時に出力トランジスタ３〜６が外付け部品としてプリドライブ回路は、プリドライバー形式の集積回路で、出力トランジスタを変えるだけで全出力レンジに対応出来るものも望まれている。これらの背景において前記解決回路案では、外付け出力トランジスタの特性であるゲート・ドレイン容量、ゲート・ソース容量、電流能力等によって使用できる出力トランジスタが限定されてしまう。
【００２５】
本発明は、前述のような回路遅延時間Ｔ１に依存せず、前記ノード２３の電圧が下降開始時に、出力トランジスタの特性によらずノード２３をＶＣＣ以下で待機させ、ノード２３が高速に下降しても出力トランジスタ３のゲート・ソース電位が正とならず、貫通電流を流させないスイッチング制御装置及びスイッチング制御方法を提供する事を目的とする。
【課題を解決するための手段】
【００２６】
この目的を解決する為に、第１の電源と第２の電源の間に直列接続された第１のスイッチング素子及び第２のスイッチング素子と、前記第１のスイッチング素子をＯＮさせるＯＮ制御回路と、前記第１のスイッチング素子のＯＦＦさせる出力インピーダンスの高い第１のＯＦＦ制御回路と、出力インピーダンスの低い第２のＯＦＦ制御回路と、前記第１のスイッチング素子がＯＦＦ時に、ＯＦＦ制御回路に過電流が流れない様にする過電流監視回路と、前記第２のスイッチング素子のＯＮ、ＯＦＦさせるＯＮ・ＯＦＦ制御回路によって、本発明のスイッチング制御装置が構成されている。第１及び第２のスイッチング素子の接続点を誘導負荷の端子毎に接続し電流制御するスイッチング制御装置において、前記第１のスイッチング素子がＯＦＦ時に、前記第２のスイッチング素子がＯＮした時、第１及び２のＯＦＦ制御回路を設けた為、前記第１及び２スイッチング素子の入力端子及び出力端子の経路に流れる貫通電流を防止できる。更に、前記過電流監視回路により低消費電力でこれを実現できる。
【発明の効果】
【００２７】
本発明は、第１のスイッチング素子のＯＦＦを、第１及び第２のＯＦＦ制御回路によって前記第１及び第２のスイッチング素子の接続部に接続された誘導負荷端電圧より第１のスイッチング素子の制御端子電圧が低い状態で維持する事で実現し、この状態で第２のスイッチング素子がＯＮした時、第１及び第２のＯＦＦ制御回路によって、第１及び第２のスイッチング素子の入力端子及び出力端子経路の貫通電流が流れる事を防止し、また同時に過電流監視回路を備えていることから、第２のＯＦＦ制御回路に過電流が流れる事を防止する事で低消費電力化を図り、電源ノイズの重畳や各素子の温度が上昇・破壊を防止できる。
【発明を実施するための最良の形態】
【００２８】
本発明の実施の形態のブロック図を図１に示す。
３７及び３８はそれぞれ第１及び第２のスイッチング素子、３９及び４０はそれぞれ第１及び第２の電源端子、４１はスイッチング素子３７及び３８を駆動させるプリドライブ回路である。プリドライブ回路４１は、スイッチング素子３７をＯＮさせるＯＮ制御回路４２と、スイッチング素子３７をＯＦＦさせる第１及び第２のＯＦＦ制御回路４３及び４４と、スイッチング素子３８をＯＮ・ＯＦＦさせる制御回路４５と、第２のＯＦＦ制御回路４４に過電流が流れないようにする過電流監視回路４６から構成される。また、４７は駆動する誘導負荷であり、スイッチング素子の接続点に接続される。大まかな動作としては、スイッチング素子３７がＯＦＦの時は、ＯＦＦ制御回路４３及び４４によってスイッチング素子３７の制御端子電圧が、電源端子３９より低い電圧になる様に制御され、スイッチング素子３８がＯＮしたとしても、貫通電流を発生させない。また、過電流監視回路４６によって、第２のＯＦＦ制御回路４４に過電流が流れ得る場合はＯＦＦ制御回路を遮断し、消費電力を抑制する。
【００２９】
詳細動作は、図２に示す実施例により具体的に説明する。
尚、従来例と同様にスイッチング素子の例を出力トランジスタとする。
図２において３〜６、３Ｄ〜６Ｄ、７、９、１０、１３、１４，１５、１６，１７、２３、２４、２５、２６は従来例と構成と同じであり、ＯＮ・ＯＦＦ制御回路４５は前記制御回路１２と同じである為、説明を割愛する。また、プリドライブ回路４１，４８は同一の回路構成のプリドライブ回路である為、プリドライブ回路４１のみについて説明する。
【００３０】
ＯＮ制御回路４２は、トランジスタ８であり、ソース、ドレインは昇圧端子９、前記出力トランジスタ３のゲートに接続され、また、トランジスタ８のドレインはクリッパー４９にも接続されている。尚、本実施例では、ツェナーダイオード５５とダイオードでクリッパー４９を形成している。出力トランジスタ３の第１のＯＦＦ制御回路４３は抵抗５０とトランジスタ５１で構成され、抵抗５０は出力トランジスタ３のゲート、トランジスタ５１のドレインに接続され、トランジスタ５１のソース、ゲートはそれぞれアース、入力端子５２に接続されている。その為、入力端子５２に入力信号Ｓ８が印加される事によりトランジスタ５１は動作する。尚、プリドライブ回路４８においては入力端子５９及び入力信号Ｓ１０に相当する。出力トランジスタ３の第２のＯＦＦ制御回路４４であるトランジスタ６０のドレイン、ソース、ゲートはそれぞれ出力トランジスタ３のゲート、アース、入力端子５３に接続されている為、入力端子５３に入力信号Ｓ７が印加される事によりトランジスタ６０は動作する。尚、プリドライブ回路４８においては入力端子５８及び入力信号Ｓ９に相当する。また、過電流監視回路４６内部の５４は監視トランジスタであり、ソース、ゲートをクリッパー４９内部のツェナーダイオード５５のカソード、アノードに接続され、トランジスタ５４のドレインは、トランジスタ５６のゲートに接続されている。トランジスタ５６は入力信号Ｓ７を強制的にＬに固定するもので、入力信号を十分Ｌにできる電流能力のある素子を使用する。そのトランジスタ５６のドレイン、ソースはそれぞれ入力端子５３、アースに接続される。
【００３１】
以上のように構成された本実施形態のスイッチング制御装置について、以下その動作を図３及び図４にて説明する。
図２の駆動電流がａ方向に流れている場合について入力信号Ｓ１〜４、Ｓ７〜１０によって出力トランジスタ４がＯＮ・ＯＦＦする１周期のＰＷＭ動作を示す。尚、従来例で貫通電流が発生したノード２４の電圧の下降スピードが早い場合を例に挙げて説明する。
【００３２】
Ｓ１がＨにより出力トランジスタ８はＯＦＦとなり、またＳ７及びＳ８は同極性入力信号のＨにより出力トランジスタ６０及び５１はＯＮとなり、出力トランジスタ３はＯＦＦとなる。またクリッパー４９によりノード２３の電圧はノード２４の電圧よりクリッパー４９の電圧分だけ低くなる。入力信号Ｓ３及びＳ９及びＳ１０はＬにより、出力トランジスタ５はＯＮとなり、入力信号Ｓ４がＬにより出力トランジスタ６はＯＦＦとなる。ｔ０において入力信号Ｓ２はＬである為、従来例と同じく出力トランジスタ４はＯＦＦしており駆動電流は出力トランジスタ５、駆動コイル１４、ダイオード３Ｄの経路ｄで回生している。ここで従来例では、ノード２３はＶＣＣより０．７ボルト大きかったが、本回路においてはノード２３の方がＶＣＣより低くなっている。ｔ１において入力信号Ｓ２がＬ→Ｈに切り替わると、出力トランジスタ４のゲート電圧であるノード２５の電圧が上昇しＶｔに到達すると出力トランジスタ４はＯＮしノード２４の電圧は下降する。図４は図３の拡大波形であり、ｔ９において前述の通り既にノード２３はＶＣＣ以下となっており、寄生容量１６のインピーダンスは従来例と異なり最大状態となっている。従ってｔ９〜ｔ１０の間、ノード２３の電圧下降分は、ノード２４の電圧下降による下降分Δｖとに同等となり、出力トランジスタ３のゲート・ソース間に出力トランジスタ３をＯＮできるＶｔ以上の電位差が生じさせない。当然出力トランジスタ３がＯＦＦを維持するので貫通電流は流れない。
【００３３】
また、図３のｔ１１においてＳ２がＨ→Ｌに切り替わると、出力トランジスタ４のゲート電圧のノード２５の電圧が下降し、ｔ１２からノード２４の電圧は上昇する。ここで従来例と異なりノード２３とノード２４との差電圧がクリッパー４９以下の電圧であればクリッパー４９は導通しない為、前記過電流監視トランジスタ５４のゲート・ソースに電位差はなくＯＦＦし、トランジスタ５６はＯＦＦであり、Ｓ７はＨであるのでトランジスタ６０はＯＮしている。その為、従来例ではノード２３とノード２４は電位差ゼロを維持したまま双方上昇するが、本発明においてはｔ１２〜ｔ１３の間、ノード２４の電圧が上昇しても前述のトランジスタ５６がＯＮの為、ノード２３は０ボルトを維持する。ノード２４がクリッパー電圧以上まで上昇すると、クリッパー４９を電流が流れ、トランジスタ５４のゲート・ソース間に電圧が発生しトランジスタ５４がＯＮし、トランジスタ５６のゲートを充電しトランジスタ５６がＯＮし、入力信号Ｓ７はＨであるが入力端子５３電圧は強制的にＬとなり、トランジスタ６０はＯＦＦとする事で、ノード２４の電圧上昇に伴うクリッパー４９、トランジスタ６０、アースの過電流が流れ得る経路を遮断する。つまりクリッパー４９を電流が流れることで発生する電圧を、トランジスタ５４で監視している事になり、クリッパー電圧以上になった時は、トランジスタ６０をＯＦＦさせ、過電流を流さない様にしている。但し、出力トランジスタ３のゲート電圧であるノード２３は第１のＯＦＦ制御回路４３により、駆動コイル端電圧−クリッパ電圧に維持される。またこの抵抗５０は高抵抗を用いる事により電流を抑制している。ｔ１４においてノード２４が（ＶＣＣ＋０．７ボルト）まで到達し一定となると、ノード２３もノード２４の電圧（ＶＣＣ＋０．７ボルト）−クリッパ電圧で一定となる。この状態で、次のＰＷＭ動作における出力トランジスタ４がＯＮのタイミングまで待機する事となる。前述のＰＷＭ動作における次の出力トランジスタ４のＯＮによって駆動コイル端電圧が下降開始時に、ノード２３は既にＶＣＣ以下である為、寄生容量１６のインピーダンスは最大値であり従来例と異なり、貫通電流は発生しない事を意味している。また、出力トランジスタ３のＯＦＦ時においてインピーダンスの低い第２のＯＦＦ制御回路４４（トランジスタ６０）とインピーダンスの高い第１のＯＦＦ制御回路４３（抵抗５０及びトランジスタ５１）を同時に動作させ、過電流が流れそうになった場合はインピーダンスの低い第２のＯＦＦ制御回路４４をＯＦＦさせ、且前述の通りノード２３の電圧はインピーダンスの高い第１のＯＦＦ制御回路４３によって維持される為、低消費電力で貫通防止が実現できる。
【産業上の利用可能性】
【００３４】
ＰＷＭ制御によって駆動されるスイッチング回路を介して負荷への通電を制御する制御回路などに使用できる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例におけるスイッチング制御装置のブロック図
【図２】本発明の実施例におけるスイッチング制御装置の具体例の回路図
【図３】図２に示すスイッチング制御装置の時間に対する挙動を示すタイムチャート
【図４】図３のスイッチング挙動を拡大したタイムチャート
【図５】第１の従来例におけるスイッチング制御装置の回路図
【図６】第２の従来例におけるスイッチング制御装置の回路図
【図７】同従来例における時間に対する挙動を示すタイムチャート
【図８】図７のスイッチング挙動を拡大したタイムチャート
【図９】（特許文献１）で提案されるスイッチング制御装置の回路図
【図１０】（特許文献１）で提案されるスイッチング制御装置の時間に対する挙動を示すタイムチャート
【図１１】図１０のスイッチング挙動を拡大したタイムチャート
【図１２】（特許文献１）で提案されるスイッチング制御装置の時間に対する挙動を示すタイムチャート
【図１３】図１２のスイッチング挙動を拡大したタイムチャート
【図１４】出力トランジスタの寄生容量についての模式図
【図１５】図１４の寄生容量のゲート・ドレイン電圧依存性を示す特性図
【符号の説明】
【００３６】
１，２  プリドライブ回路
３〜６  出力トランジスタ（スイッチング素子）
３Ｄ〜６Ｄ  ダイオード
７  第１の電源（ＶＣＣ）
８  ＯＮ制御トランジスタ
９  昇圧電圧端子（ＶＰＵＭＰ）
１０，１３〜１５  入力端子
１１  放電抵抗
１２  ＯＮ・ＯＦＦ制御回路
１６  出力トランジスタのゲート・ドレイン寄生容量
１７  出力トランジスタのゲート・ソース寄生容量
１８，１９  プリドライブ回路
２０  放電トランジスタ
２１，２２  入力端子
２３  ノード（出力トランジスタ３のゲート電圧）
２４  ノード（駆動コイル端電圧）
２５  ノード（出力トランジスタ４のゲート電圧）
２６  貫通電流
２７  出力トランジスタ
２８  出力トランジスタのゲート
２９  出力トランジスタのドレイン
３０  出力トランジスタソース
３１  出力トランジスタのゲート・ドレイン寄生容量
３２  出力トランジスタのゲート・ソース寄生容量
３３，３４  プリドライブ回路
３５  ＯＦＦ制御トランジスタ
３６  クリッパー
３７，３８  スイッチング素子
３９  第１の電源
４０  第２の電源
４１，４８  プリドライブ回路
４２  ＯＮ制御回路
４３  第１のＯＦＦ制御回路
４４  第２のＯＦＦ制御回路
４５  ＯＮ・ＯＦＦ制御回路
４６  過電流監視回路
４７  誘導負荷
４９  クリッパー
５０  ＯＦＦ制御抵抗
５１  ＯＦＦ制御トランジスタ
５２，５３，５８，５９  入力端子
５４  監視トランジスタ
５５  ツェナーダイオード
５６  入力キャンセルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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