(57)【要約】【課題】  構成する素子特性が互いに異なる回路ブロックの各々に対して、最適な内部動作タイミングを与える。【解決手段】  遅延調整回路１０は、回路ブロックＢＬ１，ＢＬ２のそれぞれに対して配され、対応する回路ブロックの構成素子と同じ電源電圧依存性と温度依存性とを持つ遅延素子で構成される２つの遅延発生回路と、各遅延発生回路に対応して配される２つの遅延制御回路とを備える。遅延制御回路は、制御信号ＣＮＴ１，ＣＮＴ２を対応する回路ブロックに出力する。遅延発生回路２１，２２は、対応する回路ブロックＢＬ１，ＢＬ２の構成素子と同じ電源電圧依存性と温度依存性とを持つ遅延素子で構成される。遅延発生回路２１，２２は、対応する回路ブロックの電源電圧依存性や温度依存性に合わせて複数段の遅延素子に対して制御信号を有効／無効とする割合を変更して遅延量を調整し、最適な動作タイミングを提供する。【選択図】        図１
2005051534.tif 000002
【特許請求の範囲】
【請求項１】
構成する素子の生じる遅延量の電源電圧依存性および温度依存性が互いに異なる複数の回路ブロックと、
各前記複数の回路ブロックが入力信号に与える遅延量を調整する遅延調整回路とを備え、
前記遅延調整回路は、
前記複数の回路ブロックの各々に対して配され、各々が、入力クロックを制御信号に応じた遅延量だけ遅延して出力する複数段の第１の遅延素子を有する複数の第１の遅延発生回路と、
前記複数の第１の遅延発生回路の各々に対して配され、前記入力クロックと対応する第１の遅延発生回路の出力信号との位相比較結果に応答した前記制御信号を生成する複数の遅延制御回路とを含み、
各前記複数の回路ブロックは、
前記入力信号に応じて所定動作を実行するサブブロックと、
前記入力信号を、対応する前記遅延制御回路が生成する前記制御信号に応じた遅延量だけ遅延して出力する複数段の第２の遅延素子を有する第２の遅延発生回路とを含み、
各前記複数の回路ブロックにおいて、前記第１の遅延素子および前記第２の遅延素子は、前記サブブロックを構成する素子と等しい遅延量の電源電圧依存性および温度依存性を有する、半導体集積回路装置。
【請求項２】
前記第２の遅延発生回路は、前記複数段の第２の遅延素子の各々において、前記制御信号を有効／無効化する手段と、有効化された前記制御信号に応答して遅延量を調整する手段とを含む、請求項１に記載の半導体集積回路装置。
【請求項３】
前記制御信号を有効／無効化する手段は、前記第２の遅延発生回路の生じる遅延量が、対応する前記回路ブロックに配される前記サブブロックの生じる遅延量と等しい電源電圧依存性および温度依存性を持つように、前記制御信号の有効／無効を設定する、請求項２に記載の半導体集積回路装置。
【請求項４】
前記制御信号を有効／無効化する手段は、前記制御信号と前記複数段の第２の遅延素子の各々とを電気的に結合／分離する複数のスイッチ回路を含む、請求項３に記載の半導体集積回路装置。
【請求項５】
前記制御信号を有効／無効化する手段は、前記複数段の第２の遅延素子に与えられる有効化信号に応じて、前記制御信号と前記複数段の第２の遅延素子の各々とを電気的に結合／分離する、請求項３に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、より特定的には、複数の回路ブロックの内部動作タイミングを調整する機能を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
高速動作が求められる半導体集積回路装置において、内部動作タイミングの調整は、入力信号を遅延させる遅延回路を用いて行なわれる。遅延回路の構成としては、遅延素子を複数段直列に接続したものが一般的である。例えば、ＣＭＯＳ（Complementary Metal−Oxide Semiconductor device）構成の半導体装置においては、通常、遅延素子として、直列接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとからなるインバータが汎用される。遅延回路における遅延素子の段数を選択することによって、入力信号を所望の遅延時間だけ遅延させることができる。
【０００３】
しかしながら、遅延素子を構成する各素子の特性は、製造上のばらつき、電源電圧や周囲温度の変動によって均一化させることが困難であり、精度良く入力信号を遅延させることができないという問題が生じていた。
【０００４】
そこで、最近では、入力信号を精度良く遅延させることが可能な遅延調整回路が数々提案されている（例えば、特許文献１および非特許文献１参照）。その一例としては、複数段の遅延素子からなる遅延発生回路と、遅延発生回路の遅延量を制御する遅延制御回路とからなる構成が挙げられる。遅延制御回路としては、ＤＬＬ（Delay Locked Loop）回路もしくはＰＬＬ（Phase Locked Loop)といった回路が適用される。
【０００５】
ここで、ＤＬＬ回路は、同一システム上に搭載された複数の内部回路を協調的に動作させるために同期したクロックを生成するものであり、主として、入力クロックと内部から帰還されたフィードバッククロックとの位相比較する位相比較器と、位相比較器の比較結果に基づいた制御信号を出力するチャージポンプ回路と、制御信号からノイズによる高周波成分を除去するためのフィルタ回路とを備える。
【０００６】
遅延発生回路は、フィルタ回路からの制御信号に応答して遅延時間を制御する。ＤＬＬ回路において、入力クロックとフィードバッククロックとの位相が一致したときには、制御信号はある固定値となり、遅延発生回路における遅延量は固定される。
【０００７】
すなわち、遅延発生回路は、ＤＬＬ回路で保証される精度で遅延量を設定できることから、電源電圧や温度などの動作環境の変動およびプロセスばらつきの影響を受けることなくタイミング調整することが可能となる。
【０００８】
さらに、半導体集積回路に搭載される複数の回路ブロックにおいて、遅延調整回路内の遅延発生回路と同じ構成の遅延素子からなる遅延発生回路をそれぞれ配置し、遅延制御回路で生成される制御信号に応じて遅延量を調整する構成とすれば、いずれの回路ブロックにおいても、動作環境の変動などに左右されず、入力信号に常に一定の遅延量を付与することができる。
【特許文献１】特開平１０−５５６６８号公報
【非特許文献１】"SLDRAM: High-Performance, Open-Standard Memory", Peter Gillingham et al., IEEE Micro Nov./Dec, 1997, pp.29-39.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、半導体集積回路装置を構成する複数の回路ブロック間では、構成する素子の電気的特性の電源電圧依存性および温度依存性が異なるために、内部動作タイミングの変化量は必ずしも同じではない。
【００１０】
したがって、上記のように、各回路ブロックの遅延調整を遅延調整回路からの制御信号によって一律に行なうと、内部動作タイミングの変化方向によっては、動作余裕度を減少させてしまうこととなる。
【００１１】
それゆえ、この発明の目的は、構成する素子特性の温度依存性や電源電圧依存性が互いに異なる回路ブロックに対して、最適な内部動作タイミングを与える遅延調整回路を備えた半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明に係る半導体集積回路装置によれば、構成する素子の生じる遅延量の電源電圧依存性および温度依存性が互いに異なる複数の回路ブロックと、各複数の回路ブロックが入力信号に与える遅延量を調整する遅延調整回路とを備え、遅延調整回路は、複数の回路ブロックの各々に対して配され、各々が、入力クロックを制御信号に応じた遅延量だけ遅延して出力する複数段の第１の遅延素子を有する複数の第１の遅延発生回路と、複数の第１の遅延発生回路の各々に対して配され、入力クロックと対応する第１の遅延発生回路の出力信号との位相比較結果に応答した制御信号を生成する複数の遅延制御回路とを含む。各複数の回路ブロックは、入力信号に応じて所定動作を実行するサブブロックと、入力信号を、対応する遅延制御回路が生成する制御信号に応じた遅延量だけ遅延して出力する複数段の第２の遅延素子を有する第２の遅延発生回路とを含む。各複数の回路ブロックにおいて、第１の遅延素子および第２の遅延素子は、サブブロックを構成する素子と等しい遅延量の電源電圧依存性および温度依存性を有する。
【発明の効果】
【００１３】
本発明の半導体集積回路装置によれば、電源電圧依存性や温度依存性が互いに異なる複数の回路ブロックが搭載される半導体集積回路装置において、回路ブロックごとに、回路ブロックに固有の電源電圧依存性や温度依存性に合わせた遅延量を付与することにより、電源電圧および温度などの動作環境の変動に依らず、十分な動作余裕度を安定して確保することが可能となる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１５】
最初に、実施の形態に従う半導体集積回路装置を説明するに先立って、本発明の解決課題である、回路ブロックごとの内部動作タイミングの最適化の必要性について、従来の遅延調整回路を備えた半導体集積回路装置に基づいて詳細に説明する。
【００１６】
図１０は、従来の遅延調整回路を備えた半導体集積回路装置の構成を概略的に示す図である。
【００１７】
図１０を参照して、半導体集積回路装置は、複数の回路ブロックＢＬ１，ＢＬ２と、各回路ブロックにおいて入力信号に与えられる遅延量を調整するための遅延調整回路１００とを備える。
【００１８】
遅延調整回路１００は、入力クロックＣＬＫＩＮに一定の遅延量を与える遅延発生回路１２０と、遅延量を制御する遅延制御回路１１０とを含む。
【００１９】
遅延制御回路１１０には、一例として、ＤＬＬ回路が適用される。遅延制御回路１１０は、入力クロックＣＬＫＩＮと遅延発生回路１２０から帰還されたフィードバッククロックとの位相比較する位相比較器（ＰＣ：Phase Comparator）ＰＣ１０と、位相比較器ＰＣ１０の比較結果に基づいた制御信号を出力するチャージポンプ回路（ＣＰ：Charge Pump circuit）Ｃ１０と、制御信号の高周波成分を除去するためのフィルタ回路（ＬＰＦ:Low Pass Filter）Ｌ１０とを含む。
【００２０】
位相比較器ＰＣ１０は、詳細な回路構成についての図示は省略するが、入力クロックＣＬＫＩＮとフィードバッククロックとの位相を比較し、位相比較結果信号を生成する。具体的には、入力クロックＣＬＫＩＮよりもフィードバッククロックの位相のほうが遅れているときには、「Ｈ」（論理ハイ）レベルの位相比較結果信号を出力する。一方、入力クロックＣＬＫＩＮよりもフィードバッククロックの位相のほうが進んでいるときには、「Ｌ」（論理ロー）レベルの位相比較結果信号を出力する。ここで、位相比較結果信号は、高電位と低電位との２つの電位状態を遷移する信号であり、高電位のときが「Ｈ」レベルに相当し、低電位のときが「Ｌ」レベルに相当する。
【００２１】
チャージポンプ回路Ｃ１０は、位相比較結果信号を受けると、位相比較結果信号の電位に応じてチャージポンプ動作を行ない、後段のフィルタ回路Ｌ１０に制御信号を出力する。
【００２２】
フィルタ回路Ｌ１０は、制御信号の高周波成分、すなわちノイズを除去した制御信号ＣＮＴを遅延発生回路１２０へ伝達する。
【００２３】
このとき、制御信号ＣＮＴは、回路ブロックＢＬ１，ＢＬ２に配された遅延発生回路２０１，２０２にも伝達される。したがって、遅延発生回路２０１，２０２の各々は、制御信号ＣＮＴに応じた遅延量を発生する。
【００２４】
図１１は、図１０に示す遅延発生回路２０１の構成を示す図である。なお、図１０に示す遅延発生回路１２０，２０２は、遅延発生回路２０１と基本的な構成が同じであることから、代表して遅延発生回路２０１について説明する。
【００２５】
図１１を参照して、遅延発生回路２０１は、入力ノードと出力ノードとの間に直列に接続される複数の遅延ユニットＤＵ１〜ＤＵｍ（ｍは１以上の自然数）で構成される。なお、以下において、遅延ユニットＤＵ１〜ＤＵｍを総称するときには、符号ＤＵを用いる。
【００２６】
遅延発生回路１２０，２０１，２０２は、同一の遅延ユニットＤＵで構成されており、それぞれ、遅延ユニットＤＵの単位遅延量とユニット数ｍとの積に相当する遅延時間を発生する。
【００２７】
遅延ユニットＤＵは、基本的にＣＭＯＳインバータで構成される。一例として、遅延ユニットＤＵ１は、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１からなるインバータと、ＰチャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ２からなるインバータとを備える。
【００２８】
遅延ユニットＤＵ１は、各インバータのＮチャネルＭＯＳトランジスタＮ１，Ｎ２のソースと接地電位との間にそれぞれ結合されるＮチャネルＭＯＳトランジスタＮＣ１，ＮＣ２をさらに備える。
【００２９】
ＮチャネルＭＯＳトランジスタＮＣ１，ＮＣ２は、ゲートが制御信号ＣＮＴを伝達する制御信号配線４０に結合されており、ゲートに受ける制御信号ＣＮＴの電位に応じてオン／オフ状態に駆動される。ＮチャネルＭＯＳトランジスタＮＣ１，ＮＣ２において、制御信号ＣＮＴの電位に応じてチャネル抵抗が変化することにより、遅延ユニットＤＵ１の遅延量が増減する。
【００３０】
詳細には、制御信号ＣＮＴが「Ｈ」レベルのとき（フィードバッククロックの位相が遅れているとき）には、ＮチャネルＭＯＳトランジスタＮＣ１，ＮＣ２はオン状態に駆動される。したがって、チャネル抵抗が低くなることから、各インバータの出力ノードから出力される信号の立下り時間は短くなり、遅延量は減少する。
【００３１】
一方、制御信号ＣＮＴが「Ｌ」レベルのとき（フィードバッククロックの位相が進んでいるとき）には、ＮチャネルＭＯＳトランジスタＮＣ１，ＮＣ２はオフ状態に駆動される。したがって、チャネル抵抗が高くなることから、各インバータの出力ノードから出力される信号の立下り時間は長くなり、遅延量は増加する。
【００３２】
さらに、図示しない遅延ユニットＤＵ２〜ＤＵｍの各々についても、遅延ユニットＤＵ１と同様に、制御信号ＣＮＴの電位に応じて遅延量が増減される。
【００３３】
以上のように、遅延ユニットＤＵの遅延量は、入力クロックＣＬＫＩＮとフィードバッククロックとの位相差に応じて、制御信号ＣＮＴの電位レベルを制御することによって調整される。
【００３４】
入力クロックＣＬＫＩＮとフィードバッククロックとの位相が一致し、遅延制御回路１１０がロック状態となると、制御信号ＣＮＴは固定電位となり、遅延ユニットＤＵの遅延量は所定の値に固定される。したがって、遅延ユニットＤＵを複数備える遅延発生回路１２０，２０１，２０２で発生する遅延時間は、温度や電源電圧などの外部環境の変動に影響されず、入力クロックＣＬＫＩＮに従って決定される一定値に制御される。
【００３５】
図１２は、図１０の半導体集積回路装置に含まれる回路ブロックＢＬ１，ＢＬ２の動作タイミングを説明するための動作波形図である。なお、図１２（ａ）は、電源電圧ＶＤＤが１．０Ｖのときの動作波形図であり、図１２（ｂ）は、電源電圧ＶＤＤが１．２Ｖのときの動作波形図である。
【００３６】
図１２（ａ）を参照して、一定周期ｄ１を有する入力クロックＣＬＫＩＮとフィードバッククロックとの位相比較結果に基づいて生成される制御信号ＣＮＴに応じて、回路ブロックＢＬ１，ＢＬ２の遅延発生回路２０１，２０２では、遅延量ｄ１０，ｄ１１が生成される。
【００３７】
回路ブロックＢＬ１では、入力信号ＳＧ１０に対して遅延量ｄ１０だけ遅延した信号ＳＧ１１が出力される。回路ブロックＢＬ２では、入力される信号ＳＧ１１に対してさらに遅延量ｄ１１だけ遅延した信号ＳＧ１４が出力される。
【００３８】
遅延発生回路２０１，２０２で生じる遅延量ｄ１０，ｄ１１は、先述のように、遅延制御回路１１０の出力する制御信号ＣＮＴに応じて決まり、電源電圧の変動の影響を受けない。したがって、図１２（ｂ）に示すように、電源電圧が１．２Ｖに変動したことによっても、遅延量ｄ１０，ｄ１１は変化せず、一定値に保たれる。
【００３９】
ここで、再び図１０を参照して、回路ブロックＢＬ１は、入力信号ＳＧ１０に演算処理を施すサブブロックＳＢ１と、サブブロックＳＢ１の出力信号ＳＧ１２と遅延発生回路２０１の出力信号ＳＧ１１との論理積を演算し、演算結果として信号ＳＧ１３を出力する論理ゲートＬＧ１とをさらに含む。
【００４０】
回路ブロックＢＬ２においても同様に、入力信号ＳＧ１１に演算処理を施すサブブロックＳＢ２と、サブブロックＳＢ２の出力信号ＳＧ１５と遅延発生回路２０２の出力信号ＳＧ１４との論理積を演算し、演算結果として信号ＳＧ１６を出力する論理ゲートＬＧ２とをさらに含む。なお、それぞれの回路ブロックＢＬ１，ＢＬ２の構成は、その一形態であって、必ずしも本形態に限定されるものではない。
【００４１】
回路ブロックＢＬ１において、入力信号ＳＧ１０は、遅延発生回路２０１に入力されるとともに、内部信号として、サブブロックＳＢ１に入力される。サブブロックＳＢ１は、例えば、ロジック回路で構成されており、信号ＳＧ１０に論理演算を施し、信号ＳＧ１２を出力する。信号ＳＧ１２は、ロジック回路を構成する素子の特性に起因して、入力信号ＳＧ１０に対して所定の遅延時間を有する。
【００４２】
出力信号ＳＧ１２は、遅延発生回路２０１から出力される信号ＳＧ１１とともに、論理ゲートＬＧ１に入力される。論理ゲートＬＧ１の出力ノードからは、これらの２信号の論理積の演算結果である信号ＳＧ１３が出力される。
【００４３】
回路ブロックＢＬ２においても同様に、入力信号ＳＧ１１は、遅延発生回路２０２に入力されるとともに、内部信号として、サブブロックＳＢ２に入力される。サブブロックＳＢ２において、入力信号ＳＧ１１は、構成する素子の特性に起因して、所定の遅延量だけ遅延されて、信号ＳＧ１５として出力される。
【００４４】
信号ＳＧ１５は、遅延発生回路２０２から出力される信号ＳＧ１４とともに、論理ゲートＬＧ２に入力される。論理ゲートＬＧ２の出力ノードからは、これらの２信号の論理積の演算結果である信号ＳＧ１６が出力される。
【００４５】
ここで、サブブロックＳＢ１，ＳＢ２を構成する素子は、通常、電源電圧や周囲温度などが変動すると、電気的特性が変化する性質を有する。このため、サブブロックＳＢ１，ＳＢ２の各々において発生する遅延時間には、電源電圧や周囲温度などの動作環境の変動によって、ばらつきが生じてしまう。
【００４６】
図１３は、図１０の半導体集積回路装置における動作タイミングを説明するための動作波形図である。なお、図１３（ａ）は、温度Ｔ０［℃］のときの動作波形図であり、図１３（ｂ）は、温度Ｔ１（＞Ｔ０）［℃］のときの動作波形図である。
【００４７】
図１３（ａ）を参照して、回路ブロックＢＬ１では、遅延発生回路２０１において、信号ＳＧ１０に対して一定の遅延時間ｄ１０だけ遅延された信号ＳＧ１１が出力される。このとき、サブブロックＳＢ１において、信号ＳＧ１０を遅延時間ｄ１２だけ遅延させた信号ＳＧ１２が生成される。信号ＳＧ１１と信号ＳＧ１２とは、論理ゲートＬＧ１に入力される。論理ゲートＬＧ１は、信号ＳＧ１１が活性化するタイミングで、これらの論理積の演算結果を出力する。
【００４８】
信号ＳＧ１２が論理ゲートＬＧ１に入力する時点から論理をとる時点までの期間（＝ｄ１０−ｄ１２）は、回路ブロックＢＬ１の動作余裕度（以下、タイミングマージンとも称する）Ｍ１２を表わす。なお、限られた動作余裕度は、誤動作などを引き起こす要因となることから、動作余裕度は、動作環境の変動に依らず安定して得られなければならない。
【００４９】
回路ブロックＢＬ２では、遅延発生回路２０２において、信号ＳＧ１１を遅延時間ｄ１１だけ遅延させた信号ＳＧ１４が出力される。一方、サブブロックＳＢ２において、信号ＳＧ１１を遅延時間ｄ１３だけ遅延させた信号ＳＧ１５が生成される。信号ＳＧ１４と信号ＳＧ１５とは、論理ゲートＬＧ２に入力される。論理ゲートＬＧ２は、信号ＳＧ１４が活性化するタイミングで、これらの２信号の論理積の演算結果を出力する。図１３（ａ）に示すように、回路ブロックＢＬ２における動作余裕度Ｍ１３は、（ｄ１１−ｄ１３）で与えられる期間となる。
【００５０】
次に、図１３（ｂ）を参照して、温度がＴ０［℃］からＴ１［℃］に上昇したことに伴なって、各回路ブロックＢＬ１，ＢＬ２では、サブブロックＳＢ１，ＳＢ２で生じる遅延時間ｄ１２，ｄ１４が、素子特性の温度依存性によって変化したものとする。例えば、回路ブロックＢＬ１のサブブロックＳＢ１では、遅延時間がｄ１２からｄ１４に増加する。回路ブロックＢＬ２のサブブロックＳＢ２においても、遅延時間がｄ１３からｄ１５に変化する。サブブロックＳＢ１とサブブロックＳＢ２とでは、構成する素子特性の温度依存性の違いから、遅延時間ｄ１４における変化量が大きく、遅延時間ｄ１５における変化量が小さい場合を仮定する。
【００５１】
回路ブロックＢＬ１では、遅延期間ｄ１４の増加に対して、遅延時間ｄ１０は、遅延調整回路２０１によって一定時間に制御されている。これにより、温度Ｔ１［℃］における動作余裕度Ｍ１４（＝ｄ１０−ｄ１４）は、温度Ｔ０［℃］のときの動作余裕度Ｍ１２よりも減少する。
【００５２】
一方、回路ブロックＢＬ２では、遅延時間ｄ１５が微増したのに対して、遅延時間ｄ１１は、遅延調整回路２０１によって一定時間に制御されている。これにより、温度Ｔ１［℃］における動作余裕度Ｍ１５（＝ｄ１１−ｄ１５）は、温度Ｔ０［℃］のときの動作余裕度Ｍ１３からわずかに減少する。
【００５３】
ここで、半導体集積回路全体の動作余裕度は、すべての回路ブロックでの誤動作を防止するために、最も厳しい動作余裕度で決まる。したがって、温度Ｔ１［℃］における半導体集積回路の動作余裕度は、Ｍ１４となり、温度上昇によって大きく減少してしまう結果となる。
【００５４】
以上のように、回路ブロックＢＬ１，ＢＬ２の各々が固有の温度依存性や電源電圧依存性を有するのに対して、遅延発生回路２０１，２０２での遅延量は、遅延調整回路１００によって一定値に保持されることから、動作余裕度が電源電圧や周囲温度の変動によって制限されるという弊害が生じる。
【００５５】
このため、回路ブロックＢＬ１，ＢＬ２にそれぞれ配された遅延発生回路２０１，２０２においては、回路ブロック固有の電源電圧依存性および温度依存性を考慮した遅延量を発生することが必要とされる。そこで、本実施の形態では、回路ブロックごとに、動作余裕度の確保に最適な遅延量を発生させるための構成について提案する。
【００５６】
実施の形態１．
図１は、この発明の実施の形態１に従う半導体集積回路装置の構成を概略的に示す図である。
【００５７】
図１を参照して、半導体集積回路装置は、複数の回路ブロックＢＬ１，ＢＬ２と、回路ブロックＢＬ１，ＢＬ２において入力信号に与えられる遅延量を調整する遅延調整回路１０とを備える。なお、本実施の形態では、機能の異なる２つの回路ブロックＢＬ１，ＢＬ２（例えば、ＤＲＡＭ（Dynamic Random Access Memory）におけるアレイ関連回路と周辺回路とに相当）が配されるが、本実施の形態に限定されず、２以上の複数の回路ブロックが搭載される半導体集積回路装置に広く適用可能である。
【００５８】
回路ブロックＢＬ１は、所定の演算処理を実行するサブブロックＳＢ１と、入力信号を遅延させる遅延発生回路２１とを有する。回路ブロックＢＬ２も同様に、サブブロックＳＢ２と、遅延発生回路２２とを有する。なお、回路ブロックＢＬ１と回路ブロックＢＬ２とでは、構成する素子の電源電圧依存性および温度依存性が互いに異なるものとする。
【００５９】
図２は、図１に示す遅延調整回路１０の構成を示す図である。
【００６０】
図２を参照して、遅延調整回路１０は、入力クロックＣＬＫＩＮに対して遅延量を与える遅延発生回路３１，３２と、遅延量を制御する遅延制御回路１１，１２とを含む。遅延発生回路３１，３２およびこれを制御する遅延制御回路１１，１２を複数含む点において、単一の遅延発生回路および遅延制御回路からなる図１０に示す従来の遅延調整回路１００と相違する。
【００６１】
遅延制御回路１１，１２には、例えば、ＤＬＬ回路が適用される。遅延制御回路１１は、入力クロックＣＬＫＩＮと遅延発生回路３１から帰還されたフィードバッククロックとの位相比較する位相比較器ＰＣ１と、位相比較器ＰＣ１の比較結果に基づいた制御信号ＣＮＴ１を出力するチャージポンプ回路Ｃ１と、制御信号ＣＮＴ１の高周波成分を除去するためのフィルタ回路Ｌ１とを含む。
【００６２】
遅延制御回路１２も同様に、入力クロックＣＬＫＩＮとフィードバッククロックとの位相比較する位相比較器ＰＣ２と、位相比較器ＰＣ２の比較結果に基づいた制御信号ＣＮＴ２を出力するチャージポンプ回路Ｃ２と、制御信号ＣＮＴ２の高周波成分を除去するためのフィルタ回路Ｌ２とを含む。なお、各回路の構成については、図１０において説明したものと同様であるため、詳細な説明は繰り返さない。
【００６３】
遅延制御回路１１，１２から出力される制御信号ＣＮＴ１，ＣＮＴ２は、それぞれ対応する遅延発生回路３１，３２に入力される。このとき、図１に示すように、制御信号ＣＮＴ１は、回路ブロックＢＬ１内部の遅延発生回路２１へ伝達され、制御信号ＣＮＴ２は、回路ブロックＢＬ２内部の遅延発生回路２２へ伝達される。
【００６４】
すなわち、制御信号ＣＮＴ１によって、遅延発生回路３１と回路ブロックＢＬ１の遅延発生回路２１との遅延量が調整され、制御信号ＣＮＴ２によって、遅延発生回路３２と回路ブロックＢＬ２の遅延発生回路２２との遅延量が調整される。
【００６５】
ここで、遅延発生回路３１および遅延発生回路２１は、回路ブロックＢＬ１を構成する素子と同じ素子で構成される。また、遅延発生回路３２および遅延発生回路２２は、回路ブロックＢＬ２を構成する素子と同じ素子で構成される。したがって、制御信号ＣＮＴ１，ＣＮＴ２は、遅延調整回路１０において、対応する回路ブロックに固有の電気的特性に基づいて生成され、回路ブロックごとに高精度に遅延量の調整を行なうことが可能となる。
【００６６】
図３は、図１に示す遅延発生回路２１の構成を示す図である。なお、図１に示す遅延発生回路２１，２２および図２に示す遅延発生回路３１，３２は、基本的な構成が同じであることから、代表的に遅延発生回路２１について示す。
【００６７】
図３を参照して、遅延発生回路２１は、入力ノードと出力ノードとの間に直列接続されたｎ個（ｎは偶数）の遅延ユニットＤＣＵ１〜ＤＣＵｎで構成される。
【００６８】
遅延ユニットＤＣＵ１は、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１とからなるインバータと、ＮチャネルＭＯＳトランジスタＮ１のソースと接地電位との間に結合されるＮチャネルＭＯＳトランジスタＮＣ１とを有する。
【００６９】
ＮチャネルＭＯＳトランジスタＮＣ１は、ゲートが制御信号配線４０に結合され、ゲートに入力される制御信号ＣＮＴ１の電位に応じて、オン／オフ状態に駆動される。制御信号ＣＮＴ１の電位によってＮチャネルＭＯＳトランジスタＮＣ１のチャネル抵抗が変化することにより、遅延ユニットＤＣＵ１の遅延量が増減する。
【００７０】
ＮチャネルＭＯＳトランジスタＮＣ１のゲートと制御信号配線４０との間には、有効化スイッチ回路ＳＷ１が配される。有効化スイッチ回路ＳＷ１は、ＮチャネルＭＯＳトランジスタＮＣ１のゲートと制御信号配線４０または電源電圧ＶＤＤとを選択的に結合する。これにより、有効化スイッチ回路ＳＷ１は、制御信号ＣＮＴ１を有効／無効化する。
【００７１】
有効化スイッチ回路ＳＷ１によって、ＮチャネルＭＯＳトランジスタＮＣ１と制御信号配線４０とが電気的に結合されると、制御信号ＣＮＴ１は有効化される。このため、遅延ユニットＤＣＵ１の遅延量は、制御信号ＣＮＴ１の電位に応じて調整される。
【００７２】
一方、有効化スイッチ回路ＳＷ１によって、ＮチャネルＭＯＳトランジスタＮＣ１と制御信号配線４０とが電気的に分離されると、制御信号ＣＮＴ１は無効化される。このとき、遅延ユニットＤＣＵ１の遅延量には、遅延ユニットＤＣＵ１を構成するトランジスタの素子特性が反映されることとなる。
【００７３】
遅延ユニットＤＣＵ２〜ＤＣＵｎについても、遅延ユニットＤＣＵ１と同様に、ＰチャネルＭＯＳトランジスタＰ２〜ＰｎおよびＮチャネルＭＯＳトランジスタＮ２〜Ｎｎからなるインバータと、ＮチャネルＭＯＳトランジスタＮ２〜Ｎｎと接地電位との間にそれぞれ結合されるＮチャネルＭＯＳトランジスタＮＣ２〜ＮＣｍとを有する。
【００７４】
ＮチャネルＭＯＳトランジスタＮＣ２〜ＮＣｎと制御信号配線４０との間には、有効化スイッチ回路ＳＷ２〜ＳＷｎがそれぞれ配される。
【００７５】
遅延ユニットＤＣＵ２〜ＤＣＵｎの各々は、対応する有効化スイッチ回路ＳＷ２〜ＳＷｎによって、制御信号ＣＮＴ１が有効／無効化されることにより、遅延量が調整される。
【００７６】
このように、遅延ユニットＤＣＵ１〜ＤＣＵｎに配される有効化スイッチ回路ＳＷ１〜ＳＷｎを個別に切替えて、制御信号ＣＮＴ１を有効／無効に設定することにより、遅延ユニットごとに遅延量を調整することができる。したがって、ｎ個の有効化スイッチ回路ＳＷ１〜ＳＷｎのうち、制御信号ＣＮＴ１を有効となるように設定する有効化スイッチ回路の割合を変えることにより、遅延発生回路２１全体で生じる遅延量を調整することができる。
【００７７】
例えば、ｎ個の有効化スイッチ回路ＳＷ１〜ＳＷｎを全て有効に設定したときには、遅延ユニットＤＣＵ１〜ＤＣＵｎのいずれにおいても、遅延制御回路１１からの制御信号ＣＮＴ１に応じた遅延量が発生する。このため、遅延発生回路２１で生じる遅延量は、上述のように、電源電圧や周囲温度の変動に影響されない固定値となる。
【００７８】
一方、ｎ個の有効化スイッチ回路ＳＷ１〜ＳＷｎを全て無効に設定したときには、遅延ユニットＤＣＵ１〜ＤＣＵｎのいずれにおいても、構成する素子の特性に左右される遅延量が発生する。すなわち、遅延発生回路２１で生じる遅延量には、構成する素子の電源電圧依存性および温度依存性が反映される。
【００７９】
さらに、ｎ個の有効化スイッチ回路ＳＷ１〜ＳＷｎのうちｉ（ｉは１以上ｎ以下の自然数）個を有効に設定したときには、その割合に応じて、上記の２パターンで発生する遅延量の中間値となる遅延量が発生する。
【００８０】
図４は、図３の有効化スイッチ回路ＳＷ１〜ＳＷｎの配置例を示すレイアウト図である。
【００８１】
図４を参照して、ＮチャネルＭＯＳトランジスタＮＣ１〜ＮＣｎは、それぞれ、ドレインが図示しないＣＭＯＳインバータを構成するＮチャネルＭＯＳトランジスタＮ１〜Ｎｎのソースに接続され、ソースが図示しない接地電位に接続される。これらの接続は、オーミック領域に配したコンタクトホールによって実現される。
【００８２】
ＮチャネルＭＯＳトランジスタＮＣ１〜ＮＣｎのソースとドレインとの間には、ゲート電極Ｇ１〜Ｇｎがそれぞれ配される。ゲート電極Ｇ１〜Ｇｎは、図４のように、Ｔ字形の形状からなり、電源電圧配線５０と制御信号配線４０とのそれぞれについて交差する領域を有する。この領域は、図３に示す有効化スイッチ回路ＳＷ１〜ＳＷｎを形成する。すなわち、遅延ユニットＤＣＵｉにおいて、ゲート電極Ｇｉと制御信号配線４０とが導通状態のときには、制御信号ＣＮＴ１が有効化される。一方、ゲート電極Ｇｉと電源電圧配線５０とが導通状態のときには、制御信号ＣＮＴ１が無効化される。
【００８３】
これらの有効／無効の設定は、交差領域に配するコンタクトホールＣ１〜Ｃｎによって制御される。例えば、ＮチャネルＭＯＳトランジスタＮＣ１においては、コンタクトホールＣ１が制御信号配線４０側に配されていることから、ゲート電極Ｇ１と制御信号配線４０とが電気的に結合し、制御信号ＣＮＴ１が有効化される。一方、ＮチャネルＭＯＳトランジスタＮＣ２においては、コンタクトホールＣ２が電源電圧配線５０側に配されていることから、ゲート電極Ｇ２と電源電圧ＶＤＤとが電気的に結合し、制御信号ＣＮＴ１が無効化される。したがって、製造工程において、構成する素子の特性に基づいて有効化スイッチ回路ＳＷ１〜ＳＷｎのコンタクトホールＣ１〜Ｃｎの配置を決めることにより、遅延量を調整することができる。
【００８４】
図５は、図３の遅延発生回路２１，２２で発生する遅延量と電源電圧ＶＤＤとの関係を示す図である。一例として、遅延発生回路２１において発生する遅延量ｄと電源電圧ＶＤＤとの関係を示す。
【００８５】
図５を参照して、特性（１）〜（３）は、有効化スイッチ回路ＳＷ１〜ＳＷｎの有効に設定する割合を変化させたときに生じる遅延量ｄの電源電圧依存性である。特性（１）は、ｎ個の有効化スイッチ回路ＳＷ１〜ＳＷｎを全て有効に設定したときに生じる遅延量ｄを示す。特性（２）は、ｎ個の有効化スイッチ回路ＳＷ１〜ＳＷｎの半分に値するｎ／２個を有効に設定したときに生じる遅延量ｄである。特性（３）は、ｎ個の有効化スイッチ回路ＳＷ１〜ＳＷｎを全て無効に設定したときに生じる遅延量ｄである。
【００８６】
なお、図５の特性（４）は、遅延発生回路２１が配される回路ブロックＢＬ１に含まれる他のサブブロックで生じる遅延量ｄの電源電圧依存性である。
【００８７】
図５から明らかなように、特性（１）（ｎ個の有効化スイッチ回路ＳＷ１〜ＳＷｎが全て有効のとき）において、遅延量ｄは、遅延調整回路１０からの制御信号ＣＮＴ１によって、電源電圧の変化によらず、常に一定量に保持される。
【００８８】
一方、特性（３）（ｎ個の有効化スイッチ回路ＳＷ１〜ＳＷｎが全て無効のとき）では、遅延量ｄは、電源電圧が増加するにしたがって減少するという依存性を示す。
【００８９】
さらに、特性（２）（ｎ／２個の有効化スイッチ回路が有効のとき）では、遅延量ｄは、特性（１）と特性（３）との中間に相当する電源電圧依存性を示す。
【００９０】
上記の特性（１）〜（３）を特性（４）に示すサブブロックの遅延量ｄの電源電圧依存性に照らすと、特性（２）が特性（４）に等しい電源電圧依存性を示すことが認められる。したがって、遅延発生回路２１において、発生する遅延量ｄが特性（２）に示す電源電圧依存性を持つように制御すれば、遅延発生回路２１が搭載される回路ブロックＢＬ１の動作余裕度を最も大きくすることができると判断される。すなわち、有効化スイッチ回路ＳＷ１〜ＳＷｎの半数を有効に設定し、残りの半数を無効に設定すれば、電源電圧の変動に依らず、動作余裕度を安定して確保することができる。
【００９１】
回路ブロックＢＬ２においても同様に、内包するサブブロックで生じる遅延量の電源電圧依存性に合わせて、遅延発生回路２２の有効化スイッチ回路ＳＷ１〜ＳＷｎの有効／無効を設定することによって、回路ブロックＢＬ２の動作余裕度を最大とする遅延量を発生させることができる。
【００９２】
図６は、図１に示す半導体集積回路装置における動作タイミングを説明するための動作波形図である。図６（ａ），（ｂ）は、それぞれ、電源電圧ＶＤＤが１．０Ｖおよび１．２Ｖのときの動作波形図である。
【００９３】
図６（ａ）と図６（ｂ）とを対比して、入力クロックＣＬＫＩＮの周期ｄ１は不変であることから、図１に示す遅延制御回路３１，３２から出力される制御信号ＣＮＴ１，ＣＮＴ２は、いずれも、電源電圧１．０Ｖのときと電源電圧１．２Ｖのときとで等しくなる。
【００９４】
一方、遅延発生回路２１では、回路ブロックＢＬ１を構成する素子の電源電圧依存性に合わせて、有効化スイッチ回路ＳＷ１〜ＳＷｎの有効／無効が設定されていることから、電源電圧１．０Ｖのときの遅延量ｄ２と電源電圧１．２Ｖのときの遅延量ｄ６とは異なっている。
【００９５】
遅延発生回路２２においても、回路ブロックＢＬ２を構成する素子の電源電圧依存性に合わせて、有効化スイッチ回路ＳＷ１〜ＳＷｎの有効／無効が設定されていることから、電源電圧１．０Ｖのときの遅延量ｄ３と電源電圧１．２Ｖのときの遅延量ｄ７とは異なっている。
【００９６】
したがって、遅延発生回路２１，２２で生じる遅延量を、対応する回路ブロックＢＬ１，ＢＬ２の電源電圧依存性に合わせて動作余裕度が確保されるように調整すれば、電源電圧の変動に関わらず、半導体集積回路装置の安定動作を保持することができる。
【００９７】
以上のように、この発明の実施の形態１に従えば、電源電圧依存性や温度依存性が互いに異なる複数の回路ブロックを備えた半導体集積回路装置であって、各回路ブロックに配された遅延発生回路の遅延量を調整する遅延調整回路において、回路ブロックごとに遅延発生回路と遅延制御回路とを配し、回路ブロック内および遅延調整回路内に配される遅延発生回路を対応する回路ブロックと同じ素子で構成することにより、個々の回路ブロックにおいて、遅延量を精度良く調整することが可能となる。
【００９８】
さらに、回路ブロックの各々に配された遅延発生回路において、遅延量を調整する制御信号を有効／無効に設定するためのスイッチ回路を設け、対応する回路ブロックの電源電圧依存性や温度依存性を反映した遅延量を生成することにより、回路ブロックごとに最適な動作タイミングを提供することができる。
【００９９】
以上のことから、実施の形態１に従う半導体集積回路装置によれば、電源電圧依存性および温度依存性が互いに異なる複数の回路ブロックを有する場合であっても、電源電圧や周囲温度などの動作環境の変動に依らず最適な動作タイミングが提供されることから、動作余裕度が保持され、安定動作が保証される。
【０１００】
実施の形態２．
実施の形態１に係る半導体集積回路装置は、遅延発生回路を構成する遅延ユニットの各々に有効化スイッチ回路を配し、回路ブロックが有する電源電圧依存性や温度依存性に合わせて制御信号を有効化する割合を変化させることにより、電源電圧や温度の変動によらない安定した動作余裕度の確保を実現するものである。
【０１０１】
本実施の形態では、さらに、各回路ブロックに配される遅延発生回路についての第２の構成例を提案する。なお、本実施の形態に従う半導体集積回路は、以下に示す遅延発生回路を除いて、実施の形態１の半導体集積回路装置と構成を同じとする。したがって、半導体集積回路装置の全体構成および重複する部分についての詳細な説明は省略する。
【０１０２】
図７は、この発明の実施の形態２に従う半導体集積回路装置に含まれる遅延発生回路２１の構成を示す図である。なお、図示しない遅延発生回路２２，遅延発生回路３１，３２については、実施の形態１と同様に、遅延発生回路２１と同じ構成であることから、以下においては、代表的に遅延発生回路２１について説明する。
【０１０３】
図７を参照して、遅延発生回路２１は、入力ノードと出力ノードとの間に直列接続されたｎ個（ｎは２以上の自然数）の遅延ユニットＤＣＵ１〜ＤＣＵｎで構成される。
【０１０４】
遅延ユニットＤＣＵ１は、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１とからなるインバータと、ＮチャネルＭＯＳトランジスタＮ１のソースと接地電位との間に並列に結合されるＮチャネルＭＯＳトランジスタＮＣ１，ＮＥ１とを有する。
【０１０５】
ＮチャネルＭＯＳトランジスタＮＣ１は、ゲートが制御信号配線４０に結合され、図示しない遅延調整回路１１から出力される制御信号ＣＮＴ１が入力される。
【０１０６】
ＮチャネルＭＯＳトランジスタＮＥ１は、ゲートが図示しない有効化信号生成部に結合される。ＮチャネルＭＯＳトランジスタＮＥ１は、有効化信号生成部からの有効化信号ＣＥ１の電位に応じて、オン／オフ状態となる。
【０１０７】
有効化信号ＣＥ１〜ＣＥｎは、図３に示す有効化スイッチ回路ＳＷ１〜ＳＷｎと同様に、制御信号ＣＮＴ１を有効化／無効化する機能を有する。有効化信号ＣＥ１〜ＣＥｎは、後述する有効化信号生成部において、「Ｈ」レベルと「Ｌ」レベルとのいずれかの電位状態に設定される。
【０１０８】
有効化信号ＣＥ１が「Ｈ」レベルのときには、対応するＮチャネルＭＯＳトランジスタＮＥ１はオン状態となり、インバータのＮチャネルＭＯＳトランジスタＮ１のソースと接地電位とを電気的に結合する。これにより、ＮチャネルＭＯＳトランジスタＮＣ１に入力される制御信号ＣＮＴ１は、無効化される。このとき、遅延ユニットＤＣＵ１の遅延量には、遅延ユニットＤＣＵ１を構成するトランジスタの素子特性が反映される。
【０１０９】
一方、有効化信号ＣＥ１が「Ｌ」レベルのときには、対応するＮチャネルＭＯＳトランジスタＮＥ１はオフ状態となる。このときは、制御信号ＣＮＴ１が有効化される。すなわち、制御信号ＣＮＴ１の電位に応じてＮチャネルＭＯＳトランジスタＮＣ１のチャネル抵抗が変化することにより、遅延ユニットＤＣＵ１の遅延量が増減する。
【０１１０】
遅延ユニットＤＣＵ２〜ＤＣＵｎについても同様に、ＮチャネルＭＯＳトランジスタＮ２〜Ｎｎと接地電位との間に、ＮチャネルＭＯＳトランジスタＮＣ２〜ＮＣｎ，ＮＥ２〜ＮＥｎがそれぞれ並列に結合される。ＮチャネルＭＯＳトランジスタＮＥ２〜ＮＥｎのゲートには、有効化信号ＣＥ２〜ＣＥｎがそれぞれ入力される。各遅延ユニットＤＣＵ２〜ＤＣＵｎは、この有効化信号ＣＥ２〜ＣＥｎに応じて、制御信号ＣＮＴ１が有効／無効に設定され、遅延量が調整される。
【０１１１】
さらに、図示は省略するが、回路ブロックＢＬ２に配される遅延発生回路２２においても、同様の構成からなり、有効化信号ＣＥ１〜ＣＥｎによって制御信号ＣＮＴ２が有効／無効に設定される。
【０１１２】
このように、遅延ユニットＤＣＵ１〜ＤＣＵｎに入力される有効化信号ＣＥ１〜ＣＥｎを個別に設定して、制御信号ＣＮＴ１，ＣＮＴ２を有効／無効に設定することにより、遅延ユニットごとに遅延量を調整することができる。実施の形態１と同様に、ｎ個の有効化信号ＣＥ１〜ＣＥｎのうち、制御信号ＣＮＴ１，ＣＮＴ２を有効となるように「Ｌ」レベルに設定する有効化信号の割合を変えることにより、遅延発生回路２１，２２全体で生じる遅延量を調整することができる。
【０１１３】
なお、製造工程時に制御信号ＣＮＴ１，ＣＮＴ２の有効／無効を設定する実施の形態１に対して、本実施の形態では、チップ形成後においても、有効化信号ＣＥ１〜ＣＥｎの入力によって任意に設定できることから、製造工程に生じた特性のばらつきによって生じた電源電圧依存性の変動をテスト時に測定し、測定結果を遅延量の調整に反映させることができる。この結果、半導体集積回路装置の動作余裕度を一層向上することができる。
【０１１４】
図８は、図７に示す有効化信号ＣＥ１〜ＣＥｎを発生する有効化信号生成部の構成を示す図である。
【０１１５】
図８を参照して、有効化信号生成部は、ｎ個のフリップフロップ回路ＦＦ１〜ＦＦｎからなるシフトレジスタを備える。
【０１１６】
シフトレジスタは、半導体集積回路装置外部から入力されるクロックＴＣＬＫに同期して、記憶されたｎビットの入力信号Ｄｉｎを順次隣りのフリップフロップ回路ＦＦにシフトする。
【０１１７】
このとき、フリップフロップ回路ＦＦ１〜ＦＦｎの各々は、記憶データをシフトするとともに、反転データを並列出力する。出力された反転データは、さらにインバータＩ１〜Ｉｎで反転され、有効化信号ＣＥ１〜ＣＥｎとして出力される。ｎ個のクロックパルスによって、シフトレジスタにｎビットのデータが格納されるのに並行して、ｎビットの有効化信号ＣＥ１〜ＣＥｎが生成される。
【０１１８】
図９は、図８の有効化信号生成部におけるタイミング図である。
【０１１９】
図９を参照して、一定周期のクロックＴＣＬＫに同期して、ｎビットの入力信号Ｄｉｎ（＝Ｄｎ，Ｄｎ−１，・・・，Ｄ２，Ｄ１）がシフトレジスタにて順次シフトされる。詳細には、クロック１において、フリップフロップ回路ＦＦ１にデータＤｎが入力される。クロック２において、フリップフロップ回路ＦＦ１のデータＤｎがフリップフロップ回路ＦＦ２にシフトされるとともに、フリップフロップ回路ＦＦ１にデータＤｎ−１が入力される。このとき、Ｑ１からは、シフト動作と並列に、データＤｎが有効化信号ＣＥ１として出力される。
【０１２０】
クロック３においても同様に、Ｑ２のデータＤｎがＱ３にシフトされ、Ｑ１のデータＤｎ−１がＱ２にシフトされ、Ｑ１にデータＤｎ−２が入力される。このとき、Ｑ１，Ｑ２からは、データＤｎ−１，Ｄｎが有効化信号ＣＥ１，ＣＥ２として出力される。
【０１２１】
このように、クロックＴＣＬＫに同期して、シフト動作とともに有効化信号ＣＥ１〜ＣＥｎが生成される。図９に示すように、クロックｎにおいて、シフトレジスタからは、ｎビットの有効化信号ＣＥ１〜ＣＥｎ（＝Ｄ１，Ｄ２〜Ｄｎ）が出力される。有効化信号ＣＥ１〜ＣＥｎは、図７のＮチャネルＭＯＳトランジスタＮＥ１〜ＮＥｎのゲートに並列に入力される。ＮチャネルＭＯＳトランジスタＮＥ１〜ＮＥｎの各々において、先述のように、有効化信号ＣＥ１〜ＣＥｎによって制御信号ＣＮＴ１が有効／無効に設定されて遅延量が調整される。
【０１２２】
以上のように、この発明の実施の形態２に従えば、回路ブロックの各々に配された遅延発生回路において、遅延量を調整する制御信号を有効／無効に設定するための有効化信号の入力手段を設け、対応する回路ブロックの電源電圧依存性や温度依存性を反映した遅延量を生成することにより、回路ブロックごとに最適なタイミングを提供することができる。
【０１２３】
さらに、有効化信号は、チップ形成後においても入力可能であることから、製造工程に生じた特性のばらつきによって生じた電源電圧依存性の変動をテスト時に測定し、測定結果を遅延量の調整に反映させることができる。この結果、半導体集積回路の動作余裕度を一層向上することができる。
【０１２４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１２５】
【図１】この発明の実施の形態１に従う半導体集積回路装置の構成を概略的に示す図である。
【図２】図１に示す遅延調整回路１０の構成を示す図である。
【図３】図１に示す遅延発生回路２１の構成を示す図である。
【図４】図３の有効化スイッチ回路ＳＷ１〜ＳＷｎの配置例を示すレイアウト図である。
【図５】図３の遅延発生回路２１で発生する遅延量と電源電圧との関係を示す図である。
【図６】図１に示す半導体集積回路装置における動作タイミングを説明するための動作波形図である。
【図７】この発明の実施の形態２に従う半導体集積回路装置に含まれる遅延発生回路２１の構成を示す図である。
【図８】図７に示す有効化信号ＣＥ１〜ＣＥｎを発生する有効化信号生成部の構成を示す図である。
【図９】図８の有効化信号生成部におけるタイミング図である。
【図１０】従来の遅延調整回路を備えた半導体集積回路装置の構成を概略的に示す図である。
【図１１】図１０に示す遅延発生回路２０１の構成を示す図である。
【図１２】図１０の半導体集積回路装置に含まれる回路ブロックＢＬ１，ＢＬ２の動作タイミングを説明するための動作波形図である。
【図１３】図１０の半導体集積回路装置における動作タイミングを説明するための動作波形図である。
【符号の説明】
【０１２６】
ＢＬ１，ＢＬ２  回路ブロック、１０，１００  遅延調整回路、２１，２２，３１，３２，１２０，２０１，２０２  遅延発生回路、１１，１２，１１０  遅延制御回路、ＣＬＫＩＮ  入力クロック、ＰＣ１，ＰＣ２，ＰＣ１０  位相比較器、Ｃ１，Ｃ２，Ｃ１０  チャージポンプ回路、Ｌ１，Ｌ２，Ｌ１０  フィルタ回路、ＳＢ１，ＳＢ２  サブブロック、ＬＧ１，ＬＧ２  論理ゲート、Ｐ１〜Ｐｎ，Ｐ１〜Ｐ２ｍ  ＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎｎ，ＮＣ１〜ＮＣｎ，ＮＥ１〜ＮＥｎ，Ｎ１〜Ｎ２ｍ  ＮチャネルＭＯＳトランジスタ、ＳＷ１〜ＳＷｎ  有効化スイッチ回路、Ｇ１〜Ｇｎ  ゲート電極、４０  制御信号配線、５０  電源電圧配線、ＣＮＴ１，ＣＮＴ２，ＣＮＴ  制御信号、ＣＥ１〜ＣＥｎ  有効化信号、ＦＦ１〜ＦＦｎ  フリップフロップ回路、Ｉ１〜Ｉｎ  インバータ。
【図１】
2005051534.tif 000003
【図２】
2005051534.tif 000004
【図３】
2005051534.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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