(57)【要約】    【課題】  複数の基板とその基板とコネクタを介して接続するバックプレーン基板から構成される電子装置の設計において、バックプレーン基板の層間接続バイアを極力用いない配線パターンを作成するための基板端子群の割付処理を効率良く行う。    【解決手段】  各基板の端子情報および各基板間の接続情報を取り込み（Ｓ１）各基板端子の仮割付（Ｓ２）を行った後に、複数挿入される基板やピン割り当てが確定している既製の基板から優先して端子割付を決定して行く（Ｓ３〜Ｓ６）ことによりバックプレーン基板での配線ラッツネストで水平配線数が増え、配線交差数が少なくなる端子割付を自動で決定する。また、平衡伝送ネットがある場合（Ｓ７）には更に一度コネクタピンに割り当てた基板端子を一定方向へシフトし空いたコネクタピンにグランドピンを割り当てる（Ｓ８）ことにより平衡伝送ピンの近傍にグランドピンを割り当てる。また、このようにして決定した端子割付結果は各基板の回路図へ自動でフィードバック（Ｓ９）する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のプリント基板の各々をコネクタを介してバックプレーン用プリント基板に接続して構成される電子装置の端子群割付設計方法であって、
前記各プリント基板の端子群情報、各プリント基板間の端子群同士の接続情報及びバックプレーン用プリント基板の実装情報に基づいて各プリント基板の端子群について各コネクタピン群への仮割付を行う第１のステップと、
該第１のステップで仮割付された各プリント基板の端子群において同一のプリント基板やピン割り当てが確定している既製のプリント基板から優先して他のプリント基板を含めて端子群の各コネクタピン群への割付をバックプレーン用プリント基板での配線ラッツネストで自動で決定していく第２のステップとを有することを特徴とする電子装置の端子群割付設計方法。
【請求項２】
更に、平衡伝送ネットが存在する場合には、前記第２のステップで割り当てた端子群を所定の方向にシフトさせて空いたコネクタピンにグランドピンを割り当てる第３のステップを有することを特徴とする請求項１記載の電子装置の端子群割付設計方法。
【請求項３】
前記第２のステップで決定した端子群割付結果を各プリント基板の回路図へフィードバックする第４のステップを有することを特徴とする請求項１記載の電子装置の端子群割付設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のプリント基板とその基板とコネクタを介して接続するバックプレーン用プリント基板から構成される電子装置において、バックプレーン基板の層数を低減するための基板端子群の割付を効率的に行う手法（設計方法及びその装置）に関わる。
【背景技術】
【０００２】
メイン基板（本発明のバックプレーン基板に相当）とコネクタを介して接続するサブ基板を１つの部品とみなして、部品単位での接続線ベクトルをできるだけ同一方向となるようにその信号ピン割付を決定し、サブ基板に接続されるメイン基板において層間接続バイアを極力用いない配線パターンを作成することにより層数を低減する方法が提案されている。この提案に関連するものとして、特開平８−６９７２号公報が挙げられる。
【０００３】
【特許文献１】特開平８−６９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来技術は、配線層数を少なくする為に、単に基板を一つを部品とみなしてピン割り当てを最適化したものであり、バックプレーンに挿入される基板の一部に既製基板（ピン割り当ては確定済）が含まれるといった制約や、１つのバックプレーン基板に同一種類の基板が複数挿入される制約がある下で、ピン割り当てを最適に行う方法については考慮されていない。また、バックプレーン基板上の平衡伝送ネットのピンに対して、反射や漏話といった電気的な問題を回避するために、その近傍にグランドピンを配置するといった制約がある下で、ピン割り当てを最適に行う方法についても考慮されていない。
【０００５】
本発明の目的は、バックプレーン基板に同一の基板が複数挿入されるといった制約、基板の一部に既製基板が含まれるといった制約あるいはバックプレーン基板上の平衡伝送ネットのピンの近傍にグランドピンを配置するといった制約を同時に考慮した上で層間接続路を極力用いない配線パターンを作成することによりバックプレーン基板層数を低減する基板端子群の割付を自動決定する電子装置の端子群割付設計方法及びその装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明は、複数のプリント基板の各々をコネクタを介してバックプレーン用プリント基板に接続して構成される電子装置の端子群割付設計方法であって、前記各プリント基板の端子群情報、各プリント基板間の端子群同士の接続情報及びバックプレーン用プリント基板の実装情報に基づいて各プリント基板の端子群について各コネクタピン群への仮割付を行う第１のステップと、該第１のステップで仮割付された各プリント基板の端子群において同一のプリント基板やピン割り当てが確定している既製のプリント基板から優先して他のプリント基板を含めて端子群の各コネクタピン群への割付をバックプレーン用プリント基板での配線ラッツネストで自動で決定していく第２のステップとを有することを特徴とする。
【０００７】
また、本発明は、更に、平衡伝送ネットが存在する場合には、前記第２のステップで割り当てた端子群を所定の方向にシフトさせて空いたコネクタピンにグランドピンを割り当てる第３のステップを有することを特徴とする。
【０００８】
また、本発明は、前記第２又は第３のステップで決定した端子群割付結果を各プリント基板の回路図へフィードバックするステップを有することを特徴とする。
【０００９】
また、本発明は、複数のプリント基板の各々をコネクタを介してバックプレーン用プリント基板に接続して構成される電子装置の端子群割付設計装置であって、前記各プリント基板の端子群情報、各プリント基板間の端子群同士の接続情報及びバックプレーン用プリント基板実装情報に基づいて各プリント基板の端子群について各コネクタピン群への仮割付を行う第１の手段と、該第１の手段で仮割付された各プリント基板の端子群において同一のプリント基板やピン割り当てが確定している既製のプリント基板から優先して他のプリント基板を含めて端子群の各コネクタピン群への割付をバックプレーン用プリント基板での配線ラッツネストで自動で決定していく第２の手段とを備えたことを特徴とする。
【００１０】
また、本発明は、更に、平衡伝送ネットが存在する場合には、前記第２の手段で割り当てた端子群を所定の方向にシフトさせて空いたコネクタピンにグランドピンを割り当てる第３の手段を備えたことを特徴とする。
【００１１】
また、本発明は、各プリント基板の回路図上の端子群情報、各プリント基板端子群間の接続情報及びバックプレーン用プリント基板の実装情報を取り込み、バックプレーン用プリント基板の配線ラッツネストを生成、その配線ラッツネストの水平配線数が増やし、配線交差数が少なくなる基板端子群の割付を自動で行うことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、１つのバックプレーン用プリント基板に挿入されるプリント基板に同一のプリント基板が複数存在する場合やプリント基板の一部に既製のプリント基板（ピン割り当ては確定済）が存在するといった制約の下、あるいはバックプレーン用プリント基板の平衡伝送ネットのピンに対して、反射や漏話といった電気的な問題を回避するため、その近傍にグランドピンを配置するといった制約がある場合でも、バックプレーン用プリント基板の層数を低減するための基板端子群のコネクタピンへの割付を効率よく行うことができる。
【発明を実施するための最良の形態】
【００１３】
本発明に係る端子最適割付装置及びその方法の実施の形態について図面を用いて説明する。図２（ａ）は本発明に係る端子群最適割付を行う対象とするバックプレーン用プリント基板（以下バックプレーン基板と称す。）２０とそれにコネクタ２Ａ〜２Ｄを介して接続されるプリント基板（以下基板と称す。）２１〜２４とから構成される電子装置ユニット概観図である。通信システム等の大規模なシステムにおいては１つの基板で全ての機能を実現することが困難な為、通常複数の基板２１〜２４に機能を分散させ、それら複数の基板２１〜２４をバックプレーン基板２０を使って接続することによりシステムを構成する場合が多い。図２（ｂ）は、図２（ａ）の状態からプリント基板２１〜２４をはずした状態のバックプレーン基板２０の配線パターン例を示している。バックプレーン基板２０は、２１〜２４の各基板の信号の接続を行う為に、その基板が挿入される各コネクタピン間に配線パターン２５〜２８を有している。
【００１４】
通常の電子装置の設計では、バックプレーン基板２０に挿入する各基板２１〜２４とバックプレーン基板２０とは同時並行で設計される場合が多く、その場合、各基板端子のコネクタピンへの割り当てを上手に行うとバックプレーン基板２０の配線をやり易くすることができ、その結果、配線層数を低減することができる。ただし、１つのバックプレーン基板２０に同一の基板が複数挿入される場合や、既製の基板が挿入される場合も考慮すると、基板端子のコネクタピンへの割り当て検討は時間がかかる作業であった。これは、例えば２１と２４が同一基板の場合は、基板２１の接続するコネクタ２Ａと基板２４の接続するコネクタ２Ｄのコネクタピン割付は同一でなければならないという条件とバックプレーン基板２０の配線層数を減らすという条件とを同時に考慮しながら最適な端子割付方法を見つける。あるいは、例えば、基板２２が既製の基板という場合には、コネクタ２Ｂのピン割付は変更できないという条件とバックプレーン基板２０の配線層数を減らすという条件を同時に考慮しながら最適な端子割付方法を見つけるといった作業である。またこの他にバックプレーン基板２０では一般に配線が長くなるため高速な信号伝送を行おうとすると平衡伝送をする必要が生じ、その場合には高周波反射・漏話を極力低減するためにバックプレーン基板上の平衡伝送ネットのピンの近傍にグランドピンを配置することも合わせて考慮する必要がある。しかし、これら全ての制約条件を同時に考慮しながら各基板端子のコネクタピンへの割り当てを最適化するのは難しく、検討に多くの時間を要するといった課題があった。
【００１５】
以下、この課題を解決する本発明に係る端子最適割付装置及びその方法の実施の形態について具体的に説明する。図３は、端子最適割付装置のシステム構成の一実施の形態を示す図である。本システムは、各基板回路図３５ａおよびバックプレーン基板の論理情報に相当する各基板端子群間接続情報３５ｂの電子装置の論理情報ファイル３５と、コネクタ形状やコネクタピン配置位置を含むコネクタ部品情報３７ａとバックプレーン基板形状及びバックプレーン上のコネクタ配置位置を含むコネクタ配置情報３７ｂといったバックプレーン基板の実装情報ファイル３７を基に、中央演算処理装置３１にて各基板端子群のコネクタピン群への最適な割付を決定し、その結果を各基板回路図３９ａ（３５ａと同一）の端子群割付情報に自動でフィードバックする。その結果はディスプレイ装置３２で確認することが可能である。また、キーボード・マウス３３はこのシステムの入力情報ファイル３５、３７、３９を指定するために用いられ、プリンタ３４は端子群割付結果を印刷する等に用いられる。なお、基板回路図３５ａは少なくとも基板の端子群部分の論理情報が入力されていれば良く、必ずしも全ての論理情報の入力が終了している必要はない。
【００１６】
次に、本システムを用いた詳細な端子群最適割付処理について図１に示すフローチャートを用いて説明する。まず、ステップＳ１にて、各基板の回路情報（図３の３５ａ）およびバックプレーン基板の論理情報に相当する各基板端子群間の接続情報（図３の３５ｂ）を入力する。図４にはバックプレーン基板２０に挿入される基板Ａ〜Ｃ回路図４１〜４３の一実施例を示す。各基板回路図４１〜４３は、回路を構成する部品（Ａ１，Ａ２；Ｂ１，Ｂ２；Ｃ１，Ｃ２）、その部品ピンに接続するネット群（ｎｅｔＡ１〜ｎｅｔＡ１２；ｎｅｔＢ１〜ｎｅｔＢ１２；ｎｅｔＣ１〜ｎｅｔＣ１２）および基板端子群（Ａ１〜Ａ６；Ｂ１〜Ｂ６；Ｃ１〜Ｃ６）から構成される。ここで基板端子名は、その端子群を割付すべきコネクタタイプとピン番号を表現したものである。例えば基板端子Ａ１はコネクタタイプＡの１番ピンに割り付ける基板端子であることを意味している。図４では各構成要素名（部品名、ネット名、基板端子名）は全て異なる名前で表現されているが、一般的には各基板内でローカルな名前（例えば基板Ａと基板Ｂに同一名のネット名、同一端子名が存在してもそれらは同電位、すなわち接続されているとはみなされず別のものとみなされる。）となっている。従って、各基板端子間の接続を定義するグローバル情報が別に必要となり、これが基板端子群間接続情報（図３の３５ａ）である。例えば図５に示したような４つのコネクタをもつバックプレーン基板に左から順番に基板Ａ、基板Ｂ、基板Ｃ、基板Ａを挿入してできたバックプレーン基板２０を例に取り説明する。これらのコネクタタイプは各基板端子に対応する必要があるため、この例ではコネクタ１とコネクタ４は基板Ａを挿入可能なタイプＡのコネクタ、コネクタ２は基板Ｂを挿入可能なタイプＢのコネクタ、コネクタ３は基板Ｃを挿入可能なタイプＣのコネクタとなっている。図６はバックプレーン基板２０の論理接続情報（各基板端子間の接続情報）の一例を示したものである。この例は図５のバックプレーン基板２０のコネクタ１〜４に図４で示した基板回路図をもつ基板Ａ、基板Ｂ、基板Ｃ、基板Ａの４つの基板がそれぞれ挿入された場合の例であり、バックプレーンの論理情報としてｎｅｔ１からｎｅｔ９の基板端子群間の接続情報（図３の３５ｂ）を持っている例である。ここでｎｅｔ１は基板Ａの端子Ａ１（ｎｅｔＡ１）と基板Ｂの端子Ｂ４（ｎｅｔＢ４）と基板Ｃの端子Ｃ１（ｎｅｔＣ１）と基板Ｄの端子Ａ４（ｎｅｔＡ４）と接続を持つネットであることを示している。また、この例ではｎｅｔ２とｎｅｔ３を平衡伝送するといった電気的条件が指示されている。中央演算装置３１において、上記ステップＳ１により、図５で示したバックプレーン基板２０に対して図４の基板回路情報３５ａと図６の各基板端子群間の接続情報３５ｂの取り込みが行われる。
【００１７】
中央演算装置３１において、次のステップＳ２では、更にコネクタ形状やコネクタピン配置位置を含むコネクタ部品情報（図３の３７ａ）と、バックプレーン基板形状とバックプレーン上のコネクタ配置位置を含むコネクタ配置情報（図３の３７ｂ）といったバックプレーン基板の実装情報を取り込み、これと既にＳ１で取り込んだ各基板やバックプレーン基板の論理情報３５をもとに基板端子群をコネクタピン群へ仮割付する処理を行う。この仮割付処理結果の一例を図７に示す。これは基板Ａ回路図の端子群Ａ１〜Ａ６をコネクタ１およびコネクタ４の１〜６番ピンにそれぞれ割り当て、基板Ｂ回路図の端子群Ｂ１〜Ｂ６をコネクタ２の１〜６番ピンにそれぞれ割り当て、同様にして基板Ｃ回路図の端子群Ｃ１〜Ｃ６をコネクタ３の１〜６番ピンに仮割り当てるといったように図４の回路図での基板端子名（コネクタタイプ＋ピン番号）に従って各基板端子群をコネクタピン群へ割り当てる処理である。図７の破線部分は各基板端子群間の接続関係を示す配線ラッツネスト（ｎｅｔ１〜ｎｅｔ９）を表現しているが、その配線ラッツネストの交差が多い為、そのままの状態で配線を行ったとすると図８に示すような配線パターンとなり層切り替え用の層間接続バイアが必要となり、最低でも２層の配線層が必要になってしまう。この配線層の増加の問題を解決するのがステップＳ３以降の処理である。
【００１８】
中央演算装置３１において、ステップＳ３では最初に端子割付を固定する（優先して端子群割付を行う）基準基板を決定する処理である。なお、決定ルールは例えばバックプレーン基板と接続されている基板内で同一の基板が複数接続されている場合は、その挿入基板数が最も多いもの。また、既製基板があればその内、最も接続端子数の多い基板を選択する。以下の例では全て新規設計基板でかつ同一の基板が複数接続されている場合（図６）を例にとり説明する。図６ではコネクタ１およびコネクタ４に基板Ａが挿入されるので、ステップＳ３により基板Ａを基準基板と決定する。
【００１９】
中央演算装置３１において、次にステップＳ４にて基準基板Ａの各端子に接続する他基板の端子群を上記基準基板Ａの端子群Ａ１〜Ａ６の順に優先的に取り出す。この時の端子群割付方法を図７と図９を用いて説明する。図７のコネクタ１およびコネクタ４に挿入される基準基板Ａの端子Ａ１に優先的に接続する端子はコネクタ２に着目するとＢ４、一方コネクタ３に着目するとＣ４である。これを図９のようにＣ４−Ａ１−Ｂ４（９１）と表現する。同様にして端子群Ａ２〜Ａ６に優先的に接続する端子はそれぞれＣ２−Ａ２−Ｂ５（９２）、Ｃ６−Ａ３−Ｂ６（９３）、Ｃ１−Ａ４−Ｂ１（９４）、Ｃ５−Ａ５−Ｂ２（９５）、Ｃ３−Ａ６−Ｂ３（９６）とその接続関係を表現する。即ち、上記基準基板Ａの端子Ａ１〜Ａ６の順に、優先的に、各端子Ａ１〜Ａ６に接続する他の基板の端子との接続関係（９１〜９６）を求める。次に残った基板Ｂと基板Ｃ間で接続する端子に着目し、Ｃ１−Ｂ４（９７）、Ｃ５−Ｂ５（９８）、Ｃ３−Ｂ６（９９）を得る。
【００２０】
中央演算装置３１において、ステップＳ５ではこの様にして求めた、９１〜９９の組み合わせで各コネクタの１番ピンから順に基板端子群の再割り当て（再割付）を行うが、これを図９および図１０を用いて説明する。まず、９１の組み合わせにより各コネクタの１番ピンを決定する。すなわち基板Ｃが挿入されるコネクタ３の１番ピンには端子Ｃ４を、基準基板Ａが挿入されるコネクタ１とコネクタ４の１番ピンには端子Ａ１を、基板Ｂが挿入されるコネクタ２の１番ピンには端子Ｂ４を割り当てる。次に９２の組み合わせにより各コネクタの２番ピンを決定する、すなわち基板Ｃが挿入されるコネクタ３の２番ピンには端子Ｃ２を、基準基板Ａが挿入されるコネクタ１とコネクタ４の２番ピンには端子Ａ２を、基板Ｂが挿入されるコネクタ２の２番ピンには端子Ｂ５を割り当てる。なお、割り当てに際し、各端子間の接続状態は変化しないものとする。９３〜９６の組み合わせについても同様にして割り当てを行い３〜６番ピンの割付を決定する。次にステップＳ６により端子割り当が決定していない端子が存在するか判定し、もし決定していない端子が存在する場合には、その決定していない端子を含む基板に対して割付が決定した端子は移動しないという条件でステップＳ３からステップＳ５までの処理を繰り返す。この実施例では一回目のループで基準基板Ａ、基板Ｂ、基板Ｃの全ての端子が決定（図９に全ての端子が出現）される。その結果、図１０に示すような基板端子群のコネクタピン群への割付および接続ラッツネストが得られる。
【００２１】
中央演算装置３１において、次のステップＳ７ではバックプレーン基板の論理情報中に平衡伝送指示が存在するか判定する処理である。この実施例では図１０のコネクタ１〜コネクタ４の７番ピンと８番ピンは空きピンになっており、かつ図６で示したようにｎｅｔ２とｎｅｔ３が平衡伝送ネットと定義されているため、平衡伝送ネットのピンの近傍にグランドピンを割り当てるステップＳ８を実行する。ステップＳ８では例えば平衡伝送ネットを構成する端子を全て一方向へシフトする。すなわちＡ２端子は２→３番ピン、Ｂ５端子を２→３番ピン、Ｃ５端子は５→７番ピンさせ、その空いた２番ピンにグランドを割り当てる。つぎにこれにより影響を受ける他の端子も同一方向にシフトすることを繰り返し行うことによりネットのピンの近傍にグランドピンを配置することが可能となり平衡伝送における高周波反射・漏話を極力低減することが可能となる。
【００２２】
このようにして得られた端子最適割付結果とバックプレーン基板の配線ラッツネストを表したものが図１１であり、図７の端子最適化割付前の接続ラッツネストと比較して、その水平配線数は増え、配線交差数は減っている。
【００２３】
この端子最適化後のバックプレーン基板の接続ラッツネストに対して配線した結果を図１２に示す。図１２では図８と比較して、バイアを使わず１層で配線できるように改善されるている。
【００２４】
中央演算装置３１において、最後のステップＳ９はこのようにして決定した端子割付結果を各基板の回路図に反映させる処理である。端子最適化後（図１１）の結果を見ると基板Ａの端子Ａ１はコネクタ１およびコネクタ４（どちらもタイプＡ）の１番ピンに割り当てられているためこれをＡ１→Ａ１とする、端子Ａ２はコネクタ１およびコネクタ４の３番ピンに割り当てられるためＡ２→Ａ３とする。同様にしてＡ３→Ａ４、Ａ４→Ａ５、Ａ５→Ａ７、Ａ６→Ａ８へ変更する。この結果を図４の基板Ａの回路図４１にフィードバックすることにより図１３の１３１の回路図が得られる。基板Ｂに着目すると端子Ｂ４はコネクタ２（タイプＢ）の１番ピンには割り当てられているためこれをＢ４→Ｂ１、Ｂ５端子はコネクタ２の３番ピンに割り当てられているためＢ５→Ｂ３、同様にしてＢ６→Ｂ４、Ｂ１→Ｂ５、Ｂ２→Ｂ７、Ｂ３→Ｂ８へ変更する。この結果を図４の基板Ｂの回路図４２にフィードバックすることにより図１３の１３２の回路図が得られる。また、全く同様にして基板Ｃに着目すると端子Ｃ４はコネクタ３（タイプＣ）の１番ピンに割り当てられているためこれをＣ４→Ｃ１とする、端子Ｃ２はコネクタ３の３番ピンに割り当てられているためＣ２→Ｃ３、同様にしてＣ６→Ｃ４、Ｃ１→Ｃ５、Ｃ５→Ｃ７、Ｃ３→Ｃ８へ変更する。この結果を図４の基板Ｃの回路図４３にフィードバックすることにより図１３の１３３の回路図が得られる。このように最適化後の端子情報を元の回路図に自動でフィードバックすることにより各回路設計者は端子割付変更する為、回路図を修正する作業を省くことができる。
【００２５】
以上説明したように、本発明の実施の形態によれば、１つのバックプレーン基板に挿入される基板に同一の基板が複数存在する場合や基板の一部に既製の基板（ピン割り当ては確定済）が存在するといった制約の下、あるいはバックプレーン基板の平衡伝送ネットのピンに対して、反射や漏話といった電気的な問題を回避するため、その近傍にグランドピンを配置するといった制約がある場合でも、バックプレーン基板の層数を低減するための基板端子群のコネクタピン群への割付を効率よく行うことができる。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る端子群最適割付処理の一実施の形態を説明する為のフローチャートである。
【図２】本発明に係る電子装置ユニットの構成とバックプレーン基板を説明する為の図面である。
【図３】本発明に係る端子群最適割付装置のシステム構成の一実施の形態を示す概略構成図である。
【図４】本発明に係るバックプレーン基板へ挿入される基板回路図の一例を説明する為の図面である。
【図５】本発明に係るバックプレーン基板上のコネクタ配置の一例を説明する為の図面である。
【図６】本発明に係るバックプレーン基板の論理接続情報の一例を説明する為の図面である。
【図７】本発明に係るバックプレーン基板へ各基板端子群が仮割付された後の端子割付状態と接続ラッツネストの状態を説明する為の図面である。
【図８】本発明に係る端子群割付最適化前の状態でのバックプレーン基板の配線結果を説明する為の図面である。
【図９】本発明に係る端子群割付処理の過程を説明する為の図面である。
【図１０】本発明に係る端子群割付改善後のバックプレーン基板の端子割付状態と接続ラッツネストの状態を説明する為の図面である。
【図１１】図１０よりさらに平衡伝送を考慮して端子群最適割付した後の端子割付状態と接続ラッツネストの状態を説明する為の図面である。
【図１２】本発明に係る端子群割付最適化後の状態でのバックプレーン基板での配線結果を説明する為の図面である。
【図１３】本発明に係る端子群割付結果を各基板回路図へのフィードバックした結果を説明する為の図面である。
【符号の説明】
【００２７】
２０…バックプレーン基板、２１〜２４…バックプレーン基板に挿入される基板、３１…中央演算装置、３２…ディスプレイ装置、３３…キーボード・マウス、３４…プリンタ、３５…論理情報ファイル、３５ａ、３９ａ…基板回路図ファイル、３５ｂ…基板端子群間接続情報ファイル、３７…バックプレーン基板の実装情報ファイル、３７ａ…コネクタ部品情報ファイル、３７ｂ…コネクタ配置情報ファイル、３９…割付結果出力ファイル、４１〜４３…コネクタに挿入される基板回路図例、９１〜９９…各基板端子群間の接続関係を表した直線、１３１〜１３３…最適端子群割付後の各基板回路図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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