(57)【要約】【課題】  データ長可変のＤＳＰにおいて、そのデータアクセスの合間に、ＣＰＵがその外部メモリにアクセスできる信号処理装置を提供する。【解決手段】  ２４ビットモードの場合、上記判断部１１により、ＤＳＰ１から外部メモリ１０２へのアクセスがあると判断されている時は、制御部１２からの指令は、ＣＰＵ１１１から外部メモリ１０２へのアクセスにウェイトがかけられ、また１６ビットモードの場合、空いている３バスサイクル目を利用して、制御部１２からアドレス・データ切替部１３に指令が出され、ＣＰＵ１１１からの外部メモリ１０２へのアクセスができるようになる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
装置全体の制御を行うＣＰＵと、予め定められた演算処理を行うＤＳＰと、該ＤＳＰによりアクセスされ、且つ該ＤＳＰ経由でＣＰＵからのアクセスが可能な外部メモリとを少なくとも有する信号処理装置において、
該ＤＳＰ自身は、少なくとも２回以上のバスサイクルを１データアクセスの単位とし、１データアクセス単位中に使用するバスサイクル数を選択できると共に、外部メモリにアクセスするデータ長を変更できる構成であり、さらに、
ＤＳＰから外部メモリへのアクセスの有無を判断する手段と、
上記判断手段からの信号の有無に応じて、ＣＰＵから外部メモリへのアクセスの可否を制御する手段と、
制御手段の指令により外部メモリのアドレスやデータを切り替えて入出力する手段とを該ＤＳＰ内に備えており、
最大バスサイクル数でアクセスするようにデータ長が選択されている場合、上記判断手段によりＤＳＰから外部メモリへのアクセスがあると判断されている時には、制御手段によりＣＰＵから外部メモリへのアクセスにウェイトをかけ、又最大バスサイクル数でアクセスするようにデータ長が選択されていない場合は、空いているバスサイクルを利用して制御手段によりＣＰＵが外部メモリにアクセスできるようにしたことを特徴とする信号処理装置。
【請求項２】
装置全体の制御を行うＣＰＵと、楽音信号を供給する音源と、予め定められた演算処理を行うことで、音源から供給される楽音信号に任意のエフェクトを付加するＤＳＰと、該ＤＳＰによりアクセスされ、且つ該ＤＳＰ経由でＣＰＵからのアクセスが可能な外部メモリとを少なくとも有する信号処理装置において、
該ＤＳＰ自身は、楽音信号の信号処理につき、少なくとも２回以上のバスサイクルを１データアクセスの単位とし、１データアクセス単位中に使用するバスサイクル数を選択できると共に、外部メモリにアクセスするデータ長を変更できる構成であり、さらに、
ＤＳＰから外部メモリへのアクセスの有無を判断する手段と、
上記判断手段からの信号の有無に応じて、ＣＰＵから外部メモリへのアクセスの可否を制御する手段と、
制御手段の指令により外部メモリのアドレスやデータを切り替えて入出力する手段とを該ＤＳＰ内に備えており、
最大バスサイクル数でアクセスするようにデータ長が選択されている場合、上記判断手段によりＤＳＰから外部メモリへのアクセスがあると判断されている時には、制御手段によりＣＰＵから外部メモリへのアクセスにウェイトをかけ、又最大バスサイクル数でアクセスするようにデータ長が選択されていない場合は、空いているバスサイクルを利用して制御手段によりＣＰＵが外部メモリにアクセスできるようにしたことを特徴とする信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＳＰの遅延データアクセスの合間に、ＣＰＵがその外部メモリにアクセスすることが可能な信号処理装置に関する。
【背景技術】
【０００２】
電子楽器等の音源から出力される楽音にエフェクトをかけるために、その信号処理を行うＤＳＰは外部メモリを備えていて、遅延処理用などに使用する。
【０００３】
他方電子楽器内に備えられたＣＰＵは、システムバス上のＲＡＭなどを使用することが普通であるが、場合により、ＤＳＰ経由で該ＤＳＰ用の外部メモリにアクセスする機能を持つものがある。
【０００４】
そのようなシステムで、ＣＰＵのアクセスとＤＳＰのアクセスがぶつかる場合、ＤＳＰの演算はプログラムによって演算タイミングが決まっているため、これを優先し、ＤＳＰが外部メモリにアクセスするタイミングでは、ＣＰＵのアクセスにウェイトを入れる方法がある（後述する特許文献１参照）。ＣＰＵのアクセスを後回しにすることで、ＤＳＰに外部メモリアクセスのタイミングを無駄なく与えることができようになる。
【０００５】
また別の方法として、ＣＰＵとＤＳＰのアクセスを時分割で行う方法もある。こちらは、上記方法に比べＤＳＰのアクセスできる回数を若干減らすことになるが、ＣＰＵがアクセスできる回数がより多く与えられることになる。
【特許文献１】特許第２８５０７０７号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、ＤＳＰが扱うワードの単位とバスサイクルの関係につき、言及する。ＤＳＰでは、システムのバス構成とＣＰＵによって、遅延処理用に用いる上記外部メモリへ、８ビットデータバスでアクセスするものが多い。
【０００７】
そしてＤＳＰのデータ処理単位である１ワードは、１６ビットと２４ビットがあり、これらのビット単位を各１ワードとし、通常は１６ビット（１６ビットモード）で、精度の高い処理を行う場合は２４ビット（２４ビットモード）に切り替えて使用するものがある。
【０００８】
そのような構成では、３回のアクセスサイクル（バスサイクル）を１まとまりとして、１６ビットモードの場合はその中の２回のアクセスサイクルを、２４ビットモードの場合は３回のアクセスサイクルを利用する。
【０００９】
他方、ＣＰＵのアクセスするデータ長はＤＳＰのデータ長に縛られないため、メモリのデータバス幅をデータ長としてアクセスを繰り返せば良い。この場合８ビットを１ワード（１バイト）としてアクセスすれば良いことになる。
【００１０】
以上のことが前提とされた場合、ＤＳＰのアクセスするデータ長が可変の構成においては、上記従来構成のどちらを採用した場合でも不都合が生じてしまう。
【００１１】
たとえば、ＣＰＵのアクセスにウェイトを入れる方法を採用した場合、２４ビットモードには適しているが、１６ビットモードでは１データアクセス単位（３バスサイクル）のうちバスサイクルが常に１つあまり、貴重なバスサイクルに無駄が生じる。
【００１２】
また、ＣＰＵとＤＳＰのアクセスを時分割で行う方法を採用した場合、１６ビットモードには適しているが、２４ビットモードではＣＰＵの固定タイミングが全くなくなってしまうことになる。
【００１３】
本発明は、以上のような問題に鑑み創案されたもので、データ長可変のＤＳＰにおいて、そのデータアクセスの合間に、ＣＰＵがその外部メモリにアクセスできる信号処理装置を提供せんとするものである。
【課題を解決するための手段】
【００１４】
そのため本発明に係る構成は、
装置全体の制御を行うＣＰＵと、予め定められた演算処理を行うＤＳＰと、該ＤＳＰによりアクセスされ、且つ該ＤＳＰ経由でＣＰＵからのアクセスが可能な外部メモリとを少なくとも有する信号処理装置において、
該ＤＳＰ自身は、少なくとも２回以上のバスサイクルを１データアクセスの単位とし、１データアクセス単位中に使用するバスサイクル数を選択できると共に、外部メモリにアクセスするデータ長を変更できる構成であり、さらに、
ＤＳＰから外部メモリへのアクセスの有無を判断する手段と、
上記判断手段からの信号の有無に応じて、ＣＰＵから外部メモリへのアクセスの可否を制御する手段と、
制御手段の指令により外部メモリのアドレスやデータを切り替えて入出力する手段とを該ＤＳＰ内に備えており、
最大バスサイクル数でアクセスするようにデータ長が選択されている場合、上記判断手段によりＤＳＰから外部メモリへのアクセスがあると判断されている時には、制御手段によりＣＰＵから外部メモリへのアクセスにウェイトをかけ、又最大バスサイクル数でアクセスするようにデータ長が選択されていない場合は、空いているバスサイクルを利用して制御手段によりＣＰＵが外部メモリにアクセスできるようにした
ことを基本的特徴としている。
【００１５】
上記構成によれば、最大バスサイクル数（例えば３バスサイクル数）でアクセスするようにデータ長が選択されている場合（例えば１ワード＝２４ビットモードの場合）、上記判断手段によりＤＳＰから外部メモリへのアクセスがあると判断されている時には、制御手段によりＣＰＵから外部メモリへのアクセスにウェイトをかけ、又最大バスサイクル数でアクセスするようにデータ長が選択されていない場合（例えば１ワード＝１６ビットモードの場合）は、空いているバスサイクルを利用して制御手段によりＣＰＵが外部メモリにアクセスできるようにしているので、空きのバスサイクルがある時には、バスサイクルを固定し（すなわち、１６ビットモードなどでその空きバスサイクル時にＣＰＵが外部メモリにアクセスできるように該バスサイクルをＣＰＵアクセス用に固定し）、空きのバスサイクルがない場合は、ＤＳＰ優先のアクセス方法（すなわち、２４ビットモードなどでその空きバスサイクルがない場合、基本的にはＤＳＰのアクセス用に使用し、ＤＳＰのアクセスが無い場合にのみ、ＣＰＵの外部メモリアクセスができるような構成）に切り替えることができるようになる。
【００１６】
請求項２の構成は、音源を有して楽音を発生できる電子楽器などに備えられる信号処理装置に適用したものであって、より具体的な構成としては、
装置全体の制御を行うＣＰＵと、楽音信号を供給する音源と、予め定められた演算処理を行うことで、音源から供給される楽音信号に任意のエフェクトを付加するＤＳＰと、該ＤＳＰによりアクセスされ、且つ該ＤＳＰ経由でＣＰＵからのアクセスが可能な外部メモリとを少なくとも有する信号処理装置において、
該ＤＳＰ自身は、楽音信号の信号処理につき、少なくとも２回以上のバスサイクルを１データアクセスの単位とし、１データアクセス単位中に使用するバスサイクル数を選択できると共に、外部メモリにアクセスするデータ長を変更できる構成であり、さらに、
ＤＳＰから外部メモリへのアクセスの有無を判断する手段と、
上記判断手段からの信号の有無に応じて、ＣＰＵから外部メモリへのアクセスの可否を制御する手段と、
制御手段の指令により外部メモリのアドレスやデータを切り替えて入出力する手段とを該ＤＳＰ内に備えており、
最大バスサイクル数でアクセスするようにデータ長が選択されている場合、上記判断手段によりＤＳＰから外部メモリへのアクセスがあると判断されている時には、制御手段によりＣＰＵから外部メモリへのアクセスにウェイトをかけ、又最大バスサイクル数でアクセスするようにデータ長が選択されていない場合は、空いているバスサイクルを利用して制御手段によりＣＰＵが外部メモリにアクセスできるようにした
ことを特徴としている。
【発明の効果】
【００１７】
本発明の請求項１及び請求項２記載の信号処理装置によれば、ＤＳＰのアクセスするデータ長が可変の構成において、ＤＳＰのデータアクセスの合間に、ＣＰＵがその外部メモリにアクセスできるようになり、そのため、ＤＳＰのアクセスを邪魔することなく、ＣＰＵにとってもっともアクセス回数が多くなるように動作させることができるようになるという優れた効果を奏し得る。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図示例と共に説明する。
図１は、本発明に係る信号処理装置の構成が用いられた電子鍵盤楽器の回路概略図である。
【００１９】
本電子鍵盤楽器では、後述するように、遅延処理用に用いられる外部メモリ１０２を使用してＤＳＰ１により、音源１００から出力される楽音データにエフェクト処理が行われるようになっている。該ＤＳＰ１では、そのデータ処理単位である１ワードは、１６ビット単位の１６ビットモードと２４ビット単位の２４ビットモードとがあり、通常は１６ビットモードが用いられるが、後述する操作パネル１１４のパネル設定により、精度の高い処理を行う場合は２４ビットモードに切り替えて使用することが可能である。
【００２０】
本実施例構成の場合、３回のバスサイクル（８ビット）を１まとまりとして、１６ビットモードの場合はその中の２回のバスサイクルを、２４ビットモードの場合は３回のバスサイクルを利用する。
【００２１】
他方本電子鍵盤楽器全体を制御する後述のＣＰＵ１１１は、ＲＡＭ１１３へのアクセスの他、ＤＳＰ１を介して、該ＤＳＰ１の使用する外部メモリ１０２にアクセスできるようになっている。その場合該ＣＰＵ１１１がアクセスするデータ長は、ＤＳＰ１のデータ長に縛られないため、メモリのデータバス幅（８ビット＝１ワード）をデータ長としてアクセスする。
【００２２】
本電子鍵盤楽器は、図１に示すように、システムバス１１０を介して、ＣＰＵ１１１、ＲＯＭ１１２、ＲＡＭ１１３、パネルスキャン回路１１４ａ、鍵盤スキャン回路１１５ａ、音源１００及びエフェクト処理用ＤＳＰ１が相互に接続されて構成されている。システムバス１１０は、アドレス信号、データ信号又は制御信号等を送受するために使用される。
【００２３】
ＣＰＵ１１１は、ＲＯＭ１１２に記憶されている制御プログラムに従って動作することにより本電子鍵盤楽器の全体を制御する。
【００２４】
上記ＲＯＭ１１２は、上述した制御プログラムの他に、ＣＰＵ１１１が参照する種々のデータを記憶する。
【００２５】
上記ＲＡＭ１１３は、ＣＰＵ１１１が各種処理を実行する際に、種々のデータを一時記憶するために使用される。このＲＡＭ１１３には、レジスタ、カウンタ、フラグ等が定義されている。このうちの主なものについて説明する。
【００２６】
（ａ）音色設定フラグ：後述する操作パネル１１４の設定により、音源１００から発生させる音色をどのチャンネルから発生させるかを示すためのデータを記憶する。
【００２７】
（ｂ）エフェクト設定フラグ：複数種類の選択可能なエフェクトから、音色設定により自動的にその音色に設定されるべきフラグが選択され、その設定データを記憶する。
【００２８】
（ｃ）２４ビットモード設定フラグ：後述する操作パネル１１４が操作されることにより、ＤＳＰ１のデータ処理単位である１ワードを２４ビットに設定した場合に、その設定データを記憶する（１：２４ビットモード、０：１６ビットモード）。
【００２９】
パネルスキャン回路１１４ａには、操作パネル１１４が接続されている。操作パネル１１４には、例えば演奏で使用する音色の設定や、出力される楽音に任意のエフェクトの付加を設定できるパネルスイッチなどがある。その場合は、該操作パネル１１４の音色選択により音色設定フラグの設定がなされ、その音色の出力の際付加すべきエフェクトが自動的に選択され、上記エフェクト設定フラグが設定される。
【００３０】
また、このエフェクト処理用ＤＳＰ１の処理を２４ビット単位で行う２４ビットモード設定用スイッチが操作パネル１１４上にあり、該モードに設定された場合は、上記２４ビットモード設定フラグが立つことになる。その設定がない場合、ＤＳＰ１の処理は１６ビット単位で行われることになる。尚、図示は省略するが、各スイッチの設定状態を表示するＬＥＤ表示器、種々のメッセージを表示するＬＣＤ等が設けられている。
【００３１】
上記パネルスキャン回路１１４ａは、ＣＰＵ１１１からの指令に応答して操作パネル１１４上の各スイッチをスキャンし、このスキャンにより得られた各スイッチの開閉状態を示す信号に基づいて、各スイッチを１ビットに対応させたパネルデータを作成する。各ビットは、例えば「１」でスイッチオン状態、「０」でスイッチオフ状態を表す。このパネルデータは、システムバス１１０を介してＣＰＵ１１１に送られる。このパネルデータは、操作パネル１１４上のスイッチのオンイベント又はオフイベントが発生したかどうかを判断するために使用される。
【００３２】
また、パネルスキャン回路１１４ａは、ＣＰＵ１１１から送られてきた表示データを操作パネル１１４上のＬＥＤ表示器及びＬＣＤに送る。これにより、ＣＰＵ１１１から送られてきたデータに従って、ＬＥＤ表示器が点灯／消灯され、またＬＣＤにメッセージが表示される。
【００３３】
上記鍵盤スキャン回路１１５ａには、鍵盤１１５で生成される押鍵データを検出する。すなわち、これらの鍵盤１１５には、夫々２点スイッチが設けられており、任意の鍵盤１１５が所定以上の深さまで押し下げられたことを検出すると、その鍵盤の音高データ（キーナンバ）の押鍵信号を生成すると共に、２点スイッチ間を通過する速度からベロシティを生成し、それらを押鍵データとして、鍵盤スキャン回路１１５ａに送る。２点スイッチとしては、鍵が所定以上の深さまで押し下げられたことを検出できる光センサ、圧力センサ、その他のセンサを使用できる。鍵盤スキャン回路１１５ａは、２点スイッチからの押鍵データを受け取ると、それをＣＰＵ１１１に送る。
【００３４】
鍵盤スキャン回路１１５ａからの押鍵データは、ＣＰＵ１１１により、ＲＡＭ１１３上の音色設定フラグが参照され、夫々のチャンネルに対応する音源１００に送られることになる。その際、同じく該ＣＰＵ１１１により、エフェクト設定フラグ及び２４ビットモード設定フラグも参照され、必要なエフェクト効果のための指令、及び該エフェクト付加処理を行うＤＳＰの処理単位（１ワード）を２４ビットで行うか１６ビットで行うかの指令（２４ビットモード設定か否かの指令）が、ＤＳＰ１に送られることになる。
【００３５】
音源１００は、波形メモリ１０１を使用し、それに対しメモリアクセスを行う。すなわち、該波形メモリ１０１に対して、読み出しアドレスを発生し、原データを読み出す。読み出された原データの補間処理を行った後、同じく同回路で生成された音色毎のエンベロープを乗算し、夫々の音色の波形データを設定されたチャンネル分累算して、外部に波形データとして出力する、通常の音源構成を有している。
【００３６】
ＤＳＰ１は、図２に示される後述の本発明の一実施例構成を有する他、その内部は、ＤＳＰ演算部１４、命令ＲＡＭ１５及びデコーダ１６等の通常の構成を有しており、ＣＰＵ１１１からの指令を受けて、音源１００から受けた楽音データに、必要なエフェクトを付加し、Ｄ／Ａ変換回路１１６側に出力する。
【００３７】
該ＣＰＵ１１１から受け取る指令は、該ＣＰＵ１１１によって参照されたエフェクト設定フラグ及び２４ビットモードフラグによるものとなる。すなわち、操作パネル１１４のパネルスキャン時に、該ＣＰＵ１１１により、選択された音色に対応するエフェクトを表しているエフェクト設定フラグが参照され、出力される楽音にどのようなエフェクトがかけられるかを指示する指令が、ＤＳＰ１に対して用意される。また演奏者のパネルスイッチ操作で設定された２４ビットモードフラグも参照され、そのフラグが設定されている場合は、ＤＳＰ１の１ワードが１６ビットから２４ビット単位に変更される。
【００３８】
該ＤＳＰ１では、上述のように、デジタル遅延データ保存用に、外部メモリ１０２が使用される。その際１６ビットモード時には、３バスサイクルのうち、１バスサイクルが空いているため、固定的にＣＰＵ１１１の外部メモリ１０２へのアクセスができるようになる。他方２４ビットモード時には、ＤＳＰ１が処理を行っている間は、通常３バスサイクルに空きがないため、ＣＰＵ１１１の外部メモリ１０２へのアクセスができない。しかし、ＤＳＰ１による処理が行われていない間は、３バスサイクルが全て空き、そのうちの１バスサイクルを、ＣＰＵ１１１の外部メモリ１０２へのアクセスに利用できるようにしている。その詳細は後述する。
【００３９】
さらに、このＤＳＰ１で所望のエフェクトのかけられた波形データは、Ｄ／Ａ変換回路１１６に入力され、デジタル−アナログ変換され、アンプ１１７で増幅され、スピーカ１１８から外部に楽音として放出される。
【００４０】
図２は、上述のように、ＤＳＰ１の内部回路の概要説明図である。該ＤＳＰ１には、上述したＤＳＰ演算部１４、命令ＲＡＭ１５及びデコーダ１６等の通常の構成の他、バス１１０を介したＣＰＵ１１１と外部メモリ１０２の間に、判断部１１と、制御部１２と、アドレス・データ切替部１３とが備えられており、外部メモリ１０２に対するＣＰＵ１１１のメモリアクセスには、これらの構成が関与して、制御されることになる。
【００４１】
上記判断部１１は、ＤＳＰ１から外部メモリ１０２へのアクセスの有無を判断する構成である。図３（ａ）は、該判断部１１の構成の詳細な説明図である。同図に示すように、判断部１１は、デコーダ１６からのＤＳＰ１のリード命令（Ｒ命令）又はライト命令（Ｗ命令）が入力されるＯＲ回路と、そのＯＲ回路の出力とＣＰＵ１１１が２４ビットモードフラグを参照して送ってくるワード長切替信号とが入力されるＡＮＤ回路で構成される。これらの出力はＣＰＵメモリアクセス可能状態を示す信号（CpTmE24Acs：０の時アクセス可、１の時アクセス不可）として出力される。
【００４２】
図３（ｂ）は、２４ビットモード（＝１）又は１６ビットモード（＝０）の夫々のモードにおいて、ＤＳＰ１のデコーダ１６から出力されるリード命令（Ｒ命令）又はライト命令（Ｗ命令）により、同判断部１１の回路の出力信号（CpTmE24Acs）がどう変化するかを示す説明図である。
【００４３】
１６ビットモード（＝０）時には、３バスサイクルのうち、１バスサイクルが空いているため、固定的にＣＰＵ１１１の外部メモリ１０２へのアクセスができるようになる。すなわち、上記信号（CpTmE24Acs）は、常に０であり、３バスサイクルの中で１バスサイクルは、ＣＰＵ１１１は常に外部メモリ１０２へのアクセスができる状態になっている。
【００４４】
他方２４ビットモード（＝０）時には、ＤＳＰ１が処理を行っている（Ｒ命令又はＷ命令がある）間は、通常３バスサイクルに空きがない。そのため、ＣＰＵ１１１の外部メモリ１０２へのアクセスができない。しかし、ＤＳＰ１による処理が行われていない（図中Ｎの状態の）間は、３バスサイクルが全て空き、そのうちの１バスサイクルを、ＣＰＵ１１１の外部メモリ１０２へのアクセスに利用できるようになっている。
【００４５】
制御部１２は、上記判断部１１からの信号の有無（CpTmE24Acs＝０ or １）に応じて、ＣＰＵ１１１から外部メモリ１０２へのアクセスの可否を制御する。すなわち、上記信号の有無（CpTmE24Acs）が１の間は、ＣＰＵ１１１からの外部メモリ１０２アクセスにウェイトをかける構成である。
【００４６】
図４は、ＣＰＵ１１１から外部メモリ１０２へのアクセスを制御するステートマシン（Ｗ命令時の例）を示す状態遷移図である。
【００４７】
最初（００）の状態にある制御部１２は、何もない外部からの信号の変化がない限り、その状態を維持する（ｉｄｌｅ）。
【００４８】
そして、ライト命令（Ｗ命令）がＣＰＵ１１１から出力されると、ＤＳＰ１の命令受信用レジスタへのライト命令（Ｗ命令）の書き込み動作が開始された状態（０１）に変化し、書き込み動作の継続中はその状態を維持する（ｉｄｌｅ）。
【００４９】
さらにＣＰＵ１１１からＤＳＰ１の命令受信用レジスタへのライト命令（Ｗ命令）の書き込み動作が終了すると命令受け付け完了の状態（１１）に変化し、その状態を維持することになる（ｉｄｌｅ）。この間、ＣＰＵ１１１からのライト命令（Ｗ命令）は、制御部１２により、外部メモリ１０２へのメモリアクセスにつき、ウェイトをかけられていることになる。
【００５０】
その後判断部１１からの信号の有無（CpTmE24Acs）が０で、後述する図５のＣＰＵと書かれたバスサイクルタイミングになった状態（１０）になった時に、初めて後述するアドレス・データ切替部１３に指令を出し、ＣＰＵ１１１ライト命令（Ｗ命令）が有効とされる。その結果、該ＣＰＵ１１１からの外部メモリ１０２へのアドレス指定と、指定されたアドレスへのデータの書込が、アドレス・データ切替部１３を介してなされる。そのアドレス指定とデータ書込の状態が維持される（ｉｄｌｅ）。
【００５１】
そしてそのバスサイクルの終了タイミングで、すなわちライト命令（Ｗ命令）終了タイミングで、最初の状態（００）に復帰する。尚、リード命令（Ｒ命令）の時も、これとほぼ同じである。
【００５２】
アドレス・データ切替部１３は、上記制御部１２の指令により、外部メモリ１０２へのアドレスやデータを、ＤＳＰ演算部１４とＣＰＵ１１１との間で切り替えて、その入出力を行わせる構成である。
【００５３】
この構成には、図２に示すように、制御部１２からの上記指令の他に、ＣＰＵ１１１が２４ビットモードフラグを参照することで出力されるワード切替信号、及び判断部１１からの信号（CpTmE24Acs）が入力され、ＤＳＰ演算部１４とＣＰＵ１１１との間でアドレスやデータの切り替えが行われる。図５は、その際のアドレス・データ切替部１３におけるバスサイクル切替の状態を示している。
【００５４】
本実施例構成では、上述のように、３バスサイクルが最大バスサイクル数であり、３バスサイクルがフルに使用されるようなデータ長が選択がされている場合、即ち、２４ビットモードの場合、上記判断部１１により、ＤＳＰ１から外部メモリ１０２へのアクセスがあると判断されている時は、図５中段に示されるように、２４ビットの下位バイトアクセス（Ｌ）、中位バイトアクセス（Ｍ）及び上位バイトアクセス（Ｈ）の３バスサイクルがフルに使用されているため、制御部１２からの指令は、ＣＰＵ１１１から外部メモリ１０２へのリード命令（Ｒ命令）やライト命令（Ｗ命令）にウェイトがかけられることになる。
【００５５】
ただし、２４ビットモードの場合でも、上記判断部１１により、ＤＳＰ１から外部メモリ１０２へのアクセスが無い時は、図５の下段に示されるように、３バスサイクルの最後のバスサイクルで、アドレス・データ切替部１３は、ＣＰＵ１１１から外部メモリ１０２へのリード命令（Ｒ命令）又はライト命令（Ｗ命令）が許されることになる。
【００５６】
他方、最大バスサイクル（３バスサイクル）数でアクセスするようにデータ長が選択されていない場合、即ち、１６ビットモードの場合は、図５の上段に示されるように、１６ビットの下位バイトアクセス（Ｌ）及び次の上位バイトアクセス（Ｈ）の２バスサイクルしか使用されていないため、空いているバスサイクル（３バスサイクル目）を利用して、制御部１２からアドレス・データ切替部１３に指令が出され、ＣＰＵ１１１からの外部メモリ１０２へのリード命令（Ｒ命令）又はライト命令（Ｗ命令）が出力され、ＣＰＵ１１１が外部メモリ１０２にアクセスできることになる。
【００５７】
ここでは、３バスサイクル目が常に空きバスサイクルとなるため、固定的にＣＰＵ１１１からの外部メモリ１０２へのアクセスが可能となる。
【００５８】
図６は、本実施例の電子鍵盤楽器のメイン処理を示すフローチャートである。このメイン処理ルーチンは電源の投入により起動される。即ち、電源がＯＮにされると、先ず、ＣＰＵ１１１、ＲＡＭ１１３、各スキャン回路１１４ａや１１５ａ、外部メモリ１０２及びその他のイニシャル処理が行われる（ステップＳ１０１）。これらのイニシャル処理では、ＣＰＵ１１１やＤＳＰ１の内部のハードウエアが初期状態に設定されると共に、ＲＡＭ１１３に定義されているレジスタ、カウンタ、フラグ等に初期値が設定される。
【００５９】
このイニシャル処理が終了すると、次いで、後述する操作パネル１１４のパネルスキャン処理が行われる（ステップＳ１０２）。
【００６０】
そして鍵盤１１５の鍵盤処理（鍵盤スキャン処理）が行われる（ステップＳ１０３）。この鍵盤処理では、電子鍵盤楽器の押鍵に応じた押鍵データが作成され、上記した音源１００に出力される。
【００６１】
その後この押鍵データに基づき、音源１００及びＤＳＰ１が使用されて、発音処理（及び離鍵に応じた消音処理）が行われる（ステップＳ１０４）。
【００６２】
次いで、その他の処理が行われる（ステップＳ１０５）。この処理では、上述した以外の処理、ペダルのＯＮ／ＯＦＦ処理、ＭＩＤＩ処理などが行われる。
【００６３】
その後ステップＳ１０２に戻り、以下ステップＳ１０２〜Ｓ１０５の処理が繰り返される。
【００６４】
図７は、図６のステップＳ１０２のパネルスキャン処理の手順を示すフローチャートである。
【００６５】
まず、操作パネル１１４のパネル操作が行われたことが、パネルスキャン回路１１４ａのパネルスキャンにより感知され、それらの操作に対応するフラグ処理・レジスタへの書き込み処理がなされる（ステップＳ２０１）。
【００６６】
ここでは、上述のように、操作パネル１１４によって、例えば演奏で使用する音色の設定や、出力される楽音に任意のエフェクトの付加を設定できること及び２４ビットモードに設定できることなどがある。その際、該操作パネル１１４の音色選択により音色設定フラグの設定がなされ、その音色の出力の際付加すべきエフェクトが自動的に選択され、上記エフェクト設定フラグが設定される。これらは一旦ＲＡＭ１１３上のレジスタへ書き込まれる。
【００６７】
次に、ＣＰＵ１１１により、操作パネル１１４上のパネルスイッチの設定状態を一時的に記憶させておく設定記憶スイッチのレジスタの状態が参照され、該スイッチがＯＮになっているか否かがチェックされる（ステップＳ２０２）。該スイッチがＯＮの状態であれば（ステップＳ２０３；Ｙ）、ＣＰＵ１１１により、パネルスイッチの設定状態が、ＲＡＭ１１３上のレジスタから、ＤＳＰ１が使用する外部メモリ１０２上に設定されたレジスタに、移し替えられるようにしている（ステップＳ２０３）。すなわち、外部メモリ１０２をＲＡＭ１１３と同じように扱えるように設定されている。これは、後に行われる鍵盤処理や発音処理時にＲＡＭ１１３の空き容量を増やしておくためである。
【００６８】
またＣＰＵ１１１により、ＤＳＰ１が使用する外部メモリ１０２上に設定されたレジスタに一時的に記憶されておいた従前のパネルスイッチの設定状態を復帰させる設定復帰スイッチのレジスタの状態が参照され、該スイッチがＯＮになっているか否かがチェックされる（ステップＳ２０４）。該スイッチがＯＮの状態であれば（ステップＳ２０４；Ｙ）、ＣＰＵ１１１により、外部メモリ１０２より、従前のパネルスイッチの設定状態が読み出される（ステップＳ２０５）。
【００６９】
そして、同じくＣＰＵ１１１により、従前のパネルスイッチの設定状態が、ＲＡＭ１１３上に設定されたレジスタに書き込まれる（ステップＳ２０６）。
【００７０】
その後その他のスイッチ処理がなされ（ステップＳ２０７）、メインルーチンに復帰する。
【００７１】
図８は、図７のステップＳ２０３及びステップＳ２０５のＣＰＵ１１１による外部メモリ１０２への書込処理又は読出処理の流れを示すフローチャートである。
【００７２】
同図に示すように、最初に、ＣＰＵ１１１による外部メモリ１０２へのデータの読み出しや書込動作の命令が、ＤＳＰ１で受付可能か否かがチェックされる（ステップＳ３０１）。そのような動作がＤＳＰ１で受付できない場合とは、上述したように図４のステートマシンが（００）の状態以外にある場合で、ＤＳＰ１が以前に指示された書き込み又は読み出し命令の実行を終了していない場合である。
【００７３】
このチェックで、ＤＳＰ１でそのような動作の受付ができない場合（ステップＳ３０１；Ｎ）、ステップＳ３０１に戻り、その処理を繰り返す。
【００７４】
他方ＤＳＰ１で、上記のような動作の受付ができるならば（ステップＳ３０１；Ｙ）、ＣＰＵ１１１はその動作が書込動作か否かで処理を分岐する（ステップＳ３０２）。
【００７５】
その動作が書込動作であれば（ステップＳ３０２；Ｙ）、ＣＰＵ１１１から外部メモリ１０２へ書き込まれるデータとその指定アドレスがＤＳＰ１にセットされる（ステップＳ３０３）。そして書込み命令がＤＳＰ１に指示される（ステップＳ３０４）。
【００７６】
なおこの後ＤＳＰ１の内部では、図４のステートマシンの動作が起動され、判断部１１の指示するタイミングに、制御部１２によりアドレス・データ切替部１３に指令が出され、外部メモリ１０２へデータが書き込まれる。
【００７７】
他方上記動作が読込動作であれば（ステップＳ３０２；Ｎ）、外部メモリ１０２からＣＰＵ１１１へ読み出されるデータのアドレスがＤＳＰ１にセットされる（ステップＳ３０５）。そして読み出し命令が指示される（ステップＳ３０６）。
【００７８】
なおこの後ＤＳＰ１の内部では、図４に準ずる読込動作用のステートマシンの動作が起動され、判断部１１の指示するタイミングに、制御部１２によりアドレス・データ切替部１３に指令が出され、外部メモリ１０２からＤＳＰ１の内部レジスタにデータが読み出される。
【００７９】
そしてＣＰＵ１１１は、ＤＳＰ１がＣＰＵ１１１からの読み出し命令を完了させたか否かをチェックする（ＣＰＵ１１１は、ＤＳＰ１内のステートマシンの状態を確認する、ステップＳ３０７）。
【００８０】
外部メモリ１０２からの読み出し動作が完了していなければ（ステップＳ３０７；Ｎ）、読み出し動作が完了するまで上記チェックを繰り返す。読み出し動作が完了しているならば（ステップＳ３０７；Ｙ）、読み出し完了時にＤＳＰ１の内部レジスタに一時記憶されているデータを読み出して、読み出し動作を終了する（ステップＳ３０８）。
【００８１】
上記ステップＳ３０４の書込動作又はステップＳ３０８の読み出し動作が終了した後は、ＣＰＵ１１１により、書き込まれるべき又は読み出しを行うべき次のデータが有るか否かがチェックされる（ステップＳ３０９）。
【００８２】
そのようなデータがあれば（ステップＳ３０９；Ｙ）、ステップＳ３０１に復帰して、以上の処理を繰り返す。反対にそのようなデータがなければ（ステップＳ３０９；Ｎ）、図７の上記ステップＳ２０４又はステップＳ２０６にリターンする。
【００８３】
以上詳述した本実施例構成では、データ長が最大の３バスサイクル数でＤＳＰ１による外部メモリ１０２へのアクセスがフルに使用される、２４ビットモードの場合、上記判断部１１により、ＤＳＰ１から外部メモリ１０２へのアクセスがあると判断されている時は、３バスサイクルがＤＳＰ１によりフルに使用されているため、制御部１２からの指令は、ＣＰＵ１１１から外部メモリ１０２へのアクセスにウェイトがかけられることになる。
【００８４】
ただし、上記判断部１１により、ＤＳＰ１から外部メモリ１０２へのアクセスが無い時は、３バスサイクルの最後のバスサイクルで、アドレス・データ切替部１３は、ＣＰＵ１１１から外部メモリ１０２へのアクセスが許されることになる。
【００８５】
一方、データ長が２バスサイクル数でＤＳＰ１による外部メモリ１０２へのアクセスが使用される、１６ビットモードの場合、２バスサイクルしか使用されていないため、空いている３バスサイクル目を利用して、制御部１２からアドレス・データ切替部１３に指令が出され、ＣＰＵ１１１からの外部メモリ１０２へのアクセスができることになる。ここでは、３バスサイクル目が常に空きバスサイクルとなるため、固定的にＣＰＵ１１１からの外部メモリ１０２へのアクセスが可能となる。
【００８６】
尚、本発明の信号処理装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００８７】
【図１】本発明に係る信号処理装置の構成が用いられた電子鍵盤楽器の回路概略図である。
【図２】本発明の信号処理装置に係るＤＳＰ１の内部回路の概要説明図である。
【図３】判断部１１の構成の詳細な説明図とそれによる信号処理状態を示す説明図である。
【図４】ＣＰＵ１１１から外部メモリ１０２へのアクセスを制御するステートマシンを示す状態遷移図である。
【図５】ＤＳＰ演算部１４とＣＰＵ１１１との間でアドレスやデータの切り替えが行われる際のアドレス・データ切替部１３におけるバスサイクル切替の状態を示す説明図である。
【図６】本実施例の電子鍵盤楽器のメイン処理を示すフローチャートである。
【図７】図６のステップＳ１０２のパネルスキャン処理の手順を示すフローチャートである。
【図８】図７のステップＳ２０３及びステップＳ２０５のＣＰＵ１１１による外部メモリ１０２への書込処理又は読出処理の流れを示すフローチャートである。
【符号の説明】
【００８８】
１      ＤＳＰ
１１      判断部
１２      制御部
１３      データ切替部
１４      ＤＳＰ演算部
１５      命令ＲＡＭ
１６      デコーダ
１００      音源
１０１      波形メモリ
１０２      外部メモリ
１１０      システムバス
１１０      バス
１１１      ＣＰＵ
１１２      ＲＯＭ
１１３      ＲＡＭ
１１４      操作パネル
１１４ａ    パネルスキャン回路
１１５      鍵盤
１１５ａ    鍵盤スキャン回路
１１６      Ｄ／Ａ変換回路
１１７      アンプ
１１８      スピーカ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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