(57)【要約】【課題】  消費電流を増加させることなく、入力端子に注入される電流に基づく電源電圧の上昇を防止することができる半導体集積回路装置の入力インターフェイス回路を提供する。【解決手段】  マイコン６１において、電圧発生回路３７によって生成出力される中間電位ＶＤＤを、電圧バッファ回路６３を介してＦＥＴ３１のドレインに供給することで、入力端子１３を、抵抗４９を介してバッテリ電源＋Ｂに接続した場合にＦＥＴ３１を介して注入される電流は、電圧バッファ回路６３のオペアンプによってシンクされるようになり、注入電流が中間電圧ＶＤＤ並びに電源電圧ＶＣＣを持ち上げることを阻止できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電源と外部入力端子との間及びその外部入力端子とグランドとの間に接続される２つのダイオードと、
電源と内部回路に接続されている内部入力端子との間に直列接続される第１及び第２ＰＭＯＳＦＥＴと、
内部入力端子とグランドとの間に直列接続される第１及び第２ＮＭＯＳＦＥＴと、
前記外部入力端子と前記第１ＰＭＯＳＦＥＴのゲートとの間に直列接続される第３ＰＭＯＳＦＥＴと、
前記外部入力端子と前記第２ＮＭＯＳＦＥＴのゲートとの間に直列接続される第３ＮＭＯＳＦＥＴと、
前記外部入力端子と電源との間に前記第３ＰＭＯＳＦＥＴと共に直列に接続され、遮断状態となるゲート電位が印加される第４ＰＭＯＳＦＥＴと、
前記外部入力端子とグランドとの間に前記第３ＮＭＯＳＦＥＴと共に直列に接続され、遮断状態となるゲート電位が印加される第４ＮＭＯＳＦＥＴと、
前記第１ＮＭＯＳＦＥＴ及び第２ＰＭＯＳＦＥＴ，並びに前記第３ＰＭＯＳＦＥＴ及び第３ＮＭＯＳＦＥＴのゲートに印加する中間電位電圧を発生させる中間電位電圧発生回路と、
出力側端子の一方とゲートが、前記第１及び第２ＰＭＯＳＦＥＴの共通接続点，前記第３及び第４ＰＭＯＳＦＥＴの共通接続点に夫々接続される第５，第６ＰＭＯＳＦＥＴと、
出力側端子の一方とゲートが、前記第１及び第２ＮＭＯＳＦＥＴの共通接続点，前記第３及び第４ＮＭＯＳＦＥＴの共通接続点に夫々接続されると共に、出力側端子の他方が、前記第１，第３ＮＭＯＳＦＥＴのゲートに夫々接続される第５，第６ＮＭＯＳＦＥＴと、
これら第５，第６ＰＭＯＳＦＥＴの出力側端子の他方側と前記中間電位電圧発生回路との間で且つ半導体集積回路装置の内部に配置され、前記中間電位電圧の上昇を防止するように作用する電圧上昇防止手段とを備えてなることを特徴とする半導体集積回路装置の入力インターフェイス回路。
【請求項２】
前記電圧上昇防止手段を、電圧バッファ回路によって構成することを特徴とする請求項１記載の半導体集積回路装置の入力インターフェイス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力端子に電源電圧以上の高電圧が印加される可能性がある場合に、回路素子が破壊されることを防止するように構成される半導体集積回路装置の入力インターフェイス回路に関する。
【背景技術】
【０００２】
出願人は、半導体集積回路装置の入力インターフェイス回路として、特許文献１に開示されている技術を出願している。図２は、前記従来技術の構成を示すものである。外部より、マイクロコンピュータ（マイコン，半導体集積回路装置）１１の入力端子（外部入力端子）１３に伝達された信号は、マイコン１１の内部回路を構成するインバータ１４の入力端子（内部入力端子）１５に伝達される。電源ＶＣＣと入力端子１５との間には、ＰチャネルＭＯＳＦＥＴ（第１，第２ＰＭＯＳＦＥＴ）１６，１７の直列回路が接続されており、入力端子１５とグランドとの間には、ＮチャネルＭＯＳＦＥＴ（第１，第２ＮＭＯＳＦＥＴ）１８，１９の直列回路が接続されている。
【０００３】
一方、電源ＶＣＣと入力端子１３との間には、ＰチャネルＭＯＳＦＥＴ２０（第４ＰＭＯＳＦＥＴ）及びＰチャネルＭＯＳＦＥＴ２１（第３ＰＭＯＳＦＥＴ）の直列回路が接続されており、入力端子１３とグランドとの間には、ＮチャネルＭＯＳＦＥＴ２２（第３ＮＭＯＳＦＥＴ）及びＮチャネルＭＯＳＦＥＴ（第４ＮＭＯＳＦＥＴ）２３の直列回路が接続されている。
【０００４】
また、電源ＶＣＣと入力端子１３との間には、ＦＥＴ２０，２１が形成されることに伴って半導体基板に形成される寄生ダイオード２４が接続されており、入力端子１３とグランドとの間には、ＦＥＴ２２，２３が形成されることに伴って半導体基板に形成される寄生ダイオード２５が接続されている。そして、ＦＥＴ２０のゲートには常時ハイレベル信号が与えられており、ＦＥＴ２３のゲートには常時ロウレベル信号が与えられている（但し、何れも入力インターフェイスとして使用される場合である）。
【０００５】
ＦＥＴ１６のゲートは、ＦＥＴ２０，２１の共通接続点に接続されており、ＦＥＴ１９のゲートは、ＦＥＴ２２，２３の共通接続点に接続されている。電源ＶＣＣの電圧は５Ｖであり、ＦＥＴ１７，１８，２１及び２２のゲートには、中間電位３Ｖが印加されている。この中間電位３Ｖは、マイコン１１のコア部分が３Ｖ（実際は、３．３Ｖ）で動作するように構成されている場合、その動作用電源として電源ＶＣＣより生成されるものである。
【０００６】
ＰチャネルＭＯＳＦＥＴ（第５ＰＭＯＳＦＥＴ，保護用ＭＯＳＦＥＴ）２９のソースはそのゲートと共にＦＥＴ１６及び１７の共通接続点に接続されており、ＦＥＴ２９のドレインはＦＥＴ１７のゲートに接続されている。また、ＮチャネルＭＯＳＦＥＴ（第５ＮＭＯＳＦＥＴ，保護用ＭＯＳＦＥＴ）３０のソースはそのゲートと共にＦＥＴ１８及び１９の共通接続点に接続されており、ＦＥＴ３０のドレインはＦＥＴ１８のゲートに接続されている。
【０００７】
また、ＰチャネルＭＯＳＦＥＴ（第６ＰＭＯＳＦＥＴ，保護用ＭＯＳＦＥＴ）３１のドレインはそのゲートと共にＦＥＴ２０及び２１の共通接続点に接続されており、ＦＥＴ３１のソースはＦＥＴ２１のゲートに接続されている。また、ＮチャネルＭＯＳＦＥＴ（第６ＮＭＯＳＦＥＴ，保護用ＭＯＳＦＥＴ）３２のドレインはそのゲートと共にＦＥＴ２２及び２３の共通接続点に接続されており、ＦＥＴ３２のソースはＦＥＴ２３のゲートに接続されている。以上が入力インターフェイス回路３３を構成している。
【０００８】
以上のように構成された入力インターフェイス回路３３によれば、入力端子１３に正極性、または負極性の高電圧が印加された場合でも、各ＦＥＴのゲート酸化膜には電源電圧５Ｖを超える電圧が印加されることがないので、一部のＦＥＴを高耐圧構成とするためにゲート酸化膜を厚く形成するプロセスは不要となり、製造工程やコストを削減することが可能となる。また、直列接続されている２つのＦＥＴが何れもオフしてハイインピーダンスとなった線路の電位が大きく変動した場合に、各ＦＥＴが破壊されることを防止することができる。
【特許文献１】特開２００２−４３９２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
出願人は、特許文献１に開示されている技術を、車両に搭載される半導体集積回路（ＩＣ）に適用している。例えば、図３に示すように、ＩＣの動作電源電圧ＶＣＣが５Ｖであり、１２Ｖのバッテリ電圧＋Ｂに抵抗素子を介して接続される汎用入力端子（１３）について、入力インターフェイス回路３３を適用した場合を想定する。図３には、入力インターフェイス回路３３の内入力側のみを図示しており、また、３Ｖの中間電位電圧を発生させて印加する回路部分を明示している。
【００１０】
基準電圧発生回路３４は、電源ＶＣＣに基づいて基準電圧を発生させてオペアンプ３５の非反転入力端子に出力する。電源ＶＣＣとグランドとの間には、ＰＭＯＳＦＥＴ３６，抵抗３７及び３８の直列回路が接続されている。そして、抵抗３７及び３８の共通接続点はオペアンプ３５の非反転入力端子に接続されており、オペアンプ３５の出力端子は、ＦＥＴ３６のゲートに接続されている。以上が、シリーズレギュレータである電圧発生回路３７を構成している。そして、ＦＥＴ３６のドレインより３Ｖの中間電位電圧が供給される。
【００１１】
また、電圧発生回路３７により生成された中間電位電圧（以下、中間電圧と称す）ＶＤＤは、中間電圧印加スイッチ部３９，４０を介して印加される。電源側のスイッチ部３９は、ＮＭＯＳＦＥＴ４１及びＰＭＯＳＦＥＴ４２の出力側端子を互いに接続して構成されており、一方が電圧発生回路３７の出力端子に接続され、他方がＦＥＴ２１のゲートに接続されている。また、ＦＥＴ２１のゲートは、ＮＭＯＳＦＥＴ４３を介してグランドに接続されており、ＦＥＴ４３のゲートはＦＥＴ４２のゲートと共通に接続されている。そして、ＦＥＴ４２及び４３のゲートには、アウトプットイネーブル信号ＯＥが与えられており、ＦＥＴ４１のゲートにはその反転信号ＯＥ＿Ｎが与えられている。
【００１２】
一方、グランド側のスイッチ部４０は、ＮＭＯＳＦＥＴ４４及びＰＭＯＳＦＥＴ４５の出力側端子を互いに接続して構成されており、一方が電圧発生回路３７の出力端子に接続され、他方がＦＥＴ２２のゲートに接続されている。また、ＦＥＴ２２のゲートは、ＰＭＯＳＦＥＴ４６を介して電源ＶＣＣに接続されており、ＦＥＴ４６のゲートはＦＥＴ４４のゲートと共通に接続されている。そして、ＦＥＴ４５及び４６のゲートには、イネーブル信号ＯＥが与えられており、ＦＥＴ４４のゲートにはその反転信号ＯＥ＿Ｎが与えられている。
【００１３】
即ち、入力端子１３が入力ポートとして使用される場合に、イネーブル信号ＯＥはロウレベルにされる。この時、電源側のスイッチ部３９はＦＥＴ４２がオンとなるため、中間電圧ＶＤＤがＦＥＴ２１のゲートに印加される。そして、グランド側のスイッチ部４０は、ＦＥＴ４５がオンすることでＦＥＴ２２のゲートにも中間電圧ＶＤＤが印加される。
一方、入力端子１３が出力ポートとして使用される場合には、イネーブル信号ＯＥはハイレベルにされる。この時、電源側のスイッチ部３９はＦＥＴ４１及び４２が何れもオフになり、ＦＥＴ４３がオンとなることでＦＥＴ２１のゲートはグランド電位となる。また、グランド側のスイッチ部４０も、ＦＥＴ４４及び４５が何れもオフになり、ＦＥＴ４６がオンとなることでＦＥＴ２２のゲートは電源電圧ＶＣＣとなる。
【００１４】
尚、電圧発生回路３７によって生成出力される中間電圧ＶＤＤは、出力端子ＶＤＤ＿ＯＵＴ，外部配線パターン４７，入力端子ＶＤＤ＿ＩＮを経由してスイッチ部３９，４０に供給されているが、これは、電圧ＶＤＤの電源配線に対してバイパスコンデンサ４８を外付けするためである。
また、出力端子ＶＤＤ＿ＯＵＴと入力端子ＶＤＤ＿ＩＮとを分けているのは、外部配線パターン４７を引き回して電源電流が流れる経路中に比較的容量が大きいノイズ除去用のコンデンサ４８を外付けで接続することで、コンデンサ４８のノイズ除去作用をより有効に機能させるためである。従って、これらの措置が不要なＩＣについては、中間電圧ＶＤＤを外部に取り出す必要はない。
【００１５】
ところで、車両に搭載される、例えば電源回路のように常時動作する回路については、バッテリの容量が消耗する所謂バッテリ上がりを防止するために、低消費電力化を目的とする技術改良が常に行われている。その結果、特許文献１に開示された技術には、以下のような問題があることが判明した。
入力端子１３は、抵抗４９を介してバッテリ電源＋Ｂに接続されている。この場合、マイコン１１には、抵抗４９の端子電圧に応じた電流が流れる。従来、抵抗４９を介して流れ込む電流量は、マイコン１１が待機状態となる低消費電力モード（スリープ，ストップモードなど）時における消費電流以下であったため問題はなかった。
【００１６】
ところが、マイコン１１の待機時における低消費電流化が進んだことにより、抵抗４９を介して流れ込む電流量がマイコン１１の消費電流を上回る状態が出てくるようになった。この場合、ＦＥＴ２０のソースは電源ＶＣＣに接続されており、ゲート電位もハイレベル（＝ＶＣＣ）となっているため、ドレイン電位、即ち、ＦＥＴ３１のソース電位は（ＶＣＣ＋ＶＦ）となる。
【００１７】
図４は、ＦＥＴ３１の半導体的構成を示すものである。Ｐ型の半導体基板５１にはＮウェル５２が形成されており、Ｎウェル５２には、Ｐ型のソース領域５３及びドレイン領域５４が形成されている。また、ゲート電極５５は、ポリシリコンで形成されている。Ｎウェル５２の基板電位（バックゲート）はＶＣＣであるため、ソース領域５３（Ｐ），Ｎウェル５２（Ｎ），ドレイン領域５４（Ｐ）によって形成される寄生ＰＮＰトランジスタ５６がオンする。
【００１８】
この時、ＦＥＴ３１のドレイン側、即ち、中間電圧ＶＤＤの供給側に電流が流れ込む経路が形成されるが、その電流をグランド側にシンクする経路は存在しない。その結果、中間電圧ＶＤＤが持ち上がり、電源電圧ＶＣＣまでも持ち上がってしまうおそれがある。
従来は、このような現象を対策するために、中間電圧ＶＤＤの供給端子に、注入電流分に応じた抵抗５７（破線で示す）を外付けし、その抵抗により電流を消費させて電源電圧ＶＣＣの上昇を防止するようにしている。しかしながら、このような対策では、電源電圧ＶＣＣを所定の電圧に維持するために抵抗値を定め、温度特性や製造ばらつきなどを吟味して抵抗素子を選択しなければならない。更に、マイコン１１の破壊防止用としてツェナーダイオードなども必要となるため、コストアップの要因となってしまう。
【００１９】
本発明は上記事情に鑑みてなされたものであり、その目的は、消費電流を増加させることなく、外部入力端子に注入される電流に基づく電源電圧の上昇を防止することができる半導体集積回路装置の入力インターフェイス回路を提供することにある。
【課題を解決するための手段】
【００２０】
請求項１記載の半導体集積回路装置の入力インターフェイス回路によれば、外部入力端子に正極性、または負極性の高電圧が印加された場合でも、その高電圧は、ＶF をダイオードの順方向電圧とすると、（電源電圧＋ＶF ）、または（グランド電位−ＶF ）にクランプされる。尚、本発明の特徴は、中間電位電圧の上昇を防止するように作用する電圧上昇防止手段を備えた点にあり、外部入力端子に過電圧が印加された場合のクランプ動作については、特許文献１に開示されている発明の作用効果と同様である。
【００２１】
即ち、外部入力端子に正極性、または負極性の高電圧が印加され、その電圧が（ＶＣＣ＋ＶF ）、または（−ＶF ）にクランプされた場合でも、各ＦＥＴのゲート酸化膜には電源電圧ＶＣＣを超える電圧が印加されることはない。従って、従来とは異なり、一部のＦＥＴを高耐圧構成とするためにゲート酸化膜を厚く形成するプロセスは不要となるので、製造工程やコストを削減することが可能となる。
【００２２】
また、第５，第６ＮＭＯＳＦＥＴ及び第５，第６ＰＭＯＳＦＥＴを備えたことで、第１及び第２ＰＭＯＳＦＥＴが何れもオフして両者の共通接続点がハイインピーダンス状態となった場合にサージ電圧が印加されたとしても、その線路の電位が（ＶM ＋ＶF ），または（ＶM −ＶF ）に達すると第５，第６ＦＥＴがオンするので、高電圧電荷を中間電位の供給側に逃がす経路が形成され、各ＦＥＴが破壊することを防止できる。
【００２３】
そして、中間電位電圧発生回路によって発生される中間電位電圧は、電圧上昇防止手段を介して第５，第６ＰＭＯＳＦＥＴの出力側端子の他方に印加される。即ち、外部入力端子が抵抗を介して電源電圧よりも高い電圧源に接続された場合、その抵抗を介して流れる電流が、第５，第６ＰＭＯＳＦＥＴ内部に形成される寄生トランジスタを介して一方の出力端子より中間電位電圧発生回路側に流れ込もうとする場合でも、電圧上昇防止手段によって中間電位電圧並びに電源電圧の上昇は防止される。従って、半導体集積回路装置に抵抗素子を外付けするなどの対策が不要となり、半導体集積回路装置の低コスト化を図ることができる。
【００２４】
請求項２記載の半導体集積回路装置の入力インターフェイス回路によれば、上述したような経路を介して、電流が第５，第６ＰＭＯＳＦＥＴの一方の出力端子より中間電位電圧発生回路側に流れ込もうとする場合でも、電圧バッファ回路は出力端子電圧レベルを中間電位電圧に維持するように作用する。そのため、注入された過剰な電流は、電圧バッファ回路を構成するオペアンプの出力段に配置されるトランジスタを介してグランド側に流される。従って、中間電位電圧並びに電源電圧の変動は防止され、中間電位電圧を確実に維持することが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明を車両用のＥＣＵを構成するマイクロコンピュータに適用した場合の一実施例について図１を参照して説明する。本実施例におけるマイクロコンピュータ（マイコン，半導体集積回路装置）６１に組み込まれる入力インターフェイス回路６２は、従来の入力インターフェイス回路３３に、電圧バッファ回路（電圧上昇防止手段）６３及び中間電位電圧印加スイッチ部６４を備えて構成されるものである。これらの電圧バッファ回路６３及び中間電位電圧印加スイッチ部６４は、マイコン６１の内部に配置される。
【００２６】
電圧バッファ回路６３はオペアンプで構成され、その非反転入力端子は、マイコン６１の内部において端子ＶＤＤ＿ＩＮに接続されている。そして、オペアンプの反転入力端子は、出力端子と共に中間電位印加スイッチ部６４を介してＦＥＴ３１のドレインに接続されている。
中間電位印加スイッチ部６４は、スイッチ部３９と同様に構成されている。即ち、スイッチ部６４は、ＮＭＯＳＦＥＴ６５及びＰＭＯＳＦＥＴ６６の出力側端子を互いに接続して構成されており、一方が電圧バッファ回路６３を構成するオペアンプの出力端子に接続され、他方がＦＥＴ３１のドレインに接続されている。また、ＦＥＴ３１のドレインは、ＮＭＯＳＦＥＴ６７を介してグランドに接続されており、ＦＥＴ６７のゲートはＦＥＴ６６のゲートと共通に接続されている。そして、ＦＥＴ６６のゲートには、アウトプットイネーブル信号ＯＥが出力され、ＦＥＴ６５のゲートには、その反転信号ＯＥ＿Ｎが与えられている。
【００２７】
従って、スイッチ部３９と同様に、入力端子１３が入力ポートとして使用される場合は、イネーブル信号ＯＥがロウレベルになることで、スイッチ部６４はＦＥＴ６６がオンとなり、中間電圧ＶＤＤがＦＥＴ３１のドレインに印加される。そして、入力端子１３が出力ポートとして使用される場合には、イネーブル信号ＯＥがハイレベルとなり、スイッチ部６４はＦＥＴ６５及び６６が何れもオフになり、ＦＥＴ６７がオンとなることでＦＥＴ３１のドレインはグランド電位となる。
【００２８】
次に、本実施例の作用について説明する。図３及び図４について説明したように、入力端子１３を抵抗４９を介してバッテリ電源＋Ｂに接続したことにより、マイコン６１が低消費電力モードで待機状態となった場合、ＦＥＴ３１に形成される寄生トランジスタ５６を介して電圧発生回路（中間電位電圧発生回路）３７側に電流が注入される。
この時、ＦＥＴ３１のドレイン電位、即ち、電圧バッファ回路６３の出力端子レベルは、電圧バッファ回路６３の作用により中間電圧ＶＤＤに維持される。その結果、注入された過剰な電流は、電圧バッファ回路６３を構成するオペアンプの出力段に配置されているトランジスタを介してグランド側に流される。
【００２９】
従って、前記オペアンプの出力段に配置されるトランジスタに関しては、注入電流をグランドに流すために必要なサイズを備える必要がある。即ち、マイコン６１の外部端子について、入力端子１３のようにバッテリ電源＋Ｂにプルアップされる全ての端子数に相当する注入電流の合計を全てグランドに流すことができるように、温度，電圧など特性やプロセス，部品のばらつきなどを考慮してトランジスタサイズを決定する。
【００３０】
以上のように構成した本実施例によれば、電圧発生回路３７によって生成出力される中間電圧ＶＤＤを、電圧バッファ回路６３を介してＦＥＴ３１のドレインに供給するようにしたので、入力端子１３を、抵抗４９を介してバッテリ電源＋Ｂに接続した場合にＦＥＴ３１を介して電流が注入されても、電圧バッファ回路６３がその注入電流をシンクして出力端子レベルを中間電圧ＶＤＤに維持する。
【００３１】
従って、従来とは異なり、注入電流が中間電圧ＶＤＤ並びに電源電圧ＶＣＣを持ち上げることを、電圧バッファ回路６３により阻止することができ、マイコン６１に抵抗素子を外付けするなどの対策が不要となるので、低コスト化を図ることができる。また、例えば、注入電流を消費するために、マイコン６１の待機時における消費電流量を高める必要もないので、マイコン６１の低消費電流化を十分に図ることができる。
【００３２】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
ダイオードは、ＭＯＳＦＥＴの寄生ダイオードを利用するものに限らず、ダイオードだけを別途形成しても良い。
また、中間電圧ＶＤＤは、３Ｖに限ることなく、
（０Ｖ＋ＶF ）≦ＶＤＤ ≦（ＶＣＣ−ＶF ）
となる範囲で適宜設定すれば良い。
【００３３】
入力端子１３を入出力端子として使用する場合には、ＦＥＴ２０，２３のゲートに内部回路側からの出力信号を与えることで出力トランジスタとして使用すれば良い。
また、入力端子１３を入力専用として使用する場合にはスイッチ部３９，４０，６４は不要であり、中間電圧ＶＤＤを直接印加すれば良い。
電圧上昇防止手段としては、その他、例えば、電圧バッファ回路６３に替えてダイオードを配置することで、注入された電流を阻止するように構成しても良い。この場合、中間電圧ＶＤＤはダイオードの順方向電圧ＶF分だけドロップすることになるが、必要に応じて、その分だけ予め中間電圧ＶＤＤを高めに設定するなど調整すれば良い。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施例であり、マイクロコンピュータにおける入力インターフェイス回路部分の電気的構成を示す図
【図２】従来技術を示す入力インターフェイス回路の電気的構成を示す図
【図３】図２の要部を示す図１相当図
【図４】図２におけるＦＥＴ３１の半導体的構成を示す模式的断面図
【符号の説明】
【００３５】
図面中、１３は入力端子（外部入力端子）、１４はインバータ（内部回路）、１５は入力端子（内部入力端子）、１６，１７はＰチャネルＭＯＳＦＥＴ（第１，第２ＰＭＯＳＦＥＴ）、２０，２１はＰチャネルＭＯＳＦＥＴ（第４，第３ＰＭＯＳＦＥ）、２２，２３はＮチャネルＭＯＳＦＥＴ２２（第３，第４ＮＭＯＳＦＥＴ）、２４，２５は寄生ダイオード、２９はＰチャネルＭＯＳＦＥＴ（第５ＰＭＯＳＦＥＴ）、３０はＮチャネルＭＯＳＦＥＴ（第５ＮＭＯＳＦＥＴ）、３１はＰチャネルＭＯＳＦＥＴ（第６ＰＭＯＳＦＥＴ）、３２はＮチャネルＭＯＳＦＥＴ（第６ＮＭＯＳＦＥＴ）、３３は入力インターフェイス回路、３７は電圧発生回路（中間電位電圧発生回路）、６１はマイクロコンピュータ（半導体集積回路装置）、６２は入力インターフェイス回路、６３は電圧バッファ回路（電圧上昇防止手段）を示す。
【図１】
2005269515.tif 000003
【図２】
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【図３】
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【図４】
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