(57)【要約】【課題】データラインの欠陥や、ＴＦＴ内部回路不良の欠陥も検出すること。【解決手段】  有機ＥＬ用電極１０とその周囲の配線２１〜２３や電極間には、ごく小さな寄生容量（Ｃp1〜Ｃp3）が存在する。スキャン信号ライン２２，データライン２１，電源ライン２３の各ラインに適当なタイミングのパルス信号を印加することにより、電源ライン２３の電圧Ｖｄｄの情報を、有機ＥＬ用電極１０と周囲配線や電極間との寄生容量により有機ＥＬ用電極に保持させる。ＴＦＴアレイの正常ピクセルでは、印加した電圧Ｖｄｄによって生じた有機ＥＬ用電極の電圧が寄生容量によって保持される。欠陥ピクセルでは回路異常のため、この保持電圧が正常ピクセルと異なる。このときの有機ＥＬ用電極の電位を電位情報として読み出すことにより欠陥検出を行って有機ＥＬ用ＴＦＴアレイのアレイ検査を行う。【選択図】図３
2005149768.tif 000002
【特許請求の範囲】
【請求項１】
有機ＥＬ用ＴＦＴのアレイ検査を行う検査方法であって、
ＴＦＴ基板の有機ＥＬ用電極と当該有機ＥＬ用電極の周囲に配置される配線との間の寄生容量、又はこの寄生容量及び前記有機ＥＬ用電極とＴＦＴ基板の駆動回路との間の寄生容量を介して有機ＥＬ用電極に電圧を発生させ、当該電位を測定することによりアレイの欠陥検査を行うことを特徴とする、ＴＦＴアレイ検査方法。
【請求項２】
有機ＥＬ用電極と、ＴＦＴ基板の駆動回路と、有機ＥＬを電流駆動するためのＴＦＴに供給する電源ラインを含む配線とを備える有機ＥＬ用ＴＦＴのアレイ検査を行う検査方法であって、
（ａ）電源ラインから有機ＥＬ用電極へ電圧を印加し、当該有機ＥＬ用電極を第１の電位状態とする工程と、
（ｂ）前記電源ラインから有機ＥＬ用電極への電圧の印加を停止して、有機ＥＬ用電極と配線及び駆動回路との間の寄生容量により有機ＥＬ用電極を第２の電位状態とする工程と、
前記電源ラインの電圧を変化させ、前記寄生容量により有機ＥＬ用電極を第３の電位位態とする工程と、
（ｃ）前記第２の電位状態及び／又は第３の電位状態を測定する工程
を備え、当該電位により有機ＥＬ用ＴＦＴアレイの欠陥検査を行うＴＦＴアレイ検査方法。
【請求項３】
ＴＦＴアレイに信号や電圧を印加するための配線の各ラインに欠陥検査項目に応じた所定パターンの検査信号を印加し、前記寄生容量に応じた電圧を発生させ、有機ＥＬ用電極の電位を測定して欠陥検査を行うことを特徴とする、請求項１又は２に記載のＴＦＴアレイ検査方法。
【請求項４】
前記検査信号は、
（ａ）有機ＥＬ用電極の第１の電位状態をＨレベルに保持し、
（ｂ）電源ラインから有機ＥＬ用電極への電圧の印加を制御する出力用ＦＥＴをオフにして有機ＥＬ用電極への電圧印加を停止して有機ＥＬ用電極を第２の電位状態とし、
（ｃ）出力用ＦＥＴの電源ラインの電圧を前記Ｈレベルより低い電圧レベルに変化させ、有機ＥＬ用電極を第３の電位状態とする信号パターンであることを特徴とする、請求項３に記載のＴＦＴアレイ検査方法。
【請求項５】
前記検査信号は、
（ａ）有機ＥＬ用電極の第１の電位状態をＬレベルに保持し、
（ｂ）電源ラインから有機ＥＬ用電極への電圧の印加を制御する出力用ＦＥＴをオフにして有機ＥＬ用電極への電圧印加を停止して有機ＥＬ用電極を第２の電位状態とし、
（ｃ）出力用ＦＥＴの電源ラインの電圧を前記Ｌレベルより高い電圧レベルに変化させ、有機ＥＬ用電極を第３の電位状態とする信号パターンであることを特徴とする、請求項３に記載のＴＦＴアレイ検査方法。
【請求項６】
前記検査信号は、
（ａ）有機ＥＬ用電極の第１の電位状態をＨレベルとＬレベルの中間レベルに保持し、
（ｂ）電源ラインから有機ＥＬ用電極への電圧の印加を制御する出力用ＦＥＴをオフにして有機ＥＬ用電極への電圧印加を停止して有機ＥＬ用電極を第２の電位状態とし、
（ｃ）出力用ＦＥＴの電源ラインの電圧を前記中間レベルより低い電圧レベルに変化させ、有機ＥＬ用電極を第３の電位状態とする信号パターンであることを特徴とする、請求項３に記載のＴＦＴアレイ検査方法。
【請求項７】
前記検査信号は、
（ａ）有機ＥＬ用電極の第１の電位状態をＨレベルとＬレベルの中間レベルに保持し、
（ｂ）電源ラインから有機ＥＬ用電極への電圧の印加を制御する出力用ＦＥＴをオフにして有機ＥＬ用電極への電圧印加を停止して有機ＥＬ用電極を第２の電位状態とし、
（ｃ）出力用ＦＥＴの電源ラインの電圧を前記中間レベルより高い電圧レベルに変化させ、有機ＥＬ用電極を第３の電位状態とする信号パターンであることを特徴とする、請求項３に記載のＴＦＴアレイ検査方法。
【請求項８】
有機ＥＬ用電極と、当該ＴＦＴ基板の駆動回路と、電源ラインを含む配線とを備える有機ＥＬ用ＴＦＴのアレイ検査を行う検査装置であって、
前記有機ＥＬ用電極の電位を測定する電圧測定手段と、
前記測定電圧を用いて欠陥解析を行う解析手段と、
前記配線に検査信号を出力する検査信号形成手段とを備え、
前記検査信号形成手段は、配線の各ラインに欠陥検査項目に応じた所定パターンの検査信号を印加し、有機ＥＬ用電極と配線との間、及び有機ＥＬ用電極と駆動回路との間の寄生容量に応じた電圧を有機ＥＬ用電極に発生させ、有機ＥＬ用電極の電位を測定して欠陥検査を行うことを特徴とする、ＴＦＴアレイ検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶ディスプレイや有機ＥＬディスプレイなどに使われるＴＦＴアレイ基板の検査に使用するＴＦＴアレイ検査装置に関する。
【背景技術】
【０００２】
ＴＦＴアレイ検査装置として電子線方式や光学方式が知られている。この従来のＴＦＴアレイ検査装置では、電子線や光をＴＦＴ基板に照射することにより得られるＴＦＴ基板の電位状態を測定し、ＴＦＴ基板の異常電位のピクセルを検出することによってＴＦＴアレイの欠陥を検出する。電子線を用いたＴＦＴアレイ検査装置としては、例えば特許文献１，２があり、光を用いたＴＦＴアレイ検査装置としては、例えば特許文献３，４がある。
【０００３】
図１４は、従来のアクティブマトリックス方式液晶用ＴＦＴアレイの駆動回路の構成例である。図１４の構成例は、ＩＴＯ電極からなる液晶用電極１００と駆動回路１０１を備え、駆動回路１０１は出力用ＦＥＴ１０２（Ｑ０）及び保持コンデンサ１０３から構成されている。出力用ＦＥＴ１０２（Ｑ０）のソース，ゲートは、それぞれデータライン１２１，スキャン信号ライン１２２に接続され、ドレインは保持コンデンサ１０３に接続されている。液晶用電極１００には保持コンデンサ１０３に保持される電圧が印加される。
この液晶用ＴＦＴアレイの入力信号として、データ信号とスキャン信号の２つがある。なお、ここでスキャン信号はＴＦＴアレイのスキャン信号ライン１２２上の信号であり、各ピクセル内の出力用ＦＥＴ１０２（ＭＯＳＦＥＴ）のゲート電極はＱ０ゲートと記述する。
【０００４】
出力用ＦＥＴ１０２のＱ０ゲートがｐチャンネルＭＯＳＦＥＴの場合には、Ｑ０ゲートにＬレベルのパルスが印加されると、データライン１２１からのデータ信号は保持コンデンサ１０３に保持され，その電圧が液晶用電極１００（たとえぱＩＴＯ電極）に印加されることになる。
たとえば、あるＴＦＴピクセルに欠陥があると、このピクセルの液晶用電極にこのデータ信号が正確に印加できなくなる。すなわち、欠陥画素の液晶用電極には意図した電圧とは異なる電圧が印加されていることになる。また同様に、スキャン信号ライン１２２やデータライン１２１に欠陥があっても欠陥として検出される。
【０００５】
液晶用ＴＦＴアレイ検査では、図１５に示すような電圧パターンのスキャン信号（図１５（ａ））とデータ信号（図１５（ｂ））を印加して、そのときの液晶用電極の電位を測定し、異常電位を示す液晶用電極を検出して欠陥検査を行う。
【０００６】
従来はこのように、このデータラインにある電圧を印加して、液晶用電極の電位の異常値を測定することによって欠陥の検出を行っている。
【０００７】
しかし、ＴＦＴアレイが有機ＥＬアレイの場合には、前記した液晶用ＴＦＴアレイの場合とは異なる。液晶用ＴＦＴアレイは、図１６に示すように、液晶に一定電圧を印加する電圧駆動型であるのに対して、有機ＥＬアレイの場合は電流駆動型である。この有機ＥＬアレイを駆動する有機ＥＬ用駆動回路には、本発明の実施例のような基本的な回路構成の他にも電流プログラム方式、電圧プログラム方式、時分割方式、インバータ方式などの駆動方式があることが知られている（非特許文献１）。
【特許文献１】特開２０００−３１４２号公報
【特許文献２】特開平１１−２６５６７８号公報
【特許文献３】特許第３１９９４８１号
【特許文献４】特許第３２７５１０３号
【非特許文献１】NIKKEI  MICRODEVICE  JULY  2003  ７月１日号  p111-p118  日経ＢＰ社
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１７は、有機ＥＬ用駆動回路の構成例である。有機ＥＬ用駆動回路には、この構成例を改良した電流プログラム方式、電圧プログラム方式、時分割方式、インバータ方式などの駆動方式があるが、図１７の構成例はこれらの代表例として示している。
【０００９】
なお、図１７の構成では、ＴＦＴアレイにはＥＬ駆動用ＴＦＴの電源ラインの他に、スキャン信号ライン、データラインの２種類の信号・制御ラインが存在する。他の駆動方式では、これらの信号・制御ラインの動作及び本数は異なるものの、輝度信号のデータラインと、各ＴＦＴセルのタイミングを制御するスキャン信号ラインの構成についていは同様である。
【００１０】
有機ＥＬ用駆動回路１１は、液晶用ＴＦＴアレイ用の駆動回路と同様に、スキャン信号ライン２２からスキャン信号のパルスが印加された時に、データラインの電圧に応じた電圧がＱ０を制御する回路１３の中で保持され、それに応じた電圧が出力用ＦＥＴ１２のゲート電極１２ａに印加される。なお、データ信号と、Ｑ０に印加されるデータと、Ｑ０に保持される電圧とは一致しないことがある。
【００１１】
有機ＥＬは電流駆動素子（流した電流量によって発光を制御）であり、検査は有機ＥＬを成膜する前に行う。完成した有機ＥＬディスプレイでは、このゲート電極１２ａの電圧により有機ＥＬ素子１４に流す電流を制御することになる。しかし、検査は有機ＥＬ層を形成する前に行うため、有機ＥＬ用駆動回路として未完成な状態であり、出力用ＦＥＴ１２に電流を流すことはできない。なお、液晶用ＴＦＴアレイでも液晶を作製する工程の前に検査するが、液晶用ＴＦＴアレイの場合には液晶をつける、つけないにかかわらず電気的な動作は変わらない。
【００１２】
一般的には、有機ＥＬ用ＴＦＴアレイでは、図１７に示すように、データライン２１，スキャン信号ライン２２，電源ライン２３（Ｖddライン）の３つの入力ラインを備え、出力用ＦＥＴ１２によって有機ＥＬ用電極１０（たとえばＩＴＯ電極）に流す電流を制御する構成となる。この構成のもっとも単純な回路構成を図１８に示す。以下、この図１８を例にして有機ＥＬ用ＴＦＴ回路の動作を説明する。
【００１３】
データライン２１はＱ０の制御回路１３のソース（またはドレイン）に接続されており、スキャン信号ライン２２上のスキャン信号のパルスが印加された瞬間に、そのときのデータ信号電圧が保持コンデンサ１３ｂに保持される。この保持コンデンサ１３ｂは出力用ＦＥＴ１２のゲート電極１２ａに接続されている。有機ＥＬ形成された完成回路では、出力用ＦＥＴ１２に流れる電流はこの保持コンデンサ１３ｂの電圧で制御される。しかし、検査時点では、有機ＥＬ素子１４は形成されていない。このため、有機ＥＬ用電極１０はＯｐｅｎ状態になっている。この状況では、出力用ＦＥＴ１２がＯｎ状態では、有機ＥＬ用電極１０には無条件に電源ライン２３の電圧Ｖｄｄと等しい電圧が印加される。
【００１４】
また、出力用ＦＥＴ１２がＯｆｆ状態であっても、出力用ＦＥＴ１２のソース・ドレイン間のわずかなリーク電流のため、有機ＥＬ用電極１０の電位は最終的にはデータ信号電圧にかかわらず電源ラインの電圧Ｖｄｄに等しくなってしまう。
【００１５】
このため、たとえば制御回路１３のＦＥＴ１３ａが動作不良であったり、またデータ信号が正常に印加されていなかった場合でも、その動作不良状態が有機ＥＬ用電極１０の電位に反映されにくい。なお、この状態では、有機ＥＬ用電極の電位に差が現れなくても、有機ＥＬ層形成後は、電流の流れ方に差が出るので欠陥となる。
【００１６】
このように、従来の液晶用検査で行ってきたようにデータラインとスキャン信号ラインにパルスを印加するだけの方法で、有機ＥＬ用ＴＦＴアレイを検査した場合、ピクセル内ＴＦＴ回路の不良やデータラインの欠陥については検出できなかった。
【００１７】
なお、電源ライン欠陥については、電源電圧Ｖddが出力用ＦＥＴを介して有機ＥＬ用電極に接続されているため、電源電圧Ｖdd信号が有機ＥＬ用電極１０に直接伝わるため、従来のデータ信号を電源ラインに印加する方法によってもある程度は検出可能であるが、十分な欠陥検査を行うことはできない。
【００１８】
なお、上記した問題は、電流プログラム方式、電圧プログラム方式、時分割方式、インバータ方式などの駆動方式においても同様に存在する。
【００１９】
そこで、本発明は、有機ＥＬ用ＴＦＴアレイにおいて、データラインの欠陥や、ＴＦＴ内部回路不良の欠陥も検出することを目的とする。  
【課題を解決するための手段】
【００２０】
有機ＥＬ用電極とその周囲の配線や電極間には、ごく小さな寄生容量が存在する。ＴＦＴアレイを制御するスキャン信号ラインやデータライン、あるいは電源ラインの各ラインに適当なタイミングのパルス信号を印加することにより、電源ラインの電圧Ｖｄｄの情報を、有機ＥＬ用電極と周囲配線や電極間との寄生容量により有機ＥＬ用電極に保持させる。
【００２１】
ＴＦＴアレイの正常ピクセルでは、印加した電圧Ｖｄｄによって生じた有機ＥＬ用電極の電圧が寄生容量によって保持される。欠陥ピクセルでは回路異常のため、この保持電圧が正常ピクセルと異なる。このときの有機ＥＬ用電極の電位を電位情報として読み出すことにより欠陥検出を行って有機ＥＬ用ＴＦＴアレイのアレイ検査を行う。
【００２２】
本発明のＴＦＴアレイ検査方法は、ＴＦＴ基板の有機ＥＬ用電極と当該有機ＥＬ用電極の周囲に配置される配線との間の寄生容量、又はこの寄生容量および前記有機ＥＬ用電極とＴＦＴ基板の駆動回路との間の寄生容量を介して有機ＥＬ用電極に電圧を発生させ、この有機ＥＬ用電極の電位を測定することによりアレイの欠陥検査を行う。
【００２３】
本発明のアレイ検査の一態様は、有機ＥＬ用電極と、ＴＦＴ基板の駆動回路と、電源ラインを含む配線とを備え、電源ラインから有機ＥＬ用電極へ電圧を印加しこの有機ＥＬ用電極を第１の電位状態とする工程と、電源ラインから有機ＥＬ用電極への電圧の印加を停止して、有機ＥＬ用電極と駆動回路及び配線間の寄生容量により有機ＥＬ用電極を第２の電位状態とする工程と、電源ラインの電圧を変化させ前記寄生容量により有機ＥＬ用電極を第３の電位位態とする工程と、第２の電位状態及び／又は第３の電位状態を測定する工程を備え、この電位により有機ＥＬ用ＴＦＴアレイの欠陥検査を行う。
【００２４】
配線は、電源ラインの他、ＴＦＴアレイの例えばスキャン信号ライン、データラインといった信号・制御ラインを含み、配線の各ラインに欠陥検査項目に応じた所定パターンの検査信号を印加し、寄生容量に応じた電圧を発生させ、有機ＥＬ用電極の電位を測定して欠陥検査を行う。
【００２５】
検査信号は、複数の信号パターンとすることができる。検査信号の第１のパターンは、有機ＥＬ用電極の第１の電位状態をＨレベルに保持し、電源ラインから有機ＥＬ用電極への電圧の印加を制御する出力用ＦＥＴをオフにして有機ＥＬ用電極への電圧印加を停止して有機ＥＬ用電極を第２の電位状態とし、出力用ＦＥＴの電源ラインの電圧をＨレベルより低い電圧レベルに変化させて有機ＥＬ用電極を第３の電位状態とする。
【００２６】
検査信号の第２のパターンは、有機ＥＬ用電極の第１の電位状態をＬレベルに保持し、電源ラインから有機ＥＬ用電極への電圧の印加を制御する出力用ＦＥＴをオフにして有機ＥＬ用電極への電圧印加を停止して有機ＥＬ用電極を第２の電位状態とし、出力用ＦＥＴの電源ラインの電圧をＬレベルより高い電圧レベルに変化させ、有機ＥＬ用電極を第３の電位状態とする。
【００２７】
検査信号の第３のパターンは、有機ＥＬ用電極の第１の電位状態をＨレベルとＬレベルの中間レベルに保持し、電源ラインから有機ＥＬ用電極への電圧の印加を制御する出力用ＦＥＴをオフにして有機ＥＬ用電極への電圧印加を停止して有機ＥＬ用電極を第２の電位状態とし、出力用ＦＥＴの電源ラインの電圧を中間レベルより低い電圧レベルに変化させ、有機ＥＬ用電極を第３の電位状態とする。
【００２８】
検査信号の第４のパターンは、有機ＥＬ用電極の第１の電位状態をＨレベルとＬレベルの中間レベルに保持し、電源ラインから有機ＥＬ用電極への電圧の印加を制御する出力用ＦＥＴをオフにして有機ＥＬ用電極への電圧印加を停止して有機ＥＬ用電極を第２の電位状態とし、出力用ＦＥＴの電源ラインの電圧を前記中間レベルより高い電圧レベルに変化させ、有機ＥＬ用電極を第３の電位状態とする。
【００２９】
また、本発明のＴＦＴアレイ検査装置は、有機ＥＬ用電極と、ＴＦＴ基板の駆動回路と、電源ラインを含む配線とを備える有機ＥＬ用ＴＦＴのアレイ検査を行う検査装置であって、有機ＥＬ用電極の電位を測定する電圧測定手段と、測定電圧を用いて欠陥解析を行う解析手段と、配線に検査信号を出力する検査信号形成手段とを備える。検査信号形成手段は、配線の各ラインに欠陥検査項目に応じた所定パターンの検査信号を印加し、有機ＥＬ用電極と配線との間、及び有機ＥＬ用電極と駆動回路との間の寄生容量に応じた電圧を有機ＥＬ用電極に発生させ、この有機ＥＬ用電極の電位を測定して欠陥検査を行う。
【発明の効果】
【００３０】
有機ＥＬ用ＴＦＴアレイにおいて、ＴＦＴ寄生容量を利用し、適当なパルス信号を例えばデータライン、スキャン信号ラインなどの信号・制御ライン、電源ラインに印加することによって、データラインの欠陥や、ＴＦＴ内部回路不良の欠陥も検出することができる。
【発明を実施するための最良の形態】
【００３１】
以下、図を用いて発明を実施するための最良の形態を説明する。
【００３２】
図１は、有機ＥＬ用ＴＦＴアレイにおけるピクセルの平面図の例を示している。この例では、ＴＦＴはｐチャンネルＭＯＳＦＥＴを使用した例について記述するが、ｎチャンネルＭＯＳＦＥＴやＣＭＯＳなど他のタイプのものであってもかまわない。
【００３３】
各ピクセルは有機ＥＬ用電極１０と駆動回路１１を備え、その周囲にデータライン２１や電源ライン２３やスキャン信号ライン２２等の配線パターン２０が配線されている。有機ＥＬ用電極１０と各配線パターン２０や駆動回路１１との間には、図２に示すように寄生容量３０が存在する。また、ＴＦＴでは、一般的にゲート・ソース間あるいはゲート・ドレイン間には比較的大きな容量が存在する。ここでは例として、データライン、電源ラインの各ラインと有機ＥＬ用電極間の寄生容量、および出力用ＦＥＴのゲート・ドレイン間容量について考えることとする。しかし、実際にはこれ以外にもＧｎｄラインやその他の回路部との寄生容量なども存在することもある。
【００３４】
有機ＥＬ用電極１０と、データライン２１，電源ライン２３，スキャン信号ライン２２との寄生容量を考慮すると、前記図１６で示した有機ＥＬ用ＴＦＴアレイの回路は、図３のように書き換えることができる。図３においてＣp1〜Ｃp3は寄生容量を示している。
【００３５】
この図３の回路図において、出力用ＦＥＴ１２の周辺部のみを等価回路で表すと図４となる。なお、ここでは回路を簡単とするために、出力用ＦＥＴ１２の動作は検査時においてＯｎ／Ｏｆｆ動作するとし、データ信号と出力用ＦＥＴ１２のスキャン信号とで制御されるスイッチに置き換えて示している。
【００３６】
ここでは、出力用ＦＥＴ１２を図５に示すような特性のｐチャンネルエンハンスメントタイプＭＯＳＦＥＴを使用した時の例について説明する。出力用ＦＥＴ１２は、ソース電圧に対するゲート電圧がある閾値電圧Ｖrより低くなるとＯｎ状態となった電流が流れ、閾値電圧ＶTよりも高い電圧ではＯｆｆ状態となる。つまり、出力用ＦＥＴ１２において、ゲート電圧はソース電圧に対して、ＨレベルでＯｆｆ、ＬレベルでＯｎとなる。出力用ＦＥＴ１２がＯｎ状態の時には、有機ＥＬ用電極の電位は電源ライン２３の電圧Ｖddに等しい。ゲート電圧がＨレベルからＬレベルになる途中、Ｖgate1−Ｖdd＝ＶTとなるゲート電圧Ｖgate1で出力用ＦＥＴ１２はＯｆｆ状態になる。
【００３７】
このＯｎ状態からＯｆｆ状態に変わるときの有機ＥＬ用電極の電位変化は近似的に以下のようになる。出力用ＦＥＴ１２がＯｆｆ状態になる瞬間（ゲート電圧がＶgate1となる瞬間）では、有機ＥＬ用電極１０の電位はＶｄｄであるが、その後ゲート電圧が高くなるとゲート・ドレイン間容量Ｃp2による結合により、有機ＥＬ用電極１０の電位は下がることになる。また、さらにこの後Ｖdd電圧やデータ信号が変化すると、それぞれのラインとの容量Ｃp1やＣp3による結合によって有機ＥＬ用電極１０の電位も変化する。
【００３８】
この動作を式で表すと次のようになる。出力用ＦＥＴ１２がＯｆｆ状態になる瞬間のゲート電圧をＶgate1、電源ライン２３の電圧ＶddをＶdd1、データライン２１の電圧をＶdata1とし、その後出力用ＦＥＴ１２がＯｆｆ状態になった後にゲート電圧がＶgatet2、電圧ＶddがＶdd2、データ信号電圧がＶdata2に変化したとすると、そのときの有機ＥＬ用電極１０の電位ＶELは容量結合により以下の式（１）
【数１】
2005149768.tif 000003
で表される。
【００３９】
以下、このような回路でのＴＦＴの欠陥検査例を示す。図６は、本発明における欠陥検査時における、スキャン信号ライン２２、データライン２１、電源ライン２３の印加信号パターンと、そのときの出力用ＦＥＴ１２のゲート電圧および有機ＥＬ用電極の電位ＶELの一例である。なお、（）内のＡ〜Ｉの符号は図６中に示した符号を示している。
【００４０】
データラインのデータ信号をＬレベルにした状態（図６（ｂ）のＡ）で、ＴＦＴのゲートにパルス信号を印加すると（図６（ａ）のＢ）、そのパルスタイミングでＦＥＴ１３ａがＯｎ状態となり、出力用ＦＥＴ１２のゲート電圧がＬレベルになる（図６（ａ）のＣ）。これによって出力用ＦＥＴ１２はＯｎ状態になり、有機ＥＬ用電極１０の電位ＶELは電源電圧Ｖddと等しくなる（図６（ｅ）の（Ｄ））。
【００４１】
このあと、データラインをＨレベルにした状態（図６（ｂ）の（Ｅ））でＴＦＴのゲートにパルスを印加すると（図６（ｂ）の（Ｆ））、出力用ＦＥＴ１２のゲート電圧はＨレベルになる（図６（ｂ）の（Ｇ））。このとき、出力用ＦＥＴ１２はＶgate1でＯｆｆ状態になるので、その電圧から出力用ＦＥＴ１２のゲートがＨレベルに上がるときに、寄生容量Ｃp1によってＶELはやや上昇する（図６（ｅ）の（Ｈ））。
【００４２】
その後、出力用ＦＥＴ１２がＯｆｆ状態でＶｄｄをＨレベルからＬレベルに変化させると（図６（ｄ）の（Ｉ））、寄生容量Ｃp3との容量結合によりＶELは下がり、ＶddのＨレベルとＬレベルの中間電位になる（図６（ｄ）の（Ｊ））。
【００４３】
以上のように、正常なピクセルのＴＦＴ回路では各配線に上記のような入力パルス信号を印加することで、有機ＥＬ用電極１０のＶELはＨレベルとＬレベルの中間電位になる。一方、欠陥がある場合にはＶELはこの中間電位と異なる電位になる。例えば、出力用ＦＥＴの動作不良によって常時Ｏｎ状態になっているような欠陥がある場合には、ＶELは図６（ｅ）の（Ｊ）のタイミングでＬレベルになるため、正常ピクセルのＶＥＬとは異なる電位を示すことになる。図７は、有機ＥＬ用電極の電圧波形を示す図であり、図７（ａ）は正常なピクセルの場合の電圧波形を示し、図７（ｂ）は欠陥のあるピクセルの場合の電圧波形を示している。このような常時Ｏｎ欠陥では、出力用ＦＥＴのソース・ドレイン間短絡、出力用ＦＥＴのゲートのグラウンドとの短絡、データラインのグラウンドラインとの短絡などの場合に生じる欠陥である。
【００４４】
また、出力用ＦＥＴのドレインとグラウンドラインやデータラインとが短絡していた場合なども、ＶELはこのグラウンドラインの電圧やデータラインの電圧に等しくなり、正常ピクセルの中間電位と異なることになる。
【００４５】
また、出力用ＦＥＴ１２が常時Ｏｆｆ状態になるような欠陥では、ＶELの電位はＣp1〜Ｃp3の寄生容量の比と、Ｖdd電圧の印加パターンと出力用ＦＥＴのソース・ドレイン間リーク電流などによって決まることになる。すなわち、図８のように出力用ＦＥＴがＯｆｆ状態でもわずかなリークがあればＶELは徐々にＶddに近くなっていく。ＶELの電位は、ＶddのＨレベルの時間とＬレベルの時間、およびＣp1〜Ｃp3の寄生容量比によってきまることになる。この場合には、適当なＨレベルの時間とＬレベルの時間の比をもったＶdd電圧パターンを印加することで、正常ピクセルによるＶELと欠陥ピクセルによるＶELとを異なる電位とすることが可能であり、この電位の相違から欠陥を検出することが可能になる。
【００４６】
このほかの欠陥についても、ＶEL電位が正常ピクセルと異なるものについては、検出が可能となる。
【００４７】
前記図６に示した例では、パルス電圧の印加パターンとして、有機ＥＬ用電極にＨレベルの信号を保持させてから、出力用ＦＥＴの電圧ＶddをＬレベルに変化させる例を示しているが、この例とは逆に有機ＥＬ用電極にＬレベルを保持させて、出力用ＦＥＴの電圧ＶddをＨレベルに変化させる態様とすることも、また、有機ＥＬ用電極にＬレベルとＨレベルの中間電位を保持させ、出力用ＦＥＴのＶddをその中間電位より高い電位あるいは低い電位に変化させるような印加パターンとしてもよい。
【００４８】
図９は有機ＥＬ用電極にＬレベルを保持させて、出力用ＦＥＴの電圧ＶddをＨレベルに変化させる態様の信号図である。電源ラインの電源電圧を制御することにより、有機ＥＬ用電極の電圧をＬレベルに保持させ（図９（ｅ）の（Ｋ））、出力用ＦＥＴのゲートをＨレベルとすることにより出力用ＦＥＴをＯｆｆ状態とすることにより寄生容量Ｃp1によりＶELを上昇させ（図９（ｅ）の（Ｌ））、その後、出力用ＦＥＴがＯｆｆ状態で電圧ＶddをＬレベルからＨレベルに変化させると、寄生容量Ｃp3との容量結合によりＶELは上昇し、ＶddのＨレベルとＬレベルの中間電位になる（図９（ｅ）の（Ｍ））。
【００４９】
図１０は有機ＥＬ用電極にＬレベルとＨレベルの中間電位を保持させて、出力用ＦＥＴの電圧ＶddをＬレベルに変化させる態様の信号図である。電源ラインの電源電圧を制御することにより、有機ＥＬ用電極の電圧をＬレベルとＨレベルの中間電位に保持させ（図１０（ｅ）の（Ｎ））、出力用ＦＥＴのゲートをＨレベルとすることにより出力用ＦＥＴをＯｆｆ状態とすることにより寄生容量Ｃp1によりＶELを上昇させ（図１０（ｅ）の（Ｏ））、その後、出力用ＦＥＴがＯｆｆ状態で電圧Ｖddを中間電位からＬレベルに変化させると、寄生容量Ｃp3との容量結合によりＶELは下降し、ＶddのＨレベルとＬレベルの中間電位より低い電位になる（図１０（ｅ）の（Ｐ））。
【００５０】
図１１は有機ＥＬ用電極にＬレベルとＨレベルの中間電位を保持させて、出力用ＦＥＴの電圧ＶddをＨレベルに変化させる態様の信号図である。電源ラインの電源電圧を制御することにより、有機ＥＬ用電極の電圧をＬレベルとＨレベルの中間電位に保持させ（図１１（ｅ）の（Ｑ））、出力用ＦＥＴのゲートをＨレベルとすることにより出力用ＦＥＴをＯｆｆ状態とすることにより寄生容量Ｃp1によりＶELを上昇させ（図１１（ｅ）の（Ｒ））、その後、出力用ＦＥＴがＯｆｆ状態で電圧Ｖddを中間電位からＬレベルに変化させると、寄生容量Ｃp3との容量結合によりＶELは上昇し、ＶddのＨレベルとＬレベルの中間電位より高い電位になる（図１１（ｅ）の（Ｓ））。
【００５１】
図１２は、本発明のＴＦＴアレイ検査装置の一構成例を説明するための図である。ＴＦＴアレイ検査装置１は、検査対象であるＴＦＴ基板２に電子線や光等の測定用プローブを照射する測定用プローブ源６と、ＴＦＴ基板２の電位等を検出する検出器７と、検査制御手段３とを備える。検査制御手段３は、ＴＦＴ基板２に検査信号を印加する検査信号形成手段４、測定電圧に基づいて欠陥検査を行う解析手段５を制御する。
【００５２】
ＴＦＴ基板２は、有機ＥＬ用電極と、ＴＦＴ基板の駆動回路と、電源ラインを含む配線とを備える有機ＥＬ用ＴＦＴであり、検査信号形成手段４は、電源ラインの他データラインやスキャン信号ラインの配線に欠陥検査項目に応じた所定パターンの検査信号を印加する。印加する検査信号パターンは、欠陥検査項目に応じて検査制御手段３により選択される。
【００５３】
解析手段５は、検出器７から取得した電圧を、欠陥検査項目に応じて予め設定されている電圧と比較することにより、ＴＦＴアレイの欠陥を検査する。
【００５４】
本発明によるＴＦＴアレイ検査は、他の駆動方式による有機ＥＬ用駆動回路に対しても適用することができる。図１３は、本発明のＴＦＴアレイ検査の他の駆動方式への適用を説明するための図である。
【００５５】
図１３（ａ）は電流プログラム方式による有機ＥＬ用駆動回路の一概略例である。図１３（ａ）において、Ｔ１，Ｔ３，Ｔ４のＦＥＴによる出力用ＦＥＴ（Ｔ２）のオン／オフ状態と電源ラインとを制御することにより有機ＥＬ用電極１０に電圧を発生させ、有機ＥＬ用電極１０の電位を測定することにより有機ＴＦＴアレイを検査することができる。
【００５６】
図１３（ｂ）は電圧プログラム方式による有機ＥＬ用駆動回路の一概略例である。図１３（ｂ）において、Ｔ１，Ｔ３のＦＥＴによる出力用ＦＥＴ（Ｔ２，Ｔ４等）のオン／オフ状態と電源ライン（ＶDD）とを制御することにより有機ＥＬ用電極１０に電圧を発生させ、有機ＥＬ用電極１０の電位を測定することにより有機ＴＦＴアレイを検査することができる。
【００５７】
図１３（ｃ）は時分割方式による有機ＥＬ用駆動回路の一概略例である。図１３（ｃ）において、出力用ＦＥＴ（Ｔ１，Ｔ２）のオン／オフ状態と有機ＥＬ電圧供給ラインとを制御することにより有機ＥＬ用電極１０に電圧を発生させ、有機ＥＬ用電極１０の電位を測定することにより有機ＴＦＴアレイを検査することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の有機ＥＬ用ＴＦＴアレイにおけるピクセルの平面図の例を示す図である。
【図２】本発明の有機ＥＬ用ＴＦＴアレイの寄生容量を説明するための図である。
【図３】寄生容量を考慮した有機ＥＬ用駆動回路の構成例を示す図である。
【図４】有機ＥＬ用駆動回路の出力用ＦＥＴの周辺部の等価回路図である。
【図５】エンハンスメントタイプのｐチャンネルＭＯＳＦＥＴの動作特性図である。
【図６】本発明の第１の態様の印加信号パターンと発生電圧との関係を示す図である。。
【図７】本発明において、正常ピクセルと欠陥ピクセルにおける有機ＥＬ用電極の電圧波形を示す図である。
【図８】本発明において、常時Ｏｆｆ欠陥での出力用ＦＥＴの電圧波形を示す図である。
【図９】本発明の第２の態様の印加信号パターンと発生電圧との関係を示す図である。
【図１０】本発明の第３の態様の印加信号パターンと発生電圧との関係を示す図である。
【図１１】本発明の第４の態様の印加信号パターンと発生電圧との関係を示す図である。
【図１２】本発明のＴＦＴアレイ検査装置の一構成例を説明するための図である。
【図１３】本発明のＴＦＴアレイ検査の他の駆動方式への適用を説明するための図である。
【図１４】従来のアクティブマトリックス方式液晶用ＴＦＴアレイの駆動回路の構成例である。
【図１５】液晶用ＴＦＴアレイのスキャン信号ライン、データラインへの印加電圧パターン例である。
【図１６】液晶用ＴＦＴアレイの電圧駆動回路を説明するための図である。
【図１７】有機ＥＬ用駆動回路の構成例である。
【図１８】有機ＥＬ用ＴＦＴアレイの回路例である。
【符号の説明】
【００５９】
１…ＴＦＴアレイ検査装置、２…ＴＦＴアレイ、３…検査制御装置、４…検査駆動回路、５…解析手段、６…検査用プローブ源、７…検出器、１０…有機ＥＬ用電極、１１…駆動回路、１２…出力用ＦＥＴ、１２ａ…ゲート電極、１３…制御回路、１３ａ…ＦＥＴ、１３ｂ…保持コンデンサ、１４…有機ＥＬ素子、２０…配線、２１…データライン、２２…スキャン信号ライン、２３…電源ライン、３０…寄生容量、１００…液晶用電極、１０１…駆動回路、１０２…出力用ＦＥＴ、１０３…保持コンデンサ、１２１…データライン、１２２…スキャン信号ライン、１２３…電源ライン。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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