(57)【要約】【課題】  ＭＯＳトランジスタの定常飽和ドレイン電流を大きくできるようにした半導体装置及びその製造方法を提供する。【解決手段】  ＮＭＯＳＦＥＴ１００を有する半導体装置であって、このＮＭＯＳＦＥＴ１００のチャネル領域１３のうちソースと隣接する特定部分には、当該チャネル領域１３の他の部分よりもＰ型の不純物濃度が高い高濃度層（Ｐ＋）が設けられている。式（１）において、backscattering係数ｒ（０≦ｒ≦１）の増大を抑えつつ、Ｎs,sourceとＶthermalの両方を増大させることができるので、単位チャネルＷあたりの定常飽和ドレイン電流Ｉd,sat／Ｗを大きくすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ソース及びドレインが一導電型で、チャネル領域が反対導電型のＭＯＳトランジスタを有する半導体装置であって、前記ＭＯＳトランジスタのチャネル領域のうちソースと隣接する特定部分には、当該チャネル領域の他の部分よりも前記反対導電型の不純物濃度が高い高濃度拡散層が設けられていることを特徴とする半導体装置。
【請求項２】
前記ＭＯＳトランジスタのチャネル長は、当該ＭＯＳトランジスタのソースからドレインへのキャリア輸送がバリスティック型となるように所定の長さに形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ソース及びドレインが一導電型で、チャネル領域が反対導電型のＭＯＳトランジスタを半導体基板、又は半導体層に有する半導体装置であって、
前記ＭＯＳトランジスタのチャネル領域全体には、前記半導体基板、又は前記半導体層よりも前記反対導電型の不純物濃度が高い高濃度拡散層が設けられており、かつ、
前記ＭＯＳトランジスタのチャネル長は、当該ＭＯＳトランジスタのソースからドレインへのキャリア輸送がバリスティック型となるように所定の長さに形成されていることを特徴とする半導体装置。
【請求項４】
ソース及びドレインが一導電型で、チャネル領域が反対導電型のＭＯＳトランジスタを有する半導体装置の製造方法であって、
前記ＭＯＳトランジスタのチャネル領域のうちソースと隣接する特定部分に前記反対導電型の不純物を導入して、当該チャネル領域の他の部分よりも前記反対導電型の不純物濃度が高い高濃度拡散層を形成する工程、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、高速化を必要とする完全空乏型のＳＯＩ ＭＯＳＦＥＴや、そのキャリア輸送がバリスティック型であるＳＯＩ ＭＯＳＦＥＴなどを有するＬＳＩに適用して好適な半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置はますます微細化、高性能化しつつある。このような中で、ＭＯＳデバイス設計は、ドレイン端領域に高濃度の不純物層を形成するいわゆるハロー構造を採用することにより、ＭＯＳＦＥＴの短チャネル効果の抑制を行っていた。また、ＭＯＳＦＥＴのチャネル領域にイントリンジックに近い歪Ｓｉを用いることにより、キャリアのモビリティーを向上させ、その動作速度を高めている。
【非特許文献１】半導体ＭＩＲＡＩプロジェクト成果報告（２００３年、Ｐ３３、７４、８２）
【非特許文献２】K.Natori,“Scaling limit of the MOS transistor-a ballistic MOSFET-,” IEICE Trans.Electron.,vol.E84-C,pp.1029-1036,2001
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のデバイス設計では、ＭＯＳＦＥＴの動作速度を高めるために、そのチャネル領域にイントリンジックに近い歪Ｓｉを用いたり、チャネル領域の不純物濃度を低く抑えたりして、チャネル領域でのキャリアのモビリティーの向上に努めていた。しかしながら、ＭＯＳＦＥＴの飽和ドレイン電流については、上記のキャリアのモビリティーのほかに、キャリアの表面密度や、ソースからチャネル領域へのキャリアの注入速度Ｖinj等によって決まる。ここで、上記のパラメータの中で、ソースからチャネル領域へのキャリアの注入速度Ｖinjについては、従来不明な点が多かった。このため、このＶinjを適切に制御することができず、ＭＯＳＦＥＴの飽和ドレイン電流を十分に高めることができないという問題があった。
【０００４】
そこで、この発明はこのような問題を解決したものであって、ソースからチャネル領域へのキャリアの注入速度Ｖinjを適切に制御することによって、ＭＯＳトランジスタの定常飽和ドレイン電流を大きくできるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
上記した課題を解決するために、本発明に係る第１の半導体装置は、ソース及びドレインが一導電型で、チャネル領域が反対導電型のＭＯＳトランジスタを有する半導体装置であって、前記ＭＯＳトランジスタのチャネル領域のうちソースと隣接する特定部分には、当該チャネル領域の他の部分よりも反対導電型の不純物濃度が高い高濃度拡散層が設けられていることを特徴とするものである。
【０００６】
ここで、図７は一般的なＮＭＯＳＦＥＴの断面と、そのエネルギーバンドを示す概念図である。図７において、Ｇはゲート電極、Ｓはソース、Ｄはドレインを示す。また、Ｖは価電子バンド（ｖａｌｅｎｃｅ  ｂａｎｄ）、Ｃは伝導バンド（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）を示している。この図７において、ドレイン電圧が十分高いことを前提に、ドレインからソースに直接逆流入するキャリアを無視して考える。そして、ＭＯＳトランジスタのチャネル領域のうちソースと隣接する特定部分、即ち、ソース−ドレイン間のソース端近傍において、サブバンド端が極値をとる位置に着目する。
【０００７】
この位置では、ソース−ドレイン方向（横方向）の電界が消失しており、かつ、ドレイン方向に動いているキャリアは、熱平衡に近い状態にあるソースから常時補充されるため、およそ平衡状態を維持したまま、チャネル方向の熱速度Ｖthermal（＝Ｖinj）でチャネルに流入する。
一方、チャネルに流入するキャリア流に対して、backscattering係数と呼ばれる比ｒ（０≦ｒ≦１）の割合で、チャネル内での散乱を経てソースに再流入するキャリア流が存在するものと考える。併せて、ソースに再流入するキャリアの平均速度を−Ｖthermalと仮定する。
【０００８】
つまり、言い換えれば、ソース−ドレイン間のソース端近傍において、サブバンド端が極値をとる位置での全キャリア表面密度Ｎs,sourceに対して、１／（１＋ｒ）の割合でもって、およそ平衡状態を維持したまま、Ｖthermalの平均速度でチャネルに流入するキャリアが存在しており、残りのｒ／（１＋ｒ）の割合でもって、キャリアがチャネル内での散乱を経て、−Ｖthermalの平均速度でソースに再流入しているものと考えるのである。すると、単位チャネルＷあたりの定常飽和ドレイン電流、すなわちＩd,sat／Ｗは、式（１）で表される。
【０００９】
【数１】
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【００１０】
式（１）において、Ｉd,satは定常飽和ドレイン電流、Ｗはチャネル幅、ｅは電荷素量、ｒはbackscattering係数（０≦ｒ≦１）、Ｎs,sourceはソース−ドレイン間のソース端近傍において、サブバンド端が極値をとる位置での全キャリア表面密度、Ｖthermalはキャリアのチャネル方向の熱速度（＝Ｖinj）である。
また、ｒに関して、Ｍｏｎｔｅ  Ｃａｒｌｏ計算の結果を良く再現する経験的な表式として、式（２）が知られている。この式（２）において、ｌはサブバンド端が極値近傍で（ｋＢＴ）／ｅだけ減少する低勾配領域の長さ、λ０はｎｅａｒ−ｅｑｕｉｌｉｂｒｉｕｍにおけるキャリアの平均自由行程、ｋＢはボルツマン定数、そしてＴは絶対温度である。キャリアの平均自由行程λ０は、キャリアの低電界移動度μに比例するので、式（２）から、ｌが一定の下、キャリアの低電界移動度μが大きくなるにつれてｒは小さくなることがわかる。
【００１１】
図６は、Ｎs,sourceとＶthermalとの関係を示す図である。図６の縦軸は、サブバンド端が極値をとる位置での全キャリア表面密度Ｎs,sourceであり、縦軸はキャリア熱速度Ｖthermalである。この図６は、本発明者が、バルクＳｉ−ＮＭＯＳＦＥＴ（以下で、単にバルクという）に併せて、チャネルＳｉ層の膜厚が２０［ｎｍ］のｄｏｕｂｌｅ−ｇａｔｅ（ＤＧ）  Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ（ＦＤ）  ＳＯＩ  ＮＭＯＳＦＥＴ（以下で、単にＤＧ ＦＤ ＳＯＩという）を想定して、表面量子化の数値計算を実際に行った結果である（その詳細については、［発明を実施するための最良の形態］欄の、［３］計算方法、及びその結果と考察、を参照。）。
【００１２】
図６に示すように、チャネル（ボディー）のアクセプター不純物濃度ＮＡは、ＤＧ ＦＤ ＳＯＩについては１×１０１６［１／ｃｍ３］、１×１０１７［１／ｃｍ３］、１×１０１８［１／ｃｍ３］、並びに３×１０１８［１／ｃｍ３］の４通りを、バルクについては３×１０１７［１／ｃｍ３］、１×１０１８［１／ｃｍ３］、並びに３×１０１８［１／ｃｍ３］の３通りを、それぞれ仮定して数値計算を行った。また、この図６には、［３.３.］で説明する理想単一サブバンド極限（ｉｄｅａｌ  ｏｎｅ−ｓｕｂｂａｎｄ  ｌｉｍｉｔ）の数値計算の結果も併せて記載した。
【００１３】
この図６から、ＤＧ ＦＤ ＳＯＩ、バルク、理想単一サブバンド極限の全ての場合において、Ｎs,sourceが増加するにつれてＶthermalは増加する傾向にあることを具体的な数値と共に確認することができる。加えて、ＤＧ ＦＤ ＳＯＩと、バルクについては、Ｎs,source一定の下、チャネルイオン化不純物の表面密度（即ち、ＮＡ）が増加するにつれて、Ｖthermalは増加する傾向にあることを具体的な数値と共に確認することができる。
【００１４】
本発明に係る第１の半導体装置によれば、反対導電型のチャネル領域のうちソースと隣接する特定部分、即ち、ソース−ドレイン間のソース端近傍においてサブバンド端が極値をとる位置に、反対導電型の高濃度拡散層が設けられている。この高濃度拡散層の不純物濃度は、例えば３×１０１７［／ｃｍ３］以上である。また、ドレイン端側のチャネル領域はイントリンジックまたは低濃度不純物半導体層で構成される。この構成によって、チャネル領域全体における低電界移動度の減少を抑えつつ、このチャネル領域のソース端近傍での全キャリア表面密度Ｎs,sourceを増大させることができる。また、図６に示したように、このＮs,sourceを増大させることにより、キャリア熱速度Ｖthermalを増大させることができる。従って、上記の式（１）において、backscattering係数ｒ（０≦ｒ≦１）の増大を抑えつつ、Ｎs,sourceとＶthermalの両方を増大させることができる。これにより、定常飽和ドレイン電流を大きくすることができる。
【００１５】
本発明に係る第２の半導体装置は、上述した第１の半導体装置において、前記ＭＯＳトランジスタのチャネル長は、当該ＭＯＳトランジスタのソースからドレインへのキャリア輸送がバリスティック型となるように所定の長さに形成されていることを特徴とするものである。ここで、所定の長さとは、例えば３０[ｎｍ]以下の長さのことである。
本発明に係る第２の半導体装置によれば、ソースからチャネル領域に流入するキャリアは、このチャネル領域内で散乱することなくドレイン方向に移動する。従って、上記の式（１）において、backscattering係数ｒを０と見なすことができ、（１−ｒ）／（１＋ｒ）を最大値とすることができる。図６において、ソース端チャネル特定領域のアクセプター不純物濃度ＮＡを高く設定することができるので、キャリア熱速度Ｖthermalをさらに増大させることが可能である。
【００１６】
本発明に係る第３の半導体装置は、ソース及びドレインが一導電型で、チャネル領域が反対導電型のＭＯＳトランジスタを半導体基板、又は半導体層に有する半導体装置であって、前記ＭＯＳトランジスタのチャネル領域全体には、前記半導体基板、又は前記半導体層よりも前記反対導電型の不純物濃度が高い高濃度拡散層が設けられており、かつ、前記ＭＯＳトランジスタのチャネル長は、当該ＭＯＳトランジスタのソースからドレインへのキャリア輸送がバリスティック型となるように所定の長さに形成されていることを特徴とするものである。チャネル領域全体が高い不純物濃度で設定しているため、キャリア熱速度を大きくすることができる。一方、チャネル長は、キャリアがチャネル領域で散乱しない短さに設定しているため、低電界移動度の劣化は考慮する必要がない。ここで、チャネル領域全体の高濃度拡散層の不純物濃度は例えば３×１０１７[／ｃｍ３]以上である。
【００１７】
本発明に係る第３の半導体装置によれば、ソースからチャネル領域に流入するキャリアは、このチャネル領域内で散乱することなくドレイン方向に移動するので、チャネル領域全体の不純物濃度を半導体基板、又は半導体層よりも十分に高く設定することができる。従って、上記の第１、第２の半導体装置と比べて、Ｎs,sourceとＶthermalの両方をより増大させることができるので、定常飽和ドレイン電流をより大きくすることができる。また、ゲート電極を形成する前に、チャネル領域となる半導体基板、又は半導体層に反対導電型の不純物を略均一に導入することで、高濃度拡散層を形成することが可能である。従って、ＭＯＳトランジスタの製造方法が簡単である。
【００１８】
本発明に係る半導体装置の製造方法は、ソース及びドレインが一導電型で、チャネル領域が反対導電型のＭＯＳトランジスタを有する半導体装置の製造方法であって、前記ＭＯＳトランジスタのチャネル領域のうちソースと隣接する特定部分に前記反対導電型の不純物を導入して、当該チャネル領域の他の部分よりも前記反対導電型の不純物濃度が高い高濃度拡散層を形成する工程、を含むことを特徴とするものである。
【００１９】
本発明に係る半導体装置の製造方法によれば、上記の式（１）において、backscattering係数ｒの増大を抑えつつ、チャネル領域のソース端近傍での全キャリア表面密度Ｎs,sourceと、キャリア熱速度Ｖthermalとを増大させることができる。従って、定常飽和ドレイン電流を大きくすることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置及びその製造方法について説明する。
［１］第１実施形態
図１は、本発明の第１実施形態に係る完全空乏型のＳＯＩ  ＮＭＯＳＦＥＴ１００の構成例を示す断面図である。この完全空乏型ＳＯＩ  ＮＭＯＳＦＥＴ（以下で、単にＮＭＯＳＦＥＴという）１００は、例えば、図示しないＣＭＯＳディジタル論理回路等のＬＳＩに組み込まれて使用されるものである。図１に示すように、ＮＭＯＳＦＥＴ１００は、埋め込み酸化膜（ボックス）３上に形成されたシリコン単結晶５を基体として構成されている。このシリコン単結晶５に、例えばＰ型のボディー及びチャネルとなる領域（以下で、チャネル領域という）と、Ｎ型のソース領域１４と、ドレイン領域１５等が形成されている。
【００２１】
Ｎ型のソース領域１４は、高濃度層（Ｎ＋）と、この高濃度層のチャネル領域側にあるＬＤＤ層（Ｎ）と、この高濃度層とＰ型のボディーとの間にあるＤＤＤ層（Ｎ−）とから構成されている。同様に、ドレイン領域１５も、高濃度層（Ｎ＋）と、この高濃度層のチャネル領域側にあるＬＤＤ層（Ｎ）と、この高濃度層とＰ型のボディーとの間にあるＤＤＤ層（Ｎ−）とから構成されている
また、チャネル領域１３上にはゲート絶縁膜１６が形成されている。このゲート絶縁膜１６は、例えば酸化ハフニウム（ＨｆＯＸ）等のＨｉｇｈ−ｋ膜である。さらに、このゲート絶縁膜１６上にゲート電極１７が形成されており、このゲート電極１７の両側にはサイドウォールスペーサ１９が形成されている。
【００２２】
ところで、図１に示すように、チャネル領域１３は、高濃度層（Ｐ＋）１３ａと、低濃度層（Ｐ−）１３ｂとから構成されており、高濃度層１３ａはソース領域１３のＬＤＤ層（Ｎ）と隣接する部分に形成されている。図１において、この高濃度層（Ｐ＋）１３ａはシリコン単結晶５の表面（ゲート絶縁膜界面）からチャネル領域の深さ以上、例えば少なくとも深さ３０［Å］程度までの部分に形成されている。この深さは、図１に示すごとく、ソース・ドレイン拡散層１４・１５程度まで形成されても良い。また、チャネル領域１３の横方向の長さ（チャネル長）が１００［ｎｍ］程度の場合、この高濃度層（Ｐ＋）１３ａの横方向の長さは例えば３０［ｎｍ］程度であり、そのＮ型不純物濃度は、例えば３×１０１７［／ｃｍ３］程度である。さらに、低濃度層（Ｐ−）１３ｂのＰ型不純物濃度は、例えば１０１６［／ｃｍ３］程度である。
【００２３】
このような構成により、チャネル領域１３における低電界移動度μの減少を抑えつつ、このチャネル領域１３のソース端近傍での全キャリア表面密度Ｎs,sourceを増大させることができる。また、図６に示したように、このＮs,sourceを増大させることにより、キャリア熱速度Ｖthermalを増大させることができる。従って、式（１）において、backscattering係数ｒ（０≦ｒ≦１）の増大を抑えつつ、Ｎs,sourceとＶthermalの両方を増大させることができる。これにより、単位チャネル幅当たりの定常飽和ドレイン電流Ｉd,sat／Ｗを大きくすることができ、ＮＭＯＳＦＥＴのＯＮ電流を大きくすることができる。
【００２４】
図２（Ａ）〜図４（Ｂ）は、本発明の第１実施形態に係るＮＭＯＳＦＥＴ１００の製造方法を示す工程図である。次に、上述したＮＭＯＳＦＥＴ１００の製造方法について説明する。
図２（Ａ）に示すように、シリコン基板１と、このシリコン基板１上に形成された埋め込み酸化膜（ボックス）３と、この埋め込み酸化膜３上に形成されたシリコン単結晶５とからなるＳＯＩ基板１０を用意する。ここで、シリコン単結晶５の厚みは、例えば５０［ｎｍ］程度である。まず始めに、このシリコン単結晶５にボロン等のＰ型不純物をイオン注入して、このシリコン単結晶層５に含まれるＰ型不純物の濃度を調整する。
【００２５】
次に、このシリコン単結晶５上に、例えば酸化ハフニウム（ＨｆＯＸ）等からなるゲート絶縁膜１６を形成する。そして、このゲート絶縁膜１６上に、例えばリンやボロン等の導電型不純物を含むポリシリコン膜を形成する。次に、このポリシリコン膜が形成されたＳＯＩ基板１０を熱酸化して、このポリシリコン膜の上面に薄いシリコン酸化膜２１を形成する。そして、この薄いシリコン酸化膜２１とポリシリコン膜とを、フォトリソグラフィ技術とドライエッチング技術とを用いて選択的にエッチングし除去する。これにより、チャネル領域上方のゲート絶縁膜１６上にゲート電極１７を形成する。このゲート電極１７を形成した後で、このゲート電極１７上面のシリコン酸化膜２１をエッチングして除去する。
【００２６】
次に、ゲート電極１７が形成されたＳＯＩ基板１０を熱酸化して、図２（Ｂ）に示すように、ゲート電極１７の表面に薄いシリコン酸化膜２３を形成する。そして、図２（Ｃ）に示すように、ゲート電極１７下から露出したシリコン単結晶５を所定の深さまでエッチングする。ここで、所定の深さとは、例えば３０〜４０［ｎｍ］程度である。これにより、ＮＭＯＳＦＥＴ１００のソース形成領域と、ドレイン形成領域とにそれぞれ凹部を形成する。
【００２７】
次に、図３（Ａ）に示すように、ゲート絶縁膜１６下から露出したシリコン単結晶層５の表面（即ち、ソース形成領域と、ドレイン形成領域とにそれぞれ形成された凹部の底面及び側壁）に、選択エピタキシャル成長法を用いて、シリコン単結晶層（Ｐ＋）２５を所定の厚さだけ成長させる。ここで、このシリコン単結晶層（Ｐ＋）２５はＰ型不純物を高濃度に含むものである。また、このＰ型不純物とは例えばボロン等であり、所定の厚さとは例えば１０〜２０［ｎｍ］程度である。
【００２８】
次に、図３（Ｂ）に示すように、ソース形成領域のシリコン単結晶層（Ｐ＋）２５上を覆い、かつ、その他の領域に形成されたシリコン単結晶層（Ｐ＋）上を露出するようにして、ＳＯＩ基板１０上にレジストマスク２７を形成する。そして、このレジストマスク２７をマスクにして、シリコン単結晶層（Ｐ＋）をエッチングする。このようにして、ＮＭＯＳＦＥＴ１００のソース形成領域にシリコン単結晶層（Ｐ＋）を残し、ドレイン形成領域を含むその他の領域からシリコン単結晶層（Ｐ＋）を除去する。その後、レジストマスク２７をアッシング等により除去する。
【００２９】
次に、シリコンをエッチングし、かつ、シリコン酸化膜をエッチングしないような異方性のエッチング条件（例えば、ＲＩＥ：ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇなど）で、ソース形成領域に残されたシリコン単結晶層（Ｐ＋）２５を異方性エッチングする。図３（Ｃ）に示すように、この異方性エッチングによって、ソース形成領域の凹部の底面からシリコン単結晶層（Ｐ＋）２５を除去し、この凹部の側壁だけにシリコン単結晶層（Ｐ＋）２５を残す。
【００３０】
次に、このＳＯＩ基板１０を不活性ガス（例えば、Ｎ２）雰囲気下に置いて、所定の条件でアニール処理する。このような処理によって、図４（Ａ）の実線矢印で示すように、ソース形成領域の凹部側壁に残されたシリコン単結晶層（Ｐ＋）２５からゲート電極１７下のシリコン単結晶５に向けてボロン等のＰ型不純物を拡散させ、上述した高濃度層（Ｐ＋）１３ａを形成する。その後、シリコンをエッチングし、かつ、シリコン酸化膜をエッチングしないような等方性のエッチング条件で、ソース形成領域の凹部側壁に残されたシリコン単結晶層（Ｐ＋）２５を等方性エッチングして除去する。
【００３１】
次に、図４（Ｂ）に示すように、選択エピタキシャル成長法を用いて、ソース形成領域と、ドレイン形成領域のぞれぞれの凹部の底面及び側壁に、シリコン単結晶２９を所定の厚さだけ成長させ、これらの凹部を埋め込み平坦にする。例えば、図４（Ｂ）において、これらの凹部の深さが３０〜４０［ｎｍ］程度の場合には、シリコン単結晶２９を３０〜４０［ｎｍ］程度の厚さだけ成長させる。
【００３２】
次に、図４（Ｃ）に示すように、ゲート電極１７をマスクにして、ＳＯＩ基板１０にリン等のＮ型不純物をイオン注入する。このリン等のイオン注入は、例えば注入エネルギーを変えて２回行う。これにより、ソース形成領域とドレイン形成領域のシリコン単結晶に、ＬＤＤ層（Ｎ）と、ＤＤＤ層（Ｎ−）とをそれぞれ形成する。次に、このゲート電極１７の側壁にシリコン酸化膜等からなるサイドウォールを形成する。そして、このサイドウォールとゲート電極１７とをマスクにして、ＳＯＩ基板１０にリン等のＮ型不純物をイオン注入する。このようにして、Ｎ型のソース領域とドレイン領域とを形成し、図１に示したＮＭＯＳＦＥＴ１００を完成させる。
【００３３】
この第１実施形態では、ＮＭＯＳＦＥＴ１００が本発明のＭＯＳトランジスタに対応し、高濃度層（Ｐ＋）１３ａが本発明の高濃度拡散層に対応している。
なお、この第１実施形態では、チャネル領域１３を構成する低濃度層（Ｐ−）１３ｂのＰ型不純物濃度を、例えば１０１６程度とする場合について説明した。しかしながら、この低濃度層（Ｐ−）のＰ型不純物濃度を１０１６［／ｃｍ３］よりもさらに低濃度化し、低電界移動度をより大きくすることで、単位チャネル幅当たりの定常飽和ドレイン電流Ｉd,sat／Ｗをより大きくすることが可能である。例えば、この低濃度層（Ｐ−）１３ｂのＰ型不純物濃度をゼロにし、イントリンジック化することで、Ｉd,sat／Ｗをより大きくすることができる。
［２］第２実施形態
第１実施形態で説明したＮＭＯＳＦＥＴ１００では、チャネル領域１３における低電界移動度の減少を抑えるために、高濃度層（Ｐ＋）１３ａに隣接する形で低濃度層（Ｐ−）１３ｂを設けていた。
【００３４】
しかしながら、このＮＭＯＳＦＥＴ１００のチャネル長を例えば３０［ｎｍ］よりもさらに小さくすると、バリスティック型キャリア輸送が可能となる。このバリスティック型キャリア輸送では、チャネル領域を移動するキャリアが散乱しないので、電気伝導について低電界移動度を考慮する必要が無い。それゆえ、バリスティック型キャリア輸送の場合には、（１）式において、低電界移動度を考慮することなくＮs,sourceをより大きくすることができ、かつ、ｒ＝０とすることができる。また、図６に示したように、このＮs,sourceの増大に伴って、Ｖthermalも増大する。従って、第１実施形態と比べて、Ｉd,sat／Ｗをより一層大きくすることができる。以下、このＮs,sourceを増大させたＮＭＯＳＦＥＴの具体的構造の一例について説明する。
【００３５】
図５（Ａ）及び（Ｂ）は本発明の第２実施形態に係る完全空乏型のＳＯＩ  ＮＭＯＳＦＥＴ２００、２００´の構成例を示す断面図である。この図５（Ａ）、又は図５（Ｂ）に示す完全空乏型ＳＯＩ  ＮＭＯＳＦＥＴ（以下で、単にＮＭＯＳＦＥＴという）２００、２００´において、図１に示したＮＭＯＳＦＥＴ１００と異なる点は、チャネル領域の長さ（即ち、チャネル長）と、その構成だけである。従って、図５（Ａ）及び（Ｂ）において、図１と同一な部分には同一符号を付し、その詳細な説明は省略する。
【００３６】
図５（Ａ）、又は図５（Ｂ）に示すＭＯＳＦＥＴ２００、２００´は、そのチャネル長が例えば２０〜３０［ｎｍ］程度であり、その伝導機構はバリスティック型キャリア輸送となっている。このため、低電界移動度μを考慮する必要がないので、図５（Ａ）に示すソース端近傍の高濃度層（Ｐ＋）１１３の不純物濃度を、ＭＯＳＦＥＴ１００の高濃度層（Ｐ＋）１３の不純物濃度よりも大きくすることが可能である。また、図５（Ａ）の破線で示すように、この高濃度層（Ｐ＋）１１３をソース端近傍からドレイン方向へ引き出すことも可能である。
【００３７】
この高濃度層（Ｐ＋）１１３のソース端近傍からドレイン方向への引き出しを発展させて、図５（Ｂ）に示すように、この高濃度層（Ｐ＋）をドレイン方向へ引き出し、そのままドレイン端と接触させる（即ち、チャネル領域全体を高濃度層（Ｐ＋）１１３´とするような構造を採る）ことも可能である。ここでは、図５（Ａ）及び（Ｂ）に示す高濃度層（Ｐ＋）１１３、１１３´のＮ型不純物濃度を、例えば３×１０１７［／ｃｍ３］以上とする。
【００３８】
このような構成によって、ＭＯＳＦＥＴ２００、２００´は、ＭＯＳＦＥＴ１００と比べて、Ｎs,sourceと、Ｖthermalの両方をさらに増大させることが可能である。従って、より大きな定常飽和ドレイン電流、より大きなＯＮ電流を実現することが可能である。
また、図５（Ｂ）に示すＭＯＳＦＥＴ２００´では、ゲート電極１７を形成する前に、チャネル形成領域のシリコン単結晶５にＰ型の不純物を略均一に導入することで、高濃度層（Ｐ＋）１１３´を形成することが可能である。従って、第１実施形態で説明したＭＯＳＦＥＴ１００と比べて、その製造方法が簡単である。この第２実施形態では、シリコン単結晶５が本発明の半導体層に対応し、高濃度層（Ｐ＋）１１３、１１３´が本発明の高濃度拡散層に対応している。
【００３９】
なお、上記の第１、第２実施形態では、本発明のＭＯＳトランジスタの一例として、ＮＭＯＳＦＥＴの場合について説明したが、これに限られることはない。本発明のＭＯＳトランジスタはＰＭＯＳＦＥＴでも良い。この場合には、図１において、チャネル領域１３を構成する高濃度層１３ａがＮ＋に、低濃度層１３ｂがＮ−となる。また、図５（Ａ）及び（Ｂ）では、高濃度層１１３、１１３´がＮ＋となる。このような場合においても、上記のＮＭＯＳＦＥＴ１００、２００、２００´と同様に、大きな定常飽和ドレイン電流、大きなＯＮ電流を実現することが可能である。
【００４０】
また、上記の第１、第２実施形態では、ＳＯＩ基板１０のシリコン単結晶５にＭＯＳＦＥＴ１００、２００、２００´を形成する場合について説明したが、本発明のＭＯＳトランジスタは、例えばバルクのシリコン基板等に直接形成しても良い。この場合には、このバルクのシリコン基板が本発明の半導体基板に対応する。
［３］計算方法、及びその結果と考察
［３．１．］backscattering係数と弾道輸送極限
ドレイン電圧が十分高いことを前提に、ドレインからソースに直接逆流入するキャリアを無視して考える。そして、ソース−ドレイン間のソース端近傍において、サブバンド端が極値をとる位置に着目する。その位置では、ソース−ドレイン方向（横方向）の電界が消失しており、かつ、ドレイン方向に動いているキャリアは、熱平衡に近い状態にあるソースから常時補充されるため、およそ平衡状態を維持したまま、チャネル方向の熱速度Ｖthermalでチャネルに流入する。一方、チャネルに流入するキャリア流に対して、backscattering係数と呼ばれる比ｒ（０≦ｒ≦１）の割合で、チャネル内での散乱を経てソースに再流入するキャリア流が存在するものと考える。併せて、ソースに再流入するキャリアの平均速度を−Ｖthermalと仮定する。つまり、言い換えれば、同位置での全キャリア表面密度Ｎs,sourceに対して、１／（１＋ｒ）の割合でもって、およそ平衡状態を維持したまま、Ｖthermalの平均速度でチャネルに流入するキャリアが存在しており、残りのｒ／（１＋ｒ）の割合でもって、キャリアがチャネル内での散乱を経て、−Ｖthermalの平均速度でソースに再流入しているものと考えるのである。すると、単位チャネルＷあたりの定常飽和ドレイン電流、すなわちＩd,sat／Ｗは、式（１）で表される。
【００４１】
ｒ＝０の場合は、ソースからチャネルに流入したキャリアが再びソースに戻ってくることはなく、チャネル流入キャリアすべてが必ずドレインに到達する状態に相当し、特に弾道輸送極限と呼ばれている。なお、Ｎａｔｏｒｉは、式（１）に関して、チャネル内での散乱を経てソースに再流入するキャリアのｏｆｆ−ｅｑｕｉｌｉｂｒｉｕｍな平均速度を考慮した一般化を提案しているが（非特許文献２参照）、ここでは考えない。また、ｒに関して、Ｍｏｎｔｅ  Ｃａｒｌｏ計算の結果を良く再現する経験的な表式として、式（２）が知られている。
［３．２．］ＭＯＳ構造の表面量子化
上記の［３．１．］で着目した、ソース端近傍でのサブバンド端が極値をとる位置において、その周辺の横方向電界が十分小さいものと仮定して、いわゆるグラジュアルチャネル近似に習って、縦方向にのみＭＯＳ構造の表面量子化計算を適用する。表面量子化計算は、バルク半導体のバンド端でのキャリアの有効質量を用いた１次元有効質量方程式と、同じく１次元のポアソン方程式とを、自己無撞着的に解く標準的な方法によった。ただし、両１次元方程式を連立する際に必要となるｉ番目のバルク・バンドの谷から派生したｊ番目のサブバンドのキャリア表面密度成分に関して、上記の［３．１．］で説明したbackscattering係数の物理的意味を反映させて、完全な平衡状態での同キャリア表面密度成分Ｎi,jの代わりに、式（３）を用いる。
【００４２】
【数２】
2005166729.tif 000004
【００４３】
Ｎi,j,sourceの内、Ｎi,j／２は、およそ平衡状態を維持したままチャネルに流入するキャリアに対応しており、残りの（ｒＮi,j）／２  は、チャネル内での散乱を経てソースに再流入するキャリアに対応している。ここで、h´はプランク定数（但し、ｈ´＝ｈ／２π＝１．０５４５９×１０−３４［Ｊ・ｓ］）、Ｎv,iはｉ番目のバルク・バンドの谷についての対称数、ｍx,iはｉ番目のバルク・バンドの谷についてのチャネル長方向の有効質量、ｍy,iはｉ番目のバルク・バンドの谷についてのチャネル幅方向の有効質量、ＥＦはフェルミ準位、そしてεi,jはｉ番目のバルク・バンドの谷から派生したｊ番目のサブバンドのエネルギー固有値である。なお、この式（３）はｉ並びにｊに依存する  ｒ、すなわちｒi,jを導入することによって一般化できるが、ここでは考えない。もちろん、キャリア表面密度成分の全サブバンドにわたっての総和Ｎs,sourceは、式（３´）となる。
【００４４】
ここで、有効質量方程式並びにポアソン方程式を自己無撞着的に数値計算するｃ言語プログラムを作成した。プログラムのフローチャートは次の通りである。
ステップ−１：表面量子化の方向（縦方向）に沿って、等間隔のメッシュで空間分割する。
ステップ−２：キャリアの電荷密度分布の初期値をすべて０とした上で、メッシュの両端における電位を境界条件として、ポアソン方程式に対する中心差分の式を解き、静電ポテンシャルの空間分布を暫定算出する。
【００４５】
ステップ−３：暫定算出された静電ポテンシャルの空間分布を用いて、メッシュの両端における固有関数の値を０として、有効質量方程式に対する中心差分の式（３重対角行列の固有値問題に等価）を解き、固有値並びに対応する固有関数を計算する。
ステップ−４：得られた固有値から、式（３）を用いてキャリア表面密度成分Ｎi,j,sourceを計算する。
【００４６】
ステップ−５：得られた固有関数並びにキャリア表面密度成分Ｎi,j,sourceからキャリアの電荷密度分布を計算し、メッシュの両端における電位を境界条件として、ポアソン方程式に対する中心差分の式を解き、静電ポテンシャルの空間分布を再算出する。
ステップ−６：各メッシュ点上においてステップ−５  の前後での静電ポテンシャルの差を計算し、その差が設定した収束判定闇値よりも小さいことが全メッシュ点上で確認されれば、全計算結果を出力して計算を終了する。さもなくば、各メッシュ点上での静電ポテンシャル差に対して、設定した収束緩和係数を掛けたものを更新変化量とみなして、静電ポテンシャルの空間分布を暫定算出し、ステップ−３  に戻る。
【００４７】
なお、ここでは、Ｐ型Ｓｉ（１００）面の反転層に限定して計算した。また、ステップ−６の収束判定闇値並びに収束緩和係数は、それぞれ１×ｌ０−６Ｖ並びに０．１に設定した。加えて、ステップ−５におけるキャリアの電荷密度分布の計算では、バルクＳｉの伝導バンドに現われる２回対称並びに４回対称の谷の両方について、それぞれ１０個のサブバンドを考慮した（対称数を考え併せると、合計１０×２＋１０×４＝６０個のサブバンドを考慮した勘定になる。）。
［３．３．］キャリア熱速度と理想単一サブバンド極限
上記の［３．２．］で説明したプログラムを用いれば、任意のｒ並びに電位境界条件に対して、各サブバンドのエネルギー固有値εi,j並びにキャリア表面密度成分Ｎi,j,sourceが計算できる。しかしながら、上記の［３．１．］に示した単位チャネル幅当たりの定常飽和ドレイン電流Ｉd,sat／Ｗを求めるためには、キャリアのチャネル方向の熱速度Ｖthermalを計算しなければならない。ここでは、まず初めに、Ｖthermalの計算式を示す。Ｖthermalは、チャネル方向の速度成分が正であるキャリアについて、その速度成分の平均値をとることで計算される。一般に、キャリア速度の−成分の総和は、オーダー１／２のフェルミーディラック積分を用いて書き下される。また、チャネル方向の速度成分が正であるキャリアの表面密度は、全キャリア表面密度Ｎs,sourceの１／（１＋ｒ）に相当し、式（４）が成り立つ。
【００４８】
なお、バルク伝導バンドの４回対称の谷を取り扱う際、式（４）の中のｍy,i１／２の代わりに（ｍx,i１／２＋ｍy,i１／２）／２  を用いる計算式が知られているので、これに習った。
次に、キャリアが少なく縮退していないサブバンドは無視して、キャリアの多い縮退した数個のサブバンドのみを考慮して、各縮退サブバンドのキャリア表面密度成分Ｎi,j,sourceとキャリア熱速度Ｖthermalとの関係を考えてみる。キャリアが多い縮退サブバンドでは、式（３）から考えて、（ＥＦ−εi,j）／（ｋＢＴ）  ≫１を満たすはずであり、式（５）と近似できる。また、同じく（ＥＦ−εi,j）／（ｋＢＴ）≫１を満たす場合、式（４）におけるオーダー１／２のフェルミーディラック積分を｛４／（３π１／２）｝｛（ＥＦ−εi,j）／（ｋＢＴ）｝３／２と近似して、さらに近似式（５）を用いることによって、式（６）と表わすことができる。
【００４９】
この近似式（６）に基づいて、Ｎi,j,sourceの総和すなわちＮs,source一定の下、Ｐ型Ｓｉ（１００）面の反転層のＶthermalを最大化するキャリアのサブバンド配置を予想してみる。すると、ｎv,i、ｍx,iのいずれもが同じ値ないしより小さい値をとる、バルク伝導バンドの２回対称の谷から派生するサブバンドの基底のみに、キャリアが集中して配置している状態が、最も理想的であることが分かる。この理想状態を、理想単一サブバンド極限（ｉｄｅａｌ  ｏｎｅ‐ｓｕｂｂａｎｄ  ｌｌｍｉｔ）と呼ぶこととする。なお、これに似たものとして、変則的な対称数を用いるごとで励起サブバンドの寄与を繰り込んだ、ｅｆｆｅｃｔｉｖｅ  ｏｎｅ‐ｓｕｂｂａｎａｐｐｒｏｘｉｍａｔｉｏｎなる近似手法が知られている。しかしながら、ここでは、キャリア熱速度Ｖthermalを最大化する理想極限の意味合いを強調して、理想単一サブバンド極限をＰ型Ｓｉ（１００）面反転層の究極の姿に見立てる。また、理想単一サブバンド極限におけるＶthermalの計算は、近似式（５）並びに近似式（６）を用いるのではなく、キャリアが２回対称の谷の基底サブバンドのみに配置しているものと考えた上で、式（３）並びに式（４）に基づいて行う。
［３．４．］計算から導かれるＮs,sourceとＶthermalとの関係
バルクＳｉ−ＮＭＯＳＦＥＴ（以下で、単にバルクという）に併せて、チャネルＳｉ層の膜厚が２０［ｎｍ］のｄｏｕｂｌｅ−ｇａｔｅ（ＤＧ） Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ（ＦＤ） ＳＯＩ ＮＭＯＳＦＥＴ（以下で、単にＤＧ ＦＤ ＳＯＩという）を想定して、表面量子化の計算を行った。弾道輸送極限を想定して、backscattering係数ｒを０とした。温度Ｔは３００Ｋとした。チャネル（ボディー）のアクセプター不純物濃度ＮＡは、ＤＧ ＦＤ ＳＯＩについて１×１０１６［１／ｃｍ３］、１×１０１７［１／ｃｍ３］、１×１０１８［１／ｃｍ３］、並びに３×１０１８［１／ｃｍ３］の４通りを、バルクについては３×１０１７［１／ｃｍ３］、１×１０１８［１／ｃｍ３］、並びに３×１０１８［１／ｃｍ３］の３通りを、それぞれ仮定した。ドナー不純物濃度ＮＤはすべて０とした。
【００５０】
ちなみに、ＮＡが３×１０１７［１／ｃｍ３］、１×１０１８［１／ｃｍ３］、並びに３×１０１８［１／ｃｍ３］のときの最大空乏層幅は、それぞれ６８．２［ｎｍ］、３７．４［ｎｍ］、並びに２１．６［ｎｍ］である。なお、ＤＧ ＦＤ ＳＯＩについては、両ゲートをショートさせたいわゆる対称ゲート型を想定し、加えて、チャネル幅の倍増効果を差し引く意味で、ここではＮs,source並びにＩd,sat／Ｗを共に２で割ってプロットすることとした。
【００５１】
図６に、このような計算方法によって導かれたＮs,sourceとＶthermalとの関係を示した。また、図６には、［３．３．］で説明した理想単一サブバンド極限の結果も併せて示した。ＤＧ ＦＤ ＳＯＩ／バルク／理想単一サブバンド極限のすべての場合において、Ｎs,sourceの増加に伴うＶthermalの増加が確認できる。加えて、Ｎs,source一定の下、チャネルイオン化不純物の表面密度を増加させた場合もまた、Ｖthermalは増加して、理想単一サブバンド極限の値に近づく傾向にあることが分かる。例えば、ＮＡが１×１０１６［１／ｃｍ３］のＤＧ ＦＤ ＳＯＩに対して、ＮＡが３×１０１８［１／ｃｍ３］のバルクは、３０％強の増加がみとめられる。また、理想単一サブバンド極限を基準に比較した場合、ＮＡが１×１０１６［１／ｃｍ３］のＤＧ ＦＤ ＳＯＩは最低でおよそ６５％のＶthermalしか得られないが、ＮＡが３×１０１８［１／ｃｍ３］のバルクは最低でもおよそ８５％の値が得られることが分かる。
【図面の簡単な説明】
【００５２】
【図１】第１実施形態に係るＮＭＯＳＦＥＴ１００の構成例を示す図。
【図２】ＮＭＯＳＦＥＴ１００の製造方法（その１）を示す図。
【図３】ＮＭＯＳＦＥＴ１００の製造方法（その２）を示す図。
【図４】ＮＭＯＳＦＥＴ１００の製造方法（その３）を示す図。
【図５】第２実施形態に係るＭＯＳＦＥＴ２００、２００´の構成例を示す図。
【図６】Ｎs,sourceとＶthermalとの関係を示す図。
【図７】一般的なＮＭＯＳＦＥＴの断面と、そのエネルギーバンドを示す図。
【符号の説明】
【００５３】
１  シリコン基板、３  埋め込み酸化膜、５  シリコン単結晶、１０  ＳＯＩ基板、１３  チャネル領域、１３ａ  １１３、１１３´  高濃度層（Ｐ＋）、１３ｂ  低濃度層（Ｐ−）、１４  ソース領域、１５  ドレイン領域、１６  ゲート絶縁膜、１７  ゲート電極、１９  サイドウォールスペーサ、２１、２３    シリコン酸化膜、２５  シリコン単結晶層（Ｐ＋）、２７  レジストマスク、２９  シリコン単結晶、１００、２００  ２００´  ＭＯＳＦＥＴ
【図１】
2005166729.tif 000005
【図２】
2005166729.tif 000006
【図３】
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【図４】
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【図５】
2005166729.tif 000009
【図６】
2005166729.tif 000010
【図７】
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