(57)【要約】【課題】出力トランジスタとしてＭＯＳトランジスタを用いる半導体集積回路装置において、そのゲート電極の分布定数的な配線抵抗を容易に低減できるような構造にすることによりそのスイッチング速度及び伝達効率を高められるようにし、半導体集積回路装置の損失を低減してこの半導体装置を用いた機器の動作可能時間を容易に伸ばせられるようにする。【解決手段】大電流を出力するためのトランジスタとしてＭＯＳ型のトランジスタＴ１を用いる半導体集積回路装置において、トランジスタＴ１のソース及びドレインは周囲をゲート電極２で囲まれた複数個のソース領域１ａ及びドレイン領域１ｂがそれぞれ並列に接続するようにして形成する。【選択図】図１
2005051270.tif 000002
【特許請求の範囲】
【請求項１】
大電流を出力するためのトランジスタとしてＭＯＳ型のトランジスタを用いる半導体集積回路装置において、
前記トランジスタのソース及びドレインは周囲をゲート電極で囲まれた複数個のソース領域及びドレイン領域がそれぞれ並列に接続されて形成され、
前記ゲート電極はその分布定数的な抵抗を低抵抗化すべく格子形状に形成され、各ソース領域または各ドレイン領域の周辺に、ドレイン領域とソース領域の合計が３つ以上設けられており、
前記トランジスタの各ソース領域には、ウェル領域の分布定数的な抵抗値を低抵抗化するために半導体基板中に形成された前記ウェル領域を所定の電位に接続するための拡散領域がそれぞれ設けられていることを特徴とする半導体集積回路装置。
【請求項２】
大電流を出力するためのトランジスタとしてＭＯＳ型のトランジスタを用いる半導体集積回路装置において、
前記トランジスタのソース及びドレインは周囲をゲート電極で囲まれた複数個のソース領域及びドレイン領域がそれぞれ並列に接続されて形成され、
前記ゲート電極はその分布定数的な抵抗を低抵抗化すべく格子形状に形成され、各ソース領域または各ドレイン領域の周辺に、ドレイン領域とソース領域の合計が３つ以上設けられており、
前記トランジスタのソース領域の複数個のうち、全てのソース領域ではないいくつかのソース領域に、それぞれウェル領域の分布定数的な抵抗値を低抵抗化するために半導体基板中に形成された前記ウェル領域を所定の電位に接続するための拡散領域が設けられていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、詳しくはその出力回路として用いられるトランジスタの構成に関する。
【背景技術】
【０００２】
電池を電源とする携帯機器の駆動回路等やスイッチング電源のスイッチ回路等では、半導体集積回路装置の消費電流を低減して機器の動作可能時間を少しでも長くするために、出力等の大電流が流れるトランジスタに図２の回路図に示すようにＭＯＳ型のトランジスタ（以下「ＭＯＳトランジスタ」と略す）を用いることも多かった。即ち、ＭＯＳトランジスタは電圧制御で動作しバイポーラ型のトランジスタのようにベース電流を流す必要がないので、少なくともベース電流として消費される電力分は機器の動作時間を伸ばせるようになる。特に、駆動する電流の大きい出力用のトランジスタの場合はベース電流による損失も無視できないことが多かった。
【０００３】
図２に示す出力回路は、第１の電源電圧（ＶDD１）と基準電位（ＧＮＤ）との間に直列に接続されたＮ型のＭＯＳトランジスタＴ１及びＴ２と、ＭＯＳトランジスタＴ１のゲートに配線Ｓ１を介してドレインが接続されたＰ型のＭＯＳトランジスタＴ３及びＮ型のＭＯＳトランジスタＴ４と、から構成されている。そして、ＭＯＳトランジスタＴ３のソースはＶDD１よりも電圧値の高い第２の電源電圧（ＶDD２）に接続されるとともにＭＯＳトランジスタＴ４のソースはＧＮＤに接続され、ＭＯＳトランジスタＴ２、Ｔ３及びＴ４のゲートは図示しない他の回路からの制御信号が接続され、ＭＯＳトランジスタＴ１及びＴ２の接続点は出力端子（ＯＵＴ）に接続された構成になっている。また、ＭＯＳトランジスタＴ３のＮ型の半導体基板（「サブストレート」ともいう）はＶDD２に接続され、ＭＯＳトランジスタＴ２及びＴ４のＰ型のウェルはＧＮＤに接続され、ＭＯＳトランジスタＴ１のＰ型のウェルはＯＵＴと同じ電位に接続されている。
【０００４】
尚、各ＭＯＳトランジスタ内の抵抗Ｒ１乃至Ｒ４は各ＭＯＳトランジスタの導通（ＯＮ）時のＯＮ抵抗を示し、抵抗Ｒ５はＭＯＳトランジスタＴ１のゲートの抵抗を示している。ＭＯＳトランジスタＴ１以外のＭＯＳトランジスタのゲートの抵抗はその駆動能力が比較的小さくゲートの抵抗による影響が小さいので省略している。
【０００５】
図２に示すような出力回路のＭＯＳトランジスタＴ１の従来構造について図３のレイアウト図を用いて説明する。図３のＭＯＳトランジスタＴ１′は、半導体基板中にＮ型の不純物を導入することにより形成されたソース領域１ａ及びドレイン領域１ｂとなる拡散領域と、ソース領域１ａ及びドレイン領域１ｂ間の上方に複数本平行に形成されたポリシリコン等からなるゲート２と、ソース領域１ａ及びドレイン領域１ｂをそれぞれ複数接続して一つのソース電極及びドレイン電極とするとともに他の回路や出力端子に接続するためのアルミニウム等からなる金属配線層３ａ及び３ｂと、各拡散領域と各金属配線層とを電気的に接続するための接続孔（「コンタクト」ともいう）４とから構成されているようすを示している。尚、各製造工程は一般的なＭＯＳプロセスによって形成すれば良いので、製造方法の詳細な説明は省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＭＯＳトランジスタで駆動能力を大きくするときの構造は、図３に示すように、単位チャネル幅（Ｗ′）がチャネル長（Ｌ）の数十倍乃至数百倍もあるＭＯＳトランジスタを並列に複数接続して一つのＭＯＳトランジスタＴ１′とするようになっていたので、以下のような問題があった。
【０００７】
即ち、ゲート２となるポリシリコンの単位面積当たりの抵抗値（比抵抗）は一般的に数十Ωもありながら拡散領域の外側で金属配線層３ｃにより接続されるだけなので、ポリシリコンよりも比抵抗値の低い金属配線層３ｃから離れた位置のゲート２はその分布定数的な抵抗及び寄生容量とＭＯＳトランジスタＴ３及びＴ４のＯＮ抵抗Ｒ３及びＲ４の影響等により信号の伝達が遅れてしまい、ＭＯＳトランジスタＴ１′の導通及び遮断の切換速さ（「スイッチング速度」という）が遅くなってしまうため、スイッチング速度を余り速くできなかった。また、スイッチング速度が遅いとスイッチング時に電源線間に貫通電流が流れて損失が大きくなってしまうので、伝達効率を高めて機器の動作可能時間を更に伸ばすのが難しかった。
【０００８】
そこで本発明は、出力トランジスタとしてＭＯＳトランジスタを用いる半導体集積回路装置において、そのゲートの分布定数的な配線抵抗を容易に低減できるような構造にすることによりそのスイッチング速度及び伝達効率を高められるようにし、半導体集積回路装置の損失を低減してこの半導体装置を用いた機器の動作可能時間を容易に伸ばせられるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、請求項１に記載の発明は、大電流を出力するためのトランジスタとしてＭＯＳ型のトランジスタを用いる半導体集積回路装置において、
前記トランジスタのソース及びドレインは周囲をゲート電極で囲まれた複数個のソース領域及びドレイン領域がそれぞれ並列に接続されて形成され、
前記ゲート電極はその分布定数的な抵抗を低抵抗化すべく格子形状に形成され、各ソース領域または各ドレイン領域の周辺に、ドレイン領域とソース領域の合計が３つ以上設けられており、
前記トランジスタの各ソース領域には、ウェル領域の分布定数的な抵抗値を低抵抗化するために半導体基板中に形成された前記ウェル領域を所定の電位に接続するための拡散領域がそれぞれ設けられていることを特徴とする半導体集積回路装置である。
【００１０】
請求項２に記載の発明は大電流を出力するためのトランジスタとしてＭＯＳ型のトランジスタを用いる半導体集積回路装置において、
前記トランジスタのソース及びドレインは周囲をゲート電極で囲まれた複数個のソース領域及びドレイン領域がそれぞれ並列に接続されて形成され、
前記ゲート電極はその分布定数的な抵抗を低抵抗化すべく格子形状に形成され、各ソース領域または各ドレイン領域の周辺に、ドレイン領域とソース領域の合計が３つ以上設けられており、
前記トランジスタのソース領域の複数個のうち、全てのソース領域ではないいくつかのソース領域に、それぞれウェル領域の分布定数的な抵抗値を低抵抗化するために半導体基板中に形成された前記ウェル領域を所定の電位に接続するための拡散領域が設けられていることを特徴とする半導体集積回路装置である。この実施の形態によると、例えば複数のソース領域のうち１に対してウェル領域が設けられるため、ソース領域毎にウェル領域を設ける場合に比較して面積を小さくすることができる。例えば、ゲート電極に沿った列の単位でソース領域にウェル領域を設けるか設けないかといった実施の形態がこの例として挙げられる。
【発明の効果】
【００１１】
本発明に係わる半導体集積回路装置は、ポリシリコン層に比べて低抵抗の金属配線層との接続から離れた位置のゲートの分布定数的な抵抗値を容易に低減できるようになっているので、容易にそのスイッチング速度及び伝達効率を高められるようになり、半導体集積回路装置の損失を低減してこの半導体装置を用いた機器の動作可能時間を容易に伸ばせられるようになるという効果がある。また、半導体基板または半導体基板中に形成されたウェル領域の分布定数的な抵抗値を容易に低減して電位を安定させることができるようになっているので、出力用のＭＯＳトランジスタのような大面積のトランジスタ素子でもそのレイアウトが容易になってレイアウト期間を容易に短縮できるようになるとともに、ＭＯＳトランジスタのＯＮ時の耐電圧を高く保つことができるようになるという効果が有る。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図１を参照しながら詳細に説明する。尚、本明細書では全図面を通して同一または同様の部位には同一の符号を付して説明を簡略化するようにしている。図１は本発明の半導体集積回路装置に用いられる出力用のＮ型のＭＯＳトランジスタＴ１の構造を示し、図１（ａ）はその要部上面図、図１（ｂ）は図１（ａ）のＹ１−Ｙ２に沿う断面図、図１（ｃ）は図１（ａ）のＹ３−Ｙ４に沿う断面図を示している。また、判り易くするために、各図の同一の主要部には同じ斜線を施すとともに、断面図での各層の厚みは模式的に表現している。
【００１３】
図１（ａ）の上面から見たレイアウト図を示す出力用のＭＯＳトランジスタＴ１は、格子状に配置されたポリシリコン等によるゲート２と、周囲をゲート２で囲まれた領域にＮ型の不純物が熱拡散またはイオン注入等されて形成された複数個、例えば数百乃至数千個のソース領域１ａ及びドレイン領域１ｂと、ソース領域１ａ上に平行に形成されて複数のソース領域１ａを並列接続して一つのソース電極とするためのアルミニウム等による金属配線層３ａと、ドレイン領域１ｂ上に形成されて複数のドレイン領域１ｂを並列接続して一つのドレイン電極とするための金属配線層３ｂと、ゲート２の端部を接続してその分布定数的な抵抗値を低減するための金属配線層３ｃと、各拡散領域と各金属配線層とを電気的に接続するための接続孔（「コンタクト」ともいう）４とから構成されている。
【００１４】
即ち、各ソース領域１ａ及びドレイン領域１ｂの周囲にはチャネル長がＬで単位チャネル幅がＷの単位ＭＯＳトランジスタが多数形成されることになり、各単位チャネル幅の合計がＭＯＳトランジスタＴ１の駆動能力を規定する総チャネル幅となっている。また、ゲート２が格子状に形成されているので、その分布定数的な抵抗を従来に比べて容易に低抵抗化することができるようになっている。
【００１５】
図１（ｂ）及び図１（ｃ）の断面図に基づいてＭＯＳトランジスタＴ１の構成について更に説明する。図１（ｂ）に図１（ａ）のＹ１−Ｙ２に沿う断面図を示すように、Ｎ型の半導体基板（「サブストレート」ともいう）５の一部が選択的酸化膜（「ＬＯＣＯＳ」という）７で囲まれた領域（「アクティブエリア」という）にＰ型の不純物が導入されてウェル６が形成され、ウェル６中にＮ型の不純物が導入された拡散領域１ａが複数形成され、拡散領域１ａの上方周辺部にポリシリコン層によるゲート２が形成され、各拡散領域１ａ及びゲート２の上方に金属配線層３ａが形成され、ゲート２及び金属配線層３ａの上部に酸化膜や窒化膜等による保護膜８が形成された構成になっている。
【００１６】
更に、各拡散領域１ａの中央部には、拡散領域１ａを貫くようにＰ型の不純物が導入されてウェル６を所定の電位に接続するための拡散領域（「バッティングコンタクト」という）１ｃがそれぞれ形成され、各拡散領域１ａ及び１ｃは金属配線層３ａを介して図示しない出力端子ＯＵＴにそれぞれ接続されている。このような構成をしているので、ウェル６の分布定数的な抵抗を容易に低抵抗にすることができその電位を安定に保てるようになっている。
【００１７】
一方、ＭＯＳトランジスタＴ１のドレインは、図１（ｃ）に図１（ａ）のＹ３−Ｙ４に沿う断面図を示すように、拡散領域１ｃに相当するものが無い以外は拡散領域１ａと同様にして形成された複数のドレイン領域１ｂから構成され、各ドレイン領域１ｂが金属配線層３ｂを介して電源電圧線ＶDD１にそれぞれ接続された構成になっている。
【００１８】
尚、以上の説明では、Ｎ型の半導体基板を用いた１層配線の場合のレイアウトのみを示したが、Ｐ型の半導体基板を用いた半導体集積回路装置でも同様にして形成できるのはもちろんのこと、金属配線層が２層以上の多層配線技術を用いた半導体集積回路装置でも同様に用いることができる。また、各ソース領域全てにウェル６へ所定の電位を接続するための拡散層１ｃを設けたレイアウトを示したが、複数個毎またはゲートの周辺部のみに拡散層１ｃを設けるようにしても構わないし、拡散領域１ｃを拡散領域１ａの中央部以外に設けても構わない。例えばゲート電極に沿った列単位でソース領域にウェル領域を設けたり、設けなかったりを繰り返す構成がこの一例である。また、複数個のソース領域のうちいくつかのソース領域にのみそれぞれウェル領域を設けることもできる。これにより、同一の電流駆動能力を持つＭＯＳトランジスタを、ウェル領域の分布定数的な抵抗値を低抵抗化しつつ小面積で実現することができる。その他、更に、各ソース領域１ａやドレイン領域１ｂ及び接続孔４の形状が正方形の場合のみを示しているが、６角形等の正方形以外の多角形であっても無効な領域が多少形成されてしまうだけで同様な効果を期待できる。
【００１９】
また、図２の出力回路についてのみ示したが、ＭＯＳトランジスタＴ２に本発明のＭＯＳトランジスタを用いても構わないし、ＭＯＳトランジスタＴ２乃至Ｔ４の変わりにバイポーラ型のトランジスタを用いた出力回路や他の構成の出力回路に用いても構わない。
【図面の簡単な説明】
【００２０】
【図１】本発明の半導体集積回路装置のＭＯＳトランジスタの構造を示す説明図
【図２】ＭＯＳトランジスタを用いた出力回路例を示す回路図
【図３】従来のＭＯＳトランジスタのレイアウト例を示す説明図
【符号の説明】
【００２１】
１ａ      ：拡散領域（ソース領域）
１ｂ      ：拡散領域（ドレイン領域）
１ｃ      ：拡散領域（バッディングコンタクト）
２        ：ゲート（ポリシリコン層）
３ａ〜３ｃ：金属配線層（アルミニウム層）
４        ：接続孔（コンタクト）
５        ：半導体基板（サブストレート）
６        ：ウェル（Ｐウェル）
７        ：絶縁膜（ＬＯＣＯＳ）
８        ：保護膜
【図１】
2005051270.tif 000003
【図２】
2005051270.tif 000004
【図３】
2005051270.tif 000005