(57)【要約】【課題】半導体基板上に形成されたゲートパターンにダメージを与えることなく、ハードマスクを除去する方法を利用した半導体装置の製造方法を提供すること。【解決手段】本発明の半導体装置の製造方法は、（１）半導体基板１上にゲートパターンを形成するための多層膜３、５、７、９を形成し、（２）多層膜上に所定の形状にパターニングされたハードマスク１１を形成し、（３）ハードマスク１１をマスクにして、多層膜５、７、９のエッチングを行うことによりゲートパターンを形成し、（４）ハードマスク１１表面が露出するように、エッチングにより形成された凹部にゲートパターンの側壁を少なくとも覆うように保護材料１５を埋め込み、（５）ハードマスク１１を除去する工程を備える。  ハードマスク１１を除去する前に保護材料１５でゲートパターンの側壁を保護するので、ゲートパターンにダメージを与えることなく、ハードマスク１１を除去することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
（１）半導体基板上にゲートパターンを形成するための多層膜を形成し、（２）多層膜上に所定の形状にパターニングされたハードマスクを形成し、（３）ハードマスクをマスクにして、多層膜のエッチングを行うことによりゲートパターンを形成し、（４）ハードマスク表面が露出するように、エッチングにより形成された凹部にゲートパターンの側壁を少なくとも覆うように保護材料を埋め込み、（５）ハードマスクを除去する工程を備える半導体装置の製造方法。
【請求項２】
多層膜は、第１ゲート絶縁膜、第１導電膜、第２ゲート絶縁膜、第２導電膜をこの順に積層してなり、ゲートパターンは、第２導電膜、第２ゲート絶縁膜、及び第１導電膜をエッチングして形成される請求項１に記載の製造方法。
【請求項３】
ハードマスクは、第２導電膜に対して、エッチング選択比が大きい材料で形成される請求項２に記載の製造方法。
【請求項４】
ハードマスクは、酸化シリコン又は窒化シリコンを主成分とする材料で形成される請求項１から３のいずれか１つに記載の製造方法。
【請求項５】
工程（４）は、（ａ）ハードマスクを覆うようにエッチングにより形成された凹部に保護材料を埋め込み、（ｂ）ハードマスク表面が露出するように、保護材料のエッチバックを行う工程である請求項１から４のいずれか１つに記載の製造方法。
【請求項６】
工程（５）の後に、保護材料を除去する工程をさらに備える請求項１から５のいずれか１つに記載の製造方法。
【請求項７】
半導体基板にゲートパターンに対応したソース・ドレイン領域を形成する工程をさらに備える請求項１から６のいずれか１つに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハードマスクを用いた半導体装置の製造方法に関し、特に、二層ゲート構造を有する半導体装置の製造に好適に用いられる。
【背景技術】
【０００２】
近年、フラッシュメモリ等、二層ゲート構造を有する半導体装置において高集積化ゲート加工の微細化が求められている。
図３は、一般的なフラッシュメモリ５１の断面図である。フラッシュメモリ５１は、半導体基板５３と、半導体基板５３に形成されたソース・ドレイン領域５５と、各ソース・ドレイン領域５５の間に順次形成された下層ゲート酸化膜５７、フローティングゲート５９、層間ゲート酸化膜６０、コントロールゲート６１からなる二層ゲートを備え、これらを覆うように、層間絶縁膜６２が形成される。コントロールゲート６１への電圧印加により下層ゲート酸化膜５７を介してトンネル電流が発生し、この電流によりフローティングゲート５９への電子が注入される。
【０００３】
二層ゲートは、一般に、以下の方法により形成される。まず、半導体基板５３上に下層ゲート酸化膜５７、フローティングゲート５９、層間ゲート酸化膜６０、コントロールゲート６１を形成するための薄膜を順次形成する。次に、その上に所定の形状にパターニングされたマスク（図示せず）を形成し、そのマスクを用いて自己整合的にコントロールゲート６１、層間ゲート酸化膜６０、フローティングゲート５９を順次プラズマを用いてドライエッチングすることにより二層ゲートが形成される。
【０００４】
このように、二層ゲートの形成工程では、多層膜を同時にエッチングするため、ドライエッチングすべき層の厚みが厚くなる。このため、例えばゲートパターン形成の為、エッチングマスクとしてレジストマスクを用いる場合、耐プラズマ性を確保するために、一般に、レジストマスクを厚くする必要があり、微細加工が困難になる。そこでフォトリソグラフィ技術をもちいて一旦酸化膜などをパターン形成しその酸化膜をハードマスクとしてエッチングを行う方法が用いられる。
【０００５】
図４を用いて、ハードマスクを用いた二層ゲートの従来の製造方法について説明する（例えば、特許文献１参照。）。
まず、半導体基板６３上に約１０ｎｍの酸化シリコン膜６４を形成する。このあと減圧ＣＶＤ法を用いて第１ポリシリコン層６５を約１２０ｎｍ形成する。この膜には必要に応じ、抵抗値を下げるためリンをドープする。これにより、図４（ａ）に示す構造が得られる。
【０００６】
次に、層間ゲート絶縁膜となるいわゆるＯＮＯ膜（オキサイド／ナイトライド／オキサイド膜）６７を形成する。このＯＮＯ膜は、第１ポリシリコン層６５の表面を熱酸化することにより得た酸化シリコンとＣＶＤ法により形成した窒化シリコン膜とさらにこの窒化シリコン表面を酸化して得た酸化シリコンの三層で構成する。さらに、減圧ＣＶＤ法を用いて第２ポリシリコン層６９を形成する。これにより、図４（ｂ）に示す構造が得られる。
【０００７】
次に、第２ポリシリコン層６９の上に、窒化シリコン膜と酸化シリコン膜の複合膜からなるハードマスク層７１を形成し、フォトリソグラフィ及びエッチング技術を用いてレジストマスク７３をマスクにしてハードマスク７１のパターニングを行う。これにより、図４（ｃ）に示す構造が得られる。
【０００８】
次に、ハードマスク７１を用いて、ＲＩＥ法で第２ポリシリコン層６９、ＯＮＯ膜６７、第１ポリシリコン層６５のエッチングを行い、レジストマスク７３を除去し、不純物注入を行ってソース・ドレイン領域７５を形成し、全体を覆うように層間絶縁膜７７を形成する。これにより、図４（ｄ）に示す構造が得られる。ハードマスク７１は、除去されず、層間絶縁膜７７の一部となる。
【特許文献１】特開２０００−２４３９３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、ハードマスク７１を層間絶縁膜７７の一部として残すと、層間絶縁膜７７の厚みが増し、層間絶縁膜７７の形成後、ソース・ドレイン領域７５からの引き出し電極形成の為のコンタクトホールの作成が困難になる。また、二層ゲート形成後、トランジスタ形成のために隣接する二層ゲート間にソース形成を行う際に酸化膜エッチやイオン注入を選択的に行う必要があるが、微細化に伴って、隣接する二層ゲートの間隔が０．２μｍ以下になると、ソース領域のみにフォトリソグラフィプロセスを用いて選択的に行うことが困難になる。これらを解決する為にハードマスク除去を行う必要がある。しかし、ハードマスク７１として用いた酸化シリコン及び窒化シリコンを除去する場合、一般に、フッ酸あるいはリン酸等の酸が用いられるが、この場合、ＯＮＯ膜６７にサイドエッチが入るという問題がある。
【００１０】
本発明は、半導体基板上に形成されたゲートパターンにダメージを与えることなく、ハードマスクを除去する方法を利用した半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の製造方法は、（１）半導体基板上にゲートパターンを形成するための多層膜を形成し、（２）多層膜上に所定の形状にパターニングされたハードマスクを形成し、（３）ハードマスクをマスクにして、多層膜のエッチングを行うことによりゲートパターンを形成し、（４）ハードマスク表面が露出するように、エッチングにより形成された凹部にゲートパターンの側壁を少なくとも覆うように保護材料を埋め込み、（５）ハードマスクを除去し、（６）半導体基板にゲートパターンに対応したソース・ドレイン領域を形成する工程を備える。
【００１２】
ハードマスクを除去する前に保護材料でゲートパターンの側壁を保護するので、ゲートパターンにダメージを与えることなく、ハードマスクを除去することができる。
【発明の効果】
【００１３】
本発明によれば、半導体基板上に形成されたゲートパターンにダメージを与えることなく、ハードマスクを除去することができるため、半導体装置の製造における不具合を減少させることができる。
また、本発明によれば、ハードマスクを除去した後に層間絶縁膜を形成することができるので、層間絶縁膜の膜厚を薄くすることができる。この結果、層間絶縁膜形成後、ソース・ドレイン領域からの引き出し電極形成の為のコンタクトホールの形成が容易となる。
【発明を実施するための最良の形態】
【００１４】
本発明の第１の実施形態に係る半導体装置の製造方法は、（１）半導体基板上にゲートパターンを形成するための多層膜を形成し、（２）多層膜上に所定の形状にパターニングされたハードマスクを形成し、（３）ハードマスクをマスクにして、多層膜のエッチングを行うことによりゲートパターンを形成し、（４）ハードマスク表面が露出するように、エッチングにより形成された凹部にゲートパターンの側壁を少なくとも覆うように保護材料を埋め込み、（５）ハードマスクを除去し、（６）半導体基板にゲートパターンに対応したソース・ドレイン領域を形成する工程を備える。
【００１５】
まず、上記工程（１）、すなわち、半導体基板上にゲートパターンを形成するための多層膜を形成する工程について説明する。
【００１６】
本明細書において、「半導体基板上に」には、半導体基板に接触して、保護層や絶縁膜などを介して半導体基板に接触して、又は半導体基板と非接触で上方に、などが含まれる。その他の膜上に、層上になどについても同様である。
【００１７】
半導体基板には、例えば、Ｓｉ、Ｇｅなどの元素半導体基板や、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、ＺｎＯ、ＺｎＳｅなどの化合物半導体基板を用いることができる。これらは、単結晶であっても、多結晶であってもよい。また、半導体基板は、ｎ型又はｐ型にドープされていてもよく、また、半導体装置が形成される領域にｎ型又はｐ型のウェルが形成されていてもよい。特に、ｐ型シリコン単結晶基板を用いることが好ましい。
【００１８】
多層膜は、例えば、ゲート絶縁膜及び導電膜からなるか、又は第１ゲート絶縁膜、第１導電膜、第２ゲート絶縁膜、及び第２導電膜からなる。前者の多層膜を形成した場合、ゲートパターンは、導電膜をエッチングによりパターニングして形成することができ、半導体装置としては、例えば、ＭＯＳＦＥＴやＤＲＡＭを製造することができる。後者の多層膜を形成した場合、ゲートパターンは、第２導電膜、第２ゲート絶縁膜、及び第１導電膜をエッチングによりパターニングして形成することができ、半導体装置として、例えば、フラッシュメモリなどの不揮発性半導体記憶装置を製造することができる。
【００１９】
ゲート絶縁膜には、例えば、酸化シリコン膜、窒化シリコン膜、ＯＮＯ膜などを用いることができる。また、導電膜には、例えば、Ａｌなどの金属膜、ポリシリコン膜、シリサイド膜、ポリサイド膜などを用いることができる。ポリシリコン膜には、その電気抵抗を小さくするために、リンなどの不純物が添加されていてもよい。これらの膜は、ＣＶＤ法などの公知の方法によって形成することができる。
【００２０】
次に、上記工程（２）、すなわち、多層膜上に所定の形状にパターニングされたハードマスクを形成する工程について説明する。
【００２１】
ハードマスクは、多層膜上にハードマスクを形成する材料からなる薄膜を形成し、この薄膜をフォトリソグラフィ及びエッチング技術によりパターニングすることによって形成することができる。ハードマスクは、耐プラズマ性を有する材料で形成することができ、例えば、酸化シリコン又は窒化シリコンを主成分とする材料で形成することができる。
所定の形状とは、例えば、半導体装置のゲートパターンの形状である。
【００２２】
次に、上記工程（３）、すなわち、ハードマスクをマスクにして、多層膜のエッチングを行うことによりゲートパターンを形成する工程について説明する。
【００２３】
ハードマスク上に、フォトレジストが残っている場合、工程（３）の前に、このレジストをアッシングなどにより除去してもよく、また、工程（３）の後に、除去してもよい。
エッチングは、例えば、ＲＩＥ法により行うことができる。また、多層膜の全部をエッチングしてもよく、一部をエッチングしてもよい。例えば、多層膜が、第１ゲート絶縁膜、第１導電膜、第２ゲート絶縁膜、及び第２導電膜からなる場合、第１ゲート絶縁膜を残してエッチングすることができる。
【００２４】
次に、上記工程（４）、すなわち、ハードマスク表面が露出するように、エッチングにより形成された凹部にゲートパターンの側壁を少なくとも覆うように保護材料を埋め込む工程について説明する。
【００２５】
保護材料には、例えば、樹脂レジストなどの樹脂を用いることができ、特に、Ｏ2プラズマで除去することができる樹脂を用いることが好ましい。また、樹脂以外にも、ＰＳＧ、ＢＰＳＧなどの無機材料やＭＳＱなどの有機材料を用いてもよい。保護材料は、ハードマスクに対して、エッチング選択比が低い材料、すなわち、エッチングにより浸食されにくい材料が好ましい。このような材料を用いると、保護材料が浸食されることなく、後述する工程でハードマスクを除去することができる。
【００２６】
保護材料を埋め込む方法としては、（ａ）ハードマスクを覆うようにエッチングにより形成された凹部に保護材料を埋め込み、（ｂ）ハードマスク表面が露出するように、保護材料のエッチバックを行う方法を用いることができる。
また、ハードマスク表面以下の高さであって、ゲートパターンの側壁を覆うように保護材料を埋め込んでもよい。「ゲートパターンの側壁を覆う」には、側壁の一部を覆う場合も含まれ、例えば、ゲートパターンが、第１ゲート絶縁膜、第１導電膜、第２ゲート絶縁膜、及び第２導電膜からなり、第２ゲート絶縁膜がエッチングにより浸食されやすい場合、第２ゲート絶縁膜の側壁までを保護材料で覆うことが含まれる。
【００２７】
次に、上記工程（５）、すなわち、ハードマスクを除去する工程について説明する。
【００２８】
ハードマスクを除去する方法としては、多層膜の最上層にダメージを与えず、保護材料への浸食が小さく、かつ、ハードマスクを効果的に除去する方法を好適に用いることができる。
例えば、ハードマスクが酸化シリコンを主成分とする場合、フッ酸を用いたウェットエッチングによりハードマスクを除去することができる。また、ハードマスクが窒化シリコンを主成分とする場合、リン酸を用いたウェットエッチングによりハードマスクを除去することができる。
本工程を効果的に行うために、ハードマスクは、多層膜の最上層に対して、例えば、多層膜が第１ゲート絶縁膜、第１導電膜、第２ゲート絶縁膜、及び第２導電膜からなる場合は、第２導電膜に対して、エッチング選択比が大きい材料で形成されていることが好ましい。
【００２９】
ハードマスクを除去した後、保護材料を除去してもよく、除去しなくてもよい。すなわち、保護材料を除去した後、層間絶縁膜形成などの後工程を行ってもよく、保護材料を除去せずに、保護材料により層間絶縁膜の一部を形成してもよい。保護材料を除去しない場合、保護材料には、ＢＰＳＧなどの層間絶縁膜に好適に使用される材料を用いることが好ましく、また、保護材料を埋め込む前に、後述する工程、すなわち、半導体基板にゲートパターンに対応したソース・ドレイン領域を形成する工程を行っておくことが好ましい。
【００３０】
また、工程（５）の後、保護材料を埋め込む工程の前、又は多層膜を形成する工程の前に、半導体基板にゲートパターンに対応したソース・ドレイン領域を形成する工程を備えてもよい。
【００３１】
ソース・ドレイン領域は、例えば、ゲートパターンをマスクにして自己整合的にボロン、リン、ヒ素などのイオン注入を行うことにより形成することができる。
全ての工程は、本発明の目的を逸脱しない範囲で互いに入れ替えてもよく、本発明の原理により、ゲートパターンを保護しつつ、ハードマスクを除去できるものは、全て本発明の範囲に含まれる。
【実施例１】
【００３２】
図１、２は、本発明の実施例１に係る半導体装置の製造方法を示す工程図であり、これらの図を用いて、本実施例の半導体装置の製造方法について説明する。
【００３３】
まず、シリコン基板１表面に熱酸化にてゲート酸化膜となる約１０ｎｍの酸化シリコン膜３を形成する。次に、２層ゲート構造のフローティンゲートなる第１ポリシリコン層５を減圧ＣＶＤ法を用いて約１２０ｎｍ形成する。この膜には必要に応じ、抵抗値を下げるためリンをドープする。これにより、図１（ａ）に示す構造が得られる。
【００３４】
次に、層間ゲート絶縁膜となるいわゆるＯＮＯ膜（オキサイド／ナイトライド／オキサイド膜）７を形成する。このＯＮＯ膜７は、第１ポリシリコン層５の表面を熱酸化することにより得た酸化シリコンとＣＶＤ法により形成した窒化シリコン膜とさらにこの窒化シリコン表面を酸化して得た酸化シリコンの三層で構成し、三層の膜厚は合わせて約２０ｎｍとする。次に、減圧ＣＶＤ法を用いてコントロールゲートとなる第２ポリシリコン層９を約２５０ｎｍの膜厚で形成する。これにより、図１（ｂ）に示す構造が得られる。
【００３５】
次に、ハードマスクとなる酸化シリコン膜１１をプラズマＣＶＤにて８０ｎｍ以上の膜厚で形成し、フォトリソグラフィ工程を用いてレジストマスク１３をマスクに酸化シリコン膜１１をパターニングする。これにより、図１（ｃ）に示す構造が得られる。なお、このハードマスク１１は、ポリシリコン層９に対してエッチング選択比の大きい材料である窒化シリコンを用いて形成してもよい。
【００３６】
次に、酸化シリコン膜からなるハードマスク１１を用いてエッチングを行う。このエッチングは、セルフアラインによるエッチングであり、ＲＩＥ法で第２ポリシリコン層９、ＯＮＯ膜７、第１ポリシリコン層５のエッチングを続けて行う。エッチングを行った後に、ハードマスク１１のパターニングに用いたレジストマスク１３をアッシングにより除去する。これにより、図１（ｄ）に示す構造が得られる。
【００３７】
次に、レジストをコーターにて約５００ｎｍ塗布し、ホットプレートで約１００℃，６０ｓｅｃのベーキングを行い、上記工程で二層ゲート間に形成された凹部に保護材料１５を埋め込む。このとき、ハードマスク１１表面を完全に覆うように保護材料１５を埋め込む。保護材料１５は、ハードマスク除去の際にＯＮＯ膜７を保護する。これにより、図２（ｅ）に示す構造が得られる。
【００３８】
次に、ＲＩＥ法により保護材料１５のエッチバックを行い、ハードマスク１１表面を完全に露出させ、図２（ｆ）に示す構造を得る。このとき、第２ポリシリコン層９表面は、ハードマスク１１によってプラズマから保護される。
【００３９】
次に、酸化シリコンからなるハードマスク１１をフッ酸を用いたウェットエッチングにより除去し、図２（ｇ）に示す構造を得る。この時、複数の２層ゲート間には、保護材料１５が埋め込まれているため、ＯＮＯ膜７には、サイドエッチが生じない。
【００４０】
次に、Ｏ2プラズマにより保護材料１５を除去し、２層ゲートをマスクにして自己整合的にヒ素イオン注入を行うことによりソース・ドレイン領域１７を形成し、層間絶縁膜１９を形成することにより、図２（ｈ）に示す構造が得られ、本実施例に係る半導体装置の製造を完了する。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図２】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図３】従来の半導体装置の構造を示す断面図である。
【図４】従来の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００４２】
１  シリコン基板
３  酸化シリコン膜
５  第１ポリシリコン層
７  ＯＮＯ膜
９  第２ポリシリコン層
１１  酸化シリコン膜
１３  レジストマスク
１５  保護材料
１７  ソース・ドレイン領域
１９  層間絶縁膜
５１  フラッシュメモリ
５３  半導体基板
５５  ソース・ドレイン領域
５７  下層ゲート酸化膜
５９  フローティングゲート
６０  層間ゲート酸化膜
６１  コントロールゲート
６２  層間絶縁膜
６３  半導体基板
６４  酸化シリコン膜
６５  第１ポリシリコン層
６７  ＯＮＯ膜
６９  第２ポリシリコン層
７１  ハードマスク
７３  レジストマスク
７５  ソース・ドレイン領域
７７  層間絶縁膜
【図１】
2005166714.tif 000003
【図２】
2005166714.tif 000004
【図３】
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【図４】
2005166714.tif 000006