(57)【要約】【課題】リフレッシュ周期測定回路を内部に備えた半導体集積回路装置の提供。【解決手段】ダイナミック型ＲＡＭ３０を有する半導体集積回路装置において、ダイナミック型ＲＡＭ３０は内部リフレッシュ周期測定回路２０を有し、コマンドデコード部３１は、外部コマンドとしてテストモードコマンドを得ると、内部リフレッシュ周期測定回路２０にテストモード信号TM1を出力すると共に、内部リフレッシュ周期測定回路２０に外部クロックCLKを基準クロックICLKとして供給し、続いてセルフリフレッシュコントロール回路３３を起動するものであり、セルフリフレッシュコントロール回路３３は、起動されると、セルフリフレッシュ周期を有する内部発振信号LOSC又はOSCを内部リフレッシュ周期測定回路２０に出力し、内部リフレッシュ周期測定回路２０は内部発振信号のセルフリフレッシュ周期中に供給される基準クロックの数をカウントする。【選択図】図２
2005166149.tif 000002
【特許請求の範囲】
【請求項１】
ダイナミック型ＲＡＭを有する半導体集積回路装置であって、前記ダイナミック型ＲＡＭは、メモリアレイと、前記ダイナミック型ＲＡＭの外部からの外部クロックを受けるコントロール部とを有し、前記コントロール部は、前記ダイナミック型ＲＡＭの外部からの外部コマンドを受け付け、当該外部コマンドをデコードするコマンドデコード部と、起動されると、前記メモリアレイに対して、セルフリフレッシュ動作をセルフリフレッシュ周期で繰り返し行うセルフリフレッシュコントロール回路とを有している前記半導体集積回路装置において、
前記ダイナミック型ＲＡＭは、前記セルフリフレッシュ周期を測定するための内部リフレッシュ周期測定回路を、更に、有し、
前記コマンドデコード部は、前記外部コマンドとして、前記セルフリフレッシュ周期を測定するためのテストモードコマンドを得ると、前記内部リフレッシュ周期測定回路にテストモードであることを表わすテストモード信号を出力すると共に、前記内部リフレッシュ周期測定回路に前記外部クロックを基準クロックとして供給し、続いて前記セルフリフレッシュコントロール回路を起動するものであり、
前記セルフリフレッシュコントロール回路は、起動されると、前記メモリアレイに対して、前記セルフリフレッシュ動作を行うと共に、前記セルフリフレッシュ周期を有する内部発振信号を前記内部リフレッシュ周期測定回路に出力するものであり、
前記内部リフレッシュ周期測定回路は、入力された前記内部発振信号の前記セルフリフレッシュ周期中に、供給される前記基準クロックの数をカウントするカウンタと、該カウンタのカウント結果を前記テストモード信号に応答して前記内部リフレッシュ周期測定回路の外部に出力する出力回路とを有するものであることを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記出力回路は、前記カウンタのカウント結果を前記テストモード信号に応答して前記ダイナミック型ＲＡＭ内の入出力バスに出力するものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項１に記載の半導体集積回路装置において、
前記出力回路によって前記内部リフレッシュ周期測定回路の外部に出力された前記カウント結果と前記外部クロックの周期とを掛け合わせることで、前記半導体集積回路装置のセルフリフレッシュ周期を求めることができることを特徴とする半導体集積回路装置。
【請求項４】
請求項１に記載の半導体集積回路装置において、
前記セルフリフレッシュ周期は、通常のセルフリフレッシュ周期と、該通常のセルフリフレッシュ周期よりも長周期のスーパーセルフリフレッシュ周期との内の一方であることを特徴とする半導体集積回路装置。
【請求項５】
請求項１に記載の半導体集積回路装置において、
前記内部リフレッシュ周期測定回路は、更に、１安定マルチバイブレータと、前記カウンタの出力端に接続されたレジスタとを有し、
前記１安定マルチバイブレータは、前記内部発振信号を受け、前記内部発振信号の立上りに応答して、前記カウンタ内の値を前記レジスタに入力させるための第１のパルス状信号を生成すると共に、該第１のパルス状信号の立下りに応答して、前記カウンタ内をリセットさせるための第２のパルス状信号を生成するものであり、
前記カウンタは、前記第２のパルス状信号によりリセットされてから次の第２のパルス状信号によりリセットされるまでの前記基準クロックの数をカウントするものであり、
前記レジスタは、前記第１のパルス状信号に応答して、前記カウンタ内の値を前記カウント結果として記憶するものであり、
前記出力回路は、前記レジスタに記憶されたカウント結果を前記テストモード信号に応答して前記内部リフレッシュ周期測定回路の外部に出力するものであることを特徴とする半導体集積回路装置。
【請求項６】
請求項１に記載の半導体集積回路装置において、
前記コマンドデコード部は、前記外部コマンドとして、前記テストモードコマンドを得ると、前記内部リフレッシュ周期測定回路に前記テストモード信号を出力すると共に、前記内部リフレッシュ周期測定回路に前記外部クロックを基準クロックとして供給し、続いて、前記コマンドデコード部は、前記外部コマンドとして、セルフリフレッシュモードへのエントリコマンドを得ると、前記セルフリフレッシュコントロール回路を起動するものであることを特徴とする半導体集積回路装置。
【請求項７】
ダイナミック型ＲＡＭを有する半導体集積回路装置がセルフリフレッシュ周期でセルフリフレッシュ動作を行っている際の動作電流を測定するデジタル測定器において、
前記動作電流の測定アナログデータをデジタルデータに変換するＡ／Ｄ変換動作を行い、前記デジタルデータを取得データとして出力するＡ／Ｄ変換器と、
前記取得データを加算器出力データに加算する加算動作を行い、加算結果を前記加算器出力データとして出力する加算器と、
待ち時間WAIT-TIMEを与えられているタイマーと、
コントローラとを有し、
前記コントローラは、測定動作開始信号を受けると、１回目の測定動作を開始し、前記Ａ／Ｄ変換器に前記Ａ／Ｄ変換動作を行わせ、前記取得データを出力させ、続いて前記加算器に前記加算動作を行わせ、前記加算結果を前記加算器出力データとして出力させ、続いて、前記タイマーを起動させ、前記待ち時間WAIT-TIMEだけ、測定の一時停止状態として継続し、前記タイマーが前記待ち時間WAIT-TIMEの時間計測を終了すると、１回目の測定動作を終了して、２回目の測定動作を開始し、２回目の測定動作を前記１回目の測定動作と同様に行うことを特徴とするデジタル測定器。
【請求項８】
請求項７に記載のデジタル測定器において、
１回目の測定動作における前記加算器の前記加算動作は、前記取得データを加算器出力データとしての０に加算する動作であることを特徴とするデジタル測定器。
【請求項９】
ダイナミック型ＲＡＭを有する半導体集積回路装置がセルフリフレッシュ周期でセルフリフレッシュ動作を行っている際の動作電流を測定するデジタル測定器において、
前記動作電流の測定アナログデータをデジタルデータに変換するＡ／Ｄ変換動作を行い、前記デジタルデータを取得データとして出力するＡ／Ｄ変換器と、
前記取得データを加算器出力データに加算する加算動作を行い、加算結果を前記加算器出力データとして出力する加算器と、
測定回数Ｎ（Ｎは３以上の整数）を与えられ、前記加算器出力データを測定回数Ｎで除算する除算動作を行い、平均値を求める除算器と、
待ち時間WAIT-TIMEを与えられているタイマーと、
前記測定回数Ｎを与えられているコントローラとを有し、
前記コントローラは、測定動作開始信号を受けると、１回目の測定動作を開始し、前記Ａ／Ｄ変換器に前記Ａ／Ｄ変換動作を行わせ、前記取得データを出力させ、続いて前記加算器に前記加算動作を行わせ、前記加算結果を前記加算器出力データとして出力させ、続いて、前記タイマーを起動させ、前記待ち時間WAIT-TIMEだけ、測定の一時停止状態として継続し、前記タイマーが前記待ち時間WAIT-TIMEの時間計測を終了すると、１回目の測定動作を終了して、２回目の測定動作を開始し、２回目の測定動作を前記１回目の測定動作と同様に行い、以降Ｎ回目の測定動作まで前記１回目の測定動作と同様に繰り返し行い、Ｎ回目の測定動作が終了すると、前記除算器に前記除算動作を行わせ、前記平均値を出力させることを特徴とするデジタル測定器。
【請求項１０】
請求項９に記載のデジタル測定器において、
１回目の測定動作における前記加算器の前記加算動作は、前記取得データを加算器出力データとしての０に加算する動作であることを特徴とするデジタル測定器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスを含む半導体集積回路装置の内部信号の周期の測定に関する。
【背景技術】
【０００２】
一般的に、ＤＲＡＭ(Dynamic Random Access Memory)セルを使用したメモリデバイス（例えば、クロック同期式ＤＲＡＭ：ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)）は、ＤＲＡＭセルの電荷が消失する前に、その電荷情報を読出して再書き込みするセルフリフレッシュ動作が行われる。通常のセルフリフレッシュ動作よりも、長周期のリフレッシュ動作であるスーパーセルフリフレッシュ(Super Self-Refresh)動作が行われる場合もある（例えば、特許文献１には、スーパーセルフリフレッシュモードを組み込んだＳＤＲＡＭを含む半導体集積回路装置が開示されている。）。
【０００３】
まず、図９〜図１３を参照して、そのような半導体集積回路装置の内部発振信号の周期を測定する本発明の基となる関連技術(related art)（１）〜（３）を説明する。
【０００４】
関連技術（１）は、内部発振信号OSC(またはLOSC)を半導体集積回路装置の外部へ出力し、オシロスコープまたはフェイルメモリ（ＦＭ）で測定する方法である。
【０００５】
図９の半導体集積回路装置において、回路１０ａは、テストモード信号ＴＭ１及びＴＭ２を供給されると、内部発振信号OSC(またはLOSC)を、半導体集積回路装置の内部入出力バス（Ｉ／Ｏ）を介し、データ入出力端DQにデータ出力信号として外部出力する。この際、図１０に示すように、回路１０ａには、半導体集積回路装置が外部コマンドとして受けたＭＲＳ(Mode Register Set)によってハイレベルとされたテストモード信号ＴＭ１が与えられると共に、半導体集積回路装置がその後に外部コマンドとして受けたＳＥＬＦ(Self-Refresh Entry)によって起動（スタート）された内部発振信号OSCまたはLOSCが与えられている。なお、図９において、内部発振信号OSCのテストの際には、回路１０ａには、ハイレベルとされたテストモード信号ＴＭ２が与えられており、内部発振信号LOSCのテストの際には、回路１０ａには、ロウレベルとされたテストモード信号ＴＭ２が与えられている。
【０００６】
図１０にも示したように、OSC信号とは、DRAMを含む半導体集積回路装置において、セルフリフレッシュ動作コマンド(SELF)を受けて起動される発振信号であり、測定対象となる信号である。また、LOSC信号は、OSC信号と同様に、測定対象となる発振信号であり、セルフリフレッシュの周期が長い（１秒（１S）以上）時の発振信号である。OSC信号とLOSC（ロングオシレータ周期）信号の違いは周期が長いか短いかの違いである。
【０００７】
なお、図１０において、CKEは、半導体集積回路装置に入力されるクロックイネーブル、CLKは、半導体集積回路装置に入力される外部入力クロックである。
【０００８】
図１１の半導体集積回路装置において、回路１０Ｂも、同様に、内部発振信号OSC(またはLOSC)を、半導体集積回路装置の内部入出力バス（Ｉ／Ｏ）を介し、データ入出力端DQにデータ出力信号として外部出力する。
【０００９】
図９の半導体集積回路装置或いは図１１の半導体集積回路装置のデータ入出力端DQの出力波形をオシロスコープで観測し、その周期を得る。あるいは、その出力波形を半導体集積回路装置の内部回路で方形波に整形、出力し、図１０に示したように、ある一定周期のスローブ（ＳＴＲＢ）間隔でGO/NO-GOをフェイルメモリ（ＦＭ）へ取りこむ。フェイルメモリ（ＦＭ）に対し、READ命令を実行し、PASS/FAILのビット間隔を知ることで、LOSC信号またはOSC信号の周期(Period)を測定可能となる。
【００１０】
次に、関連技術（２）を説明する。
【００１１】
上述したように、Super Self-Refresh(SSR)は、長周期（リフレッシュ周期が１S以上）のセルフリフレッシュである。長周期でセルフリフレッシュを行うことでリフレッシュ電流を低く抑える利点がある。
【００１２】
関連技術（２）は、長周期セルフリフレッシュ(SSR)動作時の動作電流であるセルフリフレッシュ電流（ICC6SSR）から内部リフレッシュ周期を計算する方法（間接的な周期測定法）である。
【００１３】
図１２に示すように、スーパーセルフリフレッシュ電流のような長周期動作電流（ICC6SSR）は、セルフリフレッシュ電流ICC6(=1000μＡ)をある長い周期で消費する電流であることから、ICC6とICC6SSR自身を測定することで、その動作周期を概算することができる。
【００１４】
関連技術（３）は、図１３の［１］、［２］、及び［３］に示すように、長周期の動作電流（例えばICC6SSR）の測定では、複数回測定し、平均値を計算する方法である。
【００１５】
図１３において、テスターに、時間を制御し且つ測定ポイントを制御する機能が無いため、現状リフレッシュ電流を測定するのは、［１］、［２］、及び［３］の方法でしか測定を行うことは出来ない。以下にその説明を示す。
【００１６】
［１］電流測定を1回行いそれを繰り返し１０００回測定を行うようにプログラムで制御する。測定時間は1分間であるが電流測定を行うポイントがまちまちで平均電流にばらつきが大きく正確な測定が困難である。
【００１７】
［２］wait time（図１２参照）で制御を行いサンプリング間隔を制御しながら電流の測定を行う。測定時間は１パスで電流測定はできずwait  timeごとにテストを行うので時間がかかり４０回測定平均で１０分間と長い。また平均値を取得しているため正確な測定が困難である。
【００１８】
［３］テスタに既存する、“MEAS!1000”（これは、連続1000回測定(measure)を指示する）というコマンドを使用しての測定。サンプリングの最初のポイントを制御することが出来ないため次のリフレッシュ周期のピークまで測定してしまうこともあり、平均電流でばらつきがあり正確な測定が困難である。
【００１９】
図１３での測定による誤差（ICC6SSR測定ばらつき（母数＝１ウェハ２８０ケ））は以下のとおりであった。
【００２０】
すなわち、連続１０００回測定平均（図１３の［３］）で取得したデータは±２０％もの誤差が生じた。
【００２１】
Wait  timeで２０分かけて測定しても（図１３の［２］）、±１０％の誤差を生じた。
【００２２】
特許文献２には、周期計測回路が開示されている。
【００２３】
特許文献３には、周期測定部を備えた計器駆動装置が開示されている。
【特許文献１】特開２００２-０５６６７１号公報
【特許文献２】特開昭６０-１１１９７１号公報
【特許文献３】特開平８-１８４４６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
図１４からも明らかなように、関連技術の欠点は、メモリテスタのみでは正確な測定が困難であり、周期が長い場合実施が困難であることである。メモリテスタには今回のICC6SSRのように、１秒周期で変化する電流測定を想定していないために、１パスで電流測定はできず、テスタのWait time文を制御しながら測定するため、測定時間が約２０分とかかるデメリットがあり、また平均値を取得しているため正確な測定が困難である（２０分かけて測定しても±１０％の誤差を生じている。）。
【００２５】
上記欠点を生じる理由は、今迄のＬＳＩ製品において秒オーダーの長周期の平均電流を測定する需要が無かったためである。
【００２６】
本発明の目的は、リフレッシュ周期測定回路を内部に備えることによって、正確な周期の測定を可能とした、ダイナミック型ＲＡＭを有する半導体集積回路装置を提供することにある。
【００２７】
本発明の別の目的は、ダイナミック型ＲＡＭを有する半導体集積回路装置の長周期の測定をも可能とするデジタル測定器を提供することにある。
【課題を解決するための手段】
【００２８】
本発明によれば、ダイナミック型ＲＡＭを有する半導体集積回路装置であって、前記ダイナミック型ＲＡＭは、メモリアレイと、前記ダイナミック型ＲＡＭの外部からの外部クロックを受けるコントロール部とを有し、前記コントロール部は、前記ダイナミック型ＲＡＭの外部からの外部コマンドを受け付け、当該外部コマンドをデコードするコマンドデコード部と、起動されると、前記メモリアレイに対して、セルフリフレッシュ動作をセルフリフレッシュ周期で繰り返し行うセルフリフレッシュコントロール回路とを有している前記半導体集積回路装置において、
前記ダイナミック型ＲＡＭは、前記セルフリフレッシュ周期を測定するための内部リフレッシュ周期測定回路を、更に、有し、
前記コマンドデコード部は、前記外部コマンドとして、前記セルフリフレッシュ周期を測定するためのテストモードコマンドを得ると、前記内部リフレッシュ周期測定回路にテストモードであることを表わすテストモード信号を出力すると共に、前記内部リフレッシュ周期測定回路に前記外部クロックを基準クロックとして供給し、続いて前記セルフリフレッシュコントロール回路を起動するものであり、
前記セルフリフレッシュコントロール回路は、起動されると、前記メモリアレイに対して、前記セルフリフレッシュ動作を行うと共に、前記セルフリフレッシュ周期を有する内部発振信号を前記内部リフレッシュ周期測定回路に出力するものであり、
前記内部リフレッシュ周期測定回路は、入力された前記内部発振信号の前記セルフリフレッシュ周期中に、供給される前記基準クロックの数をカウントするカウンタと、該カウンタのカウント結果を前記テストモード信号に応答して前記内部リフレッシュ周期測定回路の外部に出力する出力回路とを有するものであることを特徴とする半導体集積回路装置が得られる。
【００２９】
更に本発明によれば、ダイナミック型ＲＡＭを有する半導体集積回路装置がセルフリフレッシュ周期でセルフリフレッシュ動作を行っている際の動作電流を測定するデジタル測定器において、
前記動作電流の測定アナログデータをデジタルデータに変換するＡ／Ｄ変換動作を行い、前記デジタルデータを取得データとして出力するＡ／Ｄ変換器と、
前記取得データを加算器出力データに加算する加算動作を行い、加算結果を前記加算器出力データとして出力する加算器と、
待ち時間WAIT-TIMEを与えられているタイマーと、
コントローラとを有し、
前記コントローラは、測定動作開始信号を受けると、１回目の測定動作を開始し、前記Ａ／Ｄ変換器に前記Ａ／Ｄ変換動作を行わせ、前記取得データを出力させ、続いて前記加算器に前記加算動作を行わせ、前記加算結果を前記加算器出力データとして出力させ、続いて、前記タイマーを起動させ、前記待ち時間WAIT-TIMEだけ、測定の一時停止状態として継続し、前記タイマーが前記待ち時間WAIT-TIMEの時間計測を終了すると、１回目の測定動作を終了して、２回目の測定動作を開始し、２回目の測定動作を前記１回目の測定動作と同様に行うことを特徴とするデジタル測定器が得られる。
【００３０】
また、本発明によれば、ダイナミック型ＲＡＭを有する半導体集積回路装置がセルフリフレッシュ周期でセルフリフレッシュ動作を行っている際の動作電流を測定するデジタル測定器において、
前記動作電流の測定アナログデータをデジタルデータに変換するＡ／Ｄ変換動作を行い、前記デジタルデータを取得データとして出力するＡ／Ｄ変換器と、
前記取得データを加算器出力データに加算する加算動作を行い、加算結果を前記加算器出力データとして出力する加算器と、
測定回数Ｎ（Ｎは３以上の整数）を与えられ、前記加算器出力データを測定回数Ｎで除算する除算動作を行い、平均値を求める除算器と、
待ち時間WAIT-TIMEを与えられているタイマーと、
前記測定回数Ｎを与えられているコントローラとを有し、
前記コントローラは、測定動作開始信号を受けると、１回目の測定動作を開始し、前記Ａ／Ｄ変換器に前記Ａ／Ｄ変換動作を行わせ、前記取得データを出力させ、続いて前記加算器に前記加算動作を行わせ、前記加算結果を前記加算器出力データとして出力させ、続いて、前記タイマーを起動させ、前記待ち時間WAIT-TIMEだけ、測定の一時停止状態として継続し、前記タイマーが前記待ち時間WAIT-TIMEの時間計測を終了すると、１回目の測定動作を終了して、２回目の測定動作を開始し、２回目の測定動作を前記１回目の測定動作と同様に行い、以降Ｎ回目の測定動作まで前記１回目の測定動作と同様に繰り返し行い、Ｎ回目の測定動作が終了すると、前記除算器に前記除算動作を行わせ、前記平均値を出力させることを特徴とするデジタル測定器が得られる。
【００３１】
上記特許文献２及び上記特許文献３のいずれも、「前記ダイナミック型ＲＡＭが、前記セルフリフレッシュ周期を測定するための内部リフレッシュ周期測定回路を、有している」こと、「前記コマンドデコード部は、前記外部コマンドとして、前記セルフリフレッシュ周期を測定するためのテストモードコマンドを得ると、…前記内部リフレッシュ周期測定回路に前記外部クロックを基準クロックとして供給する」こと、「前記内部リフレッシュ周期測定回路は、入力された前記内部発振信号の前記セルフリフレッシュ周期中に、供給される前記基準クロックの数をカウントするカウンタを有する」ことを開示していない。即ち、上記特許文献２及び上記特許文献３のいずれも、ダイナミック型ＲＡＭのリフレッシュ周期測定に関しては開示がない。
【００３２】
更に、上記特許文献２及び上記特許文献３のいずれも、「ダイナミック型ＲＡＭを有する半導体集積回路装置がセルフリフレッシュ周期でセルフリフレッシュ動作を行っている際の動作電流を測定するデジタル測定器」についても開示がない。
【発明の効果】
【００３３】
本発明によれば、リフレッシュ周期測定回路を内部に備えることによって、正確な周期の測定を可能とした、ダイナミック型ＲＡＭを有する半導体集積回路装置が得られる。
【００３４】
更に、本発明によれば、ダイナミック型ＲＡＭを有する半導体集積回路装置の長周期の測定をも可能とするデジタル測定器が得られる。
【発明を実施するための最良の形態】
【００３５】
次に、本発明の実施例について図面を参照して説明する。
【００３６】
本発明の特徴は、DRAMを有する半導体集積回路装置の内部周期を、半導体集積回路装置に外部から入力された基準クロックの周期の何倍かを半導体集積回路装置の内部カウンタ回路で計測し、結果をテストモードで出力することにある。これにより、デバイスに要求される動作温度、電圧の変化を補償して内部周期を測定することが可能となる。
【００３７】
図１を参照すると、本発明の第１の実施例による内部リフレッシュ周期測定回路２０は、回路外部からテストモード信号ＴＭ１を入力された後、内部発振信号LOSC又はOSCを受け、回路外部からの基準クロックICLKによりカウンタ２１内に値を積算し、次の内部発振信号LOSC又はOSCを受けると、その積算された値CNTをレジスタ２２に格納し、格納された値RGを、所定数のＦＥＴ２３を介して、回路外部の入出力バスＩ／Ｏに出力するものである。所定数のＦＥＴ２３は、テストモード信号ＴＭ１がハイレベルである期間（すなわち、テストモード期間）はオンする出力回路として作用するものである。この入出力バス（Ｉ／Ｏ）の積算された値CNTを用いることにより、内部発振信号LOSC又はOSCの周期の測定が可能となる。
【００３８】
なお、図１において、内部発振信号LOSCのテストの際には、内部リフレッシュ周期測定回路２０には、ロウレベルとされたテストモード信号ＴＭ２が与えられており、内部発振信号OSCのテストの際には、内部リフレッシュ周期測定回路２０には、ハイレベルとされたテストモード信号ＴＭ２が与えられている。
【００３９】
詳細には、内部リフレッシュ周期測定回路２０は、更に、１安定マルチバイブレータ(One-Shot)２４を有する。１安定マルチバイブレータ２４は、内部発振信号LOSC又はOSCを受け、内部発振信号LOSC又はOSCの立上りに応答して、カウンタ２１内の値をレジスタ２２に入力させるためのパルス状信号Ｏ１を生成すると共に、パルス状信号Ｏ１の立下りに応答して、カウンタ２１内をリセットさせるためのパルス状信号Ｏ２を生成する。カウンタ２１は、パルス状信号Ｏ２によりリセットされてから次のパルス状信号Ｏ２によりリセットされるまでの基準クロックICLKのエッジ数を積算する。レジスタ２２は、パルス状信号Ｏ１に応答して、カウンタ２１内の積算された値CNTをRGとして記憶する。
【００４０】
図２を参照すると、図１の内部リフレッシュ周期測定回路２０を搭載したＳＤＲＡＭ３０を有する半導体集積回路装置が示されている。
【００４１】
図２において、この半導体集積回路装置は、外部入力クロックCLKに同期してデータの出力や入力を行う半導体ダイナミックメモリであり、第１乃至第４のメモリアレイ（第１乃至第４のバンク＃０〜＃３）を持っている。便宜上、第１乃至第４のバンク＃０〜＃３のうち第２及び第３のバンク＃１及び＃２は図示しないが、第２及び第３のバンク＃１及び＃２も第１及び第４のバンク＃０及び＃３と同じ構成である。この半導体集積回路装置は、インタフェースとして、CLK（クロック）、CKE（クロックイネーブル）、CS（チップセレクト）、WE（ライトイネーブル）、CAS（カラムアドレスストローブ）、RAS（ロウアドレスストローブ）のクロック端子及び制御系信号端子と、Ａ0−Ａ12（メモリアレイアドレス）、ＢＡ0,ＢＡ1（バンクアドレス）のアドレス系信号端子と、ＵＤＱＭ,ＬＤＱＭ（データマスク信号）、ＤＱ0−15（データ入出力信号）のデータ入出力系信号端子を持っている。
【００４２】
この半導体集積回路装置は、更に、ＳＤＲＡＭ３０のコントロールロジック(CONTROL LOGIC)（即ち、コントロール部）３１を有する。
【００４３】
コントロールロジック３１は、CS（チップセレクト）、WE（ライトイネーブル）、CAS（カラムアドレスストローブ）、RAS（ロウアドレスストローブ）の信号の組合せによる外部からのコマンドを受け付け、当該コマンドをデコードする入力バッファ回路(COMMAND DECODE)（即ち、コマンドデコード部）３２を有する。
【００４４】
入力バッファ回路(COMMAND DECODE)３２は、CKE、CS、WE、CAS、RASの信号の組合せによる外部からのコマンドをデコードし、内部周期測定のテストモードコマンド（ＭＲＳ(Mode Register Set)）を得ると、コントロールロジック(CONTROL LOGIC)３１は、セルフリフレッシュコントロール回路(SELF_REFRESH  CONTROL)３３を起動する。起動されると、セルフリフレッシュコントロール回路３３は、第１乃至第４のメモリアレイ（第１乃至第４のバンク＃０〜＃３）に対して、スーパーセルフリフレッシュ（長周期セルフリフレッシュ）動作（又は通常のセルフリフレッシュ動作）を行う。この際、セルフリフレッシュコントロール回路３３は、内部リフレッシュ周期測定回路２０にLOSC（又はOSC）信号を入力する。それを受けて内部リフレッシュ周期測定回路２０が測定可能な状態に遷移する。内部リフレッシュ周期測定回路２０は、入力バッファ回路３２からのテストモード信号TM1がHIGHとなり、CLKが周期測定基準クロックICLKとして入力されるとともに、そのときの内部入出力バス（Ｉ／Ｏ）の値がデータ出力レジスタ(DATA OUTPUT REGISTER)に出力される状態に移行する。内部周期測定が終了すると、内部リフレッシュ周期測定回路２０からDATA OUTPUT REGISTERに周期の測定データ（測定値）が逐次入力され、測定値が外部の出力バッファ回路（DQ）に出力される。
【００４５】
外部に出力された測定値と外部クロックCLK（テスタ）の周期を掛け合わせることで、この半導体集積回路装置(チップ)のリフレッシュ周期の結果を求めることができる。
【００４６】
次に、図３及び図４を参照して、図１及び図２の内部リフレッシュ周期測定回路２０の動作を説明する。外部コマンドＭＲＳを用いて、内部周期測定のテストモードにエントリーすることで、テストモード信号TM1がHIGHとなり、外部クロックCLKが周期測定基準クロックICLKとして入力されるとともに、そのときの内部入出力バス（Ｉ／Ｏ）の値がDQから出力される状態に移行する。
【００４７】
同時に、クロッキングを開始したICLKを受け、カウンタ２１は、カウントアップ動作をはじめる。
【００４８】
次に、外部コマンドＳＥＬＦを用いて、スーパーセルフリフレッシュモード（又はセルフリフレッシュモード）にエントリーすることで、測定対象たる内部発振信号LOSC（又はOSC）が動作をはじめる。この内部発振信号LOSC（又はOSC）の立上りに応答して、カウンタ２１の値CNTがパルス状信号Ｏ１によりレジスタ２２内に格納値RGとして格納された後、カウンタ２１の値CNTがパルス状信号Ｏ２によりリセットされる。続いて、カウンタ２１は、カウントアップ動作を行い、内部発振信号LOSC（又はOSC）の次の立上りに応答して、カウンタ２１の値CNTがパルス状信号Ｏ１によりレジスタ２２内に格納値RGとして格納された後、カウンタ２１の値CNTがパルス状信号Ｏ２によりリセットされる。
【００４９】
レジスタ２２に入力された値は、内部入出力バス（Ｉ／Ｏ）へ出力され、その値は、逐次、出力バッファ回路(DQ)から外部へ出力される。
【００５０】
外部に出力された測定値からテスタから入力される外部クロックCLKの周期を掛け合わせることで、この半導体集積回路装置(チップ)のリフレッシュ周期の結果を求めることができる。
【００５１】
故に、使用した測定基準クロックの周期と測定値から内部リフレッシュ周期の測定が可能となる。
【００５２】
図２において、内部リフレッシュ周期の測定が終了した後は、図４に示したように、外部コマンドＳＥＬＦＸを用いて、スーパーセルフリフレッシュモード（又はセルフリフレッシュモード）から出る。即ち、入力バッファ回路（即ち、コマンドデコード部）３２は、外部コマンドＳＥＬＦＸをデコードすると、セルフリフレッシュコントロール回路３３の起動をストップすると共に、内部発振信号LOSC（又はOSC）の内部リフレッシュ周期測定回路２０への供給をストップする。  続いて、図４に示したように、外部コマンドＭＲＳを用いて、テストモードがクリアされる。即ち、入力バッファ回路（即ち、コマンドデコード部）３２は、外部コマンドＭＲＳとしてテストモードクリアをデコードすると、リセットパルスＲＳＴを内部リフレッシュ周期測定回路２０に出力し、内部リフレッシュ周期測定回路２０内のカウンタ２１及びレジスタ２２をクリアすると共に、内部リフレッシュ周期測定回路２０へのテストモード信号TM1をLOWにし、内部リフレッシュ周期測定回路２０への周期測定基準クロックICLKの供給をストップする。
【００５３】
ここで、図１及び図２の内部リフレッシュ周期測定回路２０は、外部からのクロックにより内部で動作する基準クロックを決定しているため、外部からのクロックの周波数を上げることにより半導体集積回路装置（LSI）内部に負荷をかけ、バーンイン(burn-in：B/I)試験を加速させることができる。バーンイン試験とは、厳しい条件や負荷（高温、高電圧等）を与えてチップ試験をし不良ビットをあぶりだすことをいう。このように、本発明では、“外部”から内部クロックの周波数を上げることができるので、チップの試験時に負荷を与えて不良試験を加速させることも行える。
【００５４】
本発明によれば、ＳＤＲＡＭ３０内部に内部リフレッシュ周期測定回路２０を搭載することでリフレッシュ周期を直接測定が可能となる。内部リフレッシュ周期測定回路２０は基準クロックの周期調整により、原理上高い精度がえられ、構成はほとんどがカウンタ回路、レジスタ回路であり、回路規模も極めて小さく容易に搭載が可能となり、桁で変化する周期の測定にも対応可能となる。測定に要する時間も原理上、最短にできる（〜約１０秒）。
【００５５】
また、本発明は、リフレッシュ周期の温度センサートリミングに応用が可能である。すなわち、外部からのクロックにより内部の基準クロックが決定されるため、デバイスに要求される動作温度や電圧の変化を補償して内部のリフレッシュ周期を測定することが可能となる。
【００５６】
図５を参照すると、本発明の第２の実施例による内部リフレッシュ周期測定回路２０’が示されている。この内部リフレッシュ周期測定回路２０’は、図１の内部リフレッシュ周期測定回路２０において、所定数のＦＥＴ２３の代りに、所定数のスイッチ２３’を用いたものである。所定数のスイッチ２３’は、テストモード信号ＴＭ１がハイレベルである期間（すなわち、テストモード期間）はオンする出力回路として作用するものである。
【００５７】
ここで、図１、図２、及び図５を参照して、本発明の一態様としての半導体集積回路装置を、まとめておく。即ち、本態様によれば、ダイナミック型ＲＡＭ３０を有する半導体集積回路装置であって、前記ダイナミック型ＲＡＭ３０は、メモリアレイ(BANK#0〜#3)と、前記ダイナミック型ＲＡＭ３０の外部からの外部クロックCLKを受けるコントロール部３１とを有し、前記コントロール部３１は、前記ダイナミック型ＲＡＭ３０の外部からの外部コマンドを受け付け、当該外部コマンドをデコードするコマンドデコード部３２と、起動されると、前記メモリアレイに対して、セルフリフレッシュ動作をセルフリフレッシュ周期で繰り返し行うセルフリフレッシュコントロール回路３３とを有している前記半導体集積回路装置において、
前記ダイナミック型ＲＡＭ３０は、前記セルフリフレッシュ周期を測定するための内部リフレッシュ周期測定回路２０又は２０’を、更に、有し、
前記コマンドデコード部３２は、前記外部コマンドとして、前記セルフリフレッシュ周期を測定するためのテストモードコマンドを得ると、前記内部リフレッシュ周期測定回路にテストモードであることを表わすテストモード信号TM1を出力すると共に、前記内部リフレッシュ周期測定回路に前記外部クロックCLKを基準クロックICLKとして供給し、続いて前記セルフリフレッシュコントロール回路３３を起動するものであり、
前記セルフリフレッシュコントロール回路３３は、起動されると、前記メモリアレイに対して、前記セルフリフレッシュ動作を行うと共に、前記セルフリフレッシュ周期を有する内部発振信号OSC又はLOSCを前記内部リフレッシュ周期測定回路に出力するものであり、
前記内部リフレッシュ周期測定回路は、入力された前記内部発振信号の前記セルフリフレッシュ周期中に、供給される前記基準クロックの数をカウントするカウンタ２１と、該カウンタ２１のカウント結果を前記テストモード信号に応答して前記内部リフレッシュ周期測定回路２０の外部に出力する出力回路２３又は２３’とを有するものであることを特徴とする半導体集積回路装置が得られる。
【００５８】
なお、前記出力回路は、前記カウンタ２１のカウント結果を前記テストモード信号に応答して前記ダイナミック型ＲＡＭ３０内の入出力バスＩ／Ｏに出力するものであればよい。
【００５９】
また、前記出力回路によって前記内部リフレッシュ周期測定回路の外部に出力された前記カウント結果と前記外部クロックの周期とを掛け合わせることで、前記半導体集積回路装置のセルフリフレッシュ周期を求めることができる。
【００６０】
典型的には、前記セルフリフレッシュ周期は、通常のセルフリフレッシュ周期と、該通常のセルフリフレッシュ周期よりも長周期のスーパーセルフリフレッシュ周期との内の一方である。
【００６１】
また、前記内部リフレッシュ周期測定回路は、更に、１安定マルチバイブレータ２４と、前記カウンタ２１の出力端に接続されたレジスタ２２とを有し、
前記１安定マルチバイブレータ２４は、前記内部発振信号を受け、前記内部発振信号の立上りに応答して、前記カウンタ２１内の値を前記レジスタ２２に入力させるための第１のパルス状信号Ｏ１を生成すると共に、該第１のパルス状信号の立下りに応答して、前記カウンタ２１内をリセットさせるための第２のパルス状信号Ｏ２を生成するものであり、
前記カウンタ２１は、前記第２のパルス状信号によりリセットされてから次の第２のパルス状信号によりリセットされるまでの前記基準クロックの数をカウントするものであり、
前記レジスタ２２は、前記第１のパルス状信号に応答して、前記カウンタ２１内の値を前記カウント結果として記憶するものであり、
前記出力回路は、前記レジスタに記憶されたカウント結果を前記テストモード信号に応答して前記内部リフレッシュ周期測定回路の外部に出力するものであってもよい。
【００６２】
また、前記コマンドデコード部３２は、前記外部コマンドとして、前記テストモードコマンドを得ると、前記内部リフレッシュ周期測定回路に前記テストモード信号を出力すると共に、前記内部リフレッシュ周期測定回路に前記外部クロックを基準クロックとして供給し、続いて、前記コマンドデコード部３２は、前記外部コマンドとして、セルフリフレッシュモードへのエントリコマンドを得ると、前記セルフリフレッシュコントロール回路３３を起動するものであってもよい。
【００６３】
現有メモリテスタでは、長周期の動作電流を直接測定できないため、上述の実施例では半導体集積回路装置(LSI)内部に内部周期信号を測定できるテストモードを持たせ、間接的に測定を可能とした。しかし、ここでは、直接、長周期の動作電流を測定する測定器への応用例を説明する。
【００６４】
図６を参照すると、本発明の第３の実施例によるデジタル測定器６０が示されている。本デジタル測定器６０は、以下の構成要素から構成される。
【００６５】
(a) Ａ／Ｄ(analog-to-digital)変換器６１  ・・・  前記動作電流の測定アナログデータMEASをデジタルデータに変換することにより、前記デジタルデータを測定データ（取得データ）として取得する。電流測定の場合、電流値を一旦、電圧値に変換するため、その瞬間の電流を得ることはできず、約100μsec期間の平均電流となる。また、その測定動作に要する時間も約１００μsecとなる。このため、スタートパルス信号START_A/Dを受けると、測定データの取得（測定アナログデータMEASのサンプリング）を開始し、取得（測定アナログデータMEASのサンプリング）が完了すると、レディパルス信号READY_A/Dを出力する仕様。
【００６６】
(b) 加算器６２、除算器６３  ・・・  複数の測定データ（Ａ／Ｄ変換器６１の出力データ）を加算器６２で積算し、積算値を測定回数Ｎ（Ｎは３以上の整数）で除算器６３にて割り、平均値を求める。ここでは、加算器６２及び除算器６３のいずれも、クロックキングを受けると、２入力のデータを受け取り、演算、出力する仕様とした。また、クリア信号（リセットパルス信号）RESETにより、内部に保持されるレジスタデータをゼロにクリア（リセット）する。
【００６７】
(c) タイマー６４  ・・・  測定データの取得周期を、取得が完了してから次の取得が開始されるまでの時間間隔を調整することにより、調整する（現有装置にはこれがない）。スタートパルス信号START_TIMERで時間計測を開始し、与えられたWAIT-TIMEが経過すると、レディパルス信号READY_TIMERをコントローラ６５へ出力し、時間計測が終了したことを知らせる。
【００６８】
(d) コントローラ６５  ・・・  上記Ａ／Ｄ変換器６１、上記加算器６２、上記除算器６３、上記タイマー６４を制御し、測定を完結する。トリガーパルス信号MEAS_TRIGを受けると、測定動作を開始し、測定動作が完了するとレディパルス信号MEAS_READY信号を出力する仕様。また、基準クロック信号（MCLK信号）により、同期動作する単相の順序回路である。
【００６９】
図６のデジタル測定器６０の測定動作を図７及び図８にて説明する。この例では、測定データの取得が完了してから次の取得が開始されるまでの時間間隔が約１０msで、測定回数１０回（Ｎ＝１０）を実施し、その平均値を最終的に出力する。
【００７０】
まず、図示しないメモリテスタのＣＰＵ（テスタープロセッサ）等から、測定命令が発行され、トリガーパルス信号MEAS_TRIGがパルス駆動される。これをコントローラ６５が受け、リセットパルス信号RESETを発行する。これにより、加算器６２、除算器６３の保持データはクリア（初期化）され、測定準備が整う。
【００７１】
次に、コントローラ６５は、Ａ／Ｄ変換器６１に対し、スタートパルス信号START_A/Dをパルス駆動し、測定データの取得を行う。約１００μsec後、測定データが出力できると、A/D変換器６１はレディパルス信号READY_A/Dを返す。
【００７２】
レディパルス信号READY_A/Dを受けたコントローラ６５は、加算器６２に対し、クロッキング動作を実施（CLK1をパルス駆動）し、加算器６２に加算演算を行わせる。最初は０との加算なので、最初の測定データそのものとなるが、２回目以降、測定データの積算が行われることになる。
【００７３】
加算器６２に対する加算演算に続いて、コントローラ６５は、タイマー６４に対し、スタートパルス信号START_TIMER信号をパルス駆動し、タイマー６４を起動させ、設定されたWAIT-TIME（約１０ms）だけ、測定の一時停止状態を継続する。WAIT-TIME時間が経過すると、タイマー６４は、レディパルス信号READY_TIMERをコントローラ６５に返す。コントローラ６５は、レディパルス信号READY_TIMERを受けると、２回目の測定動作へ移行する。この待ち時間（約１０ms）により、測定データの取得周期が制御できることになる。
【００７４】
なお、従来のデジタル計測では、測定データの取得の完了から次の取得の開始までの時間間隔は短いほどよいという観点から、この時間間隔は約100μsec〜約1msの一定値に固定されているのが実状である。
【００７５】
２回目の測定は、１回目の測定と同様に、コントローラ６５は、Ａ／Ｄ変換器６１に対し、スタートパルス信号START_A/Dをパルス駆動し、測定データの取得を行う。以降、コントローラ６５は、２回目の測定を、１回目の測定と同様に、制御する。
【００７６】
コントローラ６５は、これ以降、Ｎ回目の測定まで、同様の動作を繰り返す。Ｎ回目の測定が終わると、除算器６３に対し、クロッキング動作を実施（CLK2をパルス駆動）し、除算演算を実施させ、測定平均値が出力される。図７及び図８の例では、１０回の測定で積算された#1f4(16進数)が、測定回数N=10で除算された#32(16進数)が得られた、としている。
【００７７】
一連の測定が完了すると、コントローラ６５は、レディパルス信号MEAS_READYをメモリテスタのＣＰＵ（テスタプロセッサ）等へ返し、測定が終了したことを知らせるとともに、最終測定データRESULTは出力装置へ転送される。
【００７８】
つまり、本デジタル計測器６０では、測定データの取得の完了から次の取得の開始までの時間間隔と測定回数を指定できるのが仕様上の特徴である。従来は、測定データの取得の完了から次の取得の開始までの時間間隔が約１ｍｓ程度で固定されているため、測定回数を最大の1000回としても、１秒間（１ｍｓ×１０００回）の平均電流しか観測できず、無駄に測定回数が多い測定になってしまう。それに対し、本デジタル計測器６０では、例えば、測定データの取得の完了から次の取得の開始までの時間間隔１０ｍｓで、１０００回の測定を実施でき、１０秒間の平均電流が観測できる。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施例による内部リフレッシュ周期測定回路のブロック図である。
【図２】図１の内部リフレッシュ周期測定回路を搭載したＳＤＲＡＭを有する半導体集積回路装置のブロック図である。
【図３】図１の内部リフレッシュ周期測定回路の動作を示した図である。
【図４】図１の内部リフレッシュ周期測定回路の動作（図３の続き）を示した図である。
【図５】本発明の第２の実施例による内部リフレッシュ周期測定回路のブロック図である。
【図６】本発明の第３の実施例によるデジタル測定器のブロック図である。
【図７】図６のデジタル測定器の測定動作（１）（測定開始から連続測定まで）を示した図である。
【図８】図６のデジタル測定器の測定動作（２）（連続測定から測定終了まで）を示した図である。
【図９】関連技術（１）の説明に使用する半導体集積回路装置を示した図である。
【図１０】図９の半導体集積回路装置の動作を示した図である。
【図１１】関連技術（１）の説明に使用するもう一つの半導体集積回路装置を示した図である。
【図１２】関連技術（２）の説明に使用する図であり、長周期動作電流（ICC6SSR）測定結果（実測データ）を示した図である。
【図１３】関連技術（３）の説明に使用する図である。
【符号の説明】
【００８０】
２０    内部リフレッシュ周期測定回路
２１    カウンタ
２２    レジスタ
２３    所定数のＦＥＴ
２４    １安定マルチバイブレータ
２０’    内部リフレッシュ周期測定回路
２３’    所定数のスイッチ
３０    ＳＤＲＡＭ
３１    コントロールロジック
３２    入力バッファ回路
３３    セルフリフレッシュコントロール回路
６０    デジタル測定器
６１    Ａ／Ｄ変換器
６２    加算器
６３    除算器
６４    タイマー
６５    コントローラ
【図１】
2005166149.tif 000003
【図２】
2005166149.tif 000004
【図３】
2005166149.tif 000005
【図４】
2005166149.tif 000006
【図５】
2005166149.tif 000007
【図６】
2005166149.tif 000008
【図７】
2005166149.tif 000009
【図８】
2005166149.tif 000010
【図９】
2005166149.tif 000011
【図１０】
2005166149.tif 000012
【図１１】
2005166149.tif 000013
【図１２】
2005166149.tif 000014
【図１３】
2005166149.tif 000015