(57)【要約】【課題】光学的メモリの膨大な記憶容量を有効に活用することができかつ論理回路の再構成を無駄なく行うことが可能であり、コールドスタートを行う論理回路にも適用することが可能な光再構成型ゲートアレイを提供する。【解決手段】再生光照射手段により光学的メモリから光パターンとして再生される再生光を光電変換し１ビットの論理値として出力する光電変換回路Ｐを一乃至複数有し、光電変換回路Ｐが出力する論理値に従って論理演算回路の再構成を行う光再構成論理ブロック１５が、複数配列されてなる光再構成型ゲートアレイにおいて、光再構成論理ブロック１５が、光電変換回路Ｐが出力する電気信号を論理入力値として使用する光論理入力回路２０，２５を備えた構成とした。これにより、再生光として光構成型ゲートアレイに入力することにより、論理回路に対して光学的に入力変数を入力することが可能となる。【選択図】        図３
2005051059.tif 000002
【特許請求の範囲】
【請求項１】
再生光照射手段により光学的メモリから光パターンとして再生される再生光を光電変換し１ビットの論理値として出力する光電変換回路を一乃至複数有し、前記光電変換回路が出力する論理値に従って論理演算回路の再構成を行う光再構成論理ブロックが、複数配列されてなる光再構成型ゲートアレイにおいて、
前記光再構成論理ブロックが、前記光電変換回路が出力する電気信号を論理入力値として使用する光論理入力回路を備えていることを特徴とする光再構成型ゲートアレイ。
【請求項２】
前記光論理入力回路は、ｎ個（ｎ≧１）の光電変換回路が出力する論理値をｎビットの選択値入力とし前記選択値入力に従って複数の被選択入力のうちから一乃至複数の被選択入力を選択して出力する選択回路であって、前記被選択入力のうちの少なくとも一つに論理０又は論理１が定常的に入力され、前記被選択入力のうちの少なくとも一つに電気回路により変更可能な論理値が入力されているものであることを特徴とする請求項１記載の光再構成型ゲートアレイ。
【請求項３】
前記光論理入力回路は、
論理値を入出力する入出力配線と論理１レベルとの間を接続するプルアップ線上に配設された第１のスイッチング素子と、
前記入出力配線と論理０レベルとの間を接続するプルダウン線上に配設された第２のスイッチング素子と、
前記第１、第２のスイッチング素子に対応してそれぞれ設けられた前記光電変換回路と、を備え、
前記第１、第２のスイッチング素子は、前記各光電変換回路の出力値に応じて接断を行うことを特徴とする請求項１記載の光再構成型ゲートアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路の構成情報を含む光パターンの照射を行うことにより論理回路構成データの書き込みを行い、その論理回路構成データに基づき論理回路の再構成を行うことが可能な光再構成型ゲートアレイに関する。
【背景技術】
【０００２】
従来、再構成可能なゲートアレイとして、ＦＰＧＡ（Field Programmable Gate Array）が広く知られている。ＦＰＧＡにおいては、プログラム可能な論理演算セルがアレイ状に配列されており、また、各論理演算セル間を結ぶ配線もゲートにより再構成することができる。
【０００３】
図１１はＦＰＧＡの典型的なアーキテクチャを表す図である。典型的なＦＰＧＡでは、基本的な論理関数の演算を行う再構成論理ブロック（CLB : Configurable Logic Block）１０１と、再構成型接続ブロック（Programmable Interconnect）１０２とが二次元的なアレイ状に配置され、各再構成型接続ブロック１０２がバス１０３で接続されたアレイ構造１０４を有する。また、アレイ構造１０４の４辺に沿って、外部回路とアレイ構造１０４との入出力を行う入出力セル（I/O cell）１０５が配置された構成を有する。各バス１０３は縦横に交差する格子状に形成されており、各バス１０３の交点に再構成型接続ブロック１０２が配置されている。また、再構成論理ブロック１０１は、バス１０３の格子目内に配置されており、４方のバス１０３にそれぞれ接続されている。
【０００４】
再構成論理ブロック１０１は、基本的な論理関数がルックアップ・テーブル（Look-Up Table : 以下、「ＬＵＴ」という。）として記憶されたメモリである。従って、このＬＵＴを書き換えることにより、各再構成論理ブロック１０１における論理関数の再構成が可能である。再構成型接続ブロック１０２は交差するバス１０３の各配線間の接続の切り替えを行うスイッチング・マトリックスである。この再構成型接続ブロック１０２の接続切り替えの設定についても、再構成が可能である。
【０００５】
ＦＰＧＡの再構成データはＲＯＭやＲＡＭ等の外部メモリ（図示せず）に記憶されており、要求に応じてＦＰＧＡ内にダウンロードされる。これにより、ＦＰＧＡ内の再構成論理ブロック１０１や再構成型接続ブロック１０２の再構成が行われ、目的に応じた論理回路が構成される。
【０００６】
図１２は図１１の再構成論理ブロックの回路構成を表す図である。再構成論理ブロック１０１は、３つのＬＵＴ１１０〜１１２、８つのマルチプレクサ（multiplexer : 以下、「ＭＵＸ」という。）１１３〜１２０、及び２つのラッチ１２１，１２２を備えた構成からなる。
【０００７】
２組の４ビット入力G，Fは、図１２の再構成論理ブロック１０１左側のＬＵＴ１１０，１１１に入力される。ＬＵＴ１１０，１１１は、入力G，Fに対応して、真理値表を参照することにより論理関数の演算結果をＬＵＴ１１２に出力する。更に３番目のＬＵＴ１１２は、前段の２つのＬＵＴ１１０，１１１による演算結果を入力として、更に論理演算を行い、その結果をＭＵＸ１１７〜１２０に出力する。
【０００８】
また、図１２の再構成論理ブロック１０１上側からは、４ビットの制御用変数Cが入力される。これらは、ＭＵＸ１１３〜１１６において選択され、ＬＵＴ１１２、ＭＵＸ１１７，１１９、及びラッチ１２１，１２２のイネーブル・ノードE及びセット／リセットノードS/Rに入力される。ＭＵＸ１１７〜１２０は、ＬＵＴ１１０〜１１２の出力又はＭＵＸ１１４の出力の中から選択し、その結果をラッチ１２１，１２２又は出力ノードＸ，Ｙに出力する。ラッチ１２１，１２２の出力は、出力ノードＸＱ，ＹＱに出力される。
【０００９】
ＭＵＸ１１３〜１２０は、それぞれその内部に入力ノードの選択番号を記憶するためのラッチを備えている。再構成論理ブロック１０１における論理回路の再構成は、ＬＵＴ１１０〜１１２の書き換えや、又はＭＵＸ１１３〜１２０のラッチの選択番号を書き換えにより行われる。従来のＦＰＧＡでは、論理回路の再構成をするための構成データはシリアル転送によって、ＦＰＧＡ内部にあるＬＵＴ１１０〜１１２やＭＵＸ１１３〜１２０に格納される。このようにＦＰＧＡにおいては、再構成データに従って論理回路構造そのものが再構成される。そして、この論理回路構造の再構成が終了した後に、再構成された論理回路に対して入出力セル１０５を通して入力変数が入力され、論理関数の演算が行われる。
【００１０】
上述のようなＦＰＧＡでは、構成データをシリアル転送するため、再構成時間が長くなるという問題がある。一方、近年は、再構成可能なゲートアレイにおいて、論理回路の再構成データを、光パターンを使用して並列的に書き込む光再構成型ゲートアレイ（OPGA : Optically Programmable Gate Array）が研究・開発されている（例えば、特許文献１〜４、非特許文献２〜５参照）。光再構成型ゲートアレイにおいては、論理回路の再構成データを、光による広いバンド幅を利用して並列的に書き込むため、マイクロ秒オーダーでの瞬間的な論理回路の再構成が可能である。
【００１１】
図１３は光再構成型ゲートアレイの光学系を表す模式図である。図１３において、光再構成型ゲートアレイの光学系は、光再構成型ゲートアレイ・チップ１２５の上面にホログラムメモリ１２６を配置した構成からなる。ホログラムメモリ１２６に再生照明光を照射すると、ホログラムメモリ１２６からは、論理回路の再構成情報を有する光パターンからなる再生光１２７が出る。この再生光１２７は、光再構成型ゲートアレイ・チップ１２５の上面に照射される。
【００１２】
図１４は非特許文献２，３に記載された光再構成型ゲートアレイ・チップの受光部の配置を示す図である。図１４（ａ）が分散型、図１４（ｂ）が集中型の配置である。図１４において、再構成論理ブロック１０１、再構成型接続ブロック１０２、バス１０３、及び入出力セル１０５は、従来のＦＰＧＡと同様のものである。
【００１３】
分散型の光再構成型ゲートアレイ１３０においては、各再構成論理ブロック１０１に対して１つの受光部１３１が設けられている。この受光部１３１から、各再構成論理ブロック１０１やその周辺の再構成型接続ブロック１０２に対する再構成データが、光パターンの信号として入力される。また、集中型の光再構成型ゲートアレイ１３０’においては、受光部１３２は、再構成論理ブロック１０１のアレイの中央に配置されており、この受光部１３２から、総ての再構成論理ブロック１０１及び再構成型接続ブロック１０２に対する再構成データが、光パターンとして入力される。光が照射された受光部１３１又は受光部１３２は光電変換により光パターンを再構成データの電気信号に変換する。受光部１３１又は受光部１３２から入力された再構成データは、それぞれの再構成論理ブロック１０１及び再構成型接続ブロック１０２に送られる。各再構成論理ブロック１０１及び再構成型接続ブロック１０２は、受光部１３１又は受光部１３２から出力される電気信号により、記憶データを更新し、論理回路の再構成が行われる。
【００１４】
このように、従来の光再構成型ゲートアレイは、ＦＰＧＡの論理回路の再構成データの入力を、従来の電気的なシリアル・インタフェースに代えて、光学的なパラレル・インタフェースとすることで、再構成データの転送速度を速め、瞬間的な論理回路の再構成を可能としている。すなわち、光再構成型ゲートアレイにおいては、ホログラムメモリのような、膨大な記憶容量を有する光学的メモリを用いて論理回路の再構成データを記憶する。そして、光学的メモリから再構成データを光学的に再生し、再構成論理ブロックや再構成型接続ブロック等における論理回路の再構成を高速に行うことができる。従って、多くの再構成データを光学的メモリに記憶し、リアルタイムに論理回路の再構成を行いながら、各再構成論理ブロックにより論理演算処理を行うことが可能である。
【００１５】
そして、ＦＰＧＡと同様、論理回路の再構成が終了した後に、入出力セル１０５を通して入力変数が入力され、所望の論理演算が実行される。
【特許文献１】特開２００２−３５３３１７号公報
【特許文献２】米国特許第５９５９７４７号明細書
【特許文献３】米国特許第６０５７７０３号明細書
【特許文献４】米国特許第６０７２６０８号明細書
【非特許文献１】S.D,Brown, R.J.Francis, J.Rose, and Z.G.Vranesic, "Field-Programmable Gate Arrays", Kluwer Academic Publishers, Norwell, 1992
【非特許文献２】J. Mumbru, G. Panotopoulos, D. Psaltis, X. An, F. Mok, S. Ay, S. Barna, and E. Fossum, "Optically Programmable Gate Array", Proc. SPIE of Optics in Computing 2000, The International Society for Optical Engineering, May 2000, Vol. 4089, pp.763-771
【非特許文献３】J.Mumbru, G.Zhou, X.An, W.Liu, G.Panotopoulos, F.Mok, and S.Psaltis, "Optical memory for computing and information processing", Proc. SPIE on Algorithms, Devices, and Systems for Optical Information Processing III, The International Society for Optical Engineering, July 1999, Vol.3804, pp.14-24
【非特許文献４】J. Mumbru, G. Panotopoulos, D. Psaltis, X. An, G. Zhou, F. Mok, "Optically Reconfigurable Gate Array", Proceedings of the 29th Applied Imagery Pattern Recognition Workshop (AIPR‘00), IEEE Computer Society, October 16-18, 2000, pp.84
【非特許文献５】Jose Mumbru, George Panotopoulos, Arrigo Benedetti, Demetri Psaltis, Pietro Perona, "Optically Programmable FPGA Systems", ［online］, ２００１年１２月１３日, California Institute of Technology Division of Engineering and Applied Science, ［平成１５年７月２１日検索］, インターネット＜URL : http://www.cnse.caltech.edu/Research02/reports/panotopoulos2full.html＞
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記従来の光再構成型ゲートアレイにおいては、従来、ＦＰＧＡにおいて再構成データを電気的に外部のＲＡＭに格納していたところを、光学的メモリに置き換えたものとみることもできる。しかし、従来のＲＡＭに比べ光学的メモリの記憶容量は極めて大きい。そのため、極めて頻繁に様々なパターンの論理回路の再構成を行わない限り、論理回路の再構成データを格納しても充分に記憶容量に余裕がある。従って、従来の光再構成型ゲートアレイにおいては光学的メモリの膨大な記憶容量を充分に活用しているものであるとはいえない。
【００１７】
一方、通常、論理回路においては、演算を行うための入力変数は、外部から自由に変更することができるように、電気信号として入出力セル、バス、及び再構成型接続ブロックを通して各再構成論理ブロックに入力される。しかし、使用目的によっては、論理演算で必要となる、入力変数として定数を入力することが必要となる場合もある。かかる場合、ＦＰＧＡや従来の光再構成型ゲートアレイでは、入出力セルから目的の再構成論理ブロックに対して定数を入力する必要がある。しかし、目的の再構成論理ブロックに定数を入力するためには、途中の入出力セル、バス、及び再構成型接続ブロックの径路の再構成が必要であるため無駄が多い。また、これら入出力セル、バス、及び再構成型接続ブロックの再構成のために、スイッチング素子の切り替えを行うと、切り替えの際にスイッチング素子の駆動に消費される電力が大きくなる。また、入出力セルから目的の再構成論理ブロックまでの配線が長ければ、その分、配線の引き回し方や配線遅延の設計パラメータの考慮が必要となり、回路設計が複雑となる。
【００１８】
また、外部のハードウェアの状態に応じて処理を変更するような自己診断機能を含む論理回路（例えば、外部ハードウェアが壊れていたときには異常処理を実行し、正常なときにはファームウェアのロードを実行するような論理回路）を構成する場合、電源投入直後に論理回路は外部との接続状態を確認する処理を実行してから、その結果に応じて処理を実行する必要がある。かかる場合、電源投入直後には、外部からの電気信号による入力に依存しない内部生成可能な信号源が必要である。しかし、ＦＰＧＡや上記従来の光再構成型ゲートアレイでは、入力変数は必ず外部から入力する必要があるため、このようなコールドスタートが要求される論理回路に適用することができない。
【００１９】
そこで、本発明の目的は、光学的メモリの膨大な記憶容量を有効に活用することができかつ論理回路の再構成を無駄なく行うことが可能であり、コールドスタートを行う論理回路にも適用することが可能な光再構成型ゲートアレイを提供することにある。
【課題を解決するための手段】
【００２０】
本発明に係る光再構成型ゲートアレイの第１の構成は、再生光照射手段により光学的メモリから光パターンとして再生される再生光を光電変換し１ビットの論理値として出力する光電変換回路を一乃至複数有し、前記光電変換回路が出力する論理値に従って論理演算回路の再構成を行う光再構成論理ブロックが、複数配列されてなる光再構成型ゲートアレイにおいて、前記光再構成論理ブロックが、前記光電変換回路が出力する電気信号を論理入力値として使用する光論理入力回路を備えていることを特徴とする。
【００２１】
この構成によれば、光論理入力回路は、光学的メモリから光パターンとして再生される再生光により、外部から入力される電気信号に頼らない入力信号を光再構成型ゲートアレイ内で内部生成することができる。従って、光学的メモリに入力変数に関するデータを記録しておき、再生光として光構成型ゲートアレイに入力することにより、光構成型ゲートアレイに構成されている論理回路に対して光学的に入力変数を入力することが可能となる。
【００２２】
すなわち、膨大な記憶容量を有する光学的メモリを、論理回路の再構成データのメモリとして利用することに加えて、論理回路に入力する入力変数を記憶するメモリとして利用することが可能となる。従って、膨大な記憶容量を有する光学的メモリの記憶容量を、無駄なく有効に活用することができる。また、これにより、電気的に入力変数を記憶するＲＯＭ等の外部回路を省略することが可能となり、論理演算システム全体をコンパクトに構成することができる。
【００２３】
また、特定の光再構成論理ブロックに対して定数を入力するために、入出力セルから当該光再構成論理ブロックに至る径路上にある入出力セル、バス、及び再構成型接続ブロックの径路の再構成が不要となり、回路の配線構造が単純化される。従って、その分だけ、配線の引き回し方や配線遅延の設計パラメータの考慮が必要な回路設計が容易となる。
【００２４】
また、光学的メモリから入力される再生光により生成される信号を入力変数として利用することができるため、これを外部からの電気信号に依存しない内部発生信号源として利用することができる。従って、光学的メモリに起動時のプログラムを記憶させておき、光再構成型ゲートアレイからのコールドスタートを行うこともできる。
【００２５】
ここで、「光学的メモリ」とは、再生光の光パターンに関する情報を記憶するための光学的な記憶媒体をいう。「光学的メモリ」としては、例えば、ホログラムメモリ、ＣＤ（Compact Disc）、ＭＤ（Mini-Disk）、ＤＶＤ（Digital Versatile Disk）等が使用される。
【００２６】
「再生光照射手段」は、光学的メモリから光パターンを再生光として再生するために、光学的メモリに対して再生照射光を照射する装置をいう。「再生光照射手段」としては、例えば、面発光型レーザ（VCSEL : Vertical Cavity Surface Emitting Lasers）、半導体レーザなどのコヒーレント光源等を使用することができる。
【００２７】
本発明に係る光再構成型ゲートアレイの第２の構成は、前記第１の構成において、前記光論理入力回路は、ｎ個（ｎ≧１）の光電変換回路が出力する論理値をｎビットの選択値入力とし前記選択値入力に従って複数の被選択入力のうちから一乃至複数の被選択入力を選択して出力する選択回路であって、前記被選択入力のうちの少なくとも一つに論理０又は論理１が定常的に入力され、前記被選択入力のうちの少なくとも一つに電気回路により変更可能な論理値が入力されているものであることを特徴とする。
【００２８】
この構成によれば、再生光の光パターンとして選択回路に選択値入力を行うことができる。そして、この選択値入力により、論理０又は論理１の被選択入力を選択すれば、光論理入力回路は、選択回路によって光再構成論理ブロックの入力変数を再生光により光学的に入力することができる。
【００２９】
また、選択回路の被選択入力のうちの少なくとも一つには、電気回路により変更可能な論理値が入力されている。従って、入力変数を光学的に入力する必要がない場合には、入力変数を従来通り電気的に入力するように、自由に切り換えることが可能となる。
【００３０】
ここで、「選択回路」としては、マルチプレクサ、クロスバスイッチ、シフタ等が使用される。
【００３１】
本発明に係る光再構成型ゲートアレイの第３の構成は、前記第１の構成において、前記光論理入力回路は、論理値を入出力する入出力配線と論理１レベルとの間を接続するプルアップ線上に配設された第１のスイッチング素子と、前記入出力配線と論理０レベルとの間を接続するプルダウン線上に配設された第２のスイッチング素子と、前記第１、第２のスイッチング素子に対応してそれぞれ設けられた前記光電変換回路と、を備え、前記第１、第２のスイッチング素子は、前記各光電変換回路の出力値に応じて接断を行うことを特徴とする。
【００３２】
この構成によれば、各光電変換回路に再生光の光パターンを照射することにより、第１のスイッチング素子を接状態、第２のスイッチング素子を断状態とすることによって、入出力配線に対して論理１を入力することができる。また、各光電変換回路に再生光の光パターンを照射することにより、第２のスイッチング素子を接状態、第１のスイッチング素子を断状態とすることによって、入出力配線に対して論理０を入力することができる。これにより、光論理入力回路は、選択回路によって光再構成論理ブロックの入力変数を光学的に入力することができる。
【発明の効果】
【００３３】
以上のように、本発明に係る光再構成型ゲートアレイによれば、光論理入力回路によって光学的メモリから入力される再生光により生成される信号を、外部から入力される電気信号に頼らない入力変数として利用することができるため、外部のハードウェアの状態に応じて処理を変更するような自己診断機能を含む論理回路も、光再構成型ゲートアレイを使用して構成することが可能となる。
【００３４】
また、外部から変更されることがない定数データについては、光学的メモリに記憶させておき、再生光により光再構成論理ブロックに光学的に入力することにより、回路の配線構造を単純化することができる。従って、光再構成型ゲートアレイの論理回路設計が簡単化され、開発ＴＡＴ（turn around time）の短縮を図ることが可能となる。また、それとともに、光学的メモリの膨大な記憶容量を有効に活用することが可能となる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【実施例１】
【００３６】
図１は本発明の実施例１に係る光再構成型ゲートアレイの光学系の構成を表す図である。本実施例に係る光再構成型ゲートアレイ１の光学系は、光再構成型ゲートアレイ１の上面に配設されたホログラムメモリ２、ホログラムメモリ２に再生照明光を照射する再生光照射手段である面発光レーザ３、及び、面発光レーザ３の再生照射光の制御を行う再生光照射制御回路４を備えている。
【００３７】
面発光レーザ３は、ホログラムメモリ２に記録された光パターンに関する情報を再生するための再生照射光を発振するコヒーレント光源である。面発光レーザ３の照射面には、ホログラムメモリ２に対する再生照射光の照射角を制御するための照射角制御部３ａが設けられている。再生照明光の照射角は、光再構成型ゲートアレイ１の動作と同期して時間的に切り換えられる。再生照明光の照射角の制御は、再生光照射制御回路４により照射角制御部３ａを制御することにより行われる。
【００３８】
面発光レーザ３によりホログラムメモリ２に照射された再生照明光は、ホログラムメモリ２を通過して再生光５となる。この際、ホログラムメモリ２にホログラムとして記録されたマスクパターンを再生し、再生光５は光パターンを形成する。この光パターンが光再構成型ゲートアレイ１に照射される。光再構成型ゲートアレイ１は再生光に対して光電変換を行い、光パターンに対応した論理演算回路の再構成を行う。
【００３９】
尚、本実施例においては、ホログラムメモリ２としては透過型ホログラム（リップマンホログラム）メモリを使用した例を示す。しかし、ホログラムメモリ２として反射型ホログラムメモリを使用することも可能である。
【００４０】
図２は光再構成型ゲートアレイの単位回路ブロックの回路構成例を表す図である。本実施例における光再構成型ゲートアレイ１の単位回路ブロックは、４つの光再構成論理ブロック（Logic Block）１５、５つのスイッチング・マトリックス（SM : Switching Matrix）１６、及び４つのＩ／Ｏブロック（IOB : I/O Block）１７を備え、各々が８本の配線１８により結合された構成からなる。
【００４１】
光再構成論理ブロック１５は、光再構成型のＲＡＭにより構成されており、論理演算関数をルックアップテーブル（ＬＵＴ）として記憶する。スイッチング・マトリックス１６は、光再構成型のクロスバスイッチにより構成されており、各光再構成論理ブロック１５及び各Ｉ／Ｏブロック１７間の配線１８の接続状態を切り換える。Ｉ／Ｏブロック１７は、４つの外部からの入出力と配線領域内の８本の配線１８とを結合する回路であり、これも結合状態を光により切り換えることが可能である。
【００４２】
図３は図２の光再構成論理ブロックの回路構成を表す図である。光再構成論理ブロック１５は、入力部に配設された４つのマルチプレクサ（ＭＵＸ）２０、４入力１出力のルックアップ・テーブル（ＬＵＴ）２１、Ｄフリップ・フロップ２２、Ｄフリップ・フロップ２２の出力の切換を行うマルチプレクサ２３、マルチプレクサ２３の出力ノードと８本の配線１８との間に設けられた８つのスリー・ステート・バッファ（Tri-State Buffers）２４、及びＤフリップ・フロップ２２のクリア（ＣＬＲ）信号の切り替えを行うマルチプレクサ２５を備えた構成からなる。また、光再構成論理ブロック１５は、配線領域内の配線１８とは、２２本の入力と８本の出力とで接続されている。
【００４３】
各マルチプレクサ２０，２３，２５は、光電変換回路である光再構成ビット素子を備えており、光信号により選択状態の切り換えを行うことができる。
【００４４】
ルックアップ・テーブル２１は、１６入力１出力のマルチプレクサ２１ａと、マルチプレクサ２１ａの各被選択入力ノードに接続された１６個の光再構成ビット素子２１ｂとから構成されている。ルックアップ・テーブル２１の状態は、この１６個の光再構成ビット素子２１ｂにより決定される。マルチプレクサ２１ａの選択入力ノードは、７入力１出力の４つのマルチプレクサ２０を介して配線領域内の配線１８と結合されている。各マルチプレクサ２０の７つの被選択入力ノードには、論理０、論理１、及び５本の配線領域内の配線１８からの入力値が入力される。これら各マルチプレクサ２０の接続状態は、３個の光再構成ビット素子によって決定される。
【００４５】
マルチプレクサ２１ａの出力ノードは、Ｄフリップ・フロップ２２に直結されている。Ｄフリップ・フロップ２２は、マルチプレクサ２１ａの出力値をラッチする。また、Ｄフリップ・フロップ２２の後段にある３入力１出力のマルチプレクサ２３の被選択入力ノードには、Ｄフリップ・フロップ２２の出力、Ｄフリップ・フロップ２２の反転出力、及びマルチプレクサ２１ａの出力が入力される。そして、マルチプレクサ２３は、２個の光再構成ビット素子によって、選択状態が決定される。
【００４６】
マルチプレクサ２３の出力ノードは、８つのスリー・ステート・バッファ２４を介して配線領域内の配線１８に接続されている。各スリー・ステート・バッファ２４は、１ビットの光再構成ビット素子により接続又は非接続が決定される。
【００４７】
Ｄフリップ・フロップ２２のクリア（ＣＬＲ）・ノードに接続されたマルチプレクサ２５は、論理０、論理１、及び配線領域内の配線１８からの２ビットの入力が、２個の光再構成ビット素子により選択できる構成とされている。これにより、Ｄフリップ・フロップ２２は、光からも電気回路からも初期化することができる。尚、電源起動時には、このマルチプレクサ２５の出力が０となることで、Ｄフリップ・フロップ２２が強制的にリセットされる。
【００４８】
ここで、本実施例で特徴的なのは、光再構成ビット素子の出力値を選択値入力とする、入力段の４つのマルチプレクサ２０及びマルチプレクサ２５の被選択入力ノードに、論理０及び論理１が定常的に入力されていることである。これにより、再生光の光パターンとしてマルチプレクサ２０及びマルチプレクサ２５に選択値入力を行うことができる。そして、この選択値入力により、論理０又は論理１の被選択入力ノードを選択すれば、マルチプレクサ２０又はマルチプレクサ２５によって光再構成論理ブロック１５の入力変数を再生光により光学的に入力することができる。従って、マルチプレクサ２０，２５は、各配線１８から入力変数が入力される配線１８を選択する選択回路としての機能を有すると共に、光再構成ビット素子が出力する電気信号を論理入力値として使用する光論理入力回路としての機能をも有する。
【００４９】
図４は図２のスイッチング・マトリックスの回路構成を表す図である。スイッチング・マトリックス１６は、図２に示すように、縦横に引かれた各８本の配線１８の組の交点に設けられたクロスバスイッチであり、それぞれ垂直に交差する配線同士を結合する役割を有する。１つのスイッチング・マトリックス１６には、８本の配線の交点に設けられた８個の４方向スイッチ３０が用いられている。各４方向スイッチ３０は、既存のＦＰＧＡと同様に、６個のトランスミッション・ゲート３１を有している。各トランスミッション・ゲート３１は、１ビットの光再構成ビット素子３２を有しており、光信号によって光再構成ビット素子３２を切り換えることにより、接断制御を行うことができる。
【００５０】
図５は図２のＩ／Ｏブロックの１入力分の回路構成図である。Ｉ／Ｏブロック１７は、図２に示すように、光再構成型ゲートアレイの単位回路ブロックの中央部にあるスイッチング・マトリックス１６以外の４つのスイッチング・マトリックス１６のそれぞれの一端に接続されている。Ｉ／Ｏブロック１７は、４つの単位回路ブロック外部からの入出力と、配線領域内の８本の配線１８とを結合する役割を有する。従って、Ｉ／Ｏブロック１７は、図５に示した１入力分の回路構成を４組有する構成からなる。
【００５１】
図５において、Ｉ／Ｏブロック１７の配線領域への入力回路は、入力ノードがＩ／Ｏブロックパッド３４に接続され出力ノードが配線領域内の８本の配線１８の何れかに接続された８個のスリー・ステート・バッファ３５から構成されている。各スリー・ステート・バッファ３５は、それぞれ１ビットの光再構成ビット素子３５ａを備え、光入力による接断制御が可能である。
【００５２】
また、Ｉ／Ｏブロック１７の配線領域からＩ／Ｏブロックパッド３４への出力回路は、２つのマルチプレクサ３６，３７、及び１個のスリー・ステート・バッファ３８により構成されている。マルチプレクサ３６は、４入力１出力マルチプレクサであり、入力ノードには配線領域内の２本の配線の信号、論理０、及び論理１が入力される。マルチプレクサ３６は２ビットの光再構成ビット素子を備えており、２ビットの光入力信号により、入力ノードに入力される信号の何れか一を選択して出力ノードに出力する。マルチプレクサ３６の出力ノードは、スリー・ステート・バッファ３８の入力ノードに接続され、スリー・ステート・バッファ３８の出力ノードはＩ／Ｏブロックパッド３４に接続されている。
【００５３】
また、マルチプレクサ３７は、４入力１出力マルチプレクサであり、入力ノードには配線領域内の１本の配線の正論理信号及びその負論理信号、論理０、並びに論理１が入力される。マルチプレクサ３６は２ビットの光再構成ビット素子を備えており、２ビットの光入力信号により、入力ノードに入力される信号の何れか一を選択して出力ノードに出力する。マルチプレクサ３６の出力ノードは、スリー・ステート・バッファ３８のイネーブル入力ノードに接続されている。電源起動時には、スリー・ステート・バッファ３８のイネーブル入力ノードには論理０が出力され、総てのＩ／Ｏブロックパッド３４はハイ・インピーダンスとなる。
【００５４】
ここで、光再構成ビット素子の出力値を選択値入力とするマルチプレクサ３６，３７においても、被選択入力ノードに、論理０及び論理１が定常的に入力されている。これにより、再生光の光パターンとしてマルチプレクサ３６，３７に選択値入力を行うことにより、論理０又は論理１の被選択入力ノードを選択すれば、マルチプレクサ２０又はマルチプレクサ２５によって光再構成論理ブロック１５の入力変数を再生光により光学的に入力することができる。すなわち、マルチプレクサ３６，３７は、各配線１８から入力変数が入力される配線１８を選択する選択回路としての機能を有すると共に、光再構成ビット素子が出力する電気信号を論理入力値として使用する光論理入力回路としての機能をも有する。
【００５５】
図６はｎビットの光再構成ビット素子（光電変換回路）の回路構成を表す図である。光再構成ビット素子は、１個のＣＩＰ４１と１個のリセット付きＴ−ＦＦ（Toggle Flip-Flop）から構成された１ビットの光再構成ビット素子４３がｎ個並列接続された構成からなる。ＣＩＰ４１は、ソースが電源に、ゲートがリフレッシュ入力（REFRESH）に接続されたｐＭＯＳＦＥＴ４１ａと、アノードが接地されカソードがｐＭＯＳＦＥＴ４１ａのドレインに接続された受光素子であるフォト・ダイオード（Photodiode。以下、「ＰＤ」という。）４１ｂからなる。ＰＤ４１ｂのカソードとｐＭＯＳＦＥＴ４１ａのドレインの共通ノードであるトリガ入力ノード４１ｃの負論理が、Ｔ−ＦＦ４２のトリガ入力Ｔに接続されている。
【００５６】
Ｔ−ＦＦ４２は、トリガ入力Ｔの立ち上がりエッジにおいて、出力Ｑの論理値を反転させる。このＴ−ＦＦ４２の出力Ｑは、１ビットの光再構成ビット素子４３の出力値ＣＳとして出力される。
【００５７】
１ビットの光再構成ビット素子は、次のような動作を行う。まず、リフレッシュ入力（REFRESH）をアサートし（Ｌレベルとし）、ｐＭＯＳＦＥＴ４１ａをＯＮ状態として、ＰＤ４１ｂを電源電圧Vccで充電する。これにより、トリガ入力ノード４１ｃは、論理１の電圧（Vcc）となり、Ｔ−ＦＦ４２のトリガ入力Ｔには論理０が入力される。次に、リフレッシュ入力（REFRESH）をネゲートし（Ｈレベルとし）て、ｐＭＯＳＦＥＴ４１ａをＯＦＦ状態とする。そして、ホログラムメモリ２からの再生光がＰＤ４１ｂに照射された場合には、ＰＤ４１ｂは放電し、一定時間後にはトリガ入力ノード４１ｃは論理０の電圧（接地電圧）となり、Ｔ−ＦＦ４２のトリガ入力Ｔには論理１が入力される。従って、再生光がＰＤ４１ｂに照射されてから一定時間経過後にクロックを立ち上げると、Ｔ−ＦＦ４２は、出力Ｑの論理レベルを反転する。一方、再生光がＰＤ４１ｂに照射されなかった場合には、クロックが立ち上がってもＴ−ＦＦ４２は前状態を保持する。
【００５８】
このように、クロックの立ち上がりにおいて論理演算回路の構成情報が瞬時に切り替わることから、ダイナミックな再構成を利用した同期回路の実装が可能となる。
【００５９】
図７は図６における１ビットの光再構成ビット素子のトランジスタレベルの回路構成を表す図である。図７中の小さいインバータ記号は、ウイークタイプを示している。図７の回路では、ＰＤ４１ｂの出力アンプやＴ−ＦＦ４２の反転フィードバックに用いる排他論理和を１個のＭＯＳトランジスタ４２ａと１個のインバータ４２ｂにより実現し、また、リセット機能をマスターからスレーブへの書き込みが行われていないときに限定してアクティブにできる仕様としたことでリセット機能を１個のＭＯＳトランジスタ４２ｃで実現することにより、回路規模を圧縮している。その結果、１ビットの光再構成ビット素子４３を１７個のトランジスタにより構成することができる。
【００６０】
以上のように構成された本実施例の光再構成型ゲートアレイについて、以下その動作を説明する。
【００６１】
光再構成型ゲートアレイ１の論理回路の再構成を行う場合、まず、再生光照射制御回路４は、照射角制御部３ａにより面発光レーザ３の再生照射光の照射角を設定した後に、面発光レーザ３によりホログラムメモリ２に対して再生照射光の照射を行う。ホログラムメモリ２においては、再生照射光の照射角により、その照射角に対応して記録された光パターンが再生され、この光パターンが再生光５として光再構成型ゲートアレイ１に照射される。
【００６２】
光再構成型ゲートアレイ１では、再生光５が照射された光再構成ビット素子では論理出力値が反転し、再生光５が照射されない光再構成ビット素子では過去の論理出力値が維持される。これにより、光再構成論理ブロック１５、スイッチング・マトリックス１６、及びＩ／Ｏブロック１７における論理回路の再構成が行われる。この光再構成ビット素子への再生光５の照射の有無は、光パターンによって決定される。従って、光パターンを所望のパターンとすることにより、所望の論理回路の再構成を行うことが可能である。
【００６３】
また、論理回路の再構成に加えて、例えば、ある光再構成論理ブロック１５において、ルックアップ・テーブル２１の１つの入力変数として定数を入力する場合、定数を出力させるマルチプレクサ２０の３ビットの光再構成ビット素子に対しては、出力が”０００”又は”００１”となるように再生光を照射する。光再構成ビット素子の出力が”０００”の場合、マルチプレクサ２０は論理０が固定的に入力されている被選択入力ノードを選択し、出力ノードに論理０を出力する。また、光再構成ビット素子の出力が”００１”の場合、マルチプレクサ２０は論理１が固定的に入力されている被選択入力ノードを選択し、出力ノードに論理１を出力する。これにより、ルックアップ・テーブル２１には入力変数として０又は１が入力される。
【００６４】
このような入力変数の入力方法は、従来の光再構成型ゲートアレイやＦＰＧＡと異なり、外部からの電気的な入力信号により入力変数を与えるのではなく、再生光により直接光再構成型ゲートアレイ１の各部に入力変数を入力することを特徴としている。従って、入力変数を入力するために、Ｉ／Ｏブロックパット３４から入力変数を入力する部分までの電気配線を再構成する必要はなく、回路構造が単純化される。また、各時刻において、光再構成型ゲートアレイ１に入力変数を入力するために、入力変数をＲＯＭ，ＲＡＭ等の外部の記憶装置に別途格納しておく必要はなく、膨大な記憶容量を有するホログラムメモリ２に格納しておくことが可能となり、ホログラムメモリ２の記憶容量を有効に利用することが可能となる。
【実施例２】
【００６５】
図８は本発明に係る光再構成型ゲートアレイにおける配線ラインへの光論理入力回路の例を示す図である。図８において、論理値を入出力する入出力配線５１と論理１レベル５２との間を接続するプルアップ線５３上に配設されたスイッチング素子５４と、入出力配線５１と論理０レベル５５との間を接続するプルダウン線５６上に配設されたスイッチング素子５７とを有する。本実施例では、スイッチング素子５４，５７はＭＯＳトランジスタにより構成されている。また、スイッチング素子５４，５７のゲートには、図６、図７に示したような１ビットの光再構成ビット素子５８，５９の出力ノードが接続されている。スイッチング素子５４には、光再構成ビット素子５８の出力値が反転入力される。また、スイッチング素子５７には、光再構成ビット素子５９の出力値が入力される。
【００６６】
入出力配線５１に論理１を入力する場合には、再生光の照射／非照射によって、光再構成ビット素子５８，５９の出力をともに論理０とする。これにより、スイッチング素子５４が接状態、スイッチング素子５７が断状態となり、入出力配線５１の電圧レベルが論理１の電圧レベルVccにプルアップされる。これによって、入出力配線５１に論理１が出力される。
【００６７】
入出力配線５１に論理０を入力する場合には、再生光の照射／非照射によって、光再構成ビット素子５８，５９の出力をともに論理１とする。これにより、スイッチング素子５７が接状態、スイッチング素子５４が断状態となり、入出力配線５１の電圧レベルが論理０の電圧レベルにプルダウンされる。これによって、入出力配線５１に論理０が出力される。
【実施例３】
【００６８】
図９は本発明に係る光再構成型ゲートアレイにおけるフリップ・フロップを用いた光論理入力回路の例を示す図である。図９において、フリップ・フロップ６１は、通常の非同期ＲＳ＋同期型Ｄフリップ・フロップである。ノードDには、入力データが入力され、ノードQからはラッチされた出力データが出力される。また、ノードCLKからは、クロックが入力される。フリップ・フロップ６１は、クロックCLKの立ち上がりにおいて、入力Dをラッチして、出力Qに出力する。ノードSにはセット信号、ノードRにはリセット信号が入力される。リセットRが論理１（NOT(R)が論理０）となると、出力Qが強制的に論理０にリセットされる。また、セットSが論理１（NOT(S)が論理０）となると、出力Qが強制的に論理１にセットされる。
【００６９】
フリップ・フロップ６１のノードS、ノードRには、それぞれ４入力１出力のマルチプレクサ６２，６３の出力ノードが接続されている。各マルチプレクサ６２，６３の被選択入力ノードには、それぞれ、論理０、論理１、並びに外部のLINE1からの信号及び外部のLINE2からの信号が入力されている。マルチプレクサ６２，６３の選択入力ノードには、図６、図７に示したような２ビットの光再構成ビット素子５８，５９の出力ノードが接続されている。
【００７０】
以上のような光論理入力回路により、論理０を入力する場合には、マルチプレクサ６２において論理０、マルチプレクサ６３において論理１を選択する。これにより、フリップ・フロップ６１の出力Dはリセットされ、論理０を出力する。その結果、光論理入力回路による論理０の入力が実現される。
【００７１】
また、論理１を入力する場合には、マルチプレクサ６３において論理０、マルチプレクサ６２において論理１を選択する。これにより、フリップ・フロップ６１の出力Dはセットされ、論理１を出力する。その結果、光論理入力回路による論理１の入力が実現される。
【実施例４】
【００７２】
図１０は本発明に係る光再構成型ゲートアレイにおけるＩ／Ｏブロックにおける光論理入力回路の一例を示す図である。図１０において、Ｉ／Ｏブロックパッド３４、スリー・ステート・バッファ３５，３８、光再構成ビット素子３５ａ、マルチプレクサ３６，３７は、図５と同様のものである。
【００７３】
本実施例においては、Ｉ／Ｏブロックパッド３４に、光論理入力回路６５が接続され、また、Ｉ／Ｏブロックパッド３４からの入力ライン上に、光論理入力が可能なマルチプレクサ６６を接続したことを特徴としている。光論理入力回路６５は、図８で説明したものと同様である。
【００７４】
Ｉ／Ｏブロックパッド３４からの出力において、再生光により論理１又は論理０を直接出力させる場合には、マルチプレクサ３７により、論理０を選択出力して、スリー・ステート・バッファ３８を断状態とする。そして、この状態で光論理入力回路６５を用いて、再生光により論理１又は論理０を直接入力する。
【００７５】
また、Ｉ／Ｏブロックパッド３４からの入力において、再生光により論理１又は論理０を直接入力する場合には、マルチプレクサ６６を用いて論理０又は論理１を選択し、各スリー・ステート・バッファ３５に、再生光により論理１又は論理０を直接入力する。
【００７６】
このように、本実施例における光論理入力回路の構成により、Ｉ／Ｏブロックパッド３４からの入出力において、再生光により論理１又は論理０を直接入力することが可能となる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施例１に係る光再構成型ゲートアレイの光学系の構成を表す図である。
【図２】光再構成型ゲートアレイの単位回路ブロックの回路構成例を表す図である。
【図３】図２の光再構成論理ブロックの回路構成を表す図である。
【図４】図２のスイッチング・マトリックスの回路構成を表す図である。
【図５】図２のＩ／Ｏブロックの１入力分の回路構成図である。
【図６】ｎビットの光再構成ビット素子の回路構成を表す図である。
【図７】図６における１ビットの光再構成ビット素子のトランジスタレベルの回路構成を表す図である。
【図８】本発明に係る光再構成型ゲートアレイにおける配線ラインへの光論理入力回路の例を示す図である。
【図９】本発明に係る光再構成型ゲートアレイにおけるフリップ・フロップを用いた光論理入力回路の例を示す図である。
【図１０】本発明に係る光再構成型ゲートアレイにおけるＩ／Ｏブロックにおける光論理入力回路の一例を示す図である。
【図１１】ＦＰＧＡの典型的なアーキテクチャを表す図である。
【図１２】図１１の再構成論理ブロックの回路構成を表す図である。
【図１３】光再構成型ゲートアレイの光学系を表す模式図である。
【図１４】非特許文献２，３に記載された光再構成型ゲートアレイ・チップの受光部の配置を示す図である。
【符号の説明】
【００７８】
１    光再構成型ゲートアレイ
２    ホログラムメモリ
２ａ    区画
２ｂ    照射情報記録エリア
３    面発光レーザ
３ａ    照射角制御部
４    再生光照射制御回路
５    再生光
１１    再生照明光
１５    光再構成論理ブロック
１６    スイッチング・マトリックス
１７    Ｉ／Ｏブロック
１８    配線
２０，２１ａ，２３，２５    マルチプレクサ
２１    ルックアップ・テーブル
２１ｂ    光再構成ビット素子
２２    Ｄフリップ・フロップ
２４    スリー・ステート・バッファ
３０    ４方向スイッチ
３１    トランスミッション・ゲート
３２    光再構成ビット素子
３４    Ｉ／Ｏブロックパッド
３５    スリー・ステート・バッファ
３５ａ    光再構成ビット素子
３６，３７    マルチプレクサ
３８    スリー・ステート・バッファ
４１    ＣＩＰ（電荷蓄積型受光回路）
４１ａ    ｐＭＯＳＦＥＴ
４１ｂ    ＰＤ（フォト・ダイオード）
４１ｃ    トリガ入力ノード
４２    Ｔ−ＦＦ（トグル・フリップ・フロップ）
４２ａ，４２ｃ    ＭＯＳトランジスタ
４２ｂ    インバータ
４３    光再構成ビット素子
５１    入出力配線
５２    論理１レベル
５３    プルアップ線
５４    スイッチング素子
５５    論理０レベル
５６    プルダウン線
５７    スイッチング素子
５８，５９    光再構成ビット素子
６１    フリップ・フロップ
６２，６３    マルチプレクサ
６５    光論理入力回路
６６    マルチプレクサ
【図１】
2005051059.tif 000003
【図２】
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【図３】
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【図４】
2005051059.tif 000006
【図５】
2005051059.tif 000007
【図６】
2005051059.tif 000008
【図７】
2005051059.tif 000009
【図８】
2005051059.tif 000010
【図９】
2005051059.tif 000011
【図１０】
2005051059.tif 000012
【図１１】
2005051059.tif 000013
【図１２】
2005051059.tif 000014
【図１３】
2005051059.tif 000015
【図１４】
2005051059.tif 000016
【手続補正書】
【提出日】平成16年5月11日(2004.5.11)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
また、マルチプレクサ３７は、４入力１出力マルチプレクサであり、入力ノードには配線領域内の１本の配線の正論理信号及びその負論理信号、論理０、並びに論理１が入力される。マルチプレクサ３７は２ビットの光再構成ビット素子を備えており、２ビットの光入力信号により、入力ノードに入力される信号の何れか一を選択して出力ノードに出力する。マルチプレクサ３７の出力ノードは、スリー・ステート・バッファ３８のイネーブル入力ノードに接続されている。電源起動時には、スリー・ステート・バッファ３８のイネーブル入力ノードには論理０が出力され、総てのＩ／Ｏブロックパッド３４はハイ・インピーダンスとなる。