(57)【要約】【課題】  ＧＩＤＬ電流を用いたデータの書き込みを高い効率で行うことができる半導体記憶装置を提供する。【解決手段】  シリコン基板１上に埋込酸化膜２が形成され、更にその上にＰ型シリコン層３が形成されてＳＯＩ基板１０が構成されている。Ｐ型シリコン層３には、メモリセル毎に、埋込酸化膜２まで達するＮ型のソース拡散層７及びドレイン拡散層８が形成され、ゲート絶縁膜５の下でソース拡散層７及びドレイン拡散層８に挟まれた領域がボディ領域９となっている。ドレイン拡散層８は、埋込酸化膜２上に形成されたＮ型低濃度不純物拡散層８ａと、その上に形成されたＮ型高濃度不純物拡散層８ｂとから構成されている。これらの拡散層のうち、高濃度不純物拡散層８ｂのみが、平面視でゲート電極４と重なり合っている。高濃度不純物拡散層８ｂの不純物濃度は１．００×１０19ｃｍ-3以上、好ましくは１．００×１０20ｃｍ-3以上である。【選択図】  図１
2005051186.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜と、
前記絶縁膜上に形成された第１導電型のシリコン層と、
前記絶縁膜上に形成され、それらの間に前記シリコン層を挟む第２導電型のソース拡散層及びドレイン拡散層と、
前記シリコン層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有し、
前記ドレイン拡散層は、
平面視で前記ゲート電極と重なり合い、不純物濃度が１×１０19ｃｍ-3以上の第１の不純物拡散層と、
前記第１の不純物拡散層の下に形成され、前記シリコン層に接し、その不純物濃度が前記第１の不純物拡散層のそれよりも低い第２の不純物拡散層と、
を有することを特徴とする半導体記憶装置。
【請求項２】
凹部が形成された絶縁膜と、
前記凹部上に形成された第１導電型のシリコン層と、
前記絶縁膜上において前記凹部の外側に形成され、それらの間に前記シリコン層を挟む第２導電型のソース拡散層及びドレイン拡散層と、
前記シリコン層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有し、
前記ドレイン拡散層は、平面視で前記ゲート電極と重なり合っており、
前記ドレイン拡散層の不純物濃度は、１×１０19ｃｍ-3以上であることを特徴とする半導体記憶装置。
【請求項３】
前記シリコン層の厚さは、データを書き込むための電圧が前記ゲート電極に印加された時に前記シリコン層が部分空乏化する厚さであることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
絶縁膜と、
前記絶縁膜上に形成されたＰ型のシリコン層と、
前記絶縁膜上に形成され、それらの間に前記シリコン層を挟むＮ型のソース拡散層及びドレイン拡散層と、
前記シリコン層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたＰ型半導体からなるゲート電極と、
を有し、
前記ドレイン拡散層は、平面視で前記ゲート電極と重なり合っていることを特徴とする半導体記憶装置。
【請求項５】
絶縁膜と、
前記絶縁膜上に形成されたＰ型のシリコン層と、
前記絶縁膜上に形成され、それらの間に前記シリコン層を挟むＮ型のソース拡散層及びドレイン拡散層と、
前記シリコン層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、金属からなるゲート電極と、
を有し、
前記ドレイン拡散層は、平面視で前記ゲート電極と重なり合っていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板を用いた半導体記憶装置に関する。
【背景技術】
【０００２】
従来のＤＲＡＭセルとしては、情報を記憶するキャパシタと情報を読み取るトランジスタから構成されたものが主に用いられている。また、そのメモリ動作は、キャパシタに電荷が溜まっているときを”１”、溜まっていないときを”０”と識別することで機能している。
【０００３】
このようなＤＲＡＭセルでは、メモリセルを微細化し高密度化するためには、トランジスタ及びキャパシタの微細化が必要である。しかし、単にトランジスタ及びキャパシタを微細化しただけでは、蓄積される電荷量が減少してしまい、ＤＲＡＭ動作に必要とされる電荷量を確保できなくなる。このため、蓄積できる電荷量を減少させることなくキャパシタの寸法を微細化することが求められている。このような状況の下で、近年、三次元構造や高誘電率膜の採用によって、蓄積できる電荷量を減らさずにキャパシタ寸法をある程度まで微細化できるようになってきているが、その複雑なプロセス工程のために製造コストが高くなるという問題がある。
【０００４】
そこで、キャパシタを用いることなくトランジスタのみでＤＲＡＭ機能を実現しようとする提案が、例えば特開２００２−２６０３８１号公報（特許文献１）、特開２００２−３４３８８６号公報（特許文献２）や、IEEE electron letters vol.23 NO.2, February 2002（非特許文献１）に記載されている。これらの提案では、ＳＯＩ基板上に作製したトランジスタのボディ領域に多数のキャリアが蓄積している時と蓄積していない時とを、夫々“１”、“０”と識別することによりＤＲＡＭ機能を実現している。また、キャリアの蓄積のためにインパクトイオン化電流を用いている。更に、特許文献１及び２には、ＧＩＤＬ電流（Gate Induced Drain Leakage）を用いてデータを書き込むことも記載されている。
【０００５】
図１５は、従来の半導体記憶装置（ＤＲＡＭ）の構造を示す断面図である。従来のＤＲＡＭでは、シリコン基板１０１上に埋込酸化膜１０２が形成され、更にその上にＰ型シリコン層１０３が形成されてＳＯＩ基板１１０が構成されている。そして、メモリセル毎に、Ｐ型シリコン層１０３とゲート電極１０４（ワード線）との間に、ゲート絶縁膜１０５が形成されている。また、ゲート電極１０４の側方にはサイドウォール絶縁膜１０６が形成されている。そして、Ｐ型シリコン層１０３には、メモリセル毎に、埋込酸化膜１０２まで達するＮ+ソース拡散層１０７及びＮ+ドレイン拡散層１０８が形成され、ゲート絶縁膜１０５の下でＮ+ソース拡散層１０７及びＮ+ドレイン拡散層１０８に挟まれた領域がボディ領域１０９となっている。Ｎ+ドレイン拡散層１０８は、コンタクトプラグ（図示せず）等を介してビット線に接続されており、Ｎ+ソース拡散層１０７には、コンタクトプラグ（図示せず）等を介して接地電位が供給される。
【０００６】
しかしながら、書き込み動作にインパクトイオン化電流を用いる場合には、書き込み時に高電圧を用いて大きなドレイン電流を流す必要があり消費電力が大きくなってしまうという問題がある。
【０００７】
【特許文献１】特開２００２−２６０３８１号公報
【特許文献２】特開２００２−３４３８８６号公報
【非特許文献１】アイ・イー・イー・イー・エレクトロン・レターズ（IEEE electron letters          ）、２００２年２月、第３０巻、第２号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ＧＩＤＬ電流を用いたデータの書き込みを高い効率で行うことができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１０】
本願発明に係る第１の半導体記憶装置は、絶縁膜と、前記絶縁膜上に形成された第１導電型のシリコン層と、前記絶縁膜上に形成され、それらの間に前記シリコン層を挟む第２導電型のソース拡散層及びドレイン拡散層と、前記シリコン層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有する半導体記憶装置を対象とする。そして、前記ドレイン拡散層は、平面視で前記ゲート電極と重なり合い、不純物濃度が１×１０19ｃｍ-3以上の第１の不純物拡散層と、前記第１の不純物拡散層の下に形成され、前記シリコン層に接し、その不純物濃度が前記第１の不純物拡散層のそれよりも低い第２の不純物拡散層と、を有している。
【００１１】
本願発明に係る第２の半導体記憶装置には、絶縁膜と、前記絶縁膜上に形成されたＰ型のシリコン層と、前記絶縁膜上に形成され、それらの間に前記シリコン層を挟むＮ型のソース拡散層及びドレイン拡散層と、前記シリコン層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたＰ型半導体からなるゲート電極と、が設けられている。そして、前記ドレイン拡散層は、平面視で前記ゲート電極と重なり合っている。
【発明の効果】
【００１２】
第１の半導体記憶装置では、ドレイン拡散層が第１及び第２の不純物拡散層から構成され、第１の不純物拡散層の不純物濃度が適切に規定されているため、ＧＩＤＬ電流が十分に流れ、高速な書き込みが可能となる。また、第２の不純物拡散層の存在により、シリコン層との間のｐｎ接合にかかる電界が緩和されるため、接合リーク電流の増加を回避することができる。
【００１３】
第２の半導体記憶装置では、ドレイン拡散層とゲート電極との間で導電型が相違しているため、効果的にＧＩＤＬ電流を流することができる。このような効果は、Ｍｏ、Ｎｉ、Ａｌ又はＣｏ等の金属からゲート電極が形成されている場合や、ボロンが導入されたＣｏＳｉ又はＮｉＳｉ等のシリサイドからゲート電極が形成されている場合にも得られる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。
【００１５】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。第１の実施形態では、ＳＯＩ基板を用いたＮチャネルＭＯＳトランジスタのゲート電極としてＮ型半導体を用いている。図１は、本発明の第１の実施形態に係る半導体記憶装置（ＤＲＡＭ）の構造を示すレイアウト図であり、図２は、図１中のＩ−Ｉ線に沿った断面図である。
【００１６】
第１の実施形態では、例えば複数本のワード線ＷＬと複数本のビット線ＢＬとが互いに直交して配置されている。そして、ワード線ＷＬとビット線ＢＬとの交点毎に、その周囲にわたってメモリセル（ＤＲＡＭセル）が形成されている。ワード線ＷＬはＮ+ポリシリコン層から構成されており、各メモリセルにおいてゲート電極４として機能する。なお、ビット線ＢＬは、簡潔化のため図２では省略している。
【００１７】
また、シリコン基板１上に埋込酸化膜２が形成され、更にその上にＰ型シリコン層３が形成されてＳＯＩ基板１０が構成されている。そして、メモリセル毎に、Ｐ型シリコン層３とゲート電極４（ワード線ＷＬ）との間に、ゲート絶縁膜５が形成されている。また、ゲート電極４（ワード線ＷＬ）の側方にはサイドウォール絶縁膜６が形成されている。そして、Ｐ型シリコン層３には、メモリセル毎に、埋込酸化膜２まで達するＮ型のソース拡散層７及びドレイン拡散層８が形成され、ゲート絶縁膜５の下でソース拡散層７及びドレイン拡散層８に挟まれた領域がボディ領域９となっている。ソース拡散層７は、例えば、埋込酸化膜２上に形成されたＮ型低濃度不純物拡散層７ａと、その上に形成されたＮ型高濃度不純物拡散層７ｂとから構成され、ドレイン拡散層８は、例えば、埋込酸化膜２上に形成されたＮ型低濃度不純物拡散層８ａと、その上に形成されたＮ型高濃度不純物拡散層８ｂとから構成されている。これらの拡散層のうち、本実施形態では、高濃度不純物拡散層７ｂ及び８ｂのみが、平面視でゲート電極４と重なり合っている。高濃度不純物拡散層８ｂの不純物濃度は１．００×１０19ｃｍ-3以上であり、１．００×１０20ｃｍ-3以上であることが好ましい。
【００１８】
また、Ｐ型シリコン層３の厚さは、後述の動作によっても完全空乏化せず部分空乏化となる程度である。例えば、埋込酸化膜２の厚さは１５０ｎｍ程度であり、Ｐ型シリコン層３の厚さは７０ｎｍ程度である。また、例えば、ゲート長は０．２μｍ程度であり、ゲート絶縁膜５の厚さは５．８ｎｍ程度である。Ｎ+ドレイン拡散層８は、コンタクトプラグ（図示せず）等を介してビット線ＢＬに接続されており、Ｎ+ソース拡散層７には、コンタクトプラグ（図示せず）等を介して一定電位、例えば接地電位が供給される。
【００１９】
このように構成された第１の実施形態において、データ“１”を書き込む場合には、書き込もうとするメモリセルに対して、ゲート電極４を負にバイアスし、ドレイン拡散層８を正にバイアスする。例えば、ゲート電極４（ワード線ＷＬ）に−２．４Ｖを印加し、ビット線ＢＬからドレイン拡散層８に０．２Ｖを印加する。この結果、ゲート電極４とドレイン拡散層８との重なり領域（平面視で、ゲート電極４と高濃度不純物拡散層８ｂとが重なり合う領域）でエネルギバンドの曲がりが大きくなり、荷電子帯の電子が伝導帯にトンネルすることによりＧＩＤＬ電流が発生する。そして、ＧＩＤＬ電流の発生に伴って、余剰ホール（正孔）が発生し、この余剰ホールがボディ領域９の中性領域１１に蓄積し、しきい値電圧が低下する。
【００２０】
一方、データ“０”を書き込む場合には、書き込もうとするメモリセルに対して、ドレイン拡散層８を負にバイアスして、ドレイン拡散層８とボディ領域９とのｐｎ接合を順方向にバイアスすることにより、蓄積していたホールをドレイン拡散層８に放出する。例えば、ゲート電極４（ワード線ＷＬ）に０．８Ｖを印加し、ビット線ＢＬからドレイン拡散層８に−１．５Ｖを印加する。この結果、中性領域１１中のホールが消失し、しきい値電圧が上昇する。
【００２１】
そして、書き込まれたデータを読み出す場合には、書き込もうとするメモリセルに対して、例えば、ゲート電極４（ワード線ＷＬ）に０．８Ｖを印加し、ビット線ＢＬからドレイン拡散層８に０．２Ｖを印加する。この結果、ＮチャネルＭＯＳトランジスタのしきい値電圧に応じたドレイン電流が流れ、そのメモリセルに記憶されていたデータを判別できる。
【００２２】
また、本実施形態では、ドレイン拡散層８を構成する高濃度不純物拡散層８ｂが平面視でゲート電極４と重なり合っているだけでなく、高濃度不純物拡散層８ｂの不純物濃度を１．００×１０19ｃｍ-3以上、好ましくは１．００×１０20ｃｍ-3以上としているため、効果的にＧＩＤＬ電流が流れる。
【００２３】
なお、ドレイン−ボディ間のｐｎ接合に強い電界がかかると、接合リーク電流が増大してデータの保持時間（リテンション時間）が短くなってしまう。しかし、本実施形態では、高濃度不純物拡散層８ｂと埋込酸化膜２との間に低濃度不純物拡散層７ｂがＰ型シリコン層３と接するようにして存在しているため、ドレイン−ボディ間のｐｎ接合に強い電界がかかることが避けられる。従って、このようなリーク電流の増加に伴うデータ保持時間の短縮を回避することができる。
【００２４】
また、インパクトイオン化電流を用いた場合と比較すると、消費電力を低減することができる。図３に示すように、インパクトイオン化によって生じるホール電流は、Ｎ+ドレイン拡散層８に流れる電流に対してかなり小さい。これに対して、ＧＩＤＬ電流はＮ+ドレイン拡散層８に流れる電流とほぼ同等の大きさである。即ち、インパクトイオン化電流を用いた書き込みでは、余分なドレイン電流を流す必要があるのに対し、ＧＩＤＬ電流を用いた書き込み込みでは、そのような余分なドレイン電流をほとんど流す必要がない。この結果、インパクトイオン化電流を用いた場合と比較すると、ＧＩＤＬ電流を書き込みに用いた本実施形態では低消費電力で書き込み動作を行うことができるのである。
【００２５】
これは、次のような理由による。インパクトイオン化電流を用いた書き込みの場合には、大きなドレイン電流を流すことによって、インパクトイオン化を生じさせて、ホールを発生させる。従って、発生するホール量よりも何桁も大きい無駄なドレイン電流を流す必要がある。これに対し、ＧＩＤＬ電流を用いた書き込みでは、書き込みに必要なホールはバンド間トンネルによって発生しているため、発生させたホールとほぼ同等の電子はドレインに流れるのみである。従って、無駄な電力の消費はほとんどない。
【００２６】
また、前述のように、ＧＩＤＬ電流を発生させるためには、ゲート電極４に負バイアス、ドレイン拡散層８に正バイアスを印加する。ＧＩＤＬ電流の量はゲート−ドレイン間の電位差によって決まるため、ゲートの負バイアスを強くすることにより、ＧＩＤＬ電流が増大し、書き込み速度が速くなる。また、ゲートの負バイアスを強くすることにより、ゲート−ボディ間の容量結合によってボディ領域９も強く負バイアスされることになる。この結果、ソース−ボディ間のｐｎ接合障壁が高くなり、ボディ領域９に蓄積可能なホールの量が増大される。更に、ドレイン−ボディ間及びソース−ボディ間に逆バイアスが強く印加されることになるため、ｐｎ接合空乏層領域からのホールの生成量が増大し、そのホールの移動が書き込み電流として寄与するため、書き込み速度が速くなる。
【００２７】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態では、第１の実施形態における低濃度不純物拡散層７ａ及び８ａの一部が高濃度不純物拡散層に置き換えられている。図４は、本発明の第２の実施形態に係る半導体記憶装置の構造を示す断面図であり、図２と同様に、図１中のＩ−Ｉ線に沿った断面図に相当する。
【００２８】
本実施形態では、図４に示すように、高濃度不純物拡散層７ｂ及び８ｂと埋込酸化膜２との間に、低濃度不純物拡散層７ａ及び８ａだけでなく、夫々、高濃度不純物拡散層７ｃ、８ｃが形成されている。低濃度不純物拡散層７ａ及び８ａは、サイドウォール絶縁膜６の下方及びその近傍に形成されており、高濃度不純物拡散層７ｃ及び８ｃは、夫々低濃度不純物拡散層７ａ、８ａよりもゲート電極４から離間した位置に形成されている。
【００２９】
このように構成された第２の実施形態では、第１の実施形態と比較すると、ソース拡散層７及びドレイン拡散層８の不純物濃度がより高くなっているので、コンタクト抵抗等の寄生抵抗がより低減される。
【００３０】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第３の実施形態では、実質的に、第１の実施形態における低濃度不純物拡散層７ａ及び８ａが埋込酸化膜で置き換えられている。図５は、本発明の第３の実施形態に係る半導体記憶装置の構造を示す断面図であり、図２と同様に、図１中のＩ−Ｉ線に沿った断面図に相当する。
【００３１】
本実施形態では、図５に示すように、ソース拡散層が高濃度不純物拡散層７ｂから構成され、ドレイン拡散層が高濃度不純物拡散層８ｂから構成されている。即ち、低濃度不純物拡散層７ａ及び８ａ等が形成されていない。また、Ｐ型シリコン層３の厚さは、第１及び第２の実施形態のものと同程度である。更に、埋込酸化膜２については、Ｐ型シリコン層３の下方では、その厚さが第１の実施形態と同様であるが、高濃度不純物拡散層７ｂ及び８ｂの下方では、その厚さが第１の実施形態よりも厚くなっており、埋込酸化膜２が高濃度不純物拡散層７ｂ及び８ｂと直接接している。
【００３２】
このように構成された第３の実施形態では、第１及び第２の実施形態と比較すると、ｐｎ接合の接合長が短くなるため、接合リーク電流が減少してリテンション時間が長くなる。
【００３３】
但し、Ｐ型シリコン層３を薄くすることのみによって高濃度不純物拡散層７ｂ及び８ｂと埋込酸化膜２とが直接接するようにしたのでは、完全空乏化トランジスタになる虞がある。完全空乏化トランジスタになると、ホール（電荷）が蓄積されなくなってしまう。
【００３４】
ここで、第３の実施形態に係る半導体記憶装置を製造する方法について説明する。図６（ａ）乃至（ｄ）は、本発明の第３の実施形態に係る半導体記憶装置を製造する方法を工程順に示す断面図である。
【００３５】
この方法では、図６（ａ）に示すように、シリコン基板１、埋込酸化膜２及びＰ型シリコン層３からなるＳＯＩ基板を用意し、その上に、ゲート絶縁膜５及びゲート電極４を形成する。このとき、Ｐ型シリコン層３の厚さは、第１及び第２の実施形態のものと同程度とする。
【００３６】
次に、図６（ｂ）に示すように、ゲート電極４をマスクとして用い、自己整合的に酸素イオンを埋込酸化膜２とＰ型シリコン層３との界面近傍に注入する。
【００３７】
次いで、アニールを施すことにより、Ｐ型シリコン層３の酸素イオンが注入された領域近傍において酸化反応を生じさせる。この結果、図６（ｃ）に示すように、埋込酸化膜２の平面視でゲート電極４から外れた部分が厚くなり、その分だけＰ型シリコン層３が薄くなる。
【００３８】
その後、ゲート電極４をマスクとして用い、自己整合的にＮ型不純物をＰ型シリコン層３中に注入し、この不純物を活性化させることにより、高濃度不純物拡散層７ｂ及び８ｂを形成する。
【００３９】
そして、層間絶縁膜及び配線等の形成を行って半導体記憶装置を完成させる。
【００４０】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。第４の実施形態では、ＳＯＩ基板を用いたＮチャネルＭＯＳトランジスタのゲート電極としてＰ型半導体を用いている。図７は、本発明の第４の実施形態に係る半導体記憶装置（ＤＲＡＭ）の構造を示す断面図であり、図２と同様に、図１中のＩ−Ｉ線に沿った断面図に相当する。ここでは、主に第１の実施形態との相違点について説明する。
【００４１】
第４の実施形態では、図７に示すように、ワード線ＷＬがＰ+ポリシリコン層から構成されており、各メモリセルにおいてゲート電極１４として機能する。
【００４２】
一般に、ＧＩＤＬ電流は、ゲートとドレインとの電位差が大きいほど大量に流れる。第４の実施形態では、ゲートとドレインとの導電型を相違させているため、第１の実施形態と同様の書き込み電圧を用いた場合には、図８に示すように、ＧＩＤＬ電流がより大量に流れるため、より高速な書き込みが可能となる。逆に、第１の実施形態と同程度の書き込み速度を達成しようとする場合には、より低い書き込み電圧を用いることになるため、消費電力を低減することができる。
【００４３】
なお、このような効果は、ゲートとドレインとの電位差が大きくなるように、Ｍｏ、Ｎｉ、Ａｌ、Ｃｏ等の金属材料からゲート電極１４を形成した場合にも得られる。更に、ボロンが導入されたＣｏＳｉ、ＮｉＳｉ等のシリサイド材料からゲート電極１４を形成した場合にも同様の効果が得られる。
【００４４】
その他、１つの半導体装置内にロジック回路又は他の不揮発性メモリ等と混載形成することで、キャパシタの形成が不要で製造工程を簡略化することが可能な半導体記憶装置を提供することもできる。
【実施例１】
【００４５】
次に、本願発明者が実際に行ったシミュレーションの結果について説明する。このシミュレーションでは、図９に示すように、埋込酸化膜２の厚さを０．２μｍ、Ｐ型シリコン層３の厚さを０．１μｍ、ゲート絶縁膜５の厚さを５．８ｎｍ、ゲート長を０．２μｍ、重なり領域の長さ（オーバーラップ）を１０ｎｍとした。
【００４６】
そして、高濃度不純物拡散層７ｂ及び８ｂ中の不純物濃度を変化させてＧＩＤＬ電流の値をシミュレーションした。ここでは、データの書き込み時に、ゲート電極４に−１．５Ｖを印加し、ドレイン拡散層に１．０Ｖを印加することとした。
【００４７】
このシミュレーションの結果、図１０に示すように、高濃度不純物拡散層７ｂ及び８ｂ中の不純物濃度（オーバーラップ領域の拡散層濃度）が高いほどＧＩＤＬ電流が高くなった。特に、不純物濃度が１．００×１０19ｃｍ-3以上のときに、十分なＧＩＤＬ電流を得ることができた。ＧＩＤＬ電流は１．０×１０-7Ａ／μｍ以上になると高速なメモリ書き込みが可能となるため、不純物濃度が１．００×１０19ｃｍ-3以上であればよく、ＧＩＤＬ電流が実質的に飽和する１．００×１０20ｃｍ-3以上であることが好ましい。
【実施例２】
【００４８】
また、第１乃至第３の実施形態について、リテンション時間の測定（シミュレーション）を行った。図１１は、データ“０”を書き込み、保持するときの各電圧の変化を示すタイミングチャートである。
【００４９】
データ“０”を保持している状態では、ボディ電圧が負になるため、ソース−ボディ間及びドレイン−ボディ間のｐｎ接合が逆バイアスされる。そして、この逆バイアスにより、ホールがボディ領域に徐々に注入され、次第にデータ“０”が消失する。従って、データの保持を開始してからの経過時間に対するボディ電圧の変化をプロットすれば、データ“０”を保持することが可能な時間が算出される。このシミュレーションでは、ボディ電圧が−０．２Ｖに達するまでの経過時間をデータの保持が可能な時間（リテンション時間）とした。
【００５０】
第１の実施形態の構造において高濃度不純物拡散層７ｂ及び８ｂの不純物濃度を１×１０20ｃｍ-3、低濃度不純物拡散層７ａ及び８ａの不純物濃度を６×１０18ｃｍ-3とした場合、図１２に示すように、リテンション時間は０．４２秒間だった。これに対し、ドレイン拡散層の不純物濃度を１×１０20ｃｍ-3とした従来の構造のものでは、リテンション時間が０．１５秒間であった。即ち、第１の実施形態によれば、リテンション時間を約２．８倍延ばすことができた。
【００５１】
第２の実施形態の構造において高濃度不純物拡散層７ｂ及び８ｂの不純物濃度を１×１０20ｃｍ-3、低濃度不純物拡散層７ａ及び８ａの不純物濃度を６×１０18ｃｍ-3とした場合には、図１３に示すように、リテンション時間は０．３７秒間だった。
【００５２】
第３の実施形態の構造において高濃度不純物拡散層７ｂ及び８ｂの不純物濃度を１×１０20ｃｍ-3とした場合には、図１４に示すように、リテンション時間は２．３秒間と極めて長くなった。
【００５３】
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
絶縁膜と、
前記絶縁膜上に形成された第１導電型のシリコン層と、
前記絶縁膜上に形成され、それらの間に前記シリコン層を挟む第２導電型のソース拡散層及びドレイン拡散層と、
前記シリコン層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有し、
前記ドレイン拡散層は、
平面視で前記ゲート電極と重なり合い、不純物濃度が１×１０19ｃｍ-3以上の第１の不純物拡散層と、
前記第１の不純物拡散層の下に形成され、前記シリコン層に接し、その不純物濃度が前記第１の不純物拡散層のそれよりも低い第２の不純物拡散層と、
を有することを特徴とする半導体記憶装置。
【００５４】
（付記２）
前記ドレイン拡散層は、更に、前記第１の不純物拡散層の下に形成され、前記シリコン層との間で前記第２の不純物拡散層を挟む第３の不純物拡散層を有し、
前記第３の不純物拡散層の不純物濃度は、前記第２の不純物拡散層のそれよりも高いことを特徴とする付記１に記載の半導体記憶装置。
【００５５】
（付記３）
凹部が形成された絶縁膜と、
前記凹部上に形成された第１導電型のシリコン層と、
前記絶縁膜上において前記凹部の外側に形成され、それらの間に前記シリコン層を挟む第２導電型のソース拡散層及びドレイン拡散層と、
前記シリコン層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を有し、
前記ドレイン拡散層は、平面視で前記ゲート電極と重なり合っており、
前記ドレイン拡散層の不純物濃度は、１×１０19ｃｍ-3以上であることを特徴とする半導体記憶装置。
【００５６】
（付記４）
前記シリコン層の厚さは、データを書き込むための電圧が前記ゲート電極に印加された時に前記シリコン層が部分空乏化する厚さであることを特徴とする付記１乃至３のいずれか１項に記載の半導体記憶装置。
【００５７】
（付記５）
絶縁膜と、
前記絶縁膜上に形成されたＰ型のシリコン層と、
前記絶縁膜上に形成され、それらの間に前記シリコン層を挟むＮ型のソース拡散層及びドレイン拡散層と、
前記シリコン層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたＰ型半導体からなるゲート電極と、
を有し、
前記ドレイン拡散層は、平面視で前記ゲート電極と重なり合っていることを特徴とする半導体記憶装置。
【００５８】
（付記６）
絶縁膜と、
前記絶縁膜上に形成されたＰ型のシリコン層と、
前記絶縁膜上に形成され、それらの間に前記シリコン層を挟むＮ型のソース拡散層及びドレイン拡散層と、
前記シリコン層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、金属からなるゲート電極と、
を有し、
前記ドレイン拡散層は、平面視で前記ゲート電極と重なり合っていることを特徴とする半導体記憶装置。
【００５９】
（付記７）
前記ゲート電極は、Ｍｏ、Ｎｉ、Ａｌ及びＣｏからなる群から選択された１種の金属からなることを特徴とする付記６に記載の半導体記憶装置。
【００６０】
（付記８）
絶縁膜と、
前記絶縁膜上に形成されたＰ型のシリコン層と、
前記絶縁膜上に形成され、それらの間に前記シリコン層を挟むＮ型のソース拡散層及びドレイン拡散層と、
前記シリコン層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、ボロンが導入されたシリサイドからなるゲート電極と、
を有し、
前記ドレイン拡散層は、平面視で前記ゲート電極と重なり合っていることを特徴とする半導体記憶装置。
【００６１】
（付記９）
前記シリサイドは、ＣｏＳｉ及びＮｉＳｉからなる群から選択された１種であることを特徴とする付記８に記載の半導体記憶装置。
【００６２】
（付記１０）
基板、酸化膜及び第１導電型のシリコン層からなるＳＯＩ基板に対し、前記シリコン層上にゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記酸化膜と前記シリコン層との界面に向けて酸素イオンを注入する工程と、
熱処理によって前記シリコン層の前記酸化膜側の部分を酸化することにより、前記酸化膜を厚くする工程と、
前記ゲート電極をマスクとして、前記シリコン層に第２導電型の不純物のイオンを注入する工程と、
熱処理によって前記第２導電型の不純物を活性化させることにより、前記酸化膜まで達するソース拡散層及びドレイン拡散層を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構造を示すレイアウト図である。
【図２】図１中のＩ−Ｉ線に沿った断面図である。
【図３】ゲート電圧と電流との関係を示すグラフである。
【図４】本発明の第２の実施形態に係る半導体記憶装置の構造を示す断面図である。
【図５】本発明の第３の実施形態に係る半導体記憶装置の構造を示す断面図である。
【図６】本発明の第３の実施形態に係る半導体記憶装置を製造する方法を工程順に示す断面図である。
【図７】本発明の第４の実施形態に係る半導体記憶装置の構造を示す断面図である。
【図８】ゲートの導電型と電流との関係を示すグラフである。
【図９】シミュレーションの対象とした構造を示す図である。
【図１０】拡散層の不純物濃度とＧＩＤＬ電流との関係を示すグラフである。
【図１１】データ“０”を書き込み、保持するときの各電圧の変化を示すタイミングチャートである。
【図１２】第１の実施形態における経過時間とボディ電圧との関係を示すグラフである。
【図１３】第２の実施形態における経過時間とボディ電圧との関係を示すグラフである。
【図１４】第３の実施形態における経過時間とボディ電圧との関係を示すグラフである。
【図１５】従来の半導体記憶装置（ＤＲＡＭ）の構造を示す断面図である。
【符号の説明】
【００６４】
１：シリコン基板
２：埋込酸化膜
３：Ｐ型シリコン層
４、１４：ゲート電極
５：ゲート絶縁膜
６：サイドウォール絶縁膜
７：ソース拡散層
７ａ：低濃度不純物拡散層
７ｂ、７ｃ：高濃度不純物拡散層
８：ドレイン拡散層
８ａ：低濃度不純物拡散層
８ｂ、８ｃ：高濃度不純物拡散層
９：ボディ領域
１０：ＳＯＩ基板
１１：中性領域
ＢＬ：ビット線
ＷＬ：ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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