(57)【要約】【課題】任意のデータ長のデータを効率良く取り込むことが可能なデータ取り込み装置を提供すること。【解決手段】データ取り込み装置は、入力データから最終バイトを検出する検出手段（１０１）と、入力データのバイト数をＮバイト単位でカウントするカウント手段（１０２）と、最終バイトの検出及びＮバイト単位のカウント結果に基づき、入力データをＮバイト単位で出力することにより最終バイトを含むＮバイトに満たないＭバイトデータが残ることが判明するとき、このＭバイトデータをＮバイトデータにするための（Ｎ−Ｍ）の埋め合わせデータを発生するデータ発生手段（１０２、１０９）と、入力データを入力し入力したデータを順にＮバイト単位で出力するとともに、Ｎバイトに満たない入力データに対して埋め合わせデータを付加して出力する入出力制御手段（１０４）とを備えている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
最終バイトが識別可能なフォーマットの入力データから最終バイトを検出する最終バイト検出手段と、
前記入力データのバイト数をＮバイト単位でカウントするカウント手段と、
前記最終バイト検出手段による前記入力データに含まれる最終バイトの検出、及び前記カウント手段による前記入力データのＮバイト単位のカウント結果に基づき、前記入力データをＮバイト単位で出力することにより最終バイトを含むＮバイトに満たないＭバイトデータが残ることが判明するとき、このＭバイトデータをＮバイトデータにするための（Ｎ−Ｍ）バイトの埋め合わせデータを発生するデータ発生手段と、
前記入力データを入力し、入力したデータを順にＮバイト単位で出力するとともに、Ｎバイトに満たないデータに対して、前記データ発生手段により発生される前記埋め合わせデータを付加して出力する入出力制御手段と、
を備えたことを特徴とするデータ取り込み装置。
【請求項２】
前記データ発生手段による前記埋め合わせデータ発生中に新たな入力データの有無を検出する新データ検出手段と、
この新データ検出手段により新たな入力データが検出されたとき、前記埋め合わせデータの発生を停止するとともに、途中で発生が停止されたこの埋め合わせデータの不足分を新たな入力データの一部で補う手段とをさらに有することを特徴とする請求項１に記載のデータ取り込み装置。
【請求項３】
前記データ発生手段は、前記埋め合わせデータとしてダミーデータ及び最終バイトを発生する回路を有することを特徴とする請求項１に記載のデータ取り込み装置。
【請求項４】
前記入出力制御手段から順次出力されるＮバイトデータを記憶する第１及び第２の記憶手段と、
前記第１の記憶手段に対してＮバイトデータが記憶されている間に前記第２の記憶手段に記憶済みのＮバイトデータを受け取り記憶し、前記第２の記憶手段に対してＮバイトデータが記憶されている間に前記第１の記憶手段に記憶済みのＮバイトデータを受け取り記憶する第３の記憶手段と、
を備えたことを特徴とする請求項１に記載のデータ取り込み装置。
【請求項５】
最終バイトが識別可能なフォーマットの入力データをこの入力データの最終バイトを監視しつつ取り込み、
前記入力データのバイト数をＮバイト単位でカウントし、
前記カウントされる入力データを入力しＮバイト単位で出力し、
前記最終バイトの監視による前記入力データに含まれる最終バイトの検出、及び前記入力データのＮバイト単位のカウント結果に基づき、前記入力データをＮバイト単位で出力することにより最終バイトを含むＮバイトに満たないＭバイトデータが残ることが判明するとき、このＭバイトデータをＮバイトデータにするための（Ｎ−Ｍ）バイトの埋め合わせデータを発生し、
前記Ｍバイトデータに対して前記埋め合わせデータを加えてＮバイトデータとして出力する、
ことを特徴とするデータ取り込み方法。
【請求項６】
前記埋め合わせデータ発生中における新たな入力データの入力に基づき前記埋め合わせデータの発生を停止し、途中で発生が停止されたこの埋め合わせデータの不足分を新たな入力データの一部で補うことを特徴とする請求項５に記載のデータ取り込み方法。
【請求項７】
第１のタイミングで出力されるＮバイトデータを第１の記憶部により記憶し、
前記第１のタイミングに続く第２のタイミングで出力されるＮバイトデータを第２の記憶部により記憶するとともに、この第２のタイミングで前記第１の記憶に記憶済みのＮバイトデータを第３の記憶部により記憶し、
前記第２のタイミングに続く第３のタイミングで出力されるＮバイトデータを前記第１の記憶部により記憶するとともに、この第３のタイミングで前記第２の記憶に記憶済みのＮバイトデータを第３の記憶部により記憶する、
ことを特徴とする請求項５に記載のデータ取り込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部から送信されてくるデータをメモリ上に取り込むデータ取り込み装置及びデータ取り込み方法に関する。
【背景技術】
【０００２】
ＣＰＵ等の演算処理装置と無線によるＬＡＮのインターフェースとのデータの送受信を行なう通信コントローラ装置に関する技術が提案されている（特許文献１参照）。この通信コントローラ装置によると、ＣＰＵと無線ＬＡＮインターフェースとの転送速度の差異を内部バッファを持つことで吸収することができるというものである。
【特許文献１】特開平１１−１７５４３７
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記通信コントローラ装置は、任意のデータ長のデータの取り扱いを前提としたものではなく、任意のデータ長のデータを効率良く取り込むことができないという問題があった。
【０００４】
本発明の目的は、上記課題を解決するためになされたものであり、任意のデータ長のデータを効率良く取り込むことが可能なデータ取り込み装置及びデータ取り込み方法を提供することにある。
【課題を解決するための手段】
【０００５】
この発明のデータ取り込み装置及びデータ取り込み方法は、以下のように構成されている。
【０００６】
（１）この発明のデータ取り込み装置は、最終バイトが識別可能なフォーマットの入力データから最終バイトを検出する最終バイト検出手段と、前記入力データのバイト数をＮバイト単位でカウントするカウント手段と、前記最終バイト検出手段による前記入力データに含まれる最終バイトの検出、及び前記カウント手段による前記入力データのＮバイト単位のカウント結果に基づき、前記入力データをＮバイト単位で出力することにより最終バイトを含むＮバイトに満たないＭバイトデータが残ることが判明するとき、このＭバイトデータをＮバイトデータにするための（Ｎ−Ｍ）バイトの埋め合わせデータを発生するデータ発生手段と、前記入力データを入力し、入力したデータを順にＮバイト単位で出力するとともに、Ｎバイトに満たないデータに対して、前記データ発生手段により発生される前記埋め合わせデータを付加して出力する入出力制御手段とを備えている。
【０００７】
（２）この発明のデータ取り込み方法は、最終バイトが識別可能なフォーマットの入力データをこの入力データの最終バイトを監視しつつ取り込み、前記入力データのバイト数をＮバイト単位でカウントし、前記カウントされる入力データを入力しＮバイト単位で出力し、前記最終バイトの監視による前記入力データに含まれる最終バイトの検出、及び前記入力データのＮバイト単位のカウント結果に基づき、前記入力データをＮバイト単位で出力することにより最終バイトを含むＮバイトに満たないＭバイトデータが残ることが判明するとき、このＭバイトデータをＮバイトデータにするための（Ｎ−Ｍ）バイトの埋め合わせデータを発生し、前記Ｍバイトデータに対して前記埋め合わせデータを加えてＮバイトデータとして出力する。
【発明の効果】
【０００８】
本発明によれば、任意のデータ長のデータを効率良く取り込むことが可能なデータ取り込み装置及びデータ取り込み方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。
【００１０】
図１は、この発明の一例に係るデータ取り込み装置の概略構成を示すブロック図である。図１に示すようにデータ取り込み装置は、ＥＴＸ検出器１０１、ダウンカウント器１０２、ダミーデータ発生回路１０３、ＦＩＦＯ（first-in first-out）メモリ１０４、第１第１内部メモリ１０５、第２内部メモリ１０６、ＣＰＵコア１０７、外部メモリ１０８、及びダウンカウント器１０９を備えている。なお、第１内部メモリ１０５、第２内部メモリ１０６、及びＣＰＵコア１０７により、ＣＰＵ１１０が構成されている。
【００１１】
このデータ取り込み装置による基本的なデータの流れは、外部からシリアル伝送された入力データがＦＩＦＯメモリ１０４で受け取られ、この受け取られたデータはＣＰＵ１０の第１内部メモリ１０５又は第２内部メモリ１０６へＤＭＡ転送され、このＤＭＡ転送されたデータはさらに外部メモリ１０８へＤＭＡ転送され、最終的にこの外部メモリ１０８でデータが展開される。以下、詳細なデータの流れについて説明する。
【００１２】
ＥＴＸ検出器１０１は、シリアル通信などで送信される入力データを入力する。この入力データは、最終バイト（ＥＴＸ）が識別可能なフォーマットのデータである。ＥＴＸ検出器１０１は、入力した入力データをダウンカウント器１０２に対して出力する。このとき、このＥＴＸ検出器１０１は、入力データに含まれる最終バイト（１バイト）を監視し、最終バイトを検出すると、ダウンカウント器１０２に対してカウント停止を指示する。また、ＥＴＸ検出器１０１は、入力データの入力開始に対応して、ダウンカウント器１０２に対してカウント値セットを指示する。
【００１３】
ダウンカウント器１０２は、ＥＴＸ検出器１０１から出力される入力データを受け取り、この入力データをＦＩＦＯ１０４に対して出力する。また、ダウンカウント器１０２は、ＥＴＸ検出器１０１からのカウント値セットの指示に対応してセット値Ｎをセットし、入力データが１バイトずつ入力されるのに対応してセット値Ｎからダウンカウントを開始する。このダウンカウントによりカウント値Ｎ２が得られる（Ｎ２＝Ｎ−１、Ｎ−２、…、０）。ダウンカウントによりカウント値Ｎ２が０になると、つまり入力データからＮバイト分のカウントが終了すると、再びセット値Ｎがセットされ、入力データが１バイトずつ入力されるのに対応して再びセット値Ｎからダウンカウントが開始されカウント値Ｎ２が得られる（Ｎ２＝Ｎ−１、Ｎ−２、…、０）。以上の繰り返しにより、入力データは、ダウンカウント器１０２によりＮバイト単位でカウントされ続ける。
【００１４】
ダミーデータ発生回路１０３は、ＥＴＸ検出器１０１による最終バイトの検出、及びダウンカウント器１０２による入力データのバイト数のダウンカウント結果（Ｎ２）に基づき、ダミーデータと最終バイトで構成されるＮ２バイトの埋め合わせデータを発生する。つまり、ＥＴＸ検出器１０１は、最終バイトの検出に対応してダウンカウント器１０２に対してカウント停止を指示する。ダウンカウント器１０２は、カウント停止の指示を受け取りダウンカウントを停止する。これにより、ダウンカウント器１０２は、ＥＴＸ検出器１０１により検出された最終バイトまでの入力により得られるカウント値Ｎ２を保持することになり、このカウント値Ｎ２をダミーデータ発生回路１０３及びダウンカウント器１０９に通知する。ダミーデータ発生回路１０３は、このカウント値Ｎ２を受け取り、Ｎ２バイトの埋め合わせデータを発生する。カウント値Ｎ２が０の場合には、入力データがＮバイトで割り切れたデータであることが判明し、埋め合わせデータを発生しない。カウント値Ｎ２が０以外の場合には、入力データがＮバイトで割り切れなかったデータであることが判明し、Ｎ２バイトの埋め合わせデータを発生する。図２に示すように、入力データがＮバイトで割り切れないデータとは、入力データをＮバイト単位で出力したとき、最終バイトを含むＮバイトに満たないＭバイトデータが残るということである（Ｍ＝Ｎ−Ｎ２）。このＭバイトデータをＮバイトデータ（最終データ）にするために、ダミーデータ（（Ｎ２−１）バイト）と最終バイト（１バイト）とで構成されるＮ２（＝Ｎ−Ｍ）バイトの埋め合わせデータを発生する。
【００１５】
ダウンカウント器１０９は、ダミーデータ発生回路１０３から発生される埋め合わせデータを受け取り、ＦＩＦＯメモリ１０４に出力する。また、ダウンカウント器１０９は、ダウンカウント器１０２によるカウント値Ｎ２を受け取り、このカウント値Ｎ２をセットし、埋め合わせデータが１バイトずつ入力されるのに対応してセット値Ｎ２からダウンカウントを開始する。このダウンカウントによりカウント値Ｎ３が得られる（Ｎ３＝Ｎ２−１、Ｎ２−２、…、０）。ダウンカウントによりカウント値Ｎ３が０になると、埋め合わせデータのカウントが終了する。つまり、ＦＩＦＯメモリ１０４に対してＮバイトのデータの入力が完了したことになる。
【００１６】
ＦＩＦＯメモリ１０４は、２Ｎバイトのデータを保持する記憶容量を持つ。ＦＩＦＯメモリ１０４は、ＥＴＸ検出器１０１により入力データから最終バイトが検出されるまではダウンカウント器１０２から出力される入力データを受け取り、ＥＴＸ検出器１０１により入力データから最終バイトが検出された後はダミーデータ発生回路１０３により必要に応じて発生された埋め合わせデータを受け取る。ＦＩＦＯメモリ１０４は、受け取ったデータがＮバイトに達すると、ＨＦ（Half Full）信号（＝１）を出力するとともに、受け取ったデータをＣＰＵ１１０に対＝１してＮバイト単位でＤＭＡ（Direct Memory Access）転送する。
【００１７】
ＣＰＵコア１０７は、ＦＩＦＯメモリ１０４から出力されるＨＦ信号（＝１）に基づき、ＦＩＦＯメモリ１０４からＤＭＡ転送されるＮバイト単位のデータを第１内部メモリ１０５及び１０６で交互に受け取らせる。つまり、第１内部メモリ１０５及び１０６はダブルバッファとして使用される。例えば、第１のタイミングでＤＭＡ転送されるＮバイトデータを第１内部メモリ１０５で受け取り記憶し、この第１のタイミングに続く第２のタイミングでＤＭＡ転送されるＮバイトデータを第２内部メモリ１０６で受け取り記憶する。このとき、即ち第２のタイミングで第１内部メモリ１０５に記憶済みのＮバイトデータを外部メモリ１０８へＤＭＡ転送する。同様に、第２のタイミングに続く第３のタイミングでＤＭＡ転送されるＮバイトデータを第１内部メモリ１０５で受け取り記憶する。このとき、即ち第３のタイミングで第２内部メモリ１０６に記憶済みのＮバイトデータを外部メモリ１０８へＤＭＡ転送する。以上の繰り返しにより、第１内部メモリ１０５及び１０６に交互に記憶されるＮバイト単位のデータを、交互に外部メモリ１０８へＤＭＡ転送することができる。
【００１８】
ここで、ダミーデータ発生回路１０３によるダミーデータ発生中に、ＥＴＸ検出器１０１により新たな入力データが入力されたときのデータの取り込み処理について説明する。上記説明したように、入力データをＮバイト単位で出力したとき、最終バイトを含むＮバイトに満たないＭバイトデータが残った場合に、Ｎ２バイトの埋め合わせデータで埋め合わせるようにしてもよいが、さらに効率化を図るために新たに入力される入力データで埋め合わせる。
【００１９】
ダミーデータ発生回路１０３は、ダミーデータの発生に伴いＥＴＸ検出器１０１に対してダミーデータ発生中を通知する。これにより、ＥＴＸ検出器１０１は、ダミーデータ発生中を検知することができる。ＥＴＸ検出器１０１は、ダミーデータ発生中を検知している間に、新たな入力データの入力を検知すると、ダミーデータ発生回路１０３に対してダミーデータの発生停止を指示し、ダウンカウント器１０９に対してカウント停止を指示する。ダミーデータ発生回路１０３は、ダミーデータの発生停止の指示に対応してダミーデータの発生を停止する。ダウンカウント器１０９は、カウント停止の指示に対応してダウンカウントを停止する。これにより、ダウンカウント器１０９は、ダミーデータ発生回路１０３により途中まで発生されたダミーデータの入力により得られるカウント値Ｎ３を保持することになり、このカウント値Ｎ３をダウンカウント器１０２に通知する。
【００２０】
ダウンカウント器１０２は、ダウンカウント器１０９から通知されるカウント値Ｎ３をセットし、新たな入力データが１バイトずつ入力されるのに対応してセット値Ｎ３からダウンカウントを開始する。このダウンカウントによりカウント値Ｎ２が得られる（Ｎ２＝Ｎ３−１、Ｎ３−２、…、０）。ダウンカウント器１０２によるカウント値Ｎ２が０になると、つまり入力データからＮ３バイト分（発生されなかった埋め合わせデータの不足分）のカウントが終了すると、セット値Ｎがセットされ、入力データが１バイトずつ入力されるのに対応してセット値Ｎからダウンカウントを開始し、カウント値Ｎ２が得られる（Ｎ２＝Ｎ−１、Ｎ−２、…、０）。以上により、発生されなかった埋め合わせデータの不足分が新たな入力データの一部で補われ、その後は新たな入力データがＮバイト単位でカウントされ続ける。これにより無駄を最小限にして、８バイト単位のデータを供給することができる。
【００２１】
図３は、ダミーデータ発生回路１０３により発生される埋め合わせデータによる埋め合わせ処理を示すフローチャートである。図３に示すように、ＥＴＸ検出器１０１により入力データの取り込みが開始され（ＳＴ３０１）、入力データから最終バイトが検出されなければ（ＳＴ３０２、ＮＯ）、ダウンカウント器１０２により入力データが１バイトずつ入力されるのに対応してセット値Ｎからダウンカウントが開始され（ＳＴ３０８）、ダウンカウントされたデータがＦＩＦＯメモリに蓄積される（ＳＴ３０９）。この処理は、ＥＴＸ検出器１０１により最終バイトが検出されるまで継続される。
【００２２】
ＥＴＸ検出器１０１により最終バイトが検出されると（ＳＴ３０２、ＹＥＳ）、ＥＴＸ検出器１０１からダウンカウント器１０２に対してカウント停止が指示され、ダウンカウント器１０２によるダウンカウントが停止される（ＳＴ３０３）。これに伴い、ダウンカウント器１０２により途中までダウンカウントされたカウント値Ｎ２がダミーデータ発生回路１０３及びダウンカウント器１０９に通知される（ＳＴ３０４）。このカウント値Ｎ２の通知を受けたダミーデータ発生回路１０３によりＮ２バイトの埋め合わせデータ、即ち（Ｎ２−１）バイトのダミーデータと最終バイトとで構成される埋め合わせデータが発生される（ＳＴ３０５）。
【００２３】
ダミーデータ発生回路１０３による埋め合わせデータの発生中に新たな入力データが入力されると（ＳＴ３０６、ＹＥＳ）、ダミーデータ発生回路１０３による埋め合わせデータの発生が停止され、発生されなかった埋め合わせデータの不足分を示すＮ３がダウンカウント器１０２にセットされ、このダウンカウント器１０２により新たな入力データの入力に対応してセット値Ｎ３からのダウンカウントが開始される。つまり、埋め合わせデータで埋め合わせきれなかった不足分のデータを新たな入力データの一部で埋め合わせる（ＳＴ３０７）。ダミーデータ発生回路１０３による埋め合わせデータの発生中に新たな入力データが入力されなければ（ＳＴ３０６、ＮＯ）、ダウンカウント器１０９によるカウント値Ｎ３がリセットされる（ＳＴ３１０）。
【００２４】
図４は、第１内部メモリ１０５及び１０６から外部メモリ１０８へのデータ転送を示すフローチャートである。図４に示すように、ＦＩＦＯメモリ１０４からＣＰＵ１１０に対してデータの送信が開始され（ＳＴ４０１）、ＨＦ信号（ＨＦ＝１）が検知されると（ＳＴ４０２、ＹＥＳ）、ＦＩＦＯメモリ１０４から第１内部メモリ１０５へＮバイトデータがＤＭＡ転送される（ＳＴ４０３）。ＤＭＡ転送されたＮバイトデータの最終バイトがＥＴＸに該当する場合は（ＳＴ４０４、ＹＥＳ）、ＦＩＦＯメモリ１０４のデータのＤＭＡ転送先を第１内部メモリ１０５から第２内部メモリ１０６に変更する（ＳＴ４０６）。ＤＭＡ転送されたＮバイトデータの最終バイトがＥＴＸに該当しなければ（ＳＴ４０４、ＮＯ）、第１内部メモリ１０５の容量がフルになるのを待って（ＳＴ４０５、ＹＥＳ）、ＦＩＦＯメモリ１０４のデータのＤＭＡ転送先を第１内部メモリ１０５から第２内部メモリ１０６に変更する（ＳＴ４０６）。ＦＩＦＯメモリ１０４のデータのＤＭＡ転送先が第２内部メモリ１０６に変更されると（ＳＴ４０６）、第１内部メモリ１０５のデータが外部メモリ１０８へＤＭＡ転送される（ＳＴ４０７）。
【００２５】
さらに、ＨＦ信号（ＨＦ＝１）が検知されると（ＳＴ４０８、ＹＥＳ）、ＦＩＦＯメモリ１０４から第２内部メモリ１０６へＮバイトデータがＤＭＡ転送される（ＳＴ４０９）。ＤＭＡ転送されたＮバイトデータの最終バイトがＥＴＸに該当する場合は（ＳＴ４１０、ＹＥＳ）、ＦＩＦＯメモリ１０４のデータのＤＭＡ転送先を第２内部メモリ１０６から第１内部メモリ１０５に変更する（ＳＴ４１３）。ＤＭＡ転送されたＮバイトデータの最終バイトがＥＴＸに該当しなければ（ＳＴ４１０、ＮＯ）、第２内部メモリ１０６の容量がフルになるのを待って（ＳＴ４１２、ＹＥＳ）、ＦＩＦＯメモリ１０４のデータのＤＭＡ転送先を第２内部メモリ１０６から第１内部メモリ１０５に変更する（ＳＴ４１３）。ＦＩＦＯメモリ１０４のデータのＤＭＡ転送先が第１内部メモリ１０５に変更されると（ＳＴ４１３）、第２内部メモリ１０６のデータが外部メモリ１０８へＤＭＡ転送される（ＳＴ４１４）。
【００２６】
以上の繰り返しにより、データを外部メモリ１０８上に展開できる。またＳＴ４０４やＳＴ４１０に示すように、最終のNバイト目がＥＴＸに該当するか否かだけを検知するだけでデータの終了を確認できるためＣＰＵ１１０の負荷を小さくすることができ、ＳＴ４０３やＳＴ４０９に示すＤＭＡ転送中に他のデータ処理を行なうことも可能である。データ処理は、第１内部メモリ１０５又は１０６に残ったものから処理することで処理時間を削減できる。
【００２７】
以上説明したこの発明のデータ取り込み装置によれば、以下の効果が得られる。
【００２８】
（１）任意のデータ長のデータをＤＭＡを使用して取り込むことができる。
【００２９】
（２）ＦＩＦＯとＤＭＡを使用することでデータを高速に取り込むことができる。
【００３０】
（３）データの取り込み時の最終判定、内部メモリに取り込んでからのデータの最終判定が容易に行なえるので、ＣＰＵの処理負荷の軽減ができる。
【００３１】
なお、本願発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００３２】
【図１】この発明の一例に係るデータ取り込み装置の概略構成を示すブロック図である。
【図２】入力データの一例を示す図であり、入力データをＮバイト単位で分割（出力）したとき、最終バイト（ＥＴＸ）を含むＮバイトに満たないＭバイトデータが残るケースを説明するための図である。
【図３】ダミーデータ発生回路により発生される埋め合わせデータによる埋め合わせ処理を示すフローチャートである。
【図４】内部メモリから外部メモリへのデータ転送を示すフローチャートである。
【符号の説明】
【００３３】
１０１…ＥＴＸ検出器、１０２…ダウンカウント器、１０３…ダミーデータ発生回路、１０４…ＦＩＦＯメモリ、１０５…第１内部メモリ、１０６…第２内部メモリ、１０７…ＣＰＵコア、１０８…外部メモリ、１０９…ダウンカウント器、１１０…ＣＰＵ
【図１】
2005149203.tif 000003
【図２】
2005149203.tif 000004
【図３】
2005149203.tif 000005
【図４】
2005149203.tif 000006