(57)【要約】  【課題】  全画素領域の信号を読み出すのと同時的に、部分領域の信号を早いレートで読み出すことができ、高速なＡＥやＡＦを可能とする撮像素子等を提供する。  【解決手段】  露光量に応じた光電変換信号を生成して蓄積する画素Ｐｘｌを２次元状に配列して構成される画素部３と、上記画素Ｐｘｌの光電変換信号を第１の周期で読み出す第１読出手段５と、この第１読出手段５が読み出す画素Ｐｘｌを上記画素部３に配列された全画素として選択する第１選択手段７と、上記画素Ｐｘｌの光電変換信号を第２の周期で読み出す第２読出手段６と、この第２読出手段６が読み出す画素Ｐｘｌを上記画素部３に配列された全画素の一部として選択して第２の周期が第１の周期内に複数入るように設定する第２選択手段８と、を備えた撮像素子１。【選択図】図１
2005269452.tif 000002
【特許請求の範囲】
【請求項１】
露光量に応じた光電変換信号を生成して蓄積する画素を、複数、２次元状に配列して構成される画素部と、
上記画素部の画素により蓄積された光電変換信号を、所定の周期でそれぞれ読み出し得るように構成された複数の読出手段と、
上記読出手段が読み出す画素を、上記画素部に配列された全画素の中から選択するためのものであり、上記複数の読出手段に一対一に対応して設けられた複数の選択手段と、
を具備し、
上記複数の読出手段の内の少なくとも１つは、対応する選択手段により選択された画素に蓄積されている光電変換信号を、上記所定の周期の内に、複数回読み出すことを特徴とする撮像素子。
【請求項２】
露光量に応じた光電変換信号を生成して蓄積する画素を、複数、２次元状に配列して構成される画素部と、
上記画素部の画素により蓄積された光電変換信号をそれぞれ読み出すための複数の読出手段と、
上記読出手段が読み出す画素を、上記画素部に配列された全画素の中から選択するためのものであり、上記複数の読出手段に一対一に対応して設けられた複数の選択手段と、
上記画素部に配列された画素から読み出した光電変換信号を、上記複数の読出手段に各対応して個別に記憶するためのメモリ手段と、
を具備したことを特徴とする撮像素子。
【請求項３】
上記メモリ手段は、コンデンサを含んで構成されたものであることを特徴とする請求項２に記載の撮像素子。
【請求項４】
請求項１に記載の撮像素子と、
該撮像素子に含まれる上記読出手段と該読出手段に対応する上記選択手段とでなる対を、各対毎に個別に制御するための制御手段と、
を具備したことを特徴とする撮像装置。
【請求項５】
請求項２に記載の撮像素子と、
該撮像素子に含まれる上記読出手段と該読出手段に対応する上記選択手段とでなる対を、各対毎に個別に制御するための制御手段と、
を具備したことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画素を２次元状に配列して構成された撮像素子と、該撮像素子を用いた撮像装置と、に関する。
【背景技術】
【０００２】
複数の画素が２次元状に配列されて構成された撮像素子において、画素からの光電変換信号を所定の周期毎に複数回読み出す技術は、種々のものが提案されている。
【０００３】
このような技術としては、例えば、特開平１０−９３８６８号公報（特許文献１）に記載のものが挙げられる。この特許文献１に記載された技術は、光電変換信号に重畳するノイズを低減するためのものとなっている。すなわち、撮像素子に設けられた複数の画素は、大きさが微細であることから、全てを同一性能、同一サイズのものとすることは困難である。従って、各画素毎に個体差が生じるのは避けられず、特に、各画素に発生するノイズ成分には個体差があることが知られている。画素からの光電変換信号に重畳しているこうしたノイズ成分を低減するための従来技術としては、次のようなものが一例として挙げられる。まず、各画素から、所定の期間だけ受光を行い蓄積して得た光電変換信号を読み出す。次に、光電変換信号を読み出した直後に各画素のリセットを行って蓄積された電荷の掃き出しを行い、該リセット後の信号成分を各画素からすぐに読み出す。そして、前者の信号から後者の信号を減算することにより、画素毎に固有のノイズを低減するものとなっている。このような技術を用いることにより、蓄積時間が０［秒］（＝リセット直後）の光電変換信号と、所定の期間だけ受光を行い蓄積して得られた光電変換信号と、の両方に重畳しているノイズを相殺することが可能となる。しかし、こうした技術では、被写体が低照度であるときに特に顕著となる光量依存性ノイズを低減することはできない。そこで、上記特許文献１に記載された技術は、この光量依存性ノイズも低減することが可能な技術となっている。すなわち、該特許文献１に記載された技術では、第１の所定期間だけ受光を行い蓄積して得た光電変換信号に第１の読み出しを行い、この第１の読み出しを終えた後に、蓄積された電荷をリセットすることなく、そのまま引き続いて第２の所定期間だけ受光を行い電荷を蓄積する。この第２の所定期間が終了した後で、蓄積して得られた光電変換信号に第２の読み出しを行う。この第２の読み出しが終了した後に、リセット動作を行う。このような一連の動作を繰り返して、画素電荷の読み出しを行うようになっている。そして、上記第１の読み出しにより得られた光電変換信号と、上記第２の読み出しにより得られた光電変換信号と、の差分を取ることにより、各々の信号に重畳しているノイズ成分、特に被写体が低照度であるときの上記光量依存性ノイズ成分、を相殺しあるいは低減するものとなっている。さらに、該特許文献１に記載されたような技術によれば、所定の周期で複数回読み出して得た複数の光電変換信号を加算することにより、ダイナミックレンジの拡大を図ることも可能となっている。
【０００４】
ところで、例えば動画を撮像するためには、撮像装置の全画素の信号を所定の時間（動画を構成する１フレーム当たりの読出時間）以内に読み出さなければならない。しかし、画素を読み出すに要する時間は、画素数が多くなるほど長くなるために、何らかの工夫を凝らさないと、そのままでは多画素の撮像素子を動画撮影に用いることは困難となる。そこで、撮像素子の画素部を複数の領域に分割すると共に、分割された領域毎に対応するように、画素からの光電変換信号を読み出すための読出手段を複数設け、これら複数の読出手段により読み出し動作を同時に分担して行うようにした技術が知られている。このような技術を用いることにより、多くの画素の信号を、短い時間で読み出すことが可能となる。
【０００５】
しかし、このような技術では、読出手段を複数としたために、個々の読出手段に回路特性の相違があると、これが光電変換信号特性にばらつきを生じさせる要因となり、分割領域毎に固定パタンノイズが発生して画質劣化を引き起こしてしまう。
【０００６】
そこで、特開２０００−２０９５０３号公報（特許文献２）には、画素部を分割する際に、分割される領域同士の境界部分に重複画素部を設けて、該重複画素部の信号については複数の読出手段からそれぞれ独立して読み出すことができるように構成する技術が記載されている。そして、重複画素部については、複数の読出手段から読み出した光電変換信号を平均化した信号を採用することにより、領域同士の境界部分に発生する画質劣化を低減するようにしたものとなっている。
【０００７】
一方、撮像素子としては、各画素に蓄積された電荷が、読み出す度に破壊されるタイプ（以下、破壊読出型と呼ぶ。）と、リセットを行わない限りは何度読み出しても破壊されないタイプ（以下、非破壊読出型と呼ぶ。）と、がある。これらの内で、近年各種の機器に採用されて主流となっているのは、前者の破壊読出型の撮像素子である。
【０００８】
例えば、ＣＣＤ型の撮像素子は、光電変換により生成された電荷をそのまま映像信号として読み出すために、一度読み出してしまえば二度と読み出すことができない破壊読出型である。また、ＣＭＯＳ型の撮像素子は、特有のｋＴＣノイズと呼ばれる雑音を低減するために破壊読み出しの動作を行っており、やはり同一画素からの光電変換電荷を異なるタイミングで再度読み出すことができない破壊読出型である。
【０００９】
ここで、本発明の実施例に係る図９および図１０を参照して、破壊読出しを行うＣＭＯＳ型の撮像素子の一般的な画素の構造と、その読み出し動作と、について説明する。
【００１０】
破壊読出しを行うＣＭＯＳ型の撮像素子の画素は、一般的に、図９に示すように、フォトダイオードＰＤと、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４と、を有して構成されている。フォトダイオードＰＤは、光電変換を行って電荷を蓄積するものである。トランジスタＴｒ４は、フォトダイオードＰＤに蓄積された電荷をトランジスタＴｒ２のゲートへ接続するためのスイッチとして機能するものである。トランジスタＴｒ２は、フォトダイオードＰＤから転送された電荷を電圧に変換するものである。トランジスタＴｒ１は、トランジスタＴｒ２のゲートに蓄積された電荷をリセットするためのものである。トランジスタＴｒ３は、トランジスタＴｒ２のゲートに蓄積された電荷に応じて、該トランジスタＴｒ２のソース−ドレイン間に流れる電流を、画素信号読出ラインＶｎへ接続するか否かをオン／オフするためのスイッチとして機能するものである。
【００１１】
このような撮像素子の画素における動作は、図１０に示すように行われる。
【００１２】
まず、トランジスタＴｒ２のゲート部の電荷をトランジスタＴｒ１によってリセットする。これにより、それまでに蓄積されていた電荷がなくなって、いわゆる破壊が行われる。
【００１３】
そして、このリセットを行った直後に、トランジスタＴｒ３をオンすることにより、該リセット直後のトランジスタＴｒ２の信号を、リセット信号として画素信号読出ラインＶｎへ読み出す。
【００１４】
その後、フォトダイオードＰＤにより所定時間だけ電荷の蓄積を行う。所定時間が経過したら、トランジスタＴｒ４をオンすることにより、フォトダイオードＰＤに蓄積されている光電変換信号を、トランジスタＴｒ２のゲート部へ転送する。
【００１５】
続いて、トランジスタＴｒ３をオンすることにより、トランジスタＴｒ２の信号を、画素の光電変換信号として画素信号読出ラインＶｎへ読み出す。
【００１６】
上述したリセット信号と光電変換信号とには、ほぼ同等のｋＴＣノイズが重畳しているために、これらの信号の差分を取ることにより、雑音成分を低減した信号を得ることができる。
【００１７】
また、被写体を撮像するための撮像装置においては、自動焦点調整（ＡＦ）や自動露出調整（ＡＥ）を行うことにより、撮像素子上に結像される被写体像のピントを合わせたり、露光量を調整したりして、適切な画像信号を得るようになっている。このようなＡＦやＡＥは、なるべく短時間に行うことが望ましい。なぜならば、ＡＥに基づき絞りの制御や電子シャッタの制御が行われ、ＡＦに基づき撮影光学系のフォーカス制御が行われるために、これらが行われた後でないと、適切な映像を得ることができないからである。従って、ＡＥやＡＦを行うのに時間を要すると、例えば静止画像を得るためのデジタルスチルカメラにおいてはシャッタボタンを押してから画像が撮像されるまでのタイムラグが増えてシャッタチャンスを失ってしまうことに繋がり、動画像を得るためのビデオカメラにおいては明るさやピントが調整されるまでの時間が長くなり不適切な画像が撮影される時間が長くなってしまうことになる。
【００１８】
上述したようなＡＦやＡＥは、撮像素子とは別に設けられた専用の装置により行うことも可能であるが、構成を簡単にしてコストを削減することができるために、撮像素子により得られた画像信号を用いて分析等を行いその結果に基づき行うこともある。後者の場合には、ＡＥやＡＦなどを高速に行うには、該ＡＥやＡＦなどの制御のために用いる光電変換信号を、可能な限り短時間で読み出す必要がある。
【特許文献１】特開平１０−９３８６８号公報
【特許文献２】特開２０００−２０９５０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述したような観点から、所定周期内に画素から複数回読み出される光電変換信号の内の、例えば、最後に読み出される光電変換信号を実際の映像信号として用い、それ以外の光電変換信号を、撮像装置における自動露出調整（ＡＥ）や自動焦点調整（ＡＦ）などの制御のために用いることが考えられる。
【００２０】
しかし、上述したような破壊読出型の撮像素子では、画素電荷が破壊されてしまうために、所定周期である１フレーム周期の内に複数回の読み出しを行うことができない。従って、例えば、画面内に一部が重複するように複数の領域を設定したときに、これら複数の領域の子画面の画像を得るのは、別途のフレームバッファ等を設けない限りは不可能である。
【００２１】
また、上記特許文献１に記載のものでは、特定の画素からの光電変換信号出力を所定周期である１フレーム周期の内に２回読み出すことが可能であるために、１回目に読み出した画像信号をＡＥやＡＦに用いることが考えられる。しかし、該特許文献１に記載のものでは、１回目の読み出しタイミングと２回目の読み出しタイミングとが同時でないようにしなければならない制限が付くために、１回目の信号を得る周期と、２回目の信号を得る周期とが同一となる。従って、通常の映像信号を得る周期とＡＥやＡＦ用の信号を得る周期とが同一となり、高速なＡＥやＡＦを行う目的には合致しない。しかも、別途のフレームバッファ等を設けない限り、所望の部分領域の光電変換信号のみを取得して、ＡＥやＡＦに用いることはできない。
【００２２】
さらに、上記特許文献２に記載のものでは、境界部分に含まれる特定画素からの光電変換信号は、複数の読出手段に各接続された読出ラインを介してそれぞれ独立に読み出すことが可能であるが、それ以外の画素については、何れか一つの読出手段の読出ラインにしか接続されていないために、一つの読出手段からしか読み出すことができない。従って、任意の領域の光電変換信号をＡＥやＡＦのために使用することはできない。さらに、該特許文献２に記載のものには、通常の映像信号を読み出しながら、境界部画素を所定の周期で複数回読み出すことは開示されていない。なお、この特許文献２に記載された固体撮像素子は、該公報の段落番号［００１６］に記載されているように、非破壊読出型が前提となったものである。
【００２３】
本発明は上記事情に鑑みてなされたものであり、全画素領域の中から任意に選択した画素の光電変換信号を、所定の周期に複数回読み出すことができる撮像素子および撮像装置を提供することを目的としている。
【００２４】
また、本発明は、全画素領域の中から一部が重複する複数の子画面を、別途のフレームメモリ等を要することなく、リアルタイムで出力することができる撮像素子および撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００２５】
上記の目的を達成するために、第１の発明による撮像素子は、露光量に応じた光電変換信号を生成して蓄積する画素を複数２次元状に配列して構成される画素部と、上記画素部の画素により蓄積された光電変換信号を所定の周期でそれぞれ読み出し得るように構成された複数の読出手段と、上記読出手段が読み出す画素を上記画素部に配列された全画素の中から選択するためのものであり上記複数の読出手段に一対一に対応して設けられた複数の選択手段と、を具備し、上記複数の読出手段の内の少なくとも１つは、対応する選択手段により選択された画素に蓄積されている光電変換信号を、上記所定の周期の内に、複数回読み出すものである。
【００２６】
また、第２の発明による撮像素子は、露光量に応じた光電変換信号を生成して蓄積する画素を複数２次元状に配列して構成される画素部と、上記画素部の画素により蓄積された光電変換信号をそれぞれ読み出すための複数の読出手段と、上記読出手段が読み出す画素を上記画素部に配列された全画素の中から選択するためのものであり上記複数の読出手段に一対一に対応して設けられた複数の選択手段と、上記画素部に配列された画素から読み出した光電変換信号を上記複数の読出手段に各対応して個別に記憶するためのメモリ手段と、を具備したものである。
【００２７】
さらに、第３の発明による撮像素子は、上記第２の発明による撮像素子において、上記メモリ手段がコンデンサを含んで構成されたものである。
【００２８】
第４の発明による撮像装置は、第１の発明による撮像素子と、該撮像素子に含まれる上記読出手段と該読出手段に対応する上記選択手段とでなる対を各対毎に個別に制御するための制御手段と、を具備したものである。
【００２９】
第５の発明による撮像装置は、第２の発明による撮像素子と、該撮像素子に含まれる上記読出手段と該読出手段に対応する上記選択手段とでなる対を各対毎に個別に制御するための制御手段と、を具備したものである。
【発明の効果】
【００３０】
本発明の撮像素子および撮像装置によれば、全画素領域の中から任意に選択した画素の光電変換信号を、所定の周期に複数回読み出すことができる。
【００３１】
また、本発明の撮像素子および撮像装置によれば、全画素領域の中から一部が重複する複数の子画面を、別途のフレームメモリ等を要することなく、リアルタイムで出力することができる。
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００３３】
図１から図７は本発明の実施例１を示したものであり、図１は撮像素子の構成の概略を示すブロック図、図２は４×４画素で構成される撮像素子の例を示す図、図３は画素の具体的な構成例を示す回路図、図４は画素からの信号読み出しの動作を示すフローチャート、図５は上記図２の撮像素子におけるラインの構成を示す図、図６は撮像対象とする被写体の輝度分布の例を示す図、図７は上記図６に示した被写体を撮像するときの撮像素子の動作を示すタイミングチャートである。
【００３４】
この撮像素子１は、画素部３と、第１選択手段７を含む第１読出手段５と、第２選択手段８を含む第２読出手段６と、を有して構成されている。
【００３５】
上記画素部３は、複数の画素Ｐｘｌを、縦方向および横方向に２次元状（つまり、マトリクス状）に配列して構成されたものである。各画素Ｐｘｌに接続された画素信号読出ラインは、上記第１選択手段７と第２選択手段８との両方に接続されている。
【００３６】
上記第１選択手段７は、第１読出手段５により光電変換信号を読み出す対象となる画素を任意に選択するためのものである。この第１選択手段７により選択され、第１読出手段５により読み出された光電変換信号は、第１出力として出力される。
【００３７】
上記第２選択手段８は、同様に、第２読出手段６により光電変換信号を読み出す対象となる画素を任意に選択するためのものである。この第２選択手段８による画素の選択は、上記第１選択手段７による画素の選択とは独立して行われる。この第２選択手段８により選択され、第２読出手段６により読み出された光電変換信号は、第２出力として出力される。
【００３８】
従って、画素部３に含まれる任意の画素Ｐｘｌの光電変換信号を、第１読出手段５と第２読出手段６との何れからも所望に独立して読み出すことができるようになっている。
【００３９】
図２を参照して、上記図１に示したような撮像素子１の画素部３を、４×４画素で構成したときの例について説明する。
【００４０】
図示のように、撮像面に形成された画素部３は、画素Ｐｘｌを、縦４×横４となるように２次元状に配列して構成されている。横方向に配列された画素Ｐｘｌには、後述するラインセレクトパルスＬｓｌを出力することにより水平ライン（行ライン）を読出ラインとして選択するためのラインセレクト信号線が、上記第１選択手段７および第２選択手段８に含まれる垂直走査／制御回路１３から接続されている。図示の例では、垂直走査／制御回路１３から、４本のラインセレクト信号線が接続されている。この垂直走査／制御回路１３からは、図２には示さないが、さらにリセット信号線が水平ラインに並んだ各画素Ｐｘｌに接続されていて、後述するようなゲート電荷リセットパルスＲｓｔが出力されるようになっている（図３参照）。
【００４１】
また、上述したように２次元状に配列された画素の内の、縦方向に配列された画素Ｐｘｌには、共通して画素信号読出ラインが接続されており、図示の例では、２重線で示すような４本の画素信号読出ラインが接続されている。これらの画素信号読出ラインは、第１読出手段５に含まれる第１読出部１１と、第２読出手段６に含まれる第２読出部１２と、の両方に接続されている。
【００４２】
各画素信号読出ラインには、第１読出手段５に含まれる記憶部Ｍ１ａ，Ｍ１ｂと、第２読出手段６に含まれる記憶部Ｍ２ａ，Ｍ２ｂと、がそれぞれ接続されている。上記記憶部Ｍ１ａ，Ｍ１ｂは、第１読出部１１によりそれぞれ独立に制御されるようになっており、同様に、上記記憶部Ｍ２ａ，Ｍ２ｂは、第２読出部１２によりそれぞれ独立に制御されるようになっている。これらの記憶部の詳細については、後で図３を参照して説明する。
【００４３】
次に、図３を参照して、画素部に設けられた画素と読出部の構成について説明する。ここでは、簡単のために、非破壊読出型の撮像素子を例に挙げて説明するが、本実施例の構成はこれに限定されるものではなく、破壊読出型の撮像素子にも応用することが可能である。
【００４４】
画素Ｐｘｌは、フォトダイオードＰＤと、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３と、を有して構成されている。
【００４５】
フォトダイオードＰＤは、撮像素子に照射された光を光電変換することにより、光量に応じた電荷を発生させて、発生した電荷を蓄積するものである。
【００４６】
トランジスタＴｒ２は、ゲートがフォトダイオードＰＤに、ソースが電源ラインに、ドレインがトランジスタＴｒ３に、それぞれ接続されている。このトランジスタＴｒ２は、該フォトダイオードから転送された電荷を電圧に変換するものである。すなわち、トランジスタＴｒ２のゲートに蓄積された電荷により発生する電圧に応じて、該トランジスタＴｒ２のソース−ドレイン間に流れる電流が変化するようになっている。
【００４７】
トランジスタＴｒ１は、ゲートが上記垂直走査／制御回路１３からのリセット信号線に接続されており、ソースが電源ラインに、ドレインがフォトダイオードＰＤおよびトランジスタＴｒ２のゲートに、それぞれ接続されている。このトランジスタＴｒ１は、垂直走査／制御回路１３からゲート電荷リセットパルスＲｓｔを受けると、フォトダイオードＰＤとトランジスタＴｒ２のゲートとに蓄積された電荷をリセットするものである。
【００４８】
トランジスタＴｒ３は、ゲートが上記垂直走査／制御回路１３からのラインセレクト信号線に接続されており、ソースがトランジスタＴｒ２に、ドレインが画素信号読出ラインＶｎに、それぞれ接続されている。このトランジスタＴｒ３は、トランジスタＴｒ２のドレインからの電流を画素信号読出ラインＶｎへ接続するか否かを、垂直走査／制御回路１３からのラインセレクトパルスＬｓｌに応じて切り換えるものであり、オン／オフスイッチとして機能するようになっている。
【００４９】
このような画素Ｐｘｌの作用について、図４を参照して説明する。
【００５０】
まず、トランジスタＴｒ３のゲートにラインセレクトパルスＬｓｌを印加することにより、フォトダイオードＰＤにより所定時間だけ蓄積した電荷を、画素信号読出ラインＶｎへ光電変換信号として読み出す（ステップＳ１）。ここで読み出された光電変換信号は、後述するように、上記記憶部Ｍ１ａまたは記憶部Ｍ２ａの何れかに記憶されるようになっている。
【００５１】
次に、トランジスタＴｒ１のゲートにゲート電荷リセットパルスＲｓｔを印加することによって、トランジスタＴｒ２のゲート部およびフォトダイオードＰＤに蓄積されている電荷をリセットする（ステップＳ２）。
【００５２】
そして、このリセットを行った直後に、トランジスタＴｒ３にラインセレクトパルスＬｓｌを印加することにより、該リセット直後のトランジスタＴｒ２の信号を、リセット信号として画素信号読出ラインＶｎへ読み出す（ステップＳ３）。ここで読み出されたリセット信号は、後述するように、上記ステップＳ１において光電変換信号が記憶部Ｍ１ａに記憶されているときには上記記憶部Ｍ１ｂに、また、該ステップＳ１において光電変換信号が記憶部Ｍ２ａに記憶されているときには記憶部Ｍ２ｂに、記憶されるようになっている。
【００５３】
このステップＳ３の動作が終了したら、また上記ステップＳ１へ戻って、上述したような動作を繰り返して行うようになっている。
【００５４】
再び図３に戻って、記憶部の構成について説明する。
【００５５】
上述したように、画素信号読出ラインＶｎには、第１読出手段５に含まれる記憶部Ｍ１ａ，Ｍ１ｂと、第２読出手段６に含まれる記憶部Ｍ２ａ，Ｍ２ｂと、がそれぞれ接続されている。
【００５６】
上記記憶部Ｍ１ａ，Ｍ１ｂは、第１読出部１１により読み出される信号を記憶するためのものであり、記憶部Ｍ１ａはスイッチＳＷ１ａとコンデンサＣ１ａとを、記憶部Ｍ１ｂはスイッチＳＷ１ｂとコンデンサＣ１ｂとを、それぞれ有して構成されている。スイッチＳＷ１ａ，ＳＷ１ｂは、一端が画素信号読出ラインＶｎに、他端がコンデンサＣ１ａ，Ｃ１ｂの一端に、それぞれ接続されている。また、各コンデンサＣ１ａ，Ｃ１ｂの他端は、それぞれグランドに接続されている。上述したように、記憶部Ｍ１ａは上記ステップＳ１で読み出された光電変換信号を記憶するためのものであり、記憶部Ｍ１ｂは上記ステップＳ３で読み出されたリセット信号を記憶するためのものである。
【００５７】
同様に、上記記憶部Ｍ２ａ，Ｍ２ｂは、第２読出部１２により読み出される信号を記憶するためのものであり、記憶部Ｍ２ａはスイッチＳＷ２ａとコンデンサＣ２ａとを、記憶部Ｍ２ｂはスイッチＳＷ２ｂとコンデンサＣ２ｂとを、それぞれ有して構成されている。スイッチＳＷ２ａ，ＳＷ２ｂは、一端が画素信号読出ラインＶｎに、他端がコンデンサＣ２ａ，Ｃ２ｂの一端に、それぞれ接続されている。また、各コンデンサＣ２ａ，Ｃ２ｂの他端は、それぞれグランドに接続されている。記憶部Ｍ２ａは上記ステップＳ１で読み出された光電変換信号を記憶するためのものであり、記憶部Ｍ２ｂは上記ステップＳ３で読み出されたリセット信号を記憶するためのものである。
【００５８】
このような記憶部の構成において、コンデンサＣ１ａに光電変換信号を蓄積する場合には、スイッチＳＷ１ａのみをオンして、スイッチＳＷ１ｂ，ＳＷ２ａ，ＳＷ２ｂをオフすることにより行う。同様に、コンデンサＣ１ｂにリセット信号を蓄積する場合には、スイッチＳＷ１ｂのみをオンして、スイッチＳＷ１ａ，ＳＷ２ａ，ＳＷ２ｂをオフすることにより行う。コンデンサＣ２ａに光電変換信号を蓄積する場合には、スイッチＳＷ２ａのみをオンして、スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ｂをオフすることにより行う。コンデンサＣ２ｂにリセット信号を蓄積する場合には、スイッチＳＷ２ｂのみをオンして、スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ２ａをオフすることにより行う。
【００５９】
上記記憶部Ｍ１ａと記憶部Ｍ１ｂとは一対として構成されており、後述するように、記憶部Ｍ１ａに記憶された光電変換信号から、記憶部１ｂに記憶されたリセット信号を減算することにより、各画素内で独立して発生する固定パタンノイズ（ＦＰＮ）と呼ばれるノイズ成分を低減するようになっている。第１読出部１１からの第１出力は、このノイズ成分を低減した後の出力である。
【００６０】
同様に、上記記憶部Ｍ２ａと記憶部Ｍ２ｂとは一対として構成されており、記憶部Ｍ２ａに記憶された光電変換信号から、記憶部２ｂに記憶されたリセット信号を減算することにより、固定パタンノイズを低減する。第２読出部１２からの第２出力も、このノイズ成分を低減した後の出力である。
【００６１】
上記図２に示したような４行４列で構成される撮像素子１におけるラインの構造は、図５に示すようになっている。１ライン目から４ライン目までで構成される各ラインは、上記垂直走査／制御回路１３からのラインセレクトパルスＬｓｌにより選択されるラインである。この図５に示すように、例えば１ライン目を選択する場合には、後述する図７に示すようなラインセレクトパルスＬｓｌ１を、１ライン目のラインセレクト信号線に印加すればよい。
【００６２】
このような構成の撮像素子１により、図６に示すような被写体ＯＢＪを撮像したときに出力される信号の一例を示すのが図７である。図６に示す被写体ＯＢＪは、左右方向にのみ輝度が直線的に変化するグラデーションをもっていて、左右方向の位置が同一であれば上下方向の位置が異なっても同一の輝度となる被写体となっている。
【００６３】
図７に示す撮像シーケンスは、撮像素子１により図６に示すような被写体を撮像して、第１読出部１１により１〜４ラインの信号をこの順に読み出すとともに、第２読出部１２により１ライン目の信号のみを繰り返して読み出すようにしたときのものとなっている。すなわち、第１読出部１１は、１ライン目→２ライン目→３ライン目→４ライン目→１ライン目→…の順に光電変換信号を読み出すようになっている。また、第２読出部１２は、１ライン目→１ライン目→１ライン目→１ライン目→１ライン目→…の順に光電変換信号を読み出すようになっている。
【００６４】
このような読み出すラインの選択は、第１読出手段５に関しては第１選択手段７により、第２読出手段６に関しては第２選択手段８により、それぞれ行われる。これら第１選択手段７および第２選択手段８は、上述したように、第１読出手段５および第２読出手段６が光電変換信号を読み出す画素を、全画素領域の中からそれぞれ任意に選択するためのものである。従って、この図７に示すような例においては、第１選択手段７が画素部３の全画素をライン毎に選択するようにし、第２選択手段８が画素部３の１ライン目の画素のみを繰り返して選択するようにしている。
【００６５】
図７に示すように、１フレームの画像信号を出力するための垂直読出期間は、４ライン分の水平読出期間により構成されている。各水平読出期間は、水平同期信号に示すように、水平ブランキング期間と、水平有効信号期間と、により構成されている。各画素Ｐｘｌからの信号は、ライン毎に一括して、水平ブランキング期間に読み出されるようになっている。なお、この図７においては、簡単のために、垂直ブランキング期間の図示を省略している。
【００６６】
また、図７において、Ｌｓｌｎ，Ｒｓｔｎは、ｎライン目（ｎ＝１，…，４）を制御するための制御パルス（ラインセレクトパルス，ゲート電荷リセットパルス）をそれぞれ示している。これらの制御パルスの波形中に付した符号Ｓ１〜Ｓ３は、上記図４に示したフローチャートにおける各ステップを示し、また、波形の下に付した数字「１」または「２」は、それぞれ、第１読出部１１からの第１出力または第２読出部１２からの第２出力に関する動作であることを示している。
【００６７】
まず、ラインセレクトパルスＬｓｌ１により、１ライン目に配列された画素Ｐｘｌからの光電変換信号を読み出すために、上記ステップＳ１の動作を行って、第１出力用の光電変換信号を第１読出部１１へ向けて読み出すとともに、第２出力用の光電変換信号を第２読出部１２へ向けて読み出す。これにより、１ライン目に配列された各画素Ｐｘｌからの光電変換信号が、第１読出手段５に含まれる各コンデンサＣ１ａと、第２読出手段６に含まれる各コンデンサＣ２ａと、へそれぞれ転送される。
【００６８】
その後に、上記ステップＳ２の動作を行って、ゲート電荷リセットパルスＲｓｔ１により１ライン目に配列された全ての画素のフォトダイオードＰＤに蓄積された電荷をリセットする。このリセットが行われた後は、１ライン目では新たな電荷蓄積が開始されることになる。このゲート電荷リセットパルスＲｓｔ１は、１フレーム毎に、水平ブランキング期間において出力され、該１フレーム毎に、同様の動作を繰り返すようになっている。そして、次のリセットまでの期間が、電荷をフォトダイオードＰＤに蓄積するための蓄積期間となる。
【００６９】
このリセット動作を行った直後に、上記ステップＳ３の動作を行って、ラインセレクトパルスＬｓｌ１を出力することにより、リセット直後の画素Ｐｘｌからの信号を読み出す。ここで読み出された信号は、第１読出手段５に含まれる各コンデンサＣ１ｂと、第２読出手段６に含まれる各コンデンサＣ２ｂと、へそれぞれ転送されて、リセット信号として蓄積される。
【００７０】
第１読出部１１は、上記コンデンサＣ１ａに蓄積された光電変換信号と、上記コンデンサＣ１ｂに蓄積されたリセット信号と、の差分をとって上記固定パタンノイズ（ＦＰＮ）を低減した後に、第１出力として転送する。
【００７１】
同様に、第２読出部１２は、上記コンデンサＣ２ａに蓄積された光電変換信号と、上記コンデンサＣ２ｂに蓄積されたリセット信号と、の差分をとって上記固定パタンノイズ（ＦＰＮ）を低減した後に、第２出力として転送する。
【００７２】
この図７に示す例においては、１フレーム内の１番目の水平有効信号期間に、第１読出部１１から出力される信号Ｓｉｇ１ａと、第２読出部１２から出力される信号Ｓｉｇ２ａと、は基本的に同一となっている。
【００７３】
次の水平読出期間（１フレーム内の第２の水平読出期間）においては、まず、上記ステップＳ１の動作を行って、ラインセレクトパルスＬｓｌ１により、１ライン目に配列された画素Ｐｘｌからの光電変換信号を読み出して、第２読出手段６に含まれる各コンデンサＣ２ａへ転送する。
【００７４】
続いて、上記ステップＳ１の動作を行って、ラインセレクトパルスＬｓｌ２により、２ライン目に配列された画素Ｐｘｌからの光電変換信号を読み出して、第１読出手段５に含まれる各コンデンサＣ１ａへ転送する。
【００７５】
そして、上記ステップＳ２の動作を行って、ゲート電荷リセットパルスＲｓｔ２により２ライン目に配列された全ての画素のフォトダイオードＰＤに蓄積された電荷をリセットする。従って、２ライン目における蓄積期間の終了タイミング（または開始タイミング）は、１ライン目における蓄積期間の終了タイミング（または開始タイミング）と、ほぼ１水平読出期間だけずれることになる。
【００７６】
このリセット動作を行った直後に、上記ステップＳ３の動作を行って、ラインセレクトパルスＬｓｌ２を出力することにより、リセット直後の２ライン目の各画素Ｐｘｌからの信号を読み出し、リセット信号として第１読出手段５に含まれる各コンデンサＣ１ｂへ転送する。
【００７７】
この第２の水平読出期間における水平有効信号期間では、第１読出部１１，第２読出部１２が、光電変換信号とリセット信号との差分をそれぞれとって出力を行うのは上述と同様である。このときには、第１読出部１１からの第１出力である信号Ｓｉｇ１ｂは、ほぼ１垂直読出期間に相当する蓄積期間だけ電荷の蓄積が行われた２ライン目の信号であるが、第２読出部１２からの第２出力である信号Ｓｉｇ２ｂは、ほぼ１水平読出期間に相当する蓄積期間だけ電荷の蓄積が行われた１ライン目の信号となる。従って、信号Ｓｉｇ２ｂのレベルは、上記信号Ｓｉｇ２ａのほぼ１／４となっている。
【００７８】
さらに次の水平読出期間（１フレーム内の第３の水平読出期間）における動作も、上述した第２の水平読出期間における動作とほぼ同様となっているが、第２読出部１２が１ライン目の読み出しを行って信号Ｓｉｇ２ｃを出力するのに対して、第１読出部１１は３ライン目の読み出しを行って信号Ｓｉｇ１ｃを出力する点が異なっている。なお、信号Ｓｉｇ２ｃは、ほぼ２水平読出期間に相当する蓄積期間だけ電荷の蓄積が行われた信号となる。
【００７９】
その次の水平読出期間（１フレーム内の第４の水平読出期間）における動作も、上述した第２の水平読出期間における動作とほぼ同様となっており、第２読出部１２が１ライン目の読み出しを行って信号Ｓｉｇ２ｄを出力するのに対して、第１読出部１１は４ライン目の読み出しを行って信号Ｓｉｇ１ｄを出力する点が異なっている。なお、信号Ｓｉｇ２ｄは、ほぼ３水平読出期間に相当する蓄積期間だけ電荷の蓄積が行われた信号となる。
【００８０】
なお、この図７に示す例においては、第２〜第４の水平読出期間の水平ブランキング期間において、まず第２出力のための読み出しを行ってから、その後に第１出力のための読み出しを行っているが、この順序に限るものではなく、先に第１出力のための読み出しを行ってから、その後に第２出力のための読み出しを行うようにしても構わない。
【００８１】
また、第２出力は、１垂直読出期間内に同一のラインを複数回読み出すものであるために、Ｓｉｇ２ａ〜Ｓｉｇ２ｄの信号レベルがそれぞれ異なる。このような出力信号は、そのままではＡＦやＡＥ等に用いるのに不便であるために、後述するように、１つ前の水平読出期間の出力信号との差分をとって、演算信号として出力すると良い。
【００８２】
すなわち、第１の水平読出期間においては、得られた信号Ｓｉｇ２ａと、前回のフレームの第４の水平読出期間において得られた信号Ｓｉｇ２ｄと、の差分（Ｓｉｇ２ａ−Ｓｉｇ２ｄ）をとって、各種処理用の出力として用いる。
【００８３】
また、第２の水平読出期間においては、得られた信号Ｓｉｇ２ｂが、蓄積期間がほぼ１水平読出期間のものであるために、そのままの信号Ｓｉｇ２ｂを、各種処理用の出力として用いる。
【００８４】
続く、第３の水平読出期間においては、上述した第１の水平読出期間とほぼ同様に、得られた信号Ｓｉｇ２ｃと、第２の水平読出期間において得られた信号Ｓｉｇ２ｂと、の差分（Ｓｉｇ２ｃ−Ｓｉｇ２ｂ）をとって、各種処理用の出力として用いる。
【００８５】
その後の、第４の水平読出期間においても、上述した第３の水平読出期間と同様に、得られた信号Ｓｉｇ２ｄと、第３の水平読出期間において得られた信号Ｓｉｇ２ｃと、の差分（Ｓｉｇ２ｄ−Ｓｉｇ２ｃ）をとって、各種処理用の出力として用いる。
【００８６】
このような差分をとることにより得られる信号は、蓄積期間が略１水平読出期間の信号となり、１フレームよりも蓄積期間が短時間の信号となる。
【００８７】
上述したような処理を行うことにより、第１読出部１１からは、通常の画像を形成するための画素部３の全画素に係る撮像信号が１フレーム期間に得られる。これと同時に、第２読出部１２からは、特定領域（この例では１ライン目）の信号が、１フレーム期間内に複数回得られる。この特定領域の信号は、各ライン毎に異なる蓄積開始時点から、概略、何水平読出期間が経過したか、の蓄積時間に応じたレベルの信号となる。
【００８８】
なお、上述した例においては、第２読出部１２は１ライン目の信号のみを繰り返して取得しているが、複数ラインにまたがる部分領域（つまり、画素部３の全画素領域に対する部分領域）の信号が必要である場合には、該部分領域を含むラインの信号を、順次、フレーム期間内に繰り返して読み出すようにすればよい。これにより、該部分領域の信号を、１フレーム期間内に複数回取得することができる。
【００８９】
こうして、第２読出部１２からは１フレーム期間内に複数回の信号が得られるために、該信号をＡＦやＡＥなどの撮像制御用信号として用いることにより、撮影状態の変化を、より高速に把握して、高速な撮像制御を行うことが可能となる。
【００９０】
一般的にいって、ＡＥやＡＦなどの処理においては、画素部３の全画素の情報は必要ではなく、一部の領域（例えば、撮像エリアとなる画素部３の中央部、あるいは、注目被写体部）のみに関する情報が必要なだけである。従って、上述したような高速の撮像制御を行うことは、ほとんどの撮影シーンにおいて可能となる。
【００９１】
そして、撮像制御に必要となる部分領域は、撮影シーンに応じて動的に変化するために、上記第２読出部１２から読み出す対象となるラインも、該撮影シーン等に応じて動的に変更するように制御すると良い。
【００９２】
また、撮像エリア全体の信号が概略的に必要な場合には、第２読出部１２から例えば２ラインに１ラインの割合で読出を行うことにより、１フレーム期間内に２回の読出を行うことが可能となり、全体の様子を高速に把握することもできる。このような間引き読み出しは、勿論、２ラインに１ラインの割合に限るものではなく、ｍ（ｍは２以上の整数）ラインにｎ（ｎは１以上で、かつｎ＜ｍを満たす整数）ラインの割合で読み出すことが可能である。これにより、画素部３の全画素に係る通常のフレームレートの画像を取得することができ、かつこれと同時に、より高速なフレームレートの間引き読み出しされた画像を取得することが可能となる。
【００９３】
なお、上述では簡単のために読出手段を２つとしているが、これに限らず、２つ以上の任意の数の読出手段を設けて、それぞれが独立して画素を読み出すように構成することも勿論可能であり、この場合にはより高速な制御等が可能となる。
【００９４】
このような実施例１によれば、１フレーム期間内に画素部の全画素に係る通常の撮像信号を取得することができると同時に、該１フレーム期間内に画素部の一部の画素に係る撮像信号を複数回取得することができる。この１フレーム期間内に複数回取得した撮像信号を用いることにより、ＡＦやＡＥなどの撮像制御動作を高速に行うことが可能となるとともに、その他の種々の用途に用いることが可能となる。
【００９５】
そして、読み出すラインを任意に設定することができるために、種々の撮影シーンに動的に適応して、最適な読み出しを行うことができる。
【実施例２】
【００９６】
図８から図１３は本発明の実施例２を示したものであり、図８は撮像素子の構成の概略を示すブロック図、図９は撮像素子に用いられる画素の具体的な構成例を示す回路図、図１０は上記図９に示した画素からの信号読み出しの動作を示すフローチャート、図１１は５×５画素で構成される撮像素子の例を示す図、図１２は上記図１１に示した撮像素子により撮像を行うときの動作を示すタイミングチャート、図１３は上記図８に示した撮像素子においてメモリ手段をコンデンサにより構成した例を示す図である。
【００９７】
この実施例２において、上述の実施例１と同様である部分については同一の符号を付して説明を省略し、主として異なる点についてのみ説明する。
【００９８】
この実施例２の撮像素子１は、図８に示すように、第１読出手段５に第１メモリ手段１８を、第２読出手段６に第２メモリ手段１９を、それぞれ設けたものとなっている。すなわち、複数の読出手段のそれぞれにメモリ手段を設けたものであるために、読出手段が３つ以上ある場合にも、各読出手段に個別のメモリ手段が設けられていることになる。また、図１３に示す撮像素子１は、該メモリ手段をコンデンサにより構成した例を示し、第１メモリ手段１８が第１コンデンサ１８ａに、第２メモリ手段１９が第２コンデンサ１９ａに、それぞれ置き換えられたものとなっている。コンデンサは、半導体基板上に構成するのが比較的容易で、かつトランジスタ等のような制御も不要であるために、上記メモリ手段として用いるのに最も適したものの１つとなっている。
【００９９】
次に、図９を参照して、実施例２の撮像素子における画素の構成例について説明する。この実施例２においては、例えば破壊読出型の撮像素子を用いている。
【０１００】
該破壊読出型の撮像素子に構成された画素Ｐｘｌは、図９に示すように、フォトダイオードＰＤとトランジスタＴｒ２との間に、トランジスタＴｒ４が設けられたものとなっている。
【０１０１】
このトランジスタＴｒ４は、ゲートが垂直走査／制御回路３５（図１１参照）のゲート転送信号線Ｔｒｎに、ソースがフォトダイオードＰＤに、ドレインがトランジスタＴｒ２のゲートおよびトランジスタＴｒ１のドレインに、それぞれ接続されている。該トランジスタＴｒ４は、フォトダイオードＰＤに蓄積された電荷を、トランジスタＴｒ２のゲートへ転送するか否かを切り換えるためのスイッチとして機能するものである。
【０１０２】
なお、この図９においては、簡単のために、１つの読出手段に関する１ペアの記憶部（記憶部Ｍ１ａおよび記憶部Ｍ１ｂ）のみを図示しているが、読出手段の数に応じたペア数の記憶部が設けられるのは上述した実施例１と同様である。
【０１０３】
このような構造の画素における読み出し動作は、上記背景技術において図１０を参照して概要を述べたようなものとなっている。
【０１０４】
すなわち、トランジスタＴｒ１のゲートにゲート電荷リセットパルスＲｓｔを印加することによって、トランジスタＴｒ２のゲート部に蓄積されている電荷をリセットする（ステップＳ１１）。これにより、それまでに蓄積されていた電荷がなくなって、いわゆる破壊が行われる。
【０１０５】
そして、このリセットを行った直後に、トランジスタＴｒ３にラインセレクトパルスＬｓｌを印加することにより、該リセット直後のトランジスタＴｒ２の信号を、リセット信号として画素信号読出ラインＶｎへ読み出す（ステップＳ１２）。ここで読み出されたリセット信号は、上記記憶部Ｍ１ｂに記憶される。
【０１０６】
その後、フォトダイオードＰＤにより所定時間だけ電荷の蓄積を行う。所定時間が経過したら、ゲート転送信号線Ｔｒｎを印加してトランジスタＴｒ４をオンすることにより、フォトダイオードＰＤに蓄積されている光電変換信号を、トランジスタＴｒ２のゲート部へ転送する（ステップＳ１３）。
【０１０７】
続いて、トランジスタＴｒ３のゲートにラインセレクトパルスＬｓｌを印加することにより、トランジスタＴｒ２のゲート部に蓄積されている電荷を、画素信号読出ラインＶｎへ光電変換信号として読み出す（ステップＳ１４）。ここで読み出された光電変換信号は、上記記憶部Ｍ１ａに記憶される。この記憶部Ｍ１ａに記憶された光電変換信号は、記憶部Ｍ１ｂに記憶されたリセット信号と差分を取ることにより、ノイズの低減を図るのは上述した実施例１と同様である。
【０１０８】
このステップＳ１４の動作が終了したら、また上記ステップＳ１１へ戻って、上述したような動作を繰り返して行うようになっている。
【０１０９】
次に、図１１を参照して、５×５画素で構成される撮像素子について説明する。この実施例２における読み出し方法を説明するために、ここでは画素部３が５×５画素で構成される例を示している。
【０１１０】
この撮像素子は、画素部３と、垂直走査回路３６と、垂直走査／制御回路３５と、水平走査回路２３，２４と、第１水平走査／制御回路２１と、第２水平走査／制御回路２２と、を有して構成されている。
【０１１１】
上記画素部３は、マトリクス状に配置されていて入射光に応じた電荷を蓄積する画素Ｐ１ａ〜Ｐ５ｅと、これらの各画素Ｐ１ａ〜Ｐ５ｅに一対一に対応して設けられており対応する各画素の電荷を読み出すか否かを切り換えるための行選択スイッチＳＷ１ａ〜ＳＷ５ｅと、を有して構成されている。なお、画素Ｐ１ａ〜Ｐ５ｅと行選択スイッチＳＷ１ａ〜ＳＷ５ｅとにおいて、符号に含まれる数字１〜５はマトリクス状の配列における行番号を示し、この数字の後の英小文字ａ〜ｅはマトリクス状の配列における列番号を示している。各画素Ｐ１ａ〜Ｐ５ｅは、行選択スイッチＳＷ１ａ〜ＳＷ５ｅを介して、列番号が同一の各画素信号読出ラインＶＳＩＧ１〜ＶＳＩＧ５にそれぞれ接続されている。また、各行選択スイッチＳＷ１ａ〜ＳＷ５ｅは、行番号が同一のラインセレクト信号線φＶ１〜φＶ５にそれぞれ接続されている。また、画素部３は、全画素領域が、垂直方向に２分割、かつ水平方向に２分割されており、つまり４つの分割領域１〜４に分割されている。なお、ここでは４分割を一例として挙げているが、これに限るものではなく、任意の数に分割することが可能である。これらの分割領域１〜４は、排他的に構成されているのではなく、上下左右に隣接する他の分割領域と互に共通の画素を含むように構成されている。具体的には、左上に構成される分割領域１は画素Ｐ１ａ〜Ｐ１ｃ，Ｐ２ａ〜Ｐ２ｃ，Ｐ３ａ〜Ｐ３ｃを含み、右上に構成される分割領域２は画素Ｐ１ｃ〜Ｐ１ｅ，Ｐ２ｃ〜Ｐ２ｅ，Ｐ３ｃ〜Ｐ３ｅを含み、左下に構成される分割領域３は画素Ｐ３ａ〜Ｐ３ｃ，Ｐ４ａ〜Ｐ４ｃ，Ｐ５ａ〜Ｐ５ｃを含み、右下に構成される分割領域４は画素Ｐ３ｃ〜Ｐ３ｅ，Ｐ４ｃ〜Ｐ４ｅ，Ｐ５ｃ〜Ｐ５ｅを含んでいる。そして、アミ点で示した画素Ｐ１ｃ，Ｐ２ｃ，Ｐ３ａ〜Ｐ３ｅ，Ｐ４ｃ，Ｐ５ｃが、複数の分割領域に含まれる重複画素となっている。
【０１１２】
上記垂直走査回路３６は、選択手段であって、上記ラインセレクト信号線φＶ１〜φＶ５の何れか一つに選択的にラインセレクトパルスを供給することにより、上記行選択スイッチＳＷ１ａ〜ＳＷ５ｅの動作を制御するためのものである。該垂直走査回路３６は、垂直走査／制御回路３５から後述する垂直スタートパルスφＶＳＴ１，φＶＳＴ２が与えられると、該垂直スタートパルスφＶＳＴ１，φＶＳＴ２により指定された行から読み出しを開始するようにラインセレクトパルスを供給し、その後は所定のクロックタイミングで次行の読み出しに係るラインセレクトパルスを供給するようになっている。このラインセレクトパルスの供給は、垂直走査／制御回路３５から後述する垂直リセットパルスφＶＲＳＴが供給されたところでリセットされる。
【０１１３】
上記垂直走査／制御回路３５は、選択手段であって、垂直走査回路３６の動作を制御するためのものである。すなわち、垂直走査／制御回路３５は、垂直走査回路３６に上記垂直スタートパルスφＶＳＴ１，φＶＳＴ２を供給することにより、読み出しを開始するラインを制御するようになっている。また、垂直走査／制御回路３５は、垂直走査回路３６に上記垂直リセットパルスφＶＲＳＴを供給することにより、該垂直走査回路３６による行選択をリセットさせるように制御する。
【０１１４】
上記水平走査回路２３，２４は、上記垂直走査回路３６により選択された画素の電荷を読み出して、出力するためのものである。水平走査回路２３は、第１水平副走査回路２５と、第２水平副走査回路２６と、を有して構成されている。同様に、水平走査回路２４は、第３水平副走査回路２７と、第４水平副走査回路２８と、を有して構成されている。このように、上記図８においては読出手段を２系統設ける例を示したが、この図１１においては読出手段を４系統設ける例を示している。さらに、各水平副走査回路２５〜２８は、水平読出回路と、複数の画素信号読出ラインに各対応するサンプルホールド容量およびサンプルホールドスイッチと、を有して構成されている。すなわち、第１水平副走査回路２５は、読出手段たる第１水平読出回路３１と、一端がこの第１水平読出回路３１に接続され他端が接地されたメモリ手段でありサンプルホールド容量たるコンデンサＣ１ａ〜Ｃ１ｅと、一端がコンデンサＣ１ａ〜Ｃ１ｅに接続され他端が画素信号読出ラインに接続された選択手段たるサンプルホールドスイッチＳＨ＿ＳＷ１ａ〜ＳＨ＿ＳＷ１ｅと、を有して構成されている。また、第２水平副走査回路２６は、読出手段たる第２水平読出回路３２と、一端がこの第２水平読出回路３２に接続され他端が接地されたメモリ手段でありサンプルホールド容量たるコンデンサＣ２ａ〜Ｃ２ｅと、一端がコンデンサＣ２ａ〜Ｃ２ｅに接続され他端が画素信号読出ラインに接続された選択手段たるサンプルホールドスイッチＳＨ＿ＳＷ２ａ〜ＳＨ＿ＳＷ２ｅと、を有して構成されている。さらに、第３水平副走査回路２７は、読出手段たる第３水平読出回路３３と、一端がこの第３水平読出回路３３に接続され他端が接地されたメモリ手段でありサンプルホールド容量たるコンデンサＣ３ａ〜Ｃ３ｅと、一端がコンデンサＣ３ａ〜Ｃ３ｅに接続され他端が画素信号読出ラインに接続された選択手段たるサンプルホールドスイッチＳＨ＿ＳＷ３ａ〜ＳＨ＿ＳＷ３ｅと、を有して構成されている。そして、第４水平副走査回路２８は、読出手段たる第４水平読出回路３４と、一端がこの第４水平読出回路３４に接続され他端が接地されたメモリ手段でありサンプルホールド容量たるコンデンサＣ４ａ〜Ｃ４ｅと、一端がコンデンサＣ４ａ〜Ｃ４ｅに接続され他端が画素信号読出ラインに接続された選択手段たるサンプルホールドスイッチＳＨ＿ＳＷ４ａ〜ＳＨ＿ＳＷ４ｅと、を有して構成されている。上記サンプルホールドスイッチＳＨ＿ＳＷ１ａ〜ＳＨ＿ＳＷ２ｅは、上記第１水平走査／制御回路２１からのサンプルホールド制御信号線に接続されてサンプルホールド制御信号φＳＨ１を供給されることにより制御されるようになっている。同様に、上記サンプルホールドスイッチＳＨ＿ＳＷ３ａ〜ＳＨ＿ＳＷ４ｅは、上記第２水平走査／制御回路２２からのサンプルホールド制御信号線に接続されてサンプルホールド制御信号φＳＨ２を供給されることにより制御されるようになっている。上記第１水平読出回路３１と第２水平読出回路３２には、上記第１水平走査／制御回路２１から水平スタートパルスφＨＳＴが供給されるようになっており、該第１水平読出回路３１にはさらに第１水平走査／制御回路２１から水平リセットパルスφ���ＲＳＴも供給されるようになっている。同様に、上記第３水平読出回路３３と第４水平読出回路３４には、上記第２水平走査／制御回路２２から水平スタートパルスφＨＳＴが供給されるようになっており、該第３水平読出回路３３にはさらに第２水平走査／制御回路２２から水平リセットパルスφＨＲＳＴも供給されるようになっている。
【０１１５】
上記第１水平走査／制御回路２１，第２水平走査／制御回路２２は、選択手段であって、水平走査回路２３，２４の動作をそれぞれ制御するためのものである。すなわち、第１水平走査／制御回路２１は、サンプルホールド制御信号φＳＨ１を供給することにより、垂直走査回路３６により選択された行に配列された画素の電荷を、コンデンサＣ１ａ〜Ｃ１ｅおよびコンデンサＣ２ａ〜Ｃ２ｅへそれぞれ蓄積させる制御を行う。同様に、第２水平走査／制御回路２２は、サンプルホールド制御信号φＳＨ２を供給することにより、垂直走査回路３６により選択された行に配列された画素の電荷を、コンデンサＣ３ａ〜Ｃ３ｅおよびコンデンサＣ４ａ〜Ｃ４ｅへそれぞれ蓄積させる制御を行う。また、第１水平走査／制御回路２１は、水平スタートパルスφＨＳＴを供給することにより、第１水平読出回路３１における読み出し開始位置と、第２水平読出回路３２における読み出し開始位置と、を制御するようになっている。さらに、第１水平走査／制御回路２１は、第１水平読出回路３１へ水平リセットパルスφＨＲＳＴを供給することにより、これら第１水平読出回路３１および第２水平読出回路３２による読み出しをリセットする制御も行う。同様に、第２水平走査／制御回路２２は、水平スタートパルスφＨＳＴを供給することにより、第３水平読出回路３３における読み出し開始位置と、第４水平読出回路３４における読み出し開始位置と、を制御するようになっている。さらに、第２水平走査／制御回路２２は、第３水平読出回路３３へ水平リセットパルスφＨＲＳＴを供給することにより、これら第３水平読出回路３３および第４水平読出回路３４による読み出しをリセットする制御も行う。
【０１１６】
続いて、図１２を参照して、図１１に示したような構成の撮像素子により撮像を行うときのシーケンスと、該シーケンスによって得られる光電変換信号の様子と、について説明する。
【０１１７】
まず、垂直走査／制御回路３５が、垂直スタートパルスφＶＳＴ１を垂直走査回路３６へ印加する。すると、垂直走査回路３６が、行選択ラインであるラインセレクト信号線φＶ３を選択する。これにより、画素Ｐ３ａ〜Ｐ３ｅからの信号が、行選択スイッチＳＷ３ａ〜ＳＷ３ｅを介して垂直信号ラインである画素信号読出ラインＶＳＩＧ１〜ＶＳＩＧ５へ転送される。
【０１１８】
このとき、第１水平走査／制御回路２１がサンプルホールド制御信号φＳＨ１を出力すると、上記画素信号読出ラインＶＳＩＧ１〜ＶＳＩＧ５へ転送された信号が、第１水平副走査回路２５に含まれるサンプルホールドスイッチＳＨ＿ＳＷ１ａ〜ＳＨ＿ＳＷ１ｅを介してコンデンサＣ１ａ〜Ｃ１ｅに保存されると共に、第２水平副走査回路２６に含まれるサンプルホールドスイッチＳＨ＿ＳＷ２ａ〜ＳＨ＿ＳＷ２ｅを介してコンデンサＣ２ａ〜Ｃ２ｅに保存される。
【０１１９】
また、第２水平走査／制御回路２２がサンプルホールド制御信号φＳＨ２を出力すると、上記画素信号読出ラインＶＳＩＧ１〜ＶＳＩＧ５へ転送された信号が、第３水平副走査回路２７に含まれるサンプルホールドスイッチＳＨ＿ＳＷ３ａ〜ＳＨ＿ＳＷ３ｅを介してコンデンサＣ３ａ〜Ｃ３ｅに保存されると共に、第４水平副走査回路２８に含まれるサンプルホールドスイッチＳＨ＿ＳＷ４ａ〜ＳＨ＿ＳＷ４ｅを介してコンデンサＣ４ａ〜Ｃ４ｅに保存される。
【０１２０】
その後、サンプルホールドスイッチＳＨ＿ＳＷ１ａ〜ＳＨ＿ＳＷ４ｅをオープン（開）にして、画素信号読出ラインＶＳＩＧ１〜ＶＳＩＧ５とコンデンサＣ１ａ〜Ｃ４ｅとを切り離す。この切り離しを行った後に、第１水平走査／制御回路２１および第２水平走査／制御回路２２から、水平スタートパルスφＨＳＴを、第１水平読出回路３１と第２水平読出回路３２および第３水平読出回路３３と第４水平読出回路３４へそれぞれ印加する。すると、コンデンサＣ１ａ〜Ｃ１ｃに保存された画素Ｐ３ａ〜Ｐ３ｃの信号が第１水平読出回路３１から第１出力として、コンデンサＣ２ｃ〜Ｃ２ｅに保存された画素Ｐ３ｃ〜Ｐ３ｅの信号が第２水平読出回路３２から第２出力として、コンデンサＣ３ａ〜Ｃ３ｃに保存された画素Ｐ３ａ〜Ｐ３ｃの信号が第３水平読出回路３３から第３出力として、コンデンサＣ４ｃ〜Ｃ４ｅに保存された画素Ｐ３ｃ〜Ｐ３ｅの信号が第４水平読出回路３４から第４出力として、それぞれ順番に読み出される。
【０１２１】
必要な画素信号を読み出した後に、第１水平走査／制御回路２１および第２水平走査／制御回路２２から水平リセットパルスφＨＲＳＴを第１水平読出回路３１および第３水平読出回路３３へそれぞれ印加することにより、第１水平副走査回路２５および第３水平副走査回路２７の動作を停止させて、画素Ｐ３ａ〜Ｐ３ｅの読み出しを終了する。
【０１２２】
以上のような読み出し動作、つまり、選択された行の画素Ｐ３ａ，Ｐ３ｂ，Ｐ３ｃ，Ｐ３ｄ，Ｐ３ｅの信号を、複数の出力ラインのそれぞれに対応する第１〜第４水平副走査回路２５〜２８に含まれるコンデンサＣ１ａ〜Ｃ４ｅに一旦保存してから読み出すようにしたために、複数の出力ラインからこれらの画素Ｐ３ａ，Ｐ３ｂ，Ｐ３ｃ，Ｐ３ｄ，Ｐ３ｅの信号を得ることが可能となる。こうして、破壊読出型の画素を備える撮像素子であっても、同一画素の出力信号を複数の出力端子から読み出すことができる。加えて、コンデンサＣ１ａ〜Ｃ４ｅに対する画素Ｐ３ａ〜Ｐ３ｅからの信号のサンプリングタイミングを一致させることができる。
【０１２３】
次に、垂直走査／制御回路３５が、垂直スタートパルスφＶＳＴ２を垂直走査回路３６へ印加する。すると、垂直走査回路３６が、行選択ラインであるラインセレクト信号線φＶ１を選択する。これにより、画素Ｐ１ａ〜Ｐ１ｅからの信号が、行選択スイッチＳＷ１ａ〜ＳＷ１ｅを介して画素信号読出ラインＶＳＩＧ１〜ＶＳＩＧ５へ転送される。
【０１２４】
このとき、第１水平走査／制御回路２１がサンプルホールド制御信号φＳＨ１を出力すると、上記画素信号読出ラインＶＳＩＧ１〜ＶＳＩＧ５へ転送された信号が、第１水平副走査回路２５に含まれるサンプルホールドスイッチＳＨ＿ＳＷ１ａ〜ＳＨ＿ＳＷ１ｅを介してコンデンサＣ１ａ〜Ｃ１ｅに保存されると共に、第２水平副走査回路２６に含まれるサンプルホールドスイッチＳＨ＿ＳＷ２ａ〜ＳＨ＿ＳＷ２ｅを介してコンデンサＣ２ａ〜Ｃ２ｅに保存される。
【０１２５】
その後、サンプルホールドスイッチＳＨ＿ＳＷ１ａ〜ＳＨ＿ＳＷ２ｅをオープン（開）にして、画素信号読出ラインＶＳＩＧ１〜ＶＳＩＧ５とコンデンサＣ１ａ〜Ｃ２ｅとを切り離すことにより、画素Ｐ１ａ〜Ｐ１ｅからの信号の読み出しを終了する。
【０１２６】
次に、垂直走査回路３６が、行選択ラインであるラインセレクト信号線φＶ４を選択する。これにより、画素Ｐ４ａ〜Ｐ４ｅからの信号が、行選択スイッチＳＷ４ａ〜ＳＷ４ｅを介して画素信号読出ラインＶＳＩＧ１〜ＶＳＩＧ５へ転送される。
【０１２７】
このとき、第２水平走査／制御回路２２がサンプルホールド制御信号φＳＨ２を出力すると、上記画素信号読出ラインＶＳＩＧ１〜ＶＳＩＧ５へ転送された信号が、第３水平副走査回路２７に含まれるサンプルホールドスイッチＳＨ＿ＳＷ３ａ〜ＳＨ＿ＳＷ３ｅを介してコンデンサＣ３ａ〜Ｃ３ｅに保存されると共に、第４水平副走査回路２８に含まれるサンプルホールドスイッチＳＨ＿ＳＷ４ａ〜ＳＨ＿ＳＷ４ｅを介してコンデンサＣ４ａ〜Ｃ４ｅに保存される。
【０１２８】
その後、サンプルホールドスイッチＳＨ＿ＳＷ３ａ〜ＳＨ＿ＳＷ４ｅをオープン（開）にして、画素信号読出ラインＶＳＩＧ１〜ＶＳＩＧ５とコンデンサＣ３ａ〜Ｃ４ｅとを切り離すことにより、画素Ｐ４ａ〜Ｐ４ｅからの信号の読み出しを終了する。
【０１２９】
こうして、画素からコンデンサＣ１ａ〜Ｃ４ｅへの電荷の読み出しを行った後に、第１水平走査／制御回路２１および第２水平走査／制御回路２２から、水平スタートパルスφＨＳＴを、第１水平読出回路３１と第２水平読出回路３２および第３水平読出回路３３と第４水平読出回路３４へそれぞれ印加する。すると、コンデンサＣ１ａ〜Ｃ１ｃに保存された画素Ｐ１ａ〜Ｐ１ｃの信号が第１水平読出回路３１から第１出力として、コンデンサＣ２ｃ〜Ｃ２ｅに保存された画素Ｐ１ｃ〜Ｐ１ｅの信号が第２水平読出回路３２から第２出力として、コンデンサＣ３ａ〜Ｃ３ｃに保存された画素Ｐ４ａ〜Ｐ４ｃの信号が第３水平読出回路３３から第３出力として、コンデンサＣ４ｃ〜Ｃ４ｅに保存された画素Ｐ４ｃ〜Ｐ４ｅの信号が第４水平読出回路３４から第４出力として、それぞれ順番に読み出される。
【０１３０】
必要な画素信号を読み出した後に、第１水平走査／制御回路２１および第２水平走査／制御回路２２から水平リセットパルスφＨＲＳＴを第１水平読出回路３１および第３水平読出回路３３へそれぞれ印加することにより、第１水平副走査回路２５および第３水平副走査回路２７の動作を停止させて、画素Ｐ１ａ〜Ｐ１ｅおよび画素Ｐ４ａ〜Ｐ４ｅの読み出しを終了する。
【０１３１】
その後に、上述した画素Ｐ１ａ〜Ｐ１ｅおよび画素Ｐ４ａ〜Ｐ４ｅの読み出しとほぼ同様の動作を行うことによって、画素Ｐ２ａ〜Ｐ２ｅおよび画素Ｐ５ａ〜Ｐ５ｅの読み出しが行われる。
【０１３２】
この画素Ｐ２ａ〜Ｐ２ｅおよび画素Ｐ５ａ〜Ｐ５ｅの読み出しが終了したら、その後に、垂直走査／制御回路３５が、垂直リセットパルスφＶＲＳＴを垂直走査回路３６へ印加する。これにより、垂直走査回路３６の動作が停止して、行選択が終了する。
【０１３３】
上述したような読み出しを行った結果、第１水平読出回路３１からの第１出力は分割領域１の画素信号を読み出したものとなり、第２水平読出回路３２からの第２出力は分割領域２の画素信号を読み出したものとなり、第３水平読出回路３３からの第３出力は分割領域３の画素信号を読み出したものとなり、第４水平読出回路３４からの第４出力は分割領域４の画素信号を読み出したものとなる。
【０１３４】
そして、図１１においてアミ点で示した画素Ｐ１ｃ，Ｐ２ｃ，Ｐ３ａ，Ｐ３ｂ，Ｐ３ｃ，Ｐ３ｄ，Ｐ３ｅ，Ｐ４ｃ，Ｐ５ｃの信号が、図１２においてもアミ点で示すように、第１出力〜第４出力の内の対応する複数の出力ラインから重複して得られている。
【０１３５】
なお、上述では、４分割した画素部の全領域を４系統の出力の全てから独立して読み出す例について説明したが、４系統全てを読み出すに限るものではなく、必要な系統のみを選択的に読み出すことも可能である。例えば、４系統の内の任意の２系統のみから信号を読み出すときにも、上述と同様の動作を行うことにより達成することができる。
【０１３６】
このような実施例２によれば、上述した実施例１とほぼ同様の効果を奏するとともに、撮像素子が破壊読出型であっても、外部に別途のフレームメモリ等を要することなく、簡単な構成で、領域の一部が重畳する複数の子画面をリアルタイムに出力することが可能となる。また、画素数の多い撮像素子から必要な子画面のみを読み出すときには、全画素を読み出すときよりも低いフレームレートで読み出すことができるために、消費電力を低減することが可能となる。
【実施例３】
【０１３７】
図１４、図１５は本発明の実施例３を示したものであり、図１４は撮像素子を用いて構成した撮像装置を示すブロック図、図１５は撮像素子からの出力信号に基づき撮像制御を行うための撮像装置の構成を示すブロック図である。
【０１３８】
この実施例３において、上述の実施例１，２と同様である部分については同一の符号を付して説明を省略し、主として異なる点についてのみ説明する。
【０１３９】
この撮像装置は、上述した実施例１の図１に示したような撮像素子１を、撮像装置４１内に組み込んだものとなっている。
【０１４０】
すなわち、この撮像装置４１は、上記撮像素子１と、該撮像素子１の第１読出手段５および第２読出手段６を制御するための制御手段４２と、を有して構成されている。
【０１４１】
図１５は、撮像素子の出力に基づいて撮像制御を行い得るように構成された撮像装置４１の構成例をより具体的に示している。
【０１４２】
図１５に示す撮像装置は、上記撮像素子１と、上記制御手段４２と、を有するとともに、さらに、メモリ４４と、差動回路４６と、撮像制御部４７と、メモリ制御部４５と、を有して構成されている。
【０１４３】
上記撮像素子１の第１出力は、映像信号処理へ接続されていると共に、上記制御手段４２に接続されている。
【０１４４】
制御手段４２は、第１出力に基づいて、撮像素子１を制御すると共に、メモリ制御部４５を介してメモリ４４を制御するようになっている。
【０１４５】
また、上記撮像素子１の第２出力は、分岐されて、一方が上記差動回路４６へ、他方が上記メモリ４４を介して該差動回路４６へ、それぞれ接続されている。この差動回路４６は、上記図７に示したような演算信号を出力するためのものである。つまり、第２出力として出力される信号は、蓄積期間が異なるものであるために、差動回路４６は、これらが常に同一の蓄積期間に相当する信号となるように演算するためのものとなっている。上記図７に示した具体的な例においては、メモリ４４により１水平読出期間だけ信号を遅延し、差動回路４６が第２出力として出力された信号と、このメモリ４４により１水平読出期間だけ遅延された信号と、の差分を取ることにより、一定レベルの演算信号を得るようになっている。なお、該図７に示した第２の水平読出期間においては、上述したように、得られた信号Ｓｉｇ２ｂが、蓄積期間がほぼ１水平読出期間のものであるために、メモリ制御部４５は、制御手段４２の制御に基づいて、メモリ４４に記憶されている１水平読出期間前の信号をリセットして全て０とする。これにより、差動回路４６は、信号Ｓｉｇ２ｂをそのまま演算信号として出力する。
【０１４６】
この差動回路４６から出力される演算信号は、撮像制御部４７に入力されて、ＡＦ制御やＡＥ制御等の撮像制御に用いられる。該撮像制御部４７により算出された結果に基づいて、上記撮像素子１の電荷蓄積時間等の制御も行われるようになっている。
【０１４７】
このような構成の撮像装置４１における、制御手段４２による制御動作は、例えば以下のように行われる。
【０１４８】
まず、制御手段４２は、第１読出手段５の第１選択手段７を制御することにより、画素部３の全画素の信号を第１出力として読み出させる。
【０１４９】
制御手段４２は、該第１読出手段５から第１出力として読み出した画素部３の全画素の信号に基づいて、撮影シーンの推定等を行い、推定した撮影シーンに応じて、ＡＦやＡＥ等の撮像制御を行うに必要な部分領域を所定の基準に基づき判断する。
【０１５０】
そして、該制御手段４２は、判断した部分領域に含まれる画素の信号を読み出すように、上記第２読出手段６の第２選択手段８を制御する。これにより第２読出手段６は、撮像制御に必要な領域の信号を、垂直読出期間内に、複数回読み出すことが可能となる。なお、設定された部分領域の大きさや形により、メモリ４４において遅延を行う時間などが異なるために、上記メモリ制御部４５は、制御手段４２により設定された部分領域の情報に基づいて、該メモリ４４による遅延時間等も制御するようになっている。
【０１５１】
こうして第２読出手段６から高速に読み出され、差動回路４６により処理された演算信号を用いて、上記撮像制御部４７がＡＥやＡＦ等の撮像制御を高速に行うようになっている。
【０１５２】
上記制御手段４２は、上述したような画素部３の全画素の信号を用いた撮影シーンの判断を、例えば、所定の周期で行い、撮影シーンが変化したと判断されたときに、上記部分領域を動的に変更するようになっている。これにより、被写体の状況に動的に対応して、常に最適な撮像制御を行うことが可能となっている。
【０１５３】
このような実施例３によれば、上述した実施例１，２とほぼ同様の効果を奏するとともに、撮像制御等を行うのに必要な部分領域が、撮影シーン等に応じて自動的に設定されるために、最適な撮像制御を動的に高速に行うことができる。
【実施例４】
【０１５４】
図１６は本発明の実施例４を示したものであり、撮像装置にモニタを接続した撮像システムの構成例を示すブロック図である。
【０１５５】
この実施例４において、上述の実施例１〜３と同様である部分については同一の符号を付して説明を省略し、主として異なる点についてのみ説明する。
【０１５６】
この撮像システムは、撮像装置５１に、第１ＨＤモニタ５５と第２ＨＤモニタ５６とを接続して構成されている。
【０１５７】
上記撮像装置５１に設けられた撮像素子１は、画素部３と、この画素部３から部分領域の信号を読み出す第１読出手段５と、該画素部３から他の部分領域の信号を読み出す第２読出手段６と、を有して構成されている。ここに、第１読出手段５により読み出される部分領域と、第２読出手段６により読み出される部分領域とは、一部が重複していても構わない。
【０１５８】
より具体的には、例えば、上記画素部３が８００万画素の画素構成となっており、第１読出手段５と第２読出手段６とによりそれぞれ読み出される部分領域は、２００万画素で構成されるハイビジョン（ＨＤ）出力となっている。このＨＤ出力とする部分領域は、第１読出手段５と第２読出手段６とがそれぞれ独立に、画素部３の全画素の中から任意の位置に設定することができるようになっている。なお、この図１６には示していないが、撮像装置５１内には、上記図１４に示したような制御手段が同様に設けられており、第１読出手段５と第２読出手段６とを制御して、部分領域の設定や変更を行うようになっている。
【０１５９】
第１読出手段５により読み出されたＨＤ出力は、撮像装置５１内に設けられた第１ＨＤ処理回路５３に入力されて、リアルタイムに画像処理等が行われる。
【０１６０】
同様に、第２読出手段６により読み出されたＨＤ出力は、該撮像装置５１内に設けられた第２ＨＤ処理回路５４に入力されて、リアルタイムに画像処理等が行われる。
【０１６１】
上記第１ＨＤ処理回路５３により処理されたＨＤ信号は、該撮像装置５１に接続された第１ＨＤモニタ５５によりリアルタイムに表示される。また、上記第２ＨＤ処理回路５４により処理されたＨＤ信号は、該撮像装置５１に接続された第２ＨＤモニタ５６によりリアルタイムに表示される。
【０１６２】
なお、上述では２つの読出手段を設けて２つの部分領域を抽出し表示するようにしたが、勿論これに限るものではなく、任意の数の部分領域を抽出して表示するように構成することも可能である。また、部分領域の大きさや形も、各読出手段毎に任意に設定することが可能である。
【０１６３】
このような実施例４によれば、上述した実施例１〜３とほぼ同様の効果を奏するとともに、多画素の撮像素子から、所望サイズかつ所望位置の部分領域の映像を、各独立して複数、リアルタイムに抽出して処理し、表示することが可能となる。
【０１６４】
なお、本発明は上述した実施例に限定されるものではなく、発明の主旨を逸脱しない範囲内において種々の変形や応用が可能であることは勿論である。
【産業上の利用可能性】
【０１６５】
本発明は、複数の画素を２次元状に配列して構成された撮像素子と、該撮像素子を用いた撮像装置と、に好適に利用することができる。
【図面の簡単な説明】
【０１６６】
【図１】本発明の実施例１における撮像素子の構成の概略を示すブロック図。
【図２】上記実施例１において、４×４画素で構成される撮像素子の例を示す図。
【図３】上記実施例１における画素の具体的な構成例を示す回路図。
【図４】上記実施例１において、画素からの信号読み出しの動作を示すフローチャート。
【図５】上記図２の撮像素子におけるラインの構成を示す図。
【図６】上記実施例１において、撮像対象とする被写体の輝度分布の例を示す図。
【図７】上記図６に示した被写体を撮像するときの撮像素子の動作を示すタイミングチャート。
【図８】本発明の実施例２における撮像素子の構成の概略を示すブロック図。
【図９】上記実施例２の撮像素子に用いられる画素の具体的な構成例を示す回路図。
【図１０】上記図９に示した画素からの信号読み出しの動作を示すフローチャート。
【図１１】上記実施例２において、５×５画素で構成される撮像素子の例を示す図。
【図１２】上記図１１に示した撮像素子により撮像を行うときの動作を示すタイミングチャート。
【図１３】上記図８に示した撮像素子においてメモリ手段をコンデンサにより構成した例を示す図。
【図１４】本発明の実施例３において、撮像素子を用いて構成した撮像装置を示すブロック図。
【図１５】上記実施例３において、撮像素子からの出力信号に基づき撮像制御を行うための撮像装置の構成を示すブロック図。
【図１６】本発明の実施例４において、撮像装置にモニタを接続した撮像システムの構成例を示すブロック図。
【符号の説明】
【０１６７】
１…撮像素子
３…画素部
５…第１読出手段
６…第２読出手段
７…第１選択手段
８…第２選択手段
１１…第１読出部
１２…第２読出部
１３…垂直走査／制御回路
１８…第１メモリ手段
１８ａ…第１コンデンサ
１９…第２メモリ手段
１９ａ…第２コンデンサ
２１…第１水平走査／制御回路（選択手段）
２２…第２水平走査／制御回路（選択手段）
２３，２４…水平走査回路
２５…第１水平副走査回路
２６…第２水平副走査回路
２７…第３水平副走査回路
２８…第４水平副走査回路
３１…第１水平読出回路（読出手段）
３２…第２水平読出回路（読出手段）
３３…第３水平読出回路（読出手段）
３４…第４水平読出回路（読出手段）
３５…垂直走査／制御回路（選択手段）
３６…垂直走査回路（選択手段）
４１…撮像装置
４２…制御手段
４４…メモリ
４５…メモリ制御部
４６…差動回路
４７…撮像制御部
５１…撮像装置
５３…第１ＨＤ処理回路
５４…第２ＨＤ処理回路
５５…第１ＨＤモニタ
５６…第２ＨＤモニタ
Ｃ１ａ〜Ｃ４ｅ…コンデンサ（メモリ手段、サンプルホールド容量）
ＳＨ＿ＳＷ１ａ〜ＳＨ＿ＳＷ１ｅ…サンプルホールドスイッチ（選択手段）
代理人    弁理士      伊    藤      進
【図１】
2005269452.tif 000003
【図２】
2005269452.tif 000004
【図３】
2005269452.tif 000005
【図４】
2005269452.tif 000006
【図５】
2005269452.tif 000007
【図７】
2005269452.tif 000008
【図８】
2005269452.tif 000009
【図９】
2005269452.tif 000010
【図１０】
2005269452.tif 000011
【図１１】
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【図１２】
2005269452.tif 000013
【図１３】
2005269452.tif 000014
【図１４】
2005269452.tif 000015
【図１５】
2005269452.tif 000016
【図１６】
2005269452.tif 000017
【図６】
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