(57)【要約】【課題】  液晶表示パネルの信号線駆動回路において、ＴＦＴの静電破壊を防止する。【解決手段】  ガラス基板上に設けられた半導体層５２ａを有する第２ＴＦＴ５２のゲート電極が、第２ゲート配線を構成する第２分離配線４８に接続されており、第２分離配線４８は、第２ゲート配線を構成する第１分離配線４６とは電気的に分離されている。第２ＴＦＴ５２の半導体層５２ａ、第１分離配線４６および第２分離配線４８が層間絶縁膜によって覆われており、半導体層５２ａにおけるソース領域およびドレイン領域が、層間絶縁膜上に形成された電源供給線４３および出力配線４４にそれぞれ電気的に接続されている。第２分離配線４８は、半導体層５２ａからの長さが１５０〜３００μｍになっている。【選択図】  図４
2005166763.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板と、該絶縁性基板上に設けられた半導体層を有するＴＦＴと、該ＴＦＴのゲート電極に接続されたゲート配線と、該ＴＦＴの半導体層およびゲート配線を覆う層間絶縁膜と、該層間絶縁膜上に形成されて、該ＴＦＴの半導体層におけるソース領域およびドレイン領域にコンタクトホールを介してそれぞれ電気的に接続された配線とを有する半導体回路であって、
前記ゲート配線が、前記ＴＦＴの半導体層から所定の距離だけ離れた位置にて電気的に分離されており、相互に分離されたゲート配線部分同士が、前記層間絶縁膜に設けられた一対のコンタクトホールおよび該層間絶縁膜上に設けられた接続部によって、相互に電気的に接続されていることを特徴とする半導体回路。
【請求項２】
前記ゲート配線が、前記ＴＦＴの半導体層に対して１５０〜３００μｍ離れた位置にて分離されている請求項１に記載の半導体回路。
【請求項３】
前記ゲート配線が、前記ＴＦＴの半導体層に対して１５０〜２００μｍ離れた位置にて分離されている請求項２に記載の半導体回路。
【請求項４】
絶縁性基板と、該絶縁性基板上に設けられた半導体層によって形成された一対のＴＦＴと、前記各ＴＦＴのゲート電極にそれぞれ接続された一対のゲート配線と、前記半導体層および前記各ゲート配線を覆う層間絶縁膜と、該層間絶縁膜上に形成されて、前記半導体層における各ＴＦＴのソース領域およびドレイン領域にコンタクトホールを介してそれぞれ電気的に接続された配線とを有する半導体回路であって、
前記各ゲート配線のそれぞれが、前記半導体層から所定の距離だけ離れた位置にて電気的に分離されており、前記各距離の差が、所定の範囲になっていることを特徴とする半導体回路。
【請求項５】
前記距離の差が、５０〜２００μｍ以下になっている請求項４に記載の半導体回路。
【請求項６】
前記距離の差が、５０〜１００μｍ以下になっている請求項５に記載の半導体回路。
【請求項７】
前記各ゲート配線は、前記層間絶縁膜に形成されたコンタクトホールを介して、該層間絶縁膜上に設けられた接続部に電気的に接続され、該接続部が、該層間絶縁膜に形成されたコンタクトホールを介して、前記ゲート絶縁膜上に設けられた配線に接続されている請求項４に記載の半導体回路。
【請求項８】
絶縁性基板上に、ＴＦＴを構成する半導体層を形成する工程と、
該半導体層をゲート絶縁膜にて覆う工程と、
該ゲート絶縁膜上に、前記ＴＦＴのゲート電極に接続されたゲート配線を、分離された状態で形成する工程と、
前記ＴＦＴの半導体層およびゲート配線を覆う層間絶縁膜を形成する工程と、
該層間絶縁膜に、前記ＴＦＴの半導体層におけるソース領域およびドレイン領域に対応した第１および第２のコンタクトホール、および前記ゲート配線における分離された各部分に対応した第３および第４のコンタクトホールをそれぞれ形成する工程と、
該層間絶縁膜上に、前記第１および第２の各コンタクトホールによって前記ソース領域およびドレイン領域とそれぞれ電気的に接続された配線を形成するとともに、前記第３および第４の各コンタクトホールによって、前記ゲート配線における分離された各部分同士を電気的に接続する接続部を形成する工程と、
を包含する半導体回路の製造方法。
【請求項９】
前記ゲート配線が、前記ＴＦＴの半導体層から１５０〜３００μｍの距離だけ離れて分離されている請求項８に記載の半導体回路の製造方法。
【請求項１０】
前記ゲート配線が、前記ＴＦＴの半導体層から１５０〜２００μｍの距離だけ離れて分離されている請求項９に記載の半導体回路の製造方法。
【請求項１１】
絶縁性基板上に、半導体層を形成する工程と、
該半導体層をゲート絶縁膜にて覆う工程と、
該ゲート絶縁膜上に一対のＴＦＴのゲート電極および各ゲート電極に接続されたゲート配線を、それぞれ所定の長さであって、それぞれの長さの差が所定の範囲になるように形成する工程と、
前記半導体層およびゲート配線とを覆う層間絶縁膜を形成する工程と、
該層間絶縁膜に、前記半導体層における各ＴＦＴのソース領域およびドレイン領域に対応した第１および第２のコンタクトホールをそれぞれ形成する工程と、
該層間絶縁膜上に、前記第１および第２の各コンタクトホールによって前記ソース領域およびドレイン領域とそれぞれ接続された配線を形成する工程と、
を包含する半導体回路の製造方法。
【請求項１２】
前記各ゲート配線の前記長さの差が、５０〜２００μｍ以下になっている請求項１１に記載の半導体回路の製造方法。
【請求項１３】
前記各ゲート配線の前記長さの差が、５０〜１００μｍ以下になっている請求項１２に記載の半導体回路の製造方法。
【請求項１４】
前記ゲート配線の少なくとも一方が、前記層間絶縁膜に形成されたコンタクトホールを介して、該層間絶縁膜上に設けられた接続部に接続され、該接続部が、該層間絶縁膜に形成されたコンタクトホールを介して、前記ゲート絶縁膜上に設けられた配線に接続されている請求項１１に記載の半導体回路の製造方法。
【請求項１５】
請求項１に記載の半導体回路が複数設けられた半導体装置。
【請求項１６】
前記複数の半導体回路によって演算回路が構成されている請求項１５に記載の半導体装置。
【請求項１７】
前記複数の半導体回路によって液晶パネルの駆動部を構成する請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等の表示パネルに使用される薄膜トランジスタを有する半導体回路およびその製造方法、並びに複数の半導体回路によって構成された半導体装置に関する。
【背景技術】
【０００２】
液晶表示装置の表示パネルは、複数の画素電極がマトリクス状に設けられたアクティブマトリクス基板と、このアクティブマトリクス基板とは液晶層を挟んで対向配置されるカラーフィルタ基板とを有している。アクティブマトリクス基板には、複数の画素電極がマトリクス状に設けられており、各画素電極に薄膜トランジスタ（ＴＦＴ）がそれぞれ接続されている。各薄膜トランジスタは、行方向に沿った走査信号線にそれぞれ接続されるとともに、列方向に沿ったデータ信号線にそれぞれ接続されている。各走査信号線は、走査信号線駆動回路によって制御され、各データ信号線には、データ信号線駆動回路から出力されるデータ信号が与えられる。
【０００３】
各走査信号線をそれぞれ制御する走査信号線駆動回路では、各走査信号線に制御信号を与えるために、出力バッファ回路等に多数の配線および多数の薄膜トランジスタが設けられている。同様に、各データ信号線にデータ信号を出力するデータ信号線駆動回路でも、シフトレジタ回路等に、多数の配線および多数のＴＦＴが設けられている。
【０００４】
走査信号線駆動回路およびデータ信号線駆動回路は、通常、液晶表示パネルにおける相互に直交する側縁部の限られたスペースに設けられており、このために、薄膜トランジスタの大きさ、配置、配線の大きさ、配置等に大きな制約を受けることになる。
【０００５】
走査信号線駆動回路およびデータ信号線駆動回路に使用されるＴＦＴは、1本の走査信号線に数百のオーダーで形成される画素電極に接続されるＴＦＴと違い、ゲート電極に接続される信号線に対して多くても数個しか接続されない。従って駆動回路内のゲート電極に接続される信号線１本当たりのＴＦＴ容量は、画素電極に接続されるＴＦＴの容量よりも小さくなっている。また、各駆動回路に使用されるＴＦＴは、画素電極に接続されるＴＦＴのように、液晶容量、補助容量等に接続されることなく、他の容量とは独立して形成されているために、大きな電荷がチャージされると、その電荷が蓄積されることによって静電破壊を起こすおそれがある。
【０００６】
特許文献１（特開２０００−３６６０４号公報）には、走査信号線駆動回路、データ信号線駆動回路等の周辺駆動回路において、大きな容量のバス配線に接続されるＴＦＴを形成する際に、ＴＦＴの静電破壊を防止するために、ＴＦＴのゲート電極および層間絶縁膜を形成した後に、層間絶縁膜上にバス配線を形成して、層間絶縁膜に設けられたコンタクトホールによってバス配線とゲート電極とを接続する構成が開示されている。
【０００７】
このように、容量の大きなバス配線とゲート電極とを、層間絶縁膜を挟んで形成することによって、バス配線をパターニングする際にバス配線にチャージされる電荷が、ＴＦＴにチャージされるおそれがなく、ＴＦＴの静電破壊が防止される。
【特許文献１】特開２０００−３６６０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
走査信号線駆動回路、データ信号線駆動回路等に設けられるＴＦＴでは、その配置が制約されることから、ゲート電極に接続されるゲート配線そのものが長くなることがある。このように、ゲート配線が長くなると、ゲート配線がＴＦＴに電気的に接続された状態で、ゲート配線をドライエッチング等によってパターニングすると、長くなったゲート配線に電荷がチャージされ、その電荷がゲート配線に接続されたＴＦＴにチャージされることによってＴＦＴが静電破壊するおそれがある。
【０００９】
この場合、ゲート電極に接続されるゲート配線はゲート絶縁膜上に形成されるために、特許文献１のように、層間絶縁膜の上下に分離して形成することが容易でないという問題がある。すなわち、層間絶縁膜上には、バス配線等の多数の配線が形成されており、それらのバス配線と電気的に接続されることなく、ゲート配線を層間絶縁膜上に形成することはほとんど不可能である。
【００１０】
また、１つの半導体層によって複数のＴＦＴを形成する場合には、各ＴＦＴのゲート電極に接続されたゲート配線をそれぞれパターニングする際に、各ゲート配線にチャージされる電荷量に大きな差があると、各ゲート配線によって半導体層に高電圧が加わり、これによっても、各ＴＦＴを構成する半導体層が破壊するおそれがある。
【００１１】
本発明は、このような問題を解決するものであり、その目的は、ＴＦＴが静電破壊することなく形成することができる半導体回路およびその製造方法並びに半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の半導体回路は、絶縁性基板と、該絶縁性基板上に設けられた半導体層を有するＴＦＴと、該ＴＦＴのゲート電極に接続されたゲート配線と、該ＴＦＴの半導体層およびゲート配線を覆う層間絶縁膜と、該層間絶縁膜上に形成されて、該ＴＦＴの半導体層におけるソース領域およびドレイン領域にコンタクトホールを介してそれぞれ電気的に接続された配線とを有する半導体回路であって、前記ゲート配線が、前記ＴＦＴの半導体層から所定の距離だけ離れた位置にて電気的に分離されており、相互に分離されたゲート配線部分同士が、前記層間絶縁膜に設けられた一対のコンタクトホールおよび該層間絶縁膜上に設けられた接続部によって、相互に電気的に接続されていることを特徴とする。
【００１３】
前記ゲート配線が、前記ＴＦＴの半導体層に対して１５０〜３００μｍ離れた位置にて分離されている。
【００１４】
前記ゲート配線が、前記ＴＦＴの半導体層に対して１５０〜２００μｍ離れた位置にて分離されている。
【００１５】
また、本発明の半導体回路は、絶縁性基板と、該絶縁性基板上に設けられた半導体層によって形成された一対のＴＦＴと、前記各ＴＦＴのゲート電極にそれぞれ接続された一対のゲート配線と、前記半導体層および前記各ゲート配線を覆う層間絶縁膜と、該層間絶縁膜上に形成されて、前記半導体層における各ＴＦＴのソース領域およびドレイン領域にコンタクトホールを介してそれぞれ電気的に接続された配線とを有する半導体回路であって、前記各ゲート配線のそれぞれが、前記半導体層から所定の距離だけ離れた位置にて電気的に分離されており、前記各距離の差が、所定の範囲になっていることを特徴とする。
【００１６】
前記距離の差が、５０〜２００μｍ以下になっている。
【００１７】
前記距離の差が、５０〜１００μｍ以下になっている。
【００１８】
前記各ゲート配線は、前記層間絶縁膜に形成されたコンタクトホールを介して、該層間絶縁膜上に設けられた接続部に電気的に接続され、該接続部が、該層間絶縁膜に形成されたコンタクトホールを介して、前記ゲート絶縁膜上に設けられた配線に接続されている
本発明の半導体回路の製造方法は、絶縁性基板上に、ＴＦＴを構成する半導体層を形成する工程と、該半導体層をゲート絶縁膜にて覆う工程と、該ゲート絶縁膜上に、前記ＴＦＴのゲート電極に接続されたゲート配線を、分離された状態で形成する工程と、前記ＴＦＴの半導体層およびゲート配線を覆う層間絶縁膜を形成する工程と、該層間絶縁膜に、前記ＴＦＴの半導体層におけるソース領域およびドレイン領域に対応した第１および第２のコンタクトホール、および前記ゲート配線における分離された各部分に対応した第３および第４のコンタクトホールをそれぞれ形成する工程と、該層間絶縁膜上に、前記第１および第２の各コンタクトホールによって前記ソース領域およびドレイン領域とそれぞれ電気的に接続された配線を形成するとともに、前記第３および第４の各コンタクトホールによって、前記ゲート配線における分離された各部分同士を電気的に接続する接続部を形成する工程とを包含する。
【００１９】
前記ゲート配線が、前記ＴＦＴの半導体層から１５０〜３００μｍの距離だけ離れて分離されている。
【００２０】
前記ゲート配線が、前記ＴＦＴの半導体層から１５０〜２００μｍの距離だけ離れて分離されている。
【００２１】
また、本発明の半導体回路の製造方法は、絶縁性基板上に、半導体層を形成する工程と、該半導体層をゲート絶縁膜にて覆う工程と、該ゲート絶縁膜上に一対のＴＦＴのゲート電極および各ゲート電極に接続されたゲート配線を、それぞれ所定の長さであって、それぞれの長さの差が所定の範囲になるように形成する工程と、前記半導体層およびゲート配線とを覆う層間絶縁膜を形成する工程と、該層間絶縁膜に、前記半導体層における各ＴＦＴのソース領域およびドレイン領域に対応した第１および第２のコンタクトホールをそれぞれ形成する工程と、該層間絶縁膜上に、前記第１および第２の各コンタクトホールによって前記ソース領域およびドレイン領域とそれぞれ接続された配線を形成する工程と、
を包含する。
【００２２】
前記各ゲート配線の前記長さの差が、５０〜２００μｍ以下になっている。
【００２３】
前記各ゲート配線の前記長さの差が、５０〜１００μｍ以下になっている。
【００２４】
前記ゲート配線の少なくとも一方が、前記層間絶縁膜に形成されたコンタクトホールを介して、該層間絶縁膜上に設けられた接続部に接続され、該接続部が、該層間絶縁膜に形成されたコンタクトホールを介して、前記ゲート絶縁膜上に設けられた配線に接続されている。
【００２５】
さらに、本発明の半導体装置は、前記半導体回路が複数設けられている。
【００２６】
前記複数の半導体回路によって演算回路が構成されている。
【００２７】
前記複数の半導体回路によって液晶パネルの駆動部を構成する。
【発明の効果】
【００２８】
本発明の半導体回路およびその製造方法並びに半導体装置では、ＴＦＴを製造する際に、ＴＦＴの半導体層に接続されるゲート配線が所定の長さに分離されているために、その分離されたゲート配線部分には、ＴＦＴの半導体層を静電破壊するような電荷がチャージされるおそれがなく、ＴＦＴの半導体層が静電破壊することを防止することができる。
【００２９】
また、１つの半導体層によって少なくとも一対の半導体層を形成する場合にも、各ＴＦＴの半導体層にそれぞれ接続されたゲート配線の長さの差が、所定の範囲になっているために、各ゲート配線にチャージされる電荷によって、半導体層に高電圧が印加されるおそれがなく、これによっても、ＴＦＴの半導体層が静電破壊することを防止することができる。
【発明を実施するための最良の形態】
【００３０】
以下に、本発明の実施形態について説明する。
【００３１】
図１は、本発明の半導体回路が設けられた液晶表示パネルの概略構成図である。図１に示す液晶表示パネルは、複数の画素電極がマトリクス状に設けられたアクティブマトリクス基板と、このアクティブマトリクス基板とは液晶層を挟んで対向配置されるカラーフィルタ基板とを有している。
【００３２】
液晶表示パネルには、複数の画素（ＰＩＸ）１１がマトリクス状に設けられた表示部１０が、液晶表示パネルにおける相互に直交する各側縁部を除いた領域に設けられている。液晶表示パネルのアクティブマトリクス基板には、表示部１０以外の一方の側縁部に、データ信号線駆動回路２０が設けられ、他方の側縁部には、走査信号線駆動回路３０が設けられている。
【００３３】
液晶表示パネルの表示部１１には、アクティブマトリクス基板上に、行方向に配列された各画素１１に沿って、各走査信号線（ＧＬ１、ＧＬ２、…、ＧＬｋ）１２がそれぞれ配置されるとともに、列方向に配列された各画素電極１１に沿って、各データ信号線（ＳＬ１、ＳＬ２、…、ＳＬｋ）１３がそれぞれ配置されている。
【００３４】
図２は、液晶表示パネルにおける各画素（ＰＩＸ（ｉ，ｊ））１１の構成を示す回路図である。各走査信号線（ＧＬｊ）１２と各データ信号線（ＳＬｊ）１３とが、それぞれ、スイッチング素子である薄膜トランジスタＴＦＴに接続されている。表示パネルにおける各画素（ＰＩＸ(i,j)）は、液晶容量ＣＬと、補助容量ＣＳとによって形成される画素容量ＣＰを有している。液晶容量ＣＬは、アクティブマトリクス基板に設けられた各画素電極と、カラーフィルタ基板に設けられた対向電極と、その間に設けられた液晶層とによって形成される。各画素容量ＣＰは、各薄膜トランジスタＴＦＴによってそれぞれ制御されるようになっている。
【００３５】
図１に示すように、各走査信号線１２は、走査信号駆動回路３０によって制御されるようになっている。走査信号線駆動回路３０には、レベルシフタ／制御回路等を構成する第１回路部３１と、双方向シフトレジスタを構成する第２回路部３２と、出力バッファ回路を構成する第３回路部３３とがそれぞれ個別に設けられている。走査信号線駆動回路３０は、コントローラ４０から出力される各種信号（ゲート側制御信号ＧＥＮ、ゲート側開始信号ＳＰＧ、ゲート側クロック信号ＣＫＧ、切替信号Ｕ／Ｄ等）によって制御される。
【００３６】
各データ信号線１３は、データ信号駆動回路２０によって制御されるようになっている。データ信号線駆動回路３０には、レベルシフタ／制御回路等を構成する第１回路部２１と、双方向シフトレジスタを構成する第２回路部２２と、サンプリング部を構成する第３回路部２３とが設けられている。レベルシフタ／制御回路等を構成する第１回路部２１と、双方向シフトレジスタを構成する第２回路部２２とは一体的に形成されており、第２回路部２２の出力が、信号配線（Ｓ１、Ｓ２、…、Ｓｋ）２４を介して、サンプリング部を構成する第３回路部２３に与えられている。データ信号線駆動回路２０は、コントローラ４０から出力される各種信号（切替信号Ｌ／Ｒ、データ側クロック信号ＣＫＳ、データ側開始信号ＳＰＳ、データ信号ＤＡＴ等）によって制御される。
【００３７】
図３は、走査信号線駆動回路３０の一部構成を示す回路図である。走査信号線駆動回路３０の第２回路部３２に設けられた双方向シフトレジスタは、直列接続された複数のフリップフロップ回路３２ａを有しており、各フリップフロップ回路３２ａの入力端子Ｄに第１アナログスイッチ（Ａ１〜Ａ６）３２ｂが、それぞれ接続されている。双方向シフトレジスタ３２の信号入力端側に位置するフリップフロップ３２ａに接続された第１アナログスイッチ３２ｂには、開始信号ＳＰが、レベルシフタ３１ｂを介して入力されている。
【００３８】
各第１アナログスイッチ３２ｂは、第１回路部３１の第１レベルシフタ３１ａを介して出力される切替信号Ｕ／Ｄによって、それぞれ制御される。各フリップフロップ回路３２ａの出力は、第３回路部３３の出力バッファ回路を構成する演算回路であるＮＡＮＤ回路３３ａにそれぞれ入力されている。
【００３９】
双方向シフトレジスタの信号入力端側から偶数番目に配置されたフリップフロップ３２ａの出力は、第２アナログスイッチ（Ｂ１〜Ｂ６）３２ｃを介して、双方向シフトレジスタの信号入力端側に隣接する奇数番目のフリップフロップ３２ａの入力端子Ｄにそれぞれ与えられている。なお、双方向シフトレジスタの信号入力端側に対して最も遠方側に位置するフリップフロップ回路３２ａの入力端子Ｄには、開始信号ＳＰＧが、第２レベルシフタ３１ｂおよび第２アナログスイッチ３２ｃを介して入力されている。
【００４０】
各第２アナログスイッチ３２ｃには、切替信号Ｕ／Ｄが、第１レベルシフタ３１ａおよびインバータ３１ｅを介してそれぞれ与えられている。
【００４１】
各フリップフロップ３２ａの端子ＣＫには、走査信号線駆動回路３０に入力されるクロック信号ＣＫが、第３レベルシフタ３１ｃを介して、それぞれ与えられている。
【００４２】
走査信号線駆動回路３０の第１回路部３１および第２回路部３２が、このように構成されることによって、開始信号ＳＰが、クロック信号ＣＫに同期して、切替信号Ｕ／Ｄに基づく一方向に、順番にバッファ回路３３の各ＮＡＮＤ回路３３ａに出力される。
【００４３】
バッファ回路３３の各ＮＡＮＤ回路３３ａには、コントローラ４０から出力される制御信号ＧＥＮが、レベルシフタ３１ｄを介して、それぞれ与えられている。各ＮＡＮＤ回路３３ａは、各フリップフロップ３２ａからの出力に同期して、レベルシフタ３１ｄを介して入力される制御信号をそれぞれ出力する。各ＮＡＮＤ回路３３ａの出力は、例えば３つのインバータによって構成されたインバータ回路３３ｂを介して、各走査信号線（ＧＬ１、ＧＬ２、…）１３に出力される。
【００４４】
図４は、走査信号線駆動回路３０におけるバッファ回路３３の一部の具体的な構成を示す概略平面図である。走査信号線駆動回路３０は、アクティブマトリクス基板を構成する絶縁性基板であるガラス基板４０ａ（図５参照）上に形成されており、回路全体に一定の信号また電圧を供給するための線幅が太くなった４本の第１信号配線４１ａが相互に近接した平行な状態で設けられた第１信号配線群４１を有している。また、この信号配線群４１とは適当な間隔をあけて１本の第２信号配線４２が、各第１信号配線４１ａとは平行に設けられている。第１信号配線群４１の各第１信号配線４１ａおよび第２信号配線４２は、ガラス基板４０ａ上に設けられた層間絶縁膜６１（図５参照）上にそれぞれ形成されている。
【００４５】
第２信号配線４２に対して第１信号配線群４１とは反対側に近接して、電源供給線４３が第２信号配線４２と平行に設けられている。この電源供給線４３は、ガラス基板４０ａ上に設けられた層間絶縁膜６１（図５参照）の下方に設けられている。さらに、この電供給線４３とは適当な間隔をあけて、接地線４４が、電源供給線４３とは平行に設けられている。接地線４４も、層間絶縁膜６１（図５参照）の下方に設けられている。
【００４６】
信号配線群４１における一方の側部に位置する第１信号配線４１ａには、第１ＴＦＴ（薄膜トランジスタ）５１が接続されている。
【００４７】
図５は、第１ＴＦＴ５１の構成を示す断面図である。この第１ＴＦＴ５１は、絶縁性基板であるガラス基板４０ａ上に、例えば多結晶シリコンによって構成された島状の半導体層５１ａを有している。半導体層５１ａは、表示部１１において各画素電極１１に接続される各薄膜トランジスタＴＦＴの半導体層よりも小さく形成されており、従って、その容量が、各薄膜トランジスタＴＦＴの半導体層の容量よりも小さくなっている。
【００４８】
半導体層５１ａは、図４に示すように、第１信号配線４１ａとは直交する直線状の島状に形成されており、その半導体層５１ａの一方の側部が、第１信号配線４１ａ上に位置している。半導体層５１ａにおける第１信号配線４１ａ上に位置する側部と、他方の側部とは、それぞれ、不純物がドープされたソース領域５１ｂおよびドレイン領域５１ｃになっており、ソース領域５１ｂとゲート領域５１ｃとの間の中央部分がゲート領域５１ｄになっている。半導体層５１ａは、例えば、ＳｉＯ２によって構成されたゲート絶縁膜５１ｅによって覆われており、ゲート絶縁膜５１ｅ上には、半導体層５１ａにおけるソース領域５１ｂおよびドレイン領域５１ｃの間の中央部分のゲート領域５１ｄに対応して、第１ゲート配線５１ｆの先端部によって形成されたゲート電極が設けられている。第１ゲート配線５１ｆは、第１信号配線４１ａとは平行に形成されている。
【００４９】
第１ゲート配線５１ｆおよびゲート絶縁膜５１ｅは、ＳｉＯ２によって構成された層間絶縁膜６１によって覆われており、この層間絶縁膜６１に、半導体層５１ａのソース領域５１ｂおよびドレイン領域５１ｃに対応した第１コンタクトホール６１ａおよび第２コンタクトホール６１ｂがそれぞれ形成されている。第１コンタクトホール６１ａおよび第２コンタクトホール６１ｂには、ソース領域５１ｂおよびドレイン領域５１ｃが露出している。
【００５０】
層間絶縁膜６１上には、第１信号配線群４１の各第１信号配線４１ａおよび第２信号配線４２がそれぞれ設けられており、第１ゲート配線５１ｆに近接した第１信号配線４１ａが、第１コンタクトホール６１ａを介して、半導体層５１ａのソース領域５１ｂに電気的に接続されている。また、層間絶縁膜６１上には、第１ゲート配線５１ｆとは平行な直線状の島状に形成された第１接続部４５が設けられており、この第１接続部４５が、層間絶縁膜６１に設けられた第２コンタクトホール６１ｂを介して、半導体層５１ａのドレイン領域５１ｃに電気的に接続されている。
【００５１】
図４に示すように、第１ＴＦＴ５１のドレイン領域５１ｃに第２コンタクトホール６１ｂを介して接続された第１接続部４５は、層間絶縁膜６１に設けられた第３コンタクトホール６１ｃを介して、層間絶縁膜６１の下方に形成された第２ゲート配線を構成する第１分離配線４６の一方の端部に電気的に接続されている。第１分離配線４６は、ガラス基板４０ａを覆うように設けられたゲート絶縁膜５１ｅ上に、第１信号配線群４１の各信号配線４１ａとは直交するように形成されており、他方の端部が、第１信号配線群４１と第２信号配線４２との間の領域に位置している。
【００５２】
第１信号配線群４１と第２信号配線４２との間の領域に位置する第１分離配線４６の端部近傍には、この第１分離配線４６とともに第２ゲート配線を形成する第２分離配線４８の一方の端部が、電気的に分離された状態で配置されている。第２分離配線４８の端部に近接した第１分離配線４６の端部は、層間絶縁膜６１に形成された第４コンタクトホール６１ｄを介して、層間絶縁膜６１上に形成された島状の第２接続部４７の一方の端部に電気的に接続されている。第２接続部４７は、第１信号配線群４１と第２信号配線４２との間の領域に対応して、第２信号配線４２とは平行な直線状の島状に形成されており、この第２接続部４７の他方の端部が、層間絶縁膜６１に設けられた第５コンタクトホール６１ｅを介して、層間絶縁膜６１の下方に設けられた第２分離配線４８の端部に接続されている。第２分離配線４８は、第２信号配線４２および電源供給線４３とは直交するように設けられている。
【００５３】
第２分離配線４８には、電源供給線４３と接地線４４との間における電源供給線４３の近傍において、電源供給線４３に平行に分岐する分岐部４８ａが設けられている。第２分離配線４８は、接地線４４の近傍にまで延出しており、接地線４４近傍の端部４４ｂが、接地線４４に平行するように延出している。
【００５４】
電源供給線４３には、ＮＡＮＤゲート３３ａを構成する第２ＴＦＴ５２が接続されている。この第２ＴＦＴ５２は、ｎ型のＭＯＳトランジスタによって構成されている。第２ＴＦＴ５２の具体的な構成は、図５に示す第１ＴＦＴ５１と同様の構成になっており、ガラス基板４０ａ上に、多結晶シリコンＳｉによって構成された島状の半導体層５２ａが、電源供給線４３とは直交する方向に沿った直線状に設けられている。この半導体層５２ａのソース領域が、層間絶縁膜６１に設けられた第６コンタクトホール６１ｆを介して、層間絶縁膜６１上に設けられた電源供給線４３に接続されている。
【００５５】
第２ＴＦＴ５２のゲート電極は、第２ゲート配線を構成する第２分離配線４８に設けられた分岐部４８ａの先端部によって構成されている。第２ＴＦＴ５２における半導体層５２ａのドレイン領域は、層間絶縁膜６１に形成された第７コンタクトホール６１ｇを介して、層間絶縁膜６１上に設けられた出力配線４９の端部４９ａに電気的に接続されている。出力配線４９は、端部４９ａを除いて電源供給線４３と平行に配置されており、その端部４９ａが、第２分離配線４８の近傍において、第２分離配線４８とは平行になるように電源供給線４３側に延出している。そして、出力配線４９の端部４９ａにおける電源供給線４３に近接した先端部が、第７コンタクトホール６１ｇを介して、第２ＴＦＴ５２における半導体層５２ａのドレイン領域に接続されている。
【００５６】
第２ＴＦＴ５２における半導体層５２ａの近傍には、この半導体層５２ａとは一直線を形成するように、ＮＡＮＤ回路３３ａを構成する第３ＴＦＴ５３の半導体層５３ａが直線状の島状に形成されている。この第３ＴＦＴ５３は、半導体層５３ａが、第２ＴＦＴ５２の半導体層５２ａとは導電型が逆のｐ型のＭＯＳトランジスタによって構成されているが、図５に示す第１ＴＦＴ５１と同様の構成になっている。この半導体層５３ａのドレイン領域は、層間絶縁膜６１に設けられた第８コンタクトホール６１ｆを介して、層間絶縁膜６１上に設けられた出力配線４９に接続されている。
【００５７】
第３ＴＦＴ５３のゲート配線は、第２分離配線４８における接地線４８ｂ近傍の端部４８ｂによって構成されている。また、第２ＴＦＴ５３における半導体層５３ａのソース領域は、層間絶縁膜６１に形成された第９コンタクトホール６１ｉを介して、層間絶縁膜６１上に設けられた接地線４４に接続されている。
【００５８】
この図４に示す回路構成は、走査信号線駆動回路３０におけるバッファアンプ３３に設けられたＮＡＮＤゲート３３ａの一部を構成しており、第１ＴＦＴ５１の第１ゲート配線５１ｆに例えばハイレベルの制御信号が与えられることによって、第１ＴＦＴ５１がオンし、第１信号配線群４１における第１ＴＦＴ５１に接続された第１信号配線４１ａのハイレベル信号が、半導体層５１ａのソース領域５１ｂを介して、ドレイン領域５１ｃに流れ、さらには、第１コンタクトホール６１ａを介して、層間絶縁膜６１上に設けられた第１接続部４５、および第２コンタクトホール６１ｂを介して、層間絶縁膜６１の下方の第１分離配線４６に与えられる。
【００５９】
第１分離配線４６に与えられたハイレベル信号は、層間絶縁膜６１に設けられた第３コンタクトホール６１ｄ、層間絶縁膜６１上に設けられた第２接続部４７、層間絶縁膜６１に設けられた第４コンタクトホール６１ｅを介して、層間絶縁膜６１の下方に設けられた第２分離配線４８に与えられる。第２分離配線４８にハイレベル信号が与えられることによって、第２ＴＦＴ５２のゲート電極に接続された分岐部４８ａおよび接地線４４に近接した端部４８ｂにもハイレベル信号が与えられ、第２ＴＦＴ５２および第３ＴＦＴ５３のゲート配線にハイレベル信号が与えられる。この場合、第２ＴＦＴ５２がｎ型ＭＯＳトランジスタで構成され、第３トランジスタ５３がｐ型ＭＯＳトランジスタで構成されていることから、例えば、第２ＴＦＴ５２がオンし、第３ＴＦＴ５３はオフすることになる。これにより、電源供給線４３のハイレベル信号が第２ＴＦＴ５２を介して出力配線４９に出力される。
【００６０】
これに対して、第１ＴＦＴ５１の第１ゲート配線５１ｆにローレベルの制御信号が与えられると、第１ＴＦＴ５１はオフ状態になり、第１分離配線４６および第２分離配線４８にローレベル信号が与えられて、第２ＴＦＴ５２がオフし、第３ＴＦＴがオンする。これにより、出力配線４４には、接地線４４のローレベル信号が、第３ＴＦＴ５３を介して出力される。
【００６１】
このような回路構成は、次のようにして製造される。まず、絶縁性基板であるガラス基板４０ａ上に、第１ＴＦＴ５１、第２ＴＦＴ５２、第３ＴＦＴ５３を構成する各半導体層５１ａ、５２ａ、５３ａをそれぞれ所定の位置に、レーザによって結晶化されたポリシリコンによって、８５ｎｍ程度の厚さおよび形状に形成する。次いで、ガラス基板４０ａの全面にわたって、ＳｉＯ２からなるゲート絶縁膜５１ｅを、ＬＰＣＶＤ法によって１００ｎｍ程度の厚さに積層する。
【００６２】
このような状態になると、ゲート絶縁膜５１ｅ上に、スパッタ法によって、Ｔａ、Ｃｒ等の薄膜を厚さ２００ｎｍに堆積し、その後、例えばドライエッチングによって所定形状にパターニングすることにより、第１ＴＦＴ５１の第１ゲート配線５１ｆ、第１分離配線４６および第２分離配線４８をそれぞれ形成する。
【００６３】
この場合、第２ゲート配線を構成する第２分離配線４８は、同じく第２ゲート配線を構成する第１分離配線４６とは電気的に分離された状態になっているために、第２分離配線４８のエッチングに際して、第２分離配線４８に電荷がチャージされても、チャージされる電荷量が少なく、第２ＴＦＴ５２および第３ＴＦＴ５３が静電破壊するおそれがない。
【００６４】
次に、各半導体層５１ａ〜５３ａにイオン注入することによって、各半導体層５１ａ〜５３ａにソース領域およびドレイン領域をそれぞれ形成した後に、半導体層５１ａ〜５３ａの活性化アニールを行う。その後、例えば、ＣＶＤ法によってガラス基板４０ａの全体にわたって、ＳｉＯ２を５００ｎｍ程度の厚さに堆積して、層間絶縁膜６１を形成する。そして、形成された層間絶縁膜６１に、第１〜第９のコンタクトホール６１ａ〜６１ｉをそれぞれ所定の位置に形成する。
【００６５】
このような状態になると、層間絶縁膜６１上に、Ａｌをスパッタ法によって形成するとともに、層間絶縁膜６１に形成された第１〜第９の各コンタクトホール６１ａ〜６１ｉ内にＡｌをそれぞれ充填する。
【００６６】
その後、層間絶縁膜６１上に堆積されたＡｌを所定形状にパターニングすることによって、第１分離配線４６と第１ＴＦＴのドレイン領域とを接続する第１接続部４５、第１分離配線４６と第２分離配線４８とを接続する第２接続部４７、第１信号配線群４１の各信号配線４１ａ、第２信号配線４２、電源供給線４３、出力配線４９、接地線４４をそれぞれ形成する。これにより、図４に示す回路構成が形成される。
【００６７】
走査信号線駆動回路３０のＮＡＮＤ回路３３ａでは、制御信号を出力するための第２ＴＦＴ５２および第３ＴＦＴ５３は、回路パターン上の制約のために、制御信号が入力される第１ＴＦＴ５１に対して離れた位置に配置されており、これにより、第２ＴＦＴ５２および第３ＴＦＴ５３と第１ＴＦＴ５１とを接続する第２ゲート配線が長くなっている。しかしながら、本実施形態では、容量の小さな第２ＴＦＴ５２および第３ＴＦＴ５３に対してゲート絶縁膜５１ｅ上に長く形成される第２ゲート配線を、ゲート絶縁膜５１ｅ上において、第１分離配線４６と第２分離配線４８とに電気的に分離して、第１分離配線４６と第２分離配線４８とを、層間絶縁膜６１上の第２接続部４７によって接続する構成としている。これにより、第２ＴＦＴ５２および第３ＴＦＴ５３に接続された第２分離配線４８をパターニングする際に、第２分離配線４８にチャージされる電荷量が少なくなる。その結果、それぞれのゲート容量が小さく、他の容量と接続されることなく第２分離配線４８にのみ接続された第２ＴＦＴ５２および第３ＴＦＴ５３が静電破壊するおそれがない。
【００６８】
第２ＴＦＴ５２および第３ＴＦＴ５３に接続される第２分離配線４８は、ドライエッチング時にチャージされる電荷によって第２ＴＦＴ５２および第３ＴＦＴ５３が静電破壊されないように、その長さが設定される。すなわち、第２分離配線４８の全体にわたってチャージされる電荷量によって、容量の小さな第２ＴＦＴ５２の半導体層５２ａおよび第３ＴＦＴ５３の半導体層５３ａが静電破壊しないような長さとされる。第２分離配線４８の長さ、すなわち、第２ＴＦＴ５２の半導体層５２ａおよび第３ＴＦＴ５３の半導体層５３ａから、第２分離配線４８と第１分離配線４６との分離部分までの距離は、第２分離配線４８自体の材質、エッチング装置のエッチング条件等によって変動するが、１５０〜３５０μｍ、好ましくは１５０〜２００μｍとされる。
【００６９】
第２分離配線４８は、このように、第２ＴＦＴ５２および第３ＴＦＴ５３の静電破壊を防止し得るような長さになっていれば、第２分離配線４８と第１分離配線４６との接続部である第２接続部４７の位置は特に限定されない。しかしながら、上記実施の形態のように、第２接続部４７を、第１信号配線群４１と第２信号配線４２との間に配置することによって、走査信号線駆動回路３０の面積が増大することを防止することができる。
【００７０】
図６は、走査信号線駆動回路３０におけるＮＡＮＤゲート３３ａの一部の具体的な構成の他の例を示す概略平面図である。この回路構成では、ＮＡＮＤ回路３３ａを構成する第２ＴＦＴ５２の半導体層５２ａを使用したＮ型ＭＯＳトランジスタである第４ＴＦＴ５４が形成されており、さらには、出力配線４９と接地線４４とに接続されたＰ型ＭＯＳトランジスタである第５ＴＦＴ５５が設けられている。
【００７１】
第４ＴＦＴ５４における半導体層５２ａのゲート領域には、ゲート絶縁膜を介して、第３第３ゲート配線５６の一方の端部がゲート電極として対向している。この第３ゲート配線５６は、層間絶縁膜６１の下方に設けられている。第３ゲート配線５６は、半導体層５２ａに対向する一方の端部が、第２ＴＦＴ５２および第３ＴＦＴ５３の第２ゲート配線を構成する第２分離配線４８の分岐部４８ａに平行になっており、他方の端部が、接地線４４と出力配線４９との間に、これら接地線４４および出力配線４９とは平行に配置されている。第３ゲート配線５６の各端部同士を接続する中央部は、出力配線５６とは直交状態で配置されている。
【００７２】
接地線４４と出力配線４９とに接続される第５ＴＦＴ５５は、接地線４４と出力配線49との間にわたる直線状の島状に形成された半導体層５５ａを有している。第５ＴＦＴの構成も、図３に示す第１ＴＦＴ５１の構成と同様になっている。第５ＴＦＴ５５における半導体層５５ａのソース領域は、層間絶縁膜６１に設けられた第１０コンタクトホール６１ｊを介して、層間絶縁膜６１上の接地線４４に電気的に接続されており、半導体層５５ａのドレイン領域は、層間絶縁膜６１に設けられた第１１コンタクトホール６１ｋを介して、層間絶縁膜６１上の出力配線４９に電気的に接続されている。第５ＴＦＴ５５における半導体層５５ａのゲート領域には、ゲート絶縁膜を介して第３ゲート配線５６の端部がゲート電極として対向している。
【００７３】
第５ＴＦＴ５５の半導体層５５ａのゲート領域と対向する第３ゲート配線５６の端部は、半導体層５５ａに近接した位置において、層間絶縁膜６１に設けられた第１２コンタクトホール６１ｍを介して、層間絶縁膜６１上の第３接続部５６の一方の端部に接続されている。第３接続部５６は、接地線４４と平行な直線を形成する島状に形成されており、他方の端部が、層間絶縁膜６１に設けられた第１３コンタクトホール６１ｎを介して、層間絶縁膜６１上の第３接続配線５７の一方の端部に電気的に接続されている。第３接続配線５７は、出力配線４９、電源供給線４３、第２信号配線４２、第１信号配線群４１の各信号配線４１ａとはそれぞれ直交するように配置されている。
【００７４】
第２ＴＦＴ５２および第３ＴＦＴ５３の第２ゲート配線を構成する第２分離配線４８と、第４ＴＦＴ５４および第５ＴＦＴ５５の第３ゲート配線５６とは、それらの長さの差が所定の範囲になるように、それぞれの長さが設定されている。
【００７５】
このような構成の回路構成では、第２分離配線４８がハイレベルになると、Ｎ型ＭＯＳトランジスタである第２ＴＦＴ５２がオンして、Ｐ型ＭＯＳトランジスタである第３ＴＦＴ５３がオフするが、第２ＴＦＴ５２の半導体層５２ａにはＮ型ＭＯＳトランジスタである第４ＴＦＴ５４が設けられていることによって、第３接続配線５８にハイレベル信号が与えられて第３ゲート配線５６がハイレベルになり第４ＴＦＴ５４がオンすることによって、半導体層５２ａのソース領域とドレイン領域とに電流が流れる。すなわち、第２分離配線４８および第３接続配線５８（従って第３ゲート配線５６）が、ともにハイレベルになった場合にのみ、出力配線４９にハイレベル信号が出力される。
【００７６】
これに対して、第２分離配線４８がローレベルになることによって第３ＴＦＴ５３がオンすることにより、または、第３接続配線５８（従って第３ゲート配線５６）がローレベルになることによって第５ＴＦＴ５５がオンすることにより、出力配線４９にローレベル信号が出力される。
【００７７】
図６に示す回路構成も、図４に示す回路構成と同様にして製造され、第３ゲート配線５６および第３接続配線５８が、第２分離配線４８および第１分離配線４６と同様に、例えば、Ｔａ、Ｃｒ等の薄膜によって形成される。また、第３接続部５７も、第２接続部４７と同様に、例えばＡｌによって形成され、第２分離配線４８と第１分離配線４６とを第２接続部４７によって接続する際に、同時に、第３ゲート配線５６と第３接続配線５８とが、第４接続部５７によって接続される。
【００７８】
この場合、第２ＴＦＴ５２のゲート配線を構成する第２分離配線４８の長さと、第４ＴＦＴ５４の第３ゲート配線５６の長さとの差が、所定の範囲になるように、それぞれの長さが設定されている。これにより、第２分離配線４８および第３ゲート配線５６をそれぞれドライエッチングによってパターニングする際に、第２分離配線４８および第３ゲート配線５６にチャージされる電荷量の差が低減され、第２ＴＦＴ５２および第４ＴＦＴ５４を構成する半導体層５２ａに、第２分離配線４８および第３ゲート配線５６によって高電圧が印加されるおそれがなく、従って半導体層５２ａの静電破壊が防止される。
【００７９】
第２分離配線４８の長さと、第３ゲート配線５６の長さとの差は、半導体層５２ａが静電破壊するおそれのない範囲に設定されるが、第２分離配線４８と第３ゲート配線５６の材質、エッチング装置のエッチング条件等によって変動する。第２分離配線４８の長さと、第３ゲート配線５６の長さとの差としては、５０〜２００μｍ以下、好ましくは５０〜１００μｍ以下とされる。
【００８０】
なお、上記実施形態では、液晶表示パネルにおける走査信号線駆動回路に設けられるＴＦＴについて説明したが、本発明はこれに限定されるものではなく、例えば、データ信号線駆動回路に設けられるＴＦＴの場合、あるいはその他の半導体回路の場合にも適用することができる。
【００８１】
また、上記実施形態では、ガラス基板上に形成されるＴＦＴについて説明したが、プラスチック基板に絶縁膜が設けられた絶縁性基板上に形成されるＴＦＴについても適用するこてができる。
【００８２】
以上、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００８３】
液晶表示装置等の表示パネルに使用される薄膜トランジスタを有する半導体回路およびその製造方法において、ＴＦＴの静電破壊を防止することができる。
【図面の簡単な説明】
【００８４】
【図１】本発明の半導体回路が設けられた液晶表示パネルの概略構成を示す模式図である。
【図２】その液晶表示パネルの１画素の構成を示す模式図である。
【図３】その液晶表示パネルに設けられた走査信号線駆動回路の構成を示す回路図である。
【図４】その走査信号線駆動回路の要部の一例を示す平面図である。
【図５】その走査信号線駆動回路に使用される薄膜トランジスタの断面図である。
【図６】その走査信号線駆動回路の要部の他の例を示す平面図である。
【符号の説明】
【００８５】
２０    データ信号駆動回路
３０    走査信号駆動回路
４５    第１接続部
４６    第１分離配線
４７    第２接続部
４８    第２分離配線
５１〜５５    ＴＦＴ
５１ａ  半導体層
５１ｂ  ソース領域
５１ｃ  ドレイン領域
５１ｆ  第１ゲート配線
５７    第３接続部
６１    層間絶縁膜
６１ａ〜６１ｋ、６１ｍ、６１ｎ  コンタクトホール
【図１】
2005166763.tif 000003
【図２】
2005166763.tif 000004
【図３】
2005166763.tif 000005
【図４】
2005166763.tif 000006
【図５】
2005166763.tif 000007
【図６】
2005166763.tif 000008