(57)【要約】【課題】  下部電極表面の電界強度のばらつきに起因する異常放電の発生を抑え、異常放電による絶縁破壊やパーティクル発生及び静電気による基板素子破壊を防止することができるプラズマ処理装置及びそのプラズマ処理方法並びに電気光学装置の製造方法を提供する。【解決手段】  基板２にプラズマ処理を施すプラズマ処理室１００内において、上部電極４と、基板２を載置する台座を兼ねた下部電極３と、基板２の裏面を押し上げることにより基板２を下部電極３に対して上下動させる押し上げピン１１と、下部電極３に設けられた押し上げピン挿入用通路１２と、を備えたプラズマ処理装置において、下部電極３に対して押し上げピン１１の下降後の収納時に押し上げピン１１と下部電極３とが接触することにより電気的に接続され、同一電位になる。【選択図】      図１
2005166800.tif 000002
【特許請求の範囲】
【請求項１】
基板にプラズマ処理を施すプラズマ処理室内において、
上部電極と、
前記基板を載置する台座を兼ねた下部電極と、
前記基板の裏面を押し上げることにより前記基板を前記下部電極に対して上下動させる押し上げピンと、
前記下部電極に設けられた押し上げピン挿入用通路と、
を備えたプラズマ処理装置において、
前記下部電極に対して前記押し上げピンの下降後の収納時に前記押し上げピンと前記下部電極とが接触することにより電気的に接続され、同一電位になるプラズマ処理装置。
【請求項２】
請求項１記載のプラズマ処理装置において、
前記押し上げピンの先端に電極接触部を設け、前記下部電極に対して前記押し上げピンの下降時に該電極接触部が前記下部電極に接触してなるプラズマ処理装置。
【請求項３】
請求項１記載のプラズマ処理装置において、
前記押し上げピンの中間に電極接触部を設け、前記下部電極に対して前記押し上げピンの下降時に該電極接触部が前記下部電極に接触してなるプラズマ処理装置。
【請求項４】
請求項１又は請求項２記載のプラズマ処理装置において、
前記電極接触部の側面外周をテーパ状に形成し、前記押し上げピン挿入用通路に該電極接触部と略同一のテーパ角度を有するテーパ壁面を設け、前記下部電極に対して前記押し上げピンの下降時に該テーパ壁面で該電極接触部を受け止めてなるプラズマ処理装置。
【請求項５】
基板にプラズマ処理を施すプラズマ処理室内において、
上部電極と、
前記基板を載置する台座を兼ねた下部電極と、
前記基板の裏面を押し上げることにより前記基板を前記下部電極に対して上下動させる押し上げピンと、
前記下部電極に設けられた押し上げピン挿入用通路と、
を備えたプラズマ処理装置の処理方法において、
上昇状態にある前記押し上ピンに前記基板を載置する工程と、前記押し上ピンの下降時に該押し上ピンと前記下部電極とが接触することにより、該押し上ピンと該下部電極とが同一電位になる工程と、前記押し上ピンと前記下部電極とを接触させて両者を同一電位とした前記工程の後に、前記基板に対してプラズマ処理を施す工程とを含むプラズマ処理装置の処理方法。
【請求項６】
請求項１乃至５のいずれかのプラズマ処理装置の処理方法により、マトリクス状に形成された画素を有する電気光学装置用基板を処理する工程を含む電気光学装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマ処理室内にプラズマを発生させてプラズマ処理をするプラズマ処理装置及びその処理方法並びに電気光学装置の製造方法に関する。
【背景技術】
【０００２】
近年プラズマ処理装置として、プラズマＣＶＤ装置、プラズマエッチング装置、スパッタリング装置等のプラズマを利用したプラズマ処理装置が、広く普及している。
【０００３】
例えばプラズマエッチング装置では、プラズマ処理室内に反応気体を導入してこの反応気体をプラズマ状態に励起させ、発生した活性成分と基板例えば半導体ウェハ上の処理対象物とを反応させてエッチング処理を行う。以下に、プラズマ処理装置の一例としてこのプラズマエッチング装置について説明する。
【０００４】
図１０は平行平板型電極を有するプラズマエッチング装置のプラズマ処理室内の断面図を示しており、気密を保持するプラズマ処理室内に半導体ウェハの載置台ともなる下部電極３と、この下部電極３と対向して上部電極４が配置されている。上部電極４は反応気体の導入管として作用するような構造となっている。上部電極４には、反応ガス６を吹き出すための多数のガス吹出口７を有するシャワープレート８及びガス拡散板９が設けられ、ガス供給口１０から供給される反応ガス６を下部電極３に向けて吹き出すようになっている。また、下部電極３は、エッチング処理を施すための半導体ウェハを載置する下部電極３を兼ねており、プラズマ処理室内に半導体ウェハを搬入出させる際に半導体ウェハをアップダウンさせる押し上げピン１１と、押し上げピン１１が挿入される押し上げピン挿入用通路１２が開けられている。そして、動作時以外、押し上げピン１１は、下部電極３表面よりわずか引っ込んだ位置にある。
【０００５】
このようなプラズマエッチング装置では、プラズマ処理室内の雰囲気を図示しない真空ポンプにより高真空例えば10-6Torrとした後、プラズマ処理室内に図示しない反応気体源から反応ガス６、例えばアルゴンガスをプラズマ処理室内に導入してプラズマ処理室内をエッチング処理に必要な真空度、例えば10〜10-2Torrに保持する。
【０００６】
次に上部電極４に図示しない高周波電源より高周波電力を印加して反応気体をプラズマ化させ、このガスプラズマの反応成分によりエッチング処理を行う。
【０００７】
ところで上述したようなプラズマエッチング装置では、下部電極３上に直接半導体ウェハが当接する構造のため、半導体ウェハと下部電極３との密着性が不十分であると半導体ウェハと下部電極３間に間隙が生じてしまい、この間隙により電気的結合性や熱伝導性の低下を招く恐れがある。
【０００８】
電気的結合性の低下は、処理効率の低下、例えばプラズマエッチング装置ではエッチング処理率（以下エッチングレ―ト）の低下や処理むら発生等の原因となり、熱伝導性の低下は半導体ウェハの温度上昇を招きウェハに塗布されているフォトレジストを軟化させてエッチング処理中に剥離し易くしてしまうという問題がある。
【０００９】
そこで従来のプラズマエッチング装置では下部電極３の上面を平坦にして半導体ウェハとの密着性を向上させていた（例えば特許文献１）。
【００１０】
【特許文献１】特開平１０−９０６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この従来のエッチングプロセスによれば、下部電極３の上面を平坦にして半導体ウェハとの密着性を向上させすることによって異物の発生を防止する効果は大きなものがある。しかし、プラズマ処理室内を観察すると、内部構造に起因するさらなる異物発生源が存在することが明らかになってきた。以下にその問題点を説明する。
【００１２】
このような内部構造を備えたプラズマ処理室を用いてプラズマによるエッチング処理を実施すると、押し上げピン１１の先端部周辺と押し上げピン１１に対応する半導体ウェハ周辺に反応生成物の異常成長が発生することが確認されている。この異常成長の原因としては次のことが考えられる。すなわち、半導体ウェハへのエッチング処理の際は、下部電極３表面に載置された半導体ウェハで覆われて平坦面となっているが、下部電極３は、エッチング処理を施すための半導体ウェハを載置する下部電極３を兼ねており、プラズマ処理室内に半導体ウェハを搬入出させる際に半導体ウェハをアップダウンさせる押し上げピン１１と、押し上げピン１１が挿入される押し上げピン挿入用通路１２が開けられている。そして、動作時以外、押し上げピン１１は、下部電極３表面よりわずか引っ込んだ位置にあり、下部電極３とは当接せずに別経路配線でグランドに落ちている状態でエッチング処理が実施されてしまう。そのため、押し上げピン１１と下部電極３表面との間に電位差が発生し、押し上げピン１１周りと下部電極３の平坦部との電界強度の違いにより押し上げピン１１周りに異常放電が発生し、これが原因で絶縁破壊や、パーティクルが発生すると考えられる。外観上は、膜が薄く形成されてしまい半導体ウェハが白く荒れた状態になる。
さらに、基板が下部電極に載置されている状態から、基板を下部電極から押し上げる場合、押し上げピンが下部電極と別の電位である場合には、この電位差による静電気が基板側に入り基板素子等が破壊される恐れがある。
【００１３】
本発明は、下部電極表面の電界強度のばらつきに起因する異常放電及び静電気の発生を抑え、異常放電による絶縁破壊や、パーティクル発生及び静電気による基板素子破壊を防止しすることができるプラズマ処理装置及びそのプラズマ処理方法並びに電気光学装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
（１）本発明に係るプラズマ処理装置は、基板にプラズマ処理を施すプラズマ処理室内において、
上部電極と、
前記基板を載置する台座を兼ねた下部電極と、
前記基板の裏面を押し上げることにより前記基板を前記下部電極に対して上下動させる押し上げピンと、
前記下部電極に設けられた押し上げピン挿入用通路と、
を備えたプラズマ処理装置において、
前記下部電極に対して前記押し上げピンの下降後の収納時に前記押し上げピンと前記下部電極とが接触することにより電気的に接続され、同一電位になる。
【００１５】
本発明によれば、下部電極表面の電界強度のばらつきを無くすことによって、この電界強度のばらつきに起因する異常放電の発生を抑え、異常放電による絶縁破壊や、パーティクル発生及び静電気による基板素子破壊を防止するプラズマ処理装置が提供できる。
【００１６】
（２）このプラズマ処理装置は、
請求項１記載のプラズマ処理装置において、
前記押し上げピンの先端に電極接触部を設け、前記下部電極に対して前記押し上げピンの下降時に該電極接触部が前記下部電極に接触されていてもよい。
【００１７】
本発明によれば、押し上げピンの下降時に押し上げピンと下部電極との接触が確実になり、押し上げピンと下部電極とが同一電位のプラズマ処理装置が提供できる。
【００１８】
（３）このプラズマ処理装置は、
請求項１記載のプラズマ処理装置において、
前記押し上げピンの中間に電極接触部を設け、前記下部電極に対して前記押し上げピンの下降時に該電極接触部が前記下部電極に接触されていてもよい。
【００１９】
（４）このプラズマ処理装置は、
請求項１又は請求項２記載のプラズマ処理装置において、
前記電極接触部の側面外周をテーパ状に形成し、前記押し上げピン挿入用通路に該電極接触部と略同一のテーパ角度を有するテーパ壁面を設け、前記下部電極に対して前記押し上げピンの下降時に該テーパ壁面で該電極接触部を受け止めていてもよい。
【００２０】
本発明によれば、押し上げピンの下降時に押し上げピンと下部電極との接触がより確実になり、押し上げピンと下部電極とが同一電位のプラズマ処理装置が提供できる。
【００２１】
（５）本発明に係るプラズマ処理装置の処理方法は、基板にプラズマ処理を施すプラズマ処理室内において、
上部電極と、
前記基板を載置する台座を兼ねた下部電極と、
前記基板の裏面を押し上げることにより前記基板を前記下部電極に対して上下動させる押し上げピンと、
前記下部電極に設けられた押し上げピン挿入用通路と、
を備えたプラズマ処理装置の処理方法において、
上昇状態にある前記押し上ピンに前記基板を載置する工程と、前記押し上ピンの下降時に該押し上ピンと前記下部電極とが接触することにより、該押し上ピンと該下部電極とが同一電位になる工程と、前記押し上ピンと前記下部電極とを接触させて両者を同一電位とした前記工程の後に、前記基板に対してプラズマ処理を施す工程とを含む。
【００２２】
本発明によれば、下部電極表面の電界強度のばらつきを無くすことによって、この電界強度のばらつきに起因する異常放電の発生を抑え、異常放電による絶縁破壊や、パーティクル発生及び静電気による基板素子破壊を防止するプラズマ処理装置の処理方法が提供できる。
【００２３】
（６）本発明に係る電気光学装置の製造方法は、上記プラズマ処理装置の処理方法により、マトリクス状に形成された画素を有する電気光学装置用基板を処理する工程を含む。
【００２４】
本発明によれば、電気光学装置を構成する絶縁基板は、下部電極表面の電界強度のばらつきを無くすことによって、この電界強度のばらつきに起因する異常放電の発生を抑え、異常放電による絶縁破壊や、パーティクル発生及び静電気による基板素子破壊が防止されるので、電気光学特性が絶縁基板全体で一様となりやすい。
【発明を実施するための最良の形態】
【００２５】
［実施例１］
【００２６】
以下、本発明の第１の実施の形態について図面を参照して説明する。
【００２７】
図１は、本実施の形態に係るプラズマエッチング装置のエッチング処理部を示す斜視図、図２は、本実施の形態に係るプラズマエッチング装置を示す断面図である。このプラズマ処理室１００は、アルミナ（Ａｌ2Ｏ3）が表面に被着されて成るアルミニウム（Ａｌ）によって形成されている。また、このプラズマ処理室１００には、シラン（ＳｉＨ4）、水素（Ｈ2）、窒素（Ｎ2）、及びアンモニア（ＮＨ3）などの各原料ガス、及び三フッ化窒素（ＮＦ3）、アルゴン（Ａｒ）等のクリーニングガスをそれぞれのバルブを介して供給するガス供給系２９、プラズマ処理室１００内のガスを排気する真空ポンプを含む排気系３０、及びプラズマ処理室１００に高周波電圧を供給する電源系３１が接続されている。
【００２８】
また、プラズマ処理室１００には、一主平面上に基板（半導体ウェハ）としてのガラス基板２が載置される下部電極３、ガラス基板２を下部電極３から剥離するための押し上げピン１１、押し上げピン１１を支えるプレート３３、及び高周波電界を発生させる上部電極４が備えられている。さらに、プラズマ処理室１００には、ガス供給系２９からガスが導入される導入孔、及び排気系３０に接続される排気孔が形成されている。
【００２９】
下部電極３は、アルミニウムによって形成され、その表面にはアルミナが被着されている。また、下部電極３は、上部電極４に対向して上下動可能に設けられ、グランド電位に接続されて、上部電極４の対向電極として機能する。
【００３０】
複数の押し上げピン１１は、下部電極３を貫通して設けられ、下部電極３の下方にはプレート３３が備えられている。下部電極３に対して押し上げピン１１が下降されることにより、複数の押し上げピン１１がプレート３３と共に同時に押し上げられたかたちになる。この下部電極３を駆動することにより、ガラス基板２が下部電極３に載置され、ガラス基板２に所定の処理が施されると、ガラス基板２が下部電極３から引き離される。
【００３１】
上部電極４は、アルミニウムによって形成され、その表面にはアルミナが被着されている。また、上部電極４は、導入孔から導入されるガスをプラズマ処理室１００内に均一に拡散させる吹出し孔を備えている。さらに、この上部電極４は、電源系３１に接続されて高周波電圧が供給されている。
【００３２】
次に、本実施の形態に使用する下部電極３について説明する。
【００３３】
図３は、本実施の形態に係る下部電極構造の断面図、図３（Ａ）は、下部電極に対して押し上げピンが上昇した状態を示す図、図３（Ｂ）は、下部電極に対して押し上げピンが下降した状態を示す図である。
【００３４】
図３に示すように、下部電極３を構成する下部電極３には押し上げピン挿入用通路１２及び押し上げピン１１が設けられており、エッチング処理時にはこの押し上げピン１１が下部電極３上面よりもわずか下がった位置で停止している。
【００３５】
この下部電極３上面の電界強度のばらつきを平準化する手段として、本実施の形態では押し上げピン１１の先端に電極接触部１７を形成した構造を採用している。
すなわち、ガラス基板２の搬入出の際に、下部電極３に対して押し上げピン１１が上昇した状態（図３（Ａ）の状態）にあるときは、下部電極３と電極接触部１７及び押し上げピン１１とは接触することなく上昇する。当然、ガラス基板２は電極接触部１７を介して上下することになる。反対に、下部電極３に対して押し上げピン１１が下降した状態（図３（Ｂ）の状態）にあるときは、電極接触部１７と下部電極３とが接触するようになっている。そのため、下部電極３に対して押し上げピン１１が下降する際に、電極接触部１７が下部電極３に接触したところで下部電極３に対して押し上げピン１１の下降が停止する。
【００３６】
本実施の形態では、下部電極３に対して押し上げピン１１の下降時に電極接触部１７と下部電極３とが接触するために、電極接触部１７の径が押し上げピン１１の径より大きい構造とし、押し上げピン挿入用通路１２にはその端部を拡径させることにより電極接触部１７を収納可能な円柱状の収納空間が形成されている。下部電極３には、この収納空間の底壁面によって、下部電極３に対して押し上げピン１１の下降を止める電極接触部１７の規制面１８が形成されている下部電極３に対して押し上げピン１１とともに下降してくる電極接触部１７をこの規制面１８で受け止めて下部電極３と電極接触部１７とが接触するようになっている。このように、電極接触部１７の規制面１８を下部電極３に設けたことによって、下部電極３と電極接触部１７との接触点が得られる。なお、押し上げピン１１と、電極接触部１７と、下部電極３とは同一材料で形成されている。また、図７に示すように、電極接触部１７は、押し上げピン１１の中間に形成されていてもよい。
【００３７】
本実施の形態に係るプラズマ処理装置は上述のように構成されており、以下その処理方法について説明する。このようなプラズマＣＶＤ装置を用いて、基板上にアモルファスシリコン膜やシリコンナイトライド膜を形成する方法を例として、図４を参照しながらプラズマエッチング装置の動作について詳細に説明する。ガラス基板２は、下部電極３に対して押し上げピン１１が降下される、すなわち下部電極３を上昇させることにより下部電極３上に載置される。次に、下部電極３を上下方向に駆動することにより、上部電極４と下部電極３との間の電極間距離が２４ｍｍに調整される。また、ガス供給系２９からプラズマ処理室１００内にシラン；４００sccm及び水素；１４００sccmが導入される。さらにプラズマ処理室１００内の圧力が１Torrに調圧された後、電源系３１から上部電極４に３００Ｗの電力が供給されて放電させる。シラン及び水素は、放電により活性化され、プラズマ生成物としてのアモルファスシリコンが生成されガラス基板上に析出される。このようなプラズマＣＶＤにより、同様に、原料ガスとしてシラン、アンモニア、窒素を用いて所定の条件で放電させることによりシリコンナイトライド膜が形成される。また、シリコンナイトライド膜とアモルファスシリコン膜との積層膜も形成できる。さらに、原料ガスとしてシラン、亜酸化窒素、窒素を用いることにより、シリコン酸化膜、シリコン酸窒化膜が形成できる。またさらに、原料ガスとしてシラン、フォスフィン、水素を用いることにより、ｎ型アモルファスシリコン膜が形成できる。
【００３８】
このようにして、プラズマＣＶＤにより、ガラス基板２上に所定の組成を有する薄膜が形成され、成膜工程が完了すると、以下のようにしてガラス基板２が下部電極３から剥離される。
【００３９】
下部電極３が下降されることにより、下部電極３に対して複数の押し上げピン１１がプレート３３と共に同時に押し上げられたかたちになり、ガラス基板２が下部電極３から引き離される。
【００４０】
このようにガラス基板２が下部電極３から剥離された後、放電が停止され、プラズマ処理室１００内のガスが排気孔を介して排気される。成膜処理が完了したガラス基板２は、他の処理工程が必要な場合には、さらに他の処理装置に搬送され、所定の処理が施される。
【００４１】
次に、この方法を薄膜トランジスタ（以下、ＴＦＴと略称する）の製造方法に適用した例について説明する。
【００４２】
図４は、製造プロセスを説明するためのアクティブマトリクス型表示装置用アレイ基板の一部を切断した概略断面図である。
【００４３】
このアクティブマトリクス型表示装置用アレイ基板は、図示しない透明なガラス基板上に複数本のアルミニウム（Ａｌ）から成る信号線と、この信号線と直交する複数本のモリブデン−タンタル（Ｍｏ−Ｔａ）合金膜から成る走査線とがマトリクス状に配置され、信号線と走査線とによって囲まれる領域内にＩＴＯ（Indium Tin Oxide）から成る透明な画素電極５４が配置されている。
【００４４】
信号線と走査線との交差部分には、走査線自体をゲート電極５５（図４（Ｄ）参照）とした逆スタガ構造のＴＦＴ５６が配置されている。
【００４５】
このＴＦＴ５６は、図４（Ｄ）に示すように、ゲート電極５５上に、酸化シリコン（ＳｉＯ2）膜からなる第１ゲート絶縁膜５７、シリコンナイトライド（ＳｉＮx）膜からなる第２ゲート絶縁膜５８、第１ゲート絶縁膜５７及び第２ゲート絶縁膜５８上に配置されるアモルファスシリコン（ａ−Ｓｉ：Ｈ）薄膜から成る半導体薄膜５９、半導体薄膜５９上にゲート電極５５に自己整合された第１及び第２チャネル保護膜６０,６１、半導体薄膜５９に低抵抗半導体膜６２、６３を介して電気的に接続されるソース電極６４および信号線と一体のドレイン電極６５が配置されて成っている。
【００４６】
この第１及び第２チャネル保護膜６０、６１は、シリコンナイトライド（ＳｉＮx）膜と酸素含有シリコンナイトライド（ＳｉＮxＯy）膜とから成り、それぞれ３０００オングストローム、２００オングストロームの膜厚で積層して配置されている。
【００４７】
また、このアクティブマトリクス型表示装置用アレイ基板は、透明なガラス基板２上に、走査線と略平行して配置される、走査線と同一材料から成るＭｏ−Ｔａ合金膜から成る補助容量線６６を備え、補助容量線６６と、補助容量線６６と第１及び第２ゲート絶縁膜５７、５８を介して配置される画素電極５４との間で補助容量（CS）を形成している。
【００４８】
次に、このアクティブマトリクス型表示装置用アレイ基板の製造方法について図４を参照して説明する。まず、図４（Ａ）に示すように、ガラス基板２の一主面上にＭｏ−Ｔａ合金膜をスパッターによって被着し、これを複数本のストライプ状にパターンニングして一部をゲート電極５５と成す図示しない走査線並びに補助容量線６６を形成し、更にゲート電極５５および補助容量線６６上に第１ゲート絶縁膜５７として酸化シリコン（ＳｉＯ2）膜を堆積する。
【００４９】
次に、このゲート電極５５，走査線，補助容量線６６および第１ゲート絶縁膜５７が配設されたガラス基板２が図示しない搬送チャンバ等により、所定のプラズマ処理室１００に搬送される。プラズマ処理室１００に搬送されたガラス基板２は、下部電極３上に配置される。続いて原料ガスとして２００sccmの流量のシラン（ＳｉＨ4）、１０００sccmの流量のアンモニア（ＮＨ3）、７０００sccmの流量の窒素（Ｎ2）をプラズマ処理室１００内に導入すると共に、プラズマ処理室１００内を１Torrに維持し、更にガラス基板２温度を３３０℃まで上昇させる。そして、１３００Ｗの高周波電圧を供給し、これによりシラン（ＳｉＨ4）およびアンモニア（ＮＨ3）をプラズマ励起させてシリコンナイトライド（ＳｉＮx）を第２ゲート絶縁膜５８として５００オングストロームの膜厚で堆積させる。
【００５０】
この後、原料ガスを４００sccmの流量のシラン（ＳｉＨ4）、１４００sccmの流量の水素（Ｈ2）にガスを切り換えてプラズマ処理室１００内に導入し、更に１５０Ｗの高周波電圧を供給して、第２ゲート絶縁膜５８上にａ−Ｓｉ：Ｈ薄膜６７を５００オングストロームの膜厚で堆積させる。尚、ａ−Ｓｉ：Ｈ薄膜６７の堆積に際してもプラズマ処理室１００内を１Torrに維持する。
【００５１】
再び、原料ガスとして２００sccmの流量のシラン（ＳｉＨ4）、１０００sccmの流量のアンモニア（ＮＨ3）、キャリアガスとして７０００sccmの流量の窒素（Ｎ2）をプラズマ処理室１００内に導入すると共に、１３００Ｗの高周波電圧を供給して、シリコンナイトライド（ＳｉＮx）６８を３０００オングストロームの膜厚で堆積させる。尚、シリコンナイトライド（ＳｉＮx）６８の堆積に際してもプラズマ処理室１００内は同様の１Torrに維持する。
【００５２】
以上のようにして、第１ゲート絶縁膜５７としてシリコン酸化膜を含むガラス基板２上にシリコンナイトライド（ＳｉＮx）膜から成る第２ゲート絶縁膜５８，ａ−Ｓｉ：Ｈ薄膜６７，シリコンナイトライド（ＳｉＮx）６８及び酸素含有シリコンナイトライド（ＳｉＮxＯy）６９の４層を連続して堆積させた後、プラズマ処理室１００内を減圧し、排気する。続いて、上述したように、放電を終了させた状態で、下部電極３を降下させて実質的に押し上げピン１１が押し上げられ、ガラス基板２が下部電極３から剥離される。このようにしてガラス基板２が下部電極３から剥離された後、図示しない真空ロボット等によりガラス基板２がプラズマ処理室１００から排出される。
【００５３】
この後、ガラス基板２は他の処理装置に搬送され、酸素含有シリコンナイトライド（ＳｉＮxＯy）６９上にグレゾール・ノボラック系レジンを主体とするフォトレジストをスピンコーターにより塗布し、ゲート電極５５をマスクとしてガラス基板２の裏側から光を照射し、更にガラス基板２正面からマスクを介して光を照射することにより、フォトレジストを感光させ、ゲート電極５５に対応する領域のフォトレジストを残し、シリコンナイトライド（ＳｉＮx）６８及び酸素含有シリコンナイトライド（ＳｉＮxＯy）６９のフォトレジストをマスクとしてパターニングし、第１チャネル保護膜６０及び第２チャネル保護膜６１を形成する。
【００５４】
次に、図４（Ｂ）に示すように、第１チャネル保護膜６０及び第２チャネル保護膜６１上のフォトレジストを剥離液により除去する。
また、ａ−Ｓｉ：Ｈ薄膜６７表面を希フッ酸液中で洗浄した後、このガラス基板２は再びプラズマ処理室１００に搬送され、同様のプラズマＣＶＤ法により、ｎ型アモルファスシリコン（ｎ+ａ−Ｓｉ：Ｈ）薄膜７１を堆積する。このときのプラズマ処理室１００の動作は、上述した通りである。
【００５５】
次に、図４（Ｃ）に示すようにパターニングして島状のｎ+ａ−Ｓｉ：Ｈ薄膜７２及び半導体薄膜５９を形成し、更にＩＴＯ膜を成膜、パターニングして画素電極５４を形成する。
【００５６】
更に、図４（Ｄ）に示すように、アルミニウムを被着し、パターニングしてソース電極６４およびドレイン電極６５をそれぞれ形成してアクティブマトリクス型表示装置用アレイ基板を作成した。尚、ソース、ドレイン電極６４、６５の形成時に、島状のｎ+ａ−Ｓｉ：Ｈ薄膜７２も同時にパターニングして低抵抗半導体膜６２、６３とした。
【００５７】
なお、このソース電極６４及びドレイン電極６５が形成された後、これらの電極表面に、プラズマＣＶＤ法により、シリコンナイトライド膜の保護膜が形成されてもよい。
【００５８】
このようなＴＦＴの製造方法において、プラズマＣＶＤ法によりアモルファスシリコン膜やシリコンナイトライド膜などの薄膜が形成される工程で、上述したようなプラズマガス雰囲気中で下部電極３に対して押し上げピン１１の下降時に押し上げピン１１と下部電極３とが接触することにより、押し上げピン１１と下部電極３とが同一電位にし、下部電極３表面の電界強度のばらつきを無くす。よって、この電界強度のばらつきに起因する異常放電の発生を抑えることができ、異常放電による絶縁破壊や、パーティクル発生が防止され、例えば薄膜トランジスタを用いた液晶ディスプレイなどの製造工程における歩留まりを向上させることができる。
【００５９】
なお、本実施の形態では、下部電極３から剥離される基板がガラス基板２である場合について述べたが、基板の材質は、樹脂など、他の絶縁性の材質であってもよい。
【００６０】
以上説明したように、この発明の薄膜の製造方法及びその製造装置によれば、水素プラズマ雰囲気中において、下部電極３に対して押し上げピン１１の下降時に押し上げピン１１と下部電極３とが接触することにより、押し上げピン１１と下部電極３とが同一電位にし、下部電極３表面の電界強度のばらつきを無くすことによって、この電界強度のばらつきに起因する異常放電の発生を抑える。したがって、異常放電による絶縁破壊や、パーティクル発生が防止され、工程歩留まり良く製造することができる。
【００６１】
次に、この方法を電気光学装置の製造方法に適用した例について説明する。
【００６２】
図５は、本実施の形態に係る電気光学装置である液晶パネルの製造に適用した場合における処理の一部を示すフローチャートである。
【００６３】
図５は、本実施の形態を適用した液晶パネルの製造方法の一部を具体的に示している。
【００６４】
図５のステップＳ１において、層間絶縁膜を形成し、層間絶縁膜上に半導体層を形成する。即ち、ステップＳ２においてＳｉ薄膜を形成し、ステップＳ３においてフォトリソグラフィによってパターニングし、ステップＳ４においてエッチングを行って、半導体層のパターンを形成する。この場合には、エッチングレートが均一化されているので、半導体層の正確なパターンが形成される。
【００６５】
次に、ステップＳ５においてゲート絶縁膜を形成する。次いで、ステップＳ６〜Ｓ８において、ゲート電極膜を形成する。この場合にも、エッチングレートが均一化されているので、走査線の正確なパターンが形成される。
【００６６】
以後同様に、各種エッチング工程において、基板全域で均一なエッチングレートが得られ、正確なパターンが形成可能である。
【００６７】
このように、本実施の形態を液晶パネルの製造に適用すると、正確なパターンを形成可能にして、エッチングレートの不均一性による表示斑の発生を防止し、歩留まり低下を抑制することができる。
【００６８】
なお、上記実施の形態においては、半導体基板として石英基板を用いた例を説明したが、例えばガラス基板に適用してもよいことは明らかである。
【００６９】
また、上記実施の形態は、ＴＦＴを用いたアクティブ液晶装置の製造に適用した例を説明したが、ＴＦＴやＴＦＤだけでなくパッシブの液晶装置にも適用可能であり、また、有機ＥＬパネル等を用いた電気光学装置にも適用することができる。更に、電気光学装置だけでなく、絶縁基板を用いた各種半導体装置の製造にも適用することができる。また、ドライエッチングだけでなく、絶縁基板の裏面に下部電極を配置して絶縁基板に高周波を印加する全ての工程に、本実施の形態を適用することが可能である。
【００７０】
以上詳述したように本実施の形態によれば、以下の効果が得られる。
（１）下部電極３に対して押し上げピン１１の下降時に押し上げピン１１と下部電極３とが接触することにより、押し上げピン１１と下部電極３とが同一電位となり、電子パスを絶つことができ、異常放電を防止することができる。これにより、異常放電による絶縁破壊や、パーティクル発生を防止できるため、半導体デバイスの品質向上、歩留まり向上に寄与できるという効果を奏する。
（２）さらに、プラズマ処理の前後における押し上げピンからの静電気による基板上素子等の破壊も防止することができる。例えば、基板が下部電極に載置されている状態から、基板を下部電極から押し上げる場合、押し上げピンが下部電極と別の電位である場合には、この電位差による静電気が基板側に入り基板素子等が破壊される恐れがあった。
［実施例２］
【００７１】
本発明の第２の実施の形態について図面を参照して説明する。
【００７２】
図６は、本実施の形態に係る下部電極構造の断面図、図６（Ａ）は、下部電極に対して押し上げピンが上昇した状態を示す図、図６（Ｂ）は、下部電極に対して押し上げピンが下降した状態を示す図である。
【００７３】
本実施の形態に係るプラズマ処理装置では、下部電極３上面の電界強度のばらつきを平準化する手段として、電極接触部１７の側面外周のテーパ構造を提案している。すなわち、ガラス基板２の搬入出の際に下部電極３に対して押し上げピン１１が上昇した状態（図６（Ａ）の状態）にあるときは、下部電極３と電極接触部１７及び押し上げピン１１とは接触することなく上昇する。当然、ガラス基板２は電極接触部１７を介して上下することになる。前記基板の裏面を押し上げることにより前記基板を前記下部電極に対して上下動させる。反対に下部電極３に対して押し上げピン１１が下降した状態（図６（Ｂ）の状態）にあるときは、電極接触部１７と下部電極３とが接触しなければならない。そのため下部電極３に対して押し上げピン１１が下降する際に、電極接触部１７が下部電極３に接触したところで下部電極３に対して押し上げピン１１の下降を停止させることが必要である。
【００７４】
そこで、押し上げピン１１と下部電極３とが同一電位になるようにするために、電極接触部１７の側面外周をテーパ構造とし、下部電極３の押し上げピン挿入用通路１２の開口部に電極接触部１７と同じテーパ角度で開けられたテーパ壁面１９を設け、押し上げピン１１とともに下降してくる電極接触部１７をこのテーパ壁面１９の内壁面で受け止めて下部電極３と電極接触部１７とが接触するようになっている。このように、電極接触部１７と下部電極３の両方にテーパ構造を設けたことによって、電極接触部１７は上下方向のみならず平面方向の位置決めも同時に行われるので、下部電極３と電極接触部１７との接触点が安定して得られる。
【００７５】
以上詳述したように本実施の形態によれば、下部電極３に対して押し上げピン１１の下降時に押し上げピン１１と下部電極３との接触がより確実になり、押し上げピン１１と下部電極３とが同一電位になり、プラズマ処理を実施する際、下部電極３表面の電界強度のばらつきを無くすことによって、この電界強度のばらつきに起因する異常放電の発生を抑え、異常放電による絶縁破壊や、パーティクル発生を防止する効果が得られる。
【００７６】
なお、本発明は、上記の実施の形態に限定されるものではない。例えば、以下の態様で実施することもできる。
【００７７】
（１）ガラス基板を下部電極から剥離させる機能は、所望の性能を満たすものであれば、どんな形状でもよい。例えば、図８に示すように、押し上げピンが上下動してもよい。
【００７８】
（２）押し上げピン挿入用通路の形状は、所望の性能を満たす形状であれば、どんな形状でもよい。例えば、図９に示すように、下部電極の切り欠き部１３を押し上げピン１１が上下する押し上げピン挿入用通路１２を形成してもよい。
【００７９】
（３）電極接触部の形状は、所望の性能を満たす形状であれば、どんな形状でも、また、押し上げピンのどこに形成されていてもよい。
【００８０】
（４）電極接触部の導電物は、所望の性能を満たす導電物であればどんな物質でもよい。
【００８１】
（５）処理用基板は、所望の性能を満たす形状であれば、どんな形状でもよい。例えば、電気光学装置用基板（石英基板等）でもよい。ここで、電気光学装置とは、パッシブマトリクス型の液晶表示装置、アクティブマトリクス型の液晶表示装置（例えば、ＴＦＴ（薄膜トランジスタ）やＴＦＤ（薄膜ダイオード）をスイッチング素子として備えた液晶表示装置）、無機あるいは有機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電子放出素子を用いた装置（Field Emission Display 及び Surface-Conduction Electron-Emitter Display 等）なども含む。
【図面の簡単な説明】
【００８２】
【図１】第１の実施の形態に係るプラズマエッチング装置のエッチング処理部を示す斜視図である。
【図２】第１の実施の形態に係るプラズマエッチング装置を示す断面図である。
【図３】第１の実施の形態に係る電極構造の断面図、（Ａ）は、下部電極に対して押し上げピンが上昇した状態を示す図、（Ｂ）は、下部電極に対して押し上げピンが下降した状態を示す図である。
【図４】第１の実施の形態に係るアレイ基板の製造プロセスを説明するための図である。
【図５】第１の実施の形態に係る電気光学装置である液晶パネルの製造に適用した場合における処理の一部を示すフローチャートである。
【図６】第２の実施の形態に係る電極構造の断面図、（Ａ）は、下部電極に対して押し上げピンが上昇した状態を示す図、（Ｂ）は、下部電極に対して押し上げピンが下降した状態を示す図である。
【図７】本実施の形態の変形例を示す図である。
【図８】本実施の形態の変形例を示す図である。
【図９】本実施の形態の変形例を示す図である。
【図１０】従来技術を示す概略図である。
【符号の説明】
【００８３】
１００…プラズマ処理室  ２…基板（半導体ウェハ）,ガラス基板  ３…下部電極  ４…上部電極  ６…反応ガス  ７…ガス吹出口  ８…シャワープレート  ９…ガス拡散板  １０…ガス供給口  １１…押し上げピン  １２…押し上げピン挿入用通路  １３…切り欠き部  １７…電極接触部  １８…規制面  １９…テーパ壁面  ２９…ガス供給系  ３０…排気系  ３１…電源系  ３３…プレート  ５４…画素電極  ５５…ゲート電極  ５６…ＴＦＴ  ５７…第１ゲート絶縁膜  ５８…第２ゲート絶縁膜  ５９…半導体薄膜  ６０…第１チャネル保護膜  ６１…第２チャネル保護膜  ６２  ６３…低抵抗半導体膜  ６４…ソース電極  ６５…ドレイン電極  ６６…補助容量線  ６７…ａ−Ｓｉ：Ｈ薄膜  ６８…シリコンナイトライド（ＳｉＮx ）  ６９…酸素含有シリコンナイトライド（ＳｉＮxＯy）  ７１…ｎ型アモルファスシリコン（ｎ+ａ−Ｓｉ：Ｈ）薄膜  ７２…ｎ+ａ−Ｓｉ：Ｈ薄膜。
【図１】
2005166800.tif 000003
【図２】
2005166800.tif 000004
【図３】
2005166800.tif 000005
【図４】
2005166800.tif 000006
【図５】
2005166800.tif 000007
【図６】
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【図７】
2005166800.tif 000009
【図８】
2005166800.tif 000010
【図９】
2005166800.tif 000011
【図１０】
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