(57)【要約】【課題】データ保持特性を向上できる半導体記憶装置及びその制御方法を提供すること。【解決手段】メモリセルがマトリクス状に配置された第１、第２メモリセルアレイ１１−１、１１−２と、データを伝送する第１、第２データバスと、前記第１、第２メモリセルアレイ１１−１、１１−２から読み出した読み出しデータを、前記第１、第２データバスにそれぞれ振り分ける第１バス交換器３１と、前記第１、第２データバスに対応してそれぞれ設けられ、前記読み出しデータの誤り訂正を行う第１、第２エラー訂正回路１８−１、１８−２と、前記第１、第２データバスのいずれかを選択して、前記読み出しデータを出力する第１マルチプレクサ３２とを具備することを特徴とする。【選択図】      図４
2005182942.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがマトリクス状に配置された第１、第２メモリセルアレイと、
データを伝送する第１、第２データバスと、
前記第１、第２メモリセルアレイから読み出した読み出しデータを、前記第１、第２データバスにそれぞれ振り分ける第１バス交換器と、
前記第１、第２データバスに対応してそれぞれ設けられ、前記読み出しデータの誤り訂正を行う第１、第２エラー訂正回路と、
前記第１、第２データバスのいずれかを選択して、前記読み出しデータを出力する第１マルチプレクサと
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１、第２メモリセルアレイへの書き込みデータを保持する入力データレジスタと、
前記書き込みデータを基にしてチェックビットを生成するチェックビット発生回路と、
前記書き込みデータ及びチェックビットを前記第１、第２メモリセルアレイへ伝送する第３、第４データバスと、
前記第３、第４データバスのいずれかを選択し、前記書き込みデータまたは前記チェックビットを前記第３、第４データバスのいずれかに振り分ける第２バス交換器と
を更に備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイから読み出した読み出しデータの誤り訂正を行って、Ｉ／Ｏバスへ出力するエラー訂正回路と、
前記読み出しデータに誤りがあった場合、当該読み出しデータが保持されていたメモリセルのアドレスを保持するＥＣＣアドレスレジスタと、
前記読み出しデータに誤りがあった場合、前記第１エラー訂正回路で訂正された訂正済み読み出しデータを保持する訂正済みデータレジスタと
を具備することを特徴とする半導体記憶装置。
【請求項４】
前記メモリセルアレイへの書き込みデータを保持する入力データレジスタと、
前記書き込みデータを基にしてチェックビットを生成するチェックビット発生回路と、
前記書き込みデータ及びチェックビットと、前記修正済みデータレジスタに保持される前記訂正済み読み出しデータとのいずれかを選択して前記メモリセルアレイへ伝送する第１マルチプレクサと
を更に備えることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
データを伝送する第１、第２データバスと、
前記メモリセルアレイから読み出した読み出しデータを前記第１、第２データバスに振り分ける第１バス交換器と
更に備え、
前記メモリセルアレイは、前記メモリセルがマトリクス状に配置された第１、第２メモリセルアレイを含み、
前記エラー訂正回路は、前記第１、第２データバスに対応して設けられた第１、第２エラー訂正部を含み、
前記第１バス交換器は、前記第１、第２メモリセルアレイから読み出した前記読み出しデータをそれぞれ前記第１、第２データバスに振り分ける
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記第１、第２メモリセルアレイへの書き込みデータを保持する入力データレジスタと、
前記入力データレジスタに保持される前記書き込みデータと、前記修正済みデータレジスタに保持される前記訂正済み読み出しデータとのいずれかを選択する第２マルチプレクサと、
前記第２マルチプレクサによって選択された前記書き込みデータと前記修正済み読み出しデータとのいずれかを基にしてチェックビットを生成するチェックビット発生回路と、
前記第２マルチプレクサによって選択された前記書き込みデータと修正済み読み出しデータとのいずれか、及び前記チェックビットを、前記第１、第２メモリセルアレイへ伝送する第３、第４データバスと、
前記第３、第４データバスのいずれかを選択し、前記書き込みデータと前記修正済み読み出しデータとのいずれか、及び前記チェックビットを前記第３、第４データバスのいずれかに振り分ける第２バス交換器と
を更に備えることを特徴とする請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置及びその制御方法に関するものである。例えば、クロックに同期してデータの入出力を行うＳＲＡＭ（Static Random Access Memory）に関する。
【背景技術】
【０００２】
近年、マイクロプロセッサの動作周波数の向上に伴って、半導体メモリに対しても、動作の高速化が求められている。
【０００３】
半導体メモリの動作を高速化させるための手法として、従来からパイプライン・アクセス方式、バースト・アクセス方式が知られている（例えば特許文献１参照）。パイプライン・アクセス方式は、メモリの内部動作を２つのステージに分けて、内部処理をオーバーラップさせることにより高速化を行うものである。またバースト・アクセス方式は、１つのアドレスを指定して複数のアドレス分のデータを転送する方式である。
【０００４】
例えば、従来のパイプラインバーストＳＲＡＭ（以下、ＰＢＳＲＡＭ：Pipeline Burst SRAM）は、パイプライン・アクセス方式とバースト・アクセス方式とを組み合わせた動作方式を用いている。
【特許文献１】特開２０００−１３７９８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来のＰＢＳＲＡＭであると、システムの小型化・省電力化に伴って、メモリセルのデータ保持特性が劣化するという問題があった。
【０００６】
この発明は、上記事情に鑑みてなされたもので、その目的は、データ保持特性を向上できる半導体記憶装置及びその制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の第１の態様に係る半導体記憶装置は、メモリセルがマトリクス状に配置された第１、第２メモリセルアレイと、データを伝送する第１、第２データバスと、前記第１、第２メモリセルアレイから読み出した読み出しデータを、前記第１、第２データバスにそれぞれ振り分ける第１バス交換器と、前記第１、第２データバスに対応してそれぞれ設けられ、前記読み出しデータの誤り訂正を行う第１、第２エラー訂正回路と、前記第１、第２データバスのいずれかを選択して、前記読み出しデータを出力する第１マルチプレクサとを具備することを特徴としている。
【０００８】
また、この発明の第２の態様に係る半導体記憶装置は、メモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルアレイから読み出した読み出しデータの誤り訂正を行って、Ｉ／Ｏバスへ出力するエラー訂正回路と、前記読み出しデータに誤りがあった場合、当該読み出しデータが保持されていたメモリセルのアドレスを保持するＥＣＣアドレスレジスタと、前記読み出しデータに誤りがあった場合、前記第１エラー訂正回路で訂正された訂正済み読み出しデータを保持する訂正済みデータレジスタとを具備することを特徴としている。
【発明の効果】
【０００９】
この発明によれば、データ保持特性を向上できる半導体記憶装置及びその制御方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
この発明の第１の実施形態に係る半導体記憶装置及びその制御方法について、図１を用いて説明する。図１は、本実施形態に係るＰＢＳＲＡＭのブロック図である。
【００１２】
図示するように、ＰＢＳＲＡＭ１０は、メモリセルアレイ１１、アドレスレジスタ１２、バーストアドレス発生回路１３、書き込み用アドレスレジスタ１４−１、１４−２、内部コントロール信号発生回路１５、マルチプレクサ１６、アドレスデコーダ１７、ＥＣＣ（Error Checking and Correcting）回路１８、出力データレジスタ１９、バッファ２０、２１、入力データレジスタ２２−１、２２−２、及びチェックビット発生回路２３を備えている。
【００１３】
メモリセルアレイは、マトリクス状に配置された複数のＳＲＡＭセル（図示せず）を備えている。同一行のＳＲＡＭセルは同一のワード線に接続され、同一列のＳＲＡＭセルは同一のビット線に接続されている。そして、メモリセルアレイから読み出されたデータは、例えば６４ビットのビット長のデータを伝送する出力用バスから出力される。
【００１４】
アドレスレジスタ１２は、外部より入力されるアドレス信号を保持する。
【００１５】
バーストアドレス発生回路１３は、外部より入力されたアドレス信号に基づいて、バーストアドレス信号を発生する。
【００１６】
書き込み用アドレスレジスタ１４−１、１４−２は、書き込み時においてそれぞれアドレス信号を保持する。
【００１７】
内部コントロール信号発生回路１５は、外部より入力される制御信号に基づいて、ＰＢＳＲＡＭ１０の動作を制御する制御信号を発生する。そして、ＰＢＳＲＡＭ１０に含まれる各回路の動作を制御する。
【００１８】
マルチプレクサ１６は、アドレスレジスタ１２またはバーストアドレス発生回路１３から供給されるアドレス信号と、書き込み用アドレスレジスタ１４−２に保持されるアドレス信号とのいずれかを選択する。
【００１９】
アドレスデコーダ１７は、マルチプレクサ１６で選択されたアドレス信号をデコードしてアドレスデコード信号を得る。そして、メモリセルアレイ１１内のいずれかのＳＲＡＭセルを選択する。
【００２０】
ＥＣＣ回路１８は、メモリセルアレイ１１との間で、出力用バスを介して例えば６４ビット並列データの授受を行う。そして、メモリセルアレイ１１から読み出した読み出しデータについてエラーの検出を行い、エラーが有った場合にはエラー訂正を行う。ＥＣＣ回路１８は、エラー検出回路２４及びデータ修正回路２５を含んでいる。エラー検出回路２４は、メモリセルアレイ１１から読み出した読み出しデータにエラーが有るか否か（正しいデータか否か）を検出する。データ修正回路２５は、読み出しデータにエラーがあった場合、例えばハミング符号を用いて読み出しデータのエラー訂正を行う。
【００２１】
出力データレジスタ１９は、ＥＣＣ回路１８を経た読み出しデータを保持する。そして読み出しデータはバッファ２０を介してＩ／Ｏバスに出力される。
【００２２】
入力データレジスタ２２−１、２２−２は、バッファ２１を介して外部より入力される書き込みデータを保持する。
【００２３】
チェックビット発生回路２３は、例えばＮビットの書き込みデータに基づいて、Ｍビットのチェックビットを発生する（Ｎ、Ｍ：自然数）。Ｎビットの書き込みデータ及びＭビットのチェックビットは、例えば６４ビットのハミング符号を生成する。そして書き込みデータ及びチェックビットは、例えば６４ビットのビット長のデータを伝送する入力用バスによってメモリセルアレイ１１へ伝送される。
【００２４】
次に、上記構成のＰＢＳＲＡＭの動作について説明する。  
＜読み出し動作＞  
本実施形態に係るＰＢＳＲＡＭの読み出し動作について、図１及び図２を用いて説明する。図２は、本実施形態に係るＰＢＳＲＡＭの読み出し動作のフローチャートである。
【００２５】
読み出し動作にあたって、初めに外部からアドレス信号Ａｎが入力される（ステップＳ１０）。アドレス信号Ａｎはアドレスレジスタ１２に格納されると共に、バーストアドレス発生回路１３へ送られる。すると、バーストアドレス発生回路１３は、アドレス信号Ａｎに基づいて複数のバーストアドレス信号Ａｎ＋ｉ（ｉ＝１、２、３、…）を発生する（ステップＳ１１）。バーストアドレス信号Ａｎ＋ｉは、アドレス信号Ａｎに連続したアドレスを指し示す。
【００２６】
次に、バーストリードが開始される。まずアドレス信号Ａｎ（ｉ＝０、ステップＳ１２）に対応するメモリセルから、データＱｎが読み出される（ステップＳ１３）。そしてＥＣＣ回路１８が、読み出しデータＱｎについてエラー検知訂正を行う（ステップＳ１４）。その後、エラー検知訂正の為された読み出しデータＱｎが、Ｉ／Ｏバスに出力される（ステップＳ１５）。
【００２７】
以上のようにしてメモリセルからデータを読み出した後、当該アドレスが最終アドレスか否かを確認する（ステップＳ１６）。最終アドレスであれば（ステップＳ１７）、読み出し動作は終了する。最終アドレスでなければ（ステップＳ１７）、次のバーストアドレスについて（ステップＳ１８）、上記ステップＳ１３〜Ｓ１６の処理を繰り返す。
【００２８】
上記の読み出し動作について、図３を用いてより具体的に説明する。図３は、ＰＢＳＲＡＭの動作クロック、読み出し信号、及び出力データバス上の信号のタイミングチャートであり、特にリードレイテンシが３、バースト長が４である場合について示している。
【００２９】
図２で説明したように、初めに外部からアドレス信号Ａｎ及び制御信号ＣＮＴが入力される（時刻ｔ１以前）。アドレス信号Ａｎはアドレスレジスタ１２に格納されると共に、バーストアドレス発生回路１３に送られる。バーストアドレス発生回路１３は、アドレス信号Ａｎに連続する３つのバーストアドレス信号Ａｎ＋１、Ａｎ＋２、Ａｎ＋３を生成する。そして、マルチプレクサ１６はアドレスレジスタ１２に格納されているアドレス信号Ａｎを選択して、アドレス信号Ａｎをアドレスデコーダ１７へと送る。アドレスデコーダ１７は、アドレス信号Ａｎをデコードしてアドレスデコード信号を得る。そして、メモリセルアレイ１１からメモリセルを選択する。
【００３０】
また、内部コントロール信号発生回路１５は、制御信号に基づいて読み出し信号を生成する（時刻ｔ１）。この読み出し信号によって、メモリセルアレイ内の選択メモリセルからデータが読み出される（リードレイテンシ＝３、時刻ｔ３）。
【００３１】
アドレス信号Ａｎに対応する選択メモリセルから出力データバスに読み出された、例えば６４ビットの読み出しデータＱｎは、ＥＣＣ回路１８のエラー検出回路２４において、エラーの検知が為される。そして、読み出しデータＱｎにエラーがあれば、データ修正回路２５にてエラー訂正が為される。エラー訂正された読み出しデータＱｎは、次に出力データレジスタ１９に格納される。エラーが無ければ、エラー訂正を行うことなくそのまま出力データレジスタ１９に格納される。
【００３２】
そして、読み出しデータＱｎは出力バッファ２０を介してＩ／Ｏバスに出力される。データＱｎがＩ／Ｏバスに出力されるのは、メモリセルアレイ１１からデータＱｎが読み出されてから１クロック後の時刻ｔ５である。
【００３３】
引き続き、時刻ｔ７において、アドレス信号Ａｎ＋１に対応する選択メモリセルからデータＱｎ＋１が出力データバスに読み出される。この読み出しデータＱｎ＋１も、ＥＣＣ回路１８においてエラー検知訂正が為された後、時刻ｔ９においてＩ／Ｏバスから出力される。その後、図２に示すように、アドレス信号Ａｎ＋２、Ａｎ＋３に対応する選択メモリセルから読み出されたデータＱｎ＋２、Ｑｎ＋３が順次、Ｉ／Ｏバスに出力される。
【００３４】
＜書き込み動作＞  
次に、書き込み動作について説明する。書き込み動作は従来と同様であるので、ここでは簡潔に述べるのみとする。
【００３５】
書き込み動作にあたって、外部からアドレス信号、制御信号、及び書き込みデータが入力される。アドレス信号は、アドレスレジスタ１２を介して書き込み用アドレスレジスタ１４−１、１４−２に格納される。書き込みデータは、バッファ２１を介して入力データレジスタ２２−１、２２−２に格納される。なお、書き込み用アドレスレジスタ及び入力データレジスタがそれぞれ複数あるのは、例えば読み出し動作中に書き込み命令が外部から為された場合、直ぐには書き込み動作を始められない。そこで、書き込み命令時に入力されたアドレス信号及び書き込みデータを一時的に保持しておくためである。
【００３６】
そして、チェックビット発生回路２３が、書き込みデータに基づいてチェックビットを発生する。また、マルチプレクサ１６は、書き込み用アドレスレジスタ１４−２に格納されているアドレス信号を選択して、アドレス信号をアドレスデコーダ１７へと送る。アドレスデコーダ１７は、アドレス信号をデコードしてアドレスデコード信号を得る。そしてメモリセルアレイ１１からメモリセルを選択する。
【００３７】
また、内部コントロール信号発生回路１５は、制御信号に基づいて書き込み信号を生成する。この書き込み信号によって、メモリセルアレイ１１内の選択メモリセルに、書き込みデータ及びチェックビットが書き込まれる。
【００３８】
上記のように、本実施形態に係るＰＢＳＲＡＭであると、下記（１）の効果が得られる。
【００３９】
（１）データの保持特性を向上できる。  
上記のように、本実施形態に係るＰＢＳＲＡＭはＥＣＣ回路１８を備えている。そして、ＥＣＣ回路１８は、読み出しデータにエラーが有るか否かを検出し、エラーが有った場合、そのエラーを訂正している。従って、読み出し動作時には、常時、正確なデータが出力される。すなわち、ＰＢＳＲＡＭのデータ保持特性を向上出来る。
【００４０】
次に、この発明の第２の実施形態に係る半導体記憶装置及びその制御方法について説明する。本実施形態は、上記第１の実施形態において、メモリセルアレイを２分割し、分割された２つのセルアレイについて、交互にデータの処理を行うものである。図４は、本実施形態に係るＰＢＳＲＡＭのブロック図である。
【００４１】
図示するように、ＰＢＳＲＡＭ１０は、メモリセルアレイ１１、アドレスレジスタ１２、バーストアドレス発生回路１３、書き込み用アドレスレジスタ１４−１、１４−２、内部コントロール信号発生回路１５、マルチプレクサ１６、アドレスデコーダ１７、ＥＣＣ回路１８−１、１８−２、出力データレジスタ１９−１、１９−２、バッファ２０、２１、入力データレジスタ２２−１、２２−２、チェックビット発生回路２３、Ｅｖｅｎ／Ｏｄｄ＿Ｒｅａｄ信号発生回路３０、データ出力用バス交換器３１、データ出力用マルチプレクサ３２、及びデータ入力用バス交換器３３を備えている。
【００４２】
メモリセルアレイ１１は、Ｅｖｅｎセルアレイ１１−１及びＯｄｄセルアレイ１１−２を含んでいる。Ｅｖｅｎセルアレイ１１−１及びＯｄｄセルアレイ１１−２の各々に含まれるメモリセルには、それぞれ偶数アドレス及び奇数アドレスが割り当てられている。そして、Ｅｖｅｎセルアレイ１１−１は、出力用データバス１及び入力用データバス１に接続され、Ｏｄｄセルアレイ１１−２は、出力用データバス２及び入力用データバス２に接続されている。Ｅｖｅｎセルアレイ１１−１及びＯｄｄセルアレイ１１−２から読み出されたデータは、それぞれ出力用データバス１、２に読み出される。また、Ｅｖｅｎセルアレイ１１−１及びＯｄｄセルアレイ１１−２への書き込みデータは、それぞれ入力用データバス１、２から入力される。
【００４３】
アドレスレジスタ１２、バーストアドレス発生回路１３、書き込み用アドレスレジスタ１４−１、１４−２、内部コントロール回路１５、マルチプレクサ１６、アドレスデコーダ１７は、上記第１の実施形態と同様であるので説明は省略する。
【００４４】
ＥＣＣ回路１８−１、１８−２は、それぞれＥｖｅｎセルアレイ１１−１、Ｏｄｄセルアレイ１１−２との間で、複数ビットの並列データの授受を行う。ＥＣＣ回路１８−１、１８−２は、上記第１の実施形態で説明したＥＣＣ回路１８と同様の構成を有している。そしてＥＣＣ回路１８−１は、Ｅｖｅｎセルアレイ１１−１から出力用データバス１に読み出された読み出しデータについて、エラー検出及びエラー訂正を行う。またＥＣＣ回路１８−２は、Ｏｄｄセルアレイ１１−２から出力用データバス２に読み出された読み出しデータについて、エラー検出及びエラー訂正を行う。
【００４５】
出力データレジスタ１９−１は、ＥＣＣ回路１８−１を経て出力用データバス１に出力される読み出しデータを保持する。出力データレジスタ１９−２は、ＥＣＣ回路１８−２を経て出力用データバス２に出力される読み出しデータを保持する。
【００４６】
入力データレジスタ２２−１、２２−２、及びチェックビット発生回路２３の構成は、上記第１の実施形態と同様であるので説明は省略する。
【００４７】
Ｅｖｅｎ／Ｏｄｄ＿Ｒｅａｄ信号発生回路３０は、アドレス信号に基づいてＥｖｅｎ側読み出し信号Ｅｖｅｎ＿Ｒｅａｄ及びＯｄｄ側読み出し信号Ｏｄｄ＿Ｒｅａｄを生成する。Ｅｖｅｎ側読み出し信号Ｅｖｅｎ＿Ｒｅａｄ及びＯｄｄ側読み出し信号Ｏｄｄ＿Ｒｅａｄはそれぞれ、Ｅｖｅｎセルアレイ１１１−１及びＯｄｄセルアレイ１１１−２からデータを読み出す旨の命令信号である。
【００４８】
データ出力用バス交換器３１は、出力用データバス１、２上におけるデータの伝送を制御する。すなわち、メモリセルアレイ１１と、ＥＣＣ回路１８−１、１８−２との間をスイッチングする。
【００４９】
データ出力用マルチプレクサ３２は、出力用データバス１、２のいずれかを選択する。そして、選択したデータバスにおけるデータをバッファ２０へ出力する。なおデータ出力用マルチプレクサ３２は、バーストリード時において、出力用データバス１と出力データバス２とを、交互に選択する。
【００５０】
データ入力用バス交換器３３は、入力用データバス１、２上のデータの伝送を制御する。すなわち、チェックビット回路発生回路２３から出力される書き込みデータを、入力用データバス１、２のいずれか一方に伝送する。
【００５１】
次に、上記構成のＰＢＳＲＡＭの動作について説明する。  
＜読み出し動作＞  
本実施形態に係るＰＢＳＲＡＭの読み出し動作について、図４及び図５を用いて説明する。図５は、本実施形態に係るＰＢＳＲＡＭの読み出し動作のフローチャートである。
【００５２】
読み出し動作にあたって、上記第１の実施形態と同様に、ステップＳ１０、Ｓ１１の処理が行われる。すなわち、外部からアドレス信号Ａｎが入力され、アドレス信号Ａｎに基づいて、複数のバーストアドレス信号Ａｎ＋ｉが発生される。
【００５３】
次に、例えば内部コントロール信号発生回路１５が、アドレス信号Ａｎは偶数アドレスか奇数アドレスであるかを確認する（ステップＳ２０）。Ａｎが偶数アドレスであった場合（ステップＳ２１）、Ｅｖｅｎセルアレイ１１−１、Ｏｄｄセルアレイ１１−２から、データＱｎ、Ｑｎ＋１がそれぞれ読み出される（ステップＳ２２−１）。データＱｎ、Ｑｎ＋１は、それぞれアドレス信号Ａｎ、Ａｎ＋１に対応するメモリセルから読み出されたデータである。データＱｎ、Ｑｎ＋１は、データ出力用バス交換器３１によって、出力用バス１、出力用バス２にそれぞれ振り分けられる（ステップＳ２３−１）。出力用バス１を伝送されるデータＱｎは、ＥＣＣ回路１８−１をスルーして、Ｉ／Ｏバスに出力される、他方、出力用バス２を伝送されるデータＱｎ＋１は、ＥＣＣ回路１８−２によってエラー検知訂正が行われる（ステップＳ２４−１）。
【００５４】
ステップＳ２０において、Ａｎが奇数アドレスであった場合（ステップＳ２１）、Ｏｄｄセルアレイ１１−２、Ｅｖｅｎセルアレイ１１−１から、データＱｎ、Ｑｎ＋１がそれぞれ読み出される（ステップＳ２２−２）。データＱｎ、Ｑｎ＋１は、それぞれアドレス信号Ａｎ、Ａｎ＋１に対応するメモリセルから読み出されたデータである。データＱｎ、Ｑｎ＋１は、データ出力用バス交換器３１によって、出力用バス２、出力用バス１にそれぞれ振り分けられる（ステップＳ２３−２）。出力用バス２を伝送されるデータＱｎは、ＥＣＣ回路１８−２をスルーして、Ｉ／Ｏバスに出力される、他方、出力用バス１を伝送されるデータＱｎ＋１は、ＥＣＣ回路１８−１によってエラー検知訂正が行われる（ステップＳ２４−２）。
【００５５】
ステップＳ２４−１、Ｓ２４−２の後、アドレス信号Ａｎ＋ｉ（ｉ＝２、３、…）以降に対応するメモリセルから、データが順次読み出される（ステップＳ２５）。
【００５６】
まずステップＳ２６において、例えば内部コントロール信号発生回路１３が、アドレス信号Ａｎ＋ｉは偶数アドレスか奇数アドレスかを確認する。Ａｎ＋ｉが偶数アドレスであった場合（ステップＳ２７）、Ｅｖｅｎセルアレイ１１−１からＱｎ＋ｉが読み出される（ステップＳ２８−１）。データＱｎ＋ｉはアドレス信号Ａｎ＋ｉに対応するメモリセルから読み出されたデータである。データＱｎ＋ｉは、データ出力用バス交換器３１によって、出力用バス１に振り分けられる（ステップＳ２９−１）。そしてＥＣＣ回路１８−１が、出力用バス１を伝送されるデータＱｎ＋ｉについてエラー検知訂正を行う（ステップＳ２４−１）。同時に、直前にエラー検知訂正の為されたデータＱｎ＋（ｉ−１）が、Ｉ／Ｏバスに出力される（ステップＳ３０−１）。
【００５７】
ステップＳ２６において、Ａｎ＋ｉが奇数アドレスであった場合（ステップＳ２７）、Ｏｄｄセルアレイ１１−２からＱｎ＋ｉが読み出される（ステップＳ２８−２）。データＱｎ＋ｉは、データ出力用バス交換器３１によって、出力用バス２に振り分けられる（ステップＳ２９−２）。そしてＥＣＣ回路１８−２が、出力用バス２を伝送されるデータＱｎ＋ｉについてエラー検知訂正を行う（ステップＳ３０−２）。同時に、直前にエラー検知訂正の為されたデータＱｎ＋（ｉ−１）が、Ｉ／Ｏバスに出力される。
【００５８】
以上のようにしてメモリセルからデータを読み出した後、当該アドレスＡｎ＋ｉが最終アドレスか否かを確認する（ステップＳ３１）。最終アドレスであれば（ステップＳ３２）、最後にエラー検知訂正を行ったデータＱｎ＋ｉがＩ／Ｏバスに出力されて（ステップＳ３３）、読み出し動作は終了する。最終アドレスでなければ（ステップＳ３２）、次のバーストアドレスについて（ステップＳ３４）、上記ステップＳ２６〜Ｓ３１の処理を繰り返す。
【００５９】
なお、最初のアドレスＡｎが偶数アドレスであるか、奇数アドレスであるかが分かれば、その後のバーストアドレスＡｎ＋１、Ａｎ＋２、Ａｎ＋３、…が奇数であるか、偶数であるかは自明である。従って、ステップＳ２６の処理は、いずれかの回路ブロックが具体的に何らかの処理を行う必要はない。
【００６０】
上記読み出し動作について、図６、図７を用いてより具体的に説明する。図６は読み出し動作のフローチャート、図７は、ＰＢＳＲＡＭの動作クロック、Ｅｖｅｎ側読み出し信号、Ｏｄｄ側読み出し信号、出力用データバス上の信号、及びＩ／Ｏへの出力信号のタイミングチャートであり、特に、リードレイテンシが３、バースト長が４である場合について示している。
【００６１】
読み出し動作にあたって、初めに外部からアドレス信号Ａｎ及び制御信号ＣＮＴが入力される（ステップＳ４０、時刻ｔ１以前）。アドレス信号Ａｎはアドレスレジスタ１２に格納されると共に、バーストアドレス発生回路１３に送られる。バーストアドレス発生回路１３は、アドレス信号Ａｎに連続する３つのバーストアドレス信号Ａｎ＋１、Ａｎ＋２、Ａｎ＋３を生成する（ステップＳ４１）。なお、ここではアドレス信号Ａｎが偶数アドレスであったと仮定する。すると、当然ながらＡｎ＋２が偶数アドレス、Ａｎ＋１、Ａｎ＋３が奇数アドレスである。そして、マルチプレクサ１６はアドレスレジスタ１２に格納されているアドレス信号Ａｎを選択して、アドレス信号Ａｎをアドレスデコーダ１７へと送る。アドレスデコーダ１７は、アドレス信号Ａｎをデコードしてアドレスデコード信号を得る。すると、アドレス信号Ａｎは偶数アドレスであるから、Ｅｖｅｎセルアレイ１１−１におけるメモリセルが選択される。
【００６２】
また、Ｅｖｅｎ／Ｏｄｄ＿Ｒｅａｄ信号発生回路３０は、アドレス信号Ａｎ及びバーストアドレス信号Ａｎ＋１に基づいて、時刻ｔ２で、アドレス信号Ａｎ及びバーストアドレス信号Ａｎ＋１のそれぞれに対するＥｖｅｎ＿Ｒｅａｄ信号及びＯｄｄ＿Ｒｅａｄ信号を発生する（ステップＳ４２）。次に時刻ｔ２から１クロック後の時刻ｔ４で、バーストアドレス信号Ａｎ＋２に対するＥｖｅｎ＿Ｒｅａｄ信号を発生する（ステップＳ４３）。Ｅｖｅｎ＿Ｒｅａｄ信号は、Ｅｖｅｎセルアレイ１１−１からデータを読み出す旨の命令信号であり、Ｏｄｄ＿Ｒｅａｄ信号は、Ｏｄｄセルアレイ１１−２からデータを読み出す旨の命令信号である。
【００６３】
そして時刻ｔ５において、アドレス信号Ａｎ及び時刻ｔ２で発生されたＥｖｅｎ＿Ｒｅａｄ信号に応答して、Ｅｖｅｎセルアレイ１１−１からデータＱｎが読み出される。データＱｎは例えば６４ビットのビット長である。また同時に、バーストアドレス信号Ａｎ＋１及び時刻ｔ２で発生されたＯｄｄ＿Ｒｅａｄ信号に応答して、Ｏｄｄセルアレイ１１−２からデータＱｎ＋１が読み出される。データＱｎ＋１は例えば６４ビットのビット長である。従って、メモリセルアレイ１１からは１２８ビットのデータが読み出される（ステップＳ４４）。
【００６４】
図８は、時刻ｔ５〜ｔ９におけるＰＢＳＲＡＭのブロック図である。メモリセルアレイ１１から読み出された読み出しデータＱｎ、Ｑｎ＋１は、データ出力用バス交換器３１によって、それぞれ出力用バス１、出力用バス２に振り分けられる（ステップＳ４５）。すなわち、メモリセルアレイ１１から読み出された１２８ビットデータは、それぞれ６４ビットづつ出力用バス１、出力用バス２に振り分けられる。出力用バス１によって伝送される読み出しデータＱｎは、ＥＣＣ回路１８−１をスルーして出力データレジスタ１９−１に格納される。そして、データ出力用マルチプレクサ３２が出力用バス１（出力データレジスタ１９−１）を選択することによって、読み出しデータＱｎがＩ／Ｏバスに出力される。他方、出力用バス２によって伝送される読み出しデータＱｎ＋１については、ＥＣＣ回路１８−２が、エラーの検出、及びエラーが有った場合のエラー訂正を、時刻ｔ５〜ｔ９の間に行う。エラー検知訂正の行われた読み出しデータＱｎ＋１は、出力データレジスタ１９−２に格納される。また時刻ｔ７において、Ｅｖｅｎ／Ｏｄｄ＿Ｒｅａｄ信号発生回路３０は、バーストアドレス信号Ａｎ＋３に基づいて、Ｏｄｄ＿Ｒｅａｄ信号を発生する（ステップＳ４６）。
【００６５】
次に時刻ｔ９において、バーストアドレス信号Ａｎ＋２及び時刻ｔ４で発生されたＥｖｅｎ＿Ｒｅａｄ信号に応答して、Ｅｖｅｎセルアレイ１１−１からデータＱｎ＋２が読み出される（ステップＳ４７）。
【００６６】
図９は、時刻ｔ９〜ｔ１１におけるＰＢＳＲＡＭのブロック図である。メモリセルアレイ１１から読み出された読み出しデータＱｎ＋２は、データ出力用バス交換器３１によって、出力用バス１に振り分けられる（ステップＳ４８）。そしてＥＣＣ回路１８−１が、時刻ｔ９〜ｔ１１の時間帯において、出力用バス１によって伝送される読み出しデータＱｎ＋２についてエラーの有無を検出し、エラーが検出された場合にはエラー訂正を行う。そして、エラー検知訂正の行われた読み出しデータＱｎ＋２が、出力データレジスタ１９−１に格納される。また、データ出力用マルチプレクサ３２が出力用バス２（出力データレジスタ１９−２）を選択することによって、読み出しデータＱｎ＋１がＩ／Ｏバスに出力される（ステップＳ４９）。勿論、Ｉ／Ｏバスに出力される読み出しデータＱｎ＋１は、時刻ｔ５〜ｔ９にエラー検知訂正の為されたデータである。
【００６７】
次に時刻ｔ１１において、バーストアドレス信号Ａｎ＋３及び時刻ｔ７で発生されたＯｄｄ＿Ｒｅａｄ信号に応答して、Ｏｄｄセルアレイ１１−２からデータＱｎ＋３が読み出される（ステップＳ５０）。
【００６８】
図１０は、時刻ｔ１１〜ｔ１４におけるＰＢＳＲＡＭのブロック図である。メモリセルアレイ１１から読み出された読み出しデータＱｎ＋３は、データ出力用バス交換器３１によって、出力用バス２に振り分けられる（ステップＳ５１）。そしてＥＣＣ回路１８−２が、時刻ｔ１１〜ｔ１４の時間帯において、出力用バス２によって伝送される読み出しデータＱｎ＋３についてエラーの有無を検出し、エラーが検出された場合にはエラー訂正を行う。そして、エラー検知訂正の行われた読み出しデータＱｎ＋３が、出力データレジスタ１９−２に格納される。また、データ出力用マルチプレクサ３２が出力用バス１（出力データレジスタ１９−１）を選択する。これにより、時刻ｔ９〜ｔ１１の期間にＥＣＣ回路１８−１でエラー検知訂正が行われた読み出しデータＱｎ＋２が、Ｉ／Ｏバスに出力される（ステップＳ５２）。
【００６９】
次に、時刻ｔ１４において、エラー検知訂正の行われた読み出しデータＱｎ＋３がＩ／Ｏバスに出力される。図１１は、時刻ｔ１４〜ｔ１７の期間におけるＰＢＳＲＡＭのブロック図を示している。図示するように、データ出力用マルチプレクサ３２が出力用バス２（出力データレジスタ１９−２）を選択する。これにより、時刻ｔ１１〜ｔ１４の期間にＥＣＣ回路１８−２でエラー検知訂正が行われた読み出しデータＱｎ＋３がＩ／Ｏバスに出力される（ステップＳ５３）。
【００７０】
以上のようにして、アドレスの連続した４つのデータＱｎ〜Ｑｎ＋３が順次読み出される。なお、以後も連続して読み出し動作を行う場合には、図７に示すように、時刻ｔ１１でアドレス信号Ａｍを入力すれば良い。すると、時刻ｔ１３でＥｖｅｎ＿Ｒｅａｄ信号及びＯｄｄ＿Ｒｅａｄ信号が発生され、時刻ｔ１６でＥｖｅｎ＿Ｒｅａｄ信号が発生される。これにより、時刻ｔ１７以後、データＱｍ〜Ｑｍ＋３が順次読み出される。
【００７１】
＜書き込み動作＞  
次に書き込み動作について説明する。書き込み動作は、上記第１の実施形態で説明した方法において、アドレス信号に応じてＥｖｅｎセルアレイ１１−１とＯｄｄセルアレイ１１−２とにデータを書き分ける。すなわち、マルチプレクサ１６によって選択された書き込み用アドレスレジスタ１４−２に保持されているアドレス信号が偶数アドレスであった場合、データ入力用バス交換器３３は、入力用バス１を選択する。その結果、書き込みデータ及びチェックビットがＥｖｅｎセルアレイ１１−１に書き込まれる。逆に奇数アドレスであった場合、データ入力用バス交換器３３は、入力用バス２を選択する。その結果、合わせて６４ビットのビット長を有する書き込みデータ及びチェックビットは、Ｏｄｄセルアレイ１１−２に書き込まれる。
【００７２】
本実施形態に係るＰＢＳＲＡＭはＥＣＣ回路を備えている。従って、上記第１の実施形態と同様に（１）の効果が得られる。すなわち、本実施形態に係る構成であると、バーストデータの１番目は、ＥＣＣ回路によってエラー検知訂正が行われないが、２番目以降のデータについてはエラー検知訂正が行われる。従って、例えばバースト長が４である場合には、従来のＥＣＣ回路を具備しない構成に比べてデータの不良率を１／４にすることが出来る。
【００７３】
また上記（１）の効果に加えて、下記（２）の効果が得られる。  
（２）ＰＢＳＲＡＭの読み出し速度を向上出来る。
【００７４】
上記第１の実施形態であると、バーストデータを出力する際、ＥＣＣ回路における処理に要するタイムディレイが発生する。すなわち、図３に示すように、データＱｎに着目すると、メモリセルアレイからデータＱｎを読み出した後、時刻ｔ３〜ｔ５の時間帯は、ＥＣＣ回路における処理に要するため、データを出力できない。その結果、データＱｎは、時刻ｔ３からΔｔだけ遅れた時刻に出力される。データＱｎ＋１〜Ｑｎ＋３についても同様である。すなわち、実質的にリードレイテンシは４であり、且つデータは連続してではなく１クロックおきに出力される。
【００７５】
しかし本実施形態に係る構成であると、メモリセルアレイ１１を２つのセルアレイ１１−１、１１−２に分割している。そして、それぞれのセルアレイ１１−１、１１−２に偶数アドレス及び奇数アドレスを割り当てている。更に、２系統の出力用データバスを用い、それぞれの出力用データバスにＥＣＣ回路１８−１、１８−２を設けている。また、最終的に読み出しデータを外部に出力するデータ出力用マルチプレクサ３２は、２系統の出力用データバスを交互に選択する。
【００７６】
従って、連続するバーストデータを読み出す場合、データはＥｖｅｎセルアレイ１１−１とＯｄｄセルアレイ１１−２とから交互に読み出される。そして、一方から読み出した読み出しデータを外部に出力している期間に、他方から読み出した読み出しデータについて、ＥＣＣ回路によるエラー検知訂正を行っている。引き続き、他方から読み出した読み出しデータを外部に出力している期間に、一方から読み出した読み出しデータについて、ＥＣＣ回路によるエラー検知訂正を行っている。
【００７７】
そのため、ＥＣＣ回路における処理によって発生するタイムディレイは、外部からは見えず、データがクロックに同期して連続して出力される（図７参照）。従って、ＰＢＳＲＡＭの読み出し速度を向上出来る。
【００７８】
また、バーストデータの１番目についてはエラー訂正を行わないことにより、読み出し命令後、速やかにデータを出力することが出来る。上記第１の実施形態の場合、バーストデータの１番目についてもエラー訂正を行うため、リードレイテンシが４であったが、本実施形態ではリードレイテンシを３にすることが出来る。
【００７９】
次に、この発明の第３の実施形態に係る半導体記憶装置及びその制御方法について説明する。本実施形態は、上記第２の実施形態において、データの読み出し時に、１番目のバーストデータについてもエラー検知訂正を行うものである。従って、本実施形態に係る構成は、上記第２の実施形態で説明した図４と同様であるので説明は省略する。
【００８０】
図１２は、本実施形態に係るＰＢＳＲＡＭの読み出し動作のフローチャートである。図示するように、本実施形態に係るＰＢＳＲＡＭの読み出し動作は、上記第２の実施形態において、ステップＳ２０〜Ｓ２５を省略して、アドレスＡｎから（ステップＳ６０）ステップＳ２６〜Ｓ３４を行うものである。
【００８１】
図１２の処理について、図１３及び図１４を用いてより具体的に説明する。図１３は読み出し動作のフローチャートである。また図１４は、ＰＢＳＲＡＭの動作クロック、Ｅｖｅｎ側読み出し信号、Ｏｄｄ側読み出し信号、出力用データバス上の信号、及びＩ／Ｏへの出力信号のタイミングチャートである。そして図１３、図１４は、リードレイテンシが３、バースト長が４である場合について示している。
【００８２】
まず、第２の実施形態と同様に、アドレス信号Ａｎ及び制御信号ＣＮＴが入力される（ステップＳ４０）。そして、バーストアドレス発生回路１３が３つのバーストアドレスＡｎ＋１、Ａｎ＋２、Ａｎ＋３を生成する（ステップＳ４１）。前述のとおり、アドレス信号Ａｎ、Ａｎ＋２が偶数アドレス、アドレス信号Ａｎ＋１、Ａｎ＋３が奇数アドレスであったと仮定する。すると、まずアドレス信号Ａｎに基づいて、Ｅｖｅｎセルアレイ１１−１におけるメモリセルが選択される。
【００８３】
またＥｖｅｎ／Ｏｄｄ＿Ｒｅａｄ信号発生回路３０は、アドレス信号Ａｎに基づいて、時刻ｔ２でＥｖｅｎ＿Ｒｅａｄ信号を発生する（ステップＳ７０）。次に時刻ｔ２から１クロック後の時刻ｔ４において、バーストアドレス信号Ａｎ＋１に基づいて、Ｏｄｄ＿Ｒｅａｄ信号を発生する（ステップＳ７１）。
【００８４】
そして時刻ｔ５において、アドレス信号Ａｎ及び時刻ｔ２で発生されたＥｖｅｎ＿Ｒｅａｄ信号に応答して、Ｅｖｅｎセルアレイ１１−１からデータＱｎが読み出される（ステップＳ７２）。この様子を示しているのが図１５である。図１５は、時刻ｔ５〜ｔ８の期間におけるＰＢＳＲＡＭのブロック図である。メモリセルアレイ１１から読み出された読み出しデータＱｎは、データ出力用バス交換器３１によって、出力用バス１に振り分けられる（ステップＳ７３）。そしてＥＣＣ回路１８−１が、時刻ｔ５〜ｔ８の時間帯において、出力用バス１によって伝送される読み出しデータＱｎについてエラーの有無を検出し、エラーが検出された場合にはエラー訂正を行う。（ステップＳ７４）。そして、ＥＣＣ回路１８−１を経た読み出しデータＱｎが、出力データレジスタ１９−１に格納される。この間、データ出力用マルチプレクサ３２は、出力用データバス１、出力用データバス２のいずれも選択しない。従って、Ｉ／Ｏバスにデータは出力されない。また、時刻ｔ４から１クロック後の時刻ｔ７において、Ｅｖｅｎ／Ｏｄｄ＿Ｒｅａｄ信号発生回路３０はバーストアドレスＡｎ＋２に基づいて、Ｅｖｅｎ＿Ｒｅａｄ信号を発生する。
【００８５】
次に時刻ｔ８において、バーストアドレス信号Ａｎ＋１及び時刻ｔ４で発生されたＯｄｄ＿Ｒｅａｄ信号に応答して、Ｏｄｄセルアレイ１１−２からデータＱｎ＋１が読み出される（ステップＳ７５）。
【００８６】
図１６は、時刻ｔ８〜ｔ１１の期間におけるＰＢＳＲＡＭのブロック図である。メモリセルアレイ１１から読み出された読み出しデータＱｎ＋１は、データ出力用バス交換器３１によって、出力用バス２に振り分けられる（ステップＳ７６）。そしてＥＣＣ回路１８−２が、時刻ｔ８〜ｔ１１の時間帯において、出力用バス２によって伝送される読み出しデータＱｎ＋１についてエラーの有無を検出し、エラーが検出された場合にはエラー訂正を行う。そして、エラー検知訂正の行われた読み出しデータＱｎ＋１が、出力データレジスタ１９−２に格納される。また、データ出力用マルチプレクサ３２が出力用バス１（出力データレジスタ１９−１）を選択することによって、時刻ｔ５〜ｔ８の期間でエラー検知訂正の行われた読み出しデータＱｎがＩ／Ｏバスに出力される（ステップＳ７７）。更に、時刻ｔ７から１クロック後の時刻ｔ１０において、Ｅｖｅｎ／Ｏｄｄ＿Ｒｅａｄ信号発生回路３０はバーストアドレス信号Ａｎ＋３に基づいて、Ｏｄｄ＿Ｒｅａｄ信号を発生する。
【００８７】
次に、時刻ｔ１１において、バーストアドレス信号Ａｎ＋２及び時刻ｔ７で発生されたＥｖｅｎ＿Ｒｅａｄ信号に応答して、Ｅｖｅｎセルアレイ１１−１からデータＱｎ＋２が読み出される（ステップＳ７８）。
【００８８】
時刻ｔ１１〜ｔ１４の様子は、上記第２の実施形態で説明した図９と同様である。すなわち、メモリセルアレイ１１から読み出された読み出しデータＱｎ＋２は、データ出力用バス交換器３１によって、出力用バス１に振り分けられる（ステップＳ７９）。そして読み出しデータＱｎ＋２は、ＥＣＣ回路１８−１でエラー検知訂正が行われ、出力データレジスタ１９−１に格納される。同時に、データ出力用マルチプレクサ３２が出力用バス２（出力データレジスタ１９−２）を選択することによって、時刻ｔ８〜ｔ１１の期間でエラー検知訂正された読み出しデータＱｎ＋１がＩ／Ｏバスに出力される（ステップＳ８０）。
【００８９】
次に時刻ｔ１４において、バーストアドレス信号Ａｎ＋３及び時刻ｔ１０で発生されたＯｄｄ＿Ｒｅａｄ信号に応答して、Ｏｄｄセルアレイ１１−２からデータＱｎ＋３が読み出される（ステップＳ８１）。
【００９０】
時刻ｔ１４〜ｔ１７の様子は、上記第２の実施形態で説明した図１０と同様である。すなわち、読み出しデータＱｎ＋３は、データ出力用バス交換器３１によって、出力用バス２に振り分けられる（ステップＳ８２）。そして読み出しデータＱｎ＋３は、ＥＣＣ回路１８−２でエラー検知訂正が行われ、出力データレジスタ１９−２に格納される。同時に、データ出力用マルチプレクサ３２が出力用バス１（出力データレジスタ１９−１）を選択することによって、時刻ｔ１１〜ｔ１４の期間でエラー検知訂正された読み出しデータＱｎ＋２がＩ／Ｏバスに出力される（ステップＳ８３）。
【００９１】
次に、時刻ｔ１７において、エラー検知訂正の行われた読み出しデータＱｎ＋３がＩ／Ｏバスに出力される。この様子は、上記第２の実施形態で説明した図１１と同様である。すなわち、データ出力用マルチプレクサ３２が出力用バス２（出力データレジスタ１９−２）を選択する。これにより、時刻ｔ１４〜ｔ１７の期間にＥＣＣ回路１８−２でエラー検知訂正が行われた読み出しデータＱｎ＋３がＩ／Ｏバスに出力される（ステップＳ８４）。
【００９２】
以上のようにして、アドレスの連続した４つのデータＱｎ〜Ｑｎ＋３が順次読み出される。なお、以後も連続して読み出し動作を行う場合には、図１４に示すように、時刻ｔ１２でアドレス信号Ａｍを入力すれば良い。すると、時刻ｔ１３、ｔ１６、ｔ１９、ｔ２２で、Ｅｖｅｎ＿Ｒｅａｄ信号及びＯｄｄ＿Ｒｅａｄ信号が交互に発生される。これにより、時刻ｔ２０以後、データＱｍ〜Ｑｍ＋３が順次読み出される。
【００９３】
本実施形態に係るＰＢＳＲＡＭはＥＣＣ回路を備えている。従って、上記第１の実施形態と同様に（１）の効果が得られる。すなわち、本実施形態に係る構成であると、バーストデータの１番目から、ＥＣＣ回路によってエラー検知訂正を行っている。従って、上記第１の実施形態と同様に、全ての読み出しデータについて、ビット不良の発生を抑制できる。
【００９４】
また上記（１）の効果に加えて、上記第２の実施形態と同様に（２）の効果が得られる。但し、バーストデータの１番目についてもエラー検知訂正を行っているため、バーストデータの読み出しの際には、最初にタイムディレイが発生する。すなわち、図１４に示すように、リードレイテンシが実質的には４となる。しかし、バーストデータの２番目以降のデータについては、クロックに同期して連続して読み出しデータを出力できる。
【００９５】
次に、この発明の第４の実施形態に係る半導体記憶装置及びその制御方法について説明する。本実施形態は、上記第１の実施形態において、読み出しデータに誤りがあった場合、訂正したデータをメモリセルアレイに書き込むものである。図１７は、本実施形態に係るＰＢＳＲＡＭのブロック図である。
【００９６】
図示するように、本実施形態に係るＰＢＳＲＡＭ１０は、上記第１の実施形態で説明した図１の構成において更に、修正済みデータレジスタ４０、ＥＣＣアドレスレジスタ４１、及び２つのマルチプレクサ４２、４３を含んでいる。
【００９７】
修正済みデータレジスタ４０は、ＥＣＣ回路４０でエラー訂正された読み出しデータを保持する。
【００９８】
ＥＣＣアドレスレジスタ４１は、ＥＣＣ回路４０でエラーが発見されたデータを保持するメモリセルのアドレスを保持する。
【００９９】
マルチプレクサ４２は、入力データレジスタ２２−２と、修正済みデータレジスタ４０とのいずれかを選択する。より詳細には、マルチプレクサ４２は、書き込み時には入力データレジスタ２２−２を選択する。そして、書き込み時及び読み出し時以外の期間（以降、この期間をＮＯＰ時と呼ぶ）には、修正済みデータレジスタ４０を選択する。
【０１００】
チェックビット発生回路２３は、書き込み時には、マルチプレクサ４２によって選択された書き込みデータに基づいてチェックビットを発生する。そして、書き込みデータとチェックビットとを、入力用バスを介してメモリセルアレイ１１へ伝送する。またＮＯＰ時には、マルチプレクサによって選択された修正済み読み出しデータに基づいてチェックビットを発生する。そして、修正済み読み出しデータとチェックビットとを、入力用バスを介してメモリセルアレイ１１へ伝送する。
【０１０１】
マルチプレクサ４３は、修正済みデータレジスタ４０と、入力データレジスタ２２−１、２２−２のいずれかを選択する。そして、修正済みデータレジスタ４０から出力される修正済み読み出しデータと、入力データレジスタ２２−１、２２−２から出力される書き込みデータとのいずかを、Ｉ／Ｏバスに出力する。
【０１０２】
また、マルチプレクサ１６は、読み出し時にはアドレスレジスタ及びバーストアドレス発生回路１３の出力を選択し、書き込み時には書き込み用アドレスレジスタ１４−２を選択し、ＮＯＰ時にはＥＣＣアドレスレジスタを選択する。
【０１０３】
次に、本実施形態に係るＰＢＳＲＡＭの動作を説明する。  
＜エラー検知動作＞
まず、図１８を用いて、ＥＣＣ回路１８によるエラー検知動作について説明する。図１８は、エラー検知時のフローチャートである。
【０１０４】
まず、上記第１の実施形態で説明したように、メモリセルアレイ１１からデータを読み出す。そして、エラー検出回路２４において、読み出しデータにエラーがあるか否かを検知する（ステップＳ９０）。
【０１０５】
そして、読み出しデータにエラーがあった場合（ステップＳ９１）、エラー検出回路２４はその旨を内部コントロール信号発生回路１５に伝える。すると内部コントロール信号発生回路１５は、当該データが保持されているメモリセルのアドレスをＥＣＣアドレスレジスタ４１に保持させる（ステップＳ９２）。
【０１０６】
次に、データ修正回路２５が、エラーのある読み出しデータを修正して、正しいデータに訂正する（ステップＳ９３）。
【０１０７】
データ修正回路２５は、データ修正を完了させると、修正済み読み出しデータを出力データレジスタ１９に送ると共に、修正済みデータレジスタ４０へも送る。そして修正済み読み出しデータが、出力データレジスタ１９及び修正済みデータレジスタ４０に保持される（ステップＳ９４）。
【０１０８】
上記ステップＳ９０〜Ｓ９４の処理は、図２で示したステップＳ１４の処理に相当する。その後は、読み出しデータにエラーがあれば修正済み読み出しデータを、無ければそのまま読み出しデータを出力データバスに出力する（ステップＳ９５）。
【０１０９】
そして読み出し動作が完了した後（ステップＳ９６）、ＮＯＰ時において、修正済みデータレジスタ４０に保持されているデータをメモリセルアレイ１１に書き込む（以降、本処理を再書き込みと呼ぶ、ステップＳ９７）。すなわち、マルチプレクサ４２が、修正済みデータレジスタ４０を選択する。これにより、チェックビット発生回路２３は、修正済みデータレジスタ４０に保持されている修正済み読み出しデータに基づいて、チェックビットを生成する。そして、修正済み読み出しデータとチェックビットが、入力用バスを介してメモリセルアレイ１１に伝送される。また、マルチプレクサ１６は、ＥＣＣアドレスレジスタ４１を選択する。これにより、ＥＣＣアドレスレジスタ４１に保持されているアドレスがアドレスデコーダ１７に送られる。ＥＣＣアドレスレジスタ４１に保持されているアドレスは、ステップＳ３０でエラーが発見されたメモリセルのアドレスである。従って、エラーのあるデータを保持するメモリセルに、ＥＣＣアドレスレジスタに保持される修正済み読み出しデータが書き込まれる。
【０１１０】
本実施形態に係るＰＢＳＲＡＭによれば、上記第１の実施形態で説明した（１）の効果が得られると共に、（３）データの保持特性を簡便に向上出来る。この点につき、以下説明する。本実施形態であると、読み出しデータに誤りがあった場合、当該データが保持されていたメモリセルのアドレスと、誤り訂正後のデータとを、それぞれＥＣＣアドレスレジスタ及び修正済みデータレジスタに格納している。そして、ＮＯＰ時に、誤りのあるデータを保持するメモリセルに、誤り訂正後のデータを書き込んでいる。従って、再書き込みには、特に外部からの制御は不要である。更に、再書き込みはＮＯＰ時に行っているので、読み出し動作及び書き込み動作に全く影響を与えない。すなわち、読み出し動作時及び書き込み動作時に、再書き込みの為のデッドサイクルは不要である。その結果、ＰＢＳＲＡＭの保持特性向上を簡便に実現できる。
【０１１１】
次に、この発明の第５の実施形態に係る半導体記憶装置及びその制御方法について説明する。本実施形態は、上記第４の実施形態に係るＰＢＳＲＡＭにおける読み出し動作に関するものである。従って、回路構成は図１７と同様であるの説明は省略する。図１９は、本実施形態に係るＰＢＳＲＡＭの読み出し動作時におけるフローチャートであり、個々のメモリセルからデータを読み出す際の処理について説明する。
【０１１２】
図１９に示すように、アドレス信号とＲｅａｄ信号とに応答して、メモリセルアレイ１１からデータを読み出す際に、まず内部コントロール信号発生回路１５が、当該アドレスはＥＣＣアドレスレジスタ４１内のアドレスに等しいか否かを確認する（ステップＳ１００）。なおここでは便宜上、読み出しに際して外部から与えられるアドレス信号またはバーストアドレス信号をＡ（ＲＥＡＤ）と表し、ＥＣＣアドレスレジスタ４１内のアドレスをＡ（ＥＣＣ）と表すことにする。
【０１１３】
Ａ（ＲＥＡＤ）＝Ａ（ＥＣＣ）であった場合（ステップＳ１１０）、内部コントロール信号発生回路１５は、Ａ（ＥＣＣ）に関して再書き込みが終了しているか否かを確認する（ステップＳ１２０）。もし、当該アドレス信号Ａ（ＲＥＡＤ）に関する読み出しの前にＮＯＰサイクルが存在しない場合には、再書き込みはまだ行われておらず、アドレスＡ（ＥＣＣ）に対応するメモリセルには、誤りのあるデータが保持されたままである。従って、Ａ（ＲＥＡＤ）＝Ａ（ＥＣＣ）となる。
【０１１４】
次に、再書き込みが終了していない場合（ステップＳ１３０）には、内部コントロール信号発生回路１５は、当該アドレスＡ（ＲＥＡＤ）に対して、書き込み命令がなされているか否かを確認する（ステップＳ１４０−１）。書き込み命令がなされている場合（１５０−１）には、ＰＢＳＲＡＭには、書き込む対象であるメモリセルのアドレス信号Ａ（ＷＲＩＴＥ）、及び書き込みデータＤｉｎが外部から入力される。アドレス信号Ａ（ＷＲＩＴＥ）及び書き込みデータＤｉｎは、書き込み用アドレスレジスタ１４−１、１４−２、及び入力データレジスタ２２−１、２２−２に格納される。
【０１１５】
書き込み命令がなされていない場合（Ａ（ＲＥＡＤ）≠Ａ（ＷＲＩＴＥ）である場合、ステップＳ１５０−１）には、メモリセルアレイ１１からデータを読み出す（ステップＳ４６）。すなわち、メモリセルアレイ１１における、アドレスＡ（ＲＥＡＤ）に対応するメモリセルから、出力用バスを介してデータが読み出される（ステップＳ１６０）。
【０１１６】
ステップＳ１４０−１において、書き込み命令が為されている場合（すなわちＡ（ＲＥＡＤ）＝Ａ（ＷＲＩＴＥ）である場合）、メモリセルアレイ１１からはデータは読み出されず、その代わり、マルチプレクサ４３が入力データレジスタ２２−１、２２−２のいずれかを選択して、入力データレジスタ２２−１、２２−２のいずれかに格納されている書き込みデータＤｉｎがＩ／Ｏバスに読み出される（ステップＳ１７０）。なぜなら、Ａ（ＲＥＡＤ）に対応するメモリセルに書き込まれるべき最新のデータは、入力データレジスタ２２−１、２２−２のいずれかに格納されている書き込みデータＤｉｎだからである。
【０１１７】
ステップＳ１００で、Ａ（ＲＥＡＤ）≠Ａ（ＥＣＣ）であった場合（またはＥＣＣアドレスレジスタ４１内にアドレス信号が保持されていない場合）、及びステップＳ１２０で再書き込みが完了している場合には、内部コントロール信号発生回路１５は、当該アドレスＡ（ＲＥＡＤ）に対して、書き込み命令がなされているか否かを確認する（ステップＳ１４０−２）。これは、ステップＳ１４０−１と同様である。
【０１１８】
そして、書き込み命令がなされていない場合（Ａ（ＲＥＡＤ）≠Ａ（ＷＲＩＴＥ）である場合、ステップＳ１５０−２）には、メモリセルアレイ１１からデータを読み出す代わりに、修正済みデータレジスタ４０からデータを読み出す（ステップＳ１８０）。すなわち、マルチプレクサ４３は、修正済みデータレジスタ４０を選択し、修正済みデータレジスタ４０に格納されている修正済み読み出しデータがＩ／Ｏバスに読み出される。なぜなら、この場合には、アドレス信号Ａ（ＲＥＡＤ）に対応するメモリセルには、未だ誤りのあるデータが格納されており、正確なデータは修正済みデータレジスタ４０に格納されているからである。
【０１１９】
ステップＳ１４０−２で、書き込み命令がなされている場合（すなわち、Ａ（ＲＥＡＤ）＝Ａ（ＷＲＩＴＥ））には、アドレス信号Ａ（ＲＥＡＤ）に対応する最新のデータは書き込みデータＤｉｎであるので、入力データレジスタ２２−１、２２−２のいずれかから書き込みデータＤｉｎがＩ／Ｏバスに読み出される（ステップＳ１７０）。
【０１２０】
以上の処理を、個々のアドレス信号及びバーストアドレス信号に対応するメモリセルからデータを読み出す際に行う。
【０１２１】
本実施形態に係るＰＢＳＲＡＭであると、上記第１の実施形態で説明した（１）の効果及び第４の実施形態で説明した（３）の効果に加えて、下記（４）の効果が得られる。
【０１２２】
（４）ＰＢＳＲＡＭのデータ保持特性を更に向上できる。
【０１２３】
本実施形態に係る構成であると、これから読み出そうとするメモリセルに対して書き込み命令が為されている場合には、メモリセルアレイ１１からデータを読み出すのではなく、書き込み命令と同時に入力データレジスタ２２−１、２２−２に入力される書き込みデータを読み出している。また、書き込み命令は為されていないが直前の読み出し時にデータに誤りが発見され、なおかつ正確なデータ（修正済み読み出しデータ）がメモリセルに書き込まれていない場合には、メモリセルアレイ１１からデータを読み出すのではなく、修正済みデータレジスタ４０に格納されている修正済み読み出しデータを読み出している。そして、それ以外の場合にメモリセルアレイ１１からデータを読み出している。従って、何れの場合であっても、正確なデータを読み出すことが出来、ＰＢＳＲＡＭのデータ保持特性を向上できる。
【０１２４】
図２０は、第４、第５の実施形態の変形例に係るＰＢＳＲＡＭのブロック図である。図示するように、本変形例では、ＥＣＣアドレスレジスタ群４４及び修正済みデータレジスタ群４５を備えている。ＥＣＣアドレスレジスタ群４４内には、複数のＥＣＣアドレスレジスタ４１−１〜４１−ｋ（ｋは自然数）が含まれている。また修正済みデータレジスタ群４５内には、複数の修正済みデータレジスタ４０−１〜４０−ｋが含まれている。
【０１２５】
ＥＣＣアドレスレジスタ４１−１〜４１−ｋは、第４、第５の実施形態で説明したＥＣＣアドレスレジスタ４１と同様に、誤りの存在するメモリセルのアドレスを保持する。そして修正済みデータレジスタ４０−１〜４０−ｋは、それぞれＥＣＣアドレスレジスタ４１−１〜４１−ｋに対応しており、修正済み読み出しデータを保持する。
【０１２６】
本変形例によれば、複数のメモリセルにデータの誤りがあった場合にも対応が可能である。
【０１２７】
次に、この発明の第６の実施形態に係る半導体記憶装置及びその制御方法について説明する。本実施形態は、上記第２、第３の実施形態と、上記第４、第５の実施形態とを組み合わせたものである。図２１は、本実施形態に係るＰＢＳＲＡＭのブロック図である。
【０１２８】
図示するようにＰＢＳＲＡＭは、第２、第３の実施形態で説明した図４の構成において、修正済みデータレジスタ４０−１、４０−２、ＥＣＣアドレスレジスタ４１−１、４１−２、及びマルチプレクサ４３、４６を更に備えている。
【０１２９】
修正済みデータレジスタ４０−１、４０−２は、ＥＣＣ回路１８−１、１８−２のいずれかでエラー訂正された読み出しデータを保持する。
【０１３０】
ＥＣＣアドレスレジスタ４１−１、４１−２は、ＥＣＣ回路１８−１、１８−２のいずれかでエラーが発見された読み出しデータを保持するメモリセルのアドレスを保持する。
【０１３１】
マルチプレクサ４６は、入力データレジスタ２２−２と、修正済みデータレジスタ４０−２とのいずれかを選択する。そして、入力データレジスタ２２−２に保持される書き込みデータ、または修正済みデータレジスタ４０−２に保持される訂正済み読み出しデータを、チェックビット発生回路２３へ伝送する。より詳細には、マルチプレクサ４６は、書き込み時には入力データレジスタ２２−２を選択し、ＮＯＰ時には修正済みデータレジスタ４０−２を選択する。
【０１３２】
マルチプレクサ４３は、修正済みデータレジスタ４０−１、４０−２、入力データレジスタ２２−１、２２−２のいずれかを選択する。そして、修正済みデータレジスタ４０−１、４０−２に保持される訂正済み読み出しデータ、または入力データレジスタに保持される書き込みデータを、Ｉ／Ｏバスに出力する。
【０１３３】
またマルチプレクサ１６は、読み出し時にはアドレスレジスタ及びバーストアドレス発生回路１３の出力を選択し、書き込み時には書き込み用アドレスレジスタ１４−２を選択し、ＮＯＰ時にはＥＣＣアドレスレジスタ４１−２を選択する。
【０１３４】
本実施形態に係るＰＢＳＲＡＭの動作は、上記第３、第４の実施形態で説明した図５、図１２のフローにおいて、図１８を組み合わせたもの、または図１８、図１９を組み合わせたものである。
【０１３５】
図１８のフローを組み合わせた場合には、ステップＳ２４−１、Ｓ２４−２、Ｓ３０−１、Ｓ３０−２において、ステップＳ９０〜Ｓ９４の処理を行い、ＮＯＰ時にステップＳ９７の処理を行う。
【０１３６】
また図１９のフローを組み合わせた場合には、ステップＳ２２−１、Ｓ２２−２、Ｓ２８−１、Ｓ２８−２の前に、ステップＳ１００〜ステップ１８０の処理を行う。
【０１３７】
本実施形態に係るＰＢＳＲＡＭであると、上記した（１）乃至（４）の効果が得られる。
【０１３８】
図２２は、本実施形態の変形例に係るＰＢＳＲＡＭのブロック図である。図示するように、本変形例では、複数のＥＣＣアドレスレジスタ４１−１〜４１−ｋ（ｋは自然数）及び複数の修正済みデータレジスタ４０−１〜４０−ｋが設けられている。本変形例によれば、図２０と同様に、複数のメモリセルにデータの誤りがあった場合にも対応が可能である。
【０１３９】
上記のように、この発明の第１乃至第６の実施形態に係るＰＢＳＲＡＭは、ＥＣＣ回路を備えている。そしてデータの読み出し時には、読み出しデータについてエラーがあるか否かを検出し、エラーが検出された場合にはエラー訂正を行った後に、データを出力している。従って、常時、正確なデータを外部に読み出すことが出来、ＰＢＳＲＡＭのデータ保持特性を向上できる。
【０１４０】
またこの発明の第２、第３、第６の実施形態に係るＰＢＳＲＡＭは、２系統の出力用バスを有している。そのうち１系統のバスは偶数アドレスのメモリセルに割り当てられ、もう１系統のバスは奇数アドレスのメモリセルに割り当てられている。そして、偶数アドレスのメモリセルと、奇数アドレスのメモリセルとから、交互にデータを読み出し、一方のバスでＥＣＣ処理を行っている最中に、他方のバスからデータを外部に出力している。すなわち、一方のバスで発生するＥＣＣディレイの時間帯を、他方のバスからデータを出力する時間に使用している。従って、外部からみるとＥＣＣ処理によるディレイタイムは見えず、データが連続して外部に出力されることとなる。よって、ＰＢＳＲＡＭの読み出し動作を高速化出来る。
【０１４１】
更にこの発明の第４、第５、第６の実施形態に係る実施形態に係るＰＢＳＲＡＭは、読み出しデータにエラーが検出された場合、当該データが保持されるメモリセルのアドレスと、エラー訂正後のデータとを、ＥＣＣアドレスレジスタ及び修正済みデータレジスタに格納している。そして、読み出し時でも書き込み時でもないＮＯＰ時に再書き込みを行っている。従って、再書き込みに要する無駄な時間を設けることなく、メモリセルアレイのデータを正確に維持出来る。また読み出し時において、同時に書き込み命令がなされている場合には、メモリセルアレイからではなく入力データレジスタからデータを読み出し、再書き込み前であれば修正済みデータレジスタからデータを読み出している。従って、常時、正確なデータの読み出しが可能となり、ＰＢＳＲＡＭのデータ保持特性を向上できる。
【０１４２】
また、上記実施形態では、例えば図２３に示すようなメモリセルを有するＳＲＡＭを例に挙げて説明を行ってきたが、ＳＲＡＭのみならず、同期型の半導体メモリ全般に渡って実施出来る。例えば図２４に示すように、メモリセルがＭＯＳトランジスタとキャパシタ素子とを含むファーストサイクルランダムアクセスメモリにも適用出来る。ファーストランダムアクセスメモリについては、例えば米国特許出願０９／７３６，０５３号明細書や、特開２００１−１７６２６７号公報に記載があり、本文献記載のメモリにも適用出来る。
【０１４３】
すなわち、この発明に係る半導体記憶装置及びその制御方法は、
（１）  メモリセルがマトリクス状に配置された第１、第２メモリセルアレイと、
データを伝送する第１、第２データバスと、
前記第１、第２メモリセルアレイから読み出した読み出しデータを、前記第１、第２データバスにそれぞれ振り分ける第１バス交換器と、
前記第１、第２データバスに対応してそれぞれ設けられ、前記読み出しデータの誤り訂正を行う第１、第２エラー訂正回路と、
前記第１、第２データバスのいずれかを選択して、前記読み出しデータを出力する第１マルチプレクサと
を具備することを特徴とする半導体記憶装置。
【０１４４】
（２）  前記第１、第２メモリセルアレイへの書き込みデータを保持する入力データレジスタと、
前記書き込みデータを基にしてチェックビットを生成するチェックビット発生回路と、
前記書き込みデータ及びチェックビットを前記第１、第２メモリセルアレイへ伝送する第３、第４データバスと、
前記第３、第４データバスのいずれかを選択し、前記書き込みデータまたは前記チェックビットを前記第３、第４データバスのいずれかに振り分ける第２バス交換器と
を更に備えることを特徴とする（１）記載の半導体記憶装置。
【０１４５】
（３）  メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記メモリセルアレイから読み出した読み出しデータの誤り訂正を行って、Ｉ／Ｏバスへ出力するエラー訂正回路と、
前記読み出しデータに誤りがあった場合、当該読み出しデータが保持されていたメモリセルのアドレスを保持するＥＣＣアドレスレジスタと、
前記読み出しデータに誤りがあった場合、前記第１エラー訂正回路で訂正された訂正済み読み出しデータを保持する訂正済みデータレジスタと
を具備することを特徴とする半導体記憶装置。
【０１４６】
（４）  前記メモリセルアレイへの書き込みデータを保持する入力データレジスタと、
前記書き込みデータを基にしてチェックビットを生成するチェックビット発生回路と、
前記書き込みデータ及びチェックビットと、前記修正済みデータレジスタに保持される前記訂正済み読み出しデータとのいずれかを選択して前記メモリセルアレイへ伝送する第１マルチプレクサと
を更に備えることを特徴とする（３）記載の半導体記憶装置。
【０１４７】
（５）  データを伝送する第１、第２データバスと、
前記メモリセルアレイから読み出した読み出しデータを前記第１、第２データバスに振り分ける第１バス交換器と
更に備え、
前記メモリセルアレイは、前記メモリセルがマトリクス状に配置された第１、第２メモリセルアレイを含み、
前記エラー訂正回路は、前記第１、第２データバスに対応して設けられた第１、第２エラー訂正部を含み、
前記第１バス交換器は、前記第１、第２メモリセルアレイから読み出した前記読み出しデータをそれぞれ前記第１、第２データバスに振り分ける
ことを特徴とする（３）記載の半導体記憶装置。
【０１４８】
（６）  前記第１、第２メモリセルアレイへの書き込みデータを保持する入力データレジスタと、
前記入力データレジスタに保持される前記書き込みデータと、前記修正済みデータレジスタに保持される前記訂正済み読み出しデータとのいずれかを選択する第２マルチプレクサと、
前記第２マルチプレクサによって選択された前記書き込みデータと前記修正済み読み出しデータとのいずれかを基にしてチェックビットを生成するチェックビット発生回路と、
前記第２マルチプレクサによって選択された前記書き込みデータと修正済み読み出しデータとのいずれか、及び前記チェックビットを、前記第１、第２メモリセルアレイへ伝送する第３、第４データバスと、
前記第３、第４データバスのいずれかを選択し、前記書き込みデータと前記修正済み読み出しデータとのいずれか、及び前記チェックビットを前記第３、第４データバスのいずれかに振り分ける第２バス交換器と
を更に備えることを特徴とする（５）記載の半導体記憶装置。
【０１４９】
（７）  前記入力データレジスタに保持される前記書き込みデータと、前記訂正済みデータレジスタに保持される前記訂正済みデータとを選択してＩ／Ｏバスへ出力する第２マルチプレクサと
を更に備えることを特徴とする（４）または（６）記載の半導体記憶装置。
【０１５０】
（８）  前記ＥＣＣアドレスレジスタは、複数のＥＣＣアドレス記憶部を含み、
前記訂正済みデータレジスタは、前記ＥＣＣアドレス記憶部の各々に対応して設けられた複数の修正済みデータ記憶部を含む
ことを特徴とする（３）乃至（７）いずれか１項記載の半導体記憶装置。
【０１５１】
（９）  外部から入力されるアドレス信号に基づいて、該アドレス信号に連続する複数のバーストアドレスを発生するバーストアドレス発生回路を更に備え、
前記第１、第２メモリセルアレイに含まれる前記メモリセルには、それぞれ偶数アドレス及び奇数アドレスが割り当てられ、
前記第１マルチプレクサは、前記第１、第２データバスを交互に選択する
ことを特徴とする（１）、（２）、（５）、（６）いずれか１項記載の半導体記憶装置。
【０１５２】
（１０）  クロックに同期してバーストリードを行う半導体記憶装置の制御方法であって、
第１アドレス信号及び前記第１アドレス信号に連続する第２アドレス信号に応じて、第１、第２メモリセルアレイからそれぞれ読み出した第１、第２読み出しデータを、第１、第２データバスにそれぞれ振り分けるステップと、
前記第１データバスに対応して設けられた第１エラー訂正回路をスルーさせて前記第１読み出しデータを外部に出力すると共に、前記第２データバスに対応して設けられた第２エラー訂正回路によって、前記第２読み出しデータのエラー検知訂正を行うステップと、
前記第２アドレス信号に連続する第３アドレス信号に応じて前記第１メモリセルアレイから読み出した第３読み出しデータを、前記第１データバスに振り分けるステップと、
前記第２エラー訂正回路によってエラー検知訂正の行われた前記第２読み出しデータを外部に出力すると共に、前記第１エラー訂正回路によって、前記第３読み出しデータのエラー検知訂正を行うステップと、
前記第１エラー訂正回路によってエラー検知訂正の行われた前記第３読み出しデータを外部に出力するステップと
を具備することを特徴とする半導体記憶装置の制御方法。
【０１５３】
（１１）  クロックに同期してバーストリードを行う半導体記憶装置の制御方法であって、
第１アドレス信号に応答して、第１メモリセルアレイから第１読み出しデータを読み出し、第１データバスに振り分けるステップと、
前記第１データバスに対応して設けられた第１エラー訂正回路によって、前記第１読み出しデータのエラー検知訂正を行うステップと、
前記第１アドレス信号に連続する第２アドレス信号に応答して、第２メモリセルアレイから第２読み出しデータを読み出し、第２データバスに振り分けるステップと、
前記第１エラー訂正回路によってエラー検知訂正の行われた前記第１読み出しデータを外部に出力すると共に、前記第２データバスに対応して設けられた第２エラー訂正回路によって、前記第２読み出しデータのエラー検知訂正を行うステップと、
前記第２アドレス信号に連続する第３アドレス信号に応答して、第１メモリセルアレイから第３読み出し信号を読み出し、前記第１データバスに振り分けるステップと、
前記第２エラー訂正回路によってエラー検知訂正の行われた前記第２読み出しデータを外部に出力すると共に、前記第１エラー訂正回路によって、前記第３読み出しデータのエラー検知訂正を行うステップと、
前記第１エラー訂正回路によってエラー訂正の行われた前記第３読み出しデータを外部に出力するステップと
を具備することを特徴とする半導体記憶装置の制御方法。
【０１５４】
（１２）  前記エラー検知訂正を行うステップにおいてエラーが発見された場合、当該読み出しデータに対応するアドレス信号をアドレスレジスタに保持させると共に、エラー訂正の行われた読み出しデータを修正済みデータレジスタに保持させるステップと、
前記アドレスレジスタに保持されるアドレスに対応するメモリセルに、前記修正済みデータレジスタに保持される読み出しデータを書き込むステップと
を更に備えることを特徴とする（１０）または（１１）記載の半導体記憶装置の制御方法。
【０１５５】
（１３）  前記読み出しデータを書き込むステップの前に、前記エラー検知訂正を行うステップにおいてエラーが発見されたアドレスに対して読み出し命令が為された場合、前記データレジスタからデータを読み出すステップと
を更に備えることを特徴とする（１２）記載の半導体記憶装置の制御方法。
【０１５６】
（１４）  書き込み命令に応答して外部から入力される書き込みデータ及び書き込みアドレス信号を入力データレジスタに保持するステップと、
前記入力データレジスタに保持される前記書き込みデータを読み出して、前記第１、第２メモリセルアレイのいずれかにおいて、前記書き込みアドレス信号に対応するメモリセルに書き込むステップと
を更に備え、前記書き込みデータを前記第１、第２メモリセルアレイに書き込む前に、前記書き込みアドレス信号に対応するメモリセルに対して読み出し命令がなされた場合、前記入力データレジスタから書き込みデータを外部に読み出す
ことを特徴とする（１２）または（１３）記載の半導体記憶装置の制御方法。
【０１５７】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１５８】
【図１】この発明の第１の実施形態に係るＰＢＳＲＡＭのブロック図。
【図２】この発明の第１の実施形態に係るＰＢＳＲＡＭの読み出し動作のフローチャート。
【図３】この発明の第１の実施形態に係るＰＢＳＲＡＭの読み出し動作時における各種信号のタイミングチャート
【図４】この発明の第２の実施形態に係るＰＢＳＲＡＭのブロック図。
【図５】この発明の第２の実施形態に係るＰＢＳＲＡＭの読み出し動作のフローチャート。
【図６】この発明の第２の実施形態に係るＰＢＳＲＡＭの読み出し動作のフローチャートであり、特にバースト長が４である場合について示す図。
【図７】この発明の第２の実施形態に係るＰＢＳＲＡＭの読み出し動作時における各種信号のタイミングチャート。
【図８】この発明の第２の実施形態に係るＰＢＳＲＡＭの、読み出し動作時におけるブロック図。
【図９】この発明の第２の実施形態に係るＰＢＳＲＡＭの、読み出し動作時におけるブロック図。
【図１０】この発明の第２の実施形態に係るＰＢＳＲＡＭの、読み出し動作時におけるブロック図。
【図１１】この発明の第２の実施形態に係るＰＢＳＲＡＭの、読み出し動作時におけるブロック図。
【図１２】この発明の第３の実施形態に係るＰＢＳＲＡＭの読み出し動作のフローチャート。
【図１３】この発明の第３の実施形態に係るＰＢＳＲＡＭの読み出し動作のフローチャートであり、特にバースト長が４である場合について示す図。
【図１４】この発明の第３の実施形態に係るＰＢＳＲＡＭの読み出し動作時における各種信号のタイミングチャート。
【図１５】この発明の第３の実施形態に係るＰＢＳＲＡＭの、読み出し動作時におけるブロック図。
【図１６】この発明の第３の実施形態に係るＰＢＳＲＡＭの、読み出し動作時におけるブロック図。
【図１７】この発明の第４の実施形態に係るＰＢＳＲＡＭのブロック図。
【図１８】この発明の第４の実施形態に係るＰＢＳＲＡＭの、エラー検知訂正に係るフローチャート。
【図１９】この発明の第５の実施形態に係るＰＢＳＲＡＭの読み出し動作のフローチャート。
【図２０】この発明の第４、５の実施形態の変形例に係るＰＢＳＲＡＭのブロック図。
【図２１】この発明の第６の実施形態に係るＰＢＳＲＡＭのブロック図。
【図２２】この発明の第６の実施形態の変形例に係るＰＢＳＲＡＭのブロック図。
【図２３】この発明の第１乃至第６の実施形態に係るＰＢＳＲＡＭが備えるメモリセルの回路図。
【図２４】ファーストサイクルランダムアクセスメモリの備えるメモリセルの回路図。
【符号の説明】
【０１５９】
１０…ＰＢＳＲＡＭ、１１…メモリセルアレイ、１２…アドレスレジスタ、１３…バーストアドレス発生回路、１４−１、１４−２…書き込み用アドレスレジスタ、１５…内部コントロール信号発生回路、１６、４２、４３…マルチプレクサ、１７…アドレスデコーダ、１８、１８−１、１８−２…ＥＣＣ回路、１９、１９−１、１９−２…出力データレジスタ、２０、２１…バッファ、２２−１、２２−２…入力データレジスタ、２３…チェックビット発生回路、２４、２４−１、２４−２…エラー検出回路、２５、２５−１、２５−２…データ修正回路、３０…Ｅｖｅｎ／Ｏｄｄ＿Ｒｅａｄ信号発生回路、３１…データ出力用バス交換器、３２…データ出力用マルチプレクサ、３３…データ入力用マルチプレクサ、４０、４０−１〜４０−ｋ…修正済みデータレジスタ、４１、４１−１〜４１−ｋ…ＥＣＣアドレスレジスタ、４４…ＥＣＣアドレスレジスタ群、４５…修正済みデータレジスタ群
【図１】
2005182942.tif 000003
【図２】
2005182942.tif 000004
【図３】
2005182942.tif 000005
【図４】
2005182942.tif 000006
【図５】
2005182942.tif 000007
【図６】
2005182942.tif 000008
【図７】
2005182942.tif 000009
【図８】
2005182942.tif 000010
【図９】
2005182942.tif 000011
【図１０】
2005182942.tif 000012
【図１１】
2005182942.tif 000013
【図１２】
2005182942.tif 000014
【図１３】
2005182942.tif 000015
【図１４】
2005182942.tif 000016
【図１５】
2005182942.tif 000017
【図１６】
2005182942.tif 000018
【図１７】
2005182942.tif 000019
【図１８】
2005182942.tif 000020
【図１９】
2005182942.tif 000021
【図２０】
2005182942.tif 000022
【図２１】
2005182942.tif 000023
【図２２】
2005182942.tif 000024
【図２３】
2005182942.tif 000025
【図２４】
2005182942.tif 000026