(57)【要約】【課題】レベルシフト回路の回路変更により、意図しない出力信号の出力を防止することができる半導体集積回路装置を提供する。【解決手段】レベルシフト回路１８は、ＰチャネルＭＯＳトランジスタＴｐ１とＮチャネルＭＯＳトランジスタＴｎ１とからなるＣＭＯＳインバータ２１とＰチャネルＭＯＳトランジスタＴｐ２とＮチャネルＭＯＳトランジスタＴｎ２とからなるＣＭＯＳインバータ２２とを備える。出力段のＣＭＯＳインバータ２２には外部電圧Ｖ１が供給されるとともに入力段のＣＭＯＳインバータ２１にはその外部電圧Ｖ１よりも低い内部電圧Ｖ２電圧が供給されている。出力段のＰチャネルＭＯＳトランジスタＴｐ２のゲートを外部電圧Ｖ１にプルアップするためのプルアップ抵抗Ｒ１が設けられるとともに、内部電圧Ｖ２を供給する電源とＣＭＯＳインバータ２１との間にダイオードＤ１が設けられる。【選択図】      図２
2005269216.tif 000002
【特許請求の範囲】
【請求項１】
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとからなるＣＭＯＳインバータが複数段設けられ、第１の電源電圧が出力段のＣＭＯＳインバータに供給されるとともに該第１の電源電圧よりも低い第２の電源電圧が入力段のＣＭＯＳインバータに供給され、信号レベルが第２の電源電圧である入力信号をレベルシフトして第１の電源電圧の出力信号を出力するレベルシフト回路を備えた半導体集積回路装置であって、
前記レベルシフト回路は、
出力段のＰチャネルＭＯＳトランジスタのゲートを前記第１の電源電圧にプルアップするためのプルアップ抵抗と、
前記第２の電源電圧を供給する電源と入力段のＰチャネルＭＯＳトランジスタとの間に設けられ、前記プルアップ抵抗に流れる電流が前記入力段のＰチャネルＭＯＳトランジスタを介して前記電源に流れ込むことを防止するためのダイオードと
を備えることを特徴とする半導体集積回路装置。
【請求項２】
プリンタに組み込まれ、前記レベルシフト回路は、プリンタヘッドの印字ピンを駆動するための駆動信号を出力することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第２の電源電圧が供給されて動作し、前記入力信号をレベルシフト回路に供給する内部処理回路を備えることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとからなるＣＭＯＳインバータが複数段設けられ、第１の電源電圧が出力段のＣＭＯＳインバータに供給されるとともに該第１の電源電圧よりも低い第２の電源電圧が入力段のＣＭＯＳインバータに供給され、信号レベルが第２の電源電圧である入力信号をレベルシフトして第１の電源電圧の出力信号を出力するレベルシフト回路であって、
出力段のＰチャネルＭＯＳトランジスタのゲートを前記第１の電源電圧にプルアップするためのプルアップ抵抗と、
前記第２の電源電圧を供給する電源と入力段のＰチャネルＭＯＳトランジスタとの間に設けられ、前記プルアップ抵抗に流れる電流が前記入力段のＰチャネルＭＯＳトランジスタを介して前記電源に流れ込むことを防止するためのダイオードと
を備えることを特徴とするレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路を備える半導体集積回路装置、及びレベルシフト回路に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路装置（ＬＳＩ）において、内部回路の動作電圧よりも高い電圧を出力する場合、出力バッファとして図４に示すようなレベルシフト回路２０が用いられる。
【０００３】
このレベルシフト回路２０は２段のＣＭＯＳインバータ２１，２２からなる。入力段のＣＭＯＳインバータ２１では、ＰチャネルＭＯＳトランジスタＴｐ１とＮチャネルＭＯＳトランジスタＴｎ１とが直列に接続されており、出力段のＣＭＯＳインバータ２２では、ＰチャネルＭＯＳトランジスタＴｐ２とＮチャネルＭＯＳトランジスタＴｎ２とが直列に接続されている。
【０００４】
レベルシフト回路２０において、出力段のＣＭＯＳインバータ２２（ＰチャネルＭＯＳトランジスタＴｐ２のソース）には外部電圧Ｖ１（例えば、５Ｖ）が供給され、入力段のＣＭＯＳインバータ（ＰチャネルＭＯＳトランジスタＴｐ１のソース）には外部電圧Ｖ１よりも低い内部電圧Ｖ２（例えば、３．３Ｖ）が供給されている。このレベルシフト回路２０は、信号レベルが内部電圧Ｖ２である入力信号ＩＮをレベルシフトして、該内部電圧Ｖ２よりも高い外部電圧Ｖ１の出力信号ＯＵＴを出力する。
【０００５】
因みに、特許文献１には、２つの電源電圧Ｖ１，Ｖ２で動作するＬＳＩにおいて信号のレベル変換を行うレベルシフト回路が開示されている。
【特許文献１】特開平６−３５０４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＤＣ−ＤＣレギュレータにより外部電圧Ｖ１を降圧して内部電圧Ｖ２を生成する場合、図５に示すように、電源投入時に、外部電圧Ｖ１の立ち上がりタイミングｔ１に比べて内部電圧Ｖ２の立ち上がりタイミングｔ２が遅れることがある。このように、内部電圧Ｖ２の立ち上がりタイミングｔ２が遅れる場合、出力段のＰチャネルＭＯＳトランジスタＴｐ２が過渡的にオン状態となる。このため、本来は０Ｖの電圧レベルで維持されるべき出力信号ＯＵＴが、外部電圧Ｖ１に応じて０Ｖから上昇してしまう。その後、内部電圧Ｖ２が立ち上がると、ＮチャネルＭＯＳトランジスタＴｎ２がオンし、それに伴い出力信号ＯＵＴが０Ｖに戻る。
【０００７】
また、特許文献１のレベルシフト回路においても、高電位の電源電圧（ＶｃｃＨ）よりも低電位の電源電圧（ＶｃｃＬ）の立ち上がりが遅れる場合には、出力段のＮチャネルＭＯＳトランジスタを安定的にオンさせることができず、出力端子がフォローティング状態となる（出力信号の信号レベルが不定となる）。
【０００８】
このように、電源投入時においてレベルシフト回路２０から意図しない電圧レベルの出力信号ＯＵＴが出力されてしまうと、システム動作に悪影響を与えてしまう。例えば、レベルシフト回路２０を備えるＬＳＩがプリンタに組み込まれ、そのレベルシフト回路２０の出力信号ＯＵＴに基づきプリンタヘッドの印字ピンを駆動する場合、出力信号ＯＵＴにより印字ピンの電磁誘導コイルに電流が流れ、印字ピンが飛び出して用紙に意図しない印刷が行われてしまう。また、プリンタには印字ピンが複数（９ピン〜４８ピン）設けられており、レベルシフト回路２０の出力信号ＯＵＴにより全ての電磁誘導コイルが通電してしまうと、通常の印字状態よりも大きな電流が流れることとなる。その結果、プリンタにおける電源系のシステムダウンや電磁誘導コイルの損傷を招くおそれがあった。
【０００９】
このため、従来システムでは、電磁誘導コイルの励磁電圧（例えば、５０Ｖの高電圧）を供給する電源系の回路構成を工夫するといった技術が採用されている。つまり、従来システムは、内部電圧Ｖ２が立ち上がってから励磁電圧を供給するように電源回路を構成していた。この場合、高電圧である励磁電圧を制御するための回路素子（高耐圧の回路素子）が必要となるため、部品コストが増大するといった問題が生じてしまう。
【００１０】
本発明は上記問題点を解決するためになされたものであって、その目的は、レベルシフト回路における回路変更により、意図しない信号の出力を防止することができる半導体集積回路装置、及びレベルシフト回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとからなるＣＭＯＳインバータが複数段設けられ、第１の電源電圧が出力段のＣＭＯＳインバータに供給されるとともに該第１の電源電圧よりも低い第２の電源電圧が入力段のＣＭＯＳインバータに供給され、信号レベルが第２の電源電圧である入力信号をレベルシフトして第１の電源電圧の出力信号を出力するレベルシフト回路を備えた半導体集積回路装置であって、前記レベルシフト回路は、出力段のＰチャネルＭＯＳトランジスタのゲートを前記第１の電源電圧にプルアップするためのプルアップ抵抗と、前記第２の電源電圧を供給する電源と入力段のＰチャネルＭＯＳトランジスタとの間に設けられ、前記プルアップ抵抗に流れる電流が前記入力段のＰチャネルＭＯＳトランジスタを介して前記電源に流れ込むことを防止するためのダイオードとを備える。
【００１２】
これによれば、電源投入時に、第１の電源電圧よりも第２の電源電圧の立ち上がりタイミングが遅れる場合、出力段のＰチャネルＭＯＳトランジスタのゲート電圧は第１の電源電圧にプルアップされているため、そのＰチャネルＭＯＳトランジスタがオン状態となることはない。また、出力段のＮチャネルＭＯＳトランジスタは、そのゲート電圧が第１の電源電圧となるため、該第１の電源電圧の立ち上がりに応じて安定的にオン状態となる。その結果、従来のように意図しない電圧レベルの出力信号がレベルシフト回路から出力されることを防止できる。さらに、第２の電源電圧を供給する電源と入力段のＰチャネルＭＯＳトランジスタとの間にダイオードを設けることにより、プルアップ抵抗に流れる電流が入力段のＰチャネルＭＯＳトランジスタを介して電源に流れ込むことを防止できる。この場合、従来技術のように電源系の回路構成を変更するのではなく、半導体集積回路装置におけるレベルシフト回路を回路変更することで意図しない出力信号を防止することができる。このように、レベルシフト回路側の簡単な回路変更により、システムへの悪影響を回避することができる。
【００１３】
この半導体集積回路装置はプリンタに組み込まれ、前記レベルシフト回路はプリンタヘッドの印字ピンを駆動するための駆動信号を出力する。
これによれば、電源投入時にレベルシフト回路から意図しない電圧レベルの駆動信号が出力されることを防止できることから、印字ピンを適切に駆動することができる。また、通常の印字状態よりも大きな電流が流れることが防止され、プリンタの電源系のシステムダウンを回避することができる。
【００１４】
この半導体集積回路装置において、前記第２の電源電圧が供給されて動作し、前記入力信号をレベルシフト回路に供給する内部処理回路を備える。
これによれば、内部処理回路は、第１の電源電圧よりも低い第２の電源電圧にて動作するので、半導体集積回路装置の省電力化を図ることができるとともに、内部処理回路での回路素子の発熱を防止することができる。
【００１５】
また、この発明は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとからなるＣＭＯＳインバータが複数段設けられ、第１の電源電圧が出力段のＣＭＯＳインバータに供給されるとともに該第１の電源電圧よりも低い第２の電源電圧が入力段のＣＭＯＳインバータに供給され、信号レベルが第２の電源電圧である入力信号をレベルシフトして第１の電源電圧の出力信号を出力するレベルシフト回路であって、出力段のＰチャネルＭＯＳトランジスタのゲートを前記第１の電源電圧にプルアップするためのプルアップ抵抗と、前記第２の電源電圧を供給する電源と入力段のＰチャネルＭＯＳトランジスタとの間に設けられ、前記プルアップ抵抗に流れる電流が前記入力段のＰチャネルＭＯＳトランジスタを介して前記電源に流れることを防止するためのダイオードとを備える。
【００１６】
これによれば、上記の半導体集積回路装置と同様に、簡単な回路変更により、意図しない電圧レベルの出力信号の出力を防止できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を具体化した一実施の形態を図面に従って説明する。
図１は、シリアル・インパクト・ドット・マトリクス（ＳＩＤＭ）プリンタにおいて印字処理を制御するための処理回路の一部構成を示す電気的構成図である。ＳＩＤＭプリンタ１１は、電磁誘導コイルＬ１に通電する電流を制御することでプリンタヘッド１２に並んだ印字ピン（９ピン〜４８ピン）を電磁誘導し、その印字ピンが用紙との間に挟まれたインクリボンを叩くことによって文字や図形を印刷するプリンタである。
【００１８】
ＳＩＤＭプリンタ１１は、印字処理を制御する半導体集積回路装置（ＬＳＩ）１３と、ＬＳＩ１３に電源電圧を供給するＤＣ−ＤＣレギュレータ１４と、ＬＳＩ１３から出力される駆動信号（出力信号）ＯＵＴに基づいて電磁誘導コイルＬ１を駆動するためのヘッド駆動回路１５とを備える。
【００１９】
ＤＣ−ＤＣレギュレータ１４は、図示しない電源ＩＣから供給される外部電圧Ｖ１（例えば、５Ｖ）を降圧することにより、その外部電圧Ｖ１よりも低い内部電圧Ｖ２（例えば、３．３Ｖ）を生成する。
【００２０】
ＬＳＩ１３は、プリンタ１１のメイン制御を司る内部処理回路１６と、外部との間で信号の入出力を行う入出力回路（Ｉ／Ｏ）１７とを含む。ＬＳＩ１３における内部処理回路１６にはＤＣ−ＤＣレギュレータ１４で生成された内部電圧Ｖ２が供給され、入出力回路１７には外部電圧Ｖ１が供給される。
【００２１】
内部処理回路１６は、例えば、ＣＰＵ、ＲＯＭ、ＲＡＭ、ＡＳＩＣなどを備え、各種の印字処理を実行し、文字や図形を印字するための印刷データを生成する。内部処理回路１６は、その印刷データに応じた印刷指令信号（入力信号）ＩＮを入出力回路１７に供給する。ここで、外部電圧Ｖ１よりも低い内部電圧Ｖ２で内部処理回路１６を動作させることにより、その省電力化が図られるとともに、回路素子の発熱が抑制される。
【００２２】
入出力回路１７は、出力バッファとして複数のレベルシフト回路１８を含む。前記内部処理回路１６からレベルシフト回路１８に入力される入力信号ＩＮは、内部電圧Ｖ２の電圧レベルである。そのため、各レベルシフト回路１８は、その入力信号ＩＮを内部電圧Ｖ２から外部電圧Ｖ１の電圧レベルにレベル変換し、外部電圧Ｖ１の電圧レベルの出力信号ＯＵＴをヘッド駆動回路１５に供給する。
【００２３】
ヘッド駆動回路１５は、耐電圧が高い大電力用のパワートランジスタＴｒ１，Ｔｒ２を含む。各トランジスタＴｒ１，Ｔｒ２のコレクタは、電磁誘導コイルＬ１に接続されており、該各コレクタには電磁誘導コイルＬ１を介して励磁電圧Ｖ０（例えば、５０Ｖの高電圧）が供給される。また、トランジスタＴｒ１のエミッタはトランジスタＴｒ２のベースに接続され、該トランジスタＴｒ２のエミッタは接地されている。そして、トランジスタＴｒ１のベースに、ＬＳＩ１３（レベルシフト回路１８）の出力信号ＯＵＴが供給される。
【００２４】
従って、出力信号ＯＵＴがＨレベルである場合に、ヘッド駆動回路１５の各トランジスタＴｒ１，Ｔｒ２がオンすることで、電磁誘導コイルＬ１が励磁される。この励磁に伴って図示しない印字ピンがインクリボンに向かって押し出され、文字などが印字される。一方、駆動信号ＯＵＴがＬレベルである場合に、ヘッド駆動回路１５の各トランジスタＴｒ１，Ｔｒ２がオフすると、電磁誘導コイルＬ１は励磁されず、印字ピンによる印字は行われない。
【００２５】
なお、レベルシフト回路１８とヘッド駆動回路１５のパワートランジスタＴｒ１，Ｔｒ２は、ヘッドピンのピン数に応じて複数（９個〜４８個）設けられている。
図２には、本実施の形態におけるレベルシフト回路１８の回路図を示している。同図において従来技術と同様の構成については同一の符号を付している。
【００２６】
すなわち、レベルシフト回路１８は、２段のＣＭＯＳインバータ２１，２２からなり、入力段のＣＭＯＳインバータ２１ではＰチャネルＭＯＳトランジスタＴｐ１とＮチャネルＭＯＳトランジスタＴｎ１とが直列に接続される。また、出力段のＣＭＯＳインバータ２２ではＰチャネルＭＯＳトランジスタＴｐ２とＮチャネルＭＯＳトランジスタＴｎ２とが直列に接続されている。
【００２７】
レベルシフト回路１８における出力段のＣＭＯＳインバータ２２（ＰチャネルＭＯＳトランジスタＴｐ２のソース）には外部電圧Ｖ１が供給され、入力段のＣＭＯＳインバータ（ＰチャネルＭＯＳトランジスタＴｐ１のソース）には外部電圧Ｖ１よりも低い内部電圧Ｖ２が供給される。
【００２８】
また、入力段のＣＭＯＳインバータ２１の出力（各トランジスタＴｐ１，Ｔｎ１のドレイン）は、出力段のＣＭＯＳインバータ２２の入力（各トランジスタＴｐ２，Ｔｎ２のゲート）に接続されている。そして、入力信号ＩＮが入力段のＣＭＯＳインバータ２１（各トランジスタＴｐ１，Ｔｎ１のゲート）に入力されると、その信号レベルに応じた出力信号ＯＵＴが出力段のＣＭＯＳインバータ２２（各トランジスタＴｐ２，Ｔｎ２のドレイン）から出力される。
【００２９】
さらに、出力段の各トランジスタＴｐ２，Ｔｎ２のゲートは、プルアップ抵抗Ｒ１を介してＰチャネルＭＯＳトランジスタＴｐ２のソースに接続されており、プルアップ抵抗Ｒ１を介して外部電圧Ｖ１にプルアップされている。
【００３０】
また、本実施の形態のレベルシフト回路１８では、入力段のＣＭＯＳインバータ２１と内部電圧Ｖ２を供給する電源（ＤＣ−ＤＣレギュレータ１４）との間にダイオードＤ１が設けられ、内部電圧Ｖ２はそのダイオードＤ１を介してＣＭＯＳインバータ２１（ＰチャネルＭＯＳトランジスタＴｐ１のソース）に供給される。このダイオードＤ１を設けることにより、プルアップ抵抗Ｒ１に流れる電流が入力段のＰチャネルＭＯＳトランジスタＴｐ１を介してＤＣ−ＤＣレギュレータ１４側に流れ込まないようにしている。このダイオードＤ１は、ＰチャネルＭＯＳトランジスタをダイオード接続することで形成される。
【００３１】
次に、本実施の形態におけるレベルシフト回路１８の動作について説明する。
先ず、レベルシフト回路１８にＬレベル（＝０Ｖ）の入力信号ＩＮが供給される場合、入力段のＰチャネルＭＯＳトランジスタＴｐ１がオンし、ＮチャネルＭＯＳトランジスタＴｎ１がオフするため、オンしたＰチャネルＭＯＳトランジスタＴｐ１を介して出力段の各トランジスタＴｐ２，Ｔｎ２のゲートに内部電圧Ｖ２が供給される。このとき、出力段のＮチャネルＭＯＳトランジスタＴｎ２がオン状態となり、Ｌレベル（＝０Ｖ）の出力信号ＯＵＴが出力される。
【００３２】
一方、レベルシフト回路１８にＨレベル（＝３．３Ｖ）の入力信号が供給される場合、入力段のＰチャネルＭＯＳトランジスタＴｐ１がオフし、ＮチャネルＭＯＳトランジスタＴｎ１がオンするため、出力段の各トランジスタＴｐ２，Ｔｎ２のゲートはグランドレベル（＝０Ｖ）となる。このとき、出力段のＮチャネルＭＯＳトランジスタＴｎ２がオフ状態となり、ＰチャネルＭＯＳトランジスタＴｐ２がオン状態となるため、Ｈレベル（＝５Ｖ）の出力信号ＯＵＴが出力される。
【００３３】
このように、レベルシフト回路１８は、信号レベルが内部電圧Ｖ２である入力信号ＩＮをレベルシフトして、その電圧Ｖ２よりも高い外部電圧Ｖ１の出力信号ＯＵＴを出力することができる。
【００３４】
また、ＤＣ−ＤＣレギュレータ１４により外部電圧Ｖ１が降圧されることでＬＳＩ１３の内部電圧Ｖ２が生成されるため、プリンタ１１の電源投入時には、図３に示すように、外部電圧Ｖ１の立ち上がりタイミングｔ１よりも内部電圧Ｖ２の立ち上がりタイミングｔ２が遅れる場合がある。この場合、レベルシフト回路１８において、出力段のＰチャネルＭＯＳトランジスタＴｐ２のゲートがプルアップ抵抗Ｒ１を介して外部電圧Ｖ１にプルアップされているため、該ＰチャネルＭＯＳトランジスタＴｐ２はオン状態となることはない。また、出力段のＮチャネルＭＯＳトランジスタＴｎ２は、そのゲート電圧が外部電圧Ｖ１となるため、外部電圧Ｖ１の立ち上がりに応じて安定的にオン状態となる。その結果、レベルシフト回路１８の出力信号ＯＵＴは０Ｖに維持され、従来のように意図しない電圧レベルの出力信号ＯＵＴが出力されることが防止される。
【００３５】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）従来技術のように電源系（電源ＩＣ）の回路構成を変更するのではなく、ＬＳＩ１３におけるレベルシフト回路１８を回路変更することで意図しない出力信号ＯＵＴを防止でき、システムへの悪影響を回避することができる。
【００３６】
（２）レベルシフト回路１８から出力される駆動信号ＯＵＴにより印字ピンを適切に駆動することができる。また、通常の印字状態よりも大きな電流が流れることが防止され、プリンタ１１の電源系のシステムダウンを回避することができる。
【００３７】
（３）ＬＳＩ１３における内部処理回路１６が外部電圧Ｖ１よりも低い内部電圧Ｖ２で動作するので、ＬＳＩ１３の省電力化を図ることができ、回路素子の発熱も抑制できる。
（４）ダイオードＤ１は、該ＰチャネルＭＯＳトランジスタをダイオード接続することで形成される。このダイオードＤ１は、ＣＭＯＳインバータ２１，２２と同様の製造プロセスで形成することができ、実用上好ましいものとなる。
【００３８】
なお、上記実施の形態においては、以下の態様に変更した変形例を採用してもよい。
（変形例１）上記実施の形態の半導体集積回路装置１３は、外部電圧Ｖ１から内部電圧を生成するＤＣ−ＤＣレギュレータ１４が外付けされるものであったが、ＤＣ−ＤＣレギュレータ１４を内蔵する半導体集積回路装置に具体化してもよい。
【００３９】
（変形例２）上記実施の形態では、２電源で動作する半導体集積回路装置１３に具体化したが、３電源以上で動作する半導体集積回路装置に具体化することができる。この場合、出力バッファとして用いられるレベルシフト回路には、複数段（３段以上）のＣＭＯＳインバータが設けられる。そして、その最終段（出力段）のＣＭＯＳインバータにおいて、ＰチャネルＭＯＳトランジスタのゲートをプルアップ抵抗により外部電圧にプルアップするよう構成する。このようにしても、レベルシフト回路から意図しない信号レベルの出力信号が出力されることを防止できる。
【００４０】
（変形例３）上記実施形態の半導体集積回路装置１３は、ＳＩＤＭプリンタ１１の印字処理を行うためのＬＳＩとして具体化していたが、これ以外の電子機器に組み込まれるＬＳＩに具体化することもできる。
【００４１】
上記実施の形態から把握できる技術的思想を以下に記載する。
（１）前記第１電圧を降圧して前記第２電圧を生成するＤＣ−ＤＣレギュレータを備えることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路装置。
【００４２】
（２）前記ダイオードは、ＰチャネルＭＯＳトランジスタをダイオード接続することで形成されることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路装置。
（３）ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとからなるＣＭＯＳインバータが複数段設けられ、第１の電源電圧が出力段のＣＭＯＳインバータに供給されるとともに該第１の電源電圧とは異なる第２の電源電圧が入力段のＣＭＯＳインバータに供給され、入力段のＣＭＯＳインバータに供給される入力信号を前記第２の電源電圧から第１の電源電圧にレベルシフトするレベルシフト回路を備えた半導体集積回路であって、
前記レベルシフト回路は、出力段のＰチャネルＭＯＳトランジスタのゲートを前記第１の電源電圧にプルアップするためのプルアップ抵抗を備えることを特徴とする半導体集積回路装置。
【図面の簡単な説明】
【００４３】
【図１】ＳＩＤＭプリンタにおける処理回路の一部構成を示す電気的構成図。
【図２】一実施の形態のレベルシフト回路を示す回路図。
【図３】レベルシフト回路の動作を示す波形図。
【図４】従来のレベルシフト回路を示す回路図。
【図５】従来のレベルシフト回路の動作を示す波形図。
【符号の説明】
【００４４】
１１…ＳＩＤＭプリンタ、１２…プリンタヘッド、１３…半導体集積回路装置（ＬＳＩ）、１４…電源としてのＤＣ−ＤＣレギュレータ、１６…内部処理回路、１８…レベルシフト回路、２１，２２…ＣＭＯＳインバータ、Ｄ１…ダイオード、ＩＮ…入力信号、Ｌ１…印字ピンの電磁誘導コイル、ＯＵＴ…出力信号、Ｒ１…プルアップ抵抗、Ｔｎ１，Ｔｎ２…ＮチャネルＭＯＳトランジスタ、Ｔｐ１，Ｔｐ２…ＰチャネルＭＯＳトランジスタ、Ｖ１…第１の電源電圧としての外部電圧、Ｖ２…第２の電源電圧としての内部電圧。
【図１】
2005269216.tif 000003
【図２】
2005269216.tif 000004
【図３】
2005269216.tif 000005
【図４】
2005269216.tif 000006
【図５】
2005269216.tif 000007