(57)【要約】【課題】一導電型のドレイン領域内に設けた別の導電型の埋め込み領域の形状を変えることにより、高耐圧特性を確保しつつオン抵抗を低減可能なパワー用半導体装置を提供する。【解決手段】本発明の半導体装置は、ｐ型半導体基板１００にｎ型延長ドレイン領域１０１が形成されており、延長ドレイン領域１０１の表面から１．０μｍ程度の深さに第１のｐ型埋め込み領域１０３Ａが、３．５μｍ程度の深さに第２のｐ型埋め込み領域１０３Ｂがそれぞれ形成されている。また、第１の埋め込み領域１０３Ａの上方には第１のｎ型高濃度不純物領域１０４Ａが、第１の埋め込み領域１０３Ａと第２の埋め込み領域１０３Ｂの間には第２のｎ型高濃度不純物領域１０４Ｂが、第２の埋め込み領域１０３Ｂの下方には第３のｎ型高濃度不純物領域１０４Ｃがそれぞれ形成されている。【選択図】図１
2005051110.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板にそれぞれ形成された第２導電型の延長ドレイン領域及びソース領域と、前記延長ドレイン領域内に上下方向に互いに間隔をおいて形成された第１導電型の不純物層からなり、上側に位置する第１の埋め込み領域及び下側に位置する第２の埋め込み領域と、前記延長ドレイン領域において表面部分に第２導電型の第１の高濃度不純物領域、及び前記第２の埋め込み領域の上方及び下方にそれぞれ第２導電型の第２の高濃度不純物領域および第３の高濃度不純物領域とを備えており、
前記延長ドレイン領域の前記ソース領域側端部は、前記基板内部に進むに従いドレイン電極側に後退しており、前記第２の埋め込み領域のソース領域側の端部は前記第１の埋め込み領域のソース領域側の端部よりも前記ドレイン電極側に位置していることを特徴とする半導体装置。
【請求項２】
前記延長ドレイン領域における前記第２の埋め込み領域の下側に、前記第２の埋め込み領域との間に上下に互いに間隔をおいて形成された第１導電型の不純物層からなる第３の埋め込み領域と、前記延長ドレイン領域における前記第２の埋め込み領域と前記第３の埋め込み領域との間に形成された第２導電型の第４の高濃度不純物領域とをさらに備えており、前記第３の埋め込み領域のソース領域側の端部は前記第２の埋め込み領域のソース領域側の端部よりも前記ドレイン電極側に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１〜第３の埋め込み領域は、前記半導体基板と電気的に接続されていることを特徴とする請求項１または２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧特性を有しながらオン抵抗を低くすることができる横型半導体装置に関する。
【背景技術】
【０００２】
高耐圧特性を有しながらオン抵抗を低くすることができる横型半導体装置については、従来から様々な構造が提案されており、その一例が、例えば特許文献１に示されている。
【０００３】
以下、従来の半導体装置について、図４、図５を参照しながら説明する。
【０００４】
図４は特許文献１に示された従来の技術における半導体装置の断面構造模式図である。これに示すように、ｐ型の半導体基板１６には、ｎ型領域からなるソース領域１４及びｎ型領域からなる延長ドレイン領域２３がそれぞれ形成されている。
【０００５】
延長ドレイン領域２３の表面部にはｎ型高濃度不純物領域２４が形成されていると共に、延長ドレイン領域２３におけるｎ型高濃度不純物領域２４の下方にはｐ型埋め込み領域１８が形成されている。ｎ型高濃度不純物領域２４はドレイン電極１１と接続されていると共に、ｐ型埋め込み領域１８は半導体基板１６と接続されている。
【０００６】
半導体基板１６の表面部にはソース領域１４と隣接するようにｐ型の基板コンタクト領域１３が形成されており、ソース領域１４及び基板コンタクト領域１３はソース電極１０に接続されている。これによって、ソース領域１４は半導体基板１６と同電位に設定される。また、半導体基板１６にはソース領域１４及び基板コンタクト領域１３を囲むようにｐ型のアンチパンチスルー領域１５が形成されている。
【０００７】
半導体基板１６の上におけるソース領域１４と延長ドレイン領域２３との間にはゲート絶縁膜２０を介してゲート電極１２が形成されており、半導体基板１６におけるゲート電極１２の下側の領域はチャネル領域２８として機能する。ゲート電極１２を含む半導体基板１６の表面は絶縁膜２７により覆われている。
【０００８】
上記した半導体装置の特徴は、ｎ型領域からなる延長ドレイン領域２３の内部に、ｎ型高濃度不純物領域２４及びｐ型埋め込み領域１８を備えていることである。
【０００９】
ｐ型埋め込み領域１８は半導体基板１６を介して基準電位に設定されているため、延長ドレイン領域２３に高電圧が印加されると、延長ドレイン領域２３と、半導体基板１６及びｐ型埋め込み領域１８とは逆バイアス状態になる。このため、延長ドレイン領域２３とｐ型埋め込み領域１８との接合部から空乏層が拡がると共に、延長ドレイン領域２３と半導体基板１６との接合部からも空乏層が拡がる。これらの空乏層の絶縁耐圧特性を利用することにより、ＭＯＳ型トランジスタの高耐圧化を図ることができる。
【００１０】
ゲート電極１２に電圧が印加されると、ＭＯＳ型トランジスタのチャネル領域が導通するので、破線の矢印で示すように電流は主として延長ドレイン領域２３における、ｎ型高濃度不純物領域（表面領域）２４とｐ型埋め込み領域１８の下方の領域２５（底部領域）とに分かれて流れるため、高耐圧特性を得るためには、延長ドレイン領域２３におけるｐ型埋め込み領域１８の下方の領域の不純物濃度を低くして、逆バイアス電圧を印加したときに接合部から拡がる空乏層の領域を大きくすることが好ましい。そして、延長ドレイン領域２３におけるｐ型埋め込み領域１８の下方の領域の不純物濃度を低くするためには、延長ドレイン領域２３を形成する工程において、ドーピングされる不純物の濃度を低くすると共に該不純物を熱拡散させる必要がある。
【００１１】
ところが、延長ドレイン領域２３におけるｐ型埋め込み領域１８の下方の領域の不純物濃度を低くすると、オン抵抗が高くなってしまうので、延長ドレイン領域２３におけるｐ型埋め込み領域１８の下方の領域の不純物濃度を低くすることは好ましくない。従って、高耐圧特性を確保しながらオン抵抗を低減するためには、表面に位置するｎ型高濃度不純物領域２４の不純物濃度を高くしなければならない。
【００１２】
しかしながら、ｎ型高濃度不純物領域２４の不純物濃度を高くしようとすると、逆バイアス電圧を印加したときのｎ型高濃度不純物領域２４での空乏層の拡がりが十分でなくなるので、電界分布が変化して高耐圧特性が劣化してしまうという問題が発生する。このため、ｎ型高濃度不純物領域２４の不純物濃度を高くすることは好ましくない。
【００１３】
従って、上記構造によると、高耐圧特性の確保とオン抵抗の低減との両立を図っているが、この両立は十分であるとは言えない。
【００１４】
そこで、高耐圧特性を確保しつつ、オン抵抗を確実に低減できるようにするためには、延長ドレイン領域の内部における反対導電型の埋め込み領域の上方又は下方にさらに反対導電型の埋め込み領域を設けることにより、延長ドレイン領域の底部における不純物濃度を低くすることなく、高耐圧特性を向上させることが効果的である。このような例が特許文献１に示されている。
【００１５】
以下、図５を参照しながら説明する。
【００１６】
図５は特許文献１に示された従来の技術における別の半導体装置の断面構造模式図である。
【００１７】
これに示すように、第１導電型の半導体基板１６にそれぞれ形成された第２導電型の延長ドレイン領域２３及びソース領域１４と、延長ドレイン領域２３に上下に互いに間隔をおいて形成された第１導電型の不純物層からなり、上側に位置する第１の埋め込み領域１８Ａ及び下側に位置する第２の埋め込み領域１８Ｂとを備えている。
【００１８】
この半導体装置によると、延長ドレイン領域２３には、互いに上下に間隔をおいて形成された第１導電型の第１の埋め込み領域１８Ａ及び第２の埋め込み領域１８Ｂとを備えているため、延長ドレイン領域に半導体基板に対して逆バイアスとなる電圧が印加されると、延長ドレイン領域と第１及び第２の埋め込み領域との各接合部並びに延長ドレイン領域と半導体基板との接合部からそれぞれ空乏層が拡がるため、第２導電型の延長ドレイン領域の濃度を高く設定しても延長ドレイン領域、及び第１、第２の埋め込み領域は容易に空乏層が拡がるため、ＭＯＳ型トランジスタの高耐圧特性を確保することができる。また、延長ドレイン領域とソース領域とが導通状態になったときには、濃度を高く設定された延長ドレイン領域を電流が流れるため、オン抵抗を低減することができる。これにより、高耐圧を確保しつつ、オン抵抗を確実に低減することができる。
【００１９】
前記の半導体装置において、第１、及び第２の埋め込み領域は、半導体基板と電気的に接続されていることが好ましい。
【００２０】
このように、半導体装置が、第１、及び第２の埋め込み領域と半導体基板とが電気的に接続された構造を有していると、延長ドレイン領域に半導体基板に対して逆バイアスとなる電圧が印加されたときに、延長ドレイン領域と第１、及び第２の埋め込み領域との接合部から空乏層が確実に拡がるため、ＭＯＳ型トランジスタの高耐圧特性が向上する。
【特許文献１】米国特許第６１６８９８３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上記したように、従来は、延長ドレイン領域に第１導電型の第１及び第２の埋め込み領域を設けることで、高耐圧特性を確保しつつオン抵抗の低減を図ってきた。
【００２２】
この半導体装置によると、延長ドレイン領域には、互いに上下に間隔をおいて形成された第１導電型の第１の埋め込み領域及び第２の埋め込み領域とを備えているため、延長ドレイン領域に半導体基板に対して逆バイアスとなる電圧が印加されると、延長ドレイン領域と第１及び第２の埋め込み領域との各接合部並びに延長ドレイン領域と半導体基板との接合部からそれぞれ空乏層が拡がるため、第２導電型の延長ドレイン領域の濃度を高く設定しても延長ドレイン領域、及び第１、第２の埋め込み領域は容易に空乏層が拡がるため、ＭＯＳ型トランジスタの高耐圧特性を確保することができる。
【００２３】
また、延長ドレイン領域とソース領域とが導通状態になった際のＭＯＳ型トランジスタの電流経路は、延長ドレイン領域２３における、延長ドレイン領域表面のｎ型高濃度不純物領域、第２埋め込み領域の上方ｎ型領域、及び下方ｎ型領域との３つに分かれることになり、ＭＯＳ型トランジスタの延長ドレイン領域での抵抗値は上記３つの電流経路の並列抵抗値で表すことができる。
【００２４】
また、図５に示した従来の構造では、延長ドレイン領域のｎ型不純物濃度を高く設定することができるため、上記３つの電流経路の抵抗値は共に低減し、結果としてＭＯＳ型トランジスタのオン抵抗を低減することが可能となり、高耐圧特性の確保と、オン抵抗低減の両立を実現することができた。
【００２５】
しかし、さらなる高性能化、特にオン抵抗の低減を図るために、図５に示した従来の構造をさらに改善する必要が生じてきた。
【００２６】
そこで、従来の構造を詳細に解析することで、発明者等は以下のような知見を得た。これについて図５を参照しながら説明する。
【００２７】
第１および第２の埋め込み領域１８Ａ、１８Ｂは同一マスクを用いて不純物をイオン注入して形成するため、それらのソース領域側端部は基板の表面方向で見るとほぼ同じ位置に形成される。
【００２８】
一方、延長ドレイン領域２３はイオン注入を行った後、熱処理により不純物を十分に拡散させて形成する。また、表面側では不純物濃度が高くなるようイオン注入されており、熱処理による不純物の拡散がより顕著である。そのため、そのソース領域側端部は、図１に示されるように基板内部に進むに従いドレイン電極１１側に後退するようなプロファイルとなっている。
【００２９】
すなわち、第２導電型の延長ドレイン領域のソース領域側端部と埋め込み領域のソース領域側端部との基板表面方向の間隔は、深い位置に形成された第２の埋め込み領域の方が短くなる（図５の破線の丸で囲んだ部分参照）。
【００３０】
これにより、第２の埋め込み領域１８Ｂに隣接した延長ドレイン領域のソース側領域で電流の流域面積が低減し、この部分での抵抗値が高くなるためにＭＯＳ型トランジスタのオン抵抗が高くなってしまうという問題が発生することがわかった。
【００３１】
そこで、本発明は、上記課題に鑑み、高耐圧特性を確保しつつ、オン抵抗をさらに低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００３２】
上記課題を解決するため、本発明の半導体装置は、第１導電型の半導体基板にそれぞれ形成された第２導電型の延長ドレイン領域及びソース領域と、前記延長ドレイン領域内に上下方向に互いに間隔をおいて形成された第１導電型の不純物層からなり、上側に位置する第１の埋め込み領域及び下側に位置する第２の埋め込み領域と、前記延長ドレイン領域において表面部分に第２導電型の第１の高濃度不純物領域、及び前記第２の埋め込み領域の上方及び下方にそれぞれ第２導電型の第２の高濃度不純物領域および第３の高濃度不純物領域とを備えており、前記延長ドレイン領域の前記ソース領域側端部は、前記基板内部に進むに従いドレイン電極側に後退しており、前記第２の埋め込み領域のソース領域側の端部は前記第１の埋め込み領域のソース領域側の端部よりも前記ドレイン電極側に位置していることを特徴とする。
【００３３】
前記延長ドレイン領域における前記第２の埋め込み領域の下側に、前記第２の埋め込み領域との間に上下に互いに間隔をおいて形成された第１導電型の不純物層からなる第３の埋め込み領域と、前記延長ドレイン領域における前記第２の埋め込み領域と前記第３の埋め込み領域との間に形成された第２導電型の第４の高濃度不純物領域とをさらに備えており、前記第３の埋め込み領域のソース領域側の端部は前記第２の埋め込み領域のソース領域側の端部よりも前記ドレイン電極側に位置していることが好ましい。
【００３４】
また、前記第１〜第３の埋め込み領域が、前記半導体基板と電気的に接続されていることがさらに好ましい。
【発明の効果】
【００３５】
本発明に係る半導体装置によれば、各埋め込み領域のソース領域側端部が、下方に位置するほどドレイン電極側に後退するようにし、ドレイン領域におけるソース領域側での電流の流域面積を大幅に拡大することで、この部分での抵抗値を低減することができる。これによって、高耐圧特性を確保しつつ、オン抵抗を確実に低減することができる。
【発明を実施するための最良の形態】
【００３６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図１（ａ）〜（ｃ）を参照しながら説明する。
【００３７】
図１は本発明の第１の実施形態における半導体装置の断面構造模式図であり、（ａ）は電圧印加前の断面図、（ｂ）は延長ドレイン領域に高電圧が印加されたときに空乏層が拡がる状態を示す断面図、（ｃ）はゲート電極に電圧が印加されたときの電流経路を示す断面図である。
【００３８】
ｐ型の半導体基板１００（不純物濃度：約１×１０14／ｃｍ3〜約３×１０14／ｃｍ3）に５〜１５μｍ程度の深さを有するｎ型不純物層からなる延長ドレイン領域１０１が形成されており、この領域は基板１００内にｎ型不純物を導入した後に熱拡散を行い形成した。
【００３９】
延長ドレイン領域１０１の表面から１．０μｍ程度の深さに第１のｐ型埋め込み領域１０３Ａ（不純物濃度：２．５×１０16／ｃｍ3）が、延長ドレイン領域１０１の表面から３．５μｍ程度の深さに第２のｐ型埋め込み領域１０３Ｂ（不純物濃度：１．５×１０16／ｃｍ3）がそれぞれ形成されている。
【００４０】
また、第１の埋め込み領域１０３Ａの上方には第１のｎ型高濃度不純物領域１０４Ａが、第１の埋め込み領域１０３Ａと第２の埋め込み領域１０３Ｂの間には第２のｎ型高濃度不純物領域１０４Ｂが、第２の埋め込み領域１０３Ｂの下方には第３のｎ型高濃度不純物領域１０４Ｃがそれぞれ形成されている。
【００４１】
第１及び第２のｐ型埋め込み領域１０３Ａ、１０３Ｂは、半導体基板１００と電気的に接続されているか又は浮遊状態である。
【００４２】
また、延長ドレイン領域１０１は絶縁膜１０９を貫通して延長ドレイン領域１０１の表面に達するドレイン電極１１１に接続されている。これによって、延長ドレイン領域１０１はドレイン電極１１１と電気的に接続されている。
【００４３】
半導体基板１００の表面部には、延長ドレイン領域１０１との間に基板表面方向に間隔をおいて、ｎ型領域からなるソース領域１０５と、ｐ++型領域からなる基板コンタクト領域１０６とが形成されており、基板コンタクト領域１０６は半導体基板１００と電気的に接続されている。また、ソース領域１０５及び基板コンタクト領域１０６は絶縁膜１０９を貫通してソース領域１０５の表面に達するソース電極１１２に接続されており、ソース領域１０５は半導体基板１００と同電位に設定される。
【００４４】
半導体基板１００上において、延長ドレイン領域１０１とソース領域１０５との間にはゲート絶縁膜１０７を介してゲート電極１０８が形成されており、半導体基板１００におけるゲート電極１０８の下側の領域はチャネル領域として機能する。
【００４５】
ソース領域１０５及び基板コンタクト領域１０６は、半導体基板１００よりも不純物濃度が高いｐ+型のアンチパンチスルー領域１０２に囲まれており、延長ドレイン領域１０１からチャネル領域側に拡がる空乏層はアンチパンチスルー領域１０２により拡がりが抑制されるので、パンチスルー現象は阻止される。
【００４６】
第１の実施形態に係る半導体装置によると、延長ドレイン領域１０１には、上下方向に互いに間隔をおいて第１のｐ型埋め込み領域１０３Ａと第２のｐ型埋め込み領域１０３Ｂとが形成されているため、延長ドレイン領域１０１に高電圧が印加されると、延長ドレイン領域１０１と、半導体基板１００、第１及び第２のｐ型埋め込み領域１０３Ａ、１０３Ｂとは互いに逆バイアス状態になる。
【００４７】
このため、図１（ｂ）において斜線で示すように、第１のｐ型埋め込み領域１０３Ａと延長ドレイン領域１０１との接合部、第２のｐ型埋め込み領域１０３Ｂと延長ドレイン領域１０１との接合部、並びに延長ドレイン領域１０１と半導体基板１００との接合部からそれぞれ空乏層が拡がると共に、各空乏層が互いに連続するため、空乏層の領域が大きくなり、ＭＯＳ型トランジスタの高耐圧化を図ることができる。
【００４８】
また、本実施形態に係る半導体装置によると、ゲート電極１０８に電圧が印加されて、ＭＯＳ型トランジスタのチャネル流域が導通したときには、図１（ｃ）に示すように、電流は、延長ドレイン領域１０１におけるｎ型表面領域、第２埋め込み領域の上方、及び下方のｎ型領域を矢印で示す方向にそれぞれ流れる。
【００４９】
電流は、ドレイン電極１１１側から上記のそれぞれの領域を流れた後、延長ドレイン領域１０１のソース側端部に流れ込み、さらにチャネル領域を通ってソース領域に達する。
【００５０】
本実施形態によれば、図５に示した従来の技術と比べて、第２の埋め込み領域１０３Ｂのソース領域側端部を第１の埋め込み領域１０３Ａよりもドレイン電極側に持ってくることにより、第２の埋め込み領域１０３Ｂに隣接した延長ドレイン領域１０１のソース側領域において、電流の流域面積を拡げることが可能となる。この結果、オン抵抗をさらに低減することができる。
【００５１】
また、第２の埋め込み領域１０３Ｂのソース領域側端部と延長ドレイン領域１０１のソース領域側端部との距離を拡げても、第２の埋め込み領域１０３Ｂの不純物濃度は第１の埋め込み領域１０３Ａよりも低く設定してあるため、逆バイアス印加時の空乏層は十分に拡がることとなる。よって、半導体装置のドレイン耐圧が低下することはない。
【００５２】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図２（ａ）〜（ｃ）を参照しながら説明する。なお、第２の実施形態は第１の実施形態と比べて延長ドレイン領域１０１の構造が異なるのみであり、以下において、延長ドレイン領域１０１の周辺についてのみ説明する。
【００５３】
延長ドレイン領域１０１は、ｎ型不純物例えばリンをイオン注入した後、ｎ型の不純物を熱拡散させて形成している。特に第２の埋め込み領域の上方、及び下方のｎ型不純物濃度を高く形成することが可能となり、高耐圧特性を確保しつつオン抵抗をさらに低減できる構造となっており、その深さは５〜１５μｍ程度であるとともに、延長ドレイン領域１０１の底部の不純物濃度は５×１０14／ｃｍ3程度であって、第１の実施形態と同様である。
【００５４】
第２の実施形態の特徴として、延長ドレイン領域１０１の表面から１．０μｍ程度の深さに第１のｐ型埋め込み領域１０３Ａ（不純物濃度：２．５×１０16／ｃｍ3）が形成され、延長ドレイン領域１０１の表面から４．０μｍ程度の深さに第２のｐ型埋め込み領域１０３Ｂ（不純物濃度：１．５×１０16／ｃｍ3）が形成され、延長ドレイン領域１０１の表面から６．０μｍ程度の深さに第３のｐ型埋め込み領域１０３Ｃ（不純物濃度：１．０×１０16／ｃｍ3）がそれぞれ形成されている。
【００５５】
また、第１の埋め込み領域１０３Ａの上方には第１のｎ型高濃度不純物領域１０４Ａが、第１の埋め込み領域１０３Ａと第２の埋め込み領域１０３Ｂの間には第２のｎ型高濃度不純物領域１０４Ｂが、第２の埋め込み領域１０３Ｂと第３の埋め込み領域１０３Ｃの間には第３のｎ型高濃度不純物領域１０４Ｃが、第３の埋め込み領域１０３Ｃの下方には第４のｎ型高濃度不純物領域１０４Ｄがそれぞれ形成されている。
【００５６】
これら第１、第２及び第３のｐ型埋め込み領域１０３Ａ、１０３Ｂ、１０３Ｃは、半導体基板１００と電気的に接続されているか又は浮遊状態である。
【００５７】
第２の実施形態の特徴は、第１の実施形態に比べて、ｐ型埋め込み領域の数が増加するとともに、第１及び第２のｐ型埋め込み領域１０３Ａ、１０３Ｂに比べて不純物濃度が低い第３のｐ型埋め込み領域１０３Ｃが設けられていることである。
【００５８】
従って、延長ドレイン領域１０１に高電圧が印加されたときには、図２（ｂ）において斜線で示すように空乏層が拡がる。すなわち、第１、第２及び第３のｎ型高濃度不純物領域１０４Ａ、１０４Ｂ、１０４Ｃの各高さが小さいために空乏層が拡がり易い。また、不純物濃度が低い第３のｐ型埋め込み領域１０３Ｃと、第３のｎ型高濃度不純物領域１０４Ｃ及び第４のｎ型高濃度不純物領域１０４Ｄとの各接合部から空乏層が拡がり易い。このため、高耐圧特性を確保し易いので、高耐圧特性の確保とオン抵抗の低減との両立が図り易くなる。また、高耐圧特性を確保し易いので、第１、第２及び第３のｎ型高濃度不純物領域１０４Ａ、１０４Ｂ、１０４Ｃの不純物濃度を高くしてオン抵抗を低減することも容易である。
【００５９】
従って、第２の実施形態によると、高耐圧特性の確保とオン抵抗の低減との両立を一層図り易くなる。
【００６０】
また、本実施形態によれば、図１（ｃ）に示したのと同様に、第３の埋め込み領域１０３Ｃのソース領域側端部を第２の埋め込み領域１０３Ｂよりもドレイン電極側に、第２の埋め込み領域１０３Ｂのソース領域側端部を第１の埋め込み領域１０３Ａよりもドレイン電極側にそれぞれ持ってくることにより、各埋め込み領域に隣接した延長ドレイン領域１０１のソース側領域において、電流の流域面積を拡げることが可能となる。この結果、オン抵抗をさらに低減することができる。
【００６１】
また、各埋め込み領域のソース領域側端部と延長ドレイン領域１０１のソース領域側端部との距離を、下方に行くほど拡げても、埋め込み領域の不純物濃度も下方に行くほど低く設定してあるため、逆バイアス印加時の空乏層は十分に拡がることとなる。よって、半導体装置のドレイン耐圧が低下することはない。
【００６２】
なお、図３に示すように、延長ドレイン領域１０１に、第１のｐ型埋め込み領域１０３Ａ、第２のｐ型埋め込み領域１０３Ｂ、第３のｐ型埋め込み領域１０３Ｃ及び第４のｐ型埋め込み領域１０３Ｄを設けると共に、第１のｎ型高濃度不純物領域１０４Ａ、第２のｎ型高濃度不純物領域１０４Ｂ、第３のｎ型高濃度不純物領域１０４Ｃ、第４のｎ型高濃度不純物領域１０４Ｄ、及び第５のｎ型高濃度不純物領域１０４Ｅを設けてもよい。
【００６３】
このようにすると、空乏層が一層広がり易くなるので、高耐圧特性の確保とオン抵抗の低減との両立を一層図り易くなる。
【００６４】
この場合、各埋め込み領域のソース領域側端部を、下方の埋め込み領域ほどドレイン電極側に持っていくようにすれば、第１および第２の実施形態で示したのと同様に、ＭＯＳ型トランジスタのオン抵抗をさらに低減させることが可能となる。
【産業上の利用可能性】
【００６５】
以上のように、本発明に係る半導体装置は高性能パワーデバイスとして有用であり、特にオン抵抗の低減によって、より低電圧で大電流を流せるため小型電源への適用に適している。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態における半導体装置の断面構造模式図であり、（ａ）電圧印加前の断面図、（ｂ）延長ドレイン領域に高電圧が印加されたときに空乏層が拡がる状態を示す断面図、（ｃ）ゲート電極に電圧が印加されたときの電流経路を示す断面図
【図２】本発明の第２の実施形態における半導体装置の断面構造模式図であり、（ａ）電圧印加前の断面図、（ｂ）延長ドレイン領域に高電圧が印加されたときに空乏層が拡がる状態を示す断面図、（ｃ）ゲート電極に電圧が印加されたときの電流経路を示す断面図
【図３】本発明に係る半導体装置の断面構造模式図の別の一例を示す図
【図４】従来の技術における半導体装置の断面構造模式図の一例を示す図
【図５】従来の技術における半導体装置の断面構造模式図の別の一例を示す図
【符号の説明】
【００６７】
１０  ソース電極
１１  ドレイン電極
１２  ゲート電極
１３  ｐ型基板コンタクト領域
１４  ソース領域
１５  ｐ型アンチパンチスルー領域
１６  ｐ型半導体基板
１８  ｐ型埋め込み領域
１８Ａ  第１のｐ型埋め込み領域
１８Ｂ  第２のｐ型埋め込み領域
２０  ゲート絶縁膜
２３  延長ドレイン領域
２４  ｎ型高濃度不純物領域
２５  ｎ型下方領域
２７  絶縁膜
２８  チャネル領域
１００  ｐ型半導体基板
１０１  延長ドレイン領域
１０２  アンチパンチスルー領域
１０３Ａ  第１のｐ型埋め込み領域
１０３Ｂ  第２のｐ型埋め込み領域
１０３Ｃ  第３のｐ型埋め込み領域
１０３Ｄ  第４のｐ型埋め込み領域
１０４Ａ  第１のｎ型高濃度不純物領域
１０４Ｂ  第２のｎ型高濃度不純物領域
１０４Ｃ  第３のｎ型高濃度不純物領域
１０４Ｄ  第４のｎ型高濃度不純物領域
１０４Ｅ  第５のｎ型高濃度不純物領域
１０５  ソース領域
１０６  ｐ型基板コンタクト領域
１０７  ゲート絶縁膜
１０８  ゲート電極
１０９  絶縁膜
１１０  コンタクトホール
１１１  ドレイン電極
１１２  ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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