(57)【要約】  【課題】  素子数で入力電流補償を行い、その電流増幅率のマッチングをとり易く、精度高く入力電流補償を行うこと。  【解決手段】  差動接続されたトランジスタＱ１，Ｑ２と、該トランジスタに動作電流Ｑ１，Ｑ２を供給するトランジスＱ３と、前記トランジスタＱ１，Ｑ２の能動負荷を構成するようカレントミラー接続されたトランジスタＱ４，Ｑ５を具備する。前記トランジスタＱ４，Ｑ５にベースが共通接続されたトランジスＱ６と、該トランジスタＱ６に直列接続されベースが前記トランジスタＱ１のベースに接続されたトランジスタＱ７とを具備し、前記トランジスタＱ１のコレクタ電流に応じて、前記トランジスタＱ７のベースから前記トランジスタＱ１のベースにベース電流を補充する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
差動接続された第１及び第２のトランジスタと、該第１及び第２のトランジスタに動作電流を供給する第３のトランジスタと、前記第１及び第２のトランジスタの能動負荷を構成するようカレントミラー接続された第４及び第５のトランジスタを具備する差動増幅回路において、
前記第４，第５のトランジスタにベースが共通接続された第６のトランジスタと、該第６のトランジスタに直列接続されベースが前記第１のトランジスタのベースに接続された第７のトランジスタとを具備し、
前記第１のトランジスタのコレクタ電流に応じて、前記第７のトランジスタのベースから前記第１のトランジスタのベースにベース電流を補充することを特徴とする入力電流補償回路付き差動増幅回路。
【請求項２】
請求項１に記載の入力電流補償回路付き差動増幅回路において、
前記第４及び第５のトランジスタのベースにエミッタが接続され、ベースが前記第４のトランジスタのコレクタに接続されコレクタが電源に接続された第８のトランジスタを具備することを特徴とする入力電流補償回路付き差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビデオ信号入力回路等のような高入力インピーダンスが要求される回路の入力電流を補償する入力電流補償回路付き差動増幅回路に関する。
【背景技術】
【０００２】
図４に一般的な差動増幅回路の構成を示す。この差動増幅回路１は、エミッタが共通接続されたトランジスタＱ１，Ｑ２と、そのトランジスタＱ１，Ｑ２の共通エミッタに接続されたトランジスタＱ３と、トランジスタＱ１のコレクタに接続されたトランジスタＱ４と、トランジスタＱ２のコレクタに接続されたトランジスタＱ５とを具備し、トランジスタＱ４，Ｑ５はカレントミラー接続の能動負荷を構成する。トランジスタＱ１〜Ｑ３はＮＰＮ型、トランジスタＱ４，Ｑ５はＰＮＰ型である。トランジスタＱ３はそのエミッタ面積が他のトランジスタＱ１，Ｑ２，Ｑ４，Ｑ５の２倍に設定されている。ＶＢはバイアス電源、Ｖin1、Ｖin2は入力信号、Voutは出力信号である。
【０００３】
このような差動増幅回路において、入力信号Ｖin1の側からみた入力インピーダンスを高くするために、そのトランジスタＱ１のＤＣベース電流を増加させる入力電流補償回路を付加した差動増幅回路を図５に示す。図５において、入力電流補償回路は、トランジスタＱ９〜Ｑ１２により構成されている。トランジスタＱ９，Ｑ１０はＮＰＮ型、トランジスタＱ１１，Ｑ１２はＰＮＰ型である。トランジスタＱ９〜Ｑ１２のエミッタ面積はトランジスタＱ３のそれの１／２に設定されている。
【０００４】
この図５の回路では、バイアス電源ＶＢによってトランジスタＱ９に流れるコレクタ電流によりトランジスタＱ１０，Ｑ１１にベース電流が流れ、トランジスタＱ１２にベース電流が流れることによって、トランジスタＱ１のベースにベース電流が供給されるので、トランジスタＱ９〜Ｑ１２の電流増幅率をトランジスタＱ１のそれと同じに、且つトランジスタＱ３のそれの１／２に設定すれば、トランジスタＱ１のコレクタ電流をトランジスタＱ３のコレクタ電流の１／２にするベース電流を、そのトランジスタＱ１に供給してＤＣ入力電流補償を行うことでき、トランジスタＱ１の入力インピーダンスを大きくすることができる。なお、トランジスタＱ２のベースの入力信号Ｖin2としては、基準電圧が印加される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、この図５の入力電流補償回路３では、入力電流補償が成立するにはトランジスタＱ９〜Ｑ１２の電流増幅率をトランジスタＱ１のそれと同じでトランジスタＱ３のそれの１／２にすることが必要であるが、トランジスタ数が多いためにプロセス上でミスマッチングが生じ易く、入力電流補償の精度が低下し易い問題があった。
【０００６】
本発明の目的は、少ない素子数で入力電流補償が行われるようにして、精度高く入力電流補償を行うことができるようにした入力電流補償回路付き差動増幅回路を提供することである。
【課題を解決するための手段】
【０００７】
請求項１にかかる発明の入力電流補償回路付き差動増幅回路は、差動接続された第１及び第２のトランジスタと、該第１及び第２のトランジスタに動作電流を供給する第３のトランジスタと、前記第１及び第２のトランジスタの能動負荷を構成するようカレントミラー接続された第４及び第５のトランジスタを具備する差動増幅回路において、前記第４，第５のトランジスタにベースが共通接続された第６のトランジスタと、該第６のトランジスタに直列接続されベースが前記第１のトランジスタのベースに接続された第７のトランジスタとを具備し、前記第１のトランジスタのコレクタ電流に応じて、前記第７のトランジスタのベースから前記第１のトランジスタのベースにベース電流を補充することを特徴とする。
【０００８】
請求項２にかかる発明は、請求項１に記載の入力電流補償回路付き差動増幅回路において、前記第４及び第５のトランジスタのベースにエミッタが接続され、ベースが前記第４のトランジスタのコレクタに接続されコレクタが電源に接続された第８のトランジスタを具備することを特徴とする。
【発明の効果】
【０００９】
本発明の入力電流補償回路付き差動増幅回路によれば、トランジスタ２個又は３個と少ない素子数で入力電流補償が行われるので、その電流増幅率のマッチングをとり易く、精度高く入力電流補償を行うことができる。
【発明を実施するための最良の形態】
【００１０】
図１は本発明の原理構成を示すブロック図である。本発明では、差動増幅回路１のＤＣ負荷電流に基づく電流を取り出し、この電流に基づき入力電流補償回路２でその差動増幅回路１の入力電流を補償する。以下、詳しく説明する。
【実施例１】
【００１１】
図２は実施例１の入力電流補償回路付き差動増幅回路の回路図である。差動増幅回路部分は図４で説明したのと同様にトランジスタＱ１〜Ｑ５から構成されている。入力電流補償回路は、エミッタが正電源に接続され、ベースが能動負荷のトランジスタＱ４，Ｑ５のベースに接続されたトランジスタＱ６と、そのトランジスタＱ６のコレクタにエミッタが接続され、ベースがトランジスＱ１のベースに接続され、コレクタが負電源に接続されたトランジスタＱ７から構成されている。トランジスタＱ６，Ｑ７はＰＮＰ型である。
【００１２】
ここで、トランジスタＱ１，Ｑ４，Ｑ５，Ｑ６，Ｑ７の電流増幅率をβとし、トランジスタＱ１のコレクタ電流をＩc1、そのベース電流をＩb1、トランジスタＱ４のコレクタ電流をＩc4、そのベース電流をＩb4、トランジスタＱ５のコレクタ電流をＩc5、そのベース電流をＩb5、トランジスタＱ６のコレクタ電流をＩc6、そのベース電流をＩb6、トランジスタＱ７のエミッタ電流をＩe7、そのベース電流Ｉb7とすると、
Ｉb7：Ｉb1＝Ｉe7／（β＋１）：Ｉc1／β
Ｉe7＝Ｉc4＝Ｉc5＝Ｉc6
Ｉc1＝Ｉc4＋Ｉb4＋Ｉb5＋Ｉb6＝Ｉc4＋３Ｉc4／β
の関係にあるので、ベース電流Ｉb7とＩb1の比は、
Ｉb7：Ｉb1＝Ｉe7／（β＋１）：（Ｉc4＋３Ｉc4／β）／β
＝β2：（β＋１）（β＋３）
となる。
【００１３】
よって、例えばβ＝１００とすると、入力信号Ｖin1側から流入する入力電流は、入力電流補償回路がない場合と比較すると、「Ｉb1−Ｉb7」に削減され、その比率は、
（Ｉb1−Ｉb7）／Ｉb1＝（１０４０３−１００００）／１０４０３
＝４０３／１０４０３≒１／２６
に減少し、入力インピーダンスは約２６倍となる。
【００１４】
本実施例１では、入力電流補償に必要なトランジスタはＱ６，Ｑ７の２個であり、プロセス上の電流増幅率のマッチング技術の点で４個のトランジスタが必要となる図５の従来例に比べて有利となる。よって、トランジスタを４個増大することはできないが、ＤＣ入力インピーダンスをできるだけ高くする必要のある場合に好適である。
【実施例２】
【００１５】
図３は実施例２の入力電流補償回路付き差動増幅回路の回路図である。この回路は、トランジスタＱ４，Ｑ５のベースにＰＮＰトランジスタＱ８のエミッタを接続しそのトランジスタＱ８のベースをトランジスタＱ１のコレクタに、コレクタを負電源に接続した点が図２と異なっている。
【００１６】
この差動増幅回路では、図２の条件に加えて、トランジスタＱ８のエミッタ電流をＩe8、そのベース電流をＩb8とし、その電流増幅率もβであるとすると、
Ｉb7：Ｉb1＝Ｉe7／（β＋１）：Ｉc1／β
Ｉe7＝Ｉc4
Ｉe8＝３Ｉc4／β
Ｉb8＝（３Ｉc4／β）（１／（β＋１））
Ｉc1＝Ｉc4＋Ｉb8＝Ｉc4＋（３Ｉc4／β）（１／（β＋１））
の関係であるので、ベース電流Ｉb7とＩb1の比は、
Ｉb7：Ｉb1＝Ｉe7／（β＋１）：｛Ｉc4＋（３Ｉc4／β）（１／（β＋１））｝／β
＝β2：（β2＋β＋３）
となる。
【００１７】
よって、例えばβ＝１００とすると、入力信号Ｖin1側から流入する入力電流は、入力電流補償回路がない場合と比較すると、「Ｉb1−Ｉb7」に削減され、その比率は、
（Ｉb1−Ｉb7）／Ｉb1＝（１０１０３−１００００）／１０１０３
＝１０３／１０１０３≒１／９８
に減少し、入力インピーダンスは約９８倍となる。
【００１８】
本実施例２では、入力電流補償に必要なトランジスタはＱ６，Ｑ７，Ｑ８の３個であり、プロセス上の電流増幅率のマッチング技術の点で４個のトランジスタが必要となる図５の従来例に比べて有利となる。よって、この実施例２でもトランジスタを４個増大することはできないが、ＤＣ入力インピーダンスをできるだけ高くする必要のある場合に好適である。
【図面の簡単な説明】
【００１９】
【図１】本発明の入力電流補償回路付き差動増幅回路の基本構成のブロック図である。
【図２】実施例１の入力電流補償回路付き差動増幅回路の回路図である。
【図３】実施例２の入力電流補償回路付き差動増幅回路の回路図である。
【図４】一般的な差動増幅回路の回路図である。
【図５】従来の入力電流補償回路付き差動増幅回路の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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