(57)【要約】【課題】電源電圧及び温度が変化しても、安定した周波数のパルスを発生するパルス発生回路を提供する。【解決手段】本発明の発振回路１はバンドギャップ定電圧源から供給される定電圧により、基準電流を供給する基準電流生成回路３と、電荷の蓄積及び放電が行われる積分コンデンサ８と、この電荷の蓄積及び放電を、基準電流に基づいて行う充放電回路４と、積分コンデンサ８に対し、基準電流の流れる経路を制御し、電荷の蓄積及び放電のいずれの状態とするかを設定するスイッチ回路５と、定電圧から、蓄積時に上限の閾値、放電時に下限の閾値電圧を発生するヒステリシス回路６と、各閾値電圧と積分コンデンサ８に蓄積された電荷による電圧とを比較し、この比較結果に基づいてスイッチ回路５を制御するコンパレータ回路９とを有することを特徴とする。【選択図】  図１
2005051358.tif 000002
【特許請求の範囲】
【請求項１】
定電圧源から供給される定電圧により、基準電流を生成し出力する基準電流生成回路と、
電荷の蓄積及び放電が行われる積分コンデンサと、
この積分コンデンサに対して、電荷の蓄積及び放電を前記基準電流に基づいて行う充放電回路と、
この充放電回路に対し、前記基準電流の流れる経路を制御し、電荷の蓄積及び放電のいずれの状態とするかを設定するスイッチ回路と、
前記定電圧から、蓄積時に上限の閾値電圧、放電時に下限の閾値電圧を発生するヒステリシス回路と、
前記各閾値電圧と積分コンデンサに蓄積された電荷による電圧とを比較し、この比較結果に基づいて前記スイッチ回路を制御するコンパレータ回路と
を有することを特徴とするパルス発生回路。
【請求項２】
前記充放電回路及びヒステリシス回路が前記定電圧を動作電圧としていることを特徴とする請求項１記載のパルス発生回路。
【請求項３】
前記コンパレータ回路において、前記積分コンデンサが接続されるトランジスタと、前記閾値電圧が入力されるトランジスタとに、ＭＯＳトランジスタが使用されていることを特徴とする請求項１または請求項２記載のパルス発生回路。
【請求項４】
前記基準電流生成回路において、前記定電圧から前記基準電流を生成する回路が、温度に対して正の特性を有する抵抗と、バイポーラトランジスタとの直列接続により構成されていることを特徴とする請求項１から請求項３のいずれかに記載のパルス発生回路。
【請求項５】
前記ヒステリシス回路が、電源及び接地電圧の間において、第１の抵抗と第２の抵抗とが直列接続され、この接続点に第３の抵抗の一端が接続され、他端に対して、外部に出力されるパルスのインバータ出力を供給する構成であり、前記第１から第３の抵抗各々が、温度に対して正の特性を有するものまたは負の特性を有するもののいずれかであることを特徴とする請求項１から請求項４のいずれかに記載のパルス発生回路。
【請求項６】
前記ヒステリシス回路において、前記第１及び第２の抵抗が温度に対して正の特性を有し、前記第３の抵抗が温度に対して負の特性を有していることを特徴とする請求項５に記載のパルス発生回路。
【請求項７】
前記ヒステリシス回路が、前記第１の抵抗に対して、電源の電圧として、任意の電圧が供給されることにより、前記上限及び下限の閾値の電圧を、この任意の電圧に対応して出力することを特徴とする請求項５または請求項６に記載のパルス発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、センサや通信器に使用される基準クロックを発生するものであり、電圧及び温度の変化に対して安定な周波数のパルスを発生するパルス発生回路に関するものである。
【０００２】
【従来の技術】
図５に従来の発振回路を示す。定電流回路２において、電源電圧Ｖｃ  が印加され、トランジスタＴ２１がオンすることにより、発振回路が起動する。トランジスタＴ２１のオンにより抵抗Ｒ２１に電流Ｉ１  が流れるが、この電流の１部が多エミッタトランジスタＴ２２のベースに流れ、多エミッタトランジスタＴ２２がオンする。そして、多エミッタトランジスタＴ２２がオンすることにより、トランジスタＴ２３，Ｔ２４がオンしてそれぞれ電流Ｉ２  ，Ｉ３  が流れる。
【０００３】
そして、多エミッタトランジスタＴ２２がオフ、トランジスタＴ２５がオンする。トランジスタＴ２３とトランジスタＴ２４とは、ミラー回路を形成しており、トランジスタＴ２３に流れる電流Ｉ２  を基準電流とし、トランジスタＴ２４と抵抗Ｒ２５の接続点の電圧を一定に維持する。この結果、トランジスタＴ２５のベースに対して、ベースが接続された各トランジスタＴ２６，Ｔ２７，Ｔ２８，Ｔ２９のコレクタ・エミッタに流れる各電流はそれぞれ定電流Ｉ４  に維持される。
【０００４】
また、電源電圧Ｖｃ  が印加されることにより、トランジスタＴ１１，Ｔ１２，Ｔ１５，Ｔ１６がオンし、定電流回路２のトランジスタＴ２６，Ｔ２９にはそれぞれ定電流Ｉ４  が流れる。ここで、トランジスタＴ１３がオン、トランジスタＴ１４がオフした状態を考えると、定電流回路２のトランジスタＴ２７はトランジスタＴ１３を通して定電流Ｉ４  が流れ、定電流回路２のトランジスタＴ２８にはトランジスタＴ１３，結合用コンデンサＣ１１を通して定電流Ｉ４  が流れる。結合用コンデンサＣ１１には定電流Ｉ４  が通電しているので、その両端子Ａ，Ｂ間の電圧は時間ｔに対し（定電流Ｉ４  の電流値）／（結合用コンデンサＣ１１の容量）の傾斜で上昇する。このためトランジスタＴ１４のエミッタ電圧はトランジスタＴ１３のエミッタ電圧より結合用コンデンサＣ１１の両端子Ａ，Ｂ間電圧分低くなり、トランジスタＴ１４がオンし、トランジスタＴ１３はオフする。上述した動作の繰り返しにより、発振が継続されることになる（特許文献１）。
【０００５】
【特許文献１】
特開平０６−６１８７号公報
【０００６】
【発明が解決しようとする課題】
しかし、上述した発振器は、定電流回路２で生成される定電流の電流量Ｉ４により発振周波数が変化してしまう。これは、参照した特許文献１だけでなく、従来の発振器の多くは、コンデンサの充放電及びコンパレータに用いられる定電流の電流値が変動することにより発振周波数の変動が起こる。
このため、従来の発振器は、使用される電源電圧の範囲が広い場合、例えば、電源電圧として３Ｖ系または５Ｖ系の双方で共通して用いる場合、電圧値により周波数が変化してしまい、センサや通信機における基準クロックを発生する発振器として使用することが出来ない。ここで、３Ｖ及び５Ｖ系で共通に使用する場合、電源電圧に対して１０％の電圧変動を許容することを考慮すると、基本的に、電源電圧２．７Ｖ〜５．５Ｖの範囲において、周波数が変動しないことが必要となる。
また、従来の発振器は、電源電圧を一定として用いられている場合においても、温度変化により、各トランジスタのベース−エミッタ間電圧の変動及び各抵抗の抵抗値の変化に対して、定電流Ｉ４の電流値の補償を行う回路構成となっていないため、電源電圧の変動と同様に定電流Ｉ４が変動し、発振される周波数が変化する。
【０００７】
本発明はこのような事情に鑑みてなされたもので、電源電圧及び温度が変化しても、安定した周波数のパルスを発生するパルス発生回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明のパルス発生回路（発振回路１）は、バンドギャップ定電圧源等の定電圧源から供給される定電圧により、基準電流を生成し出力する基準電流生成回路と、電荷の蓄積及び放電が行われる積分コンデンサと、この積分コンデンサに対して、電荷の蓄積及び放電を前記基準電流に基づいて行う充放電回路と、この充放電回路に対し、前記基準電流の流れる経路を制御し、電荷の蓄積及び放電のいずれの状態とするかを設定するスイッチ回路と、前記定電圧から、蓄積時に上限の閾値電圧、放電時に下限の閾値電圧を発生するヒステリシス回路と、前記各閾値電圧と積分コンデンサに蓄積された電荷による電圧とを比較し、この比較結果に基づいて前記スイッチ回路を制御するコンパレータ回路とを有する構成のため、電源電圧が変動したとしても、充放電回路の使用する基準電流の電流値、ヒステリシス回路の生成する上限及び下限の閾値の電圧の変動を防止することができ、かつ、電荷の蓄積及び放電による積分コンデンサにおける積分電圧の変化量を一定とすることができるので、コンパレータで比較することで得られる蓄積及び放電の時間間隔が変動することがなく、電源電圧が変動したとしても、電源電圧が外部から供給される定電圧以下とならない限り、安定な周波数でパルスを発生させることが可能である。
【０００９】
本発明のパルス発生回路は、前記充放電回路及びヒステリシス回路が前記定電圧を動作電圧としているため、電源電圧が変動したとしても、充放電回路の使用する基準電流の電流値、ヒステリシス回路の生成する上限及び下限の閾値の電圧の変動を防止し、かつ、電荷の蓄積及び放電による積分コンデンサにおける積分電圧の変化量を一定とすることができ、安定な周波数でパルスを発生させることが可能である。
【００１０】
本発明のパルス発生回路は、前記コンパレータ回路において、前記積分コンデンサが接続されるトランジスタと、前記閾値電圧が入力されるトランジスタとに、ＭＯＳトランジスタが使用されているので、バイポーラトランジスタを使用した場合に、ベース電流によって、電荷の蓄積時においては積分コンデンサの電圧上昇が遅延し、一方、蓄積された電荷の放電時においては積分コンデンサの電圧下降が加速されるという問題を防止し、小さな容量の積分コンデンサでも高い精度で、電荷の蓄積時間と放電時間とのバランスをとることが出来、発振出力のパルスのデューティ比を１：１で出力させ、かつ、基準電流生成回路で生成される基準電流の消費を少なくすることが可能となり、消費電流を大幅に抑えることができる。
【００１１】
本発明のパルス発生回路は、前記基準電流生成回路において、前記定電圧から前記基準電流を生成する回路が、温度に対して正の特性を有する抵抗（抵抗Ｒ７）と、バイポーラトランジスタ（Ｑ３６，Ｑ３７）との直列接続により構成されているため、温度変化に対して負特性を有する、バイポーラトランジスタのベース−エミッタ間の電圧ＶＢＥの変動に対応させて、上記抵抗を温度変化に対して、抵抗値が正特性で変化する材料により作成している。この結果、温度変化において、負特性のベース−エミッタ間の電圧ＶＢＥの変動に対して、正特性の抵抗の抵抗値の相反する変動により、バイポーラトランジスタのコレクタ電流（基準電流の電流値Ｉ）のばらつきを補償する。
【００１２】
本発明のパルス発生回路は、前記ヒステリシス回路が、電源及び接地電圧の間において、第１の抵抗と第２の抵抗とが直列接続され、この接続点に第３の抵抗の一端が接続され、他端に対して、外部に出力されるパルスのインバータ出力を供給する構成であり、前記第１から第３の抵抗各々が、温度に対して正の特性を有するものまたは負の特性を有するもののいずれかで構成することにより、温度が上昇した場合、出力電圧ＶＨが増加し、出力電圧ＶＬが減少し、温度が下降した場合、出力電圧ＶＨが減少し、出力電圧ＶＬが増加するように、温度変化に応じて、上限及び下限の閾値電圧の差（閾値電圧のヒステリシスの幅）が電流値の変化に対応して変化するように、抵抗値及び抵抗の材料の組み合わせを決定し、上記基準電流生成回路の抵抗のみでは、補償できない範囲をカバーして補償することができる。
【００１３】
本発明のパルス発生回路は、前記ヒステリシス回路において、前記第１及び第２の抵抗が温度に対して正の特性を有し、前記第３の抵抗が温度に対して負の特性を有しており、温度が上昇した場合、出力電圧ＶＨが増加し、出力電圧ＶＬが減少し、温度が下降した場合、出力電圧ＶＨが減少し、出力電圧ＶＬが増加するように、温度変化に応じて、上限及び下限の閾値電圧の差（閾値電圧のヒステリシスの幅）が電流値の変化に対応して変化するように、抵抗値及び抵抗の材料の組み合わせを決定し、上記基準電流生成回路の抵抗のみでは、補償できない範囲をカバーして補償することができる。
これにより、本発明は、ヒステリシス回路の上限及び下限の閾値を制御することで、基準電流の変動におけるパルスの発振周波数の補償を行う。すなわち、温度が上昇して基準電流が増加した場合、蓄積及び放電における電荷の変化量が大きくなるため、出力電圧ＶＨを増加させ、出力電圧ＶＬを低下させることで、電流量増加による時間の短縮に対応させて、蓄積及び放電相互に状態を変化させる閾値を広げて、時間が延びる方向に変化させることで、発振周波数の補償を行い、一方、温度が低下して基準電流が減少した場合、上述とは逆に、蓄積及び放電相互に状態を変化させる閾値を狭めて、時間が短縮される方向に変化させることで、発振周波数の補償を行うことができる。
【００１４】
本発明のパルス発生回路は、前記ヒステリシス回路が、前記第１の抵抗に対して、電源の電圧として、任意の電圧が供給されることにより、前記上限及び下限の閾値の電圧を、この任意の電圧に対応して出力することが可能なため、積分コンデンサに対する、電荷の蓄積及び放電の時間間隔を任意に変更することができ、すなわち、外部から第１の抵抗へ供給する電圧を変化させることで、任意の周波数のパルスを発生させることができる。
【００１５】
【発明の実施の形態】
以下、本発明の第１の実施形態による発振回路（パルス発生回路）を図面を参照して説明する。図１は、本発明の高安定なヒステリシス発振回路の構成例を示す回路図である。
本発明の発振回路１は、外部または内部に設けられる定電圧源１０から供給される定電圧を基準として、所定の電圧範囲内における電圧変動に対して、温度依存性の無い安定した発振周波数でパルスを出力する。例えば、３Ｖ及び５Ｖ系の電源電圧（Ｖｃｃ）において、電源電圧の１０％の電圧変動を考慮すると２．７Ｖ〜５．５Ｖでの安定発振が必要となる。
ここで、発振回路１は、バッファ回路２，基準電流生成回路３，充放電回路４，スイッチ回路５，ヒステリシス回路６，インバータ７，積分コンデンサ８，コンパレータ回路９を有している。
【００１６】
バッファ回路２は、外部（または内部）に設けられた定電圧源から供給される定電圧を、電圧値を変化させずに、入力された定電圧の電圧値と同様の値で、内部回路へ電圧値ＶＯＵＴの電圧信号ＯＵＴとして供給するものである。このバッファ回路２において、入力段のＮＰＮ型バイポーラトランジスタのトランジスタＱ２０のコレクタは、エミッタが電源線（Ｖｃｃライン）に接続された、エミッタフォロアのＰＮＰ型バイポーラトランジスタのトランジスタＱ１２〜Ｑ１５のベースとが接続されている。また、トランジスタＱ１２〜Ｑ１５のコレクタ及びベースはそれぞれ共通に接続されており、ＮＰＮ型バイオポーラトランジスタのトランジスタＱ２１，Ｑ２２，Ｑ２３，Ｑ２４のコレクタと接続されている。トランジスタＱ２１〜Ｑ２４のエミッタとトランジスタＱ２０のエミッタとは共通に接続され、抵抗Ｒ６を介して、接地線（グランド（ＧＮＤ）ライン）へ接続されている。
【００１７】
これにより、バッファ回路２は、トランジスタＱ２０を介して入力される定電圧を、出力インピーダンスを低くして充放電回路４へ供給する。また、バッファ回路２は、トランジスタＱ２１〜Ｑ２４がトランジスタＱ１２〜Ｑ１５に対して直列に接続することにより、エミッタフォロアの上記トランジスタＱ１２〜Ｑ１５によって低下したベース−エミッタ間電圧ＶＢＥ分を、トランジスタＱ２１〜Ｑ２４のベース−エミッタ間電圧ＶＢＥにより引き上げ、電圧信号ＯＵＴの電圧値ＶＯＵＴを、入力される定電圧値に回復させ、入力される定電圧の電圧値と同様な電圧値の電圧信号ＯＵＴを出力する。
【００１８】
基準電流生成回路３は、ＰＮＰ型バイポーラトランジスタのトランジスタＱ３〜Ｑ６及びＮＰＮ型バイポーラトランジスタのトランジスタＱ３６〜Ｑ４１，抵抗Ｒ７から構成され、積分コンデンサ８に対して供給する電流値を設定するための基準電流を、充放電回路４に対して供給する。トランジスタＱ３６及びＱ３７のベース及びコレクタは、抵抗Ｒ７を介してトランジスタＱ１２〜Ｑ１５のコレクタ（接続点ＲＰ）に接続されている。ここで、接続点ＲＰの電圧が、入力される電圧信号ＯＵＴの電圧値ＶＯＵＴと対応するよう、所定の電流が抵抗Ｒ７と並列接続のトランジスタＱ３６及びＱ３７とに流れ、電流値２Ｉの電流を生成する。
【００１９】
また、トランジスタＱ３８のベースがトランジスタＱ３６，Ｑ３７と接続され、トランジスタＱ３６〜Ｑ３８によりカレントミラーを構成し、例えば、トランジスタＱ３６，Ｑ３７及びＱ３８が同様の大きさで形成されているため、２対１の電流比に設定され、トランジスタＱ３８に流れる電流値、すなわち基準電流の電流値Ｉは、抵抗Ｒ７に流れる電流値の１／２の値となっている。トランジスタＱ３のコレクタは、トランジスタＱ１６を介してトランジスタＱ３８のコレクタに接続されている。ここで、トランジスタＱ１６は、トランジスタＱ３８に常に一定の基準電流が流れるように、トランジスタＱ３８のコレクタ−エミッタ間電圧を一定とし、アーリー効果を抑制する目的で設けられている。これにより、トランジスタＱ３８のコレクタにかかる電圧は電源電圧（Ｖｃｃ）が変動したとしても、常に電圧値「ＶＯＵＴ−ＶＢＥ」の電圧値が印加されることになり、トランジスタＱ３８に流れる基準電流は抵抗Ｒ７に流れる電流の１／２の容量に設定される。
【００２０】
また、トランジスタＱ４，Ｑ５及びＱ６も、エミッタが電源線に接続され、ベースがトランジスタＱ３のベースと共通に接続されて、トランジスタＱ３のコレクタに接続されており、カレントミラーを構成している。これにより、トランジスタＱ３〜Ｑ６には、トランジスタＱ３８に流れる上記基準電流と同様の電流値Ｉの基準電流が流れる（以下、いずれのトランジスタに流れる電流値Ｉの電流も基準電流と総称する）。また、トランジスタＱ４のコレクタと、コレクタ及びベースが接続され、エミッタが接地線に接続されたトランジスタＱ３９にもトランジスタＱ４と同様に電流値Ｉの基準電流が流れる。また、トランジスタＱ３９のベースと、ベースが共通に接続され、カレントミラーを形成しているトランジスタＱ４０にも、トランジスタＱ４と同様の電流値Ｉの基準電流が流れ、充放電回路４に対して発振周波数を決定するための電流値Ｉの基準電流を供給することとなる。さらに、トランジスタＱ６のコレクタと、コレクタとベースとが接続されたトランジスタＱ４１は、トランジスタＱ６と同様の電流値Ｉの基準電流が流され、コンパレータ９におけるトランジスタＱ４２及びＱ４３とベースが共通に接続され、カレントミラーを形成している。
【００２１】
充放電回路４は、ソースが電圧信号ＯＵＴの信号線に接続された、ｐチャンネル型ＭＯＳのトランジスタＭ１，Ｍ２と、ソースが接地線に接続された、ｎチャンネル型ＭＯＳのトランジスタＭ７，Ｍ８とで構成されている。トランジスタＭ１は、ソースが電圧信号ＯＵＴの信号線（接続点ＲＰ）に接続され、ドレインがトランジスタＱ４０のコレクタと接続されている。また、トランジスタＭ７は、ドレインがトランジスタＱ５のコレクタと接続され、ソースが接地線に接続されている。これにより、トランジスタＭ１にはトランジスタＱ４０と同様の電流が流れ、トランジスタＭ７にはトランジスタＱ５と同様の電流が流れることになる。すなわち、基準電流生成回路３は、トランジスタＭ１及びＭ７に同様の電流値Ｉの基準電流を流すこととなる。そして、トランジスタＭ２のソースが電圧信号ＯＵＴの信号線に接続され、後に説明するスイッチ回路５を介して、トランジスタＭ８のドレインに接続され、トランジスタＭ８のソースは接地線に接続されている。これにより、トランジスタＭ１とカレントミラーを構成するトランジスタＭ２と、トランジスタＭ７とカレントミラーを構成するトランジスタＭ８とには同様の電流値Ｉの基準電流（積分コンデンサ８に対して、電荷の蓄積及び放電を行う電流）が流れることとなる。
【００２２】
また、スイッチ回路５はｐチャンネル型のトランジスタＭ３と、ｎチャンネル型のトランジスタＭ５とから構成されている。トランジスタＭ３はソースがトランジスタＭ２のドレインと接続され、ドレインがトランジスタＭ５のドレインと接続されている。トランジスタＭ５はソースがトランジスタＭ８のドレインと接続されている。すなわち、トランジスタＭ３とトランジスタＭ５とは、インバータ構成となっており、後述するコンパレータ回路９の出力がゲートに入力されることにより、トランジスタＭ３及びＭ５各々がオン／オフ制御される。これにより、コンパレータ回路９の出力が「Ｌ」レベルの場合、トランジスタＭ３がオン状態となり、トランジスタＭ５がオフ状態となるため、スイッチ回路５は、トランジスタＭ２からの電流値Ｉの基準電流を、積分コンデンサ８へ供給する（電荷の蓄積）。一方、コンパレータ回路９の出力が「Ｈ」レベルの場合、トランジスタＭ３がオフ状態となりトランジスタＭ５がオン状態となるため、スイッチ回路５は、トランジスタＭ８を介して、積分コンデンサ８から電流値Ｉの基準電流を接地線へ流す（電荷の放電）。すなわち、スイッチ回路５は、基準電流の流れる経路を切り変えることにより、積分コンデンサ８に電荷を蓄積し、また、積分コンデンサ８に蓄積された電荷を放電させ、積分コンデンサ８の電圧値の制御を行う。
【００２３】
コンパレータ回路９は、積分コンデンサ８に蓄積された電荷に基づく第１の電圧値と、ヒステリシス回路６の出力する閾値である第２の電圧値とを比較し、第１の電圧値が第２の電圧値（後に述べる電荷の蓄積状態における閾値ＶＨ）より大きい場合、「Ｈ」レベルの出力信号ＣＫｏｕｔとして出力し、第１の電圧値が第２の電圧値（後に述べる電荷の放電状態における閾値ＶＬ）より小さい場合、「Ｌ」レベルの信号を、出力信号ＣＫｏｕｔとして出力する。ここで、コンパレータ回路９は、ＰＮＰ型バイポーラトランジスタのトランジスタＱ７，Ｑ８と、ｎチャンネル型ＭＯＳのトランジスタＭ１０，Ｍ１１と、ＮＰＮ型バイポーラトランジスタＱ４２とからなるコンパレータ部、ＰＮＰ型バイポーラトランジスタのトランジスタＱ１７とＮＰＮ型バイポーラトランジスタのトランジスタＱ４３からなるバッファ部、及びｐチャンネル型ＭＯＳのトランジスタＭ９とｎチャンネル型ＭＯＳのトランジスタＭ１２とからなるインバータ部から構成されている。トランジスタＱ１７のベースはトランジスタＱ７のコレクタと接続されている。
【００２４】
トランジスタＱ８及びＱ７は、エミッタが電源線に接続され、ベースが共通に接続されており、カレントミラーを構成している。トランジスタＭ１０はドレインがトランジスタＱ８のベース及びコレクタに接続され、ソースがエミッタが接地されたトランジスタＱ４２のコレクタに接続されている。トランジスタＭ１１はドレインがトランジスタＱ７のコレクタに接続され（この接続点をコンパレータ部出力点とする）、ソースがトランジスタＱ４２のコレクタに接続されている。上記バッファ部は、コンパレータ部の比較動作に影響のない電流値により、次段のインバータ部を駆動するものである。また、インバータ部は、インバータ７及びスイッチ回路４を制御するため、上記コンパレータ部の出力レベルを、ＭＯＳトランジスタのオン／オフに必要な入力レベルに変換している。また、トランジスタＱ４２に流れる電流は、電流値Ｉの基準電流であり、カレントミラーを構成するトランジスタＱ８及びＱ７に流れる電流が加算されたものである。ここで、トランジスタＱ８及びＱ７が平衡状態であれば、各々のトランジスタＭ１０，Ｍ１１のソース電流としてＩ／２の電流が流れることになる。
【００２５】
上記コンパレータ部は、トランジスタＭ１０のゲート（非反転入力端子）に入力される電圧と、トランジスタＭ１１のゲート（反転入力端子）に入力される電圧とを比較し、非反転入力端子の電圧値が反転入力端子の電圧値より高い場合、コンパレータ出力点から「Ｈレベル」の出力信号を出力し、一方、非反転入力端子の電圧値が反転入力の電圧値より低い場合、「Ｌレベル」の出力信号を出力する。これにより、バッファ部はコンパレータ部出力点が「Ｈレベル」の場合、「Ｌレベル」の出力信号を出力し、インバータ部はこの「Ｌレベル」の入力を受けて「Ｈレベル」の出力信号ＣＫｏｕｔを出力する。また、バッファ部はコンパレータ部出力点が「Ｌレベル」の場合、「Ｈレベル」の出力信号を出力し、インバータ部はこの「Ｈレベル」の入力を受けて「Ｌレベル」の出力信号ＣＫｏｕｔを出力する。
【００２６】
インバータ回路７は、ソースが接続点ＲＰに接続されたｐチャンネル型のトランジスタＭ４と、ゲートがトランジスタＭ４と共通に接続され、ドレインがトランジスタＭ４のドレインと接続され、ソースが接地されたｎチャンネル型のトランジスタＭ６とから構成されている。
インバータ回路７は、コンパレータ回路９から入力される出力信号ＣＫｏｕｔを反転して、ヒステリシス回路６（抵抗Ｒ３の他端）に出力する。
ヒステリシス回路６は、電圧信号ＯＵＴの信号線と、接地線との間に直列接続された、すなわち、電圧信号ＯＵＴの信号線に一端が接続された抵抗Ｒ１と、一端が上記抵抗Ｒ１の他端に接続され、他端が接地線に接続された抵抗Ｒ２とが設けられ、抵抗Ｒ１と抵抗Ｒ２との間に一端が接続され、他端がインバータ７の出力との間に介挿された抵抗Ｒ３とから構成されている。また、ヒステリシス回路６の出力端子は、抵抗Ｒ１及び抵抗Ｒ３との接続点である。
インバータ７に「Ｈレベル」の出力信号ＣＫｏｕｔが入力した場合、インバータ７の出力が「Ｌレベル」となるため、ヒステリシス回路６において、抵抗Ｒ３の他端が接地線の電圧レベル、すなわち「Ｌレベル」へ引き下げられ、電流の流れる経路は、抵抗Ｒ１と、抵抗Ｒ２及び抵抗Ｒ３の並列接続とが直列に接続された経路となる。これにより、ヒステリシス回路６の出力電圧ＶＬは、信号線ＯＵＴの電圧をＶＯＵＴとすると、
ＶＬ  ＝  ＶＯＵＴ・ＲＬ／（ＲＬ＋Ｒ１）
ここで、ＲＬ  ＝  Ｒ２・Ｒ３／（Ｒ２＋Ｒ３）
となる。
【００２７】
一方、インバータ７に「Ｌレベル」の出力信号ＣＫｏｕｔが入力した場合、出力は「Ｈレベル」となり、抵抗Ｒ３の他端が信号線ＯＵＴの電圧レベル、すなわち「Ｈレベル（電圧ＶＯＵＴ）」へ引き上げられるため、電流の流れる経路は、抵抗Ｒ１及び抵抗Ｒ３の並列接続と、抵抗Ｒ２とが直列に接続された経路となる。これにより、ヒステリシス回路６の出力電圧ＶＨは、
ＶＨ  ＝  ＶＯＵＴ・Ｒ２／（ＲＨ＋Ｒ２）
ここで、ＲＨ  ＝  Ｒ１・Ｒ３／（Ｒ１＋Ｒ３）
となる（抵抗Ｒ１，Ｒ２，Ｒ３の符号を抵抗値として使用）。
【００２８】
上記出力電圧ＶＨ，ＶＬは、コンパレータ９に対して、第１の電圧値である積分コンデンサ８に蓄積された電荷に基づく電圧値と比較する閾値、すなわち第２の電圧値として供給される。
そして、上記閾値である第２の電圧値は、インバータ７の出力レベルによって設定が出力電圧ＶＨ，ＶＬのいずれかに変化し、すなわち、スイッチ回路４が積分コンデンサ８に電荷を供給しているとき、出力電圧ＶＨとして供給され、スイッチ回路４が積分コンデンサ８から電荷を放電しているとき、出力電圧ＶＬとして、蓄積及び放電の状態によってヒステリシスを有して、ヒステリシス回路６からコンパレータ９に対して供給される。
【００２９】
これにより、ヒステリシス回路６は、インバータ７の制御により、積分コンデンサ８に電荷が蓄積され、トランジスタＭ１０のゲートに接続されている、積分コンデンサ８の端子の電圧が上昇しているとき、この端子電圧の上限の閾値ＶＨ（出力電圧ＶＨ）がトランジスタＭ１１のゲートに対して設定され、一方、積分コンデンサ８から電荷が放電され、積分コンデンサ８の端子の電圧が低下しているとき、この端子の電圧の下限の閾値ＶＬ（出力電圧ＶＬ）を、トランジスタＭ１１のゲートに対して設定する。これにより、トランジスタＭ１０のゲートに接続された、積分コンデンサ８の端子の電圧が上限の閾値ＶＨから下限の閾値ＶＬまでに放電される放電時間と、下限の閾値ＶＬから上限の閾値ＶＨまでに蓄積される蓄積時間とで、発振するパルスの発振周波数を任意に設定することができる。ここで、上記放電時間と蓄積時間とは同様な時間間隔で設定されている。
【００３０】
また、コンパレータ回路９における定電流回路（トランジスタＱ４１，Ｑ４２及びトランジスタＱ４３）は、低電圧、例えば２．７Ｖにおいて動作する必要があり、コンパレータとしてダイナミックレンジを広くとるために、ＭＯＳに比較して低電圧動作が可能なバイポーラトランジスタを使用している。
しかしながら、トランジスタＭ１０は、積分コンデンサ８に蓄積された電荷による電圧値を高い精度で検出するため、ＭＯＳトランジスタを使用している。すなわち、トランジスタＭ１０をバイポーラトランジスタで構成すると、充放電回路４から供給される電荷の一部がベース電流として消費され、積分コンデンサ８に蓄積される電荷による電圧値を、精度良く検出することが不可能となる。
【００３１】
さらに、上記ベース電流によって、電荷の蓄積時においては積分コンデンサ８の電圧上昇が遅延し、一方、蓄積された電荷の放電時においては積分コンデンサ８の電圧下降が加速されることになり、電荷の蓄積時間と放電時間とのバランスがとれず、発振出力のパルスのデューティを１：１で出力することができない。ベース電流の影響を低下させようとすると、特殊なベース電流のキャンセル回路を設けるか、積分コンデンサ８の容量を大きくし、充放電回路４から供給する定電流量をベース電流に対して大きくする必要がある。これに対し、トランジスタＭ１０をＭＯＳトランジスタで構成することにより、充放電回路４から供給される電荷の全てが積分コンデンサ８に蓄積されるため、小さな容量でも高い精度で、電荷の蓄積時間と放電時間とのバランスをとることが出来、基準電流生成回路３で生成される基準電流を少なくすることが可能となり、発振回路１全体の回路形成に必要な面積を削減し、かつ消費電流を大幅に抑えることができる。
【００３２】
さらに、温度変化によるデバイス特性の変動に基づいて、発振回路１の発振周波数にばらつきが発生する。すなわち、基準電流生成回路３において、トランジスタＱ３６，Ｑ３７のベース−エミッタ間電圧ＶＢＥ（ダイオードの順方向電圧）が、温度変化に対して負の特性（一般的な温度係数として「−２ｍＶ／℃」）、すなわち温度が上昇すると電圧ＶＢＥが低下する特性を有するため、温度が上昇すると電圧ＶＢＥが低下し、トランジスタＱ３６，Ｑ３７に流れる電流量が増加し、結果的にトランジスタＱ３８を流れる基準電流の電流値が増加する。この基準電流の増加により、充放電回路４の電流量も同様に増加し、積分コンデンサ８に対する電荷の蓄積及び放電の時間が短くなり、発振回路１の発振周波数が上昇することになる。温度低下の場合には、上述した内容と逆の効果により、発振周波数が低下する。ここで、温度変化と同様に変化する特性を正特性とし（例えば、抵抗の場合、温度が上昇すると抵抗値が高くなる）、温度変化と相反して変化する特性を負特性としている（例えば、抵抗の場合、温度が上昇すると抵抗値が低下する、また、バイポーラトランジスタの場合、温度が上昇するとベース−エミッタ間電圧ＶＢＥが低下する）。
【００３３】
上述した周波数のばらつきを抑えるため、基準電流生成回路３及びヒステリシス回路６において、以下に示すような温度特性の変化に対する補償を行っている。温度変化に対して負特性を有する、トランジスタＱ３６，Ｑ３７のベース−エミッタ間の電圧ＶＢＥの変動に対応させて、抵抗Ｒ７を温度変化に対して正特性で変化する材料で作成している。これにより、温度変化において、負特性のベース−エミッタ間の電圧ＶＢＥの変動に対して、正特性の抵抗Ｒ７の抵抗値の相反する変動により、トランジスタＱ３６，Ｑ３７のコレクタ電流のばらつきを補償する。すなわち、温度が上昇したとき、ベース−エミッタ間電圧ＶＢＥが低下することにより、ベース電流が増加するのを防止するため、抵抗Ｒ７の抵抗値を増加させて、ベース電流を減少させる方向に制御することで、コレクタ電流の増加を抑制している。この結果、充放電回路４に供給する基準電流の温度による変動を抑制し、発振回路１の総合的な発振周波数の温度依存性を低下させることが可能となる。
【００３４】
また、抵抗Ｒ７のみで、トランジスタＱ３６，Ｑ３７の変動を補償できない場合、上述した抵抗Ｒ７の補償とともに、ヒステリシス回路６の抵抗Ｒ１〜Ｒ３により、ヒステリシス回路６のヒステリシスの幅を制御、すなわち、出力電圧ＶＨ及びＶＬの値を制御することで、基準電流の変動の補償を行う。ここで、温度が上昇して基準電流が増加した場合、蓄積及び放電における電荷の変化量が大きくなるため、出力電圧ＶＨを増加させ、出力電圧ＶＬを低下させることで、電流量増加による時間の短縮に対応させて、蓄積及び放電相互に状態を変化させる閾値を広げて、時間が延びる方向に変化させることで、蓄積及び放電時間の変動を抑制し、発振周波数の補償を行う。一方、温度が低下して基準電流が減少した場合、蓄積及び放電における電荷の変化量が小さくなるため、出力電圧ＶＨを低下させ、出力電圧ＶＬを増加させることで、電流量減少による時間の遅延に対応させて、蓄積及び放電相互に状態を変化させる閾値を狭めて、時間が短縮する方向に変化させることで、発振周波数の補償を行う。このように、蓄積時間及び放電時間を調整することにより、基準電流による充放電による、積分コンデンサ８における電圧の変化による周波数の変動を補償している。
【００３５】
本発明の場合、ヒステリシス回路６において、抵抗Ｒ１と抵抗Ｒ２とを、温度変化に対して、正特性の材料を用いて作成し、抵抗Ｒ３を負特性の材料により作成し、出力電圧ＶＨ及びＶＬを基準電流の変化に対して、温度間で時間変動が無い状態に調整することによって、抵抗Ｒ７で補償しきれない範囲の基準電流の変動を補償している。ここで、ベース−エミッタ間電圧ＶＢＥの変動を補償するため、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ７の各抵抗においては、正特性の抵抗の材料として、Ｎｉ−Ｃｒ合金などの金属を用い、負特性の抵抗の材料として、真性半導体等を用いる。
【００３６】
したがって、上述した
ＶＨ  ＝  ＶＯＵＴ・Ｒ２／（ＲＨ＋Ｒ２）
ＶＬ  ＝  ＶＯＵＴ・ＲＬ／（ＲＬ＋Ｒ１）
の式において、温度が上昇した場合、出力電圧ＶＨが増加し、出力電圧ＶＬが減少し、温度が下降した場合、出力電圧ＶＨが減少し、出力電圧ＶＬが増加するように、温度変化に応じて、上限及び下限の閾値電圧の差（閾値電圧のヒステリシスの幅）が電流値の変化に対応して変化するように、抵抗値及び抵抗の材料の組み合わせを決定し、抵抗Ｒ７で補償できない範囲をカバーして補償することができる。
【００３７】
上述したように、本発明の発振回路１は、発振周波数の温度依存性を低下させることができ、すでに説明したように、電圧変動にも安定であるため、温度及び電圧変動がある場合でも、安定した発振周波数を得ることができる。
また、スイッチ回路５において、切り換えスイッチ手段として、トランジスタＭ３をＰＮＰ型バイポーラトランジスタに変更し、トランジスタＭ５をＮＰＮ型バイポーラトランジスタに変更して構成してもよい。同様に、インバータ７において、トランジスタＭ４をＰＮＰ型バイポーラトランジスタに変更し、トランジスタＭ６をＮＰＮ型バイポーラトランジスタに変更して、インバータを構成してもよい。
【００３８】
次に、図２を参照し、第１の実施形態の動作例を説明する。図２は、図１の発振器の動作を説明する波形図であり、（ａ）はコンパレータ回路９の非反転入力端子と反転入力端子における波形図、（ｂ）はコンパレータ回路９の出力信号ＣＫｏｕｔの波形図である。
時刻ｔ０〜時刻ｔ１の期間において、スイッチ回路５の各トランジスタのゲートに対し、コンパレータ９から「Ｈレベル」の信号が入力されている。このとき、コンパレータ９は、出力信号ＣＫｏｕｔを、「Ｈレベル」で出力している。このため、積分コンデンサ８に蓄積された電荷が、充放電回路４へ流入する基準電流により放電され、トランジスタＭ１０のゲート（非反転入力端子）の電圧が、電流値Ｉの基準電流に対応した割合（基準電流により単位時間当たりに減少する電荷量）で、徐々に低下している。このとき、コンパレータ９のトランジスタＭ１１のゲート（反転入力端子）には、下限の閾値として、ヒステリシス回路６から出力電圧ＶＬが入力されている。
【００３９】
次に、時刻ｔ１において、コンパレータ９は、反転入力端子に入力されている出力電圧ＶＬに対し、非反転入力端子に入力されている蓄積電圧が小さくなった（出力電圧ＶＬが蓄積電圧を超えた）ことを検出することにより、出力信号ＣＫｏｕｔを「Ｈレベル」から「Ｌレベル」に遷移させる。これにより、インバータ７の入力が「Ｌレベル」となり、出力が「Ｈレベル」に遷移するため、ヒステリシス回路６は出力電圧ＶＬから出力電圧ＶＨ、すなわち下限の閾値から上限の閾値へと、出力電圧を遷移させる。また、スイッチ回路５にも「Ｌレベル」が入力されるため、積分コンデンサ８から電荷を放電するモードから、積分コンデンサ８へ電荷を蓄積するモードへ状態が変更される。
【００４０】
これにより、時刻ｔ１〜時刻ｔ２の期間において、積分コンデンサ８に対して、電荷が充放電回路４から供給される基準電流により蓄積され、非反転入力端子の電圧が、充放電回路４の電流値Ｉの基準電流に対応した割合（基準電流により単位時間当たりに増加する電荷量）で、徐々に上昇する。
次に、時刻ｔ２において、コンパレータ９は、反転入力端子に入力されている出力電圧ＶＨに対し、非反転入力端子に入力されている蓄積電圧が大きくなった（蓄積電圧が出力電圧ＶＨを超えた）ことを検出することにより、出力信号ＣＫｏｕｔを「Ｌレベル」から「Ｈレベル」に遷移させる。これにより、インバータ７の入力が「Ｈレベル」となり、出力が「Ｌレベル」に遷移するため、ヒステリシス回路６は出力電圧ＶＨから出力電圧ＶＬ、すなわち上限の閾値から下限の閾値へと、出力電圧を遷移させる。また、スイッチ回路５にも「Ｈレベル」が入力されるため、積分コンデンサ８へ電荷を蓄積するモードから、積分コンデンサ８から電荷を放電するモードへ状態が変更される。本発明の発振回路１は、上述した時刻ｔ０〜ｔ２の各処理が繰り返されて、所定の周波数のパルスを発生させる。なお、図２において、蓄積電圧が出力電圧ＶＬよりも小さくなった時、あるいは蓄積電圧が出力電圧ＶＨよりも大きくなった時に、直に、出力信号ＣＫｏｕｔのレベルが反転しないのは、コンパレータ回路９の応答（遅延）時間等によるものである。
【００４１】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
例えば、図３に示す第２の実施形態において、図１のヒステリシス回路６における抵抗Ｒ３の一方の端子は、第１の実施形態と同様に、抵抗Ｒ１と抵抗Ｒ２とが直列に接続された接続点に接続されている。第２の実施形態と第１の実施形態との異なる構成は、上記抵抗Ｒ１の電源端子に接続されていた他方の端子が、任意の電圧値ＶＤＤの外部の外部電源に接続されている点である。他の第２の実施形態の構成は、すでに述べた第１の実施形態の構成と同様であり、各同様の構成については第１の実施形態と同一の符号を付し、説明を省略する。
【００４２】
これにより、積分コンデンサ８の電荷の蓄積電圧と比較する、ヒステリシス回路６の出力電圧ＶＨ及びＶＬは以下のように設定される。
インバータ７に「Ｈレベル」の信号が入力した場合、インバータ７の出力が「Ｌレベル」となるため、ヒステリシス回路６において、抵抗Ｒ２の他端が接地線の電圧レベル、すなわち「Ｌレベル」へ引き下げられ、電流の流れる経路は、抵抗Ｒ１と、抵抗Ｒ２及び抵抗Ｒ３の並列接続とが、外部電源と接地線との間にに接続された経路となる。これにより、ヒステリシス回路６の出力電圧ＶＬは、外部電源の電圧値をＶＤＤとすると、
ＶＬ  ＝  ＶＤＤ・ＲＬ／（ＲＬ＋Ｒ１）
ここで、ＲＬ  ＝  Ｒ２・Ｒ３／（Ｒ２＋Ｒ３）
となる。
【００４３】
一方、インバータ７に「Ｌレベル」の信号が入力した場合、出力は「Ｈレベル」となり、抵抗Ｒ３の他端が信号線ＯＵＴの電圧レベル、すなわち「Ｈレベル（電圧ＶＯＵＴ）」へ引き上げられ、抵抗Ｒ１の他端が外部電源に接続されている状態となる。これにより、電流の流れる経路は、外部電源から電流が供給される抵抗Ｒ１、及び信号線ＯＵＴから電流が供給される抵抗Ｒ２の並列接続と、抵抗Ｒ３とが直列に接続された経路となる。これにより、ヒステリシス回路６の出力電圧ＶＨは、
ＶＨ  ＝  Ｒ２・（ＶＤＤ・Ｒ３＋ＶＯＵＴ・Ｒ１）／（Ｒ１・Ｒ３＋Ｒ２・Ｒ３＋Ｒ１・Ｒ２）
となる（抵抗Ｒ１，Ｒ２，Ｒ３の符号を抵抗値として使用）。
【００４４】
上述したように、外部電源の電圧値ＶＤＤを任意に調整することにより、出力電圧ＶＨ及びＶＬの電圧値を制御、すなわち、ヒステリシスの幅を外部電源の電圧値ＶＤＤにより調整することができる。これにより、積分コンデンサ８に電荷を蓄積している状態（蓄積モード）の時間である蓄積時間、及び蓄積コンデンサ８から電荷を放電している状態（放電モード）の時間である放電時間を制御し、出力するパルスの周波数を任意に制御することができる。また、ヒステリシス回路６の出力する上限の閾値及び下限の閾値の電圧値が異なるのみで、動作は第１の実施形態と同様のため、動作の説明は省略する。
したがって、第２の実施形態の発振回路は、第１の実施形態の効果に加えて、外部の電圧源の電圧値により、任意に周波数を変更することができ、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）等に用いられるＶＣＯ（電圧制御発振器）として、使用することもできる。
【００４５】
次に、図４を参照して、本発明で用いられている定電圧源１０の構成例の説明を行う。定電圧源１０は、電源線と接地線とが発振回路１と共通に接続されていれば、この発振回路１の内部または外部のいずれに設けても良い。以下、発振回路１の集積回路内部に設けたものとして説明を行う。
定電圧源１０は、バンドギャップ基準電圧源であり、定電流回路１１，定電圧回路１２，及びバッファ回路１３から構成されている。
定電流回路１１は、ＩＣ内部の電源線と接続されており、電源線の電圧変動に対して、所定の変動範囲において一定の定電流を生成する回路である。ここで、定電流回路１１は、トランジスタＱ５３〜Ｑ６１（ＮＰＮ型バイポーラトランジスタ）及びＱ４６〜Ｑ４８（ＰＮＰ型バイポーラトランジスタ）と、抵抗Ｒ１１〜Ｒ１４とから構成されている。トランジスタＱ５８〜Ｑ６１と、トランジスタＱ５４〜Ｑ５７とからなるカレントミラー回路が形成され、各々エミッタが抵抗Ｒ１３，Ｒ１４を介して接地線に接続されている。このエミッタ抵抗である抵抗Ｒ１３と抵抗Ｒ１４との抵抗比により、上記カレントミラー回路における電流値の比が設定されている。トランジスタＱ４８のコレクタと、トランジスタＱ５８〜Ｑ６１のコレクタとは、抵抗Ｒ１２を介して接続されている。また、トランジスタＱ４８はエミッタが電源線に接続され、ベースがトランジスタＱ５４〜Ｑ５７のコレクタに接続されている。これにより、カレントミラー回路の出力（トランジスタＱ５４〜Ｑ５７からの出力）がトランジスタＱ４８のコレクタを介してカレントミラー回路の入力（トランジスタＱ５８〜Ｑ６１のベース及びコレクタ）に正帰還されている。
【００４６】
トランジスタＱ５３は、エミッタがトランジスタＱ５４〜Ｑ５７のエミッタと接続されている。トランジスタＱ４７はエミッタが電源線に接続され、コレクタ及びベースがトランジスタＱ５３のコレクタと接続されている。トランジスタＱ４６はエミッタが抵抗Ｒ１１を介して電源線に接続され、コレクタがトランジスタＱ５４〜Ｑ５７のコレクタに接続されている。そして、トランジスタＱ４７はベースとコレクタが接続され、トランジスタＱ４６とベースを共通に接続され、カレントミラー回路の能動負荷を形成している。したがって、トランジスタＱ４７，Ｑ４６，Ｑ５３〜Ｑ５７及び抵抗Ｒ１１，Ｒ１３により、差動回路が構成されており、トランジスタＱ５３とトランジスタＱ５４〜Ｑ５７とのコレクタ電流は相反した電流値の増減を行うことになる。
【００４７】
このため、トランジスタＱ４８のコレクタ電流により、抵抗Ｒ１２の電圧降下によって変化するトランジスタＱ４８のコレクタ電圧が変化し、トランジスタＱ５３のベースに流れる電流が制御される。この結果、トランジスタＱ５３のコレクタ電流が変化することにより、トランジスタＱ４６及びＱ４７の電流値が制御され、トランジスタＱ５４〜Ｑ５７のコレクタ電流に基づきトランジスタＱ４８のベース電圧が変化するため、トランジスタＱ４８のコレクタ電流、すなわち定電流が一定となるよう制御されることになる。
【００４８】
例えば、電源電圧が上昇し、抵抗Ｒ１２に流れる電流が増加しようとすると、コレクタ及びベースが接続されたトランジスタＱ５８〜Ｑ６１に流れる電流も増加することとなる。これにより、トランジスタＱ５３においては、ベース電流が上昇し、コレクタ電流（エミッタ電流）が増加する。そして、トランジスタＱ４７のコレクタ電流が増加し、これに伴って、トランジスタＱ４７とカレントミラーを形成するトランジスタＱ４６のコレクタ電流も増加する。この結果、トランジスタＱ４８のベース電圧が上昇することにより、ベース電流が減少してコレクタ電流が減少する。そして、トランジスタＱ５８〜Ｑ６１に流れる電流も減少することになる。電源電圧が低下した場合には、上述と逆の動作が行われ、結局、電源電圧が変動しても、トランジスタＱ４８のコレクタ電圧を上述した差動回路が検出して、常に電流値が一定の定電流をトランジスタＱ４８に流すよう制御が行われる。
【００４９】
次に、定電圧回路１２は、電源線と接地線との間に、トランジスタＱ４９（ＰＮＰ型バイポーラトランジスタ）、トランジスタＱ５０，Ｑ６２（ＮＰＮ型バイポーラトランジスタ）及び抵抗Ｒ１５が直列に接続されて構成されている。そして、トランジスタＱ４９に流れるコレクタ電流、すなわち、定電流回路１１により制御される定電流を電圧に変換して、定電圧として出力している。ここで、トランジスタＱ５０，Ｑ６２は、ＮＰＮバイポーラトランジスタであり、各々ダイオード接続（コレクタとベースとを接続）されて、ダイオードとして直列に接続されている。トランジスタＱ４９は、エミッタが電源線に接続され、ベースがトランジスタＱ４８のベースに接続され、コレクタがトランジスタＱ５０のコレクタ及びベースに接続されている。
【００５０】
このため、トランジスタＱ４９のコレクタ電圧（定電圧）は、トランジスタＱ５０，Ｑ６２のベース−エミッタ間電圧ＶＢＥの加算値と、抵抗Ｒ１５に流れる電流による電圧降下の電圧とを加算した電圧となる。すでに定電流回路１１の説明で述べたように、トランジスタＱ４８及びＱ４９に流れる上記定電流は電源電圧の変動に対して一定であるが、トランジスタＱ４８，Ｑ５８〜Ｑ６１及び抵抗１２，１５が温度特性を有するため、温度の変化に伴い変動することとなる。すなわち、定電流回路１１において、トランジスタＱ４８，Ｑ５８〜Ｑ６１のベース−エミッタ間電圧が負の温度特性を有し、抵抗Ｒ１２及びＲ１４の抵抗値が正の温度特性を有している。この抵抗Ｒ１２の抵抗値を調整することにより、トランジスタＱ４８及びＱ４９に流れる定電流の温度変化を抑制する。さらに、定電圧回路１２において、負の温度特性を有するトランジスタＱ５０，Ｑ６２のベース−エミッタ間電圧ＶＢＥと、正の温度係数を有する抵抗Ｒ１５の抵抗値との組み合わせにより、温度による定電流の変動をキャンセルすることで、発生する定電圧を温度に対しても一定となるよう補償している。図３の定電圧源１０は２．２Ｖの定電圧を発生する構成であり、定電圧の電圧値に対応して、ダイオード接続されたトランジスタの数とＲ１５の抵抗値とで変動の補償範囲を調整する。
【００５１】
また、バッファ回路１３は、定電圧回路１２の生成した定電圧を外部回路に供給するものであり、電源線及び接地線間におけるトランジスタＱ５１，Ｑ６３（ＮＰＮバイポーラトランジスタ）の直列回路と、電源線及び接地線間におけるトランジスタＱ６５，トランジスタＱ５２（ＰＮＰ型バイポーラトランジスタ），トランジスタＱ６４（ＮＰＮ型バイポーラトランジスタ）の直列回路とから構成されている。トランジスタＱ５２のエミッタが生成された定電圧の出力端子となる。
エミッタが各々接地線に接続されたトランジスタＱ６３及びＱ６４のベース同士が接続され、トランジスタＱ６４のコレクタ及びベースが接続されて、カレントミラーの能動負荷が構成されている。トランジスタＱ５２は、コレクタがトランジスタＱ６４のコレクタに接続され、ベースがトランジスタＱ６３のコレクタに接続されている。トランジスタＱ５１は、コレクタが電源線に接続され、ベースがトランジスタＱ５０のコレクタに接続され、エミッタがトランジスタＱ６３のコレクタに接続されている。トランジスタＱ６５は、エミッタが電源線に接続され、ベースがトランジスタＱ４８のベースに接続され、コレクタがトランジスタＱ５２のエミッタに接続されている。
【００５２】
上記トランジスタＱ６３及びＱ６４によるカレントミラーの能動負荷により、トランジスタＱ５１のエミッタ電流と、トランジスタＱ５２のコレクタ電流とがほぼ等しくなるよう構成されている。したがって、トランジスタＱ５１のエミッタ電圧はトランジスタＱ５１のベース電圧に対してベース−エミッタ間電圧ＶＢＥ分低下するが、トランジスタＱ５２のエミッタ電圧はトランジスタＱ５２のベース（すなわち、トランジスタＱ５１のエミッタ）電圧に対してベース−エミッタ間電圧ＶＢＥ分上昇する。これにより、バッファ回路１３は、定電圧回路１２で生成された定電圧が、同様の電圧によって出力される。ここで、トランジスタＱ６５はコレクタ電流として定電流が流れ、トランジスタＱ５２の定電流負荷となっている。
なお、本発明における定電圧源は、上述したバンドギャップ定電圧源に限られず、例えば、ツェナーダイオードを用いた定電圧源であってもよい。
【００５３】
【発明の効果】
以上説明したように、本発明によるパルス発生回路によれば、下記の効果を得ることができる。
本発明のパルス発生回路によれば、基準電流生成回路により、バンドギャップ定電圧源等の定電圧源から供給される定電圧を用いて基準電流を生成し、充放電回路が前記基準電流に基づいて、積分コンデンサに対して、電荷の蓄積及び放電を行い、ヒステリシス回路により、前記定電圧から、蓄積時に上限の閾値、放電時に下限の閾値電圧を発生させ、前記各閾値電圧と積分コンデンサに蓄積された電荷による電圧とを、コンパレータにより比較し、この比較結果に基づいて蓄積及び放電を行い、この蓄積及び放電の時間により、パルスの発振周波数を決定するため、電源電圧が変動したとしても、充放電回路の使用する基準電流の電流値、ヒステリシス回路の生成する上限の閾値の電圧及び下限の閾値の電圧の変動を防止することができ、かつ、電荷の蓄積及び放電による積分コンデンサにおける積分電圧の変化量を一定とすることができるので、コンパレータで比較することで得られる、電荷の蓄積及び放電の時間間隔が変動することがなく、電源電圧が外部から供給される定電圧以下とならない限り、安定な周波数でパルスを発生させることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるパルス発生回路の構成例を示す回路図である。
【図２】図１のパルス発生回路の動作を説明するための波形図である。
【図３】本発明の第２の実施形態によるパルス発生回路の構成例を示す回路図である。
【図４】図１及び図３における定電圧回路１０の構成例を示す回路図である。
【図５】従来例によるパルス発生回路の構成を示す回路図である。
【符号の説明】
１  発振回路（パルス発生回路）
２  バッファ回路
３  基準電流生成回路
４  充放電回路
５  スイッチ回路
６  ヒステリシス回路
７  インバータ
８  積分コンデンサ
９  コンパレータ回路
１０  定電圧回路
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ９  トランジスタ（ｐチャンネル型ＭＯＳトランジスタ）
Ｍ５，Ｍ６，Ｍ７，Ｍ８  トランジスタ（ｎチャンネル型ＭＯＳトランジスタ）
Ｍ１０，Ｍ１１，Ｍ１２  トランジスタ（ｎチャンネル型ＭＯＳトランジスタ）
Ｒ１，Ｒ２，Ｒ３，Ｒ６，Ｒ７  抵抗
Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７  トランジスタ（ＰＮＰ型バイポーラトランジスタ）
Ｑ８，Ｑ１２，Ｑ１３  トランジスタ（ＰＮＰ型バイポーラトランジスタ）
Ｑ１４，Ｑ１５，Ｑ１７  トランジスタ（ＰＮＰ型バイポーラトランジスタ）
Ｑ２０，Ｑ２１，Ｑ２２，Ｑ２３  トランジスタ（ＮＰＮ型バイポーラトランジスタ）
Ｑ２４，Ｑ３６，Ｑ３７，Ｑ３８  トランジスタ（ＮＰＮ型バイポーラトランジスタ）
Ｑ３９，Ｑ４０，Ｑ４１，Ｑ４２  トランジスタ（ＮＰＮ型バイポーラトランジスタ）
Ｑ４３  トランジスタ（ＮＰＮ型バイポーラトランジスタ）
【図１】
2005051358.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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