(57)【要約】【課題】  高い読み出しマージンを確保できる半導体集積回路装置を提供する。【解決手段】  半導体集積回路装置は、縁に沿って延在する第１領域と第１領域により囲まれた第２領域とから構成された半導体基板Ｃを有する。メモリセルアレイＭＣＡは、第２領域内に配設され、ＭＴＪ素子を有する複数のセルから構成される。複数のゲートトランジスタＱＧは、第２領域内に配設され、それぞれがセルからの信号読み出し経路である１つのビット線と接続された第１端および第１端の他方の第２端とからなる電流通路を有する。複数のデータバスＤＢＧは、それぞれが同数個の第２端と接続される。接続制御回路Ｓは、第２領域内に配設され、複数のデータバスの末端と接続され、複数のデータバスの選択された２つを第１出力端および第２出力端に接続する。増幅回路Ａは、第２領域内に配設され、第１出力端および第２出力端から出力される信号に応じた電位の差を増幅する。【選択図】      図１
2005166087.tif 000002
【特許請求の範囲】
【請求項１】
縁に沿って延在する第１領域と前記第１領域により囲まれた第２領域とから構成された半導体基板と、
前記第２領域内に配設され、且つＭＴＪ素子を有する複数のセルから構成された、複数のメモリセルアレイと、
前記第２領域内に配設され、且つそれぞれが前記セルからの信号読み出し経路である１つのビット線と接続された第１端および前記第１端の他方の第２端とからなる電流通路を有する、複数のゲートトランジスタと、
それぞれが同数個の前記第２端と接続された複数のデータバスと、
前記第２領域内に配設され、且つ前記複数のデータバスの末端と接続され、且つ前記複数のデータバスの選択された２つを第１出力端および第２出力端に接続する接続制御回路と、
前記第２領域内に配設され、且つ前記第１出力端および前記第２出力端から出力される信号に応じた電位の差を増幅する増幅回路と、
を具備することを特徴とする半導体集積回路装置。
【請求項２】
半導体基板と、
前記半導体基板の中央に配設され、且つＭＴＪ素子を有する複数のセルから構成された、複数のメモリセルアレイと、
前記半導体基板上の前記複数のメモリセルアレイの周囲のみに配設された、前記複数のメモリセルアレイのそれぞれに対する複数の周辺機能部と、
を具備し、
前記複数の周辺機能部の少なくとも１つは、
それぞれが前記セルからの信号読み出し経路である１つのビット線と接続された第１端および前記第１端の他方の第２端とからなる電流通路を有する複数のゲートトランジスタと、
それぞれが同数個の前記第２端と接続された複数のデータバスと、
前記複数のデータバスの末端と接続され、且つ前記複数のデータバスの選択された２つを第１出力端および第２出力端に接続する接続制御回路と、
前記第１出力端および前記第２出力端から出力される信号に応じた電位の差を増幅する増幅回路と、
を含むことを特徴とする半導体集積回路装置。
【請求項３】
前記複数のセルは、一端を前記ＭＴＪ素子と接続され、且つ他端を接地された選択トランジスタを有することを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
【請求項４】
前記メモリセルアレイは、前記選択トランジスタを除くトランジスタを有さないことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記複数のセルは、
データを記憶する複数のメモリセルと、
前記データの判定に用いられる参照データを記憶する複数の参照セルと、
を含むことを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
【請求項６】
前記複数のゲートトランジスタは、
前記メモリセルからの信号読み出し経路である１つのビット線と接続された複数のデータゲートトランジスタと、
前記参照セルからの信号読み出し経路である１つの参照ビット線と接続された複数の参照データゲートトランジスタと、
を含むことを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記複数の参照データゲートトランジスタは、それぞれが前記複数のデータバスの１つに接続されることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記複数の参照セルは、
“０”データを記憶する第１参照セルと、
“１”データを記憶する第２参照セルと、
を含むことを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記接続制御回路は、
前記第１参照セルと選択的に接続される前記複数のデータバスの１つの第１データバス、および前記第２参照セルと選択的に接続される前記複数のデータバスの１つの第２データバス、をともに前記第１出力端と接続するとともに、
前記メモリセルの１つの第１メモリセルと選択的に接続される前記複数のデータバスの１つの第３データバスを前記第２出力端と接続する、
機能を有することを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１０】
前記増幅回路は、前記第１出力端および前記第２出力端から供給された信号を前記信号に応じた所定の電位にクランプするクランプ回路部を含むことを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１１】
前記接続制御回路は、第３出力端をさらに具備し、且つ前記第１メモリセルと同じアドレスにより選択される第２メモリセルと選択的に接続される前記複数のデータバスの１つの第４データバスを前記第３出力端と接続する機能をさらに有し、
前記増幅回路は、前記第１出力端および前記第２出力端から出力される信号に応じた電位の差を増幅する第１部分と、前記第１出力端および前記第３出力端から出力される信号に応じた電位の差を増幅する第２部分と、を有する、
ことを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１２】
前記増幅回路は、前記第２領域内に配設された、前記第１出力端、前記第２出力端、および前記第３出力端から供給された信号を前記信号に応じた所定の電位にクランプするクランプ回路部をさらに具備することを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１３】
前記接続制御回路は、前記複数のデータバスから供給された信号を、前記信号に応じた所定の電位にクランプするクランプ回路部を含むことを特徴とする請求項１１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えば、磁気ランダムアクセスメモリの読み出し回路方式に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（Magnetic Random Access Memory）のセルは、図１８に示すように、ＭＴＪ（Magnetic Tunnel Junction）素子ＭＴＪと、一端がＭＴＪ素子と接続され、他端がグランド電位線と接続された選択トランジスタＴｒから構成される。ＭＴＪ素子は、２枚の強磁性体層と、これらに挟まれた絶縁層とからなる積層構造を有し、スピン偏局トンネル効果による磁気抵抗の変化を利用して、情報を記録する。ＭＴＪ素子ＭＴＪへの情報の書き込みは、ＭＴＪ素子ＭＴＪを交差点として直交するビット線ＢＬおよび書き込みワード線ＷＷＬが合成磁界により２枚の強誘電体層の相対的なスピンの向きを変えることにより行われる。選択トランジスタＴｒのゲートには、セルを選択するための読み出しワード線ＲＷＬが接続される。
【０００３】
図１９は、従来のＭＲＡＭの主要部の構成を示す図である。ビット線ＢＬ０〜ＢＬ３、ＲＢＬ０、ＲＢＬ１と、ワード線ＷＬ０〜ＷＬ３の各交点に設けられたセルのうち、破線で囲まれたものが参照セル、その他が、メモリセルである。メモリセルＭＣから読み出された読み出し電位、および参照電位発生用の参照セルＲＭＣから読み出された参照電位は、電流コンベヤーＣＣにより電圧に変換され、２つの電圧がセンスアンプＳＡにより比較増幅される。
【０００４】
参照電位読み出しバスＲＤＢには、２つの読み出しゲートトランジスタＲＱが接続されている。これは、それぞれの読み出しゲートトランジスタと接続された参照セルＲＭＣに記憶された“０”情報と“１”情報とを合わせることにより、２値の中間の値の参照電位を生成するためである。一方、読み出しデータバスＤＢには、メモリの容量に応じた数の読み出しゲートトランジスタＱが接続され、その数（総ゲート幅）は、読み出しゲートトランジスタＲＱと異なる。したがって、これらトランジスタＱ、ＲＱのＰＮ接合リーク電流およびチャネルリーク電流の総量、ひいてはＣＲ時定数が読み出しデータバス線ＤＢ、ＲＤＢの間で異なる。よって、電流コンベヤーＣＣにおける電圧変換速度が読み出しデータバス線ＤＢ、ＲＤＢの間で異なり、特にセンス増幅の初期の段階でセンス増幅が正常に行われないことに起因して、誤った出力Ｖｏｕｔが出力されることがある。この結果、読み出しマージンが低下する。
【０００５】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】特開2002-222589号公報
【特許文献２】米国特許第6,445,612号明細書
【非特許文献１】Roy Scheuerlein et al., A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell, 「2000 ISSCC Digest of Technical Papers」, （米国）， 2000年2月， p.128-129
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、高い読み出しマージンを確保できる半導体集積回路装置を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の第１の視点による半導体集積回路装置は、縁に沿って延在する第１領域と前記第１領域により囲まれた第２領域とから構成された半導体基板と、前記第２領域内に配設され、且つＭＴＪ素子を有する複数のセルから構成された、複数のメモリセルアレイと、前記第２領域内に配設され、且つそれぞれが前記セルからの信号読み出し経路である１つのビット線と接続された第１端および前記第１端の他方の第２端とからなる電流通路を有する、複数のゲートトランジスタと、それぞれが同数個の前記第２端と接続された複数のデータバスと、前記第２領域内に配設され、且つ前記複数のデータバスの末端と接続され、且つ前記複数のデータバスの選択された２つを第１出力端および第２出力端に接続する接続制御回路と、前記第２領域内に配設され、且つ前記第１出力端および前記第２出力端から出力される信号に応じた電位の差を増幅する増幅回路と、を具備することを特徴とする。
【０００８】
本発明の第２の視点による半導体集積回路装置は、半導体基板と、前記半導体基板の中央に配設され、且つＭＴＪ素子を有する複数のセルから構成された、複数のメモリセルアレイと、前記半導体基板上の前記複数のメモリセルアレイの周囲のみに配設された、前記複数のメモリセルアレイのそれぞれに対する複数の周辺機能部と、を具備し、前記複数の周辺機能部の少なくとも１つは、それぞれが前記セルからの信号読み出し経路である１つのビット線と接続された第１端および前記第１端の他方の第２端とからなる電流通路を有する複数のゲートトランジスタと、それぞれが同数個の前記第２端と接続された複数のデータバスと、前記複数のデータバスの末端と接続され、且つ前記複数のデータバスの選択された２つを第１出力端および第２出力端に接続する接続制御回路と、前記第１出力端および前記第２出力端から出力される信号に応じた電位の差を増幅する増幅回路と、を含むことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、高い読み出しマージンを確保できる半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体集積回路装置のレイアウト図である。図１に示すように、半導体チップＣ上の中央近傍に複数のメモリセルアレイＭＣＡが設けられている。各メモリセルアレイＭＣＡには、図１８に示すようなＭＴＪ素子ＭＴＪと選択トランジスタＴｒとからなる複数のセルおよび、ビット線およびワード線等の配線のみが設けられている。すなわち、その他のスイッチ等は設けられていない。
【００１２】
メモリセルアレイＭＣＡが密集する領域の周囲の領域に、メモリセルアレイＭＣＡと独立して、ロウデコーダＲＤ、読み出しゲートトランジスタ群ＱＧ、読み出しデータバス群ＤＢＧ、カラムデコーダＣＤが設けられる。ロウデコーダＲＤ、読み出しゲートトランジスタ群ＱＧ、読み出しデータバス群ＤＢＧ、カラムデコーダＣＤは、各メモリセルアレイＭＣＡに対して設けられる。
【００１３】
各ロウデコーダＲＤは、各メモリセルアレイＭＣＡと隣接する位置に設けられ、アドレス信号に応じてワード線（図示せぬ）を駆動する。読み出しゲートトランジスタ群ＱＧ、読み出しデータバス群ＤＢＧ、カラムデコーダＣＤは、各メモリセルアレイＭＣＡの、ロウデコーダＲＤと向き合う辺と異なる辺に順に並んで設けられる。読み出しゲートトランジスタ群ＱＧは、メモリセルアレイＭＣＡ内のセル（図示せぬ）と、読み出しデータバス群ＤＢＧとの間に接続される。カラムデコーダＣＤは、アドレス信号に応じて読み出しゲートトランジスタ群ＱＧ内の読み出しゲートトランジスタ（図示せぬ）をオン、オフし、この結果、所定のセルと読み出しデータバスとが選択的に接続される。
【００１４】
読み出しデータバス群ＤＢＧの末端は、読み出しデータバスセレクタ（接続制御回路）Ｓと接続される。読み出しデータバスセレクタＳは、２つの出力端を有し、複数の読み出しデータバスのうちの２つをこれら出力端に選択的に接続する。読み出しデータバスセレクタＳは、出力端を介して読み出しアンプ部（増幅回路）Ａと接続される。読み出しアンプ部Ａは、読み出しデータバスセレクタＳの出力する電流を電圧に変化し、２つの電位差を増幅する。
【００１５】
読み出しアンプ部Ａは、共通読み出しデータバスＧＢ、ドライバＤを介して出力パッドＰと接続される。
【００１６】
図２は、第１実施形態の一部を詳細に示す図であり、図１のメモリセルアレイＭＣＡ、読み出しゲートトランジスタ群ＱＧ、読み出しデータバス群ＤＢＧ、読み出しデータバスセレクタＳ１、読み出しアンプ部Ａの内部を示している。図２に示すように、メモリセルアレイＭＣＡ内には、マトリックス状に配置されたセルが設けられる。セルは、データを記憶するメモリセル、参照電位（参照データ）を発生するための参照セルとから構成され、ワード線ＷＬ０〜ＷＬ３、ビット線ＢＬ０〜ＢＬ７、ＲＢＬ００、ＲＢＬ０１、ＲＢＬ１０、ＲＢＬ１１の各交点に設けられる。ビット線（参照ビット線）ＲＢＬ００、ＲＢＬ０１、ＲＢＬ１０、ＲＢＬ１１と接続された、破線により囲まれたセルが参照セルＲＭＣである。その他のセルがメモリセルＭＣである。ビット線ＢＬ０〜ＢＬ７は、メモリセルＭＣからの信号読み出し経路の機能を有する。参照ビット線ＲＢＬ００、ＲＢＬ０１、ＲＢＬ１０、ＲＢＬ１１は、参照セルＲＭＣからの信号読み出し経路の機能を有する。ビット線ＲＢＬ００に接続された参照セルと、ビット線ＲＢＬ０１に接続された参照セルとは、互いに相補なデータを保持する。ビット線ＲＢＬ１０と、ＲＢＬ１１１に関しても同じである。
【００１７】
ワード線ＷＬ０〜ＷＬ３は、図１のロウデコーダＲＤと接続される。各ビット線ＢＬ０〜ＢＬ７の末端には、ＭＯＳ（Metal Oxide Semiconductor）トランジスタからなる読み出しゲートトランジスタＱ０〜Ｑ７の一端が接続される。ビット線ＲＢＬ００、ＲＢＬ０１、ＲＢＬ１０、ＲＢＬ１１の末端には、ＭＯＳトランジスタからなる読み出しゲートトランジスタＲＱ０〜ＲＱ３の一端がそれぞれ接続される。読み出しゲートトランジスタＱ０〜Ｑ７、ＲＱ０〜ＲＱ３は、図１の読み出しゲートトランジスタ群ＱＧを構成する。
【００１８】
読み出しゲートトランジスタＱ０〜Ｑ７のゲートには、カラム選択信号Ｙ０〜Ｙ７がそれぞれ供給される。読み出しゲートトランジスタＲＱ０およびＲＱ１には、カラム選択信号ＲＹ０が供給される。読み出しゲートトランジスタＲＱ２およびＲＱ３には、カラム選択信号ＲＹ１が供給される。カラム選択信号Ｙ０〜Ｙ７、ＲＹ０、ＲＹ１は、カラムデコーダから供給される。
【００１９】
読み出しゲートトランジスタＱ０、ＲＱ０、Ｑ４のそれぞれの他端は、読み出しデータバスＤＢ０と接続される。読み出しゲートトランジスタＱ１、ＲＱ１、Ｑ５のそれぞれの他端は、読み出しデータバスＤＢ１と接続される。読み出しゲートトランジスタＱ２、ＲＱ２、Ｑ６のそれぞれの他端は、読み出しデータバスＤＢ２と接続される。読み出しゲートトランジスタＱ３、ＲＱ３、Ｑ７のそれぞれの他端は、読み出しデータバスＤＢ３と接続される。参照セルと接続されるビット線ＲＢＬ００、ＲＢＬ０１、ＲＢＬ１０、ＲＢＬ１１は、読み出しデータバスＤＢ０〜ＤＢ３と同数、設けられる。また、各読み出しデータバスＤＢ０〜ＤＢ３に接続される読み出しゲートトランジスタＱ０〜Ｑ７、ＲＱ０〜ＲＱ３の総数は、全て等しい。
【００２０】
読み出しデータバスＤＢ０〜ＤＢ３の末端は、読み出しデータバスセレクタＳ１と接続される。読み出しデータバスセレクタＳ１の出力端ＰＩＮ、ＭＩＮは、クランプトランジスタＣＱ０、ＣＱ１を介して電流コンベヤーＣＣ１に供給される。電流コンベヤーＣＣ１の出力端ＯＵＴ１、ＯＵＴ２は、センスアンプＳＡの反転入力端、非反転入力端にそれぞれ接続される。
【００２１】
次に、図２の回路の動作について、図３〜図６を参照して説明する。図３は、カラム選択信号Ｙ０またはＹ４が選択される場合、すなわち読み出しデータバスＤＢ０にデータが読み出される場合の状態を示している。この場合、読み出しデータバスＤＢ２、ＤＢ３の対に参照電位が読み出される。すなわち、ワード線ＷＬ０〜ＷＬ３のいずれかが選択された後、カラム選択信号Ｙ０またはＹ４と、カラム選択信号ＲＹ１とが選択される。読み出しデータバスセレクタＳ１は、読み出しデータバスＤＢ０を出力端ＰＩＮに接続し、読み出しデータバスＤＢ２、ＤＢ３を出力端ＭＩＮに接続する。
【００２２】
図４は、カラム選択信号Ｙ１またはＹ５が選択される場合、すなわち読み出しデータバスＤＢ１にデータが読み出される場合の状態を示している。この場合、読み出しデータバスＤＢ２、ＤＢ３の対に参照電位が読み出される。すなわち、ワード線ＷＬ０〜ＷＬ３のいずれかが選択された後、カラム選択信号Ｙ１またはＹ５と、カラム選択信号ＲＹ１とが選択される。読み出しデータバスセレクタＳ１は、読み出しデータバスＤＢ１を出力端ＰＩＮに接続し、読み出しデータバスＤＢ２、ＤＢ３を出力端ＭＩＮに接続する。
【００２３】
図５は、カラム選択信号Ｙ２またはＹ６が選択される場合、すなわち読み出しデータバスＤＢ２にデータが読み出される場合の状態を示している。この場合、読み出しデータバスＤＢ０、ＤＢ１の対に参照電位が読み出される。すなわち、ワード線ＷＬ０〜ＷＬ３のいずれかが選択された後、カラム選択信号Ｙ２またはＹ６と、カラム選択信号ＲＹ０とが選択される。読み出しデータバスセレクタＳ１は、読み出しデータバスＤＢ２を出力端ＰＩＮに接続し、読み出しデータバスＤＢ０、ＤＢ１を出力端ＭＩＮに接続する。
【００２４】
図６は、カラム選択信号Ｙ３またはＹ７が選択される場合、すなわち読み出しデータバスＤＢ３にデータが読み出される場合の状態を示している。この場合、読み出しデータバスＤＢ０、ＤＢ１の対に参照電位が読み出される。すなわち、ワード線ＷＬ０〜ＷＬ３のいずれかが選択された後、カラム選択信号Ｙ３またはＹ７と、カラム選択信号ＲＹ０とが選択される。読み出しデータバスセレクタＳ１は、読み出しデータバスＤＢ３を出力端ＰＩＮに接続し、読み出しデータバスＤＢ０、ＤＢ１を出力端ＭＩＮに接続する。
【００２５】
次に、読み出しデータバスセレクタＳ１について、図７を参照して説明する。図７は、読み出しデータバスセレクタＳ１の回路構成の一例を示している。図７の回路を用いることにより、図３〜図６の動作を実現できる読み出しデータバスセレクタＳ１を得られる。図７に示すように、読み出しデータバスセレクタＳ１は、セレクタ部とデコーダ部とを有する。セレクタ部は、デコーダ部の制御に応じて読み出しデータバスＤＢ０〜ＤＢ３と出力端ＰＩＮ、ＭＩＮとを選択的に接続する。セレクタ部は、Ｎ型ＭＯＳトランジスタＱＮ１〜ＱＮ８から構成される。
【００２６】
読み出しデータバスＤＢ０は、Ｎ型ＭＯＳトランジスタＱＮ１、ＱＮ２の一端と接続される。トランジスタＱＮ１の他端は出力端ＰＩＮと接続され、トランジスタＱＮ２の他端は出力端ＭＩＮと接続される。
【００２７】
読み出しデータバスＤＢ１は、Ｎ型ＭＯＳトランジスタＱＮ３、ＱＮ４の一端と接続される。トランジスタＱＮ３の他端は出力端ＭＩＮと接続され、トランジスタＱＮ４の他端は出力端ＰＩＮと接続される。
【００２８】
読み出しデータバスＤＢ２は、Ｎ型ＭＯＳトランジスタＱＮ５、ＱＮ６の一端と接続される。トランジスタＱＮ５の他端は出力端ＰＩＮと接続され、トランジスタＱＮ６の他端は出力端ＭＩＮと接続される。
【００２９】
読み出しデータバスＤＢ４は、Ｎ型ＭＯＳトランジスタＱＮ７、ＱＮ８の一端と接続される。トランジスタＱＮ７の他端は出力端ＭＩＮと接続され、トランジスタＱＮ８の他端は出力端ＰＩＮと接続される。
【００３０】
デコーダ部は、アドレス信号に応じてセレクタ部を制御し、ナンド回路ＮＤ１〜ＮＤ４とインバータＩＶ１〜ＩＶ４から構成される。ナンド回路ＮＤ１には、信号／ＹＡ０（／は反転信号を表す）、／ＹＡ１が供給される。ナンド回路ＮＤ１の出力はインバータ回路ＩＶ１を介してトランジスタＱＮ１のゲートに供給される。ＹＡ０は、カラムアドレスの最下位のビットであり、ＹＡ１はＹＡ０の１つ上位のビットである。信号ＹＡ１は、トランジスタＱＮ２、ＱＮ３のゲートに供給される。
【００３１】
ナンド回路ＮＤ２には、信号ＹＡ０、／ＹＡ１が供給される。ナンド回路ＮＤ２の出力は、インバータ回路ＩＶ２を介してトランジスタＱＮ４のゲートに供給される。ナンド回路ＮＤ３には、信号／ＹＡ０、ＹＡ１が供給される。ナンド回路ＮＤ３の出力は、インバータ回路ＩＶ３を介してトランジスタＱＮ５のゲートに供給される。
【００３２】
信号／ＹＡ１は、トランジスタＱＮ６、ＱＮ７のゲートに供給される。ナンド回路ＮＤ４には、信号ＹＡ０、ＹＡ１が供給される。ナンド回路ＮＤ４の出力は、インバータＩＶ４を介してトランジスタＱＮ８のゲートに供給される。
【００３３】
図２の回路において、カラム選択信号Ｙ０およびＹ４を選択するカラムアドレスの最下位の２ビットを００とし、同様に、Ｙ１およびＹ５に対して１０、Ｙ２およびＹ６に対して０１、Ｙ３およびＹ７に対して１１とする。こうすることによって、カラム選択信号Ｙ０が選択される際、ＹＡ０＝“０”、ＹＡ１＝“０”となる。よって、図７のデータバスセレクタＳ１のトランジスタＱＮ１がオンし、読み出しデータバスＤＢ０と出力端ＰＩＮが接続される。この結果、ビット線ＢＬ０と接続されたメモリセルから出力端ＰＩＮにデータが読み出される。また、トランジスタＱＮ６、ＱＮ７がともにオンすることにより、読み出しデータバスＤＢ２、ＤＢ３がともに出力端ＭＩＮに接続される。この結果、ビット線ＲＢＬ１０、ＲＢＬ１１と接続された参照セルＲＭＣから、“０”データおよび“１”データが読み出され、これらが合算された参照電位が出力端ＭＩＮに読み出される。
【００３４】
同様に、例えばカラム選択信号Ｙ２が選択される場合、ＹＡ０＝“０”、ＹＡ１＝“１”となる。よって、読み出しデータバスＤＢ２が出力端ＰＩＮに接続され、読み出しデータバスＤＢ０、ＤＢ１がともに出力端ＭＩＮに接続される。
【００３５】
次に、電流コンベヤーＣＣ１について、図８を参照して説明する。図８は、電流コンベヤーＣＣ１の回路構成の一例を示している。図８に示すように、電流コンベヤーＣＣ１は、例えば３つのＰ型ＭＯＳトランジスタＱＰ１〜ＱＰ３により構成される。トランジスタＱＰ１〜ＱＰ３は、全て同じゲート幅を有する。トランジスタＱＰ１およびＱＰ２は、電源電位線ＶＣＣと入力端ＩＮ１との間に接続される。入力端ＩＮ１は、読み出しデータバスセレクタＳ１の出力端ＭＩＮからの信号が供給される。トランジスタＱＰ１およびＱＰ２の各ゲートは、入力端ＩＮ１および出力端ＯＵＴ１に接続される。
【００３６】
トランジスタＱＰ３は、電源電位線ＶＣＣと入力端ＩＮ２との間に接続される。入力端ＩＮ２には、読み出しデータバスセレクタＳ１の出力端ＰＩＮからの信号が供給される。入力端ＩＮ２は、出力端ＯＵＴ２と接続される。また、トランジスタＱＰ３のゲートは、入力端ＩＮ１と接続される。このように、読み出しデータバスセレクタＳ１の出力端ＭＩＮは、出力端ＰＩＮに接続されるトランジスタＱＰ３の２倍のゲート幅を有するトランジスタＱＰ１、ＱＰ２が接続される。よって、“０”データと“１”データの和の信号電流の平均値に相当する参照電位が出力端ＯＵＴ１から出力される。
【００３７】
次に、センスアンプＳＡについて、図９を参照して説明する。図９は、センスアンプＳＡの回路構成の一例を示している。図９に示すように、センスアンプＳＡは、初段の両差動型のカレントミラー増幅回路と、後段の片作動型のカレントミラー増幅回路と、から構成される。初段のカレントミラー増幅回路において、反転入力端は、一端において電源を供給されるＰ型ＭＯＳトランジスタＱＰ１１のゲートに接続される。トランジスタＱＰ１１の他端は、Ｎ型ＭＯＳトランジスタＱＮ１１、ＱＮ１２の各一端に接続されるとともにトランジスタＱＮ１１のゲートに接続される。トランジスタＱＮ１１の他端と、トランジスタＱＮ１２の他端とは相互に接続され、この接続ノードは、Ｎ型ＭＯＳトランジスタＱＮ１３を介して接地される。トランジスタＱＮ１３のゲートには、センスアンプＳＡのイネーブル信号が供給される。
【００３８】
非反転入力端は、一端において電源を供給されるＰ型ＭＯＳトランジスタＱＰ１２のゲートに接続される。トランジスタＱＰ１２の他端は、Ｎ型ＭＯＳトランジスタＱＮ１４、ＱＮ１５の各一端に接続されるとともに、トランジスタＱＮ１５のゲート、トランジスタＱＮ１２のゲートに接続される。トランジスタＱＮ１４のゲートは、トランジスタＱＰ１１とトランジスタＱＮ１２との接続ノードに接続される。トランジスタＱＮ１４の他端と、トランジスタＱＮ１５の他端とは相互に接続され、この接続ノードは、トランジスタＱＮ１２とトランジスタＱＮ１３との接続ノードに接続される。
【００３９】
後段のカレントミラー接続回路において、Ｐ型ＭＯＳトランジスタＱＰ１３は、一端に電源を供給され、他端はＮ型ＭＯＳトランジスタＱＮ１６の一端と接続されるとともに自身のゲートに接続される。トランジスタＱＮ１６のゲートは、トランジスタＱＰ１１とトランジスタＱＮ１１との接続ノードに接続され、他端はＮ型ＭＯＳトランジスタＱＮ１７を介して接地される。トランジスタＱＮ１７のゲートには、イネーブル信号ＥＮが供給される。
【００４０】
Ｐ型ＭＯＳトランジスタＱＰ１４は、一端において電源を供給され、他端において、Ｎ型ＭＯＳトランジスタＱＮ１８の一端と接続されるとともに、出力ＶＯＵＴが取り出される。トランジスタＱＰ１４のゲートはトランジスタＱＰ１３のゲートと接続される。トランジスタＱＮ１８のゲートはトランジスタＱＮ１５のゲートと接続され、他端はトランジスタＱＮ１６とトランジスタＱＮ１７との接続ノードに接続される。
【００４１】
図１０は、クランプ用基準電位発生回路を示している。この回路の出力電位が、図２のクランプトランジスタＣＱ０、ＣＱ１のゲートに供給される。図１０に示すように、０．３Ｖ〜０．５Ｖの基準バイアス電位ＶＢＩＡＳがオペアンプＯＰの非反転入力端に供給される。オペアンプＯＰの出力端は、クランプ用基準電位ＶＣＬＭＰを出力する。
【００４２】
負荷用のＰ型ＭＯＳトランジスタＱＰ２１は、一端において電源を供給され、他端は自身のゲートと接続されるとともに、制御用のＮ型ＭＯＳトランジスタＱＮ２１の一端と接続される。トランジスタＱＮ２１のゲートはオペアンプＯＰの出力端と接続され、他端は、基準抵抗Ｒを介して接地されるとともに、反転入力端に接続される。
【００４３】
図１０の回路によれば、クランプ用基準電位ＶＣＬＭＰは、トランジスタＱＮ２１と抵抗Ｒとの接続ノードＮの電位を基準バイアス電位ＶＢＩＡＳに等しくするような中間電位に設定される。クランプ用電位ＶＣＬＭＰを、クランプトランジスタＣＱ０、ＣＱ１に供給することにより、メモリセルＭＣの両端に印加される電圧を所望の値にクランプすることができる。この結果、メモリセルＭＣから読み出される電流のばらつきを抑えることができる。
【００４４】
本発明の第１実施形態に係る半導体集積回路装置によれば、複数の読み出しデータバスＤＢ０〜ＤＢ３のそれぞれにおいて、同数の読み出しゲートトランジスタが接続される。このため、読み出しゲートトランジスタＱ０〜Ｑ７、ＲＱ０〜ＲＱ３に起因して発生する寄生容量の総量が、各読み出しデータバスＤＢ０〜ＤＢ３の間で等しい。また、各読み出しゲートトランジスタＱ０〜Ｑ７、ＲＱ０〜ＲＱ３の、読み出しデータバスＤＢ０〜ＤＢ３と反対の端部には、同様の構成（例えば同数直列接続された構成）のセル群が接続される。したがって、各読み出しデータバスＤＢ０〜ＤＢ３で発生するＲＣ遅延の値は等しくなり、読み出しデータバスＤＢ０〜ＤＢ３に読み出された信号電位が電圧に変換される野に要する時間も等しくなる。よって、異なる読み出しデータバスＤＢ０〜ＤＢ３に読み出された、データと参照データとを用いた場合の読み出し誤差を大幅に低減することができる。
【００４５】
また、第１実施形態によれば、メモリセルアレイＭＣＡ、読み出しゲートトランジスタＱ０〜Ｑ７、ＲＱ０〜ＲＱ３、読み出しデータバスＤＢ０〜ＤＢ３、読み出しデータバスセレクタＳ、アンプ部Ａに至る経路が直列に形成される。このため、読み出しゲートトランジスタＱ０〜Ｑ７、読み出しデータバスＤＢ０〜ＤＢ３、読み出しデータバスセレクタＳ、アンプ部Ａを含む周辺回路（周辺機能部）を、メモリセルアレイＭＣＡから独立して、半導体基板Ｃ上に形成することができる。したがって、メモリセルアレイＭＣＡ内に周辺回路の一部が設けられた場合に形成される無駄なスペースが形成されないため、メモリセルアレイＭＣＡの面積を小さく抑えることができる。特に、メモリセルアレイＭＣＡと周辺回路からなる構成が複数設けられる場合、メモリセルアレイＭＣＡを半導体基板の中央に集約させ、その周囲に周辺回路を配置することにより、半導体集積回路装置の小型化を実現できる。また、メモリセルアレイＭＣＡ内に周辺回路の一部が形成されることが無いため、各セルの配置の規則性が乱れることを回避でき、半導体集積回路装置の製造が容易になる。
【００４６】
（第２実施形態）
第２実施形態では、１つのアドレス信号に応じて複数のデータが読み出される。図１１は、本発明の第２実施形態に係る半導体集積回路装置の一部を詳細に示す図である。全体の構造は、第１実施形態（図１）と同じであり、図１１は、図１のメモリセルアレイＭＣＡ、読み出しゲートトランジスタ群ＱＧ、読み出しデータバス群ＢＧ、読み出しデータセレクタＳ（Ｓ２）、読み出しアンプ部Ａの詳細を示している。
【００４７】
図１１に示すように、読み出しゲートトランジスタＱ０、Ｑ１、Ｑ２、Ｑ３の各他端は、読み出しデータバスＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３とそれぞれ接続される。読み出しゲートトランジスタＱ４、Ｑ５、Ｑ６、Ｑ７の各他端は、読み出しデータバスＤＢ０、ＤＢ１、ＤＢ２、ＤＢ３とそれぞれ接続される。
【００４８】
読み出しゲートトランジスタＱ０、Ｑ１のゲートには、カラム選択信号Ｙ０が供給される。読み出しゲートトランジスタＱ２、Ｑ３のゲートには、カラム選択信号Ｙ１が供給される。読み出しゲートトランジスタＱ４、Ｑ５のゲートには、カラム選択信号Ｙ２が供給される。読み出しゲートトランジスタＱ６、Ｑ７のゲートには、カラム選択信号Ｙ３が供給される。
【００４９】
読み出しデータバスセレクタＳ２は、読み出しデータバスＤＢ０〜ＤＢ３のいずれか２本をともに出力端ＭＩＮに接続し、残りの２本を出力端ＰＩＮ０、ＰＩＮ１にそれぞれ接続する。
【００５０】
出力端ＰＩＮ０、ＭＩＮ、ＰＩＮ１は、クランプトランジスタＣＱ０、ＣＱ１、ＣＱ２を介して電流コンベヤーＣＣ２に接続される。出力端ＰＩＮ０、ＰＩＮ１からの出力に対応する電圧信号ＯＵＴ３、ＯＵＴ５は、センスアンプＳＡ０、ＳＡ１の非反転入力端にそれぞれ供給される。出力端ＭＩＮからの出力に対応する電圧信号ＯＵＴ４は、センスアンプＳＡ０、ＳＡ１の各反転入力端に供給される。センスアンプＳＡ０、ＳＡ１は、センスアンプＳＡと同じ構成を有する。
【００５１】
次に、図１１の回路の動作について、図１２、図１３を参照して説明する。図１２は、カラム選択信号Ｙ０またはＹ２が選択される場合、すなわち、データバスＤＢ０、ＤＢ１にデータが読み出される場合の状態を示している。この場合、読み出しデータバスＤＢ２、ＤＢ３の対に参照電位が読み出される。すなわち、ワード線ＷＬ０〜ＷＬ３のいずれかが選択された後、カラム選択信号Ｙ０またはＹ２と、カラム選択信号ＲＹ１とが選択される。読み出しデータバスセレクタＳ２は、読み出しデータバスＤＢ０、ＤＢ１を出力端ＰＩＮ０、ＰＩＮ１にそれぞれ接続し、読み出しデータバスＤＢ２、ＤＢ３を出力端ＭＩＮに接続する。
【００５２】
図１３は、カラム選択信号Ｙ１またはＹ３が選択される場合、すなわち、データバスＤＢ２、ＤＢ３にデータが読み出される場合の状態を示している。この場合、読み出しデータバスＤＢ０、ＤＢ１の対に参照電位が読み出される。すなわち、ワード線ＷＬ０〜ＷＬ３のいずれかが選択された後、カラム選択信号Ｙ１またはＹ３と、カラム選択信号ＲＹ０とが選択される。読み出しデータバスセレクタＳ２は、読み出しデータバスＤＢ２、ＤＢ３を出力端ＰＩＮ０、ＰＩＮ１にそれぞれ接続し、読み出しデータバスＤＢ０、ＤＢ１を出力端ＭＩＮに接続する。
【００５３】
次に、読み出しデータバスセレクタＳ２について、図１４を参照して説明する。図１４は、読み出しデータバスセレクタＳ２の回路構成の一例を示している。図１４の回路を用いることにより、図１２、図１３の動作を実現できるデータバスセレクタＳ２を得られる。図１４に示すように、トランジスタＱＮ１、ＱＮ５の各他端は、出力端ＰＩＮ０と接続される。トランジスタＱＮ２、ＱＮ３、ＱＮ６、ＱＮ７の各他端は、出力端ＭＩＮと接続される。トランジスタＱＮ４、ＱＮ８の各他端は、出力端ＰＩＮ１と接続される。
【００５４】
トランジスタＱＮ１、ＱＮ４、ＱＮ６、ＱＮ７の各ゲートには、信号／ＹＡ１が供給される。トランジスタＱＮ２、ＱＮ３、ＱＮ５、ＱＮ８の各ゲートには、信号ＹＡ１が供給される。
【００５５】
カラム選択信号Ｙ０またはＹ２が選択される場合、信号／ＹＡ１がハイレベルとなり、この結果、読み出しデータバスセレクタＳ２は、図１２と同じ状態を取る。カラム選択信号Ｙ１またはＹ３が選択される場合、信号ＹＡ１がハイレベルとなり、この結果、読み出しデータバスセレクタＳ２は、図１３と同じ状態を取る。
【００５６】
次に、電流コンベヤーＣＣ２について、図１５を参照して説明する。図１５は、電流コンベヤーＣＣ２の回路構成の一例を示している。図１５に示すように、カレントミラー接続されたＰ型ＭＯＳトランジスタＱＰ３１〜ＱＰ３４により構成される。トランジスタＱＰ３１〜ＱＰ３４は、全て同じゲート幅を有する。トランジスタＱＰ３１、ＱＰ３２の各一端は電源電位線ＶＣＣと接続される。トランジスタＱＰ３１の他端は、入力端ＩＮ３および出力端ＯＵＴ３と接続される。入力端ＩＮ３には、出力端ＰＩＮ０からの信号が供給される。トランジスタＱＰ３２の他端は、自身のゲートおよびトランジスタＱＰ３１のゲートと接続されるとともに、入力端ＩＮ４および出力端ＯＵＴ４と接続される。入力端ＩＮ４には、出力端ＭＩＮからの信号が供給される。
【００５７】
トランジスタＱＰ３３、ＱＰ３４の各一端は、電源電位線ＶＣＣと接続される。トランジスタＱＰ３３の他端は、自身のゲートおよびトランジスタＱＰ３４のゲートと接続されるとともに、入力端ＩＮ４および出力端ＯＵＴ４と接続される。トランジスタＱＰ３４の他端は、入力端ＩＮ５および出力端ＯＵＴ５と接続される。入力端ＩＮ５には、出力端ＰＩＮ１からの信号が供給される。
【００５８】
本発明の第２実施形態に係る半導体集積回路装置に依れば、第１実施形態と同じ効果を得られる。さらに、第２実施形態によれば、１つのアドレスによって、２ビットのデータを読み出す構成にも対応することができる。
【００５９】
（第３実施形態）
第３実施形態は、第２実施形態の変形例であり、読み出しデータバスセレクタＳ３がクランプトランジスタＣＱ０〜ＣＱ２の機能を包含している。図１６は、本発明の第３実施形態に係る半導体集積回路装置の一部を詳細に示す図である。全体の構造は、第１実施形態（図１）と同じであり、図１６は、図１のメモリセルアレイＭＣＡ、読み出しゲートトランジスタ群ＱＧ、読み出しデータバス群ＢＧ、読み出しデータセレクタＳ（Ｓ３）、読み出しアンプ部Ａの詳細を示している。動作に関しては、第２実施形態と同じである。
【００６０】
図１７は、読み出しデータバスセレクタＳ３の回路構成の一例を示している。図１７に示すように、トランジスタＱＮ１、ＱＮ４の各ゲートは、Ｎ型ＭＯＳトランジスタＱＮ３１の一端およびＰ型トランジスタＱＰ４１の一端に接続される。トランジスタＱＮ３１の他端は接地される。トランジスタＱＰ４１の他端にはクランプ用基準電位ＶＣＬＭＰが供給される。トランジスタＱＮ３１、ＱＰ４１のゲートには、信号ＹＡ１が供給される。
【００６１】
トランジスタＱＮ２、ＱＮ３の各ゲートは、Ｎ型ＭＯＳトランジスタＱＮ３２の一端およびＰ型トランジスタＱＰ４２の一端に接続される。トランジスタＱＮ３２の他端は接地される。トランジスタＱＰ４２の他端にはクランプ用基準電位ＶＣＬＭＰが供給される。トランジスタＱＮ３２、ＱＰ４２のゲートには、信号／ＹＡ１が供給される。
【００６２】
トランジスタＱＮ６、ＱＮ７の各ゲートは、Ｎ型ＭＯＳトランジスタＱＮ３３の一端およびＰ型トランジスタＱＰ４３の一端に接続される。トランジスタＱＮ３３の他端は接地される。トランジスタＱＰ４３の他端にはクランプ用基準電位ＶＣＬＭＰが供給される。トランジスタＱＮ３３、ＱＰ４３のゲートには、信号ＹＡ１が供給される。
【００６３】
トランジスタＱＮ５、ＱＮ８の各ゲートは、Ｎ型ＭＯＳトランジスタＱＮ３４の一端およびＰ型トランジスタＱＰ４４の一端に接続される。トランジスタＱＮ３４の他端は接地される。トランジスタＱＰ４４の他端にはクランプ用基準電位ＶＣＬＭＰが供給される。トランジスタＱＮ３４、ＱＰ４４のゲートには、信号／ＹＡ１が供給される。
【００６４】
図１７の読み出しデータバスセレクタＳ３によっても、第２実施形態の読み出しデータバスセレクタＳ２と、クランプトランジスタＣＱ０〜ＣＱ２と、による動作と同じ動作を実現できる。
【００６５】
本発明の第３実施形態に係る半導体集積回路装置によれば、第２実施形態と同じ効果を得られる。
【００６６】
なお、第１〜第３実施形態において、読み出しデータバスが４本の場合を例に取り説明した。しかしながら、これに限らず、メモリの容量に応じて、ビット線および読み出しデータバスの数を適宜設定することが可能である。
【００６７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１実施形態に係る半導体集積回路装置のレイアウトを示す図。
【図２】図１の回路の一部を詳細に示す図。
【図３】図２の回路の１つの状態を示す図。
【図４】図２の回路の１つの状態を示す図。
【図５】図２の回路の１つの状態を示す図。
【図６】図２の回路の１つの状態を示す図。
【図７】第１実施形態に係る読み出しデータバスセレクタの回路構成の一例を示す図。
【図８】第１実施形態に係る電流コンベヤーの回路構成の一例を示す図。
【図９】第１実施形態に係るセンスアンプの回路構成の一例を示す図。
【図１０】第１実施形態に係るクランプ用基準電位発生回路の一例を示す図。
【図１１】本発明の第２実施形態に係る半導体集積回路装置の一部を詳細に示す図。
【図１２】図１１の回路の１つの状態を示す図。
【図１３】図１１の回路の１つの状態を示す図。
【図１４】第２実施形態に係る読み出しデータバスセレクタの回路構成の一例を示す図。
【図１５】第２実施形態に係る電流コンベヤーの回路構成の一例を示す図。
【図１６】本発明の第３実施形態に係る半導体集積回路装置の一部を詳細に示す図。
【図１７】第３実施形態に係る読み出しデータバスセレクタの回路構成の一例を示す図。
【図１８】ＭＲＡＭのセルの構成を示す図。
【図１９】従来のＭＲＡＭの主要部の構成を示す図。
【符号の説明】
【００６９】
Ｃ…半導体チップ、ＭＣＡ…メモリセルアレイ、ＱＧ…読み出しゲートトランジスタ群、
ＲＤ…ロウデコーダ、ＤＢＧ…読み出しデータバス群、ＣＤ…カラムデコーダ、Ｓ、Ｓ１、Ｓ２、Ｓ３…読み出しデータバスセレクタ、Ａ…アンプ部、ＧＢ…共通読み出しデータバス、Ｄ…ドライバ、Ｐ…出力パッド、ＷＬ０〜ＷＬ３…ワード線、ＢＬ０〜ＢＬ３、ＲＢＬ００、ＲＢＬ０１、ＲＢＬ１０、ＲＢＬ１１…ビット線、ＭＣ…メモリセル、ＲＭＣ…参照セル、Ｑ０〜Ｑ７、ＲＱ０〜ＲＱ３…読み出しゲートトランジスタ、ＤＢ０〜ＤＢ３…読み出しデータバス、Ｙ０〜Ｙ７、ＲＹ０、ＲＹ１…カラム選択信号、ＣＱ０〜ＣＱ２…クランプトランジスタ、ＣＣ１〜ＣＣ３…電流コンベヤー、ＳＡ、ＳＡ０、ＳＡ１…センスアンプ、ＱＮ１〜ＱＮ８、ＱＮ１１〜ＱＮ１８、ＱＮ２１、ＱＮ３１〜ＱＮ３３
ＱＰ１〜ＱＰ３、ＱＰ１１〜ＱＰ１４、ＱＰ２１、ＱＰ３１〜ＱＰ３４、ＱＰ４１〜ＱＰ４４…トランジスタ、ＮＤ１〜ＮＤ４…ナンド回路、ＯＰ…オペアンプ、Ｒ…抵抗素子。
【図１】
2005166087.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005166087.tif 000009
【図８】
2005166087.tif 000010
【図９】
2005166087.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2005166087.tif 000017
【図１６】
2005166087.tif 000018
【図１７】
2005166087.tif 000019
【図１８】
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【図１９】
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