(57)【要約】【課題】  検査工程の工程数および作業員の削減と、製品出荷までのサイクルタイム向上および製品の品質向上を実現することができる半導体装置の製造技術を提供する。【解決手段】  半導体ウェハ上にポリシリコン，Ａｌ，Ｃｕ，Ｗなどのゲート膜を形成するゲート形成工程において、成膜工程、レジスト塗布工程、露光工程、現像工程、エッチング工程、レジスト除去工程を経て（ステップＳ１〜Ｓ６）、半導体ウェハ上に導電膜（ポリシリコン，Ａｌ，Ｃｕ，Ｗなど）を形成した後のレジスト除去工程の終了からの経過時間を監視し、この経過時間が半導体装置の電気特性を規定するゲート抵抗値を超える制限時間となったときに、以降に行うべき外観検査工程をスキップするように製造工程フローを自動的に書き換え、この書き換えた製造工程フローに基づいて工程を進めていき、外観検査工程をスキップして次の工程の異物検査工程、洗浄工程に進める（ステップＳ８，Ｓ９）。【選択図】  図２
2005051001.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハに対して各処理を行う複数の処理工程と、前記各処理後の前記半導体ウェハに対して各検査を行う複数の検査工程とを含み、
前記半導体ウェハ上に導電膜を形成する第１の処理工程の終了からの経過時間を監視し、この経過時間が半導体装置の電気特性を規定する規格値を超える制限時間となったときに、以降に行うべき第１の検査工程をスキップするように製造工程フローを自動的に書き換え、この書き換えた製造工程フローに基づいて工程を進めていくことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の処理工程は、前記半導体ウェハ上にポリシリコン膜を形成する工程であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記半導体ウェハ上にポリシリコン膜を形成する工程は、時系列で成膜工程、レジスト塗布工程、露光工程、現像工程、エッチング工程、レジスト除去工程を含み、前記レジスト除去工程の終了からの経過時間を監視することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１の検査工程は、外観検査工程および／または異物検査工程であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記外観検査工程および／または前記異物検査工程は、前記半導体装置の製品規格情報、および／または前記半導体装置の製造工程のロット履歴情報から判定され、スキップする前記外観検査工程および／または前記異物検査工程が自動的に抽出されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記製品規格情報および／または前記ロット履歴情報は、ゲート抵抗値であることを特徴とする半導体装置の製造方法。
【請求項７】
半導体ウェハに対して各処理を行う複数の処理装置と、
前記各処理後の前記半導体ウェハに対して各検査を行う複数の検査装置と、
前記半導体ウェハ上に導電膜を形成する第１の処理工程の終了からの経過時間を監視し、この経過時間が半導体装置の電気特性を規定する規格値を超える制限時間となったときに、以降に行うべき第１の検査工程をスキップするように製造工程フローを自動的に書き換え、この書き換えた製造工程フローに基づいて工程を進めていく製造工程管理システムとを有することを特徴とする半導体装置の製造システム。
【請求項８】
請求項７記載の半導体装置の製造システムにおいて、
前記半導体装置の製品規格情報、および／または前記半導体装置の製造工程のロット履歴情報から判定して、スキップする外観検査工程および／または異物検査工程を自動的に抽出する検査工程スキップ判定システムをさらに有し、
前記検査工程スキップ判定システムは前記製造工程管理システムと接続され、相互の動作が連動されていることを特徴とする半導体装置の製造システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に半導体製造工程において、スキップ可能な検査工程を抽出して、製造フローを自動的に書き換える手法に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討したところによれば、半導体装置の製造技術に関しては、以下のような技術が考えられる。
【０００３】
たとえば、半導体製造工程では、半導体ウェハに対する各種処理工程、各処理後の各種検査工程や、半導体ウェハをチップ毎に切断した後の組み立て工程などの複数の工程を経て、半導体製品が製造される。この検査工程では、たとえば約７０〜１００程度と工程数が多いため、この検査工程に人手がかかり、製品出荷までのサイクルタイム向上の妨げとなっている。
【０００４】
また、たとえばエッチング処理工程とスパッタ処理工程の間に存在する検査工程に、待ち時間が存在すると、この処理工程間の制限時間を超え、半導体ウェハ上に形成された導電膜の抵抗値にばらつきが生じ、品質劣化の原因となる。このため、この検査工程を削除する試行を行っているが、こういった不要な検査工程の検出および工程削減の作業はエンジニアが手作業で行っている。
【０００５】
なお、このような半導体装置の製造技術に関しては、たとえば特許文献１〜４に記載される技術などが挙げられる。特許文献１には、検査工程で発生する多数のデータを統合管理し、検査工程を一律的に自動制御する技術が開示されている。特許文献２には、予め決められた半導体ウェハの処理工程を柔軟に変更する技術が開示されている。特許文献３には、不良率が極めて低いと見なせるようなテスト項目をスキップする技術が開示されている。特許文献４には、不良であると判定された半導体装置に対する無駄な検査をなくす技術が開示されている。
【特許文献１】特開平１０−３３２４４４号公報
【特許文献２】特開２００１−４２９１７号公報
【特許文献３】特開２００２−１５６４０４号公報
【特許文献４】特開２００２−２８６８０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、前記のような半導体装置の製造技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００７】
たとえば、前記のように、従来の検査工程では、工程数が多いために人手がかかって製品出荷までのサイクルタイム向上の妨げとなっている上、エッチング処理工程とスパッタ処理工程との間の制限時間を超えて品質劣化の原因となるような不要な検査工程の検出および工程削減の作業はエンジニアの手作業によるほかなかった。
【０００８】
なお、前記特許文献１〜４の技術は、いずれも検査工程をスキップする条件を抽出するアルゴリズムの技術ではあるが、半導体ウェハ上に形成された導電膜の抵抗値のばらつきに着目した技術ではない。
【０００９】
そこで、本発明の目的は、品質と歩留まりの関係から省略する検査工程を自動的に抽出し、この検査工程をスキップして次の工程へ進めるように製造フローを自動的に書き換えることで、製品出荷までのサイクルタイム向上および製品の品質向上と、検査工程の工程数および作業員の削減を実現することができる半導体装置の製造技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、半導体ウェハに対して各処理を行う複数の処理工程と、各処理後の半導体ウェハに対して各検査を行う複数の検査工程とを含む半導体装置の製造方法に適用され、半導体ウェハ上に導電膜を形成する第１の処理工程の終了からの経過時間を監視し、この経過時間が半導体装置の電気特性を規定する規格値を超える制限時間となったときに、以降に行うべき第１の検査工程をスキップするように製造工程フローを自動的に書き換え、この書き換えた製造工程フローに基づいて工程を進めていくものである。すなわち、制限時間を超えると、ポリシリコンの抵抗が増加して歩留まりが低下するので、検査工程待ちをしないで、この検査工程をスキップして次の処理工程に搬送するように製造工程フローを書き換えるものである。
【００１３】
この半導体装置の製造方法において、第１の処理工程は、成膜工程、レジスト塗布工程、露光工程、現像工程、エッチング工程、レジスト除去工程を含むゲート形成工程であり、また第１の検査工程は外観検査工程および／または異物検査工程であり、特にゲート抵抗値を含む半導体装置の製品規格情報、および／または半導体装置の製造工程のロット履歴情報から判定されて、抽出された外観検査工程および／または異物検査工程を自動的にスキップする仕組みを実現するものである。
【００１４】
また、本発明は、前記半導体装置の製造方法を実現するための半導体装置の製造システムに適用され、半導体ウェハに対して各処理を行う複数の処理装置と、各処理後の半導体ウェハに対して各検査を行う複数の検査装置と、半導体ウェハ上に導電膜を形成する第１の処理工程の終了からの経過時間を監視し、この経過時間が半導体装置の電気特性を規定する規格値を超える制限時間となったときに、以降に行うべき第１の検査工程をスキップするように製造工程フローを自動的に書き換え、この書き換えた製造工程フローに基づいて工程を進めていく製造工程管理システムとを有するものである。さらに、半導体装置の製品規格情報、および／または半導体装置の製造工程のロット履歴情報から判定して、スキップする外観検査工程および／または異物検査工程を自動的に抽出する検査工程スキップ判定システムを有し、この検査工程スキップ判定システムは製造工程管理システムと相互の動作が連動されているものである。
【００１５】
よって、前記半導体装置の製造技術によれば、製品規格情報および製品製造工程のロット履歴情報から不要な検査工程を自動的に抽出し、この不要な検査工程をスキップして次の工程へ進めるように製造工程フローを自動的に書き換えることができる。これにより、検査工程の工程数を削減することができる。さらに、検査工程の工程数の削減に伴って、検査工程の作業員を削減することができる。この結果、製品出荷までのサイクルタイムを向上させ、また製品の品質を向上させることができる。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
（１）製品規格情報および製品製造工程のロット履歴情報から不要な検査工程を自動的に抽出し、この不要な検査工程をスキップして次の工程へ進めるように製造フローを自動的に書き換えることができるので、検査工程の工程数および作業員を削減することが可能となる。
【００１８】
（２）前記（１）により、製品出荷までのサイクルタイム向上、および製品の品質向上を実現することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
まず、図１により、本発明の一実施の形態である半導体装置の製造システムの構成の一例を説明する。図１は、半導体装置の製造システムの構成図を示す。
【００２１】
本実施の形態である半導体装置の製造システムは、複数の処理装置１１〜１ｎと、複数の検査装置２１〜２ｎと、これらの処理装置１１〜１ｎおよび検査装置２１〜２ｎに電気的に接続された製造工程管理システム３と、この製造工程管理システム３に電気的に接続された検査工程スキップ判定システム４などから構成される。
【００２２】
複数の処理装置１１〜１ｎは、半導体ウェハに対して各処理を行うための装置であり、成膜工程、レジスト塗布工程、露光工程、現像工程、エッチング工程、レジスト除去工程、洗浄工程、不純物注入工程などの各工程において、各処理を行うための、成膜装置、レジスト塗布装置、露光装置、現像装置、エッチング装置、レジスト除去装置、洗浄装置、不純物注入装置などがある。
【００２３】
複数の検査装置２１〜２ｎは、各処理後の半導体ウェハに対して各検査を行うための装置であり、外観検査工程、異物検査工程などの各工程において、各検査を行うための、外観検査装置、異物検査装置などがある。
【００２４】
製造工程管理システム３は、コンピュータなどを有し、製品毎の製造フローに基づいて各処理装置１１〜１ｎおよび各検査装置２１〜２ｎを動作させて、半導体装置の製造工程を管理するためのシステムであり、特に、半導体ウェハ上に導電膜を形成する第１の処理工程の終了からの経過時間を監視し、この経過時間が半導体装置の電気特性を規定する規格値を超える制限時間となったときに、以降に行うべき第１の検査工程をスキップするように製造工程フローを自動的に書き換え、この書き換えた製造工程フローに基づいて工程を進めていく機能を備えている。
【００２５】
検査工程スキップ判定システム４は、コンピュータや、製品規格情報を格納する製品規格データベース４１と、ロット履歴情報を格納するロット履歴データベース４２と、これらのデータベース４１，４２の情報に基づいてスキップする検査工程を判定する判定アルゴリズム４３などを有し、特に、判定アルゴリズム４３により、製品規格データベース４１に格納されている半導体装置の製品規格情報、および／またはロット履歴データベース４２に格納されている半導体装置の製造工程のロット履歴情報から判定して、スキップする外観検査工程および／または異物検査工程を自動的に抽出する機能を備えている。
【００２６】
この半導体装置の製造システムにおいては、製造工程管理システム３と検査工程スキップ判定システム４とは相互の動作が連動されており、検査工程スキップ判定システム４により抽出された、スキップする外観検査工程および／または異物検査工程の情報は製造工程管理システム３に通知され、これを受けた製造工程管理システム３では、この外観検査工程および／または異物検査工程をスキップするように製造工程フローを自動的に書き換える処理が行われる。
【００２７】
次に、図２により、本実施の形態である半導体装置の製造システムにおいて、半導体装置の製造方法の一例を説明する。図２は、半導体装置の製造方法のフロー図（（ａ）は通常の製造フロー、（ｂ）は書き換え後の製造フロー）を示す。
【００２８】
たとえば、製造工程管理システム３は、製品毎の製造工程フローに基づいて、成膜工程、レジスト塗布工程、露光工程、現像工程、エッチング工程、レジスト除去工程、洗浄工程、不純物注入工程などの各工程を繰り返して、半導体ウェハに対する各処理を行う。この成膜工程、レジスト塗布工程、露光工程、現像工程、エッチング工程、レジスト除去工程、洗浄工程、不純物注入工程などの各工程においては、それぞれ、成膜装置、レジスト塗布装置、露光装置、現像装置、エッチング装置、レジスト除去装置、洗浄装置、不純物注入装置などの各処理装置１１〜１ｎを動作させる。
【００２９】
さらに、製造工程管理システム３は、製品毎の製造工程フローに基づいて、各処理後の半導体ウェハに対して、外観検査工程、異物検査工程などの各工程を繰り返して行う。この外観検査工程、異物検査工程などの各工程においては、それぞれ、外観検査装置、異物検査装置などの各検査装置２１〜２ｎを動作させる。
【００３０】
この各工程の繰り返しにおいて、たとえば半導体ウェハ上にポリシリコン，Ａｌ，Ｃｕ，Ｗなどのゲート膜を形成するゲート形成工程では、通常、図２（ａ）に示すように、成膜工程、レジスト塗布工程、露光工程、現像工程、エッチング工程、レジスト除去工程、外観検査工程、異物検査工程、洗浄工程を順に行う（ステップＳ１〜Ｓ９）。
【００３１】
しかし、本実施の形態においては、図２（ｂ）に示すように、成膜工程、レジスト塗布工程、露光工程、現像工程、エッチング工程、レジスト除去工程を経て（ステップＳ１〜Ｓ６）、半導体ウェハ上に導電膜（ポリシリコン，Ａｌ，Ｃｕ，Ｗなど）を形成した後のレジスト除去工程の終了からの経過時間を監視し、この経過時間が半導体装置の電気特性を規定する規格値として、たとえばゲート抵抗値を超える制限時間となったときに、以降に行うべき検査工程をスキップする。
【００３２】
この際に、スキップする検査工程は、検査工程スキップ判定システム４において、判定アルゴリズム４３により、製品規格データベース４１に格納されている半導体装置の製品規格情報、および／またはロット履歴データベース４２に格納されている半導体装置の製造工程のロット履歴情報のうち、たとえば製品規格データベース４１に格納されているゲート抵抗値の情報から判定して、スキップする外観検査工程および／または異物検査工程として、たとえば外観検査工程を自動的に抽出する。
【００３３】
一例として、図３に示すように、ゲート成膜工程から次膜生成までの待ち時間と、ゲート抵抗との関係を示す履歴情報から、待ち時間が歩留まり低下領域に入ると、ゲート抵抗が増加して歩留まりが低下するので、検査工程待ちをしないで、この検査工程をスキップするように、たとえば外観検査工程を抽出する（なお、これでも制限時間を超える場合には次の異物検査工程もスキップする）。
【００３４】
さらに、検査工程スキップ判定システム４は、製造工程管理システム３に対して、抽出された外観検査工程の情報を通知する。これを受けた製造工程管理システム３では、この外観検査工程をスキップするように製造工程フローを自動的に書き換える。
【００３５】
そして、製造工程管理システム３は、書き換えた製造工程フローに基づいて工程を進めていく。これにより、抽出された外観検査工程をスキップして、次の工程の異物検査工程、洗浄工程に進めることができる（ステップＳ８，Ｓ９）。
【００３６】
従って、本実施の形態によれば、ゲート形成工程において、半導体ウェハの各ロットのゲート抵抗値が製品規格値を超える制限時間となったとき、製造工程管理システム３の製造工程フローを書き換えて自動的にスキップする仕組みを実現することにより、検査工程の工程数を削減することができ、これに伴って検査工程の作業員を削減することができる。たとえば、各製品に最低２工程存在するゲート膜のエッチング工程からスパッタ工程の間の検査時間が約１〜２時間短縮されるため、サイクルタイムの向上につながる。
【００３７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３８】
たとえば、前記実施の形態においては、レジスト除去工程の終了からの経過時間がゲート抵抗値を超える制限時間となったときを監視したが、ゲート膜上の自然酸化膜を規定値として設定することで、この自然酸化膜の成長を制御することが可能となり、ゲート抵抗値の安定化につなげることができる。
【００３９】
また、本発明は、製造工程管理システムにより管理される全製品が対象であり、製品に依存しないため、液晶デバイスなどの製品にも応用可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施の形態である半導体装置の製造システを示す構成図である。
【図２】（ａ），（ｂ）は本発明の一実施の形態である半導体装置の製造システムにおいて、半導体装置の製造方法を示すフロー図である。
【図３】本発明の一実施の形態である半導体装置の製造システムにおいて、ゲート成膜工程から次膜生成までの待ち時間と、ゲート抵抗との関係を示す説明図である。
【符号の説明】
【００４１】
１１〜１ｎ  処理装置
２１〜２ｎ  検査装置
３  製造工程管理システム
４  検査工程スキップ判定システム
４１  製品規格データベース
４２  ロット履歴データベース
４３  判定アルゴリズム
【図１】
2005051001.tif 000003
【図２】
2005051001.tif 000004
【図３】
2005051001.tif 000005