(57)【要約】【課題】本発明は、リダンダンシー機能を備えるフラッシュメモリにおいて、入出力データの読み出しを高速化できるようにすることを最も主要な特徴としている。【解決手段】たとえば、Ｙデコーダ２７内に、ゲートオン／オフ回路２７ａ，２７ｂを設ける。そして、上記ゲートオン／オフ回路２７ａ，２７ｂによって、リード動作時に、不良により過消去状態となるメモリセルＭＣおよび不使用により過消去状態となるリダンダンシー用セルＲＭＣにつながる、データ線（不良データ線）ＤＬ，ＲＤＬのカラムゲート２１ａ，２１ｂが開かないように制御する。こうして、不良データ線の電位の低下を防ぐことにより、不良データ線に起因する寄生容量のばらつきやノイズを抑制する構成となっている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
データを記憶する複数の本体セル、および、前記複数の本体セルにおける不良セルを置換する少なくとも１つのリダンダンシー用セルを備えるメモリセルアレイと、
リード動作時に、前記メモリセルアレイ内で過消去状態となるセルを非選択状態になるように制御する制御回路と
を具備したことを特徴とする半導体メモリ装置。
【請求項２】
前記過消去状態となるセルは、前記不良セルおよび前記不良セルの置換に使用しなかった不使用の前記リダンダンシー用セルであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記制御回路は、前記過消去状態となるセルにつながるデータ線のカラムゲートを開かないように制御するものであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記過消去状態となるセルは、前記不良セルおよび前記不良セルの置換に使用しなかった不使用の前記リダンダンシー用セルであり、
前記制御回路は、入力アドレスと前記不良セルのアドレスまたは不使用の前記リダンダンシー用セルのアドレスとから、前記不良セルにつながるデータ線のカラムゲートまたは不使用の前記リダンダンシー用セルにつながるデータ線のカラムゲートを制御するためのディセーブル信号を生成することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記過消去状態となるセルは、前記不良セルおよび前記不良セルの置換に使用しなかった不使用の前記リダンダンシー用セルであり、
前記制御回路は、パワーオン時に、前記不良セルのアドレスまたは不使用の前記リダンダンシー用セルのアドレスをラッチするラッチ回路を有し、このラッチ回路でラッチされた前記不良セルのアドレスまたは不使用の前記リダンダンシー用セルのアドレスと入力アドレスとから、前記不良セルにつながるデータ線のカラムゲートまたは不使用の前記リダンダンシー用セルにつながるデータ線のカラムゲートを制御するためのディセーブル信号を生成し続けることを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関するもので、特に、リダンダンシー機能を備える、不揮発性の半導体メモリ装置に関する。
【背景技術】
【０００２】
従来、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やフラッシュメモリなどの不揮発性半導体メモリ装置においては、メモリセルアレイにおける欠陥救済のための各種の方法が提案されている（たとえば、特許文献１参照）。
【０００３】
たとえば、入出力データを電気的に一括消去可能なフラッシュメモリの場合、通常、最小消去単位（ブロック）ごとに、ビット線にして１乃至複数本分のリダンダンシー用セルが設けられる。ブロック内の不良セルは、ビット線単位で、リダンダンシー用セルと置換される。これにより、メモリセルアレイにおける欠陥救済が行われる。
【０００４】
ところで、従来の不揮発性半導体メモリ装置において、不良セルを含むビット線の全てのメモリセルは書き込み・ベリファイの対象にならない。このため、不良セルを含むブロック内への入出力データの書き込み／消去を繰り返すと、不良セルを含むビット線の全てのメモリセルに対し、ブロック一括消去に起因した消去動作だけが繰り返し実行される。これにより、不良セルを含むビット線の全てのメモリセルは過消去状態となる。
【０００５】
同様に、不使用のリダンダンシー用セルもベリファイ対象とはならない。そのため、ブロック内に不良セルがなく、リダンダンシー用セルを使用しなかった場合も、不使用のリダンダンシー用セルは消去動作だけが繰り返し行われることにより、過消去状態になる。
【０００６】
過消去状態にあるセル（過消去セル）は、通常のオンセル（たとえば、“１”データに相当）よりも非常に多くの電流を流す。したがって、センスアンプに設けられた負荷（Ｓ／Ａ負荷）との関係で決まるデータ線の電位も、オンセルより低くなる。つまり、過消去セルにつながるデータ線（不良データ線）の電位は、通常の“０”対“１”データを記憶する、正常なセルにつながるデータ線（正常データ線）の電位よりも低くなる。これにより、不良データ線と正常データ線との間の電位差（ΔＶDL）が、正常データ線間の電位差よりも大きくなる。そのため、隣接データ線間の容量（横方向容量ＣDL）の効果がより大きく影響し、不良データ線に隣接する正常データ線の寄生容量が大きくなる。
【０００７】
また、データ線の電位が平衡状態に達するまでの期間内に発生する種々のノイズも、横方向容量ＣDLの効果によってカップリングが大きくなる分、通常よりも増大する。
【０００８】
これらの要因により、過消去セルにつながる不良データ線に隣接する正常データ線は、通常のデータ線、つまり、正常データ線に隣接する正常データ線よりも寄生容量が大きくなる。そのため、データ線間に寄生容量のばらつきが生じる。これにより、リード動作に対するマージンがなくなり、読み取り不良を起こしやすくなる。また、リード動作に対して充分なマージンを確保しようとすると、アクセス時間を延ばさなくてはならなくなる。
【０００９】
上記したように、従来においては、不良データ線に起因した寄生容量のばらつきやノイズにより、所望の入出力データを読み出せなくなったり、読み出すのに長い時間を要するという不具合が合った。
【特許文献１】特開昭６２−１０７５００号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、不良データ線に起因する寄生容量のばらつきやノイズを抑制でき、入出力データの読み出しを高速化することが可能な半導体メモリ装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本願発明の一態様によれば、データを記憶する複数の本体セル、および、前記複数の本体セルにおける不良セルを置換する少なくとも１つのリダンダンシー用セルを備えるメモリセルアレイと、リード動作時に、前記メモリセルアレイ内で過消去状態となるセルを非選択状態になるように制御する制御回路とを具備したことを特徴とする半導体メモリ装置が提供される。
【発明の効果】
【００１２】
この発明によれば、不良データ線の電位の低下を防ぐことにより、隣接データ線間の横方向容量ＣDLの効果をなくすことが可能となる結果、不良データ線に起因する寄生容量のばらつきやノイズを抑制でき、入出力データの読み出しを高速化することが可能な半導体メモリ装置を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、リダンダンシー機能を備える、不揮発性半導体メモリ装置の基本構成を示すものである。ここでは、不揮発性半導体メモリ装置の一例として、入出力データを電気的に一括消去可能なフラッシュメモリ（たとえば、ＤＩＮＯＲ型８Ｍビット・フラッシュメモリ）を例に説明する。
【００１５】
図１において、メモリセルアレイ１１は複数のブロック１２を有している。各ブロック１２は、入出力データを一括消去する際の最小単位となっている。上記各ブロック１２は、本体セル領域１２ａとリダンダンシーセル領域１２ｂとを有している。上記本体セル領域１２ａには、入出力データを記憶する複数のメモリセル（本体セル）ＭＣが設けられている。上記各メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの各交点にそれぞれ配置されている。上記リダンダンシーセル領域１２ｂには、そのブロック１２内における不良セル（×ＭＣ）を置換するための複数のリダンダンシー用セルＲＭＣが設けられている。上記各リダンダンシー用セルＲＭＣは、上記ワード線ＷＬとリダンダンシー用のビット線ＲＢＬとの各交点にそれぞれ配置されている。なお、上記複数のメモリセルＭＣおよび上記複数のリダンダンシー用セルＲＭＣは、いずれも２層ゲート構造の絶縁ゲート型電界効果トランジスタにより構成されている。
【００１６】
本実施形態の場合、ブロック１２ごとに、１乃至複数本のリダンダンシー用ビット線ＲＢＬが設けられている。ブロック１２内の不良セル（×ＭＣ）は、ビット線ＢＬ単位で、リダンダンシー用セルＲＭＣと置換される。これにより、メモリセルアレイ１１における欠陥救済が行われる。そして、この欠陥救済にともなう不良アドレス情報は、たとえば、上記メモリセルアレイ１１内の特定のメモリセルまたは上記メモリセルアレイ１１とは別の不揮発性メモリやヒューズによって保持される。
【００１７】
また、後述するように、上記ビット線ＢＬおよび上記リダンダンシー用ビット線ＲＢＬは、それぞれ、ゲート部２１内のカラムゲート２１ａ，２１ｂを介して、データ線ＤＬ，ＲＤＬに接続されている。上記データ線ＤＬ，ＲＤＬには、複数のスイッチング用トランジスタ（ＳＴ）が設けられている。上記データ線ＤＬ，ＲＤＬは、各ブロック１２に共通に設けられたセンスアンプ部２３に接続されている。
【００１８】
アドレスデータＡ０〜Ａ７が入力されるＹアドレス・バッファ２５には、Ｙ（行）デコーダ２７がそれぞれ接続されている。上記Ｙデコーダ２７には、上記ゲート部２１およびステータス／ＩＤレジスタ３７がそれぞれ接続されている。一方、アドレスデータＡ８〜Ａ１８が入力されるＸアドレス・バッファ２９には、Ｘ（列）デコーダ３１がそれぞれ接続されている。上記Ｘデコーダ３１には、それぞれ、上記各ブロック１２のワード線ＷＬが接続されている。
【００１９】
また、入出力データＩ／Ｏ０〜Ｉ／Ｏ１５および上記アドレスデータＡ１が入出力される入出力バッファ３３には、マルチプレクサ３５が接続されている。上記マルチプレクサ３５には、上記ステータス／ＩＤレジスタ３７、ライト・ステート・マシン（ＷＳＭ）３９および上記センスアンプ部２３が接続されている。上記ＷＳＭ３９には、コマンド・ユーザ・インターフェース（ＣＵＩ）４１が接続されている。上記ＣＵＩ４１には、たとえば、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、および、ライトイネーブル信号／ＷＥのほか、各種の制御信号／ＷＰ，／ＲＰ，／ＢＹＴＥなどが入力される。また、上記ＷＳＭ３９には、たとえば、レディ／ビジィ信号ＲＤＹ・／Ｂｕｓｙが入力される。
【００２０】
ここで、欠陥救済にともなうＲＤ置換の方法について説明する。たとえば、リダンダンシー用ビット線ＲＢＬの本数を「２」とした場合の例である。アクセスを律束しないために、リード動作時には、常に、センスアンプ部２３によって、メモリセルＭＣのデータ（１６・Ｉ／Ｏ分）とリダンダンシー用セルＲＭＣのデータ（２・Ｉ／Ｏ分）とがほぼ同時に読み出される。こうして、１８・Ｉ／Ｏ分のデータを読み出した後において、入力されたアドレスデータＡ０〜Ａ７のいずれかが、チップ内で記憶している不良アドレス情報と一致したとする。すると、マルチプレクサ３５によって、不良セルのデータとリダンダンシー用セルＲＭＣのデータとの置換が行われ、１６・Ｉ／Ｏ分の入出力データとして入出力バッファ３３より出力される。
【００２１】
図２は、上記Ｙデコーダ２７の構成例を示すものである。なお、ここでは、欠陥救済にともなう不良アドレス情報や不使用リダンダンシー用セルのアドレスなどのＲＤ置換信号を、上記ステータス／ＩＤレジスタ３７で保持するようにした場合について説明する。
【００２２】
上記Ｙデコーダ２７内には、たとえば、上記カラムゲート２１ａにそれぞれつながるゲートオン／オフ回路２７ａと、上記カラムゲート２１ｂにそれぞれつながるゲートオン／オフ回路２７ｂとが設けられている。上記ゲートオン／オフ回路２７ａ，２７ｂは、過消去状態となるセル（過消去セル）ＭＣ，ＲＭＣにつながるデータ線（不良データ線）ＤＬ，ＲＤＬを強制的に非選択状態にするためのもので、たとえばリード動作時に、入力されたアドレスデータＡ０〜Ａ７とチップ内で記憶しているＲＤ置換信号（不良セルのアドレスまたは不使用リダンダンシー用セルのアドレス）とが一致した場合に、上記カラムゲート２１ａ，２１ｂを開かない（Ｄｉｓａｂｌｅ状態にする）ように構成されている。
【００２３】
すなわち、上記ゲートオン／オフ回路２７ａは、ＮＡＮＤ回路２７ａ-1、ＮＯＲ回路２７ａ-2、ＮＯＴ回路２７ａ-3、および、レベルシフタ（ＬＳ）２７ａ-4を有して構成されている。たとえば、上記ＮＡＮＤ回路２７ａ-1の入力端には上記Ｙアドレス・バッファ２５が接続されて、上記アドレスデータＡ０〜Ａ７が供給される。また、上記ＮＡＮＤ回路２７ａ-1の他の入力端には、上記ＮＯＲ回路２７ａ-2の出力端が接続されている。上記ＮＯＲ回路２７ａ-2の入力端には、それぞれ、内部で生成されるデコーダイネーブル信号／ＤＥと上記ステータス／ＩＤレジスタ３７からのＲＤ置換信号とが入力される。上記ＮＡＮＤ回路２７ａ-1の出力端は、上記ＮＯＴ回路２７ａ-3を介して、上記レベルシフタ２７ａ-4に接続されている。上記レベルシフタ２７ａ-4の出力が、上記カラムゲート２１ａのゲート入力となっている。なお、上記レベルシフタ２７ａ-4には昇圧電位が供給されている。また、上記デコーダイネーブル信号／ＤＥは、図示していないアドレス検知パルス（ＡＴＤ）に応じて生成される。
【００２４】
一方、上記ゲートオン／オフ回路２７ｂは、ＮＡＮＤ回路２７ｂ-1、ＮＯＲ回路２７ｂ-2、ＮＯＴ回路２７ｂ-3，２７ｂ-4、および、レベルシフタ（ＬＳ）２７ｂ-5を有して構成されている。たとえば、上記ＮＡＮＤ回路２７ｂ-1の入力端には上記Ｙアドレス・バッファ２５が接続されて、上記アドレスデータＡ０〜Ａ７が供給される。また、上記ＮＡＮＤ回路２７ｂ-1の他の入力端には、上記ＮＯＲ回路２７ｂ-2の出力端が接続されている。上記ＮＯＲ回路２７ｂ-2の一方の入力端には、上記デコーダイネーブル信号／ＤＥが入力される。上記ＮＯＲ回路２７ｂ-2の他方の入力端には、上記ＮＯＴ回路２７ｂ-3を介して、上記ステータス／ＩＤレジスタ３７からのＲＤ置換信号が入力される。上記ＮＡＮＤ回路２７ｂ-1の出力端は、上記ＮＯＴ回路２７ｂ-4を介して、上記レベルシフタ２７ｂ-5に接続されている。上記レベルシフタ２７ｂ-5の出力が、上記カラムゲート２１ｂのゲート入力となっている。なお、上記レベルシフタ２７ｂ-5には昇圧電位が供給されている。
【００２５】
次に、上記した構成において、リード動作時のデータの読み出し方法について説明する。まず、その前に、図３を参照して、過消去セルによるデータ線間における寄生容量のばらつきについて説明する。
【００２６】
通常のリード動作では、メモリセルＭＣのデータとリダンダンシー用セルＲＭＣのデータとを同時に読み出して、ＲＤ置換されているときに限り、不良データとリダンダンシー用セルＲＭＣのデータとを出力側で置換する。そのため、図３に示すように、不良セルや不使用のリダンダンシー用セルなどの過消去セルＢＭＣにつながる不良データ線ＢＤＬにも、Ｓ／Ａ負荷２３ａに応じた読み出し電圧（ＶDL）が印加される。
【００２７】
不良データ線ＢＤＬ（もしくは、過消去セルＢＭＣ）は、比較的大きな電流ＩDCP を流す。よって、たとえば図４に示すように、通常の“１”データを記憶する正常なセル（オンセル）ＭＣａのデータ線ＤＬａの電位ＶDLよりも、不良データ線ＢＤＬの電位ＶDLが下がる。そのため、隣接データ線間の容量（横方向容量ＣDL）の効果がより大きく影響してくる。すなわち、長い距離、不良データ線ＢＤＬに隣接すると、カップリングする容量が増加する。その結果、他の正常なデータ線に隣接する正常なデータ線ＤＬａと比べ、不良データ線ＢＤＬに隣接する正常なデータ線ＤＬｂの寄生容量（ＣGND ）が大きくなる。つまり、データ線間に寄生容量のばらつきが生じる。
【００２８】
また、データ線ＤＬａ，ＤＬｂの電位ＶDLが平衡状態に達するまでの期間（Ｔ）内に発生する種々のノイズも、横方向容量ＣDLの効果によってカップリングが大きくなる分、通常よりも増大する。
【００２９】
ここで、上記センスアンプ部２３においては、たとえば図５に示すように、センスアンプＳ／Ａごとに比較用基準セルＲｅｆが設けられている。その比較用基準セルＲｅｆのデータ線Ｒｅｆ−ＤＬには、たとえば本体セル（ＭＣ）側と等価な容量Ｃｃが付加されている。これにより、リード動作時におけるデータ線ＤＬ（ＲＤＬ），Ｒｅｆ−ＤＬの充電の特性合わせがなされている。
【００３０】
しかしながら、ランダムに発生する過消去セルＢＭＣにつながる不良データ線ＢＤＬに隣接する正常なデータ線ＤＬ，ＲＤＬは、特異的に寄生容量が増える。よって、本体セル側と比較用基準セルＲｅｆのデータ線Ｒｅｆ−ＤＬとの容量を等価にすることが不可能となる。その容量のアンバランスは読み出しマージンをなくすので、アクセス時間を延ばして、マージンを確保することが必須となる。
【００３１】
そこで、本実施形態では、上記ゲートオン／オフ回路２７ａ，２７ｂによって、リード動作時に、不良データ線ＢＤＬのカラムゲート２１ａ，２１ｂが開かないようにする。つまり、過消去セルＢＭＣにつながるデータ線ＤＬ，ＲＤＬを強制的に非選択状態とする。これにより、たとえば図６に示すように、過消去セルＢＭＣの電位を、センスアンプＳ／Ａからみてオフセル（“０”）に相当する電位（ＶDL）へと変化させることが可能となる。その結果、横方向容量ＣDLの効果をなくすことが可能となり、不良データ線ＢＤＬに起因する寄生容量のばらつきを抑制できる。また、横方向容量ＣDLのカップリングも抑制できるので、不良データ線ＢＤＬに起因するノイズをも抑制することが可能となる。
【００３２】
上記したように、リード動作時に、横方向容量ＣDLの効果をなくすことにより、不良データ線ＢＤＬに隣接する正常なデータ線ＤＬ，ＲＤＬとの間の寄生容量のばらつきやノイズを抑制できるようにしている。すなわち、不良セル（×ＭＣ）や不使用リダンダンシー用セルなどの過消去セルＢＭＣにつながる不良データ線ＢＤＬのカラムゲートを非選択状態とすることによって、不良データ線ＢＤＬの電位の低下を防ぐようにしている。これにより、隣接データ線間の横方向容量ＣDLの効果をなくすことが可能となる結果、不良データ線ＢＤＬに起因する寄生容量のばらつきやノイズを抑制できるようになる。したがって、リード動作に対して充分なマージンを確保できなくなって、所望の入出力データを読み出せなくなったり、読み出すのに長い時間を要するという不具合を改善し得、入出力データの読み出しを高速化することが可能となるものである。
【００３３】
［第２の実施形態］
図７は、この発明の第２の実施形態にしたがった、Ｙデコーダの回路構成例を示すものである。なお、同図（ａ）は、不良セル（×ＭＣ）につながるデータ線ＤＬのカラムゲート２１ａを非選択状態とするためのゲートオン／オフ回路２７ａ’であり、同図（ｂ）は、不使用リダンダンシー用セルにつながるデータ線ＲＤＬのカラムゲート２１ｂを非選択状態とするためのゲートオン／オフ回路２７ｂ’である。
【００３４】
本実施形態の場合、上記ゲートオン／オフ回路２７ａ’は、たとえば、上記ＮＯＲ回路２７ａ-2の一方の入力端に、ＮＯＴ回路２７ａ-6を介して、ラッチ回路２７ａ-20 が接続されている。このラッチ回路２７ａ-20 は、ＮＯＲ回路２７ａ-21 ，２７ａ-22 およびＮＯＴ回路２７ａ-23 から構成されている。また、上記ＮＯＲ回路２７ａ-2の他方の入力端には、上記デコーダイネーブル信号が入力される。すなわち、上記ラッチ回路２７ａ-20 はＲＤ置換単位ごとに設けられ、チップがパワーオン（Ｐｏｗｅｒ＿Ｏｎ）する際に、正常なデータ線ＤＬのカラムゲート２１ａを常に選択状態にするためのＥｎａｂｌｅ信号を生成し続けるとともに、不良データ線ＢＤＬのカラムゲート２１ａを常に非選択状態にするためのＤｉｓａｂｌｅ信号を生成し続ける。
【００３５】
一方、上記ゲートオン／オフ回路２７ｂ’は、たとえば、上記ＮＯＲ回路２７ｂ-2の一方の入力端に、ラッチ回路２７ｂ-20 が接続されている。このラッチ回路２７ｂ-20 は、ＮＯＲ回路２７ｂ-21 ，２７ｂ-22 およびＮＯＴ回路２７ｂ-23 から構成されている。また、上記ＮＯＲ回路２７ｂ-2の他方の入力端には、上記デコーダイネーブル信号が入力される。すなわち、上記ラッチ回路２７ｂ-20 はＲＤ置換単位ごとに設けられ、チップがパワーオンする際に、正常なデータ線ＲＤＬのカラムゲート２１ｂを常に選択状態にするためのＥｎａｂｌｅ信号を生成し続けるとともに、不良データ線ＢＤＬのカラムゲート２１ｂを常に非選択状態にするためのＤｉｓａｂｌｅ信号を生成し続ける。
【００３６】
こうすることで、パワーオン時にチップ内部で記憶しているＲＤ置換信号に応じて、Ｄｉｓａｂｌｅ信号／Ｅｎａｂｌｅ信号を自動的に生成できるようになる。これにより、たとえば第１の実施形態に示したような、Ｄｉｓａｂｌｅ信号／Ｅｎａｂｌｅ信号を生成する期間を設ける必要がなくなる分、アクセス時間を延ばさないで済む。
【００３７】
なお、上記した実施形態においては、リダンダンシー機能を備える不揮発性半導体メモリ装置（フラッシュメモリ）に適用した場合を例に説明した。これに限らず、他の半導体メモリ装置、たとえば不良データ線に隣接する正常なデータ線に横方向容量ＣDLの効果が生じるような全ての半導体メモリ装置に適用することが可能である。
【００３８】
また、過消去状態となるセルにつながる不良データ線に起因する寄生容量のばらつきを抑制する場合に限らず、たとえば、接地電位とショートしているビット線、つまり、電位がＶｓｓとされた不良データ線に起因する寄生容量のばらつきを抑制することも可能である。
【００３９】
さらには、不良データ線を非選択状態にする場合に限らず、たとえば不良データ線（または、ビット線）をレーザブローなどにより物理的に切断することによっても同様に実施できる。
【００４０】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施形態にしたがった、リダンダンシー機能を備える不揮発性半導体メモリ装置（フラッシュメモリ）の基本構成を示す回路図。
【図２】フラッシュメモリの、Ｙデコーダの構成例を示す回路図。
【図３】フラッシュメモリの、過消去セルに起因する隣接データ線間容量（ＣDL）の効果について説明するために示す概略図。
【図４】フラッシュメモリの、過消去セルに起因する隣接データ線間容量（ＣDL）の効果について説明するために示す図。
【図５】フラッシュメモリの、リード動作について説明するために示す概略図。
【図６】フラッシュメモリの、リード動作について説明するために示す図。
【図７】本発明の第２の実施形態にしたがった、Ｙデコーダの構成例を示す回路図。
【符号の説明】
【００４２】
１１…メモリセルアレイ、１２…ブロック、１２ａ…本体セル領域、１２ｂ…リダンダンシーセル領域、２１…ゲート部、２１ａ，２１ｂ…カラムゲート、２３…センスアンプ部、２３ａ…Ｓ／Ａ負荷、２５…Ｙアドレス・バッファ、２７…Ｙデコーダ、２７ａ，２７ａ’，２７ｂ，２７ｂ’…ゲートオン／オフ回路、２７ａ-1，２７ｂ-1…ＮＡＮＤ回路、２７ａ-2，２７ａ-21 ，２７ａ-22 ，２７ｂ-2，２７ｂ-21 ，２７ｂ-22 …ＮＯＲ回路、２７ａ-3，２７ａ-6，２７ａ-23 ，２７ｂ-3，２７ｂ-4，２７ｂ-23 …ＮＯＴ回路、２７ａ-4，２７ｂ-5…レベルシフタ（ＬＳ）、２７ａ-20 ，２７ｂ-20 …ラッチ回路、２９…Ｘアドレス・バッファ、３１…Ｘデコーダ、３３…入出力バッファ、３５…マルチプレクサ、３７…ステータス／ＩＤレジスタ、３９…ライト・ステート・マシン（ＷＳＭ）、４１…コマンド・ユーザ・インターフェース（ＣＵＩ）、ＭＣ…メモリセル（本体セル）、ＲＭＣ…リダンダンシー用セル、ＢＭＣ…過消去セル、ＭＣａ…正常なセル（オンセル）、ＭＣｂ…正常なセル（オフセル）、ＷＬ…ワード線、ＢＬ…ビット線、ＲＢＬ…リダンダンシー用のビット線、ＤＬ…データ線（メモリセル用）、ＲＤＬ…データ線（リダンダンシー用）、ＢＤＬ…不良データ線、ＤＬａ，ＤＬｂ…正常なデータ線、ＳＴ…スイッチング用トランジスタ、Ｓ／Ａ…センスアンプ、Ｒｅｆ…比較用基準セル、Ｒｅｆ−ＤＬ…データ線（基準セル用）、Ｃｃ…等価容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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