(57)【要約】【課題】  基板本体の大型化を極力回避できると共に基板本体に実装された被保護素子が製造過程においてある程度の静電気対策がなされ、かつ、静電気対策のために被保護素子の実装が妨げられることのない多層配線基板及びその製造方法を得る。【解決手段】  セラミックシートを積層すると共に内部導体１１〜１８を内蔵した基板本体２に被保護素子（ＩＣ）３０を実装し、該被保護素子３０と電気的に接続されて該被保護素子３０が静電気により破壊されるのを防止するための静電気対策部（静電気対策素子３５と静電気対策回路３６）を備えた多層配線基板。この静電気対策部は、基板本体２に実装されて容量成分、インダクタンス成分及び／又は抵抗成分を生じさせる静電気対策素子３５と、基板本体２の内部に設けられて容量成分、インダクタンス成分及び／又は抵抗成分を生じさせる静電気対策回路３６（内部導体１１，１２）とからなる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
セラミックシートを積層すると共に内部導体を内蔵した基板本体に被保護素子を実装し、該被保護素子と電気的に接続されて該被保護素子が静電気により破壊されるのを防止するための静電気対策部を備えた多層配線基板であって、
前記静電気対策部は、前記基板本体に実装されて容量成分、インダクタンス成分及び／又は抵抗成分を生じさせる静電気対策素子と、前記基板本体の内部に設けられて容量成分、インダクタンス成分及び／又は抵抗成分を生じさせる静電気対策回路とを備えたこと、
を特徴とする多層配線基板。
【請求項２】
前記基板本体の表面にはランドが形成されており、前記静電気対策部は前記被保護素子と該ランドとの回路上に形成されていることを特徴とする請求項１に記載の多層配線基板。
【請求項３】
前記静電気対策回路は容量成分又はインダクタンス成分を生じさせるものであり、前記静電気対策素子に対して前記静電気対策回路のうち容量成分を生じさせる回路は並列に接続され、インダクタンス成分を生じさせる回路は直列に接続されていることを特徴とする請求項１又は請求項２に記載の多層配線基板。
【請求項４】
前記静電気対策回路は容量成分又はインダクタンス成分を生じさせるものであり、前記静電気対策素子に対して前記静電気対策回路のうち容量成分を生じさせる回路は直列に接続され、インダクタンス成分を生じさせる回路は並列に接続されていることを特徴とする請求項１又は請求項２に記載の多層配線基板。
【請求項５】
前記静電気対策回路は、前記静電気対策部の容量成分、インダクタンス成分及び／又は抵抗成分の一部を構成する成分を生じさせるものであることを特徴とする請求項１、請求項２、請求項３又は請求項４に記載の多層配線基板。
【請求項６】
セラミックシートを積層すると共に内部導体を内蔵した基板本体に被保護素子を実装し、該被保護素子と電気的に接続されて該被保護素子が静電気により破壊されるのを防止するための静電気対策部を備えた多層配線基板の製造方法であって、
被保護素子を実装するための第１ランド及び容量成分、インダクタンス成分及び／又は抵抗成分を生じさせる静電気対策素子を実装するための第２ランドが積層体の表面に形成されると共に、容量成分、インダクタンス成分及び／又は抵抗成分を生じさせる静電気対策回路が積層体の内部に形成されるように、導体パターンが形成されたセラミックグリーンシートを積層して積層体を得る第１工程と、
前記積層体を焼成して基板本体を得る第２工程と、
前記基板本体の所定位置に前記被保護素子を設けて前記第１ランドとワイヤボンディングによって電気的に接続する第３工程と、
前記基板本体の所定位置に前記静電気対策素子を設けて前記第２ランドにリフローはんだ実装する第４工程と、
を備えたことを特徴とする多層配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線基板、特に、セラミックシートを積層すると共に内部導体を内蔵した基板本体を備えた多層配線基板及びその製造方法に関する。
【背景技術】
【０００２】
一般に、多層配線基板に搭載される半導体集積回路（以下、ＩＣと記す）は静電気破壊に弱い部品であるため、特許文献１に記載されているように、静電気対策素子を搭載してＩＣに必要以上の静電気電荷を印加しないようにしていた。しかし、この構成では、多層配線基板を製造する過程では、ＩＣを搭載してから静電気対策素子を搭載するまでの間はＩＣを静電気から保護することはできない。
【０００３】
通常、多層配線基板の基板本体はコンデンサなどの機能を内蔵するために誘電体で構成されており、その体積はＩＣ単体の数倍以上になる。このため、基板本体はその製造過程で静電気を蓄積している場合があり、その外部電極が他の導体に接触することで、搭載されているＩＣを介して静電気を放電してしまうことがある。このとき、ＩＣに過負荷の静電気電荷が印加されることになり、ＩＣが高確率で破壊されてしまう。
【０００４】
この点に考慮して、前記特許文献１では、静電気対策素子を基板本体に内蔵して静電気対策部とすることにより、ＩＣ実装時には予め静電気対策が施されている状態にして、製造過程でのＩＣの破壊を回避する対策をも開示している。
【０００５】
しかしながら、基板本体に内蔵する静電気対策部のみで完成品におけるＩＣ保護レベルを達成しようとすると、かなり大きな容積が必要になり、近年の要請である基板本体の小型化が達成できないという問題点を生じる。
【０００６】
製造過程におけるＩＣの静電気破壊を回避する他の手段として、特許文献２には、先に静電気対策素子を基板本体に実装しておき、静電気対策がなされた状態にしておいてＩＣを搭載する方法が記載されている。
【０００７】
しかしながら、静電気対策素子を先にはんだリフローを通過させて基板本体に実装すると、ＩＣ搭載部分もはんだリフローされることになる。一般的に、ＩＣはワイヤボンディングやはんだバンプによって基板本体上のランドと電気的に接続されるが、ランドが一旦はんだリフローを通過してしまうと、はんだのために平滑性が損なわれ、ＩＣの実装が不能になるという不具合を生じる。
【特許文献１】特開２０００−３４９５５８号公報
【特許文献２】特開平１１−３４０４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、基板本体の大型化を極力回避できると共に基板本体に実装された被保護素子が製造過程においてある程度の静電気対策がなされ、かつ、静電気対策のために被保護素子の実装が妨げられることのない多層配線基板及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するため、第１の発明は、
（ａ）セラミックシートを積層すると共に内部導体を内蔵した基板本体に被保護素子を実装し、該被保護素子と電気的に接続されて該被保護素子が静電気により破壊されるのを防止するための静電気対策部を備えた多層配線基板であって、
（ｂ）前記静電気対策部は、前記基板本体に実装されて容量成分、インダクタンス成分及び／又は抵抗成分を生じさせる静電気対策素子と、前記基板本体の内部に設けられて容量成分、インダクタンス成分及び／又は抵抗成分を生じさせる静電気対策回路とを備えたこと、
を特徴とする。
【００１０】
第１の発明に係る多層配線基板によれば、基板本体に外付けされた静電気対策素子と基板本体に予め内蔵されている静電気対策回路とで被保護素子に対して過負荷の静電気電荷が印加されることを十分なレベルで防止する。静電気対策回路は静電気対策素子と協働して静電気対策効果を発揮するものであるために小さな容積で済み、基板本体の大型化を極力回避できる。この静電気対策回路は被保護素子が実装された後の製造過程において、完全なレベルではないがある程度の過負荷の静電気電荷が被保護素子に印加されることを防止する。製造過程において、静電気対策回路に静電気対策効果として求められる一応の目安は、容量成分で３ｐＦ以上、インダクタンス成分で３ｎＨ以上である。
【００１１】
一方、先に静電気対策素子を基板本体に実装して（はんだリフローを通過させて）おく必要はなく、被保護素子を実装するためのランドが静電気対策素子のためのはんだリフローで平滑性を失うことがないので、被保護素子の実装が妨げられることもない。
【００１２】
第１の発明に係る多層配線基板において、基板本体の表面にはランドが形成されており、前記静電気対策部は前記被保護素子と該ランドとの回路上に形成されていることが、静電気対策上好ましい。
【００１３】
また、静電気対策素子に対して静電気対策回路のうち容量成分を生じさせる回路は並列又は直列いずれの態様で接続されていてもよく、インダクタンス成分を生じさせる回路も並列又は直列いずれの態様で接続されていてもよい。
【００１４】
また、静電気対策回路は、静電気対策部の容量成分、インダクタンス成分及び／又は抵抗成分の一部を構成する成分を生じさせるものであってもよいことは勿論である。
【００１５】
第２の発明に係る多層配線基板の製造方法は、
（ｃ）セラミックシートを積層すると共に内部導体を内蔵した基板本体に被保護素子を実装し、該被保護素子と電気的に接続されて該被保護素子が静電気により破壊されるのを防止するための静電気対策部を備えた多層配線基板の製造方法であって、
（ｄ）被保護素子を実装するための第１ランド及び容量成分、インダクタンス成分及び／又は抵抗成分を生じさせる静電気対策素子を実装するための第２ランドが積層体の表面に形成されると共に、容量成分、インダクタンス成分及び／又は抵抗成分を生じさせる静電気対策回路が積層体の内部に形成されるように、導体パターンが形成されたセラミックグリーンシートを積層して積層体を得る第１工程と、
（ｅ）前記積層体を焼成して基板本体を得る第２工程と、
（ｆ）前記基板本体の所定位置に前記被保護素子を設けて前記第１ランドに電気的に接続する第３工程と、
（ｇ）前記基板本体の所定位置に前記静電気対策素子を設けて前記第２ランドにリフローはんだ実装する第４工程と、
を備えたことを特徴とする。
【００１６】
第２の発明に係る製造方法においては、前記利点を有する第１の発明に係る多層配線基板を得ることができる。特に、第３工程で先に被保護素子を実装し、その後第４工程で静電気対策素子を基板本体に実装するため、換言すれば、被保護素子を実装するためのランドが静電気対策素子のためのはんだリフローで平滑性を失うことがないので、被保護素子の実装が妨げられることがない。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る多層配線基板及びその製造方法の実施例について添付図面を参照して説明する。
【００１８】
（多層配線基板の構造、図１参照）
図１に、本発明に係る多層配線基板の一例を示す。この多層配線基板１は、複数枚のセラミックシートを積層すると共に内部導体１１，１２，１３，１４，１５，１６，１７，１８を内蔵した基板本体２のキャビティ３に被保護素子（ＩＣ）３０を実装して樹脂４で封止し、該被保護素子３０と電気的に接続されて該被保護素子３０が静電気により破壊されるのを防止するための静電気対策部（静電気対策素子３５と静電気対策回路３６とからなる）を備えている。さらに、基板本体２の両端下部には外部電極３７，３７が形成されている。
【００１９】
内部導体１１，１２，１３は誘電体セラミックシート上に導電性ペースト印刷して形成したものであり、内部導体１１，１２は容量成分を生じさせる静電気対策回路３６を構成している。また、内部導体１４〜１８はセラミックシートを貫通するビアホールである。
【００２０】
静電気対策素子３５は基板本体２の上面に形成されたランド２１，２２にはんだ付けされている。
【００２１】
被保護素子（ＩＣ）３０は、キャビティ３内に形成されたランド２３に図示しない接着剤によって固定されると共に、キャビティ３の段差部に形成されたランド２４，２５にワイヤ３１，３２を介してボンディングされている。なお、接着剤に代えてはんだバンプを用いてもよい。但し，はんだバンプによってＩＣを実装するのは、技術的に困難であるし、リフローを２回通過させなければならないので、接着剤による固定が好ましい。
【００２２】
ところで、静電気対策素子３５及び静電気対策回路３６は、それぞれ一つの素子や回路であってもよく（図２〜図７参照）、あるいは、二つ以上の素子や回路で構成されていてもよい（図８及び図９参照）。また、素子３５及び回路３６の種類は、容量成分、インダクタンス成分又は抵抗成分を生じさせるものを、静電気破壊を防止できる機能を有するように任意に組み合わせることができる。
【００２３】
なお、基板本体２の上面又は下面には、レーザーによって、生産月度等を示すためのマーキングが、内部導体にまで至らない非貫通孔として形成されていてもよい。
【００２４】
以上の構成からなる多層配線基板１は、以下の工程を経て製造される。
【００２５】
まず、基板本体２となる積層体を得る。この積層体は、被保護素子３０を実装するためのランド２３，２４，２５及び静電気対策素子３５を実装するためのランド２１，２２が積層体の表面に形成されると共に、静電気対策回路３６（内部導体１１，１２）が積層体の内部に形成されるように、さらに、内部導体１３〜１８となるための導体パターンが形成されたセラミックグリーンシートを積層、圧着して形成する。
【００２６】
次に前記積層体を焼成して基板本体２を得る。その後、基板本体２のキャビティ３内に被保護素子３０を設けてランド２３とは接着剤によって、ランド２４，２５とはワイヤボンディングによって電気的に接続する。さらに、基板本体２の上面に静電気対策素子３５を設けてランド２１，２２にリフローはんだ実装する。
【００２７】
（静電気対策部の等価回路、図２〜図９参照）
図２に示す第１例は、静電気対策素子３５及び静電気対策回路３６が、それぞれ、容量成分を備えたコンデンサとして構成され、互いに並列に接続されている。そして、静電気対策素子３５及び静電気対策回路３６の一端が被保護素子３０のドレインに接続されている。静電気対策素子３５はランド２１，２２上に実装されている。
【００２８】
図３に示す第２例は、静電気対策素子３５及び静電気対策回路３６が、それぞれ、容量成分を備えたコンデンサとして構成され、互いに並列に接続されている。そして、静電気対策素子３５及び静電気対策回路３６の一端が被保護素子３０のゲートに接続されている。静電気対策素子３５はランド２１，２２上に実装されている。
【００２９】
図４に示す第３例は、静電気対策素子３５及び静電気対策回路３６が、それぞれ、容量成分を備えたコンデンサとして構成され、互いに並列に接続されている。そして、静電気対策素子３５及び静電気対策回路３６の一端が被保護素子３０のゲートに接続されている。静電気対策素子３５はランド２１，２２上に実装されている。
【００３０】
図５に示す第４例は、静電気対策素子３５が抵抗成分を備えた抵抗として構成され、静電気対策回路３６が容量成分を備えたコンデンサとして構成され、互いに並列に接続されている。そして、静電気対策素子３５及び静電気対策回路３６の一端が被保護素子３０のゲートに接続されている。静電気対策素子３５はランド２１，２２上に実装されている。
【００３１】
図６に示す第５例は、静電気対策素子３５がインダクタンス成分を備えたコイルとして構成され、静電気対策回路３６が容量成分を備えたコンデンサとして構成され、互いに直列に接続されている。そして、静電気対策回路３６の一端が被保護素子３０のゲートに接続されている。静電気対策素子３５はランド２１，２２上に実装されている。
【００３２】
図７に示す第６例は、静電気対策素子３５及び静電気対策回路３６が、それぞれ、インダクタンス成分を備えたコイルとして構成され、互いに直列に接続されている。そして、静電気対策回路３６の一端が被保護素子３０のゲートに接続されている。静電気対策素子３５はランド２１，２２上に実装されている。
【００３３】
図８に示す第７例は、静電気対策素子３５ａ，３５ｂが容量成分を備えたコンデンサ及びインダクタンス成分を備えたコイルとして構成され、静電気対策回路３６ａ，３６ｂが容量成分を備えたコンデンサ及びインダクタンス成分を備えたコイルとして構成されている。静電気対策素子３５ａ及び静電気対策回路３６ａの一端が被保護素子３０のゲートに互いに並列に接続されている。また、静電気対策素子３５ｂ及び静電気対策回路３６ｂは互いに直列に接続され、かつ、静電気対策回路３６ｂの一端が静電気対策素子３５ａ及び静電気対策回路３６ａの他端に接続されている。静電気対策素子３５ａ，３５ｂはそれぞれ独立して設けたランド２１，２２上に実装されている。
【００３４】
図９に示す第８例は、静電気対策素子３５ａ，３５ｂがインダクタンス成分を備えたコイル及び容量成分を備えたコンデンサとして構成され、静電気対策回路３６ａ，３６ｂがインダクタンス成分を備えたコイル及び容量成分を備えたコンデンサとして構成されている。静電気対策素子３５ａ及び静電気対策回路３６ａの一端が被保護素子３０のゲートに互いに並列に接続されている。また、静電気対策素子３５ｂ及び静電気対策回路３６ｂは互いに直列に接続され、かつ、静電気対策回路３６ｂの一端が静電気対策素子３５ａ及び静電気対策回路３６ａの他端に接続されている。静電気対策素子３５ａ，３５ｂはそれぞれ独立して設けたランド２１，２２上に実装されている。
【００３５】
なお、静電気対策素子３５，３５ａ，３５ｂ及び静電気対策回路３６，３６ａ，３６ｂの種類は、容量成分、インダクタンス成分又は抵抗成分を生じさせるものを、静電気破壊を防止できる機能を有するように任意に組み合わせることができる。
【００３６】
即ち、本発明において、静電気対策部は、基板本体２に実装されて容量成分、インダクタンス成分及び／又は抵抗成分を生じさせる静電気対策素子３５，３５ａ，３５ｂと、基板本体２の内部に設けられて容量成分、インダクタンス成分及び／又は抵抗成分を生じさせる静電気対策回路３６，３６ａ，３６ｂとを備えている。
【００３７】
以上の各種等価回路を備えた多層配線基板１にあっては、基板本体２に実装された静電気対策素子３５，３５ａ，３５ｂと基板本体２に予め内蔵されている静電気対策回路３６，３６ａ，３６ｂとで被保護素子３０に対して過負荷の静電気電荷が印加されることを十分なレベルで防止する。
【００３８】
静電気対策回路３６，３６ａ，３６ｂは静電気対策素子３５，３５ａ，３５ｂと協働して静電気対策効果を発揮するために小さな容積で済み、基板本体２の大型化を極力回避できる。そして、この静電気対策回路３６，３６ａ，３６ｂは被保護素子３０が実装された後の製造過程において、完全なレベルではないがある程度の過負荷の静電気電荷が被保護素子３０に印加されることを防止する。
【００３９】
一方、先に静電気対策素子３５，３５ａ，３５ｂを基板本体２に実装して（はんだリフローを通過させて）おく必要はなく、製造方法で説明したように、先に基板本体２に被保護素子３０を実装し、その後基板本体２に静電対策素子３５，３５ａ，３５ｂを実装するため、被保護素子３０を実装するためのランド２３，２４，２５が静電気対策素子３５，３５ａ，３５ｂのためのはんだリフローで平滑性を失うことがなく、被保護素子３０の実装が妨げられることはない。
【００４０】
（他の実施例）
なお、本発明に係る多層配線基板及びその製造方法は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。
【００４１】
例えば、基板本体の構成あるいは該基板本体に内蔵される各種素子の種類や内部導体の形状などは任意である。また、被保護素子は種々のものを実装することができ、静電気対策素子及び静電気対策回路の組合せも種々採用することができる。
【００４２】
特に、静電気対策部における静電気対策素子と静電気対策回路との関係として、両者で１種類の成分（例えば、容量成分）を構成してもよく、あるいは、両者で別の成分（例えば、静電気対策素子が容量成分で、静電気対策回路がインダクタンス成分）を構成してもよい。また、静電気対策素子は基板本体に形成したキャビティ内に実装されていてもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る多層配線基板の一例を示す断面図である。
【図２】前記多層配線基板に設けられた静電気対策部の第１例（等価回路）を示すブロック図である。
【図３】前記多層配線基板に設けられた静電気対策部の第２例（等価回路）を示すブロック図である。
【図４】前記多層配線基板に設けられた静電気対策部の第３例（等価回路）を示すブロック図である。
【図５】前記多層配線基板に設けられた静電気対策部の第４例（等価回路）を示すブロック図である。
【図６】前記多層配線基板に設けられた静電気対策部の第５例（等価回路）を示すブロック図である。
【図７】前記多層配線基板に設けられた静電気対策部の第６例（等価回路）を示すブロック図である。
【図８】前記多層配線基板に設けられた静電気対策部の第７例（等価回路）を示すブロック図である。
【図９】前記多層配線基板に設けられた静電気対策部の第８例（等価回路）を示すブロック図である。
【符号の説明】
【００４４】
１…多層配線基板
２…基板本体
３…キャビティ
１１〜１８…内部導体
２１〜２５…ランド
３０…被保護素子（ＩＣ）
３１，３２…ワイヤ
３５，３５ａ，３５ｂ…静電気対策素子
３６，３６ａ，３６ｂ…静電気対策回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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