(57)【要約】      【課題】  画像情報をバンド単位で記憶する複数のメモリにおける出力処理及び消去処理を効率良く実行することにより描画速度が向上するメモリデバイス及び該メモリ制御方法を提供する。      【解決手段】  画像情報をバンド単位で記憶する記憶領域を複数含んだ２つのメモリと、２つのメモリの各々を制御する２つの制御手段とを備えており、２つの制御手段のいずれかが一方のメモリの中の１つの記憶領域に記憶されている画像情報を外部に出力するときに、他方の該制御手段は、他方の該メモリの中の１つの記憶領域に記憶されている、該外部に出力済みの画像情報を消去するようにする。【選択図】      図４
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【特許請求の範囲】
【請求項１】
画像情報をバンド単位で記憶する記憶領域を複数含んだ２つのメモリと、
２つの前記メモリの各々を制御する２つの制御手段と、を備えたメモリデバイスであって、
２つの前記制御手段のいずれかが一方の前記メモリの中の１つの記憶領域に記憶されている画像情報を外部に出力するときに、他方の該制御手段は、他方の該メモリの中の１つの記憶領域に記憶されている、該外部に出力済みの画像情報を消去すること、を特徴とするメモリデバイス。
【請求項２】
２つの前記制御手段の各々は、直前に前記外部に出力された画像情報を消去すること、を特徴とする請求項１に記載のメモリデバイス。
【請求項３】
前記画像情報は、２つの前記メモリに含まれる記憶領域の各々にバンド単位で交互に記憶されており、
２つの前記制御手段は、各々が制御する該メモリに記憶されたバンド単位の画像情報の前記外部への出力及び消去を交互に実行すること、を特徴とする請求項１または請求項２のいずれかに記載のメモリデバイス。
【請求項４】
前記メモリは同期型のＤＲＡＭであること、を特徴とする請求項１から請求項３のいずれかに記載のメモリデバイス。
【請求項５】
前記記憶領域は、１つのロウ・アドレスと複数のカラム・アドレスに相当する領域であること、を特徴とする請求項１から請求項４のいずれかに記載のメモリデバイス。
【請求項６】
画像情報をバンド単位で記憶する単一のメモリであって、複数の記憶領域からなる第１の記憶部と第２の記憶部とを有したメモリと、
前記第１の記憶部を制御する第１の制御部と、
前記第２の記憶部を制御する第２の制御部と、を備えたメモリデバイスであって、
前記第１の制御部が前記第１の記憶部の中の１つの記憶領域に記憶されている画像情報を外部に出力するときに、前記第２の制御部は、前記第２の記憶部の中の１つの記憶領域に記憶されている、該外部に出力済みの画像情報を消去すること、を特徴とするメモリデバイス。
【請求項７】
画像情報をバンド単位で記憶する記憶領域を複数含んだ２つのメモリを制御するメモリ制御方法であって、
一方の前記メモリの中の１つの記憶領域に記憶されている画像情報を外部に出力するときに、他方の該メモリの中の１つの記憶領域に記憶されている、該外部に出力済みの画像情報を消去すること、を特徴とするメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、画像情報をバンド単位で記憶するメモリを複数備えたメモリデバイス及び該メモリ制御方法であって、特に、描画面上に光ビームを走査して所定のパターンを描画する描画装置に設けられたメモリデバイス及び該メモリ制御方法に関する。
【背景技術】
【０００２】
描画装置は、感光性のフィルム、プリント基板のフォトレジスト層等の感光材に対して光ビームを照射してパターンの描画を行う装置である。描画装置は、光源としてレーザ光を用いるもの或いは発光ダイオード（ＬＥＤ）を用いるものが知られており、これらの光源からの光ビームを描画データに基づいて変調しつつ感光材上で走査することによって描画を行う。描画物の一つであるフォトマスクは、フォトリソグラフによってプリント基板等に導電性のパターンを形成する為に用いられる。近年、描画装置は、描画性能を高める観点から、描画面を複数の帯状のバンド領域に分割してこのバンド領域単位で描画を行うように構成されている。
【０００３】
描画装置への入力情報である描画データは、ワークステーション上で、ベクトル形式の複数の図形データ（すなわちベクタデータ）をバンド単位で配列した構造として作成される。描画装置は、例えばネットワークを介してワークステーション上に置かれた描画データからベクタデータを取得し、それをビットマップ（すなわちラスタデータ）展開して描画処理を実行する。
【０００４】
従来、上記ビットマップが展開されるメモリを複数設けることにより描画処理を良好に実行する描画装置が種々提案なされ実用に供されている（例えば特許文献１）。
【０００５】
特許文献１に記載されている描画装置は、ワークステーションから取得されたベクタデータを、ラスタ変換し、自己に設けられた各メモリに順次１バンドずつビットマップ展開していく。このとき該描画装置は、あるメモリに対してラスタデータを展開している間に、別のメモリに展開されたラスタデータを出力装置に出力して描画処理を実行させる。また、このとき該描画装置は、描画処理の速度を適宜調整することにより描画処理を連続的に実行させ、該速度むらに起因した描画品質の低下を軽減している。
【特許文献１】特公平４−３３０５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
描画装置に設けられているメモリに新しいラスタデータを展開する場合、現在該メモリに展開されているラスタデータのドットパターンと、展開予定のラスタデータのドットパターンとが重複し不正確なドットパターンになることを避ける為に、現在展開されているラスタパターンは、消去される必要がある。そのため、該メモリを制御するメモリ制御装置は、１バンドのデータを処理する為に、メモリに対してデータを展開し、該展開されたデータを出力装置に出力し、新しいデータを該メモリに展開する為に該出力したデータを消去する作業を実行する。なお、ここでいう消去とは、メモリの初期化に該当する処理であって、該メモリの情報を全て０または１にする処理を示す。
【０００７】
しかしながら上述の如く１バンド毎に展開処理、出力処理、及び消去処理を順に実行すると、描画処理に時間が掛かり、描画速度が低下してしまう。
【０００８】
そこで、本発明は上記の事情に鑑み、画像情報をバンド単位で記憶する複数のメモリにおける出力処理及び消去処理を効率良く実行することにより描画速度が向上するメモリデバイス及び該メモリ制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決する本発明の一態様に係るメモリデバイスは、画像情報をバンド単位で記憶する記憶領域を複数含んだ２つのメモリと、これらのメモリの各々を制御する２つの制御手段とを備えたものであって、２つの制御手段のいずれかが一方のメモリの中の１つの記憶領域に記憶されている画像情報を外部に出力するときに、他方の該制御手段は、他方の該メモリの中の１つの記憶領域に記憶されている、該外部に出力済みの画像情報を消去する機能を果たす。すなわち本発明のメモリデバイスによると、外部に対する画像情報の出力処理と、メモリに記憶されている画像情報の消去処理とを同時に実行することができる為、該処理に費やされる時間は短縮され、より高速に描画処理を実行することが可能となる。
【００１０】
また、上記メモリデバイスにおいては、２つの制御手段の各々が直前に外部に出力された画像情報を消去する機能を果たすことが望ましい。
【００１１】
また、上記メモリデバイスにおいて画像情報が２つのメモリに含まれる記憶領域の各々にバンド単位で交互に記憶されているとき、２つの制御手段は、各々が制御する該メモリに記憶されたバンド単位の画像情報の外部への出力及び消去を交互に実行する機能を果たすことが望ましい。
【００１２】
また、上記メモリデバイスのメモリは同期型のＤＲＡＭであってもよい。
【００１３】
また、上記メモリデバイスの記憶領域は、１つのロウ・アドレスと複数のカラム・アドレスに相当する領域であってもよい。
【００１４】
また、上記の課題を解決する本発明の別の態様に係るメモリデバイスは、画像情報をバンド単位で記憶する単一のメモリであって、複数の記憶領域からなる第１の記憶部と第２の記憶部とを有したメモリと、第１の記憶部を制御する第１の制御部と、第２の記憶部を制御する第２の制御部とを備えたものであって、第１の制御部が第１の記憶部の中の１つの記憶領域に記憶されている画像情報を外部に出力するときに、第２の制御部は、第２の記憶部の中の１つの記憶領域に記憶されている、該外部に出力済みの画像情報を消去する機能を果たす。
【００１５】
また、上記の課題を解決する本発明の一態様に係るメモリ制御方法は、画像情報をバンド単位で記憶する記憶領域を複数含んだ２つのメモリを制御する方法であって、一方のメモリの中の１つの記憶領域に記憶されている画像情報を外部に出力するときに、他方の該メモリの中の１つの記憶領域に記憶されている、該外部に出力済みの画像情報を消去する方法である。
【発明の効果】
【００１６】
本発明のメモリデバイス及びメモリ制御方法は、外部に対する画像情報の出力処理と、メモリに記憶されている画像情報の消去処理とを同時に実行する機能を果たす。従って、該処理に費やされる時間は短縮され、より高速に描画処理を実行することが可能となる。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明の実施形態に用いられる描画システム１０の構成を示したブロック図である。本発明の実施形態の描画システム１０は、所定の描画データを格納しているワークステーション１００と、該ワークステーション１００とネットワークで接続され、該ワークステーション１００に格納されている描画データから図形データ（すなわちベクタデータ）を取得し、それをビットマップ（すなわちラスタデータ）展開して描画処理を実行する描画装置２００と、該描画装置２００による描画処理が実行される描画面であって、該描画装置２００により上記所定の描画データに基づいたパターンが描画される感光材３００から構成されている。なお、ここで感光材３００に描画されるパターンとは、例えばフォトリソグラフによってプリント基板等に導電性のパターンを形成する為のフォトマスクの形状である。以下、図１を用いて描画システム１０の動作を概説する。
【００１８】
ワークステーション１００は、ＣＡＤ等の図形ソフトにより作成された、描画データ（ここでは上述したフォトマスクの形状を示したデータとする）であって、ベクトル形式の複数の図形データを格納している。描画装置２００は、自己に備えられた制御部の動作によりワークステーション１００に格納されている描画データから図形データを取得する。そして取得した図形データをラスタデータに変換し、該変換したラスタデータを１バンド（例えば走査方向１ラインのラスタデータ）毎にメモリ（例えばＤＲＡＭ）上に展開する。上記制御部は、メモリ上に展開されたラスタデータからなる描画情報に基づいて、発光ダイオード（ＬＥＤ）またはレーザビームを変調させると共に、該発光ダイオードまたは、レーサビームから照射された光束を走査光学系により感光材３００上で走査させる。その結果、感光材３００上に所望のパターンの光が走査され、フォトマスクが形成される。次に、図１を用いて描画システム１０の構成及び動作をさらに説明する。
【００１９】
ワークステーション１００は、図示しないＣＡＤ等の作図用アプリケーションを有している。この作図用アプリケーションにより作成される描画データ１１０は、ワークステーション１００上で、ベクトル形式の複数の図形データをバンド単位で配列した構造として作成される。なお、この描画データ１１０は、上述したようにフォトマスクの形状を示したデータである。
【００２０】
描画装置２００は、描画面を複数の帯状の領域に分割したバンド単位で描画を行うマルチバンドタイプの描画装置であって、描画装置全体の制御を司るＣＰＵ２１０と、ワークステーション１００から取得した図形データをビットマップ展開する画像生成部２２０と、該画像生成部２２０内のメモリに展開された描画情報に基づいた光束を描画面に走査する走査装置２３０と、描画物（ここではフォトマスク作成用の感光材３００）を設置する為の描画テーブル２４０から構成されている。
【００２１】
ＣＰＵ２１０は、ネットワークを介してワークステーション１００に格納されている描画データ１１０から図形データを取得すると共に、取得した図形データをラスタ変換してビットマップ展開する演算処理を行う機能を持ち、また、描画装置２００の様々な動作制御をも司る。
【００２２】
また、ＣＰＵ２１０は、データバッファ２１１を有しており、ワークステーション１００から取得した図形データを該データバッファ２１１に一時的に格納する機能を果たす。データバッファ２１１に格納されている図形データは、ＣＰＵ２１０の指示により画像生成部２２０に出力される。
【００２３】
画像生成部２２０は、画像生成回路２２１と画像用メモリ２２２を有している。画像生成回路２２１は、データバッファ２１１から出力された図形データをラスタ変換し、該変換したデータを画像用メモリ２２２に展開する機能、該展開したデータを走査装置２３０に出力する機能、及び出力したデータを消去する機能を果たす。画像用メモリ２２２は、同期型のＤＲＡＭであって、画像生成回路２２１の作用により描画情報が展開されるものである。図２は、本発明の実施形態の画像生成部２２０の構成を示したブロック図である。また、図３（Ａ）及び（Ｂ）は、描画データ１１０（ここでは図中に概念的に示したＭｅｍｏｒｙに展開される画像情報を意味する）と、該描画データ１１０がビットマップ展開される各メモリ（ＤＲＡＭ１、２）との関係を概念的に示した図である。以下、図２及び図３を用いて画像生成部２２０の構成及び動作を詳説する。なお、画像用メモリ２２２は、上述したように同期型メモリである為、非同期メモリにあるような所謂リード・モディファイ・ライト動作モード（あるアドレスのメモリのデータ読み込み及び同一アドレスへの異なるデータの書き込みを一連の動作で行う動作モード）を有していない。従って、画像用メモリ２２２では、読み込み動作と書き込み動作を、同時ではなく別々に行う必要がある。
【００２４】
画像生成回路２２１は、データ／アドレス生成部２２３と、ＤＲＡＭ制御部２２４と、出力／消去部２２５と、出力部２２６と、データ／アドレスセレクタ２２７を有している。データ／アドレス生成部２２３は、データバッファ２１１から出力されてくる図形データを１ライン毎のラスタデータに変換する機能を有した描画データ生成部２２３ａと、該変換したラスタデータの展開先である画像用メモリ２２２のアドレスの情報を生成する機能を有した描画アドレス生成部２２３ｂとを備えている。また、ＤＲＡＭ制御部２２４は、データ／アドレスセレクタ２２７及び画像用メモリ２２２の動作を制御する機能を司っている。このＤＲＡＭ制御部２２４は、複数系統の制御手段を有しており、画像用メモリ２２２に設けられた複数のメモリの各々を制御することができる。
【００２５】
画像生成回路２２１に設けられた出力／消去部２２５は、画像用メモリ２２２に展開されているデータを消去する為の情報を格納した消去用情報２２５ａと、画像用メモリ２２２から走査装置２３０に出力されるラスタデータを特定する為のアドレスの情報、及びラスタデータが消去される（消去情報２２５ａが書き込まれる）アドレスの情報を生成する機能を有した出力アドレス生成部２２５ｂとを備えている。この消去用情報２２５ａは、指定されたアドレスの情報を全て”１”もしくは”０”にする為の情報である。従って、消去用情報２２５ａが所定の画像領域に該当するアドレスに書き込まれると、該アドレスに該当するドットパターンは全て黒もしくは白となり、結果、該画像領域に該当するアドレスに展開されていた画像は消去される。また、出力部２２６は、画像用メモリ２２２に展開されたデータを走査装置２３０に出力する機能を果たす。
【００２６】
後述するように画像用メモリ２２２はメモリを複数有しており、データ／アドレスセレクタ２２７は、描画アドレス生成部２２３ｂまたは出力アドレス生成部２２５ｂが生成したアドレスの情報を、画像用メモリ２２２のいずれかのメモリに選択的に割り当てる機能を有したアドレスセレクタ２２７ａと、描画データ生成部２２３ａまたは消去用情報２２５ａから出力されたデータを、いずれかのメモリに選択的に出力する機能を有したデータセレクタ２２７ｂとを備えている。
【００２７】
画像用メモリ２２２は、２つのＤＲＡＭ（ＤＲＡＭ１、２）を有している。これらのＤＲＡＭ１、２は、同一仕様からなる記憶媒体であり、図３に示すように、連続的にアクセス可能なカラム・アドレス（図３（Ａ）及び（Ｂ）中Ｙ方向に割り当てられたアドレス）と、連続的なアクセスが不可なロウ・アドレス（図３（Ａ）及び（Ｂ）Ｘ方向に割り当てられたアドレス）の２系統のアドレスを有している。なお、カラム・アドレス方向には、走査装置２３０に備えられた図示しない発光ダイオードまたは、レーザビームから照射された光束の走査方向（以下、主走査方向とする）に対応するラスタデータが展開され、ロウ・アドレス方向には、描画デーブル２４０のフィード方向であって、主走査方向と直交する方向に対応するラスタデータが展開される。
【００２８】
データバッファ２１１から図形データが出力されてくると、描画データ生成部２２３ａは、上述したように、該図形データを１ライン毎のラスタデータ（連続アクセス可能なカラム・アドレス方向一行のラスタデータ）に変換する。このとき描画データ生成部２２３ａは、データバッファ２１１から得られる図形データに対し輪郭データの塗りつぶし処理を行うことによりラスタデータを生成する。
【００２９】
また、描画アドレス生成部２２３ｂは、変換したラスタデータの各々をＤＲＡＭ１、２に順次展開する為のアドレスを生成する。このとき描画アドレス生成部２２３ｂは、各ＤＲＡＭにそれぞれ異なったラスタデータが１ラインずつ展開されるように、アドレスを生成する。例えば図３では、描画アドレス生成部２２３ｂは、各ラインのラスタデータが描画された順序でＤＲＡＭ１、２、１、２…の順に展開されるようにアドレスを生成している。そしてＤＲＡＭ制御部２２４の作用により、各ラスタデータは、それぞれ１ラインのラスタデータとして各ＤＲＡＭにビットマップ展開されていく。
【００３０】
データ／アドレス生成部２２３により、図形データのラスタ変換が実行され、さらに、該変換されたラスタデータの展開先である各ＤＲＡＭのロウ・アドレス及びカラム・アドレスの情報が生成されると、アドレスセレクタ２２７ａにより各ラスタデータの展開先アドレスが割り当てられ、該各ラスタデータとその展開先であるＤＲＡＭとがデータセレクタ２２７ｂにより接続され、ＤＲＡＭ制御部２２４は、各ラスタデータの各ＤＲＡＭへの展開を始める。
【００３１】
描画アドレス生成部２２３ｂは、上述したように各ラスタデータがＤＲＡＭ１またはＤＲＡＭ２に交互に展開されるようにアドレスを生成している（図３（Ａ）参照）。従って、ＤＲＡＭ制御部２２４の作用により、ＤＲＡＭ１には奇数ラインのラスタデータが展開され、ＤＲＡＭ２には偶数ラインのラスタデータが展開される。これら一連の展開処理を複数回繰り返して各ＤＲＡＭに所定範囲のラスタデータの展開が終了すると、画像生成回路２２１は、次に、該展開されたデータの出力処理及び消去処理を実行する。
【００３２】
図４は、本発明の実施形態に用いられる描画装置２００に備えられたＤＲＡＭ制御部２２４によるビットマップ展開されたデータの出力処理及び消去処理を示すフローチャートである。以下に、図４を用いて本発明の実施形態のＤＲＡＭ制御部２２４による出力処理及び消去処理を説明する。
【００３３】
ＤＲＡＭ制御部２２４の作用によりＤＲＡＭ１及びＤＲＡＭ２の各アドレスにラスタデータが展開されると、該ＤＲＡＭ制御部２２４は、奇数ｎを１にセットし、偶数ｍを２にセットする（Ｓ１）。なお、ここでいう奇数ｎとは、ＤＲＡＭ１の各ロウ・アドレスに関連付けられた数である。例えば連続するＤＲＡＭ１のロウ・アドレス１、２、３…がある場合、各アドレス１、２、３…には、連続する奇数ｎ、ｎ＋２、ｎ＋４…が関連付けられている。また、ここでいう偶数ｍとは、ＤＲＡＭ２の各ロウ・アドレスに関連付けられた数である。例えば連続するＤＲＡＭ２のロウ・アドレス１、２、３…がある場合、各アドレス１、２、３…には、連続する偶数ｍ、ｍ＋２、ｍ＋４…が関連付けられている。画像生成回路２２１の各構成要素の作用により奇数ｎもしくは偶数ｍが指定されて所定のプログラムが動作されると、該指定された奇数ｎもしくは偶数ｍに関連付けられたロウ・アドレスに展開されたデータは、該所定のプログラムに呼応して処理される。
【００３４】
次にＤＲＡＭ制御部２２４は、データセレクタ２２７ｂを制御して、ＤＲＡＭ１と出力部２２６とを接続し、ＤＲＡＭ１と消去用情報２２５ａとを非接続とし、ＤＲＡＭ２を消去用情報２２５ａ及び出力部２２６のいずれに対しても非接続とする。さらにアドレスセレクタ２２７ａを制御して、ＤＲＡＭ１と出力アドレス生成部２２５ｂとを接続し、ＤＲＡＭ２と出力アドレス生成部２２５ｂとを非接続とする。ここでは、ＤＲＡＭ制御部２２４は、ＤＲＡＭ１のラスタデータの出力処理のみを制御する。なお、最初に出力処理されるラスタデータはＤＲＡＭ１のロウ・アドレス１に展開されたラスタデータである為、このとき出力アドレス生成部２２５ｂにはそれに対応したアドレスの情報が生成される。生成されたアドレスの情報は、アドレスセレクタ２２７ａを介してＤＲＡＭ１に入力する。そしてこのときＤＲＡＭ制御部２２４は、ＤＲＡＭ１に対して、入力したアドレスに展開されているラスタデータを出力部２２６に出力するよう命令する。従って、ＤＲＡＭ１のロウ・アドレス１に展開されたラスタデータは、データセレクタ２２７ｂ及び出力部２２６を介して走査装置２３０に出力される（Ｓ２）。
【００３５】
Ｓ３において、ＤＲＡＭ制御部２２４は、データセレクタ２２７ｂを制御して、ＤＲＡＭ１と消去用情報２２５ａとを接続し、ＤＲＡＭ１と出力部２２６とを非接続とし、ＤＲＡＭ２と出力部２２６とを接続し、ＤＲＡＭ２と消去用情報２２５ａとを非接続とする。さらにアドレスセレクタ２２７ａを制御して、ＤＲＡＭ１及びＤＲＡＭ２と出力アドレス生成部２２５ｂとを接続する。ここでは、ＤＲＡＭ制御部２２４は、ＤＲＡＭ１のラスタデータの消去処理、及びＤＲＡＭ２のラスタデータの出力処理を制御する。
【００３６】
出力アドレス生成部２２５ｂで生成されたアドレスの情報は、アドレスセレクタ２２７ａを介してＤＲＡＭ１及びＤＲＡＭ２に入力する。ＤＲＡＭ１には、奇数ｎに関連付けられたロウ・アドレスが入力し、ＤＲＡＭ２には、偶数ｍに関連付けられたロウ・アドレスが入力する。なお、ここで処理されるラスタデータのＤＲＡＭ１側のアドレスとＤＲＡＭ２側のアドレスは、同一のアドレスである。説明を加えると、例えば本フローチャートの処理を開始して初めてＳ３の処理を実行する場合、ロウ・アドレスに関して、ＤＲＡＭ１に入力するアドレスはロウ・アドレス１（図３（Ａ）のＤＲＡＭ１の一行目に該当）であり、ＤＲＡＭ２に入力するアドレスはロウ・アドレス１（図３（Ａ）のＤＲＡＭ２の一行目に該当）である。また、カラム・アドレスに関しては各ライン全て同一アドレスである。そのため、Ｓ３において出力アドレス生成部２２５ｂで生成されるアドレスの情報は、同一の情報となる。なお、各ＤＲＡＭに対するラスタデータの展開の仕方を変えることにより、このとき生成されるアドレスの情報を、ＤＲＡＭ１とＤＲＡＭ２とでそれぞれ異なった情報にすることも可能である。
【００３７】
また、ＤＲＡＭ１には、データセレクタ２２７ｂを介して消去用情報２２５ａが入力される。このときＤＲＡＭ制御部２２４は、ＤＲＡＭ１に対して、入力したアドレスに展開されているラスタデータに、入力したデータ（すなわち消去用情報２２５ａ）を書き込むよう命令する。従って、奇数ｎに関連付けられたロウ・アドレスに展開されたラスタデータは、消去用情報２２５ａが上書きされて消去される。
【００３８】
ＤＲＡＭ制御部２２４は、ＤＲＡＭ１に上述の命令を出すと同時に、ＤＲＡＭ２に対しても命令を出す。具体的には、このときＤＲＡＭ制御部２２４は、ＤＲＡＭ２に対して、入力したアドレスに展開されているラスタデータを出力部２２６に出力するよう命令する。従って、偶数ｍに関連付けられたロウ・アドレスに展開されたラスタデータは、データセレクタ２２７ｂ及び出力部２２６を介して走査装置２３０に出力される。そしてＳ４の処理に進む。すなわちＤＲＡＭ制御部２２４は、Ｓ３の処理においてラスタデータの出力と消去を同時に実行する。
【００３９】
Ｓ４において、ＤＲＡＭ制御部２２４は、現在処理中の奇数ｎが、ＤＲＡＭ１に最後に展開されたラスタデータを含むロウ・アドレスに関連付けられたものか否かを判定する。別の言い方をすると、ＤＲＡＭ制御部２２４は、現在処理中の奇数ｎが、ＤＲＡＭ１のロウ・アドレスに関連付けられた奇数ｎの中で最も大きい値か否かを判定する。このとき処理中の奇数ｎがｎ＝ｍａｘの場合（Ｓ４：Ｙ）、ＤＲＡＭ制御部２２４は、Ｓ５に進む。また、処理中の奇数ｎがｎ≠ｍａｘの場合（Ｓ４：Ｎ）、ＤＲＡＭ制御部２２４は、Ｓ６に進む。
【００４０】
Ｓ４において奇数ｎ≠ｍａｘと判定された場合、ＤＲＡＭ制御部２２４は、奇数ｎの値を２インクリメントする（Ｓ６）。例えばＳ３で処理されていたロウ・アドレスに関連付けられていた奇数ｎがｎ＝１の場合、Ｓ６の処理により、該奇数ｎは、ｎ＝１に連続する奇数であるｎ＝３となる。すなわちＤＲＡＭ制御部２２４が処理を実行するロウ・アドレスが、奇数ｎ＝１に関連付けられたロウ・アドレスから奇数ｎ＝３に関連付けられたロウ・アドレスに変更される。
【００４１】
Ｓ７において、ＤＲＡＭ制御部２２４は、データセレクタ２２７ｂを制御して、ＤＲＡＭ１と出力部２２６とを接続し、ＤＲＡＭ１と消去用情報２２５ａとを非接続とし、ＤＲＡＭ２と消去用情報２２５とを接続し、ＤＲＡＭ２と出力部２２６とを非接続とする。さらにアドレスセレクタ２２７ａを制御して、ＤＲＡＭ１及びＤＲＡＭ２と出力アドレス生成部２２５ｂとを接続する。ここでは、ＤＲＡＭ制御部２２４は、ＤＲＡＭ１のラスタデータの出力処理、及びＤＲＡＭ２のラスタデータの消去処理を制御する。
【００４２】
出力アドレス生成部２２５ｂで生成されたアドレスの情報は、アドレスセレクタ２２７ａを介してＤＲＡＭ１及びＤＲＡＭ２に入力する。ＤＲＡＭ１には、奇数ｎに関連付けられたロウ・アドレスが入力し、ＤＲＡＭ２には、偶数ｍに関連付けられたロウ・アドレスが入力する。なお、ここで処理されるラスタデータのＤＲＡＭ１側のアドレスとＤＲＡＭ２側のアドレスは、カラム・アドレスに関しては同一であり、ロウ・アドレスに関しては若干異なる。説明を加えると、ロウ・アドレスに関して、ＤＲＡＭ１側の方がＤＲＡＭ２側に比べてＸ方向（図３参照）に一行進んだアドレスとなっている。なお、各ＤＲＡＭに対するラスタデータの展開の仕方を変えることにより、このとき生成されるアドレスの情報を、ＤＲＡＭ１とＤＲＡＭ２とで同一の情報にすることも可能である。
【００４３】
ＤＲＡＭ制御部２２４は、ＤＲＡＭ１に対して、入力したアドレスに展開されているラスタデータを出力部２２６に出力するよう命令する。従って、奇数ｎに関連付けられたロウ・アドレスに展開されたラスタデータは、データセレクタ２２７ｂ及び出力部２２６を介して走査装置２３０に出力される。
【００４４】
また、ＤＲＡＭ２には、データセレクタ２２７ｂを介して消去用情報２２５ａが入力される。このときＤＲＡＭ制御部２２４は、ＤＲＡＭ１に上述の命令を出すと同時に、ＤＲＡＭ２に対しても命令を出す。具体的には、ＤＲＡＭ制御部２２４は、ＤＲＡＭ２に対して、入力したアドレスに展開されているラスタデータに、入力したデータ（すなわち消去用情報２２５ａ）を書き込むよう命令する。従って、偶数ｍに関連付けられたロウ・アドレスに展開されたラスタデータは、消去用情報２２５ａが上書きされて消去される。すなわちＤＲＡＭ制御部２２４は、Ｓ７の処理においてラスタデータの出力と消去を同時に実行する。
【００４５】
Ｓ７の処理を実行するとＤＲＡＭ制御部２２４は、偶数ｍの値を２インクリメントする（Ｓ８）。例えばＳ７で処理されていたロウ・アドレスに関連付けられていた偶数ｍがｍ＝２の場合、Ｓ８の処理により、該偶数ｍは、ｍ＝２に連続する奇数であるｍ＝４となる。すなわちＤＲＡＭ制御部２２４が処理を実行するロウ・アドレスが、偶数ｍ＝２に関連付けられたロウ・アドレスから偶数ｍ＝４に関連付けられたロウ・アドレスに変更される。Ｓ８の処理が実行されると、ＤＲＡＭ制御部２２４は、Ｓ３の処理に戻り、再び処理を続行させる。
【００４６】
また、Ｓ４において奇数ｎ＝ｍａｘと判定された場合、ＤＲＡＭ１及びＤＲＡＭ２に展開された全てのラスタデータは出力処理が実行されており、かつＤＲＡＭ２に最後に展開されたラスタデータ以外のラスタデータの消去処理も実行されている。このときＤＲＡＭ制御部２２４は、データセレクタ２２７ｂを制御して、ＤＲＡＭ１を消去用情報２２５ａ及び出力部２２６のいずれに対しても非接続にし、ＤＲＡＭ２と消去用情報２２５ａとを接続する。さらにアドレスセレクタ２２７ａを制御して、ＤＲＡＭ２と出力アドレス生成部２２５ｂとを接続し、ＤＲＡＭ１と出力アドレス生成部２２５ｂとを非接続とする。ここでは、ＤＲＡＭ制御部２２４は、ＤＲＡＭ２のラスタデータの消去処理のみを制御する。出力アドレス生成部２２５ｂにおいて生成されたアドレスの情報がアドレスセレクタ２２７ａを介してＤＲＡＭ２に入力し、ＤＲＡＭ制御部２２４は、ＤＲＡＭ２に対して、入力したアドレスに展開されているラスタデータに、入力したデータ（すなわち消去用情報２２５ａ）を書き込むよう命令する。従って、偶数ｍに関連付けられたロウ・アドレスに展開されたラスタデータは、消去用情報２２５ａが上書きされて消去される（Ｓ５）。Ｓ５の処理がなされると、本フローチャートの処理は終了する。
【００４７】
本実施形態で実行されるビットマップ展開されたデータの出力処理及び消去処理によれば、出力処理及び消去処理が同時に実行される為、該処理に費やされる時間は短縮され高速に描画処理を実行できる。
【００４８】
描画装置２００に備えられた走査装置２３０は、走査光学系２３１と駆動回路２３２を有している。この駆動回路２３２は、出力部２２６から出力された描画情報（ラスタデータ）に基づいて、図示しない発光ダイオード（ＬＥＤ）または、レーザビームを変調させる。そして該発光ダイオードから照射された光束が走査光学系２３１により感光材３００上で走査され、感光材３００上に所望のパターンの光が描画されフォトマスクが形成される。
【００４９】
以上が本発明の実施形態である。本発明はこれらの実施形態に限定されるものではなく様々な範囲で変形が可能である。
【００５０】
なお、本実施形態では、描画装置２００に備えられている画像用メモリ２２２は、２つのメモリ（ＤＲＡＭ１、２）を備えているが、別の実施形態では、該画像用メモリ２２２に相当するメモリを単一のものにしてもよい。別の実施形態の場合、上記単一のメモリは、複数のロウ・アドレス及びカラム・アドレスからなる記憶部（ＤＲＡＭ１、２に相当）を有している。すなわち上記単一のメモリは２つの記憶部に分割されており、各記憶部は、ＤＲＡＭ制御部２２４が有する複数系統の制御手段の各々により制御されている。別の実施形態によると、画像用メモリ２２２を単一のメモリから構成することができる為、省スペース化、構造簡略化等を達成することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態に用いられる描画システムの構成を示したブロック図である。
【図２】本発明の実施形態の画像生成部の構成を示したブロック図である。
【図３】描画データと、該描画データがビットマップ展開される各メモリとの関係を概念的に示した図である。
【図４】本発明の実施形態に用いられる描画装置に備えられたＤＲＡＭ制御部によるビットマップ展開されたデータの出力処理及び消去処理を示すフローチャートである。
【符号の説明】
【００５２】
１０  描画システム
１００  ワークステーション
１１０  描画データ
２００  描画装置
２２０  画像生成部
２２２  画像用メモリ
２２４  ＤＲＡＭ制御部
２２５  消去用情報
２２７  切替スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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