(57)【要約】  【課題】低電流で破壊することができる多結晶シリコンヒューズを有する半導体集積回路を提供する。  【解決手段】本発明の半導体集積回路は、過電流を印加して破壊することによって書き込みを行う多結晶シリコンヒューズを有する。ここで、本発明に係る多結晶シリコンヒューズは、１．７〜６ｋΩ／□の範囲のシート抵抗を有する多結晶シリコン膜で形成される。これにより、本発明に係る多結晶シリコンヒューズは、比較的高抵抗であり、低電流で破壊できるため、多結晶シリコンヒューズまでの配線の抵抗値が高い場合であっても、確実に破壊することができる。【選択図】  図１
2005302999.tif 000002
【特許請求の範囲】
【請求項１】
過電流を印加して破壊することによって書き込みを行う多結晶シリコンヒューズを有する半導体集積回路であって、
前記多結晶シリコンヒューズを、１．７〜６ｋΩ／□の範囲のシート抵抗を有する多結晶シリコン膜で形成したことを特徴とする半導体集積回路。
【請求項２】
透明電極膜からなる配線を有する基板上に実装された半導体集積回路であって、
外部から前記透明電極膜からなる配線を通じて過電流を印加して破壊することによって書き込みを行う多結晶シリコンヒューズを有し、
前記多結晶シリコンヒューズを、１．７〜６ｋΩ／□の範囲のシート抵抗を有する多結晶シリコン膜で形成したことを特徴とする半導体集積回路。
【請求項３】
前記多結晶シリコンヒューズの破壊前の抵抗値が３ｋΩ以上であることを特徴とする請求項１または２記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流を印加して破壊することによって書き込みを行う多結晶シリコンヒューズ（ポリシリコンヒューズ）を有する半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路の内部で抵抗調整などを行う場合、従来より、ツェナーザップ型アンチヒューズや多結晶シリコンヒューズが用いられている。
【０００３】
多結晶シリコンヒューズは、多結晶シリコンにより形成された抵抗パターンを備えている。多結晶シリコンヒューズを破壊する場合、その両端部に設けられた電極から抵抗パターンに過電流を供給することにより発熱させ、その発熱により多結晶シリコン抵抗パターンを焼き切ることで破壊する。
【０００４】
多結晶シリコンヒューズに過電流を供給して破壊する場合、高電圧、高電流が必要となる。このため、従来より、破壊に必要な電圧および電流の一方もしくは両方を下げる目的から、特許文献１〜８などが提案されている。
【０００５】
特許文献１には、多結晶シリコン・ヒューズ・メモリにおいて、ゲート電極等と共通の多結晶シリコンで形成されたヒューズ部表面を熱酸化することによって、その幅、厚さ共に減少させることが開示されている。
【０００６】
特許文献２には、半導体基板上の絶縁膜に設けた台状領域上を横切り、かつ台状領域上の一部に、膜厚を薄くして他の領域より高抵抗にした部分を有する多結晶シリコン・ヒューズ配線が開示されている。
【０００７】
特許文献３には、半導体ヒューズとして、層間絶縁膜を挟んで第１層多結晶シリコンを横切る第２層多結晶シリコンを形成し、第１多結晶シリコンを横切るときの第２多結晶シリコンの段差部分における薄い部分に電流密度を集中させることが開示されている。
【０００８】
特許文献４には、多結晶シリコン膜で、ヒューズとなる部分に屈曲部を持たせ、屈曲部の内角に接するようにフィールド絶縁膜に凹所を設け、下地段差による多結晶シリコン膜の厚さの減少した屈曲部において電流集中させることが開示されている。
【０００９】
特許文献５には、リンをドープした多結晶シリコンで構成されたヒューズのヒューズ本体部の中央部分にホウ素をドープした高抵抗部を設け、高抵抗部に発熱を集中させることが開示されている。
【００１０】
特許文献６には、ポリシリコン製のヒューズ・リンク内に湾曲部を設け、湾曲部のかどに電流を集中させることが開示されている。
【００１１】
特許文献７には、断面積の小さい部分と大きい部分とを有するポリシリコンヒューズにおいて、面積の小さい部分の両側に配置され、面積の大きい部分に形成される電極領域を、断面積の小さい部分から所定の距離以上離すことが開示されている。
【００１２】
特許文献８には、ポリシリコン層上にシリサイド層を重ねたプログラム抵抗が開示されている。このプログラム抵抗は、プログラム電流印加前においては、シリサイド層の抵抗によって決まる低い抵抗を有するが、プログラム電流の印加によってシリサイド層内に切断部が形成され、ポリシリコン層の抵抗とシリサイド層の抵抗との比に基づく高い抵抗を有するようになる。そして、このポリシリコン層の抵抗として１０００Ω／ｓｑ．の値が例示されている。
【００１３】
従来手法の中には、特許文献５のように、多結晶シリコンパターンの一部分の抵抗を高くするものもあるが、その多くは、ヒューズの形状を工夫することによって電流を特定箇所に集中させ、破壊に必要な電圧、電流を低減しようとしたものである。このような従来の多結晶シリコンヒューズを形成するためには、比較的低い抵抗を有する多結晶シリコン膜を使用することが一般的であった。例えば、上記特許文献１〜７の中で、最も高い多結晶シリコン膜の抵抗値を開示するのは特許文献７であるが、その場合でも１００Ω／□である。
【００１４】
特許文献８には、多結晶シリコン層のシート抵抗として１０００Ω／ｓｑの値が例示されている。しかしこの特許文献８に記載されているのはポリシリコン層上にシリサイド層を重ね、プログラム電流の印加によって、ポリシリコン層を切断せずにシリサイド層のみを切断する形式のヒューズである。
【００１５】
これに対して、本願が対象とする多結晶シリコンヒューズは、シリサイド膜と重ねることなく多結晶シリコン膜のみで形成されるものであり、多結晶シリコン膜の抵抗によって破壊前のヒューズの抵抗が決まる点、および、過電流の印加によって多結晶シリコン膜の破壊（断線）を行う点において、特許文献８のプログラム抵抗とは異なる。従って、特許文献８に開示されたポリシリコン層の抵抗値は、本願の多結晶シリコンヒューズを形成するための多結晶シリコン膜のシート抵抗設定に対して参考にはならない。
【００１６】
また、上記の特許文献５においても、高抵抗にするのはヒューズ本体の一部分（中央部分）のみである。そして、ヒューズ本体の全体には１０20〜１０21／ｃｍ2の濃度でリンをドープすることが記載されており、上記の特許文献２の場合よりもさらにシート抵抗は低くなると推定できる。このように、特許文献５が開示するのは、低抵抗の多結晶シリコン膜でヒューズを形成し、その中央部分に高抵抗部を形成したヒューズであり、この高抵抗部に発熱を集中させ、ヒューズ全体の抵抗をそれほど高くしなくても確実に溶断できることを効果としている。
【００１７】
【特許文献１】特公昭６０−９５４号公報
【特許文献２】特公平４−７９１３７号公報
【特許文献３】特開昭６３−２４６８４４号公報
【特許文献４】特開平４−９７５４５号公報
【特許文献５】特開平４−３７３１４７号公報
【特許文献６】特開平６−１４０５１０号公報
【特許文献７】特開２０００−４０７９０号公報
【特許文献８】特表平１１−５１２８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
前述のように、従来は、抵抗の低い多結晶シリコン膜でヒューズを形成することが一般的であった。このため、ヒューズの抵抗が低くなる。ヒューズの抵抗が低いと、上記のようにその形状を工夫しないと、ヒューズを焼き切るために必要な熱を発生させるために、大きな破壊電流を流すことが必要になる。そして、このような大きな電流を供給するために必要な回路の面積が大きくなり、半導体集積回路全体の面積が増大するという問題があった。
【００１９】
また、このように破壊のために必要な電流が大きいと、その電流を半導体集積回路の外部から供給する場合、半導体集積回路を装着した回路基板上の配線にも大きな電流を流す必要がある。従って、回路基板上の配線の抵抗が高い場合には、ヒューズの破壊に必要な電流を外部から供給することができないという問題が発生する。例えば、液晶ディスプレイ駆動用の半導体集積回路では、液晶ディスプレイと共通のガラス基板上に駆動用の半導体集積回路を実装し、透明電極膜で配線を行う場合がある。透明電極膜は一般的に抵抗が高く、従って、半導体集積回路内に集積されたヒューズの破壊に必要な電流を供給することが困難になるという問題もあった。
【００２０】
本発明の目的は、前記従来技術に基づく問題点を解消し、低電流で破壊することができる多結晶シリコンヒューズを有する半導体集積回路を提供することにある。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明は、過電流を印加して破壊することによって書き込みを行う多結晶シリコンヒューズを有する半導体集積回路であって、
前記多結晶シリコンヒューズを、１．７〜６ｋΩ／□の範囲のシート抵抗を有する多結晶シリコン膜で形成したことを特徴とする半導体集積回路を提供するものである。
【００２２】
また、本発明は、透明電極膜からなる配線を有する基板上に実装された半導体集積回路であって、
外部から前記透明電極膜からなる配線を通じて過電流を印加して破壊することによって書き込みを行う多結晶シリコンヒューズを有し、
前記多結晶シリコンヒューズを、１．７〜６ｋΩ／□の範囲のシート抵抗を有する多結晶シリコン膜で形成したことを特徴とする半導体集積回路を提供する。
【００２３】
ここで、前記多結晶シリコンヒューズの破壊前の抵抗値が３ｋΩ以上であるのが好ましい。
【発明の効果】
【００２４】
本発明の半導体集積回路によれば、ヒューズの多結晶シリコンパターンを形成する多結晶シリコン膜のシート抵抗値を高くすることにより、破壊電流を小さくすることができる。従って、外部から多結晶シリコンヒューズまでの配線の抵抗値が高い場合であっても、確実に破壊することができる。また、その破壊電流が小さいため、破壊電流を供給するための付随回路の面積も小さくすることができ、半導体集積回路の面積を小さくすることができる。
【発明を実施するための最良の形態】
【００２５】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路を詳細に説明する。
【００２６】
図１は、本発明の半導体集積回路の内部構成を表す一実施形態の概略図である。本実施形態の半導体集積回路は、同図に示すように、過電流を印加して破壊することによって書き込みを行う多結晶シリコンヒューズ１０を備えている。多結晶シリコンヒューズ１０は、トランジスタのゲート電極等を形成する多結晶シリコン膜とは異なる２層目の多結晶シリコン膜からなる所定形状の多結晶シリコンパターン１２と、破壊時に多結晶シリコンパターン１２に所定電圧、所定電流を供給する電極となる金属配線１４ａ、１４ｂとを備えている。
【００２７】
多結晶シリコンパターン１２は、その下層の絶縁膜（図示省略）の上に形成されており、図１中左右側に位置する電極部１６ａ、１６ｂと、両電極部１６ａ、１６ｂの間を接続するように直線的に配置された、電極部１６ａ、１６ｂよりも狭い一定の幅の抵抗部１８とから構成されている。本実施形態の場合、抵抗部１８の幅（図１中上下方向の距離）は１．０μｍ、長さ（図１中左右方向の距離）は２．５μｍ、厚さ（図１中紙面方向の距離）は２００ｎｍである。
【００２８】
本実施形態の場合、抵抗部１８には低濃度にリンがドーピングされており、２．０ｋΩ／□（ｓｑ）のシート抵抗を有する。また、電極部１６ａ、１６ｂには抵抗部１８よりも高濃度にリンがドーピングされており、抵抗部１８よりも低抵抗化されている。
【００２９】
多結晶シリコンパターン１２の上層には層間絶縁膜（図示省略）が形成されている。電極部１６ａ、１６ｂ上の層間絶縁膜の所定箇所には、コンタクトホール２０が形成されている。金属配線１４ａ、１４ｂは、層間絶縁膜の上に形成されており、コンタクトホール２０内に埋め込まれたタングステンからなるプラグを通じて、それぞれ電極部１６ａ、１６ｂに接続されている。コンタクトホール２０の寸法によっては、プラグを埋め込むことなく、金属配線１４ａ、１４ｂを直接、電極部１６ａ、１６ｂに接続することも可能である。いずれの場合にも、電極部１６ａ、１６ｂが高濃度にドーピングされているため、金属配線１４ａ、１４ｂと電極部１６ａ、１６ｂとの間を低いコンタクト抵抗で接続することができる。
【００３０】
図示例の多結晶シリコンヒューズ１０において、両金属配線１４ａ、１４ｂの間に過電流を印加する前の初期状態では、金属配線１４ａ、１４ｂ間は多結晶シリコンパターン１２によって接続されて導通している。本実施形態の場合、多結晶シリコンヒューズ１０の破壊前の抵抗値（金属配線１４ａ、１４ｂ間の抵抗値）は約３．５ｋΩである。上記のように、電極部１６ａ、１６ｂは高濃度にドーピングされて低抵抗化されており、また、金属配線１４ａ、１４ｂと電極部１６ａ、１６ｂとの間のコンタクト抵抗も低いため、この抵抗値は、実質的に抵抗部１８の抵抗値である。両金属配線１４ａ、１４ｂ間に過電流を印加すると、抵抗部１８が焼き切られて断線し、金属配線１４ａ、１４ｂ間はオープン状態となる。
【００３１】
図１に示した多結晶シリコンヒューズ１０では、抵抗部１８は、そのほぼ全体にわたって一定の不純物濃度およびシート抵抗を有している。すなわち、２．０ｋΩ／□の高いシート抵抗を有する多結晶シリコン膜によってヒューズ１０の抵抗部１８が形成されているのであり、特許文献５のように、低い抵抗の多結晶シリコン膜で形成された抵抗部（特許文献５では「ヒューズ本体部」と称されている）の中央部のみが高抵抗にされているのではない。このため、特許文献５に示されたヒューズの場合に比較してヒューズの抵抗が高く、同一の電流を流した場合の発熱量が大きい。従って、より小さな電流で破壊することが可能である。
【００３２】
さらに、後から示すように、抵抗部１８全体を高抵抗にすることにより、ヒューズ破壊に必要な電力（電流×電圧）も小さくすることができる。これは、発熱によって溶断する抵抗部１８の中央部分だけではなく、その両側の部分が高抵抗であるため、その両側の部分および電極部１６ａ、１６ｂを通じた金属配線１４ａ、１４ｂへの熱の流れが低減され、中央部分を溶断に至る温度に加熱するのに必要な発熱量が低減したためであると考えられる。
【００３３】
現実には、例えば、抵抗部１８の両端に接続される電極部１６ａ、１６ｂに高濃度ドーピングされた不純物の拡散によって、抵抗部１８の両端付近では不純物濃度が高くなる場合もある。すなわち、抵抗部１８の、両端部分を除いた主要部分だけが高いシート抵抗を有している場合もある。例えば、電極部１６ａ、１６ｂを、拡散の小さいヒ素でドーピングした場合には、多結晶シリコン膜のシート抵抗値および抵抗部１８の寸法から予想される値である５ｋΩ程度の抵抗値が得られる。しかし、拡散の大きいリンでドーピングした場合には、上記のように、それよりも小さい、例えば３．５ｋΩ程度の抵抗値になる。このような場合でも、抵抗部１８の寸法およびシート抵抗を適切に設定すれば、低い電流、もしくは電力で破壊が可能である。
【００３４】
なお、本発明に係る多結晶シリコンヒューズにおいて、多結晶シリコンパターンは、図示例のものに限定されず、本発明は、従来公知のどのような形状およびサイズのものにも適用可能である。
【００３５】
例えば、抵抗部を直線的に形成するのではなく、屈曲部を設けてもよい。抵抗部を一定の幅に形成するのではなく、抵抗部の他の部分よりもさらに幅の狭いノッチ部を設けてもよい。電極部を抵抗部よりも幅広に形成する場合、その間に、徐々に幅が変化する遷移部を設けてもよい。また、抵抗部は、破壊電流およびばらつきを考慮して、１．７〜６ｋΩ／□の範囲のシート抵抗を有し、多結晶シリコンヒューズの破壊前の抵抗値が３ｋΩ以上とするのが好ましい。
【００３６】
また、ヒューズを、例えば通常のトランジスタのゲート電極を構成する多結晶シリコン膜により形成することも可能であるが、ゲート電極よりも上層の多結晶シリコン膜により形成するのが好ましい。
【００３７】
前者の場合、多結晶シリコン膜堆積後に、ゲート電極を形成する部分は、その部分に開口を有するマスクを利用して高濃度のドーピングを行って低抵抗化し、ヒューズを形成する部分は、別のマスクを利用して、例えばリンを低濃度にドーピングし、１．７〜６ｋΩ／□の範囲のシート抵抗値とする。この低濃度のドーピングは、ヒューズの抵抗部となる部分のみに行ってもいいが、通常は、ヒューズの抵抗部となる部分にも電極部となる部分にも同一の濃度でドーピングを行う。そして、高濃度のドーピングを必要とする電極部には、別のマスクを使って、さらに、例えばリンまたはヒ素をドーピングする。この高濃度ドーピングは、ゲート電極を形成する部分のドーピングと同一のマスクを使って、同時に行うことができる。その後、ゲートおよびヒューズに必要な形状にパターニングする。
【００３８】
後者の場合には、抵抗部を１．７〜６ｋΩ／□の範囲のシート抵抗値とするためのリン等のドーピングは、堆積した多結晶シリコン膜の全面に対して、すなわち、マスクを使わずに行うことができる。１．７〜６ｋΩ／□の範囲のシート抵抗値は、抵抗素子を形成するためにも適当な値であり、同一の多結晶シリコン膜を利用してヒューズに加えて抵抗素子を形成する場合であっても、全面に一定濃度のドーピングを行うことが可能である。一方、同じ多結晶シリコン膜で他の素子を形成するために必要な場合には、マスクを利用して、ヒューズを形成する部分への選択的なドーピングを行う。電極部に対するリン、ヒ素等の高濃度ドーピングには別のマスクを利用するが、抵抗素子の電極へのドーピングと同時に行うことが可能である。このため、本発明に係わる多結晶シリコンヒューズは、同一の多結晶シリコン膜をヒューズおよび抵抗素子を形成するために利用する場合、ホウ素のドーピングのために追加のマスクを必要とする特許文献５のヒューズに比較して、少ないマスク数で製造することができる。その後、多結晶シリコン膜を、ヒューズ、抵抗素子等に必要な形状にパターニングする。
【００３９】
いずれの場合にも、低濃度および高濃度のドーピングは、公知のイオン注入法を利用して行うことができる。また、ドーピングおよびパターニングの順番は上記の例に限定されない。すなわち、抵抗部のみ、もしくは抵抗部および電極部への低濃度ドーピングと、電極部への高濃度ドーピングと、パターニングとを、任意の順番に実施することができる。言い換えれば、少なくとも抵抗部への低濃度ドーピングと、電極部のみへの高濃度ドーピングとを、それぞれ、多結晶シリコン膜のパターニングの前または後に行うことによって、低濃度にドーピングされた抵抗部１８と高濃度にドーピングされた電極部１６ａ、１６ｂとを有する多結晶シリコンパターン１２を、形成することができる。
【００４０】
ドーピングおよびパターニングの後、多結晶シリコンパターン全体を覆うように層間絶縁膜が形成され、コンタクトホールの形成および金属配線の形成が行われる。
【００４１】
次に、本発明に係る多結晶シリコンヒューズの適用例として、記憶回路を例に挙げて説明する。
【００４２】
図２は、本発明に係る多結晶シリコンヒューズを利用した１ビットの記憶回路の構成を表す概略図である。同図に示す記憶回路３０は、半導体集積回路の内部に搭載されるもので、多結晶シリコンヒューズ３２と、その書込回路３４と、インバータ３６とを備えている。
【００４３】
多結晶シリコンヒューズ３２は、図１に示す構成のもので、インバータ３６の入力端子とグランドＧＮＤとの間に接続されている。
【００４４】
書込回路３４は、多結晶シリコンヒューズ３２に書き込みを行う際の破壊電圧および破壊電流を供給するもので、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）３８と、抵抗素子４０とを備えている。ＰＭＯＳ３８のソースは電源Ｖｄｄ１に接続され、そのドレインは、インバータ３６の入力端子に接続されている。また、ＰＭＯＳ３８のゲートには選択信号Ａが入力され、抵抗素子４０は、電源Ｖｄｄ１とＰＭＯＳ３８のゲートとの間に接続されている。
【００４５】
インバータ３６は、ＰＭＯＳ４２と、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）４４と、抵抗素子４６とを備えている。ＰＭＯＳ４２およびＮＭＯＳ４４のソースは、それぞれ電源ＶＤＤおよびグランドＧＮＤに接続されている。また、ＰＭＯＳ４２およびＮＭＯＳ４４のドレインは出力端子ＯＵＴに接続され、そのゲートは、インバータ３６の入力端子に接続されている。抵抗素子４６は、電源ＶＤＤとインバータ３６の入力端子との間に接続されている。
【００４６】
記憶回路３０において、抵抗素子４６の抵抗値＞＞多結晶シリコンヒューズ３２の破壊前の初期状態（導通状態）の抵抗値である。多結晶シリコンヒューズ３２が破壊される前の初期状態において、インバータ３６の入力端子は、抵抗素子４６の抵抗値と多結晶シリコンヒューズ３２の抵抗値との抵抗分割により決定される電圧レベルのローレベルとなり、その出力端子ＯＵＴは、ＶＤＤから供給される電圧レベルのハイレベルとなる。
【００４７】
多結晶シリコンヒューズ３２を破壊する場合、選択信号Ａがローレベルとされ、ＰＭＯＳはオン状態となる。この状態において、電源Ｖｄｄ１から、多結晶シリコンヒューズ３２の破壊に必要となる破壊電圧および破壊電流が供給されると、多結晶シリコンヒューズ３２が破壊されてオープン状態となる。従って、インバータ３６の入力端子はハイレベルとなり、その出力端子ＯＵＴはローレベルとなる。
【００４８】
なお、電源Ｖｄｄ１はパッド電極等であって、例えば複数の記憶回路３０がある場合には、複数の記憶回路３０で共通に使用される。複数の記憶回路３０の各々は、半導体集積回路内部で生成される、各々の記録回路３０を選択するための選択信号Ａによって選択される。本実施形態の記憶回路３０の場合、選択信号Ａがローレベルの記憶回路３０のみが選択されて、電源Ｖｄｄ１から供給される破壊電圧および破壊電流が、ＰＭＯＳ３８を介して多結晶シリコンヒューズ３２に供給される。
【００４９】
以上のように、多結晶シリコンヒューズ３２を利用して、１ビットの記憶回路３０を構成することができる。また、この記憶回路３０の出力信号を利用して、各種回路定数の調整などの様々な制御をすることも可能である。
【００５０】
次に、本発明に係る多結晶シリコンヒューズの別の適用例として、液晶ディスプレイを例に挙げて説明する。
【００５１】
図３は、本発明に係る多結晶シリコンヒューズを搭載した半導体集積回路を液晶ディスプレイに実装した構成を表す概略図である。同図に示す液晶ディスプレイ５０は、液晶５２を２枚のガラス基板５４ａ、５４ｂで挟んだ構成のもので、図中下側の基板５４ａ上には、各画素の液晶の配向を制御して画像を表示させるための薄膜トランジスタ（ＴＦＴ）と、Ｉｎｄｉｕｍ−Ｔｉｎ  Ｏｘｉｄｅ（ＩＴＯ）膜からなる配線５６ａ、５６ｂが形成されている。このＩＴＯ膜は、半透明状の膜であり、液晶ディスプレイなどで一般的に用いられている。その他、Ｉｎｄｉｕｍ−Ｚｉｎｃ  Ｏｘｉｄｅ（ＩＺＯ）、Ｉｎｄｉｕｍ−Ｔｉｎ−Ｚｉｎｃ  Ｏｘｉｄｅ（ＩＴＺＯ）等も透明電極として使用される。
【００５２】
この液晶ディスプレイ５０を制御するための半導体集積回路（ドライバＩＣ）５８は、その素子形成面を下向きにして、これらの配線５６ａ、５６ｂに接続されている。図３中左側の配線５６ａは、ドライバＩＣ５８から下側の基板５４ａ上に形成されたＴＦＴに信号を伝達するための配線であり、同右側の配線５６ｂは、外部から、ドライバＩＣ５８に電源や信号を供給するための配線である。
【００５３】
ドライバＩＣ５８には、図１に示す構成の多結晶シリコンヒューズが搭載されている。この多結晶シリコンヒューズは、ドライバＩＣ５８内の各種回路の抵抗値や容量値などの回路定数を調整するために用いられるもので、図３中右側の配線５６ｂを介して破壊電圧および破壊電流を供給することにより破壊され、導通状態から非導通状態とすることができる。
【００５４】
ここで、ＩＴＯ膜からなる配線は、その抵抗値が比較的高いため、既に述べたように、大きな破壊電流を必要とする従来の多結晶シリコンヒューズでは配線による電圧降下により、外部から多結晶シリコンヒューズの破壊に必要なだけの破壊電流を供給することが困難になる。しかし、図１に示す構成の多結晶シリコンヒューズは、ヒューズの抵抗値が高く、低電流で破壊することができるため、ＩＴＯ膜からなる配線５６ｂの抵抗値が高い場合であっても、容易かつ確実に破壊することができる。
【実施例１】
【００５５】
シート抵抗２．０ｋΩ／□の多結晶シリコン膜を使用して、図１に示す多結晶シリコンヒューズを１０個作製し、それぞれの多結晶シリコンヒューズを破壊する際の破壊電圧および破壊電流を測定した。ヒューズの破壊前の抵抗値は約３．５ｋΩであり、１０個の破壊電圧の平均値は約８．８Ｖ、破壊電流の平均値は約２．６ｍＡであった。また、１０個全ての多結晶シリコンヒューズを破壊することができた。この測定結果から、図１に示す多結晶シリコンヒューズは、十分に低い破壊電流で破壊できることが確認できた。
【００５６】
この破壊電流は、例えば、図３に示すような液晶ディスプレイにおいて、半導体集積回路の外部から透明電極膜で形成された配線を通して供給することも可能な範囲である。
【００５７】
一方、破壊電圧は、通常のロジック用半導体集積回路の電源電圧（例えば３．３Ｖ）に比較して高く、また、そのような半導体集積回路に集積されるトランジスタの耐圧に比較しても高い。従って、通常のロジック用半導体集積回路内に搭載して使用するには、より低い破壊電圧を有するヒューズの方が適する。このように、本発明に係わる多結晶シリコンヒューズは、必ずしも全ての用途に適するものではないことに、注意すべきである。しかし例えば、図３に示すような液晶ディスプレイのドライバＩＣ５８においては問題なく使用することができる。ドライバＩＣ５８では、液晶の駆動用に高電圧を出力する必要があり、そのために高い電圧の電源電圧が供給されている。また、図２に示されたような書き込み回路３４も、液晶駆動のために使用される高耐圧トランジスタを使って構成することができる。
【００５８】
なお、ヒューズの破壊を行った後にも、抵抗部１８を覆う層間絶縁膜、および、そのさらに上に形成される上層の層間絶縁膜や表面保護膜に対する悪影響は認められなかった。従って、抵抗部１８上の層間絶縁膜や表面保護膜を除去する工程は不要である。
【実施例２】
【００５９】
次に、図１に示す構成および寸法の多結晶シリコンヒューズを、多結晶シリコン膜のシート抵抗の値を変化させて形成した場合の、ヒューズ抵抗と破壊電圧および破壊電流を測定した。測定結果のグラフを図４に示す。また、測定結果をまとめたものを下記表１に示す。
【００６０】
【表１】
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【００６１】
図４のグラフおよび上記表１から明らかなように、シート抵抗の値を大きくするにつれてヒューズ抵抗は大きくなり、シート抵抗１．７ｋΩ／□以上においては約３ｋΩ以上になる。これとともに、破壊電圧は大きくなり、破壊電流は小さくなる。例えば、シート抵抗が１．７ｋΩ／□の場合の破壊電流は約３．５ｍＡであり、２４５Ω／□の場合の１１．７ｍＡの１／３以下にまで減少する。さらに２．０ｋΩ／□では、１／４以下の約２．６ｍＡにまで減少する。破壊に必要な電力も、シート抵抗が２４５Ω／□の場合には４２ｍＷであるのに対して、１．７ｋΩ／□および２．０ｋΩ／□ではそれぞれ約２７ｍＷおよび約２３ｍＷであり、２４５Ω／□の場合のそれぞれ約６４％および５５％に減少する。このように破壊に必要な電力が減少することにより、必要な電源の容量を低減できることに加えて、前記のように層間絶縁膜や表面保護膜に対する影響も低減することができる。
【００６２】
図４および表１から、シート抵抗を２．０ｋΩ／□よりもさらに高くしても、破壊電流および電力の減少は緩やかであることも分かる。多結晶シリコン膜のシート抵抗は、ドーピング濃度の減少によってさらに高くすることもできるが、あまり高くしすぎて、例えば６ｋΩ／□を超えると、制御性が低下し、バラツキが大きくなる。これを考慮すると、シート抵抗の値は、１．７〜６ｋΩの範囲が適切であると言える。
【００６３】
多結晶シリコン膜のシート抵抗は、膜厚を変化させることによっても変化する。通常、多結晶シリコン膜の膜厚は、１００〜４００ｎｍ程度とするが、シート抵抗を高くして破壊電流を低減するためには、比較的薄い、例えば、２５０ｎｍ以下の膜厚を選択することが好ましい。
【００６４】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体集積回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。本発明に係る多結晶シリコンヒューズは、比較的高い破壊電圧が許容されるのであれば上記の液晶ディスプレイに実装されるドライバＩＣに限定されず、例えば抵抗値や容量値の調整など、製造後に回路定数等の特性の調整を必要とする各種の半導体集積回路に適用可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の半導体集積回路の内部構成を表す一実施形態の概略図である。
【図２】図１に示す多結晶シリコンヒューズを利用した１ビットの記憶回路の構成を表す概略図である。
【図３】図１に示す多結晶シリコンヒューズを利用した液晶ディスプレイの構成を表す概略図である。
【図４】図１に示す多結晶シリコンヒューズを形成する多結晶シリコン膜のシート抵抗の値を変化させた場合の破壊電圧および破壊電流を表すグラフである。
【符号の説明】
【００６６】
１０、３２  多結晶シリコンヒューズ
１２  多結晶シリコンパターン
１４ａ、１４ｂ  金属配線
１６ａ、１６ｂ  電極部
１８  抵抗部
２０  コンタクトホール
３０  記憶回路
３４  書込回路
３６  インバータ
３８、４２  Ｐ型ＭＯＳトランジスタ
４０、４６  抵抗素子
４４  Ｎ型ＭＯＳトランジスタ
５０  液晶ディスプレイ
５２  液晶素子
５４ａ、５４ｂ  基板
５６ａ、５６ｂ  配線
５８  半導体集積回路
【図１】
2005302999.tif 000004
【図２】
2005302999.tif 000005
【図３】
2005302999.tif 000006
【図４】
2005302999.tif 000007