(57)【要約】【課題】  半導体記憶装置において、チップサイズを増大させずにラッチアップの発生を可及的に防ぐ。【解決手段】  第１及び第２の負荷トランジスタ、第１及び第２の駆動トランジスタ、第１及び第２の選択トランジスタを含む半導体記憶装置において、前記第１及び第２の負荷トランジスタの一端は所定の基準電位に共通に接続され、前記第１及び第２の負荷トランジスタにおける前記所定の基準電位側の拡散領域上には層間絶縁膜を介して前記所定の基準電位を有する基準電極が形成され、前記所定の基準電極と前記拡散領域とは前記層間絶縁膜中に形成されたコンタクト電極によって接続され、前記拡散領域中には前記コンタクト電極と、前記拡散領域を囲むウェルとを導通させる、前記ウェルと同一導電型のコンタクト領域が形成される。【選択図】  図１
2005302754.tif 000002
【特許請求の範囲】
【請求項１】
一端が第１の基準電位に接続された第１の負荷トランジスタと、一端が第２の基準電位に接続された第１の駆動トランジスタとを含み、前記第１の負荷トランジスタの他端と前記第１の駆動トランジスタの他端が互いに接続され、前記第１の負荷トランジスタ及び前記第１の駆動トランジスタのゲートが共通に接続された第１のインバータと、
一端が前記第１の基準電位に接続された第２の負荷トランジスタと、一端が前記第２の基準電位に接続された第２の駆動トランジスタとを含み、前記第２の負荷トランジスタの他端と前記第２の駆動トランジスタの他端が互いに接続され、前記第２の負荷トランジスタ及び前記第２の駆動トランジスタのゲートが共通に接続された第２のインバータと、を有し、
前記第２のインバータの共通ゲートは、前記第１の負荷トランジスタ及び前記第１の駆動トランジスタの間の第１中点に接続され、前記第１のインバータの共通ゲートは前記第２の負荷トランジスタ及び前記第２の駆動トランジスタの間の第２中点に接続され、
前記第１のインバータは前記第１中点において第１の選択トランジスタを介して第１のビット線に接続され、前記第２のインバータは前記第２中点において第２の選択トランジスタを介して第２のビット線に接続された半導体記憶装置であって、
半導体基板と、
前記半導体基板に形成された第１導電型ウェルと、
前記第１導電型ウェルの表面領域にそれぞれ離間して形成された第１、第２及び第３の第２導電型拡散領域と、
前記第１及び第２の第２導電型拡散領域の間に形成された、前記第１及び第２の第２導電型拡散領域の間における前記第１導電型ウェルをチャネル領域として有する、前記第１の負荷トランジスタとしての電界効果トランジスタと、
前記第２及び第３の第２導電型拡散領域の間に形成された、前記第２及び第３の第２導電型拡散領域の間における前記第１導電型ウェルをチャネル領域として有する、前記第２の負荷トランジスタとしての電界効果トランジスタと、
前記第２の第２導電型拡散領域上に層間絶縁膜を介して形成された前記第１の基準電位を有する第１の基準電極と、
前記第１の基準電極と前記第２の第２導電型拡散領域とを接続する、前記層間絶縁膜中に形成されたコンタクト電極と、
前記第２の第２導電型拡散領域中に形成された、前記コンタクト電極と前記第１導電型ウェルとを導通させる第１導電型のコンタクト領域と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
一端が第１の基準電位に接続された第１の負荷トランジスタと、一端が第２の基準電位に接続された第１の駆動トランジスタとを含み、前記第１の負荷トランジスタの他端と前記第１の駆動トランジスタの他端が互いに接続され、前記第１の負荷トランジスタ及び前記第１の駆動トランジスタのゲートが共通に接続された第１のインバータと、
一端が前記第１の基準電位に接続された第２の負荷トランジスタと、一端が前記第２の基準電位に接続された第２の駆動トランジスタとを含み、前記第２の負荷トランジスタの他端と前記第２の駆動トランジスタの他端が互いに接続され、前記第２の負荷トランジスタ及び前記第２の駆動トランジスタのゲートが共通に接続された第２のインバータと、を有し、
前記第２のインバータの共通ゲートは、前記第１の負荷トランジスタ及び前記第１の駆動トランジスタの間の第１中点に接続され、前記第１のインバータの共通ゲートは前記第２の負荷トランジスタ及び前記第２の駆動トランジスタの間の第２中点に接続され、
前記第１のインバータは前記第１中点において第１の選択トランジスタを介して第１のビット線に接続され、前記第２のインバータは前記第２中点において第２の選択トランジスタを介して第２のビット線に接続された半導体記憶装置であって、
半導体基板と、
前記半導体基板に形成された第１導電型ウェルと、
前記第１導電型ウェルの表面領域にそれぞれ離間して形成された第１、第２及び第３の第２導電型拡散領域と、
前記第１及び第２の第２導電型拡散領域の間に形成された、前記第１及び第２の第２導電型拡散領域の間における前記第１導電型ウェルをチャネル領域として有する、第１の駆動トランジスタとしての電界効果トランジスタと、
前記第２及び第３の第２導電型拡散領域の間に形成された、前記第２及び第３の第２導電型拡散領域の間における前記第１導電型ウェルをチャネル領域として有する、第２の駆動トランジスタとしての電界効果トランジスタと、
前記第２の第２導電型拡散領域上に層間絶縁膜を介して形成された前記第２の基準電位を有する第２の基準電極と、
前記第２の基準電極と前記第２の第２導電型拡散領域とを接続する、前記層間絶縁膜中に形成されたコンタクト電極と、
前記第２の第２導電型拡散領域中に形成された、前記コンタクト電極と前記第１導電型ウェルとを導通させる第１導電型のコンタクト領域と、
を備えたことを特徴とする半導体記憶装置。
【請求項３】
前記第２の第２導電型拡散領域及び前記第１導電型のコンタクト領域上には金属を含む層が共通に形成され、前記コンタクト電極は前記金属を含む層と前記第１の基準電極とを接続することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第２の第２導電型拡散領域及び前記第１導電型のコンタクト領域上には金属を含む層が共通に形成され、前記コンタクト電極は前記金属を含む層と前記第２の基準電極とを接続することを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
一端が第１の基準電位に接続された第１の負荷トランジスタと、一端が第２の基準電位に接続された第１の駆動トランジスタとを含み、前記第１の負荷トランジスタの他端と前記第１の駆動トランジスタの他端が互いに接続され、前記第１の負荷トランジスタ及び前記第１の駆動トランジスタのゲートが共通に接続された第１のインバータと、
一端が前記第１の基準電位に接続された第２の負荷トランジスタと、一端が前記第２の基準電位に接続された第２の駆動トランジスタとを含み、前記第２の負荷トランジスタの他端と前記第２の駆動トランジスタの他端が互いに接続され、前記第２の負荷トランジスタ及び前記第２の駆動トランジスタのゲートが共通に接続された第２のインバータと、を有し、
前記第２のインバータの共通ゲートは、前記第１の負荷トランジスタ及び前記第１の駆動トランジスタの間の第１中点に接続され、前記第１のインバータの共通ゲートは前記第２の負荷トランジスタ及び前記第２の駆動トランジスタの間の第２中点に接続され、
前記第１のインバータは前記第１中点において第１の選択トランジスタを介して第１のビット線に接続され、前記第２のインバータは前記第２中点において第２の選択トランジスタを介して第２のビット線に接続された半導体記憶装置であって、
（Ａ）半導体基板と、
（Ｂ）前記半導体基板にそれぞれ離間して形成された第１導電型ウェル及び第２導電型ウェルと、
（Ｃ−１）前記第１導電型ウェルの表面領域にそれぞれ離間して形成された第１、第２及び第３の第２導電型拡散領域と、
（Ｃ−２）前記第１及び第２の第２導電型拡散領域の間に形成された、前記第１及び第２の第２導電型拡散領域の間における前記第１導電型ウェルをチャネル領域として有する、前記第１の負荷トランジスタとしての電界効果トランジスタと、
（Ｃ−３）前記第２及び第３の第２導電型拡散領域の間に形成された、前記第２及び第３の第２導電型拡散領域の間における前記第１導電型ウェルをチャネル領域として有する、前記第２の負荷トランジスタとしての電界効果トランジスタと、
（Ｃ−４）前記第２の第２導電型拡散領域上に層間絶縁膜を介して形成された前記第１の基準電位を有する第１の基準電極と、
（Ｃ−５）前記第１の基準電極と前記第２の第２導電型拡散領域とを接続する、前記層間絶縁膜中に形成された第１のコンタクト電極と、
（Ｃ−６）前記第２の第２導電型拡散領域中に形成された、前記第１のコンタクト電極と前記第１導電型ウェルとを導通させる第１導電型のコンタクト領域と、
（Ｄ−１）前記第２導電型ウェルの表面領域にそれぞれ離間して形成された第１、第２及び第３の第１導電型拡散領域と、
（Ｄ−２）前記第１及び第２の第１導電型拡散領域の間に形成された、前記第１及び第２の第１導電型拡散領域の間における前記第２導電型ウェルをチャネル領域として有する、前記第１の駆動トランジスタとしての電界効果トランジスタと、
（Ｄ−３）前記第２及び第３の第１導電型拡散領域の間に形成された、前記第２及び第３の第１導電型拡散領域の間における前記第２導電型ウェルをチャネル領域として有する、前記第２の駆動トランジスタとしての電界効果トランジスタと、
（Ｄ−４）前記第２の第１導電型拡散領域上に層間絶縁膜を介して形成された前記第２の基準電位を有する第２の基準電極と、
（Ｄ−５）前記第２の基準電極と前記第２の第１導電型拡散領域とを接続する、前記層間絶縁膜中に形成された第２のコンタクト電極と、
（Ｄ−６）前記第２の第１導電型拡散領域中に形成された、前記第２のコンタクト電極と前記第２導電型ウェルとを導通させる第２導電型のコンタクト領域と、
を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より詳しくは、例えば１セルに６つのトランジスタを含むＳＲＡＭに関する。
【背景技術】
【０００２】
１つのセル内に６つのトランジスタが含まれるタイプのＳＲＡＭが広く用いられている。このタイプのＳＲＡＭにおいて、各セルは、６つのトランジスタとして、例えば２つのＰＭＯＳトランジスタと４つのＮＭＯＳトランジスタとを有する。この場合、例えば、ＰＭＯＳトランジスタはＮウェルに形成され、ＮＭＯＳトランジスタはＰウェルに形成される。
【０００３】
各ウェルをそれぞれ所定の電位に固定するため、各ウェルは所定の箇所（例えば６４セルごとに１つの割合）でそれぞれ電源電圧（動作電圧）及び接地（ＧＮＤ）電圧に接続される。各ウェルと電源電圧及び接地電圧との接続を行う部分はシャント（Shunt）部と称される。シャント部は、セル領域とは別個の領域に形成される。
【特許文献１】特開２００１−３５８２３２号公報
【特許文献２】特開２００１−２８４４７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
６トランジスタ型のＳＲＡＭにおける課題の１つはラッチアップ耐性である。一般にＳＲＡＭにアルファ線などが入射するとホールと電子との対が多数発生し、これらの対により基板中に電位差が生じてしまう恐れがある。基板中に電位差が生じると、例えば、本来逆バイアスがかかるべきデバイス中のＰＮ接合に順方向電圧がかかり、この結果、基板中の寄生サイリスタがオンしてデバイス中に大電流が流れデバイスが破壊される。
【０００５】
このようなラッチアップの対策の１つとして、各シャント部間におけるウェル内の合成抵抗（寄生抵抗）を低減することが考えられている。          
シャント部間のウェル内の寄生抵抗を低減するためには、例えば各シャント部の間隔をより狭めることが考えられる。例えば６４セルごとに設けていたシャント部を、３２セルごと、１６セルごと等、より小さいセル単位で設けることが考えられる。
【０００６】
しかし、この手法では、シャント部を増やしただけ、チップサイズが大きくなるため、これを採用することは、現実問題として困難である。
【０００７】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、チップサイズを増大させずにラッチアップの発生を可及的に防ぐことを可能にした半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体記憶装置は、一端が第１の基準電位に接続された第１の負荷トランジスタと、一端が第２の基準電位に接続された第１の駆動トランジスタとを含み、前記第１の負荷トランジスタの他端と前記第１の駆動トランジスタの他端が互いに接続され、前記第１の負荷トランジスタ及び前記第１の駆動トランジスタのゲートが共通に接続された第１のインバータと、一端が前記第１の基準電位に接続された第２の負荷トランジスタと、一端が前記第２の基準電位に接続された第２の駆動トランジスタとを含み、前記第２の負荷トランジスタの他端と前記第２の駆動トランジスタの他端が互いに接続され、前記第２の負荷トランジスタ及び前記第２の駆動トランジスタのゲートが共通に接続された第２のインバータと、を有し、前記第２のインバータの共通ゲートは、前記第１の負荷トランジスタ及び前記第１の駆動トランジスタの間の第１中点に接続され、前記第１のインバータの共通ゲートは前記第２の負荷トランジスタ及び前記第２の駆動トランジスタの間の第２中点に接続され、前記第１のインバータは前記第１中点において第１の選択トランジスタを介して第１のビット線に接続され、前記第２のインバータは前記第２中点において第２の選択トランジスタを介して第２のビット線に接続された半導体記憶装置であって、
半導体基板と、前記半導体基板に形成された第１導電型ウェルと、前記第１導電型ウェルの表面領域にそれぞれ離間して形成された第１、第２及び第３の第２導電型拡散領域と、
前記第１及び第２の第２導電型拡散領域の間に形成された、前記第１及び第２の第２導電型拡散領域の間における前記第１導電型ウェルをチャネル領域として有する、前記第１の負荷トランジスタとしての電界効果トランジスタと、前記第２及び第３の第２導電型拡散領域の間に形成された、前記第２及び第３の第２導電型拡散領域の間における前記第１導電型ウェルをチャネル領域として有する、前記第２の負荷トランジスタとしての電界効果トランジスタと、前記第２の第２導電型拡散領域上に層間絶縁膜を介して形成された前記第１の基準電位を有する第１の基準電極と、前記第１の基準電極と前記第２の第２導電型拡散領域とを接続する、前記層間絶縁膜中に形成されたコンタクト電極と、前記第２の第２導電型拡散領域中に形成された、前記コンタクト電極と前記第１導電型ウェルとを導通させる第１導電型のコンタクト領域と、を備えたことを特徴とする。
【０００９】
本発明の半導体記憶装置は、一端が第１の基準電位に接続された第１の負荷トランジスタと、一端が第２の基準電位に接続された第１の駆動トランジスタとを含み、前記第１の負荷トランジスタの他端と前記第１の駆動トランジスタの他端が互いに接続され、前記第１の負荷トランジスタ及び前記第１の駆動トランジスタのゲートが共通に接続された第１のインバータと、一端が前記第１の基準電位に接続された第２の負荷トランジスタと、一端が前記第２の基準電位に接続された第２の駆動トランジスタとを含み、前記第２の負荷トランジスタの他端と前記第２の駆動トランジスタの他端が互いに接続され、前記第２の負荷トランジスタ及び前記第２の駆動トランジスタのゲートが共通に接続された第２のインバータと、を有し、前記第２のインバータの共通ゲートは、前記第１の負荷トランジスタ及び前記第１の駆動トランジスタの間の第１中点に接続され、前記第１のインバータの共通ゲートは前記第２の負荷トランジスタ及び前記第２の駆動トランジスタの間の第２中点に接続され、前記第１のインバータは前記第１中点において第１の選択トランジスタを介して第１のビット線に接続され、前記第２のインバータは前記第２中点において第２の選択トランジスタを介して第２のビット線に接続された半導体記憶装置であって、
半導体基板と、前記半導体基板に形成された第１導電型ウェルと、前記第１導電型ウェルの表面領域にそれぞれ離間して形成された第１、第２及び第３の第２導電型拡散領域と、
前記第１及び第２の第２導電型拡散領域の間に形成された、前記第１及び第２の第２導電型拡散領域の間における前記第１導電型ウェルをチャネル領域として有する、第１の駆動トランジスタとしての電界効果トランジスタと、前記第２及び第３の第２導電型拡散領域の間に形成された、前記第２及び第３の第２導電型拡散領域の間における前記第１導電型ウェルをチャネル領域として有する、第２の駆動トランジスタとしての電界効果トランジスタと、前記第２の第２導電型拡散領域上に層間絶縁膜を介して形成された前記第２の基準電位を有する第２の基準電極と、前記第２の基準電極と前記第２の第２導電型拡散領域とを接続する、前記層間絶縁膜中に形成されたコンタクト電極と、前記第２の第２導電型拡散領域中に形成された、前記コンタクト電極と前記第１導電型ウェルとを導通させる第１導電型のコンタクト領域と、を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、素子領域の拡大を可及的に抑えつつ、セルごとにウェルバイアス電圧を印加でき、これにより、ウェル内の寄生抵抗を低減して、ラッチアップ耐性を向上できる。
【発明を実施するための最良の形態】
【００１１】
図３は、本発明の実施の形態としてのＳＲＡＭにおける１セルの回路構成を示す図である。
【００１２】
図３に示すように、負荷トランジスタ（ｐＭＯＳ）Ｌ１と駆動トランジスタ（ｎＭＯＳ）Ｄ１とが直列に接続され、これらのゲートが共通に接続されて第１のインバータが構成される。また、負荷トランジスタ（ｐＭＯＳ）Ｌ２と駆動トランジスタ（ｎＭＯＳ）Ｄ２とが直列に接続され、これらのゲートが共通に接続されて第２のインバータが構成される。
【００１３】
負荷トランジスタＬ１、Ｌ２の一端側は電源電圧Ｖｄｄに接続される。また、駆動トランジスタＤ１、Ｄ２の一端側は接地電位Ｖｓｓに接続される。
【００１４】
第１及び第２のインバータは、それぞれ一方の入力が他方の出力に接続され、他方の入力が一方の出力に接続されたフリップフロップ回路を構成する。
【００１５】
選択トランジスタＴ１、Ｔ２の一端はそれぞれビット線ｂ１、ｂ２に接続され、他端はそれぞれノードＮＤ１、ＮＤ２に接続され、ゲートはそれぞれワード線Ｗに接続される。これにより、選択トランジスタＴ１、Ｔ２は、ワード線Ｗによる印加電圧に応じて、第１及び第２のインバータの接続点ＮＤ１、ＮＤ２を、ビット線ｂ１、ｂ２に接続したりしなかったりする。
【００１６】
以上の構成において、片方のビット線を高電位にし、他方のビット線を低電位にした状態で、選択トランジスタＴ１、Ｔ２をオンにすると、各ノードＮＤ１、ＮＤ２にそれぞれ所定の電荷が蓄積され、蓄積された電荷の保持状態に応じてビット「１」「０」が記憶される。
【００１７】
例えば、ビット線ｂ１を高電位、ビット線ｂ２を低電位にした状態で選択トランジスタＴ１、Ｔ２をオンにすると、駆動トランジスタＤ２及び負荷トランジスタＬ１がオンになり、駆動トランジスタＤ１及び負荷トランジスタＬ２がオフになる。この結果、ノードＮＤ１は電源電圧Ｖｄｄから電荷の供給を受けてハイレベルになり、ノードＮＤ２は接地電位Ｖｓｓに接続されてローレベルになる。
【００１８】
逆に、ビット線ｂ１を低電位にした状態で選択トランジスタＴ１をオンしてノードＮＤ１を強制的にローレベルに移行するか、ビット線ｂ２を高電位にした状態で選択トランジスタＴ２をオンしてノードＮＤ２を強制的にハイレベルに移行させると、駆動トランジスタＤ１、Ｄ２及び負荷トランジスタＬ１、Ｌ２の動作は全て反転する。この結果、ノードＮＤ２は電源電圧Ｖｄｄから電荷の供給を受けてハイレベルになり、ノードＮＤ１は接地電位Ｖｓｓに接続されてローレベルになる。
【００１９】
このようにノードＮＤ１、ＮＤ２にそれぞれ電荷を保持させ、各ノードＮＤ１、ＮＤ２の電位関係をそれぞれ「１」と「０」に対応させることで、ビット情報が記憶される。
【００２０】
図４は、図３に示したＳＲＡＭセルの平面パターンを概略的に示した図である。図中には３つのセルＣ１〜Ｃ３が示されている。
【００２１】
ここでは中心のセルＣ２に着目して説明する。
【００２２】
素子形成領域Ｒ１、Ｒ２と、素子分離領域Ｒ３とがそれぞれ所定のパターンで形成されている。素子形成領域Ｒ１はＮウェル内に形成され、素子形成領域Ｒ２はＰウェル内に形成される。
【００２３】
ゲート配線電極Ｇ１と素子形成領域Ｒ１、Ｒ２との交差部に、負荷トランジスタＬ１及び駆動トランジスタＤ１が形成される。また、ゲート配線電極Ｇ２と素子形成領域Ｒ１、Ｒ２との交差部に、負荷トンランジスタＬ２及び駆動トランジスタＤ２が形成される。
【００２４】
素子形成領域Ｒ２上には図中横方向にゲート配線電極Ｇ３（ワード線Ｗ）が形成され、ゲート配線電極Ｇ３と素子形成領域Ｒ２との交差部には選択トランジスタＴ１、Ｔ２が形成される。
【００２５】
素子形成領域Ｒ１上には図中横方向に動作時において電源電位Ｖｄｄとされる電源電極１がコンタクト部ＣＴ１を介して形成される。一方、素子形成領域Ｒ２上には図中縦方向に動作時において接地電位Ｖｓｓとされる接地電極２がコンタクト部ＣＴ２を介して形成される。
【００２６】
説明の簡単のため、図３におけるビット線ｂ１、ｂ２に対応する電極、第１及び第２のインバータ間を接続する電極、負荷トランジスタＬ１、Ｌ２と駆動トランジスタＤ１、Ｄ２とを接続する電極等の図示は省略してある。
【００２７】
図１は、図４のＡ１−Ａ１’線における断面図（電源電極１のコンタクト部における断面図）である。
【００２８】
図１において、Ｎ型あるいはＰ型の基板１１上にＮウェル１２が形成され、Ｎウェル１２の表面領域にはｎ＋型拡散領域（コンタクト領域）１４と、ｎ＋型拡散領域１４を囲むｐ＋型拡散領域１３とが形成されている。図中両側のｐ＋型拡散領域１３は、図４を参照して分かるように、負荷トランジスタＬ１、Ｌ２のドレイン領域と同一の拡散領域を構成する。これら負荷トランジスタＬ１、Ｌ２のソース領域は、図４を参照して分かるように、上記ドレイン領域との間で、ゲート配線電極Ｇ１、Ｇ２の下方に位置するチャネル領域（Ｎウェル）を挟むｐ＋型拡散領域として形成される。
【００２９】
図１において、ｐ＋型拡散領域１３及びｎ＋型拡散領域１４の形成では、まず、ｎ＋型拡散領域１４となる領域上をマスクしてホウ素などをイオン注入してｐ＋型拡散領域１３を形成し、その後、このｐ＋型拡散領域１３上をマスクして高濃度の燐などをイオン注入してｎ＋型拡散領域１４を形成する。
【００３０】
ｎ＋型拡散領域１４及びｐ＋型拡散領域１３上には、ｎ＋型拡散領域１４及びｐ＋型拡散領域１３の抵抗を下げる、例えばチタン（Ｔｉ）あるいはコバルト（Ｃｏ）を含む高融点金属シリサイド層１５が形成される。
【００３１】
高融点金属シリサイド層１５上には例えばシリコン酸化膜による層間絶縁膜１６が形成され、層間絶縁膜１６上には例えばアルミニウムによる電源電極１が形成される。
【００３２】
電源電極１と高融点金属シリサイド層１５とは、層間絶縁膜１６中に形成された例えばタングステンによるコンタクト部ＣＴ１により接続される。従って電源電極１とＮウェル１２とは、コンタクト部ＣＴ１及びｎ＋型拡散領域１４を介して導通させられ、これにより、電源電極１からＮウェル１２にバイアス電圧を印加できる。
【００３３】
図９は、本発明者が本発明をなす以前に実施していたＳＲＡＭにおける図１のＡ１−Ａ１’線断面図に相当する図である。
【００３４】
図９に示すように、この構造においては、ｐ＋型拡散領域１３とＮウェル１２とによるＰＮ接合によって電源電極１とＮウェル１２とのコンタクトは断たれている。従って、電源電極１からＮウェル１２へバイアス電圧（電源電圧）は印加されない。Ｎウェル１２へのバイアス電圧の印加は、背景技術の欄で述べたように、所定の箇所、例えば６４セルごとに特別に設けられた図示しないシャント部において行われていた。
【００３５】
これに対し、本実施の形態では、図１のＡ１−Ａ１’線断面図からも分かるように、電源電極１とＮウェル１２とを電気的に接続したので、素子領域を拡大することなく、セルごとにＮウェル１２にバイアス電圧を印加できる。この際、ｐ＋型拡散領域１３とｎ＋型拡散領域１４との間は空乏層が形成され高抵抗となるが、電源電極１とｐ＋型拡散領域１３とは低抵抗の高融点金属シリサイド層１５を介して接続されるため、空乏層の存在によって電源電極１とｐ＋型拡散領域１３との接続性が阻害されることはない。
【００３６】
一方、図２は、図４のＢ１−Ｂ１’線における断面図（接地電極２とのコンタクト部における断面図）である。
【００３７】
図２において、基板１１上の素子形成領域にはＰウェル２２が形成され、一方素子分離領域にはＳＴＩ（Shallow Trench Isolation）２５が形成されている。
【００３８】
Ｐウェル２２の表面にはｎ＋型拡散領域２３及びｐ＋型拡散領域（コンタクト領域）２４が形成されている。ｎ＋型拡散領域２３及びｐ＋型拡散領域２４上には高融点金属シリサイド層１５が形成されている。ｎ＋型拡散領域２３は、図４を参照して分かるように、駆動トランジスタＤ１、Ｄ２のドレイン領域と同一の拡散領域を構成する。これら駆動トランジスタＤ１、Ｄ２のソース領域は、図４を参照して分かるように、上記ドレイン領域との間で、ゲート配線電極Ｇ１、Ｇ２の下方に位置するチャネル領域（Ｐウェル）を挟むｎ＋型拡散領域として形成される。
【００３９】
図２において、高融点金属シリサイド層１５及びＳＴＩ２５上には層間絶縁膜１６が形成され、層間絶縁膜１６上には例えばアルミニウムによる接地電極２が形成されている。
【００４０】
接地電極２と高融点金属シリサイド層１５とは層間絶縁膜１６中に埋め込まれた例えばタングステンによるコンタクト部ＣＴ２を介して接続される。従って、接地電極２とＰウェルとはコンタクト部ＣＴ２及びｐ＋型拡散領域２４を介して導通させられ、これにより、接地電極２からＰウェル２２にバイアス電圧を印加できる。
【００４１】
図１０は、本発明者が本発明をなす以前に実施していたＳＲＡＭにおける図２のＢ１−Ｂ１’断面図に対応する図である。
【００４２】
図１０に示すように、ｎ＋型拡散領域２３及びＰウェル２２間のＰＮ接合によって接地電極２とＰウェル２２とのコンタクトは断たれている。従って、接地電極２からＰウェル２２へバイアス電圧（接地電圧）は印加されない。Ｐウェル２２へのバイアス電圧の印加は、背景技術の欄で述べたように、所定の箇所、例えば６４セルごとに特別に設けられた図示しないシャント部において行われていた。
【００４３】
これに対し、本実施の形態では、図２のＢ１−Ｂ１’線断面図からも分かるように、接地電極２とＰウェル２２とを電気的に接続したので、素子領域を拡大することなく、セルごとにＰウェル２２にバイアス電圧を印加できる。この際、ｐ＋型拡散領域２４とｎ＋型拡散領域２３との間は空乏層が形成され高抵抗となるが、接地電極２とｎ＋型拡散領域２３とは低抵抗の高融点金属シリサイド層１５を介して接続されるため、空乏層の存在によって接地電極２とｎ＋型拡散領域２３との接続性が阻害されることはない。
【００４４】
以上のように、本実施の形態によれば、負荷トランジスタＬ１、Ｌ２のドレイン領域内に電源電極とウェルとを電気的に導通させるコンタクト領域を形成したので、シャント部を設けなくとも、ウェルにバイアス電圧を印加できる。また、駆動トランジスタＤ１、Ｄ２のソース領域内に接地電極とウェルとを電気的に導通させるコンタクト領域を形成したので、シャント部を設けなくとも、ウェルにバイアス電圧を印加できる。よって、セルごとにウェルにバイアス電圧を印加することで、ウェルの寄生抵抗を従来に比べて大きく低減でき、これにより、ラッチアップ耐性を向上できる。即ち、従来におけるＳＲＡＭにおいてシャント部をセルごとに設けたのと同等の効果を、素子領域を大きくすることなく得ることができる。
【００４５】
図５は、図１のコンタクト部ＣＴ１における第１の変形例を示す図である。
【００４６】
図５に示すように、コンタクト部ＣＴ２１の幅が図中横方向に拡げられ、このコンタクト部Ｃ２１は、ｐ＋型拡散領域１３とｎ＋型拡散領域１４との両方を覆う。これにより、例えば図１においてｐ＋型拡散領域１３及びｎ＋型拡散領域１４間上の高融点金属シリサイド層１５に不具合が発生して、コンタクト領域であるｎ＋型拡散領域１４とｐ＋型拡散領域１３間における高融点金属シリサイド層１５の導電性が遮断等された場合においても、コンタクト部ＣＴ１とｐ＋型拡散領域１３との導通の確保が可能となる。即ち、製造マージンを大きくとることができる。
【００４７】
図６は、図１のコンタクト部ＣＴ１における第２の変形例を示す図である。
【００４８】
図６に示すように、コンタクト部ＣＴ２２及び高融点金属シリサイド層１５間に例えばタングステンによる電極１８が形成されている。このように電源電極１とＮウェル１２との間に金属を含む層が複数（コンタクト部ＣＴ２２及び電極１８）含まれても、電源電極１とＮウェル１２とのコンタクトを取ることができる。従って、コンタクト部ＣＴ２２とコンタクト領域１４との間に図のような横方向に広く取った電極１８を介在させることで、ｐ＋型拡散領域１３と電極１８との接続性を安定させ、且つコンタクト部ＣＴ２２の幅を狭くできる。
【００４９】
図７は、図５の変形例を示し、図５と異なる点は、高融点金属シリサイド層１５が設けられていない点にある。
【００５０】
このように高融点金属シリサイド層が設けられていない場合は、コンタクト部ＣＴ２１を図中横方向に十分に広くとって、ｐ＋型拡散領域１３とｎ＋型拡散領域１４との両方に接続することで、電源電極１とｐ＋型拡散領域１３との間の接続を確保する。
【００５１】
図８は、図６の変形例に係り、図６と異なる点は、高融点金属シリサイド層１５が設けられていない点にある。
【００５２】
このように電源電極１とｎ＋型拡散領域１４との間に金属を含む層を複数（コンタクト部ＣＴ２２及び電極１８）配置しても電源電極１とＮウェル１２とのコンタクトを取ることが可能である。
【００５３】
以上に説明した図５〜図８では、電源電圧ＶｄｄとＮウェル１２とのコンタクトを取る場合を説明したが、同様の手法を用いて、接地電圧ＶｓｓとＰウェル２２とのコンタクトを取ることもできる（図２参照）。
【００５４】
上述した本実施の形態では、各セルにおいて、電源電圧と接地電圧との両方の電圧をそれぞれ対応するウェルに印加したが、いずれか一方の電圧のみを対応するウェルに印加することも可能である。全てのセルにおいて、電源電圧と接地電圧との両方の電圧をそれぞれ対応するウェルに印加することで、従来におけるシャント部を無くし、これによりチップ面積を縮小できる効果がある。
【図面の簡単な説明】
【００５５】
【図１】図４のＡ１−Ａ１’線における断面図である。
【図２】図４のＢ１−Ｂ１’線における断面図である。
【図３】本発明の実施の形態としての半導体記憶装置における１セルの回路構成を示す図である。
【図４】図３に示すＳＲＡＭセルの平面パターンを概略的に示した図である。
【図５】図１のコンタクト部ＣＴ１における第１の変形例を示す図である。
【図６】図１のコンタクト部ＣＴ１における第２の変形例を示す図である。
【図７】高融点金属シリサイド層を有さないタイプのＳＲＡＭセルにおける一部断面図である。
【図８】図６のＳＲＡＭセルの変形例を示す図である。
【図９】本発明者が本発明をなす以前に実施していたＳＲＡＭ構造における一部断面図である。
【図１０】本発明者が本発明をなす以前に実施していたＳＲＡＭ構造における一部断面図である。
【符号の説明】
【００５６】
１  電源電極
２  接地電極
４  ゲート電極
１１  基板
１２  Ｎウェル
１３  ｐ＋型拡散領域
１４  ｎ＋型拡散領域
１５  高融点金属シリサイド層
１６  層間絶縁膜
１８  電極
２２  Ｐウェル
２３  ｎ＋型拡散領域
２４  ｐ＋型拡散領域
２５  ＳＴＩ
３１  ゲート絶縁膜
ＣＴ１、ＣＴ２、ＣＴ２１、ＣＴ２２  コンタクト部
Ｌ１、Ｌ２  負荷トランジスタ
Ｄ１、Ｄ２  駆動トランジスタ
Ｔ１、Ｔ２  選択トランジスタ
ｂ１、ｂ２  ビット線
Ｗ  ワード線
Ｖｄｄ  電源電位
Ｖｓｓ  接地電位
Ｃ１〜Ｃ３  セル
Ｇ１〜Ｇ３  ゲート配線電極
Ｒ１、Ｒ２  素子形成領域
Ｒ３  素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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