(57)【要約】【課題】電圧が高くて回路規模が大きく、ロジック回路と共通のプロセスが使用できない。【解決手段】単一ポリシリコン層からなるフローティングゲート２９と、２つのソース・ドレイン領域２３および２４と、Ｐ型ウェル２１に形成された不純物領域からなるコントロールゲート３０と、電圧供給回路（不図示）とを有している。電圧供給回路は、データの書き込み時に、２つのソース・ドレイン領域２３と２４との間に書き込みドレイン電圧を供給し、コントロールゲート３０に書き込みゲート電圧を供給する。これにより、ドレインとなるソース・ドレイン領域２４側で発生し２次電離衝突に起因したホットエレクトロンＨＥをフローティングゲート２９に注入させる。【選択図】図６
2005057106.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されているＰ型ウェル上に順次形成されているゲート絶縁膜およびフローティングゲートと、当該フローティングゲートの両側に位置する前記Ｐ型ウェルの表面部分に形成されている２つのソース・ドレイン領域と、前記Ｐ型ウェルに形成され、前記フローティングゲートに絶縁膜を介して容量結合している不純物領域からなるコントロールゲートと、を有する不揮発性半導体メモリ装置であって、
データの書き込み時に、前記２つのソース・ドレイン領域間に書き込みドレイン電圧を供給し、前記コントロールゲートに書き込みゲート電圧を供給し、前記２つのソース・ドレイン領域のうちドレインとなるソース・ドレイン領域側でチャネル電荷の半導体格子への電離衝突に起因したホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入させる電圧供給回路を、さらに有する
不揮発性半導体メモリ装置。
【請求項２】
前記２つのソース・ドレイン領域の少なくとも一方に、前記Ｐ型ウェルより高い濃度の高濃度チャネル領域が形成されている
請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記電圧供給回路は、前記電離衝突により生じた電荷がさらに半導体格子に衝突する２次電離衝突により前記ホットエレクトロンを発生させる前記書き込みドレイン電圧と前記書き込みゲート電圧を、それぞれ前記２つのソース・ドレイン領域と前記コントロールゲートに供給する
請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記電圧供給回路は、前記Ｐ型ウェルと前記コントロールゲートとの間に印加する書き込みゲート電圧を互いに逆極性の正電圧と負電圧に分割し、正電圧を前記コントロールゲートに供給し、負電圧を前記Ｐ型ウェルに供給する
請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
前記半導体基板にＮ型ウェルが形成され、当該Ｎ型ウェル内に前記Ｐ型ウェルが形成されてウェルインウェル構造となっており、前記コントロールゲートが当該ウェルインウェル構造の最も内側のウェル内に形成されている
請求項１に記載の不揮発性半導体メモリ装置。
【請求項６】
前記電圧供給回路は、前記データの書き込み時に、さらに、前記Ｐ型ウェルと前記Ｎ型ウェルにより形成されているＰＮ接合に逆向きのバイアスを印加する
請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
半導体基板に形成されているＰ型ウェル上に順次形成されているゲート絶縁膜およびフローティングゲートと、当該フローティングゲートの両側に位置する前記Ｐ型ウェルの表面部分に形成されている２つのソース・ドレイン領域と、前記Ｐ型ウェルに形成され、前記フローティングゲートに絶縁膜を介して容量結合している不純物領域からなるコントロールゲートと、を有している不揮発性半導体メモリ装置の電荷注入方法であって、
データの書き込み時に、前記２つのソース・ドレイン領域間に書き込みドレイン電圧を供給し、前記コントロールゲートに書き込みゲート電圧を供給し、前記２つのソース・ドレイン領域のうちドレインとなるソース・ドレイン領域側でチャネル電荷の半導体格子への電離衝突に起因したホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入させるステップを含む
不揮発性半導体メモリ装置の電荷注入方法。
【請求項８】
前記データの書き込み時に、前記２つのソース・ドレイン領域の少なくとも一方の側に設けられ前記Ｐ型ウェルより高い濃度の高濃度チャネル領域の存在により急峻となった電界によって急速にチャネル走行電荷を加速する
請求項７に記載の不揮発性半導体メモリ装置の電荷注入方法。
【請求項９】
前記書き込みドレイン電圧と前記書き込みゲート電圧を、それぞれ前記２つのソース・ドレイン領域と前記コントロールゲートに供給することによって、前記電離衝突により生じた電荷がさらに半導体格子に衝突する２次電離衝突により前記ホットエレクトロンを発生させる
請求項７に記載の不揮発性半導体メモリ装置の電荷注入方法。
【請求項１０】
前記ホットエレクトロンの注入のステップで、前記Ｐ型ウェルと前記コントロールゲートとの間に印加する書き込みゲート電圧を互いに逆極性の正電圧と負電圧に分割し、正電圧を前記コントロールゲートに供給し、負電圧を前記Ｐ型ウェルに供給する
請求項７に記載の不揮発性半導体メモリ装置の電荷注入方法。
【請求項１１】
前記不揮発性半導体メモリ装置においては、前記半導体基板にＮ型ウェルが形成され、当該Ｎ型ウェル内に前記Ｐ型ウェルが形成されてウェルインウェル構造となっており、かつ、前記コントロールゲートが当該ウェルインウェル構造の最も内側のウェル内に形成され、
前記不揮発性半導体メモリ装置の電荷注入方法が、前記データの書き込み時に、さらに、前記Ｐ型ウェルと前記Ｎ型ウェルにより形成されているＰＮ接合に逆向きのバイアスを印加するステップを含む
請求項７に記載の不揮発性半導体メモリ装置の電荷注入方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧動作が可能な単一層のゲート構造の不揮発性半導体メモリ装置と、その電荷注入方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳロジック回路と不揮発性メモリセルアレイを同一ＩＣ内に混載させる場合に、ロジック回路を製造するときに典型的に使用される単一ポリシリコンゲートプロセスを変更することなしに、同じプロセスによってメモリセルのトランジスタを同時に形成することが望ましい。このような要請を満たすメモリセルとして、Ｐ型基板内に形成したＮ型ウェル内にＰ型のソース領域およびドレイン領域と、Ｐ型ソース領域とＰ型ドレイン領域との間のチャネル領域の上側に形成されたポリシリコンゲート（フローティングゲート）とを具備する単一ポリシリコンゲート構造のメモリセルが知られている。（たとえば、特許文献１参照）。
【０００３】
このメモリセルでは、Ｎ型ウェル内に形成したＰ型の不純物拡散層（以下、不純物領域という）はコントロールゲートとして機能し、薄い酸化物層を介してフローティングゲートに対し容量的に結合されている。この単一ポリシリコンゲート構造のメモリセルのコントロールゲートおよびフローティングゲートは、より伝統的なスタックトゲートメモリセルのものと同様の態様でコンデンサを形成していることから、この単一ポリシリコンゲート構造のメモリセルは、二重ポリシリコンゲート構造のメモリセルの場合と同様な方法によりプログラム（データ書き込み）、データの消去および読み出しを行なうことが可能である。プログラミング、すなわちデータの書き込みは、チャネルを走行するエレクトロンを水平方向の電界により高エネルギー化してホットエレクトロンをドレイン端に発生させ、このホットエレクトロンを垂直方向の電界によってフローティングゲートに注入させ、蓄積させる。一方、データの消去は、フローティングゲートからエレクトロンをトンネル動作によって基板やドレイン領域に引き抜くことにより行なわれる。
【０００４】
上述した特許文献１に記載されている技術を、Ｎ型チャネルの単一ポリシリコンゲート構造のメモリセルに適用した場合、データ書き込み時あるいは消去時のゲート印加電圧がたとえば１２Ｖ以上となることがあるという欠点を有している。これらの高い書き込み電圧および消去電圧は、このようなメモリセルの寸法を減少させることの可能な範囲を制限している。
【特許文献１】特許公報第２９５１６０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
解決しようとする課題は、単一層からなるゲート構造のメモリトランジスタにデータの書き込みを行う際に、使用する電圧が電源電圧より高く、この電圧を生成する回路の規模が大きくなること、また、ロジックトランジスタと共通のプロセスが使用できないことである。
【課題を解決するための手段】
【０００６】
本発明に係る不揮発性半導体メモリ装置は、半導体基板に形成されているＰ型ウェル上に順次形成されているゲート絶縁膜およびフローティングゲートと、当該フローティングゲートの両側に位置する前記Ｐ型ウェルの表面部分に形成されている２つのソース・ドレイン領域と、前記Ｐ型ウェルに形成され、前記フローティングゲートに絶縁膜を介して容量結合している不純物領域からなるコントロールゲートと、を有する不揮発性半導体メモリ装置であって、データの書き込み時に、前記２つのソース・ドレイン領域間に書き込みドレイン電圧を供給し、前記コントロールゲートに書き込みゲート電圧を供給し、前記２つのソース・ドレイン領域のうちドレインとなるソース・ドレイン領域側でチャネル電荷の半導体格子への電離衝突に起因したホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入させる電圧供給回路を、さらに有する。
好適に、前記２つのソース・ドレイン領域の少なくとも一方に、前記Ｐ型ウェルより高い濃度の高濃度チャネル領域が形成されている。
【０００７】
本発明に係る不揮発性半導体メモリ装置の電荷注入方法は、半導体基板に形成されているＰ型ウェル上に順次形成されているゲート絶縁膜およびフローティングゲートと、当該フローティングゲートの両側に位置する前記Ｐ型ウェルの表面部分に形成されている２つのソース・ドレイン領域と、前記Ｐ型ウェルに形成され、前記フローティングゲートに絶縁膜を介して容量結合している不純物領域からなるコントロールゲートと、を有している不揮発性半導体メモリ装置の電荷注入方法であって、データの書き込み時に、前記２つのソース・ドレイン領域間に書き込みドレイン電圧を供給し、前記コントロールゲートに書き込みゲート電圧を供給し、前記２つのソース・ドレイン領域のうちドレインとなるソース・ドレイン領域側でチャネル電荷の半導体格子への電離衝突に起因したホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入させるステップを含む。
好適に、前記データの書き込み時に、前記２つのソース・ドレイン領域の少なくとも一方の側に設けられ前記Ｐ型ウェルより高い濃度の高濃度チャネル領域の存在により急峻となった電界によって急速にチャネル走行電荷を加速する。
【０００８】
本発明によれば、電圧供給回路によって、その動作に対応したステップ（データの書き込み時）において、２つのソース・ドレイン領域間に書き込みドレイン電圧が印加され、フローティングゲートに絶縁膜を介して容量結合している不純物領域からなるコントロールゲートに書き込みゲート電圧が印加される。これにより、ソースとして機能する一方のソース・ドレイン領域から供給されチャネルを走行するエレクトロンがドレイン側の空乏層内で半導体格子に衝突し、あるいは散乱を受け、高エネルギーのホールとエレクトロンの対を発生させる。このうち、ホットホールはＰＮ接合の空乏層中で加速されて半導体格子に衝突し、再びエレクトロンとホールの対を生成して、その中のエレクトロンは、ホットエレクトロンになってドリフトしながら、その一部がフローティングゲート側に向かい垂直方向の電界によりさらに加速される。その結果、高いエネルギーを得たホットエレクトロンが、ゲート絶縁膜の電位障壁を乗り越え、フローティングゲートに注入される。これによりメモリトランジスタのスレッシュホールド電圧が、消去状態の低いレベルから上昇し、データが書き込まれた状態の高いレベルに変化する。
高濃度チャネル領域が形成されている場合、最初の電離衝突を起こすチャネル方向の電界がドレイン端で急峻になることから、より多くのエレクトロンとホールの対が発生し、その結果、より多くの２次電離衝突によるホットエレクトロンが発生する。
【発明の効果】
【０００９】
本発明の不揮発性半導体メモリ装置およびその電荷注入方法は、電離衝突、たとえば２次電離衝突に起因したホットエレクトロンをフローティングゲートに注入させる単一層ゲート構造のメモリトランジスタを有することから、データの書き込み時の印加電圧を、従来のチャネルホットエレクトロン注入のときより低くできるという利点がある。とくに高濃度チャネル領域を設けた場合、そのホットエレクトロンの注入効率が高くなり、その分、さらに低電圧化が可能となる。
【発明を実施するための最良の形態】
【００１０】
図１に、不揮発性半導体メモリ装置の概略構成を示す。
図１に図解した不揮発性半導体メモリ装置は、メモリセルアレイ（ＭＣＡ）１と、メモリセルアレイ１の動作を制御するメモリ周辺回路とからなる。
メモリ周辺回路は、カラムバッファ２ａ、ロウバッファ２ｂ、プリロウデコーダ（ＰＲ．ＤＥＣ）３、メインロウデコーダ（ＭＲ．ＤＥＣ）４、カラムデコーダ（Ｃ．ＤＥＣ）５、入出力回路（Ｉ／Ｏ）６、カラムゲートアレイ（Ｃ．ＳＥＬ）７、および、ウェル充放電回路（Ｗ．Ｃ／ＤＣ）８を有する。なお、ウェルバイアスを行わない場合、ウェル充放電回路８は省略可能である。メモリ周辺回路は、とくに図解していないが、必要に応じて電源電圧を若干昇圧して、当該昇圧後の電圧をメインロウデコーダ４、ウェル充放電回路８に供給する電源回路、および電源供給を制御する制御回路を含む。
【００１１】
入出力回路６は、プログラムおよび読み出しデータのバッファ（ＢＵＦ）のほか、書き込みまたは消去時などにビット線ＢＬに所定電圧を印加するビット線駆動回路（ＢＬＤ）、書き込みまたは消去時などにソース線ＳＬに所定電圧を印加するソース線駆動回路（ＳＬＤ）、センスアンプ（ＳＡ）を含む。この入出力回路６、メインロウデコーダ４内のワード線駆動回路（ＷＬＤ）およびウェル充放電回路８、ならびに、これらに電源を供給する不図示の電源回路および制御回路が、本発明の「電圧供給回路」の一実施態様を構成する。
なお、図１は一般的なメモリ構成を示すものであるため、周辺回路の他の構成の、ここでの機能および動作の説明は省略する。
【００１２】
メモリセルアレイ１は、メモリセルをマトリクス状に配列して構成されている。各メモリセルは、１層のポリシリコン層からなるゲート電極構造を有し、チャネルの導電型がＮ型（以下、Ｎチャネル型という）のメモリトランジスタを各セルに有する。
【００１３】
図２にメモリセルの概略平面図を示す。また、図３に図２のＡ−Ａ線の断面を、図４にＢ−Ｂ線の断面を、図５にＣ−Ｃ線の断面を、それぞれ示す。
図２においては、メモリセルを構成するメモリトランジスタ１０と、メモリセルのビット線への接続を制御するセレクトトランジスタ１１との直列接続部分を示している。セレクトトランジスタは必須ではないが、いわゆるＮＡＮＤ型などのメモリトランジスタを直列に接続したセルアレイ方式、あるいはメモリトランジスタを２つの不純物拡散層に対し並列に接続したセルアレイ方式では、これらのメモリトランジスタ群とビット線あるいはソース線との接続を制御するセレクトトランジスタが必要となる。
【００１４】
図３〜図５に示すように、メモリトランジスタ１０およびセレクトトランジスタ１１は、Ｎ型半導体基板２０内に設けられたＰ型の不純物導電型を有するウェル（以下、Ｐウェルという）２１内に形成されている。
より詳細には、Ｐウェル２１の表面部分が、たとえばＬＯＣＯＳ(Local Oxidation of Silicon)法により素子分離絶縁層２２が形成された部分と、素子分離絶縁層２２が形成されていない部分、すなわちトランジスタの活性領域とに区分されている。図４の断面図に示すように、活性領域に、３つのＮ型の不純物領域２３，２４および２５がこの順に互いに離間して形成されている。Ｎ型不純物領域２３はメモリトランジスタ１０のソースとして機能し、Ｎ型不純物領域２４はメモリトランジスタ１０のドレインおよびセレクトトランジスタ１１のソースとして機能し、Ｎ型不純物領域２５はセレクトトランジスタのドレインとして機能する。Ｎ型不純物領域２３と２４の間の活性領域２６がメモリトランジスタ１０のチャネル形成領域であり、Ｎ型不純物領域２４と２５の間の活性領域２７がセレクトトランジスタ１１のチャネル形成領域である。Ｎ型不純物領域２３と２４が本発明における“２つのソース・ドレイン領域”の一実施態様を構成する。
【００１５】
チャネル形成領域２６の上に、たとえば８〜１３ｎｍ程度の厚さのシリコン酸化膜からなるゲート絶縁膜２８が形成され、ゲート絶縁膜２８の上にポリシリコンゲート２９が形成されている。ポリシリコンゲート２９は、メモリトランジスタ１０のフローティングゲートとして機能する。以下、このポリシリコンゲートをフローティングゲートと記述する。フローティングゲート２９は、図２に示すように、チャネル形成領域２６上方の幅が狭いゲートフィンガー部２９Ａと、その一方側に形成された幅広の部分２９Ｂとからなるパターンを有する。
【００１６】
フローティングゲート２９の幅広の部分２９Ｂの下方は素子分離絶縁層２２が形成されていない活性領域となっており、図３および図５に示すように、その活性領域表面部分にコントロールゲートとして機能するＰ型不純物領域３０が形成されている。以下、このＰ型不純物領域をコントロールゲートと記述する。
コントロールゲート３０は、Ｐウェル２１内に形成されたＮ型ウェル（以下、Ｎウェルという）３１内に形成されている。つまり、コントロールゲートの形成部がウェルインウェル構造となっている。
コントロールゲート３０とフローティングゲート２９との間に、たとえば８〜１３ｎｍ程度の厚さのシリコン酸化膜からなるゲート間絶縁膜３２が形成されている。コントロールゲート３０とフローティングゲート２９とは、ゲート間絶縁膜３２を介して容量結合している。ゲート間絶縁膜３２は、ゲート絶縁膜２８と同時に形成することができ、その場合、両者が共通の絶縁膜として形成される。
図２に示すように、フローティングゲート２９およびゲート間絶縁膜３２に一括して開口部３３が形成され、その内側に一回り小さいパターンを有し導電性プラグなどからなるコンタクト３４が形成されている。このコンタクト３４の上に、図２中に破線で示すように、コントロールゲートへの電圧供給層、たとえばワード線ＷＬが形成されている。
【００１７】
一方、セレクトトランジスタ１１のチャネル形成領域２７上に、たとえば酸化シリコン膜からなるゲート絶縁膜３５が形成され、ゲート絶縁膜３５の上にポリシリコンゲート３６が形成されている。ポリシリコンゲート３６は、メモリトランジスタのフローティングゲート２９と同じポリシリコン膜をパターンニングして形成され、セレクトトランジスタのセレクトゲート線として機能する。以下、このポリシリコンゲートをセレクトゲートと記述する。
セレクトゲート３６は、図２に示すように、たとえばワード線ＷＬと平行に形成され、その方向のセル間で共通に設けられている。
【００１８】
本実施の形態のメモリトランジスタはＮ型チャネルを有するが、その電荷注入効率を高める目的で、図４に示すように、ドレイン側のチャネル形成領域部分に、チャネル形成領域２６より高い濃度のＰ型不純物領域からなる高濃度チャネル領域３７が形成されている。高濃度チャネル領域３７は、隣接したチャネル形成領域２６の部分でチャネル方向の電界の集中性を高める役割がある。
【００１９】
以下、メモリトランジスタの動作を説明する。
データの書き込みは、電離衝突、たとえば２次電離衝突により発生した高エネルギー電荷（ホットエレクトロン）をフローティングゲートに注入することにより行う。
図６（Ａ）はデータ書き込みの動作の概念図、図６（Ｂ）は、チャネル方向のエレクトロンの加速電界Ｅを示す図である。また、図７は、書き込み時のバイアス条件を、消去時および読み出し時のバイアス条件とともに示す図表である。なお、これらのバイアス電圧は、図１に示す電圧供給回路、すなわち入出力回路６、メインロウデコーダ４内のワード線駆動回路（ＷＬＤ）およびウェル充放電回路８などから供給される。
【００２０】
ここで、“電離衝突”は２次電離衝突に限らないが、２次電離衝突により発生したホットエレクトロンはフローティングゲート２９内に効率よく注入できることから、２次電離衝突ホットエレクトロン注入を用いることが望ましい。２次電離衝突ホットエレクトロン注入とは、ドレインとなるＮ型不純物領域２４近傍で発生したホールが当該Ｎ型不純物領域２４近傍の空乏層を横切って基板（Ｐウェル２１）に注入されるとき、空乏層中で電界からエネルギーを得てホットになり、半導体格子に対し２次電離衝突を起こしてさらにエレクトロンとホールの対を発生させ、そのエレクトロンの一部が空乏層を横切り、垂直方向に向かって移動し、ゲート絶縁膜２８のエネルギー障壁を越えフローティングゲート２９内に注入されることである。
【００２１】
フローティングゲート２９が充電されていない消去状態で、メモリトランジスタ１０は約１．５Ｖのスレッシュホールド電圧Ｖｔｈを有している。
データの書き込み時に２次電離衝突を起こすバイアス条件として、図７に示すように、ソース線ＳＬ（Ｎ型不純物領域２３）に０Ｖを印加し、オン状態のセレクトトランジスタ１１を介してビット線ＢＬからＮ型不純物領域２４に３．５〜５．０Ｖの書き込みドレイン電圧を印加する。また、メモリトランジスタが形成されているＰウェル２１に０〜−４Ｖ、コントロールゲート３０が形成されているＮウェル３１に５Ｖの各電圧を印加し、ワード線ＷＬからコントロールゲート３０に５Ｖの書き込みゲート電圧を印加する。このとき、コントロールゲート３０とＮウェル３１を同電位としていることから、Ｐウェル２１からＮウェル３１に電流が流れることはあっても、この電流がコントロールゲート３０に流れ込まないので、コントロールゲート３０の電位が変動することはない。
【００２２】
このバイアス条件下、図６（Ａ）に示すように、ソース線ＳＬ（Ｎ型不純物領域２３）から供給されチャネルを走行するエレクトロンｅがドレイン側の空乏層内あるいは高濃度チャネル領域３７内でシリコン格子に衝突し、あるいは散乱を受け、高エネルギーのホールＨＨとエレクトロンＨＥの対を発生させる。このうち、ホットホールＨＨはＰＮ接合の空乏層中で加速されてシリコン格子に衝突し、再びエレクトロンとホールの対を生成して、その中のエレクトロンは、ホットエレクトロンＨＥになってドリフトしながら、その一部がフローティングゲート２９側に向かい垂直方向の電界によりさらに加速される。その結果、高いエネルギーを得たホットエレクトロンＨＥが、ゲート絶縁膜２８の電位障壁を乗り越え、フローティングゲート２９に注入される。
これによりメモリトランジスタ１０のスレッシュホールド電圧Ｖｔｈが、消去状態の約１．５Ｖから上昇し、“１”データが書き込まれた状態のスレッシュホールド電圧である約４．５Ｖに変化する。なお、“１”データを書き込まない“０”データ書き込みの場合は、ビット線電位を０Ｖとするとホットエレクトロン注入は起こらず、スレッシュホールド電圧Ｖｔｈは消去状態の約１．５Ｖを維持する。
【００２３】
データの消去は、フローティングゲート２９に蓄積されているエレクトロンをＦＮトンネリングによりソース、ドレインの少なくとも一方に引き抜く、あるいは、チャネル全面に引き抜くことより行う。図７に２種類の消去方法についてバイアス条件を示している。
【００２４】
図７に例示した［消去１］の方法では、ビット線ＢＬを介してドレイン側のＮ型不純物領域２４に正電圧、たとえば３．５〜５．０Ｖを印加し、ソース線ＳＬを介してソース側のＮ型不純物領域２３に０Ｖを印加し、Ｐウェル２１に０Ｖを印加する。また、ワード線ＷＬを介してコントロールゲート３０に負電圧、たとえば−５Ｖを印加する。このとき、コントロールゲート３０が形成されているＮウェル３１は０Ｖを印加するか、または、オープン状態とする。
このバイアス条件下、容量を介してコントロールゲート３０に結合されたフローティングゲート２９に負電圧が誘起され、この負電圧とドレイン（Ｎ型不純物領域２４）に印加された正電圧とによる電界によって、フローティングゲート３０内のエレクトロンがドレイン側から引き抜かれ、スレッシュホールド電圧Ｖｔｈが消去状態の約１．５Ｖにまで低下する。このとき、Ｎウェル３１をＰウェル２１と同電位あるいはフローティング状態としていることから、寄生トランジスタ効果が有効に防止される。
【００２５】
図７に例示した［消去２］の方法では、ビット線ＢＬを介してドレイン側のＮ型不純物領域２４に正電圧、たとえば５．０Ｖを印加し、同じ正電圧をＰウェル２１にも印加する。この正電圧はソース線ＳＬを介してソース側のＮ型不純物領域２３に印加してもよいが、ここではＮ型不純物領域２３をオープン状態としている。このとき、コントロールゲート３０が形成されているＮウェル３１は５Ｖを印加するか、または、オープン状態とする。他のバイアス条件は、［消去１］と同じである。
このバイアス条件下、容量を介してコントロールゲート３０に結合されたフローティングゲート２９に負電圧が誘起され、この負電圧とドレイン（Ｎ型不純物領域２４）およびチャネル（Ｐウェル２１表面の反転層）に印加された正電圧とによる電界によって、フローティングゲート３０内のエレクトロンがドレイン側およびチャネル全面から引き抜かれ、スレッシュホールド電圧Ｖｔｈが消去状態の約１．５Ｖにまで低下する。［消去１］と同様に、Ｎウェル３１をＰウェル２１と同電位あるいはフローティング状態としていることから、寄生トランジスタ効果が有効に防止される。
【００２６】
データの読み出しは、ビットごとに行ってもよいし、ページ読み出しとしてもよい。いずれにしてもメモリトランジスタ１０のデータ読み出しを行なう場合、ソース線を介してＮ型不純物領域２３に０Ｖを印加し、Ｐウェル２１を０Ｖで保持した状態で、電源電圧Ｖccレベルの正電圧を、ビット線ＢＬを介してドレインに、ワード線ＷＬを介してコントロールゲート３０にそれぞれ印加する。このとき、書き込み時と同じ理由で、Ｎウェル３１をコントロールゲート３０と同電位とする。図７のバイアス電圧の例では、読み出しドレイン電圧としてビット線ＢＬに１〜３．３Ｖを印加し、読み出しゲート電圧としてコントロール３０に２．５〜５．０Ｖを印加し、これと同じ電圧をＮウェル３１にも印加する。これにより、メモリトランジスタ１０は、それがプログラムされている場合、すなわちフローティングゲート２９内に適量の負の電荷が格納されている“１”データ書き込み状態の場合にチャネル電流が流れメモリトランジスタ１０がオンする。これに対し、フローティングゲート２９内に適量の負の電荷が格納されていない場合は、メモリトランジスタ１０がオフのままとなる。このメモリトランジスタのオンとオフを、たとえばビット線ＢＬ電位変化を増幅することにより検出し、記憶データを読み取る。
【００２７】
前述したように、本実施の形態におけるデータの書き込みでは電離衝突現象を利用している。電離衝突により発生したホットエレクトロンＨＥは、単純にチャネル内を加速して高エネルギー化させたホットエレクトロンより、より低電界で発生する。
また、本実施の形態では、高濃度チャネル領域３７が設けられているため、図６（Ｂ）に示すように、破線で示す高濃度チャネル領域３７を設けない場合よりチャネル方向の電界の集中性が高く、その結果、チャネル走行エレクトロンｅがシリコン格子に衝突するエネルギーが高くなる。あるいは、同じエネルギーを得るためのソース・ドレイン領域間電圧が低くて済む。本実施の形態において、高濃度チャネル領域３７の形成は必須ではいが、上記理由により、高濃度チャネル領域３７を形成することが、より望ましい。
さらに、Ｐウェル２１に負電圧を印加するバックバイアスによりＰウェル２１とドレインとなるＮ型不純物領域２４との間のＰＮ接合が逆バイアスされ、より低いドレイン電圧で空乏層が拡がりやすい。また、書き込みゲート電圧も、バックバイアスしない場合に比べ低くしても、必要なホットエレクトロンの注入効率が容易に得られる。
【００２８】
以上より、本実施の形態では、動作電圧が従来に比べ低減されている。
従来のチャネルホットエレクトロン注入方式では、同じ量の電荷を同程度の時間でフローティングゲートに注入するためには書き込みゲート電圧として１２Ｖほど必要であった。
これに対し、本実施の形態ではコントロールゲート３０に印加する電圧は５Ｖ程度ですむ。これにより、ゲート長のスケーリングが従来に比べてしやすく、また、書き込み速度は１００μｓ以下が得られている。また、本実施の形態では１層のポリシリコンゲート構造が採用され、このことと必要な電圧の最大値が５Ｖ程度ですむこととの組み合わせによって、ロジック混載メモリ装置などのようにメモリトランジスタの製造プロセスとロジックトランジスタの製造プロセスとの共通性あるいは親和性が高く、安いコストでロジック混載メモリ装置を実現することが可能となる。
さらに、ウェルインウェル構造とすることにより、コントロールゲート電位の変動がなく、確実な動作を実現している。
【００２９】
また、電荷注入効率の向上によって消費電力が低減されている。
従来のＣＨＥ注入によるデータ書き込み方法では、フローティングゲートを充電させるための書き込み電流の典型値は約０．５ｍＡと大きかった。これに対し、本実施の形態にかかるメモリトランジスタ１０は数１０μＡの書き込み電流ですむ。この書き込み電流を約１／１０以下にできることは、データ書き込み時の電力消費を減少させ、その電力供給回路が小型化できるだけでなく、ページ書き込み、すなわちメモリアレイの１行内の複数個のメモリトランジスタ１０に“１”データを同時に書き込むことを可能とする。
【００３０】
また、従来のメモリトランジスタでは、低電圧動作を実現するためにフローティングゲートとコントロールゲートとのカップリング比を０．８以上に大きくとる必要があった。そのためコントロールゲートの面積が大きくなり、メモリセル全体の面積が大きかった。これに対し、本実施の形態では、電離衝突を利用した書き込みにより低電圧化が図られ、その結果、従来の１層ポリシリコンゲート構造のＮチャネル型のメモリトランジスタと比較すると、本実施の形態のメモリトランジスタではコントロールゲートの面積が小さい。これにより、本実施の形態のメモリセルでは、セル面積が従来のメモリセルより小さい。
【００３１】
以下、いくつかの変形例を示す。
【００３２】
メモリトランジスタ１０は、１回のデータ書き込みサイクル中に、それぞれが２値データである複数のビットを書き込むマルチレベルデータ記憶が可能である。メモリトランジスタ１０のスレッシュホールド電圧Ｖｔｈのレベルは、コントロールゲート３０に印加される電圧値に依存し、この電圧値を細かく制御することによりマルチレベルデータ記憶が可能である。あるいは、ビット線電圧値を細かく制御してもマルチレベルのデータ記憶が可能である。このようなマルチレベルデータ記憶においては、メモリトランジスタ１０のスレッシュホールド電圧Ｖｔｈを正確に測定することが必要である。そのため、セレクトトランジスタ１１のドレインとなるＮ型不純物２５は、図４に示したように、高インピーダンス抵抗Ｒを介して電源電圧Ｖccの供給線に結合され、かつ電圧検知回路４０へ結合される。電圧検知回路４０はスレッシュホールド電圧Ｖｔｈを正確に測定することができる。したがって、メモリトランジスタ１０内にマルチレベルのデータを正確に格納させることが可能となる。
【００３３】
ここで、メモリトランジスタ１０の消去の状態のスレッシュホールド電圧Ｖｔｈが１Ｖであり、そのフローティングゲート２９が完全に充電された書き込み状態のスレッシュホールド電圧Ｖｔｈが約６Ｖであるとする。この場合、書き込みサイクル期間中にコントロールゲート３０に印加される書き込みゲート電圧Ｖｃｇｗとして５〜１５Ｖの電圧範囲を使用すると、メモリトランジスタのスレッシュホールド電圧Ｖｔｈは約１〜６Ｖの範囲内で細かく制御可能である。
より具体的な例を示すと、たとえば電源電圧Ｖccが約３．３Ｖである場合に、ビット線ＢＬの電圧の範囲を約１〜３．３Ｖとし、書き込みゲート電圧Ｖｃｇｗを順次変化させながら複数回のデータ書き込みを行う。その結果、メモリトランジスタ１０のスレッシュホールド電圧Ｖｔｈが４Ｖの幅をもった範囲内を変化する。この場合、メモリトランジスタ１０のスレッシュホールド電圧Ｖｔｈが４ｍＶの増分、すなわち読み出し時に十分識別可能な電圧ステップで順次増加するように複数回の書き込みを繰り返すことができる。
データの読み出しでは、たとえばスレッシュホールド電圧の高いほうから、その電圧ステップの間のレベルに読み出しゲート電圧を順次変化させながら読み出し動作を繰り返し、記憶データのレベルを順次確定させていく。これにより、複数ビットの読み出しが可能となる。
データの消去では前述した消去方法を行い、すべてのレベルのデータを一括して消去する。
【００３４】
他の変形例では、電流制限装置をビット線ＢＬに結合させ、プログラミング電流が約２００μＡを超えることを防止させてもよい。
【００３５】
また、他の変形例では、セレクトトランジスタをソース側にのみ設ける、ソースとドレインの双方に設けることもできる。
【００３６】
さらに、他の変形例では、ウェル構造をツインウェル構造、すなわちＰウェルとＮウェルを隣接して設けたＣＭＯＳ用のウェル構造とすることもできる。この変形例は、とくにＣＭＯＳ構成のロジック回路との共通性を高めたロジック混載メモリ装置の実現に適している。Ｎチャネルのメモリトランジスタは通常、Ｐウェル側に形成される。なお、メモリトランジスタのコントロールゲート部分をウェルインウェル構造としてもよいし、さらに、重ねるウェルの個数を増やすこともできる。この場合、Ｐ型とＮ型のウェルがより多く重ねて形成されるためウェルバイアス時の電流消費を、前記した２重ウェルの場合よりさらに低減できる。
【産業上の利用可能性】
【００３７】
本発明は、フラッシュＥＥＰＲＯＭなどの不揮発性半導体メモリの用途に広く適用できる。
【図面の簡単な説明】
【００３８】
【図１】不揮発性半導体メモリ装置の概略構成を示すブロック図
【図２】メモリセルの概略平面図
【図３】図２のＡ−Ａ線の断面図
【図４】図２のＢ−Ｂ線の断面図
【図５】図２のＣ−Ｃ線の断面図
【図６】（Ａ）はデータ書き込みの動作の概念図、（Ｂ）はチャネル方向のエレクトロンの加速電界の説明図
【図７】書き込み、消去および読み出し時のバイアス条件を示す図表
【符号の説明】
【００３９】
１…メモリセルアレイ、２ａ…カラムバッファ、２ｂ…ロウバッファ、３…プリロウデコーダ、４…メインロウデコーダ、５…カラムデコーダ、６…入出力回路、７…カラムゲートアレイ、８…ウェル充放電回路、１０…メモリトランジスタ、１１…セレクトトランジスタ、２０…半導体基板、２１…Ｐウェル、２２…素子分離絶縁層、２３〜２５…ソース・ドレイン領域、２６，２７…チャネル形成領域、２８…ゲート絶縁膜、２９…フローティングゲート、２９Ａ…ゲートフィンガー部、２９Ｂ…フローティングゲートの幅広の部分、３０…コントロールゲート、３１…Ｎウェル、３２…ゲート間絶縁膜、３３…開口部、３４…コンタクト、３５…絶縁膜、３６…セレクトゲート、３７…高濃度チャネル領域、４０…電圧検知回路、ＢＬ…ビット線、ＳＬ…ソース線、ＷＬ…ワード線、ＨＨ…ホットホール、ＨＥ…ホットエレクトロン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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