(57)【要約】      （修正有）【課題】振幅とレベルを変化させることと共にレベルをシフトさせる事が可能であり、ノイズに強く安定した差動出力データを発生することである。【解決手段】本回路は、所定ビットのデジタル制御信号に応答して駆動電流が調節され、差動入力データを入力して差動出力データを発生する駆動器と、デジタル制御信号を貯蔵したり発生するデジタル制御信号発生器とで構成されている。そして、駆動器はバイアス電圧に応答して先駆動電流が流れるようにし、差動入力データを入力して第１及び第２信号を発生する先駆動器と、デジタル制御信号に応答して主駆動電流が調節され、第１及び第２信号に応答して差動出力データを発生する主駆動器とで構成されている。【選択図】図３
2005073269.tif 000002
【特許請求の範囲】
【請求項１】
所定ビットのデジタル制御信号に応答して駆動電流が調節され、差動入力データを入力して差動出力データを発生する駆動器と、
前記デジタル制御信号を貯蔵し発生するデジタル制御信号発生器と
を備えることを特徴とするデータ駆動回路。
【請求項２】
前記駆動器は、
バイアス電圧に応答して先駆動電流が流れるようにし、前記差動入力データを入力して第１及び第２信号を発生する先駆動器と、
前記デジタル制御信号に応答して主駆動電流が調節され、前記第１及び第２信号に応答して、前記差動出力データを発生する主駆動器と
を備えることを特徴とする請求項１に記載のデータ駆動回路。
【請求項３】
前記先駆動器は、
電源電圧と第１ノードとの間に連結された第１負荷と、
前記第１ノードに連結され、前記差動入力データのうち入力データに応答してスイッチングされる第１スイッチングトランジスタと、
前記第１スイッチングトランジスタと接地電圧との間に連結され、前記バイアス電圧に応答して前記先駆動電流が流れるようにする第１先駆動電流源を備え、前記第１ノードを通じて前記第１信号を発生する第１先駆動回路と、
電源電圧と第２ノードとの間に連結された第２負荷と、
前記第２ノードに連結され、前記差動入力データのうち反転入力データに応答してスイッチングされる第２スイッチングトランジスタと、
前記第２スイッチングトランジスタと接地電圧との間に連結され、前記バイアス電圧に応答して前記先駆動電流が流れるようにする第２先駆動電流源を備え、前記第２ノードを通じて前記第２信号を発生する第２先駆動回路と
を備えることを特徴とする請求項２に記載のデータ駆動回路。
【請求項４】
前記主駆動器は、
電源電圧と第３ノードとの間に連結された第３負荷と、
電源電圧と第４ノードとの間に連結された第４負荷と、
前記第３ノードと第５ノードとの間に連結され、前記第１信号が印加されるゲートを有する第１トランジスタと、
前記第４ノードと前記第５ノードとの間に連結され、前記第２信号が印加されるゲートを有する第２トランジスタと、
前記第５ノードと接地電圧との間に並列連結され、前記デジタル制御信号に応答して前記主駆動電流が調節される主駆動電流源と
を備え、
前記第３ノードを通じて前記差動出力データのうち出力データを発生させ、前記第４ノードを通じて前記差動出力データのうち反転出力データを発生することを特徴とする請求項２に記載のデータ駆動回路。
【請求項５】
前記主駆動電流源は、
前記バイアス電圧が印加されるゲートを有する第３トランジスタと、
前記デジタル制御信号の各ビット信号が印加されるゲートを有する前記第３トランジスタに並列連結された所定数の第４トランジスタと
を備えることを特徴とする請求項４に記載のデータ駆動回路。
【請求項６】
前記所定数の第４トランジスタのそれぞれは、
チャンネルの幅が互いに異なることを特徴とする請求項７に記載のデータ駆動回路。
【請求項７】
前記駆動器は、
前記デジタル制御信号のうち一部ビットに応答して先駆動電流が調節され、前記差動入力データをそれぞれ入力して、前記第１及び第２信号を発生する先駆動器と、
前記デジタル制御信号のうち他の一部ビットに応答して主駆動電流が調節され、前記第１及び第２信号に応答して、前記差動出力データを発生する主駆動器と
を備えることを特徴とする請求項１に記載のデータ駆動回路。
【請求項８】
前記先駆動器は、
電源電圧と第１ノードとの間に連結された第１負荷と、
前記第１ノードに連結され、前記差動入力データのうち入力データに応答してスイッチングされる第１スイッチングトランジスタと、
前記第１スイッチングトランジスタと接地電圧との間に連結され、前記デジタル制御信号のうち一部ビットに応答して前記先駆動電流が調節される第１先駆動電流源を備え、前記第１ノードを通じて前記第１信号を発生する第１先駆動回路と、
電源電圧と第２ノードとの間に連結された第２負荷と、
前記第２ノードに連結され、前記差動入力データのうち反転入力データに応答してスイッチングされる第２スイッチングトランジスタと、
前記第２スイッチングトランジスタと接地電圧との間に連結され、前記デジタル制御信号のうち他の一部ビットに応答して、前記先駆動電流が調節される第２先駆動電流源を備え、前記第２ノードを通じて前記第２信号を発生する第２先駆動回路と
を備えることを特徴とする請求項７に記載のデータ駆動回路。
【請求項９】
前記第１先駆動電流源は、
前記バイアス電圧が印加されるゲートを有する第１トランジスタと、
前記デジタル制御信号のうち一部ビットの各ビット信号が印加されるゲートを有する前記第１トランジスタに並列連結された所定数の第２トランジスタと
を備えることを特徴とする請求項８に記載のデータ駆動回路。
【請求項１０】
前記所定数の第２トランジスタのそれぞれは、
チャンネルの幅が互いに異なることを特徴とする請求項９に記載のデータ駆動回路。
【請求項１１】
前記第２先駆動電流源は、
前記バイアス電圧が印加されるゲートを有する第３トランジスタと、
前記デジタル制御信号のうち一部ビットの各ビット信号が印加されるゲートを有する前記第３トランジスタに並列連結された所定数の第４トランジスタと
を備えることを特徴とする請求項８に記載のデータ駆動回路。
【請求項１２】
前記所定数の第４トランジスタのそれぞれは、
チャンネルの幅が互いに異なることを特徴とする請求項１１に記載のデータ駆動回路。
【請求項１３】
前記主駆動器は、
電源電圧と第３ノードとの間に連結された第３負荷と、
電源電圧と第４ノードとの間に連結された第４負荷と、
前記第３ノードと第５ノードとの間に連結され、前記第１信号が印加されるゲートを有する第１トランジスタと、
前記第４ノードと前記第５ノードとの間に連結され、前記第２信号が印加されるゲートを有する第２トランジスタと、
前記第５ノードと接地電圧との間に並列連結され、所定ビットの前記第２デジタル制御信号のうち、他のビットに応答して前記主駆動電流を調節する主駆動電流源と
を備え、
前記第３ノードを通じて前記差動出力データのうち出力データを発生させ、前記第４ノードを通じて前記差動出力データのうち反転出力データを発生することを特徴とする請求項７に記載のデータ駆動回路。
【請求項１４】
前記主駆動電流源は、
前記バイアス電圧が印加されるゲートを有する第５トランジスタと、
前記デジタル制御信号のうち他のビットの各ビットが印加されるゲートを有する前記第５トランジスタに並列連結された所定数の第６トランジスタと
を備えることを特徴とする請求項１３に記載のデータ駆動回路。
【請求項１５】
前記所定数の第６トランジスタのそれぞれは、
チャンネルの幅が互いに異なることを特徴とする請求項１４に記載のデータ駆動回路。
【請求項１６】
所定ビットのデジタル制御信号に応答してバイアス電流を発生するバイアス電流発生回路と、
前記バイアス電流をミラーして駆動電流を発生させ、差動入力データを入力して差動出力データを発生する駆動器と
を備えることを特徴とするデータ駆動回路。
【請求項１７】
前記バイアス電流発生回路は、
前記デジタル制御信号を貯蔵し発生するデジタル制御信号発生回路と、
電源電圧と第１ノードとの間に連結された第１負荷と、
前記第１ノードと第２ノードとの間に並列連結され、前記所定ビットのデジタル制御信号が印加されるゲートを有し、バイアス電流を発生する所定数の第１トランジスタと、
前記第１ノードの電圧と所定電圧を比較して前記第２ノードに出力電圧を発生する比較器と、
前記第２ノードと接地電圧との間に連結され、前記第２ノードに連結されたゲートを有し、前記バイアス電流が流れるようにする第２トランジスタと
を備えることを特徴とする請求項１６に記載のデータ駆動回路。
【請求項１８】
前記駆動器は、
前記バイアス電流をミラーして先駆動電流が流れるようにし、差動入力データを入力して第１及び第２信号を発生する先駆動器と、
前記バイアス電流をミラーして主駆動電流が流れるようにし、前記第１及び第２信号を入力して差動出力データを発生する主駆動器と
を備えることを特徴とする請求項１６に記載のデータ駆動回路。
【請求項１９】
前記駆動器は、
バイアス電圧に応答して駆動電流が流れるようにし、差動入力データを入力して第１及び第２信号を発生する先駆動器と、
前記バイアス電流をミラーして主駆動電流が流れるようにし、前記第１及び第２信号を入力して差動出力データを発生する主駆動器と
を備えることを特徴とする請求項１６に記載のデータ駆動回路。
【請求項２０】
複数のデータ駆動回路を備える半導体装置において、
前記データ駆動回路のそれぞれが
所定ビットのデジタル制御信号に応答して駆動電流が調節され、差動入力データを入力して差動出力データを発生する駆動器と、
前記デジタル制御信号を貯蔵し発生するデジタル制御信号発生器と
を備えることを特徴とする半導体装置。
【請求項２１】
前記駆動器は、
バイアス電圧に応答して先駆動電流が流れるようにし、前記差動入力データを入力して第１及び第２信号を発生する先駆動器と、
前記デジタル制御信号に応答して主駆動電流が調節され、前記第１及び第２信号に応答して、前記差動出力データを発生する主駆動器と
を備えることを特徴とする請求項２０に記載の半導体装置。
【請求項２２】
前記駆動器は、
前記デジタル制御信号のうち一部ビットに応答して前記先駆動電流が調節され、前記差動入力データをそれぞれ入力して、前記第１及び第の信号を発生する先駆動器と、
前記デジタル制御信号のうち他のビットに応答して前記主駆動電流が調節され、前記第１及び第２信号に応答して前記差動出力データを発生する主駆動器と
を備えることを特徴とする請求項２０に記載の半導体装置。
【請求項２３】
複数のデータ駆動回路を備える半導体装置において、
前記複数のデータ駆動回路のそれぞれが
所定ビットのデジタル制御信号に応答してバイアス電流を発生するバイアス電流発生回路と、
前記バイアス電流をミラーして駆動電流を発生させ、差動入力データを入力して差動出力データを発生する駆動器と
を備えることを特徴とする半導体装置。
【請求項２４】
前記バイアス電流発生回路は、
前記デジタル制御信号を貯蔵し発生するデジタル制御信号発生回路と、
電源電圧と第１ノードとの間に連結された第１負荷と、
前記第１ノードと第２ノードとの間に並列連結され、前記デジタル制御信号の各ビット信号が印加されるゲートを有し、バイアス電流を発生する所定数の第１トランジスタと、
前記第１ノードの電圧と所定電圧を比較して、前記第２ノードに出力電圧を発生する比較器と、
前記第２ノードと接地電圧との間に連結され、前記第２ノードに連結されたゲートを有し、前記バイアス電流が流れるようにする第２トランジスタと
を備えることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記駆動器は、
前記バイアス電流をミラーして先駆動電流が流れるようにし、差動入力データを入力して第１及び第２信号を発生する先駆動器と、
前記バイアス電流をミラーして主駆動電流が流れるようにし、前記第１及び第２信号を入力して差動出力データを発生する主駆動器と
を備えることを特徴とする請求項２３に記載の半導体装置。
【請求項２６】
前記駆動器は、
バイアス電圧に応答して駆動電流が流れるようにし、前記差動入力データを入力して第１及び第２信号を発生する先駆動器と、
前記バイアス電流をミラーして主駆動電流が流れるようにし、前記第１及び第２信号を入力して差動出力データを発生する主駆動器と
を備えることを特徴とする請求項２３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ駆動回路に係るもので、特に多様なレベルと振幅の出力信号が発生できるデータ駆動回路及びこれを利用した半導体装置（Ｄａｔａ  ｄｒｉｖｉｎｇ  ｃｉｒｃｕｉｔ  ａｎｄ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ｕｓｉｎｇ  ｔｈｅ  ｓａｍｅ）に関する。
【背景技術】
【０００２】
従来のデータ駆動回路は、バイアス電圧を発生するバイアス電圧発生器と差動データを入力して差動出力データを発生する駆動器で構成されている。そして、駆動器は先駆動器（pre-driver）と主駆動器（,main driver）で構成され、先駆動器と主駆動器は差動入力データを入力し、バイアス電圧により電流が制御されて差動出力データを発生する。
しかしながら、従来のデータ駆動回路は、受信側で求める多様なレベルと振幅を有する差動出力データを発生することができないという問題点があった。
【０００３】
図１は、従来のデータ駆動回路として一例の構成を示すものであり、主駆動器１０、先駆動器１２−１，１２−２、及びバイアス電圧発生器１４で構成され、主駆動器１０は抵抗Ｒ１，Ｒ２、ＮＭＯＳトランジスタＮ１，Ｎ２、及び電流源Ｉ１で構成され、先駆動器１２−１は抵抗Ｒ２、ＮＭＯＳトランジスタＮ３，及び電流源Ｉ２で構成され、先駆動器１２−２は抵抗Ｒ４、ＮＭＯＳトランジスタＮ４、及び電流源Ｉ３で構成されている。
【０００４】
図１に示されたデータ駆動回路の機能を次に説明する。
バイアス電圧発生回路１４は、バイアス電圧Ｖｂを入力してバイアス電圧ＴＶｂを発生する。電流源Ｉ１，Ｉ２，Ｉ３はバイアス電圧ＴＶｂにより制御されて一定した電流が流れるようにする。ＮＭＯＳトランジスタＮ３は、入力データｄｉに応答してオン、オフされ、ＮＭＯＳトランジスタＮ４は反転入力データｄｉＢに応答してオン、オフされる。先駆動器１２−１，１２−２のそれぞれは差動入力データｄｉ，ｄｉＢが「ハイ」レベル、「ロー」レベルであればノードａの電圧を下げ、ノードｂの電圧を上げる。即ち、ノードａには電圧ＶＤＤＱから抵抗Ｒ３と電流源Ｉ２によって発生する電圧を除いた電圧が発生し、ノードｂでは電圧ＶＤＤＱが発生する。一方、先駆動器１２−１，１２−２のそれぞれは差動入力データｄｉ，ｄｉＢが「ロー」レベル、「ハイ」レベルであればノードａには電圧ＶＤＤＱが発生し、ノードｂには電圧ＶＤＤＱから抵抗Ｒ４と電流源Ｉ３によって発生される電圧を除いた電圧が発生する。ＮＭＯＳトランジスタＮ１，Ｎ２のそれぞれはノードａ，ｂのそれぞれに応答して流れる電流が制御される。主駆動器１０は、ノードａの電圧がノードｂの電圧よりも低いと「ハイ」レベルと「ロー」レベルの差動出力データｄｏ，ｄｏＢを発生し、逆に、ノードａの電圧がノードｂの電圧よりも高いと「ロー」レベルと「ハイ」レベルの差動出力データｄｏ，ｄｏＢを発生する。
【０００５】
図２は、図１に示されたデータ駆動回路の回路図として、バイアス電圧発生回路１４が抵抗Ｒ５、ＮＭＯＳトランジスタＮ９，Ｎ１０、及び比較器ＣＯＭで構成され、図１の電流源Ｉ１がＮＭＯＳトランジスタＮ５，Ｎ６で構成され、電流源Ｉ２がＮＭＯＳトランジスタＮ７で構成され、電流源Ｉ３がＮＭＯＳトランジスタＮ８で構成されている。
図２で、ＮＭＯＳトランジスタＮ７，Ｎ８のチャンネル幅よりもＮＭＯＳトランジスタＮ５，Ｎ６のチャンネル幅が最も大きく設計されている。
【０００６】
図２に示された回路の動作を次に説明する。
バイアス電圧発生回路１４は、ノードｃの電圧がバイアス電圧Ｖｂよりも高いとバイアス電圧ＴＶｂを下げ、ノードｃの電圧がバイアス電圧Ｖｂよりも低いとバイアス電圧ＴＶｂを上げて、一定したバイアス電圧ＴＶｂを発生する。ＮＭＯＳトランジスタＮ５〜Ｎ８は、バイアス電圧ＴＶｂに応答して一定した電流が流れるようにする。バイアス電圧ＴＶｂが高くなるとＮＭＯＳトランジスタＮ５〜Ｎ８を通って流れる電流が多くなり、バイアス電圧ＴＶｂが低くなるとＮＭＯＳトランジスタＮ５〜Ｎ８を通って流れる電流が少なくなる。ＮＭＯＳトランジスタＮ５〜Ｎ８を通って流れる電流が多くなる場合、「ハイ」レベルと「ロー」レベルの差動入力データｄｉ，ｄｉＢが入力されるとＮＭＯＳトランジスタＮ３がオンとなり、ＮＭＯＳトランジスタＮ４がオフとなる。そうなると、ノードａの電圧は、バイアス電圧ＴＶｂが高くなる前よりもさらに低くなり、ノードｂの電圧は、バイアス電圧ＴＶｂが高くなる前の場合と等しくなる。従って、ＮＭＯＳトランジスタＮ１による抵抗が、バイアス電圧ＴＶｂが高くなる前よりも大きくなり、ＮＭＯＳトランジスタＮ２による抵抗はバイアス電圧ＴＶｂが高くなる前の場合と等しくなる。結果的に、抵抗Ｒ１とＮＭＯＳトランジスタＮ１を通って流れる電流の増加と比べて抵抗Ｒ２とＮＭＯＳトランジスタＮ２を通って流れる電流の増加が大きくなる。バイアス電圧ＴＶｂが高くなる前とほぼ同じである「ハイ」レベルの出力データｄｏとバイアス電圧ＴＶｂが高くなる前より低い「ロー」レベルの出力データｄｏＢを発生するようになる。一方、「ロー」レベルと「ハイ」レベルの差動入力データｄｉ，ｄｉＢが入力される場合には「ロー」レベルと「ハイ」レベルの差動出力データｄｏ，ｄｏＢを発生するようになり、この時発生する「ロー」レベルの出力データｄｏのレベルは、バイアス電圧ＴＶｂが高くなる前の「ロー」レベルの出力データｄｏレベルよりもさらに低くなる。即ち、バイアス電圧ＴＶｂが高くなるにつれて差動出力データの「ロー」レベルは次第に低くなり、これにより、差動出力データｄｏ，ｄｏＢの振幅が次第に大きくなる。
【０００７】
しかし、前述したような従来のデータ駆動回路は、前述したように従来のデータ駆動回路はバイアス電圧ＴＶｂによって主駆動器１０と先駆動器１２−１，１２−２を通って流れる電流を制御することで差動出力データｄｏ，ｄｏＢの振幅とレベルを変化させることができる。
【０００８】
しかしながら、従来のデータ駆動回路は、バイアス電圧ＴＶｂを増加させることによって差動出力データの振幅とレベルを変化させることはできても、レベルをシフトさせることはできない。
そして、従来のデータ駆動回路は、バイアス電圧ＴＶｂのレベルを増加させることにより先駆動器１２−１，１２−２と主駆動器１０のＮＭＯＳトランジスタＮ５〜Ｎ８の飽和領域でのマージンが減りノイズに敏感である差動出力データｄｏ，ｄｏＢを発生するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、振幅とレベルを変化させることと共にレベルをシフトすることが可能であり、ノイズに強く安定された差動出力データを発生することができるデータ駆動回路を提供することにある。
本発明の他の目的は、前記目的を達成するためのデータ駆動回路を利用した半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
前記目的を達成するために本発明のデータ駆動回路の第１形態は、所定ビットのデジタル制御信号に応答して駆動電流が調節され、差動入力データを入力して差動出力データを発生する駆動器と、前記デジタル制御信号を貯蔵し発生するデジタル制御信号発生器とを備えることを特徴とする。
【００１１】
前記駆動器は、バイアス電圧に応答して先駆動電流が流れるようにし、前記差動入力データを入力して第１及び第２信号を発生する先駆動器と、前記デジタル制御信号に応答して主駆動電流が調節され、前記第１及び第２信号に応答して前記差動出力データを発生する主駆動器と、を備えることを特徴とするか、または、前記デジタル制御信号のうち一部ビットに応答して先駆動電流が調節され、前記差動入力データをそれぞれ入力して前記第１及び第２信号を発生する先駆動器と、前記デジタル制御信号のうち他の一部ビットに応答して主駆動電流が調節され、前記第１及び第２信号に応答して前記差動出力データを発生する主駆動器とを備えることを特徴とする。
【００１２】
前記先駆動器は、電源電圧と第１ノードとの間に連結された第１負荷と、前記第１ノードに連結され前記差動入力データのうち入力データに応答してスイッチングされる第１スイッチングトランジスタと、前記第１スイッチングトランジスタと接地電圧との間に連結され、前記バイアス電圧（前記デジタル制御信号のうち一部ビット）に応答して前記先駆動電流が流れるようにする第１先駆動電流源を備え、前記第１ノードを通じて前記第１信号を発生する第１先駆動回路と、電源電圧と第２ノードとの間に連結された第２負荷と、前記第２ノードに連結され前記差動入力データのうち反転入力データに応答してスイッチングされる第２スイッチングトランジスタと、前記第２スイッチングトランジスタと接地電圧との間に連結され、前記バイアス電圧（前記デジタル制御信号のうち一部ビット）に応答して前記先駆動電流が流れるようにする第２先駆動電流源を備え、前記第２ノードを通じて前記第２信号を発生する第２先駆動回路とを備えることを特徴とする。
【００１３】
前記主駆動器は、電源電圧と第３ノードとの間に連結された第３負荷と、電源電圧と第４ノードとの間に連結された第４負荷と、前記第３ノードと第５ノードとの間に連結され、前記第１信号が印加されるゲートを有する第１トランジスタと、前記第４ノードと前記第５ノードとの間に連結され、前記第２信号が印加されるゲートを有する第２トランジスタと、前記第５ノードと接地電圧との間に並列連結され、前記デジタル制御信号（前記デジタル制御信号のうち他のビット）に応答して前記主駆動電流が調節される主駆動電流源とを備え、前記第３ノードを通じて前記差動出力データのうち出力データを発生し、前記第４ノードを通じて前記差動出力データのうち反転出力データを発生することを特徴とする。
【００１４】
前記目的を達成するために本発明のデータ駆動回路の第２形態は、所定ビットのデジタル制御信号に応答してバイアス電流を発生するバイアス電流発生回路と、前記バイアス電流をミラーして駆動電流を発生し、差動入力データを入力して差動出力データを発生する駆動器とを備えることを特徴とする。
【００１５】
前記バイアス電流発生回路は、前記デジタル制御信号を貯蔵し発生するデジタル制御信号発生回路と、電源電圧と第１ノードとの間に連結された第１負荷と、前記第１ノードと第２ノードとの間に並列連結され、前記所定ビットのデジタル制御信号が印加されるゲートを有し、バイアス電流を発生する所定数の第１トランジスタと、前記第１ノードの電圧と所定電圧を比較して前記第２ノードに出力電圧を発生する比較器と、前記第２ノードと接地電圧との間に連結され、前記第２ノードに連結されたゲートを有し、前記バイアス電流が流れるようにする第２トランジスタとを備えることを特徴とする。
【００１６】
前記駆動器は、前記バイアス電流をミラーして先駆動電流が流れるようにし、差動入力データを入力して第１及び第２信号を発生する先駆動器と、前記バイアス電流をミラーして主駆動電流が流れるようにし、前記第１及び第２信号を入力して差動出力データを発生する主駆動器と、を備えることを特徴とするか、または、バイアス電圧に応答して駆動電流が流れるようにし、差動入力データを入力して第１及び第２信号を発生する先駆動器と、前記バイアス電流をミラーして主駆動電流が流れるようにし、前記第１及び第２信号を入力して差動出力データを発生する主駆動器とを備えることを特徴とする。
【００１７】
前記他の目的を達成するために本発明のデータ駆動回路を備えた半導体装置の第１形態は、複数のデータ駆動回路を備える半導体装置において、前記データ駆動回路のそれぞれが所定ビットのデジタル制御信号に応答して駆動電流が調節され、差動入力データを入力して差動出力データを発生する駆動器と、前記デジタル制御信号を貯蔵し発生するデジタル制御信号発生器とを備えることを特徴とする。
【００１８】
前記他の目的を達成するために本発明のデータ駆動回路を備えた半導体装置の第２形態は、複数のデータ駆動回路を備える半導体装置において、前記複数のデータ駆動回路のそれぞれが所定ビットのデジタル制御信号に応答してバイアス電流を発生するバイアス電流発生回路と、前記バイアス電流をミラーして駆動電流を発生し、差動入力データを入力して差動出力データを発生する駆動器とを備えることを特徴とする。
【発明の効果】
【００１９】
従って、本発明のデータ駆動回路は、振幅及びレベルが変化できるだけでなく、レベルをシフトすることができる。
また、本発明のデータ駆動回路は、デジタル制御信号に応答して電流源の電流を変化することによって電流源を構成するトランジスタの飽和領域でのマージンが確保され、ノイズに強い安定的な差動出力データを発生することができる。
そして、本発明のデータ駆動回路を利用した半導体装置は、受信装置で求められる多様なレベルの出力データを発生することができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付した図面を参照して本発明のデータ駆動回路及びこれを利用した半導体装置を説明する。
図３は、本発明のデータ駆動回路として一実施形態の構成を示すものであり、主駆動器２０、先駆動器２２−１，２２−２、バイアス電圧発生回路２４、及び出力レベル制御回路２６で構成されている。
図３で、先駆動器２２−１，２２−２は、図１に示された先駆動器１２−１，１２−２と同様に構成され、主駆動器２０は図１に示された主駆動器１０の構成に電流源Ｉ４を追加して構成されている。
【００２１】
図３に示されたデータ駆動回路の機能を次に説明する。
バイアス電圧発生回路２４は、一定なバイアス電圧ＴＶｂを発生する。電流源Ｉ１〜Ｉ３は、バイアス電圧ＴＶｂに応答して電流が制御される。出力レベル制御回路２６は、バイアス電圧ＴＶｂを電源電圧として所定ビットのデジタル制御信号ｃｏｎｌを発生する。電流源Ｉ４は、出力レベル制御回路２６から出力される所定ビットのデジタル制御信号ｃｏｎｌに応答して電流が制御される。主駆動器２０は、ノードａの電圧がノードｂの電圧よりも低いと、「ハイ」レベルと「ロー」レベルの差動出力データｄｏ，ｄｏＢを発生し、高いと「ロー」レベルと「ハイ」レベルの差動出力データｄｏ，ｄｏＢを発生する。即ち、図１に示されたデータ駆動回路と同様な機能を実施する。しかし、主駆動器２０は、電流源Ｉ４によって電流が増加すると差動出力データｄｏ，ｄｏＢのレベルが変化することになる。即ち、電流源Ｉ４の電流が増加するにつれて振幅は同一であり、レベルがシフトされた差動出力データｄｏ，ｄｏＢを発生する。
【００２２】
図３に示された本発明のデータ駆動回路は、電流源Ｉ４の電流を、バイアス電圧を変化させることによって変化するのではなく、所定ビットのデジタル制御信号ｃｏｎｌのデジタル値を変化させることによって差動出力データｄｏ，ｄｏＢのレベルをシフトする。
【００２３】
図４は、図３に示されたデータ駆動回路の実施形態の回路図として、バイアス電圧発生回路２４は比較器ＣＯＭ、抵抗Ｒ５、ＮＭＯＳトランジスタＮ９，Ｎ１０で構成され、図３の電流源Ｉ１がＮＭＯＳトランジスタＮ５，Ｎ６で構成され、電流源Ｉ２がＮＭＯＳトランジスタＮ７で構成され、電流源Ｉ３がＮＭＯＳトランジスタＮ８で構成され、電流源Ｉ４がＮＭＯＳトランジスタＮ１１−１〜Ｎ１１−ｎで構成されている。そして、出力レベル制御回路２６は、レジスター２６−１及び駆動回路２６−２で構成されている。
図４で、ＮＭＯＳトランジスタＮ１１−１〜Ｎ１１−ｎそれぞれのチャンネル幅は、互いに同じく設計されるか、または互いに異なるように設計されている。
【００２４】
図４に示されたデータ駆動回路の動作を次に説明する。
バイアス電圧発生回路２４は、図２に示されたバイアス電圧発生回路と同様に一定したバイアス電圧ＴＶｂを発生する。比較器ＣＯＭの比較電圧で図２に示されたようにバイアス電圧Ｖｂを使用せず電源電圧ＶＤＤＱを使用することによってより安定されたバイアス電圧ＴＶｂを発生することができる。ＮＭＯＳトランジスタＮ５〜Ｎ８のそれぞれはバイアス電圧ＴＶｂに応答して電流が流れるようにする。ＮＭＯＳトランジスタＮ１１−１〜Ｎ１１−ｎのそれぞれはｎビットのデジタル制御信号ｃｏｎｌに応答して電流が流れるようにする。レジスター２６−１はデジタル信号を貯蔵する。この時、デジタル信号はモード設定動作時にモード設定コードを入力することによって設定するか、または一般的に知られているヒューズプログラム回路を利用してプログラムすることによって設定することが可能である。駆動回路２６−２は、電源電圧でバイアス電圧ＴＶｂを入力してレジスター２６−１から出力されるデジタル信号に応答して、バイアス電圧ＴＶｂレベルを有するデジタル制御信号、または接地電圧レベルを有するデジタル制御信号を発生する。バイアス電圧ＴＶｂレベルを有するデジタル制御信号に応答してＮＭＯＳトランジスタＮ１１−１〜Ｎ１１−ｎのそれぞれはオンとなる。従って、バイアス電圧ＴＶｂレベルを有するデジタル制御信号のビット数が増加するとオンとなるＮＭＯＳトランジスタＮ１１−１〜Ｎ１１−ｎの数が増加して電流源Ｉ４の電流が増加することになる。即ち、バイアス電圧ＴＶｂレベルを有するデジタル制御信号のビット数が増加するとＮＭＯＳトランジスタＮ１１−１〜Ｎ１１−ｎのチャンネル幅がさらに多く開かれて電流源Ｉ７の電流が増加するようになる。先駆動器２２−１，２２−２の動作は、図２に示された先駆動器の動作と同様である。即ち、ノードａ，ｂの電圧は、図２に示された先駆動器の出力電圧と同様である。ノードａの電圧がノードｂの電圧よりも低いと、ＮＭＯＳトランジスタＮ１を通って流れる電流がＮＭＯＳトランジスタＮ２を通って流れる電流よりも小さくなる。しかし、電流源Ｉ４の電流が増加するとＮＭＯＳトランジスタＮ１，Ｎ２を通って流れる電流がほぼ同様に増加することになる。これにより、「ハイ」レベルと「ロー」レベルの差動出力データｄｏ，ｄｏＢがほぼ同一のレベルまで落ちることになる。同様に、ノードａの電圧がノードｂの電圧よりも高い場合にも、「ロー」レベルと「ハイ」レベルの差動出力データｄｏ，ｄｏＢがほぼ同一のレベルまで落ちることになる。即ち、電流源Ｉ４の電流が増加することにより差動出力データｄｏ，ｄｏＢのレベルが次第に同一のレベルまで落ちることになる。
【００２５】
図５は、図４に示されたデータ駆動回路から出力される差動出力データの波形を示したもので、図４に示された電流源Ｉ４の電流が増加することによって差動出力データのレベルがシフトされてＡ，Ｂ，Ｃ，Ｄで示されたように落ちることになる。しかしながら、Ａ，Ｂ，Ｃ，Ｄで示された差動出力データの振幅は同一である。
【００２６】
従って、本発明のデータ駆動回路は、主駆動器２０の電流源Ｉ４の電流をデジタル制御信号ｃｏｎ１に応答してＮＭＯＳトランジスタＮ１１−１〜Ｎ１１−ｎのチャンネル幅を変化させて差動出力データｄｏ，ｄｏＢのレベルを調節することができる。
即ち、本発明のデータ駆動回路は、電流源を構成するＮＭＯＳトランジスタのゲートに印加されるバイアス電圧のレベルをアナログ的に増加することにより電流源の電流を調節するのではなく、ＮＭＯＳトランジスタのゲートでデジタル制御信号を印加することにより電流を調節する。従って、電流源を構成するＮＭＯＳトランジスタの飽和領域でのマージンが十分に確保されて、ノイズに強く安定された差動出力データｄｏ，ｄｏＢを発生することができる。
【００２７】
図６は本発明のデータ駆動回路として他の実施形態の構成を示したものであり、図３に示された先駆動器２２−１に電流源Ｉ５を追加して先駆動器３２−１が構成され、先駆動器２２−２に電流源Ｉ６を追加して先駆動器３２−２が構成され、図３に示された出力レベル制御回路２６を出力レベル及び振幅制御回路３４に代替して構成されている。
図６に示されたデータ駆動回路の機能を次に説明する。
図３に示されたブロックと同様なブロックの機能は、図３の説明を参考にすると理解できるであろう。
【００２８】
出力レベル及び振幅制御回路３４は、電源電圧でバイアス電圧ＴＶｂを入力して所定ビットのデジタル制御信号ｃｏｎ１〜ｃｏｎ３を発生する。
電流源Ｉ５は、出力レベル及び振幅制御回路３４から出力される所定ビットのデジタル制御信号ｃｏｎ２に応答して電流が制御される。電流源Ｉ６は、出力レベル及び振幅制御回路３４から出力される所定ビットのデジタル制御信号ｃｏｎ３に応答して電流が制御される。
【００２９】
即ち、図６に示されたデータ駆動回路は、デジタル制御信号ｃｏｎ１に応答して主駆動器２０の電流源Ｉ４の電流だけではなくデジタル制御信号ｃｏｎ２、ｃｏｎ３のそれぞれに応答して先駆動器３２−１、３２−２のそれぞれの電流源Ｉ５、Ｉ６の電流も制御できる。従って、差動出力データｄｏ、ｄｏＢのレベルだけではなく振幅も制御できる。
【００３０】
図７は、図６に示されたデータ駆動回路の実施形態の回路図として、電流源Ｉ５はＮＭＯＳトランジスタＮ１２−１〜Ｎ１２−ｍで構成され、電流源Ｉ６はＮＭＯＳトランジスタＮ１３−１〜Ｎ１３−ｍで構成され、出力レベル及び振幅制御回路３４はレジスター３４−１及び駆動回路３４−２で構成されている。
【００３１】
図７に示されたデータ駆動回路の動作を次に説明する。
バイアス電圧発生回路２４は、図４に示されたバイアス電圧発生回路と同一に動作して一定したバイアス電圧ＴＶｂを発生する。ＮＭＯＳトランジスタＮ５〜Ｎ８のそれぞれはバイアス電圧ＴＶｂに応答して電流が流れるようになる。ＮＭＯＳトランジスタＮ１１−１〜Ｎ１１−ｎのそれぞれはｎビットのデジタル制御信号ｃｏｎ１に応答して電流が流れるようになる。ＮＭＯＳトランジスタＮ１２−１〜Ｎ１２−ｍのそれぞれは、ｍビットのデジタル制御信号ｃｏｎ２に応答して電流が流れるようになる。ＮＭＯＳトランジスタＮ１３−１〜Ｎ１３−ｍのそれぞれは、ｍビットのデジタル制御信号ｃｏｎ３に応答して電流が流れるようになる。レジスター３４−１は、図４に示されたレジスター２６−１と同様にデジタル信号を貯蔵する。駆動回路３４−２は、図４に示された駆動回路２６−２と同様にレジスター３４−１から入力されるデジタル信号に応答してバイアス電圧ＴＶｂレベルを有するデジタル制御信号、または接地電圧レベルを有するデジタル制御信号ｃｏｎ１〜ｃｏｎ３が発生する。バイアス電圧ＴＶｂレベルを有するデジタル制御信号ｃｏｎ１に応答してＮＭＯＳトランジスタＮ１１−１〜Ｎ１１−ｎのそれぞれがオンとなり、バイアス電圧ＴＶｂレベルを有するデジタル制御信号ｃｏｎ２に応答してＮＭＯＳトランジスタＮ１２−１〜Ｎ１２−ｍのそれぞれがオンとなる。そして、バイアス電圧ＴＶｂレベルを有するデジタル制御信号ｃｏｎ３に応答してＮＭＯＳトランジスタＮ１３−１〜Ｎ１３−ｍのそれぞれがオンとなる。従って、バイアス電圧ＴＶｂレベルを有するデジタル制御信号ｃｏｎ１〜ｃｏｎ３それぞれのビットの数が増加するとオンとなるＮＭＯＳトランジスタＮ１１−１〜Ｎ１１−ｎ、Ｎ１２−１〜Ｎ１２−ｍ、Ｎ１３−１〜Ｎ１３−ｍの数が増加して電流源Ｉ７〜Ｉ９の電流が増加することになる。即ち、バイアス電圧ＴＶｂレベルを有するデジタル制御信号のビットの数が増加するようになるとＮＭＯＳトランジスタＮ１１−１〜Ｎ１１−ｎ、Ｎ１２−１〜Ｎ１２−ｍ、Ｎ１３−１〜Ｎ１３−ｍのチャンネル幅がさらに多く開くことになり電流源Ｉ４〜Ｉ６の電流が増加するようになる。
【００３２】
電流源Ｉ４〜Ｉ６の電流が増加され、「ハイ」レベルと「ロー」レベルの差動入力データｄｉ、ｄｉＢが入力されると、図２に示された従来のデータ駆動回路と同様に動作するようになる。即ち、「ハイ」レベルと「ロー」レベルの差動出力データｄｏ、ｄｏＢが発生するが、この時、発生する「ハイ」レベルの出力データｄｏのレベルはほぼ同一であるが、「ロー」レベルの出力データｄｏＢのレベルは低くなる。
【００３３】
本発明のデータ駆動回路は、主駆動器２０と先駆動器３２−１、３２−２の電流源Ｉ４〜Ｉ６の電流がデジタル制御信号ｃｏｎ１〜ｃｏｎ３によって電流源Ｉ４〜Ｉ６それぞれのＮＭＯＳトランジスタＮ１１−１〜Ｎ１１−ｎ、Ｎ１２−１〜Ｎ１２−ｍ、Ｎ１３−１〜Ｎ１３−ｍのチャンネル幅を制御する事によって調節される。従って、電流源Ｉ４〜Ｉ６を構成するＮＭＯＳトランジスタの飽和領域でのマージンが確保されて、これにより、ノイズに強く安定された差動出力データｄｏ、ｄｏＢを発生することができる。
【００３４】
図８は、図７に示されたデータ駆動回路から出力される差動出力データの波形を示すもので、図７に示された電流源Ｉ４〜Ｉ６の電流が増加することによって差動出力データのレベルが変化されてＥ、Ｆ、Ｇ、Ｈで示されたように「ロー」レベルが次第に落ちるようになる。そして、Ｅ、Ｆ、Ｇ、Ｈで示された差動出力データの振幅が増加される。
図で示されてないが、本発明のデータ駆動回路は、主駆動器と先駆動器の電流を適切に調節する事によって差動出力データの「ハイ」レベルを次第に落ちるようにすることもできる。
【００３５】
図９は、本発明の他の実施形態としてデータ駆動回路の構成を示す回路図で、主駆動器１０及び先駆動器１２−１、１２−２は図２に示された構成と同様であり、バイアス電流発生回路４０が抵抗Ｒ５、ＮＭＯＳトランジスタＮ９−１〜Ｎ９−ｋ、Ｎ１０、比較器ＣＯＭ、及びレジスタ４２で構成されている。
【００３６】
図９に示されたデータ駆動回路の動作を次に説明する。
レジスター４２は、図４または図７に示されたレジスタと同様にｋビットのデジタル制御信号ｃｏｎ４を発生する。ＮＭＯＳトランジスタＮ９−１〜Ｎ９−ｋのそれぞれはｋビットのデジタル制御信号ｃｏｎ４に応答してオンになる。万一、レジスター４２から出力されるデジタル制御信号ｃｏｎ４の「ハイ」レベルのビット数が多くなると「ハイ」レベルのデジタル制御信号ｃｏｎ４のビット数ほどのＮＭＯＳトランジスタＮ９−１〜Ｎ９−ｋがオンになる。従って、「ハイ」レベルのデジタル制御信号ｃｏｎ４のビット数が多くなるほどＮＭＯＳトランジスタＮ１０を通って流れる電流が増加するようになる。ＮＭＯＳトランジスタＮ１０を通って流れる電流が増加するようになるとＮＭＯＳトランジスタＮ７〜Ｎ８を通って流れる電流が増加される。即ち、ＮＭＯＳトランジスタＮ１０とＮＭＯＳトランジスタＮ５〜Ｎ８が電流ミラー回路で構成されて、ＮＭＯＳトランジスタＮ１０を通って流れる電流をＮＭＯＳトランジスタＮ５〜Ｎ８がミラーするようになる。万一、ＮＭＯＳトランジスタＮ５〜Ｎ８の大きさがＮＭＯＳトランジスタＮ１０の大きさよりもｎ倍大きく設計されていると、ＮＭＯＳトランジスタＮ１０を通って流れる電流のｎ倍の電流がＮＭＯＳトランジスタＮ５〜Ｎ８を通って流れるようになる。
従って、本発明のデータ駆動回路は、レジスター４２から出力されるデジタル制御信号ｃｏｎ４によりＮＭＯＳトランジスタＮ９−１〜Ｎ９−ｋを通って流れる電流が制御されてＮＭＯＳトランジスタ（Ｎ５〜Ｎ８）を通って流れる電流が制御される。
【００３７】
図９に示されたデータ駆動回路は、主駆動器１０と先駆動器１２−１、１２−２のＮＭＯＳトランジスタＮ５〜Ｎ８を通って流れる電流が全て制御されて、差動出力データ（ｄｏ、ｄｏＢ）の振幅及びレベルを変化させる。
図で示してないが、ＮＭＯＳトランジスタＮ５、Ｎ６のゲートではバイアス電流発生回路４０の出力信号が印加されるように構成し、ＮＭＯＳトランジスタＮ７、Ｎ８では図４または図７のバイアス電圧発生回路によって発生する一定したバイアス電圧（ＴＶｂ）が印加されるように構成すると、差動出力データ（ｄｏ、ｄｏＢ）のレベルをシフトすることが可能である。
【００３８】
前述したように本発明のデータ駆動回路は、半導体メモリ装置のような半導体装置のデータ出力端に適用されて受信装置で求める多様なレベルのデータに変換して送信することが可能である。
前述では、本発明の望ましい実施形態を参照して説明したが、当該技術分野の熟練された当業者は、前述の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させられることが理解できるだろう。
【図面の簡単な説明】
【００３９】
【図１】従来のデータ駆動回路として一例の構成を示す図である。
【図２】図１に示されたデータ駆動回路の回路図である。
【図３】本発明のデータ駆動回路として一実施形態の構成を示す図である。
【図４】図３に示されたデータ駆動回路の実施形態を示す回路図である。
【図５】図４に示されたデータ駆動回路から出力される差動出力データの波形を示す図である。
【図６】本発明のデータ駆動回路として他の実施形態の構成を示す図である。
【図７】図６に示されたデータ駆動回路の実施形態を示す回路図である。
【図８】図７に示されたデータ駆動回路から出力される差動出力データの波形を示す図である。
【図９】本発明の他の実施形態としてデータ駆動回路の構成を示す回路図である。
【符号の説明】
【００４０】
１０、２０…主駆動器
１２−１、１２−２、２２−１、２２−２、３２−１、３２−２…先駆動器
１４、２４…バイアス電圧発生回路
２６…出力レベル制御回路
２６−１、３４−１、４２…レジスター
２６−２、３４−２…駆動回路
３４…出力レベル及び振幅制御回路
４０…バイアス電流発生回路
【図１】
2005073269.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2005073269.tif 000007
【図６】
2005073269.tif 000008
【図７】
2005073269.tif 000009
【図８】
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【図９】
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