(57)【要約】      （修正有）【課題】集積回路素子と接続先配線基板の間に接続されるインターポーザにおいて、マトリックス状に配置された信号ビア導体間のクロストークを低減できるインターポーザを提供する。【解決手段】集積回路素子30の線膨張率と接続先配線基板20の線膨張率との間の線膨張率を有して集積回路素子30と接続先配線基板20との熱膨張歪を緩和するインターポーザ10にあって、その誘電体層の厚さ方向に貫通しその面上にマトリックス状に配置されたビア導体において、隣接した信号ビア導体に流れる電流が互いに逆相となる信号ビア導体対を連続的に配置することにより課題を解決する。【選択図】図３
2005056960.tif 000002
【特許請求の範囲】
【請求項１】
集積回路素子の線膨張率と接続先配線基板の線膨張率との中間の線膨張率を有し、前記集積回路素子と前記接続先配線基板との熱膨張歪を緩和するためのインターポーザにおいて、
セラミック誘電体層の第一主表面側に前記集積回路素子を接続する第一側パッドアレイが形成され、
前記セラミック誘電体層の第二主表面側に該集積回路素子の信号を授受する前記接続先配線基板に接続される第二側パッドアレイが形成され、  
前記セラミック誘電体層を厚さ方向に貫通し、前記第一側パッドアレイと前記第二側パッドアレイとに導通するビア導体が縦横複数個ずつのマトリックス状に配置され、
前記ビア導体において、前記集積回路素子の信号出力に接続された各信号ビア導体は、最隣接した一対の隣接信号ビア導体に流れる電流が互いに逆相となる信号ビア導体対が連続的に配置されることにより前記マトリックス状配置の少なくとも一部を構成し、
隣接するビア導体間の結合に伴なうクロストークを減少することを特徴とするインターポーザ。
【請求項２】
前記信号ビア導体の軸線に垂直な断面の外径dと、最近接するビア導体の軸線間距離Sとで定まる前記信号ビア導体対の特性インピーダンスZodが、その信号ビア導体対が接続される前記集積回路素子又は前記接続先配線基板の各端子のインピーダンスZCに対して、（1/2）ZC≦Zod≦2ZC  を満たす請求項１に記載のインターポーザ。
【請求項３】
隣接配置された第一信号ビア導体対と第二信号ビア導体対において、前記第一信号ビア導体対の一方の信号ビア導体に流れる電流の電流位相を＋とし、他方の信号ビア導体に流れる電流の電流位相を−としたときに、
前記第二信号ビア導体対の一方の信号ビア導体の電流位相が、その信号ビア導体に最隣接した、前記第一信号ビア導体対の前記一方の信号ビア導体の前記電流位相＋と逆相となる−位相に設定され、
さらに前記第二信号ビア導体対の他方の信号ビア導体対の電流位相が、その信号ビア導体に最隣接した、前記第一信号ビア導体対の前記他方の信号ビア導体対の電流位相−と逆相となる＋位相に設定され、
前記第一信号ビア導体対と第二信号ビア導体対における最隣接した前記信号ビア導体同士の電流位相が互いに逆相となるように、前記マトリックスの少なくとも一部の同一列上に連続して配置された信号ビア導体の各電流位相が1つおきに交互に＋／−の繰り返しとなる請求項１又は請求項２に記載のインターポーザ。
【請求項４】
前記ビア導体は前記集積回路素子の電源、グランドに導通するグランドビア導体と電源ビア導体を有し、
前記信号出力は、その電圧が閾値をはさんで識別可能な第一レベルと第二レベルとの組合せからなる周期の繰り返しからなり、
前記信号出力において、前記グランドビア導体を流れる接地電流IGと前記信号ビア導体対の一方の信号ビア導体を流れる信号電流ISD-とが、前記各周期の電圧が前記第一レベルとなる期間内において、電流位相が互いに逆相となり、
前記電源ビア導体に流れる電源電流IPと前記信号スルーホール導体対の他方の信号ビア導体を流れる信号電流ISD+とが、前記各周期の電圧が前記第二レベルとなる期間内において、電流位相が互いに逆相となるように、前記グランドビア導体と前記２つの信号スルーホール導体及び前記電源ビア導体の電流経路を定めた請求項1ないし請求項３のいずれか一項に記載のインターポーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路素子を配線基板に接続するための誘電体を使用したインターポーザである。
【背景技術】
【０００２】
ＬＳＩやＩＣなどの半導体部品を搭載したり、あるいは基板内部に伝送線路、フィルタなどの回路素子を形成した配線基板として、セラミック等の誘電体を用いた配線基板が使用されている。このような配線基板に信号用（電気信号の送受）あるいは電源用（直流電源の供給）、グランド用（電気信号の接地）などの複数のビア導体を形成し、信号線の特性インピーダンスの精度並びに周波数特性を安定向上させることが行なわれている。例えば、配線基板の両面に形成された信号伝送線路の特性インピーダンスと信号ビア導体の特性インピーダンスを整合させる方法が特許文献１に提案されている。即ち、この両面に形成された信号伝送線路を接続する信号ビア導体に隣接してグランドビア導体を配置することで、信号ビア導体の特性インピーダンスを前記信号伝送線路の特性インピーダンスに精度良く一致させる。これによって、高速論理回路の信号波形の劣化を最小にしてその伝播を向上させる、というものである。
【０００３】
【特許文献１】特開平６−３７４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、このようなビア導体においては、クロック周波数1GHz以上の高速論理回路にこの配線基板を適用する場合には、高速論理回路の信号を伝送する信号ビア導体の高周波帯における特性インピーダンスZ0の安定性と隣接の信号ビア導体に与える電磁干渉、いわゆるクロストークが問題になる。特に、高速論理回路として、ＭＰＵ、ＤＳＰあるいはＲＡＭなどのＬＳＩを配線基板に実装し、繰り返し周期TPがTP≦1nS、立ち上り、立下り時間ｔｒ、tfがｔr,ｔf≦１００ｐSという急峻な高速パルス信号を配線基板を通して伝送する場合には、その高速パルス信号の周波数帯域はその高調波信号を含めて数百MHzから10GHz以上の周波数に亙る広帯域の高周波信号になる。このような高速パルス信号を伝送する信号ビア導体に隣接した他の信号ビア導体にクロストークを生じてＬＳＩの高速論理回路の性能に少なからぬ影響（ノイズ・マージンの低下あるいは信号波形の歪等）を及ぼすことが多い。
【０００５】
本発明の課題は、高速論理回路の急峻な高速パルス信号を伝送する際に、隣接した信号ビア導体間に発生する電磁干渉、即ちクロストークを低減するインターポーザを提供することにある。
【課題を解決するための手段及び発明の効果】
【０００６】
上記課題を解決するために本発明は、集積回路素子の線膨張率と接続先配線基板の線膨張率との中間の線膨張率を有し、集積回路素子と接続先配線基板との熱膨張歪を緩和するためのインターポーザにおいて、
セラミック誘電体層の第一主表面側に集積回路素子を接続する第一側パッドアレイが形成され、
セラミック誘電体層の第二主表面側に該集積回路素子の信号を授受する接続先配線基板に接続される第二側パッドアレイが形成され、  
セラミック誘電体層を厚さ方向に貫通し、第一側パッドアレイと第二側パッドアレイとに導通するビア導体が縦横複数個ずつのマトリックス状に配置され、
ビア導体において、集積回路素子の信号出力に接続された各信号ビア導体は、最隣接した一対の隣接信号ビア導体に流れる電流が互いに逆相となる信号ビア導体対が連続的に配置されることによりマトリックス状配置の少なくとも一部を構成し、
隣接するビア導体間の結合に伴なうクロストークを減少することを特徴とする。
【０００７】
このように、集積回路素子の線膨張率と接続先配線基板の線膨張率との中間の線膨張率を有するインターポーザ（例えば、線膨張係数7〜8×10-6/℃）を、フリップチップを使用した集積回路素子(例えば、線膨張係数2〜3×10-6/℃）と樹脂製基板（例えば、線膨張係数15〜20×10-6/℃）を使用した接続先配線基板の間に挟み込むことによって集積回路素子と接続先配線基板との熱膨張歪を緩和する。具体的には、線膨張係数差によって、集積回路素子とインターポーザ、及びインターポーザと接続先配線基板間にて、端子間の面内方向の相対変位が生じようとするが、これが端子間のハンダ接合によって拘束されるため、端子間のハンダ接続部には剪断応力が付加される。この場合、インターポーザの要部をなす板状基体を、ヤング率の高いセラミック材料にて構成しておくとインターポーザの剛性が高められと共に、線膨張率差が存在しても、インターポーザの弾性変形量は少なく留まるから、結果的にハンダ接合部に作用する剪断変形も小さくなり、接続部の剥離や断線等の不具合を防ぐことができる。
【０００８】
又、信号ビア導体の配列並びに信号ビア導体対に流れる電流の位相を逆相に設定すること、即ちこの信号ビア導体対に差動信号を供給することで、図1に示すように信号伝送に使用されているビア導体（以降、「対象線路」ともいう）から周囲に発生する磁界をその対象線路の近傍に閉じ込めて、それに隣接し、対象線路からの電磁干渉を受ける信号ビア導体（以降、「観測線路」ともいう）の影響を大幅に低減することができる。なお、この線路間の電磁干渉は一般に、クロストークと呼ばれている。さらに、電磁干渉を受ける側の信号ビア導体対である観測線路１，２を差動伝送路にすれば、この電磁干渉が該差動伝送線路に与える影響を、よく知られているコモンモード・ノイズとして差動伝送線路で略除去できる。よって、その電磁干渉を通常モード結合（単独線路伝送）に比して奇モード励振の結合（差動伝送線路）では1/10以下に低減することが可能である。（後述の図１４と図１５のシミュレーション結果を参照）。
【０００９】
又、本発明のインターポーザは、信号ビア導体の軸線に垂直な断面の外径dと、最近接するビア導体の軸線間距離Sとで定まる信号ビア導体対の特性インピーダンスZodが、その信号ビア導体対が接続される前記集積回路素子又は接続先配線基板の各端子のインピーダンスZCに対して、（1/2）ZC≦Zod≦2ZC  を満たすように構成することもできる。
【００１０】
このように構成すると、信号ビア導体対の特性インピーダンスZodを高周波線路解析の結果としてZod＝138/（εr）1/2log10［(2S)/d］---------(102)式で表わすことが出来ることが分かったので、その信号ビア導体が接続される相手先、即ち集積回路素子又は接続先配線基板のインピーダンスZCにその特性インピーダンスZodを近づけ、その整合性を向上する。この特性インピーダンスZodが（1/2）ZC≦Zod≦2ZC-----(201)を満足するようにすれば、この信号ビア導体対と相手先とのインピーダンス関係による電気信号の反射率ΓがΓ≦1/3となり、この信号ビア導体対の通過損失を実用上支障が無い1.5dB以下にできる。又、この信号ビア導体対と相手先の整合性の向上に伴なって前記のクロストークが減少する。
【００１１】
又、本発明のインターポーザは、隣接配置された第一信号ビア導体対と第二信号ビア導体対において、第一信号ビア導体対の一方の信号ビア導体に流れる電流の電流位相を＋とし、他方の信号ビア導体に流れる電流の電流位相を−としたときに、
第二信号ビア導体対の一方の信号ビア導体の電流位相が、その信号ビア導体に最隣接した、第一信号ビア導体対の一方の信号ビア導体の電流位相＋と逆相となる−位相に設定され、
さらに第二信号ビア導体対の他方の信号ビア導体対の電流位相が、その信号ビア導体に最隣接した、第一信号ビア導体対の他方の信号ビア導体対の電流位相−と逆相となる＋位相に設定され、
第一信号ビア導体対と第二信号ビア導体対における最隣接した前記信号ビア導体同士の電流位相が互いに逆相となるように、マトリックスの少なくとも一部の同一列上に連続して配置された信号ビア導体の各電流位相が1つおきに交互に＋／−の繰り返しとなるように構成してもよい。
【００１２】
このようにすると、隣接する２組の信号ビア導体対において最隣接する信号ビア導体同士は、図９に示すように、いずれも位相が逆相になる。従って、上下左右の同一列上に配列された信号ビア導体において、最隣接するもの同士はその電流位相が互いに逆相になって、各信号ビア導体から放射される磁界を隣同士で打ち消し合うように作用するため，各信号ビア導体間の電磁干渉、例えばクロストークを大幅に低減することが可能である。又高周波線路の解析の結果として、このような電流位相の配置においては、信号ビア導体対の特性インピーダンスは、隣り合う信号ビア導体の電流位相が同相（例えば＋／＋）のときには、Zod1＝138/（εr）1/2log10［{(2)3/2S}/d］--------- (103)、その電流位相が逆相（例えば＋／−）のときには、Zod2＝138/（εr）1/2log10［{(2)1/2S}/d］--------- (104)で与えられることが分かった。本発明のインターポーザ（隣接する線路間の電流位相が逆相）ではその特性インピーダンスZod2を標準的配列（隣接する線路間の電流位相が同相）の特性インピーダンスZod1に対して、Zod1−Zod2＝{138/(εr)1/2}log102≒41/(εr)1/2  -----(202) 低減することができる。ここでセラミックの比誘電率εrをεr＝9とすれば特性インピーダンスZodの低減値は41/(εr)1/2≒13（Ω）-----(203)になる。信号ビア導体対の特性インピーダンスZodはクロストークにおける結合係数γ（詳細後述）を決める自己インピーダンスに相当し、自己インピーダンスが低下すればこの結合係数γが小さくなって、電気信号を伝送する信号ビア導体対から隣接した信号ビア導体に与えるクロストークをさらに低減することが可能である。
【００１３】
又、本発明のインターポーザは、ビア導体は前記集積回路素子の電源、グランドに導通するグランドビア導体と電源ビア導体を有し、
信号出力は、その電圧が閾値をはさんで識別可能な第一レベルと第二レベルとの組合せからなる周期の繰り返しからなり、
信号出力において、グランドビア導体を流れる接地電流IGと信号ビア導体対の一方の信号ビア導体を流れる信号電流ISD-とが、各周期の電圧が第一レベルとなる期間内において、電流位相が互いに逆相となり、
電源ビア導体に流れる電源電流IPと信号スルーホール導体対の他方の信号ビア導体を流れる信号電流ISD+とが、各周期の電圧が第二レベルとなる期間内において、電流位相が互いに逆相となるように、グランドビア導体と２つの信号スルーホール導体及び電源ビア導体の電流経路を定めた構成にすることもできる。
【００１４】
このように構成すると、このインターポーザ上にECL（Emitter Coupled Logic)あるいはSCL（Source Coupled Logic）などの電流切替型高速論理回路を使用した集積回路素子を実装した電気信号回路において、本発明のインターポーザを適用することができる。具体的には、該高速論理回路の差動信号である２つの電気信号（信号出力）Eout/-Eoutに該信号ビア導体対SV11/SV12をそれぞれ接続し（詳細は図２参照）、グランドビア導体GV11と電源ビア導体PV12を該高速論理回路のグランドと電源にそれぞれ接続する。この結果、電気信号の各周期においてその電圧が第一レベルとなる期間内で、電源電流IPと信号電流ISD−（PV12からFET1を流れるISL1）の和が接地電流IGと信号電流ISD＋（電源からSV12に流れるISH2）に等しくなり、かつ電源電流IP／信号電流ISD＋は互いに逆相で、接地電流IG／信号電流ISD−も互いに逆相になる。又、その電圧が第二レベルとなる期間内で、電源電流IPと信号電流ISD＋（SV12からFET2を流れるISL2）の和が接地電流IGと信号電流ISD−（電源からSV11に流れるISH1）に等しくなり、かつ電源電流IP／信号電流ISD−は互いに逆相で、接地電流IG／信号電流ISD＋も互いに逆相になる。従って、電気信号の全期間を通して信号ビア導体対SV11/SV12はグランドビア導体GV11あるいは電源ビア導体PV12から常に、奇モード励振された結合になり、その特性インピーダンスZodは通常モード励振（信号ビア導体を単独線路で使用する）の場合の特性インピーダンスZ0［Z0＝276/（εr）1/2log10［(2S)/d］--------- (106)］の半分［Zod＝ Z0/２-----(204)、(106)と前述の(102)の比較］になる。この結果、信号ビア導体対の特性インピーダンスZod：即ち自己インピーダンスが、信号ビア導体を単独線路として使用する場合のそれの半分となり、その信号ビア導体に隣接した信号ビア導体に生じるクロストークを半減することができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付の図面を参照しつつ本発明の最良形態を説明する。図３に本発明のインターポーザ１０を主基板２０並びに集積回路素子３０に実装した状態を示す。
ここで集積回路素子３０はＭＰＵ (Micro Processor Unit)，ＤＳＰ(Digital Signal Processor)．ＲＡＭ(Random Access Memory)等のＬＳＩを使用したFlip Chip 又はＣＳＰ(Chip Size Package) を示す。又インターポーザ１０の接続先配線基板である主基板２０はエポキシ樹脂、ポリイミド樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂、ＰＰＥ（ポリフェニレンエーテル）樹脂等の樹脂基板あるいは前記の樹脂とガラス繊維やポリイミド繊維等の有機繊維との複合材料を用いた基板で構成される。
【００１６】
次に、このインターポーザ１０の構造について図４を用いて簡単に説明する。(7A)はこのインターポーザ１０の厚さ方向の断面図(側面からみた断面図）であり、そのFF断面の構造(上面からみた断面図）を(4B)に示す。先ず(4A)において、インターポーザ１０の主要部をなす誘電体層１１（セラミック誘電体層）は厚さ0.45〜0.75mmで、その材料にはアルミナ又はＬＴＣＣ(名称をLow Temperature Cofire Ceramic といい、ホウケイ酸系ガラス或いはホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを重量比40〜60%添加したガラスセラミック)を使用されている。その誘電体層１１の厚さ方向にまっすぐ貫通するビア導体はその軸線と垂直な断面の断面形状が円形でその外径がdで、最隣接したビア導体に対する軸線間距離、即ちピッチはSで等間隔に配列されている。
【００１７】
通常、このビア導体の配列の両端は集積回路素子３０のグランド端子に導通するグランドビア導体GV1,GV2が位置し、その間に集積回路素子３０の信号出力端子にそれぞれ導通する信号ビア導体SV1、SV2、------、SV9が配置されている。該誘電体層１１の第一主表面MS1側には第一側パッドアレイGPA11、SPA11、SPA12-----、GPA12が形成され、第二主表面MS2側には第二側パッドアレイGPA21、SPA21、SPA22、----、GPA22が形成され、接続用のハンダボール(ハンダバンプ）GSB11,GSB21他を介して集積回路素子３０又は接続先配線基板２０のそれぞれの相手先端子（電極パッド）に導通されている。なお、ハンダボール形成時のハンダ広がりを防ぐため、パッドアレイ部を除いた誘電体層１１の両表面(第一主表面MS1と第二主表面MS2）に誘電体薄膜CTF1とCTF2が形成されている。(4A)のFF断面を表わした(4B)において、ビア導体はマトリックス状（格子状又は千鳥状に整然と配置されたものばかりでなく、ビア導体間の間隔が不均等な群状に配置されたものを含む）に配置され、ビア導体マトリックスMTXの外周領域にグランドビア導体GV1,GV2---が配列され、その内側領域にピッチSで信号ビア導体SV1、SV2---が配列されている。集積回路素子３０としてSi製ICチップを適用した場合にその熱膨張係数2.6ppm/℃と、接続先配線基板20に樹脂基板を適用した場合にその熱膨張係数15〜20ppm/℃との間の熱膨張歪を緩和するために、インターポーザ１０の誘電体層11の熱膨張係数は3〜8ppm/℃の範囲にあることが好ましい。この誘電体層11の誘電体には焼成温度が1000℃以上の高温焼成セラミック（アルミナ、酸化物系の絶縁性エンジニアリングセラミック、非酸化物系の絶縁性エンジニアリングセラミック等）と焼成温度が700℃〜800℃程度の低温焼成セラミック（ホウケイ酸ガラス、シリカなどを成分とした）を用いることもできる。なお、ビア導体を形成する導体金属としては、高温焼成セラミックに対しては1000℃を越える焼成時の高温で酸化したり蒸発したりしない、タングステン、モリブデン、タンタル及びニオブ等の高融点金属を、低温焼成セラミックに対しては同時焼成法を採用する場合に融点が比較的に低く導電性に優れた銅、銀及び金を使用することが出来る。
【００１８】
本発明のインターポーザ１０の製造工程を簡単に説明すると次のようになる。先ず、セラミックグリーンシートの形成技術を使用してアルミナグリーンシートを作製する。このアルミナグリーンシートにビア(貫通孔）をドリル加工、パンチング加工又はレーザ加工で穿設する。次に、スクリーン印刷装置を使用して導電性金属を含むペーストをこのアルミナグリーンシートに印刷して、そのアルミナグリーンシートの両面に接続用パッドアレイを形成すると共にそのビア内部に該ペーストを充填する。そして、ペーストが充填されたアルミナグリーンシートを焼成炉に移して千数百℃に加熱することにより、アルミナ及びペースト中の金属が同時に焼結して両表面のパッドアレイ並びに貫通ビア導体を備えたインターポーザ１０が得られる。なお、パッドアレイのハンダ流れ防止のためにアルミナグリーンシートの両表面にパッドアレイ部分を残して別のアルミナ薄膜シートを形成することもある。
【００１９】
次にビア導体を分布定数線路（以降、単に「線路」という）と考えて隣接するビア導体間、即ち隣接する線路間の電磁干渉、いわゆる「クロストーク」について図５、図６、図７、図８を用いて、その理由と環境条件並びにその強さを簡単に説明する。図５において、クロストークが生じるパラメータを(5A)に、隣接線路の関係を(5B)に、隣接する線路の構造と結合を(5C)に、線路の基本回路とクロストークの関係を(5D)に示す。線路間には(5A)に示す各結合（線路の軸線に垂直な面で捉えた）と(5C)に示す各結合(線路の軸線に平行な面で捉えた）が存在し、特に結合容量C12と相互インダクタンスLMがクロストークを生じる主役である。(5D)の基本回路において、数GHzの高速クロックパルス等の電気信号を伝送する線路１を「対象線路」とし、それに隣接して線間結合により対象線路に生じる電界及び磁界による電磁干渉を受ける線路２を「観測線路」とする。観測線路である線路２の両端で干渉信号を生じ、信号源のパルスジェネレータ側を近端クロストーク信号Vb、線路１の終端側を遠端クロストーク信号Vfという。このクロストーク信号の大きさは、図６の(1)式と(2)式に示されるように、主に線間の結合係数γと伝送信号の立ち上り時間tr（高速クロック信号のパルスの前縁／後縁の急峻の程度、即ちクロック信号の高調波で定まる広帯域高周波の上限周波数に相当する）と、線路長leで定まる。本インターポーザではTEM(Transverse Electromagnetic)線路（電界・磁界が線路に直交した面内に形成され信号の進行方向のには電界・磁界が生じない）線路とみなされk≒1になるので、この近端クロストーク信号Vbを取り上げてその線路の特性を解析評価する。
【００２０】
次にこの結合係数γを導出するための準備として図７と図８を用いてその関係式をまとめる。図７の(7A)に所要のパラメータを整理し、図６の(3)式から結合係数γをγ＝C12／C11≒Z0／ZM------ (10) と求めた。この(10)式で求まるγを導くための線路間の関係パラメータを(７B)に示し、線路間の結合容量C12と相互インピーダンスZMの関係、並びに対象線路の特性インピーダンスZ0(通常モード結合の場合）又はZod（奇モード励振の結合の場合）（通常これらのインピーダンスは相互インピーダンスに対比して「自己インピーダンス」と呼ばれている）と容量の関係を図８に纏めた。なお、線路間の相互インピーダンスZMは［Z0＝276/（εr）1/2log10［(2S)/d］--------- (106)］に示すように線路の線径dと線間ピッチSで一義的に定まるが、対象線路の自己インピーダンスZ0、Zodは線路の使用条件（差動給電か単独給電か）あるいは環境条件（対象線路の周囲条件：線路本数／グランドとの距離等）によって異なる。
【００２１】
次にインターポーザ１０に配列された信号ビア導体SVのマトリックスMTXについて、各信号ビア導体SVに流れる電流の相対的な位相の関係を図９に示す。線径dを有する各信号ビア導体は軸間距離（以降、単に「ピッチ」という）Ｓで等間隔に配列されている。信号ビア導体SVの配列は図９に示すような縦横に列をなす格子状配列でもよいし、図１０に示すように千鳥に列をなす格子状配列であってもよい。いずれの配列においても前記の線径dとピッチSでその電気的特性が決まる。今、信号ビア導体対SVP101とそれに隣接したもう1つの信号ビア導体対SVP102について調べる。隣接する２つの信号ビア導体対SVPで構成される、即ち４つの信号ビア導体SVからなる単位構成を信号ビア導体グループSVGとして、この信号ビア導体グループSVG11、SVG12、SVG13、SVG14、----が横一列に、その下段にSVG21、SVG22、SVG23、SVG24、----が同様に一列に並び、このような配列で信号ビア導体SVのマトリックスMTXが構成されているものとする。信号ビア導体グループSVG11の4つの信号ビア導体SV201、SV202、SV203、SV204についてそれぞれを流れる電流の位相関係を説明し次いでその電気的特性を説明する。
【００２２】
信号ビア導体SV201と信号ビア導体SV202で構成される信号ビア導体対SVP101には差動給電で相対的な電流位相が、信号ビア導体SV201に＋位相に信号ビア導体SV202には−位相で与えられる。信号ビア導体SV203と信号ビア導体SV204で構成される隣の信号ビア導体対SVP102には差動給電で相対的な電流位相が、信号ビア導体SV203に−位相に信号ビア導体SV204には＋位相で与えられる。このように同一の信号ビア導体グループSVGにあっては最隣接する信号ビア導体SVの電流位相が互いに逆相になるように集積回路素子３０とインターポーザ１０の電流経路を定める。このように信号ビア導体グループの電流位相を定めるとマトリックスMTX全体の各信号ビア導体SVは電流位相を縦横交互に＋／−の繰り返しで定められることになり、前述の対象線路の自己インピーダンスZod(奇モード励振の結合）を小さくすることが可能である。この場合の自己インピーダンスZod2は［Z0d2＝138/（εr）1/2log10［{(2)1/2S}/d］--------- (104)］を適用できると考える。信号ビア導体対SVPの電流位相を標準配列（隣接する線路間の電流位相が同相）した［Zod1＝138/（εr）1/2log10［{(2)1/2S}/d］--------- (104)］で表わされる自己インピーダンスZod1に比して、Zod1−Zod2＝{138/(εr)1/2}log102≒41/(εr)1/2  -----(202) 低減することができる。ここでセラミックの比誘電率εrをεr＝9とすれば自己インピーダンスZodの低減値は41/(εr)1/2≒13（Ω）-----(203)になる。このように標準配列に比べてその自己インピーダンスZodを低減すれば、前述の(10)式から線路間の結合係数γを小さくすることができ（相互インピーダンスZMは電流位相に拘わらず線径dとピッチSで定まる一定値）、前述の(1)式からそのクロストーク信号Vbを低減できることが分かる。ここで本発明のインターポーザ１０の1つの実施形態について図１０を用いて簡単に説明する。インターポーザ１０の第一主表面MS1にフリップチップの集積回路素子３０が面実装されるが、その電極端子配置に合わせてビア導体がマトリックスMTXに配列され、そのピッチSは＝180μmになっている。
【００２３】
次にCML(Current Mode Logic)型高速論理回路（電流切替型高速論理回路）を有する集積回路素子３０を使用して、信号ビア導体対SVPに差動給電する場合のクロストークについて説明する。図２の回路図を参照してインターポーザ１０における信号ビア導体対SVP(信号ビア導体SV11と信号ビア導体SV12で構成）と、グランドビア導体GV11及び電源ビア導体PV12(なお電源ビア導体PVは図４のグランドビア導体の一部である）を流れるこれらの４つの電流IG、ISD−、ISD＋、IPの働きについて以下に説明する。この集積回路素子３０にはSCL又はECLの電流切替型高速論理回路が使用されている。電源ビア導体PV12については接続先配線基板２０の電源層PSと集積回路素子３０の電源電極端子CB122の間に接続され、又２つの信号ビア導体SV11、SV12は集積回路素子３０の信号出力Eout、-Eoutに導通される信号電極端子CB121、CB112に接続されている。繰り返し周期TPを有する高速クロックの内部電気信号Ein/-Einの変化に応じて電源とグランド間に並列に接続された２つのFET1とFET2が交互にON/OFFを繰り返す。なおFET3はグランド電流IGを定電流とするための定電流源として機能する。内部信号Ein=ViHの時にFET1がONでFET2がOFFとなり、電源層PSから電源ビア導体PV12を導通して電源電流IPが流れる。このとき、導通状態にあるFET1の側では、電源電流IPの一部である電源電流IPA並びに信号ビア導体SV11からの信号電流ISD−である信号流入電流ISL1がFET1を流れてソース電流IGAを生じる。同時に、遮断状態にあるFET2の側では、電源電流IPの残りの電源電流IPBがもう一方の信号ビア導体SV12に流れて信号電流ISD＋である信号流出電流ISH2を発生する。
【００２４】
次に、内部信号Ein=ViLの時にFET1がOFFでFET2がONとなり、まず遮断状態にあるFET1の側では、電源電流IPの一部である電源電流IPAが信号ビア導体SV11に流れて信号電流ISD−である信号流出電流ISH1を発生する。同時に、導通状態にあるFET2の側では、電源電流IPの残りである電源電流IPB並びに信号ビア導体SV12からの信号電流ISD＋である信号流入電流ISL2がFET32を流れてソース電流IGBを発生する。以上の関係を内部信号Ein/-EinによるFET1及びFET2のON/OFF動作に合わせて纏めると図１１のタイムチャートに纏められる。前記内部信号Ein/-Einの繰り返し周期TP内の期間TA（信号出力EoutがVoL：電圧の第一レベルとなる）において電流和IP＋ISL1は電流和IG＋ISH2と大きさが等しく位相が互いに逆相であり、関係式IP＋ISL1＝IG＋ISH2---(205)を得る。また、内部信号Ein/-Einの繰り返し周期TP内の期間TB（信号出力EoutがVoH：電圧の第二レベルとなる）において電流和IP＋ISL2は電流和IG＋ISH1と大きさが等しく位相が互いに逆相であり、関係式IP＋ISL2＝IG＋ISH1---(206)を得る。ここで、２つの差動信号電流ISD−、ISD＋において、期間TAでその電流の大きさは略等しく（ISL1≒ISH2）位相は互いに逆相になっり、期間TBでその電流の大きさは略等しく（ISH1≒ISL2）位相は互いに逆相になっている。また電源電流IPと接地電流（ゲート電流）IGについても、その大きさが略等しく位相は互いに逆相となっている。上記の電流の大きさと位相の関係は図１２に纏められている。
【００２５】
これによって期間TA及び期間TB即ち繰り返し周期TPにおいて、２つの差動信号電流ISD−、ISD＋の間に奇モード励振を生じ、同様に電源電流IPと接地電流IGの間に奇モード励振を生じる。さらに、２つの差動信号電流ISD−/ISD＋と電源電流IP/接地電流IGの４つの電流の間に、期間TAにて電流和（IP＋ISL1）/（IG＋ISH2）、期間TBにて電流和（IP＋ISL2）/（IG＋ISH1）が互いに奇モード励振を生じる。この結果、繰り返し周期TPをもつ高速電気信号（クロック周波数1GHz以上）である各電流ISD−、ISD＋、IP、IGをフーリェ変換して求められる連続波としての広帯域／高周波信号SRFに対してこれら４種の電流ISD−、ISD＋、IP、IGは相互に奇モード励振されて密結合していることになる。
【００２６】
よって両信号ビア導体SV11、SV12と電源ビア導体PV12、グランドビア導体GV11が生み出す特性インピーダンスZodは、1対の奇モード励振(SV11/GV11及びSV12/PV12）に併せて他のもう一対の奇モード励振(SV11/SV12及びGV11/PV12）が同時に生じている。例えば、２つの信号ビア導体が互いに奇モード励振すると同時に、隣接する電源ビア導体あるいはグランドビア導体と信号ビア導体がさらに奇モード励振で結合されることになる。ここで、４つのビア導体とそれぞれのビア導体を流れる電流を図１３に示す。各ビア導体上にはそこを流れる各電流の相対的な位相を±、＋、−で示している。この場合の特性インピーダンスZod(自己インピーダンス）は前述の(104)式のZod2で与えられる。このように信号ビア導体対SVPの自己インピーダンスZodを一層に小さくすることが可能であり、隣接する信号ビア導体間のクロストークを低減できることが分かる。
【実施例１】
【００２７】
最後に、本発明のインターポーザの性能を確認する高周波シミュレーションを行なったのでその結果について説明する。高周波シミュレーションの概略条件は以下の通りである。ビア導体の線径d＝90μm、ピッチS＝180ミクロン、比誘電率εrは（常温常圧において）、アルミナの誘電体を用いたインターポーザにおいてはεr＝9.0、前述のLTCCの誘電体を用いたインターポーザにおいてはεr＝6.3になっている。クロック周波数は6GHzでその高速パルスの立上り時間trはtr≒20ps（＝２×10-11sec）である。ビア導体の線路長、即ちインターポーザの厚みleをパラメータとしてle＝0.1mmから0.75mmまで変化させて近端クロストーク信号Vbのパルス尖頭値を伝送する高速クロックパルスの電圧振幅Vkと対比させて終端ノイズ（％）で表わした。図１４に信号ビア導体対SVPを差動給電（高速クロック信号を差動信号として信号ビア導体対を使用して伝送）した場合の終端ノイズを、図１５に信号ビア導体を単独給電(通常に単一線路を使用して高速クロック信号を伝送）した場合の終端ノイズを示す。両図から判るように、終端ノイズはインターポーザの厚さleが大きくなると増大するが、これは図６の関係式(1)に示される近端クロストーク信号Vbに対応する。高周波シミュレーションの結果から、差動給電する信号ビア導体対SVPを使用する本発明のインターポーザは差動給電しないインターポーザに比してその終端ノイズ、即ちクロストークは約１５分の１に、大幅低減していることが分かる。
【図面の簡単な説明】
【００２８】
【図１】信号ビア導体おける単独給電と差動給電に対する磁界の発生状況を説明する図。
【図２】信号ビア導体対にCML型高速論理回路を接続した回路構成を示す図。
【図３】本発明のインターポーザを集積回路素子と接続先配線基板に接続した構造模式図。
【図４】本発明のインターポーザの構造を表わす構造模式図。
【図５】最隣接した信号ビア導体対の電磁干渉を説明する図。
【図６】図５の電磁干渉におけるクロストークの関係式を表わす図。
【図７】図６のクロストークにおける結合係数γの関係式を表わす図。
【図８】図７の結合係数γを求めるための線路インピーダンスと結合容量を導出する図。
【図９】本発明のインターポーザにおける信号ビア導体対の配列を表わす図。
【図１０】本発明のインターポーザにおけるビア導体のマトリックス配列を表わす図。
【図１１】図２の回路構成における各信号のタイムチャートを表わす図。
【図１２】図２の回路構成における各信号の電流条件を表わす図。
【図１３】図４の回路構成における各信号の電流位相を各ビア導体上に表わした図。
【図１４】信号ビア導体対を差動給電した場合にビア導体の長さとクロストークの関係を表わす図。
【図１５】信号ビア導体対を単独給電した場合にビア導体の長さとクロストークの関係を表わす図。
【符号の説明】
【００２９】
10  インターポーザ
20  接続先配線基板（主基板）
30  集積回路素子
SVP  信号ビア導体対  
SVG  信号ビア導体グループ
GV  グランドビア導体
PV  電源ビア導体
Z0  単独給電の特性インピーダンス(自己インピーダンス）
Zod  差動給電の特性インピーダンス(自己インピーダンス）
ZM  相互インピーダンス
Vb  近端クロストーク信号
Vf  遠端クロストーク信号
γ  結合係数
MTX  ビア導体マトリックス
11  誘電体層
PA  第一側パッドアレイ、第二側パッドアレイ
MS1  第一主表面
MS2  第二主表面
ｄ  ビア導体の軸線に垂直な円形断面の外径（ビア導体の線径、線路の外径）
S  最隣接するビア導体の軸線間距離
ISD+  差動給電の信号電流
ISD-  差動給電の信号電流
IP  電源電流
IG  グランド電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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