(57)【要約】【課題】磁気媒体から読み出されたデータから作られる離散メインパルスのデータストリームに関して形成される離散２次パルスを補償するフィルタが提供される。【解決手段】このフィルタのインパルス応答は、入力信号がインパルス応答によりたたみ込まれる時に２次パルスを減衰させるサイド補償係数を有する中央係数を備えている。補償係数の大きさおよび遅延はプログラム可能であり、所与の環境に対してインパルス応答を最適化できるように適応的に調整される。従来のFIRの実施態様においては、中央係数と側補償係数との間に２つのプログラマブルな遅延を発生させるために２つの遅延線が用いられている。好ましい実施態様においては、IIRフィルタ（378、373、375、377、390、396、451、453、455、459）はただ１つの遅延線(390)を用いて２つのプログラマブルな遅延をもたらす。【選択図】  図１１
2005182998.tif 000002
【特許請求の範囲】
【請求項１】
磁気読み出しヘッドを用いて磁気記憶装置からディジタルデータを読み出す際に発生される先行および後続２次パルスをフィルタリングする方法であって、
（ａ）該磁気読み出しヘッドを用いて磁気記憶媒体上の磁気的遷移を検出し、かつアナログ入力信号を発生するステップであって、該アナログ入力信号が先行および後続２次パルスを有するメインパルスを備えているステップと、
（ｂ）該アナログ入力信号を該アナログ入力信号の該メインパルスおよび該先行および後続２次パルスにそれぞれ対応するメインパルス標本点および２次パルス標本点を有する離散時間入力信号に変換するステップと、
（ｃ）特定のインパルス応答を有する離散時間フィルタを用いて該離散時間入力信号をフィルタリングするステップであって、該インパルス応答は、該離散時間入力信号が該フィルタの該インパルス応答にたたみ込まれた場合に該２次パルス標本値の少なくとも１つが減衰されるように、該離散時間入力信号における該メインパルス標本値と該２次パルス標本値との間の期間に実質的に等しい期間だけセンタータップから遅延された所定の数の補償タップを有している、ステップと、
（ｄ）該先行２次パルスを減衰させるのに用いられる該補償タップをディセーブルし、それによって該後続２次パルスを減衰させたままで該離散時間入力信号と該フィルタの離散時間出力信号との間のいかなる遅延の発生も防止するステップと
を備えた、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、1993年4月6日の出願で同時係属中の米国特許出願第08/043,662号の一部継続出願である。本発明はコンピュータ技術に関し、より詳細には、２値化データを磁気記憶媒体上に記憶し、かつその媒体から２値化データを読み出す手段（instrumentalities）に関する。
【０００２】
関連する出願に対する相互参照
本願は、上記特許出願以外にも、以下に列挙する同時係属中の特許出願に関連している。すなわち、米国特許出願第07/852,015号、第07/879,938号、第07/954,350号、第08/012,266号および第08/012,049号であり、これらの特許出願は、「シーケンス検出器」、「ディジタルパルス検出器」、「同期波形標本化用のタイミング回復回路」、「同期読み出しチャネル」および「同期波形標本化用の利得制御回路」に関する。本願は、上記特許出願のすべてを参照して援用している。
【背景技術】
【０００３】
発明の背景
ディジタル演算システムにおいては、データの記憶に用いる媒体として磁気媒体が選択されることが非常に多い。データを記憶するに当たっては磁気テープがしばしば用いられており、また、データの対話式処理に当たっては、中央処理機構および半導体メモリ素子と共に、磁気ディスクシステムが用いられている。
【０００４】
磁気記憶装置用の駆動電子ユニットは、ホストコンピュータシステムに対して、磁気媒体に書き込まれるデータを受け取り、かつ磁気記憶媒体から読み出されたデータを上記ホストに対して提示するインタフェースを提供する。磁気記憶装置においては、データを磁気媒体に書き込み、かつその媒体からデータを読み出すためには、変換器の（transducing）ヘッドをその磁気媒体に近接した位置に配置しなければならない。誤りのない動作の実現に向けて書き込み・読み出し制御作用を改善すると同時に、データを媒体上にかつてないほどの高密度で詰め込むために大変な努力がなされてきている。高密度記録および誤りのない読み出しを実現する努力の過程で、フェライトヘッド、薄膜ヘッド、メタルインギャップ(MIG)ヘッドなどの多種多様なヘッドが開発されてきており、ごく最近には磁気抵抗(MR)ヘッドが開発された。どのようなヘッド技術を用いるかには関わりなく、電流レベルが正から負へ、あるいは負から正へと変化するのに呼応して、書き込み動作内に、媒体の磁化方向をＮからＳへ、あるいはＳからＮへと反転させなければならない。このような遷移があるデータビット位置で生じる場合、その遷移は１ビットを表現しうるが、一方そのデータビット位置において全く遷移が発生しない場合には、その遷移は０ビットを表現する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般に、データを磁気媒体に詰め込む際の限定要素は、読み出し動作に関連している。この読み出し動作において磁気的遷移が行われる結果、ヘッドに電気パルスが発生し、そのパルスは、ヘッドから駆動電子ユニットへと転送されて増幅・検出される。ヘッドにおけるパルス信号は極めて小さいので、なまり（obfuscation）がこれらの信号に発生する。また、データ密度を高めると、遷移の読み出しに用いられるウィンドウ（window）の幅が狭くなる。さらに、遷移が連続的に発生すると、検出された読み出しパルスにおいて、そのパルスをウィンドウの外へ移動させて別のビット位置へ移動させるほど大きいパルス位置のシフトが生じる。
【０００６】
あるタイプのヘッド技術によれば、遷移の読み出しが行われる際に、２次パルスが意に反して生成してしまう。例えば、薄膜ヘッドにおいては、磁極端効果が原因で遷移の検出の際に摂動が生成し、その結果、立ち上がりおよび立ち下がりアンダシュートパルスにより、所望のパルス形成が緩やかになる（clouded）。データをより高い密度で媒体上に詰め込む時には、その媒体から読み出されるデータパルスの連なりにおいて、上記アンダシュートパルスは、その他のデータパルスの正確な取り出しに干渉する傾向にある。MIGヘッドもまた多少類似した２次パルスを作る可能性があるが、その２次パルスの極性は、メインパルスの極性と同一である。したがって、本発明の概略的な目的は、駆動電子ユニットにより最終的に作られたデータパルスがより理想に近い構成を有するものとなるように、そのようなヘッドから得られた応答を平滑化することにある。
【課題を解決するための手段】
【０００７】
発明の要約
要約すると、本発明は、磁気記憶媒体上の磁気的遷移により作られたデータパルスの大きさを記述する離散時間型の、好ましくは２値化された標本化技術に関する。このパルスを記述する標本値は変更され、かつ適切な遅延がもたらされる。この遅延は、取り出された波形に存在するパルス摂動、例えば薄膜ヘッドにより作られたアンダシュートパルスを平滑化するのに利用される。
【０００８】
望ましくない２次パルスのキャンセルによるスペクトル平滑化は、ある特定のインパルス応答を有するフィルタを用いて、離散時間入力信号をフィルタリングすることにより達成される。入力信号からのメインパルスがｔ＝０である場合、平滑化フィルタのインパルス応答はｔ＝０におけるインパルスであり、かつ入力信号のメインパルスと２次パルスとの間の期間に等しい時間における、所定の数の補償係数（以下、「補償タップ」と称する）を有する。フィルタの出力は、フィルタのインパルス応答を離散時間入力信号の標本値によりたたみ込んだものである。このフィルタの補償タップは、２次パルスの標本値によりたたみ込まれた時にその出力が有意でなくなるように、スケーリングされる（scaled）。これらの補償タップはまた、メインパルスからの標本値によりたたみ込まれた時に、その結果が２次パルスからの標本値と符号は逆で大きさは等しくなるようにスケーリングされ、それによって２次パルスをキャンセルすることができる。
【０００９】
本発明のフィルタは、補償タップの大きさと共に、センタータップと補償タップとの間の遅延を調整することによって、異なる様々な駆動システムを用いる場合と同様に、多様な磁気読み出しヘッド技術を用いても動作可能であるという点でプログラム可能である。その結果、本発明のフィルタは、各システムに対して特定の読み出しチャネルICを設けるのではなく、それぞれ異なる多様な環境において作用しうるようにプログラム可能な読み出しチャネルICに設けることができる。
【００１０】
さらに、上記フィルタは、孤立したパルスを処理するのと同じように、多くの重ね合わせパルスの波形を処理しうる線形システムでもある。その結果、その波形におけるすべての２次パルスは補償される。
【発明を実施するための最良の形態】
【００１１】
詳細な説明
本発明の特徴を理解するために図面を参照する。図面において、同じ参照符号は、同じ要素を示すために用いられている。
【００１２】
上述のように、ディジタル情報は、しばしば磁気ディスクや磁気テープなどの表面上に磁化パターンを記録することによって記憶される。磁化パターンが読み出しヘッドを通り過ぎるときに、記録された磁化パターンは、センサまたは読み出しヘッドに時変化（time varying）応答信号を誘導する。その結果、生じた信号は電子的に処理されて、ディスクまたはテープ上に記憶されたディジタル情報のビットを再構築する。
【００１３】
誘導する読み出しヘッドは、磁気的に記憶された情報を読むために通常、用いられるクラスのセンサである。ヘッドは、磁気表面に近接して配置されており、磁気表面がヘッドに対して動かされると、ヘッドは、磁化された媒体からの磁束の微分に応答し、媒体の磁化方向の遷移にヘッドが遭遇するたびに電圧パルスがつくられる。
【００１４】
理想的には、読み出しヘッドで誘導されたパルスは、無限の振幅、ゼロの幅および有限のエネルギーを有するインパルス関数である。実際には、記録媒体に書き込むプロセスおよび読み出すプロセスにおいて、有限の振幅および幅をもつパルスを生じるバンド幅限定要因（bandwidth limiting factors）が存在する。パルスの形状は、ヘッドの幾何学的形状、ヘッドと媒体との距離、ならびに媒体およびヘッドの磁気的性質を含む、多くの要因によって決定される。
【００１５】
トラックに沿って磁気的遷移が連続的に発生する結果、必然的に極性が変わる。Ｓに磁化された状態からＮへの遷移のあとには、ＮからＳへの遷移が続かなければならない。読み出しヘッドに誘導された電圧パルスの極性は、遷移の極性にしたがい変化する。
【００１６】
図1Aは、立ち上がりアンダシュートパルス10Lおよび立ち下がりアンダシュートパルス10Tをもつ、典型的な薄膜ヘッドからつくられた孤立した（isolated）パルス10を示す。アンダシュートパルスは、メインパルス10に比べて大きさが10％よりもいくらか小さいが、メインパルス10よりはかなり幅が広くなっている。薄膜ヘッドによって起きる磁極端効果（pole-tip effects）は、孤立したパルス10の前後に、アンダシュートパルス10Lおよび10Tを生じさせる。
【００１７】
図1Aを、孤立したパルスの前後にアンダシュートパルスを伴うことなく、パルス幅の中には離散した個数の非零の標本点しか含まれないように幅の狭められた孤立したパルスを有する、望ましいパルス構成を示す図1Bと比較されたい。図1Bは、４つの非零標本値をもつパルスを表している。これらの標本値は、離散時間、つまりディジタルシステムにおける、孤立したパルス10の２値化された表現になる。システムをセットアップするときには、最大ディジタル値は、任意にスケーリングされて（scaled）「１」で表現され、それより小さいディジタル標本点は、それに対する比で表される。
【００１８】
図1Bが検出器への入力として望ましい波形およびディジタル標本点を示すいっぽうで、図1Cは、アンダシュート10Lおよび10Tを示す、実際に生じる結果を表したものである。狭められたパルス10をつくるときには、アンダシュートパルス10Lおよび10Tも狭められる。しかし、図1Aおよび図1Cに示されるように、アンダシュートパルスは、典型的にはメインパルスよりも広い。図1Cのパルス10Lは、パルス整形（pulse slimming）フィルタ操作の後でさえも、多くの非零標本期間を含むことが示されている。アンダシュートパルスにおける非零標本期間の数は、ヘッドによって大きくばらつくことがありえる。また立ち上がりおよび立ち下がりアンダシュートは、メインパルスから異なる個数の標本期間、離れたところで起こることもあり、やはりヘッドによってばらつく。
【００１９】
図1Dは、ゼロビットのランを変化させることによって分離された３つの連続する１ビットを表現するように意図された、磁気媒体上の連続する遷移からつくられた３つの連続するパルス13〜15を表したものである。パルス13は、パルス15の大きさを減ずるアンダシュート13Tをつくる。同様に、パルス15は、パルス13の大きさを減ずるアンダシュート15Lをつくる。パルス14は、パルス15を大きくし、かつパルス15の位置をずらす傾向をもつアンダシュート14Tをつくる。これらのパルスすべてを加算した結果は、実線の波形５によって表され、隣接したビット時間期間へとパルスがシフトする傾向とともに、振幅の減少によって、加算されると検出に誤りが起こりえることを示している。これらの効果は、システム内の他のノイズによって強められ、その結果、記録された情報を誤って読み出すことになりえる。図1Dは、少なくともアンダシュートパルスが大きい振幅をもつ標本点を除去することが望ましいことを表す。
【００２０】
図２は、読み出し・書き込みヘッド21の下で方向Ａに回転する磁気ディスク20を示す。ヘッド21は、アクチュエータ22によって、書き込み、または読み出されるべきトラック上に位置する。読み出し操作の間、ヘッド21によってつくられた電気信号は、ライン19を介して、増幅、検出、復号化および磁気記憶ユニットからの情報を要求したホストへのプレゼンテーションのための駆動電子ユニット23へ送られる。駆動電子ユニット23は、主要な要素として、プリアンプ・書き込みドライバ24、読み出し・書き込みチャネル25、コントローラ26、ならびに読み出し・書き込みチャネル25およびコントローラ26のなかの要素を制御するためのマイクロプロセッサ27を備えている。
【００２１】
図３は、読み出し・書き込みチャネル25の主要な要素を示しており、読み出し・書き込みチャネル25は、可変利得増幅器（VGA）30、アナログフィルタ31、アナログ・ディジタル変換器（ADC）32、ディジタルフィルタ33、およびシーケンス検出器34を有する。従来技術の読み出し・書き込みチャネルは、一般に、アナログフィルタ31のような回路の出力を直接に、検出器に与える。この検出器は、記憶媒体から読み出されたディジタル信号をつくるため、シーケンス検出器の代わりに通常は、ピーク検出器を用いている。本発明の装置においては、シーケンス検出器34は、スペクトル平滑された出力を表現する標本値を受け取り、いくつかの連続した２値化されたパルスを表現するこれらの値を、連続したパルスがとりえる可能なすべての理想化されたシーケンスを表現する値と比較する。本発明のフィルタは、他のタイプの検出器とともに使うこともできる。
【００２２】
本発明は、磁気媒体を磁気読み出しヘッドによって読み出すときに発生する、先行（pre-cursive）および後続（post-cursive）２次パルスを減衰させるために、特定のインパルス応答をもつディジタルフィルタを用いる。ディジタルフィルタの補償タップの遅延および大きさはプログラム可能であり、そのためインパルス応答は、補償タップの遅延および大きさを適応的に調整することによって、与えられたシステムに対し最適化されうる。さらに、フィルタの先行補正（pre-cursive correcting）部をディセーブルにすることによって、その部分に起因する遅延を防ぐことができる。先行補正部をディセーブルにすることは、あるシステムにおいて遅延が許されないときに必要である。
【００２３】
図４は、所望の出力信号326を得るために、本発明のフィルタのインパルス応答322によってたたみ込み（318）された標本化された入力信号310の概観を示す。前述のように、メインパルス312からの標本点の前後には、望ましくない２次パルス314の標本点がある。ディジタルフィルタは、メインパルス312の標本点によってたたみ込みされることにより補償タップ320の振幅および遅延が２次パルスをキャンセルするように調整される。入力信号をフィルタのインパルス応答とたたみ込みをおこなうことによって２次パルスがキャンセルされるプロセスは、図５および図６において詳細に示される。
【００２４】
入力信号をフィルタリングすることは、時間領域においてフィルタのインパルス応答とたたみ込みをおこなうことを意味する。離散時間信号のためのたたみ込みアルゴリズムは、次の方程式によって特徴づけられる。
【００２５】
【数１】
2005182998.tif 000003
ここで、x(n)は、標本化された入力信号、w(n)は、フィルタのインパルス応答、h(n)は、得られるたたみ込みである。視覚的には、たたみ込みは、フィルタのインパルス応答上で入力信号の鏡像をシフトし、図5A〜図5Fに示すように各標本期間において結果を乗算したり加算したりすることによって表現できる。
【００２６】
図5Aは、フィルタの第１補償タップ332によっておこなう先行２次パルス330の標本点に対する第１の非零乗算328を示す。２次パルス330の標本値および補償タップ332は、端数の大きさ（fractional magnitude）を有するので、またフィルタの乗算器は、有限の精度を有するので、乗算の結果は、効果的にゼロである。例えば、もし２次パルスの標本値が1/32であり、補償タップの値が1/32であれば、乗算の結果は、1/1024であり、これは乗算器の精度を越えており、そのためゼロに丸められる。このことは、メインパルスの標本値以外は、所望の出力がゼロなので、このフィルタの大きな特徴といえる。
【００２７】
図5Bは、次の標本期間におけるたたみ込みを示しており、ここでフィルタの出力は、フィルタ334の補償タップによって乗算された２次パルスの２つの標本値の和である。フィルタの乗算器はやはり有限の精度を有するので、出力も所望のゼロである。
【００２８】
図5Cは、先行２次パルス346がフィルタのセンタータップ344に達し、メインパルス338の標本値がフィルタの第１補償タップ340に達する点までのたたみ込みの経過を示す。補償タップ340の値および符号は、メインパルス338によって乗算（336）されたときの結果が、２次パルス346と符号は逆で、大きさが等しくなるように調整される。いっしょに加えられると、２次パルスの標本値は、減衰されたメインパルスによって効果的にキャンセルされる。図5Dに示すように、先行パルス350からの第２の標本値は、第２の補償タップ348によって同様にキャンセルされる。
【００２９】
図5Eは、メインパルス352の標本値がフィルタ354のセンタータップに達したところでのたたみ込みの経過を示す。センタータップ354の大きさは１であり、メインパルス352の標本値によって乗算されたときには、フィルタの出力は所望のメインパルスである。後続２次パルス314の標本値は、先行２次パルスがキャンセルされたのと同様に、フィルタの第３および第４の補償タップ320によってキャンセルされる。図5Fに示すように、最終的な出力は、２次パルスが除去されたメインパルスの標本値である。
【００３０】
補償タップをさらに追加すれば、本発明のフィルタは、２次パルスについて２以上の標本点をもつ離散時間入力信号についても動作可能である。図４に示されるように、メインパルスについて１つの標本値をもつ入力信号の場合は、補償タップの数は、２次パルスについての標本値の数と等しい（例えば、図４では２）。
【００３１】
本発明のフィルタはまた、メインパルスについて１つの標本点しかもたない入力信号に限られない。図6A〜図6Jは、３つの標本値によって表現される２次パルスをキャンセルするためのたたみ込みを表しており、ここでメインパルスは、２つの標本値によって表現されている。２次パルスの標本値をキャンセルするために、やはり補償タップは遅延され、かつスケーリングされる。
【００３２】
好ましい実施例において、検出されたパルスは、増幅され、フィルタリングされ、２値化され、アンダシュート補償をつくるためのディジタルフィルタに入力され、その結果、周波数スペクトルのスムージングがおこなわれる。特定の構成の有限インパルス応答フィルタ（FIR）は、第１のグループのタップの後にプログラマブル遅延線を有し、内部タップ（interior taps）をもたないディジタル遅延線を与える。第２のプログラマブルディジタル遅延線の後には、第２のグループのタップが続き、各タップは減衰回路を通った後、加算回路に接続される。適当な遅延および減衰係数を選ぶことによって、孤立したパルスは、時間および大きさにおいて変換され、磁極端効果あるいは同様の２次パルス発生環境を補償するためにフィルタリングされうる。そのような補償のためのFIRフィルタ33の部分は、図７に示されている。
【００３３】
図７においては、２値化された標本値の信号ストリームは、ライン39から受け取られる。２値化された標本値は、フィルタの先行（pre-cursor）部をディセーブルするためマルチプレクサ250を介して与えられる。マルチプレクサ250は、２値化された標本値をライン41からフィルタの先行補正部を通って、すなわちライン39aから送るようにプログラムされており、そのことにより、先行補正部をバイパスする。もし先行補正部（pre-cursor correcting portion）がバイパスされても、後続補正部（post-cursive correcting portion）は動作可能であり、入力信号は、加算器44の出力に実際上、遅延なしに供給される。もし先行補正部がバイパスされないなら、２次パルスはともに減衰される。
【００３４】
説明のために、ある標本値Ｙが信号Ｙ０としてタップ40を通り、回路42によって係数Ｃ０がかけられる。Ｙ０Ｃ０は、その後ライン43を通して加算器44に入力として与えられる。信号Ｙはまたライン41を通して遅延回路45にも与えられる。遅延された信号Ｙ１は、減衰された信号値Ｙ１Ｃ１を得るためにタップ46を通して乗算器48に送られる。この信号は、ライン49を通して加算器44に与えられる。
【００３５】
信号Ｙは、さらにプログラマブル遅延回路47によって遅延される。遅延回路47の出力である信号ＹＭは、タップ50を通して減衰されていない標本値ＹＭとして加算器44に与えられる。信号Ｙはまた、プログラマブル遅延線回路51に与えられてから、係数Ｃ２による減衰のためにタップ52を通し信号ＹＬ０として乗算器53に与えられる。信号ＹＬ０Ｃ２は、ライン54を通して加算器44に与えられる。信号Ｙは、さらに遅延回路55に与えられ、この遅延回路55の出力は、係数Ｃ３による減衰のために、タップ56を通して信号ＹＬ１として乗算回路57に与えられる。信号ＹＬ１Ｃ３は、それからライン58を通して加算器44に与えられる。乗算器42、48、53および57はそれぞれ、マイクロプロセッサの制御によって、所望の減衰値をつくるためにプログラム可能であり、その結果、出力標本値Ｚは、アンダシュートの効果を減衰するための正しい振幅をとる。タップ50を通して加算器に与えられる信号ＹＭは減衰されないが、もし必要なら本発明の実施に応じて減衰または増幅されてもよい。
【００３６】
アンダシュート標本値の大きさを補償する、図７に示す回路の動作は、次の通りである。上述のように、ライン50を通して加算器に入る標本値は減衰回路を通らず、したがって中心の標本値ＹＭは、ライン39を通して回路に入る値である。例えば、ライン50上の標本値が、孤立したパルスの最大振幅からの標本値であるとする。この値は、図７の回路を直接通って、孤立した標本値を検出回路に与えることもできる。これは係数Ｃ０〜Ｃ３をすべてゼロに設定することで可能になる。
【００３７】
図７の回路が、立ち上がりアンダシュートを補償するために用いられるとき、先行するアンダシュートの最大振幅に対応する標本値は、ＹＭが立ち上がりアンダシュートの最大振幅値をとるように、回路45および47を通して時間軸上で遅延される。もしプログラマブル遅延回路49が適切に調整されると、ライン50を通して加算器に入る信号ＹＭは、信号Ｙ０としてタップ40に現れている孤立したパルスの最大振幅の標本値に時間軸上で一致する。この大きさは、ライン43を通して加算器に与えられる信号がライン50上の信号と値の大きさにおいて一致するように、乗算器42によって減衰される。２つを加算することは、実質的にアンダシュート信号を低減し、それによりその効果を除去することになる。タップ46、52および56からの標本値は、加算器の出力を細かくチューニングするために使われうる。
【００３８】
同様にして、立ち下がりアンダシュートの最大標本値も、加算器へのタップ50上に信号ＹＭとして現れるときには補償されている。この瞬間には、孤立パルスの最大標本値は、遅延回路51および55を通ってしまっているだろう。その結果、もしプログラマブルディレイ51が適切に調整されれば、立ち下がりアンダシュートの最大標本値がライン50に現れると同時に、孤立パルスからの最大標本値はライン56に現れる。孤立したパルスの標本値の大きさを乗算器57で減衰させることによって、タップ50の標本値は実質的に補償される。ここでもタップ40、46および52は、補償を細かくチューニングし、実際上アンダシュート標本値を除去するために用いられうる。
【００３９】
図1Aに示したように、アンダシュートパルスは、孤立したメインパルスと同じには整形されない。一般的に、アンダシュートパルスは、メインパルスの最大標本値の３〜10％の範囲の最大振幅値をもち、より広い形状をとる。アンダシュートを完全に除去するためには、多くのタップを有する複雑な遅延線構造が必要である。５タップの回路を使えば、アンダシュートのうちの最も大きい標本値のいくつかは補償され、この場合、アンダシュートの大部分は除去され、残りは無視することができる。もし必要なら、タップの数を増やすことによって標本値をさらに補償することもできる。
【００４０】
図８は、プログラマブルディジタル遅延回路47の詳細を示す。図示されているように、遅延回路45の出力は、プログラマブル遅延47に入り、もし回路60を通るパスを選択するようにマイクロプロセッサ27によってマルチプレクサ61が設定されるなら、１ビット遅延回路60を通る。もしマイクロプロセッサ27が制御線100をハイの値（１の値）にすれば、マルチプレクサ61によって遅延線60が選択される。もしマイクロプロセッサ27が制御線100をロウの値（０の値）にすれば、マルチプレクサ61は、遅延線60を迂回するバイパス線150を選択する。マルチプレクサ61の出力は、マルチプレクサ63の選択に応じて、２ビット遅延回路62を通るか、またはライン151を通って２ビットディレイをバイパスする。マルチプレクサ63は、マイクロプロセッサ27によって、制御線101のハイまたはロウの値を設定される。
【００４１】
制御線102は、マルチプレクサ65によってなされた選択に従って、マルチプレクサ63の出力が４ビット遅延64を通るか、あるいはライン152を通って遅延64をバイパスするように、マルチプレクサ65に対する選択を行う。同様に、制御線103は、マイクロプロセッサ27を用いて、８ビット遅延66を通るか、あるいはライン153を通って８ビット遅延をバイパスするかのいずれかの選択を行う。制御線104は、マルチプレクサ69に対し、８ビット遅延68を通るか、あるいはライン154を通って８ビット遅延をバイパスするか、いずれかを選択させる。マルチプレクサ69の出力は信号ＹＭである。
【００４２】
制御線100〜104を用いて正しい遅延要素を選択することによって、プログラマブル遅延47が理論上、０から23ビットまでの完全な遅延を行うことができることは明らかである。ところが現実に実施してみると、１つか２つの回路において遅延が発生し、1〜24あるいは2〜25ビットの範囲の遅延が発生する結果となる。
【００４３】
図８はプログラマブル遅延回路47に対応する０〜23ビットのディジタル遅延回路を示しているが、同様の構造をプログラマブル遅延回路51についても用いることができる。標本点遅延回路51を用いる場合、出力パルスはＹＭではなくＹＬ０である。
【００４４】
図８においては、遅延線47がタップのない長いストリング状の複数の遅延（要素）から構成されている例を示している。タップのない遅延の量は、０〜23期間の範囲でありうる。本発明のフィルタをこのような特徴を備えているものとしたのは、孤立したメインパルスとアンダシュートとの間に補償が必要ないと認識したからである。したがって、性能の低下を招くことがないように、余分なタップ、乗算器、および加算器への入力を設けることは避けている。
【００４５】
図９は、アンダシュートを十分に補償できる程度に孤立した標本値を減衰させるのに用いられる乗算回路および加算回路の構成を詳細に示す回路図である。図９において、制御線110は、ライン40上の入力信号Ｙ０に対して用いられる乗算器のマルチプレクサ200において選択を行う。図９に示すように、３つの選択がなされうる。Ｙ０は係数Ｃ０により乗算される。Ｃ０は、1/16、1/32あるいは０の３つの値のいずれかをとりうる。同様に、ライン46上の信号Ｙ１もまた、制御線111を通ってマルチプレクサ201においてなされる選択に応じて1/16、1/32あるいは０の３つの値のいずれかを有する係数Ｃ１により乗算されうる。図９はまた、ライン52上に現れる信号ＹＬ０に対し、制御線112がマルチプレクサ202を通して係数Ｃ２の値を選択することも示している。係数の値はここでも、1/16、1/32あるいは０の３つの値のいずれかである。同様に、制御線113もまた、マルチプレクサ回路203を通して３つの値のいずれか１つを選択することにより、ライン55上に現れる信号ＹＬ１に対して係数Ｃ３の値を選択する。ここでも、1/16、1/32あるいは０の３つの値のいずれかが選択される。
【００４６】
マルチプレクサ200および201の出力は加算回路205に供給され、一方マルチプレクサ202および203の出力は加算器206に供給される。加算器205の出力は、ライン208上の符号信号との排他的論理和がとられる。ライン208上の信号は、必要な補償の方向に基づいて、正あるいは負のいずれかの値を示すようにマイクロプロセッサ27により設定される。MIGヘッドにおいては、所望の補償方向が薄膜ヘッドに必要な方向とは異なる。同様に、加算回路206の出力は、回路209によりライン210上の符号信号との排他的論理和がとられる。排他的論理和回路207および209の出力は、加算回路211においてライン212上のキャリ信号に加算され、それによって、加算器205の出力において２の補数の符号反転をおこなう。
【００４７】
加算回路211の出力はパイプラインレジスタ215を通して加算器213に与えられ、そこで信号ＹＭに加算される。加算回路213の出力は飽和回路214を通り、信号Ｚ０が出力される。この信号Ｚ０は検出器に供給されてさらに処理される。信号Ｚ０は、次のように表現されうる。
【００４８】
Ｚ０＝Ｙ０Ｃ０＋Ｙ１Ｃ１＋ＹＬ０Ｃ２＋ＹＬ１Ｃ３＋ＹＭ
ある実施態様の装置においては、各入力信号Ｙ０、Ｙ１、ＹＬ０、ＹＬ１およびＹＭの量は、出力信号Ｚ０の量と同じ６ビットの量である。その実施態様において、図９の回路を通して変化する量の数学的変化過程を以下に詳細に示す。
Ｙ０          ＝  sx.xxxx        ６ビット入力
(1)
Ｙ１          ＝  sx.xxxx        ６ビット入力
(2)
Ｙ０*1/16     ＝  --.--sxxxxx
(3)
Ｙ１*1/16     ＝  --.--sxxxxx
(4)
200の出力    ＝  --.--sxxxxxx   下位ビットをキャリ
(5)                            インとして用いる
201の出力    ＝  --.--sxxxxxx   下位ビットを無視
(6)
205の出力    ＝  --.--sxxxxxx
(7)
206の出力    ＝  --.--sxxxxxx
(8)
211の出力    ＝  --.sxxxxxxx    下位３ビットを無視
(9)
ＹＭ          ＝  sx.xxxx1       下位ビット「１」を追加
(10)
213の出力    ＝  sxx.xxxxx      下位ビットを無視
(11)
Ｚ０          ＝  sx.xxxx        ６ビット出力
(12)
ライン１、２および10に示すＹ０、Ｙ１およびＹＭは６ビット符号付きの入力量である。図９の回路は1/16または1/32による乗算を必要としているので、係数1/16は、ライン３および４に示す入力量を４つのビット位置だけシフトさせる公倍数（multiplier）である。残りの乗法因子は１あるいは1/2のいずれかであり、その結果、ライン５および６に示す７ビット量が加算される。しかしながら、加算器205および206は、マルチプレクサ200の出力の最右端ビットをキャリイン（carry-in）として用い、かつマルチプレクサ201の出力の最右端ビットを無視することによって、６ビット入力符号つき加算器として実現されうる。加算器205の出力は、７ビット入力符号付き加算器211により加算器206の出力に加算される７ビット符号付き量としてライン７上に示している。加算器211の出力信号は、加算器213において入力量ＹＭ（ライン10）と加算される、ライン９上に示す８ビット符号付き信号である。加算器213は、ライン９上の最右端３ビットを無視することにより、７ビット入力・８ビット出力加算器として実現可能である。なぜなら、それらのビットは最終結果に対して有意ではないからである。加算器213を通るキャリの伝播を制限するためにパイプラインレジスタ215を挿入してもよい。最右端１ビットはライン10上に挿入され、それによって、ライン11に示す加算器213の出力信号を得る際に丸め込み（rounding）を行う。
【００４９】
ある実施態様においては、６ビット符号付き量を操作するために、ダウンストリーム回路を構成することができる。したがって、出力信号Ｚ０はsx.xxxxの形態を呈するべきである。このような量が加算器213からの出力信号となる可能性は高いが、ライン11上に示されているように、信号ＹＭを加算する結果、より大きな量のものとなる可能性もある。そのような可能性は、回路が組み立てられた時にＹＭの値が「１」あるいはそれに近接した値に設定されるという事実にも関わらず、依然として存在する。しかしながら、ノイズスパイクあるいは利得の問題があるために、入力量ＹＭを「２」の値に送ることは理論上可能である。加算器211の出力において加算を行えば、2 1/4という高い値の出力信号（ライン11）が得られる結果となる。このような量は、６ビット符号付きの信号Ｚ０としてsx.xxxxの形式で表現されえないので、ダウンストリーム回路で操作することはできない。このような状況が発生する可能性は低いとはいうものの、その状況を処理しかつ所望のフォーマットを有する出力信号を作るために飽和回路214が設けられる。
【００５０】
本発明の別の実施態様においては、所望のインパルス応答を有する無限インパルス応答フィルタ（IIRフィルタ）が用いられる。FIRフィルタではなくIIRフィルタを用いることにより、フィードバックを利用することができるので、必要なプログラマブル遅延線の数を１つにすることができるという利点が得られる。フィードバックを利用して第２のプログラマブル遅延線を除去することにより、回路のサイズおよびコストを低減することができる。さらに、IIRによる実現方法においても、フィルタの先行補正部を選択的にディセーブルすることはやはり可能であり、また、完全に補正された出力および後続部（post-cursive）のみが補正された出力のいずれも、後の同時処理に与えることもできる。
【００５１】
図11に示す本発明のIIRフィルタは、図10に示す従来のFIRフィルタと類似するインパルス応答を有している。図10に示す従来のFIRフィルタは、係数C0〜C5を有する６つの補償タップ360と、先行遅延Ｄnf364および後続遅延Ｄnr366を発生させる２つのプログラマブル遅延線362を備えている。マルチプレクサMUX368は、フィルタの先行補正部をディセーブルにするのに用いられる。その結果得られる有限インパルス応答370は、入力データストリームの２次パルスをキャンセルしうる所望の特性を有している。この実施態様においてはフィードバックを利用することにより所望のインパルス応答が得られるが、ただ１つのプログラマブル遅延線を用いても同様のインパルス応答は実現可能であり、それによって回路のサイズおよびコストを低減することができる。
【００５２】
フィードバックを利用するディジタルフィルタの好ましい実施態様を図11に示す。メインパルスを係数C0〜C2を有する補償タップ373によりたたみ込み、かつ加算器375を通してセンタータップ380において先行標本値（pre-cursor samples）をキャンセルすることにより、このフィルタの先行補正部は、図10に示すFIRによる実施態様の場合と同様に動作することができる。しかしながら、後続補正部は、係数C3〜C5を有する補償タップ377によりたたみ込まれた遅延入力Ｘ(n-Dnf-2)376をフィードバックし、かつその入力をＸ(n)378に加算することにより実現される。したがって、図10に示すFIRの実施態様の場合と同様に、後続標本値（post-cursor samples）は、センタータップ380に達した時ではなくフィルタに入った時にキャンセルされる。
【００５３】
フィードバックを備えているフィルタは、通常無限インパルス応答（IIR）を有しているが、本発明のIIRフィルタは２次パルスを減衰させることのできる所望の特性を有している。フィードバックを利用することにより、フィルタの後続補正部は、フィルタの先行補正部に対して遅延を発生させるのに用いられる同一のプログラマブル遅延線回路390を共用することができる。その結果、２つの別々の遅延線回路を設ける必要性はなくなる。
【００５４】
図11に示すフィルタの無限インパルス応答は以下の特徴を有する。
【００５５】
【数２】
2005182998.tif 000004
ここで、Ｄｎｆ392は先行遅延（pre-cursor delay）であり、Ｄ（ｎｒ＋２）393は後続遅延（post-cursor delay）である。これらの係数の小数点以下の部分の（fractional）大きさにより、無限インパルス応答の項ＣｊＣｋＤｍは有意ではなく、また、このインパルス応答における支配的な項は、
Ｃ０＋Ｃ１Ｄ１＋Ｃ２Ｄ２＋Ｄｎｆ＋２＋Ｃ３Ｄｎｆ＋ｎｒ＋４
＋Ｃ４Ｄｎｆ＋ｎｒ＋５＋Ｃ５Ｄｎｆ＋ｎｒ＋６
となる。
【００５６】
視覚的には、図11において支配的項のみにより示すインパルス応答372は、図10に示す従来のFIRフィルタの有限インパルス応答368に類似している。インパルス応答が類似しているので、入力信号によりたたみ込んだ時に２次パルスを望みどおりに減衰させることができる。換言すれば、フィルタが所望のインパルス応答を有している限り、そのフィルタがどのような内部構造により実現されているかは問題ではない。
【００５７】
フィルタの先行補正部は、加算器378の出力381をマルチプレクサ396を通してフィルタ出力Ｙ(n)382として選択することによりディセーブルにすることができる。フィルタの先行補正部をディセーブルにすることにより、後続パルスをキャンセルしたままで入力信号の遅延を避けることができる。フィルタ出力Ｙ(n)382をマルチプレクサ396を通して加算器375の出力383に接続すれば、先行パルスおよび後続パルスの両方をキャンセルすることができる。また、完全に補正された出力と、後続パルスのみが補正された出力との両方を同時に処理することが望ましいので、フィルタからの出力は、ライン381または383のいずれかから取り出すこともできるし、また、その両方のラインから取り出すこともできる。
【００５８】
図12は、図11に示すIIRフィルタにおいて用いられる遅延回路390の好ましい実施態様を示す。入力Ｘ(n)400は、直列に接続された連続するディジタル遅延回路402を通り、これらの遅延回路402の出力Ｄ0、Ｄ1、Ｄ2、Ｄ3、…、Ｄn404はマルチプレクサの入力に接続されている。マルチプレクサ406は遅延された入力信号Ｘ(n-Dnf)408を選択して先行パルスをキャンセルするのに用いられ、他方でマルチプレクサ410は遅延された入力信号Ｘ(n-Dnr)412を選択して後続パルスをキャンセルするのに用いられる。マルチプレクサ406および410の選択された入力401は、望ましい遅延によりプログラムされたレジスタ405の出力403に接続されている。
【００５９】
IIRを用いる別の実施態様においては、Ｘ(n-Dnr-2)を用いるのではなく、フィードバックライン376（図11）をフィルタ出力Ｙ(n)382に接続することになる。これにより、マルチプレクサ410を用いる必要性がなくなり、回路のサイズおよびコストをさらに低減することができる。しかしながら、フィルタ出力Ｙ(n)382からフィードバックを取る場合には、２次パルスＤｎｆ392およびＤｎｒ394をキャンセルするのに必要な遅延は同じであり、その結果、インパルス応答を最適化するにあたりフィルタはその自由度（flexibility）をいくらか失うことになる。とはいうものの、遅延を独立して調整することが、与えられたシステムにとって必要でないのなら、第２のマルチプレクサ410も必要でなくなる。さらに、フィルタ出力Ｙ(n)382からフィードバックを取る場合、図12に示す遅延回路の代わりに図８に示す遅延回路を用いることができる。
【００６０】
本発明の別の重要な特徴としては、FIRあるいはIIRによる実施態様において用いられるハードウェアを重複させることにより、フィルタを半分の標本化速度周波数（sampling rate frequency）で動作させることができる点が挙げられる。入力データストリームを並列処理することにより、フィルタが制限要素（limiting component）である場合にはシステムのバンド幅を増すことができる。図10に示すFIRフィルタに対し２つのデータ標本点を同時並列処理する例を図13に示しており、図11に示すIIRフィルタに対してそのような処理を行う例を図16に示している。
【００６１】
図13において、図10に示すFIRフィルタが重複されてフィルタ501および503として設けられており、それによって２つのデータ標本点を同時に処理できる。２つの重複フィルタの間に分割して設けられている補償タップ遅延504、506、508および510を除いてすべての要素が重複して設けられている。図示しているように、補償タップC0〜C5は２つのフィルタの間でインタリーブされている。以下に説明するように、カーソル遅延（cursor delay）が奇数であるか偶数であるかによって出力を選択するのに用いられる４つのマルチプレクサ532、534、536および538がさらに設けられている。また、先行遅延が奇数であるか偶数であるかによって出力Ｙ(n-1)540を選択するのに用いられる遅延545およびマルチプレクサ541も設けられている。
【００６２】
２つの標本点を同時並列処理するために、データストリームは２つのインタリーブされたデータストリームに分割される。奇数のデータストリームＸ(n-1)500はフィルタ501によって処理され、偶数のデータストリームＸ(n)502はフィルタ503により処理される。出力Ｙ(n-1)540およびＹ(n)542が図10に示すフィルタのインタリーブされた出力である点を除いて、２つのフィルタは両方とも、図10を参照して説明したFIRフィルタと同様に動作する。遅延レジスタ512、514、516および518、ならびにマルチプレクサ532、534、536、538および541は以下のようにプログラムされる。
【００６３】
１．メイン標本パルスと先行パルスとの間の遅延が偶数である場合、遅延レジスタ512および516は以下のようにプログラムされる。
【００６４】
Ｄ0nf＝Ｄ1nf＝Ｄnf/2
ここで、Ｄ0nf 520およびＤ1nf 524は、それぞれ遅延レジスタ512および516にロードされる値であり、Ｄnf 590(図14)は入力信号のメイン標本パルスと先行パルスとの間の先行遅延である。マルチプレクサ532の出力566は加算器564の出力562に接続されており、マルチプレクサ536の出力548は加算器550の出力546に接続されている。マルチプレクサ541の出力Ｙ(n-1)540は加算器565の出力543に接続されている。
【００６５】
２．メイン標本パルスと先行パルスとの間の遅延が奇数である場合、遅延レジスタ512および516は以下のようにプログラムされる。
【００６６】
Ｄ0nf＝（Ｄnf−１）/２
Ｄ1nf＝（Ｄnf＋１）/２
マルチプレクサ532の出力566は加算器550の出力546に接続されており、マルチプレクサ536の出力548は加算器564の出力562に接続されている。マルチプレクサ541の出力Ｙ(n-1)540は遅延545を通して加算器565の出力543に接続されている。
【００６７】
３．メイン標本パルスと後続パルスとの間の遅延が偶数である場合、遅延レジスタ514および518は以下のようにプログラムされる。
【００６８】
Ｄ0nr＝Ｄ1nr＝Ｄnr/2
ここで、Ｄ0nr 522およびＤ1nr 526は、それぞれ遅延レジスタ514および518にロードされる値であり、Ｄnr592(図14)は入力信号のメイン標本パルスと後続パルスとの間の後続遅延である。マルチプレクサ534の出力574は加算器572の出力570に接続されており、マルチプレクサ538の出力558は加算器556の出力554に接続されている。
【００６９】
４．メイン標本パルスと先行パルスとの間の遅延が奇数である場合、遅延レジスタ514および518は以下のようにプログラムされる。
【００７０】
Ｄ0nr＝（Ｄnr＋１）/２
Ｄ1nr＝（Ｄnr−１）/２
マルチプレクサ534の出力574は加算器556の出力554に接続されており、マルチプレクサ538の出力558は加算器572の出力570に接続されている。
【００７１】
フィルタの動作は、回路を通してインパルスをトレースすることにより理解されうる。すなわち、インパルス応答出力Ｙ(n-1)540およびＹ(n)542は、フィルタを通して入力01000...をトレースすることにより発生される。入力を偶数および奇数のインタリーブされたデータストリームに分割した後は、Ｘ(n-1)502は0000...となり、Ｘ(n)500は1000...となる。
【００７２】
図14は、遅延レジスタ出力およびフィルタ出力Ｙ(n)542およびＹ(n-1)540のトレースを示している。ここで、先行遅延Ｄnf590および後続遅延Ｄnr592の両方とも偶数である。標本クロック582はフィルタクロック580の２倍の周波数で動作する。インパルス01000...は0000...および1000...にインタリーブされ、フィルタ入力Ｘ(n)500およびＸ(n-1)502にそれぞれ与えられ、かつ遅延回路を通してトレースされる。入力データがインタリーブされるので、Ｘ(n)500のみが１を有することになる。プログラマブル遅延線512、514、516および518は前記方程式に従って設定される。
【００７３】
Ｄ0nf＝Ｄ1nf＝Ｄnf/2＝６/２＝３
Ｄ0nr＝Ｄ1nr＝Ｄnr/2＝６/２＝３
その結果得られるインパルス応答出力Ｙ(n)542およびＹ(n-1)540はインタリーブされたインパルス応答588を表現する。フィルタから発生した非零出力は○で囲まれた１で示している。
【００７４】
図15は、遅延レジスタ出力およびフィルタ出力Ｙ(n)542およびＹ(n-1)540のトレースを示している。ここで、先行遅延Ｄnf594および後続遅延Ｄnr596の両方とも奇数である。プログラマブル遅延線512、514、516および518は前記方程式に従って設定される。
【００７５】
Ｄ0nf＝（Ｄnf−１）/２＝４/２＝２
Ｄ1nf＝（Ｄnf＋１）/２＝６/２＝３
Ｄ0nr＝（Ｄnr＋１）/２＝６/２＝３
Ｄ1nr＝（Ｄnr−１）/２＝４/２＝２
その結果得られるインパルス応答出力Ｙ(n)542およびＹ(n-1)540はインタリーブされたインパルス応答598を表現する。上述したように、出力Ｙ(n-1)540は遅延545を通して遅延される。
【００７６】
偶数と奇数の混ざった先行および後続遅延に対するインパルス応答も同様に発生される。また、Ｘ(n-1)502が1000...となり、かつＸ(n)500が0000...となるように入力信号を標本化すれば、望みどおりのインパルス応答を達成することができる。
【００７７】
先行パルスのキャンセルに関する遅延が許容しえない時、マルチプレクサ528および530がこれらのフィルタの先行補正部をディセーブルにするのに用いられる。フィルタの先行補正部がディセーブルにされた時、後続パルスをキャンセルしたままの状態で、出力Ｙ(n)542およびＹ(n-1)540が入力Ｘ(n)500およびＸ(n-1)502からそれぞれ遅延されなくなる。
【００７８】
図16において、２つのデータ標本点を同時に処理するために、図11に示すIIRフィルタがフィルタ461および463として重複して設けられている。２つの重複フィルタの間に分割して設けられている補償タップ遅延453、459、451および455を除いて、ここでもすべての要素が重複して設けられている。図示しているように、補償タップC0〜C5は２つのフィルタの間でインタリーブされている。上述したFIRを用いる実施態様の場合と同様、以下に説明するように、カーソル遅延が奇数であるか偶数であるかによって出力を選択するのに用いられる４つのマルチプレクサ478、472、466および456がさらに設けられている。また、先行遅延が奇数であるか偶数であるかによって出力Ｙ(n-1)467を選択するのに用いられる遅延471およびマルチプレクサ473も設けられている。
【００７９】
２つの標本点を同時並列処理するために、データストリームは２つのインタリーブされたデータストリームに分割される。奇数のデータストリームＸ(n-1)484はフィルタ461によって処理され、偶数のデータストリームＸ(n)465はフィルタ463により処理される。出力Ｙ(n-1)467およびＹ(n)457が図11に示すフィルタのインタリーブされた出力である点を除いて、２つのフィルタは両方とも、図11を参照して説明したIIRフィルタと同様に動作する。遅延レジスタ481および483、ならびにマルチプレクサ478、472、466、456および473は以下のようにプログラムされる。
【００８０】
１．メイン標本パルスと先行パルスとの間の遅延が偶数である場合、レジスタ481および483の先行遅延は以下のようにプログラムされる。
【００８１】
Ｄ0nf＝Ｄ1nf＝Ｄnf/2
ここで、Ｄ0nf 482およびＤ1nf 450は、それぞれレジスタ481および483の先行遅延に対して選択される値であり、Ｄnf492(図17)は入力信号のメイン標本パルスと先行パルスとの間の先行遅延である。マルチプレクサ472の出力は加算器476の出力470に接続されており、マルチプレクサ456の出力は加算器454の出力452に接続されている。マルチプレクサ473の出力Ｙ(n-1)467はマルチプレクサ468の出力479に接続されている。
【００８２】
２．メイン標本パルスと先行パルスとの間の遅延が奇数である場合、レジスタ481および483の先行遅延は以下のようにプログラムされる。
【００８３】
Ｄ0nf＝（Ｄnf−１）/２
Ｄ1nf＝（Ｄnf＋１）/２
マルチプレクサ472の出力は加算器454の出力452に接続されており、マルチプレクサ456の出力は加算器476の出力470に接続されている。マルチプレクサ473の出力Ｙ(n-1)467は遅延471を通してマルチプレクサ468の出力479に接続されている。
【００８４】
３．メイン標本パルスと後続パルスとの間の遅延が偶数である場合、レジスタ481および483の後続遅延は以下のようにプログラムされる。
【００８５】
Ｄ0nr＝Ｄ1nr＝Ｄnr/2
ここで、Ｄ0nr 474およびＤ1nr 464は、それぞれレジスタ514および518の後続遅延に対して選択される値であり、また、Ｄnr 494(図17)は入力信号のメイン標本パルスと後続パルスとの間の後続遅延よりも２小さい。マルチプレクサ478の出力は遅延レジスタ481の後続遅延出力488に接続されており、マルチプレクサ466の出力は遅延レジスタ483の後続遅延出力489に接続されている。
【００８６】
４．メイン標本パルスと後続パルスとの間の遅延が奇数である場合、レジスタ481および483の後続遅延は以下のようにプログラムされる。
【００８７】
Ｄ0nr＝（Ｄnr−１）/２
Ｄ1nr＝（Ｄnr＋１）/２
マルチプレクサ478の出力は遅延レジスタ483の後続遅延出力489に接続されており、マルチプレクサ466の出力は遅延レジスタ481の後続遅延出力570に接続されている。
【００８８】
フィルタの動作は、回路を通してインパルスをトレースすることによりここでも理解されうる。すなわち、インパルス応答出力Ｙ(n-1)467およびＹ(n)457は、フィルタを通して入力01000...をトレースすることにより発生される。入力を偶数および奇数のインタリーブされたデータストリームに分割した後は、Ｘ(n-1)484は0000...となり、Ｘ(n)465は1000...となる。
【００８９】
図17は、遅延レジスタ出力ならびにフィルタ出力Ｙ(n)457およびＹ(n-1)467のトレースを示している。ここで、先行遅延Ｄnf492および後続遅延(Dnr+2)494の両方とも偶数である。標本クロック582はフィルタクロック580の２倍の周波数で動作する。インパルス01000...は0000...および1000...にインタリーブされ、フィルタ入力Ｘ(n)465およびＸ(n-1)484にそれぞれ与えられ、かつ遅延回路を通してトレースされる。入力データがインタリーブされるので、Ｘ(n)465のみが１を有することになる。プログラマブル遅延線481および483は前記方程式に従って設定される。
【００９０】
Ｄ0nf＝Ｄ1nf＝Ｄnf/2＝６/２＝３
Ｄ0nr＝Ｄ1nr＝Ｄnr/2＝４/２＝２
その結果得られるインパルス応答出力Ｙ(n)457およびＹ(n-1)467はインタリーブされたインパルス応答490を表現する。フィルタから発生した非零出力は○で囲まれた１で示している。
【００９１】
図18は、遅延レジスタ出力およびフィルタ出力Ｙ(n)457およびＹ(n-1)467のトレースを示している。ここで、先行遅延Ｄnf497および後続遅延(Dnr+2)498の両方とも奇数である。プログラマブル遅延線481および481は前記方程式に従って設定される。
【００９２】
Ｄ0nf＝（Ｄnf−１）/２＝４/２＝２
Ｄ1nf＝（Ｄnf＋１）/２＝６/２＝３
Ｄ0nr＝（Ｄnr−１）/２＝２/２＝１
Ｄ1nr＝（Ｄnr＋１）/２＝４/２＝２
その結果得られるインパルス応答出力Ｙ(n)457およびＹ(n-1)467はインタリーブされたインパルス応答496を表現する。上述したように、出力Ｙ(n-1)467は遅延471を通して遅延される。
【００９３】
偶数と奇数の混ざった先行および後続遅延に対するインパルス応答も同様に発生される。また、Ｘ(n-1)484が1000...となり、かつＸ(n)465が0000...となるように入力信号を標本化すれば、望みどおりのインパルス応答を達成することができる。
【００９４】
先行パルスのキャンセルに関する遅延が許容しえない時、マルチプレクサ468および458がこれらのフィルタの先行補正部をディセーブルにするのに用いられる。フィルタの先行補正部がディセーブルにされた時、後続パルスをキャンセルしたままの状態で、出力Ｙ(n)457およびＹ(n-1)467が入力Ｘ(n)465およびＸ(n-1)484からそれぞれ遅延されなくなる。
【００９５】
以上、本発明を好ましい実施態様に基づいて説明してきたが、本発明が上記特定の実施態様に限定されることを意図して述べたものではないことを理解していただきたい。例えば図７は、第１の固定された遅延要素45の後に第１のプログラマブル遅延47、第２のプログラマブル遅延53および第２の固定された遅延55が続く５タップ遅延線を示している。必要であれば、追加的に補正信号を得ることができるタップを備えている固定された遅延要素を要素45および55に対してさらに設けることも可能である。本質的には本発明によれば、まず第１のプログラマブル遅延線が後に続く１グループのタップを備えた第１の固定された遅延線が設けられ、次に第２のプログラマブル遅延線が後に続くメインタップが設けられ、そして最後に第２のグループのタップを備えた第２の固定された遅延線が設けられる。このような構成は、メインパルスと２次パルスとの間には実質的なセパレーション（separation）が存在するが、その分離領域における波形を平滑化する必要性は実質的にはないという事実を認識した上で選択したものである。本発明は、以下に添付する特許請求の範囲に規定する本発明の精神および範囲内で、上に述べた構成を含むあらゆる実施態様による構成、改変した構成、および等価な構成のすべてを包括しうるように意図されているものである。
【図面の簡単な説明】
【００９６】
【図１Ａ】図1Aは、典型的な薄膜ヘッドから作られたノイズのない孤立したパルスを示す図である。
【図１Ｂ】図1Bは、上記パルスを記述する４つの離散標本点の位置を示す所望の読み出しパルスを表す図である。
【図１Ｃ】図1Cは、上記パルスを記述する離散標本点と共に図1Aの孤立したパルスを示す図である。
【図１Ｄ】図1Dは、読み出されるパルスがアンダシュートパルスの存在により減少、増加および/またはシフトするパルスの連続を正確に読み出す複雑性を示す図である。
【図２】図２は、磁気ディスクドライブ用の駆動電子ユニットを示すブロック図である。
【図３】図３は、読み出し・書き込みチャネルにおいて、パルスを受け取り、整形し、２値化することによって、シーケンス検出器に対する提示を行う各要素を示すブロック図である。
【図４】図４は、２次パルスをキャンセルするために標本入力信号によりたたみ込まれた本発明のディジタルフィルタのインパルス応答を示す図である。
【図５Ａ−Ｃ】図5A〜図5Fは、入力信号がメインパルスに対して１つの標本値を有し、２次パルスに対して２つの標本値を有している、２次パルスキャンセル用のたたみ込み処理を詳細に説明する図である。
【図５Ｄ−Ｆ】図5A〜図5Fは、入力信号がメインパルスに対して１つの標本値を有し、２次パルスに対して２つの標本値を有している、２次パルスキャンセル用のたたみ込み処理を詳細に説明する図である。
【図６Ａ−Ｅ】図6A〜図6Jは、入力信号がメインパルスに対して2つの標本値を有し、２次パルスに対して３つの標本値を有している、２次パルスキャンセル用のたたみ込み処理を詳細に説明する図である。
【図６Ｆ−Ｊ】図6A〜図6Jは、入力信号がメインパルスに対して2つの標本値を有し、２次パルスに対して３つの標本値を有している、２次パルスキャンセル用のたたみ込み処理を詳細に説明する図である。
【図７】図７は、２値化信号を平滑化することによって、その信号を検出器に対して提示するように設計されたディジタルフィルタの各構成要素を示すブロック図である。
【図８】図８は、図７に示すプログラマブル遅延線を詳細に示す図である。
【図９】図９は、図７のタップ付きの遅延線からの様々な信号を乗算し、かつ遅延された信号を加算することによって、補償された平滑出力を作る減衰回路および加算回路を詳細に示す図である。
【図１０】図10は、本発明のFIRフィルタおよびそのインパルス応答を詳細に示す図である。
【図１１】図11は、本発明のIIRフィルタおよびそのインパルス応答を詳細に示す図である。
【図１２】図12は、IIRフィルタを詳細に示す図11において用いられる遅延回路を詳細に示す図である。
【図１３】図13は、入力信号からの２つのインタリーブされた標本値を同時処理する本発明によるFIRフィルタを詳細に示す図である。
【図１４】図14は、２次パルスとメインパルスとの間の遅延が偶数である時に、図13に示すFIRフィルタに対しどのようにしてインパルス応答が発生するかを説明する図である。
【図１５】図15は、２次パルスとメインパルスとの間の遅延が奇数である時に、図13に示すFIRフィルタに対しどのようにしてインパルス応答が発生するかを説明する図である。
【図１６】図16は、入力信号からの２つのインタリーブされた標本値を同時処理する本発明によるIIRフィルタを詳細に示す図である。
【図１７】図17は、２次パルスとメインパルスとの間の遅延が偶数である時に、図16に示すIIRフィルタに対しどのようにしてインパルス応答が発生するかを説明する図である。
【図１８】図18は、２次パルスとメインパルスとの間の遅延が奇数である時に、図16に示すIIRフィルタに対しどのようにしてインパルス応答が発生するかを説明する図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５Ａ−Ｃ】
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【図５Ｄ−Ｆ】
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【図６Ａ−Ｅ】
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【図６Ｆ−Ｊ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【手続補正書】
【提出日】平成17年1月4日(2005.1.4)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５Ａ−Ｃ】
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【図５Ｄ−Ｆ】
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【図６Ａ−Ｅ】
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【図６Ｆ−Ｊ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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