(57)【要約】    【課題】エミッタ直下の不純物プロファイルを変化させずにエミッタ抵抗、ベース抵抗を低減する。    【解決手段】半導体基板上に形成した結晶構造を有するエミッタ電極及びベース電極にそれぞれイオン注入することによりアモルファス化し、その後、熱処理して固相成長させる。このとき、イオンを注入する入射角度は、前記半導体基板に対して鉛直方向を基準とした場合、以下の式を満たすようにする。θ≧π／２−ｔａｎ-1（Ｔ／Ｗ）  なお、θ：入射角度（ラジアン）、Ｔ：エミッタ電極下の絶縁膜の厚さ、Ｗ：エミッタコンタクト幅とする。【選択図】      図３
2005166831.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成した結晶構造を有するエミッタ電極にイオン注入することによりアモルファス化し、その後、熱処理して固相成長させることを特徴とするバイポーラトランジスタの製造方法。
【請求項２】
半導体基板上に形成した結晶構造を有するエミッタ電極及びベース電極にそれぞれイオン注入することによりアモルファス化し、その後、熱処理して固相成長させることを特徴とするバイポーラトランジスタの製造方法。
【請求項３】
イオンを注入する入射角度は、前記半導体基板に対して鉛直方向を基準とした場合、以下の式を満たすことを特徴とする請求項１又は２に記載のバイポーラトランジスタの製造方法。
θ≧π／２−ｔａｎ-1（Ｔ／Ｗ）
θ：入射角度（ラジアン）
Ｔ：エミッタ電極下の絶縁膜の厚さ
Ｗ：エミッタコンタクト幅
【請求項４】
前記エミッタ電極の側壁に保護膜を形成した後にイオン注入することを特徴とする請求項１〜３のいずれか１項に記載のバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、バイポーラトランジスタの製造方法に関する。
【背景技術】
【０００２】
従来、バイポーラトランジスタの一つとして、エピタキシャルベース層を有する縦型ＮＰＮ構造のバイポーラトランジスタがあり、ベース層にシリコン−ゲルマニウム混晶層を用いて構成したヘテロ接合バイポーラトランジスタ（以下「ＳｉＧｅＨＢＴ」とする）が知られている。かかるＳｉＧｅＨＢＴは、通信装置の周波数変換器等に使用するために高速動作が要求されるデバイスとして広く用いられている。
【０００３】
図９にＳｉＧｅＨＢＴの構造を示しており、１００はＰ型の半導体基板、１１０は前記半導体基板１００内に形成されたＮ型埋め込み領域、１２０は前記半導体基板１００の表面に形成したＮ型エピタキシャル層、１３０は前記Ｎ型エピタキシャル層１２０中に形成したＮ型ＳＩＣ（Selection Implantation Collector）からなるコレクタ領域、１４０は同じく前記Ｎ型エピタキシャル層１２０中に形成したＮ型のコレクタ引出し領域である。また、１５０はＧｅを含むＰ型エピタキシャル層（ＳｉＧｅ層）からなるベース領域であり、１６０はＰ型エピタキシャルベース層、１７０は多結晶化したＳｉＧｅ層からなる外部ベース領域（Ｐ型）である。また、１８０は多結晶Ｓｉから不純物拡散させて形成したエミッタ領域（Ｎ型）であり、１９０は多結晶Ｓｉからなるエミッタ電極である。また、２００は絶縁膜、２１０は素子分離層、３００は金属シリサイド層である。
【０００４】
上述したように、ＳｉＧｅＨＢＴは高速動作が要求されるデバイスに用いられるため、高周波特性の改善要求が強く、その改善策の一つとして、駆動電流を低減させ、高速・低消費電力動作を阻害する要因となる寄生抵抗の低減化が図られている。
【０００５】
図１０にＳｉＧｅＨＢＴの寄生抵抗を示しており、ベース抵抗Ｒｂは、エミッタ直下のベース幅と面積、及び不純物濃度で決まる内部ベース抵抗Ｒｂ−１と、ベース引出し電極やタングステンプラグなどの抵抗で決まる外部ベース抵抗Ｒｂ−２との和で決まる。なお、Ｒｃ−１は内部コレクタ抵抗、Ｒｃ−２は外部コレクタ抵抗である。
【０００６】
他方、エミッタ抵抗はエミッタ領域の面積、深さ、及び不純物濃度で決まる内部エミッタ抵抗Ｒｅ−１と、エミッタ電極、タングステンプラグなどで決まる外部エミッタ抵抗Ｒｅ−２との和で決まる。
【０００７】
寄生抵抗を低減させる方法として、エピタキシャルベース層１６０のドーピング濃度を増加させるか、このエピタキシャルベース層１６０を厚膜化させてベース抵抗の低減を図る方法が知られている（例えば、特許文献１を参照。）。
【特許文献１】特開２０００−１２４２２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、ベース抵抗を低減させるために、前述したようにエピタキシャルベース層１６０のドーピング濃度を増加させるか、あるいはこのエピタキシャルベース層１６０を厚膜化させた場合、エピタキシャルベース層１６０が非選択エピタキシャル成長を用いたものであって、半導体基板１００上にＳｉＧｅ層を成長させると同時に、前記半導体基板１００の周囲の酸化膜及び窒化膜等の絶縁膜２００上にもＳｉＧｅ多結晶膜を成長させたとすると、デバイスとしての活性層となるエミッタ直下のベース領域の不純物プロファイルまで変えることになってしまい、トランジスタ特性を示す指針の一つである遮断周波数の低下を招くおそれがあった。この遮断周波数は、縦方向の不純物プロファイルを浅くすることが重要とされているからである。
【０００９】
また、当然ながら寄生抵抗のうちエミッタ抵抗についても、これが大きければエミッタ−ベース間順方向電圧に対するコレクタ電流、ベース電流の伸びを示すドライブ能力の低下を引起すため、可及的に小さくすることが望ましい。
【００１０】
そこで、エミッタ抵抗を低減させる試みとして、エミッタ電極１９０に注入する不純物濃度を増加させることが考えられたが、この場合、エミッタ電極１９０からの熱拡散でエピタキシャルベース層１６０に形成したエミッタ領域１８０の不純物濃度まで増加させてしまい、エミッタ−ベース間耐圧やエミッタ−ベース間接合容量を上昇させてしまうという問題があった。
【００１１】
本発明は、上記課題を解決することのできるバイポーラトランジスタの製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
請求項１記載の本発明では、半導体基板上に形成した結晶構造を有するエミッタ電極にイオン注入することによりアモルファス化し、その後、熱処理して固相成長させることとした。
【００１３】
請求項２記載の本発明では、半導体基板上に形成した結晶構造を有するエミッタ電極及びベース電極にそれぞれイオン注入することによりアモルファス化し、その後、熱処理して固相成長させることとした。
【００１４】
請求項３記載の本発明では、イオンを注入する入射角度は、前記半導体基板に対して鉛直方向を基準とした場合、以下の式を満たすこととした。
θ≧π／２−ｔａｎ-1（Ｔ／Ｗ）
θ：入射角度（ラジアン）
Ｔ：エミッタ電極下の絶縁膜の厚さ
Ｗ：エミッタコンタクト幅
【００１５】
請求項４記載の本発明では、前記エミッタ電極の側壁に保護膜を形成した後にイオン注入することとした。
【発明の効果】
【００１６】
（１）請求項１記載の本発明では、エミッタ領域の不純物濃度を増加させてエミッタ−ベース間耐圧やエミッタ−ベース間接合容量を上昇させることなくドライブ能力を向上させることができる。
【００１７】
（２）請求項２記載の本発明では、エミッタ領域の不純物濃度を増加させてエミッタ−ベース間耐圧やエミッタ−ベース間接合容量を上昇させたり、エミッタ直下のベース領域の不純物プロファイルを変化させたりすることなく、ドライブ能力や遮断周波数を向上させることができる。
【００１８】
（３）請求項３記載の本発明では、エミッタ直下のエピタキシャルベース層に不純物が注入されることを最小限に抑えることができるので、エミッタ電極を突き抜けた原子によるエピタキシャルベース層へのダメージが抑制できる。
【００１９】
（４）請求項４記載の本発明では、エミッタ電極側壁からエミッタ電極直下近傍への不純物の注入が防止され、エピタキシャルベース層へのダメージを、より効果的に防止できる。
【発明を実施するための最良の形態】
【００２０】
本発明に係るバイポーラトランジスタの製造方法は、エミッタ電極の低抵抗化を図るために、半導体基板上に形成した結晶構造を有するエミッタ電極にイオン注入することによりアモルファス化し、その後、熱処理して固相成長させるようにしたものである。
【００２１】
エミッタ電極は多結晶シリコン膜で形成することができ、これにイオン注入で不純物を注入して多結晶を破壊、すなわちアモルファス化させ、その後の熱処理により前記アモルファスを固相成長させてグレンサイズを大きくして多結晶シリコン膜の電気抵抗を低下させるようにしている。
【００２２】
多結晶シリコンの抵抗率は、キャリアが結晶粒子間を通過する回数が少ないほど、換言すれば結晶粒子径が大きいほど抵抗率は小さいので、前記熱処理は低温で長時間実行し、アモルファスを十分に再結晶化させて粒子径（グレンサイズ）を大きくすることが望ましい。
【００２３】
また、多結晶シリコンをアモルファス化するためのイオン注入において用いられる原子としては、ＳｉやＧｅやその他不活性原子を用いることが好ましい。これらのように母体材料（本実施形態では前記多結晶シリコンとなる）に不純物電位を形成しない原子の中から少なくとも一種類を選択して用いるとよい。
【００２４】
また、エミッタ電極のみならず、同じく多結晶シリコン膜で形成したベース電極にも上述同様にイオンを注入することにより一旦アモルファス化し、その後、これも低温で長時間熱処理してアモルファスを固相成長させてグレンサイズを大きくしてベース電極の抵抗を下げることもできる。
【００２５】
ところで、イオン注入時においては、注入された不純物がデバイスの活性層に到達して結晶欠陥を生起させるおそれがあるので、これを防止する必要がある。
【００２６】
例えば、図１で示す構造のＳｉＧｅＨＢＴがある。図中、１は半導体基板、１０はＮ+埋め込み層、１１はＮ型エピタキシャル層、１２，１６，２０は絶縁膜、１３はコレクタ取り出し層、１４は素子分離層、２２はエミッタ電極である。かかるＳｉＧｅＨＢＴにおいて、前記半導体基板１における仮想鉛直軸ａに対して浅い入射角度でイオン注入を行うと、図２に示すような領域Ａ，Ｂにまでイオンが注入されてエピタキシャルベース層１８に結晶性ダメージが発生し、エミッタ−ベース間及びベース−コレクタ間の接合リーク電流の増加や歩留まり低下を招くおそれがある。
【００２７】
図２においてＡ，Ｂはダメージ懸念領域を示しており、領域Ａは外部ベース領域となるベース−コレクタ接合近傍であり、領域Ｂはエミッタ直下となるエミッタ−ベース接合近傍である。
【００２８】
そのために、本実施の形態ではより好ましいイオン注入の条件として、イオンを注入する入射角度を、半導体基板に対して鉛直方向を基準とした場合、以下の式（１）を満たすこととした。
【００２９】
θ≧π／２−ｔａｎ-1（Ｔ／Ｗ）・・・・・式（１）
このとき、
θ：入射角度（ラジアン）
Ｔ：エミッタ電極下の絶縁膜の厚さ
Ｗ：エミッタコンタクト幅
である。
【００３０】
これにより、多結晶シリコン膜からなるエミッタ電極２２を突き抜けた原子によって不純物がエミッタ直下のエピタキシャルベース層１８へ注入されることを可及的に防止でき、このエピタキシャルベース層１８へのダメージを抑制することができるのである。
【００３１】
さらに、好ましくは、イオンの注入を実施するのは、図３に示すように、少なくともエミッタ電極２２の側壁２４に保護膜２５（サイドウォール）を形成した後に行うようにする。つまり、半導体基板１の仮想鉛直軸ａに対して、上記式（１）の条件を満たす所定の入射角度でイオン注入を行う際に、前記保護膜２５を形成した状態で行うことにより、エミッタ電極２２の側壁２４方向からエミッタ直下近傍への不純物の注入が防止でき、やはりエピタキシャルベース層１８へのダメージを回避することができる。
【００３２】
以下、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ及び本発明を適用したＳｉＧｅＨＢＴを同一基板上に形成するプロセスを通して、本発明の実施形態を、図面を参照しながら具体的に説明する。なお、ここでは上記プロセスを第１〜第５の工程に分け、各工程完了時におけるＳｉＧｅＨＢＴの状態を図示しており、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタについては省略している。
【００３３】
（第１工程  図４）
第１工程では、Ｐ型シリコン基板上をフッ酸などの薬液による酸化膜除去（犠牲酸化）した後に熱酸化を行い、２５０ｎｍ程度の酸化膜を形成する。次に、レジストパターンを用いたドライエッチングにより、ＳｉＧｅＨＢＴ形成領域の酸化膜を開口する。次に１２００℃程度でＳｂ２０３を用いたＳｂの気相拡散により、Ｎ+埋め込み層１０を形成する。その後、フッ酸などの薬液により基板表面の酸化膜を除去した後、エピタキシャル法で１．０Ω・ｃｍ、０．４μｍのＮ型エピタキシャル層（以下「Ｎ−エピ」ともいう）１１を形成する。次に、前記Ｎ型エピタキシャル層１１の表面に、一般的に用いられているＬＯＣＯＳ技術により３００〜５００ｎｍ程度のフィールド酸化膜１２を形成する。
【００３４】
次にＬＯＣＯＳ形成時に発生したダメージ層を除去するために、熱酸化（ＰＲＥ．ＯＸ）により１０ｎｍ程度の膜厚で酸化膜を形成し、その後、レジストパターンを用いたイオン（Ｐ+）注入を所定条件下で行い、図示しないＰＭＯＳ領域にはＮ型Ｗｅｌｌ領域を、また、ＳｉＧｅＨＢＴ領域にはコレクタ取り出し層１３を形成する。
【００３５】
さらに、レジストパターンを用いたイオン（Ｂ+）注入を所定条件の下で行い、ＮＭＯＳ形成領域にＰ型Ｗｅｌｌ領域を、バイポーラ部分にはＰ型素子分離層１４を形成する。なお、ＭＯＳ領域のＡｃｔｉｖｅ上表面には、閾値電圧調整用のイオン注入が必要に応じて行われ、複数の閾値電圧を有するＭＯＳが形成されるが、ここではその工程を省略している。
【００３６】
次に、フッ酸などの薬液により前記酸化膜（ＰＲＥ．ＯＸ）の除去を行った後、熱酸化を行い５〜８ｎｍの酸化膜(ゲート酸化膜)１５を形成し、次に、減圧ＣＶＤ法などでＰ−ＤＡＳ（P−Doped Amorphous Silicon）などの低抵抗半導体膜を１００ｎｍ程度形成し、つぎに常圧ＣＶＤ法などでタングステンシリサイドを１００ｎｍ程度形成した後、レジストパターンを用いたＲＩＥ（反応性イオンエッチング）などのドライエッチングにより、前記タングステンシリサイド及び前記Ｐ−ＤＡＳを除去してゲート電極を形成し、その後、８００℃で１０分程度の熱処理を行う。
【００３７】
次に、レジストパターンを用いたイオン（ＢＦ2+）注入を所定条件下で行い、ＰＭＯＳ領域のソース／ドレイン領域に耐圧向上のためにＰ型層及びＮ型層を形成する。
【００３８】
次に、レジストパターンを用いたイオン（Ａｓ+）注入を所定条件下で行い、ＮＭＯＳ領域のソース／ドレイン領域に耐圧向上のためにＮ型層及びＰ型層を形成する。
【００３９】
次に、減圧ＣＶＤ法などで酸化膜を３０ｎｍ程度形成する。その後、８５０℃で３０分程度の酸素雰囲気中で熱処理を行い、不純物の活性化を行う。
【００４０】
次に、減圧ＤＶＤ法などでＰ−ＤＡＳを１３０ｎｍ程度形成し、全面エッチバックを行い、ゲート電極側壁にＬＤＤ（Lightly Doped Drain）サイドウォールを形成する。
【００４１】
次に、レジストパターンを用いたイオン（ＢＦ2+）注入を所定条件下で行い、ＰＭＯＳ領域にソース／ドレインを形成する。
【００４２】
次にレジストパターンを用いたイオン（Ａｓ+）注入を所定条件で行い、ＮＭＯＳ領域にソース／ドレインを形成する。
【００４３】
次に、全面エッチバック処理を行い、前記ＬＤＤサイドウォールを除去する。この第１工程終了後における状態を図４に示す。
（第２工程  図５）
第２工程では、まず、減圧ＣＶＤ法などで酸化膜１６を３００ｎｍ程度形成後、８５０℃の窒素雰囲気中で３０分程度熱処理を行う。
【００４４】
次に、レジストパターンを用いてＳｉＧｅＨＢＴのＡｃｔｉｖｅ領域に所定条件でＰ+をイオン注入してＳＩＣ層１７を形成する。
【００４５】
次に、同レジストパターンを用いて、酸化膜１６を下層のＮ−エピ１１表面に到達しないようにドライエッチングするとともにフッ酸などの薬液でのウェットエッチングでＮ−エピ１１表面にダメージが入らないように酸化膜１６を開口し、Ｎ−エピ１１を露出させた後、エピタキシャル法によりＢ（Boron）とＧｅを含むＰ型エピタキシャルベース層（ＳｉＧｅ層）１８を１００〜１５０ｎｍで形成する。この時、Ｎ−エピ１１の露出表面には単結晶ＳｉＧｅ層が、その他のＳｉＯ2表面には多結晶ＳｉＧｅ層が形成される。
【００４６】
次にレジストパターンを用いたドライエッチングにより、ＳｉＧｅＨＢＴのベース領域を形成する。この第２工程終了後における状態を図５に示す。
（第３工程  図６）
第３工程では、まず、減圧ＣＶＤ法などで１００ｎｍ程度の酸化膜を形成し、酸化膜硬化のために８００℃の窒素雰囲気中で１０分程度の熱処理を行う。次にレジストパターンを用いたドライエッチングによりＳｉＧｅＨＢＴのエミッタ領域となる部分を覆う酸化膜２０を開口する。
【００４７】
次に、減圧ＣＶＤ法などで１００ｎｍ程度の多結晶シリコン及び１０ｎｍ程度の酸化膜とを順に形成し、レジストパターンを用いてＡｓをイオン注入する。イオン注入後、前段で付けた１０ｎｍ程度の酸化膜をフッ酸などの薬液で除去し、新たに酸化膜２０を１００ｎｍ程度に形成し、８００℃の窒素雰囲気中で１０分程度熱処理を行い、多結晶シリコン中のＡｓを均一に拡散させたのち、１０００℃の窒素雰囲気中で１０秒程度ＲＴＡ（Rapid Thermal Annel）を行い、エミッタ領域２１を形成する。次に、フッ酸などの薬液で熱処理前に形成した酸化膜１００ｎｍを除去する。
【００４８】
次にレジストパターンを用いたドライエッチングにより多結晶シリコンを除去し、ＳｉＧｅＨＢＴのエミッタ電極２２を形成する。
【００４９】
次に、レジストパターンを用いたドライエッチングにより外部ベース領域２３の酸化膜２０を開口する。
【００５０】
次に、同レジストパターンを用いて、ＢＦ2+のイオン注入を行う。そして、減圧ＣＶＤ法で酸化膜を３００ｎｍ程度形成し、ドライエッチングによるエッチバックを行うことで、エミッタ電極２２の側壁２４に、酸化膜からなり、本発明の要部ともなるイオン注入防止用のサイドウォール２５を形成する。２６はベース引出し電極である。この第３工程終了後における状態を図６に示す。
（第４工程  図７）
次に、Ｓｉを４０ｋｅｖ／１ｅ１５ｃｍ-2、エミッタサイズ幅が０．３ｎｍの場合、入射角度は３０〜４５度程度でイオン注入を行う（図３を参照）。この入射角度θは、前述した式（１）を満たすものである。
【００５１】
エミッタ電極２２及びベース引出し電極２６は露出しており、その他の領域は酸化膜２０で覆われているため選択的にイオン注入がされ、イオンが注入された領域がアモルファス化される。
【００５２】
次に６００度の窒素気流中で１５０〜３００分程度の熱処理を行うことで、前記アモルファスを固相成長させる。これにより、エミッタ電極２２及びベース引出し電極２６を形成する多結晶シリコン膜のグレンサイズが大きくなり、いずれも抵抗が低下する。
【００５３】
しかも、この製造方法によれば、エミッタ領域２１の不純物濃度を増加させてエミッタ−ベース間耐圧やエミッタ−ベース間接合容量を上昇させることもなく、ＳｉＧＥＨＢＴのドライブ能力を向上させることができる。
【００５４】
また、エミッタ直下のベース領域の不純物プロファイルを変化させたりすることもない。
【００５５】
さらに、エミッタ直下のエピタキシャルベース層１８に不純物が注入されることを最小限に抑えることができるので、エミッタ電極２２を突き抜けたＳｉ原子によるエピタキシャルベース層１８へのダメージを抑制できる。
【００５６】
また、上記サイドウォール２５により、エミッタ電極２２の側壁２４からエミッタ電極２２の直下近傍への不純物の注入が防止され、エピタキシャルベース層１８へのダメージを、より効果的に防止できる。
【００５７】
次にＣｏやＴｉなどの金属膜を１５ｎｍ程度に、また、金属膜酸化防止膜としてのＴｉＮを３０ｎｍ程度に、順にスパッタを行う。
【００５８】
次にＲＴＰ（Rapid Thermal Process）により、例えば、５００℃の窒素雰囲気中で３０秒程度の熱処理を行い、金属シリサイド２７を形成する。
【００５９】
次に、例えばアンモニア過水などの薬液を用いて酸化膜上の未反応金属膜を除去する。
【００６０】
次に、ＲＴＰを用いて、例えば、７００℃の窒素雰囲気中で３０秒程度の熱処理を行い、金属シリサイド２７を低抵抗化する。この第４工程終了後における状態を図７に示す。
（第５工程  図８）
その後の配線工程は、従来技術と同じ平坦化技術が適応されるものであるが、以下簡単に説明する。
【００６１】
ＴＥＯＳ(Tetla-Ethyl-Ortho-Silicate)を原料としたＨＤＰ−ＣＶＤ法(高密度プラズマ化学気相成長法)などで層間膜となる酸化膜３０を８００〜１０００ｎｍ程度形成する。
【００６２】
次に、ＣＭＰ(化学的機械的研磨)を用いて基板表面を平坦化する。つぎにメタルコンタクト４０を開け、金属シリサイド２７がないコンタクト部分（ＭＯＳ部のソース／ドレイン領域）に関してはコンタクトイオン注入および活性化の熱処理を行い、その後、メタル電極４１、多層配線４２、さらにオーバーコートを形成して、寄生抵抗の低減化が図られたＳｉＧｅＨＢＴを有する半導体装置が形成される。
【図面の簡単な説明】
【００６３】
【図１】本実施の形態に係る半導体装置の説明図である。
【図２】イオン注入時におけるダメージ懸念領域を示す説明図である。
【図３】イオン注入時の状態説明図である。
【図４】本実施の形態に係る半導体装置の製造工程（第１工程）を示す説明図である。
【図５】本実施の形態に係る半導体装置の製造工程（第２工程）を示す説明図である。
【図６】本実施の形態に係る半導体装置の製造工程（第３工程）を示す説明図である。
【図７】本実施の形態に係る半導体装置の製造工程（第４工程）を示す説明図である。
【図８】本実施の形態に係る半導体装置の製造工程（第５工程）を示す説明図である。
【図９】一般的なＳｉＧｅＨＢＴの構造を示す説明図である。
【図１０】ＳｉＧｅＨＢＴの寄生抵抗を示す説明図である。
【符号の説明】
【００６４】
１  半導体基板
１０  Ｎ+埋め込み層
１１  Ｎ−エピ
１８  エピタキシャルベース層
２２  エミッタ電極
２４  側壁
２５  保護膜（サイドウォール）
【図１】
2005166831.tif 000003
【図２】
2005166831.tif 000004
【図３】
2005166831.tif 000005
【図４】
2005166831.tif 000006
【図５】
2005166831.tif 000007
【図６】
2005166831.tif 000008
【図７】
2005166831.tif 000009
【図８】
2005166831.tif 000010
【図９】
2005166831.tif 000011
【図１０】
2005166831.tif 000012