(57)【要約】  【課題】  強誘電体又は高誘電体からなる容量絶縁膜を有し、ＣＯＢ型の容量素子構造を有する半導体装置において、ビット線の信号伝播を高速化すると共に隣接ビット線間のノイズを低減することができるようにする。  【解決手段】  半導体装置は、強誘電体からなる容量絶縁膜２１を用いた複数の容量素子２３と、容量素子２３の上方、下方及び側方を覆う下部水素バリア膜１８及び上部水素バリア膜２５と、容量素子２３の下方に形成され、各容量素子２３と選択的に接続されるビット線１６と、複数の容量素子２３の上方に形成された第１のサブビット線２８とを備えている。第１のサブビット線２８は、ビット線１６と比べて抵抗率が低く、且つ水素バリア膜１８、２５の外側の少なくとも２箇所においてビット線１６と電気的に接続されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
それぞれが強誘電体又は高誘電体からなる容量絶縁膜を用いた複数の容量素子と、
前記複数の容量素子の上方、下方及び側方を覆う水素バリア膜と、
前記複数の容量素子の下方に形成され、前記各容量素子と選択的に接続される第１の配線と、
前記複数の容量素子の上方に形成された第１のサブ配線とを備え、
前記第１のサブ配線は、前記第１の配線と比べて抵抗率が低く、且つ前記水素バリア膜の外側の少なくとも２箇所において前記第１の配線と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記第１のサブ配線と同一の配線層に形成された第１のシールド配線をさらに備え、
前記第１のシールド配線は、前記第１のサブ配線とは絶縁され且つ前記第１のサブ配線の少なくとも一部と隣接するように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の配線と同一の配線層に形成された第１のシールド配線をさらに備え、
前記第１のシールド配線は、前記第１の配線とは絶縁され且つ前記第１の配線の少なくとも一部と隣接するように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のシールド配線は、接地電圧又は電源電圧が印加されることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第１のサブ配線と同一の配線層に形成された第１のシールド配線と、
前記第１の配線と同一の配線層に形成された第２のシールド配線とをさらに備え、
前記第１のシールド配線は、前記第１のサブ配線とは絶縁され且つ前記第１のサブ配線の少なくとも一部と隣接するように配置され、
前記第２のシールド配線は、前記第１の配線とは絶縁され且つ前記第１の配線の少なくとも一部と隣接するように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１の配線と同一の配線層に形成された第２の配線と、
前記複数の容量素子の上方であって前記第１のサブ配線と異なる配線層に形成された第２のサブ配線とをさらに備え、
前記第２のサブ配線は、前記第２の配線と比べて抵抗率が低く、且つ前記水素バリア膜の外側の少なくとも２箇所において前記第２の配線と電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記複数の容量素子の下方であって前記第１の配線と異なる配線層に形成された第２の配線と、
前記複数の容量素子の上方であって前記第１のサブ配線と異なる配線層に形成された第２のサブ配線とをさらに備え、
前記第２のサブ配線は、前記第２の配線と比べて抵抗率が低く、且つ前記水素バリア膜の外側の少なくとも２箇所において前記第２の配線と電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１のサブ配線と同一の配線層に形成された第１のシールド配線と、
前記第２のサブ配線と同一の配線層に形成された第２のシールド配線とをさらに備え、
前記第１のシールド配線は、前記第１のサブ配線とは絶縁され且つ前記第１のサブ配線の少なくとも一部と隣接するように配置され、
前記第２のシールド配線は、前記第２のサブ配線とは絶縁され且つ前記第２のサブ配線の少なくとも一部と隣接するように配置されていることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記第１の配線と同一の配線層に形成された第１のシールド配線と、
前記第２の配線と同一の配線層に形成された第２のシールド配線とをさらに備え、
前記第１のシールド配線は、前記第１の配線とは絶縁され且つ前記第１の配線の少なくとも一部と隣接するように配置され、
前記第２のシールド配線は、前記第２の配線とは絶縁され且つ前記第２の配線の少なくとも一部と隣接するように配置されていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記第１のシールド配線及び第２のシールド配線は、接地電圧又は電源電圧が印加されることを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
前記第１の配線と同一の配線層に形成された第１のシールド配線と、
前記第２の配線と同一の配線層に形成された第２のシールド配線と、
前記第１のサブ配線と同一の配線層に形成された第３のシールド配線と、
前記第２のサブ配線と同一の配線層に形成された第４のシールド配線とをさらに備え、
前記第１のシールド配線は、前記第１の配線とは絶縁され且つ前記第１の配線の少なくとも一部と隣接するように配置され、
前記第２のシールド配線は、前記第２の配線とは絶縁され且つ前記第２の配線の少なくとも一部に隣接するように配置され、
前記第３のシールド配線は、前記第１のサブ配線とは絶縁され且つ前記第１のサブ配線の少なくとも一部と隣接するように配置され、
前記第４のシールド配線は、前記第２のサブ配線とは絶縁され且つ前記第２のサブ配線の少なくとも一部と隣接するように配置されていることを特徴とする請求項７に記載の半導体装置。
【請求項１２】
前記第１のシールド配線、第２のシールド配線、第３のシールド配線及び第４のシールド配線は、接地電圧又は電源電圧が印加されることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量絶縁膜に強誘電体又は高誘電体を用いた容量素子を有する半導体装置に関する。
【背景技術】
【０００２】
容量絶縁膜に強誘電体又は高誘電体を用いた容量素子を有する半導体装置は、ヒステリシス特性による残留分極や高い比誘電率を有しているため、不揮発性メモリ装置又はＤＲＡＭ（動的ランダムアクセスメモリ）装置の分野において、酸化シリコン又は窒化シリコンを容量絶縁膜に用いた容量素子を有する半導体装置と置き換わる可能性がある。
【０００３】
ここで、メモリセル構造の一種として、例えば特許文献１に開示されているように、セルトランジスタと接続されるビット線を容量素子の下側に配置するＣＯＢ（Ｃａｐａｃｉｔｏｒ−Ｏｖｅｒ−Ｂｉｔｌｉｎｅ）型が知られている。このＣＯＢ型メモリセル構造は、半導体基板とビット線とを接続するコンタクトを容量素子の側方に配置せずに、容量素子の下方の領域に配置することができるため、メモリセルの平面積を小さくすることができ、従って高集積化が可能となる。
【０００４】
以下、従来の容量絶縁膜に強誘電体又は高誘電体を用いたＣＯＢ型メモリセルを有する半導体装置について図面を参照しながら説明する。
【０００５】
図１０（ａ）は従来の半導体装置におけるメモリセルの平面構成を示し、図１０（ｂ）は図１０（ａ）のXb−Xb線における断面構成を示している。
【０００６】
図１０（ａ）及び図１０（ｂ）に示すように、半導体基板１００における素子分離領域１０１により区画されてなる素子活性領域には、ゲート電極１０２及び拡散層１０３からなるＭＯＳトランジスタが形成されている。
【０００７】
ＭＯＳトランジスタを含め半導体基板１００の主面は第１の層間絶縁膜１０４により覆われている。第１の層間絶縁膜１０４には、ＭＯＳトランジスタの拡散層１０３との導通を図る第１のコンタクトプラグ１０５が形成され、第１の層間絶縁膜１０４の上には第１のコンタクトプラグ１０５と接続されたビット線１０６が形成されている。
【０００８】
第１の層間絶縁膜１０４の上にはビット線１０６を覆う第２の層間絶縁膜１０７が形成され、第２の層間絶縁膜１０７上におけるＭＯＳトランジスタの形成領域の上側部分には、絶縁性の下部水素バリア膜１０８が形成されている。この下部水素バリア膜１０８により、製造時に容量素子の下方から侵入する水素を防止することができる。
【０００９】
下部水素バリア膜１０８、第２の層間絶縁膜１０７及び第１の層間絶縁膜１０４におけるＭＯＳトランジスタの他の拡散層の上側部分には、該拡散層と電気的な導通を図る第２のコンタクトプラグ１０９が形成されている。第２のコンタクトプラグ１０９の上には、白金からなる下部電極１１０、強誘電体からなる容量絶縁膜１１１及び白金からなる上部電極１１２により構成された容量素子１１３が形成されている。
【００１０】
各容量素子１１３は第３の層間絶縁膜１１４により覆われ、該第３の層間絶縁膜１１４は上部水素バリア膜１１５により覆われている。上部水素バリア膜１１５の周縁部は下部水素バリア膜１０８と接続されており、これにより、容量素子１１３の側方及び上方からの水素の浸入が防止される。第２の層間絶縁膜１０７の上には、上部水素バリア膜１１５を覆うように第４の層間絶縁膜１１６が形成されている。
【００１１】
図１１は図１０（ａ）のXI−XI線における断面構成を示し、図１２はビット線１０６と下部水素バリア膜１０８を基板側（下側）からみた平面構成を示している。図１１に示すように、各ビット線１０６は第２の層間絶縁膜１０７の１つの層にのみ形成されており、図１２に示すように、１つの層にのみ形成されたビット線１０６がセンスアンプ列１２０と接続されている。
【特許文献１】特開平９−１２１０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
一般に、強誘電体又は高誘電体を容量絶縁膜に用いた容量素子１１３は、製造過程で結晶化を図るための温度が約４００℃〜８００℃の熱処理が施される。この熱処理の影響を考慮して、ビット線１０６はアルミニウム又は銅を主成分とする材料で形成することは不可能であり、従って、ビット線１０６は、通常、タングステンを含む材料で形成される。
【００１３】
しかしながら、タングステンのシート抵抗は約１０Ω程度もあり、高速動作（高速な信号伝播）に対して配線抵抗としてはけっして低くはなく、従来例においては、ビット線信号の伝播速度を低下させるという問題がある。
【００１４】
また、半導体装置の微細化に伴う配線間容量の増大が回路設計上の課題となってきている。特に、配線同士が隣接して生じる隣接配線間容量は、各信号線の駆動時間を遅延させる。従来例においては、すべてのビット線１０６が１つの配線層に形成されており、その結果、ビット層１０６は密に配置されることになる。従って、微細化を図るためには、ビット線１０６同士の間隔を配線層における最小ピッチに合わせて配置することが多く、従来の配線構造を有する半導体装置では、隣接ビット線間容量が増大してしまう。その結果、隣接ビット線間ノイズが増大して、メモリセルから必要な電位をビット線１０６に読み出すことが困難になってしまうという問題がある。
【００１５】
本発明は、前記従来の問題を解決し、強誘電体又は高誘電体からなる容量絶縁膜を有し、ＣＯＢ型の容量素子構造を有する半導体装置において、ビット線の信号伝播を高速化すると共に、隣接ビット線間のノイズを低減することができるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明は、ＣＯＢ型メモリセルを有する半導体装置を、容量素子の下側に形成されるビット線に対して、ビット線よりも抵抗が小さいサブビット線を容量素子の上側に並列に設ける構成とする。
【００１７】
具体的に、本発明に係る半導体装置は、それぞれが強誘電体又は高誘電体からなる容量絶縁膜を用いた複数の容量素子と、複数の容量素子の上方、下方及び側方を覆う水素バリア膜と、複数の容量素子の下方に形成され、各容量素子と選択的に接続される第１の配線と、複数の容量素子の上方に形成された第１のサブ配線とを備え、第１のサブ配線は、第１の配線と比べて抵抗率が低く、且つ水素バリア膜の外側の少なくとも２箇所において第１の配線と電気的に接続されている。
【００１８】
本発明の半導体装置によると、容量素子と選択的に接続される第１の配線と比べて抵抗率が低く且つ水素バリア膜の外側の少なくとも２箇所において第１の配線と電気的に接続された第１のサブ配線が設けられているため、第１の配線の信号伝播速度を向上することができる。
【００１９】
本発明の半導体装置は、第１のサブ配線と同一の配線層に形成された第１のシールド配線をさらに備え、第１のシールド配線は、第１のサブ配線とは絶縁され且つ第１のサブ配線の少なくとも一部と隣接するように配置されていることが好ましい。このように、第１のサブ配線と同一の配線層に第１のシールド配線を設けることにより、隣接サブ配線間容量が低減し且つ第１の配線の配線容量が増大するため、外部からのノイズの影響を受けにくくなるので、ノイズ耐性を高めることができる。
【００２０】
また、本発明の半導体装置は、第１の配線と同一の配線層に形成された第１のシールド配線をさらに備え、第１のシールド配線は、第１の配線とは絶縁され且つ第１の配線の少なくとも一部と隣接するように配置されていることが好ましい。このように、第１の配線と同一の配線層に第１のシールド配線を設けることにより、隣接配線間容量が低減し且つ第１の配線の配線容量が増大するため、外部からのノイズの影響を受けにくくなるので、ノイズ耐性を高めることができる。
【００２１】
また、この場合に、第１のシールド配線は接地電圧又は電源電圧が印加されることが好ましい。
【００２２】
また、本発明の半導体装置は、第１のサブ配線と同一の配線層に形成された第１のシールド配線と、第１の配線と同一の配線層に形成された第２のシールド配線とをさらに備え、第１のシールド配線は、第１のサブ配線とは絶縁され且つ第１のサブ配線の少なくとも一部と隣接するように配置され、第２のシールド配線は、第１の配線とは絶縁され且つ第１の配線の少なくとも一部と隣接するように配置されていることが好ましい。
【００２３】
本発明の半導体装置は、第１の配線と同一の配線層に形成された第２の配線と、複数の容量素子の上方であって第１のサブ配線と異なる配線層に形成された第２のサブ配線とをさらに備え、第２のサブ配線は、第２の配線と比べて抵抗率が低く、且つ水素バリア膜の外側の少なくとも２箇所において第２の配線と電気的に接続されていることが好ましい。このように、サブ配線が階層構造を有するため、サブ配線間同士の間隔を広げられるので、ノイズ耐性がより向上し且つ半導体装置の占有面積を縮小することが可能となる。
【００２４】
本発明の半導体装置は、複数の容量素子の下方であって第１の配線と異なる配線層に形成された第２の配線と、複数の容量素子の上方であって第１のサブ配線と異なる配線層に形成された第２のサブ配線とをさらに備え、第２のサブ配線は、第２の配線と比べて抵抗率が低く、且つ水素バリア膜の外側の少なくとも２箇所において第２の配線と電気的に接続されていることが好ましい。このように、第１の配線及び第２の配線並びに第１のサブ配線及び第２のサブ配線は共に階層構造を有するため、配線間同士及びサブ配線間同士の間隔を共に広げられるので、ノイズ耐性がさらに向上し且つ半導体装置の占有面積を縮小することが可能となる。
【００２５】
本発明の半導体装置は、第２の配線及び第２のサブ配線をも備えている場合に、第１のサブ配線と同一の配線層に形成された第１のシールド配線と、第２のサブ配線と同一の配線層に形成された第２のシールド配線とをさらに備え、第１のシールド配線は、第１のサブ配線とは絶縁され且つ第１のサブ配線の少なくとも一部と隣接するように配置され、第２のシールド配線は、第２のサブ配線とは絶縁され且つ第２のサブ配線の少なくとも一部と隣接するように配置されていることが好ましい。このように、第１のサブ配線と隣接する第１のシールド配線及び第２のサブ配線と隣接する第２のシールド配線を設けることにより、隣接サブ配線間容量が低減し且つ第１及び第２の配線の配線容量が増大するため、外部からのノイズの影響をより受けにくくなるので、ノイズ耐性を一層高めることができる。
【００２６】
本発明の半導体装置は、第２の配線及び第２のサブ配線もを備えている場合に、第１の配線と同一の配線層に形成された第１のシールド配線と、第２の配線と同一の配線層に形成された第２のシールド配線とをさらに備え、第１のシールド配線は、第１の配線とは絶縁され且つ第１の配線の少なくとも一部と隣接するように配置され、第２のシールド配線は、第２の配線とは絶縁され且つ第２の配線の少なくとも一部と隣接するように配置されていることが好ましい。このように、第１のサブ配線と同一の配線層に形成された第１のシールド配線と、第２のサブ配線と同一の配線層に形成された第２のシールド配線とをさらに備えているため、第１及び第２の隣接サブ配線間容量が低減し且つ第１及び第２の配線の配線容量が増大するため、外部からのノイズの影響をより受けにくくなるので、ノイズ耐性を一層高めることができる。
【００２７】
さらにこの場合に、第１のシールド配線及び第２のシールド配線は、接地電圧又は電源電圧が印加されることが好ましい。
【００２８】
本発明の半導体装置は、第２の配線及び第２のサブ配線をも備えている場合に、第１の配線及び第２の配線と同一の配線層に形成された第１のシールド配線及び第２のシールド配線と、第１のサブ配線と同一の配線層に形成された第３のシールド配線と、第２のサブ配線と同一の配線層に形成された第４のシールド配線とをさらに備え、第１のシールド配線は、第１の配線とは絶縁され且つ第１の配線の少なくとも一部と隣接するように配置され、第２のシールド配線は、第２の配線とは絶縁され且つ第２の配線の少なくとも一部に隣接するように配置され、第３のシールド配線は、第１のサブ配線とは絶縁され且つ第１のサブ配線の少なくとも一部と隣接するように配置され、第４のシールド配線は、第２のサブ配線とは絶縁され且つ第２のサブ配線の少なくとも一部と隣接するように配置されていることが好ましい。
【００２９】
この場合に、第１のシールド配線、第２のシールド配線、第３のシールド配線及び第４のシールド配線は、接地電圧又は電源電圧が印加されることが好ましい。
【発明の効果】
【００３０】
本発明に係る半導体装置によると、容量素子を選択的にアクセスするビット線の信号伝播を高速化することができ、また、隣接ビット線間のノイズを低減することができる。
【発明を実施するための最良の形態】
【００３１】
本発明の一実施形態について図面を参照しながら説明する。
【００３２】
図１（ａ）は本発明の一実施形態に係る半導体装置におけるメモリセルの平面構成を示し、図１（ｂ）は図１（ａ）のIb−Ib線における断面構成を示している。
【００３３】
まず、図１（ａ）に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板１０におけるシャロウトレンチ分離からなる素子分離領域１１により区画されてなる素子活性領域には、それぞれゲート電極１２及び拡散層１３からなる複数のＭＯＳトランジスタが形成されている。
【００３４】
複数のＭＯＳトランジスタを含め半導体基板１０の主面は、例えば酸化シリコンからなる第１の層間絶縁膜１４により覆われている。第１の層間絶縁膜１４には、図１（ａ）及び図１（ｂ）に示すようにＭＯＳトランジスタの拡散層１３との導通を図るタングステン（Ｗ）からなる第１のコンタクトプラグ１５が形成され、第１の層間絶縁膜１４の上には第１のコンタクトプラグ１５と接続された、高融点金属例えばタングステン（Ｗ）からなる複数のビット線１６が形成されている。
【００３５】
第１の層間絶縁膜１４の上には複数のビット線１６を覆う第２の層間絶縁膜１７が形成され、第２の層間絶縁膜１７上におけるＭＯＳトランジスタの形成領域の上側部分には、絶縁性の下部水素バリア膜１８が形成されている。この下部水素バリア膜１８により、製造時に容量素子の下方から侵入する水素を防止することができる。
【００３６】
下部水素バリア膜１８、第２の層間絶縁膜１７及び第１の層間絶縁膜１４におけるＭＯＳトランジスタの他の拡散層の上側部分には、これら他の拡散層と電気的な導通を図る第２のコンタクトプラグ１９が形成されている。
【００３７】
第２のコンタクトプラグ１９の上には、それぞれ下から順次形成された、白金からなる下部電極２０、強誘電体からなる容量絶縁膜２１及び白金からなる上部電極２２により構成された複数の容量素子２３がアレイ状に形成されている。
【００３８】
各容量素子２３は第３の層間絶縁膜２４により覆われ、該第３の層間絶縁膜２４は、絶縁性の上部水素バリア膜２５により覆われている。ここで、上部水素バリア膜２５の周縁部は、例えばセルアレイを構成する１つのセルプレートごと又は複数のセルプレートごとに下部水素バリア膜１８と接続されており、これにより、容量素子２３の側方及び上方からの水素の浸入を防止している。第２の層間絶縁膜１７の上には、上部水素バリア膜２５を覆うように第４の層間絶縁膜２６が形成されている。
【００３９】
第４の層間絶縁膜２６及び第２の層間絶縁膜１７における下部水素バリア膜１８及び上部水素バリア膜２５の外側の領域には、ビット線１６と電気的な導通を図る第３のコンタクトプラグ２７が形成されている。
【００４０】
第４の層間絶縁膜２６の上には、少なくとも２つの第３のコンタクトプラグ２７と接続された、ビット線１６よりも抵抗率が低い、例えばアルミニウム（Ａｌ）を含む合金からなるサブビット線２８が形成されている。
【００４１】
ここで、図２に図１（ａ）のII−II線における断面構成を示し、図３にサブビット線２８と上部水素バリア膜２６との平面構成を示す。
【００４２】
図３に示すように、本実施形態に係る各サブビット線２８は、下部水素バリア膜１８及び上部水素バリア膜２５の外側の領域においてそれぞれ第３のコンタクトプラグ２７を介してビット線１６の両端部と接続されている。また、各ビット線１６及びサブビット線２８の一端部はセンスアンプ列３０と接続されている。
【００４３】
このように、本実施形態によると、アレイ状の容量素子２３の下側に形成されたビット線１６に対して、下部水素バリア膜１８及び上部水素バリア膜２５の外側の領域において並列に接続されるサブビット線２８を容量素子２３の上方に設けている。さらに、サブビット線２８は、ビット線１６と比べて抵抗率が低いため、センスアンプ列３０に各容量素子２３から読み出された信号電位を伝播する際に、各ビット線１６の信号の伝播速度（動作速度）を高速化することができる。
【００４４】
なお、ビット線１６には、タングステンに代えてポリサイドを用いてもよい。
【００４５】
また、サブビット線２８には、アルミニウム合金に代えて銅又は銅合金を用いてもよい。
【００４６】
また、下部水素バリア膜１８及び上部水素バリア膜２５の材料には、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタンアルミニウム（ＴｉＡｌＯ）、酸化タンタルアルミニウム（ＴａＡｌＯ）、酸化珪化チタン（ＴｉＳｉＯ）又は酸化珪化タンタル（ＴａＳｉＯ）を用いることができる。
【００４７】
また、容量絶縁膜２１には、タンタルニオブ酸ストロンチウムビスマス（ＳｒＢｉ2(ＴａxＮｂ1-x）2Ｏ9）、ジルコニウムチタン酸鉛（Ｐｂ(ＺｒxＴｉ1-x）Ｏ3）、チタン酸バリウムストロンチウム（（ＢａxＳｒ1-x)ＴｉＯ3）、チタン酸ビスマスランタン（（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12）（但し、いずれもｘは０≦ｘ≦１である。）又は五酸化タンタル（Ｔａ2Ｏ5）を用いることができる。
【００４８】
（第１変形例）
以下、本発明の一実施形態の第１変形例について図４を参照しながら説明する。図４は図１（ａ）のII−II線における断面と対応する断面構成を示している。図４において、図１（ｂ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００４９】
図４に示すように、第１変形例に係る半導体装置は、第４の層間絶縁膜２６の上に設けたサブビット線２８同士の間に、例えばアルミニウム合金からなるサブシールド線３１が各サブビット線２８と間隔をおいて設けられている。ここで、サブシールド線３１は、下部水素バリア膜１８及び上部水素バリア膜２５の外側の領域において接地電圧線（図示せず）と接続されている。
【００５０】
第１変形例の特徴として、接地されたサブシールド線３１をサブビット線２８と隣接して設けているため、互いに隣接するサブビット線２８同士からのノイズを低減することができるので、容量素子が保持する電位をビット線１６に確実に読み出すことが可能となる。
【００５１】
なお、サブシールド線３１とサブビット線２８との間隔は、例えばデザインルールが０．１８μｍである場合は、６５ｎｍ〜１μｍ程度が好ましい。但し、この間隔はデザインルールによって変化するため、必ずしもこの６５ｎｍ〜１μｍの値に限定されない。
【００５２】
（第２変形例）
以下、本発明の一実施形態の第２変形例について図５を参照しながら説明する。図５は図１（ａ）のII−II線における断面と対応する断面構成を示している。図５において、図１（ｂ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５３】
図５に示すように、第２変形例に係る半導体装置は、第１の層間絶縁膜１４の上に設けたビット線１６同士の間に、例えばタングステンからなるシールド線４１が各ビット線１６と間隔をおいて設けられている。ここで、シールド線４１は、下部水素バリア膜１８及び上部水素バリア膜２５の外側の領域において接地電圧線と接続されている。
【００５４】
第２変形例の特徴として、接地されたシールド線４１をビット線１６と隣接して設けているため、互いに隣接するビット線１６同士からのノイズを低減することができるので、容量素子が保持する電位をビット線１６に確実に読み出すことが可能となる。
【００５５】
なお、シールド線４１とビット線１６との間隔は、例えばデザインルールが０．１８μｍである場合は、６５ｎｍ〜１μｍ程度が好ましい。但し、この間隔はデザインルールによって変化するため、必ずしもこの６５ｎｍ〜１μｍの値に限定されない。
【００５６】
（第３変形例）
以下、本発明の一実施形態の第３変形例について図６を参照しながら説明する。図６は図１（ａ）のII−II線における断面と対応する断面構成を示している。図６において、図１（ｂ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５７】
図６に示すように、第３変形例に係る半導体装置は、第４の層間絶縁膜２６の上に設けたサブビット線２８同士の間に、例えばアルミニウム合金からなるサブシールド線３１を各サブビット線２８と間隔をおいて設け、且つ、第１の層間絶縁膜１４の上に設けたビット線１６同士の間に、例えばタングステンからなるシールド線４１を各ビット線１６と間隔をおいて設けている。
【００５８】
ここで、サブシールド線３１及びシールド線４１は、下部水素バリア膜１８及び上部水素バリア膜２５の外側の領域においてそれぞれ接地電圧線と接続されている。
【００５９】
第３変形例によると、ビット線１６はシールド線４１と間隔をおいて隣接し、且つ、サブビット線２８はサブシールド線３１と間隔をおいて隣接するように配置しているため、互いに隣接するビット線１６同士、及び互いに隣接するサブビット線２８同士のノイズを低減できるので、容量素子が保持する電位をビット線１６に確実に読み出すことが可能となる。ここで、本変形例は、第１及び第２の変形例よりも高いシールド効果を有する。
【００６０】
（第４変形例）
以下、本発明の一実施形態の第４変形例について図７を参照しながら説明する。図７は図１（ａ）のII−II線における断面と対応する断面構成を示している。図７において、図１（ｂ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６１】
図７に示すように、第４変形例に係る半導体装置は、第４の下部層間絶縁膜２６Ａの上に、アルミニウム合金からなる第１のサブビット線２８Ａと、該第１のサブビット線２８Ａと間隔をおいて隣接するアルミニウム合金からなる第１のサブシールド線３１Ａとを設けている。さらに、第４の下部層間絶縁膜２６Ａ上に形成された第４の上部層間絶縁膜２６Ｂの上に、第２のサブビット線２８Ｂと、該第２のサブビット線２８Ｂと間隔をおいて隣接する第２のサブシールド線３１Ｂとを設けている。ここで、第２のサブビット線２８Ｂは第１のサブシールド線３１Ａの上方に配置され、且つ第２のサブシールド線３１Ｂは第１のサブビット線２８Ａの上方に配置されている。
【００６２】
各サブビット線２８Ａ、２８Ｂは、下部水素バリア膜１８及び上部水素バリア膜２５の外側の領域の少なくとも２箇所、例えば両端部においてビット線１６と接続されている。また、各サブシールド線３１Ａ、３１Ｂは、下部水素バリア膜１８及び上部水素バリア膜２５の外側の領域において接地電圧線とそれぞれ接続されている。
【００６３】
このように、第４変形例によると、各サブビット線２８Ａ、２８Ｂとそれぞれ隣接するサブシールド線３１Ａ、３１Ｂを設けているため、上下斜め方向に隣接するサブビット線２８Ａ、２８Ｂ同士のノイズを低減できるので、容量素子が保持する電位をビット線１６に確実に読み出すことが可能となる。
【００６４】
その上、本変形例においては、第１のサブビット線２８Ａ及び第２のサブビット線２８Ｂを互いに異なる配線層に形成する階層構造とすることにより、第１変形例のような占有面積が増大することがない。
【００６５】
なお、ここでは、第１及び第２のサブビット線２８Ａ、２８Ｂとそれぞれ隣接する第１及び第２のサブシールド線３１Ａ、３１Ｂを設けたが、これらサブシールド線３１Ａ、３１Ｂを設けなくても、サブビット線２８Ａ、２８Ｂを階層化することにより、サブビット線２８Ａ、２８Ｂ同士の間のノイズを低減する効果は得られる。
【００６６】
なお、第１のサブシールド線３１Ａと第１のサブビット線２８Ａとの間隔は、例えばデザインルールが０．１８μｍである場合は、６５ｎｍ〜１μｍ程度が好ましい。但し、この間隔はデザインルールによって変化するため、必ずしもこの６５ｎｍ〜１μｍの値に限定されない。
【００６７】
（第５変形例）
以下、本発明の一実施形態の第５変形例について図８を参照しながら説明する。図８は図１（ａ）のII−II線における断面と対応する断面構成を示している。図８において、図１（ｂ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６８】
図８に示すように、第５変形例に係る半導体装置は、第２の下部層間絶縁膜１７Ａに、例えばタングステンからなる第１のビット線１６Ａを設けると共に、第２の下部層間絶縁膜１７Ａの上に形成された第２の上部層間絶縁膜１７Ｂに、タングステンからなる第２のビット線１６Ｂを設けている。
【００６９】
また、第４変形例と同様に、第４の下部層間絶縁膜２６Ａの上に、アルミニウム合金からなる第１のサブビット線２８Ａと、該第１のサブビット線２８Ａと間隔をおいて隣接するアルミニウム合金からなる第１のサブシールド線３１Ａとを設けている。さらに、第４の下部層間絶縁膜２６Ａ上に形成された第４の上部層間絶縁膜２６Ｂの上に、第２のサブビット線２８Ｂと、該第２のサブビット線２８Ｂと間隔をおいて隣接する第２のサブシールド線３１Ｂとを設けている。ここで、第２のサブビット線２８Ｂは第１のサブシールド線３１Ａの上方に配置され、且つ第２のサブシールド線３１Ｂは第１のサブビット線２８Ａの上方に配置されている。
【００７０】
各サブビット線２８Ａ、２８Ｂは、下部水素バリア膜１８及び上部水素バリア膜２５の外側の領域の少なくとも２箇所、例えば両端部において各ビット線１６Ａ、１６Ｂとそれぞれ接続されている。また、各サブシールド線３１Ａ、３１Ｂは、下部水素バリア膜１８及び上部水素バリア膜２５の外側の領域において接地電圧線とそれぞれ接続されている。
【００７１】
このように、第５変形例によると、第４変形例と同様に、第１のサブビット線２８Ａ及び第２のサブビット線２８Ｂを互いに異なる配線層に形成し、それぞれの配線層にサブシールド線３１Ａ、３１Ｂを設ける階層構造とすることにより、上下斜め方向に隣接するサブビット線２８Ａ、２８Ｂ同士のノイズを低減できるため、容量素子が保持する電位をビット線１６に確実に読み出すことが可能となる。
【００７２】
その上、第１のビット線１６Ａ及び第２のビット線１６Ｂをも互いに異なる配線層に設けた階層構造を採るため、第１変形例のような占有面積の増大がない。また、本変形例は第４変形例よりも高いシールド効果を有する。
【００７３】
なお、ここでは、第１及び第２のサブビット線２８Ａ、２８Ｂとそれぞれ隣接する第１及び第２のサブシールド線３１Ａ、３１Ｂを設けたが、これらサブシールド線３１Ａ、３１Ｂを設けなくても、サブビット線２８Ａ、２８Ｂを階層化することにより、サブビット線２８Ａ、２８Ｂ同士の間のノイズを低減する効果は得られる。
【００７４】
（第６変形例）
以下、本発明の一実施形態の第６変形例について図９を参照しながら説明する。図９は図１（ａ）のII−II線における断面と対応する断面構成を示している。図９において、図１（ｂ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７５】
図９に示すように、第６変形例に係る半導体装置は、第２の下部層間絶縁膜１７Ａに、例えばタングステンからなる第１のビット線１６Ａと、該第１のビット線１６Ａと間隔をおいて隣接するタングステンからなる第１のシールド線４１Ａとを設けている。さらに、第２の下部層間絶縁膜１７Ａ上に形成された第２の上部層間絶縁膜１７Ｂに、第２のビット線１６Ｂと、該第２のビット線１６Ｂと間隔をおいて隣接する第２のシールド線４１Ｂとを設けている。ここで、第２のビット線１６Ｂは第１のシールド線４１Ａの上方に配置され、且つ第２のシールド線４１Ｂは第１のビット線１６Ａの上方に配置されている。
【００７６】
また、第４変形例と同様に、第４の下部層間絶縁膜２６Ａの上に、アルミニウム合金からなる第１のサブビット線２８Ａと、該第１のサブビット線２８Ａと間隔をおいて隣接するアルミニウム合金からなる第１のサブシールド線３１Ａとを設けている。さらに、第４の下部層間絶縁膜２６Ａ上に形成された第４の上部層間絶縁膜２６Ｂの上に、第２のサブビット線２８Ｂと、該第２のサブビット線２８Ｂと間隔をおいて隣接する第２のサブシールド線３１Ｂとを設けている。ここで、第２のサブビット線２８Ｂは第１のサブシールド線３１Ａの上方に配置され、且つ第２のサブシールド線３１Ｂは第１のサブビット線２８Ａの上方に配置されている。
【００７７】
各サブビット線２８Ａ、２８Ｂは、下部水素バリア膜１８及び上部水素バリア膜２５の外側の領域の少なくとも２箇所、例えば両端部において各ビット線１６Ａ、１６Ｂとそれぞれ接続されている。また、各サブシールド線３１Ａ、３１Ｂ及び各シールド線４１Ａ、４１Ｂは、下部水素バリア膜１８及び上部水素バリア膜２５の外側の領域において接地電圧線とそれぞれ接続されている。
【００７８】
このように、第６変形例によると、第４変形例と同様に、第１のサブビット線２８Ａ及び第２のサブビット線２８Ｂを互いに異なる配線層に形成し且つ該配線層ごとにサブシールド線３１Ａ、３１Ｂを設ける階層構造とし、さらに、第１のビット線１６Ａ及び第２のビット線１６Ｂを互いに異なる配線層に形成し且つ該配線層ごとにシールド線４１Ａ、４１Ｂを設ける階層構造としている。これにより、上下斜め方向に隣接するサブビット線２８Ａ、２８Ｂ同士のノイズ、及び上下斜め方向に隣接するビット線１６Ａ、１６Ｂ同士のノイズを低減できるため、容量素子が保持する電位をビット線１６により確実に読み出すことが可能となる。
【００７９】
その上、第１のビット線１６Ａ及び第２のビット線１６Ｂをも互いに異なる配線層に設け、且つ、各ビット線１６Ａ、１６Ｂのそれぞれにシールド線４１Ａ、４１Ｂを隣接させた階層構造を採るため、第１変形例のような占有面積の増大がなく、また、本変形例は第４変形例及び第５変形例よりも高いシールド効果を有する。
【００８０】
なお、サブシールド線３１Ａ、３１Ｂ及びシールド線４１Ａ、４１Ｂを設けなくても、サブビット線２８Ａ、２８Ｂを階層化することにより、また、ビット線１６Ａ、１６Ｂを階層化することにより、サブビット線２８Ａ、２８Ｂ同士の間及びビット線１６Ａ、１６Ｂの間のノイズを低減する効果は得られる。
【００８１】
なお、第１のシールド線４１Ａと第１のビット線１６Ａとの間隔は、例えばデザインルールが０．１８μｍである場合は、６５ｎｍ〜１μｍ程度が好ましい。但し、この間隔はデザインルールによって変化するため、必ずしもこの６５ｎｍ〜１μｍの値に限定されない。
【００８２】
また、実施形態及び各変形例において、シールド線及びサブシールド線の電圧は、所定の電位に固定するか又はフローティング状態でも構わないが、回路動作の主たる電圧である接地電圧又は電源電圧に固定することが好ましい。
【産業上の利用可能性】
【００８３】
本発明に係る半導体装置は、ビット線の信号伝播を高速化することができ、また、隣接ビット線間のノイズを低減することができるという効果を有し、容量絶縁膜に強誘電体又は高誘電体を用いた容量素子を有する半導体装置等として有用である。
【図面の簡単な説明】
【００８４】
【図１】（ａ）は本発明の一実施形態に係る半導体装置におけるメモリセルを示す平面図であり、（ｂ）は（ａ）のIb−Ib線における断面図である。
【図２】図１（ａ）のII−II線における断面図である。
【図３】本発明の一実施形態に係る半導体装置におけるサブビット線と上部水素バリア膜を示す平面図である。
【図４】本発明の一実施形態の第１変形例に係る半導体装置を示し、図１（ａ）のII−II線と対応する断面図である。
【図５】本発明の一実施形態の第２変形例に係る半導体装置を示し、図１（ａ）のII−II線と対応する断面図である。
【図６】本発明の一実施形態の第３変形例に係る半導体装置を示し、図１（ａ）のII−II線と対応する断面図である。
【図７】本発明の一実施形態の第４変形例に係る半導体装置を示し、図１（ａ）のII−II線と対応する断面図である。
【図８】本発明の一実施形態の第５変形例に係る半導体装置を示し、図１（ａ）のII−II線と対応する断面図である。
【図９】本発明の一実施形態の第６変形例に係る半導体装置を示し、図１（ａ）のII−II線と対応する断面図である。
【図１０】（ａ）は従来のＣＯＢ型の半導体装置におけるメモリセルを示す平面図であり、（ｂ）は（ａ）のXb−Xb線における断面図である。
【図１１】図１０（ａ）のXI−XI線における断面図である。
【図１２】従来の半導体装置におけるビット線と下部水素バリア膜を示す底面図である。
【符号の説明】
【００８５】
１０    半導体基板
１１    素子分離領域
１２    ゲート電極
１３    拡散層
１４    第１の層間絶縁膜
１５    第１のコンタクトプラグ
１６    ビット線（第１の配線）
１６Ａ  第１のビット線（第１の配線）
１６Ｂ  第２のビット線（第２の配線）
１７    第２の層間絶縁膜
１７Ａ  第２の下部層間絶縁膜
１７Ｂ  第２の上部層間絶縁膜
１８    下部水素バリア膜
１９    第２のコンタクトプラグ
２０    下部電極
２１    容量絶縁膜
２２    上部電極
２３    容量素子
２４    第３の層間絶縁膜
２５    上部水素バリア膜
２６    第４の層間絶縁膜
２６Ａ  第４の下部層間絶縁膜
２６Ｂ  第４の上部層間絶縁膜
２７    第３のコンタクトプラグ
２８    サブビット線（第１のサブ配線）
２８Ａ  第１のサブビット線（第１のサブ配線）
２８Ｂ  第２のサブビット線（第２のサブ配線）
３０    センスアンプ列
３１    サブシールド線（第１のシールド配線）
３１Ａ  第１のサブシールド線（第１／第３のシールド配線）
３１Ｂ  第２のサブシールド線（第２／第４のシールド配線）
４１    シールド線（第１のシールド配線）
４１Ａ  第１のシールド線（第１のシールド配線）
４１Ｂ  第２のシールド線（第２のシールド配線）
【図１】
2005166920.tif 000003
【図２】
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【図３】
2005166920.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005166920.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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