(57)【要約】    【課題】  読出動作の安定した強誘電体メモリ装置を提供する。    【解決手段】  強誘電体キャパシタ並びに当該強誘電体キャパシタに電気的に接続されたビット線及びプレート線を備えた強誘電体メモリ装置であって、プレート線とビット線との間に第１の電位差を設けるように、ビット線又はプレート線の少なくとも一方をプリチャージするプリチャージ手段と、プレート線とビット線との間に第１の電位差より大きい第２の電位差を設けるようにプレート線の電位を上昇させることにより、強誘電体キャパシタから電荷を取り出す手段と、電荷により変動したビット線の電位に基づいて、強誘電体キャパシタに書き込まれたデータを読み出す手段とを備えた強誘電体メモリ装置。【選択図】  図１
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【特許請求の範囲】
【請求項１】
強誘電体キャパシタ並びに当該強誘電体キャパシタに電気的に接続されたビット線及びプレート線を備えた強誘電体メモリ装置であって、
前記プレート線と前記ビット線との間に第１の電位差を設けるように、前記ビット線又は前記プレート線の少なくとも一方をプリチャージするプリチャージ手段と、
前記プレート線と前記ビット線との間に前記第１の電位差より大きい第２の電位差を設けるように前記プレート線の電位を上昇させることにより、前記強誘電体キャパシタから電荷を取り出す手段と、
前記電荷により変動した前記ビット線の電位に基づいて、前記強誘電体キャパシタに書き込まれたデータを読み出す手段と
を備えたことを特徴とする強誘電体メモリ装置。
【請求項２】
前記プリチャージ手段は、
前記ビット線を第１の電位にプリチャージする手段と、
前記プレート線を前記第１の電位より高い第２の電位にプリチャージすることにより前記第１の電位差を設ける手段と
を有し、
前記反転手段は、前記プレート線の電位を前記第２の電位より上昇させることにより前記第２の電位差を設けることを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記第１の電位は、接地電位であることを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
【請求項４】
前記第２の電位は、前記強誘電体キャパシタの抗電圧より低いことを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ装置。
【請求項５】
請求項１から４のいずれか１項に記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
【請求項６】
ビット線及びプレート線に電気的に接続された強誘電体キャパシタに書き込まれたデータを読み出す読出方法であって、
前記ビット線を第１の電位にプリチャージするステップと、
前記プレート線を前記第１の電位より高い第２の電位にプリチャージするステップと、
前記ビット線と前記プレート線との間に、前記第１の電位と前記第２の電位との電位差より大きい電位差を設けることにより、前記データを読み出すステップと
を備えたことを特徴とする読出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置、電子機器、及び読出方法に関する。特に本発明は、読出マージンの大きい強誘電体メモリ装置及びそれを備えた電子機器、並びに読出方法に関する。
【背景技術】
【０００２】
従来の半導体メモリ装置として、特開平６−３４２５９７号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された従来の半導体メモリ装置は、ビット線容量を調整するビット線容量調整用容量を有することにより、メモリセルのデータ読みだし電位差を大きくしている。  
【０００３】
【特許文献１】特開平６−３４２５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の半導体メモリ装置では、ビット線容量調整用容量によりビット線容量を調整することにより、メモリセルのデータ読み出し電位差を大きくしているため、メモリセルの特性劣化、特性ばらつきがある場合や、半導体メモリ装置を低電圧動作させようとする場合に十分な読出マージンを得ることが難しい。このため、従来の半導体メモリ装置では、メモリセルに書き込まれたデータの判定を誤ってしまうという問題が生じていた。
【０００５】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置、電子機器、及び読出方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明の第１の形態によれば、強誘電体キャパシタ並びに当該強誘電体キャパシタに電気的に接続されたビット線及びプレート線を備えた強誘電体メモリ装置であって、前記プレート線と前記ビット線との間に第１の電位差を設けるように、前記ビット線又は前記プレート線の少なくとも一方をプリチャージするプリチャージ手段と、前記プレート線と前記ビット線との間に前記第１の電位差より大きい第２の電位差を設けるように前記プレート線の電位を上昇させることにより、前記強誘電体キャパシタから電荷を取り出す手段と、前記電荷により変動した前記ビット線の電位に基づいて、前記強誘電体キャパシタに書き込まれたデータを読み出す手段とを備えたことを特徴とする強誘電体メモリ装置を提供する。前記プリチャージ手段は、前記ビット線を第１の電位にプリチャージする手段と、前記プレート線を前記第１の電位より高い第２の電位にプリチャージすることにより前記第１の電位差を設ける手段とを有し、前記反転手段は、前記プレート線の電位を前記第２の電位より上昇させることにより前記第２の電位差を設けることが好ましい。
【０００７】
かかる構成では、例えば強誘電体キャパシタがデータ“１”又は“０”を保持する強誘電体メモリ装置において、ビット線の電位に基づいて強誘電体キャパシタに書き込まれたデータを読み出す場合に、データ“１”を読み出したときのビット線の電位よりもデータ“０”を読み出したときのビット線の電位を十分低くすることができる。したがって、強誘電体キャパシタに書き込まれたデータを読み出すときの読出マージンを大きくすることができるため、動作の安定した強誘電体メモリ装置を提供することができる。また、かかる構成によれば、強誘電体メモリ装置の駆動電圧が低い場合や、製造プロセスに多少のバラツキがある場合であっても、動作の安定した強誘電体メモリ装置を提供することができる。
【０００８】
前記第１の電位は、接地電位であることが好ましく、また、前記第２の電位は、前記強誘電体キャパシタの抗電圧より低いことが好ましい。かかる構成では、例えば強誘電体キャパシタがデータ“１”又は“０”を保持する強誘電体メモリ装置において、ビット線の電位に基づいて強誘電体キャパシタに書き込まれたデータ“１”を読み出す場合に、そのヒステリシス特性を抗電圧付近、すなわち、ヒステリシス曲線の傾きが急峻な領域に位置させることができる。したがって、強誘電体キャパシタに書き込まれたデータを読み出すときの読出マージンをさらに大きくすることができるため、さらに動作の安定した強誘電体メモリ装置を提供することができる。
【０００９】
本発明の第２の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係る強誘電体メモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記強誘電体メモリ装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ，ＰＤＡ、電子手帳、ＩＣカード等、記憶装置を必要とするあらゆる装置が含まれる。
【００１０】
本発明の第３の形態によれば、ビット線及びプレート線により制御される強誘電体キャパシタに書き込まれたデータを読み出す読出方法であって、前記ビット線を第１の電位にプリチャージするステップと、前記プレート線を前記第１の電位より高い第２の電位にプリチャージするステップと、前記ビット線と前記プレート線との間に、前記第１の電位と前記第２の電位との電位差より大きい電位差を設けることにより、前記データを読み出すステップとを備えたことを特徴とする読出方法を提供する。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００１２】
図１は、本発明の一実施形態に係る強誘電体メモリ装置１００の構成を示す図である。強誘電体メモリ装置１００は、キャパシタアレイ１１０と、ビット線制御部１２０と、ワード線制御部１３０と、プレート線制御部１４０とを有して構成される。
【００１３】
キャパシタアレイ１１０は、アレイ状に配置された複数の強誘電体キャパシタＣを有して構成される。各強誘電体キャパシタＣは、一端がトランジスタＴＲを介してビット線ＢＬに電気的に接続されており、他端がプレート線ＰＬに電気的に接続されている。強誘電体キャパシタＣは、当該強誘電体キャパシタＣの両端、すなわち、ビット線ＢＬとプレート線ＰＬとの電位差に応じて、データ“０”又はデータ“１”が書き込まれる。そして、強誘電体キャパシタＣの両端の電位差がゼロとなった後も、書き込まれた当該データが保持される。
【００１４】
ビット線制御部１２０は、ビット線ＢＬの電位を制御し、また、ビット線ＢＬの電位を検出することにより、強誘電体キャパシタＣに書き込まれたデータを判断する。ビット線制御部１２０は、書込回路１２２と、読出回路１２４と、ビット線プリチャージ制御部１２６と、ｎ型ＭＯＳトランジスタ１２８とを有して構成される。
【００１５】
書込回路１２２は、ビット線ＢＬの電位を制御することにより、強誘電体キャパシタＣに所定のデータを書き込む。本実施形態において書込回路１２２は、ビット線ＢＬの電位を０Ｖ又は駆動電圧ＶＣＣにすることにより、強誘電体キャパシタＣにデータ“０”又は“１”を書き込む。読出回路１２４は、ビット線ＢＬの電位を検出し、検出した当該電位に基づいて、強誘電体キャパシタＣに書き込まれたデータを判別する。具体的には、読出回路１２４は、当該電位を参照電圧と比較することにより、強誘電体キャパシタＣに書き込まれたデータを判別する。
【００１６】
ビット線プリチャージ制御部１２６は、ｎ型ＭＯＳトランジスタ１２８のゲートの電位を制御することにより、ビット線ＢＬを所定の電位にプリチャージする。本実施形態においてトランジスタ１２８は、ソース又はドレインの一方が接地され、他方がビット線ＢＬに電気的に接続されており、ゲートの電位に応じてビット線ＢＬが０Ｖにプリチャージされる。
【００１７】
ワード線制御部１３０は、ワード線ＷＬの電位を制御することにより、強誘電体キャパシタＣとビット線ＢＬとを接続するか否かを切り換える。具体的には、ワード線制御部１３０は、ワード線ＷＬの電位を制御してトランジスタＴＲの導通・非導通を切り換えることにより、強誘電体キャパシタＣとビット線ＢＬとを接続するか否かを切り換える。
【００１８】
プレート線制御部１４０は、プレート線ＰＬの電位を制御する。プレート線制御部１４０は、プリチャージ電圧生成部１４２と、プレート線プリチャージ制御回路１４４と、プレート線ドライバ１４６とを有して構成される。
【００１９】
プリチャージ電圧生成部１４２は、プレート線ＰＬをプリチャージするプレート線プリチャージ電圧Ｖｎを生成する。プリチャージ電圧生成部１４２は、電圧Ｖｎとして、ビット線ＢＬをプリチャージする電圧より高い電圧を生成する。本実施形態において、ビット線ＢＬをプリチャージする電圧は０Ｖであるため、プリチャージ電圧生成部１４２は、電圧Ｖｎとして０Ｖより高い電圧を生成する。また、プリチャージ電圧生成部１４２は、電圧Ｖｎとして、強誘電体キャパシタＣの抗電圧Ｖｃより低い電圧を生成することが好ましい。
【００２０】
プレート線プリチャージ制御部１４４は、プレート線ＰＬを電圧Ｖｎでプリチャージするか否かを制御する。本実施形態では、プレート線ＰＬとの間にｎ型ＭＯＳトランジスタ１４８が設けられており、プレート線プリチャージ制御部１４４は、ｎ型ＭＯＳトランジスタ１４８のゲートの電位を制御することにより、プレート線ＰＬを電圧Ｖｎにプリチャージする。
【００２１】
プレート線ドライバ１４６は、プレート線ＰＬの電位を、０Ｖ又は電圧Ｖｎより高い電位に制御する。本実施形態においてプレート線ドライバ１４６は、プレート線ＰＬの電位を０Ｖ又はＶＣＣに制御する。本実施形態においてプレート線制御部１４０は、プレート線ＰＬの電位を制御する手段としてプリチャージ電圧生成部１４２及びプレート線プリチャージ制御部１４４、並びにプレート線ドライバ１４６を有するが、例えばプレート線ドライバ１４６がプレート線ＰＬの電位を０Ｖ、Ｖｎ、及びＶＣＣに制御してもよい。
【００２２】
図２は、本実施形態の強誘電体メモリ装置１００の動作を示すタイミングチャートである。図１及び図２を参照して、強誘電体メモリ装置１００の動作を説明する。初期状態において、強誘電体キャパシタＣの両端の電位、並びにワード線ＷＬ、ビット線ＢＬ、及びプレート線ＰＬの電位は０Ｖである。したがって、トランジスタＴＲは非導通であり、強誘電体キャパシタＣは、ビット線ＢＬから電気的に切り離されている。
【００２３】
まず、ビット線プリチャージ制御部１２６が、ｎ型ＭＯＳトランジスタ１２８を導通させることにより、ビット線ＢＬの電位を０Ｖにプリチャージする。次に、プレート線プリチャージ制御部１４４が、ｎ型ＭＯＳトランジスタ１４８を導通させることにより、プレート線ＰＬを電圧Ｖｎにプリチャージする。そして、ワード線制御部１３０がワード線ＷＬの電位をＶＣＣとすることにより、強誘電体キャパシタＣとビット線ＢＬとを電気的に接続する。これにより、プレート線ＰＬはビット線ＢＬに対して相対的に高い電位にプリチャージされる。すなわち、プレート線ＰＬとビット線ＢＬとの間にＶｎの電位差が設けられる。
【００２４】
本実施形態では、プレート線プリチャージ制御部１４４がプレート線ＰＬを電圧Ｖｎにプリチャージした後、ワード線制御部１３０が強誘電体キャパシタＣとビット線ＢＬとを電気的に接続しているが、他の形態ではワード線制御部１３０が強誘電体キャパシタＣとビット線ＢＬとを電気的に接続した後に、プレート線プリチャージ制御部１４４がプレート線ＰＬを電圧Ｖｎにプリチャージしてもよい。
【００２５】
プレート線ＰＬとビット線ＢＬとの間にＶｎの電位差が設けられた後、ビット線プリチャージ制御部１２６がｎ型ＭＯＳトランジスタ１２８を非導通とすることにより、ビット線ＢＬの電位を０Ｖに保ったまま浮遊状態とする。
【００２６】
ビット線ＢＬが浮遊状態となった後、プレート線ドライバ１４６が、プレート線ＰＬの電位をＶＣＣに上昇させる。これにより、プレート線ＰＬの電位はビット線ＢＬの電位に対して相対的にさらに高くなる。すなわち、プレート線ＰＬとビット線ＢＬとの間にＶｎより大きい電位差が設けられる。
【００２７】
プレート線ＰＬの電位をＶＣＣに上昇させると、強誘電体キャパシタＣに書き込まれたデータに基づいて、強誘電体キャパシタＣから所定量の電荷がビット線ＢＬにはき出されるため、ビット線ＢＬの電位が上昇する。本実施形態では、当該データが“１”である場合のビット線ＢＬの電位は、当該データが“０”である場合よりも上昇する。そして、読出回路１２４が、上昇したビット線ＢＬの電位に基づいて、ビット線ＢＬの電位をさらにスイングさせ、強誘電体キャパシタＣに書き込まれたデータを判定する。
【００２８】
図３は、本実施形態の強誘電体キャパシタＣのヒステリシス特性を示す図である。図３において、横軸は強誘電体キャパシタＣの両端にかかる電圧Ｖを示し、縦軸は強誘電体キャパシタＣの分極量Ｑを示す。また、ヒステリシス特性を構成する２つの曲線のうち、下側の、点Ａ´を通る方は、式Ｑ＝Ｑ１（Ｖ）で表され、上側の、点Ｃ´を通る方は、式Ｑ＝Ｑ０（Ｖ）で表される。
【００２９】
図４は、プレート線ＰＬの電位をＶＣＣに上昇させたときのビット線ＢＬの電位の上昇を示す図である。同図において、横軸は時間を示し、縦軸はビット線ＢＬの電位を示す。また、本実施形態におけるビット線ＢＬの電位の上昇を実線で、比較例におけるビット線ＢＬの電位の上昇を点線で示す。
【００３０】
図３及び図４を参照して、本実施形態においてプレート線ＰＬの電位をＶｎにプリチャージした場合におけるビット線ＢＬの電位の変化を、プレート線ＰＬの電位を０Ｖにプリチャージした場合（以下、比較例とする）との比較において説明する。
【００３１】
比較例において強誘電体キャパシタＣにデータ“１”が書き込まれている場合、強誘電体キャパシタＣからデータを読み出す前の強誘電体キャパシタＣの両端の電位は０Ｖであるから、そのヒステリシス特性は点Ａ´となる。そして、ビット線ＢＬが０Ｖにプリチャージされ、プレート線ＰＬの電位がＶＣＣに上昇すると、強誘電体キャパシタＣのヒステリシス特性は点Ｂ´に移動する。ここで、点Ｂ´は、ビット線ＢＬの容量をＣＢＬとすると、ヒステリシスカーブＱ＝Ｑ１（Ｖ）と直線Ｑ＝Ｑ１（０）＋ＣＢＬ×（ＶＣＣ−Ｖ）との交点である。
【００３２】
また、比較例において強誘電体キャパシタにデータ“０”が書き込まれている場合も同様に、強誘電体キャパシタＣからデータを読み出す前の強誘電体キャパシタＣの両端の電位は０Ｖであるから、そのヒステリシス特性は点Ｃ´となる。そして、ビット線ＢＬが０Ｖにプリチャージされ、プレート線ＰＬの電位がＶＣＣに上昇すると、強誘電体キャパシタＣのヒステリシス特性は点Ｄ´に移動する。ここで、点Ｄ´は、ヒステリシスカーブＱ＝Ｑ０（Ｖ）と直線Ｑ＝Ｑ０（０）＋ＣＢＬ×（ＶＣＣ−Ｖ）との交点である。
【００３３】
一方、本実施形態において強誘電体キャパシタＣにデータ“１”が書き込まれている場合、初期状態では強誘電体キャパシタＣの両端の電位は０Ｖであるためヒステリシス特性は点Ａ´にある。そして、プレート線ＰＬをＶｎにプリチャージすると、強誘電体キャパシタＣにかかる電圧はＶｎとなるため、ヒステリシス特性は点Ａに移動する。そして、プレート線ＰＬの電位をＶＣＣに上昇すると、強誘電体キャパシタＣの両端にかかる電圧はさらに上昇するため、ヒステリシス特性は点Ｂに移動する。ここで、点Ｂは、ヒステリシスカーブＱ＝Ｑ１（Ｖ）と直線Ｑ＝Ｑ１（Ｖｎ）＋ＣＢＬ×（ＶＣＣ−Ｖ）との交点である。
【００３４】
また、本実施形態において強誘電体キャパシタＣにデータ“０”が書き込まれている場合も同様に、初期状態では強誘電体キャパシタＣの両端の電位は０Ｖであるためヒステリシス特性は点Ｃ´にある。そして、プレート線ＰＬをＶｎにプリチャージすると、強誘電体キャパシタＣにかかる電圧はＶｎとなるため、ヒステリシス特性は点Ｃに移動する。そして、プレート線ＰＬの電位をＶＣＣに上昇すると、強誘電体キャパシタＣの両端にかかる電圧はさらに上昇するため、ヒステリシス特性は点Ｄに移動する。ここで、点Ｄは、ヒステリシスカーブＱ＝Ｑ０（Ｖ）と直線Ｑ＝Ｑ０（Ｖｎ）＋ＣＢＬ×（ＶＣＣ−Ｖ）との交点である。
【００３５】
すなわち、本実施形態において、強誘電体キャパシタＣに書き込まれたデータが“０”である場合、強誘電体キャパシタＣからビット線ＢＬに取り出される電荷は、プレート線ＰＬが電圧Ｖｎにプリチャージされているため、比較例における当該電荷よりも少ない。したがって、本実施形態におけるビット線ＢＬの電位ＶＢＬ“０”は、比較例のビット線の電位Ｖ´ＢＬ“０”よりもＶＣＣ−Ｖｎに略比例して低くなる。
【００３６】
一方、本実施形態において、強誘電体キャパシタＣに書き込まれたデータが“１”である場合、強誘電体キャパシタＣからビット線ＢＬに取り出される電荷も、プレート線ＰＬが電圧Ｖｎにプリチャージされているため、比較例における当該電荷よりも少なくなる。しかしながら、強誘電体キャパシタＣに書き込まれたデータが“１”である場合では、ヒステリシス特性は抗電圧Ｖｃ近傍の分極反転が大きい領域、すなわち、ヒステリシス特性の傾きが大きい領域で移動するため、点Ｂと点Ｂ´とでビット線ＢＬに取り出される電荷に大きな差はない。したがって、本実施形態におけるビット線ＢＬの電位ＶＢＬ“１”は、比較例のビット線の電位Ｖ´ＢＬ“０”よりも若干低くなる程度である。
【００３７】
すなわち、本実施形態における電圧ＶＢＬ“１”と電圧ＶＢＬ“０”との電位差ΔＶＢＬは、比較例における電圧Ｖ´ＢＬ“１”と電圧Ｖ´ＢＬ“０”との電位差ΔＶ´ＢＬよりも大きい。したがって、本実施形態によれば、強誘電体キャパシタＣに書き込まれたデータを読み出すときの読出マージンを十分に確保することができる。
【００３８】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係る強誘電体メモリ装置１００の構成を示す図である。
【図２】本実施形態の強誘電体メモリ装置１００の動作を示すタイミングチャートである。
【図３】本実施形態の強誘電体キャパシタＣのヒステリシス特性を示す図である。
【図４】プレート線ＰＬの電位をＶＣＣに上昇させたときのビット線ＢＬの電位の上昇を示す図である。
【符号の説明】
【００４０】
１００・・・強誘電体メモリ装置、１１０・・・キャパシタアレイ、１２０・・・ビット線制御部、１２２・・・書込回路、１２４・・・読出回路、１２６・・・ビット線プリチャージ制御部、１３０・・・ワード線制御部、１４０・・・プレート線制御部、１４２・・・プリチャージ電圧生成部、１４４・・・プレート線プリチャージ制御部、１４６・・・プレート線ドライバ
【図１】
2005166214.tif 000003
【図２】
2005166214.tif 000004
【図３】
2005166214.tif 000005
【図４】
2005166214.tif 000006