(57)【要約】    【課題】  データストローブ信号の立ち上がり及び立ち下がりで、入力信号データの取込みを行うＤＤＲインターフェースにおいて、該入力信号データの各信号間の遅延差を解消することができる同期式メモリからのデータ取込み回路を提供する。    【解決手段】  データストローブ信号（ＤＱＳ）の立ち上がり及び立ち下がりエッジで、同期式メモリからデータバス信号（ＤＱｎ）を取り込むデータ取込み回路において、上記データバス信号を所定の遅延時間だけ遅延させる可変遅延回路と、該可変遅延回路にて用いられる遅延時間を調整可能に設定する遅延時間設定回路と、を設ける。より好ましくは、上記同期式メモリからのデータ取込み回路が、上記遅延時間設定回路から可変遅延回路への出力信号を自動的に制御する手段を設ける。【選択図】  図１
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【特許請求の範囲】
【請求項１】
データストローブ信号（ＤＱＳ）の立ち上がり及び立ち下がりエッジで、同期式メモリからデータバス信号（ＤＱ）を取り込むデータ取込み回路において、
上記データバス信号を所定の遅延時間だけ遅延させる可変遅延回路と、
上記可変遅延回路にて用いられる遅延時間を調整可能に設定する遅延時間設定回路と、を有していることを特徴とする同期式メモリからのデータ取込み回路。
【請求項２】
更に、上記遅延時間設定回路から可変遅延回路への出力信号を自動的に制御する手段を有していることを特徴とする請求項１記載の同期式メモリからのデータ取込み回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速パラレルデータバスインターフェースを使用する半導体集積回路に関する。
【背景技術】
【０００２】
従来、クロック信号の立ち上がり及び立ち下がりの両方を利用してデータ転送を行う方式（所謂ＤＤＲ方式）のような高速なパラレルインターフェースにおいては、データバス信号（ＤＱ）をデータストローブ信号（ＤＱＳ）に同期させて取り込む場合に、データバス信号間のバラツキの発生を抑制することが重要であるとされている。各データバス信号にバラツキが生じる要因としては、ＬＳＩチップ内部のレイアウト及び配線長の差，ＬＳＩチップを組み込むＬＳＩパッケージ内のボンディング長の差，ボンディング箇所からリードまでの距離、若しくは、ＬＳＩチップを搭載する基板上の配線レイアウト及び配線長の差などが考えられる。
【０００３】
図１３の（ａ）は、データバス信号間に上記のバラツキが発生した状態をあらわすタイミングチャートである。図１３の（ａ）に示すＴ１は、パッケージ及び基板において発生するデータバス信号間のバラツキであり、Ｔ２は、上記Ｔ１のバラツキ及びＬＳＩ内部で発生するデータバス信号間のバラツキを加えたものである。ここで、Ｗは、データバス信号をデータストローブ信号で正常に取り込むことができるデータ有効ウィンドウをあらわす。更に、図１３の（ｂ）には、データバス信号間のバラツキが増大した場合の態様を示す。データバス信号間のバラツキが大きくなることにより、データ有効ウィンドウＷが小さくなり、データの取込みが正常に行えないなどの問題が生じる惧れがある。
【０００４】
かかる問題を防止するには、トータルのバラツキを考慮して、データバス信号間の遅延差を抑制する必要がある。従来では、この遅延差を抑制するために、ＬＳＩの開発時に、レイアウトを最適化したり、遅延差に対応したバッファ等を挿入したりする方法が知られている（例えば特許文献１参照）。かかる方法は、パッケージが固定されている場合や基板側のデータバス信号間の遅延差も保証されている場合に有効である。
【０００５】
【特許文献１】特開２００２−０４２４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＡＳＩＣ等の特定用途向けの製品においては、パッケージの多様化、また、それに伴うプリント基板の変更に対する柔軟性が求められているために、ＬＳＩチップは、その完成後においても、バス間の信号の遅延を変更可能であることが望ましい。
【０００７】
本発明は、上記技術的課題に鑑みてなされたもので、データストローブ信号の立ち上がり及び立ち下がりで、入力信号データの取込みを行うＤＤＲインターフェースにおいて、該入力信号データの各信号間の遅延差を解消することができる同期式メモリからのデータ取込み回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明の第１の態様では、データストローブ信号（ＤＱＳ）の立ち上がり及び立ち下がりエッジで、同期式メモリからデータバス信号（ＤＱｎ）を取り込むデータ取込み回路が提供され、該データ取込み回路が、上記データバス信号を所定の遅延時間だけ遅延させる可変遅延回路と、該可変遅延回路にて用いられる遅延時間を調整可能に設定する遅延時間設定回路と、を有している。
【０００９】
また、本願発明の第２の態様では、上記同期式メモリからのデータ取込み回路が、更に、上記遅延時間設定回路から可変遅延回路への出力信号を自動的に制御する手段を有している。
【発明の効果】
【００１０】
本願の請求項１に係る発明によれば、データストローブ信号（ＤＱＳ）の立ち上がり及び立ち下がりエッジで、同期式メモリからデータバス信号（ＤＱｎ）を取り込むデータ取込み回路が、上記データバス信号を所定の遅延時間だけ遅延させる可変遅延回路と、該可変遅延回路にて用いられる遅延時間を調整可能に設定する遅延時間設定回路と、を有しているので、ＬＳＩ完成後のパッケージの変更及びプリント基板の変更に柔軟に対応して、データバス信号間のバラツキを抑制することができる。
【００１１】
また、本願の第２の発明によれば、上記同期式メモリからのデータ取込み回路が、上記遅延時間設定回路から可変遅延回路への出力信号を自動的に制御する手段を有しているので、ＬＳＩ完成後の、パッケージの変更若しくはプリント基板変更に対して、無調整にて対応することが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、添付図面を参照しながら説明する。
実施の形態１．
図１は、高速パラレルデータバスインターフェースを用いるＬＳＩに搭載され、ＤＤＲ−ＳＤＲＡＭとデータ送受信を行う、本発明の実施の形態１に係るデータ取込み回路のブロック図である。このデータ取込み回路１０は、基本構成として、ＤＬＬ（Delay Locked Loop）回路１と、ＤＱＳ遅延計算回路２と、ＤＱＳ可変遅延回路３と、ＤＱ０〜ＤＱ７可変遅延回路４と、遅延時間設定レジスタ５と、レジスタ制御回路６と、フリップフロップＦＦ１〜ＦＦ１６と、を有している。
【００１３】
ＤＬＬ回路１は、ＤＤＲ−ＳＤＲＡＭから出力される基準クロック信号（ＣＬＫ）を受信してその周期を測定する。また、ＤＱＳ遅延計算回路２は、ＤＬＬ回路１により測定されたＣＬＫの周期及び該ＣＬＫ周期に対する遅延角度の入力（ＧＥＡＲ）を用いて、ＤＱＳ可変遅延回路３の遅延時間を計算する。
【００１４】
ＤＱＳ可変遅延回路３は、ＤＤＲ−ＳＤＲＡＭから出力されるデータストローブ信号（ＤＱＳ）を遅延させる回路であり、他方、ＤＱ０〜ＤＱ７可変遅延回路４は、ＤＤＲ−ＳＤＲＡＭから出力されるデータバス入力（ＤＱ０〜７）を遅延させる。遅延時間設定レジスタ５は、ＤＱＳ可変遅延回路３及びＤＱ０〜ＤＱ７可変遅延回路４に用いられる遅延時間を設定し、遅延時間をあらわす信号として、ＤＱＳ可変遅延回路３には、信号ＤＱＳＳＥＬを、また、ＤＱ０〜７可変遅延回路４には、それぞれ、信号ＤＱ０ＳＥＬ，ＤＱ１ＳＥＬ，ＤＱ２ＳＥＬ，ＤＱ３ＳＥＬ，ＤＱ４ＳＥＬ，ＤＱ５ＳＥＬ，ＤＱ６ＳＥＬ，ＤＱ７ＳＥＬを出力する。レジスタ制御回路６は、ＬＳＩ外部から入力される信号ＳＣＬＫ（serial clock），ＳＹＮＣ（synchronization data），ＳＤＡＴＡ（serial data）に基づき、遅延時間設定レジスタ５にて設定された遅延時間を書き換えるなど、遅延時間設定レジスタ５の制御を行う。フリップフロップＦＦ１〜ＦＦ１６は、各ＤＱ０〜ＤＱ７可変遅延回路４から出力されるＤＱＯ０〜ＤＱＯ７を、ＤＱＳ可変遅延回路３の出力ＤＱＳＯの立ち上がり又は立ち下がりで取り込む。
【００１５】
更に具体的には、ＤＱＳ遅延計算回路２は、ＣＬＫの周期及びＧＥＡＲを用いて、ＣＬＫの周期÷３６０°×ＧＥＡＲの計算を行う。この計算結果（ＤＥＧＤＡＴＡ）は遅延時間設定レジスタ５へ出力され、信号ＤＱＳＳＥＬとして、遅延時間設定レジスタ５からＤＱＳ可変遅延回路３へ供給される。図１４に示したように、データバス入力（ＤＱ０〜７）とデータストローブ信号（ＤＱＳ）とが同タイミングで入るのに対して、内部でデータを取り込むには、ＤＱＳの立ち上がり及び立ち下がりをデータ有効ウィンドウの中心値に位置させる、すなわち、９０°遅延させる必要がある。ＤＱＳ遅延計算回路２での処理はかかる必要に対処するもので、この処理によって、ＤＱＳ可変遅延回路３からＤＱＳを９０°遅延させてなるＤＱＳＯが出力されることとなり、ＤＱ０〜ＤＱ７可変遅延回路４から出力されるデータバス信号が、ＤＱＳＯの立ち上がりでＦＦ１〜８に、他方、ＤＱＳＯの立ち下がりでＦＦ９〜１６にラッチされる。図１から分かるように、この実施の形態では、ＤＱＳ可変遅延回路３から出力された信号ＤＱＳＯは、ＦＦ１〜ＦＦ１６のそれぞれに出力され、また、ＤＱ０可変遅延回路４から出力されたＤＱＯ０はＦＦ１及びＦＦ９に、ＤＱ１可変遅延回路４から出力されたＤＱＯ１はＦＦ２及びＦＦ１０に、ＤＱ２可変遅延回路４から出力されたＤＱＯ２はＦＦ３及びＦＦ１１に、ＤＱ３可変遅延回路４から出力されたＤＱＯ３はＦＦ４及びＦＦ１２に、ＤＱ４可変遅延回路４から出力されたＤＱＯ４はＦＦ４及びＦＦ１３に、ＤＱ５可変遅延回路４から出力されたＤＱＯ５はＦＦ５及びＦＦ１４に、ＤＱ６可変遅延回路４から出力されたＤＱＯ６はＦＦ６及びＦＦ１５に、ＤＱ７可変遅延回路４から出力されたＤＱＯ７はＦＦ７及びＦＦ１６に出力される。
【００１６】
例えば、ＤＤＲ−ＳＤＲＡＭ用のインターフェースであるＤＤＲ２６６の仕様では、データレート２６６ＭＨｚ，クロック周波数が１３３ＭＨｚであり、１周期あたり７．５ｎｓ（７５００ｐｓ）となる。すなわち、ＤＤＲ２６６の仕様では、ＤＱＳを１周期のうちの９０°遅延させる場合に、７．５ｎｓ÷４＝１．８ｎｓをＤＱＳ可変遅延回路３で遅延させることになる。なお、ＤＱＳの遅延量は９０°が理想であるが、ＬＳＩの内部配線等によっては、９０°にならない場合があり、このため、従来知られるように、ＤＱＳ遅延計算回路２にＧＥＡＲを入力して、この角度を変更可能としている。
【００１７】
図２は、ＤＱ０〜ＤＱ７可変遅延回路４の各々に共通する回路図である。この可変遅延回路４では、入力信号ＩＮ（具体的にはＤＱ０〜ＤＱ７）が、１〜５段のディレイセル４２を通過することにより遅延させられる。入力信号ＩＮが通過するディレイセル４２の数は、デコード回路４１への信号ＳＥＬ０〜ＳＥＬ２の入力の状態により決定され、この入力状態を変えることにより可変遅延回路４の遅延量が変更可能となっている。遅延した信号は、出力ゲート４３を通じてフリップフロップＦＦ１〜１６へ出力される。
具体的には、例えばディレイセル１段当たり約５０ｐｓの遅延が可能であるとして、遅延時間は５０〜２５０ｐｓの範囲で可変である。なお、ディレイセル４２の段数は、データレートの仕様やディレイセル１段当たりの遅延値がＬＳＩの製造プロセスにより差があるため、現実的に必要とされる遅延時間に応じて増減可能であり、５段に限定されるものでない。
【００１８】
図３は、ＤＱＳ可変遅延回路３の回路図である。このＤＱＳ可変遅延回路３では、入力信号ＩＮ（具体的にはＤＱＳ）が、１〜２５６段のディレイセル３２を通過することにより遅延させられる。入力信号ＩＮが通過するディレイセル３２の数は、デコード回路３１への信号ＳＥＬ０〜ＳＥＬ７の入力の状態により決定され、この入力状態を変えることにより遅延時間が変更可能となっている。遅延した信号は、出力ゲート３３を通じてフリップフロップＦＦ１〜１６へ出力される。
【００１９】
具体的には、例えばディレイセル１段当たり約５０ｐｓの遅延が可能であるとして、遅延時間は５０〜１２８００ｐｓの範囲で可変である。なお、ディレイセル３２の段数は、ＤＱ０〜ＤＱ７可変遅延回路４の場合と同様に、必要とされる遅延時間に応じて増減可能であり、２５６段に限定されるものでない。
【００２０】
図４は、ＤＱＳ可変遅延回路３及びＤＱ０〜ＤＱ７可変遅延回路４における遅延量を設定する遅延時間設定レジスタ５及びレジスタ制御回路６の詳細構成を示す図である。また、図５は、レジスタ制御回路６に入力される信号及びレジスタ制御回路６を介して遅延時間設定レジスタ５へ書き込まれる信号のタイミングチャートを示す図である。遅延時間設定レジスタ５は、ＤＱＳ遅延レジスタ５１と、ＤＱ０〜ＤＱ７遅延レジスタ５２と、加算回路５３とから構成され、他方、レジスタ制御回路６は、シリアル−パラレル変換回路６１と、書込み制御回路６２とから構成されている。
【００２１】
シリアルデータ（ＳＤＡＴＡ），シリアルクロック信号（ＳＣＬＫＫ）及びシリアル同期信号（ＳＳＹＮＣ）が、レジスタ制御回路６に入力される。より詳しくは、レジスタ選択アドレスＡ０〜Ａ３及びレジスタライトデータＤ０〜Ｄ７を含むＳＤＡＴＡが、シリアル−パラレル変換回路６１に入力され、ＳＣＬＫ及びＳＳＹＮＣが、共に、シリアル−パラレル変換回路６１及び書込み制御回路６２の両方に入力される。シリアル−パラレル変換回路６１は、入力されたＳＤＡＴＡをパラレル形式のレジスタ選択アドレス及びレジスタライトデータに変換し、そのうち、レジスタライトデータ（ＷＤＡＴＡ）を、遅延時間設定レジスタ５側のＤＱＳ遅延レジスタ５１及びＤＱ０〜ＤＱ７遅延レジスタ５２へ、他方、アドレスを、書込み制御回路６２へ出力する。
【００２２】
書込み制御回路６２は、ＳＣＬＫ及びＳＳＹＮＣを受信して、クロック信号ＷＣＫＤＱＳを、遅延時間設定レジスタ５側のＤＱＳ遅延レジスタ５１へ出力し、また、クロック信号ＷＣＫＤＱ０，ＷＣＫＤＱ１，ＷＣＫＤＱ２，ＷＣＫＤＱ３，ＷＣＫＤＱ４，ＷＣＫＤＱ５，ＷＣＫＤＱ６，ＷＣＫＤＱ７を、ＤＱ０〜７遅延レジスタ５２へそれぞれ出力する。これと同時に、書込み制御回路６２は、シリアル−パラレル変換回路６１からのレジスタ選択アドレスに基づき、レジスタライトデータが遅延レジスタ５２に書き込まれる先を指定する。
【００２３】
遅延時間設定レジスタ５では、レジスタ制御回路６側から送られてきた信号に基づき、ＤＱＳ及びＤＱ０〜ＤＱ７の各遅延量が設定される。まず、ＤＱＳの遅延量としては、シリアル−パラレル変換回路６１からのＷＤＡＴＡ及び書込み制御回路６２からのＷＣＫＤＱＳに基づきＤＱＳ遅延レジスタ５１で生成された信号と、ＤＱＳ遅延計算回路２から送られてきたＤＥＧＤＡＴＡとが加算されることで、信号ＤＱＳＳＥＬが得られる。他方、ＤＱ０〜ＤＱ７の遅延量としては、シリアル−パラレル変換回路６１からのＷＤＡＴＡ及び書込み制御回路６２からのＷＣＫＤＱ０〜ＷＣＫＤＱ７に基づき、ＤＱＳ遅延レジスタ５１でＤＱ０ＳＥＬ〜ＤＱ７ＳＥＬが生成される。
【００２４】
なお、信号ＤＱＳＳＥＬ及びＤＱ０ＳＥＬ〜ＤＱ７ＳＥＬはバス信号であり、前述したように、各可変遅延回路３及び４における遅延段数によって、バスの本数、すなわちビット数が変化する。このように、かかる遅延時間設定レジスタ５から出力される遅延量は、ＳＤＡＴＡ，ＳＣＬＫ，ＳＳＹＮＣのシリアルインターフェースを介したＬＳＩ外部からの書換えが可能である。
【００２５】
この実施の形態では、遅延時間設定レジスタ５側の遅延レジスタ５２として不揮発性メモリが用いられており、遅延レジスタ５２におけるデータの書込みは、ＬＳＩ出荷時のテストに際して若しくはフィールドにて１回実行される。なお、遅延レジスタ５２としてフリップフロップが用いられる場合には、アドレス及びデータの書込みは、電源投入時のシステム初期化に際して、１回実行されることになる。また、この実施の形態では、遅延時間設定レジスタ５への書込み制御が、シリアル通信及びＬＳＩ外部からの例が取り上げられているが、遅延時間設定レジスタ５に書き込む手段及びその経路は重要ではなく、ＬＳＩ開発後に遅延時間設定レジスタ５の値を変更可能であることが重要となる。
【００２６】
以上の説明から明らかなように、本実施の形態１に係るデータ取込み回路をＬＳＩに搭載することにより、ＬＳＩ開発後のパッケージの変更やプリント基板の変更によって、データバス間にバラツキが発生し、データバスのタイミングを調整する必要がある場合でも、データバス及びデータストローブに信号に配された可変遅延回路５２の遅延量を変化させることにより、容易に調整が可能である。
なお、本実施の形態では、説明の簡略化を図り、８本のデータバスが用いられているが、これに限定されることなく、バスの本数は増加可能である。
【００２７】
次に、本発明の他の実施の形態について説明する。なお、以下では、上記実施の形態１における場合と同じものについては、同一の符号を付し、それ以上の説明を省略する。
実施の形態２．
図６は、本発明の実施の形態２に係るＤＱＳ可変遅延回路を組み込んだＤＤＲ−ＳＤＲＡＭデータ取込み回路のブロック図である。前述した実施の形態１では、ＤＱＳ可変遅延回路３へ入力されるＤＱＳデータは、立ち上がり及び立ち下がりの両エッジで取り込まれるために、複数段のディレイセルが用いられた場合には、１段のディレイセルにおける立ち上がり及び立ち下がりの差が段数分蓄積することとなる。例えば図８の（ａ）から分かるように、１段のディレイセルが用いられた場合に、立ち上がり及び立ち下がりにて、それぞれ、Ｄ３及びＤ４で示す遅延が発生すれば、１００段のディレイセルが用いられた場合には、図８の（ｂ）に示すように、立ち上がり及び立ち下がりにて、それぞれ、Ｄ３及びＤ４の１００倍の遅延（Ｄ５及びＤ６）が発生すると考えられる。かかる遅延の影響をなくするために、本実施の形態２では、ＤＱＳ信号の立ち上がり及び立ち下がりを別の経路で行わせる構成が採用される。
【００２８】
すなわち、このデータ取込み回路７０では、前述した実施の形態１にて使用されるＤＱＳ可変遅延回路３の代わりに、ＤＱＳ信号の立ち上がり及び立ち下がりを別の経路で行わせるＤＱＳ可変遅延回路８０を有している。ここでは、ＤＱＳＯＲ及びＤＱＳＯＦの２信号が、ＤＱＳ可変遅延回路８０から出力され、ＤＱＳＯＲが、フリップフロップＦＦ１〜ＦＦ８へ、また、ＤＱＳＯＦが、フリップフロップＦＦ９〜ＦＦ１６へ出力されるようになっている。
【００２９】
図７は、ＤＱＳ可変遅延回路８０の回路図である。このＤＱＳ可変遅延回路８０では、入力信号ＩＮ（具体的にはＤＱＳ）が、まず、２信号に分割されて、それぞれ、１〜２５６段のディレイセル８２Ａ，８２Ｂを通過することにより遅延させられる。入力信号ＩＮが通過するディレイセル８２Ａ，８２Ｂの数は、デコード回路８１への信号ＳＥＬ０〜ＳＥＬ７の入力の状態により決定され、この入力状態を変えることにより遅延時間が変更可能となっている。遅延した信号は、出力ゲート８３Ａ，８３Ｂを通じてフリップフロップＦＦ１〜１６へ出力される。
【００３０】
このように、本実施の形態２によれば、各ディレイセルの立ち上がりエッジのみを使用することとなり、ディレイセルの立ち上がり及び立ち下がりの遅延差が他に影響を及ぼす惧れをなくすることができる。
【００３１】
実施の形態３．
図９は、本発明の実施の形態３にかかるＤＤＲ−ＳＤＲＡＭデータ取込み回路のブロック図である。このデータ取込み回路９０は、データバス間におけるバラツキの自動調整機能を有するように、すなわち、遅延時間設定レジスタ５にて設定される遅延量が自動的に調整されるように構成されている。具体的には、図９から分かるように、ＣＰＵ１１０が、フリップフロップＦＦ１〜ＦＦ１６からの出力を逐次検出し、この出力に基づき、ＣＰＵアドレスバス及びデータバスを介して、調整信号をレジスタ制御回路１００へ送るようになっている。
【００３２】
図１０は、ＤＱＳ可変遅延回路３及びＤＱ０〜ＤＱ７可変遅延回路４における遅延量を設定する遅延時間設定レジスタ５及びレジスタ制御回路１００の詳細構成を示すブロック図である。レジスタ制御回路１００側の書込み制御回路１０１は、ＣＰＵアドレスバスから供給される値により遅延時間設定レジスタ５側の遅延レジスタ５２を選択し、選択した遅延レジスタ５２へＷＲ信号に応じてライト信号ＷＣＫＤＱＸを出力する。各遅延レジスタ５２は、ＤＱ０〜ＤＱ７の各遅延量を設定し、ＳＥＬ信号として、ＤＱ０〜ＤＱ７可変遅延回路４に出力する。
他方、ＤＱＳの遅延量は、ＤＱＳ遅延計算回路２からのＤＥＧＤＡＴＡとＤＱＳ遅延レジスタ５１からの値が加算されて出力される。遅延量をあらわすＳＥＬ信号はバス信号であり、遅延段数によって、バスの本数，すなわちビット数は変化する。このように、各遅延レジスタから出力される遅延量は、ＣＰＵ１１０から書換えが可能である。
【００３３】
図１１は、ＣＰＵ１１０から遅延時間設定レジスタ５へ書き込まれる信号のタイミングチャートを示す。ＣＰＵ１１０からＣＰＵデータバスを介して送られるアドレス，ＷＲ及びＤＲＥＧＣＳに基づき、遅延時間設定レジスタ５にＤＡＴＡが書き込まれる。ここでは、ＤＱＳ遅延レジスタ５１に１２ｈ，ＤＱ０遅延設定レジスタ５２に２ｈを書き込む場合のタイミングを示す。なお、ＷＲ，ＡＤＤＲＥＳＳ，ＤＡＴＡのタイミングは、ＣＰＵ１１０の種類により違う場合があるが、図１１は、あくまで、ＣＰＵ１０から遅延レジスタ５１，５２にアクセス可能であることを示す例である。
【００３４】
この実施の形態３に係るデータ取り込み回路を搭載したＬＳＩは、ＤＤＲ−ＳＤＲＡＭに接続され、ＳＤＲＡＭへ書込みデータとして、既知の値をＳＤＲＡＭに書き込むこともできる。これを利用して読み出した値の正否が判定できるので、データバスＤＱ０〜ＤＱ７の各ビット毎にＤＱ０〜７可変遅延回路５２の遅延量を変更し、変更毎に判別することが可能である。これにより、ＣＰＵ１１０は、最終的に、正常な値が得られた中心値を遅延時間設定レジスタ５に設定することができる。
【００３５】
図１２に、ＣＰＵ１１０により遅延レジスタ５１，５２における遅延量を設定する処理のフローチャートを示す。この処理では、まず、ＳＤＲＡＭへ既知の値を書き込む（Ｓ１１）。次に、ＤＱ０〜ＤＱ７遅延レジスタに０（遅延量は１）を設定する（Ｓ１２）。なお、ＤＱＳ遅延レジスタ５１を０に設定する。この場合には、ＤＱＳ信号の遅延量に基づき、ＤＱＳ可変遅延回路３の値が設定されることとなる。
【００３６】
続いて、ＳＤＲＡＭから値を読み出し、その値に対応するデータを記憶しておく（Ｓ１３）。その後、ディレイセル段数分が終了したか否かを判定する（Ｓ１４）。ＮＯであれば、ＤＱＳ０〜ＤＱＳ７の設定値に＋１ずつ加算した上で（Ｓ１６）、ステップＳ１３へ戻り、それ以降の処理を繰り返す。
【００３７】
他方、Ｓ１４の結果がＹＥＳであれば、つまり、遅延最終段までの読出しが完了すれば、先に記憶していたデータを書込みデータと比較して一致した設定値の中心値となるように、ＤＱ０〜ＤＱ７遅延レジスタ５２に設定する（Ｓ１５）。これにより、データバスのバラツキに応じて、各バスの最適の遅延値が設定されたこととなる。
【００３８】
引き続き、ＤＱＳ遅延レジスタ５２に０を設定する（Ｓ１７）。その後、ＳＤＲＡＭから値を読み出し、その値に対応するデータを記憶しておく（Ｓ１８）。続いて、ディレイ段数分が終了したか否かを確認する（Ｓ１９）。その結果、ＮＯであれば、ステップＳ１８へ戻り、それ以降の処理を繰り返す。
【００３９】
他方、ＹＥＳであれば、ＤＱＳ遅延レジスタ５１の値を０から最大値まで変化させて、読出しデータと書込みデータとの比較を行い、一致した中心の値をＤＱＳ遅延レジスタ５１に設定する（Ｓ２０）。以上で、処理を終了する。
【００４０】
このように、本実施の形態３に係るデータ取込み回路をＬＳＩに搭載することにより、ＬＳＩ開発後に、パッケージの変更又はプリント基板の変更により、データバスのタイミングの調整が発生した場合にも自動調整が可能である。
【００４１】
なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１に係る同期式メモリからのデータ取込み回路を示すブロック図である。
【図２】上記データ取込み回路に組み込まれるデータバス信号（ＤＱ）用の可変遅延回路の各々に共通する回路図である。
【図３】上記データ取込み回路に組み込まれるデータストローブ信号（ＤＱＳ）用の可変遅延回路の回路図である。
【図４】上記データ取込み回路に組み込まれる遅延時間設定レジスタ及びレジスタ制御回路の詳細構成を示すブロック図である。
【図５】上記レジスタ制御回路に入力される信号及びレジスタ制御回路を介して遅延時間設定レジスタへ書き込まれる信号のタイミングチャートを示す図である。
【図６】本発明の実施の形態２に係る同期式メモリからのデータ取込み回路のブロック図である。
【図７】上記実施の形態２に係る、上記データ取込み回路に組み込まれるデータストローブ信号（ＤＱＳ）用の可変遅延回路の回路図である。
【図８】（ａ）１段のディレイセルによるストローブ信号の立ち上がり及び立ち下がり遅延をあらわす図である。（ｂ）１００段のディレイセルによるストローブ信号の立ち上がり及び立ち下がり遅延をあらわす図である。
【図９】本発明の実施の形態３に係る同期式メモリからのデータ取込み回路のブロック図である。
【図１０】上記実施の形態３に係るデータ取込み回路に組み込まれる遅延時間設定レジスタ及びレジスタ制御回路の詳細構成を示すブロック図である。
【図１１】ＣＰＵから遅延時間設定レジスタへ書き込まれる信号のタイミングチャートである。
【図１２】ＣＰＵにより遅延レジスタにおける遅延量を設定する処理のフローチャートである。
【図１３】（ａ）データバス信号間に上記のバラツキが発生した状態をあらわすタイミングチャートである。（ｂ）データバス信号間のバラツキが増大した状態をあらわすタイミングチャートである。
【符号の説明】
【００４３】
１  ＤＬＬ回路，２  ＤＱＳ遅延計算回路，３  ＤＱＳ可変遅延回路，４  ＤＱ０〜ＤＱ７可変遅延回路，５  遅延時間設定レジスタ，６  レジスタ制御回路，３１，４１  デコード回路，３２，４２  ディレイセル，３３，３４  出力ゲート，６１  シリアル−パラレル変換回路，６２  書込み制御回路，５１  ＤＱＳ遅延レジスタ，５２  ＤＱ０〜ＤＱ７遅延レジスタ，５３  加算回路，ＦＦ１〜ＦＦ１６  フリップフロップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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