(57)【要約】  【課題】  強誘電体又は高誘電体を容量絶縁膜に持つ容量素子を備えた半導体装置において、容量絶縁膜のエッチングダメージを回復する熱処理を行なえると共に、容量絶縁膜に生じる水素の還元による容量素子の特性劣化を防止できるようにする。  【解決手段】  ＣＶＤ法により、第１の水素バリア層１２上の全面にスペーサ絶縁膜１３を容量素子１１を埋め込むように堆積する。続いて、ＣＭＰ法により、スペーサ絶縁膜１３の上部と第１の水素バリア層１２における容量素子１１の上側部分とを容量素子１１の上部電極１０が露出するまで研磨することにより、上部電極１０の上面、第１の水素バリア層１２における容量素子１１の側面上の上端面及びスペーサ絶縁膜１３の上面が同一の高さとなるように平坦化される。その後、平坦化されたスペーサ絶縁膜１３及び上部電極１０の上に、導電性を有する第２の水素バリア層１４を形成する。【選択図】      図６
2005057103.tif 000002
【特許請求の範囲】
【請求項１】
第１の絶縁膜の上に、下部電極と強誘電体又は高誘電体からなる容量絶縁膜と上部電極とを含む容量素子を形成する第１の工程と、
前記第１の絶縁膜の上に前記容量素子を覆うように、前記容量絶縁膜に対する水素の拡散を防止する第１の水素バリア層を形成する第２の工程と、
前記第１の水素バリア層の上に、第２の絶縁膜を形成する第３の工程と、
前記第２の絶縁膜、及び前記第１の水素バリア層における前記容量素子の上側部分を、前記上部電極が露出するように平坦化する第４の工程と、
平坦化された前記第２の絶縁膜の上に、導電性を有する第２の水素バリア層を前記上部電極と前記第１の水素バリア層とに接するように形成する第５の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の工程は、
前記第１の絶縁膜の上に全面にわたって下部電極形成膜を堆積する工程と、
前記下部電極形成膜の上に容量絶縁膜形成膜を堆積する工程と、
前記容量絶縁膜形成膜の上に上部電極用形成膜を堆積する工程と、
前記上部電極形成膜の上に前記容量素子をパターニングするマスクパターンを形成する工程と、
前記マスクパターンを用いて、前記上部電極形成膜、容量絶縁膜形成膜及び下部電極形成膜に対してエッチングを行なうことにより、前記上部電極形成膜、容量絶縁膜形成膜及び下部電極形成膜から、それぞれ上部電極、容量絶縁膜及び下部電極を形成する工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の工程は、前記下部電極形成膜を堆積するよりも前に、
前記第１の絶縁膜の上の全面に前記容量絶縁膜に対する水素の拡散を防止する第３の水素バリア層を形成する工程を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程よりも後で且つ前記第５の工程よりも前に、
前記容量絶縁膜に対して酸化性雰囲気の熱処理を行なう第６の工程をさらに備えていることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第６の工程において、前記熱処理の温度範囲は５００℃〜８００℃であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第４の工程は、化学機械的研磨法若しくはエッチバック法により、又はこれらを組み合わせて行なうことを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１の水素バリア層は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ及びＴａＳｉＯからなる群より選択された少なくとも１つの材料により構成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第２の水素バリア層は、ＴｉＡｌＮ、ＴｉＡｌ、ＴａＡｌＮ、ＴａＡｌ、ＴｉＳｉＮ、ＴａＳｉＮ、Ｔｉ及びＴａからなる群より選択された少なくとも１つの材料により構成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記第３の水素バリア層は、ＴｉＡｌＮ、ＴｉＡｌ、ＴａＡｌＮ、ＴｉＳｉＮ及びＴａＳｉＮからなる群より選択された少なくとも１つの材料により構成されていることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項１０】
前記容量絶縁膜は、ＳｒＢｉ2(ＴａxＮｂ1-x）2Ｏ9、Ｐｂ(ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x)ＴｉＯ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（但し、いずれもｘは０≦ｘ≦１である。）及びＴａ2Ｏ5からなる群より選択された１つの材料により構成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１１】
それぞれが、第１の絶縁膜の上に順次形成され、下部電極、強誘電体又は高誘電体からなる容量絶縁膜及び上部電極とを含む複数の容量素子と、
前記各容量素子の側面上に、その上端面が前記上部電極の上面とほぼ一致するように形成され、前記容量絶縁膜に対する水素の拡散を防止する複数の第１の水素バリア層と、
前記各上部電極の上に前記第１の水素バリア層の各上端面と接するように形成され、前記容量絶縁膜に対する水素の拡散をそれぞれ防止する導電性を有する複数の第２の水素バリア層とを備えていることを特徴とする半導体装置。
【請求項１２】
前記各第２の水素バリア層は、前記複数の容量素子の前記上部電極と接続されることにより、セルプレート線を構成していることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記各第２の水素バリア層と電気的に接続された導電層をさらに備えていることを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記導電層は前記各第２の水素バリア層の上に積層されて形成されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記複数の容量素子は互いに間隔をおいて形成され、前記第１の絶縁膜上における容量素子同士の間の領域は第２の絶縁膜により埋め込まれていることを特徴とする請求項１１に記載の半導体装置。
【請求項１６】
前記容量素子は、前記下部電極、容量絶縁膜及び上部電極が同一の平面形状となるように形成されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１７】
前記各下部電極の下側には、前記各容量絶縁膜に対する水素の拡散を防止する複数の第３の水素バリア層が形成され、
前記各第３の水素バリア層の側端面は、前記第１の水素バリア層と接していることを特徴とする請求項１１に記載の半導体装置。
【請求項１８】
前記各第３の水素バリア層は、前記各下部電極と同一の平面形状を有していることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第１の絶縁膜と前記各下部電極との間には、前記各容量絶縁膜に対する水素の拡散を防止する絶縁性を有する第４の水素バリア層が形成され、
前記第４の水素バリア層は、前記第１の水素バリア層の下面と接していることを特徴とする請求項１１又は１７に記載の半導体装置。
【請求項２０】
前記第１の絶縁膜に前記各下部電極と電気的に接続されるように形成された複数のプラグコンタクトをさらに備えていることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記第１の水素バリア層は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ及びＴａＳｉＯからなる群より選択された少なくとも１つの材料により構成されていることを特徴とする請求項１１に記載の半導体装置。
【請求項２２】
前記第２の水素バリア層は、ＴｉＡｌＮ、ＴｉＡｌ、ＴａＡｌＮ、ＴａＡｌ、ＴｉＳｉＮ、ＴａＳｉＮ、Ｔｉ及びＴａからなる群より選択された少なくとも１つの材料により構成されていることを特徴とする請求項１１に記載の半導体装置。
【請求項２３】
前記導電層は、ＴｉＡｌ、ＴｉＮ、Ｔｉ、ＴａＮ、Ｔａ、Ａｌ、Ｗ及びＣｕからなる群より選択された少なくとも１つの材料により構成されていることを特徴とする請求項１３に記載の半導体装置。
【請求項２４】
前記第３の水素バリア層は、ＴｉＡｌＮ、ＴｉＡｌ、ＴａＡｌＮ、ＴｉＳｉＮ及びＴａＳｉＮからなる群より選択された少なくとも１つの材料により構成されていることを特徴とする請求項１７に記載の半導体装置。
【請求項２５】
前記第４の水素バリア層は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ及びＴａＳｉＯからなる群より選択された少なくとも１つ材料により構成されていることを特徴とする請求項１９に記載の半導体装置。
【請求項２６】
前記容量絶縁膜は、ＳｒＢｉ2(ＴａxＮｂ1-x）2Ｏ9、Ｐｂ(ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x)ＴｉＯ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（但し、いずれもｘは０≦ｘ≦１である。）及びＴａ2Ｏ5からなる群より選択された１つの材料により構成されていることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体又は高誘電体を容量絶縁膜に持つ容量素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを処理し保存する必要がますます強く要求されるなかで、電子機器が一段と高度化し、使用される半導体装置においてもその素子の微細化が急速に進んでいる。
【０００３】
これに伴って、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置における高集積化を実現するために、従来の珪素酸化物又は珪素窒化物に代えて容量絶縁膜に高誘電体を用いる技術が広く研究され開発されている。さらに、従来にはない低動作電圧で且つ高速書込み及び高速読出しが可能な不揮発性ＲＡＭ装置の実用化を目指し、自発分極特性を持つ強誘電体膜に関する研究開発が盛んに行なわれている。
【０００４】
これら高誘電体又は強誘電体を容量絶縁膜に持つ容量素子を備えた半導体装置において、最も重要な課題の１つは、容量絶縁膜に生じる水素の還元による特性の劣化を抑制できる半導体装置を実現することであり、さらには、低コストで且つ容易に実現することである。
【０００５】
以下、第１及び第２の従来例について図面を参照しながら説明する。
【０００６】
（第１の従来例）
第１の従来例について図７を用いて説明する（例えば、特許文献１参照。）。
【０００７】
図７は強誘電体又は高誘電体を容量絶縁膜に持つ容量素子を備えた従来の半導体装置の要部の断面構成を示している。図７に示すように、半導体基板１０１の上に、酸化シリコン（ＳｉＯ2 ）からなる第１の層間絶縁膜１０２と酸化チタン（ＴｉＯ2 ）からなる拡散バリア膜１０３とが順次形成され、層間絶縁膜１０２と拡散バリア膜１０３とには、それらを貫通して半導体基板１０１と電気的に接続されるプラグコンタクト１０４が形成されている。
【０００８】
拡散バリア１０３の上には、プラグコンタクト１０４と接するように、窒化チタンアルミニウム（ＴｉＡｌＮ）からなる下部導電性拡散バリア膜１０５が形成され、該下部導電性拡散バリア層１０５の上には、イリジウム（Ｉｒ）からなる下部電極１０６と、強誘電体であるジルコニウムチタン酸鉛（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3 （但し、０≦ｘ≦１））からなる容量絶縁膜１０７と、イリジウム（Ｉｒ）及び酸化イリジウム（ＩｒＯ2 ）の積層膜からなる上部電極１０８と、窒化チタンアルミニウム（ＴｉＡｌＮ）からなる上部導電性拡散バリア膜１０９とが順次成膜されて容量素子１１０を形成している。
【０００９】
容量素子１１０の上、すなわち上部導電性拡散バリア膜１０９の上には、容量素子１１０のパターニングに用いる酸化シリコン（ＳｉＯ2 ）からなるエッチング用マスク１１１が形成され、容量素子１１０の側面上には、窒化シリコン（Ｓｉ3Ｎ4）と酸化チタン（ＴｉＯ２ ）との積層膜からなる絶縁性拡散バリア膜１１２が形成されている。
【００１０】
容量素子１１０は、第２の層間絶縁膜１１３に覆われており、該第２の層間絶縁膜１１３上には、配線１１４が上部導電性拡散バリア１０９と接続されるように形成されている。
【００１１】
（第２の従来例）
次に、第２の従来例について図８を用いて説明する（例えば、特許文献２参照。）。
【００１２】
図８は強誘電体又は高誘電体を容量絶縁膜に持つ容量素子を備えた従来の他の半導体装置の要部の断面構成を示している。図８に示すように、半導体基板１０１の上に第１の層間絶縁膜１０２が形成され、該第１の層間絶縁膜１０２の上には、窒化シリコン（Ｓｉ3Ｎ4）からなる第１の水素バリア膜１１６と、チタン（Ｔｉ）及び白金（Ｐｔ）の積層膜からなる下部電極１１７と、強誘電体であるタンタル酸ストロンチウムビスマス（ＳｒＢｉ2Ｔａ2Ｏ9 ）からなる容量絶縁膜１１８と、白金（Ｐｔ）からなる上部電極１１９とにより構成される容量素子１２０が形成されている。
【００１３】
容量素子１２０の上面及び側面を覆うと共に、その下端部が第１の水素バリア膜１１６の周縁部と接するように、窒化シリコンからなる第２の水素バリア膜１２１が形成されている。第２の水素バリア膜１２１には、上部電極１１９を露出するコンタクトホール１２１ａが設けられており、第２の水素バリア膜１２１の上には、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等からなる第３の水素バリア膜１２２がコンタクトホール１２１ａに充填されて上部電極１１９と電気的に接続されている。
【００１４】
第３の水素バリア膜１２２を含め容量素子１２０は、第２の層間絶縁膜１２３に覆われており、該第２の層間絶縁膜１２３上には、配線１２４が第３の水素バリア膜１２２と接続されるように形成されている。
【特許文献１】特開２０００−１３３６３３号公報（第７−９頁、第６ａ図−第６ｆ図）
【特許文献２】第３０９８４７４号公報（第４頁、第４図）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、前記第１及び第２の従来例のように、強誘電体又は高誘電体からなる容量絶縁膜を含む容量素子を備えた半導体装置の高性能化を容易に且つ低コストで実現できないという問題がある。
【００１６】
以下、その理由について詳細を説明する。
【００１７】
一般に、容量素子をドライエッチングによりパターニングした後には、強誘電体からなる容量絶縁膜はエッチング時に受けたダメージによってその結晶構造が破壊されるため、再結晶化を図るべく、温度が５００℃〜８００℃の酸素雰囲気による熱処理が必要となる。
【００１８】
ところが、前記第１の従来例は、再結晶化を図る熱処理を実施することができない。それは、図７において、上部導電性拡散バリア膜１０９の表面が酸素雰囲気による熱処理によって酸化することにより、以下に述べる２つの不具合が発生するからである。第１の不具合は、配線１１３と上部導電性拡散バリア１０９膜との界面に高抵抗な絶縁層が形成される結果、コンタクト抵抗の低抵抗化を実現できないことである。第２の不具合は、上部導電性拡散バリア膜１０９が酸素雰囲気による熱処理により酸化されて膨張し、膨張した上部導電性拡散バリア膜１０９が上部電極１０８から剥離することである。
【００１９】
第２の実施例は、第１の従来例における問題を解決すべく、容量素子１２０の上面及び側面を覆う第２の水素バリア膜１２１を形成し、形成した水素バリア膜１２１にコンタクトホール１２１ａを形成した後、温度が５００℃〜８００℃の酸素雰囲気により熱処理を行なって再結晶化を図り、その後に、第３の水素バリア膜１２２を形成する。この構成では、ＴｉＮ等からなる第３の水素バリア膜１２２が、再結晶化を図る酸化性雰囲気の熱処理によって酸化されることはない。しかしながら、第２の水素バリア膜１２１、コンタクトホール１２１ａ及び第３の水素バリア膜１２２のそれぞれを加工するためには、容量素子１２０の加工（パターニング）とは別に、３回のマスク工程が必要となる。すなわち、第２の従来例は、ドライエッチングによりダメージを受けた容量絶縁膜１１８に対する再結晶化を図る熱処理を行なえるようにはなるものの、その代わり製造工程が複雑となってしまう結果、容易に且つ低コストで容量素子、とりわけ強誘電体又は高誘電体からなる容量膜を有する半導体装置を形成することは不可能である。
【００２０】
本発明は、前記従来の課題を解決し、強誘電体又は高誘電体を容量絶縁膜に持つ容量素子を備えた半導体装置において、容量絶縁膜のエッチングダメージを回復する熱処理を行なえると共に、容量絶縁膜に生じる水素の還元による容量素子の特性劣化を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００２１】
前記の目的を達成するため、本発明は、半導体装置の製造方法を、容量素子をパターニングした後、該容量素子を覆うように第１の水素バリア層及び埋込絶縁膜（スペーサ絶縁膜）を形成し、形成したスペーサ絶縁膜及び第１の水素バリア層における容量素子の上側部分を容量素子が露出するように平坦化し、その後、第２の水素バリア層を上部電極と第１の水素バリア層とに接するように形成する構成とする。
【００２２】
具体的に、本発明に係る半導体装置の製造方法は、第１の絶縁膜（層間絶縁膜）の上に、下部電極と強誘電体又は高誘電体からなる容量絶縁膜と上部電極とを含む容量素子を形成する第１の工程と、第１の絶縁膜の上に容量素子を覆うように、容量絶縁膜に対する水素の拡散を防止する第１の水素バリア層を形成する第２の工程と、第１の水素バリア層の上に、第２の絶縁膜（スペーサ絶縁膜）を形成する第３の工程と、第２の絶縁膜、及び第１の水素バリア層における容量素子の上側部分を、上部電極が露出するように平坦化する第４の工程と、平坦化された第２の絶縁膜の上に、導電性を有する第２の水素バリア層を上部電極と第１の水素バリア層とに接するように形成する第５の工程とを備えている。
【００２３】
本発明の半導体装置の製造方法によると、容量素子を形成（パターニング）した後、該容量素子を覆うように第１の水素バリア層及び第２の絶縁膜（スペーサ絶縁膜）を形成し、形成した第２の絶縁膜及び第１の水素バリア層における容量素子の上側部分を容量素子が露出するように平坦化し、その後、第２の水素バリア層を上部電極と第１の水素バリア層とに接するように形成する。このため、容量素子を形成した後に、該容量素子は第１の水素バリア層によりその側面が覆われ、平坦化された上面は第２の水素バリア層により覆われる。従って、容量素子を覆う水素バリア層を形成する際のマスク工程が不要となるので、製造工程を簡単化することができる。その上、容量絶縁膜のエッチングダメージを回復する熱処理を行なえると共に、容量素子が水素バリア層により覆われているため、容量絶縁膜の水素による特性劣化を防止できる。
【００２４】
本発明の半導体装置の製造方法において、第１の工程は、第１の絶縁膜の上に全面にわたって下部電極形成膜を堆積する工程と、下部電極形成膜の上に容量絶縁膜形成膜を堆積する工程と、容量絶縁膜形成膜の上に上部電極用形成膜を堆積する工程と、上部電極形成膜の上に容量素子をパターニングするマスクパターンを形成する工程と、マスクパターンを用いて、上部電極形成膜、容量絶縁膜形成膜及び下部電極形成膜に対してエッチングを行なうことにより、上部電極形成膜、容量絶縁膜形成膜及び下部電極形成膜から、それぞれ上部電極、容量絶縁膜及び下部電極を形成する工程とを含むことが好ましい。
【００２５】
この場合に、第１の工程は、下部電極形成膜を堆積するよりも前に、第１の絶縁膜の上の全面に容量絶縁膜に対する水素の拡散を防止する第３の水素バリア層を形成する工程を含むことが好ましい。
【００２６】
また、本発明の半導体装置の製造方法は、第１の工程よりも後で且つ第５の工程よりも前に、容量絶縁膜に対して酸化性雰囲気の熱処理を行なう第６の工程をさらに備えていることが好ましい。このようにすると、第２の水素バリア層を形成するよりも前に、容量絶縁膜に対する熱処理を行なうため、第２の水素バリア層が酸化することに起因する不具合を防止することができる。
【００２７】
この場合に、第６の工程における熱処理の温度範囲は５００℃〜８００℃であることが好ましい。
【００２８】
また、本発明の半導体装置の製造方法において、第４の工程は、化学機械的研磨法若しくはエッチバック法により、又はこれらを組み合わせて行なうことが好ましい。
【００２９】
本発明の半導体装置の製造方法において、第１の水素バリア層は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ及びＴａＳｉＯからなる群より選択された少なくとも１つの材料により構成されていることが好ましい。
【００３０】
本発明の半導体装置の製造方法において、第２の水素バリア層は、ＴｉＡｌＮ、ＴｉＡｌ、ＴａＡｌＮ、ＴａＡｌ、ＴｉＳｉＮ、ＴａＳｉＮ、Ｔｉ及びＴａからなる群より選択された少なくとも１つの材料により構成されていることが好ましい。
【００３１】
本発明の半導体装置の製造方法において、第３の水素バリア層は、ＴｉＡｌＮ、ＴｉＡｌ、ＴａＡｌＮ、ＴｉＳｉＮ及びＴａＳｉＮからなる群より選択された少なくとも１つの材料により構成されていることが好ましい。
【００３２】
本発明の半導体装置の製造方法において、容量絶縁膜は、ＳｒＢｉ2(ＴａxＮｂ1-x）2Ｏ9、Ｐｂ(ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x)ＴｉＯ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（但し、いずれもｘは０≦ｘ≦１である。）及びＴａ2Ｏ5からなる群より選択された１つの材料により構成されていることが好ましい。
【００３３】
本発明に係る半導体装置は、それぞれが、第１の絶縁膜の上に順次形成され、下部電極、強誘電体又は高誘電体からなる容量絶縁膜及び上部電極とを含む複数の容量素子と、各容量素子の側面上に、その上端面が上部電極の上面とほぼ一致するように形成され、容量絶縁膜に対する水素の拡散を防止する複数の第１の水素バリア層と、各上部電極の上に第１の水素バリア層の各上端面と接するように形成され、容量絶縁膜に対する水素の拡散をそれぞれ防止する導電性を有する複数の第２の水素バリア層とを備えている。
【００３４】
本発明の半導体装置は、本発明に係る製造方法により得られる、容量素子を水素から保護する水素バリア層を備えているため、製造が容易であり且つリテンション特性等の電気的特性に優れる。
【００３５】
本発明の半導体装置において、各第２の水素バリア層は、複数の容量素子の上部電極と接続されることにより、セルプレート線を構成していることが好ましい。
【００３６】
本発明の半導体装置は、各第２の水素バリア層と電気的に接続された導電層をさらに備えていることが好ましい。
【００３７】
この場合に、導電層は各第２の水素バリア層の上に積層されて形成されていることが好ましい。このようにすると、第２の水素バリア層を構成する材料の選択の幅を広げることができる。その上、電気抵抗が小さくなるため、半導体装置の動作速度を高速化することが可能となる。
【００３８】
本発明の半導体装置において、複数の容量素子は互いに間隔をおいて形成され、第１の絶縁膜上における容量素子同士の間の領域は第２の絶縁膜により埋め込まれていることが好ましい。
【００３９】
本発明の半導体装置において、容量素子は、下部電極、容量絶縁膜及び上部電極が同一の平面形状となるように形成されていることが好ましい。
【００４０】
また、本発明の半導体装置において、各下部電極の下側には、各容量絶縁膜に対する水素の拡散を防止する複数の第３の水素バリア層が形成され、各第３の水素バリア層の側端面は、第１の水素バリア層と接していることが好ましい。このようにすると、容量素子の下側をも水素バリア層で覆うことができる。
【００４１】
この場合に、各第３の水素バリア層は、各下部電極と同一の平面形状を有していることが好ましい。
【００４２】
本発明の半導体装置において、第１の絶縁膜と各下部電極との間には、各容量絶縁膜に対する水素の拡散を防止する絶縁性を有する第４の水素バリア層が形成され、第４の水素バリア層は、第１の水素バリア層の下面と接していることが好ましい。このようにすると、容量素子の下側からの水素の拡散をより確実に防止することができる。
【００４３】
本発明の半導体装置は、第１の絶縁膜に各下部電極と電気的に接続されるように形成された複数のプラグコンタクトをさらに備えていることが好ましい。
【００４４】
本発明の半導体装置において、第１の水素バリア層は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ及びＴａＳｉＯからなる群より選択された少なくとも１つの材料により構成されていることが好ましい。
【００４５】
本発明の半導体装置において、第２の水素バリア層は、ＴｉＡｌＮ、ＴｉＡｌ、ＴａＡｌＮ、ＴａＡｌ、ＴｉＳｉＮ、ＴａＳｉＮ、Ｔｉ及びＴａからなる群より選択された少なくとも１つの材料により構成されていることが好ましい。
【００４６】
本発明の半導体装置において、導電層は、ＴｉＡｌ、ＴｉＮ、Ｔｉ、ＴａＮ、Ｔａ、Ａｌ、Ｗ及びＣｕからなる群より選択された少なくとも１つの材料により構成されていることが好ましい。
【００４７】
本発明の半導体装置において、第３の水素バリア層は、ＴｉＡｌＮ、ＴｉＡｌ、ＴａＡｌＮ、ＴｉＳｉＮ及びＴａＳｉＮからなる群より選択された少なくとも１つの材料により構成されていることが好ましい。
【００４８】
本発明の半導体装置において、第４の水素バリア層は、ＳｉＮ、ＳｉＯＮ、Ａｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ、ＴｉＳｉＯ及びＴａＳｉＯからなる群より選択された少なくとも１つ材料により構成されていることが好ましい。
【００４９】
本発明の半導体装置において、容量絶縁膜は、ＳｒＢｉ2(ＴａxＮｂ1-x）2Ｏ9、Ｐｂ(ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x)ＴｉＯ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（但し、いずれもｘは０≦ｘ≦１である。）及びＴａ2Ｏ5からなる群より選択された１つの材料により構成されていることが好ましい。
【発明の効果】
【００５０】
本発明に係る半導体装置及びその製造方法によると、容量素子を覆う水素バリア層を形成する際のマスク工程が不要となるため、製造工程を簡単化することができる。その上、容量絶縁膜のエッチングダメージを回復する熱処理を確実に行なえると共に、容量素子が水素バリア層により覆われているため、容量絶縁膜の水素による特性劣化を防止することができる。
【発明を実施するための最良の形態】
【００５１】
（実施形態）
本発明の一実施形態について図面を参照しながら説明する。
【００５２】
図１は本発明の一実施形態に係る半導体装置の要部の平面構成を示し、図２（ａ）は図１のIIａ−IIａ線における断面構成を示し、図２（ｂ）は図１のIIｂ−IIｂ線における断面構成を示している。
【００５３】
図１及び図２（ａ）、（ｂ）に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板１の主面上には、シャロウトレンチ分離（ＳＴＩ）等からなる複数の素子分離領域２と、該素子分離領域２によって区画された複数の素子活性領域３とが形成されている。
【００５４】
各素子活性領域３には、後述する複数の容量素子を選択的にアクセス可能とするトランジスタ（図示せず）が形成されている。
【００５５】
半導体基板１上には、素子分離領域２及び素子活性領域３を覆うように、酸化シリコン（ＳｉＯ2 ）を主成分とする第１の絶縁膜としての層間絶縁膜４が形成されており、該層間絶縁膜４の上には、厚さが１０ｎｍ〜２００ｎｍの窒化シリコン（ＳｉＮ）を主成分とする第４の水素バリア層５が形成されている。
【００５６】
層間絶縁膜４及び第４の水素バリア層５における各素子活性領域３の上側には、該素子活性領域３と電気的に接続されるプラグコンタクト６がそれぞれ形成されている。ここで、プラグコンタクト６には、ポリシリコン又はタングステン（Ｗ）等の導電性材料を用いる。
【００５７】
第４の水素バリア層５の上には、プラグコンタクト６とそれぞれ接続され、厚さが５０ｎｍ〜２００ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）を主成分とする第３の水素バリア層７が形成されている。第３の水素バリア層７は、プラグコンタクト６が酸化してコンタクト抵抗が増大することを防ぐ、酸素の拡散を防止する酸素バリア層としての機能をも兼ねることができる。
【００５８】
第３の水素バリア７の上には、基板側から順次成膜され、例えばイリジウム（Ｉｒ）からなる第１バリア層及び酸化イリジウム（ＩｒＯ2 ）からなる第２バリア層からなる導電性を有する酸素バリア層と、白金（Ｐｔ）等の電極材料とにより構成された下部電極８とが形成されている。ここで、第１のバリア層の厚さは５０ｎｍ〜２００ｎｍであり、第２のバリア層の厚さは３０ｎｍ〜２００ｎｍであり、下部電極８の厚さは３０ｎｍ〜１００ｎｍである。
【００５９】
下部電極８の上には、絶縁性の金属酸化物であり強誘電体材料である、例えばタンタルニオブ酸ストロンチウムビスマス（ＳｒＢｉ2(Ｔａx，Ｎｂ1-x）2Ｏ9）（但し、ｘは０≦ｘ≦１である。）からなり、厚さが５０ｎｍ〜１５０ｎｍの容量絶縁膜９が形成されている。なお、容量絶縁膜９は、ＳｒＢｉ2(ＴａxＮｂ1-x）2Ｏ9に限られず、ジルコニウムチタン酸鉛（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3）、チタン酸バリウムストロンチウム（（ＢａxＳｒ1-x)ＴｉＯ3）、チタン酸ビスマスランタン（（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12）（但し、いずれも、ｘは０≦ｘ≦１である。）、又は五酸化タンタル（Ｔａ2Ｏ5）を用いることができる。
【００６０】
容量絶縁膜９の上には、厚さが３０ｎｍ〜１５０ｎｍの白金（Ｐｔ）を主成分とする上部電極１０が形成されている。これら下部電極８、容量絶縁膜９及び上部電極１０により容量素子１１が構成されている。
【００６１】
本実施形態に係る容量素子１１は、後述するように、第３の水素バリア層７、下部電極８、容量絶縁膜９及び上部電極１０が、いずれも１つのマスクを用いてパターニングされているため、それぞれの端部はほぼ直線状となる。
【００６２】
第３の水素バリア層７の側端面上及び容量素子１１の側面上には、例えば、厚さが１０ｎｍ〜５０ｎｍで、酸化チタンアルミニウム（ＴｉＡｌＯ）又は酸化アルミニウム（Ａｌ2Ｏ3）からなる絶縁性を有する第１の水素バリア層１２が形成されている。
【００６３】
ここで、第１の水素バリア層１２は、容量素子１１の周辺領域においては、第４の水素バリア層５と接しているが、第４の水素バリア層５が形成されていない領域が存在する場合には、層間絶縁膜４と接することになる。
【００６４】
また、第１の水素バリア層１２は、ＴｉＡｌＯ及びＡｌ2Ｏ3に限られず、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、酸化タンタルアルミニウム（ＴａＡｌＯ）、珪化酸化チタン（ＴｉＳｉＯ）、又は珪化酸化タンタル（ＴａＳｉＯ）を用いることができる。
【００６５】
また、互いに隣接する容量素子１１同士の間には、第１の水素バリア層１２を覆うように、酸化シリコン又は窒化シリコンを主成分とする第２の絶縁膜としてのスペーサ絶縁膜１３が形成されている。
【００６６】
本実施形態の特徴として、上部電極１０の上面と、第１の水素バリア層１２における容量素子１１の側面上に位置する上端面と、スペーサ絶縁膜１３の上面とは、互いにほぼ同一の高さとなるように平坦化されている。平坦化されたスペーサ絶縁膜１３の上には、厚さが２０ｎｍ〜３００ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）を主成分とする導電性を持つ第２の水素バリア層１４が、上部電極１０と第１の水素バリア層１２とに接するように選択的に形成されている。ここで、第２の水素バリア層１４は、ＴｉＡｌＮに限られず、チタンアルミニウム（ＴｉＡｌ）、窒化タンタルアルミニウム（ＴａＡｌＮ）、タンタルアルミニウム（ＴａＡｌ）、珪化窒化チタン（ＴｉＳｉＮ）、珪化窒化タンタル（ＴａＳｉＮ）、チタン（Ｔｉ）、又はタンタル（Ｔａ）を用いることができる。
【００６７】
なお、図１及び図２（ｂ）に示すように、第２の水素バリア層１４は、互いに隣接する容量素子１１同士の間でも方向によっては不連続に配置される。また、第２の水素バリア層１４は、セルプレート線としての機能を持たせることができる。
【００６８】
以上説明したように、本実施形態によると、製造プロセスにおいて、容量素子１１をパターニングするマスクの他には、第２の水素バリア層１４をパターニングするマスクしか必要でなくなり、水素バリア層、すなわち第１の水素バリア層１２、第２の水素バリア層１４、第３の水素バリア層７及び第４の水素バリア層５により、各容量素子１１が完全に覆われるため、極めて容易にすなわち低コストで容量絶縁膜９に生じる水素の還元による容量素子１１の特性劣化を防止することができる。
【００６９】
図３は本実施形態に係る容量素子１１の残留分極（２Ｐｒ）を、水素雰囲気での熱処理（水素シンタ）前後で評価した結果を示している。水素シンタの条件は、雰囲気を１００％の水素とし、温度を４００℃とし、時間を１０分としている。図３に示すように、本実施形態に係る容量素子１１の残留分極は、水素雰囲気での熱処理の前後においてほとんど変化しておらず、従って、本発明に係る容量素子を備えた半導体装置は、非常に優れた素子特性を発揮することができる。
【００７０】
（第１変形例）
次に、本実施形態に係る半導体装置の第１変形例について図面を参照しながら説明する。第２の水素バリア層１４の低抵抗化を図る手段として、第２の水素バリア層１４と電気的に並列に接続された導電層１５を配置する。具体的には、図４（ａ）に示すように、第２の水素バリア層１４の上方に第２の水素バリア層１４と接続されるビア１７を含む配線間絶縁膜１６を形成し、配線間絶縁膜１６の上にビア１７と接続されるように導電層１５を設ける。このようにすると、第２の水素バリア層１４に用いる材料の選択の幅を広げることができる。その上、導電層１５をセルプレート線として用いることができ、導電層１５に第２の水素バリア層１４と比べて抵抗率が小さい材料を選択すれば、セルプレート線自体の電気抵抗が小さくなるため、半導体装置の動作速度の向上を図ることができる。
【００７１】
なお、導電層１５には、例えば、チタンアルミニウム（ＴｉＡｌ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、又は銅（Ｃｕ）を用いることができる。
【００７２】
（第２変形例）
本実施形態に係る半導体装置の第２変形例として、図４（ｂ）に示すように、第２の水素バリア層１４の上に、導電層１５を直接に積層して形成しても良い。
【００７３】
（半導体装置の製造方法）
以下、本実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００７４】
図５（ａ）〜図５（ｃ）及び図６（ａ）〜図６（ｃ）は本発明の一実施形態に係る半導体装置の製造方法であって、図１のIIａ−IIａ線における断面構成を工程順に示している。ここで、図５及び図６においては、図１及び図２に示す構成部材と同一の構成部材には同一の符号を付している。
【００７５】
まず、図５（ａ）に示すように、Ｓｉからなる半導体基板１の主面上に素子分離領域２を形成して、半導体基板１の主面を複数の素子活性領域３に区画する。続いて、ゲート電極（図示せず）を素子分離領域２及び複数の素子活性領域３の上に跨るように形成し、形成したゲート電極をマスクとして、不純物イオンのイオン注入を行なって拡散層を形成し、これにより、複数のトランジスタを形成する。続いて、例えば化学的気相堆積（ＣＶＤ：Chemical Vapor Deposition）法により、半導体基板１上の全面にＳｉＯ2 を主成分とする層間絶縁膜４を形成する。続いて、ＣＶＤ法により、層間絶縁膜４の上にＳｉＮを主成分とする第４の水素バリア層５を１０ｎｍ〜２００ｎｍの厚さに形成する。続いて、リソグラフィ法及びドライエッチング法により、層間絶縁膜４及び第４の水素バリア層５に各素子活性領域３を露出するコンタクトホールを選択的に形成する。その後、ＣＶＤ法又はスパッタリング法により、第４の水素バリア層５の上に各コンタクトホールが充填されるように全面にわたってポリシリコン又はタングステン等の導電性材料を堆積し、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polish）法又はエッチバック法により、堆積した導電性材料からなるプラグコンタクト６を形成する。
【００７６】
次に、図５（ｂ）に示すように、例えばスパッタリング法により、第４の水素バリア層５上の全面に、各プラグコンタクト６と接続されるように、例えば厚さが５０ｎｍ〜２００ｎｍのＴｉＡｌＮからなる第３の水素バリア層形成膜を堆積する。続いて、スパッタリング法により、第３の水素バリア層形成膜上の全面に下部電極形成膜を堆積する。ここで、下部電極用形成膜は、下層から順に、厚さが５０ｎｍ〜２００ｎｍの酸素バリア性を有する導電性材料であるＩｒからなる第１バリア層と、厚さが３０ｎｍ〜２００ｎｍの酸素バリア性を有する導電性材料であるＩｒＯ2 からなる第２バリア層と、厚さが３０ｎｍ〜１００ｎｍの電極材料であるＰｔとから構成する。続いて、有機金属分解（ＭＯＤ：Metal Organic Decomposition）法、スパッタリング法、又は有機金属気相堆積（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法により、下部電極形成膜上の全面に、厚さが５０ｎｍ〜１５０ｎｍの絶縁性金属酸化物であり強誘電体材料である、例えば（ＳｒＢｉ2（Ｔａx，Ｎｂ1-x)2Ｏ9）（但し、ｘは０≦ｘ≦１である。）からなる容量絶縁膜形成膜を堆積する。続いて、例えばスパッタリング法により、容量絶縁膜形成膜上の全面に厚さが３０ｎｍ〜１００ｎｍのＰｔからなる上部電極形成膜を堆積する。続いて、上部電極形成膜の上に、リソグラフィ法により容量素子パターンを有するレジストパターンを形成する。又はリソグラフィ法及びエッチング法により、ＳｉＯ2 、Ｔｉ、ＴｉＮ若しくはＴｉＡｌＮ等からなり容量素子パターンを有するハードマスクパターンを形成する。続いて、形成したレジストパターン又はハードマスクパターンを用いて、上部電極形成膜、容量絶縁膜形成膜、下部電極形成膜、及び第３の水素バリア層形成膜に対してドライエッチングを行なう。これにより、第３の水素バリア層形成膜から第３の水素バリア層７が形成され、下部電極形成膜から下部電極８が形成され、容量絶縁膜形成膜から容量絶縁膜９が形成され、上部電極形成膜から上部電極１０が形成されて、容量素子１１を１つのマスクにより得ることができる。このドライエッチングには、エッチングガスとして、第３の水素バリア層７、下部電極８及び上部電極１０をパターニングする工程においては塩素を含むガスを用い、容量絶縁膜９をパターニングする工程においては、フッ素又は塩素を含むガスを用いる。
【００７７】
ここで、容量素子１１を得るドライエッチングの後に、該ドライエッチングにより容量絶縁膜９のパターンエッジ部に発生する結晶構造の乱れを修復して再結晶化を図る熱処理を行なっても良い。熱処理条件は、雰囲気を酸素とし、温度を５００℃〜８００℃とし、時間を０．５分〜６０分程度としている。
【００７８】
次に、図５（ｃ）に示すように、ＣＶＤ法、原子層堆積（ＡＬＤ:Atomic Layer Deposition）法又はスパッタリング法により、第４の水素バリア層５の上に各容量素子１１の上面及び側面を覆うように全面にわたって、例えば厚さが１０ｎｍ〜５０ｎｍでＴｉＡｌＯ又はＡｌ2Ｏ3等の絶縁性材料からなる第１の水素バリア層１２を堆積する。
【００７９】
次に、図６（ａ）に示すように、ＣＶＤ法により、第１の水素バリア層１２上の全面にＳｉＯ2 又はＳｉＮを主成分とするスペーサ絶縁膜１３を容量素子１１を埋め込むように堆積する。
【００８０】
次に、図６（ｂ）に示すように、ＣＭＰ法により、スペーサ絶縁膜１３の上部と第１の水素バリア層１２における容量素子１１の上側部分とを研磨して、容量素子１１の上部電極１０を露出するまで研磨することにより、上部電極１０の上面、第１の水素バリア層１２における容量素子１１の側面上の上端面、及びスペーサ絶縁膜１３の上面がほぼ同一の高さとなるように平坦化される。ここで、ＣＭＰ工程を行なった後に、第１の水素バリア層１２及びスペーサ絶縁膜１３を堆積したり平坦化したりする際に発生する水素又は水分による容量絶縁膜９の還元による酸素の欠損を補うように、酸素を含む雰囲気で温度を５００℃〜８００℃とし、０．５分〜６０分間程度の再結晶化を図る熱処理を行なっても良い。
【００８１】
次に、図６（ｃ）に示すように、スパッタリング法により、上部電極１０を含むスペーサ絶縁膜１３の上に、厚さが２０ｎｍ〜３００ｎｍのＴｉＡｌＮを主成分とする導電性を有する第２の水素バリア層１４を堆積する。これにより、第１の水素バリア層１２における容量素子１１の側面上の上端面は、第２の水素バリア層１４の下面と接するようになる。その結果、容量素子１１は、その上面を第２の水素バリア層１４により、その側面を第１の水素バリア層１２により、その下面を第３の水素バリア層７及び第４の水素バリア層５により覆われる。この後は、図１に示すように、第２の水素バリア層１４に対して、図１のIIａ−IIａ線方向に延びるストライプ状にパターニングしても良い。
【００８２】
以上説明したように、本実施形態によると、第１の水素バリア層１２を加工する際に、ＣＭＰ法又はエッチバック法を用いていることからマスクを用いる必要がなくなり、容量素子１１本体を形成するために必要なマスク以外に必要となるマスクは、第２の水素バリア層１４をパターニングするマスクのみとなる。従って、容量素子１１が、少なくとも第１の水素バリア層１２及び第２の水素バリア層１４により被覆される構造を極めて容易に且つ低コストで実現できるようになり、その結果、容量絶縁膜９に生じる水素の還元による容量素子１１の特性劣化を防止することができる。
【００８３】
また、第２の水素バリア層１４を上部電極１０及びスペーサ絶縁膜１３上に形成するよりも前に、容量絶縁膜９の再結晶化を図る酸素雰囲気での熱処理を行なうため、第２の水素バリア層１４を形成した後に酸素雰囲気における容量絶縁膜９への再結晶化の熱処理を実施する場合と比べて、第２の水素バリア層１４に対する酸化による不具合、例えば高抵抗化や膜の剥離等の発生を防止することができる。
【産業上の利用可能性】
【００８４】
本発明に係る半導体装置及びその製造方法は、製造工程を簡単化できると共に、容量絶縁膜のエッチングダメージを回復する熱処理を確実に行なえ、且つ容量絶縁膜の水素による特性の劣化を防止することができるという効果を有し、従って、強誘電体又は高誘電体を容量絶縁膜に持つ容量素子を有する半導体装置の製造方法に有用である。
【図面の簡単な説明】
【００８５】
【図１】本発明の一実施形態に係る半導体装置の要部を示す平面図である。
【図２】（ａ）は図１のIIａ−IIａ線における構成断面図であり、（ｂ）は図１のIIｂ−IIｂ線における構成断面図である。
【図３】本発明の一実施形態に係る半導体装置における容量素子の残留分極（２Ｐｒ）の値を水素シンタ処理の前後で評価した結果を示すグラフである。
【図４】（ａ）及び（ｂ）は本発明の一実施形態の変形例に係る半導体装置の要部を示し、（ａ）は第１変形例に係る構成断面図であり、（ｂ）は第２変形例に係る構成断面図である。
【図５】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図６】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図７】第１の従来例に係る容量素子を示す構成断面図である。
【図８】第２の従来例に係る容量素子を示す構成断面図である。
【符号の説明】
【００８６】
１    半導体基板
２    素子分離領域
３    素子活性領域
４    層間絶縁膜（第１の絶縁膜）
５    第４の水素バリア層
６    プラグコンタクト
７    第３の水素バリア層
８    下部電極
９    容量絶縁膜
１０  上部電極
１１  容量素子
１２  第１の水素バリア層
１３  スペーサ絶縁膜（第２の絶縁膜）
１４  第２の水素バリア層
１５  導電層
１６  配線間絶縁膜
１７  ビア
【図１】
2005057103.tif 000003
【図２】
2005057103.tif 000004
【図３】
2005057103.tif 000005
【図４】
2005057103.tif 000006
【図５】
2005057103.tif 000007
【図６】
2005057103.tif 000008
【図７】
2005057103.tif 000009
【図８】
2005057103.tif 000010