(57)【要約】【課題】同一半導体基板に低耐圧ＭＯＳ、高耐圧ＭＯＳ、バイポーラトランジスタが形成された半導体装置において、リーク電流が小さい、リーク電流の変動がない高信頼性のｎｐｎトランジスタを有する半導体装置およびその製造方法を提供すること。【解決手段】ｎｐｎトランジスタのｐベース領域６の表面層に反転防止領域Ｂを形成することで、ＬＯＣＯＳ酸化膜９上の電荷の影響や、ＬＯＣＯＳ酸化膜９上の配線に印加される電圧の影響を受けない、リーク電流の少なく、変動がない高い信頼性のｎｐｎトランジスタを形成することができる。また、この反転防止領域Ａを形成するイオン注入をｐ＋  フィールドイオン注入で行うことで低コスト化することができる。【選択図】        図１
2005056915.tif 000002
【特許請求の範囲】
【請求項１】
横型バイポーラトランジスタのベース領域の表面層に選択的に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜をマスクとして、前記ベース領域の表面層にそれぞれ形成されたベースコンタクト領域およびエミッタ領域と、前記ＬＯＣＯＳ酸化膜下の前記ベース領域の表面層に形成された該ベース領域と同一導電形の反転防止領域とを有することを特徴とする半導体装置。
【請求項２】
同一半導体基板に形成された横型ＭＯＳトランジスタおよび横型バイポーラトランジスタを有する半導体装置において、
横型バイポーラトランジスタのベース領域の表面層に選択的に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜をマスクとして、前記ベース領域の表面層にそれぞれ形成されたベースコンタクト領域およびエミッタ領域と、前記ＬＯＣＯＳ酸化膜下の前記ベース領域の表面層に形成された該ベース領域と同一導電形の反転防止領域とを有することを特徴とする半導体装置。
【請求項３】
同一半導体基板に形成された横型低耐圧ＭＯＳトランジスタと横型高耐圧ＭＯＳトランジスタおよび横型バイポーラトランジスタとを有する半導体装置において、
横型バイポーラトランジスタのベース領域の表面層に選択的に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜をマスクとして、前記ベース領域の表面層にそれぞれ形成されたベースコンタクト領域およびエミッタ領域と、前記ＬＯＣＯＳ酸化膜下の前記ベース領域の表面層に形成された該ベース領域と同一導電形の反転防止領域とを有することを特徴とする半導体装置。
【請求項４】
前記の横型バイポーラトランジスタがｎｐｎトランジスタであることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
同一半導体基板に横型低耐圧ＭＯＳトランジスタと横型高耐圧ＭＯＳトランジスタおよび横型バイポーラトランジスタを形成した半導体装置の製造方法において、
横型低耐圧ＭＯＳトランジスタ、横型高耐圧ＭＯＳトランジスタおよび横型バイポーラトランジスタをそれぞれ分離する分離領域の表面層の反転を防止するために行うフィールドイオン注入と、
横型バイポーラトランジスタのベース領域の表面層の反転を防止するために行うイオン注入とを同時に行うことを特徴とする半導体装置の製造方法。
【請求項６】
前記工程の後で、前記分離領域の表面層と前記ベース領域の一部の表面層にＬＯＣＯＳ酸化膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
同一半導体基板に横型低耐圧ＭＯＳトランジスタと横型高耐圧ＭＯＳトランジスタおよび横型バイポーラトランジスタを形成した半導体装置の製造方法において、
第１導電型の半導体基板の表面層に第１導電型の第１ウエル領域と第２導電型の第２ウエル領域をそれぞれ接するように複数個形成する工程と、
第２導電型チャネルを有する第１高耐圧ＭＯＳトランジスタ形成領域の第１ウエル領域の表面層に第２導電型の第１オフセット領域を２個離して形成する工程と、
第１導電型チャネルを有する第２高耐圧ＭＯＳトランジスタ形成領域の第２ウエル領域の表面層に第１導電型の第２オフセット領域を２個離して形成する工程と、
横型バイポーラトランジスタ形成領域の第２ウエル領域の表面層に第１導電型の第１ベース領域を前記第２オフセット領域と同時に形成する工程と、
前記の各素子を分離するＬＯＣＯＳ酸化膜を形成するためのマスク絶縁膜を半導体基板上に形成する工程と、
第２高耐圧ＭＯＳトランジスタと横型バイポーラトランジスタの第２ウエル領域に挟まれた第１導電型の分離領域の表面層と、第１低耐圧ＭＯＳトランジスタと第２低耐圧ＭＯＳトランジスタに挟まれた第１導電型の半導体領域の表面層と、横型バイポーラトランジスタのベース領域の表面層とに、第１導電型の不純物を同時にイオン注入する工程と、
前記分離領域の表面層と前記ベース領域の一部の表面層に前記マスク絶縁膜をマスクとしてＬＯＣＯＳ酸化膜を形成し、該ＬＯＣＯＳ酸化膜下の前記分離領域と前記ベース領域のそれぞれの表面層にフィールド層と反転防止領域とをそれぞれ同時に形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項８】
同一半導体基板に横型低耐圧ＭＯＳトランジスタと横型高耐圧ＭＯＳトランジスタおよび横型バイポーラトランジスタを形成した半導体装置の製造方法において、
第１導電型の半導体基板の表面層に第２導電型のウエル領域を複数個形成する工程と、
第２導電型チャネルを有する第１高耐圧ＭＯＳトランジスタ形成領域の前記半導体基板の表面層に第２導電型の第１オフセット領域を２個離して形成する工程と、
第１導電型チャネルを有する第２高耐圧ＭＯＳトランジスタ形成領域のウエル領域の表面層に第１導電型の第２オフセット領域を２個離して形成する工程と、横型バイポーラトランジスタ形成領域のウエル領域の表面層に第１導電型の第１ベース領域を前記第２オフセット領域と同時に形成する工程と、
前記の各素子を分離するＬＯＣＯＳ酸化膜を形成するためのマスク絶縁膜を半導体基板上に形成する工程と、
第２高耐圧ＭＯＳトランジスタと横型バイポーラトランジスタのウエル領域に挟まれた第１導電型の分離領域の表面層と、第１低耐圧ＭＯＳトランジスタと第２低耐圧ＭＯＳトランジスタに挟まれた第１導電型の半導体領域の表面層と、横型バイポーラトランジスタのベース領域の表面層とに、第１導電型の不純物を同時にイオン注入する工程と、
前記分離領域の表面層と前記ベース領域の一部の表面層に前記マスク絶縁膜をマスクとしてＬＯＣＯＳ酸化膜を形成し、該ＬＯＣＯＳ酸化膜下の前記分離領域と前記ベース領域のそれぞれの表面層にフィールド層と反転防止領域とをそれぞれ同時に形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項９】
前記第１ウエル領域の表面層の周囲に前記の２個の第２オフセット領域を取り囲むように第１導電型のガード領域が形成され、前記第２ウエル領域の表面層の周囲に前記の２個の第１オフセット領域を取り囲むように第２導電型のガード領域が形成されることを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記第１導電型がｐ型で、前記第２導電型がｎ型であることを特徴とする請求項７〜９のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一基板に低耐圧ＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、横型バイポーラトランジスタが形成された半導体装置およびその製造方法において、リーク電流が小さく、高信頼性の横型バイポーラトランジスタを、低コストで形成した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
１００Ｖの商用電源から５Ｖ〜１０Ｖ程度の直流電源に変換するＤＣ−ＡＣコンバータ（ＡＣアダプタ）や携帯機器に使用されるＤＣ−ＤＣコンバータおよび表示装置であるＥＬ（エレクトロルミネッセンス）ディスプレイなどの各種ディスプレー装置の駆動電源などを制御する制御回路に用いられる高耐圧ＩＣは低価格化と高信頼性化が強く求められている。
従来の５Ｖ程度の耐圧を有する低耐圧ＭＯＳトランジスタ（以下、低耐圧ＭＯＳと称す）、１０Ｖ程度の耐圧を有する高耐圧ＭＯＳトランジスタ（以下、高耐圧ＭＯＳと称す）および５Ｖ程度の耐圧を有する横型バイポーラトランジスタ（以下、バイポーラトランジスタと称す）を同一半導体基板に形成する高耐圧ＩＣの製造方法について説明する。
【０００３】
本発明におけるデバイスは、低耐圧ＭＯＳはシングルドレイン構造とし、高耐圧ＭＯＳは、ゲートとドレイン間、必要ならばゲートとソース間にＬＯＣＯＳ酸化膜が形成され、ＬＯＣＯＳ酸化膜下に低濃度の拡散層が形成されたオフセットゲート構造を有する。高耐圧ＮＭＯＳ（高耐圧ｎチャネルＭＯＳ）のｎ型低濃度拡散層をｎオフセット領域、高耐圧ＰＭＯＳ（高耐圧ｐチャネルＭＯＳ）のｐ型低濃度拡散層をｐオフセット領域という。また、ｐ＋  ソース領域・ｐ＋  ドレイン領域のｐ＋  高濃度拡散層とｎオフセット領域、ｐウエル領域でｐｎｐトランジスタを形成し、ｎ＋  ソース領域・ｎ＋  ドレイン領域のｎ＋  高濃度拡散層とｐオフセット領域、ｎウエル領域でｎｐｎトランジスタを形成する。工程の簡略化とコストダウンのためにｎｐｎトランジスタのｐベース領域とｐオフセット領域は同時に形成する。ｐｎｐトランジスタのｎベース領域とｎオフセット領域も同時に形成する。
【０００４】
図１０〜図１７は従来の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
ｐ半導体基板５１（ｐ型シリコン基板）上にｐウエル領域５２、ｎウエル領域５３を形成する（図１０）。
つぎに、高耐圧ＭＯＳのｐ＋  ソース領域、ｐ＋  ドレイン領域を形成する箇所に低濃度の拡散層であるｎオフセット領域５４、ｐオフセット領域５５を形成する。この時のｐオフセット領域５５とｎｐｎトランジスタのｐベース領域５６を同時に形成する。続いて、高耐圧部の素子間分離耐圧を確保するため、ｎオフセット領域５４、ｐオフセット領域５５をそれぞれ囲むように形成する高濃度領域を形成する。ｎオフセット領域５４の周囲に形成するｎ型高濃度拡散領域をｎ＋  ガード領域５７（Ｎｇｕａｒｄ）、ｐオフセット領域５５の周囲に形成するｐ型高濃度拡散領域をｐ＋  ガード領域５８（Ｐｇｕａｒｄ）という（図１１）。
【０００５】
つぎに、耐酸化性マスクとなるＳｉ３  Ｎ４  膜９３を堆積し、パターニングしてＬＯＣＯＳ酸化膜５９（フィールド酸化膜）を形成するときのマスクを形成する（図１２）。
つぎに、レジスト９５を塗布しパターニングする。続いて、素子分離耐圧の確保と表面反転防止のために、レジスト９５をマスクとして、ｐウエル領域内に形成されるｐ分離領域の表面層に二フッ化ボロン（ＢＦ２  イオン）でｐ＋  フィールドイオン注入９６を行う。このｐ＋  フィールドイオン注入９６は次工程のＬＯＣＯＳ酸化膜５９（フィールド酸化膜）形成時に吸い取られるボロン量を予め補充しておく（図１３）。
つぎに、周知のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法によりＬＯＣＯＳ酸化膜５９を形成する。このとき、ＬＯＣＯＳ酸化膜Ａ下のｐウエル領域５２の表面層にｐ＋  フィールド層Ａが形成される。このｐ＋  フィールド層Ａの形成により、ＬＯＣＯＳ酸化膜５９に吸い取られるボロン量を予め見越してイオン注入しているため、ｐ＋  フィールド層Ａを形成する前のボロン量に確保される（図１４）。
【０００６】
つぎに、絶縁膜９８を成長させて、ポリシリコンを堆積する。このポリシリコンは、所定のサイズにエッチングされてゲート電極７４、７５となる（図１５）。
つぎに、ゲート電極７４、７５とＬＯＣＯＳ酸化膜５９をマスクとして絶縁膜９８をエッチングし、その後、犠牲酸化膜を被覆して、低耐圧ＭＯＳと高耐圧ＭＯＳのｎ＋  ソース領域とｎ＋  ドレイン領域をイオン注入でそれぞれ形成し、このとき、ｎｐｎトランジスタのｎ＋  エミッタ領域も同時に形成する。また、低耐圧ＰＭＯＳと高耐圧ＰＭＯＳのｐ＋  ソース領域とｐ＋  ドレイン領域をイオン注入でそれぞれ形成し、このとき、ｎｐｎトランジスタのｐ＋  ベースコンタクト領域も同時に形成する（図１６）。
【０００７】
つぎに、層間絶縁膜７６を形成した後、コンタクトホールを開口し、金属膜を形成してソース電極８１、８３、８５、８７（または８２、８４、８６、８８）ドレイン電極８２、８４、８６、８８（または８１、８３、８５、８７）とエミッタ電極８９、ベース電極９０、コレクタ電極９１を形成する（図１７）。
その後、図示しない保護膜を表面に形成して各種トランジスタを有する半導体装置が形成される。
前記の図１３において、ｐ＋  フィールドイオン注入９６を行って、図１４のｐ＋  フィールド層を形成する理由について図１８を用いて説明する。
ＬＯＣＯＳ酸化膜５９を形成したとき、ｐウエル領域５２のボロンがＬＯＣＯＳ酸化膜５９に吸収されて、ボロン濃度が低下する。これはボロンがシリコン（ｐベース領域）−酸化膜（ＬＯＣＯＳ酸化膜）界面の酸化膜（ＬＯＣＯＳ酸化膜）側に多く残るためである（一方、ｎウエル領域では、リンがシリコン−酸化膜界面のシリコン側に多く残るために、リンの表面濃度は逆に高くなる）（図１８（ａ））。
【０００８】
ＬＯＣＯＳ酸化膜５９上にプラス電荷が付着すると、このプラス電荷を打ち消すように電子がＬＯＣＯＳ酸化膜５９下のｐウエル領域５２の表面層に誘起され、ｐウエル領域５２の表面層のアクセプタを中和して、正孔濃度が減少する。これは実効的な不純物濃度が低下することと同等である。このプラス電荷が多くなるとｐウエル領域５２の表面層に誘起される電子によりｐウエル領域５２の表面層に反転層が形成される
（図１８（ｂ））。
また、図１８（ｂ）の状態は、ＬＯＣＯＳ酸化膜５９上に形成した配線に正電圧が印加された場合にも生じる（図１８（ｃ））。
図１９は、図１７でｐ＋  フィールド層Ａが形成されない場合で、ＬＯＣＯＳ酸化膜上にプラスの電荷が存在する場合を示す。
【０００９】
図１９において、低耐圧ＮＭＯＳと低耐圧ＰＭＯＳに挟まれたｐウエル領域５２（分離領域９２の一部）表面とｐ＋  ガード領域５７の両側のｐウエル領域５２の表面層および高耐圧ＰＭＯＳとｎｐｎトランジスタに挟まれたｐウエル領域５２（分離領域９２）表面でも同様のことが起こる。
この反転層Ｄが形成された状態で、ドレイン電極８２とソース電極８３の間に電圧が印加されると反転層Ｄを通してリーク電流が流れる。また、高耐圧ＰＭＯＳとｎｐｎトランジスタのそれぞれのｎウエル領域５３の間に電圧が印加された場合も反転層Ｄを通してリーク電流が流れる。
しかし、ドレイン電極８４とソース電極８５、ドレイン電極８６とソース電極８７の間にそれぞれ電圧が印加されてもｐ＋  ガード領域５７、ｎ＋  ガード領域５８がリーク電流を阻止する。
【００１０】
また、ｐウエル領域５２の不純物濃度が低下した状態で、ドレイン電極８２とソース電極８３の間、高耐圧ＰＭＯＳとｎｐｎトランジスタのｎウエル領域５３の間にそれぞれ電圧が印加されると、ｐウエル領域５２の表面層で空乏層が伸びやすくなり、分離領域９２の耐圧は低下し絶縁性が悪化する。しかし、ドレイン電極８４とソース電極８５、ドレイン電極８６とソース電極８７にそれぞれ電圧が印加されてもｐ＋  ガード領域５７、ｎ＋  ガード領域５８が空乏層をストップさせるので耐圧低下は起こらない。
このように反転層Ｄが形成されたり、空乏層が伸びやすくなることを防止する方策を図２０を用いて説明する。
ｐウエル領域５２表面層にｐ＋  フィールドイオン注入９６をＢＦ２  イオンを用いて行い（図２０（ａ））、ｐ＋  フィールド層ＡをＬＯＣＯＳ酸化膜５９下のｐウエル領域５２に形成する（図２０（ｂ））。このｐ＋  フィールド層Ａの不純物濃度はＬＯＣＯＳ酸化膜５９で吸い取られたボロンを補充するか、それ以上のボロン濃度となるようする。但し、ボロン濃度が高すぎると図１９の低耐圧ＭＯＳ内の分離領域９２、バイポーラトランジスタ内の分離領域９２および高耐圧ＭＯＳとバイポーラトランジスタのｎウエル領域５３とこれらに挟まれた分離領域９２に形成されるｐｎ接合の耐圧が低下するために、ＬＯＣＯＳ酸化膜５９を形成する前のｐウエル領域５２の表面濃度程度か多少多い程度が好ましい。
【００１１】
このように、ＬＯＣＯＳ酸化膜５９下のｐベース領域５２の表面層にｐ＋  フィールド層Ａを形成することで、ｐウエル領域５２の表面層が反転するのを防止できる。また、ｎｐｎトランジスタでは、ｐベース領域５６の表面濃度がｐウエル領域５２の表面濃度より高いことと、使用電圧が１０Ｖ程度と比較的低いことにより、従来のｎｐｎトランジスタのｐベース領域５６の表面層は、ＬＯＣＯＳ酸化膜５９形成によって不純物濃度が低下してもプラス電荷や配線に印加される電圧によってｐウエル領域５２の表面層が反転することは無かった。
ところで、前記した従来の半導体装置とは別の例として、低耐圧ＭＯＳ、高耐圧ＭＯＳ、バイポーラトランジスタを同一半導体基板に形成したＢｉＣＭＯＳがある。このＢｉＣＭＯＳにおいて、高耐圧ＭＯＳのｐウエル領域の表面にチャネルイオン打ち込み層を形成し、ゲート電極を形成した後、バイポーラトランジスタのｐベース形成プロセスを援用し、ゲート電極をマスクとしてｐベース領域を自己整合的に形成する。その後、ＣＭＯＳプロセスのＬＤＤ構造の形成工程を援用してゲート電極の側面に側壁を形成し、ＣＭＯＳプロセスのｎ＋  ソース・ドレイン形成工程を援用し、側壁をマスクとしてｎ＋  ソース領域を自己整合的に形成する。
【００１２】
こうすることで、実効チャネル長を側壁の長さだけ長くし、高濃度域の比率を高くすることで、チャネルイオン打ち込み層がアクセプタ総量不足でも、表面パンチスルーを効果的に抑制でき、高耐圧化および大電流容量化が実現できるということが報告されている（特許文献１参照）。
【００１３】
【特許文献１】
特開平７−１７６６４０号公報  図２
【００１４】
【発明が解決しようとする課題】
近年、高耐圧ＩＣの使用電圧が１０Ｖを越えて３０Ｖ程度に高電圧化されると、図２１に示すように、ｐ＋  フィールド層Ａを形成した分離領域９２の表面は反転することはないが、ｎｐｎトランジスタのｐベース領域５６の表面が反転するという問題が生じてきた。
これを解決するために、高耐圧ＰＭＯＳのｐオフセット領域５５とは別に単独でｐベース領域５６を形成して、ｐベース領域５６の不純物濃度を高めて、反転を防止する方法があるが、工程が増加して製造コストが増大する。
一方、コストダウンを図るために、前記の図１３、図１４に示すように、高耐圧ＰＭＯＳのｐオフセット領域５５とｎｐｎトランジスタのｐベース領域５６と同時に形成すると、低濃度のｐオフセット領域５５の不純物濃度にｐベース領域５６の不純物濃度が合わされ、ｐベース領域５６の不純物濃度は低くなる。さらに、ｐｎｐトランジスタのベース領域５６上に形成されるＬＯＣＯＳ酸化膜５９にボロンが吸収されて一層低濃度になる。
【００１５】
この状態で、ＬＯＣＯＳ酸化膜５９上に形成された配線に１０Ｖを越える高い電圧が印加されると、表面濃度が低いｐベース領域５６の不純物濃度はさらに低下する。この電圧が高いとｐベース領域５６の表面層がｎ型に反転し反転層Ｄが形成される。また、ＬＯＣＯＳ酸化膜上に存在するプラスの電荷が多数存在するとやはりｐベース領域５６に反転層Ｄが形成される。
図２２はｎｐｎトランジスタのＬＯＣＯＳ酸化膜にプラスの電荷が多数存在する場合の図である。ＬＯＣＯＳ酸化膜５９上の図示しない配線に電圧を印加した場合も同様である。
図２２に示すように、この反転層Ｄを通してｎ＋  コレクタ領域７１からｎ＋  エミッタ領域６９へ点線のようなリーク電流が流れる。この電流は図２３に示すようにトランジスタの正規のコレクタ電流に重畳され、しかもこのリーク電流はコレクタ電圧が高くなると多く流れ、またパッケージの電荷量によりコレクタ電流が変化して回路が誤動作を起こすことがある。
【００１６】
このｐベース領域５６の表面濃度を高くするためにイオン注入時のドーズ量を増やしてリークを防ぐことはできるが、このｐベース領域５６と同時に形成する高耐圧ＰＭＯＳのｐオフセット領域５５の表面濃度も高くなり、空乏層の伸びが抑えられて、高耐圧ＰＭＯＳの耐圧が低下する。
前記のことをまとめるとつぎのようになる。図２２に示すように、ｎｐｎトランジスタのｎ＋  エミッタ領域６９とｎウエル領域５３に挟まれたｐベース領域５６、ｎ＋  エミッタ領域６９とｐ＋  ベースコンタクト領域７０に挟まれたｐベース領域５６およびｐ＋  ベースコンタクト領域７０とｎウエル領域５３に挟まれたｐベース領域５６の各表面層の不純物濃度が、ＬＯＣＯＳ酸化膜５９形成により低下すると、このｐベース領域５６の表面層の実効的な不純物濃度はこのＬＯＣＯＳ酸化膜５９上の電荷の影響を受けやすくなる。
【００１７】
この電荷の極性がプラスの場合は、ＬＯＣＯＳ酸化膜下のｐベース領域５６の表面層に電子が誘起されて、実効的な不純物濃度は低下し、この電子が多い場合には、ｐベース領域５６の表面層に反転層が形成される。この反転層の形成またはｐベース領域５６表面の低濃度化により、エミッタ・コレクタ間のリーク電流（点線）の増大を招き、また、ＬＯＣＯＳ酸化膜５９上に存在する電荷量によりこのリーク電流（点線）は変動し（コレクタ電流が変動し）、高信頼性のｎｐｎトランジスタを得ることが困難になる。
この発明の目的は、前記の課題を解決して、低コストで、リーク電流とリーク電流の変動が小さく抑制され、コレクタ電流の変動が極めて少ない、高信頼性の横型バイポーラトランジスタを有する半導体装置およびその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
前記の目的を達成するために、横型バイポーラトランジスタのベース領域の表面層に選択的に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜をマスクとして、前記ベース領域の表面層にそれぞれ形成されたベースコンタクト領域とエミッタ領域と、前記ＬＯＣＯＳ酸化膜下の前記ベース領域の表面層に形成された該ベース領域と同一導電形の反転防止領域とを有する構成とする。
また、同一半導体基板に形成された横型ＭＯＳトランジスタおよび横型バイポーラトランジスタを有する半導体装置において、横型バイポーラトランジスタのベース領域の表面層に選択的に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜をマスクとして、前記ベース領域の表面層にそれぞれ形成されたベースコンタクト領域とエミッタ領域と、前記ＬＯＣＯＳ酸化膜下の前記ベース領域の表面層に形成された該ベース領域と同一導電形の反転防止領域とを有する構成とする。
【００１９】
また、同一半導体基板に形成された横型低耐圧ＭＯＳトランジスタと横型高耐圧ＭＯＳトランジスタおよび横型バイポーラトランジスタとを有する半導体装置において、横型バイポーラトランジスタのベース領域の表面層に選択的に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜をマスクとして、前記ベース領域の表面層にそれぞれ形成されたベースコンタクト領域とエミッタ領域と、前記ＬＯＣＯＳ酸化膜下の前記ベース領域の表面層に形成された該ベース領域と同一導電形の反転防止領域とを有する構成とする。
また、前記の横型バイポーラトランジスタがｎｐｎトランジスタであるとよい。
また、同一半導体基板に横型低耐圧ＭＯＳトランジスタと横型高耐圧ＭＯＳトランジスタおよび横型バイポーラトランジスタを形成した半導体装置の製造方法において、横型低耐圧ＭＯＳトランジスタ、横型高耐圧ＭＯＳトランジスタおよび横型バイポーラトランジスタをそれぞれ分離する分離領域の表面層の反転を防止するために行うフィールドイオン注入と、横型バイポーラトランジスタのベース領域の表面層の反転を防止するために行うイオン注入とを同時に行う製造方法るととする。
【００２０】
また、前記工程の後で、前記分離領域の表面層と前記ベース領域の一部の表面層にＬＯＣＯＳ酸化膜を形成する。
また、同一半導体基板に横型低耐圧ＭＯＳトランジスタと横型高耐圧ＭＯＳトランジスタおよび横型バイポーラトランジスタを形成した半導体装置の製造方法において、第１導電型の半導体基板の表面層に第１導電型の第１ウエル領域と第２導電型の第２ウエル領域をそれぞれ接するように複数個形成する工程と、第２導電型チャネルを有する第１高耐圧ＭＯＳトランジスタ形成領域の第１ウエル領域の表面層に第２導電型の第１オフセット領域を２個離して形成する工程と、第１導電型チャネルを有する第２高耐圧ＭＯＳトランジスタ形成領域の第２ウエル領域の表面層に第１導電型の第２オフセット領域を２個離して形成する工程と、横型バイポーラトランジスタ形成領域の第２ウエル領域の表面層に第１導電型の第１ベース領域を前記第２オフセット領域と同時に形成する工程と、前記の各素子を分離するＬＯＣＯＳ酸化膜を形成するためのマスク絶縁膜を半導体基板上に形成する工程と、第２高耐圧ＭＯＳトランジスタと横型バイポーラトランジスタの第２ウエル領域に挟まれた第１導電型の分離領域の表面層と、第１低耐圧ＭＯＳトランジスタと第２低耐圧ＭＯＳトランジスタに挟まれた第１導電型の半導体領域の表面層と、横型バイポーラトランジスタのベース領域の表面層とに、第１導電型の不純物を同時にイオン注入する工程と、前記分離領域の表面層と前記ベース領域の一部の表面層に前記マスク絶縁膜をマスクとしてＬＯＣＯＳ酸化膜を形成し、該ＬＯＣＯＳ酸化膜下の前記分離領域と前記ベース領域のそれぞれの表面層にフィールド層と反転防止領域とをそれぞれ同時に形成する工程とを有する製造方法とする。
【００２１】
また、同一半導体基板に横型低耐圧ＭＯＳトランジスタと横型高耐圧ＭＯＳトランジスタおよび横型バイポーラトランジスタを形成した半導体装置の製造方法において、第１導電型の半導体基板の表面層に第２導電型のウエル領域を複数個形成する工程と、第２導電型チャネルを有する第１高耐圧ＭＯＳトランジスタ形成領域の前記半導体基板の表面層に第２導電型の第１オフセット領域を２個離して形成する工程と、第１導電型チャネルを有する第２高耐圧ＭＯＳトランジスタ形成領域のウエル領域の表面層に第１導電型の第２オフセット領域を２個離して形成する工程と、横型バイポーラトランジスタ形成領域のウエル領域の表面層に第１導電型の第１ベース領域を前記第２オフセット領域と同時に形成する工程と、前記の各素子を分離するＬＯＣＯＳ酸化膜を形成するためのマスク絶縁膜を半導体基板上に形成する工程と、第２高耐圧ＭＯＳトランジスタと横型バイポーラトランジスタのウエル領域に挟まれた第１導電型の分離領域の表面層と、第１低耐圧ＭＯＳトランジスタと第２低耐圧ＭＯＳトランジスタに挟まれた第１導電型の半導体領域の表面層と、横型バイポーラトランジスタのベース領域の表面層とに、第１導電型の不純物を同時にイオン注入する工程と、前記分離領域の表面層と前記ベース領域の一部の表面層に前記マスク絶縁膜をマスクとしてＬＯＣＯＳ酸化膜を形成し、該ＬＯＣＯＳ酸化膜下の前記分離領域と前記ベース領域のそれぞれの表面層にフィールド層と反転防止領域とをそれぞれ同時に形成する工程とを有する製造方法とする。
【００２２】
また、前記第１ウエル領域の表面層の周囲に前記の２個の第２オフセット領域を取り囲むように第１導電型のガード領域が形成され、前記第２ウエル領域の表面層の周囲に前記の２個の第１オフセット領域を取り囲むように第２導電型のガード領域を形成する。
また、前記の第１導電型がｐ型で、前記の第２導電型がｎ型になるように前記の各領域を形成する。
〔作用〕
ｎｐｎトランジスタのｎ＋  エミッタ領域とｎ＋  ベースコンタクト領域に挟まれたｐベース領域の表面層の不純物濃度を反転防止領域を形成して高くすると、ｐベース領域の表面層の電位はＬＯＣＯＳ酸化膜上の電荷の影響を受けにくくなる。例えば、電荷がプラスの場合、ＬＯＣＯＳ酸化膜下のベース領域の表面層に電子が誘起されても、ベース領域の表面層に高濃度の反転防止領域が形成されているので、実効的な不純物濃度は低下せず、空乏層が伸びない。そのため、エミッタ・コレクタ間のリーク電流が抑制され、コレクタ電流の変動が極めて少なくなり高信頼性のｎｐｎトランジスタが得られる。
【００２３】
また、表面層に誘起される電子が多い場合でも、ｐベース領域の表面層がｎ型領域に反転しないので、エミッタ・ベース間の耐圧の低下はなくなり、トランジスタは正常に動作する。
また、この反転防止領域をフィールドイオン注入と同時に行うことで新規にプロセスを追加することなく反転防止領域を形成できるので低コスト化できる。
【００２４】
【発明の実施の形態】
発明を実施するための最良の形態としては、横型バイポーラトランジスタのベース領域の表面層が反転するのを防止するために、ベース領域の表面層に同一導電型で高濃度の反転防止領域を形成することである。また、この反転防止領域をＭＯＳトランジスタやバイポーラトランジスタの各素子間の分離領域が反転するのを防止するために形成するフィールド層（分離領域の表面を高濃度にする層）と同時に形成することである。
〔実施例１〕
図１は、この発明の第１実施例の半導体装置の要部断面図である。ｐ半導体基板１に、ｐウエル領域２、ｎウエル領域３を形成し、これらのウエル領域２、３に低耐圧ＭＯＳ、高耐圧ＭＯＳおよびバイポーラトランジスタがそれぞれ形成されている。低耐圧ＭＯＳはｐウエル領域２に形成された低耐圧ＮＭＯＳとｎウエル領域３に形成された低耐圧ＰＭＯＳ（右側）であり、高耐圧ＭＯＳはｐウエル領域２に形成された高耐圧ＮＭＯＳとｎウエル領域３に形成された高耐圧ＰＭＯＳである。この高耐圧ＮＭＯＳのｎ＋  ソース領域１５（または１６）とｎ＋  ドレイン領域１６（または１５）はｐウエル領域２内に離して形成した２つのｎオフセット領域４の表面層にそれぞれ形成され、高耐圧ＰＭＯＳのｐ＋  ソース領域１７（または１８）とｐ＋  ドレイン領域１８（または１７）はｎウエル領域３内に離して形成した２つのｐオフセット領域５の表面層にそれぞれ形成される。
【００２５】
バイポーラトランジスタはｎｐｎトランジスタであり、ｎウエル領域３の表面層にｐベース領域６を形成し、ｐベース領域６の表面層にｎ＋  エミッタ領域１９とｐ＋  ベースコンタクト領域２０が形成され、ｎウエル領域３の表面層にｐベース領域６と離してｎ＋  コレクタ領域２１が形成される。また、高耐圧ＭＯＳを形成するｐウエル領域２の周囲とｎウエル領域３の周囲には素子分離の働きをするｐ＋  ガード領域７とｎ＋  ガード領域８がそれぞれ形成されている。
低耐圧ＭＯＳの分離領域４２や、高耐圧ＭＯＳとバイポーラトランジスタの間の分離領域４２がパッケージの電荷などで反転するのを防止するために、ｐ＋  フィールドイオン注入が行われ、ｐ＋  フィールド層Ａが形成されているが、このイオン注入をｎｐｎトランジスタのｐベース領域６の表面層が反転するのを防止するために、ｐベース領域６にも同時に行う。この反転防止領域Ｂをｐベース領域６にも形成することで、ｐベース領域６の表面層に反転層が形成されず、リーク電流を抑制し、コレクタ電流の変動がない高い信頼性のｎｐｎトランジスタを得ることができる。
【００２６】
また、図示しないが、ｐｎｐトランジスタのｎベース領域およびｎ型の分離領域の表面濃度が低い場合（例えば、ｎ半導体基板をｎウエル領域として利用する場合など）で、ＬＯＣＯＳ酸化膜で表面濃度が十分に高くならない場合などでは、ｎベース領域とｎ型の分離領域の表面濃度を高めることは有効である。つまり、このｎ型の分離領域の表面濃度を高めるｎ＋  フィールド層とｎベース領域の表面濃度を高めるｎ型の反転防止領域Ｂを形成することは有効である。このｎ＋  フィールド層を形成するｎ＋  フィールドイオン注入と、ｎベース領域の表面層にｎ型の反転防止領域を形成するためのイオン注入とを同時に行うことで、前記と同様に低コスト化を図ることができる。
前記のｐ半導体基板１に形成するｐウエル領域２（ＮＭＯＳ形成領域および分離領域４２）は必ずしも形成しない場合もある。この場合は分離領域４２はＬＯＣＯＳ酸化膜９下の不純物濃度の低いｐ半導体基板１となり、この濃度の低い分離領域４２の表面層に反転防止のためのｐ＋  フィールド層Ａを形成することは極めて有効となる。
【００２７】
また、ＮＭＯＳのチャネルのしきい値電圧を最適化するために、チャネル形成領域の不純物濃度を調整できるように、ＮＭＯＳ形成領域にｐウエル領域２を形成する方が望ましい。
尚、図中の番号で、２２は低耐圧ＭＯＳのゲート絶縁膜、２３は高耐圧ＭＯＳのゲート絶縁膜、２４は低耐圧ＭＯＳのゲート電極、２５は高耐圧ＭＯＳのゲート電極、２６は層間絶縁膜、３１（または３２）、３３（または３４）は低耐圧ＭＯＳのソース電極、３２（または３１）、３４（または３３）は低耐圧ＭＯＳのドレイン電極、３５（または３６）、３７（または３８）は高耐圧ＭＯＳのソース電極、３６（または３５）、３８（または３７）は高耐圧ＭＯＳのドレイン電極、３９はエミッタ電極、４０はベース電極（ｐ＋  ベースコンタクト領域２０上に形成される）、４１はコレクタ電極である。
【００２８】
つぎに、図１の半導体装置の製造方法を説明する。
〔実施例２〕
図２〜図９は、この発明の第２実施例の半導体装置の製造方法を説明する図であり、工程順に示した要部製造断面図である。
これは、図１の半導体装置の製造工程であり、低耐圧ＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、横型バイポーラトランジスタを同一基板に形成する製造方法についての説明である。また、前記した図１０〜図１７の製造工程と違う主な点は図１３の工程である。
ｐ半導体基板１（ここでは、比抵抗１０〜１５Ω・ｃｍのｐ型シリコン基板）に、リンを１００〜２００ｋｅＶの加速エネルギーで５〜１０１２ｃｍ−２程度のドーズ量でイオン注入した後、アニールしてｎウエル領域３を形成し、続いて、ｎウエル領域３形成時に被覆したｎウエル領域３上の酸化膜を残して開口し、ボロンを３０〜１００ｋｅＶの加速エネルギーで２〜５×１０１２ｃｍ−２のドーズ量でイオン注入し、ｐウエル領域２を形成する（図２）。
【００２９】
リンとボロンをイオン注入した後オフセットドライブ工程でアニールすることでｎオフセット領域４、ｐオフセット領域５を形成し、さらに、ｎ＋  ガード領域７、ｐ＋  ガート領域８をそれぞれイオン注入し、アニールしてｎオフセット領域４、ｐオフセット領域５を囲むように形成する。この場合、ｎ＋  ガード領域７、ｐ＋  ガート領域８はｎオフセット領域４、ｐオフセット領域８と同様にオフセットドライブ工程でアニールして形成しても良いし、オフセットドライブ工程後にイオン注入して形成しても良い（図３）。
つぎに、耐酸化性マスク（ＬＯＣＯＳ酸化膜９を形成するときのマスク）となるＳｉ３  Ｎ４  膜４３を堆積し、所望のサイズにエッチングする（図４）。
つぎに、素子分離耐圧の確保と表面反転防止のために、ｐウエル領域２内に形成されるｐ型の分離領域の表面層にのみｐ＋  フィールド層Ａを形成するためのｐ＋  フィールドイオン注入４６（ＢＦ２  ）が行われるように、レジスト４５を塗布し開口する。このとき、同時にｎｐｎトランジスタのｐベース領域６上のレジスト４５も開口し、ｐ＋  フィールドイオン注入４６と同時にｐ型の反転防止領域Ｂを形成するためのイオン注入をｐベース領域６上のレジスト４５を開口して行う。このように反転防止領域Ｂ形成のためのレジスト４５の開口とイオン注入を、ｐ＋  フィールド層Ａ形成のためのレジスト４５の開口とイオン注入とを同時にｐ＋  フィールドイオン注入４６を用いて行うために、新規のプロセスの追加を必要としない。尚、ｐオフセット領域５とｐ＋  ガード領域７を同時に形成する場合は、ｐ＋  ガード領域７の不純物濃度が低くなるため、ｐ＋  フィールドイオン注入をｐ＋  ガード領域７上にも行って、ｐ＋  ガード領域７の表面層にｐ＋  フィールド層Ａを形成するとよい（図５）。
【００３０】
つぎに、公知のＬＯＣＯＳ法によりＬＯＣＯＳ酸化膜９を形成する。このとき、ＬＯＣＯＳ酸化膜９下のｐベース領域２の表面層にはｐ＋  フィールドイオン注入４６でｐ型の高濃度の反転防止領域Ｂが形成されているので、従来のようにｐベース領域６の表面層の不純物濃度は低濃度には成らない（図６）。
つぎに、絶縁膜４８を成長させて、その上にポリシリコンを堆積する。このポリシリコンは、所定のサイズにエッチングされてゲート電極２４、２５となる（図７）。
つぎに、ゲート電極２４、２５とＬＯＣＯＳ酸化膜９をマスクとして絶縁膜４８をエッチングする。ゲート電極２４、２５下の絶縁膜４８がゲート絶縁膜２２、２３となる。つぎに、図示しない犠牲酸化膜を形成し、ｎ＋  ソース領域、ｎ＋  ドレイン領域を形成するために、砒素を５０〜１００ｋｅＶの加速エネルギーで３〜５×１０１５ｃｍ−２のドーズ量でイオン注入し、続いて、二フッ化ボロンを５０〜１００ｋｅＶの加速エネルギーで３〜５×１０１５ｃｍ−２のドーズ量でイオン注入し、低耐圧ＮＭＯＳのｎ＋  ソース領域１１（または１２）、ｎ＋  ドレイン領域１２（または１１）および高耐圧ＮＭＯＳのｎ＋  ソース領域１５（または１６）、ｎ＋  ドレイン領域１６（または１５）を形成し、低耐圧ＰＭＯＳのｐ＋  ソース領域１３（または１４）、ｐ＋  ソース領域１４（または１３）および高耐圧ＰＭＯＳのｐ＋  ソース領域１７（または１８）、ｐ＋  ドレイン領域１８（または１７）を形成する。この時、同時に、ｎｐｎトランジスタのｎ＋  エミッタ領域１９とｎ＋  コレクタ領域２１およびｐベースコンタクト領域を形成する（図８）。
【００３１】
つぎに、層間絶縁膜２６を形成した後、コンタクトホールを開口し、ソース電極３１〜３８、エミッタ電極３９、ベース電極４０、コレクタ電極４１を形成する（図９）。
その後、図示しない保護膜を被覆して、同一基板に低耐圧ＭＯＳ、高耐圧ＭＯＳ、バイポーラトランジスタが形成された半導体装置が形成される。
このように、ｐベース領域６の表面にｐ＋  フィールドイオン注入時にイオン注入してｐ型の反転防止領域Ｂを形成することで、ｎｐｎトランジスタ上の保護膜中やパッケージ内に存在する電荷でＬＯＣＯＳ酸化膜９上にある電荷によってｐベース領域２の表面層の反転を防止し、リーク電流とリーク電流の変動が小さく抑制され、コレクタ電流の変動が極めて小さな高信頼性のｎｐｎトランジスタを形成することができる。この反転防止領域Ｂの形成はＬＯＣＯＳ酸化膜９上に形成される配線に正電圧が印加された場合にも有効である。
【００３２】
また、この反転防止領域Ｂは、ｐ＋  フィールド層Ａを形成するためのｐ＋  フィールドイオン注入４６で形成されるので、新規のプロセスの追加は必要なく、低コストで反転防止領域Ｂを形成することができる。
【００３３】
【発明の効果】
この発明によれば、、同一半導体基板に横型低耐圧ＭＯＳ、横型高耐圧ＭＯＳ、横型バイポーラトランジスタが形成された半導体装置において、ベース領域の表面層に反転防止領域を形成することで、パッケージ内の電荷の影響や、ＬＯＣＯＳ酸化膜上の配線に印加される電圧の影響を受けないリーク電流が小さく抑制され、コレクタ電流の変動が極めて小さい高い信頼性の横型バイポーラトランジスタを形成することができる。
また、この反転防止領域を形成するイオン注入を分離領域の反転防止のためのイオン注入と同時に行うことで、新たなプロセスの追加なく形成することができるため、低コストで形成できる。
【００３４】
また、この横型バイポーラトランジスタを用いることで、高耐圧ＩＣなどで高精度な回路動作をさせることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図３】図２に続く、この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図４】図３に続く、この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図５】図４に続く、この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図６】図５に続く、この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図７】図６に続く、この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図８】図７に続く、この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図９】図８に続く、この発明の第２実施例の半導体装置の製造方法を説明する要部製造断面図
【図１０】従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１１】図１０に続く、従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１２】図１１に続く、従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１３】図１２に続く、従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１４】図１３に続く、従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１５】図１４に続く、従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１６】図１５に続く、従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１７】図１６に続く、従来の半導体装置の製造方法を説明する要部製造工程断面図
【図１８】ＬＯＣＯＳ酸化膜にボロンが吸収され、反転層ができる図
【図１９】図１７のｐ＋  フィールド層が形成されない場合でＬＯＣＯＳ酸化膜下のｐウエル領域に反転層が形成された図
【図２０】分離領域にｐ＋  フィールド層が形成される図
【図２１】図１７のＬＯＣＯＳ酸化膜下のｐベース領域に反転層が形成された図
【図２２】ｎｐｎトランジスタのｐベース領域に反転層が形成された図
【図２３】ｎｐｎトランジスタの出力特性を示す図
【符号の説明】
１    ｐ半導体基板
２    ｐウエル領域
３    ｎウエル領域
４    ｎオフセット領域
５    ｐオフセット領域
６    ｐベース領域
７    ｎ＋  ガード領域
８    ｐ＋  ガード領域
９    ＬＯＣＯＳ酸化膜
１１、１５  ｎ＋  ソース領域
１２、１６  ｎ＋  ドレイン領域
１３、１７  ｐ＋  ソース領域
１４、１８  ｐ＋  ドレイン領域
１９    ｎ＋  エミッタ領域
２０    ｐ＋  ベースコンタクト領域
２１    ｎ＋  コレクタ領域
２２、２３  ゲート絶縁膜
２４、２５  ゲート電極
２６    層間絶縁膜
３１、３３、３５、３７  ソース電極
３２、３４、３６、３８  ドレイン電極
３９    エミッタ電極
４０    ベース電極
４１    コレクタ電極
４２    分離領域
４３    Ｓｉ３  Ｎ４  膜
４５    レジスト
４６    ｐ＋  フィールドイオン注入
４７    ボロン
４８    絶縁膜
Ａ    ｐ＋  フィールド層
Ｂ    反転防止領域
Ｄ    反転層
【図１】
2005056915.tif 000003
【図２】
2005056915.tif 000004
【図３】
2005056915.tif 000005
【図４】
2005056915.tif 000006
【図５】
2005056915.tif 000007
【図６】
2005056915.tif 000008
【図７】
2005056915.tif 000009
【図８】
2005056915.tif 000010
【図９】
2005056915.tif 000011
【図１０】
2005056915.tif 000012
【図１１】
2005056915.tif 000013
【図１２】
2005056915.tif 000014
【図１３】
2005056915.tif 000015
【図１４】
2005056915.tif 000016
【図１５】
2005056915.tif 000017
【図１６】
2005056915.tif 000018
【図１７】
2005056915.tif 000019
【図１８】
2005056915.tif 000020
【図１９】
2005056915.tif 000021
【図２０】
2005056915.tif 000022
【図２１】
2005056915.tif 000023
【図２２】
2005056915.tif 000024
【図２３】
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