(57)【要約】【課題】  トランジスタに印加されるストレスを減少させ、トランジスタの閾値変動を抑制し、閾値変動による誤動作を低減させるシフトレジスタ、および、このシフトレジスタを用いることにより、経時的な表示不良が発生しない液晶駆動回路を提供する。【解決手段】  本発明のシフトレジスタは、縦続接続された複数の段を有し、位相の異なる複数のクロックにより出力信号のシフト動作を行い、各段が、前段から信号を入力する入力ダイオードと、入力される信号の電圧レベルの電荷を保持するコンデンサと、保持された電圧レベルによりオン／オフ制御され、クロックに同期して次段に出力信号を出力する第1のトランジスタと、入力ダイオードと出力端子との間に有り、制御電極が次段の入力ダイオードに接続されており、クロックの位相が変化したとき、蓄積された電荷を放電し、第1のトランジスタをオフするクランピング機能を有する第2のトランジスタとを備える。【選択図】    図１
2005285168.tif 000002
【特許請求の範囲】
【請求項１】
縦続接続された複数の段を有し、位相の異なる複数のクロックにより出力信号のシフト動作を行うシフトレジスタであり、
前記各段が、
前段から信号を入力する入力ダイオードと、
該入力ダイオードから入力される信号の電圧レベルの電荷を保持するコンデンサと、
前記コンデンサに保持された電圧レベルによりオン／オフ制御され、クロックに同期して次段に出力信号を出力する第１のトランジスタと、
前記入力ダイオードと出力端子との間に介挿され、制御電極が次段の入力ダイオードに接続されており、前記クロックの位相が変化したとき、前記コンデンサに蓄積された電荷を放電して、前記第１のトランジスタをオフするクランピングトランジスタとして動作する第２のトランジスタと
を有していることを特徴とするシフトレジスタ。
【請求項２】
前記出力信号が出力される出力端子と、前記クロックが入力されるクロック端子との間に介挿され、前記クロック信号の位相が変化したとき、前記端子電圧のプルダウントランジスタとして動作する第３のトランジスタを有し、
前記クロックの位相が変化したとき、前記第２のトランジスタが前記コンデンサに蓄積された電荷を、前記第３のトランジスタを介してクロック端子に放電することを特徴とする請求項１記載のシフトレジスタ。
【請求項３】
継続接続された複数の段を有し、位相の異なる複数のクロックにより出力信号のシフト動作を行うシフトレジストであり、前記各段が、前段から信号を入力する入力するダイオードと、
該入力ダイオードから入力される信号の電圧レベルの電荷を保持するコンデンサと、前記コンデンサに保持された電圧レベルによりオン／オフ制御され、
クロックに同期して次段に出力信号を出力する第１のトランジスタと、
前記入力ダイオードと前記クロックが入力されるクロック端子との間に介挿された第２のトランジスタと、
前記出力信号が出力される出力端子と前記クロックが入力されるクロック端子との間に、前記第２のトランジスタと並列に介挿され、前記クロック信号の位相が変化したとき、前記コンデンサに蓄積された電荷をクロック端子に放電する、前記端子電圧のプルダウントランジスタとして動作する第３のトランジスタと、
を有することを特徴とするシフトレジスタ。
【請求項４】
前記第２のトランジスタの制御電極が、次段のダイオードの出力に接続されており、前記クロックの位相が変化したとき、前記コンデンサに蓄積された電荷を放電することを特徴とする請求項２または請求項３に記載のシフトレジスタ。
【請求項５】
請求項１乃至請求項４のいずれかに記載のシフトレジスタを第１のシフトレジスタとし、第１のシフトレジスタを複数のブロックに分割し、各ブロック毎の活性化を、第２のシフトレジスタにより行うことを特徴とするシフトレジスタ。
【請求項６】
請求項１から請求項５のいずれかに記載のシフトレジスタが、走査線及び信号線が交差してなるアクティブマトリクス回路の走査駆動信号を生成させるために用いられていることを特徴とする液晶駆動回路。
【請求項７】
請求項５に記載の第１のシフトレジスタがアクティブマトリクス回路の薄膜トランジスタと同一の材料にて構成され、第２のシフトレジスタは前記薄膜トランジスタとは異なる材料にて構成されていることを特徴とする液晶駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば、液晶ディスプレイ等の液晶表示装置に設置して走査駆動信号を与えるシフトレジスタ及びそれを用いた液晶駆動回路に関する。
【背景技術】
【０００２】
例えば、コンピュータの表示装置及びテレビに用いられている、アクティブマトリクス型の液晶表示装置においては、映像信号線（ソース線）と走査駆動信号線（ゲート線）が格子状に設けられており、これら配線の交点に各画素の液晶を駆動する薄膜トランジスタ等のスイッチング素子が設けられている。
そして、複数の走査駆動信号線に、これら信号線を順次走査して一つの走査駆動信号線上の全てのスイッチング素子を一時的に導通状態（オン状態）にする走査駆動信号が与えられ、映像信号線にたいしては、走査駆動信号線に同期して映像信号が供給される。
ここで、複数の走査駆動信号線に対して、順次供給する動作を行うのがシフトレジスタである。
【０００３】
図８、図９は従来のシフトレジスタの一例を説明するための図である。このシフトレジスタは多段のステージを有しているが、図８はシフトレジスタの構成を示すステージ３段分の回路図、図９は図８のシフトレジスタの動作を示すタイミングチャートである。
図８に示すように、各ステージｉ−１，ｉ，ｉ＋１は各々４つのトランジスタと１つのキャパシタの組み合わせで構成されており、この構成にしたことにより、これらトランジスタに余剰なストレスが掛からず、トランジスタの特性が劣化しにくいという利点を得ている。
例えば、一つのステージｉに着目すると、前段のステージｉ−１の出力Ｇi-1にダイオード接続された入力トランジスタ５１が接続され、入力トランジスタ５１の出力電極に出力トランジスタ５２の制御電極およびクランピングトランジスタ５３が接続されている。
また、出力トランジスタ５２の出力電極にプルダウントランジスタ５４が接続されるとともに、出力トランジスタ５２の制御電極と出力電極との間にキャパシタ５５が挿入されている。
【０００４】
上記構成のシフトレジスタにおいては、図８に示すように、位相がシフトした複数のクロック信号ＣＫＡ，ＣＫＢ，ＣＫＣが各ステージｉ−１，ｉ，ｉ＋１の出力トランジスタ５２に入力され、一つのステージのクランピングトランジスタ５３の制御電極には２段後のステージの出力が入力されるようになっている。
したがって、図８で破線により囲んだステージｉにおいて、図９に示すように、その前段の出力Ｇi-1 が「Ｈ」レベルの時に入力トランジスタ５１はオン状態となって出力トランジスタ５２の制御電極の電位Ｖbi（制御信号）が立ち上がり、その状態において出力トランジスタ５２が"ON"となる。
これにより、出力トランジスタ５２に入力されるクロック信号ＣＫＢが「Ｈ」レベルになると当該ステージの出力Ｇi が「Ｈ」レベルとなって出力される。
その後、２段後のステージの出力Ｇi+2 が「Ｈ」レベルになり、これがクランピングトランジスタ５３の制御電極に入力されると、クランピングトランジスタ５３がオン状態となるため、出力トランジスタ５２の制御電極の電位Ｖbiが立ち下がる。このようにして、各ステージｉ−１，ｉ，ｉ＋１から出力Ｇi-1，Ｇi，Ｇi+1 が順次出力されていくことで、例えば液晶表示装置の走査回路に用いることができる。
【特許文献１】特開平０８−８７８９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に示すシフトレジスタにあっては、図９から明らかなように、図８にＶbiと示した節点が、クロック信号のパルス幅の３倍の期間に渡り、「Ｈ」レベルの電圧以上の高い電圧を保持し、トランジスタ５２の制御電極（ゲート電極）に対して供給している。
例えば、図８に示すシフトレジスタにおいて、ｉ段のクランピングトランジスタ５３の制御電極はｉ＋２段めのＧi+2の出力パルスが印加される構成となっている。
この回路動作は、ｉ段の出力後も出力トランジスタ５２の制御電極に電圧が印加されており、出力トランジスタ５２をオン状態で維持し、クロック信号ＣKBが「Ｌ」レベルとなると、出力トランジスタ５２を通して出力配線の電荷を放電させている。
【０００６】
プルダウン・トランジスタ５４は連続的に導通する非スイッチング・トランジスタであり、出力をローに維持するプルダウン抵抗として機能するが、「Ｈ」レベルとなっている出力信号を放電させるように用いられる構成ではない。
このような回路動作を設定した理由としては、従来のシフトレジスタ回路例における中間セクションの反転増幅器が、出力トランジスタ５２と、制御電極に定電圧が接続されたプルダウン・トランジスタ５４で構成されている場合、このプルダウン・トランジスタ５４の余剰ストレスによる誤動作を解決することが、従来の発明の課題であったからである。
【０００７】
この課題に対しては、以下の２つの構成が解決策として用いられている。
・第一の方法
プルダウン・トランジスタ５４の制御電極に「Ｈ」レベル（電源電圧）を印加するのでなく、このプルダウン・トランジスタ５４の閾値電圧程度を印加するようにして、ストレスを軽減したものである（特許文献１）。
すなわち、プルダウン・トランジスタ５４の制御電極に印加される電圧を、閾値電圧よりわずかに高い電圧に抑えて印加する。
そして、上述した理由から、プルダウン・トランジスタ５４の制御電圧を高くできないため、出力トランジスタ５２を通して出力端子の電荷を放電させる動作を確実に行うため、ｎ＋２段以後の出力を、クランピング・トランジスタ５３の制御電極に与えてオン状態とし、出力トランジスタ５２をオフ状態とする。
【０００８】
同様の回路構成において、ｉ段めステージのクランピング・トランジスタ５３を、ｉ＋１段の出力信号を利用してオン状態とするものもある。
この場合にも、特許文献１と同様に、クロック信号が「Ｈ」レベルから「Ｌ」レベルとなり、出力トランジスタ５２を介して出力端子の電荷を、クロック端子へ放電させている。
そのため、クロック信号が「Ｈ」レベルから「Ｌ」レベルへ遷移した後も、暫らくの間、出力トランジスタ５２をオンに維持しておく回路設計が必要がある。
しかしながら、出力トランジスタ５２の制御電極の電圧と、出力端子の電圧とには、相互の調整機能が無いため、回路設計の余裕度が制限されるので、たとえば出力トランジスタ５２の特性劣化により回路動作が不安定になることが懸念される。
【０００９】
・第二の方法
プルダウン・トランジスタ５４の制御電極に印加する電圧をパルス信号にし、出力信号のリセット（「Ｈ」レベルから「Ｌ」レベルの遷移）のタイミングのみ動作させるものであり、プルダウン・トランジスタ５４を出力信号の放電に利用できるとしている。
すなわち、出力端子のリセット、すなわち電荷の放電を「Ｌ」レベルとなったクロック端子に対して行うのではなく、リセット用のトランジスタをオンとして、電荷の放電を行う。
【００１０】
このため、プルダウン・トランジスタ５４の制御電極への電圧印加を短時間だけに限定する付加回路を設けたものである。
そのために、クロック信号を中間トランジスタの制御電極に印加する等、複雑な回路と別のトランジスタに対する余剰ストレスによる問題が懸念される。
特に、クロック信号のような繰り返しの電圧印加を制御電極に対して与えることは以下のように好ましくない。
【００１１】
良く知られているように、トランジスタの制御電極に直流電圧を印加し続けた場合、または、連続的にクロックを与え続けた場合、トランジスタをオン／オフ状態とする電圧の境界となる閾値電圧が変化してしまい、このトランジスタからなる回路が正常な動作をしなくなるという問題がある。
参考特許１においては、プルダウントランジスタ５４の余剰ストレスを対策しているが、出力トランジスタ５２に対しては不必要な電圧が制御電極に印加されるため、図８に示されたトランジスタ５２が閾値電圧の変化により、所定の閾値電圧ではオン状態とならなくなる場合、シフトレジスタが出力信号をシフトするという動作を行わなくなるという問題がある。
例えば、液晶表示装置の走査回路に用いられていると、走査駆動信号線を順次駆動する出力信号がシフトできなくなるため、表示画面に何ら表示されなくなる。
【００１２】
本発明は、このような事情に鑑みてなされたもので、トランジスタに印加されるストレスを減少させ、トランジスタの閾値変動を抑制し、閾値変動による誤動作を低減させるシフトレジスタ、および、このシフトレジスタを用いることにより、表示不良が発生させる恐れのない液晶駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明のシフトレジスタは、縦続接続された複数の段を有し、位相の異なる複数のクロックにより出力信号のシフト動作を行うシフトレジスタであり、前記各段が、前段から信号を入力する入力ダイオードと、該入力ダイオードから入力される信号の電圧レベルの電荷を保持するコンデンサと、前記コンデンサに保持された電圧レベルによりオン／オフ制御され、クロックに同期して次段に出力信号を出力する第１のトランジスタと、前記入力ダイオードと出力端子との間に介挿され、制御電極が次段の入力ダイオードに接続されており、前記クロックの位相が変化したとき、前記コンデンサに蓄積された電荷を放電して、前記第１のトランジスタをオフするクランピングトランジスタとして動作する第２のトランジスタとを有していることを特徴とする。
【００１４】
これにより、本発明のシフトレジスタは、前記第１のトランジスタの制御電極に電圧を与えている、前記コンデンサに蓄積された電荷の放電（リセット）を、クロックが「Ｈ」レベルから「Ｌ」レベルに遷移する（次段：ｎ＋１段に入るクロックの立ち上がりの）タイミングに同期して行うため、第１のトランジスタに対して不必要なストレスを印加する期間を大幅に低減することが可能となり、第１のトランジスタの閾値電圧の変化（劣化）を抑制することができる。
すなわち、従来例の様に、ｎ＋１段及びｎ＋２段の出力信号を、第２のトランジスタの制御電極に印加したものと異なり、本発明のシフトレジスタは、ｎ＋１段の入力ダイオードとコンデンサとの接続点に、第２のトランジスタの制御電極を接続しているため、出力信号の「Ｈ」レベルから「Ｌ」レベルへの遷移に同期してリセット動作が行われ、不必要な制御電極への電圧の印加を防止している。
【００１５】
本発明のシフトレジスタは、前記出力信号が出力される出力端子と、前記クロックが入力されるクロック端子との間に介挿され、前記クロック信号の位相が変化したとき、前記端子電圧のプルダウントランジスタとして動作する第３のトランジスタを有し、前記クロックの位相が変化したとき、前記第２のトランジスタが前記コンデンサに蓄積された電荷を、前記第３のトランジスタを介してクロック端子に放電することを特徴とする。
これにより、本発明のシフトレジスタは、クロック端子が「Ｌ」レベルとなるタイミングにおいて、第２のトランジスタによりコンデンサの両端子がショートされるとともに、この第３のトランジスタを介して、コンデンサの両端が同時に放電され、第１のトランジスタの制御電極に対する電圧の印加がリセットされ、電圧の印加される時間を短縮でき、かつクロックが「Ｌ」レベルのタイミングに、コンデンサに蓄積された放電をクロック端子により行うため、接地（ＧＮＤ）線が必要なくなり、シフトレジスタの構成がコンパクトになる。
ここで、前記第３のトランジスタには、自段（ｎ段）の出力端子とクロック端子にとの間に、クロック端子に対して順方向にトランジスタ接続して介挿したものを用いてもよい。
【００１６】
本発明のシフトレジスタは、前記入力ダイオードと前記クロックが入力されるクロック端子との間に介挿され、制御電極が次段の入力ダイオードに接続されている第２のトランジスタと前記出力信号が出力される出力端子と、前記クロックが入力されるクロック端子との間に、前記第２のトランジスタと並列に介挿され、前記クロック信号の位相が変化したとき、前記コンデンサに蓄積された電荷をクロック端子に放電する、前記端子電圧のプルダウントランジスタとして動作する第３のトランジスタを有することを特徴とする。
これにより、本発明のシフトレジスタは、クロック端子が「Ｌ」レベルとなるタイミングにおいて、第２のトランジスタ及び第３のトランジスタがオン状態となり、コンデンサの両端子がクロック端子に接続される状態となり、コンデンサの両端が同時にクロック端子により放電され、第１のトランジスタの制御電極に対する電圧の印加がリセットされ、電圧の印加される時間を短縮でき、かつクロックが「Ｌ」レベルのタイミングに、コンデンサに蓄積された放電をクロック端子により行うため、接地（ＧＮＤ）線が必要なくなり、シフトレジスタの構成がコンパクトになる。
【００１７】
本発明のシフトレジスタは、前記第３のトランジスタの制御電極が、次段のダイオードの出力に接続されており、前記クロックの位相が変化したとき、前記コンデンサに蓄積された電荷を放電することを特徴とする。
これにより、本発明のシフトレジスタは、クロック端子が「Ｌ」レベルとなる（次段のダイオードの出力端子が次段の第１のトランジスタをオン状態とする電圧となる）タイミングにおいて、第２のトランジスタ及び第３のトランジスタがオン状態となり、コンデンサの両端子がクロック端子に接続される状態となり、コンデンサの両端が同時にクロック端子により放電され、第１のトランジスタの制御電極に対する電圧の印加がリセットされ、電圧の印加される時間を短縮できる。
【００１８】
本発明のシフトレジスタは、前記ダイオードが第４のトランジスタで形成されているため、電流容量を小さい面積で取れるため、容易に所定の電流を流し、形成面積の小さなダイオードを形成することができる。
【００１９】
本発明のシフトレジスタは、第１のシフトレジスタを複数のブロックに分割し、各ブロック毎の活性化を、第２のシフトレジスタにより行うことにより、出力信号をシフトさせている第１のシフトレジスタを選択的に動作させることが可能なため、トランジスタに不必要に電荷を印加させないために特性変化を抑制することができ、かつ消費電力を低減することができる。
【００２０】
本発明の液晶駆動回路は、上記記載のシフトレジスタが、走査線及び信号線が交差してなるアクティブマトリクス回路の走査駆動信号を生成させるために用いられているため、経時的なトランジスタの特性変化による誤動作を抑制できるため、回路として安定した動作を得ることができる。
【００２１】
本発明の液晶駆動回路は、第１のシフトレジスタがアクティブマトリクス回路の薄膜トランジスタと同一の材料にて構成され、第２のシフトレジスタは前記薄膜トランジスタとは異なる材料にて構成されている。したがって、第１のシフトレジスタは前記アクティブマトリクス回路と同時に研成され、製造プロセスを増加することがない、また第２のシフトレジスタが簡単な回路にできるため、面積が小さく、製造が容易となる。
【発明の効果】
【００２２】
以上説明したように、本発明のシフトレジスタによれば、各トランジスタに印加されるストレスを減少させ、トランジスタの閾値変動を抑制することにより、閾値変動による誤動作を低減させることが可能となり、表示不良を発生させる恐れのない液晶駆動回路を作成することができる。
【発明を実施するための最良の形態】
【００２３】
本発明のシフトレジスタは、縦続接続された複数のステージ（レジスタ段）を有し、位相の異なる複数のクロックにより出力信号のシフト動作を行うシフトレジスタであり、上記各ステージが、前段のステージから出力信号を入力する入力ダイオード（ダイオード接続されたトランジスタ１）と、この入力ダイオードから入力される出力信号の電圧レベルの電荷を保持するコンデンサと、このコンデンサに保持された電圧レベルによりオン／オフ制御され、クロックに同期して次段のステージに出力信号を出力する出力用のトランジスタ（トランジスタ２）と、入力ダイオードと出力端子との間に介挿され、制御電極が次段のステージの入力ダイオードに接続されており、クロックの位相が変化したとき、上記コンデンサに蓄積された電荷を放電して、出力用のトランジスタをオフするクランピングトランジスタとして動作するトランジスタ（トランジスタ３）とを有している。
以下、本発明の一実施形態によるシフトレジスタを図面を参照して説明する。
【００２４】
＜第１の実施形態＞
図１は、第１の実施形態におけるシフトレジスタの構成例を示す回路の概念図であり、このシフトレジスタのステージの３段（ｎ−１，ｎ，ｎ＋１段）分を抜きだした図である。
いずれのステージも同様の構成であるため、ｎ段目のステージを代表して説明する。
ステージは、トランジスタ１，２，３，４及びコンデンサ５から構成されている。ここで、トランジスタ１，２，３，４は、例えば、ｎチャンネル型のＭＩＳトランジスタである。
【００２５】
トランジスタ４は、入力端子Ｑn-1（ｎ−１段のステージＳn-1としては出力端子）と、コンデンサ５の一方の端子（あるいは接続点Ｐn）との間に、ダイオード接続により、介挿されている。トランジスタ４で形成されたダイオードは、入力端子Ｑn-1からコンデンサ５に対して順方向に接続されている。
トランジスタ４は、ソース端子がコンデンサ５の一方の端子に接続され、ドレイン端子が制御電極とともに入力端子Ｑn-1に接続されている。
【００２６】
トランジスタ１はドレイン端子がクロック端子Ｒnに接続され、制御電極が接続点Ｐnに接続され、ソース端子がコンデンサ５の他方の端子（あるいは出力端子Ｑn+1）に接続されている。ここで、出力端子Ｑnはｎ＋１段（ｎ段目の後段）のステージＳn+1においては入力端子となる。
トランジスタ２は、ドレイン端子が出力端子Ｑ１に接続され、ソース端子が接続点Ｐnに接続され、制御電極がｎ＋１段目（ｎ段目の後段）のステージＳn+1の接続点Ｐn+1に接続されている。
ここで、接続点Ｐn+1は、ｎ＋１段目のステージＳn+1において、トランジスタ４のソース端子とコンデンサ５の一方の端子とが接続されている接続点である。
【００２７】
トランジスタ３は、プルダウントランジスタとして、クロック端子Ｒnと出力端子Ｑn+1との間において、トランジスタ１と並列に接続され、制御電極がソース端子、すなわち出力端子Ｑn+1と接続され、クロック端子Ｒn方向に対してなるように、順方向にダイオード接続されている。
また、トランジスタ３は、出力信号を出力した後、クロック端子に入力されるクロックＣK2が「Ｌ」レベルの期間において、出力端子Ｑn+1の電荷を放電するプルダウン機能を有する。なお、このときトランジスタ２も同様に出力端子Ｑｎの電荷を放電しているので、動作原理上はトランジスタを付加していない回路であっても良い。
【００２８】
次に、図２を参照して、図１に示した第１の実施形態によるシフトレジスタの動作を説明する。図２は、シフトレジスタの動作を示すタイミングチャートである。
時刻ｔ1において、クロックＣK1が「Ｌ」レベルから「Ｈ」レベルに遷移し（位相が変化すると）、クロックＣK2が「Ｈ」レベルから「Ｌ」レベルに遷移すると、ステージＳnの前段（ｎ−１段目）のステージＳn-1から出力信号ｎ−１が出力される。このとき、トランジスタ２はオフ状態である。
これにより、ステージＳnにおいて、ダイオード接続されたトランジスタ４を介して、接続点Ｐnに対して出力信号ｎ−１による電流が入力され、コンデンサ５に電荷が蓄積され、所定の電圧レベルに接続点Ｐnの電位が上昇して、電圧Ｖ1となる。
【００２９】
そして、トランジスタ１は接続点Ｐnの電位が閾値電圧以上となった時点でオン状態となるが、クロックＣK2が「Ｌ」レベルであるため、出力端子Ｑｎの電位は「Ｌ」レベルのままである。
また、ｎ−１段目のステージＳn-1におけるトランジスタ２の制御電植は「Ｈ」レベルとなるが、クロックＣK1が「Ｈ」レベルであるため、接続点Ｐn-1及び出力端子Ｑn-1の出力レベルは、「Ｈ」レベルの電圧と同等以上となっている。
【００３０】
時刻ｔ2において、クロックＣK1が「Ｈ」レベルから「Ｌ」レベルに遷移し、クロックＣK2が「Ｌ」レベルから「Ｈ」レベルに遷移すると、
クロック端子Ｒnからトランジスタ１を介して、クロックＣK2の「Ｈ」レベルの電圧が出力端子Ｑｎに対して供給される。
したがって、コンデンサ５の一方の端子（接続点Ｐn側）が、他方の端子が上昇することによるブートストラップにより、電位が上昇して、電圧Ｖ1＋Ｖ2となる。ここで電圧Ｖ2は、寄生容量がなければ、Ｖ1とほぼ等しい電圧である。
【００３１】
これにより、トランジスタ１の制御電極の電圧が、クロックＣK2の「Ｈ」レベルの電圧より十分高くなり、閾値電圧による電圧降下を無くし、出力端子Ｑnの電圧をクロックＣK2の「Ｈ」レベルの電圧とほぼ等しい値に上昇させる。
そして、出力端子Ｑnにおける出力信号ｎが「Ｌ」レベルから「Ｈ」レベルへ遷移、すなわち走査駆動信号が「Ｈ」レベルのパルスで出力されることになる。
このとき、前段のステージＳn-1において、クロックＣK1が「Ｈ」レベルから「Ｌ」レベルとなるため、接続端子Ｑn-1（主にコンデンサ５）に蓄積されている電荷はトランジスタ１およびダイオード接続されているトランジスタ３を介して、クロック端子Ｒn-1から放電され、出力信号ｎ−１が「Ｈ」レベルから「Ｌ」レベルに遷移する。
【００３２】
また、前段のステージＳn-1において、接続点Ｐn-1（主にコンデンサ５）に蓄積されている電荷がトランジスタ２及び３を介してクロック端子Ｒn-1から同時に放電される。
そして、次段（ｎ＋１段目）のステージＳn+1において、出力信号ｎが「Ｌ」レベルから「Ｈ」レベルに遷移することにより、ダイオード接続されたトランジスタ４を介して、接続点Ｐn+1に対して出力信号ｎによる電流が入力され、コンデンサ５に電荷が蓄積され、所定の電圧レベルに接続点Ｐn+1の電位が上昇して、電圧Ｖ1となる。
このとき、ステージＳn+1において、トランジスタ２がオン状態となるが、クロックＣK1が「Ｌ」レベルとなっているため、出力端子Ｑn+1から出力される出力信号ｎ＋１の電圧レベルは「Ｌ」レベルのまま変化しない。
【００３３】
次に、時刻ｔ3において、クロックＣK1が「Ｌ」レベルから「Ｈ」レベルに遷移し、クロックＣK2が「Ｈ」レベルから「Ｌ」レベルに遷移する。
そして、ステージＳnにおいて、出力端子Ｑn（主にコンデンサ５）に蓄積されていた電荷が、トランジスタ１およびダイオード接続されたトランジスタ３を介してクロック端子Ｒnへ放電され、出力信号ｎが「Ｈ」レベルから「Ｌ」レベルに遷移する。
また、ステージＳnにおいて、トランジスタ２がオン状態にあるため、接続点Ｐn（主にコンデンサ５）に蓄積されていた電荷が、トランジスタ２及びトランジスタ３を介して同時に放電され、接続点Ｐn及び出力端子Ｑnが「Ｌ」レベルの電圧（トランジスタ３の閾値電圧以下）となる。
これにより、トランジスタ１の制御電極の電圧レベルが「Ｈ」レベルから「Ｌ」レベルへ変化するため、トランジスタ１はオフ状態となる。
【００３４】
そして、ステージＳn+1の出力端子Ｑn+1から出力される出力信号ｎ＋１は、時刻ｔ2におけるステージＳnと同様の動作により、「Ｌ」レベルから「Ｈ」レベルに遷移、すなわち走査駆動信号が「Ｈ」レベルのパルスで出力されることになる。
上述した動作により、クロックの位相が異なる、すなわち同一周期であり、「Ｈ」レベルと「Ｌ」レベルとが重ならない（すなわち１８０度位相の異なる）クロックＣK1及びクロックＣK2により、時系列に、従属接続されたステージが接続順に、クロックの周期に合わせて「Ｈ」レベルの出力信号を順次出力して、各走査線に対する走査駆動信号としている。
【００３５】
また、トランジスタ１の出力信号の発生を抑えるクランピング動作は、クランピング用のトランジスタ２の制御電極に、次段のトランジスタ４の出力を接続していることにより、自段の出力信号が「Ｌ」レベルとなるタイミング（クロック端子から入力されるクロックが「Ｌ」レベルとなるタイミング）で行われる。
したがって、トランジスタ１の制御電極に「Ｈ」レベルの電圧が印加されている時間が、自段の出力信号のパルス時間と次段の出力信号のパルス時間の合計時間とほぼ一致することとなり、出力信号が「Ｈ」レベルである時間（パルス時間）の約２倍となる。
これにより、トランジスタ１の制御電極に「Ｈ」レベルの電圧が印加されている時間が、すでに示した従来例の２／３であり（図９参照）、トランジスタ１の劣化を従来例に比較して低減させることができる。
【００３６】
また、クランピング用のトランジスタ２の制御電極に印加される電圧は、次段のステージの出力トランジスタ２の制御電極に印加される電圧であり、ほぼ同じストレス条件となる。
したがって、全体的に「Ｈ」レベル及び「Ｌ」レベルの遷移状態が同様であるため、平均的なストレスとすることができ、劣化の進行が早い要因を有するトランジスタをなくすことにより、いずれか一つのトランジスタの劣化の程度が影響する回路の経時的動作不良を抑制することができる。
【００３７】
さらに、キャパシタ５はトランジスタ１の制御電極に印加する電圧を保持するための容量であり、かつブートストラップ機能に使用される。
すでに述べたように、トランジスタ１の制御電極に印加される電圧がブートストラップされて電源電圧より上昇することにより、トランジスタ１のオン動作が促進される。
同様に、クランピング用のトランジスタ２の動作も促進されるので、より高速のパルス動作に対応できるようになる。
上記のシフトレジスタは外部のクロックが従来例のような３相クロックだけでなく、２相クロックで動作させることができる。
そして、２相クロックを適用することにより、信号の配線数をより少なくでき、クロック回路が３相の場合に比較して簡易となり、回路の形成に必要な面積をより小さくできる。
【００３８】
＜第２の実施形態＞
図３に本願発明の第２の実施形態によるシフトレジスタの構成例を示す。図３は図１と同様に、シフトレジスタの３段（ｎ−１，ｎ，ｎ＋１段）分を抜きだした図である。
第１の実施形態との違いは、プルダウン用のトランジスタ４の制御電極を、クランピング用のトランジスタ２の制御電極と同様に、次段のステージＳn+1のトランジスタ４の出力（すなわち接続点）に接続している点である。図１と同様な構成については同一の符号を付して説明を省略する。
第２の実施形態によるシフトレジスタは、３相のクロックを用いた図４のタイミングチャートであることを除き、図２のタイミングチャートで説明した第１の実施形態と同様の動作を行う。
すなわち、クロックＣK1，ＣK2及びＣK3の位相が変化することにより、対応するステージのコンデンサの電荷が放電され、その次段のステージのコンデンサ５が充電されることにより、出力信号が「Ｈ」レベルで出力されることになる。
【００３９】
次段の接続端子の電位が「Ｈ」レベルとなった時点において、トランジスタ３はトランジスタ２と同様にオン状態となり、「Ｌ」レベルの時点において、トランジスタ３はトランジスタ２と同様にオフ状態となる。
これにより、第２の実施形態は、第１の実施形態の効果に加えて、トランジスタ２の制御電極と同様に、ブートストラップにて上昇した電圧が、トランジスタ３の制御電極に印加されるため、プルダウン動作がトランジスタの閾値電圧に制限されず、クロックの「Ｌ」レベルの電圧に達するまで出力端子の電圧を低下させることができる。
【００４０】
＜第３の実施形態＞
図５に本願発明の第３の実施形態によるシフトレジスタの構成例を示す。図５は図１と同様に、シフトレジスタの３段（ｎ−１，ｎ，ｎ＋１段）分を抜きだした図である。
第２の実施形態との違いは、クランピング用のトランジスタ２と、プルダウン用のトランジスタ４がクロック端子に対して並列に接続され、トランジスタ２が接続点に蓄積された電荷、トランジスタ３が出力端子に蓄積された電荷を、クロック端子に放電する点である。
すなわち、クロックＣK1，ＣK2及びＣK3の位相が変化することにより、対応するステージのコンデンサの電荷が放電され、その次段のステージのコンデンサが充電されることにより、出力信号が「Ｈ」レベルで出力されることになる。
【００４１】
第３の実施形態によるシフトレジスタは、図４のタイミングチャートで説明した第２の実施形態と同様の動作を行う。
そして、第３の実施形態においては、コンデンサ５の両端子に蓄積された電荷を、トランジスタ２及びトランジスタ３により、それぞれ独立してクロック端子へ放電している。
これにより、第３の実施形態においては、第１及び第２の実施形態に比較して、コンデンサ５に蓄積された電荷を高速に放出できるので、高速動作が必要なシフトレジスタに適している。
【００４２】
次に、図４は、第１，２及び３の実施形態に対して、３相のクロックを用いた場合の動作を示すタイミングチャートである。
２相に替え、３相を用いた場合にも、従来例に比較して、トランジスタ１の制御電極に「Ｈ」レベルの電圧が印加されている期間が、従来例の２／３であり、トランジスタ１の劣化を、従来例に比較して低減させることができる。
２相の場合との違いは、時刻ｔ3において、ステージＳn+1にクロックＣK1が供給されるのではなく、クロックＣK3が供給されるもので、シフトレジスタの動作自体は、２相の場合と同様である。
【００４３】
また、第２及び第３の実施形態において、３相クロックを用いる替わりに、２相クロックのデューティ比を調整して、ＣＫ１とＣＫ２のいずれもオフのタイミングをつくることで、回路の動作を損なうことなく、配線を少なくすることが可能である。
ここで、２相クロックのデューティ比の調整は、クロックの立ち上がり、立ち下りの波形を整形し、ディレイ等の波形のなまりを修正して、他のクロックと「Ｈ」レベルの状態が重ならないように調整する回路構成とするだけでよい。
なお、以上の実施形態において、プルダウン用のトランジスタ２は各ステージにつき１個だけ接続しているが、出力信号が「Ｌ」レベルの期間を、複数個のプルダウントランジスタで「Ｌ」レベルに制御するようにしてもよい。
【００４４】
また、図６は液晶表示装置のゲート線駆動回路に本発明のシフトレジスタを適用した回路構成図である。
ＴＦＴ−ＬＣＤのアクティブマトリクス回路と走査線駆動回路（ゲート駆動回路）をアモルファスシリコンまたは多結晶シリコンで構成すれば、同一プロセスで製造可能と成るため、製造プロセスが簡単になる。
ここで、信号制御部はソース線駆動回路の信号と同時に、ゲート線駆動回路の一部の機能を分割して受け持たせることが可能である。
【００４５】
また、この液晶表示装置１０は、映像信号線（ソース線）と走査信号線（ゲート線）が格子状に設けられ、これら配線の交点に各画素の液晶を駆動する薄膜トランジスタが設けられたＴＦＴ−ＬＣＤ部１１と、ソース線とゲート線をそれぞれ駆動するソース線駆動回路１２、ゲート線駆動回路１３と、これら駆動回路１２、１３に対して電源電圧および映像信号、走査信号をそれぞれ供給する電源部１４、信号制御部１５から構成されている。
【００４６】
上記回路構成の液晶表示装置１０において、ゲート線駆動回路１３にシフトレジスタが用いられている。例えば、ゲート線駆動回路１３中のシフトレジスタによるゲートスキャンの動作について説明すると、各ゲート線にゲート線駆動用トランジスタが接続されており、これらトランジスタはゲート線駆動回路１３中のシフトレジスタによって上から下に順次一つずつ１走査期間だけ導通状態になるように駆動される。その結果、水平同期信号に同期して任意のゲート線に接続されたゲート線駆動用トランジスタが導通状態になると、このゲート線に接続された全ての薄膜トランジスタが導通状態になる。このようにして、各ソース線上の映像信号である電荷が各画素電極の容量に蓄積される。
【００４７】
次に、図７は、実際に出力信号（走査駆動信号）を出力させる第１のシフトレジスタと、この第１のシフトレジスタのいずれを活性化させる（電源等を供給する）かを制御する第２のシフトレジスタの構成を示している。
ここで、第１のシフトレジスタは複数のブロックに分割された構成をしており、第２のシフトレジスタはイネーブル信号を順次シフトさせて、分割されたブロックにおける所定のブロックを選択的に動作させる（イネーブル状態とする）。
【００４８】
これにより、第１のシフトレジスタはブロック毎に動作して、他の動作の必要のない不要な期間に休止させられているため、第１のシフトレジスタ全体の消費電力が節約されるとともに、不要なパルスの印加及び電源の連続的な印加による回路の劣化を予防できる。
また、第２のシフトレジスタにより、順次イネーブルとされる構成であるため、第１のシフトレジスタに複雑な電源を削減する機能を付加する必要が無く、回路規模を大きくせずに、消費電力を低減させ、かつ回路の劣化を抑制することが可能である。
【００４９】
第１のシフトレジスタをブロックＢ1〜ブロックＢnにｎ分割し、第２のシフトレジスがイネーブル信号を、時系列に各ブロックに供給し、出力信号が出力されるブロックを選択的に活性化することで、選択された各ブロックは走査線（Ｇ1〜Ｇm）に対して出力信号を順次供給し、アクティブマトリクス回路に走査駆動信号を出力することになる。
例えば、走査線Ｇ1〜Ｇ6に順次走査駆動信号として、スタート信号およびクロック信号（２相など）を出力する場合、第２のシフトレジスタはブロックＢ１に対してイネーブル信号を出力する。
【００５０】
そして、ブロックＢ1内のステージのシフトが終了すると、第２のシフトレジスタは、ブロックＢ2に対してイネーブル信号として、クロック信号を出力する。
ここで、第２のシフトレジスタがイネーブル信号をシフトする周期は、第１のシフトレジスタが出力信号をシフトする周期の出力端子（出力信号を出力する端子）数倍とする。
図７の構成であると、出力端子はＧ1〜Ｇ5までの５端子あるので、第２のシフトレジスタがイネーブル信号をシフトする周期は、第１のシフトレジスタが出力信号をシフトする周期の５倍に設定される。
【００５１】
これにより、所定のブロックの出力信号のシフトが終了すると、第２のシフトレジスタにおいて、イネーブル信号が次のブロックに対して供給されるようにシフトされる。
また、第１のシフトレジスタがアクティブマトリクス回路（薄膜トランジスタ）と同一の材料（または同一の製造工程）で構成されており、第２のシフトレジスタは上記アクティブマトリクス回路とは異り、シリコンウエハ等に形成されたＩＣチップで構成されている。薄膜トランジスタに印加されるストレスは、ＩＣチップからイネーブル信号が出力されている期間だけなので、劣化しやすい薄膜トランジスタの経時的動作不良を抑制することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施形態によるシフトレジスタの一構成例の回路を示す概念図である。
【図２】第１の実施形態によるシフトレジスタの動作を説明するタイミングチャートである。
【図３】本発明の第２の実施形態によるシフトレジスタの一構成例の回路を示す概念図である。
【図４】本発明の第１（及び第２，第３）の実施形態によるシフトレジスタに対して３相のクロックを供給した場合の動作を示すタイミングチャートである。
【図５】本発明の第３の実施形態によるシフトレジスタの一構成例の回路を示す概念図である。
【図６】本発明のシフトレジスタを走査線駆動回路に用いた液晶表示装置の構成例を示すブロック図である。
【図７】本発明のシフトレジスタを第１及び第２のシフトレジスタとで構成したブロック図である。
【図８】従来例によるシフトレジスタの構成例の回路を示す概念図である。
【図９】図８のシフトレジスタの動作を説明するタイミングチャートである。
【符号の説明】
【００５３】
１，２，３，４…トランジスタ
５…コンデンサ
１０…液晶表示装置
１１…アクティブマトリクス回路（ＴＦＴ−ＬＣＤ；薄膜トランジスタの液晶表示装置）
１２…ソース駆動回路
１３…走査線駆動回路
１４…電源部
１５…信号制御回路
Ｑn-1…入力端子
Ｑn，Ｑn+1…出力端子
Ｒn-1，Ｒn，Ｒn+1…クロック端子
【図１】
2005285168.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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