(57)【要約】【課題】  不安定動作が抑制され、さらに、不要輻射の低減も可能な、高性能（高信頼性）の半導体装置を提供する。  【解決手段】  半導体基板（101）に半導体回路パターン（半導体回路パターン部（102）に形成されている。）が設けられた半導体チップと、少なくとも半導体回路パターンを覆うように設けられたキャップ（113）と、を含んでおり、キャップ側壁部（113b）の少なくとも一部に、導電性材料を含む導電部として接着膜（113c）が設けられている。このように、キャップ（113）に導電部を設けることにより、十分な電磁シールド効果が得られ、信頼性の向上が図れる。【選択図】  図２
2005057136.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に半導体回路パターンが設けられた半導体チップと、少なくとも前記半導体回路パターンを覆うように設けられたキャップと、を含む半導体装置であって、
前記キャップの側壁部の少なくとも一部に、導電性材料を含む導電部が設けられていることを特徴とする半導体装置。
【請求項２】
前記キャップは、前記キャップを前記半導体チップに接合するための接着膜を含んでおり、
前記接着膜の少なくとも一部が前記導電部である請求項１に記載の半導体装置。
【請求項３】
前記導電部は、絶縁性材料と前記導電性材料との混合物にて形成されている請求項１に記載の半導体装置。
【請求項４】
前記導電部は、絶縁性材料からなる絶縁膜と前記導電性材料からなる導電膜とを含む多層膜にて形成されている請求項１に記載の半導体装置。
【請求項５】
前記半導体チップにおいて、前記キャップとの接合部分に対し半導体回路パターンが設けられている側の領域に、溝が形成されている請求項１に記載の半導体装置。
【請求項６】
前記キャップの内面に回路素子が設けられており、
前記回路素子は、前記半導体回路パターンと電気的に接続されている請求項１に記載の半導体装置。
【請求項７】
前記キャップの内面の少なくとも一部に、電波吸収材が設けられている請求項１に記載の半導体装置。
【請求項８】
前記キャップの内面の少なくとも一部に、吸湿材が設けられている請求項１に記載の半導体装置。
【請求項９】
前記キャップにおいて、前記導電部以外の領域が、絶縁性材料にて形成されている請求項１に記載の半導体装置。
【請求項１０】
前記キャップにおいて、前記導電部以外の少なくとも一部が、ガラスにて形成されている請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、Ｘ帯領域（８ＧＨｚ〜１２ＧＨｚ）やＫｕ帯領域（１２ＧＨｚ〜１８ＧＨｚ）等のマイクロ波で用いられる半導体装置に関する。
【背景技術】
【０００２】
Ｘ帯領域やＫｕ帯領域等の高周波領域で用いられる半導体装置においては、小型化、低コスト化および高性能化が求められている。これに伴い、半導体装置におけるパッケージについても、小型化、低コスト化および高性能化が求められている。
【０００３】
従来、半導体チップを実装するパッケージには、チップキャリアとしてセラミック基板が用いられていた。具体的には、セラミック基板上に形成された電極に、ボンディングワイヤを用いて半導体チップを電気的に接続し、半導体チップを樹脂製のキャップで封止する形態等が用いられていた。
【０００４】
また、他の従来例として、セラミック基板を用いないパッケージも提案されていた（例えば、特許文献１参照。）。このような従来のパッケージについて、図１５および図１６を用いて具体的に説明する。
【０００５】
図１５は、従来の半導体装置の全体を示す分解斜視図であり、図１６は、従来の半導体装置の断面図である。図１５に示すように、この従来の半導体装置においては、圧電基板１００１上にすだれ状変換器電極１００２および引き出し電極１００３が設けられている。また、絶縁性のキャップ１００４には、すだれ状変換器電極１００２とその周辺部分とを含む振動機能面とほぼ同じ面積の凹部１００５が、振動機能面に対応する位置に設けられている。さらに、キャップ１００４には、引き出し電極１００３に対応する位置に、切欠部１００６が設けられている。この切欠部１００６により引き出し電極１００３が露出し、ボンディングワイヤを取り付けることが可能となる。図１５中、１００７は、圧電基板１００１の表面に塗布された接着剤（封止剤）であり、振動機能面を気密封止するために用いられる。キャップ１００４を圧電基板１００１上に、図１５に示した矢印のように合わせ、封止剤１００７で封止することにより、キャップ１００４の凹部１００５内が気密中空部となる（図１６参照。）。このように、セラミックからなるパッケージを用いずに、振動機能面に気密封止された中空部を設けることで弾性表面波素子を実装していた。
【特許文献１】特開平９−５１２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来のパッケージでは、樹脂等の絶縁性材料にて半導体チップを封止していたため、高周波半導体チップを実装した場合の電磁シールド機能が不十分であった。このため、高周波の電波の影響による半導体装置の不安定動作が問題となっていた。また、半導体装置からの不要輻射も問題であった。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体基板に半導体回路パターンが設けられた半導体チップと、少なくとも前記半導体回路パターンを覆うように設けられたキャップと、を含む半導体装置であって、前記キャップの側壁部の少なくとも一部に、導電性材料を含む導電部が設けられていることを特徴としている。
【発明の効果】
【０００８】
本発明の半導体装置によれば、高周波半導体回路が設けられている場合であっても、不安定動作の発生を抑制し、さらに、不要輻射も抑制できるので、高性能（高信頼性）の半導体装置が実現できる。
【発明を実施するための最良の形態】
【０００９】
本発明の半導体装置には、少なくとも半導体回路パターンを覆うように設けられたキャップの側壁部の少なくとも一部に導電部が設けられている。これにより、高周波の電波に対する電磁シールド効果が得られるので、不安定動作の発生を抑制でき、さらに不要輻射も抑制できる。
【００１０】
本発明の半導体装置において、前記キャップは、前記キャップを前記半導体チップに接合するための接着膜を含んでおり、前記接着膜の少なくとも一部が前記導電部であってもよい。これにより、キャップに導電部を容易に設けることができる。
【００１１】
本発明の半導体装置において、前記導電部は、絶縁性材料と前記導電性材料との混合物にて形成されていてもよく、または、絶縁性材料からなる絶縁膜と前記導電性材料からなる導電膜とを含む多層膜にて形成されていてもよい。
【００１２】
本発明の半導体装置は、前記半導体チップにおいて、前記キャップとの接合部分に対し半導体回路パターンが設けられている側の領域に、溝が形成されていることが好ましい。この構成によれば、半導体チップとキャップとを貼り合わせる際の位置合わせ精度が向上し、さらに、キャップを貼り合わせる際に電圧をかける場合であっても、この電圧による不要な電波の共振現象等の影響を抑制できる。さらに、キャップの貼り合わせ時に生じる静電気に対する破壊耐性も高めることができる。
【００１３】
本発明の半導体装置においては、前記キャップの内面に回路素子が設けられており、前記回路素子が、前記半導体回路パターンと電気的に接続されていてもよい。この構成によれば、例えば、半導体チップが送信部あるいは受信部の高周波フロントエンド部を構成する素子である場合に、フィルタやアンテナ部を半導体装置に内蔵できるので、小型化、低コスト化が実現できる。
【００１４】
本発明の半導体装置においては、前記キャップの内面の少なくとも一部に、電波吸収材が設けられていることが好ましい。キャップで囲まれる空間における送信電波による共振現象により素子動作が不安定になることを防ぐことができるからである。
【００１５】
本発明の半導体装置においては、前記キャップの内面の少なくとも一部に、吸湿材が設けられていることが好ましい。耐湿性向上のためである。
【００１６】
本発明の半導体装置においては、前記キャップにおいて、前記導電部以外の領域が、絶縁性材料にて形成されていてもよく、前記キャップにおいて、前記導電部以外の少なくとも一部が、ガラスにて形成されていることが好ましい。
【００１７】
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。
【００１８】
（実施の形態１）
本発明の半導体装置の一実施形態について、図１〜図３を用いて説明する。図１は、本実施の形態の半導体装置の上面図であり、図２は、図１のＩ−Ｉ断面図であり、図３は、本実施の形態の半導体装置の下面図である。なお、図１に示す上面図では、本実施の形態の半導体装置を分かりやすく示すために、図２に示されているキャップ上部１１３ａを表していない。また、本明細書において、半導体装置の上面とは、半導体装置のうち半導体回路パターンが設けられている面のことをいい、下面とは、上面に対向する面のことをいう。
【００１９】
図１に示すように、本実施の形態の半導体装置には、例えばＧａＡｓ基板等の半導体基板１０１上に半導体回路パターン部１０２が設けられた半導体チップが含まれており、半導体回路パターン部１０２には、半導体回路パターンとして、例えば、二つの高電子移動度トランジスタ（以下、ＨＥＭＴ（High Electron Mobility Transistor）と記載する。）を用いた２段増幅回路（図示せず。）が形成されている。半導体基板１０１上には、さらに、入力信号用パッド１０３、出力信号用パッド１０４、第一ゲートバイアス用パッド１０５、第二ゲートバイアス用パッド１０６、第一ドレインバイアス用パッド１０７、第二ドレインバイアス用パッド１０８、接地用パッド１１０が設けられている。それぞれの端子パッド１０３〜１０８，１１０は、半導体回路パターン部１０２に設けられたＨＥＭＴに電気的に接続されている。また、本実施の形態においては、ボンディングワイヤを用いずにキャリアへの電気的接続を行う半導体装置を実現するため、具体的には、各端子パッド１０３〜１０８，１１０に対応する位置に半導体基板１０１を貫通する信号端子用ビアホール１０９、接地用ビアホール１１１を、ドライエッチングまたはウエットエッチングにより形成して、これらビアホール１０９，１１１に電気的に接続された電極を下面に形成する。図３に示すように、半導体装置の下面には、信号入力用裏面電極１１６、信号出力用裏面電極１１７、接地用裏面電極１１８、第一ドレインバイアス用裏面電極１１４、第二ドレインバイアス用裏面電極１１５、第一ゲートバイアス用裏面電極１１９および第二ゲートバイアス用裏面電極１２０が設けられている。このように、ビアホールを利用してボンディングワイヤを用いない構成とすることにより、パッケージを小さくできるので、半導体装置の小型化が図れる。
【００２０】
図２に示すように、本実施の形態の半導体装置には、半導体回路パターン部１０２を覆うようにキャップ１１３が設けられている。このキャップ１１３は、キャップ上部１１３ａ、キャップ側壁部１１３ｂおよび接着膜１１３ｃから構成されており、接着膜１１３ｃにより半導体チップの半導体基板１０１に接合されている。接着膜１１３ｃは、導電性材料を含み、キャップ１１３の導電部として機能する。このように、キャップ１１３に導電部を設けることにより、高周波の電波に対する電磁シールド効果が得られるため、高周波半導体回路が設けられている場合であっても半導体装置の不安定動作を防ぐことができる。また、半導体装置からの不要輻射も低減できる。
【００２１】
このキャップ１１３は、成形の容易さやコスト等、生産性の点から、例えば、樹脂やガラス等の絶縁性材料を用いて形成されることが好ましい。樹脂としては、例えばエポキシ系樹脂等が使用可能である。また、キャップ側壁部１１３ｂをガラスにて形成すれば、キャップ側壁部１１３ｂの接着膜１１３ｃに接する面の平坦度を高くでき、耐湿性等の信頼性上、良好な特性が得られるため、好ましい。また、キャップ上部１１３ａとキャップ側壁部１１３ｂとは、同じ材料で一体的に形成されていてもよく、また、互いに異なる材料で形成されていてもよい。例えば、キャップ上部１１３ａおよびキャップ側壁部１１３ｂを共にガラスにて形成する場合、エッチング等の方法を用いてガラスを加工するなどして形成できる。
【００２２】
接着膜１１３ｃは、絶縁性材料と導電性材料との混合物にて形成されていてもよく、絶縁性材料からなる絶縁膜と導電性材料からなる導電膜とが積層された多層膜にて形成されていてもよい。
【００２３】
接着膜１１３ｃを絶縁性材料と導電性材料との混合物にて形成する場合、絶縁性材料としては、エポキシ系樹脂、窒化アルミ等のフィラーを混合した樹脂、ポリマー、ガラスフリット(固化剤)等を用いることができる。導電性材料としては、Ａｇ、Ｔｉ、Ａｕ、Ｐｔ、Ｎｉ、Ａｌ、Ｐｄ、Ｗ、Ｃｕ、ＡｕＳｎ等の金属材料、あるいはこれらの混合材料を用いることができ、Ａｇ粒子が好適に用いられる。具体的には、例えば、導電性材料からなる粒子を絶縁性材料に分散させて混合物を作製し、未硬化の混合物をキャップ側壁部１１３ｂの接合面または半導体基板１０１のキャップ側壁部１１３ｂが接合される領域に塗布し、キャップ側壁部１１３ｂを半導体基板１０１に重ね合わせた後で混合物を硬化させて、キャップ側壁部１１３ｂと半導体基板１０１とを接合する。混合物の硬化方法としては、例えば、絶縁性材料に熱硬化型のものを用いた場合は加熱により硬化させ、絶縁性材料に熱可塑型のものを用いた場合は、加熱して軟化させたものの温度を低下させて硬化させる。この場合、接着膜１１３ｃの厚みは、０．１μｍ〜１０μｍが好ましい。
【００２４】
一方、接着膜１１３ｃを絶縁膜と導電膜との多層膜にて形成する場合、絶縁膜はＳｉＮ、ＳｉＯ、ベンゾシクロブテン（ＢＣＢ：Benzocyclobutene）、ポリイミド等にて形成でき、導電膜はＡｕ、Ｔｉ、Ｐｔ、Ａｇ、Ｎｉ、Ａｌ、Ｐｄ、Ｗ、Ｃｕ、ＡｕＳｎ等にて形成できる。接着膜１１３ｃをこのように作製すれば、接着強度や耐湿性の向上が図れる。この場合、例えば、半導体基板１０１においてキャップ側壁部１１３ｂが接着される領域に予め絶縁膜と導電膜との多層膜を形成しておき、その後キャップ側壁部１１３ｂを貼り合わせることにより、キャップ側壁部１１３ｂと半導体基板１０１とを接合する。この場合のキャップ側壁部１１３ｂと半導体基板１０１上の多層膜との接合方法としては、接着剤を用いて加熱する（加圧する場合もある（熱圧着）。）方法、陽極接合により接合する方法、共晶接合により接合する方法、またはガラスフリット接合により接合する方法等が使用可能である。陽極接合は、ガラスと金属や半導体等との接合に用いられる接合のことであり、加熱および電圧印加によりガラスと金属や半導体等との間に大きな静電引力を発生させることに形成できる。従って、キャップ側壁部１１３ｂがガラスにて形成されている場合に好適に用いることができる。共晶接合は、例えば導電膜にＡｕＳｎを用いた場合、ＡｕＳｎを加熱により溶融させることにより形成できる。また、ガラスフリット接合は、導電性材料である金属の粉末などを、ガラスフリット(固化剤)や金属酸化物，あるいは樹脂などの有機バインダーに混入し、加熱することにより形成できる。導電膜の厚みは、０．１μｍ〜１０μｍであることが好ましい。
【００２５】
以上のようにキャップ１１３を半導体基板１０１に接合する際には、予め形成されたキャップ１１３を半導体基板１０１に貼り合わせる方法や、キャップ側壁部１１３ｂを半導体基板１０１に接合し、その後キャップ上部１１３ａをキャップ側壁部１１３ｂと一体化する方法等が使用可能である。また、量産工程に対応した半導体装置の組み立てについては、半導体チップが形成されたウエハとキャップが形成されたウエハとを貼り合せた後、レーザ照射によりダイシングする方法が適用できる。
【００２６】
図４〜図６は、本実施の形態の半導体装置を、実用上、セラミック基板等の基板上に実装した状態を示す図であり、図４は上面図、図５は図４のII−II断面図、図６はセラミック基板の上面図（半導体装置が実装される面の平面図）である。なお、図４に示す上面図では、本実施の形態の半導体装置を分かりやすく示すために、図５に示されているキャップ上部１１３ａを表していない。
【００２７】
図４〜図６に示すように、セラミック基板１２１上に、信号入力用電極１２２、信号出力用電極１２３、第一ゲートバイアス用電極１２４、第二ゲートバイアス用電極１２５、第一ドレインバイアス用電極１２６、第二ドレインバイアス用電極１２７、接地用表面電極１２８が形成されている。このセラミック基板１２１上に、図１〜３に示した半導体装置を、その各裏面電極１１４〜１２０（図３参照。）とセラミック基板１２１上の電極１２２〜１２８との位置を合わせて実装する。本実施の形態の半導体装置を実装するセラミック基板１２１の接地用表面電極１２８は、接地用スルーホール１２９により接地用裏面電極１３０と電気的に接続されている。
【００２８】
（実施の形態２）
本発明の半導体装置の別の一実施形態について、図７および図８を用いて説明する。図７は、本実施の形態の半導体装置の上面図であり、図８は、図７のIII−III断面図である。なお、図７に示す上面図では、本実施の形態の半導体装置を分かりやすく示すために、図８に示されているキャップ上部１１３ａを表していない。
【００２９】
図７および図８に示すように、本実施の形態の半導体装置には、半導体基板１０１において、キャップ１１３との接合に用いられる接合部分に対し半導体回路パターン部１０２側の領域に、溝１３１が形成されている。すなわち、本実施の形態においては、半導体基板１０１に、キャップ側壁部１１３ｂの内周に沿って溝１３１が形成されている。なお、本実施の形態の半導体装置は、溝１３１が設けられている点以外、実施の形態１の半導体装置と同様の構成を有している。このため、ここでは溝１３１以外の説明を省略する。
【００３０】
溝１３１は、例えば、半導体基板１０１をエッチングすることにより形成できる。このような溝１３１を設けることにより、半導体基板１０１へキャップ１１３を貼り合わせる際の位置合わせ精度が向上する。さらに、キャップ１１３を貼り合わせる際に電圧をかける場合であっても、溝１３１により、この電圧による半導体回路への影響（不要な電波の共振現象等）を抑制できる。さらに、溝１３１を設けることにより、キャップ１１３の貼り合わせ時に生じる静電気に対する半導体装置の破壊耐性を高めることができる。
【００３１】
（実施の形態３）
本発明の半導体装置のさらに別の一実施形態について、図９および図１０を用いて説明する。図９は、本実施の形態の半導体装置の上面図であり、図１０は、図９のIV−IV断面図である。なお、図９に示す上面図では、本実施の形態の半導体装置を分かりやすく示すために、図１０に示されているキャップ上部１１３ａおよびキャップ上部１１３ａに設けられている受動回路パターン（回路素子）１３４を表していない。
【００３２】
本実施の形態の半導体装置には、少なくとも一つの接地用パッド１１０上にバンプ１３２が形成され、出力信号用パッド１０４上にバンプ１３３が形成される。さらに、キャップ上部１１３ａの内面（半導体チップに対向する面）には、アンテナ、フィルタ等の受動回路パターン１３４が形成されている。受動回路パターン１３４は、キャップ１１３の貼り合わせ時にバンプ１３３を介して、半導体回路パターン部１０２に形成された半導体回路と電気的に接続される。なお、バンプ１３２，１３３および受動回路パターン１３４が設けられている点と、出力信号用パッド１０４に電気的に接続される信号端子用ビアホールおよび信号出力用裏面電極が設けられていない点以外の構成については、実施の形態１の半導体装置と同じである。
【００３３】
以上のような、キャップ１１３の内面に受動回路パターン１３４を設ける構成によれば、実装される半導体チップが送信部あるいは受信部の高周波フロントエンド部を構成する素子である場合にフィルタやアンテナ部を半導体装置に内蔵でき、小型化、低コスト化が実現できる。
【００３４】
（実施の形態４）
本発明の半導体装置のさらに別の一実施形態について、図１１を用いて説明する。図１１は、本実施の形態の半導体装置の断面図である。
【００３５】
図１１に示すように、本実施の形態の半導体装置には、キャップ１１３（キャップ側壁部１１３ｂおよびキャップ上部１１３ａ）の内面に電波吸収材１３５が設けられている。なお、これ以外の構成は、実施の形態１の半導体装置と同じである。
【００３６】
半導体チップが送信部を構成する素子である場合、キャップ上部１１３ａとキャップ側壁部１１３ｂとで囲まれる内部空間が送信電波による共振現象により素子動作を不安定にする可能性があるが、本実施の形態のようにキャップ１１３の内面に電波吸収材１３５を設けておくことにより、この現象を防ぐことができる。
【００３７】
電波吸収材１３５としては、例えば、エポキシ樹脂や高分子ポリマー等に、磁性体であるフェライト、炭素、銅等のフィラーや粉末を混合した材料を用いることができ、これらをキャップ１１３の内面に塗布することにより形成可能である。
【００３８】
なお、図１１に示すように、本実施の形態においてはキャップ１１３の内面全体に電波吸収材１３５を塗布しているが、キャップ１１３の内面の少なくとも一部に塗布されていればよい。また、キャップ１１３の内面に吸湿材を塗布すれば、耐湿性の向上を図ることができる。吸湿材としては、例えば、ＳｉＯ2が主成分のシリカ(シリカゲル)や、シリカを含む混合物等が使用可能である。
【００３９】
（実施の形態５）
本発明の半導体装置のさらに別の一実施形態を、図１２〜図１４を用いて説明する。図１２は、本実施の形態の半導体装置の上面図、図１３は、図１２のＶ−Ｖ断面図、図１４は本実施の形態の半導体装置の下面図である。
【００４０】
図１２〜図１４に示すように、本実施の形態の半導体装置は、チップキャリアとしてセラミック基板１４１を用いており、このセラミック基板１４１上に半導体チップが実装され、かつこの半導体チップ全体を覆うようにキャップ１１３が設けられた構成である。なお、本実施の形態における半導体チップの構成は、実施の形態１の半導体装置に用いられている半導体チップと同じである。
【００４１】
セラミック基板１４１上には、半導体チップの第一ゲートバイアス用裏面電極１１９、第二ゲートバイアス用裏面電極１２０、第一ドレインバイアス用裏面電極１１４および第二ドレインバイアス用裏面電極１１５（図３参照。）に対応する位置に、第一ゲートバイアス用電極（図示せず。）、第二ゲートバイアス用電極（図示せず。）、第一ドレインバイアス用電極（図示せず。）および第二ドレインバイアス用電極（図示せず。）が設けられている。さらに、図１３に示すように、セラミック基板１４１上には、半導体チップの信号入力用裏面電極１１６、信号出力用裏面電極１１７および接地用裏面電極１１８に対応する位置に、信号入力用電極１４２、信号出力用電極１４３および接地用表面電極１４４が設けられている。セラミック基板１４１上に設けられたこれら電極は、スルーホール１４５により、図１３および図１４に示すように、セラミック基板１４１の裏面電極（信号入力用裏面電極１４６、信号出力用裏面電極１４７、接地用裏面電極１４８、第一ゲートバイアス用裏面電極１４９、第二ゲートバイアス用裏面電極１５０、第一ドレインバイアス用裏面電極１５１および第二ドレインバイアス用裏面電極１５２）にそれぞれ電気的に接続される。
【００４２】
また、本実施の形態において、キャップ１１３は、半導体チップ全体を囲繞するように設けられており、キャップ側壁部１１３ｂがセラミック基板１４１に接合されることにより半導体チップを封止している。キャップ１１３に用いられる材料およびキャップ１１３の具体的な構成は、実施の形態１の場合に説明したものと同様である。また、キャップ１１３をセラミック基板１４１に接合する方法についても、実施の形態１においてキャップ１１３を半導体基板１０１に接合する場合に説明した方法と同様の方法が使用できる。
【００４３】
また、本実施の形態のように、半導体チップ全体を覆うようにキャップ１１３を設けた場合であっても、実施の形態３で説明したようなキャップ１１３の内面に回路素子を設ける構成や、実施の形態４で説明したようなキャップ１１３の内面に電波吸収材および吸湿材を設ける構成を、適宜適用することができる。
【００４４】
以上に説明した実施の形態１〜５の半導体装置においては、キャップ１１３の接着膜１１３ｃを導電性材料にて形成することによりキャップ１１３に導電部を設けているが、この構成に限定されない。例えば、キャップ側壁部１１３ｂを導電性材料にて形成することによりキャップ側壁部１１３ｂを導電部として機能させることも可能であり、また、接着膜１１３ｃやキャップ側壁部１１３ｂの全体ではなく、少なくとも一部に導電性材料を用いてもよい。
【産業上の利用可能性】
【００４５】
本発明の半導体装置は、十分な電磁シールド機能が得られるため、高性能化（信頼性向上）が実現でき、高周波半導体装置にも適用できる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１の半導体装置を示す上面図である。
【図２】図１のＩ−Ｉ断面図である。
【図３】本発明の実施の形態１の半導体装置を示す下面図である。
【図４】本発明の実施の形態１の半導体装置を基板上に実装した状態を示す上面図である。
【図５】図４のII−II断面図である。
【図６】本発明の実施の形態１の半導体装置が実装された基板の上面図である。
【図７】本発明の実施の形態２の半導体装置を示す上面図である。
【図８】図７のIII−III断面図である。
【図９】本発明の実施の形態３の半導体装置を示す上面図である。
【図１０】図９のIV−IV断面図である。
【図１１】本発明の実施の形態４の半導体装置を示す断面図である。
【図１２】本発明の実施の形態５の半導体装置を示す上面図である。
【図１３】図１２のＶ−Ｖ断面図である。
【図１４】本発明の実施の形態５の半導体装置を示す下面図である。
【図１５】従来の半導体装置を示す分解斜視図である。
【図１６】従来の半導体装置の断面図である。
【符号の説明】
【００４７】
１０１    半導体基板
１０２    半導体回路パターン部
１０３    信号入力用パッド
１０４    信号出力用パッド
１０５    第一ゲートバイアス用パッド
１０６    第二ゲートバイアス用パッド
１０７    第一ドレインバイアス用パッド
１０８    第二ドレインバイアス用パッド
１０９    信号端子用ビアホール
１１０    接地用パッド
１１１    接地用ビアホール
１１３    キャップ
１１３ａ    キャップ上部
１１３ｂ    キャップ側壁部
１１３ｃ     接着膜
１１４    第一ドレインバイアス用裏面電極
１１５    第二ドレインバイアス用裏面電極
１１６    信号入力用裏面電極
１１７    信号出力用裏面電極
１１８    接地用裏面電極
１１９    第一ゲートバイアス用裏面電極
１２０    第二ゲートバイアス用裏面電極
１２１    セラミック基板
１２２    信号入力用電極
１２３    信号出力用電極
１２４    第一ゲートバイアス用電極
１２５    第二ゲートバイアス用電極
１２６    第一ドレインバイアス用電極
１２７    第二ドレインバイアス用電極
１２８    接地用表面電極
１２９    接地用スルーホール
１３１    溝
１３２、１３３    バンプ
１３４    受動回路パターン
１３５    電波吸収材
１４１    セラミック基板
１４２    信号入力用電極
１４３    信号出力用電極
１４４    接地用表面電極
１４５    スルーホール
１４６    信号入力用裏面電極
１４７    信号出力用裏面電極
１４８    接地用裏面電極
１４９    第一ゲートバイアス用裏面電極
１５０    第二ゲートバイアス用裏面電極
１５１    第一ドレインバイアス用裏面電極
１５２    第二ドレインバイアス用裏面電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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