(57)【要約】  【課題】  配線基板に実装する半導体チップの厚さ、面積を小さくすることによって、半導体実装体の薄型化、小型化を図ることができる半導体実装体及びその製造方法を提供する。  【解決手段】  半導体基板２の裏面に酸化シリコン等からなる裏面絶縁層６を形成する。次に、ＲＩＥやプラズマによるドライエッチング又はレーザ等の加工手段によって、半導体基板２の配線層４側から、裏面側に達する円形の断面を有するホール７を形成する。次に、めっき処理又は成膜処理によって、ホール７の内部にアルミニウム等からなる導電性材料を埋め込み、導電層８を形成した後、半導体基板２の表面に酸化シリコン等からなる表面絶縁層９を形成する。次に、半導体基板２の裏面に、導電層８と接続するアルミニウム等からなる電極パッド１０を形成する。最後に、半導体基板２をダイヤモンドスクライビング法やレーザスクライビング法等によりダイシングすることにより、個別の半導体チップ１１が得られる。【選択図】  図２
2005285928.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの電極パッドと配線基板の入出力端子を対向させ、加熱加圧により前記電極パッドと前記入出力端子を電気的に接続してなる半導体実装体において、前記電極パッドが、前記半導体チップの集積回路が形成された素子領域とは反対の面側に形成されていることを特徴とする半導体実装体。
【請求項２】
前記電極パッドが、前記素子領域に接続された表面配線層の下部に設けた導電層を介して前記素子領域と電気的に接続されていることを特徴とする請求項１記載の半導体実装体。
【請求項３】
前記表面配線層の長さを変えることによって、前記電極パッドが２列以上に配置されていることを特徴とする請求項２に記載の半導体実装体。
【請求項４】
前記電極パッドが、前記素子領域に接続された表面配線層の下部に設けた導電層と、前記導電層に接続された裏面配線層を介して前記素子領域と電気的に接続されていることを特徴とする請求項１記載の半導体実装体。
【請求項５】
前記裏面配線層の長さを変えることにより、前記電極パッドが２列以上に配置されていることを特徴とする請求項４に記載の半導体実装体。
【請求項６】
前記導電層が、前記表面配線層の下部に設けたホールの内部に導電性材料を埋め込むことにより形成されていることを特徴とする請求項２〜５のいずれかに記載の半導体実装体。
【請求項７】
前記導電層が、１つの表面配線層につき複数形成されていることを特徴とする請求項６記載の半導体実装体。
【請求項８】
前記導電層が、円形、楕円形、三角形、四角形の断面形状を有していることを特徴とする請求項６又は７記載の半導体実装体。
【請求項９】
前記導電層が、アルミニウム、ポリシリコン、チタン、窒化チタン、タングステン、窒化タングステン、金、銀、銅、ニッケル及び金属シリサイドのうちの少なくとも１種類以上からなることを特徴とする請求項６〜８のいずれかに記載の半導体実装体。
【請求項１０】
前記配線基板の両面に、前記半導体チップの電極パッドが対向するようにして実装されていることを特徴とする請求項１〜９のいずれかに記載の半導体実装体。
【請求項１１】
前記配線基板の両面に、少なくとも２つ以上の半導体チップの電極パッドが対向するようにして実装されていることを特徴とする請求項１〜９のいずれかに記載の半導体実装体。
【請求項１２】
前記半導体チップと前記配線基板の間に、絶縁性樹脂が充填されていることを特徴とする請求項１〜１１のいずれかに記載の半導体実装体。
【請求項１３】
前記絶縁性樹脂が、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、アクリル樹脂及びシリコン樹脂のうちの少なくとも１種類以上からなることを特徴とする請求項１２に記載の半導体実装体。
【請求項１４】
半導体チップの表面に素子領域を形成する工程と、前記素子領域に接続する表面配線層を形成する工程と、前記半導体チップの裏面を研削する工程と、前記半導体チップの裏面に絶縁層を形成する工程と、前記表面配線層の側から前記半導体チップの裏面に達するホールを形成する工程と、前記ホールの内部に導電層を形成する工程と、前記導電層に接続させるように、前記半導体チップの裏面に電極パッドを形成する工程と、前記電極パッドを配線基板の入出力端子に電気的に接続する工程とを有することを特徴とする半導体実装体の製造方法。
【請求項１５】
半導体チップの表面に素子領域を形成する工程と、前記素子領域に接続する表面配線層を形成する工程と、前記表面配線層の側から前記半導体チップの裏面に達するホールを形成する工程と、前記ホールの内部に導電層を形成する工程と、前記半導体チップの裏面を研削する工程と、前記半導体チップの裏面に絶縁層を形成し、前記導電層上の前記絶縁層をエッチングして開口する工程と、前記導電層に接続させるように、前記半導体チップの裏面に電極パッドを形成する工程と、前記電極パッドを配線基板の入出力端子に電気的に接続する工程とを有することを特徴とする半導体実装体の製造方法。
【請求項１６】
半導体チップの表面に素子領域を形成する工程と、前記素子領域に接続する表面配線層を形成する工程と、前記半導体チップの裏面を研削する工程と、前記半導体チップの裏面に絶縁層を形成する工程と、前記表面配線層の側から前記半導体チップの裏面に達するホールを形成する工程と、前記ホールの内部に導電層を形成する工程と、前記導電層に接続させるように、前記半導体チップの裏面に裏面配線層を形成する工程と、前記裏面配線層に接続させるように、前記半導体チップの裏面に電極パッドを形成する工程と、前記電極パッドを配線基板の入出力端子に電気的に接続する工程とを有することを特徴とする半導体実装体の製造方法。
【請求項１７】
半導体チップの表面に素子領域を形成する工程と、前記素子領域に接続する表面配線層を形成する工程と、前記表面配線層の側から前記半導体チップの裏面に達するホールを形成する工程と、前記ホールの内部に導電層を形成する工程と、前記半導体チップの裏面を研削する工程と、前記半導体チップの裏面に絶縁層を形成し、前記導電層上の前記絶縁層をエッチングして開口する工程と、前記導電層に接続させるように、前記半導体チップの裏面に裏面配線層を形成する工程と、前記裏面配線層に接続させるように、前記半導体チップの裏面に電極パッドを形成する工程と、前記電極パッドを配線基板の入出力端子に電気的に接続する工程とを有することを特徴とする半導体実装体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを配線基板に実装する半導体実装体及びその製造方法に関する。
【背景技術】
【０００２】
従来、集積回路の形成された半導体チップを配線基板に実装する技術としては、ワイヤボンディング方式やフリップチップ方式が知られている。このような技術は、例えば、特開平６−１７７３２３号公報（特許文献１）に記載されている。
【０００３】
図９（ａ）、（ｂ）は、ワイヤボンディング方式により接続した半導体実装体７１の構成を示す平面図及びＢ−Ｂ断面図である。図９（ａ）、（ｂ）において、７２は半導体チップを示し、７３は配線基板を示す。従来の半導体実装体７１は、配線基板７３の所定位置に半導体チップ７２を搭載し、半導体チップ７２の素子領域７４と配線層７５により接続された電極パッド７６を、配線基板７３に配設された入出力端子７７と金やアルミニウム等からなるワイヤ７８を熱圧着又は超音波によりボンディングすることにより、半導体チップ７２と配線基板７３を電気的に接続する。また、半導体チップ７２やワイヤ７８を保護するために、それらの上部は封止部材７９で樹脂封止されている。
【０００４】
また、図１０（ａ）、（ｂ）は、フリップチップ方式により接続した半導体実装体８１の構成を示す平面図及びＣ−Ｃ断面図である。図１０（ａ）、（ｂ）において、８２は半導体チップを示し、８３は配線基板を示す。従来の半導体実装体８１は、半導体チップ８２の素子領域８４を下向きにして配線基板８３の所定位置に搭載し、半導体チップ８２の素子領域８４と配線層８５により接続された電極パッド８６を、配線基板８３に配設された入出力端子８７と、半田からなるバンプ８８をリフローにて溶融することにより、半導体チップ８２と配線基板８３を一括して電気的に接続する。また、半導体チップ８２と配線基板８３の接続部を保護するために、両者８２、８３の間は封止部材８９で樹脂封止されている。
【特許文献１】特開平６−１７７３２３号公報（第２頁、０００２段落〜０００４段落、図３，図４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の半導体実装体７１及び８１には、以下のような問題があった。
【０００６】
近年、多様化する電子機器に対応するために、半導体部品の薄型化、小型化が、益々強く要求されている。しかし、半導体実装体７１は、半導体チップ７２と配線基板７３の接続にワイヤ７８を使用している。そして、このワイヤ７８は隣接するワイヤ７８同士の接触を避けるために、ある程度の膨らみを持たせているので、ワイヤ７８が占める領域だけ上方向や横方向に大きくなる。そして、半導体チップ７２とワイヤ７８を保護するために封止部材７９が設けられているので、半導体実装体７１の薄型化、小型化を妨げる要因になるという問題があった。これは、複数の半導体チップ７２を配線基板７３へ実装する場合、ワイヤ７８の占める面積が益々増大し、半導体実装体７１がさらに大型化することになる。
【０００７】
一方、半導体実装体８１は、半導体チップ８２と配線基板８３の接続にワイヤを使用しないので、半導体実装体７１よりも薄型化、小型化に適する。しかし、半導体チップ８２を配線基板８３の入出力端子８７に接続するための電極パッド８６が、素子領域８４及び配線層８５の周縁部に形成されている。これは、ボンディング時に電極パッド８６が加熱加圧されるので、電極パッド８６を素子領域８４上に形成すると、熱や圧力により素子領域８４が衝撃を受けて電気的特性が劣化するおそれがあるためである。そのため、素子領域８４や配線層８５とは別に電極パッド領域９０が必要になるので、半導体チップ８２の面積が大きくなり、半導体実装体８１の小型化を妨げる要因になっている。
【０００８】
本発明は、上記問題点を解決するために考えられたもので、配線基板に実装する半導体チップの厚さ、面積を小さくすることによって、半導体実装体の薄型化、小型化を図ることができる半導体実装体及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の請求項１記載の半導体実装体は、半導体チップの電極パッドと配線基板の入出力端子を対向させ、加熱加圧により前記電極パッドと前記入出力端子を電気的に接続してなる半導体実装体において、前記電極パッドが、前記半導体チップの集積回路が形成された素子領域とは反対の面側に形成されていることを特徴とする。
【００１０】
また、請求項２記載の半導体実装体は、請求項１記載の半導体実装体であって、前記電極パッドが、前記素子領域に接続された表面配線層の下部に設けた導電層を介して前記素子領域と電気的に接続されていることを特徴とする。
【００１１】
また、請求項３記載の半導体実装体は、請求項２記載の半導体実装体であって、前記表面配線層の長さを変えることによって、前記電極パッドが２列以上に配置されていることを特徴とする。
【００１２】
また、請求項４記載の半導体実装体は、請求項１記載の半導体実装体であって、前記電極パッドが、前記素子領域に接続された表面配線層の下部に設けた導電層と、前記導電層に接続された裏面配線層を介して前記素子領域と電気的に接続されていることを特徴とする。
【００１３】
また、請求項５記載の半導体実装体は、請求項４記載の半導体実装体であって、前記裏面配線層の長さを変えることにより、前記電極パッドが２列以上に配置されていることを特徴とする。
【００１４】
また、請求項６記載の半導体実装体は、請求項２〜５のいずれかに記載の半導体実装体であって、前記導電層が、前記表面配線層の下部に設けたホールの内部に導電性材料を埋め込むことにより形成されていることを特徴とする。
【００１５】
また、請求項７記載の半導体実装体は、請求項６記載の半導体実装体であって、前記導電層が、１つの表面配線層につき複数形成されていることを特徴とする。
【００１６】
また、請求項８記載の半導体実装体は、請求項６又は７記載の半導体実装体であって、前記導電層が、円形、楕円形、三角形、四角形の断面形状を有していることを特徴とする。
【００１７】
また、請求項９記載の半導体実装体は、請求項６〜８のいずれかに記載の半導体実装体であって、前記導電層が、アルミニウム、ポリシリコン、チタン、窒化チタン、タングステン、窒化タングステン、金、銀、銅、ニッケル及び金属シリサイドのうちの少なくとも１種類以上からなることを特徴とする。
【００１８】
また、請求項１０記載の半導体実装体は、請求項１〜９のいずれかに記載の半導体実装体であって、前記配線基板の両面に、前記半導体チップの電極パッドが対向するようにして実装されていることを特徴とする。
【００１９】
また、請求項１１記載の半導体実装体は、請求項１〜９のいずれかに記載の半導体実装体であって、前記配線基板の両面に、少なくとも２つ以上の半導体チップの電極パッドが対向するようにして実装されていることを特徴とする。
【００２０】
また、請求項１２記載の半導体実装体は、請求項１〜１１のいずれかに記載の半導体実装体であって、前記半導体チップと前記配線基板の間に、絶縁性樹脂が充填されていることを特徴とする。
【００２１】
また、請求項１３記載の半導体実装体は、請求項１２に記載の半導体実装体であって、前記絶縁性樹脂が、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、アクリル樹脂及びシリコン樹脂のうちの少なくとも１種類以上からなることを特徴とする。
【００２２】
また、請求項１４記載の半導体実装体の製造方法は、半導体チップの表面に素子領域を形成する工程と、前記素子領域に接続する表面配線層を形成する工程と、前記半導体チップの裏面を研削する工程と、前記半導体チップの裏面に絶縁層を形成する工程と、前記表面配線層の側から前記半導体チップの裏面に達するホールを形成する工程と、前記ホールの内部に導電層を形成する工程と、前記導電層に接続させるように、前記半導体チップの裏面に電極パッドを形成する工程と、前記電極パッドを配線基板の入出力端子に電気的に接続する工程と、を有することを特徴とする。
【００２３】
また、請求項１５記載の半導体実装体の製造方法は、半導体チップの表面に素子領域を形成する工程と、前記素子領域に接続する表面配線層を形成する工程と、前記表面配線層の側から前記半導体チップの裏面に達するホールを形成する工程と、前記ホールの内部に導電層を形成する工程と、前記半導体チップの裏面を研削する工程と、前記半導体チップの裏面に絶縁層を形成し、前記導電層上の前記絶縁層をエッチングして開口する工程と、前記導電層に接続させるように、前記半導体チップの裏面に電極パッドを形成する工程と、前記電極パッドを配線基板の入出力端子に電気的に接続する工程とを有することを特徴とする。
【００２４】
また、請求項１６記載の半導体実装体の製造方法は、半導体チップの表面に素子領域を形成する工程と、前記素子領域に接続する表面配線層を形成する工程と、前記半導体チップの裏面を研削する工程と、前記半導体チップの裏面に絶縁層を形成する工程と、前記表面配線層の側から前記半導体チップの裏面に達するホールを形成する工程と、前記ホールの内部に導電層を形成する工程と、前記導電層に接続させるように、前記半導体チップの裏面に裏面配線層を形成する工程と、前記裏面配線層に接続させるように、前記半導体チップの裏面に電極パッドを形成する工程と、前記電極パッドを配線基板の入出力端子に電気的に接続する工程とを有することを特徴とする。
【００２５】
また、請求項１７記載の半導体実装体の製造方法は、半導体チップの表面に素子領域を形成する工程と、前記素子領域に接続する表面配線層を形成する工程と、前記表面配線層の側から前記半導体チップの裏面に達するホールを形成する工程と、前記ホールの内部に導電層を形成する工程と、前記半導体チップの裏面を研削する工程と、前記半導体チップの裏面に絶縁層を形成し、前記導電層上の前記絶縁層をエッチングして開口する工程と、前記導電層に接続させるように、前記半導体チップの裏面に裏面配線層を形成する工程と、前記裏面配線層に接続させるように、前記半導体チップの裏面に電極パッドを形成する工程と、前記電極パッドを配線基板の入出力端子に電気的に接続する工程とを有することを特徴とする。
【発明の効果】
【００２６】
以上説明したように、本発明の半導体実装体及びその製造方法によれば、半導体チップの素子領域が形成されていない裏面を研削するとともに、その裏面側に電極パッドを形成し、半導体チップの電極パッドと配線基板の入出力端子を電気的に接続するようにした。これにより、半導体チップの素子領域及び表面配線層の周囲に設けていた電極パッド領域が不要になるので、半導体チップの厚さ、面積を小さくすることができる。同時に、半導体チップを実装する配線基板も小さくなるので、従来よりも半導体実装体を薄型化、小型化することができる。さらに、半導体チップの面積が小さくなることにより、ウェーハ１枚当りのチップ取数が増えるので、生産性を向上させることができ、コストダウンを図ることもできる。
【００２７】
また、半導体チップの表面配線層と電極パッドを電気的に接続させる導電層の数を増やすようにすれば、接続の信頼性を大きく向上させることができる。
【００２８】
また、半導体チップの表面配線層の長さを変えることにより電極パッドを２列以上に配置するようにすれば、半導体チップの高集積化に伴ない電極パッド数が増加しても、電極パッド同士を接触させずに配置することができ、半導体実装体を効率よく小型化することができる。
【００２９】
また、半導体チップに裏面配線層を設け、その裏面配線層の長さを変えることにより電極パッドを２列以上に配置するようにすれば、半導体チップの高集積化に伴ない電極パッド数が増加しても、電極パッド同士を接触させずに配置することができ、半導体実装体をさらに効率よく小型化することができる。
【００３０】
また、配線基板の両面に複数の半導体チップを実装するようにすれば、半導体実装体の面積を増やすことなく実装密度を向上させることができ、半導体部品の小型化、多機能化に大きな効果を有する。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の好ましい実施の形態を図面を参照して説明する。図１（ａ）〜図２（ｈ）は、本発明の第１実施例の半導体実装体１に使用する半導体チップ１１の製造方法を示す断面図である。
【００３２】
先ず、図１（ａ）に示すように、半導体基板２の上に公知のフォトリソグラフィ技術及びエッチング技術によりマスクを作製した後、半導体基板２の表面から不純物をイオン注入し、マスクを除去して半導体基板２の表面に所定の集積回路が形成された素子領域３を形成する。次に、図１（ｂ）に示すように、素子領域３に電気的に接続されたアルミニウム等からなる表面配線層４を形成する。次に、図１（ｃ）に示すように、半導体基板２の表面に、ポリプロピレン等からなる表面保護フィルム５を貼付して素子領域３を保護する。次に、図１（ｄ）に示すように、裏面研削装置（図示せず）により、素子領域３の形成されていない半導体基板２の裏面を所定の厚さまで研削して薄型化する。
【００３３】
次に、図２（ｅ）に示すように、表面保護フィルム５を除去した後、半導体基板２の裏面に酸化シリコン等からなる裏面絶縁層６を形成する。次に、図２（ｆ）に示すように、ＲＩＥやプラズマによるドライエッチング又はレーザ等の加工手段によって、半導体基板２の表面配線層４側から、裏面側に達する円形の断面を有するホール７を形成する。次に、図２（ｇ）に示すように、めっき処理又は成膜処理によって、ホール７の内部にアルミニウム等からなる導電性材料を埋め込み、導電層８を形成した後、半導体基板２の表面に酸化シリコン等からなる表面絶縁層９を形成する。次に、図２（ｈ）に示すように、半導体基板２の裏面に、導電層８と接続するアルミニウム等からなる電極パッド１０を形成する。最後に、半導体基板２をダイヤモンドスクライビング法やレーザスクライビング法等によりダイシングすることにより、個別の半導体チップ１１が得られる。
【００３４】
図３（ａ）は、上述した図１（a）〜図２（ｈ）の方法で製造された半導体チップ１１の斜視図であり、図３（ｂ）は、図１０（ａ）、（ｂ）に示した従来のフリップチップ方式による半導体実装体８１に使用される半導体チップ８２の斜視図である。図３（ａ）に示すように、本実施例の半導体チップ１１は、素子領域３の形成されていない裏面が研削されて薄型化されるとともに、その裏面側に電極パッド１０が形成される。この電極パッド１０は、表面配線層４の端部４ａよりも内側に配置されるとともに、導電層８及び表面配線層４を介して素子領域３と電気的に接続され、素子領域３に信号や電源の入出力を行うように構成されている。これにより、図３（ｂ）に示す従来の半導体チップ８１の表面に形成されていた電極パッド領域９０が不要になるので、従来よりも半導体チップ１１の厚さ、面積を小さくすることができる。
【００３５】
図４は、本実施例の半導体実装体１の構成を示す断面図であり、図３（ａ）に示した半導体チップ１１を配線基板１２に実装したものである。配線基板１２は、アルミナ、窒化アルミニウムなどのセラミックで構成されている。その実装方法は、先ず、半導体チップ１１の裏面に形成した電極パッド１０にメッキ法等により金バンプ等からなる接続層１３を形成する。次に、半導体チップ１１の裏面と配線基板１２の表面を向かい合わせ、電極パッド１０と入出力端子１４を正確に位置合わせする。最後に、リフローにより接続層１３を溶融させて、半導体チップ１１の電極パッド１０と配線基板１２の入出力端子１４を電気的に接続させることにより、半導体実装体１が得られる。このとき、接続部を外部から保護して信頼性を確保するために、両者１１、１２の隙間から、例えば低粘度のエポキシ樹脂等の熱硬化性樹脂からなる封止樹脂１５を流入して硬化させるようにしてもよい。
【００３６】
このように、本実施例の半導体実装体１では、先ず、半導体基板２の表面に素子領域３と、素子領域３に電気的に接続される表面配線層４を形成した後、裏面研削により半導体基板２を薄型化する。次に、表面配線層４側から半導体基板２にホール７を形成した後、ホール７内部に導電層８を埋め込み、半導体基板２の素子領域３の形成されていない裏面に電極パッド１０を形成する。このようにして作製した半導体チップ１１の電極パッド１０を、接続層１３により配線基板１２の入出力端子１４に電気的に接続した後、接続部分を封止樹脂１５により保護するようにした。これにより、半導体チップ１１の素子領域３及び表面配線層４の周縁部に設けていた電極パッド領域が不要になるので、半導体チップ１１の厚さ、面積を小さくすることができる。同時に、半導体チップ１１を実装する配線基板１２の面積も小さくなるので、従来よりも半導体実装体１を薄型化、小型化することができる。
【００３７】
なお、本実施例の半導体実装体１では、半導体基板２を裏面研削した後に裏面絶縁層６、ホール７及び導電層８を形成したが、ホール７及び導電層８を形成した後に半導体基板２を裏面研削し、裏面絶縁層６を形成するようにしてもよい。この場合、導電層８上の裏面絶縁層６をエッチングして開口した後、導電層８に接続させるように電極パッド１０を形成する。
【００３８】
次に、本発明の他の実施の形態を図面を参照して説明する。図５は、本発明の第２実施例の半導体実装体２１の構成を示す平面図である。
【００３９】
図５に示す本実施例の半導体実装体２１は、半導体チップ２２を配線基板２３に実装したものである。この半導体チップ２２の素子領域２４には表面配線層２５が接続され、この表面配線層２５側から裏面側に達するように形成された円形の断面を有する複数のホールに導電性材料を埋め込むことにより複数の導電層２６ａ〜２６ｃが形成されている。この複数の導電層２６ａ〜２６ｃは、半導体チップ２２の裏面に形成された電極パッド２７に電気的に接続され、接続層２８を介して半導体チップ２２の電極パッド２７を配線基板２３の入出力端子２９に接続することにより、半導体実装体２１が得られる。
【００４０】
このように、本実施例の半導体実装体２１は、表面配線層２５に複数の導電層２６ａ〜２６ｃを形成することにより、表面配線層２５と電極パッド２７を電気的に接続しているので、例えば１つの導電層２６ａに導電性材料の埋め込み不良やストレスによる亀裂等の接続不良が発生したとしても、他の導電層２６ｂ、２６ｃにより導通が確保される。これにより、表面配線層２５と電極パッド２７を確実に接続することができ、接続の信頼性を大きく向上させることができる。
【００４１】
次に、本発明の他の実施の形態を図面を参照して説明する。図６は、本発明の第３実施例の半導体実装体３１の構成を示す平面図である。
【００４２】
図６に示す半導体実装体３１は、半導体チップ３２を配線基板３３に実装したものである。この半導体チップ３２の素子領域３４には、交互に長さの異なる表面配線層３５ａ、３５ｂが接続され、この表面配線層３５ａ、３５ｂ側から裏面側に達するように形成された円形の断面を有する複数のホールに導電性材料を埋め込むことにより複数の導電層３６ａ〜３６ｄが形成されている。この複数の導電層３６ａ〜３６ｄは、半導体チップ３２の裏面に形成された電極パッド３７ａ、３７ｂに電気的に接続され、接続層３８ａ、３８ｂを介して半導体チップ３２の電極パッド３７ａ、３７ｂを配線基板３３の入出力端子３９ａ、３９ｂに接続することにより、半導体実装体３１が得られる。
【００４３】
このように、本実施例の半導体実装体３１は、表面配線層３５ａ、３５ｂに複数の導電層３６ａ〜３６ｄを形成することにより、表面配線層３５ａ、３５ｂと電極パッド３７ａ、３７ｂを電気的に接続し、さらに表面配線層３５ａ、３５ｂの長さを変えることにより、複数の導電層３６ａ〜３６ｄを介して接続される電極パッド３７ａ、３７ｂを２列に配置するようにした。図５に示した第２実施例の半導体実装体２１では、半導体チップ２２の電極パッド２７が裏面側に１列配置されていたが、本実施例の半導体実装体３１では、電極パッド３７ａ、３７ｂが半導体チップ３２の裏面側に２列配置されるので、半導体チップ３２の高集積化に伴い、電極パッド３７ａ、３７ｂの数が増加して狭ピッチ化しても、隣接する電極パッド３７ａ、３７ｂ同士を接触させることなく配置することができる。
【００４４】
なお、本実施例の半導体実装体３１では、半導体チップ３２に形成される表面配線層３５ａ、３５ｂの長さが２通りの場合を例として説明したが、これに限定されるものではなく、表面配線層３５ａ、３５ｂの長さを３通り以上にしてもよい。このようにすれば、電極パッド３７ａ、３７ｂを３列以上に配置することができ、高集積化された半導体チップ３２の面積を小さくすることができる。これにより、半導体実装体３１を効率よく小型化することができる。
【００４５】
次に、本発明の他の実施の形態を図面を参照して説明する。図７（ａ）は、本発明の第４実施例の半導体実装体４１の構成を示す平面図、図７（ｂ）は、図７（ａ）のＡ−Ａ断面図である。
【００４６】
図７（ａ）、（ｂ）に示す本実施例の半導体実装体４１は、半導体チップ４２を配線基板４３に実装したものである。この半導体チップ４２の素子領域４４には、同一長さの表面配線層４５が形成され、この表面配線層４５側から裏面側に達するように形成された円形の断面を有する複数のホールに導電性材料を埋め込むことにより複数の導電層４６ａ、４６ｂが形成されている。この複数の導電層４６ａ、４６ｂは半導体チップ４２の裏面に形成された裏面配線層４７ａ、４７ｂに電気的に接続され、裏面配線層４７ａ、４７ｂは電極パッド４８ａ、４８ｂに接続されている。そして、接続層４９ａ、４９ｂを介して半導体チップ４２の電極パッド４８ａ、４８ｂを配線基板４３の入出力端子５０ａ、５０ｂに接続することにより、半導体実装体４１が得られる。
【００４７】
このように、本実施例の半導体実装体４１は、表面配線層４５に複数の導電層４６ａ、４６ｂを形成することにより、表面配線層４５と裏面配線層４７ａ、４７ｂを電気的に接続し、さらに裏面配線層４７ａ、４７ｂの長さを変えることにより、裏面配線層４７ａ、４７ｂに接続される電極パッド４８ａ、４８ｂを２列に配置するようにした。図６に示した第３実施例の半導体実装体３１では、表面配線層３５ａ、３５ｂの長さを変えることにより、電極パッド３７ａ、３７ｂが半導体チップ３２の裏面側に２列配置されていたが、本実施例の半導体実装体４１では、半導体チップ４２の裏面に新たに裏面配線層４７ａ、４７ｂを設け、この裏面配線層４７ａ、４７ｂの長さを変えることにより、電極パッド４８ａ、４８ｂが半導体チップ４２の裏面側に２列配置される。これにより、半導体チップ４２の高集積化に伴い、電極パッド４８ａ、４８ｂの数が増加して狭ピッチ化しても、隣接する電極パッド４８ａ、４８ｂ同士を接触させることなく配置することができる。
【００４８】
なお、本実施例の半導体実装体４１では、半導体チップ４２に形成される裏面配線層４７ａ、４７ｂの長さが２通りの場合を例として説明したが、これに限定されるものではなく、その長さを３通り以上にしてもよい。裏面配線層４７ａ、４７ｂの長さをより長くすれば、裏面配線層４７ａ、４７ｂに接続する電極パッド４８ａ、４８ｂを半導体チップ４２裏面のより内側まで形成することができ、高集積化された半導体チップ４２の面積をさらに小さくすることができる。これにより、半導体実装体４１をさらに効率よく小型化することができる。
【００４９】
なお、本実施例は、半導体チップ４２を裏面研削した後に導電層４６ａ、４６ｂを形成してもよく、また導電層４６ａ、４６ｂを形成した後に半導体チップ４２を裏面研削するようにしてもよい。
【００５０】
次に、本発明の他の実施例を図面を参照して説明する。図８（ａ）、（ｂ）は、本発明の第５実施例の半導体実装体５１、６１の構成を示す断面図である。なお、図８（ａ）、（ｂ）において、上述した第１実施例と同一の構成には同一の符号を付して説明を省略する。
【００５１】
図４に示した第１実施例の半導体実装体１では、１つの半導体チップ１１を配線基板１２に実装する場合について説明したが、図８（ａ）に示す本実施例の半導体実装体５１では、２つの半導体チップ１１ａ、１１ｂを配線基板１２に実装している。その実装方法は、先ず、半導体チップ１１ａ、１１ｂの裏面に形成した電極パッド１０ａ、１０ｂに金バンプ等からなる接続層１３ａ、１３ｂを形成する。次に、半導体チップ１１ａの裏面と配線基板１２を向かい合わせ、電極パッド１０ａと入出力端子１４ａを正確に位置合わせする。次にリフローにより接合層１３ａを溶融させて、半導体チップ１１ａの電極パッド１０ａと配線基板１２の入出力端子１４ａを電気的に接続する。その後、同様の方法により、半導体チップ１１ｂの電極パッド１０ｂと配線基板１２の入出力端子１４ｂを電気的に接続することによって半導体実装体５１が得られる。このとき、接続部を外部環境から保護して信頼性を確保するために、半導体チップ１１ａ、１１ｂと配線基板１２の隙間から、例えば低粘度のエポキシ樹脂等の熱硬化性樹脂からなる封止樹脂１５ａ、１５ｂを流入して硬化させるようにしてもよい。
【００５２】
このように、本実施例の半導体実装体５１では、配線基板１２の両面に、２つの半導体チップ１１ａ、１１ｂの裏面に設けた電極パッド１０ａ、１０ｂが対向するようにして実装できるので、半導体実装体５１の面積を増やすことなく、実装密度を大きく向上させることができる。さらに、半導体実装体５１の面積が小さいので、内部の配線長を長くする必要がなくなり、信号の遅延時間が短くなって高速動作が可能になる。
【００５３】
また、図８（ｂ）に示す半導体実装体６１のように、４つの半導体チップ１１ｃ〜１１ｆを配線基板１２の両面に実装するようにしてもよい。各半導体チップ１１ｃ〜１１ｆの面積を小さくできることに加えて、隣接する半導体チップ１１ｃ〜１１ｆ同士の間隔も狭くできるので、半導体実装体６１の面積の増加を効果的に抑え、実装密度を大きく向上させることができる。また、本実施例の半導体実装体５１、６１は、第１実施例の半導体チップ１１を配線基板１２に実装する場合のみならず、上述した第２〜４実施例の半導体チップ２２、３２、４２を配線基板２３、３３、４３に実装する場合にも適用することができる。
【００５４】
なお、上述した各実施例では、表面配線層４、２５、３５ａ、３５ｂと電極パッド１０、２７、３７ａ、３７ｂ又は表面配線層４５と裏面配線層４７ａ、４７ｂを電気的に接続する導電層８、２６ａ〜２６ｃ、３６ａ〜３６ｄ、４６ａ、４６ｂの材料としてアルミニウムを使用したが、ポリシリコン、チタン、窒化チタン、タングステン、窒化タングステン、金、銀、銅、ニッケル及び金属シリサイドのうちの少なくとも１種類以上を使用するようにしてもよい。また、その断面形状も円形に限らず、楕円形、三角形又は四角形でもよい。
【００５５】
また、半導体チップ１１、２２、３２、４２を配線基板１２、２３、３３、４３に接続するための接続層１３、２８、３８ａ、３８ｂ、４９ａ、４９ｂとして金バンプを使用したが、半田、導電性接着剤、導電性フィルムを使用するようにしてもよい。また、この接続層１３、２８、３８ａ、３８ｂ、４９ａ、４９ｂは、半導体チップ１１、２２、３２、４２又は配線基板１２、２３、３３、４３のどちらに設けるようにしてもよい。
【００５６】
また、半導体チップ１１、２２、３２、４２を配線基板１２、２３、３３、４３の間に充填する封止樹脂１５は、エポキシ樹脂に限らず、フェノール樹脂、ウレタン樹脂、アクリル樹脂及びシリコン樹脂のうちの少なくとも１種類以上を使用するようにしてもよい。
【産業上の利用可能性】
【００５７】
半導体チップの素子領域が形成されていない裏面を研削するとともに、その裏面側に電極パッドを形成し、半導体チップの電極パッドと配線基板の入出力端子を電気的に接続することによって、半導体チップの素子領域及び表面配線層の周囲に設けていた電極パッド領域が不要になり、半導体チップの厚さ、面積を小さくすることができる。同時に、半導体チップを実装する配線基板も小さくなるので、従来よりも半導体実装体を薄型化、小型化することができる。さらに、半導体チップの面積が小さくなることにより、ウェーハ１枚当りのチップ取数が増えるので、生産性を向上させることができ、コストダウンを図ることもできる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１実施例の半導体実装体に使用される半導体チップの製造方法を示す断面図
【図２】本発明の第１実施例の半導体実装体に使用される半導体チップの製造方法を示す断面図
【図３】本発明の第１実施例の半導体実装体及び従来の半導体実装体に使用される半導体チップの構成を示す斜視図
【図４】本発明の第１実施例の半導体実装体の構成を示す断面図
【図５】本発明の第２実施例の半導体実装体の構成を示す平面図
【図６】本発明の第３実施例の半導体実装体の構成を示す平面図
【図７】本発明の第４実施例の半導体実装体の構成を示す平面図及びＡ−Ａ断面図
【図８】本発明の第５実施例の半導体実装体の構成を示す断面図
【図９】従来の半導体実装体の構成を示す平面図及びＢ−Ｂ断面図
【図１０】従来の他の半導体実装体の構成を示す平面図及びＣ−Ｃ断面図
【符号の説明】
【００５９】
１  本発明の第１実施例の半導体実装体
２  半導体基板
３  素子領域
４  表面配線層
４ａ  端部
５  表面保護フィルム
６  裏面絶縁層
７  ホール
８  導電層
９  表面絶縁層
１０  電極パッド
１１  半導体チップ
１２  配線基板
１３  接続層
１４  入出力端子
１５  封止樹脂
２１  本発明の第２実施例の半導体実装体
２２  半導体チップ
２３  配線基板
２４  素子領域
２５  表面配線層
２６ａ〜２６ｃ  導電層
２７  電極パッド
２８  接続層
２９  入出力端子
３１  本発明の第３実施例の半導体実装体
３２  半導体チップ
３３  配線基板
３４  素子領域
３５ａ、３５ｂ  表面配線層
３６ａ〜３６ｄ  導電層
３７ａ、３７ｂ  電極パッド
３８ａ、３８ｂ  接続層
３９ａ、３９ｂ  入出力端子
４１  本発明の第４実施例の半導体実装体
４２  半導体チップ
４３  配線基板
４４  素子領域
４５  表面配線層
４６ａ、４６ｂ  導電層
４７ａ、４７ｂ  裏面配線層
４８ａ、４８ｂ  電極パッド
４９ａ、４９ｂ  接続層
５０ａ、５０ｂ  入出力端子
５１、６１  本発明の第４実施例の半導体実装体
７１  従来の半導体実装体
７２  半導体チップ
７３  配線基板
７４  素子領域
７５  配線層
７６  電極パッド
７７  入出力端子
７８  ワイヤ
７９  封止部材
８１  従来の他の半導体実装体
８２  半導体チップ
８３  配線基板
８４  素子領域
８５  配線層
８６  電極パッド
８７  入出力端子
８８  バンプ
８９  封止部材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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