(57)【要約】【課題】動作点電圧信号および電流ビデオ信号により、画素を駆動する。【解決手段】ビデオデータ処理回路４６Ａ，４６Ｂにおいて、動作点電圧信号および電流ビデオ信号を取り入れ記憶して、１水平ラインの期間データラインに電流信号を出力する。従って、動作点電圧信号および電流ビデオ信号によって、電流駆動型画素回路５０を駆動することができる。【選択図】図１
2005010747.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された画素毎に発光素子を有し、表示を行う表示装置であって、
１画素についての電圧信号および電流ビデオ信号の両方を受け入れ、電流ビデオ信号に応じた電流を流している時の電圧を保持し、保持した電圧に応じたデータ電流を出力するビデオデータ処理回路と、
ビデオデータ処理回路からのデータ電流を流すデータラインと、
このデータラインに接続され、データラインに流れるデータ電流に応じた電圧を保持すると共に、保持した電圧に応じて駆動素子を駆動して発光素子を発光させる画素回路と、
を有することを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記ビデオデータ処理回路は、当初電圧信号および電流ビデオ信号の両方により電圧を設定し、その後電流ビデオ信号のみを受け入れ、その電流ビデオ信号に応じた電圧を保持することを特徴とする表示装置。
【請求項３】
請求項２に記載の表示装置において、
前記ビデオデータ処理回路は、
１ライン分の電流ビデオ信号に応じた電圧をそれぞれ別個に保持する保持手段と、
この保持手段によって、保持されている１ライン分の電圧に応じたデータ電流をそれぞれ対応するデータラインに供給する出力手段と、
を少なくとも２組有し、
一方の組の保持手段に前記電圧信号または電流ビデオ信号を書き込んでいる間に、他方の組の出力手段から前記データ電流をデータラインに出力し、これを順次切り換え、線順次の表示を行うことを特徴とする表示装置。
【請求項４】
請求項１〜３のいずれか１つに記載の表示装置において、
前記ビデオデータ処理回路は、ゲート・ドレイン間を短絡した状態で、電圧信号および電流ビデオ信号がゲートおよびドレインに供給される出力トランジスタと、この出力トランジスタのゲート電圧を保持する保持手段と、
を有し、前記出力トランジスタが保持手段に保持されている電圧に応じて、前記データラインにデータ電流を出力することを特徴とする表示装置。
【請求項５】
請求項４に記載の表示装置において、
前記画素回路の駆動素子は、トランジスタであり、
かつこの駆動素子と、前記ビデオデータ処理回路の出力トランジスタとは、その伝導型が反対であることを特徴とする表示装置。
【請求項６】
請求項１〜５のいずれか１つに記載の表示装置において、
前記電流ビデオ信号および電圧信号は、１水平ライン内の隣接する複数の画素についての信号について並列して同時に前記ビデオデータ処理回路に供給されることを特徴とする表示装置。
【請求項７】
請求項１〜５のいずれか１つに記載の表示装置において、
前記ビデオデータ処理回路から出力されるデータ電流に応じて、対応するデータライン用電圧信号を出力する電流電圧変換回路をさらに有し、
この電流電圧変換回路が、データライン用電圧信号および前記データ電流をデータラインに供給することを特徴とする表示装置。
【請求項８】
請求項１〜７のいずれか１つに記載の表示装置において、
前記マトリクス状に配置された画素の各列に対応したレジスタを含む水平シフトレジスタを有し、
この水平シフトレジスタから、前記電圧信号および電流信号を各列のデータラインへ順次供給するための選択信号を出力することを特徴とする表示回路。
【請求項９】
請求項８に記載の表示装置において、
前記ビデオデータ処理回路は、前記水平シフトレジスタの出力によって、前記電圧信号および電流ビデオ信号の受け入れが制御されることを特徴とする表示装置。
【請求項１０】
請求項１〜９のいずれか１つに記載の表示装置において、
前記ビデオデータ処理回路は、少なくとも３つのトランジスタと、１つのコンデンサを含むことを特徴とする表示装置。
【請求項１１】
請求項３に記載の表示装置において、
前記２組の出力手段は、一端がデータラインに接続され、他端が１つの電源に接続される分割された別々の電源ラインに接続されていることを特徴とする表示装置。
【請求項１２】
請求項３に記載の表示装置において、
前記２組の保持手段へのいずれに電流ビデオ信号を供給してそれに応じた電圧を保持させるかを制御する選択用トランジスタを各保持手段に対応して１つずつ設け、
これらの前記２つの選択用トランジスタのいずれをオンするかを制御する制御信号を前記２つの選択用トランジスタに供給する制御ラインを前記２つの選択用トランジスタに対応して１つずつ別に設けることを特徴とする表示装置。
【請求項１３】
請求項１２に記載の表示装置において、
前記制御信号は、１水平ライン毎にハイレベルまたはローレベルとなる一対の相補的な信号であることを特徴とする表示装置。
【請求項１４】
請求項１３に記載の表示装置において、
前記制御信号は、垂直帰線期間を除いた垂直表示期間に限定して出力されることを特徴とする表示装置。
【請求項１５】
請求項１４に記載の表示装置において、
前記制御信号は、１水平ライン毎にハイレベルまたはローレベルとなる一対の相補的な信号であるＣＫＶ１、ＣＫＶ２と、垂直表示期間の開始タイミングを示す信号であるＳＴＶ、垂直表示期間の終了タイミングを示す信号であるＶＯＵＴの論理演算によって作成されることを特徴とする表示装置。
【請求項１６】
請求項１に記載の表示装置において、
前記ビデオデータ処理回路は、
電流ビデオ信号に応じた電圧を保持するコンデンサと、
このコンデンサへの電流ビデオ信号の供給を制御する入力制御トランジスタと、
前記コンデンサに保持されている電圧を制御端に受け、対応するデータ電流を出力する出力トランジスタと、
この出力トランジスタの出力を前記データラインに出力するか否かを制御する出力制御トランジスタと、
を有し、
前記入力制御トランジスタと、前記出力制御トランジスタは、別個に設けられた制御ラインにより供給される制御信号によって制御されることを特徴とする表示装置。
【請求項１７】
請求項１に記載の表示装置において、
前記データラインは、１列に２本ずつ設けられ、
この２本のデータラインに対し、１列の画素回路が交互に接続され、
１つのデータラインにより１つの画素回路に２水平期間にわたって電圧信号または電流ビデオ信号を供給し、
他のデータラインにより、列方向１つ下の画素回路に１水平期間遅れたタイミングから２水平期間にわたって電圧信号または電流ビデオ信号を供給し、
これを順次下の画素回路に対し行うことを特徴とする表示装置。
【請求項１８】
請求項１７に記載の表示装置において、
前記電圧信号は、前記２水平期間の前半の１水平期間に前記データラインに供給され、前記電流ビデオ信号は、前記２水平期間の後半の１水平期間に前記データラインに供給されることを特徴とする表示装置。
【請求項１９】
マトリクス状に配置された画素毎に発光素子を有し、この発光素子を発光させて表示を行う表示装置であって、
前記発光素子の発光輝度に決定された電圧信号と、前記発光素子の発光輝度に決定された電流信号の２種類のビデオ信号を外部から受け入れ、
この２種類のビデオ信号を利用して前記発光素子の発光輝度を制御することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス状に配置された画素に電流ビデオ信号を供給して、この電流ビデオ信号に対応する電流を発光素子に流し表示を行う表示装置に関する。
【背景技術】
【０００２】
自発光素子であるエレクトロルミネッセンス（Electroluminescence：以下ＥＬ）素子を各画素に発光素子として用いたＥＬ表示装置は、自発光型であると共に、薄く消費電力が小さい等の有利な点があり、液晶表示装置（ＬＣＤ）やＣＲＴなどの表示装置に代わる表示装置として注目されている。
【０００３】
特に、ＥＬ素子を個別に制御する薄膜トランジスタ（ＴＦＴ）などのスイッチ素子を各画素に設け、画素毎にＥＬ素子を制御するアクティブマトリクス型ＥＬ表示装置では、高精細な表示が可能である。
【０００４】
このアクティブマトリクス型ＥＬ表示装置では、基板上に複数本のゲートラインが行方向に延び、複数本のデータライン及び電源ラインが列方向に延びており、各画素は有機ＥＬ素子と、選択ＴＦＴ、駆動用ＴＦＴ及び保持容量を備えている。ゲートラインを選択することで選択ＴＦＴをオンし、データライン上のデータ電圧（電圧ビデオ信号）を保持容量に充電し、この電圧で駆動ＴＦＴをオンして電源ラインからの電力を有機ＥＬ素子に流している。
【０００５】
また、下記の特許文献１には、各画素において、制御用のトランジスタとしてｐチャンネルの２つのＴＦＴを追加し、データラインに表示データに応じたデータ電流（電流ビデオ信号）を流す回路が示されている。
【０００６】
すなわち、この特許文献１の回路では、電流ビデオ信号をデータラインに流し、この電流ビデオ信号を電流電圧変換用ＴＦＴに流して駆動ＴＦＴのゲート電圧を設定する。
【０００７】
この特許文献１に記載の回路によれば、データラインに流れるデータ電流に応じて、駆動ＴＦＴのゲート電圧を設定することができる。このため、データラインに電圧信号を供給するものと比較して、正確なＥＬ素子の駆動電流制御が行える。また、電流電圧変換用のＴＦＴを共用することで、素子数を比較的少なくすることができる。
【０００８】
【特許文献１】特開２００１−１４７６５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記特許文献１では、データラインにデータ電流を流すためのドライバの構成などについて具体的な記載はない。一方、実際にデータラインにデータ電流を流すことで駆動ＴＦＴのゲート電圧を設定する場合には、その設定にかなりの時間がかかるという問題がある。
【００１０】
本発明は、電流駆動型画素回路を効果的に駆動することができる表示装置に関する。
【課題を解決するための手段】
【００１１】
本発明は、マトリクス状に配置された画素毎に発光素子を有し、表示を行う表示装置であって、１画素についての電圧信号および電流ビデオ信号の両方を受け入れ、電流ビデオ信号に応じた電流を流している時の電圧を保持し、保持した電圧に応じたデータ電流を出力するビデオデータ処理回路と、ビデオデータ処理回路からのデータ電流を流すデータラインと、このデータラインに接続され、データラインに流れるデータ電流に応じた電圧を保持すると共に、保持した電圧に応じて駆動素子を駆動して発光素子を発光させる画素回路と、を有することを特徴とする。
【００１２】
このように、電圧信号を用いることで、データ書き込み速度を速くすることができ、電流ビデオ信号を用いることで正確な電流制御を行うことができる。
【００１３】
また、前記ビデオデータ処理回路は、当初電圧信号および電流ビデオ信号の両方により電圧を設定し、その後電流ビデオ信号のみを受け入れ、その電流ビデオ信号に応じた電圧を保持することが好適である。
【００１４】
また、前記ビデオデータ処理回路は、１ライン分の電流ビデオ信号に応じた電圧をそれぞれ別個に保持する保持手段と、この保持手段によって、保持されている１ライン分の電圧に応じたデータ電流をそれぞれ対応するデータラインに供給する出力手段と、を少なくとも２組有し、一方の組の保持手段に前記電圧信号または電流ビデオ信号を書き込んでいる間に、他方の組の出力手段から前記データ電流をデータラインに出力し、これを順次切り換え、線順次の表示を行うことが好適である。
【００１５】
また、前記ビデオデータ処理回路は、ゲート・ドレイン間を短絡した状態で、電圧信号および電流ビデオ信号がゲートおよびドレインに供給される出力トランジスタと、この出力トランジスタのゲート電圧を保持する保持手段と、を有し、前記出力トランジスタが保持手段に保持されている電圧に応じて、前記データラインにデータ電流を出力することが好適である。
【００１６】
また、前記画素回路の駆動素子は、トランジスタであり、かつこの駆動素子と、前記ビデオデータ処理回路の出力トランジスタとは、その伝導型が反対であることが好適である。
【００１７】
また、前記電流ビデオ信号および電圧信号は、１水平ライン内の隣接する複数の画素についての信号について並列して同時に前記ビデオデータ処理回路に供給されることが好適である。
【００１８】
また、前記ビデオデータ処理回路から出力されるデータ電流に応じて、対応するデータライン用電圧信号を出力する電流電圧変換回路をさらに有し、この電流電圧変換回路が、データライン用電圧信号および前記データ電流をデータラインに供給することが好適である。
【発明の効果】
【００１９】
以上説明したように、本発明によれば、電圧信号と電流ビデオ信号の両方を利用して、比較的早めにデータの書き込みを終了すると共に、電流駆動型画素回路を利用して正確な発光電流制御を行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２１】
図１は、実施形態の構成を示す図であり、一対のクロックＣＫＨ１、ＣＫＨ２は、水平シフトレジスタ４０に入力される。このクロックＣＫＨ１、ＣＫＨ２は、通常のビデオ信号における画素クロックに該当する画素毎のビデオ信号に対応してＨ，Ｌを繰り返す信号であり、ＣＫＨ２は、ＣＫＨ１の反転信号である。
【００２２】
水平シフトレジスタ４０の出力ＶＳＲ＿Ｉには、一対のｎチャンネルＴＦＴ４２Ａ、４２Ｂのゲートが接続され、出力ＶＳＲ＿Ｖには、一対のｎチャンネルＴＦＴ５２Ａ、５２Ｂのゲートが接続されている。ＴＦＴ４２Ａ、４２Ｂは、そのドレインが電流ビデオ信号ラインＶｉｄｅｏＩＳｉｇｎａｌに接続され（この例ではＲ信号ライン）、ＴＦＴ５２Ａ、５２Ｂは、そのドレインが動作点電圧信号ラインＶｏｐｅＳｉｇｎａｌに接続されている（この例ではＲ信号ライン）。そして、ＴＦＴ４２Ａ、５２ＡのソースはｎチャンネルＴＦＴ４４Ａのドレインに、ＴＦＴ４２Ｂ、５２ＢのソースはＴＦＴ４４Ｂのドレインに接続され、ＴＦＴ４４Ａ、４４Ｂのソースは、ビデオデータ処理回路４６Ａ、４６Ｂにそれぞれ接続されている。さらに、ＴＦＴ４４Ａ、４４Ｂのゲートには、それぞれデータ選択信号ＤＳ２、ＤＳ１が入力されるとともに、このデータ選択信号ＤＳ２、ＤＳ１はビデオデータ処理回路４６Ａ、４６Ｂにも入力されている。
【００２３】
ビデオデータ処理回路４６Ａ、４６Ｂは、各列に対応して設けられ、それぞれ入力されてくる対応する画素の発光輝度を示す電流ビデオ信号ＶｉｄｅｏＩＳｉｇｎａｌを記憶し、この記憶したビデオ信号をデータ電流としてデータラインＤａｔａに出力する。特に、ビデオデータ処理回路４６Ａ、４６Ｂは、当初電流ビデオ信号ＶｉｄｅｏＩＳｉｇｎａｌだけではなく、動作点電圧信号ＶｏｐｅＳｉｇｎａｌも受け入れ、この両方に応じてデータ電流を出力するための電圧を記憶する。なお、動作点電圧信号ＶｏｐｅＳｉｇｎａｌは、電流出力用のＴＦＴにおいて、電流ビデオ信号ＶｉｄｅｏＩＳｉｇｎａｌに対応した電流を流すために設定すべきゲート電圧（動作点電圧）に応じて決定される電圧の信号であり、出力用ＴＦＴのゲート電圧を早期に設定しようとする電圧に近い電圧に移行させる。なお、この動作点電圧は、図３に示すように、ＴＦＴ６４のゲート電圧が電流ビデオ信号ＶｉｄｅｏＩＳｉｇｎａｌに対応するデータ電流を流した場合のＴＦＴ６４のゲート電圧であり、ＴＦＴ６４の特性と、電流ビデオ信号ＶｉｄｅｏＩＳｉｇｎａｌに応じて決定される。
【００２４】
また、ここでは、１ラインの中の１列に対応する１つのビデオデータ処理回路４６Ａ、４６Ｂのみを示しているため、このビデオデータ処理回路４６Ａ、４６Ｂは、１画素分のデータを記憶しこれを１ラインの期間にわたって、データ電流として出力する。なお、ここでビデオデータ処理回路４６Ａ、４６Ｂの１列に２つが設けられているのは、各列のビデオデータ処理回路４６Ａ、４６Ｂの一方に１ライン分のビデオデータが順次入力されて記憶された場合に、そのビデオデータ処理回路４６Ａ、４６Ｂがその後の１ラインの期間記憶したデータに対応する電流を出力し、その出力している期間に他方のビデオデータ処理回路４６Ｂ、４６Ａが次のラインのデータを記憶しておくためである。
【００２５】
ビデオデータ処理回路４６Ａ、４６Ｂの出力は、それぞれｎチャンネルＴＦＴ４８Ａ、４８Ｂのドレインに接続されており、このＴＦＴ４８Ａ、４８Ｂのゲートには、それぞれ選択信号ＤＳ１、ＤＳ２が供給されている。そして、これらＴＦＴ４８Ｂ、４８Ａのソースは対応する列のデータラインＤａｔａに接続されている。従って、ＴＦＴ４４Ａがオンになっているときには、ＴＦＴ４８Ｂがオンとなり、ビデオデータ処理回路４６Ｂの出力がデータラインＤａｔａに供給され、ＴＦＴ４４Ｂがオンになっているときには、ＴＦＴ４８Ａがオンとなり、ビデオデータ処理回路４６Ａの出力がデータラインＤａｔａに供給される。
【００２６】
これによって、前のラインのビデオ信号によって１ライン分のデータが書き込まれた後その１ライン分のデータが１ラインの期間それぞれ出力される動作が順次繰り返されることになる。
【００２７】
そして、データラインＤａｔａには、電流駆動型画素回路５０が接続されており、これら画素回路５０がゲートラインによって順次選択駆動される。なお、本実施形態では、電流駆動型画素回路５０を利用しているため、各ゲートラインはＷｒｉｔｅおよびＥｒａｓｅの２つのラインからなっている。
【００２８】
ここで、各画素回路５０の構成例について、図２に基づいて説明する。このように、ゲートラインＷｒｉｔｅにゲートが接続されたｐチャンネルＴＦＴ（選択ＴＦＴ）３の一端が電流源ＣＳ（ビデオデータ処理回路４６に対応する）からのデータ電流Ｉｗを流すデータラインＤａｔａに接続され、他端はｐチャンネルＴＦＴ１およびｐチャンネルＴＦＴ４の一端に接続されている。ＴＦＴ１は、他端が電源ラインＰＶＤＤに接続され、ゲートが有機ＥＬ素子ＯＬＥＤ駆動用のｐチャンネルＴＦＴ（駆動ＴＦＴ）２のゲートに接続されている。また、ＴＦＴ４は、他端がＴＦＴ１およびＴＦＴ２のゲートに接続されており、このＴＦＴ１およびＴＦＴ２のゲートは、補助容量Ｃを介し、電源ラインＰＶＤＤに接続されている。そして、ＴＦＴ４のゲートは、ゲートラインＥｒａｓｅに接続されている。
【００２９】
この構成では、ＷｒｉｔｅをＬとしてＴＦＴ３をオンするとともに、ＥｒａｓｅをＬとしてＴＦＴ４をオンする。そして、データラインＤａｔａにデータ電流Ｉｗを流す。これによって、ＴＦＴ１はそのゲートソース間が短絡され、電流ＩｗがＴＦＴ１、ＴＦＴ３に流れる。そこで、この電流Ｉｗが電圧に変換され、その電圧がＴＦＴ１、２のゲートに設定される。そして、ＴＦＴ３、４がオフされた後は、ＴＦＴ２のゲート電圧は補助容量Ｃによって保持されるため、その後も電流Ｉｗに対応した電流がＴＦＴ２に流れ、この電流により有機ＥＬ（ＯＬＥＤ）が発光する。そして、ＥｒａｓｅをＬとすることで、ＴＦＴ４がオンして、ＴＦＴ１のゲート電圧が上昇し、補助容量Ｃが放電されてデータがイレーズされ、ＴＦＴ１、ＴＦＴ２がオフする。
【００３０】
この回路によれば、ＴＦＴ１に電流が流れることで、このＴＦＴ１とカレントミラーを構成するＴＦＴ２にも対応する電流が流れる。そして、この状態でＴＦＴ１、２のゲート電圧が決定され、その電圧が補助容量Ｃに保持され、その電圧に応じてＴＦＴ２の電流量が決定される。
【００３１】
次に、図３には、ビデオデータ処理回路４６Ａ、４６Ｂの内部構成を示してある。ここで、ビデオデータ処理回路４６Ａと４６Ｂは、基本的に同一の回路であり、Ａ，Ｂの添え字を省略して、説明する。
【００３２】
ビデオデータ処理回路４６は、それぞれ３つのｎチャンネルＴＦＴ６２、６４、６８と、保持用コンデンサ６６とから構成されている。すなわち、ＴＦＴ６２のゲートには、ＴＦＴ４２と同様に信号ＶＳＲ＿Ｉが供給されている。また、ＴＦＴ６２のドレインはＴＦＴ４４のソースに接続され、ソースはＴＦＴ６８のドレインに接続されている。このＴＦＴ６８は、そのゲートがＴＦＴ４４と同様にデータ選択信号ＤＳ１、２（ＴＦＴ６８ＡのゲートにＤＳ２、ＴＦＴ６８ＢのゲートにＤＳ１）がそれぞれ接続されている。そして、ＴＦＴ６８のドレインがＴＦＴ６４のゲートに接続されている。ＴＦＴ６４のドレインは、ＴＦＴ６２のドレインと同様にＴＦＴ４４のソースに接続され、ＴＦＴ６４のソースはグランドに接続されている。そして、ＴＦＴ６４のゲート・ソース間にコンデンサ６６が接続されている。
【００３３】
図４には、信号ＶＳＲ＿Ｖ、ＶＳＲ＿Ｉの波形が示されている。このように、信号ＶＳＲ＿Ｖ、ＶＳＲ＿Ｉは同時にＨとなり、ＶＳＲ＿ＶはＣＫＨ１または２のＨの期間の２倍の期間Ｈとなり、ＶＳＲ＿ＩはＣＫＨ１または２のＨの期間の４倍の期間Ｈとなる。そこで、ＶＳＲ＿ＶおよびＶＳＲ＿Ｉの両方がＨとなることで、ＴＦＴ４２、６２、５２がオンになる。なお、ＴＦＴ４４Ａおよび４８Ｂ、またはＴＦＴ４４Ｂおよび４８Ａがオンになっている。
【００３４】
これによって、ＶｉｄｅｏＩＳｉｇｎａｌおよびＶｏｐｅＳｉｇｎａｌの両方がＴＦＴ６２、６４のドレインに供給される。ここで、ＴＦＴ６２のソースとＴＦＴ６４のゲートの間には、ＴＦＴ６８が配置され、このＴＦＴ６８もオンしている。
【００３５】
そこで、コンデンサ６６にＶｉｄｅｏＩＳｉｇｎａｌおよびＶｏｐｅＳｉｇｎａｌの両方の信号による充電が行われる。そして、このコンデンサ６６の充電電圧に応じた電流がＴＦＴ６４からグランドに流れる。
【００３６】
次に、ＶＳＲ＿ＶがＬになりＴＦＴ５２がオフになるが、ＶＳＲ＿ＩはＨを維持する。そこで、ＴＦＴ６２がオンしてＴＦＴ６４のゲート・ドレイン間が短絡している状態でＴＦＴ４２を介し供給されるＶｉｄｅｏＩＳｉｇｎａｌが、ＴＦＴ６４を介しグランドに流れ、その状態のゲート電圧がコンデンサ６６により保持される。そして、ＶＳＲ＿ＩがＬになることで、ＴＦＴ４２、６２がオフになり、ＴＦＴ６４のゲート電圧が決定される。
【００３７】
そして、次のラインのデータ書き込みのタイミングになった場合に、上述のようにして信号の書き込みが行われたＴＦＴ６４Ａまたは６４Ｂに対応するＴＦＴ４８Ａまたは４８Ｂがオンし、ＴＦＴ６４Ａまたは６４Ｂから、データラインＤａｔａからＶｉｄｅｏＩＳｉｇｎａｌと同一のデータ電流Ｉｗが流れ、これによって電流駆動型画素回路５０が駆動される。
【００３８】
なお、このデータ電流Ｉｗを出力しているＴＦＴ６４のゲートに接続されているＴＦＴ６８Ａまたは６８Ｂはオフとなるため、電流ビデオ信号ＶｉｄｅｏＩＳｉｇｎａｌおよび動作点電圧信号ＶｏｐｅＳｉｇｎａｌによる信号の書き込みが行われることはない。
【００３９】
このように、本実施形態では、ビデオデータ処理回路４６にデータを書き込む際に、当初２つの信号ＶＳＲ＿Ｖ、ＶＳＲ＿Ｉによってコンデンサ６６（６６Ａ、６６Ｂ）の充電を行う。従って、比較的短時間で、コンデンサ６６を充電することができる。そして、その後は電流ビデオ信号ＶｉｄｅｏＩＳｉｇｎａｌをＴＦＴ６４に流しながら、コンデンサ６６を充電する。従って、コンデンサ６６に、電流ビデオ信号ＶｉｄｅｏＩＳｉｇｎａｌを流している時のゲート電圧を保持することができる。そこで、実際に電流駆動型画素回路５０に供給するデータ電流を非常に正確なものにできる。
【００４０】
ここで、図３において、ビデオデータによって、コンデンサ６６が充電されている間、ＴＦＴ６４（６４Ａ、６４Ｂ）に流れる電流はグランドに流れる。従って、このＴＦＴ６４（６４Ａ、６４Ｂ）に流れる電流によって、ＧＮＤの電位が局部的に上昇してしまうことが考えられる。ビデオデータは、点順次でコンデンサ６６（６６Ａ、６６Ｂ）に書き込まれるが、そのときにＧＮＤの電位が変化すると、これがノイズとなり、正確なビデオデータの取り込みができなくなる。
【００４１】
本実施形態では、ビデオデータ処理回路４６Ａ、４６ＢにおけるＴＦＴ６４Ａ、６４Ｂのソースは、それぞれ異なる配線を介し、ＧＮＤに接続されている。これによって、各配線から別々にＧＮＤに流れ込むため、ＧＮＤの電位が局部的に持ち上がることを抑制することができる。すなわち、ＴＦＴ６４Ａ、６４Ｂのソース側は同じＧＮＤであり、配線は共通化するのが一般的であるが、本実施形態のように、配線を分割化することで、安定したビデオデータの書き込みが行える。例えば、ＴＦＴ４４Ｂがオンして、コンデンサ６６Ｂにデータを書き込む時には、ＴＦＴ６４ＢがオンしこのＴＦＴ６４Ｂを介し、電流がＧＮＤに流れる。このとき、ＴＦＴ４８Ａがオンしており、従ってデータラインＤＬからの電流がＴＦＴ６４Ａを介しＧＮＤに流れる。本実施形態では、ＴＦＴ６４Ａ、６４Ｂを別々のラインを介し、ＧＮＤに接続しているため、ＧＮＤに向けて電流を安定して流すことができる。
【００４２】
なお、この図３においては、ＴＦＴ６４Ａ、６４ＢにｎチャンネルＴＦＴを採用しているため、ソースがＧＮＤに接続されているが、後述する図９のように、ＴＦＴ６４Ａ、６４ＢとしてｐチャンネルＴＦＴを採用した場合には、ソースはＰＶＤＤに接続される。
【００４３】
なお、ゲートにデータ選択信号ＤＳ２が供給されるｎチャンネルＴＦＴ４４Ａに、ｐチャンネルＴＦＴを並列接続し、この並列接続したＴＦＴのゲートに、信号ＤＳ１を供給するとよい。これによって、ＴＦＴ４４Ａと並列接続したＴＦＴは同一のタイミングでオンオフする。また、ゲートに信号ＤＳ１が供給されるｎチャンネルＴＦＴ４４Ｂにも、ｐチャンネルＴＦＴを並列接続し、同一のタイミングでオンオフさせるとよい。このように、トランジスタを並列接続することで、書き込み信号へのノイズを除去することができ、またスイッチとしての能力を高めることができ、書き込み電圧の選択範囲を大きくすることができる。
【００４４】
さらに、ＴＦＴ６２は、複数個並列に配置し、回路に冗長性を持たせることが好適である。また、並列したＴＦＴ６２のソース電極は、グランド電圧あるいは負電位など任意の電源に接続し、レイアウト的に異なる配線にすることで各電源の変動を抑制することができる。
【００４５】
また、データ選択信号ＤＳ１、ＤＳ２は、複数別途発生しておき、ＴＦＴ４４と、ＴＦＴ４８を別々に駆動することが好ましい。このように分離することで、各動作が確実に行える。
【００４６】
図５には、図１、３の回路における動作のタイミングチャートが示してある。ＤＳ１、ＤＳ２は、１水平期間（１Ｈ）毎にＨ、Ｌを繰り返す相補的な信号であり、極性が反対になっている。水平シフトレジスタ４０から出力されるＶＳＲ＿Ｖ（ＶＳＲ＿Ｖ１，ＶＳＲ＿Ｖ２，・・・）、ＶＳＲ＿Ｉ（ＶＳＲ＿Ｉ１，ＶＳＲ＿Ｉ２，・・・）は、対応するビデオデータ処理回路４６が電流ビデオ信号ＶｉｄｅｏＩＳｉｇｎａｌ（ＶｉｄｅｏＩ１，ＶｉｄｅｏＩ２，・・・）、動作点電圧信号ＶｏｐｅＳｉｇｎａｌ（Ｖｏｐｅ１，Ｖｏｐｅ２，・・・）を取り込むタイミングを制御するものである。
【００４７】
ビデオ信号の切り替わりに応じて（Ｖｏｐｅ１、ＶｉｄｅｏＩ１）、（Ｖｏｐｅ２、ＶｉｄｅｏＩ２）、・・・が出力され、このビデオ信号に対応する列の画素の信号が供給される段階で、各列に対応した（ＶＳＲ＿Ｖ１、ＶＳＲ＿Ｉ１）、（ＶＳＲ＿Ｖ２、ＶＳＲ＿Ｉ２）が順次Ｈになり、ビデオ信号が対応する各列のビデオデータ処理回路４６Ａ、４６Ｂに順次取り込まれる。
【００４８】
ビデオデータ処理回路４６Ａにビデオ信号が取り込まれた次の水平ラインのビデオ信号が供給される時には、Ｗｒｉｔｅ１およびＥｒａｓｅ１がＬとなっており、かつすべてのビデオデータ処理回路４６Ａからの出力（データ電流）が１Ｈ期間各データラインＤＬに供給される。そこで、このＤａｔａ１（列）−１（行）、１−２、・・・に基づき、各画素回路が発光する。このとき、１ライン分のビデオ信号（電流ビデオ信号ＶｉｄｅｏＩＳｉｇｎａｌ）はビデオデータ処理回路４６Ｂに順次記憶される。なお、ＥｒａｓｅのみがＬとなり、補助容量Ｃの放電を行う期間については示してない。データの書き込みタイミング以前のタイミングでＥｒａｓｅのみをＬにしている。
【００４９】
次の水平期間では、Ｗｒｉｔｅ２およびＥｒａｓｅ２がＬとなっており、かつすべてのビデオデータ処理回路４６Ａからの出力（データ電流）が１Ｈ期間各データラインＤＬに供給される。そこで、このＤａｔａ１−２、２−２、・・・に基づき、各画素回路５０の有機ＥＬ素子ＯＬＥＤが発光する。
【００５０】
また、本実施形態では、電流駆動型画素回路５０におけるＴＦＴの伝導型は、駆動ＴＦＴ２を含めすべてｐチャンネルである。ＴＦＴ２がｐチャンネルの場合、ビデオデータを書き込むときには、設定電流Ｉｗが画素内の高電圧であるＰＶＤＤからデータラインを経てビデオデータ処理回路４６に引き込まれる。本実施形態では、ビデオデータ処理回路４６におけるＴＦＴ６４をｎチャンネルとして、そのソースをグランドに接続している。これによって、ソースを低電位として設定電流Ｉｗを正確に制御することができる。
【００５１】
このように、電流駆動型画素回路５０における駆動素子である駆動ＴＦＴ２と、ビデオデータ処理回路における出力トランジスタであるＴＦＴ６４の伝導型を反対にすることによって、設定電流Ｉｗを正確に制御することができる。
【００５２】
図６には、信号ＤＳ１、ＤＳ２を生成するための回路の構成を示してある。また、この回路における各種信号の波形を図７に示す。
【００５３】
１水平期間毎にＨ，Ｌを繰り返す相補的な信号であるＣＫＶ１、ＣＫＶ２は、それぞれアンドゲート７０、７２に入力され、ここからＤＳ２、ＤＳ１がそれぞれ出力される。垂直期間の表示の開始を示すスタート信号ＳＴＶの反転信号であるＸＳＴＶは、ナンドゲート７４に入力され、垂直期間における表示の終了を示すＶＯＵＴの反転信号であるＸＶＯＵＴは、ナンドゲート７６に入力される。ナンドゲート７４の出力は、ナンドゲート７６に入力され、ナンドゲート７６の出力は、ナンドゲート７４に入力されており、両ナンドゲート７４、７６の出力は信号ＤＳＥとして、アンドゲート７０、７２に入力されている。ナンドゲート７４、７６は、ＸＳＴＶのＬでＬにセットされ、ＸＶＯＵＴのＬでＬにリセットされるフリップフロップを構成しており、信号ＤＳＥは、ＶＯＵＴのＨからＳＴＶのＨまでの垂直ブランキング期間にＬとなる。そして、このＤＳＥがアンドゲート７０、７２に入力されているため、ＤＳ２、ＤＳ１は、垂直ブランキング期間にＬを保持し、表示期間にのみ信号ＣＫＶ１、ＣＫＶ２と同様にＨ，Ｌを繰り返す信号となる。
【００５４】
なお、イネーブル信号ＥＮＢは、ゲートラインの切り替わり時において、Ｌとなり、ゲートラインＷｒｉｔｅ、Ｅｒａｓｅについての出力を禁止して、切り替わり時において画素回路が動作しないようにする信号である。
【００５５】
このように、上述のような信号ＤＳＥを利用することで、垂直ブランキング期間において、信号ＤＳ１、ＤＳ２をＬに固定することができ、この期間における対応する素子（信号ＤＳ１、ＤＳ２によりオンオフされる素子）の動作を禁止して、省電力化を図ることができる。
【００５６】
また、ＤＳ１と、ＤＳ２を独立して出力し、これらを別の配線を介してＴＦＴ４４、ＴＦＴ４８に供給し、これらを制御する。従って、１つの信号ラインに出力した信号によって、ＴＦＴ４４と、ＴＦＴ４８の両方を制御する場合に比べ、アンドゲート７０、７２を構成するトランジスタの能力を小さくすることができ、遅延時間の縮小、レイアウト面積の低減、さらには低消費電力化を図ることができる。例えば、アンドゲート７０、７２を１つとした場合、このアンドゲートを構成するトランジスタのゲート幅（Ｗ）は、３００μｍ以上が必要となる。一方、本実施形態のように、ＤＳ１とＤＳ２の２つの信号を独立して出力する構成とした場合には、アンドゲートを構成するトランジスタのゲート幅は、３０μｍ程度にすることができる。これによって、トランジスタの面積を小さくでき、レイアウト面積を低減でき、低消費電力化を図ることができる。また、トランジスタの駆動能力を高めることが容易であり、遅延時間を縮小することができる。
図８および図９には、他の実施形態の構成を示してある。なお、図８および図９は、図２および図３に対応している。
【００５７】
図８には、本実施形態での、電流駆動型画素回路５０の構成が示されており、このようにＴＦＴ１、２、３、４にｎチャンネルＴＦＴを利用している。
【００５８】
ＴＦＴ３の一端が電流源ＣＳからのデータ電流Ｉｗを流すデータラインｄａｔａに接続され、他端はＴＦＴ１およびＴＦＴ（駆動ＴＦＴ）４の一端に接続されている。ＴＦＴ１は、他端がグランドに接続され、ゲートが有機ＥＬ素子ＯＬＥＤ駆動用のＴＦＴ２のゲートに接続されている。また、ＴＦＴ４は、他端がＴＦＴ１およびＴＦＴ２のゲートに接続されており、このＴＦＴ１およびＴＦＴ２のゲートは補助容量Ｃを介しグランドに接続されている。そして、ＴＦＴ４のゲートは、ゲートラインＥｒａｓｅに接続されている。
【００５９】
データ書き込みのときには、ゲートラインＷｒｉｔｅ、ＥｒａｓｅにＨレベルの信号を供給する。これによって、ＴＦＴ３、４がオンされ電流源ＣＳからのデータ電流Ｉｗが、ＴＦＴ３、ＴＦＴ１を介し、グランドに流れる。このとき、ＴＦＴ４がオンになっており、ＴＦＴ１と、ＴＦＴ２はカレントミラーを構成しており、ＴＦＴ２にも電流Ｉｗに対応した電流が流れる。そして、この状態におけるＴＦＴ１のゲート電圧が補助容量Ｃに保持される。そして、ＥｒａｓｅをＬにするまで、ＴＦＴ２を介し駆動電流が有機ＥＬ（ＯＬＥＤ）に流れる。
【００６０】
また、このようなｎチャンネルＴＦＴを用いた場合、電流源ＣＳに対応するビデオデータ処理回路４６についても電流の方向を反対にする必要がある。そこで、図９に示すように、ＴＦＴ６４Ａ、６４Ｂとして、ｐチャンネルＴＦＴを用い、ソースを電源ＰＶＤＤに接続する。これによって、ビデオ信号がコンデンサ６６Ａ、６６Ｂに保持され、その電圧に応じて、ＴＦＴ６４Ａ、６４Ｂに電流が流れ、これがデータラインＤａｔａに供給される。
【００６１】
ここで、本実施形態では、電流駆動型画素回路５０におけるＴＦＴの伝導型は、駆動ＴＦＴ２を含めすべてｎチャンネルである。ＴＦＴ２がｎチャンネルの場合、ビデオデータ（データ電流）を書き込むときには、設定電流Ｉｗがビデオデータ処理回路４６からデータラインを経て電流駆動型画素回路５０に供給される。そこで、ビデオデータ処理回路４６におけるＴＦＴ６４をｐチャンネルとして、そのソースを電源ＰＶＤＤに接続している。これによって、ソースを高電位としてデータ電流電流Ｉｗを正確に制御することができる。
【００６２】
このように、電流駆動型画素回路５０における駆動素子である駆動ＴＦＴ２と、ビデオデータ処理回路における出力トランジスタであるＴＦＴ６４の伝導型を反対にすることによって、設定電流Ｉｗを正確に制御することができる。
【００６３】
さらに、電流駆動型画素回路としては、図１０に示すような直接指定型のものも好適である。
【００６４】
電源ＰＶＤＤには、ｐチャンネルのＴＦＴ１０のソースが接続され、そのドレインには、ｎチャンネルＴＦＴ１２を介し有機ＥＬ素子１４のアノードが接続され、有機ＥＬ素子１４のカソードがグランドに接続されている。
【００６５】
また、ＴＦＴ１０のゲートは、ｐチャンネルＴＦＴ１６によりデータラインｄａｔａに（ｄａｔａ１、ｄａｔａ２）接続されると共に、補助容量Ｃを介し、電源ラインＰＶＤＤに接続されている。さらに、ＴＦＴ１０とＴＦＴ１２との接続点は、ｐチャンネルＴＦＴ１８を介し、データラインＤａｔａに接続されている。
【００６６】
そして、ＴＦＴ１８のゲートには、行方向に伸びるライトラインＷｒｉｔｅＩが接続され、ＴＦＴ１２、１６のゲートには、同じく行方向に伸びるライトラインＷｒｉｔｅＶが接続されている。
【００６７】
また、本実施形態においては、データラインｄａｔａとして、第１データラインｄａｔａ１と、第２データラインｄａｔａ２の２本を各列（カラム）に対応して設けてある。そして、ＴＦＴ１６、ＴＦＴ１８が、１行おきに第１データラインｄａｔａ１と、第２データラインｄａｔａ２に交互に接続されている。
【００６８】
また、第１および第２データラインｄａｔａ１、ｄａｔａ２は、それぞれスイッチＳＷ１、ＳＷ２を介し、電流ビデオ信号Ｉｖｉｄｅｏおよび電圧信号ＶｏｐｅＤａｔａのいずれかが切り換え供給されるようになっており、この電流ビデオ信号Ｉｖｉｄｅｏが上述の実施形態におけるデータラインに供給される信号である。なお、スイッチＳＷ１は、信号ＳＷ１−ＩがＨの時にＩｖｉｄｅｏを選択し、ＳＷ１−ＶがＨの時にＶｏｐｅＤａｔａを選択する。また、スイッチＳＷ２は、信号ＳＷ２−ＩがＨの時にＩｖｉｄｅｏを選択し、ＳＷ２−ＶがＨの時にＶｏｐｅＤａｔａを選択する。
【００６９】
このような回路における各種制御クロックについて、図１１に基づいて説明する。まず、２つのクロックＣＫＶ１、ＣＫＶ２は、１つおきの行（水平ライン）の画素回路への信号の制御のために、１Ｈ（１水平期間）毎に相補的にＨ，Ｌを繰り返す。すなわち、クロックＣＫＶ１がＨの期間はクロックＣＫＶ２がＬとなり、これを繰り返す。
【００７０】
各行毎のライト信号ＷｒｉｔｅＶ−１，Ｖ−２，Ｖ−３，・・・は、２Ｈ期間にＬになるが、このＬとなるタイミングが各行において１Ｈ期間ずつ順次ずれている。ＣＫＶ１がＨとなるタイミングから２クロック期間ＷｒｉｔｅＶ−１がＬとなり、これに対し１Ｈ期間ずれて、ＷｒｉｔｅＶ−２、ＷｒｉｔｅＶ−３が順次Ｌとなる。
【００７１】
また、ライト信号ＷｒｉｔｅＩ−１，Ｉ−２，Ｉ−３，・・・は、それぞれライト信号ＷｒｉｔｅＶ−１，Ｖ−２，Ｖ−３のＬの後半の１Ｈ期間にＬそれぞれとなる。
【００７２】
そして、スイッチＳＷ１の制御信号ＳＷ１−Ｖは、ライト信号ＷｒｉｔｅＶ−１，Ｖ−３，Ｖ−５，・・・がＬの期間の前半にＨとなり、データラインｄａｔａ１をＶｏｐｅＤａｔａに接続し、スイッチＳＷ２の制御信号ＳＷ２−Ｖは、ライト信号ＷｒｉｔｅＶ−２，Ｖ−４，Ｖ−６，・・・がＬの期間の前半にＨとなり、データラインｄａｔａ１をＶｏｐｅＤａｔａに接続する。
【００７３】
また、スイッチＳＷ１の制御信号ＳＷ１−Ｉは、ライト信号ＷｒｉｔｅＩ−１，Ｉ−３，Ｉ−５，・・・がＬの期間にＨとなり、データラインｄａｔａ２をＩｖｉｄｅｏに接続し、スイッチＳＷ２の制御信号ＳＷ２−Ｉは、ライト信号ＷｒｉｔｅＩ−２，Ｉ−４，Ｉ−６，・・・がＬの期間にＨとなり、データラインｄａｔａ２をＩｖｉｄｅｏに接続する。
【００７４】
ここで、このようなクロックによる１つの画素（図における上の画素）における動作を説明する。
【００７５】
ＳＷ１−ＶがＨとなることによって、スイッチＳＷ１がＶｏｐｅＤａｔａを選択する。また、ＷｒｉｔｅＶ−１がＬであり、ＷｒｉｔｅＩ−１がＨであることによって、ＴＦＴ１２，ＴＦＴ１８がオフ、ＴＦＴ１６がオンとなり、ＶｏｐｅＤａｔａが補助容量Ｃに充電され、ＴＦＴ１０のゲート電位にセットされる。
【００７６】
ここで、このＶｏｐｅＤａｔａは、その画素についての輝度データ（ＲＧＢ別のデータであれば、ＲＧＢ別の輝度データ）に基づいた電圧値であり、この電圧の供給によって、補助容量Ｃの充電は早期に完了する。
【００７７】
次に、ＳＷ１−ＶがＬとなりＳＷ１−ＩがＨとなる。これによってスイッチＳＷ１がＩｖｉｄｅｏを選択する。また、ＷｒｉｔｅＶ−１がＬを維持するが、ＷｒｉｔｅＩ−１がＬとなることによって、ＴＦＴ１８がオンし、電源ＰＶＤＤからのＴＦＴ１０、ＴＦＴ１８を介し、電流Ｉｖｉｄｅｏが流れる。そして、この電流ＩｖｉｄｅｏがＴＦＴ１０を流れている状態におけるＴＦＴ１０のゲート電圧が補助容量Ｃに書き込まれる。ここで、上述のようにＴＦＴ１０のゲート電圧はＶｏｐｅＤａｔａにより、予備的にセットされており、Ｉｖｉｄｅｏによる充放電量はわずかであり、多階調時の小さな最小輝度電流によっても、早期に充放電を完了することができる。
【００７８】
このようにして、輝度データの書き込みが終了するため、ＷｒｉｔｅＶ−１、ＷｒｉｔｅＩ−１がＨとなる。これによって、ＴＦＴ１２がオンになり、電源ＰＶＤＤからの電流が有機ＥＬ素子１４に流れる。ここで、ＴＦＴ１０のゲート電圧は、Ｉｖｉｄｅｏが流れているときの電圧にセットされ、この電圧が補助容量Ｃにより保持されている。そこで、有機ＥＬ素子１４に流れる電流がＩｖｉｄｅｏと同一になる。
【００７９】
このように、本実施形態は、ＴＦＴ１０にＩｖｉｄｅｏを流してそのゲート電位をセットする直接指定方式であり、正確な電流制御を行うことができる。そして、ゲート電圧を予めＶｏｐｅＤａｔａによってセットすることができるため、輝度データの書き込みに要する時間を大幅に短縮して、多階調の表示にも容易に対応することができる。
【００８０】
ここで、入力する電圧ＶｏｐｅＤａｔａについて説明する。この電圧ＶｏｐｅＤａｔａは、ビデオ情報を直接意味する電圧ではなく、有機ＥＬ素子１４に流す輝度情報である電流信号Ｉｏｌｅｄを流すＴＦＴ１０の動作点を与える電圧情報である。すなわち、輝度情報に対応してデータラインｄａｔａに流す電流ＩｖｉｄｅｏＤａｔａは、有機ＥＬ素子１４に流れる電流Ｉｏｌｅｄとほぼ等しいはずである（Ｉｖｉｄｅｏ≒Ｉｏｌｅｄ）。そして、ＴＦＴ１０、１８をＯＮして、Ｉｖｉｄｅｏを流している時であれば、これらのオン抵抗をＶＤＤから減算した値であり、ＶｏｐｅＤａｔａ＝ＶＤＤ−（Ｖｇｄ＋ＶＴＦＴ１８）となる。また、有機ＥＬ素子１４に電流Ｉｏｌｅｄを流しているときであれば、ＴＦＴ１２のオン抵抗ＶＴＦＴ１２と、有機発光素子のオン抵抗Ｖｏｌｅｄと、ＴＦＴ１０のゲートドレイン間電圧にＶｇｄの和、すなわちＶｏｐｅＤａｔａ＝Ｖｏｌｅｄ＋Ｖ１２＋Ｖｇｄとなる。
【００８１】
このようにして、ＶｏｐｅＤａｔａは決定できる。そして、素子の特性は予め分かっているため、輝度信号に応じてＶｏｐｅＤａｔａを求めることができる。そこで、画素設計を行う際に、予めシミュレーションにより、入力輝度信号とＶｏｐｅＤａｔａの変換についての曲線を求めておき、この曲線に基づき変換を行う回路を設け、この出力をＶｏｐｅＤａｔａとして供給すればよい。
【００８２】
なお、図１、３、９、１２におけるＶｏｐｅＳｉｇｎａｌは、ビデオデータ処理回路４６内の出力ＴＦＴ６４のゲート電圧をその動作点電圧にセットするためのものであり、ＴＦＴ４６の特性に基づいて、上述と同様に決定される。
【００８３】
また、本実施形態では、データラインｄａｔａ１に並列して、データラインｄａｔａ２を有している。そして、垂直方向の各画素は、交互にデータラインｄａｔａ１、ｄａｔａ２に接続され、各画素に、クロックＣＫＶ１の１Ｈ分ずれたタイミングで、ＶｏｐｅＤａｔａの書き込み、Ｉｖｉｄｅｏの書き込みが行われる。従って、垂直方向の各画素の有機ＥＬ素子１４の発光開始タイミングは、それぞれ１Ｈ分ずれる。そして、ｄａｔａ１は、２Ｈで１ライン目の画素へのデータを書き込んだ後、次の２Ｈで３ライン目の画素へのデータの書き込みを行い、これを奇数行の画素に順次行う。また、ｄａｔａ２は、２ライン目の画素へのデータを書き込んだ後、４ライン目の画素へのデータの書き込みを行い、これを偶数の画素に順次行う。そして、１ライン目の画素へのデータ書き込みに対し、２ライン目の画素へのデータ書き込みは、１Ｈだけ後になっている。そこで、１ライン目の画素から、下方に向けて１Ｈ毎に順次書き込みが行われることになる。そこで、ＶｏｐｅＤａｔａの書き込みに１Ｈ、Ｉｖｉｄｅｏの書き込みに１Ｈの合計２クロックを１画素のデータ書き込みに要するが、１列のデータ書き込みに要する時間は、１ラインに１Ｈでデータ書き込みを行った場合と同様となる。
【００８４】
なお、上述の説明では、１列の画素についてのみ説明したが、実際には、１Ｈ期間に、１行分の全画素についての電圧（ＶｏｐｅＤａｔａ）書き込みを順次行い、次の１Ｈ期間に１行分の全画素についての電流（Ｉｖｉｄｅｏ）書き込みを行う。そして、１つのラインにおいて、電流書き込みを行っている場合には、次の行において、電圧書き込みを並列して行う。
【００８５】
特に、電圧書き込みは、１Ｈの期間で１ラインの全画素分のＶｏｐｅＤａｔａをｄａｔａ１またはｄａｔａ２にデータを順次設定して行う点順次方式とする。一方、電流書き込みは、上述したように、１Ｈの期間に１ラインの全画素分のＩｖｉｄｅｏをｄａｔａ１またはｄａｔａ２の一度にのせて行う線順次方式としている。
【００８６】
なお、電流書き込みについては、１ラインの画素を複数のブロックに分割し、このブロックごとにそのブロック内のｄａｔａ１またはｄａｔａ２にＩｖｉｄｅｏを並行してデータをのせるブロック順次方式で行ってもよい。この場合、ブロックの数Ｎは、１Ｈ期間を電流書き込み時間で割った数で決定する。例えば、電流書き込み時間をｔｗとすると、Ｎ＝１Ｈ÷ｔｗとなる。これによって、確実に電流書き込みを終了することができる。
【００８７】
さらに、ＳＷ１、ＳＷ２においては、ＩＶｉｄｅｏまたはＶｏｐｅＤａｔａのいずれかを選択したが、ＶｏｐｅＤａｔａを選択している期間にもデータラインにＩＶｉｄｅｏを供給してもよい。
【００８８】
図１２には、このような電流駆動型画素回路５０を電圧信号と電流ビデオ信号の両方で駆動する場合の回路を示してある。
【００８９】
このように、ビデオデータ処理回路４６Ａ、４６Ｂの出力は、ＴＦＴ４８Ａ、４８Ｂでいずれか１つが選択され、電流電圧変換回路８０に入力される。そして、この電流電圧変換回路８０において、電流ビデオ信号をコンデンサに充電することなどによって、駆動ＴＦＴの動作点近くの電圧のＶ出力（ＶｏｐｅＤａｔａ）を発生し、電流電圧変換回路８０は、電流ビデオ信号に対応する電流信号であるＩ出力と、電圧信号であるＶ出力の両方を出力する。
【００９０】
Ｖ出力は、ｎチャンネルＴＦＴ８２Ａを介し、データラインＤａｔａに供給され、Ｉ出力は、ｐチャンネルＴＦＴ８２Ｂを介し、データラインＤａｔａに供給される。従って、ＴＦＴ８２Ａ、８２Ｂが図１０におけるスイッチＳＷ１またはＳＷ２に対応する。
【００９１】
従って、この回路において、ビデオデータ処理回路４６において発生された電流ビデオ信号から、電流電圧変換回路８０において電圧信号ＶｏｐｅＤａｔａが発生され、図９に示す直接指定型の電流駆動型画素回路５０に順次供給される。
【００９２】
ここで、ＴＦＴ８２Ａ、８２Ｂのゲートには、切り換え信号ＶＩＳが供給される。従って、データラインＤａｔａは、１列１本であり、この切り換え信号ＶＩＳは、１水平ラインの期間内で切り替わる必要がある。図１３には、この切り換え信号ＶＩＳの波形が示してる。このように、１水平ラインの当初Ｈであり、その後Ｌに切り替わる信号とすることで、データラインＤａｔａに１水平期間の当初にＶｏｐｅＤａｔａを供給し、その後Ｉｖｉｄｅｏを供給することができる。
【００９３】
なお、図１０のように、データラインを１列に２本設ける場合には、電流電圧変換回路ＴＦＴ８２Ａ、８２Ｂを１列に２つ設け、順次信号を出力するように構成すればよい。
【００９４】
また、図１２の回路では、電圧信号の出力の後、電流信号を出力し、両者を同時にデータラインに出力しない構成とした。しかし、当初電圧信号と電流信号の両方を出力し、その後電流信号のみを出力する構成としてもよい。
【００９５】
図１４には、ＲＧＢの３色の画素が列方向に並んだ回路において、各色４列（全部で１２列）を１セットとして、駆動する回路の例が示されている。すなわち、ＶｏｐｅＳｉｇｎａｌおよびＶｉｄｅｏＩＳｉｇｎａｌとして、それぞれＲＧＢ（３色）×４＝１２本のラインが並列して配置され、これら１２本のラインに４画素分の期間同一の信号が並行して供給される。また、この回路におけるタイミングチャートが図１５に示されている。
【００９６】
水平シフトレジスタ４０として、ＨＳＲ１〜ＨＳＲ４の４つが示してあり、このＨＳＲ１〜ＨＳＲ４は、通常の水平方向の転送クロックＣＫＨ１、ＣＫＨ２が供給され、これによって順次Ｈを転送する。なお、ＤＳＲ１は、ミラー表示を行うための信号を発生するための回路であって、この回路の出力に応じて、水平シフトレジスタ４０におけるＨの転送方向が反転される。また、図においては、ＣＳＨおよびその反転信号ＸＣＳＨの極性に応じて、ＨＳＲ１の出力ＸＡ１またはＨＳＲ４のＸＡ４が選択される。以下の説明においては、ＨＳＲ１→ＨＳＲ４の方向でＨが伝達され、ＸＡ１が選択されることとする。
【００９７】
ＨＳＲ１〜ＨＳＲ４に対応して、インバータＩＮＶ（図においては３つのインバータの直列接続で表されている）と、ナンドゲートＮＡＮＤ（図においては１つのナンドゲートと２つのインバータの直列接続で表されている）がそれぞれ４つ設けられている。４つのインバータＩＮＶには、ＨＳＲ１からのＸＡ１が入力され、４つのナンドゲートＮＡＮＤには、ＨＳＲ１からのＸＡ１と、ＨＳＲ２、ＨＳＲ３からのＡ２、Ａ３をノアゲートＮＯＲでノアをとった信号が供給されている。
【００９８】
１組のインバータＩＮＶとナンドゲートＮＡＮＤには、ＲＧＢのそれぞれについてビデオデータ処理回路４６が接続さている。すなわち、ＨＳＲ１〜ＨＳＲ４のそれぞれにＢ用、Ｒ用、Ｇ用のビデオデータ処理回路４６が接続されている。
【００９９】
そして、上述したように、ＶｏｐｅＳｉｇｎａｌおよびＶｉｄｅｏＩＳｉｇｎａｌとして、ＲＧＢ（３色）×４＝１２本のラインが並列して配置されており、１２個のビデオデータ処理回路４６に、該当するＶｏｐｅＳｉｇｎａｌおよびＶｉｄｅｏＩＳｉｇｎａｌが１本ずつ入力されている。
【０１００】
従って、この回路により、１２個のビデオデータ処理回路４６に同時に動作点電圧信号ＶｏｐｅＳｉｇｎａｌおよび電流ビデオ信号ＶｉｄｅｏＩＳｉｇｎａｌの書き込みが行われる。
【０１０１】
ここで、図１５にタイミングチャートが示されている。水平スタート信号ＳＴＨのＨ後のＣＫＨＣＨＫ１の立ち上がりでシフトレジスタＤＳＲ１がＨとなり、そのＨのＨＳＲ１〜ＨＳＲ４への転送が開始される。すなわち、ＨＳＲ１は、Ｄ１が立ち上がった後の１番目のＣＫＨ１の立ち下がりでＨになり、ＣＫＨ１の２番目の立ち下がりでＬとなる。ＨＳＲ２はＤ１が立ち上がった後におけるＣＫＨ１の１番目の立ち上がりでＨとなり、２番目の立ち上がりでＬとなる。ＨＳＲ３はＣＫＨ１の２番目の立ち下がりでＨとなり、３番目の立ち下がりでＬとなり、ＨＳＲ４はＣＫＨ１の２番目立ち上がりでＨとなり、３番目の立ち上がりでＬとなる。従って、ＨＳＲ１のＨの期間の後半はＨＳＲ２もＨ、ＨＳＲ２のＨの後半はＨＳＲ３もＨ、ＨＳＲ３のＨの後半はＨＳＲ４もＨとなる。
【０１０２】
そして、ＸＡ１のＬは、インバータＩＮＶを介し、ＶＳＲ＿Ｖとして各ビデオデータ処理回路４６に供給される。このため、ＨＳＲ１がＨの期間１２個のビデオデータ処理回路４６に動作点電圧信号ＶｏｐｅＳｉｇｎａｌが供給される。
【０１０３】
また、ナンドゲートＮＡＮＤには、ＸＡ１およびノアゲートＮＯＲの出力が供給されている。そして、ノアゲートＮＯＲには、ＨＳＲ２、３の出力信号であるＡ２、Ａ３が供給されている。このため、ノアゲートの出力ＸＩＳＷＥは、Ａ２、Ａ３のいずれかがＨの期間Ｌになる。ナンドゲートＮＡＮＤの出力は、ＸＡ１またはＸＩＳＷＥのＬでＨとなる。従って、ＨＳＲ１、２、３のＨの期間にナンドゲートＮＡＮＤの出力がＨになり、これがＶＳＲ＿Ｉとして１２個のビデオデータ処理回路４６に供給される。
【０１０４】
これによって、１２個のビデオデータ処理回路４６において、動作点電圧信号および電流ビデオ信号の書き込みが並行して行われる。
【０１０５】
このようにして、１２個のビデオデータ処理回路４６における処理が終わった場合には、動作点電圧信号ＶｏｐｅＳｉｇｎａｌおよび電流ビデオ信号ＶｉｄｅｏＩＳｉｇｎａｌが次の１セットのものに切り換えられ、４つの水平シフトレジスタＨＳＲ５〜８にＨを転送して、上述と同様の動作で、１２個のビデオデータ処理回路４６において、並行してデータの書き込みが行われる。
【０１０６】
図１６は、本実施形態に係る表示装置１００の全体構成を示す模式図であり、画素基板の概略構成を示している。画素基板１１０は、例えばガラス基板で構成され、中央部分が複数の画素が配置される表示領域１１２となっている。表示領域の上方には、水平ドライバ１１４が設けられている。この水平ドライバ１１４は、水平シフトレジスタ４０、ビデオデータ処理回路４６等を含み、データラインｄａｔａに電圧信号および電流ビデオ信号を供給する。表示領域の左方には、垂直ドライバ１１６が設けられている。この垂直ドライバ１１６は、水平方向に伸びるＷｒｉｔｅおよびＥｒａｓｅラインを制御し、選択する水平ラインを決定する。
【０１０７】
そして、画素基板１００の表示領域１１２の下方には、インターフェース１１８が配置されており、ここには外部より各種クロック、電圧信号、電流ビデオ信号が供給されている。インターフェース１１８は、水平方向の転送に必要な所定のクロックと、電圧信号、電流ビデオ信号を水平ドライバ１１４に供給し、垂直方向の転送に必要なクロックを垂直ドライバ１１６に供給する。従って、表示領域１１２において、外部から供給される電流ビデオ信号に基づいた表示が行われる。
【０１０８】
なお、通常のビデオ信号は、電圧が輝度値を示すものであり、電流ビデオ信号は、通常のビデオ信号を電圧電流変換して作成される。本実施形態では、電圧信号および電流ビデオ信号を外部から受け入れる構成としたが、通常のビデオ信号を受け入れ、本表示装置の内部で、電圧信号および電流ビデオ信号を作成してもよい。
【図面の簡単な説明】
【０１０９】
【図１】実施形態の構成を示す図である。
【図２】画素回路の構成例を示す図である。
【図３】図１の回路をより詳細に示した図である。
【図４】図１、図３の回路の各種信号波形を示す図である。
【図５】図１、図３の回路のタイミングチャートである。
【図６】ＤＳ１、ＤＳ２の発生のための回路構成を示す図である。
【図７】図６の回路の信号波形を示す図である。
【図８】画素回路の他の構成例を示す図である。
【図９】図８の画素回路を利用した場合の構成を示す図である。
【図１０】画素回路のさらに他の構成例を示した図である。
【図１１】図１０の回路の各種信号波形を示す図である。
【図１２】他の実施形態の構成を示した図である。
【図１３】図１２の実施形態における信号波形を示す図である。
【図１４】ＲＧＢの３色表示を行う場合のビデオ信号の取り込み信号の発生のための回路を示す図である。
【図１５】図１４の回路における信号波形図である。
【図１６】表示装置の全体構成を示す模式図である。
【符号の説明】
【０１１０】
４０  水平シフトレジスタ、４４  トランジスタ、４６  ビデオデータ処理回路、５０  電流駆動型画素回路、７０  オアゲート、７４，７６  ナンドゲート、８０  電流・電圧変換回路。
【図１】
2005010747.tif 000003
【図２】
2005010747.tif 000004
【図３】
2005010747.tif 000005
【図４】
2005010747.tif 000006
【図５】
2005010747.tif 000007
【図６】
2005010747.tif 000008
【図７】
2005010747.tif 000009
【図８】
2005010747.tif 000010
【図９】
2005010747.tif 000011
【図１０】
2005010747.tif 000012
【図１１】
2005010747.tif 000013
【図１２】
2005010747.tif 000014
【図１３】
2005010747.tif 000015
【図１４】
2005010747.tif 000016
【図１５】
2005010747.tif 000017
【図１６】
2005010747.tif 000018