(57)【要約】【課題】走査パルスを発生させるインバータ回路のプロセスを変更することなく、当該インバータ回路のリーク電流を抑制する表示装置を提供する。【解決手段】ＮＭＯＳトランジスタ２のソース端子に並列に固定抵抗３および可変のプルアップ抵抗４を付加することにより、ソース端子の電位をＮＭＯＳトランジスタ２の閾値電位とした。【選択図】図３
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【特許請求の範囲】
【請求項１】
画素回路が行列状に配置され、各行に走査線が配線される画素部と、
前記画素部の各走査線に対し走査パルスを与える駆動手段と、を有する表示装置であって、
前記駆動手段の最終出力段は、
制御端子への入力信号に応じて、所定の閾値をもって第１の端子と第２の端子間の導通状態が制御され、前記第１の端子と第２の端子がそれぞれ出力端子と基準電位間に接続された電界効果トランジスタを含む出力バッファを有し、
前記基準電位を、前記所定の閾値と略等しくした
表示装置。
【請求項２】
前記第２の端子と電源端子間に、少なくとも一の可変抵抗を接続する
請求項１記載の表示装置。
【請求項３】
前記出力バッファは、複数のインバータ回路により構成される
請求項１記載の表示装置。
【請求項４】
前記画素回路は、液晶セルを含む
請求項１記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば、アクディブマトリクス型液晶表示装置等の表示装置に関するものである。
【背景技術】
【０００２】
画素がマトリクス状に配列されて構成される表示装置、たとえば、液晶表示装置（液晶ドライバ）の駆動方式として、画素のそれぞれに対して個々の独立した画素電極を配列し、これらの画素電極のそれぞれに薄膜トランジスタ（以下、ＴＦＴ：Thin Film Transistor）等のスイッチング素子を接続して、画素を選択的に駆動する、いわゆるアクティブマトリクス駆動方式が知られている。
【０００３】
アクティブマトリクス型液晶表示装置では、スイッチング素子として例えば薄膜トランジスタが形成されたＴＦＴ基板と、カラーフィルタや対向電極等が形成された対向基板とを重ね合わせ、これら基板間に液晶を封入することによって液晶パネルが構成されている。そして、この液晶パネルにおいて、薄膜トランジスタによるスイッチング制御と映像信号に基づく電位印加によって、液晶の配向を制御し、光の透過率を変えることで映像表示を行っている。
【０００４】
アクティブマトリクス型液晶パネルの駆動系では、一般的に、映像信号と水平、垂直同期信号をタイミングジェネレータおよび液晶ドライバが受け、タイミングジェネレータからは各種のタイミング信号を、液晶ドライバからは交流駆動化されたアナログ映像信号をそれぞれ液晶パネルに供給することによって表示駆動が行われる。
液晶パネルは、垂直駆動回路を含み、当該垂直駆動回路が生成する走査パルスにより、順次走査線を通して、画素トランジスタであるＴＦＴをオン状態とし、オン状態とした走査線に接続された液晶セルに映像信号を書き込む。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、走査パルスを生成する上記垂直駆動回路は、多段のゲート回路により構成されるが、走査パルスを出力する最終出力段である出力バッファは、インバータ回路を含んで構成されるのが一般的である。
このインバータ回路は、たとえば図４に示すように、ＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２とからなるＣＭＯＳスイッチで構成され、入力（Ｖｉｎ）がハイレベル（Ｈレベル）になると、ＮＭＯＳトランジスタ２がオン状態となって、出力（Ｖｏｕｔ）はＶＳＳ（接地電圧）レベルの電位となり、また、入力（Ｖｉｎ）がローレベル（Ｌレベル）になると、ＰＭＯＳトランジスタ１がオン状態となって、出力（Ｖｏｕｔ）はＶＤＤ（電源電圧）レベルの電位となる。
かかる動作により、入力波形の電位が反転した出力波形が出力から取り出される。
【０００６】
しかしながら、上記インバータ回路においては、ＮＭＯＳトランジスタ２のドレイン〜ソース間にリーク電流が発生することにより、このリークに起因して発生する縦方向のクロストークや、フリッカ（ちらつき）により画質を損なう場合がある。
すなわち、理想的なＮＭＯＳトランジスタ２では、ゲート電位が印加されていない状態（ＶＧＳ＝０）で、ドレイン〜ソース間に電流ＩＤＳは流れないが（ＩＤＳ＝０）、実際には、図５のＮＭＯＳトランジスタ２の特性図に示すように、製造プロセス等のばらつきにより、ドレイン〜ソース間にリーク電流Ｉｏｆｆが発生する。
【０００７】
このように、リーク電流Ｉｏｆｆが発生すると、ＮＭＯＳトランジスタ２の出力側の画素回路の画素電位がリークすることに起因して、縦方向のクロストークや、表示画面のフリッカ等の画質不良が生ずることになる。
【０００８】
一方、上述した画質不良を生じさせないために、上記インバータ回路のＮＭＯＳトランジスタ２に対してのみ、閾値電圧Ｖｔｈ（電流ＩＤＳが流れ始めるＶＧＳの値）を増加させる方法も考えられるが、かかる方法は、プロセスの追加による経済的不利益、およびゴーストの発生等の画質不良を伴う。なお、ゴーストとは、正規の画像からずれて重複して生ずる望ましくない妨害像のことである。
【０００９】
本発明はかかる事情に鑑みてなされたものであり、その目的は、走査パルスを発生させるインバータ回路のプロセスを変更することなく、当該インバータ回路のリーク電流を抑制する表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明の観点は、画素回路が行列状に配置され、各行に走査線が配線される画素部と、前記画素部の各走査線に対し走査パルスを与える駆動手段と、を有する表示装置であって、前記駆動手段の最終出力段は、制御端子への入力信号に応じて、所定の閾値をもって第１の端子と第２の端子間の導通状態が制御され、前記第１の端子と第２の端子がそれぞれ出力端子と基準電位間に接続された電界効果トランジスタを含む出力バッファを有し、前記基準電位を、前記所定の閾値と略等しくした表示装置である。
【００１１】
好適には、前記第２の端子と電源端子間に、少なくとも一の可変抵抗を接続する。
【００１２】
本発明によれば、駆動手段の最終出力段の出力バッファに含まれる電界効果トランジスタの第２の端子の電位を、所定の閾値と略等しくなるように構成したので、当該電界効果トランジスタのリーク電流が抑制され、したがって、前記駆動手段の駆動対象である画素回路の画素電位のリークが抑制される。
【発明の効果】
【００１３】
本発明によれば、走査パルスを発生させるインバータ回路のプロセスを変更することなく、当該インバータ回路のリーク電流を抑制するので、表示映像の画質が向上する。
【発明を実施するための最良の形態】
【００１４】
実施の形態
以下、本発明の実施の形態について添付図面に関連付けて説明する。
図１は、本発明の一実施形態に係るアクティブマトリックス型の液晶表示装置の構成例を示すブロック図である。
同図に示すように、液晶表示装置は、画素回路が行列状に配置され、各行は垂直駆動回路１６に接続され、各列は水平駆動回路１７に接続される。
【００１５】
液晶表示装置は、外部の液晶ドライバから供給されるアナログ映像信号により、所定のタイミング信号に同期して、映像表示のために垂直駆動回路１６および水平駆動回路１７を駆動する。
ここでは、図面の簡略化のため、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−１列〜ｍ＋２列）の画素配列を有する場合を例として示している。
【００１６】
以下、上記構成の液晶表示装置の各構成要素について説明する。
図１において、表示エリア（有効画素領域）１１には、画素トランジスタである薄膜トランジスタＴＦＴ、液晶セルＬＣおよび保持容量Ｃｓを有する単位画素１２が行列状に配列されている。ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極とこれに対向して形成される対向電極との間で発生する容量を意味する。
【００１７】
上述の画素構造において、薄膜トランジスタＴＦＴは、ゲート電極が走査線１３ｎ−１，１３ｎ，１３ｎ＋１に接続され、ソース電極が信号線１４ｍ−１，１４ｍ，１４ｍ＋１，１４ｍ＋２に接続されている。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極がコモン線１５に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極とコモン線１５との間に接続されている。コモン線１５には、基準電位であるコモン電位Ｖｃｏｍが印加されている。
【００１８】
走査線１３ｎ−１，１３ｎ，１３ｎ＋１の各一端は、垂直駆動回路１６の対応する行の各出力端にそれぞれ接続されている。信号線１４ｍ−１，１４ｍ，１４ｍ＋１，１４ｍ＋２の各一端は、水平駆動回路１７の対応する行の各出力端にそれぞれ接続されている。
【００１９】
垂直駆動回路１６には、外部のタイミングジェネレータからタイミング信号として、垂直スタートパルスＶＳＴおよび垂直クロックパルスＶＣＫが与えられる。
垂直駆動回路１６は、垂直スタートパルスＶＳＴに応答して垂直駆動（垂直走査）を開始し、走査線にゲートパルスを送出することによりＴＦＴをオン状態として走査線を選択し、選択された走査線に対して、後述する水平駆動回路１７からの映像信号が書き込まれる。
【００２０】
水平駆動回路１７には、外部の液晶ドライバからアナログ映像信号が供給されるとともに、外部のタイミングジェネレータからタイミング信号として、水平スタートパルスＨＳＴおよび水平クロックパルスＨＣＫが与えられる。
水平駆動回路１７は、水平スタートパルスＨＳＴに応答して水平駆動を開始し、水平クロックパルスＨＣＫに同期してアナログ映像信号を１Ｈ毎に順次サンプリングする。
【００２１】
水平駆動回路１７の駆動方式として、たとえば、点順次駆動方式の場合、１Ｈ分のアナログ映像信号を順次サンプリングしてそのまま順に信号線１４ｍ−１，１４ｍ，１４ｍ＋１，１４ｍ＋２に出力する。これにより、垂直駆動回路１６により選択されているライン（行）の画素１２に対して、順番に映像信号が書き込まれる。
【００２２】
上記構成を有する液晶表示装置において、本発明の駆動手段は、垂直駆動回路１６に相当する。
図２は、垂直駆動回路１６の構成例を示すブロック図である。
たとえば、図２に示すように、垂直駆動回路１６は、垂直スタートパルスＶＳＴを順次伝達するための画素部の行数ｎに対応したｎ段のシフトレジスタ（Ｓ／Ｒ）１６１−１〜１６１−ｎと、これらのシフトレジスタ１６１−１〜１６１−ｎの各出力段に設けられてｎ本の走査ライン１６２−１〜１６２−ｎのそれぞれに走査パルスを順に与える出力バッファ（ＢＵＦ）１６３−１〜１６３−ｎとから構成されており、これらの出力バッファ１６３−１〜１６３−ｎのそれぞれに本発明が適用されることになる。
【００２３】
図３は、上述した出力バッファ１６３−１〜１６３−ｎに適用されるインバータ回路の一実施例である。
図３に示すインバータ回路は、ＰＭＯＳトランジスタ１およびＮＭＯＳトランジスタ２のみで構成される従来のインバータ回路に対し、抵抗３およびプルアップ抵抗４とをさらに有している点で相違する。すなわち、ＮＭＯＳトランジスタ２のソース端子に抵抗３および電源電圧Ｖｄｄにプルアップされたプルアップ抵抗４を並列に付加している。
ここで、プルアップ抵抗４は、可変抵抗となっている。
【００２４】
図３において、本実施形態に係るインバータ回路は、抵抗３およびプルアップ抵抗４により電源電圧Ｖｄｄを分圧したソース端子の電位を、可変抵抗であるプルアップ抵抗４を調整することにより、ＮＭＯＳトランジスタ２の閾値電位とする点に特徴がある。
なお、閾値電位とは、ＮＭＯＳトランジスタ２が動作するために必要なソース端子に対するゲート端子の電位のことである。
なお、ソース端子は、本発明の第１の端子の一実施形態であり、ドレイン端子は、本発明の第２の端子の一実施形態であり、ゲート端子は、本発明の制御端子の一実施形態である。
【００２５】
上述したように、プルアップ抵抗４を調整し、ＮＭＯＳトランジスタ２のソース端子の電位を、ＮＭＯＳトランジスタ２の閾値電位とすることにより、出力側の走査線１３が選択されていない（ＴＦＴがオフ状態）場合に発生するドレイン〜ソース間のリーク電流Ｉｏｆｆを最小限とすることが可能となる。すなわち、図５に示したＮＭＯＳトランジスタ２の特性図において、ＮＭＯＳトランジスタ２がオフ状態の場合に、ドレイン〜ソース間の電流を最小限に抑制するように、図５に示すカーブを横方向に調整（シフト）する。
【００２６】
以上説明したように、本実施形態に係る液晶表示装置によれば、画素回路が行列状に配置された画素部と、当該画素部に接続された走査線に対して順に走査パルスを送出する垂直駆動回路を有し、垂直駆動回路は、その最終出力段にある出力バッファにインバータ回路を含み、当該インバータ回路は、ＮＭＯＳトランジスタのソース端子に並列に固定抵抗および可変のプルアップ抵抗を付加することにより、ソース端子の電位をＮＭＯＳトランジスタ２の閾値電位としたので、以下の効果が得られる。
すなわち、画素回路のＴＦＴのゲートが閉じている状態（オフ状態）である場合に、リーク電流Ｉｏｆｆが抑制されるため、当該インバータ回路に接続された画素回路の画素電位のリーク量が低減される。
これにより、画素電位のリークに起因する縦方向のクロストークや、表示画面のフリッカが改善される。
【図面の簡単な説明】
【００２７】
【図１】実施形態に係る液晶表示装置の構成例を示すブロック図である。
【図２】垂直駆動回路の構成例を示すブロック図である。
【図３】本発明に係る垂直駆動回路の最終出力段のインバータ回路の回路図である。
【図４】従来の垂直駆動回路の最終出力段のインバータ回路の回路図である。
【図５】従来の垂直駆動回路の最終出力段のインバータ回路に含まれるＮＭＯＳトランジスタの特性を表す図である。
【符号の説明】
【００２８】
１…ＰＭＯＳトランジスタ、２…ＮＭＯＳトランジスタ、３…抵抗、４…プルアップ抵抗、１１…表示エリア、１２…画素、１３…走査線、１４…信号線、１５…コモン線、１６…垂直駆動回路、１７…水平駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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