(57)【要約】【課題】  短い処理時間で遅延時間の超過を最小化するように複数のブロックを最適に配置する。【解決手段】  複数のブロックによる階層をもつ論理回路の情報が入力手段６により入力され、ＲＴＬ見積もり手段７によりブロック内の遅延時間を先に計算される。その複数のブロックを経由するタイミングパスがパス検出手段８により検出され、遅延計算手段９が、ブロック間の配線長をゼロと仮定して遅延値を計算する。ここで、遅延余裕度設定手段１０は所定値の遅延時間から上記の遅延値を引いた遅延余裕度を設定する。その遅延余裕度は、配置過程における各ブロック間端子対の仮想配線長に対する重み付けとして目的関数を構成し、その目的関数を用いてブロックが自動配置される。【選択図】  図２
2005149273.tif 000002
【特許請求の範囲】
【請求項１】
階層的に配置及び配線を実行する際に、部分回路のブロックの配置を決定する半導体集積回路のフロアプラン装置において、
論理回路の設計情報と前記論理回路を形成する素子情報とを入力する入力手段と、
前記入力手段により入力された前記設計情報及び素子情報に基づき、複数の前記ブロックを経由するタイミングパスを検出するパス検出手段と、
検出された前記タイミングパスに対して、前記ブロック間の配線長をゼロと仮定して前記タイミングパスの遅延値を計算する遅延計算手段と、
前記遅延計算手段により算出された遅延値に基づき、前記ブロックの入力端子及び出力端子を接続する前記ブロック間接続の端子対に対して、第１の観点により定められた遅延時間に対する遅延余裕度を設定する遅延余裕度設定手段とを備えた
ことを特徴とする半導体集積回路のフロアプラン装置。
【請求項２】
請求項１記載の半導体集積回路のフロアプラン装置において、
前記遅延余裕度と配置過程における前記各端子対の仮想配線長とからなり自動配置における前記仮想配線長の優先関係を制御する目的関数を用いて、前記ブロックを配置する自動配置手段を備えた
ことを特徴とする半導体集積回路のフロアプラン装置。
【請求項３】
請求項１記載の半導体集積回路のフロアプラン装置において、
前記遅延値と第１の観点により定められた遅延時間との差が第２の観点により定められた閾値以下となる前記タイミングパスに対して、前記ブロック間接続の負荷容量に応じてバッファを挿入するバッファ挿入手段を備えた
ことを特徴とする半導体集積回路のフロアプラン装置。
【請求項４】
請求項１、２又は３記載の半導体集積回路のフロアプラン装置において、
前記入力手段により入力された前記論理回路に含まれるレジスタ転送レベルの前記ブロックに対して、前記ブロック内の端子とレジスタとの間、及び前記ブロック内の２端子間の遅延値を実現可能な最小値で見積もるＲＴＬ見積もり手段を備えた
ことを特徴とする半導体集積回路のフロアプラン装置。
【請求項５】
請求項１記載の半導体集積回路のフロアプラン装置において、
任意の２つの前記ブロックに対して、前記ブロック間の接続の総本数及び前記遅延余裕度が指定値以下の接続の本数を表示する表示手段を備えた
ことを特徴とする半導体集積回路のフロアプラン装置。
【請求項６】
請求項５記載の半導体集積回路のフロアプラン装置において、
前記表示手段は、更に、前記遅延余裕度を数段階に区切り、前記各端子対間を繋ぐ線分
をその遅延余裕度に応じて色分け表示する
ことを特徴とする半導体集積回路のフロアプラン装置。
【請求項７】
階層的に配置及び配線を実行する際に、部分回路のブロックの配置を決定する半導体集積回路のフロアプラン方法において、
論理回路の設計情報と、前記論理回路を形成する素子情報とを入力するステップと、
入力された前記設計情報及び素子情報に基づき、複数の前記ブロックを経由するタイミングパスを検出するステップと、
検出された前記タイミングパスに対して、前記ブロック間の配線長をゼロと仮定して前記タイミングパスの遅延値を計算するステップと、
前記遅延値に基づき、前記ブロックの入力端子及び出力端子を接続する前記ブロック間接続の端子対に対して、第１の観点により定められた遅延時間に対する遅延余裕度を設定するステップと、
前記遅延余裕度と配置過程における前記各端子対の仮想配線長とからなり、前記仮想配
線長の優先度を制御する目的関数を用いて前記ブロックを配置するステップとを含む
ことを特徴とする半導体集積回路のフロアプラン方法。
【請求項８】
請求項７記載の半導体集積回路のフロアプラン方法において、
前記遅延値と前記第１の観点により定められた遅延時間との差が第２の観点により定められた閾値以下となる前記タイミングパスに対して、前記ブロック間接続の負荷容量に応じてバッファを挿入するステップを備えた
ことを特徴とする半導体集積回路のフロアプラン方法。
【請求項９】
請求項７又は８記載の半導体集積回路のフロアプラン方法において、
前記入力手段により入力された前記論理回路に含まれるレジスタ転送レベルの前記ブロックに対して、前記ブロック内の端子とレジスタとの間、及び前記ブロック内の２端子間の遅延値を実現可能な最小値で見積もるステップを含む
ことを特徴とする半導体集積回路のフロアプラン方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブロック間のタイミングパスの遅延に基づきブロックの配置を決定する半導体集積回路のフロアプラン装置及びフロアプラン方法に関する。
【背景技術】
【０００２】
近年システムＬＳＩと呼ばれるように集積回路の大規模化や、半導体プロセスの微細化に伴い、ＬＳＩの設計は益々複雑化している。
【０００３】
ＬＳＩの配置配線を行う場合、階層の区別なく全体をフラット化し最適化を行う場合と、複数のブロックと呼ばれる部分回路に分割して階層的に最適化を行う場合とがある。前者の場合は、全体で最適化を図るので、小面積化実現の可能性が高く、タイミング収束性が高いという利点があるが、処理時間は長くなり、回路変更時に全体を再実行する必要があるという欠点がある。一方、後者の場合は、ブロック毎に並列処理が可能であることにより処理時間を短くすることができ、回路変更時にも全体を再実行する必要がないという利点があるが、逆に、ブロック間のタイミング収束性が悪く、面積が大きくなるといった欠点がある。
【０００４】
しかし、システムＬＳＩの設計においては複数の設計チームで各ブロックの設計を担当する場合や、また、設計効率化のためにＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）を使用する場合も多い。そのような場合には、階層的な配置配線が有効的である。
階層的配置配線の場合、詳細な配置配線の前にチップ内でのブロックの配置を決定するフロアプランを行う。ブロック間のタイミング収束や小面積化を実現するためにも、このフロアプランは非常に重要であり、微細化により配線遅延を無視できなくなってきたことから、論理設計段階あるいはレジスタ転送レベル（ＲＴＬ：Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌ）設計段階からフロアプランを行う設計環境が整いつつある。
【０００５】
フロアプランにおけるブロックの配置を決定する方法としては、ＬＳＩの仕様書を参考に、また、フロアプランツールのグラフィックユーザーインターフェイス（ＧＵＩ）で接続関係を表示しながら自動的に配置する方法がある。
【０００６】
図１０は、従来のタイミングを考慮してブロックを自動配置するフロアプラン方法の流れ図を示している。初期配置１０００における端子間接続の配線長に基づき、パス遅延計算１００１においてタイミングパスの遅延計算を行う。その計算結果は、あらかじめ定められた遅延時間を超過する部分を改善する評価式に基づき、収束判別１００２において判別され、収束しない場合は配置変更１００３においてブロックを移動させて、その座標変更による配線長変更に対する再度遅延計算が行われる。そして、この評価式が収束するまで繰り返し処理が行われる。
【０００７】
また、特許文献１に記載されているように、配置や遅延計算を繰り返すことなく、統計的配線長情報を使用して算出された配線長を用い、遅延時間を超過している経路の本数が多いブロック同士を優先して隣接させているものもある。
また、手動で配置を決定して行く場合には、ブロック間の接続本数を表示し、それを参考に進めて行く方法が主流である。更に、仮想的に移動することによる配線遅延の変化を解析することにより移動方向を決定し表示するものもあり、例えば、特許文献２に記載されているものが挙げられる。
【特許文献１】特開２０００−３３９３６４号公報（第７頁、第２図）
【特許文献２】特開２０００−２００８３５号公報（第８頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図１０に示したような一般的なタイミングドリブン配置を行うフロアプラン装置及びフロアプラン方法は、ブロック移動に伴い遅延計算を都度行う必要があり、処理時間が長くなっていた。
【０００９】
また、特許文献１のようなフロアプラン装置及びフロアプラン方法は、統計的配線長情報に基づきブロック間の配線遅延を求めているので実際の配置配線後のブロック間配線長に誤差を生じる場合がある。このように、フロアプランに大きく依存するブロック間配線長に誤差を含む場合、その誤差は自動配置の品質を落とすことになる。
【００１０】
また、ブロック間の接続本数を表示し、その本数に基づいて隣接させるブロックの優先度を判断するフロアプラン装置の場合、その表示にタイミング的な情報が含まれていないので、隣接させる必要があるブロックのうち、タイミング的な理由から隣接させなければならないブロックを見つけることは困難である。したがって、一旦配置を決定した後、タイミング解析結果に基づき配置を再検討する必要がある。
【００１１】
また、特許文献２のようなフロアプラン装置及びフロアプラン方法は、改善の為のブロックの移動毎に配線遅延を評価する必要があり、ネット数に比例してその処理時間が長くなってしまう。
【００１２】
本発明は、上記問題を解決するものであり、その目的は、配置配線後のタイミングの見直しを不要とし、また、遅延改善のためブロックを移動する度に必要となる再評価を不要とすることにより、短い処理時間で遅延時間の超過を最小化し、ブロックを最適に配置するフロアプラン装置及びフロアプラン方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記問題を解決するために、本発明では、ブロック間の配線長をゼロと仮定してブロックの配置に依存しない形式で求めた遅延値に基づいて、設計上の限界値との比較による遅延余裕度を設定することにより、配置変更に対する遅延の再計算を不要とする。また、ＲＴＬ設計段階でタイミングを考慮した遅延見積もりを行うことにより、配置決定後のタイミング解析結果に基づく再配置の検討を不要とする。
【００１４】
すなわち、請求項１記載の発明の半導体集積回路のフロアプラン装置は、階層的に配置及び配線を実行する際に、部分回路のブロックの配置を決定する半導体集積回路のフロアプラン装置において、論理回路の設計情報と前記論理回路を形成する素子情報とを入力する入力手段と、前記入力手段により入力された前記設計及び素子情報に基づき、複数の前記ブロックを経由するタイミングパスを検出するパス検出手段と、検出された前記タイミングパスに対して、前記ブロック間の配線長をゼロと仮定して前記タイミングパスの遅延値を計算する遅延計算手段と、前記遅延計算手段により算出された遅延値に基づき、前記ブロックの入力及び出力の端子を接続する前記ブロック間接続の端子対に対して、第１の観点により定められた遅延時間に対する遅延余裕度を設定する遅延余裕度設定手段とを備えたことを特徴とする。
【００１５】
また、請求項２記載の発明は、請求項１記載の半導体集積回路のフロアプラン装置において、前記遅延余裕度と配置過程における前記各端子対の仮想配線長とからなり前記仮想配線長の優先度を制御する目的関数を用いて、前記ブロックを配置する自動配置手段を備えたことを特徴とする。
【００１６】
更に、請求項３記載の発明は、請求項１記載の半導体集積回路のフロアプラン装置において、前記遅延値と前記第１の観点により定められた遅延時間との差が第２の観点により定められた閾値以下となる前記タイミングパスに対して、前記ブロック間接続の負荷容量に応じてバッファを挿入するバッファ挿入手段を備えたことを特徴とする。
【００１７】
続いて、請求項４記載の発明は、請求項１、２又は３記載の半導体集積回路のフロアプラン装置において、前記入力手段により入力された前記論理回路に含まれるレジスタ転送レベルの前記ブロックに対して、前記ブロック内の端子とレジスタとの間、及び前記ブロック内の２端子間の遅延値を実現可能な最小値で見積もるＲＴＬ見積もり手段を備えたことを特徴とする。
【００１８】
また、請求項５記載の発明は、請求項１記載の半導体集積回路のフロアプラン装置において、任意の２つの前記ブロックに対して、前記ブロック間の接続の総本数、及び前記遅延余裕度が指定値以下の接続の本数を表示する表示手段を備えたことを特徴とする。
更に、請求項６記載の発明は、請求項５記載の半導体集積回路のフロアプラン装置において、前記表示手段は、更に、前記遅延余裕度を数段階に区切り、前記各端子対間を繋ぐ線分をその遅延余裕度に応じて色分け表示することを特徴とする。
【００１９】
続いて、請求項７記載の発明の半導体集積回路のフロアプラン方法は、階層的に配置及び配線を実行する際に、部分回路のブロックの配置を決定する半導体集積回路のフロアプラン方法において、論理回路の設計情報と、前記論理回路を形成する素子情報とを入力するステップと、入力された前記設計情報及び素子情報に基づき、複数の前記ブロックを経由するタイミングパスを検出するステップと、検出された前記タイミングパスに対して、前記ブロック間の配線長をゼロと仮定して前記タイミングパスの遅延値を計算するステップと、前記遅延値に基づき、前記ブロックの入力端子及び出力端子を接続する前記ブロック間接続の端子対に対して、第１の観点により定められた遅延時間に対する遅延余裕度を設定するステップと、前記遅延余裕度と配置過程における前記各端子対の仮想配線長とからなり前記仮想配線長の優先度を制御する目的関数を用いて、前記ブロックを配置するステップとを含むことを特徴とする。
【００２０】
また、請求項８記載の発明は、請求項７記載の半導体集積回路のフロアプラン方法において、前記遅延値と前記第１の観点により定められた遅延時間との差が第２の観点により定められた閾値以下となる前記タイミングパスに対して、前記ブロック間接続の負荷容量に応じてバッファを挿入するステップを備えたことを特徴とする。
【００２１】
更に、請求項９記載の発明は、請求項７又は８記載の半導体集積回路のフロアプラン方法において、前記入力手段により入力された前記論理回路に含まれるレジスタ転送レベルの前記ブロックに対して、前記ブロック内の端子とレジスタとの間、及び前記ブロック内の２端子間の遅延値を実現可能な最小値で見積もるステップを含むことを特徴とする。
【００２２】
以上により、請求項１及び２記載の発明では、ブロック間配線長を検討する前に、ブロック間配線長をゼロと仮定してタイミングパス毎にブロック内の遅延時間を計算することにより、配置に依存しない形式で遅延余裕度を表現するので、配置変更に対する遅延の再計算が不要となり、高速に最適なブロック配置を得ることができる。
【００２３】
また、請求項３記載の発明は、タイミングパスのブロック間の遅延時間の超過原因がブロックの論理設計において外部の負荷容量を過小に設定したこと、すなわち、設計上、所定の遅延時間を過小に見積もったことにある場合に、前記論理設計とは異なる情報に基づいてあらかじめ定められた閾値と比較することにより、外部負荷が大きいことを検出し、その対処としてバッファを挿入することができるので、遅延時間超過を容易に改善でき、ブロック配置の精度を向上させて最適なブロック配置を得ることができる。
【００２４】
更に、請求項４記載の発明では、レジスタ転送レベルの設計段階でタイミングを考慮したブロック配置を行うので、その後のブロック間配線長を決定した後にタイミングのずれが生じることはなく、タイミング解析後の再検討を不要とすることが可能となる。
【００２５】
続いて、請求項５記載の発明では、ブロック間の接続総数と、配線のための遅延余裕度が少ないブロック間の接続数を視覚的に認識することができ、手動によるブロック配置を容易にする。
【００２６】
また、請求項６記載の発明では、ブロック間配線のための遅延余裕度を段階別に色分け表示するので、視覚的に余裕度の段階を認識することができ、手動によるブロック配置を容易にする。
【発明の効果】
【００２７】
以上説明したように、請求項１、２及び７記載の発明によれば、ブロック間の配線長をゼロと仮定し、配置に依存しない形式で遅延値を求め、遅延余裕度を設定するので、配置変更に対して、ブロック内の遅延を含めた再計算が不要となり、高速にブロック配置を得ることができる。
【００２８】
また、請求項３及び８記載の発明によれば、ブロックの論理設計時に外部の負荷容量が過小に設定されたことが原因で、ブロック間タイミングパスの遅延時間の超過が生じた場合において、その負荷容量の過小設定を検出してバッファを挿入するので、遅延時間の超過を容易に改善することを可能とする。
【００２９】
更に、請求項４及び９記載の発明によれば、ＲＴＬ見積もり手段を設けて、配線を決定する前のＲＴＬ設計段階でタイミングが考慮されるので、ブロック配置後にタイミングを解析して配置を再検討する必要がなくなり、フロアプランの時間短縮化が可能となる。
【００３０】
また、請求項５及び６記載の発明によれば、ブロック間の接続配線数や配線遅延余裕度が少ないブロック間の配線数の表示、又は、遅延余裕度の段階別色分け表示を行うので視覚的に確認でき、手動によるブロック配置を容易に行うことができる。
【発明を実施するための最良の形態】
【００３１】
（第１の実施の形態）
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の実施の形態に係る半導体集積回路のフロアプラン装置の全体構成を示す図である。
【００３２】
図１に示すように、本発明の半導体集積回路のフロアプラン装置は、本装置全体の制御を行うＣＰＵ１、メモリなどの内部記憶装置２、磁気ディスクなどの外部記憶装置３、ＣＲＴなどの表示装置４、キーボードやマウスなどの外部入力装置５から構成される。
【００３３】
外部記憶装置３に格納された各種プログラムや回路情報を含む各種データは内部記憶装置２に取り込まれ、そのプログラムの実行により各種データが処理され、その結果は内部記憶装置２又は外部記憶装置３に格納される。また、表示装置４は、ＣＰＵ１により生成された画像データを表示する。外部入力装置５は、ユーザからの入力を司り、その入力された情報はＣＰＵ１に送られる。この入力されたユーザ情報が送られることにより、ＣＰＵ１は、各種プログラムの実行を起動する。本実施の形態では、全体回路をブロックと呼ばれる複数の部分回路に分割して階層的に配置及び配線の最適化を行う半導体集積回路のフロアプラン装置及びフロアプラン方法を示す。
【００３４】
また、図２は図１におけるCPU１の構成の概念を示した図である。
【００３５】
図２に示される６は、論理回路の設計情報とそれを形成する素子情報を入力する入力手段、７は入力された論理回路に含まれるレジスタ転送レベルのブロックに対し、このブロック内の端子とレジスタとの間、及び、ブロック内端子と同ブロックの別の内部端子との間の遅延値を、タイミング等を考慮して実現可能な最小値で見積もるＲＴＬ見積もり手段、８は入力手段６により入力された設計情報及び素子情報に基づき複数のブロックを経由するタイミングパスを検出するパス検出手段、９はブロック間の配線長をゼロと仮定してタイミングパスの遅延値を計算する遅延計算手段、１０は算出された遅延値に基づいてブロック間接続における入力端子と出力端子との端子対に対して、論理設計上、あらかじめ定められた（第１の観点により定められた）遅延時間に対する遅延余裕度を設定する遅延余裕度設定手段、１１はブロックを配置する自動配置手段である。
【００３６】
図３は、本発明の第１の実施の形態に係る半導体集積回路のフロアプラン方法の流れ図である。
【００３７】
図３のステップ１０１は、階層構造を持つ論理回路の設計情報及び動作速度情報、また、その論理回路を形成する素子のタイミング情報及び物理情報が、入力手段６により入力される。この論理回路を形成する素子は、スタンダードセルやメモリのようにライブラリとして提供されるもの、又は、タイミングモデルを持つ階層ブロックのいずれかである。また、入力する設計情報は、それら素子の接続情報及びレジスタ転送レベル（以下、ＲＴＬとする）の機能設計情報である。
【００３８】
次に、ステップ１０２では、ＲＴＬブロックが存在しているか否かを判定し、存在している場合は、次のステップ１０３において、ＲＴＬ見積もり手段７によりＲＴＬブロック内の遅延値が見積もられる。また、ＲＴＬブロックが存在していない場合は、ステップ１０３を経由せず、ステップ１０４に進む。
【００３９】
ここで、ＲＴＬ見積もり手段７による遅延見積もりの対象となるブロックの構成について図４を用いて説明する。
【００４０】
図４において、２０はＲＴＬブロックの外形、２１及び２２は入力端子、２３及び２４は出力端子、２５及び２６はレジスタ又はラッチ、２７、２８及び２９は組合せ回路を示す。この構成において、ＲＴＬ見積もり手段７は、ＲＴＬブロック内の、（１）入力端子２１から組合せ回路２７を経由する出力端子２３へのパス、（２）レジスタ又はラッチ２５から組合せ回路２８を経由する出力端子２４へのパス、（３）入力端子２２から組合せ回路２９を経由するレジスタ又はラッチ２６へのパスの遅延時間を求める。
【００４１】
ステップ１０３では、図４のようなブロックにおいて、先ず、入力されたＲＴＬ設計記述を構文解析し、上記３種類の各入出力端子に繋がる経路を抽出し、その抽出された回路に対し、全ての経路が最小遅延で合成されるように制約条件を作成し、通常の論理合成を実行する。
【００４２】
次に、ステップ１０４では、パス検出手段８が、論理回路の接続情報及び素子のタイミング情報に基づいて、複数のブロック及びI／Ｏセルを経由するタイミングパスを検出する。
【００４３】
更に、ステップ１０５では、遅延計算手段９が、検出されたタイミングパスの遅延値を求める。この時、ブロック及びI／Oセル間の接続に関しては、配線長をゼロと仮定して、すなわち、容量及び抵抗をゼロと仮定してパスの遅延値を求める。尚、ブロック内の配線に関しては、従来と同様に、統計的情報から得られる仮想配線長を用いて、容量及び抵抗を算出することとする。
【００４４】
次に、ステップ１０６では、遅延余裕度設定手段１０は、入力した動作速度情報で定められた遅延時間からタイミングパスの遅延値を引いた値を求める。以下、この差を余裕度と呼ぶ。更に、ブロック又はＩ／Ｏセル間の接続の入力端子と出力端子との端子対に対して、その端子対を経由するタイミングパスの余裕度の最小値を、その端子対の遅延余裕度として設定する。
【００４５】
次に、ステップ１０７で、自動配置手段１１は、遅延余裕度と配置過程における各端子対の仮想配線長からなる目的関数を用い、その目的関数の値を最小化するようにブロックの配置を決定する。仮想配線長は、端子対間のマンハッタン距離とする。目的関数を、数１に示す。
【００４６】
【数１】
2005149273.tif 000003
【００４７】
数１において、αはパラメータであり、自動配置の優先度を遅延優先あるいは配線長優先かに制御することができる。例えば、前者の場合はαの値を０．５、後者の場合は１として設定すればよい。目的関数を用いた最適化手法としては、例えば、シミュレーテッド・アニーリング法（ＳＡ法）などを使用する。
【００４８】
以上のように本実施の形態によれば、ブロック間の配線長をゼロと仮定し、配置に依存しない形式で遅延値を求める遅延計算手段９と遅延余裕度設定手段１０を設けることにより、配置変更に対する遅延の再計算が不要となり、高速にブロック配置を得ることができる。また、ＲＴＬ見積もり手段７を設けることにより、ＲＴＬの設計段階でタイミングを考慮したブロック配置が可能となる。
【００４９】
（第２の実施の形態）
図７は、本発明の第２の実施の形態に係る半導体集積回路のフロアプラン装置の構成を示す図である。第１の実施の形態における図２の構成と異なるのは、遅延計算手段８の後に、バッファ挿入手段１２を設けた点である。
【００５０】
また、図６は、本発明の第２の実施の形態に係る半導体集積回路のフロアプラン方法の流れ図である。第１の実施の形態における図３と異なるのは、バッファ挿入手段１２の動作として、ステップ１０５とステップ１０６との間に、ステップ２０１からステップ２０３を設けた点である。
【００５１】
以下、図６を用いて、バッファ挿入手段１２の動作を説明する。
【００５２】
ステップ１０１からステップ１０５は、第１の実施の形態と同様である。
【００５３】
まず、ステップ２０１で、論理設計時に定められた（第１の観点により定められた）遅延時間から遅延計算手段９が求めたパス遅延値を引いて得られる余裕度が、ユーザにより指定された（第２の観点により定められた）閾値以下となるパスが存在するか否かの判定を行う。この閾値は、ブロック間の配線による遅延時間の最小値を仮定するものであり、製造プロセスに基づいて決定することができる。判定の結果、そのようなパスが存在しない場合は、ステップ１０６に進む。存在する場合は、次のステップ２０２で、そのパス上のブロックの出力端子のファンアウト数（接続の負荷容量）に基づいて、その出力端子のブロック外部にバッファを挿入する。更に、ステップ２０３で、該パスの遅延を再計算し、ステップ２０１からの処理に戻る。
【００５４】
なお、ステップ２０３の遅延再計算の結果、余裕度が負となる場合、ブロックを跨ってのゲート段数の削減が必要となり、ブロック境界部での論理最適化、ブロック分割の変更、機能設計の変更などの対処が必要となるため、その場合は、本流れ図を終了としてもよい。
【００５５】
以上のように本実施の形態によれば、バッファ挿入手段１２を設けることにより、ブロック間タイミングパスの遅延時間の超過原因がブロックの論理設計時に外部の負荷容量を過小に設定したことにある場合に容易に改善でき、ブロック配置の精度を向上し最適なブロック配置を得ることができる。
【００５６】
（第３の実施の形態）
図５は、本発明の第３の実施の形態に係る半導体集積回路のフロアプラン装置の構成を示す図である。第１の実施の形態における図２の構成と異なるのは、自動配置手段１１の代わりに表示手段１３を設けた点である。
【００５７】
表示手段１３は、各端子対に設定された遅延余裕度の値に基づいて、表示装置４に表示する描画データを作成する。
【００５８】
図８および図９は、表示手段１３により表示装置４に表示される画面の例である。
【００５９】
図８において、３１はユーザが外部入力装置５により選択したブロック、３２はその他のブロック、３３はブロック間の接続のうち遅延余裕度が指定値以下の接続本数である。ここでは、ユーザが選択したブロック３１と他のブロック３２とが接続される接続本数３３が、１０本、２３本、５３本の場合が示されている。
【００６０】
このように、表示手段１３は、任意の２ブロックに対して、該ブロック間の接続の総本数および前記遅延余裕度が指定値以下の接続の本数を表示する描画データを作成する。
【００６１】
また、図９において、３４、３５はブロック、３６は遅延余裕度により色分け表示された端子間接続（端子対間を繋ぐ線分）である。ここでは、ブロック３４とブロック３５との接続において、遅延余裕度を３段階に区切り、端子間接続３６をその遅延余裕度に応じて３色に色分けしている例が示されている。ただし、図９では、上記端子対間を繋ぐ線分の３色の色分けを便宜的に破線、実線及び点線により表している。
【００６２】
このように、表示手段１３は、ブロック端子がブロック周辺上に配置されている場合に、各端子対に設定された遅延余裕度を数段階に分け色分け表示する描画データを作成する。
【００６３】
以上のように本実施の形態によれば、表示手段１３を設けることにより、ブロック間配線のための遅延余裕度を視覚的に確認でき、手動によるブロック配置を容易にする。
【産業上の利用可能性】
【００６４】
以上説明したように、本発明にかかる半導体集積回路のフロアプラン装置及びフロアプラン方法は、ブロックの配置変更に対してブロック内の遅延時間を含めた再計算が不要となり、また、ブロック配置後のタイミング解析に対して配置を再検討する必要がなく、高速にブロック配置を得ることができるので、ブロック間のタイミングパスの遅延に基づきブロックの配置を決定するフロアプラン装置等として有用である。
【図面の簡単な説明】
【００６５】
【図１】半導体集積回路のフロアプラン装置の機器構成を示す図である。
【図２】第1の実施の形態に係る半導体集積回路のフロアプラン装置の構成を示す図である。
【図３】第1の実施の形態に係る半導体集積回路のフロアプラン方法の流れ図である。
【図４】ＲＴＬ見積もり手段の対象となる遅延見積もり箇所を示す図である。
【図５】第２の実施の形態に係る半導体集積回路のフロアプラン装置の構成を示す図である。
【図６】第２の実施の形態に係る半導体集積回路のフロアプラン方法の流れ図である。
【図７】第３の実施の形態に係る半導体集積回路のフロアプラン装置の構成を示す図である。
【図８】第３の実施の形態に係る表示手段の例１を示す図である。
【図９】第３の実施の形態に係る表示手段の例２を示す図である。
【図１０】従来のフロアプラン方法の流れ図である。
【符号の説明】
【００６６】
１    ＣＰＵ
２    内部記憶装置
３    外部記憶装置
４    表示装置
５    外部入力装置
６    入力手段
７    ＲＴＬ見積もり手段
８    パス検出手段
９    遅延計算手段
１０  遅延余裕度設定手段
１１  自動配置手段
１２  バッファ挿入手段
１３  表示手段
３３  ２ブロック間の遅延余裕度が閾値以下の接続の本数
３６  遅延余裕度により色分け表示された端子間接続
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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