(57)【要約】【課題】逆相の入力信号が供給される一対の外部端子を有効に利用して、外部端子の端子数を低減することができる半導体集積回路装置を提供する。【解決手段】半導体集積回路装置１０には、逆相の発振信号が供給される一対の発振端子Ｘ０，Ｘ１が設けられている。発振回路１１は、逆相の発振信号に基づいて動作し、インバータ回路１５を介して内部回路１４にシステムクロックを供給する。モード検出回路１２は、各発振端子Ｘ０，Ｘ１に同相の入力信号が供給されたことを検出し、検出信号ＣＯをテスト回路１３に供給する。テスト回路１３は、検出信号ＣＯによりテストモードが設定された旨を判断して、所定のテスト信号を内部回路１４に供給する。【選択図】      図１
2005207744.tif 000002
【特許請求の範囲】
【請求項１】
一対の外部端子から供給される逆相の入力信号に基づいて第１機能の回路が動作する半導体集積回路装置であって、
前記一対の外部端子に同相の入力信号が供給されたこと検出して、前記第１機能とは異なる第２機能の回路を動作させるための検出信号を出力する検出回路を備えたことを特徴とする半導体集積回路装置。
【請求項２】
外部端子として一対の発振端子と、該各発振端子から供給される逆相の発振信号に基づいて内部回路にクロックを供給する発振回路とを備えた半導体集積回路装置であって、
前記一対の発振端子に同相の入力信号が供給されたことを検出して、テストモードを設定するための検出信号を出力する検出回路を備えたことを特徴とする半導体集積回路装置。
【請求項３】
外部端子として一対の発振端子と、該各発振端子から供給される逆相の発振信号に基づいて内部回路にクロックを供給する発振回路とを備えた半導体集積回路装置であって、
前記クロックの伝達経路を切り換えて前記発振信号よりも高周波のクロックを内部回路に供給するためのクロック切り換え回路と、
前記一対の発振端子に同相の入力信号が供給されたことを検出し、その検出結果に基づいて前記クロック切り換え回路を制御する検出回路と
を備えたことを特徴とする半導体集積回路装置。
【請求項４】
外部端子として一対の発振端子と、該各発振端子から供給される逆相の発振信号に基づいて内部回路にクロックを供給する発振回路とを備えた半導体集積回路装置であって、
前記一対の発振端子のうちの少なくとも一方の端子に、前記発振信号に応じた振幅レベルの範囲外の信号レベルを持つ入力信号が供給されたことを検出して、テストモードを設定するための検出信号を出力する検出回路を備えたことを特徴とする半導体集積回路装置。
【請求項５】
前記検出回路は、前記一対の発振端子に供給される各入力信号の信号レベルをそれぞれ独立して検出することを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
前記検出回路は、前記各発振端子に供給される入力信号について、前記振幅レベルの範囲外における複数の信号レベルを検出することを特徴とする請求項４又は５に記載の半導体集積回路装置。
【請求項７】
複数対の外部端子と、該各外部端子に対応して複数の前記検出回路とを備えたことを特徴とする請求項１〜６のいずれか１項に記載の半導体集積回路装置。
【請求項８】
前記外部端子として、テストモードを設定するためのテスト端子を備えたことを特徴とする請求項１〜７のいずれか１項に記載の半導体集積回路装置。
【請求項９】
前記検出回路から出力される検出信号の出力期間をカウントするためのカウンタを含み、その出力期間に基づいて複数のテストモードの中から所定のテストモードを選択するテスト回路を備えたことを特徴とする請求項１〜８のいずれか１項に記載の半導体集積回路装置。
【請求項１０】
所定期間の経過を計測するためのカウンタを含み、その所定期間だけ動作電源を前記検出回路に供給する期間判定回路を備えたことを特徴とする請求項１〜９のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逆相の入力信号が供給される一対の外部端子を備える半導体集積回路装置に関するものである。
近年、半導体集積回路装置では、コストダウンを図るためにそのパッケージやチップ面積の小型化が進んでいる。該半導体集積回路装置のパッケージには、外部端子が設けられているが、該各外部端子を有効的に使用して外部端子の端子数を低減する技術が望まれている。
【背景技術】
【０００２】
図１６には、従来の半導体集積回路装置として、クロックジェネレータの機能を有するデバイス１を示している。このデバイス１のパッケージ２には、８個の外部端子Ｘが設けられており、そのうちの一対の外部端子（発振端子）Ｘ０，Ｘ１に水晶発振子Ｈが接続されている。その水晶発振子Ｈとデバイス内部の発振回路（図示略）とによって、所定周波数のクロックが生成される。なお、デバイス１における他の外部端子Ｘは、電源ピンや入出力ピンとして用いられている。
【０００３】
デバイス１内にパッケージングされているＩＣチップ３には、各外部端子に接続されるパッド３ａ以外に、テスト専用のパッド３ｂが形成されている。パッケージング前のＩＣチップ３において、テスト専用のパッド３ｂにテスタが接続されて、該ＩＣチップ３の動作試験が行われる。このデバイス１のように、テスト専用の外部端子（テスト端子）を削減することによりパッケージ２の小型化が図られている。しかし、このデバイス１では、ＩＣチップ３のパッケージング後においてその動作試験を行うことができない。
【０００４】
特許文献１には、テストモード設定用のテスト端子を設けることなく、半導体集積回路装置（デバイス）をテストモードに設定する技術が開示されている。この技術では、テスト時に、電源電圧の波形を制御し、その電源電圧の変動を検出することにより、テストモードが設定される。これによれば、デバイスのパッケージにテスト端子を別途設けることなく、パッケージング後のデバイスがテスト可能な状態に設定される。
【特許文献１】特開平６−３０９４７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、パッケージング後のデバイス１の動作試験を行うためには、デバイス１のパッケージ１ａに外部端子２としてテスト専用の端子を追加する必要があるが、チップ面積の増大を招いてしまう。
【０００６】
また、一般的なデバイスでは、内部回路を適切に動作させるために、所定規格内の電源電圧を供給する必要がある。従って、特許文献１のように、電源電圧を変動させてテストモードを設定するといった技術を適用することは実用的ではない。
【０００７】
本発明は上記問題点を解決するためになされたものであって、その目的は、逆相の信号を入力するための一対の外部端子を有効に利用して、外部端子の端子数を低減することができる半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明によれば、一対の外部端子から逆相の入力信号が供給され、その逆相の入力信号に基づいて第１機能の回路が動作する。また、一対の外部端子から同相の入力信号が供給されたときには、検出回路によってその同相の入力信号が検出される。そして、検出回路から出力される検出信号により、第２機能の回路が動作される。このようにすると、第１機能以外に第２機能の回路を動作させるために一対の外部端子を共通に使用することができる。
【０００９】
請求項２に記載の発明によれば、一対の発振端子から逆相の発振信号が供給され、その発振信号に基づいて発振回路が動作することにより、内部回路にクロックが供給される。また、各発振端子に同相の入力信号が供給されたときには、検出回路によってその同相の入力信号が検出され、テストモードを設定するための検出信号が出力される。このようにすると、発振回路を動作させるといった発振以外の目的として、テストモードを設定するために発振端子を共通に使用することができる。
【００１０】
請求項３に記載の発明によれば、一対の発振端子から逆相の発振信号が供給され、その発振信号に基づいて発振回路が動作することにより、内部回路にクロックが供給される。また、各発振端子に同相の入力信号が供給されたときには、検出回路によってその同相の入力信号が検出され、その検出結果に基づいてクロック切り換え回路が制御される。これにより、クロックの伝達経路が切り換えられて、発振信号よりも高周波のクロックが内部回路に供給される。このように、発振回路を動作させるといった発振以外の目的として、クロック周波数を切り換えるために発振端子を共通に使用することができる。
【００１１】
請求項４に記載の発明によれば、一対の発振端子から逆相の発振信号が供給され、その発振信号に基づいて発振回路が動作することにより、内部回路にクロックが供給される。また、一対の発振端子のうちの少なくとも一方の端子に、発振信号に応じた振幅レベルの範囲外の信号レベルを持つ入力信号が供給されたとき、検出回路によってその入力信号が検出され、テストモードを設定するための検出信号が出力される。このようにすると、発振回路を動作させるといった発振以外の目的として、テストモードを設定するために発振端子を共通に使用することができる。
【００１２】
請求項５に記載の発明によれば、検出回路により、一対の発振端子に供給される各入力信号の信号レベルがそれぞれ独立して検出されるので、検出した信号レベルの組み合わせにより複数のテストモードの設定が可能となる。
【００１３】
請求項６に記載の発明によれば、検出回路により、各発振端子に供給される入力信号について、発振信号の振幅レベルの範囲外における複数の信号レベルが検出される。この場合、その入力信号の検出レベルに基づいて、複数のテストモードの設定が可能となる。
【００１４】
請求項７に記載の発明によれば、複数対の外部端子が設けられるとともに、該外部端子に対応して複数の検出回路が設けられるので、各外部端子における入力信号の検出レベルの組み合わせに基づいて、より多くのモード設定が可能となる。
【００１５】
請求項８に記載の発明によれば、外部端子として、テストモードを設定するためのテスト端子が更に設けられる。この場合、一対の発振端子の信号レベルとテスト端子の信号レベルとに基づいて、より多くのテストモードを設定することができる。
【００１６】
請求項９に記載の発明によれば、テスト回路のカウンタにより検出回路から出力される検出信号の出力期間がカウントされ、その出力期間に基づいて複数のテストモードの中から所定のテストモードが選択される。
【００１７】
請求項１０に記載の発明によれば、期間判定回路におけるカウンタにより所定期間の経過が計測され、その所定期間だけ動作電源が検出回路に供給される。このようにすると、半導体集積回路装置における消費電力を低減することができる。
【発明の効果】
【００１８】
本発明によれば、逆相の信号を入力するための一対の外部端子を有効に利用して、外部端子の端子数を低減することができる。
【発明を実施するための最良の形態】
【００１９】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図面に従って説明する。
図１に示すように、本実施形態の半導体集積回路装置１０は、発振回路１１、モード検出回路１２、テスト回路１３、内部回路１４を含む。
【００２０】
発振回路１１は、並列に接続された抵抗１１ａとインバータ回路１１ｂとから構成され、外部端子としての発振端子Ｘ０，Ｘ１に接続されている。この発振回路１１におけるインバータ回路１１ｂは高抵抗のゲート回路である。また、その一対の発振端子Ｘ０，Ｘ１の間には水晶発振子Ｈが接続されており、該水晶発振子Ｈの両端（発振端子Ｘ０，Ｘ１）はコンデンサＣを介して低電位側電源に接続されている。そして、発振回路１１と水晶発振子Ｈとによって、所定の発振周波数のシステムクロックが生成され、そのシステムクロックは、インバータ回路１５を介して内部回路１４に供給される。内部回路１４は、そのシステムクロックに基づいたタイミングで動作する。
【００２１】
モード検出回路１２は、インバータ回路１６、ナンド回路１７、ローパスフィルタ（ＬＰＦ）１８、コンパレータ１９を含み、各発振端子Ｘ０，Ｘ１の信号レベルを検出して、検出レベルに応じたモード判定信号（検出信号）ＣＯをテスト回路１３に供給する。
【００２２】
詳しくは、発振端子Ｘ０がインバータ回路１６を介してナンド回路１７の第１入力端子に接続され、発振端子Ｘ１がインバータ回路１５を介してナンド回路１７の第２入力端子に接続されている。なお、インバータ回路１５とインバータ回路１６は、ヒステリシス特性を持つヒステリシスインバータ回路である。
【００２３】
また、ナンド回路１７の出力端子はＬＰＦ１８の入力端子に接続され、ＬＰＦ１８の出力端子はコンパレータ１９の入力端子に接続されている。さらに、コンパレータ１９の出力端子がテスト回路１３に接続されており、コンパレータ１９の出力信号が判定信号ＣＯとしてテスト回路１３に供給される。テスト回路１３は、モード検出回路１２からの判定信号ＣＯに基づいて、所定パターンのテスト信号を生成し、そのテスト信号により内部回路１４を動作させる。
【００２４】
図２は、半導体集積回路装置１０の通常時の動作波形図であり、図３は、テスト時の動作波形図である。なお、各波形図においては、発振端子Ｘ０，Ｘ１、インバータ回路１６の出力ノードＮ１、インバータ回路１５の出力ノードＮ２、ナンド回路１７の出力ノードＮ３、及びＬＰＦ１８の出力ノードＮ４、及び判定信号ＣＯの各信号レベルを示している。
【００２５】
先ず、半導体集積回路装置１０の通常時の動作について説明する。
図１及び図２に示すように、各発振端子Ｘ０，Ｘ１には、水晶発振子Ｈによる略正弦波形状の発振信号がそれぞれ逆相の信号レベルで供給される。水晶発振子Ｈの発振信号は、インバータ回路１１ｂで増幅され、さらに、インバータ回路１５を介してシステムクロックとして内部回路１４に供給される。
【００２６】
インバータ回路１６は、発振端子Ｘ０の信号レベルを反転した信号を出力ノードＮ１に出力し、インバータ回路１５は、発振端子Ｘ１の信号レベルを反転した信号を出力ノードＮ２に出力する。ここで、インバータ回路１６の出力ノードＮ１がＨレベルとなるとき、インバータ回路１５の出力ノードＮ２はＬレベルとなり、インバータ回路１６の出力ノードＮ１がＬレベルとなるとき、インバータ回路１５の出力ノードＮ２はＨレベルとなる。
【００２７】
従って、ナンド回路１７の各入力信号は、いずれか一方がＬレベルであるため、出力ノードＮ３はＨレベルとなる。各インバータ回路１５，１６における出力レベルの反転タイミングは、回路特性によって若干ずれる場合がある。その場合には、ナンド回路１７の出力ノードＮ３にはＬレベルのノイズが出力されてしまうが、ＬＰＦ１８によってそのノイズが除去される。その結果、ＬＰＦ１８の出力ノードＮ４はＨレベル（高電位側の電源電圧Ｖｃｃ）に維持される。そして、コンパレータ１９は、そのノードＮ４の信号レベルを基準レベル（具体的には、２／３Ｖｃｃ）と比較し、その比較結果としてＨレベルの判定信号ＣＯをテスト回路１３に供給する。テスト回路１３は、Ｈレベルの判定信号ＣＯに基づいて通常の動作モードである旨を判断し、テスト回路１３の動作を停止する。
【００２８】
次に、半導体集積回路装置１０のテスト時の動作について説明する。なお、このテスト時には、図４に示すように、各発振端子Ｘ０，Ｘ１にＬＳＩテスタ２０が接続される。そして、図３及び図４に示すように、各発振端子Ｘ０，Ｘ１にはＬＳＩテスタ２０から同相の入力信号が供給される。この入力信号は、Ｈレベルの期間とＬレベルの期間が等しいパルス信号（デューティ比＝５０％の信号）であり、インバータ回路１５を介してシステムクロックとして内部回路１４に供給される。
【００２９】
また、発振回路１１における高抵抗のインバータ回路１１ｂは無視することができ、インバータ回路１５とインバータ回路１６には同相の入力信号が供給される。入力信号は各インバータ回路１５，１６で反転され、各出力ノードＮ１，Ｎ２は同じレベルとなる。そして、各出力ノードＮ１，Ｎ２がＨレベルであるとき、ナンド回路１７の出力ノードＮ３はＬレベルとなり、各出力ノードＮ１，Ｎ２がＬレベルであるとき、ナンド回路１７の出力ノードＮ３はＨレベルとなる。ナンド回路１７の出力信号は、ＬＳＩテスタ２０の入力信号に基づき５０％のデューティ比となるため、ＬＰＦ１８の出力ノードＮ４は、その信号レベルが低下してＨレベルとＬレベルの中間の電位レベル（＝０．５Ｖｃｃ）となる。
【００３０】
コンパレータ１９は、そのノードＮ４の信号レベルを基準レベル（＝２／３Ｖｃｃ）と比較し、その比較結果としてＬレベルの判定信号（検出信号）ＣＯをテスト回路１３に供給する。テスト回路１３は、Ｌレベルの判定信号に基づいてテストモードである旨を判断する。そして、テスト回路１３は、所定のテスト信号を生成して、該テスト信号に基づいて内部回路１４を動作させることにより、内部回路１４が正常に動作するか否かを確認する。
【００３１】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）一対の発振端子Ｘ０，Ｘ１にＬＳＩテスタ２０から同相の入力信号が供給されたとき、モード検出回路１２によってその入力信号が検出されて、テストモードを設定するためのＬレベルの判定信号ＣＯが出力される。このとき、テスト回路１３は、その判定信号ＣＯに基づいてテストモードである旨を判断することができる。また、内部回路１４にはその入力信号の周波数に応じたシステムクロックを供給することができる。このように、半導体集積回路装置１０では、発振回路１１を動作させるといった発振以外の目的としてテストモードを設定するために発振端子Ｘ０，Ｘ１を共通に使用することができる。従って、半導体集積回路装置１０にテスト専用の外部端子（テスト端子）を設けることなく、テストモードを設定して内部回路１４の動作確認を行うことができるため、半導体集積回路装置１０の端子数を削減できる。これにより、半導体集積回路装置１０の小型化が可能となり、製造コストを低減することができる。
【００３２】
（２）通常のマイクロコントローラなどにおいては、発振端子Ｘ０，Ｘ１が設けられているため、本実施形態の半導体集積回路装置１０のように、発振端子Ｘ０，Ｘ１にテスト端子の機能を付加すると、端子数を低減する上で実用上好ましいものとなる。
【００３３】
（第２実施形態）
以下、本発明を具体化した第２実施形態を説明する。但し、本実施形態において、上述した第１実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００３４】
図５に示すように、本実施形態の半導体集積回路装置２１は、発振回路１１、モード検出回路２２、スイッチ回路２３、内部回路１４を含む。
本実施形態においても第１実施形態と同様に、通常時には、発振回路１１と各発振端子Ｘ０，Ｘ１に接続された水晶発振子Ｈとによって、所定周波数（例えば、１ＭＨｚ）のシステムクロックが生成される。そのシステムクロックは、インバータ回路１５とスイッチ回路２３とを介して内部回路１４に供給される。
【００３５】
また、半導体集積回路装置２１のテスト時には、各発振端子Ｘ０，Ｘ１にＬＳＩテスタ２０が接続され、該ＬＳＩテスタ２０から同相の入力信号が供給される。この入力信号は、通常時のシステムクロックの周波数（１ＭＨｚ）よりも高い周波数（例えば、５０ＭＨｚ）である。モード検出回路２２は、インバータ回路２４，２５，２６、ノア回路２７、ＬＰＦ１８を含み、同相の入力信号が各発振端子Ｘ０，Ｘ１に供給されていることを検出する。
【００３６】
通常時にシステムクロックを伝達するインバータ回路１５は、１ＭＨｚの低周波数で動作するよう設計されたゲート回路であるため、ＬＳＩテスタ２０から入力される高周波の入力信号をシステムクロックとして伝達することができない。よって、本実施形態の半導体集積回路装置２１には、高周波用の信号伝達回路として、ナンド回路２８とインバータ回路２９とが設けられており、各回路２８，２９を介してＬＳＩテスタ２０から供給される高周波の入力信号がシステムクロックとして伝達される。
【００３７】
具体的に、発振端子Ｘ０はインバータ回路２４を介してノア回路２７の第１入力端子に接続され、発振端子Ｘ１はインバータ回路１５を介してノア回路２７の第２入力端子に接続されている。また、ノア回路２７の出力端子はＬＰＦ１８の入力端子に接続され、ＬＰＦ１８の出力端子はインバータ回路２５の入力端子に接続されている。さらに、インバータ回路２５の出力端子はインバータ回路２６の入力端子に接続されている。
【００３８】
そして、インバータ回路２５の出力信号がスイッチ回路２３に供給され、インバータ回路２６の出力信号がナンド回路２８の第１入力端子に供給される。このナンド回路２８の第２入力端子は発振端子Ｘ０に接続され、ナンド回路２８の出力端子はインバータ回路２９の入力端子に接続されている。
【００３９】
モード検出回路２２がテストモード（各発振端子Ｘ０，Ｘ１に供給される同相の入力信号）を検出したとき、インバータ回路２５の出力信号によりスイッチ回路２３が制御され、インバータ回路２９がスイッチ回路２３を介して内部回路１４に接続される。このとき、ＬＳＩテスタ２０からの高周波の入力信号がナンド回路２８、インバータ回路２９、及びスイッチ回路２３を介して内部回路１４に供給される。従って、テスト時における内部回路１４は、通常時よりも高周波のシステムクロックに基づいたタイミングで動作する。
【００４０】
図６は、半導体集積回路装置２１の通常時の動作波形図であり、図７は、テスト時の動作波形図である。なお、各波形図においては、発振端子Ｘ０，Ｘ１、インバータ回路２４の出力ノードＮ１、インバータ回路１５の出力ノードＮ２、ノア回路２７の出力ノードＮ３、ＬＰＦ１８の出力ノードＮ４、インバータ回路２５の出力ノードＮ５、及びインバータ回路２９の出力ノードＮ６における各信号レベルを示している。
【００４１】
先ず、半導体集積回路装置２１の通常時の動作について説明する。
図５及び図６に示すように、各発振端子Ｘ０，Ｘ１には、水晶発振子Ｈによる略正弦波形状の発振信号がそれぞれ逆相の信号レベルで供給される。インバータ回路２４は、発振端子Ｘ０の信号レベルを反転した信号を出力ノードＮ１に出力し、インバータ回路１５は、発振端子Ｘ１の信号レベルを反転した信号を出力ノードＮ２に出力する。ここで、インバータ回路２４の出力ノードＮ１がＨレベルとなるとき、インバータ回路１５の出力ノードＮ２はＬレベルとなり、インバータ回路２４の出力ノードＮ１がＬレベルとなるとき、インバータ回路１５の出力ノードＮ２はＨレベルとなる。
【００４２】
従って、ノア回路２７の各入力信号は、いずれか一方がＨレベルであるため、出力ノードＮ３はＬレベルとなり、ＬＰＦ１８の出力ノードＮ４もＬレベルとなる。またこのとき、インバータ回路２５の出力ノードＮ５がＨレベルとなり、インバータ回路２６を介してＬレベルの信号がナンド回路２８の第１入力端子に供給される。このため、ナンド回路２８は、その第２入力端子（発振端子Ｘ０）の信号レベルにかかわらず、常にＨレベルの信号を出力し、インバータ回路２９の出力ノードＮ６がＬレベルとなる。
【００４３】
ここで、モード検出回路２２におけるインバータ回路２５の出力ノードＮ５からＨレベルの信号がスイッチ回路２３に供給されることで、該スイッチ回路２３内の伝達経路がインバータ回路１５側に切り換えられる。これにより、発振回路１１から出力される発振信号がインバータ回路１５及びスイッチ回路２３を介してシステムクロックとして内部回路１４に供給される。
【００４４】
次に、半導体集積回路装置２１のテスト時の動作について説明する。
図７に示すように、各発振端子Ｘ０，Ｘ１にはＬＳＩテスタ２０から同相の入力信号が供給される。この入力信号は、通常時のクロック周波数（１ＭＨｚ）よりも高い周波数（５０ＭＨｚ）のパルス信号である。
【００４５】
テスト時には、ＬＳＩテスタ２０から供給される同相の入力信号が各インバータ回路１５，２４で反転されるため、各出力ノードＮ１，Ｎ２は同じレベルになる。各ノードＮ１，Ｎ２がＨレベルであるとき、ノア回路２７の出力ノードＮ３はＬレベルとなり、各ノードＮ１，Ｎ２がＬレベルであるとき、ノア回路２７の出力ノードＮ３はＨレベルとなる。これにより、ＬＰＦ１８の出力ノードＮ４は、その信号レベルが上昇してＨレベルとＬレベルの中間の電位レベル（＝０．５Ｖｃｃ）となり、インバータ回路２５の出力ノードＮ５がＬレベルとなる。
【００４６】
具体的に、インバータ回路２５は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなるゲート回路であり、該各トランジスタの駆動能力比を調整することで、そのしきい値電圧が０．３Ｖｃｃに設定されている。従って、インバータ回路２５は、その入力レベル（出力ノードＮ４の信号レベル）が０．３Ｖｃｃ以上となると、Ｌレベルの信号を出力する。そして、インバータ回路２５からＬレベルの信号がスイッチ回路２３に供給されることで、該スイッチ回路２３内の伝達経路がインバータ回路２９側に切り換えられる。
【００４７】
また、ナンド回路２８の第１入力端子には、インバータ回路２６を介してＨレベルの信号が供給される。そのため、ナンド回路２８は、発振端子Ｘ０から第２入力端子に供給される入力信号を反転して出力する。そして、そのナンド回路２８の出力信号はインバータ回路２９でさらに反転される。
【００４８】
従って、インバータ回路２９の出力ノードＮ６には、ＬＳＩテスタ２０から発振端子Ｘ０に供給される高周波の入力信号が伝達されることとなる。その出力ノードＮ６に伝達された入力信号がスイッチ回路２３を介してシステムクロックとして内部回路１４に供給され、そのシステムクロックに基づいて内部回路１４が正常に動作するか否かが確認される。
【００４９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）モード検出回路２２により、同相の入力信号が各発振端子Ｘ０，Ｘ１に供給されたことが検出され、その検出結果に基づいてスイッチ回路２３が制御される。これにより、システムクロックの伝達経路が切り換えられて、発振信号よりも高周波のシステムクロックが内部回路１４に供給される。そして、その高周波のシステムクロックに基づくタイミングで内部回路１４が正常に動作するか否かを確認することができる。このように、発振回路１１を動作させるといった発振以外の目的として、クロック周波数を切り換えるために発振端子Ｘ０，Ｘ１を共通に使用することができる。
【００５０】
（第３実施形態）
以下、本発明を具体化した第３実施形態を説明する。
図８に示すように、本実施形態の半導体集積回路装置３１において、発振回路１１、テスト回路１３、及び内部回路１４の構成は第１実施形態と同じであり、モード検出回路３２の構成が第１実施形態と相違する。以下、その相違点を中心に説明する。
【００５１】
本実施形態のモード検出回路３２は、基準電源回路３３、コンパレータ３４、ノイズフィルタ３５、ノア回路３６、インバータ回路３７とを含む。このモード検出回路３２において、コンパレータ３４の非反転入力端子は発振端子Ｘ０に接続され、コンパレータ３４の反転入力端子は基準電源回路３３に接続されている。コンパレータ３４は、発振端子Ｘ０の信号レベルと基準電源回路３３から出力される基準電圧Ｖｒｅｆ（具体的には、４．５Ｖ）とを比較して、信号レベルが基準電圧Ｖｒｅｆよりも高い場合にＨレベルの信号を出力し、信号レベルが基準電圧Ｖｒｅｆよりも低い場合にＬレベルの信号を出力する。
【００５２】
コンパレータ３４の出力端子は、ノア回路３６の第１入力端子に接続されるとともに、抵抗、ダイオード、コンデンサからなるノイズフィルタ３５を介してノア回路３６の第２入力端子に接続されている。ノア回路３６の出力端子はインバータ回路３７の入力端子に接続され、そのインバータ回路３７の出力端子がテスト回路１３に接続されている。
【００５３】
図９は、半導体集積回路装置３１の通常時の動作波形図であり、図１０は、テストモード時の動作波形図である。なお、各波形図においては、発振端子Ｘ０、インバータ回路１５の出力ノードＮ１、コンパレータ３４の出力ノードＮ２、ノイズフィルタ３５の出力ノードＮ３、及びインバータ回路３７の出力ノードＮ４の各信号レベルを示している。
【００５４】
図９に示すように、発振端子Ｘ０における発振信号は、低電位側の電源電圧（＝０Ｖ）と高電位側の電源電圧（＝５Ｖ）に対して１Ｖ〜４Ｖの電位レベルで振幅する。また、発振端子Ｘ１における発振信号は、発振端子Ｘ０の逆相の信号であり、インバータ回路１５は、発振端子Ｘ１での発振信号を反転して出力ノードＮ１に出力する。この出力ノードＮ１に出力される信号がシステムクロックとして内部回路１４に供給される。
【００５５】
発振端子Ｘ０からコンパレータ３４に供給される発振信号は、基準電圧Ｖｒｅｆよりも低いため、コンパレータ３４の出力ノードＮ２はＬレベルに維持される。またこのとき、ノイズフィルタ３５の出力ノードＮ３もＬレベルとなるため、ノア回路３６はＨレベルの出力信号を出力し、該出力信号がインバータ回路３７で反転されるため出力ノードＮ４はＬレベルとなる。テスト回路１３は、モード検出回路３２（インバータ回路３７）からのＬレベルの信号に基づいて通常の動作モードである旨を判断し、テスト回路１３の動作を停止する。
【００５６】
半導体集積回路装置３１のテスト時には、発振端子Ｘ０にＬＳＩテスタ２０が接続され、図１０に示すように、所定周波数の入力信号が供給される。この入力信号はインバータ回路１１ｂで反転され、インバータ回路１５で更に反転される。従って、インバータ回路１５から出力ノードＮ１に出力される信号は、発振端子Ｘ０の入力信号と同相の信号となり、その信号がシステムクロックとして内部回路１４に供給される。
【００５７】
また、ＬＳＩテスタ２０から発振端子Ｘ０に供給される入力信号は、そのＨレベルが基準電圧Ｖｒｅｆ（＝４．５Ｖ）よりも高い５Ｖである。そのため、コンパレータ３４は、入力信号がＨレベルであるとき、出力ノードＮ２をＨレベルとし、入力信号がＬレベルである場合には、出力ノードＮ２をＬとする。
【００５８】
出力ノードＮ２がＨレベルであるとき、その信号レベルは、ノイズフィルタ３５のダイオードを通じて出力ノードＮ３に伝達される。一方、出力ノードＮ２がＬレベルとなる場合、その信号レベルは、ノイズフィルタ３５のダイオードでカットオフされるため、出力ノードＮ３の電位レベルは、コンデンサと抵抗とで定まる所定の時定数に応じて徐々に低下する。従って、ノア回路３６は、Ｌレベルの出力信号を出力し、該出力信号がインバータ回路３７で反転されて出力ノードＮ４はＨレベルとなる。
【００５９】
テスト回路１３は、モード検出回路３２（インバータ回路３７）からのＨレベルの検出信号に基づいてテストモードである旨を判断する。そして、テスト回路１３は、所定のテスト信号を生成して、該テスト信号に基づいて内部回路１４を動作させることにより、内部回路１４が正常に動作するか否かを確認する。
【００６０】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）発振端子Ｘ０には、通常時に供給される発振信号の振幅レベルよりも高い信号レベルの入力信号がＬＳＩテスタ２０から供給され、モード検出回路３２において、そのＬＳＩテスタ２０からの入力信号が検出されてＨレベルの検出信号がテスト回路１３に供給される。このとき、テスト回路１３は、その検出信号に基づいてテストモードである旨を判断することができる。従って、本実施形態の半導体集積回路装置３１でも、上記第１実施形態と同様に、テスト端子を設けることなくテストモードを設定して内部回路１４の動作確認を行うことができる。
【００６１】
（第４実施形態）
以下、本発明を具体化した第４実施形態を説明する。
図１１には、本実施形態の半導体集積回路装置４１を示している。この半導体集積回路装置４１において、モード検出回路４２の構成が上記第３実施形態と相違する。すなわち、上記第３実施形態のモード検出回路３２は、一方の発振端子Ｘ０の信号レベルを検出する回路であったが、本実施形態のモード検出回路４２は、各発振端子Ｘ０，Ｘ１の信号レベルを検出する回路である。
【００６２】
図１１に示すように、モード検出回路４２には、図８のモード検出回路３２の各回路に対して、コンパレータ３４、ノイズフィルタ３５、ノア回路３６、インバータ回路３７が更に追加されている。つまり、モード検出回路４２では、コンパレータ３４、ノイズフィルタ３５、ノア回路３６、インバータ回路３７がそれぞれ２つ設けられている。そして、一方のコンパレータ３４の非反転入力端子が発振端子Ｘ０に接続され、他方のコンパレータ３４の非反転入力端子が発振端子Ｘ１に接続され、各コンパレータ３４の反転入力端子が基準電源回路３３に接続されている。また、コンパレータ３４とノイズフィルタ３５とノア回路３６とインバータ回路３７とにおける各回路の接続は、第３実施形態のモード検出回路３２と同じである。
【００６３】
従って、ＬＳＩテスタ２０から各発振端子Ｘ０，Ｘ１に供給する入力信号について、各信号レベルを制御することにより、モード検出回路４２では各信号レベルが検出され、その検出結果に応じた検出信号Ｓ１，Ｓ２がモード検出回路４２（各インバータ回路３７）からテスト回路１３に供給される。
【００６４】
ここで、例えば、ＬＳＩテスタ２０から一方の発振端子Ｘ０に０Ｖ〜５Ｖで振幅する入力信号を供給し、他方の発振端子Ｘ１に１Ｖ〜４Ｖで振幅する入力信号を供給すると、モード検出回路４２からＨレベルの検出信号Ｓ１とＬレベルの検出信号Ｓ２が出力される。このとき、テスト回路１３は、各信号レベルの組み合わせに基づいて第１テストモードと判断し、そのモードに応じたテストパターンのテスト信号を内部回路１４に供給する。
【００６５】
また、ＬＳＩテスタ２０から一方の発振端子Ｘ０に１Ｖ〜４Ｖで振幅する入力信号を供給し、他方の発振端子Ｘ１に０Ｖ〜５Ｖで振幅する入力信号を供給すると、モード検出回路４２からＬレベルの検出信号Ｓ１とＨレベルの検出信号Ｓ２が出力される。このとき、テスト回路１３は、各信号レベルに基づいて第２テストモードと判断し、そのモードに応じたテストパターンのテスト信号を内部回路１４に供給する。
【００６６】
さらに、ＬＳＩテスタ２０から各発振端子Ｘ０，Ｘ１に０Ｖ〜５Ｖで振幅する入力信号を供給すると、モード検出回路４２からＨレベルの検出信号Ｓ１，Ｓ２が出力される。このとき、テスト回路１３は、各信号レベルに基づいて第３テストモードと判断し、そのモードに応じたテストパターンのテスト信号を内部回路１４に供給する。
【００６７】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）モード検出回路４２において、各発振端子Ｘ０，Ｘ１における入力信号のレベルがそれぞれ独立して検出され、検出結果に応じた検出信号Ｓ１，Ｓ２がテスト回路１３に供給される。そして、テスト回路１３では、その検出信号Ｓ１，Ｓ２の信号レベルに応じた動作モード（通常の動作モードと３種類のテストモード）が判断される。このように、本実施形態の半導体集積回路装置４１では、テスト端子を設けることなく、複数のテストモードを設定することができる。
【００６８】
（第５実施形態）
以下、本発明を具体化した第５実施形態を説明する。
図１２には、本実施形態の半導体集積回路装置４３を示している。この半導体集積回路装置４３において、モード検出回路４４の構成が上記第４実施形態と相違する。すなわち、モード検出回路４４は、第１及び第２の基準電源回路３３ａ，３３ｂと、第１〜第４のコンパレータ３４ａ〜３４ｄとを含む。なお、図１２におけるモード検出回路４４では、各コンパレータ３４ａ〜３４ｄに対応して設けられる回路（図１１のノイズフィルタ３５、ノア回路３６、及びインバータ回路３７）の図示を省略している。
【００６９】
本実施形態において、第１のコンパレータ３４ａは、その非反転入力端子が発振端子Ｘ０に接続され、反転入力端子が第１の基準電源回路３３ａに接続されている。第１のコンパレータ３４ａは、発振端子Ｘ０の信号レベルと第１の基準電源回路３３ａから出力される第１基準電圧Ｖｒｅｆ１（＝４．５Ｖ）とを比較して、信号レベルが基準電圧Ｖｒｅｆ１よりも高い場合にＨレベルの信号を出力し、信号レベルが基準電圧Ｖｒｅｆ１よりも低い場合にＬレベルの信号を出力する。
【００７０】
第２のコンパレータ３４ｂは、その非反転入力端子が発振端子Ｘ１に接続され、反転入力端子が第１の基準電源回路３３ａに接続されている。第２のコンパレータ３４ｂは、発振端子Ｘ１の信号レベルと第１の基準電源回路３３ａから出力される第１基準電圧Ｖｒｅｆ１（＝４．５Ｖ）とを比較して、信号レベルが基準電圧Ｖｒｅｆ１よりも高い場合にＨレベルの信号を出力し、信号レベルが基準電圧Ｖｒｅｆ１よりも低い場合にＬレベルの信号を出力する。
【００７１】
第３のコンパレータ３４ｃは、その反転入力端子が発振端子Ｘ０に接続され、非反転入力端子が第２の基準電源回路３３ｂに接続されている。第３のコンパレータ３４ｃは、発振端子Ｘ０の信号レベルと第２の基準電源回路３３ｂから出力される第２基準電圧Ｖｒｅｆ２（＝０．５Ｖ）とを比較して、信号レベルが基準電圧Ｖｒｅｆ２よりも低い場合にＨレベルの信号を出力し、信号レベルが基準電圧Ｖｒｅｆ２よりも高い場合にＬレベルの信号を出力する。
【００７２】
第４のコンパレータ３４ｄは、その反転入力端子は発振端子Ｘ１に接続され、非反転入力端子が第２の基準電源回路３３ｂに接続されている。第４のコンパレータ３４ｄは、発振端子Ｘ１の信号レベルと第２基準電圧Ｖｒｅｆ２（＝０．５Ｖ）とを比較して、信号レベルが基準電圧Ｖｒｅｆ２よりも低い場合にＨレベルの信号を出力し、信号レベルが基準電圧Ｖｒｅｆ２よりも高い場合にＬレベルの信号を出力する。
【００７３】
このモード検出回路４２において、図示しないノイズフィルタ３５、ノア回路３６、インバータ回路３７の回路接続は、第３実施形態と同じであり、各コンパレータ３４ａ〜３４ｄの比較結果に応じて４つの検出信号がテスト回路１３に供給される。
【００７４】
具体的には、発振端子Ｘ０の入力信号を１Ｖ〜４Ｖで振幅させる場合と、１Ｖ〜５Ｖで振幅させる場合と、０Ｖ〜４Ｖで振幅させる場合と、０〜５Ｖで振幅させる場合とにおいて、それぞれ信号レベルの組み合わせが異なる検出信号がテスト回路１３に供給される。また、発振端子Ｘ１に供給する入力信号についても、同様に入力信号の振幅レベルを制御することにより、信号レベルの組み合わせが異なる検出信号がテスト回路１３に供給される。そして、各コンパレータ３４ａ〜３４ｄの比較結果により生成される４つの検出信号に基づいて、テスト回路１３は複数種類のテストモードを判断する。そして、そのモードに応じたパターンのテスト信号がテスト回路１３から内部回路１４に供給されることで、内部回路１４が正常に動作するか否かが確認される。
【００７５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）モード検出回路４４では、ＬＳＩテスタ２０から各発振端子Ｘ０，Ｘ１に供給される入力信号について、通常の発振信号の振幅レベルよりも高い信号レベルと、低い信号レベルとが検出される。そして、その入力信号の検出レベルの組み合わせに基づいて、複数（１６種類）の動作モードを設定することができる。
【００７６】
（第６実施形態）
以下、本発明を具体化した第６実施形態を説明する。
図１３には本実施形態のテスト回路５１を示している。本実施形態の半導体集積回路装置において、テスト回路５１以外の他の回路構成（発振回路１１、モード検出回路１２、内部回路１４）は、第１実施形態と同じである。
【００７７】
テスト回路５１は、カウンタ５２と選択回路５３と第１〜第３の出力回路５４〜５６とを含み、ＬＳＩテスタ２０から発振端子Ｘ０，Ｘ１に供給される同相の入力信号の供給期間をカウントし、そのカウント結果に応じたテストモードを設定する。
【００７８】
具体的に、ＬＳＩテスタ２０によって、所定期間だけ同相の入力信号を各発振端子Ｘ０，Ｘ１に供給した後、逆相の入力信号を供給する。この場合、モード検出回路１２の判定信号ＣＯは、同相の入力信号が供給されている期間はＬレベルとなり、逆相の入力信号が供給されるとＨレベルとなる。カウンタ５２は、モード検出回路１２から出力されるＬレベルの判定信号（検出信号）ＣＯの出力期間をカウントする。そして、選択回路５３は、カウンタ５２のカウント値に基づいて、第１〜第３の出力回路５４〜５６のいずれか１つを選択し、選択した出力回路から所定パターンのテスト信号を出力させる。
【００７９】
このように、テスト回路５１において、選択する第１〜第３の出力回路５４〜５６を切り換えることにより、異なるパターンのテスト信号が内部回路１４に供給される。そして、該テスト信号に基づいて内部回路１４を動作させることにより、内部回路１４が正常に動作するか否かが確認される。
【００８０】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）モード検出回路１２から出力されるＬレベルの判定信号ＣＯの出力期間をカウントし、その出力期間に基づいて複数のテストモードを設定することができる。この場合も、半導体集積回路装置にはテスト端子を設ける必要がなく、パッケージの小型化が可能となる。
【００８１】
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態において、モード検出回路１２，２２，３２，４２，４４を所定の検出期間だけ動作させるように構成してもよい。具体的には、図１４に示すように、モード検出回路１２に動作電源を供給する電源経路の途中に期間判定回路６１を設ける。期間判定回路６１には、例えばカウンタが設けられ、そのカウンタによって、半導体集積回路装置１０の起動後からの経過時間を計測し、所定期間（レジスタ６２に設定されたカウント値）が経過するまで、モード検出回路１２に動作電源を供給する。このように構成すると、モード検出回路１２は、起動後の所定期間だけしか電流を消費しないので、消費電力を低減することができる。また、期間判定回路６１にワンショット回路を設け、そのワンショット回路により、所定の期間だけ動作電源を供給するよう構成してもよい。
【００８２】
・上記各実施形態の半導体集積回路装置１０，２１，３１，４１，４３には、１対の発振端子Ｘ０，Ｘ１が設けられていたが、図１５のように２対の発振端子Ｘ０，Ｘ１，Ｘ２，Ｘ３（メインとサブの発振回路）が設けられている半導体集積回路装置７１も実用化されている。この半導体集積回路装置７１のように、２対以上の発振端子（複数の発振回路）が設けられる場合、各発振回路のそれぞれにモード検出回路１２を設けて、テストモードを設定するよう構成してもよい。このようにすると、複数のテストモードを設定することができる。
【００８３】
・第１実施形態のモード検出回路１２では、コンパレータ１９を用いてＬＰＦ１８の出力レベルを判定するものであったが、コンパレータ１９に代えてＡ／Ｄコンバータで実際の電圧値を読み込むことで、ＬＰＦ１８の出力レベルを判定してもよい。
【００８４】
・第１実施形態のモード検出回路１２において、ＬＰＦ１８及びコンパレータ１９の代わりに、出力ノードＮ３のパルス幅を検出する回路を設け、そのパルス幅によってテストモードを検出する構成としてもよい。
【００８５】
・上記各実施形態の半導体集積回路装置１０，２１，３１，４１，４３において、テスト端子を別途設けてもよい。この場合、テスト端子の入力信号と、上述した各発振端子Ｘ０，Ｘ１に供給する入力信号との信号レベルの組み合わせによって、設定可能なテストモードを増やすことができる。
【００８６】
・上記各実施形態において、各発振端子Ｘ０，Ｘ１に供給する入力信号のレベルによってテストモードを設定したとき、発振端子以外の別の外部端子への入力信号を制御することで、複数のテストモードの中から所定のモードを設定する構成としてもよい。
【００８７】
・上記各実施形態では、発振端子Ｘ０，Ｘ１の入力信号の信号レベルをモード検出回路で検出し、その検出結果によってテストモードを設定する構成であるが、これに限定されるものではない。例えば、モード検出回路１２の検出結果によって、テストモード以外の別の動作モードに切り換える回路構成としてもよい。
【００８８】
・第１及び第２実施形態におけるモード検出回路１２，２２は、発振端子Ｘ０，Ｘ１に供給される同相の入力信号を検出する回路構成であればよく、各ゲート回路（インバータ回路１６やノア回路１７など）の論理を適宜変更してもよい。
【００８９】
・上記各実施形態では、各発振端子Ｘ０，Ｘ１の入力信号の信号レベルに基づいて、テストモードを設定するものであるが、これ以外に、入力信号のパルス幅（信号のデューティ比）に基づいてテストモードを設定する構成としてもよい。すなわち、テスト時には、通常時の入力信号（デューティ比が５０％の信号）とは異なるデューティ比の入力信号をＬＳＩテスタ２０から供給し、そのデューティ比をモード検出回路で検出する。そして、そのデューティ比に応じた検出信号をモード検出回路からテスト回路に供給する。このように構成しても、半導体集積回路装置にテスト端子を設けることなくテストモードを設定することができる。
【００９０】
・上記各実施形態では、逆相の入力信号が供給される一対の外部端子として発振端子Ｘ０，Ｘ１に適用するものであったが、その発振端子以外に、逆相の通信信号が供給される一対の通信端子に適用してもよい。
【００９１】
上記各実施形態から把握できる技術的思想を以下に記載する。
（付記１）一対の外部端子から供給される逆相の入力信号に基づいて第１機能の回路が動作する半導体集積回路装置であって、
前記一対の外部端子に同相の入力信号が供給されたこと検出して、前記第１機能とは異なる第２機能の回路を動作させるための検出信号を出力する検出回路を備えたことを特徴とする半導体集積回路装置。
（付記２）外部端子として一対の発振端子と、該各発振端子から供給される逆相の発振信号に基づいて内部回路にクロックを供給する発振回路とを備えた半導体集積回路装置であって、
前記一対の発振端子に同相の入力信号が供給されたことを検出して、テストモードを設定するための検出信号を出力する検出回路を備えたことを特徴とする半導体集積回路装置。
（付記３）外部端子として一対の発振端子と、該各発振端子から供給される逆相の発振信号に基づいて内部回路にクロックを供給する発振回路とを備えた半導体集積回路装置であって、
前記クロックの伝達経路を切り換えて前記発振信号よりも高周波のクロックを内部回路に供給するためのクロック切り換え回路と、
前記一対の発振端子に同相の入力信号が供給されたことを検出し、その検出結果に基づいて前記クロック切り換え回路を制御する検出回路と
を備えたことを特徴とする半導体集積回路装置。
（付記４）外部端子として一対の発振端子と、該各発振端子から供給される逆相の発振信号に基づいて内部回路にクロックを供給する発振回路とを備えた半導体集積回路装置であって、
前記一対の発振端子のうちの少なくとも一方の端子に、前記発振信号に応じた振幅レベルの範囲外の信号レベルを持つ入力信号が供給されたことを検出して、テストモードを設定するための検出信号を出力する検出回路を備えたことを特徴とする半導体集積回路装置。
（付記５）前記検出回路は、前記一対の発振端子に供給される各入力信号の信号レベルをそれぞれ独立して検出することを特徴とする付記４に記載の半導体集積回路装置。
（付記６）前記検出回路は、前記各発振端子に供給される入力信号について、前記振幅レベルの範囲外における複数の信号レベルを検出することを特徴とする付記４又は５に記載の半導体集積回路装置。
（付記７）複数対の外部端子と、該各外部端子に対応して複数の前記検出回路とを備えたことを特徴とする付記１〜６のいずれかに記載の半導体集積回路装置。
（付記８）前記外部端子として、テストモードを設定するためのテスト端子を備えたことを特徴とする付記１〜７のいずれかに記載の半導体集積回路装置。
（付記９）前記検出回路から出力される検出信号の出力期間をカウントするためのカウンタを含み、その出力期間に基づいて複数のテストモードの中から所定のテストモードを選択するテスト回路を備えたことを特徴とする付記１〜８のいずれかに記載の半導体集積回路装置。
（付記１０）所定期間の経過を計測するためのカウンタを含み、その所定期間だけ動作電源を前記検出回路に供給する期間判定回路を備えたことを特徴とする付記１〜９のいずれかに記載の半導体集積回路装置。
（付記１１）ワンショット回路を用いて所定期間だけ動作電源を前記検出回路に供給する期間判定回路を備えたことを特徴とする付記１〜９のいずれかに記載の半導体集積回路装置。
（付記１２）前記所定期間を設定するためのレジスタを備えたことを特徴とする付記１０又は１１に記載の半導体集積回路装置。
（付記１３）前記検出回路には、信号レベルを検出するためのコンパレータが設けられることを特徴とする付記１〜１２のいずれかに記載の半導体集積回路装置。
（付記１４）前記検出回路には、信号レベルを検出するためのＡ／Ｄコンバータが設けられることを特徴とする付記１〜１２のいずれかに記載の半導体集積回路装置。
（付記１５）前記検出回路には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとからなり、該各トランジスタの駆動能力比を調整したゲート回路が設けられることを特徴とする付記１〜１２のいずれかに記載の半導体集積回路装置。
（付記１６）前記検出回路には、パルス信号の信号レベルを平均化するためのローパスフィルタが設けられることを特徴とする付記１〜１５のいずれかに記載の半導体集積回路装置。
（付記１７）前記検出回路には、ノイズフィルタが設けられることを特徴とする付記１〜１５のいずれかに記載の半導体集積回路装置。
（付記１８）前記検出回路には、パルス信号のパルス幅を検出する回路が設けられることを特徴とする付記１７に記載の半導体集積回路装置。
（付記１９）前記発振端子以外の外部端子の信号レベルに基づいて、複数のテストモードの中から所定のモードを選択するテスト回路を備えたことを特徴とする付記１〜１８のいずれかに記載の半導体集積回路装置。
（付記２０）前記検出回路において、前記同相の入力信号を検出するための信号レベルとしては、高電位側のレベルと低電位側のレベルとのいずれか一方、もしくは両方のレベルであることを特徴とする付記１〜３のいずれかに記載の半導体集積回路装置。
（付記２１）外部端子として一対の発振端子と、該各発振端子から供給される逆相の発振信号に基づいて内部回路にクロックを供給する発振回路とを備えた半導体集積回路装置であって、
前記一対の発振端子に供給される入力信号のデューティ比を検出し、その検出結果に応じて、発振機能以外の別の機能の回路を動作させることを特徴とする半導体集積回路装置。
【図面の簡単な説明】
【００９２】
【図１】第１実施形態の半導体集積回路装置の概略構成図である。
【図２】通常時の動作波形図である。
【図３】テスト時の動作波形図である。
【図４】テスタの接続状態を示す説明図である。
【図５】第２実施形態の半導体集積回路装置の概略構成図である。
【図６】通常時の動作波形図である。
【図７】テスト時の動作波形図である。
【図８】第３実施形態の半導体集積回路装置の概略構成図である。
【図９】通常時の動作波形図である。
【図１０】テスト時の動作波形図である。
【図１１】第４実施形態の半導体集積回路装置の概略構成図である。
【図１２】第５実施形態の半導体集積回路装置の概略構成図である。
【図１３】第６実施形態のテスト回路の概略構成図である。
【図１４】別例の半導体集積回路装置を示す説明図である。
【図１５】別例の半導体集積回路装置を示す説明図である。
【図１６】従来の半導体集積回路装置を示す説明図である。
【符号の説明】
【００９３】
１０，２１，３１，４１，４３，７１  半導体集積回路装置
１１  発振回路
１２，２２，３２，４２，４４  検出回路としてのモード検出回路
１４  内部回路
２３  クロック切り換え回路としてのスイッチ回路
５１  テスト回路
５２  カウンタ
６１  期間判定回路
ＣＯ  検出信号としての判定信号
Ｓ１，Ｓ２  検出信号
Ｘ０，Ｘ１，Ｘ２，Ｘ３  発振端子
【図１】
2005207744.tif 000003
【図２】
2005207744.tif 000004
【図３】
2005207744.tif 000005
【図４】
2005207744.tif 000006
【図５】
2005207744.tif 000007
【図６】
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【図７】
2005207744.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2005207744.tif 000014
【図１３】
2005207744.tif 000015
【図１４】
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【図１５】
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【図１６】
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