(57)【要約】【課題】読み出し動作を高速に行うことができるスタティック型半導体メモリを得ることを目的とする。【解決手段】電源電圧端子ＶＣＣに接続されるＰ型トランジスタＰ１，Ｐ２と接地電圧端子ＶＳＳに接続されるＮ型トランジスタＮ１，Ｎ２とが直列に接続され、ハイレベル側ビット線ＨＢＬ及びローレベル側ビット線ＬＢＬを有するスタティック型半導体メモリにおいて、データ読み出しに際し、ハイレベル側ビット線ＨＢＬ及びローレベル側ビット線ＬＢＬをプリチャージする電位を、ハイレベル電位の１／２以上でハイレベル電位未満の間で設定するようにした。【選択図】図２
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【特許請求の範囲】
【請求項１】
電源電圧端子に接続されるＰ型トランジスタと接地電圧端子に接続されるＮ型トランジスタとが直列に接続され、ハイレベル側ビット線及びローレベル側ビット線を有するスタティック型半導体メモリにおいて、
データ読み出しに際し、前記ハイレベル側ビット線及び前記ローレベル側ビット線をプリチャージする電位を、ハイレベル電位の１／２以上で前記ハイレベル電位未満の間で設定するようにしたことを特徴とするスタティック型半導体メモリ。
【請求項２】
前記Ｐ型トランジスタの性能を前記Ｎ型トランジスタの性能に一致させたときに、前記プリチャージ電位を前記ハイレベル電位の１／２に設定したことを特徴とする請求項１に記載のスタティック型半導体メモリ。
【請求項３】
前記ハイレベル側ビット線が前記ローレベル電位に達するタイミングと前記ローレベル側ビット線が前記ハイレベル電位に達するタイミングとが同じタイミングとなるように前記プリチャージ電位を設定した
ことを特徴とする請求項１に記載のスタティック型半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スタティック型半導体メモリに関し、特にＰ型，Ｎ型トランジスタが直列に接続されてなる記憶ノードを持つスタティック型半導体メモリに関するものである。
【背景技術】
【０００２】
従来、Ｎ型ドライバトランジスタとＰ型ロードトランジスタとからなる一対のＣＭＯＳインバータ回路をクロス接続してフリップフロップを構成し、このフリップフロップを記憶ノードとし、この記憶ノードにワード線をゲート入力とする一対のパストランジスタを接続して構成した６トランジスタのメモリセル、及びこのメモリセルを有するスタティック型半導体メモリが提案されている。
【０００３】
このような構成のスタティック型半導体メモリにおいては、一対のパストランジスタを介して記憶ノードと両ビット線との間で、読み出し、書き込みのデータ転送が行われる。  そして、記憶ノードに記憶されたデータを読み出す読み出し動作においては、まず、両ビット線にプリチャージ電位が印加される。このとき、印加されるプリチャージ電位は、両ビット線ともハイレベル電位である。
【０００４】
その後、ワード線が立ち上がる。ワード線が立ち上がると、もし記憶ノードにデータが記憶されていた場合、オン状態のＮ型ドライバトランジスタを介してハイレベル側ビット線から電荷が引き抜かれる。これにより、ハイレベル側ビット線の電位は、ハイレベル電位から一時的に低くなる。一方、ローレベル側ビット線の電位は、データの記憶に関係なく変化することがない。そして両者ビット線の電位差が、例えば、センス増幅器により検出されてデータの有無が検出される。すなわち、電位差があった場合にデータ有と判断され、電位差がない場合にはデータ無と判断される。
【０００５】
このような読み出し動作においては、データの有無を検出する動作が安定的になされる目的で、記憶ノードに保存されたデータが両ビット線に十分に出力された後に検出される必要がある。そのため、一般にワード線が立ち上がった時点から記憶ノードに保存されたデータが十分に出力されるタイミングを待って検出が行われる（例えば、特許文献１参照）。
【特許文献１】特開２００３−２１８２３９号公報（３〜４頁、第１，２図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような構成の従来のスタティック型半導体メモリにおいては、データの有無が検出されるまでの時間が長いという課題がある。すなわち、このような構成の半導体メモリにおいては、データ読み出し前に両ビット線がハイレベル電位にプリチャージされており、ワード線が立ち上った後に、Ｎ型ドライバトランジスタのみが動作してハイレベル側ビット線の電位をハイレベル電位からローレベル電位に変化させる。一方、ローレベル側ビット線の電位は、すでにハイレベル電位にプリチャージされているので殆ど変化せず。寄生容量等のためにわずかに下がる程度である。そのため、ワード線が立ち上がってからデータの有無が検出されるまでの時間は、特許文献１の図２に示すように比較的長い時間Ｔｄだけかかる。また、このとき、Ｐ型ロードトランジスタは、ビット線の電位を変化させることに関して積極的には働いていない。
【０００７】
この発明は、上述のような課題を解決するためになされたもので、従来働いていないＰ型ロードトランジスタを有効に使うとともに、データの読み出し動作を高速に行うことができるスタティック型半導体メモリを得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明の第１の発明に係るスタティック型半導体メモリは、電源電圧端子に接続されるＰ型トランジスタと接地電圧端子に接続されるＮ型トランジスタとが直列に接続され、ハイレベル側ビット線及びローレベル側ビット線を有するスタティック型半導体メモリにおいて、データ読み出しに際し、ハイレベル側ビット線及びローレベル側ビット線をプリチャージする電位を、ハイレベル電位の１／２以上で前記ハイレベル電位未満の間で設定するようにしている。そのため、従来の読み出し動作において、動作に関与していなかったＰ型のトランジスタを用いてローレベル側ビット線をハイレベル電位にするとともに、Ｎ型トランジスタがローレベル側ビット線をローレベル電位にする負担を減らすことができ、両ビット線の電位差が早いタイミングで所定の大きさとなるので、記憶ノードのデータの有無を検出するタイミングを従来より早めることができ、データの読み出し動作を高速に行うことができる。
【０００９】
この発明の第２の発明に係るスタティック型半導体メモリにおいては、Ｐ型トランジスタの性能をＮ型トランジスタの性能に一致させたときに、プリチャージ電位をハイレベル電位の１／２としている。そのため、ハイレベル側ビット線がローレベル電位に達するタイミングとローレベル側ビット線がハイレベル電位に達するタイミングとを同じタイミングとすることができ、記憶ノードのデータの有無を検出するタイミングをさらに早めることができ、読み出し動作をさらに高速に行うことができる。
【００１０】
この発明の第３の発明に係るスタティック型半導体メモリは、ハイレベル側ビット線がローレベル電位に達するタイミングとローレベル側ビット線がハイレベル電位に達するタイミングとが同じタイミングとなるようにプリチャージ電位を設定した。そのため、記憶ノードのデータの有無を検出するタイミングを早めることができ、読み出し動作を高速に行うことができる。
【発明を実施するための最良の形態】
【００１１】
図１はこの発明のスタティック型半導体メモリの一部の回路図である。図１において、ＳＲＡＭメモリセル１は、Ｐ型ＭＯＳロードトランジスタ（以後、ＰＭＯＳトランジスタと呼ぶ）Ｐ１，Ｐ２とＮ型ＭＯＳドライブトランジスタ（以後ＮＭＯＳトランジスタと呼ぶ）Ｎ１，Ｎ２で構成される記憶ノード５と、この記憶ノード５とビット線ＨＢＬ，ＬＢＬとの間に設けられたＮ型ＭＯＳパストランジスタ（以後、ＮＭＯＳトランジスタと呼ぶ）Ｎ３，Ｎ４とを有している。
【００１２】
ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１が直列に接続され第１のＣＭＯＳインバータを構成している。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２が直列に接続され第２のＣＭＯＳインバータを構成している。第１のＣＭＯＳインバータと第２のＣＭＯＳインバータとがクロス接続されてフリップフロップ構成とされ記憶ノード５を構成している。
【００１３】
第１のＣＭＯＳインバータの入力と第２のＣＭＯＳインバータの出力とが、ＮＭＯＳトランジスタＮ４を介してローレベル側ビット線ＬＢＬに接続されている。第２のＣＭＯＳインバータの入力と第１のＣＭＯＳインバータの入力とが、ＮＭＯＳトランジスタＮ３を介してハイレベル側ビット線ＨＢＬに接続されている。
ＰＭＯＳトランジスタＰ１，Ｐ２は電源電圧端子ＶＣＣに接続されている。一方、ＮＭＯＳトランジスタＮ１，Ｎ２は接地電圧端子ＶＳＳに接続されている。
【００１４】
ビット線ＨＢＬ，ＬＢＬには、両ビット線ＨＢＬ，ＬＢＬ間の電位差を検出して増幅するセンス増幅器６が接続されている。センス増幅器６は、センス増幅器駆動回路７によって駆動され、センス増幅器駆動回路７は外部から印加される外部クロックＩＣＫを受信してセンス増幅器６を駆動する。
この発明においては、読み出し動作時にハイレベル側ビット線ＨＢＬとローレベル側ビット線ＬＢＬに印加されるプリチャージ電位が、ハイレベル電位とローレベル電位の中間点電位以上ハイレベル電位未満の間で最適な値にとなるように設定されている。具体的には、ハイレベル側ビット線ＨＢＬがローレベル電位に至る時間とローレベル側ビット線ＬＢＬがハイレベル電位に至る時間とが一致するように最適化されている。通常、ローレベル側ビット線ＬＢＬの電位を上げる動作をするＰＭＯＳトランジスタの方がＮＭＯＳトランジスタよりも性能が劣る。そのため、プリチャージ電位をハイレベル電位とローレベル電位の中間点電位より最適な量だけ増やした電位としている。例えば、ハイレベル電位が３Ｖで、ローレベル電位が０Ｖの場合、プリチャージ電位をハイレベル電位の１／２以上でハイレベル電位未満の２Ｖとしている。
【００１５】
次に動作を説明する。例えば、記憶ノード５にデータが記憶されており、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ２がオンの状態にあったとする。データ読み出し動作が開始し、両ビット線ＨＢＬ，ＬＢＬにプリチャージ電位が印加され、そして、ワード線が立ち上る。
ワード線が立ち上るとＮＭＯＳトランジスタＮ３，Ｎ４がオンする。そして、ハイレベル側ビット線ＨＢＬの電荷はＮＭＯＳトランジスタＮ１を介してグランドに引き込まれる。これにより、ハイレベル側ビット線ＨＢＬの電位は一時的に下がる。一方、電源電圧端子ＶＣＣの電荷がＰＭＯＳトランジスタＰ２を介してローレベル側ビット線ＬＢＬに供給され、これにより、ローレベル側ビット線ＬＢＬの電位を上げる。両ビット線ＨＢＬ，ＬＢＬの電位差がセンス増幅器６によって感知され、記憶ノード５のデータが読み出される。
【００１６】
この動作の様子を図２に示す波形図を用いて説明する。図２（ａ）の波形はワード線の立ち上がりの動作を示す。図２（ｂ）の波形は、本実施形態のスタティック型半導体メモリにおけるハイレベル側ビット線ＨＢＬとローレベル側ビット線ＬＢＬの電位の変化を示すものである。図２（ｂ）中の２点鎖線は、ハイレベル電位とローレベル電位の中間点電位ＶＰを示している。図２（ｂ）の一点鎖線の波形は、両ビット線ＨＢＬ，ＬＢＬを従来のようにハイレベル電位にプリチャージしたものであり、本実施形態のものと比較する為に記載したものである。
【００１７】
ワード線が立ち上るとＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ２が動作し、ハイレベル側ビット線ＨＢＬは、２Ｖから０Ｖに下がり、同時にローレベル側ビット線ＬＢＬは、２Ｖから３Ｖに上がる。すなわち、ＮＭＯＳトランジスタＮ１とＰＭＯＳトランジスタＰ２とが同時に動作している。そのため、ワード線が立ち上がってからデータの有無が検出されるまでの時間は、図２（ｂ）に示す比較的短い時間Ｂとなる。すなわち、記憶ノード５に保存されたデータが両ビット線に十分に出力されたタイミング、すなわち、データの有無が検出するタイミングを従来より早めることができる。
【００１８】
因みに、従来例の場合は、プリチャージ電位をハイレベル電位とするので、図２（ｃ）に示すように、ＮＭＯＳトランジスタＮ１のみが動作してハイレベル側ビット線ＨＢＬの電位を５Ｖから０Ｖに下げ、一方、ローレベル側ビット線ＬＢＬの電位は変化しない。そのため、データの有無が検出されるまでの時間は、図２（ｃ）に示すように比較的長い時間Ａだけかかる。
【００１９】
次に、プリチャージ電位の理想的な値について説明する。
ＮＭＯＳトランジスタＮ１，Ｎ２がビット線の電位を下げる能力と、ＰＭＯＳトランジスタＰ１，Ｐ２がビット線の電位を上げる能力とを比較すると、ＮＭＯＳトランジスタＮ１，Ｎ２の電位を下げる能力の方が大きい。これは、トランジスタが移動させるキャリアの量に比例するものであり、デバイスの特性上の違いと作製時に添加される不純物の違いによるものである。
【００２０】
ここで、もしＮＭＯＳトランジスタＮ１，Ｎ２のビット線の電位を下げる能力とＰＭＯＳトランジスタＰ１，Ｐ２のビット線の電位を上げる能力とを同じものとすることができるならば、プリチャージ電位をハイレベル電位とローレベル電位の中間点電位とすれば、ハイレベル側ビット線がローレベル電位に達するタイミングとローレベル側ビット線がハイレベル電位に達するタイミングとが同じタイミングとなるので、読み出し時間を最も短くすることができる。
【００２１】
逆に、ハイレベル側ビット線がローレベル電位に達するタイミングとローレベル側ビット線がハイレベル電位に達するタイミングとが同じタイミングとなるようにプリチャージする電位を求めてこれを用いてもよい。なお、この値は、シミュレーション或いは実験等によって求めることができる。
なお、本実施形態は、ＭＯＳトランジスタを用いたものであるが、トランジスタはＭＯＳトランジスタに限られるものでなく、例えば、バイポーラトランジスタ等の他のトランジスタにおいても適応される。
【００２２】
なお、本実施形態は、Ｐ型トランジスタを使用して動作を速めれば良いのでプリチャージ電位を２Ｖに設定したが、この２Ｖに限られるものでなく、ハイレベル電位の１／２以上でハイレベル電位未満の間で任意に設定することができる。
【図面の簡単な説明】
【００２３】
【図１】この発明のスタティック型半導体メモリの回路図である。
【図２】この発明のスタティック型半導体メモリにおける読み出し動作時の各信号の波形を従来の波形と比べて示す説明図である。
【符号の説明】
【００２４】
１  ＳＲＡＭメモリセル、５  記憶ノード、Ｎ１，Ｎ２  Ｎ型ＭＯＳドライブトランジスタ（Ｐ型トランジスタ）、Ｐ１，Ｐ２  Ｐ型ＭＯＳロードトランジスタ（Ｐ型トランジスタ）、ＶＣＣ  電源電圧端子、ＶＳＳ  接地電圧端子、ＨＢＬ  ハイレベル側ビット線、ＬＢＬ  ローレベル側ビット線。
【図１】
2005166095.tif 000003
【図２】
2005166095.tif 000004