(57)【要約】【課題】光センサの光感度の増加が容易な液晶セルを提供する。【解決手段】スイッチ素子３６のソース電極および光センサ５１のＮ＋ポリシリコン部とを共通のソース電極４１とする。スイッチ素子３６と光センサ５１とを電気的に直列に接続する。ソース電極４１が電気的にフローティング状態となる。光センサ５１の構造の自由度を確保できる。光センサ５１の光感度には面積効果が寄与している。光センサ５１のＩ型ポリシリコン部５２の面積を大きする。Ｉ型ポリシリコン部５２での光電流が大きくなる。光センサ５１の光感度の増加を容易にできる。【選択図】        図１
2005010229.tif 000002
【特許請求の範囲】
【請求項１】
透光性基板上に形成された活性層を有するスイッチ素子および光電変換層を有する光電変換素子、およびこれらスイッチ素子の活性層と光電変換素子の光電変換層との間に設けられこれら活性層と光電変換層とを電気的に直列に接続させる共通電極を備えたアレイ基板と、
このアレイ基板に対向して設けられた対向基板と、
この対向基板および前記アレイ基板の間に介挿された液晶と
を具備したことを特徴とした液晶表示装置。
【請求項２】
光電変換素子の面積は、スイッチ素子の面積より大きい
ことを特徴とした請求項１記載の液晶表示装置。
【請求項３】
光電変換素子の光電変換層は、非晶質半導体層であり、
前記光電変換素子は、前記非晶質半導体層の両側に設けられたの一対の多結晶半導体層を有し、
スイッチ素子は、活性層の両側に設けられた一対の電極を有し、
共通電極は、前記光電変換素子における一方の多結晶半導体層および前記スイッチ素子の一方の電極である
ことを特徴とした請求項１または２記載の液晶表示装置。
【請求項４】
光電変換素子の一対の多結晶半導体層およびスイッチ素子を含んだ透光性基板上に設けられた層間膜を具備し、
前記光電変換素子の非晶質半導体層は、前記層間膜上に設けられ、この層間膜を介して前記光電変換素子の一対の非晶質半導体層のそれぞれに電気的に接続されている
ことを特徴とした請求項３記載の液晶表示装置。
【請求項５】
スイッチ素子および光電変換素子を覆う光遮断層を具備した
ことを特徴とした請求項１ないし４いずれか記載の液晶表示装置。
【請求項６】
スイッチ素子の活性層および光電変換素子の光電変換層のいずれかに電気的に接続され、光遮断層と同一材料および同一工程にて形成された電極部を具備した
ことを特徴とした請求項５記載の液晶表示装置。
【請求項７】
光電変換素子およびスイッチ素子のそれぞれは、透光性基板上の同一平面状に配置されている
ことを特徴とした請求項１ないし６いずれか記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチ素子および光電変換素子を備えた液晶表示装置に関する。
【０００２】
【従来の技術】
近年、平面ディスプレイの発展は目覚しく、液晶ディスプレイ、プラズマディスプレイおよび有機発光ディスプレイなどが、パソコン、ＴＶあるいは携帯電話などに実用化され急激に市場を伸ばしている。これらパソコンおよび携帯電話機などはモバイルユースとして今後ますます情報端末の機能を拡大することは明らかである。
【０００３】
ところが、この種の平面ディスプレイは、機能的には単なる表示装置に過ぎない。現在、カメラ機能を有する液晶表示装置を備えた携帯電話機によって、画像を取り込んで送信することが可能であるが、このカメラ機能を有する携帯電話機では、例えば議事録などを入力して送信することはできないため、現在でもＦＡＸが使用されている。このため、この携帯電話機などに用いられている液晶表示装置中に、光入力機能を有する新たな平面ディスプレイの開発が望まれている。
【０００４】
そして、この種の液晶表示装置である液晶セルとしては、例えば図２９ないし図３１に示す構成が知られている。
【０００５】
まず、図２９に示すように、この液晶セルは、アレイ基板１を備えている。そして、このアレイ基板１は、矩形平板状の透光性を有する厚さが０．７ｍｍ程度である矩形平板状のガラス基板２を備えている。このガラス基板２上には、薄膜トランジスタ（ＴＦＴ）である液晶表示用のスイッチ素子３および画素補助容量４が配置されている。さらに、このガラス基板２上には、光入力機能用である光電変換素子としての光センサ５と、この光センサ５から信号を蓄積するセンサ補助容量６とが電気的に並列に接続された状態で配置されている。
【０００６】
これら光センサ５およびセンサ補助容量６には、このセンサ補助容量６に蓄積された信号電荷を表示状態において読み出す読み出しスイッチ７が接続されている。この読み出しスイッチ７は、ｎチャネル型のＴＦＴにて構成されている。そして、これらスイッチ素子３、画素補助容量４、光センサ５、センサ補助容量６および読み出しスイッチ７は、ガラス基板２上の同一平面状に形成されて、光電変換素子としての光入力機能素子８を構成する。
【０００７】
さらに、図３０に示すように、アレイ側のガラス基板２上には、１画素構成要素としてスイッチ素子３、光センサ５および画素透明電極（ＩＴＯ）としての画素電極９が配置されている。また、この画素電極９以外のガラス基板２上には、絶縁性を有する保護膜１１が積層されている。さらに、光センサ５上に位置する保護膜１１上には、光遮蔽膜としての遮光膜１２が設けられている。この遮光膜１２は、この遮光膜１２に対向して配設されたバックライト１３からの光Ｌが光センサ５へと直接入射するのを防ぐ。
【０００８】
また、この遮光膜１２に対向する側である液晶セルの対向側には、矩形平板状の対向基板１４が配置されている。この対向基板１４は、厚さが０．７ｍｍであるガラス基板１５を備えている。そして、遮光膜１２に対向した側であるガラス基板１５上には、カラーフィルタ１６が設けられている。また、このカラーフィルタ１６上には、透明電極膜としての対向電極１７が積層されている。ここで、この対向電極１７が形成された側であるガラス基板１５の反対側にバックライト１３が設置されている。そして、アレイ基板１のガラス基板２と対向基板１４のガラス基板１５とを互いに向かい合わせて対向させた状態で、これらガラス基板２，１５の間には、液晶１８が介挿されて封止されている。
【０００９】
ここで、液晶セルのスイッチ素子３および光センサ５のそれぞれは、厚さ５００オングストローム（Å）のポリシリコン膜により形成されている。なお、このポリシリコンは、アモルファスシリコンを脱水素化した後に、エキシマレーザビームＢでレーザアニールすることにより形成される。また、光センサ５は、図３１に示すように、ガラス基板２上に平面的にＰＩＮ型のＰ＋Ｐ−Ｎ−Ｎ＋構造により形成されており、暗電流を抑制するために逆バイアスが印加されている。また、この光センサ５のＰ＋Ｐ−Ｎ−Ｎ＋構造のそれぞれの上側には、ＴＥＯＳ（正珪酸四エチル：Ｓｉ（ＯＣ２Ｈ５）４）膜のゲート絶縁膜２１が積層されている。そして、この光センサ５のＰ−領域上であるゲート絶縁膜２１上には、光信号を制御するためにゲート電極２２が積層されている。
【００１０】
したがって、このゲート電極２２にバイアスを掛けることにより、電流発生領域を制御できる。同様に、光センサ５は、単結晶シリコンやアモルファスシリコンで形成された光センサに比べ、粒界の存在のためにＰ＋領域とＰ−領域との界面、およびＮ−領域とＮ＋領域との界面でのリーク電流、すなわち暗電流が多い。このため、ゲート電極２２にバイアスを掛けることによって暗電流を制御できる。
【００１１】
次に、液晶セルの光入力動作は、バックライト１３から照射された光Ｌが画素電極９を通過した後、この液晶セルのアレイ基板１側の被写体Ｓに当って反射される。そして、この被写体Ｓにて反射された反射光Ｒを光センサ５により検知し、ゲート電極２２にバイアスを掛けることによって、この光センサ５のＰ＋領域とＰ−領域との界面で発生した信号電荷をドレインとしてのＮ＋領域へと掃き出す。
【００１２】
さらに、この光センサ５のＮ＋領域へと掃き出された信号電荷は、センサ補助容量６に蓄積される。ここで、この信号電荷の掃き出しは、入射光量に応じて繰り返される。さらに、センサ補助容量６に蓄積された信号電荷は、読み出しスイッチ７を介して読み出される。そして、この読み出しスイッチ７にて読み出した信号電荷と同じ画素の画像が液晶セルに表示される。
【００１３】
ここで、この液晶セルとして要求される機能としては、光センサ５の光感度特性が有る。ところが、この光センサ５は、スイッチ素子３と一体化されて作成されているため、５００Å程度の厚さしかない。すなわち、この光センサ５をＣＣＤや太陽電池などに用いる場合には、十分な光感度を有するために、この光センサ５としては約１μｍ程度の厚さが要求される。したがって、この光センサ５の光電流と暗電流との比は、少なくとも１００倍以上が保障される。
【００１４】
一方、厚さが５００Å程度の光センサ５の場合には、１０００ルクス（Ｌｘ）での光電流と暗電流との比が１０倍以下である。すなわち、この光センサ５のポリシリコン層内で十分に光吸収がされず、光電流発生領域がゲート電極２２下のＰ＋領域とＰ−領域との界面の空乏領域の狭い領域に限られるからである。このため、画像読み込み時および画像表示時とは異なり、少しでも飽和光電流を上げるためにバックライト１３の光量を約１０倍程度にする必要があり、不自然な操作が必要である。
【００１５】
ところが、このようにバックライト１３の光量を約１０倍程度にした場合には、このバックライト１３の寿命が短くなるとともに、このバックライト１３の操作に手間が掛かる。また、光センサ５の光感度を上げる手段としては、光センサ５の構造をジクザク状にするなどが考えられるが、大幅な改善は見込めない。したがって、ポリシリコンにより光センサ５を形成する場合には、ゲート電極２２下の領域に光感度を有するＰ−領域を形成するだけでは十分な光感度を得られず、この光センサ５による光感度の増加は容易ではない。
【００１６】
また、この種の液晶セルとしては、スイッチ素子として機能する薄膜トランジスタと、光センサとして機能する光電交換素子とが別個に構成されている。そして、これら薄膜トランジスタおよび光電変換素子は、ガラス基板としての透明基板上にマトリクス状に形成されている。さらに、光電変換素子は、光感度を有する光電変換層を備えている。そして、この光電変換層は、ゲート電極下に設けられ、このゲート電極よりも大きく形成された構成が知られている（例えば、特許文献１参照。）。
【００１７】
【特許文献１】
特開平１０−９０６５５号公報（第２−５頁、図１−図２）
【００１８】
【発明が解決しようとする課題】
しかしながら、上述の液晶セルでは、薄膜トランジスタと光電変換素子とが別個に形成され、この光電変換素子の光電変換層がゲート電極下に設けられている。このため、この光電変換素子の光電変換層の設計上の自由度が規制されており、この光電変換層を余り大きくできないから、この光電変換素子の光電変換層での光感度の増加が容易ではないという問題を有している。
【００１９】
本発明は、このような点に鑑みなされたもので、光感度の増加が容易な液晶表示装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明は、透光性基板上に形成された活性層を有するスイッチ素子および光電変換層を有する光電変換素子、およびこれらスイッチ素子の活性層と光電変換素子の光電変換層との間に設けられこれら活性層と光電変換層とを電気的に直列に接続させる共通電極を備えたアレイ基板と、このアレイ基板に対向して設けられた対向基板と、この対向基板および前記アレイ基板の間に介挿された液晶とを具備したものである。
【００２１】
そして、スイッチ素子の活性層と光電変換素子の光電変換層との間に共通電極を設けて、この共通電極によりスイッチ素子の活性層と光電変換素子の光電変換層とを電気的に直列に接続させた。この結果、光電変換素子の構造の自由度がより確保されるので、この光電変換素子の光電変換層を大きくすることにより、この光電変換層での光感度の増加を容易にできる。
【００２２】
【発明の実施の形態】
以下、本発明の液晶表示装置の第１の実施の形態の構成を図１ないし図１３を参照して説明する。
【００２３】
図１ないし図１３において、３１は液晶表示装置としての液晶セルで、この液晶セル３１は、光入力機能を有し、略矩形平板状のアレイ基板３２を備えている。このアレイ基板３２は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板３３を備えている。このガラス基板３３の一主面である表面上には、アンダーコート層としてシリコン窒化膜３４および酸化シリコン膜３５が積層されて成膜されている。
【００２４】
さらに、この酸化シリコン膜３５上には、多結晶半導体としてのポリシリコンにて構成されたＬＤＤ構造を有する液晶表示用の薄膜トランジスタ（ＴＦＴ）としてのＮチャネル型のスイッチ素子３６がマトリクス状に形成されている。このスイッチ素子３６は、１画素構成要素として配設されており、ゲート領域として機能する活性層としてのＩ型ポリシリコン部３７を備えている。このＩ型ポリシリコン部３７の両側には、Ｎ−ポリシリコンにて構成されたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｏｒａｉｎ）領域３８，３９が設けられている。これらＬＤＤ領域３８，３９それぞれの両側部には、Ｎ＋ポリシリコンにより構成された共通電極としてのＮ＋ポリシリコン部であるソース電極４１と、Ｎ＋ポリシリコンにより構成されたドレイン電極４２とが一対の電極として設けられている。
【００２５】
また、これらＩ型ポリシリコン部３７、ＬＤＤ領域３８，３９、ソース電極４１およびドレイン電極４２それぞれの上方には、絶縁性を有するゲート絶縁膜４３が積層されて成膜されている。さらに、Ｉ型ポリシリコン部３７上であるゲート絶縁膜４３上には、モリブデン−タングステン（ＭｏＷ）により構成されたゲート電極４４が成膜されている。ここで、このゲート電極４４は、図２に示すように、Ｉ型ポリシリコン部３７の幅寸法よりも大きな長さ寸法を有している。具体的に、このゲート電極４４は、スイッチ素子３６のトランジスタ特性を確保するために、５μｍ程度の幅寸法にされている。
【００２６】
一方、このスイッチ素子３６に連続した酸化シリコン膜３５上には、ポリシリコンにて構成された光入力機能用であるＰＩＮ型の光電変換素子としての光センサ５１が形成されている。この光センサ５１は、ガラス基板３３上のスイッチ素子３６と同一平面状に配置されている。また、この光センサ５１は、非晶質半導体としてのアモルファスシリコンのレーザアニールにより形成されたポリシリコンにより構成されている。ここで、この光センサ５１は、大きさの制約が無いため、スイッチ素子３６に比べて極端に大きさが異なる。具体的に、この光センサ５１は、スイッチ素子３６の面積の１０倍の面積を有している。
【００２７】
そして、この光センサ５１は、ポリシリコンにて構成された光電変換層としてのＩ型ポリシリコン部５２を備えている。また、このＩ型ポリシリコン部５２の両側には、Ｐ＋領域として機能する多結晶半導体層であるＰ＋ポリシリコン部５３と、Ｎ−領域として機能する多結晶半導体層であるＮ−ポリシリコン部５４とが連続して設けられている。ここで、Ｐ＋ポリシリコン部５３は、スイッチ素子３６が設けられている側の反対側の酸化シリコン膜３５上に設けられている。また、Ｎ−ポリシリコン部５４は、スイッチ素子３６が設けられている側の酸化シリコン３５膜上に設けられている。
【００２８】
さらに、このＮ−ポリシリコン部５４の一側には、ソース電極４１が連続して設けられている。このソース電極４１は、Ｎ−ポリシリコン部５４におけるＩ型ポリシリコン部５２の反対側の側部に連続して設けられている。そして、このソース電極４１は、光センサ５１のＮ＋ポリシリコン部として機能する。すなわち、このソース電極４１は、光センサ５１のＮ＋ポリシリコン部とスイッチ素子のＮ＋ポリシリコン部とを兼ねた共通電極として機能する。
【００２９】
したがって、これら光センサ５１およびスイッチ素子３６は、ソース電極４１によって電気的に直列に接続されている。なお、これら光センサ５１およびスイッチ素子３６によって光入力機能素子５５が構成される。ここで、この光入力機能素子５５の光センサ５１には、図示しないセンサ補助容量９１が並列に接続されており、このセンサ補助容量９１も光入力機能素子５５の一部を構成する。
【００３０】
また、この光入力機能素子５５の光センサ５１上には、ゲート絶縁膜４３が積層されて成膜されている。さらに、ゲート電極４４を含むゲート絶縁膜４３上には、絶縁性を有する酸化シリコン膜である層間膜５６が積層されて成膜されている。そして、これら層間膜５６およびゲート絶縁膜４３には、これら層間膜５６およびゲート絶縁膜４３のそれぞれを貫通した導通部としての一対のコンタクトホール５７，５８が開口されて設けられている。
【００３１】
ここで、一方のコンタクトホール５７は、光センサ５１のＰ＋ポリシリコン部５３に連通して開口している。また、他方のコンタクトホール５８は、スイッチ素子３６のドレイン電極４２に連通して開口している。そして、光センサ５１のＰ＋ポリシリコン部５３に連通したコンタクトホール５７には、電極部としての金属製のソース電極６１が積層されて設けられている。このソース電極６１は、コンタクトホール５７を介して光センサ５１のＰ＋ポリシリコン部５３に電気的に接続されて導通されている。すなわち、このソース電極６１は、光センサ５１のＰ＋ポリシリコン部５３を介して、この光センサ５１のＩ型ポリシリコン部５２に電気的に接続されている。言い換えると、このソース電極６１は、光センサ５１のＰ＋ポリシリコン部５３、Ｉ型ポリシリコン部５２、Ｎ−ポリシリコン部５４、ソース電極４１、スイッチ素子３６のＬＤＤ領域３８のそれぞれを介して、このスイッチ素子３６のＩ型ポリシリコン部３７に電気的に接続されている。
【００３２】
また、スイッチ素子３６のドレイン電極４２に連通したコンタクトホール５８には、電極部としての金属製のドレイン電極６２が積層されて設けられている。このドレイン電極６２は、光入力機能素子５５の制御電極であり、コンタクトホール５８を介してスイッチ素子３６のドレイン電極４２に電気的に接続されて導通されている。すなわち、このドレイン電極６２は、スイッチ素子３６のドレイン電極４２およびＬＤＤ領域３９のそれぞれを介して、このスイッチ素子３６のＩ型ポリシリコン部３７に電気的に接続されている。言い換えると、このドレイン電極６２は、スイッチ素子３６のドレイン電極４２、ＬＤＤ領域３９、Ｉ型ポリシリコン部３７、ＬＤＤ領域３８、ソース電極４１および光センサ５１のＮ−ポリシリコン部５４のそれぞれを介して、光センサ５１のＩ型ポリシリコン部５２に電気的に接続されている。このため、ソース電極４１は、電気的に周囲から遮断されて絶縁された、いわゆるフローティング状態とされている。
【００３３】
一方、これらスイッチ素子３６および光センサ５１上である層間膜５６上には、これらスイッチ素子３６および光センサ５１を覆うように光遮断層としての遮光膜６３が積層されて成膜されている。この遮光膜６３は、ソース電極６１とドレイン電極６２との間に設けられており、これらソース電極６１およびドレイン電極６２と同一材料および同一工程にて形成されている。さらに、この遮光膜６３は、図示しない被写体にて反射され、アレイ基板３２のガラス基板３３側から入射される反射光を遮光する位置に配置されている。
【００３４】
さらに、この遮光膜６３上には、図示しない画素電極が成膜されて形成されている。この画素電極は、ガラス基板３３上にマトリクス状に配設されており、図示しないスイッチ素子により制御される。
【００３５】
一方、アレイ基板３２に対向して矩形平板状の対向基板７１が配設されている。この対向基板７１は、略透明な矩形平板状の絶縁基板としての透光性基板であるガラス基板７２を備えている。このガラス基板７２のアレイ基板３２に対向した側の一主面には、複数のカラーフィルタ７３が形成されている。これら複数のカラーフィルタ７３を含むガラス基板７２上には、透明導電膜としてのＩＴＯ膜である対向電極７４が形成されている。そして、この対向電極７４とアレイ基板３２との間には、液晶７５が介挿されて封止されている。
【００３６】
次に、上記第１の実施の形態の液晶セルの製造方法を説明する。
【００３７】
まず、図示しないプラズマＣＶＤ装置により、図３に示すように、ガラス基板３３上に１０００Åの膜厚のシリコン窒化膜３４と、１０００Åの膜厚の酸化シリコン膜３５と、５００Åの膜厚のアモルファスシリコン膜８１とのそれぞれを連続して成膜する。この後、約５００℃の温度の窒素雰囲気中の図示しないアニール炉で、ガラス基板３３上のアモルファスシリコン膜８１を脱水素化処理する。
【００３８】
次に、図４に示すように、ガラス基板３３上のアモルファスシリコン膜８１にエキシマレーザビームＢを照射して、このアモルファスシリコン膜８１をレーザアニールしてポリシリコン膜８２にする。
【００３９】
さらに、図５に示すように、このガラス基板３３上のポリシリコン膜８２をドライエッチングして所定のパターンに分離する。
【００４０】
この後、図示しないプラズマＣＶＤ装置により、図６に示すように、所定のパターンに分離されたポリシリコン膜８２を含む酸化シリコン膜３５上に、厚さ１０００Å程度のゲート絶縁膜４３をガラス基板３３上の全面に積層するとともに、このゲート絶縁膜４３上の全面に、ゲート材料として厚さ約３０００Å程度のモリブデン−タングステン（ＭｏＷ）膜である金属膜８３を積層する。
【００４１】
次いで、図７に示すように、将来的に光センサ５１となる領域およびゲート電極４４となる領域を残すように、金属膜８３上に所定のレジスト８４をパターニングし、このレジスト８４を介して金属膜８３を反応性イオンエッチング（ＲＩＥ）によってドライエッチングする。
【００４２】
さらに、図示しないイオンシャワー装置により、図８に示すように、ＰＨ３ガスと水素ガスとの混合ガスを放電させて、リンイオン（Ｐ＋）８５をゲート絶縁膜４３上に照射させて打ち込んでドーピングし、スイッチ素子３６のソース電極４１およびドレイン電極４２となるＮ＋ポリシリコン電極を形成する。
【００４３】
この後、このスイッチ素子３６のＬＤＤ領域３８，３９を作成するために、ＲＩＥドライエッチングによりレジスト８４および金属膜８３のそれぞれの幅を両側から約２μｍ程度侵蝕させて後退させる。この状態で、図９に示すように、再度濃度の薄いリンイオン８７をゲート絶縁膜４３上に照射させて打ち込んで、スイッチ素子３６の各ＬＤＤ領域３８，３９および光センサ５１のＮ−ポリシリコン部５４のそれぞれを形成する。
【００４４】
この結果、ＬＤＤ構造を有するＮチャネル型のスイッチ素子３６が完成する。このとき、将来的に光センサ５１の一部となる領域にも同時にＮ−ポリシリコン部５４が形成される。
【００４５】
次いで、金属膜８３が残るように、ゲート絶縁膜４３上のレジスト８４を剥離する。この後、将来的にゲート電極４４となる金属膜８３上に図示しないレジストを再度パターニングした後、このレジストをパターニングした場所以外の金属膜８３を反応性イオンエッチングによるドライエッチングにより除去する。
【００４６】
この後、将来的に光センサ５１の一部を構成するＰ＋ポリシリコン部５３となる領域が開口するように、金属膜８３を含むゲート絶縁膜４３上にレジスト８７をパターニングする。
【００４７】
この状態で、図示しないイオンシャワー装置により、図１０に示すように、Ｂ２Ｈ６ガスと水素ガスとの混合ガスを放電させ、ボロン（Ｂ）イオン８８を照射させて打ち込んで、将来的に光センサ５１の一部を構成するＰ＋ポリシリコン部５３を形成する。
【００４８】
この結果、Ｐ＋ポリシリコン部５３、Ｉ型ポリシリコン部５２、Ｎ−ポリシリコン部５４およびソース電極６１によってポリシリコンＰＩＮ型の光センサ５１が完成する。このとき、この光センサ５１のソース電極６１は、スイッチ素子３６のソース電極としても機能する。よって、この光センサ５１とスイッチ素子３６とは電気的に直列に接続される。
【００４９】
なお、ＬＤＤ構造を有するスイッチ素子３６としたため、光センサ５１にＮ−ポリシリコン部５４が必然的に形成されるが、仮に、このスイッチ素子３６をＬＤＤ構造ではない普通のＮチャネル型とした場合には、光センサ５１は、Ｐ＋ポリシリコン部５３、Ｉ型ポリシリコン部５２およびソース電極４１により構成される。
【００５０】
さらに、イオンシャワー装置により打ち込んだリンイオン８５，８６およびボロンイオン８８を活性化させるため、５００℃で１時間の真空アニールする。
【００５１】
この後、図示しないプラズマＣＶＤ装置により、図１１に示すように、ゲート電極４４を含むゲート絶縁膜４３上に層間膜５６として３５０℃の温度で０．７μｍの酸化シリコン膜を積層する。次いで、この層間膜５６およびゲート絶縁膜４３を貫通させてコンタクトホール５７，５８を形成し、これらコンタクトホール５７，５８の一方を光センサ５１のＰ＋ポリシリコン部５３上に連通させるとともに、これらコンタクトホール５７，５８の他方をスイッチ素子３６のドレイン電極４２上に連通させる。
【００５２】
さらに、図１２に示すように、この層間膜５６を含むガラス基板７２上の全面に、モリブデン（Ｍｏ）膜、アルミニウム（Ａｌ）−ネオジム（Ｎｄ）膜、モリブデン（Ｍｏ）膜の三層の金属電極膜をスパッタ法により１２０℃の温度で厚さが約０．６μｍとなるように積層する。
【００５３】
次いで、この金属電極膜を加工して分割する。このとき、この金属電極膜中のソース電極６１となる部分を光センサ５１のＰ＋ポリシリコン部５３に接続させるとともに、この金属電極膜中のドレイン電極６２となる部分をスイッチ素子３６のドレイン電極４２に接続させる。
【００５４】
この結果、これらスイッチ素子３６および光センサ５１のソース電極４１が、電気的にフローティング状態となる。このとき、層間膜５６上のソース電極６１およびドレイン電極６２を加工すると同時に、金属電極膜中の遮光膜６３も加工する。
【００５５】
このとき、対向基板７１側に設置される図示しないバックライトからの光が対向基板７１を介して入射することによる光センサ５１およびスイッチ素子３６の誤動作を防止するために、遮光膜６３にて光センサ５１およびスイッチ素子３６の全体を覆う。
【００５６】
また、この遮光膜６３での寄生容量を低減させるために、この遮光膜６３を図示しないアースに接地させる。
【００５７】
この結果、遮光膜６３を有し、Ｐ＋ポリシリコン部５３、Ｉ型ポリシリコン部５２、Ｎ−ポリシリコン部５４およびソース電極４１を備えたポリシリコンＰＩＮ型の光センサ５１と、Ｎチャネル型のスイッチ素子３６とが直列に接続された光入力機能素子５５が形成される。
【００５８】
なお、上記により光センサ５１の製造工程は終了であるが、この光センサ５１の製造工程中に図示しない周辺回路なども同時に形成する。
【００５９】
この後、液晶セル３１の製造工程として、対向基板７１にアレイ基板３２を取り付けた後、これらアレイ基板３２と対向基板７１との間に液晶７５を介挿させて封止する。
【００６０】
次に、上記第１の実施の形態の光センサの動作を図１３を参照して説明する。
【００６１】
まず、光センサ５１は、光学的バンドギャップが約１．５ｅＶのホモ接合である。このため、この光センサ５１のＰ＋ポリシリコン部５３およびソース電極４１のそれぞれが十分にヘビードープの場合には、この光センサ５１のＩ型ポリシリコン部５２およびＮ−ポリシリコン部５４のそれぞれに対してＰ＋ポリシリコン部５３が電子注入阻止層として機能するとともに、ソース電極４１が正孔阻止層として機能する。
【００６２】
また、回路は、光入力機能素子５５に対して電気的に並列にセンサ補助容量９１が接続されている。また、このセンサ補助容量９１には、薄膜トランジスタ（ＴＦＴ）としてのスイッチ素子である読み出しスイッチ９２が電気的に接続されている。さらに、この光センサ５１のＰ＋ポリシリコン部５３に接続されたソース電極６１にはソース電圧Ｖｓが印加される。また、スイッチ素子３６のドレイン電極４２に接続されたドレイン電極６２にはドレイン電圧Ｖｄが印加される。
【００６３】
この状態で、撮影時として光センサ５１のＩ型ポリシリコン部５２に光Ｌが入射すると、このＩ型ポリシリコン部５２に電子ｅおよび正孔ｈの対が発生する。そして、このＩ型ポリシリコン部５２にて発生した電子ｅは、このＩ型ポリシリコン部５２での内部電界によりドリフトして、ソース電極４１に蓄積される。このとき、このソース電極４１が電気的にフローティング状態であるので、電子ｅの蓄積は光センサ５１の内部電界が０になるまで続く。一方、Ｉ型ポリシリコン部５２にて発生した正孔ｈは、電子ｅと同様にドリフトして、Ｐ＋ポリシリコン部５３を介してソース電極６１に吸収される。
【００６４】
次に、スイッチ素子３６のゲート電極４４にゲート電圧Ｖｇを印加するとともに、ソース電極４１に蓄積した電荷をスイッチ素子３６のドレイン電極４２側へ読み出す。ここで、この動作機構は、本質的にＣＣＤと同じである。ただし、ソース電極４１に蓄積した電荷はセンサ補助容量９１に再度蓄積される。
【００６５】
さらに、このセンサ補助容量９１に蓄積された電荷を画像信号にして液晶７５で表示する場合には、このセンサ補助容量９１に蓄積された電荷を読み出しスイッチ９２にて読み出す。
【００６６】
上述したように、上記第１の実施の形態によれば、スイッチ素子３６のソース電極および光センサ５１のＮ＋ポリシリコン部とを共通のソース電極４１として、これらスイッチ素子３６と光センサ５１とを電気的に直列に接続させるとともに、ソース電極４１を電気的にフローティング状態とした。この結果、この光センサ５１の構造の自由度をより確保できる。このとき、この光センサ５１の光感度には面積効果が寄与しており、この光センサ５１のＩ型ポリシリコン部５２の面積を大きくすれば、このＩ型ポリシリコン部５２での光電流が大きくなる。したがって、この光センサ５１のＩ型ポリシリコン部５２の面積を大きくすることにより、この光センサ５１の光感度の増加を容易にできる。
【００６７】
具体的に、この光センサ５１のＩ型ポリシリコン部５２の面積をスイッチ素子３６のＩ型ポリシリコン部３７の面積の１０倍にした場合には、この光センサ５１の光電流の暗電流に対する比が１０００Ｌｘの光量で約５６倍であったが、この光センサ５１のＩ型ポリシリコン部５２の粒界の影響により、この光センサ５１とスイッチ素子３６との接合を通した暗電流の増加を減少できず予定の１０倍には達しなかった。しかしながら、図２９ないし図３１に示す従来の液晶セルと比較すると、光センサ５１の光感度を約７倍程度増加できた。よって、バックライトの光量を通常の表示時の２倍程度の光量としても光センサ５１により画像を読み取ることができる。
【００６８】
さらに、液晶セル３１による画像表示時に、光センサ５１の光電流を信号電荷として使用するためには複雑な増幅をしなければならない。ところが、この光センサ５１の光電流の暗電流に対する比が小さいことにより、この光センサ５１の光電流が小さいので、光センサ５１の光電流を信号電荷として使用するための複雑な増幅を簡略化できる。
【００６９】
また、遮光膜６３にて光センサ５１およびスイッチ素子３６の全体を遮光膜で覆った。この結果、対向基板７１側のバックライトからの光が対向基板７１を介して入射することによる、光センサ５１およびスイッチ素子３６の誤動作を防止できる。
【００７０】
さらに、層間膜５６上の全面に金属電極膜を積層し、この金属電極膜を加工して分割して、遮光膜６３、ソース電極６１およびドレイン電極６２とした。この結果、これら遮光膜６３、ソース電極６１およびドレイン電極６２のそれぞれが同一材料により同一工程にて製造されるので、これら遮光膜６３、ソース電極６１およびドレイン電極６２の製造工程を簡略化できる。
【００７１】
また、ガラス基板３３上の酸化シリコン膜３５上に成膜したアモルファスシリコン膜から光センサ５１およびスイッチ素子３６のそれぞれを形成した。この結果、これら光センサ５１およびスイッチ素子３６の製造工程が簡略化できるとともに、これら光センサ５１およびスイッチ素子３６がガラス基板３３上の同一平面状に配置されるので、液晶セル１を簡単な構成でより薄くできる。
【００７２】
次に、本発明の第２の実施の形態を図１４ないし図２７を参照して説明する。
【００７３】
この図１４ないし図２７に示す液晶セル３１は、基本的には図１ないし図１３に示す液晶セル３１と同様であるが、光センサ５１をアモルファスシリコン膜にて形成したものである。
【００７４】
そして、Ｐ＋ポリシリコン部５３は、スイッチ素子３６から離間された酸化シリコン膜３５上に積層されている。よって、このＰ＋ポリシリコン部５３は、スイッチ素子３６の同一平面状に成膜されて形成されている。さらに、このＰ＋ポリシリコン部５３およびスイッチ素子３６のそれぞれを含む酸化シリコン膜３５上には、ゲート酸化膜４３が積層されている。そして、このゲート酸化膜４３上には、スイッチ素子３６のゲート電極４４が積層されている。
【００７５】
また、このスイッチ素子３６のゲート電極４４を含むゲート酸化膜４３上には、層間膜５６が積層されて成膜されている。この層間膜５６およびゲート絶縁膜４３には、一対のコンタクトホールが９５，９６が開口されている。そして、一方のコンタクトホール９５は、Ｐ＋ポリシリコン部５３に連通している。さらに、他方のコンタクトホール９６は、スイッチ素子３６のソース電極４１に連通している。さらに、これら一対のコンタクトホール９５，９６は、層間膜５６およびゲート絶縁膜４３に開口された一対のコンタクトホール５７，５８間に設けられている。
【００７６】
そして、これら一対のコンタクトホール５７，５８，９５，９６を含む層間膜５６上には、光電変換層としてのＩ型アモルファスシリコン部９７が積層されて成膜されている。このＩ型アモルファスシリコン部９７は、非晶質半導体であるアモルファスシリコンにより構成されている。また、このＩ型アモルファスシリコン部９７は、一対のコンタクトホール９５，９６のそれぞれを介してＰ＋ポリシリコン部５３およびソース電極４１のそれぞれに電気的に接続されて導通されている。この結果、光センサ５１は、Ｐ＋ポリシリコン部５３、Ｉ型アモルファスシリコン部９７およびソース電極４１によってＰＩＮ型に構成されている。
【００７７】
ここで、この光センサ５１とスイッチ素子３６とは、ソース電極４１を共通電極として電気的に直列に接続されており、光入力機能素子５５を構成する。そして、この光入力機能素子５５の制御電極は、ゲート電極４４と、光センサ５１のＰ＋ポリシリコン部５３に接続されたソース電極６１と、スイッチ素子３６のドレイン電極４２に接続されたドレイン電極６２により構成されている。このため、この光入力機能素子５５のソース電極４１は、電気的にフローティング状態とされている。さらに、この光入力機能素子５５の光センサ５１は、材料的にはホモジニアスであるが、光学的バンドギャップがＩ型アモルファスシリコン部９７とＰ＋ポリシリコン部５３とソース電極４１とで異なるのでヘテロ接合型となっている。
【００７８】
そして、この光センサ５１およびスイッチ素子３６上であるＩ型アモルファスシリコン部９７、ソース電極６１およびドレイン電極６２を含む層間膜５６上には、パッシベーション膜９８が積層されている。さらに、このパッシベーション膜９８上には、光センサ５１およびスイッチ素子３６のそれぞれを覆うように遮光膜６３が積層されて配置されている。この遮光膜６３は、ソース電極６１およびドレイン電極６２間に設けられている。
【００７９】
次に、上記第２の実施の形態の液晶セルの製造方法を説明する。
【００８０】
まず、図１５に示すように、ガラス基板３３上にシリコン窒化膜３４、酸化シリコン膜３５およびアモルファスシリコン膜８１を連続して成膜した後、約５００℃の温度の窒素雰囲気中でアモルファスシリコン膜８１を脱水素化処理する。
【００８１】
この後、図１６に示すように、アモルファスシリコン膜８１をレーザアニールしてポリシリコン膜８２にした後、図１７に示すように、このポリシリコン膜８２をドライエッチングして所定のパターンに分離する。
【００８２】
次いで、図１８に示すように、ポリシリコン膜８２を含む酸化シリコン膜３５上にゲート絶縁膜４３と金属膜８３とを連続して積層した後、図１９に示すように、将来的に光センサ５１のＰ＋ポリシリコン部５３となる領域およびゲート電極４４となる領域を残すように、金属膜８３上に所定のレジスト８４をパターニングし、このレジスト８４を介して金属膜８３をＲＩＥドライエッチングする。
【００８３】
さらに、図２０に示すように、リンイオン８５を打ち込んで、スイッチ素子３６のソース電極４１およびドレイン電極４２になるＮ＋ポリシリコン電極を形成する。
【００８４】
この後、ＲＩＥドライエッチングによりレジスト８４および金属膜８３のそれぞれの幅を両側から約２μｍ程度侵蝕させて後退させる。この状態で、図２１に示すように、再度濃度の薄いリンイオン８７を打ち込んで、スイッチ素子３６のＬＤＤ領域３８，３９を形成する。
【００８５】
次いで、金属膜８３が残るように、ゲート絶縁膜４３上のレジスト８４を剥離する。この後、将来的にゲート電極４４となる金属膜８３上に図示しないレジストを再度パターニングした後、このレジストをパターニングした場所以外の金属膜８３をＲＩＥドライエッチングにより除去する。
【００８６】
この後、将来的に光センサ５１の一部を構成するＰ＋ポリシリコン部５３となる領域が開口するように、金属膜８３を含むゲート絶縁膜４３上にレジスト８７をパターニングする。この状態で、図２２に示すように、ボロンイオン８８を打ち込んで、将来的に光センサ５１の一部を構成するＰ＋ポリシリコン部５３を形成する。さらに、打ち込んだリンイオン８５，８６およびボロンイオン８８を活性化させるため、５００℃で１時間の真空アニールする。
【００８７】
この後、図２３に示すように、ゲート電極４４を含むゲート絶縁膜４３上に層間膜５６として３５０℃の温度で０．７μｍの酸化シリコン膜を積層する。次いで、この層間膜５６およびゲート絶縁膜４３を貫通させて、Ｐ＋ポリシリコン部５３の領域上の２ヶ所と、スイッチ素子３６のソース電極４１の領域上と、ドレイン電極４２の領域上とに連通する計４個のコンタクトホール５７，５８，９５，９６を形成する。
【００８８】
さらに、図２４に示すように、一対のコンタクトホール５７，５８を含む層間膜５６上に、金属電極膜をスパッタ法により１２０℃の温度で厚さが約０．６μｍとなるように積層する。このとき、この金属電極膜中のソース電極６１となる部分をＰ＋ポリシリコン部５３に接続させるとともに、この金属電極膜中のドレイン電極６２となる部分をスイッチ素子３６のドレイン電極４２に接続させる。
【００８９】
次いで、図示しないプラズマＣＶＤ装置により、金属電極膜を含む層間膜５６上の全面に、厚さが約０．５μのＩ型の非晶質半導体膜であるアモルファスシリコン膜を３５０℃の温度で形成する。そして、このアモルファスシリコン膜を一対のコンタクトホール９５，９６を介してＰ＋ポリシリコン部５３とソース電極４１とのそれぞれに電気的に接続させる。このとき、このアモルファスシリコン膜は、３５０℃の温度では内部にＳｉ−Ｈ２結合がほとんど無く、光に対して極めて高感度である。
【００９０】
この後、図２５に示すように、層間膜５６上におけるソース電極６１およびドレイン電極６２上のアモルファスシリコン膜を除去して、非晶質半導体層としてのＩ型のアモルファスシリコン部９７を形成する。このとき、ソース電極６１に負のバイアスが印加され、ドレイン電極６２に正のバイアスが印加される。なお、ソース電極４１は電気的にフローティング状態とされている。
【００９１】
次いで、図示しないプラズマＣＶＤ装置により、図２６に示すように、ソース電極６１、Ｉ型アモルファスシリコン膜９７およびドレイン電極６２を含む層間膜５６上に、厚さ０．５μｍの窒化シリコン膜を３５０℃の温度で積層してパッシベーション膜９８を形成する。このとき、このパッシベーション膜９８を形成する際に、Ｉ型アモルファスシリコン部９７から水素が脱離しないようにするため、このパッシベーション膜９８を形成するときの温度をアモルファスシリコン膜を成膜するときの温度と同じにする。
【００９２】
次いで、このパッシベーション膜９８上に、モリブデン（Ｍｏ）膜、アルミニウム（Ａｌ）−ネオジム（Ｎｄ）膜、モリブデン（Ｍｏ）膜の三層の厚さ０．４μｍの遮光膜を積層する。
【００９３】
この後、光センサ５１およびスイッチ素子３６を覆うように遮光膜６３をエッチングする。この結果、遮光膜６３を有し、Ｐ＋ポリシリコン部５３、Ｉ型アモルファスシリコン部９７、ソース電極４１を備えたヘテロ構造を有するＰＩＮ型の光センサ５１と、Ｎチャネル型のスイッチ素子３６とが電気的に直列に接続された光入力機能素子５５が形成される。
【００９４】
次に、上記第２の実施の形態の光センサの動作を図２７を参照して説明する。
【００９５】
まず、光センサ５１は、Ｉ型アモルファスシリコン部９７での光学的バンドギャップが約１．７ｅＶであるが、Ｐ＋ポリシリコン部５３およびソース電極４１での光学的バンドギャップが約１．５ｅＶ程度である。したがって、この光学センサ５１のＰ＋ポリシリコン部５３およびソース電極４１のそれぞれが十分にヘビードープの場合には、Ｉ型アモルファスシリコン部９７に対して、Ｐ＋ポリシリコン部５３が電子注入阻止層として機能するとともに、ソース電極４１が正孔阻止層として機能するヘテロ接合となる。
【００９６】
この状態で、撮影時として光センサ５１のＩ型アモルファスシリコン部９７に光Ｌが入射すると、このＩ型アモルファスシリコン部９７に電子ｅおよび正孔ｈの対が発生する。そして、このＩ型アモルファスシリコン部９７にて発生した電子ｅは、このＩ型アモルファスシリコン部９７での内部電界によりドリフトして、ソース電極４１に蓄積される。一方、Ｉ型アモルファスシリコン部９７にて発生した正孔ｈは、電子ｅと同様にドリフトして、Ｐ＋ポリシリコン部５３を介してソース電極６１に吸収される。
【００９７】
上述したように、上記第２の実施の形態によれば、スイッチ素子３６のソース電極および光センサ５１のＮ＋ポリシリコン部とを共通のソース電極４１として、これらスイッチ素子３６と光センサ５１とを電気的に直列に接続させるとともに、このソース電極４１を電気的にフローティング状態としたので、上記第１の実施の形態と同様の作用効果を奏することができる。
【００９８】
さらに、この光センサ５１のＩ型アモルファスシリコン部９７の面積をスイッチ素子３６のＩ型ポリシリコン部３７の面積の１０倍にした場合には、この光センサ５１の光電流の暗電流に対する比が１０００ルクスの光量で約１３０倍であった。したがって、図２９ないし図３１に示す従来の液晶セルと比較すると、光センサ５１の光感度を約１６倍程度増加できた。この結果、バックライトの光量を通常の表示時の光量としても光センサ５１により画像を読み取ることができる。
【００９９】
さらに、分光感度的には、光センサ５１のＩ型アモルファスシリコン部９７の膜厚を調整して、このＩ型アモルファスシリコン部９７の膜厚を０．５μｍとする。この結果、このＩ型アモルファスシリコン部９７が視感度曲線に合い、最高感度が５５０ｎｍ付近になる。よって、このＩ型アモルファスシリコン部９７によるカラーフィルタ７３との色度の整合を容易にできる。
【０１００】
なお、上記第２の実施の形態では、光センサ５１のＩ型アモルファスシリコン部９７を層間膜５６上に形成したが、図２８に示す第３の実施の形態のように、この光センサ５１のＩ型アモルファスシリコン部９７を層間膜５６の下に形成することもできる。この場合、このＩ型アモルファスシリコン部９７は、Ｐ＋ポリシリコン部５３とソース電極４１との間の酸化シリコン膜３５上に形成する。
【０１０１】
さらに、この光センサ５１のＩ型アモルファスシリコン部９７は、Ｐ＋ポリシリコン部５３およびソース電極４１のそれぞれに対して電気的に接続させるために、ゲート絶縁膜４３を予め開口させた上で、このゲート絶縁膜４３の開口部に積層されている。ここで、このゲート絶縁膜４３を開口させる開口工程は、光センサ５１のＰ＋ポリシリコン部５３およびソース電極４１を活性化させる活性化工程が終了した後である。
【０１０２】
したがって、液晶セル３１を製造する製造工程としては、ゲート絶縁膜４３をパターニングするパターニング工程が増えるが、遮光膜６３をパターニングするときにソース電極６１およびドレイン電極６２のパターニングを同時にできる。このため、図１ないし図１３に示す第１の実施の形態に比べると、液晶セル３１を製造する際の製造工程におけるプロセス的なデメリットは生じない。よって、第１の実施の形態と同様の作用効果を奏することができる。
【０１０３】
さらに、上記各実施の形態では、液晶セル３１の光センサ５１とスイッチ素子３６とを平面的に切り離して形成したり、これら光センサ５１およびスイッチ素子３６を最後に金属配線で接続したりしてもよい。また、これら光センサ５１とスイッチ素子３６とを同一平面状のポリシリコン膜にて形成したが、これら光センサ５１およびスイッチ素子３６を同一平面状ではなく立体的に作成することもできる。
【０１０４】
また、スイッチ素子３６のソース電極４１を光センサ５１のＮ＋ポリシリコン部として機能させたが、このスイッチ素子３６のドレイン電極４２を光センサ５１のＮ＋ポリシリコン部として機能させることもできる。
【０１０５】
【発明の効果】
本発明によれば、スイッチ素子の活性層と光電変換素子の光電変換層との間に共通電極を設け、この共通電極でスイッチ素子の活性層と光電変換素子の光電変換層とを電気的に直列に接続させた。この結果、光電変換素子の構造の自由度がより確保されるから、この光電変換素子の光電変換層を大きくすることにより、この光電変換層での光感度の増加を容易にできる。
【図面の簡単な説明】
【図１】本発明の液晶表示装置の第１の実施の形態を示す説明断面図である。
【図２】同上液晶表示装置の一部を示す説明上面図である。
【図３】同上液晶表示装置の透光性基板上に非晶質半導体膜を積層した状態を示す説明断面図である。
【図４】同上液晶表示装置のアモルファスシリコン膜をアニールしてポリシリコン膜にする状態を示す説明断面図である。
【図５】同上液晶表示装置のポリシリコン膜をパターニングした状態を示す説明断面図である。
【図６】同上液晶表示装置のポリシリコン膜上にゲート絶縁膜および金属膜を形成した状態を示す説明断面図である。
【図７】同上液晶表示装置の金属膜をエッチングしてレジストを形成した状態を示す説明断面図である。
【図８】同上液晶表示装置のポリシリコン膜をドーピングしてドレイン電極およびソース電極を形成する状態を示す説明断面図である。
【図９】同上液晶表示装置のポリシリコン膜をドーピングしてＬＤＤ領域を形成する状態を示す説明断面図である。
【図１０】同上液晶表示装置のポリシリコン膜をドーピングしてＰ＋ポリシリコン部を形成する状態を示す説明断面図である。
【図１１】同上液晶表示装置のゲート絶縁膜上に層間膜およびコンタクトホールを形成した状態を示す説明断面図である。
【図１２】同上液晶表示装置の層間膜上に遮光膜を形成した状態を示す説明断面図である。
【図１３】同上液晶表示装置の光電変換素子のエネルギバンドを示す説明図である。
【図１４】本発明の第２の実施の形態の液晶表示装置を示す説明断面図である。
【図１５】同上液晶表示装置の透光性基板上に非晶質半導体膜を積層した状態を示す説明断面図である。
【図１６】同上液晶表示装置のアモルファスシリコン膜をアニールしてポリシリコン膜にする状態を示す説明断面図である。
【図１７】同上液晶表示装置のポリシリコン膜をパターニングした状態を示す説明断面図である。
【図１８】同上液晶表示装置のポリシリコン膜上にゲート絶縁膜および金属膜を形成した状態を示す説明断面図である。
【図１９】同上液晶表示装置の金属膜をエッチングしてレジストを形成した状態を示す説明断面図である。
【図２０】同上液晶表示装置のポリシリコン膜をドーピングしてドレイン電極およびソース電極を形成する状態を示す説明断面図である。
【図２１】同上液晶表示装置のポリシリコン膜をドーピングしてＬＤＤ領域を形成する状態を示す説明断面図である。
【図２２】同上液晶表示装置のポリシリコン膜をドーピングしてＰ＋ポリシリコン部を形成する状態を示す説明断面図である。
【図２３】同上液晶表示装置のゲート絶縁膜上に層間膜およびコンタクトホールを形成した状態を示す説明断面図である。
【図２４】同上液晶表示装置の層間膜上にソース電極およびドレイン電極を形成した状態を示す説明断面図である。
【図２５】同上液晶表示装置の層間膜上にＩ型アモルファスシリコン部を形成した状態を示す説明断面図である。
【図２６】同上液晶表示装置の層間膜上にパッシベーション膜および遮光膜を形成した状態を示す説明断面図である。
【図２７】同上液晶表示装置の光電変換素子のエネルギバンドを示す説明図である。
【図２８】本発明の第３の実施の形態の液晶表示装置を示す説明断面図である。
【図２９】従来の液晶表示装置の一部を示す説明平面図である。
【図３０】同上液晶表示装置を示す説明断面図である。
【図３１】同上液晶表示装置の光電変換素子を示す説明図である。
【符号の説明】
３１    液晶表示装置としての液晶セル
３２    アレイ基板
３３    透光性基板としてのガラス基板
３６    スイッチ素子
３７    活性層としてのＩ型ポリシリコン部
４１    電極としての共通電極であるソース電極
４２    電極としてのドレイン電極
５１    光電変換素子としての光センサ
５２    光電変換層としてのＩ型ポリシリコン部
５３    多結晶半導体層としてのＰ＋ポリシリコン部
５４    多結晶半導体層としてのＮ−ポリシリコン部
５６    層間膜
６１    電極部としてのソース電極
６２    電極部としてのドレイン電極
６３    光遮断層としての遮光膜
７１    対向基板
７５    液晶
９７    光電変換層としての非晶質半導体層であるＩ型アモルファスシリコン部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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