(57)【要約】【課題】  本発明は、マトリックス状に二次元配置された複数の電流セルを備え、これらの電流セルによりデジタルデータに応じた電流を生成することによりそのデジタルデータに応じたアナログ信号を生成する電流セル型Ｄ／Ａ変換器の直線性補正方法および電流セル型Ｄ／Ａ変換器に関し、直線性を向上させる。【解決手段】  デジタルデータの上位ビットに応じた電流を生成する電流セルのうちの、下位ビットに応じた電流を生成する一列の電流セル「Ｓ７  Ｓ６  Ｓ５  …  Ｓ１  Ｓ０  Ｓ１  …  Ｓ５  Ｓ６  Ｓ７」と並行な、左右両端の各列の電流セルを、電流セル１つにつき、小電流生成用の複数のサブ電流セルＡ，Ｂ，Ｃで構成しておき、これら複数のサブ電流セルＡ，Ｂ，Ｃのうちの直線性誤差が最小となる組合せを検出し、実使用にあたってはその組合せを使用する。【選択図】        図３
2005269391.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に二次元配置された複数の電流セルを備え、これら複数の電流セルのうちの中央を所定の方向に延びる一列の電流セルによりデジタルデータの下位ビットに応じた電流を生成するとともに、該一列の電流セルを挟む両側に二次元的に配列された電流セルによりデジタルデータの上位ビットに応じた電流を生成することにより、それらの電流の合計の電流によってデジタルデータに応じたアナログ信号を生成する電流セル型Ｄ／Ａ変換器の直線性補正方法であって、
デジタルデータの上位ビットに応じた電流を生成する電流セルのうちの、前記一列と並行な、所定の、少なくとも一列の電流セルを、電流セル１つにつき小電流生成用の複数のサブ電流セルで構成しておき、
これら複数のサブ電流セルのうちの直線性誤差が最小となる組合せを検出し、
この電流セル型Ｄ／Ａ変換器の実使用にあたっては前記組合せを使用することを特徴とする電流セル型Ｄ／Ａ変換器の直線性補正方法。
【請求項２】
マトリックス状に二次元配置された複数の電流セルを備え、これら複数の電流セルのうちの中央を所定の方向に延びる一列の電流セルによりデジタルデータの下位ビットに応じた電流を生成するとともに、該一列の電流セルを挟む両側に二次元的に配列された電流セルによりデジタルデータの上位ビットに応じた電流を生成することにより、それらの電流の合計の電流によってデジタルデータに応じたアナログ信号を生成する電流セル型Ｄ／Ａ変換器において、
デジタルデータの上位ビットに応じた電流を生成する電流セルのうちの、前記一列と並行な、所定の、少なくとも一列の電流セルを、電流セル１つにつき小電流生成用の複数のサブ電流セルを備え、
これら複数のサブ電流セルのうちの直線性誤差が最小となる組合せが実使用されてなることを特徴とする電流セル型Ｄ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリックス状に二次元配置された複数の電流セルを備えて、それらの電流セルによりデジタルデータに応じた電流を生成することによりそのデジタルデータに応じたアナログ信号を生成する電流セル型Ｄ／Ａ変換器の直線性補正方法、および電流セル型Ｄ／Ａ変換器に関する。
【背景技術】
【０００２】
従来より電流セル型Ｄ／Ａ変換器が広く知られている。この電流セル型Ｄ／Ａ変換器は、二次元配列された多数の電流セルを備え、デジタルデータに応じた個数の電流セルで電流を生成させ、それらの電流セルで生成された電流の合計値で、そのデジタルデータに対応したアナログ信号を生成するというタイプのＤ／Ａ変換器である。
【０００３】
図１は、電流セルの二次元配置を示す図である。
【０００４】
ここでは、縦横に引いた線により囲われる１つ１つの矩形が電流セル１つ１つを表わしている。この図１では、電流セルが縦に１５個、横に１７個配列されている。ここでは、後の説明のため、中央を縦に並ぶ電流セルを上から順に「Ｓ７  Ｓ６  Ｓ５  …  Ｓ１  Ｓ０  Ｓ１  …  Ｓ５  Ｓ６  Ｓ７」と名づけ、その中央を縦に並ぶ電流セルの両側の横に並ぶ電流セル群（中央を縦に並ぶ電流セルを除く）を、上から順に「Ｌ７  Ｌ６  Ｌ５  …  Ｌ１  Ｌ０  Ｌ１  …  Ｌ５  Ｌ６  Ｌ７」と名づける。
【０００５】
図２は、電流セル１つ分の構成を示した回路図である。
【０００６】
ここには、電源Ｖｄｄとグランドとの間に２つのＰチャンネルトランジスタ１１，１２が直列に配置されており、それら２つのＰチャンネルトランジスタ１１，１２の接続点（ノードａ）と信号出力端子Ｉｏｕｔとの間にもう１つのＰチャンネルトランジスタ１３が接続されている。また信号出力端子Ｉｏｕｔとグランドとの間には電流／電圧変換用の抵抗Ｒが接続されている。
【０００７】
図１に示す、二次元配置された多数の電流セルの、図２のＰチャンネルトランジスタ１３に対応するトランジスタは全て共通の信号出力端子Ｉｏｕｔに接続されている。
【０００８】
ここで、図２の電流セルにおいて、Ｐチャンネルトランジスタ１１のゲートには、所定の定電圧ＶＧが印加されており、この定電圧ＶＧによってそのＰチャンネルトランジスタ１１を流れる電流量が規定されている。Ｐチャンネルトランジスタ１２のゲートには、デジタルデータをデコードした信号Ｓ（この電流セルで電流を生成させるか否かを制御する信号。この電流セルで電流を生成させる場合は‘Ｈ’レベルの信号）が入力され、さらにもう１つのＰチャンネルトランジスタ１３のゲートには、その信号Ｓの反転信号Ｓ′が入力される。この電流セルが、デジタルデータに応じて、電流を生成すべき電流セルであるときは信号Ｓが‘Ｈ’レベル、信号Ｓ′が‘Ｌ’レベルとなり、Ｐチャンネルトランジスタ１２が遮断状態、Ｐチャンネルトランジスタ１３が導通状態となって、Ｐチャンネルトランジスタ１１を通って流れてきた電流はＰチャンネルトランジスタ１３を通って信号出力端子Ｉｏｕｔに流入する。ここでは、このときのこの電流セルの状態を「オン状態」と称し、電流セルを「オン状態」にすることを「オンにする」と称する。一方、この電流セルが、デジタルデータに応じて、電流の生成を行なわない電流セルであるときは、信号Ｓが‘Ｌ’レベル、信号Ｓ′が‘Ｈ’レベルとなり、Ｐチャンネルトランジスタ１２が導通状態、Ｐチャンネルトランジスタ１３が遮断状態となり、Ｐチャンネルトランジスタ１１を通って流れてきた電流はＰチャンネルトランジスタ１２を通って流れてしまい信号出力端子Ｉｏｕｔに流入する電流としては寄与しない。ここでは、このときの電流セルの状態を「オフ状態」と称し、電流セルを「オフ状態」にすることを「オフにする」と称する。
【０００９】
図１に示すように二次元的に配列された多数の電流セルのうち、デジタルデータに応じた電流セルをオンにすることにより、そのオン状態にある電流セルで生成された電流が信号出力端子Ｉｏｕｔに集まり、その合計の電流が抵抗Ｒを通って流れることによりその信号出力端子Ｉｏｕｔにそのデジタルデータに対応した電圧のアナログ信号があらわれる。
【００１０】
尚、ここでは、Ｐチャンネルトランジスタ１３にデコード信号Ｓの反転信号Ｓ′を入力する旨説明したが、Ｐチャンネルトランジスタ１３には、ある一定の基準電圧を入力するタイプの電流セルもあり、その他、図２に示す構成とは全く異なる構成の電流セルも種々知られている。ただし、ここでは電流セルの構成自体は問題としておらず、電流セルについてのこれ以上の詳細説明は省略する。
【００１１】
ここで、この電流セル型Ｄ／Ａ変換器は、図１に示すように二次元配列された多数の電流セルの特性が全て揃っている必要があり、電流セルの特性にばらつきがあるとＤ／Ａ変換の直線性に悪影響を及ぼす。
【００１２】
一方、このＤ／Ａ変換器はＬＳＩの製造プロセスを経て製造されるため、電流セルの配置場所による特性ばらつきを無くすことはできない。一般に隣接する電流セルどうしはほとんど同一の特性を有し、互いに離れた電流セルはその特性が異なるということが知られている。このため、例えばデジタルデータを１ビットずつ値を増していったときに、直線性誤差を最小に抑えるために二次元配列された多数の電流セルをどの順序でオンにしていくか、ということが重要であり、その方式がいくつか提案されている（特許文献１，２参照）。
【００１３】
ここでは、特許文献１に従った方式について説明する。
【００１４】
ここではデジタルデータは８ビットで構成されており、その８ビットのデジタルデータを上位４ビットと下位４ビットとに分けて説明する。
【００１５】
下位４ビットに関しては、表１に従って、図１に示す、二次元配列された多数の電流セルのうち中央の縦一列に配列された、電流セルが用いられる。
【００１６】
【表１】
2005269391.tif 000003
【００１７】
また、上位４ビットに関しては、表２に従って、図１に示す、中央の縦一列に配列された電流セルを除く他の全ての電流セルが用いられる。
【００１８】
【表２】
2005269391.tif 000004
【００１９】
【特許文献１】特開平６−２０４８７９号公報
【特許文献２】特開平８−３３０９６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上記の表１，表２の方式によると、電流セルの特性にある程度ばらつきがあってもデジタルデータをアナログ信号に変換したときの直線性はほぼ確保される。
【００２１】
しかしながら、デジタルデータが「ＸＸＸ０１１１１」（ＸＸＸは、各ビットが１又は０のいずれでもよいことを表わしている）から「ＸＸＸ１００００」に変化するときを考えると、「ＸＸＸ０１１１１」のデータのときは、中央の縦一列の電流セル全てがオン状態、中央を横一行に並ぶ電流セル群のうち、電流セルＳ０を除く電流セル群Ｌ０の全ての電流セルがオフ状態にあり、「ＸＸＸ１００００」に変化すると、中央の縦一列の電流セル全てがオン状態からオフ状態に変化するとともに中央の横一行（電流セルＳ０を除く）の電流セル群Ｌ０全てがオフ状態からオン状態に変化し、この変化のタイミングでは中央の縦一列と電流セル群Ｌ０との間の製造ばらつき起因の電流値のズレが大きく出やすく、直線性（微分直線性）が大きく崩れてしまう場合が多々ある。
【００２２】
本発明は、上記事情に鑑み、半導体集積回路として構成された電流セル型Ｄ／Ａ変換器の直線性を補正する直線性補正方法および直線性が補正された電流セル型Ｄ／Ａ変換器を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記目的を達成する本発明の電流セル型Ｄ／Ａ変換器の直線性補正方法は、マトリックス状に二次元配置された複数の電流セルを備え、これら複数の電流セルのうちの中央を所定の方向に延びる一列の電流セルによりデジタルデータの下位ビットに応じた電流を生成するとともに、該一列の電流セルを挟む両側に二次元的に配列された電流セルによりデジタルデータの上位ビットに応じた電流を生成することにより、それらの電流の合計の電流によってデジタルデータに応じたアナログ信号を生成する電流セル型Ｄ／Ａ変換器の直線性補正方法であって、デジタルデータの上位ビットに応じた電流を生成する電流セルのうちの、上記一列と並行な、所定の、少なくとも一列の電流セルを、電流セル１つにつき小電流生成用の複数のサブ電流セルで構成しておき、これら複数のサブ電流セルのうちの直線性誤差が最小となる組合せを検出し、この電流セル型Ｄ／Ａ変換器の実使用にあたっては上記組合せを使用することを特徴とする。
【００２４】
また、上記目的を達成する本発明の電流セル型Ｄ／Ａ変換器は、マトリックス状に二次元配置された複数の電流セルを備え、これら複数の電流セルのうちの中央を所定の方向に延びる一列の電流セルによりデジタルデータの下位ビットに応じた電流を生成するとともに、該一列の電流セルを挟む両側に二次元的に配列された電流セルによりデジタルデータの上位ビットに応じた電流を生成することにより、それらの電流の合計の電流によってデジタルデータに応じたアナログ信号を生成する電流セル型Ｄ／Ａ変換器において、デジタルデータの上位ビットに応じた電流を生成する電流セルのうちの、前記一列と並行な、所定の、少なくとも一列の電流セルを、電流セル１つにつき小電流生成用の複数のサブ電流セルを備え、これら複数のサブ電流セルのうちの直線性誤差が最小となる組合せが実使用されてなることを特徴とする。
【発明の効果】
【００２５】
本発明では、電流セル型Ｄ／Ａ変換器を構成する、デジタルデータの上位ビットに応じた電流を生成する電流セルのうちの、デジタルデータの下位ビットに対応する電流セルの列と並行な、所定の、少なくとも一列の電流セルを、電流セル１つにつき小電流生成用の複数のサブ電流セルで構成しておき、調整にあたって複数のサブ電流セルのうちの直線性誤差が最小となる組合せを検出し、実使用にあたっては、その直線性誤差が最小となる組合せを使用するものであるため、従来と比べ直線性誤差を大幅に向上させることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について説明する。
【００２７】
図３は、本発明の電流セル型Ｄ／Ａ変換器における、電流セルの配置例を示す図である。
【００２８】
図１に示す従来の配置と比べると、左右両端の縦に並ぶ、図１では１つの電流セルが、図３に示す実施形態では３つのサブ電流セルＡ，Ｂ，Ｃで構成されている点である。これら３つのサブ電流セルＡ，Ｂ，Ｃは、図１に示す１つの電流セル、あるいは図３に示すサブ電流セルＡ，Ｂ，Ｃからなる電流セルを除く他の電流セル（これを、ここでは「標準サイズの電流セル」と称する）と比べ、サイズの小さなトランジスタで構成されている。具体的には、サブ電流セルＡ，Ｂはそれぞれが標準サイズの電流セルと構造が同じであって、トランジスタのサイズが小さく標準サイズの電流セルの半分の電流を流すサブ電流セルであり、サブ電流セルＣは標準サイズの電流セルと同じ構造を有するがトランジスタのサイズがさらに小さく、標準サイズの電流セルの１／４の電流を流すサブ電流セルである。そこでここではサブ電流セルＡ，Ｂのそれぞれを「１／２サイズのサブ電流セル」と称し、電流セルＣを「１／４サイズのサブ電流セル」と称する。
【００２９】
図４は、図３に示す電流セルの配列を持ったＤ／Ａ変換器に一緒に組み込まれるキャリブレーション回路を示す図である。
【００３０】
この図４には、キャリブレーション（直線性の補正）を行なうためのキャリブレートパターンを生成するキャリブレートパターン生成部２１と、そのキャリブレートパターン生成部２１で生成されたキャリブレートパターンと通常の使用時においてアナログ信号に変換されるべきデジタルデータ（通常信号）とをキャリブレートコントロール信号に応じて切り換えて後段に伝えるマルチプレクサ２２と、そのマルチプレクサ２２から出力されてきた信号に基づいて、図３に示す構造の電流セル群を構成する各電流セル（左右両端の電流セルを構成する、電流セル１つにつき３つのサブ電流セルＡ，Ｂ，Ｃを含む）のオン／オフを制御する制御信号を生成するロジック部２３と、図３に示す配列の電流セル群を有するＤＡコア１０とそのＤＡコア１０からのアナログ出力をモニタして後述するように比較を行なうコンパレータ２４が示されている。このコンパレータ２４における比較結果はロジック部２３に入力され、ロジック部２３は、キャリブレーションモードでは、その比較結果に応じても制御信号を変化させる。
【００３１】
ここでは、キャリブレーションモードにおいて、以下のような処理が行なわれる。
【００３２】
先ず、図３に示す多数の電流セルのうち、デジタルデータ「００００１１１１」に相当する電流セル（Ｓ０〜Ｓ７の１５個の電流セル全て）をオン（他の全ての電流セルはオフ）にしてそのときの信号出力端子Ｉｏｕｔの電圧をコンパレータ２４に取り込んで一旦記憶し（ここではこのときの信号出力端子Ｉｏｕｔの電圧を「比較基準電圧Ｖ０」と称する）、次いで、デジタルデータ「０００１００００」に相当する電流セル（電流セル群Ｌ０を構成する１６個の電流セル）をオン（他の全ての電流セルはオフ）にする。このとき、左右両端の電流セルについては、１／２サイズのサブ電流セルＡと１／４サイズのサブ電流セルＣをオンにし、１／２サイズのサブ電流セルＢはオフのままとする。このときに出力信号端子Ｉｏｕｔにあらわれる電圧Ｖ１を、コンパレータ２４に先ほど取り込んだ比較基準電圧Ｖ０と比較する。このとき、Ｖ０＜Ｖ１であったときは、次にデジタルデータ「０００１００００」に相当する電流セル（電流セル群Ｌ０を構成する１６個の電流セル）であって、左右両端の電流セルにあっては３つのサブ電流セルＡ，Ｂ，Ｃのうち１／４サイズのサブ電流セルＣのみをオン、他の２つの１／２サイズのサブ電流セルＡ，Ｂはオフのままとする。このときに出力信号端子Ｉｏｕｔにあらわれる電圧Ｖ２を、コンパレータ２４に取り込んでおいて比較基準電圧Ｖ０と比較する。
【００３３】
以上の２回の比較結果から、ロジック部２３は、実使用時に、左右両端の電流セルを構成する電流セル１つにつき３つのサブ電流セルＡ，Ｂ，Ｃを以下のように制御する。
（ａ）Ｖ０≧Ｖ１のとき
実使用時は、３つのサブ電流セルＡ，Ｂ，Ｃの全てを使用（同時にオン／オフ）する。
（ｂ）Ｖ０＜Ｖ１、かつ、Ｖ０≧Ｖ２のとき
実使用時は、３つのサブ電流セルＡ，Ｂ，Ｃのうち、１／４サイズのサブ電流セルＣは不使用（常にオフ状態）とし、残りの２つの１／２サイズのサブ電流セルＡ，Ｂを同時に使用（オン／オフ）する。
（ｃ）Ｖ０＜Ｖ２のとき
実使用時は、３つのサブ電流セルＡ，Ｂ，Ｃのうち、２つの１／２サイズのサブ電流セルＡ，Ｂのうちの一方（例えば、ここでは１／２サイズのサブ電流セルＡ）ともう１つの１／４サイズのサブ電流セルＣを使用（同時にオン／オフ）し、残りの１つの１／２サイズのサブ電流セル（例えばここでは１／２サイズのサブ電流セルＢ）は不使用（常にオフ状態）とする。
【００３４】
このようにして、３つのサブ電流セルＡ，Ｂ，Ｃについて直線性誤差が最小となる組合せを検出し、実使用時にはその組合せを使用することにより、直線性の良いＤ／Ａ変換器が実現する。
【００３５】
尚、図４に示す構成において、実使用時に上記の（ａ）〜（ｃ）のいずれのパターンを採用するかという情報は、ロジック部２３に不揮発性のメモリを持ってそこに記憶しておいてもよく、ヒューズあるいはアンチヒューズを組み込んでおいて固定的に記憶してもよく、あるいは外部ピンを電源あるいはグランドに接続すること等により情報を内部に伝えるようにしてもよい。
【００３６】
また、上記実施形態では、図３の左右両端の各一列の電流セルを２つの１／２サイズのサブ電流セルＡ，Ｂと１つの１／４サイズのサブ電流セルＣとで構成したが、調整用の電流セルを構成するサブ電流セルの組合せはこの３つのサブ電流セルＡ，Ｂ，Ｃに限られるものではなく、必要とする精度等に応じて組み合わせた複数のサブ電流セルを用意すればよい。また調整用の電流セルは左右両端の電流セルである必要はなく、左右のうちの一方の端の電流セルであってもよく、また、左あるいは右の端の電流セルである必要はなく、別の位置の電流セルであってもよい。
【図面の簡単な説明】
【００３７】
【図１】従来の、電流セルの二次元配置を示す図である。
【図２】電流セル１つ分の構成を示した回路図である。
【図３】本発明の電流セル型Ｄ／Ａ変換器における、電流セルの配置例を示す図である。
【図４】図３に示す電流セルの配列を持ったＤ／Ａ変換器に一緒に組み込まれるキャリブレーション回路を示す図である。
【符号の説明】
【００３８】
１０    ＤＡコア
１１，１２，１３    Ｐチャンネルトランジスタ
２１    キャリブレートパターン生成部
２２    マルチプレクサ
２３    ロジック部
２４    コンパレータ
【図１】
2005269391.tif 000005
【図２】
2005269391.tif 000006
【図３】
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【図４】
2005269391.tif 000008