(57)【要約】      （修正有）【課題】ゲート電極に接続される金属配線のドライエッチ時に、ゲート絶縁膜が被るプラズマダメージを低減する。【解決手段】ゲート電極５に接続された下層ゲート電極コンタクト８、上層ゲート電極コンタクト１３およびルーティング線９に接続されるルーティング線コンタクト１３とを形成した後に、それらを電気的に接続するゲート接続端子１４を形成する工程とを備え、下層ゲート電極コンタクト、上層ゲート電極コンタクトおよびゲート接続端子は、層の境界面に沿う面積がゲート電極の面積より小さくなるように形成され、下層ゲート電極コンタクト、上層ゲート電極コンタクトおよびゲート接続端子を形成する際のドライエッチング時にプラズマに晒されてゲート電極にダメージを与える各部の面積が小さく形成される。【選択図】図１
2005285796.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを含む半導体集積回路装置を製造する方法であって、
半導体基板上にゲート絶縁膜を介して各トランジスタのゲート電極を形成する工程と、
ゲート電極を含むトランジスタ上の全域に１層以上の下層層間絶縁膜と下層層間絶縁膜を貫通しその下端がゲート電極に接続される下層ゲート電極コンタクトとを形成する下層形成工程と、
下層層間絶縁膜上に金属膜を堆積した後に金属膜を選択的にドライエッチングして各ゲート電極に対応するルーティング線を形成する工程と、
下層ゲート電極コンタクトとルーティング線とを含むトランジスタ上の全域に１層以上の上層層間絶縁膜と上層層間絶縁膜を貫通しその下端が各下層ゲート電極コンタクトに接続される上層電極コンタクトおよびその下端が各ルーティング線に接続されるルーティング線コンタクトとを形成する上層形成工程と、
上層ゲート電極コンタクトとルーティング線コンタクトとを含んで第４の金属膜を堆積した後に第４の金属膜を選択的にドライエッチングして、上層のゲート電極コンタクトとルーティング線コンタクトとを電気的に接続するゲート接続端子を形成する工程とを備え、
前記各下層ゲート電極コンタクト、各上層ゲート電極コンタクトおよび各ゲート接続端子は、層の境界面に沿う面積がゲート電極の面積より小さくなるように形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
ペアトランジスタを含む半導体集積回路装置を製造する方法であって、
半導体基板上にゲート絶縁膜を介してペアを構成する各トランジスタのゲート電極を形成する工程と、
ゲート電極を含むペアトランジスタ上の全域に１層以上の下層層間絶縁膜と下層層間絶縁膜を貫通しその下端がゲート電極に接続される下層ゲート電極コンタクトとを形成する下層形成工程と、
下層層間絶縁膜上に金属膜を堆積した後に金属膜を選択的にドライエッチングして各ゲート電極に対応するルーティング線を形成する工程と、
下層ゲート電極コンタクトとルーティング線とを含むペアトランジスタ上の全域に１層以上の上層層間絶縁膜と上層層間絶縁膜を貫通しその下端が各下層ゲート電極コンタクトに接続される上層電極コンタクトおよびその下端が各ルーティング線に接続されるルーティング線コンタクトとを形成する上層形成工程と、
上層ゲート電極コンタクトとルーティング線コンタクトとを含んで第４の金属膜を堆積した後に第４の金属膜を選択的にドライエッチングして、上層のゲート電極コンタクトとルーティング線コンタクトとを電気的に接続するゲート接続端子を形成する工程とを備え、
ペアトランジスタの各下層ゲート電極コンタクト、上層ゲート電極コンタクトおよび各ゲート接続端子は、層の境界面に沿う面積がペア間で互いに等しくなるように形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
前記下層形成工程が、
トランジスタ上の全域に層間絶縁膜を積層する積層工程と、
トランジスタの各ゲート電極上に層間絶縁膜を貫く開口を形成する開口形成工程と、
各開口を埋める金属膜を堆積した後に金属膜を選択的にドライエッチングして各開口部にゲート電極コンタクトを形成するコンタクト形成工程と、
下層層間絶縁膜が複数層からなる場合に、前記積層工程と開口形成工程とコンタクト形成工程とを繰り返して複数の層を形成する工程とからなる請求項１または２記載の製造方法。
【請求項４】
前記上層形成工程が、
トランジスタ上の全域に層間絶縁膜を積層する積層工程と、
各ゲート電極コンタクト上および各ルーティング線上に層間絶縁膜を貫く開口を形成する開口形成工程と、
各開口を埋める金属膜を堆積した後に金属膜を選択的にドライエッチングして各ゲート電極コンタクトおよび各ルーティング線上の開口にコンタクトを形成するコンタクト形成工程と、
上層層間絶縁膜が複数層からなる場合に、前記積層工程と開口形成工程とコンタクト形成工程とを繰り返して複数の層を形成する工程とからなる請求項１〜３のいずれか１つに記載の製造方法。
【請求項５】
前記請求項１〜４のいずれか１つに記載の方法で製造された半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造方法、および半導体集積回路装置に関し、より詳細には、オペアンプなどに使用されるペアトランジスタを備えた半導体集積回路装置の製造方法、および前記半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、半導体集積回路装置では、オペアンプなどにおいて、回路上対をなす電界効果トランジスタ、いわゆるペアトランジスタが数多く使用されている。そして、一般にこれらのトランジスタのゲート電極に接続される金属配線の長さは、図６に示す従来の半導体集積回路装置のレイアウトの平面図のように互いに異なっている。半導体装置の製造工程において、金属配線２９を形成する時のドライエッチング中に、プラズマに曝される金属配線２９上のパターンマスクの上部が帯電し、後から入ってくる電子が上部で遮蔽されて底部のパターン化された金属配線２９に局所的な電位の上昇を引き起こす。金属配線２９がゲート電極２５に接続されているので、金属配線２９を介してゲート電極２５とその下のゲート絶縁膜（図示せず）との境界に電荷が誘導されて蓄積されてしまい、ゲート絶縁膜にストレスを与えてしまうことが知られている。このストレスによってゲート酸化膜が受けるダメージ、即ちプラズマダメージは、ゲート電極に接続される金属配線の長さ（面積）、すなわちプラズマに曝されるゲート電極配線の面積に応じて大きくなる。また回路上対をなすペアトランジスタの各ゲートに対応する金属配線の面積の差異によりペアトランジスタ間の特性に差が発生する。そのため、オペアンプ、あるいは記憶装置のセンスアンプなどにおいて、設計通りの特性を実現できず、集積回路の歩留まり、性能、特性のばらつきなどに影響を与えることになる。
【０００３】
このトランジスタの特性差を少なくするために、回路上対をなすペアトランジスタのゲート電極に金属配線を介してＰＮダイオードに接続して、金属配線を形成するためのエッチング時のプラズマダメージを電気的に半導体基板へ逃がすことによって特性への影響を回避する方法が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００２−５０６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の方法では、トランジスタのゲート電極にダイオードを接続するために、同方法でオペアンプを構成する場合、ゲート電極にダイオードの順方向の電位およびダイオードの逆方向耐圧以上の電位は印加できないという制約が生じる。また、ダイオードを形成する際にペアトランジスタのゲート電極相互のダイオードを経由した容量結合を低減するためにゲート電極に接続するダイオードは電気的に独立して形成する必要があり、またダイオードの基板側の電位を供給するための追加の配線が必要となり、チップサイズが大きくなるという不具合がある。
【０００５】
本発明は上記のような事情を考慮してなされたもので、ゲート電極に接続される金属配線のドライエッチ時に、ゲート絶縁膜が被るプラズマダメージを低減できる半導体集積回路装置の製造方法および半導体集積回路装置を提供することを目的とする。さらに、本発明は前記ダメージによってペアトランジスタに特性差が発生しないようにした半導体集積回路装置の製造方法および半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明は、トランジスタを含む半導体集積回路装置を製造する方法であって、半導体基板上にゲート絶縁膜を介して各トランジスタのゲート電極を形成する工程と、ゲート電極を含むトランジスタ上の全域に１層以上の下層層間絶縁膜と下層層間絶縁膜を貫通しその下端がゲート電極に接続される下層ゲート電極コンタクトとを形成する下層形成工程と、下層層間絶縁膜上に金属膜を堆積した後に金属膜を選択的にドライエッチングして各ゲート電極に対応するルーティング線を形成する工程と、下層ゲート電極コンタクトとルーティング線とを含むトランジスタ上の全域に１層以上の上層層間絶縁膜と上層層間絶縁膜を貫通しその下端が各下層ゲート電極コンタクトに接続される上層電極コンタクトおよびその下端が各ルーティング線に接続されるルーティング線コンタクトとを形成する上層形成工程と、上層ゲート電極コンタクトとルーティング線コンタクトとを含んで第４の金属膜を堆積した後に第４の金属膜を選択的にドライエッチングして、上層のゲート電極コンタクトとルーティング線コンタクトとを電気的に接続するゲート接続端子を形成する工程とを備え、前記各下層ゲート電極コンタクト、各上層ゲート電極コンタクトおよび各ゲート接続端子は、層の境界面に沿う面積がゲート電極の面積より小さくなるように形成されることを特徴とする半導体集積回路装置の製造方法を提供する。
【発明の効果】
【０００７】
この発明の半導体集積回路装置の製造方法は、ゲート電極に接続された下層および上層ゲート電極コンタクトとルーティング線に接続されたルーティング線コンタクトとを形成した後に、それらを電気的に接続するゲート接続端子を形成する工程を備え、前記各下層ゲート電極コンタクト、各上層ゲート電極コンタクトおよび各ゲート接続端子は、層の境界面に沿う面積がゲート電極の面積より小さくなるように形成されるので、各ゲート電極に接続される下層および上層ゲート電極コンタクトとゲート接続端子とを形成する際のドライエッチング時にプラズマに曝されてゲート電極部にダメージを与える前記各部の面積を、小さくすることができる。
【発明を実施するための最良の形態】
【０００８】
この発明の半導体集積回路装置の製造方法は、半導体基板上にゲート絶縁膜を介して各トランジスタのゲート電極を形成する工程と、ゲート電極を含むトランジスタ上の全域に１層以上の下層層間絶縁膜と下層層間絶縁膜を貫通しその下端がゲート電極に接続される下層ゲート電極コンタクトとを形成する下層形成工程と、下層層間絶縁膜上に金属膜を堆積した後に金属膜を選択的にドライエッチングして各ゲート電極に対応するルーティング線を形成する工程と、
下層ゲート電極コンタクトとルーティング線とを含むトランジスタ上の全域に１層以上の上層層間絶縁膜と上層層間絶縁膜を貫通しその下端が各下層ゲート電極コンタクトに接続される上層電極コンタクトおよびその下端が各ルーティング線に接続されるルーティング線コンタクトとを形成する上層形成工程と、上層ゲート電極コンタクトとルーティング線コンタクトとを含んで第４の金属膜を堆積した後に第４の金属膜を選択的にドライエッチングして、上層のゲート電極コンタクトとルーティング線コンタクトとを電気的に接続するゲート接続端子を形成する工程とを備える。
【０００９】
前記下層形成工程が、前記下層形成工程が、トランジスタ上の全域に層間絶縁膜を積層する積層工程と、トランジスタの各ゲート電極上に層間絶縁膜を貫く開口を形成する開口形成工程と、各開口を埋める金属膜を堆積した後に金属膜を選択的にドライエッチングして各開口部にゲート電極コンタクトを形成するコンタクト形成工程と、下層層間絶縁膜が複数層からなる場合に、前記積層工程と開口形成工程とコンタクト形成工程とを繰り返して複数の層を形成する工程とからなっていてもよい。
【００１０】
また、前記上層形成工程が、前記上層形成工程が、トランジスタ上の全域に層間絶縁膜を積層する積層工程と、各ゲート電極コンタクト上および各ルーティング線上に層間絶縁膜を貫く開口を形成する開口形成工程と、各開口を埋める金属膜を堆積した後に金属膜を選択的にドライエッチングして各ゲート電極コンタクトおよび各ルーティング線上の開口にコンタクトを形成するコンタクト形成工程と、上層層間絶縁膜が複数層からなる場合に、前記積層工程と開口形成工程とコンタクト形成工程とを繰り返して複数の層を形成する工程とからなっていてもよい。
【００１１】
また、この発明の半導体集積回路装置の製造方法は、ペアトランジスタを含む半導体集積回路装置を製造する方法であって、半導体基板上にゲート絶縁膜を介してペアを構成する各トランジスタのゲート電極を形成する工程と、ゲート電極を含むペアトランジスタ上の全域に１層以上の下層層間絶縁膜と下層層間絶縁膜を貫通しその下端がゲート電極に接続される下層ゲート電極コンタクトとを形成する下層形成工程と、下層層間絶縁膜上に金属膜を堆積した後に金属膜を選択的にドライエッチングして各ゲート電極に対応するルーティング線を形成する工程と、下層ゲート電極コンタクトとルーティング線とを含むペアトランジスタ上の全域に１層以上の上層層間絶縁膜と上層層間絶縁膜を貫通しその下端が各下層ゲート電極コンタクトに接続される上層電極コンタクトおよびその下端が各ルーティング線に接続されるルーティング線コンタクトとを形成する上層形成工程と、上層ゲート電極コンタクトとルーティング線コンタクトとを含んで第４の金属膜を堆積した後に第４の金属膜を選択的にドライエッチングして、上層のゲート電極コンタクトとルーティング線コンタクトとを電気的に接続するゲート接続端子を形成する工程とを備え、ペアトランジスタの各下層ゲート電極コンタクト、上層ゲート電極コンタクトおよび各ゲート接続端子は、層の境界面に沿う面積がペア間で互いに等しくなるように形成されることを特徴とする。
【００１２】
このようにすれば、ペアトランジスタの各ゲート電極に接続される下層および上層ゲート電極コンタクトとゲート接続端子とを形成する際に、ドライエッチング時にプラズマダメージを受ける前記各部の面積が、ペア間で等しくなるので、特性の揃ったペアトランジスタを得ることができる。
また、この発明は、前記のいずれか１つに記載の方法で製造された半導体集積回路装置を提供する。この発明の半導体集積回路装置は、前記方法により製造されているので、各ゲート電極に接続される金属配線を形成する際のプラズマダメージが抑制されて良好な特性を有するトランジスタ、あるいはプラズマダメージの影響がペアトランジスタ間で等しいことにより特性の揃ったペアトランジスタを得ることができる。
【００１３】
以下、図面に基づいてこの発明を詳述する。図１は、本発明の半導体集積回路装置の一実施形態の構造を示す断面図である。また、図２は、前記半導体集積回路装置のレイアウトを示す平面図である。図１に示す断面図は、図２にＡ−Ａ’で示す線に沿った断面に対応する。図１および図２に示すように、本発明は、半導体基板上に２つのトランジスタからなるペアトランジスタの２つのゲート電極５を形成し、トランジスタ領域全面に第１の層間絶縁膜６を積層する。次に、第１の層間絶縁膜６に、それを貫いて前記ゲート電極５の表面に達する第１の開口７を形成する。そして、第１の開口７を埋めるようにして第１の金属膜を堆積後、同金属膜を選択的にエッチングして、第１の開口７に下層ゲート電極コンタクト８となる第１の金属配線８を形成する。
【００１４】
次に、第１の金属配線８を覆うようにして第２の金属膜を堆積後、同金属膜を選択的にエッチングして、第１の金属配線８と分離されて電気的に絶縁された第２の金属配線９を形成する。第２の金属配線９は、上層ゲート電極コンタクトとなり、ペアトランジスタの一方へゲート信号を供給する配線の一部となる。
さらに、第１の金属配線８と第２の金属配線９とを覆うように第２の層間絶縁膜１０を形成し、同絶縁膜を貫いて第１の金属配線８に達する第２の開口１１および第２の金属配線９に達する第３の開口１２を形成後、第２の開口１１と第３の開口１２とを埋めるように第３の金属膜を堆積した後、前記金属膜を選択的にエッチングして第２の開口１１と第３の開口と１２とに上層ゲート電極コンタクトおよびルーティング線コンタクトとなる第３の金属配線１３を形成する。
【００１５】
その後、第３の金属配線１３を覆うように第４の金属膜を堆積し、同金属膜を選択的にエッチングして、第２の開口１１と第３の開口１２を覆う第４の金属配線、すなわちゲート接続端子１４を形成する。ゲート接続端子１４によって、ルーティング線９はゲート電極５と接続されるが、ルーティング線９形成時のエッチングによりチャージアップされたマスクは、このときまでに除去されているため、ルーティング線９を介してゲート酸化膜がダメージを受けることはない。
このようにして、トランジスタのゲート電極５への入力信号は、第１の開口７に形成した第１の金属配線８と、第２の開口１１に形成した第３の金属配線１３と、第４の金属配線１４と、第３の開口１２に形成した第３の金属配線１２と、第２の金属膜で形成された第２の金属配線９とを経由して供給される。
【００１６】
各トランジスタの第１の金属配線８の面積は電気的に十分接続ができる範囲で、できるだけ小さくして、トランジスタのゲート酸化膜４の上に形成されたゲート電極５の面積より小さくすることで、第１の金属配線８および第２の金属配線９を形成するときのプラズマダメージを最小限にする。図１は、ペアトランジスタの例を示しているが、前記構成はペアトランジスタに限らず、個別のトランジスタについて実施した場合にもプラズマダメージを低減する効果がある。また、第１の開口７および同開口部の第１の金属配線８の面積をペアトランジスタ間において互いに等しくすることで、第１の金属配線８および第２の金属配線９を形成するときのプラズマダメージがペアトランジスタ間で等しくなる。従って、ペアトランジスタ間の特性が等しくできる。
【００１７】
第２の開口１１と第３の金属配線１３とは電気的に十分は接続ができる範囲で小さくして、第３の金属配線１３を形成するときのプラズマダメージを最小限にする。また、ペアトランジスタにおいて第２の開口１１と同開口部の第３の金属配線１３との面積を互いに等しくすることで、第３の金属配線１３を形成するときのプラズマダメージをペアトランジスタ間で等しくする。
第４の金属配線１４の面積が最小となるように第２の開口１１と第３の開口１２とを近くに配置して、第４の金属配線１４を形成するときのプラズマダメージを最小限にする。また、ペアトランジスタにおいて、第４の金属配線１４の面積を互いに等しくすることで、第４の金属配線１４を形成するときのプラズマダメージをペアトランジスタ間で等しくする。
【００１８】
第１の開口７および第２の開口１１および第４の金属配線１４の面積は同トランジスタのゲート酸化膜４の上に形成するゲート電極５の面積より小さくすることにより、各金属配線形成時のプラズマダメージを低減し、ペアトランジスタの特性差に影響を与えないようにできる。
３層以上の多層金属配線の場合は、第１の金属配線８と第３の金属配線１３との間もしくは、第３の金属配線１３と第４の金属配線１４との間に、第２の開口１１および第３の金属配線１３と同様の構造の金属配線を形成し、電気的に接続することで、各金属配線形成時のプラズマダメージがペアトランジスタの特性差に影響を与えることがないようにできる。
また、トランジスタのゲート電極はその電気信号供給源以外とは電気的に絶縁されているため、ゲート信号の極性に対する制約が無くなり、回路設計の自由度が増す。そして、ダイオードを形成する必要がないのでチップサイズを小さくできる。
【実施例１】
【００１９】
本発明の実施の形態について説明する。図３は、この発明の半導体集積回路装置においてオペアンプの入力段部分を構成する回路図である。図３において、第１のトランジスタ１と第２のトランジスタ２がペアトランジスタとなっている。
図２に本発明による第１のトランジスタ１および第２のトランジスタ２のレイアウト模式図を示す。図２においてトランジスタのゲート酸化膜上のゲート電極５は、第１の開口７および第２の開口１１に形成された第１の金属配線８および第３の金属配線１３を経由して第４の金属配線１４に接続される。第２の金属配線９へは、トランジスタのゲート電極５への入力信号が供給され、その入力信号は第３の開口部１２に形成された第３の金属配線１３を経由して第４の金属配線１４に接続される。したがって、前記入力信号は、第２の開口１１および第１の開口７に形成された第３の金属配線１３および第１の金属配線８を経由してトランジスタのゲート電極５に供給される。
【００２０】
図２の線分Ａ−Ａ’における断面図を図１に示す。第１の層間絶縁膜６、第２の層間絶縁膜１０は例えばＣＣＶＤ法でＢＰＳＧもしくはＳｉＯ２を６００〜１０００ｎｍ堆積して形成される。また、ＣＭＰ法で平坦化してもよい。第１の開口７または、第２の開口１１および第３の開口１２はフォトレジストでパターニングした後に、第１の層間絶縁膜６または第２の層間絶縁膜１０をドライエッチングして形成してもよい。第１の金属配線８例えばタングステンを用いてもよく、開口部７を形成後、タングステンを例えばＣＶＤ法で６００ｎｍ形成してドライエッチでエッチバックすることによって、開口部７に選択的にタングステンを形成してもよい。開口部１１および１２に形成する第３の金属配線１３についても、前述と同様の方法で形成してもよい。第２の金属配線９、第４の金属配線１４は例えばスパッタ法でＡｌ−Ｃｕを４００〜１０００ｎｍ形成後、フォトレジストでパターニングし、ドライエッチングして形成してもよい。
【００２１】
実施の一態様では、第１の金属配線８の線長は０．４〜１．０μｍでその断面積は０．１６〜１μｍ2、第３の金属配線１３の線長は０．５〜１．２μｍでその断面積は０．２５〜１．４μｍ2である。これらの金属配線８、１３を形成する際のエッチバック時に、ゲート電極５は、開口７，１１中に露出し、前述の開口面積を有する第１の金属配線８、および第３の金属配線１３を介してプラズマに曝されるが、トランジスタのゲート酸化膜４上のゲート電極５の面積よりプラズマに曝される面積が小さく、トランジスタの特性変動はほとんど無い。また、ペアトランジスタ間で同面積を等しくすることで、ペアトランジスタ間の特性差は発生しない。
【００２２】
第２の金属配線９の形成時には、第１の開口部７は第２の金属配線９と電気的に分離しており、ゲート電極５は、第１の金属配線８を介して、エッチバックのプラズマに曝されるのみであるため、前記と同様にトランジスタの特性変動はほとんど無い。前述の場合、ペアトランジスタ間の閾値の差は５０％〜８０％低減し、３〜６ｍＶ程度となり特性差はほとんど発生しなかった。
第４の金属配線１４の線幅は０．８〜１．６μｍ程度であり、第４の金属配線１４の形成時に、ゲート電極５は、第１の金属配線８および第３の金属配線１３を介して、第４の金属配線１４のエッチバックのプラズマに曝されるが、第４の金属配線１４の面積はゲート電極５の面積より小さいので、トランジスタの特性変動はほとんど無い。また、ペアトランジスタ間で同面積を等しくすることで、ペアトランジスタ間の特性差は発生しない。
【実施例２】
【００２３】
前記実施例１は２層金属配線の場合であるが、３層金属配線の場合について以下に説明する。
図４は、本発明の半導体集積回路装置において、３層金属配線を有する実施形態の一例を示す断面図である。トランジスタのゲート電極に接続する第１の金属配線８を実施例１と同様に形成した後、金属膜、例えばスパッタ法でＡｌ−Ｃｕを４００〜１０００ｎｍ堆積後、フォトレジストでパターニングし、ドライエッチングして金属配線１５を形成する。金属配線１５は、例えばゲート電極に接続される信号とは別の信号の配線であって、この半導体集積回路装置内の配線である。
その後、第１の層間絶縁膜１６を、例えばＣＣＶＤ法によりＢＰＳＧもしくはＳｉＯ２を６００〜１０００ｎｍを堆積して形成する。また、ＣＭＰ法で平坦化してもよい。次に、フォトレジストでパターニングした後に、層間絶縁膜１６をドライエッチングして、第１の層間絶縁膜１６を貫き第１の金属配線８に達する開口１７を形成する。そして、例えばタングステンをＣＶＤ法で６００ｎｍ形成してドライエッチでエッチバックすることによって、開口１７に選択的に金属配線１８を形成する。その後、実施例１と同様にして、第２の金属配線９、第２の層間絶縁膜１０、前記第２の層間絶縁膜１０を貫き金属配線１８に達する第２の開口１１、第２の層間絶縁膜１０を貫き第２の金属配線９に達する第３の開口１２、第３の金属配線１３、そして第４の金属配線１４を順に形成する。
この場合、トランジスタのゲート電極５への入力信号の経路は第２の金属配線９、第２の開口１２に形成された第３の金属配線１３、第４の金属配線１４、第２の開口１１に形成された第３の金属配線１３、開口１７に形成された金属配線１８、第１の開口に形成された第１の金属配線８となるが、ゲート電極５への配線を形成する際に、ゲート電極５に接続された状態でプラズマに曝される第４の金属配線１４、第２の開口１１に形成された第３の金属配線１３、開口１７に形成された金属配線１８、第１の開口に形成された第１の金属配線８の各面積がトランジスタのゲート電極５の面積より小さいので、トランジスタの特性変動はほとんど無い。また、ペアトランジスタ間で同面積を等しくすることで、ペアトランジスタ間の特性差は発生しない。
【実施例３】
【００２４】
図５は、本発明の半導体集積回路装置において、３層金属配線を有する実施形態の異なる一例を示す断面図である。実施例１と同様にして、第１の層間絶縁膜６の堆積から第３の金属配線１３の形成までを行う。そして、例えばスパッタ法でＡｌ−Ｃｕを４００〜１０００ｎｍ堆積後、フォトレジストでパターニングし、ドライエッチングして金属配線１５を形成する。金属配線１５は、ゲート電極に接続される配線とは別の、この半導体集積回路装置内の配線である。
【００２５】
その後、第１層間絶縁膜１６を、例えばＣＣＶＤ法でＢＰＳＧもしくはＳｉＯ２を６００〜１０００ｎｍを形成する。ＣＭＰ法で平坦化してもよい。次に、フォトレジストでパターニングし、第１層間絶縁膜１６をドライエッチングして、第１層間絶縁膜１６を貫いて第３の金属配線１３に達する開口１７を形成する。そして、例えばタングステンをＣＶＤ法等によって６００ｎｍ堆積した後にドライエッチでエッチバックすることによって、開口１７に選択的にタングステンを形成する。最後に、第４の金属配線１４を形成する。
この場合、トランジスタのゲート電極５への入力信号の経路は第２の金属配線９、第２の開口１２に形成された第３の金属配線１３、開口２０に形成された金属配線１８、第４の金属配線１４、開口１７に形成された金属配線１８、第２の開口１１に形成された第３の金属配線１３、第１の開口に形成された第１の金属配線８となるが、ゲート電極５への配線を形成する際に、ゲート電極５に接続された状態でプラズマに曝される第４の金属配線１４、開口１７に形成された金属配線１８、第２の開口１１に形成された第３の金属配線１３、第１の開口に形成された第１の金属配線８の各面積がトランジスタのゲート電極５の面積より小さいので、トランジスタの特性変動はほとんど無い。また、ペアトランジスタ間で同面積を等しくすることで、ペアトランジスタ間の特性差は発生しない。
４層以上の多層配線の場合でも、実施例２と実施例３の手法を組み合わせることで本発明を実施できることは、当業者にとって明らかであり、本願発明の範疇である。
【図面の簡単な説明】
【００２６】
【図１】本発明の製造方法による半導体集積回路装置の一実施形態の構造を示す断面図である。
【図２】本発明の製造方法による半導体集積回路装置の一実施形態のレイアウトを示す平面図である。
【図３】この発明の製造方法による半導体集積回路装置の一実施形態であるオペアンプの入力段部分を構成する回路図である。
【図４】本発明の半導体集積回路装置において、３層金属配線を有する実施形態の一例を示す断面図である。
【図５】本発明の半導体集積回路装置において、３層金属配線を有する実施形態の異なる一例を示す断面図である。
【図６】従来の半導体集積回路装置のレイアウトを示す平面図である。
【符号の説明】
【００２７】
１、２１    第１のトランジスタ
２、２２    第２のトランジスタ
３    フィールド酸化膜
４    ゲート酸化膜
５、２５    ゲート電極
６    第１の層間絶縁膜
７    第１の開口
８    第１の金属配線
９    第２の金属配線、ルーティング線
１０    第２の層間絶縁膜
１１    第２の開口
１２    第３の開口
１３    第３の金属配線
１４    第４の金属配線、ゲート接続端子
１５    金属配線
１６    第１の層間絶縁膜
１７、２０    開口
１８    金属配線
１９、３９    高濃度不純物拡散層
２７    絶縁膜開口孔
２９    金属配線
【図１】
2005285796.tif 000003
【図２】
2005285796.tif 000004
【図３】
2005285796.tif 000005
【図４】
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【図５】
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【図６】
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