(57)【要約】【課題】窒化物系半導体を用いた電界効果トランジスタにおいて、半導体の積層構造部が基板上でＣ軸配向すると、ピエゾ電界により生じる高密度な２次元電子ガスのためデプレッション型となるので、エンハンスメント型の電界効果トランジスタを得るのが困難であった。【解決手段】（０１−１２）面、または、（０１−１２）面からのオフアングルαが５°未満となる面を主面とするサファイア基板上に、積層構造部のＣ軸が半導体成長用基板の主面と平行になるように成長させることにより、ピエゾ電界の影響を低減してエンハンスメント型の電界効果トランジスタを提供する。【選択図】  図１
2005285869.tif 000002
【特許請求の範囲】
【請求項１】
サファイア基板の主面上に窒化物系半導体からなる積層構造部が積層され、該積層構造部が少なくとも窒化ガリウムまたは窒化ガリウムインジウムからなる電子走行層、及び窒化アルミニウムガリウムからなる障壁層を順次積層してなるヘテロ構造を有する電界効果トランジスタ製造用のエピタキシャル基板において、上記サファイア基板の主面が、（０１−１２）面からの（０００１）面方向へのオフアングルαが０°＜ｘ≦５°を満たす面であることを特徴とするエピタキシャル基板。
【請求項２】
上記サファイア基板上に窒化アルミニウムのモル分率ｘが０．５≦ｘ≦１．０を満たす窒化アルミニウムガリウムＡｌｘＧａ１−ｘＮからなる下地層を直接成長させたことを特徴とする請求項１に記載のエピタキシャル基板。
【請求項３】
上記下地層の膜厚が、０．０５〜２．０μｍの範囲であることを特徴とする請求項２に記載のエピタキシャル基板。
【請求項４】
請求項１〜３のいずれかに記載のエピタキシャル基板を用いたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物系半導体を成長させたエピタキシャル基板及びそれを用いた半導体装置に関するものである。
【背景技術】
【０００２】
窒化アルミニウム（以下、ＡｌＮという。）、窒化ガリウム（以下、ＧａＮという。）、窒化インジウム（以下、ＩｎＮという。）、あるいは、それらの混晶である窒化アルミニウムガリウムインジウム（以下、ＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）という。）などの窒化物系半導体は受発光素子や電子走行素子に用いることができるため、近年、その結晶成長や半導体装置への応用について、幅広く研究がなされている。
【０００３】
窒化物系半導体は大型のバルク単結晶が成長できないため、一般的にはサファイアなどの異種基板を半導体成長用基板に用いてヘテロエピタキシャル成長させている。
【０００４】
エピタキシャル成長の方法としては、有機金属気相成長(ＭＯＶＰＥ) 法、分子線エピタキシー(ＭＢＥ)法、ハライド気相成長(ＨＶＰＥ)法などがあるが、実用化の面で最も一般的なのはＭＯＶＰＥ法である。
【０００５】
また、上記のような半導体素子を用いた半導体装置は、窒化物系半導体層を積層してなる構造をサファイア基板の全面にエピタキシャル成長させ、所望のデバイス形状に加工した後、電極を形成している。
【０００６】
禁制帯幅の広い窒化物系半導体材料は、絶縁破壊電圧が高いという特性を有し、高電界下でも破壊することなく動作できることから、高出力通信用の半導体装置への応用が期待されている。
【０００７】
例えば、特許文献１では、図４のような積層構造部４２を用い、高密度の２次元電子ガスを誘起するヘテロ接合によって、電界効果トランジスタ（以下、ＦＥＴという）を提供している。
【０００８】
まず、（０００１）面を主面とするサファイア基板４１(以下、Ｃ面サファイア基板という。)上に、厚みが３０ｎｍのバッファ層４２１を介して厚みが２μｍのアンドープＧａＮ層４２２を成長させ、その後、３０ｎｍのアンドープＡｌ０．３Ｇａ０．７Ｎ層４２３、１０ｎｍのアンドープＧａＮ層４２４、１０ｎｍのアンドープＡｌ０．３Ｇａ０．７Ｎのスペーサ層４２５、１０ｎｍのｎ型Ａｌ０．３Ｇａ０．７Ｎの電子供給層４２６、１５ｎｍの傾斜組成アンドープＡｌxＧａ１-xＮの障壁層４２７、６ｎｍのｎ型Ａｌ０．０６Ｇａ０．９４Ｎのコンタクト層４２８を順次積層して積層構造部４２を形成し、エピタキシャル基板４を得ている。
【０００９】
そして、エピタキシャル基板４上にソース電極４３１、ドレイン電極４３２、ゲート電極４３３をそれぞれ形成して、ＦＥＴが得られている。
【００１０】
このように、サファイア基板の（０００１）面、または、（０００１）面からのオフアングルαが微少である面（以下、これらを合わせて、Ｃ面と呼ぶ。）を用いることが一般的である。
【００１１】
ここで、Ｃ面サファイア基板４１を用いた窒化物系半導体からなるエピタキシャル基板４を製造した場合、Ｃ面を主面とする窒化物系半導体が成長し、その材料に特有なピエゾ電界の影響を受けて、ヘテロ接合の界面付近に反転層が形成されるので、それを用いて製造したＦＥＴは、ゲートバイアスがゼロの状態で既にドレイン電流が流れ得る、所謂デプレッション型のＦＥＴが製造される。
【００１２】
しかしながら、実際には、上記のデプレッション型ＦＥＴだけでなく、ゲートバイアスがゼロの状態ではドレイン電流が流れ得ず、ゲートバイアスを印加することでドレイン電流が流れる所謂、エンハンスメント型ＦＥＴも必要である。
【００１３】
ところが、窒化物系半導体を用いたＦＥＴにはエンハンスメント型がなく、回路設計に制約が多く、その応用が限られていたため、窒化物系半導体を用いたエンハンスメント型のＦＥＴが強く望まれていた。
【００１４】
エンハンスメント型のＦＥＴを製造するには、半導体積層構造における反転層形成の制御が必要である。
【００１５】
例えば、砒化ガリウム系半導体を用いたＦＥＴでは、砒化アルミニウムガリウムからなる障壁層の膜厚を数１０ｎｍ程度の範囲で調節することで反転層の形成を制御することが可能で、デプレッション型とエンハンスメント型を区別して製造することができる。
【００１６】
回路設計上、デプレッション型ＦＥＴでなければならないこともあるが、その反面、動作させるためにはプラスとマイナスの２種類の電源が必要であり、消費電力が多いことや、それを用いる電子回路の部品点数が多くなる問題があった。
【００１７】
一方、Ｃ面の窒化物系半導体の場合はピエゾ電界が強いため、ヘテロ接合の界面に反転層を生じやすいという性質がある。
【００１８】
このため、ピエゾ電界の影響が出ないＣ面以外の面方位を主面とし、表面の平滑な窒化物系半導体の成長が必要であったにも関わらず、平滑な成長を行うことはできなかった。
【００１９】
また、従来用いられているような低温バッファ層技術では、膜厚を数ｎｍから数１０ｎｍ程度の低温バッファ層を形成するが、半導体成長用基板１１としてサファイアの代表的な面方位であるＣ面、あるいは、（１１−２０）面を用いた場合、その上に積層する下地層１２１はＣ軸配向し、積層構造部のＣ軸とサファイア基板表面の垂線は一致することとなり、ヘテロ構造を積層した場合にピエゾ電界を生じてしまうという問題があった。
【００２０】
また、（０１−１２）面のサファイア基板上に、従来の低温バッファ層技術を用いて窒化物系半導体層を積層する場合、その膜厚が薄いことから、平滑な下地層を形成できないので、半導体装置を製造するには不向きであるという問題があった。
【００２１】
上記の問題を解決すべく、例えば特許文献２などには、（０１−１２）面のサファイア基板を用いて積層構造部のＣ軸が半導体成長用基板と平行となるような結晶成長方法が既に提起されているが、いずれにおいても積層構造部表面の平滑性については全く述べられていない。
【００２２】
また、その結晶成長方法を用いた場合のＦＥＴの動作についても議論されていない。
【特許文献１】特開平１０-３３５６３７号公報
【特許文献２】特開２００２−３７４００３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
表面の平滑性はＦＥＴを製造する際に非常に重要な要素である。
【００２４】
しかしながら、実際に（０１−１２）面サのファイア基板を用いて積層構造部を形成しても、表面の平滑になることは希であり、それを用いてＦＥＴを得るのは困難であった。
【００２５】
そこで、サファイア基板の主面のオフアングルと半導体積層構造部の成長条件の組み合わせを最適化することにより、平滑性の優れたＦＥＴ製造用のエピタキシャル基板を提供する必要があった。
【課題を解決するための手段】
【００２６】
上記に鑑みて、本発明は、サファイア基板の主面上に窒化物系半導体からなる積層構造部が積層され、該積層構造部が少なくとも窒化ガリウムまたは窒化ガリウムインジウムからなる電子走行層、及び窒化アルミニウムガリウムからなる障壁層を順次積層してなるヘテロ構造を有する電界効果トランジスタ製造用のエピタキシャル基板において、上記サファイア基板の主面が、（０１−１２）面から（０００１）面方向へのオフアングルαが０°＜ｘ≦５°を満たす面であることを特徴とする。
【００２７】
また、上記サファイア基板上に窒化アルミニウムのモル分率ｘが０．５≦ｘ≦１．０を満たす窒化アルミニウムガリウムＡｌｘＧａ１−ｘＮからなる下地層を直接成長させたことを特徴とする。
【００２８】
また、上記下地層の膜厚が、０．０５〜２．０μｍの範囲であることを特徴とする。
【００２９】
また、上記エピタキシャル基板を用いたことを特徴とする。
【発明の効果】
【００３０】
窒化物系半導体によるエピタキシャル基板を提供することにより、エンハンスメント型ＦＥＴの製造を可能にする。
【発明を実施するための最良の形態】
【００３１】
以下に、本発明の実施形態について説明する。
【００３２】
図１は、本発明のエピタキシャル基板１を示す模式図である。
【００３３】
サファイア基板からなる半導体成長用基板１１の一方の主面上に、ＡｌＮのモル分率ｘが、０．５≦ｘ≦１．０である窒化アルミニウムガリウムＡｌｘＧａ１−ｘＮからなる下地層１２１、ＧａＮまたはＧａＩｎＮからなる電子走行層１２２、ＡｌＧａＮからなる障壁層１２３を順次積層してなる。
【００３４】
そして、窒化物系半導体の積層構造部１２の［０００１］軸（図中ｄ。以下、Ｃ軸という。）が、上記半導体成長用基板１１の主面と平行となるようにする。
【００３５】
図２のように、半導体成長用基板１１の一主面とサファイア（０１−１２）面（図中b）のなす角が、半導体成長用基板１１の主面のオフアングルαであり、半導体成長用基板１１のｃ軸（図中ｃ）は、主面に対して斜めになっている。特に、０＜α≦５°となるような面を主面とするサファイア基板（以下、（０１−１２）サファイア基板という。）の場合、（０１−１２）サファイア基板上に成長させる下地層１２１、電子走行層１２２、障壁層１２３からなる積層構造部１２のＣ軸(図中ｄ)が主面と平行になるように成長しやすく好ましい。
【００３６】
これを行うには、下地層１２１を構成するＡｌＧａＮのＡｌＮモル分率は０．５〜１．０、その膜厚は０．０５〜２．０μｍとするのが好ましい。
【００３７】
オフアングルαが０°の場合、または、５°より大きい場合では、主面に対して積層構造部１２のＣ軸が平行にならなかったり、平滑な表面となるような成長が不可能であると言う問題があった。
【００３８】
また、主面を（１１−２０）面の方向へオフアングルさせた場合も同様の問題があった。
【００３９】
また、下地層１２１層の膜厚を２μｍより大きくした場合にはクラックが生じてしまい、
また、０．０５μｍ未満では平滑な表面となる成長を満足しなかった。
【００４０】
ここで、エピタキシャル成長させた窒化物系半導体層１２の算術平均表面粗さは、原子間力顕微鏡(ＡＦＭ)で測定すれば良く、二乗根平均の表面粗さＲｒｍｓでは、１０ｎｍ以下である必要がある。
【００４１】
しかし、本発明によれば、（０１−１２）サファイア基板上に表面の平滑な成長が可能となり、かつ、積層構造部１２のＣ軸を積層構造部１２の面内に含まれるように配向し、積層構造部１２の垂線の方向にピエゾ電界を生じないことにより、ＦＥＴ３をエンハンスメント型とすることができる。
【００４２】
表面の平滑な成長が可能となった場合でも、本発明のように下地層１２１の膜厚と組成を制御して成長させないと、積層構造部１２にクラックを生じてしまう。
【００４３】
ここでＧａＮ、または、ＧａＩｎＮからなる電子走行層１２２は、電子の移動度を保つため不純物ドーピングを行ってはならないが、膜厚は１０〜２００ｎｍの範囲であれば良い。
【００４４】
また、ＧａＩｎＮを電子走行層１２２に用いた場合、ＩｎＮモル分率が高いと、積層構造部１２の２次元電子ガス密度を増加させることができるが、合金散乱による移動度低下が起こるので、必要に応じて、０．１以下とするのが好ましい。
【００４５】
その後、ＡｌＧａＮからなる障壁層１２３を形成する。障壁層１２３の膜厚は５〜５０ｎｍとし、電子走行層１２２と障壁層１２３の界面に２次元電子ガスを形成する（反転層形成時）ようにする。
【００４６】
また、障壁層１２３には変調ドーピングを施して、ＦＥＴの電子移動度向上を目的にアンドープのスペーサ層(図示せず)、及び、電子供給を目的に、例えば、シリコンをドープする電子供給層(図示せず)で構成しても良い。
【００４７】
また、下地層１２１上に成長させる電子走行層１２２や障壁層１２３は、下地層１２１の主面に対して結晶がコヒーレントになるようにしなければならない。
【００４８】
また、必要に応じ、ソース電極３１、ドレイン電極３２のオーミック接触を容易に形成することを目的に、障壁層１２３の上にさらにシリコン密度の高いコンタクト層４２８を、３〜２０ｎｍの膜厚で成長させても良い(図示せず)。
【００４９】
また、各層の成長温度は、それぞれの組成、結晶性、表面粗さや電気的特性など、エピタキシャル基板１の特性を損なわないようにして設定すればよい。
【００５０】
ここで、（０１−１２）サファイア基板１１は価格が安いので、他の代表的な面方位であるＣ面や（１１−２０）面を主面とするサファイアを半導体成長用基板１１として用いる場合に比べて、安価にエピタキシャル基板１を製造できると言う効果もある。
【００５１】
次に、上記のエピタキシャル基板１を用いて製造するＦＥＴについて説明する。
【００５２】
図３のように、ＦＥＴ３は、上記エピタキシャル基板１、及び、ソース電極３１、ドレイン電極３２、ゲート電極３３から構成される。
【００５３】
ＦＥＴ３の製造方法は、既存のフォトリソグラフィー技術、蒸着技術、エッチング技術を用いれば良い。
【００５４】
素子分離は、例えば、ウエットエッチング、ドライエッチングなどを用いて、図３のようにメサ加工を行うことができるし、また、選択熱酸化や、イオン打ち込みによって、部分的に高抵抗化させても良い。
【００５５】
ソース電極３１、及び、ドレイン電極３２は、例えば、Ｔｉ／Ａｌ／Ｔｉで構成し、その後、６００〜１０００℃の温度で熱処理すると良好なオーミック接合が形成できる。
【００５６】
ゲート電極３３は、例えば、Ｎi／Ａｕを積層し、ショットキー接合を形成する。
【００５７】
最後に、パッド電極として、Ｔｉ／Ａｕをソース、ドレイン、ゲートの各電極に対して形成するとＦＥＴ３を製造することができる。
【００５８】
以上のようにして製造したＦＥＴ３は、ゲートバイアス印加時にドレイン電流が流れ得る、所謂エンハンスメント型となる。
【実施例】
【００５９】
第１の実施例として、図１を用いて、本発明の実施例について説明する。
【００６０】
成長方法にはＭＯＶＰＥ法を用い、半導体成長用基板１１として（０１−１２）サファイア基板を使用した。このときの（０００１）面方向へのオフアングルαは、１．０°とした。
【００６１】
次に、１１００℃でＡｌＮからなる下地層１２１を２００ｎｍ成長させ、１１００℃でＧａＮからなる電子走行層１２２を５０ｎｍ成長した。
【００６２】
次に、１０００℃においてＡｌＮモル分率が０．２５のＡｌＧａＮからなる障壁層１２３を２７ｎｍ成長した。
【００６３】
障壁層１２３は変調ドーピングを施し、膜厚７ｎｍのアンドープのスペーサ層４２５、及び、２０ｎｍのシリコンドープの電子供給層４２６から構成し（図示せず）、エピタキシャル基板１を得た。Ｘ線回折測定により、積層構造部１２のＣ軸が積層構造部１２の面内にあり、（０１−１２）サファイア基板１１の主面と平行であることが確認された。
【００６４】
次に、このエピタキシャル基板１を用いて、ＦＥＴ３を製造した。
【００６５】
まず、フォトリソグラフィー技術によりマスクを形成した後、塩素系ガスを用いたドライエッチングにより素子分離を行い、エッチング深さは６０ｎｍとした。
【００６６】
次に、電子線蒸着法により、Ｔｉ／Ａｌ／Ｔｉをそれぞれ膜厚３０／１００／２０ｎｍ堆積しソース電極３１、及び、ドレイン電極３２を形成し、その後、窒素雰囲気中で９０秒間８５０°で熱処理した。
【００６７】
次に、Ｎi／Ａｕをそれぞれ膜厚２０／８０ｎｍ堆積してゲート電極３３を形成した。
【００６８】
このようにして図３のＦＥＴ３を得て、ゲートバイアスを印加したときにドレイン電流が流れるエンハンスメント型であった。
【００６９】
また、上記と同様にして、エピタキシャル基板を製造した。
【００７０】
この場合は、下地層１２１にはＡｌＮモル分率が０．５で、膜厚が１μｍのＡｌＧａＮを用い、成長温度は、１０００°とした。
【００７１】
その後、１１００℃でＧａＮからなる電子走行層１２２を５０ｎｍ成長した。
【００７２】
次に、１０００℃においてＡｌＮモル分率が０．２５のＡｌＧａＮからなる障壁層１２３を２７ｎｍ成長した。
【００７３】
障壁層１２３は変調ドーピングを施し、７ｎｍのアンドープのスペーサ層と２０ｎｍのシリコンドープの電子供給層４２６から構成し、エピタキシャル基板１を得た。Ｘ線回折測定により、積層構造部１２のＣ軸ｄが半導体成長用基板１１の主面に対して平行であることが確認された。
【００７４】
このエピタキシャル基板１を用い、上記と同様の方法により得られたＦＥＴ３は図３のようになり、ゲートバイアスを印加したときにドレイン電流が流れるエンハンスメント型であった。
【００７５】
以下、上記と同様な評価を、条件を変化させて比較するために、表１に示すような条件で実施例１〜１１、及び、比較例１を作成して評価した。
【表１】
2005285869.tif 000003
【００７６】
まず、比較例１，２にあるように、オフアングルαが０°、及び、６°の（０１−１２）サファイア基板１１を用いたところ、表面粗さが大きくなった。
【００７７】
一方、実施例１〜４より、（０１−１２）サファイア基板１１のオフアングルαが０°＜α≦５°以下において、表面粗さを小さくできた。
【００７８】
次に、実施例６、７のように下地層１２１の膜厚を０．０５〜２μｍとすれば、表面粗さは小さく保つことが出来たが、実施例５のように０．０５μｍより小さいと表面粗さが大きくなる傾向があった。
【００７９】
一方、実施例８のように、下地層１２１の膜厚が２μｍより厚くなると、クラックが生じるという問題が生じ歩留まりを低下させた。
【００８０】
さらに、下地層中における最適なＡｌＮモル分率を調べるため、実施例２、９、１０、１１を比較したところ、ＡｌＮモル分率が０．５より小さい場合には、実施例９のように表面粗さが悪化する傾向があった。
【図面の簡単な説明】
【００８１】
【図１】本発明のエピタキシャル基板を説明する断面図である。
【図２】本発明のエピタキシャル基板の、基板と積層構造部の結晶方位関係を説明する断面図である。
【図３】本発明の半導体装置を説明する断面図である。
【図４】従来の半導体装置を説明する断面図である。
【符号の説明】
【００８２】
１  エピタキシャル基板
３  ＦＥＴ
４  エピタキシャル基板
１１  半導体成長用基板（（０１−１２）サファイア基板）
４１  半導体成長用基板
１２、４２  積層構造部（窒化物系半導体層）
３１、４３１  ソース電極
３２、４３２  ドレイン電極
３３、４３３  ゲート電極
１２１  下地層
１２２  電子走行層
１２３  障壁層
４２１  バッファ層
４２５  スペーサ層
４２６  電子供給層
４２７  障壁層
４２８  コンタクト層
α  オフアングル
ａ  半導体成長用基板１１の主面の法線
ｂ  半導体成長用基板１１の（０１−１２）面
ｃ  半導体成長用基板１１のＣ軸
ｄ  積層構造部１２のＣ軸
【図１】
2005285869.tif 000004
【図２】
2005285869.tif 000005
【図３】
2005285869.tif 000006
【図４】
2005285869.tif 000007