(57)【要約】【課題】  パッケージに組み立てられた状態での半導体集積回路が回路設計通りに作製されることを容易かつ確実に検証できるようにする【解決手段】  第１の変換部２０９は、レイアウトパターン情報２０６等を用いてレイアウトパターンを、信号名を含んだトランジスタ接続情報２１１に変換する。一方、第２の変換部２１０は、論理回路ネットリストを、信号名を含んだトランジスタ接続情報２１２に変換する。２つのトランジスタ接続情報が比較部２１３で比較されることで半導体集積回路のシリコン基板上の回路および半導体集積回路からパッケージのピンなどの外部端子までの接続検証を行う。これにより、シリコン基板上の回路のみならず、パッケージに組み立てられた状態での半導体集積回路が回路設計通りに作製されることを容易かつ確実に検証できる。【選択図】    図２
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【特許請求の範囲】
【請求項１】
半導体チップとパッケージとを含む半導体集積回路の検証装置であって、
上記半導体集積回路を構成する回路における各回路素子または複数の回路素子から成る各回路素子ブロックの接続関係を示す設計回路情報を記憶する回路情報記憶手段と、
上記半導体チップ上に形成される上記各回路素子および配線のレイアウトを示すレイアウト情報を記憶するレイアウト情報記憶手段と、
上記パッケージの外部に接続される端子と上記半導体チップとの接続関係を示すパッケージ配線情報を記憶するパッケージ配線情報記憶手段と、
上記レイアウト情報、および上記パッケージ配線情報が、上記設計回路情報に対応しているかどうかの対応の有無を判別する判別手段と、
を備えたことを特徴とする半導体集積回路の検証装置。
【請求項２】
請求項１の半導体集積回路の検証装置であって、
上記判別手段は、
上記レイアウト情報に基づくパターン認識により、上記半導体チップ上に形成される各回路素子の接続関係を示すチップ回路情報を生成するチップ回路情報生成手段と、
上記チップ回路情報、パッケージ配線情報、および設計回路情報に基づく照合により、上記対応の有無を判別するする照合手段と、
を備えたことを特徴とする半導体集積回路の検証装置。
【請求項３】
請求項１の半導体集積回路の検証装置であって、
上記回路情報記憶手段は、さらに、上記回路素子ブロック内の各回路素子の接続関係を示す回路素子ブロック内接続情報を記憶し、
上記判別手段は、
上記回路素子ブロック内接続情報に基づいて、上記設計回路情報を上記回路素子ブロック内の回路素子の接続関係を含む設計回路情報に変換する回路情報変換手段と、
上記レイアウト情報に基づくパターン認識により、上記半導体チップ上に形成される各回路素子の接続関係を示すチップ回路情報を生成するチップ回路情報生成手段と、
上記チップ回路情報、パッケージ配線情報、および上記変換された設計回路情報に基づく照合により、上記対応の有無を判別する照合手段と、
を備えたことを特徴とする半導体集積回路の検証装置。
【請求項４】
請求項２および請求項３のうち何れか１項の半導体集積回路の検証装置であって、
上記半導体集積回路は、外部の回路に接続される外部接続端子、一端が上記外部接続端子に接続され他端にランドが形成されたパッケージ基板配線、および上記パッケージ基板配線と半導体チップのチップ端子とを接続するボンディングワイヤを有するものであり、
上記パッケージ配線情報は、
各外部接続端子を介して伝達される信号を示す外部信号名と上記外部接続端子の名称または位置との対応関係を示す情報、
上記外部接続端子の名称または位置と上記外部接続端子に接続されるパッケージ基板配線のランドの名称または位置との対応関係を示す情報、
上記ランドの名称または位置と上記ランドにボンディングワイヤを介して接続される半導体チップのチップ端子の名称との対応関係を示す情報、および
上記チップ端子の名称と位置との対応関係を示す情報、
または
各外部接続端子を介して伝達される信号を示す外部信号名と上記外部接続端子の名称または位置との対応関係を示す情報、
上記外部接続端子の名称または位置と上記外部接続端子に接続されるパッケージ基板配線のランドの名称または位置との対応関係を示す情報、および
上記ランドの名称または位置と上記ランドにボンディングワイヤを介して接続される半導体チップのチップ端子の位置との対応関係を示す情報を含む一方、
上記設計回路情報は、
半導体集積回路の外部との間で伝達される信号が上記外部信号名で表された情報であることを特徴とする半導体集積回路の検証装置。
【請求項５】
請求項２および請求項３のうち何れか１項の半導体集積回路の検証装置であって、
上記半導体集積回路は、外部の回路に接続される外部接続端子、一端が上記外部接続端子に接続され他端にランドが形成されたパッケージ基板配線を有し、上記パッケージ基板配線のランドと半導体チップのチップ端子とがバンプ接続によって接続されたものであり、
上記パッケージ配線情報は、
各外部接続端子を介して伝達される信号を示す外部信号名と上記外部接続端子の名称または位置との対応関係を示す情報、
上記外部接続端子の名称または位置と上記外部接続端子に接続されるパッケージ基板配線のランドの名称との対応関係を示す情報、および
上記ランドの名称と位置との対応関係を示す情報、
または
各外部接続端子を介して伝達される信号を示す外部信号名と上記外部接続端子の名称または位置との対応関係を示す情報、および
上記外部接続端子の名称または位置と上記外部接続端子に接続されるパッケージ基板配線のランドの位置との対応関係を示す情報を含む一方、
上記設計回路情報は、
半導体集積回路の外部との間で伝達される信号が上記外部信号名で表された情報であることを特徴とする半導体集積回路の検証装置。
【請求項６】
請求項４および請求項５のうち何れか１項の半導体集積回路の検証装置であって、
上記判別手段の照合手段は、
上記チップ回路情報およびパッケージ配線情報に基づいて生成された、半導体集積回路の外部との間で伝達される信号が上記外部信号名で表された回路情報と、上記設計回路情報との照合、
それぞれ、半導体集積回路の外部との間で伝達される信号が、上記外部接続端子の名称もしくは位置、パッケージ基板配線のランドの名称もしくは位置、またはチップ端子の名称で表された、上記チップ回路情報およびパッケージ配線情報に基づいて生成された第１の回路情報と、上記設計回路情報およびパッケージ配線情報に基づいて生成された第２の回路情報との照合、または
上記チップ回路情報と、上記設計回路情報およびパッケージ配線情報に基づいて生成された、半導体集積回路の外部との間で伝達される信号が上記チップ端子の位置で表された回路情報との照合
をするように構成されていることを特徴とする半導体集積回路の検証装置。
【請求項７】
請求項４および請求項５のうち何れか１項の半導体集積回路の検証装置であって、
上記半導体集積回路は、ボンディングワイヤ、またはボンディングワイヤもしくはバンプ接続によって接続されたパッケージ基板配線を介して、チップ端子が相互に接続される複数の半導体チップを有するものであり、
上記パッケージ配線情報は、さらに、上記ボンディングワイヤまたはパッケージ基板配線によって相互に接続されるチップ端子を示す情報を含む一方、
上記設計回路情報は、さらに、各半導体チップを構成する回路の接続関係を示す情報を含むことを特徴とする半導体集積回路の検証装置。
【請求項８】
請求項４から請求項７のうち何れか１項の半導体集積回路の検証装置であって、
上記半導体集積回路は、さらに、ボンディングワイヤ、またはボンディングワイヤもしくはバンプ接続によって接続されたパッケージ基板配線を介して、上記半導体チップのチップ端子に接続される他の回路素子を有するものであり、
上記パッケージ配線情報は、さらに、上記ボンディングワイヤまたはパッケージ基板配線によって上記他の回路素子に接続される半導体集積回路のチップ端子を示す情報を含む一方、
上記設計回路情報は、さらに、上記他の回路素子と半導体チップを構成する回路との接続関係を示す情報を含むことを特徴とする半導体集積回路の検証装置。
【請求項９】
半導体チップとパッケージとを含む半導体集積回路の検証プログラムであって、
上記半導体集積回路を構成する回路における各回路素子または複数の回路素子から成る各回路素子ブロックの接続関係を示す設計回路情報を記憶する回路情報記憶ステップと、
上記半導体チップ上に形成される上記各回路素子および配線のレイアウトを示すレイアウト情報を記憶するレイアウト情報記憶ステップと、
上記パッケージの外部に接続される端子と上記半導体チップとの接続関係を示すパッケージ配線情報を記憶するパッケージ配線情報記憶ステップと、
上記レイアウト情報、および上記パッケージ配線情報が、上記設計回路情報に対応しているかどうかの対応の有無を判別する判別ステップと、
をコンピュータに実行させることを特徴とする半導体集積回路の検証プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を検証する技術に属し、特にパッケージ等に組み立てられた状態での半導体集積回路が回路設計通りに作製されることの検証に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の集積度は向上し、１つのチップに数千万トランジスタから数億トランジスタを搭載することが可能となってきている。このため従来は、複数のパッケージで構成されていたシステムを１つのチップに集積したシステムＬＳＩが開発されるようになってきた。このシステムＬＳＩ化によりパッケージの入出力端子数も増加する傾向があり、５００以上の入出力端子を持つＬＳＩも開発されている。
【０００３】
また、半導体集積回路を組み立てるパッケージも従来は、１つのパッケージに１個の半導体集積回路を組み上げていたが、近年では、１つのパッケージに複数のチップを組み上げるいわゆるマルチチップモジュールも開発されている。
【０００４】
これらの、半導体集積回路の設計では、作製される半導体集積回路の論理回路について論理回路のネットリストを作成し、シミュレーション等で動作記確認を行い、意図した動作をするかどうかを確認する。次に、前記論理回路に応じて実際に基板上に回路を形成するようにレイアウトパターン設計を実施する。レイアウトパターン設計した回路は、回路設計された通りのものかレイアウトパターン設計の検証を行う必要がある。特に、半導体集積回路の規模が大きいほどレイアウトパターン設計でミスを生じやすく、検証を行うことは重要である。
【０００５】
作製される半導体集積回路が、回路設計された通りのものになっているかを検証する技術としては、レイアウトパターンデータと論理回路図データとをレイアウト検証ルールを用いて比較検証する技術が知られている（例えば、特許文献１参照。）。
【特許文献１】特開平７−７４２５５号公報  （段落００２３、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来の検証技術によれば、半導体集積回路のレイアウトパターンが、設計された回路に対応していないような誤りを発見することが可能である。
【０００７】
しかしながら、上記のような検証では、必ずしも完成品としての半導体集積回路として適切なものが得られるとは限らないという問題があった。すなわち、半導体集積回路は、通常、パッケージに組み立てられて用いられ、入出力される信号線などは、パッケージから外部に露出した入出力端子等を介して、配線基板などに接続される。それゆえ、半導体集積回路内のレイアウトパターンが適切であっても、半導体集積回路から入出力端子等までの間の接続に誤りがあると、完成された半導体集積回路は不良なものとなってしまう。そして、上記のような問題点は、半導体集積回路の回路規模の増大に伴い入出力端子数が増加するのに応じて、一層顕著なものとなる。
【０００８】
本発明は、上記の点に鑑み、パッケージに組み立てられた状態での半導体集積回路が回路設計通りに作製されることを容易かつ確実に検証できるようにすることを目的としている。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の請求項１の発明は、
半導体チップとパッケージとを含む半導体集積回路の検証装置であって、
上記半導体集積回路を構成する回路における各回路素子または複数の回路素子から成る各回路素子ブロックの接続関係を示す設計回路情報を記憶する回路情報記憶手段と、
上記半導体チップ上に形成される上記各回路素子および配線のレイアウトを示すレイアウト情報を記憶するレイアウト情報記憶手段と、
上記パッケージの外部に接続される端子と上記半導体チップとの接続関係を示すパッケージ配線情報を記憶するパッケージ配線情報記憶手段と、
上記レイアウト情報、および上記パッケージ配線情報が、上記設計回路情報に対応しているかどうかの対応の有無を判別する判別手段と、
を備えたことを特徴とする。
【００１０】
これにより、判別手段によって、パッケージの外部に接続される端子と半導体チップとの接続関係を含めた半導体集積回路の回路構成が、設計された回路構成に対応しているかどうかが判別される。
【００１１】
また、請求項２の発明は、
請求項１の半導体集積回路の検証装置であって、
上記判別手段は、
上記レイアウト情報に基づくパターン認識により、上記半導体チップ上に形成される各回路素子の接続関係を示すチップ回路情報を生成するチップ回路情報生成手段と、
上記チップ回路情報、パッケージ配線情報、および設計回路情報に基づく照合により、上記対応の有無を判別するする照合手段と、
を備えたことを特徴とする。
【００１２】
これにより、チップ回路情報生成手段によって、図形データなどであるレイアウト情報に基づいて、半導体チップ上に形成される回路構成が求められる。また、照合手段によって、例えば上記回路構成、およびパッケージの外部に接続される端子と半導体チップとの接続関係が、設計された回路構成と照合される。
【００１３】
また、請求項３の発明は、
請求項１の半導体集積回路の検証装置であって、
上記回路情報記憶手段は、さらに、上記回路素子ブロック内の各回路素子の接続関係を示す回路素子ブロック内接続情報を記憶し、
上記判別手段は、
上記回路素子ブロック内接続情報に基づいて、上記設計回路情報を上記回路素子ブロック内の回路素子の接続関係を含む設計回路情報に変換する回路情報変換手段と、
上記レイアウト情報に基づくパターン認識により、上記半導体チップ上に形成される各回路素子の接続関係を示すチップ回路情報を生成するチップ回路情報生成手段と、
上記チップ回路情報、パッケージ配線情報、および上記変換された設計回路情報に基づく照合により、上記対応の有無を判別する照合手段と、
を備えたことを特徴とする。
【００１４】
これにより、回路情報変換手段によって、回路素子ブロック内の回路素子の接続関係を含む回路構成が求められ、照合手段によって、例えば上記回路構成、およびパッケージの外部に接続される端子と半導体チップとの接続関係が、設計された回路構成と照合される。
【００１５】
また、請求項４の発明は、
請求項２および請求項３のうち何れか１項の半導体集積回路の検証装置であって、
上記半導体集積回路は、外部の回路に接続される外部接続端子、一端が上記外部接続端子に接続され他端にランドが形成されたパッケージ基板配線、および上記パッケージ基板配線と半導体チップのチップ端子とを接続するボンディングワイヤを有するものであり、
上記パッケージ配線情報は、
各外部接続端子を介して伝達される信号を示す外部信号名と上記外部接続端子の名称または位置との対応関係を示す情報、
上記外部接続端子の名称または位置と上記外部接続端子に接続されるパッケージ基板配線のランドの名称または位置との対応関係を示す情報、
上記ランドの名称または位置と上記ランドにボンディングワイヤを介して接続される半導体チップのチップ端子の名称との対応関係を示す情報、および
上記チップ端子の名称と位置との対応関係を示す情報、
または
各外部接続端子を介して伝達される信号を示す外部信号名と上記外部接続端子の名称または位置との対応関係を示す情報、
上記外部接続端子の名称または位置と上記外部接続端子に接続されるパッケージ基板配線のランドの名称または位置との対応関係を示す情報、および
上記ランドの名称または位置と上記ランドにボンディングワイヤを介して接続される半導体チップのチップ端子の位置との対応関係を示す情報を含む一方、
上記設計回路情報は、
半導体集積回路の外部との間で伝達される信号が上記外部信号名で表された情報であることを特徴とする。
【００１６】
また、請求項５の発明は、
請求項２および請求項３のうち何れか１項の半導体集積回路の検証装置であって、
上記半導体集積回路は、外部の回路に接続される外部接続端子、一端が上記外部接続端子に接続され他端にランドが形成されたパッケージ基板配線を有し、上記パッケージ基板配線のランドと半導体チップのチップ端子とがバンプ接続によって接続されたものであり、
上記パッケージ配線情報は、
各外部接続端子を介して伝達される信号を示す外部信号名と上記外部接続端子の名称または位置との対応関係を示す情報、
上記外部接続端子の名称または位置と上記外部接続端子に接続されるパッケージ基板配線のランドの名称との対応関係を示す情報、および
上記ランドの名称と位置との対応関係を示す情報、
または
各外部接続端子を介して伝達される信号を示す外部信号名と上記外部接続端子の名称または位置との対応関係を示す情報、および
上記外部接続端子の名称または位置と上記外部接続端子に接続されるパッケージ基板配線のランドの位置との対応関係を示す情報を含む一方、
上記設計回路情報は、
半導体集積回路の外部との間で伝達される信号が上記外部信号名で表された情報であることを特徴とする。
【００１７】
また、請求項６の発明は、
請求項４および請求項５のうち何れか１項の半導体集積回路の検証装置であって、
上記判別手段の照合手段は、
上記チップ回路情報およびパッケージ配線情報に基づいて生成された、半導体集積回路の外部との間で伝達される信号が上記外部信号名で表された回路情報と、上記設計回路情報との照合、
それぞれ、半導体集積回路の外部との間で伝達される信号が、上記外部接続端子の名称もしくは位置、パッケージ基板配線のランドの名称もしくは位置、またはチップ端子の名称で表された、上記チップ回路情報およびパッケージ配線情報に基づいて生成された第１の回路情報と、上記設計回路情報およびパッケージ配線情報に基づいて生成された第２の回路情報との照合、または
上記チップ回路情報と、上記設計回路情報およびパッケージ配線情報に基づいて生成された、半導体集積回路の外部との間で伝達される信号が上記チップ端子の位置で表された回路情報との照合
をするように構成されていることを特徴とする。
【００１８】
これらにより、照合手段によって、半導体集積回路の外部との間で伝達される信号が
外部信号名や、外部接続端子の名称または位置などで表された、チップ回路情報に基づく回路構成と設計回路情報に基づく回路構成とが照合される。
【００１９】
また、請求項７の発明は、
請求項４および請求項５のうち何れか１項の半導体集積回路の検証装置であって、
上記半導体集積回路は、ボンディングワイヤ、またはボンディングワイヤもしくはバンプ接続によって接続されたパッケージ基板配線を介して、チップ端子が相互に接続される複数の半導体チップを有するものであり、
上記パッケージ配線情報は、さらに、上記ボンディングワイヤまたはパッケージ基板配線によって相互に接続されるチップ端子を示す情報を含む一方、
上記設計回路情報は、さらに、各半導体チップを構成する回路の接続関係を示す情報を含むことを特徴とする。
【００２０】
また、請求項８の発明は、
請求項４から請求項７のうち何れか１項の半導体集積回路の検証装置であって、
上記半導体集積回路は、さらに、ボンディングワイヤ、またはボンディングワイヤもしくはバンプ接続によって接続されたパッケージ基板配線を介して、上記半導体チップのチップ端子に接続される他の回路素子を有するものであり、
上記パッケージ配線情報は、さらに、上記ボンディングワイヤまたはパッケージ基板配線によって上記他の回路素子に接続される半導体集積回路のチップ端子を示す情報を含む一方、
上記設計回路情報は、さらに、上記他の回路素子と半導体チップを構成する回路との接続関係を示す情報を含むことを特徴とする。
【００２１】
これらにより、照合手段によって、複数の半導体チップを有する半導体集積回路や、コンデンサや抵抗などの回路素子も有する半導体集積回路について、これらの接続関係も含めた回路構成の照合が行われる。
【００２２】
また、請求項９の発明は、
半導体チップとパッケージとを含む半導体集積回路の検証プログラムであって、
上記半導体集積回路を構成する回路における各回路素子または複数の回路素子から成る各回路素子ブロックの接続関係を示す設計回路情報を記憶する回路情報記憶ステップと、
上記半導体チップ上に形成される上記各回路素子および配線のレイアウトを示すレイアウト情報を記憶するレイアウト情報記憶ステップと、
上記パッケージの外部に接続される端子と上記半導体チップとの接続関係を示すパッケージ配線情報を記憶するパッケージ配線情報記憶ステップと、
上記レイアウト情報、および上記パッケージ配線情報が、上記設計回路情報に対応しているかどうかの対応の有無を判別する判別ステップと、
をコンピュータに実行させることを特徴とする。
【００２３】
これにより、判別ステップによって、パッケージの外部に接続される端子と半導体チップとの接続関係を含めた半導体集積回路の回路構成が、設計された回路構成に対応しているかどうかが判別される。
【発明の効果】
【００２４】
本発明では、パッケージ基板の配線情報、ワイヤボンド情報等の情報を含めて回路の検証を行うので、シリコン基板上の回路のみならず、パッケージに組み立てられた状態での半導体集積回路が回路設計通りに作製されることを容易かつ確実に検証できる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態について図面を参照しながら説明する。
（検証される半導体集積回路の構造の例）
まず、本実施形態の半導体集積回路の検証装置によって検証される半導体集積回路の構造の例について説明する。図１は、パッケージに組み立てられた状態の半導体集積回路の構造を示す平面図である。
【００２６】
同図に示すように、パッケージ基板１０６上には、半導体チップ１００が載置されている。
【００２７】
また、パッケージ基板１０６には上面側と裏面側とを導通させて裏面側で外部に露出するピンが縦横に設けられている。各ピンには、同図に２点鎖線で囲んで示す符号をマトリクス状に組み合わせた名称であるピン番号（例えば１Ａ〜１Ｄ等）が付けられるとともに、伝達される信号を示す信号名（例えばＣＬＫ、Ｓ１、ＶＤＤ、ＧＮＤ等）が付けられている。
【００２８】
パッケージ基板１０６には、また、一端が上記ピン１０１に接続され、他端にランド１０３が形成された配線パターン１０２が設けられている。配線パターン１０２の上記一端には、ピン１０１と同じ名称が付けられる一方、ランド１０３には、例えばＰ１〜Ｐ４等の名称が付けられている。
【００２９】
配線パターン１０２のランド１０３は、ワイヤボンディングのワイヤ１０４を介して、半導体チップ１００に設けられたチップ端子１０５に接続されている。上記チップ端子１０５には、例えばＴ１〜Ｔ４などの名称が付けられている。
【００３０】
（検証装置の構成）
検証装置は、具体的には例えばコンピュータとソフトウェアとによって構成されるが、機能的には、図２に示すように、種々の情報が格納される記憶部２００と、上記情報に基づいた処理を行う変換部２０９、２１０、および比較部２１３とを備えて構成されている。
【００３１】
上記記憶部２００には、具体的には、例えば、以下のような情報がそれぞれオペレーティングシステム上のファイルとして格納される。
【００３２】
パッケージピン情報２０１は、パッケージの各ピンに割り振られた信号名とピン番号との対応関係を表わす情報である。
【００３３】
具体的には、例えば、図３に示すように、“１Ａ”というピン番号と“ＣＬＫ”という信号名と対応して格納され、ピン番号“１Ａ”のピン１０１を介して、信号名“ＣＬＫ”の信号が伝達されることを表している。
【００３４】
パッケージネットリスト２０２は、どのピン番号のピンがパッケージ基板のどのランドと配線パターンで接続されているかという対応関係を表す情報である。
【００３５】
図１のパッケージでのパッケージネットリスト２０２の例を図３に示す。これには、例えば、“１Ａ”というピン番号と配線パターン１０２における“Ｐ１”というランド１０３の名称が対応して格納され、配線パターンによってピン番号１Ａのピン１０１とＰ１という名称のランド１０３が接続されていることを表わしている。
【００３６】
端子配置情報２０３は、半導体チップ１００のチップ端子１０５につけられたチップ端子名とその配置座標とを対応付ける情報である。図３のように、半導体集積回路のチップ端子につけられた名称“Ｔ１”と“Ｔ１”のチップ上の座標値が対応して格納され、半導体集積回路の“Ｔ１”という名称のチップ端子の位置が座標Ｘ＝０，Ｙ＝５０であることを表わしている。
【００３７】
ワイヤボンド情報２０４は、半導体集積回路の各チップ端子と前記パッケージ基板のどのランドがボンディングワイヤで接続されるかという対応を表す情報である。図３のように、パッケージ基板上のランドの名称“Ｐ１”と半導体集積回路のチップ端子につけられた名称“Ｔ１”が対応して格納され、パッケージ基板上のランドＰ１と半導体集積回路のチップ端子Ｔ１がワイヤボンディングで接続されるということを表わしている。
【００３８】
論理回路ネットリスト２０７は、設計された半導体チップ１００を構成する各トランジスタ等の回路素子や、複数の回路素子から成る回路素子ブロック（サブサーキット）などを特定する情報と、これらの回路素子等の接続関係とを示す情報とが格納されたものである。この論理回路ネットリスト２０７としては、例えば、図４に示すように、ｓｐｉｃｅ（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ）と呼ばれる回路動作のシミュレーション装置で用いられる形式で記述したものが用いられる。より詳しくは、図４の例は、図５に示すように回路Ｘ１がインバータ回路ＩＮＶによって構成され、上記インバータ回路ＩＮＶの入力端子ＩＮおよび出力端子ＯＵＴは、それぞれ、信号ＣＬＫ、または信号Ｓ１に接続されていることが示されている。また上記インバータ回路ＩＮＶは、図６に示すような論理回路情報２０８によって、図７に示すようにＮチャネルトランジスタ９０１とＰチャネルトランジスタ９０２とから構成されていることが示されている。すなわち、論理回路ネットリスト２０７ではサブサーキットを含む回路素子の接続関係が示され、論理回路情報２０８で上記サブサーキット内のトランジスタの接続関係が定義される階層構造のデータ構造が適用されることによって、回路構成が簡潔に記述されるようになっている。ここで、上記図６の例によって示される内容についてより詳しく説明すると、サブサーキットとしてのインバータ回路ＩＮＶは、入力端子ＩＮと出力端子ＯＵＴとを有し、トランジスタＭｎとトランジスタＭｐとから構成され、また、例えば上記トランジスタＭｎは、ドレイン、ゲート、ソース、および基板に、それぞれ信号ＯＵＴ、ＩＮ、ＧＮＤ、ＧＮＤが接続され、Ｎチャネルトランジスタであり、ゲート長は１μｍ、ゲート幅は１０μｍであることが示されている。なお、論理回路ネットリスト２０７は、階層化せず図１０のように記載してもよく、この場合は、論理回路情報２０８は不要である。
【００３９】
また、論理回路ネットリストの記載は上記のｓｐｉｃｅと呼ばれる回路動作のシミュレーション装置で用いられる記述形式に限るものではなく、例えば、図８に示すような形式などで記述してもよい。
【００４０】
レイアウトパターン情報２０６は、半導体チップ１００を製造する際のマスクパターンを作製する際に用いられるもので、例えば図９に示すような半導体チップ１００の物理的な構造を示す情報が格納されたものである。なお、このレイアウトパターン情報２０６としては、実際には例えば、図９に示す各矩形の位置や大きさ、角の座標などを示す図形データが用いられる。
【００４１】
ここで、上記半導体チップ１００の構造についてより詳しく説明すると、半導体基板９１１上にＮ型拡散領域９１２・９１３が形成され、上記Ｎ型拡散領域９１３には、さらにＰ型拡散領域９１４が形成されている。
【００４２】
なお、通常、外部に出力するために十分な駆動能力を有し、また入力では内部回路を保護する保護回路を有した、もしくは電源を供給するためのＩＯパッドをボンディング部に接続するが、本実施例では簡単のため省略し、チップ端子１０５にボンディングする構成で説明する。
【００４３】
配線パターン９１５〜９１８は、図示しない絶縁膜を介して、それぞれ部分的にＮ型拡散領域９１２またはＰ型拡散領域９１４に重なるように形成されている。上記配線パターン９１５〜９１７は、それぞれコンタクト９２０を介してＮ型拡散領域９１２またはＰ型拡散領域９１４に接続されている。また、配線パターン９１８は、コンタクト９２０を介して配線パターン９１９に接続されている。各配線パターン９１５〜９１７・９１９には、前記のようにワイヤボンディングのワイヤ１０４を接続するためのチップ端子１０５（Ｔ１〜Ｔ４）が配置されている。
【００４４】
上記のような構造が形成されることによって、図７に示すようなＮチャネルトランジスタ９０１およびＰチャネルトランジスタ９０２が形成されるとともに、これらが接続されたインバータ回路ＩＮＶが形成されている。
【００４５】
テクノロジ情報２０５は、例えばパターンマッチングによるパターン認識を行うための種々のマッチングパターンが格納されたデータベースで、これを用いて、レイアウトパターン情報２０６によって示される半導体チップ１００の回路配置のパターン認識が行われることにより、レイアウトパターン情報２０６によって示される回路の論理回路ネットリストが生成される。
【００４６】
また、第１の変換部２０９は、上記テクノロジ情報２０５を用いて、レイアウトパターン情報２０６によって示される半導体チップ１００の回路配置のパターン認識を行い、半導体チップ１００に形成される回路におけるトランジスタ等の最小単位の回路素子を特定する情報と、これらの回路素子の接続関係を示す情報とを含むトランジスタ接続情報を生成するようになっている。第１の変換部２０９は、また、さらに上記トランジスタ接続情報、パッケージピン情報２０１、パッケージネットリスト２０２、端子配置情報２０３、およびワイヤボンド情報２０４に基づいて、入出力信号がパッケージのピン１０１に割り振られた信号名で示されたトランジスタ接続情報２１１を生成し、記憶部２００に格納するようになっている。
【００４７】
第２の変換部２１０は、論理回路ネットリスト２０７と論理回路情報２０８とに基づいて、トランジスタ等の最小単位の回路素子を特定する情報と、これらの回路素子の接続関係を示す情報とを含むトランジスタ接続情報２１２を生成し、記憶部２００に格納するようになっている。
【００４８】
比較部２１３は、トランジスタ接続情報２１１とトランジスタ接続情報２１２を比較して回路が一致しているかどうかを検証し、検証結果２１４を記憶部２００に格納するようになっている。
【００４９】
（検証装置の動作）
次に本装置の動作を説明する。
【００５０】
第１の変換部２０９は、レイアウトパターン情報２０６と端子配置情報２０３の情報に基づいて半導体チップ１００のレイアウトパターン上のチップ端子の座標とチップ端子名とを対応付ける。また、テクノロジ情報２０５の情報に基づいてレイアウトパターン情報２０６によって示される半導体チップ１００に形成される回路におけるトランジスタ等の最小単位の回路素子を特定する情報と、これらの回路素子の接続関係を示す情報とを含むトランジスタ接続情報を生成する。これにより、入出力信号情報が“Ｔ１”等のチップ端子名で表わされたトランジスタ接続情報が得られる。
【００５１】
また、第１の変換部２０９はパッケージピン情報２０１、パッケージネットリスト２０２、およびワイヤボンド情報２０４に基づいて半導体チップ１００のチップ端子名とピン１０１を介して伝達される信号名との対応を求める。例えば、パッケージピン情報２０１とパッケージネットリスト２０２より、割り振られた信号の信号名が“ＣＬＫ”であるピン１Ａが配線パターン１０２によってランドＰ１（ランド１０３）に接続されているという情報を抽出し、さらに、ワイヤボンド情報２０４よりランドＰ１がワイヤ１０４によって半導体チップ１００のチップ端子Ｔ１に接続されているという情報を抽出する。その結果、“ＣＬＫ”という信号名のピン１０１が半導体集積回路のチップ端子Ｔ１（チップ端子１０５）に接続されているという情報を得る。
【００５２】
さらに、このようにして得られた、半導体チップ１００のチップ端子名とピン１０１の信号名との対応に基づいて、前記トランジスタ接続情報における入出力情報を表わす“Ｔ１”等のチップ端子名で表わされた入出力信号情報を“ＣＬＫ”等のピン１０１の信号名に置き換えて図１０に示すようなトランジスタ接続情報２１１を生成し記憶部２００に格納する。
【００５３】
一方、第２の変換部２１０は、論理回路情報２０８を参照して論理回路ネットリスト２０７をトランジスタ等の最小単位の回路素子の接続関係を示すトランジスタ接続情報２１２に展開する。具体的には、例えば、論理回路ネットリスト２０７（図４）の回路Ｘ１についての接続関係を論理回路情報２０８（図６）におけるとトランジスタＭｎ、Ｍｐについての接続関係に置き換えるとともに、信号名“ＯＵＴ”、“ＩＮ”を“Ｓ１”、“ＣＬＫ”に置き換え、前記トランジスタ接続情報２１１（図１０）と同じ形式のトランジスタ接続情報２１２を生成して記憶部２００に格納する。
【００５４】
比較部２１３は、上記トランジスタ接続情報２１１、２１２を比較することで、半導体集積回路としての半導体基板上に形成される回路および半導体集積回路からパッケージのピンなどの外部端子までの接続が、設計された回路と一致しているかどうかの検証を行う。この検証の結果は、検証結果２１４として記憶部２００に格納される。
【００５５】
上記のように、半導体チップ１００から外部端子までの接続関係も含むトランジスタ接続情報２１１が設計された回路に基づくトランジスタ接続情報２１２と比較されることにより、パッケージに組み立てられた状態での半導体集積回路が回路設計通りに作製されるかどうか検証をできる。
【００５６】
なお、本実施形態では、ランドを“Ｐ１”等の名称で、また、ピンを“１Ａ”等の名称で表したが、これらをパッケージ基板上の座標値とし表現してもよい。同様に、半導体集積回路のチップ端子についても名称で表したが、これを半導体集積回路上の座標値として表現してもよい。なお、ワイヤボンド情報２０４に座標値を用いる場合、端子配置情報は不要である。
【００５７】
また、これらの名称や座標値は、製造されるパッケージ等に対応したものであることが必要であるが、パッケージ基板設計時のＣＡＤデータ等、実際にパッケージ基板の製造装置やボンディングマシンに用いられるデータであることが好ましい。
【００５８】
また、本実施形態では、入出力信号が信号名で表わされたトランジスタ接続情報２１１、２１２が比較される例を示したが、これに限らず例えば、図１１のように入出力信号が配線パターン１０２のランドやチップ端子の名称、またはこれらの位置を表わす座標などで表わされたトランジスタ接続情報２１１、２１２を生成して比較するようにしてもよい。この場合は、前記第１の変換部は、端子配置情報２０３、ワイヤボンド情報２０４、テクノロジ情報２０５、およびレイアウトパターン情報２０６を使用してトランジスタ接続情報を生成するようにすればよい。すなわち、レイアウトパターン情報２０６と端子配置情報２０３とテクノロジ情報２０５の情報を用いることによって、入出力信号がチップ端子名で表わされたトランジスタ接続情報が得られる。さらに、ワイヤボンド情報２０４を用いてチップ端子名をランド名に変換すれば図１１のようなトランジスタ接続情報２１１が得られる。一方、前記第２の変換部は、論理回路ネットリスト２０７および論理回路情報２０８から前記と同様のトランジスタ接続情報を生成し、さらにその信号名をパッケージピン情報２０１、およびパッケージネットリスト２０２を用いて、前記ランド名に変換するようにすればよい。
【００５９】
また、トランジスタ接続情報２１１、２１２は、同じ形式で表現されるものに限らず、両者が実質的に対応していることを照合できるような形式であればよい。
【００６０】
また、本実施形態では、パッケージが図１に示したような構造を有している例を説明したが、本発明は、外部との接続形態は特に限定されず、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）のようなリードフレームを使う場合やＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）等のパッケージ基板を用いるパッケージにも適用可能である。
【００６１】
また、半導体集積回路のチップ端子と配線パターンのランドがワイヤボンディングではなくバンプ等で接続される場合もワイヤボンド情報２０４にチップ端子とランドの接続情報を含めることにより本発明を適用可能である。
【００６２】
また、図１２・１４に示すパッケージ基板上に複数の半導体チップが平面的または立体的に設けられたいわゆるマルチチップモジュールの半導体集積回路や、図１３に示すようにバイパスコンデンサ１０８等の他の素子が設けられた半導体集積回路にも適用可能である。このようなマルチチップモジュールの半導体集積回路等では、チップ間のボンディングワイヤの接続情報等もワイヤボンド情報２０４に含めたり、パッケージネットリスト２０２に半導体集積回路間の接続情報等を含めたりする一方、論理回路ネットリスト２０７にチップ間等の接続関係を含めることにより、チップが一つの場合と同様にパッケージに組み上げた状態での接続検証を行うことができる。これによって、チップ間やバイパスコンデンサ等の接続も含めてトランジスタ接続情報として比較できるので、いわゆるマルチチップモジュールの半導体集積回路においても、パッケージに組み立てられた状態での半導体集積回路が回路設計通りに作製されるかどうかを検証できる。
【００６３】
なお、１チップの回路規模が大きい場合や複数のチップを搭載する場合など、すべてのチップのトランジスタ接続情報に変換するとデータ量が膨大になり検証に時間がかかる場合は、パッケージのネットリストデータからそれぞれのチップのチップ端子情報に変換し、各々のチップの検証を実施するような階層的な検証を行ってもよい。この場合、特開平７−７４２５５号公報に記載されているように各半導体チップの検証を階層的に行うようにしてもよい。
【産業上の利用可能性】
【００６４】
本発明にかかる半導体集積回路の検証装置は、パッケージ基板の配線情報、ワイヤボンド情報等の情報を含めて回路の検証を行うので、シリコン基板上の回路のみならず、パッケージに組み立てられた状態での半導体集積回路が回路設計通りに作製されることを容易かつ確実に検証できるという効果を有し、パッケージ等に組み立てられる半導体集積回路の設計検証装置等として有用である。
【図面の簡単な説明】
【００６５】
【図１】パッケージに組み立てられた状態の半導体集積回路の構造を示す平面図である。
【図２】本発明の実施形態における半導体集積回路の検証装置の構成を示すブロック図である。
【図３】同、記憶部２００に記憶される情報の例を示す説明図である。
【図４】論理回路ネットリスト２０７の例を示す説明図である。
【図５】論理回路ネットリスト２０７によって示される回路の例を示す回路図である。
【図６】論理回路情報２０８の例を示す説明図である。
【図７】論理回路情報２０８によって示される回路の例を示す回路図である。
【図８】論理回路ネットリストの他の例を示す説明図である。
【図９】半導体チップ１００の物理的な構造の例を示す平面図である。
【図１０】トランジスタ接続情報２１１，２１２の例を示す説明図である。
【図１１】トランジスタ接続情報の他の例を示す説明図である。
【図１２】複数の半導体チップを有する半導体集積回路の構造を示す平面図である。
【図１３】バイパスコンデンサ１０８を有する半導体集積回路の構造を示す平面図である。
【図１４】複数の半導体チップを有する他の半導体集積回路の構造を示す平面図である。
【符号の説明】
【００６６】
１００      半導体チップ
１０１      ピン
１０２      配線パターン
１０３      ランド
１０４      ワイヤ
１０５      チップ端子
１０６      パッケージ基板
１０８      バイパスコンデンサ
２００      記憶部
２０１      パッケージピン情報
２０２      パッケージネットリスト
２０３      端子配置情報
２０４      ワイヤボンド情報
２０５      テクノロジ情報
２０６      レイアウトパターン情報
２０７      論理回路ネットリスト
２０８      論理回路情報
２０９      第１の変換部
２１０      第２の変換部
２１１      トランジスタ接続情報
２１２      トランジスタ接続情報
２１３      比較部
２１４      検証結果
９０１      Ｎチャネルトランジスタ
９０２      Ｐチャネルトランジスタ
９１１      半導体基板
９１２      Ｎ型拡散領域
９１３      Ｎ型拡散領域
９１４      Ｐ型拡散領域
９１５〜９１９    配線パターン
９２０      コンタクト
【図１】
2005309659.tif 000003
【図２】
2005309659.tif 000004
【図３】
2005309659.tif 000005
【図４】
2005309659.tif 000006
【図５】
2005309659.tif 000007
【図６】
2005309659.tif 000008
【図７】
2005309659.tif 000009
【図８】
2005309659.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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