(57)【要約】【課題】位相変調エキシマレーザ結晶化法で得られるような大粒径の単結晶半導体粒の範囲内に半導体能動素子を形成する場合に高い信頼性を得る。【解決手段】薄膜半導体基板は、絶縁基板１０と、絶縁基板１０上に形成される非晶質の半導体薄膜１４と、半導体薄膜１４に配置され結晶化基準位置を示す複数のアライメントマークＭＫとを備える。【選択図】    図６
2005051208.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、絶縁基板上に形成される非晶質の半導体薄膜と、前記半導体薄膜に配置され結晶化基準位置を示す複数のアライメントマークとを備えることを特徴とする薄膜半導体基板。
【請求項２】
前記アライメントマークは前記半導体薄膜に形成される窪みであることを特徴とする請求項１に記載の薄膜半導体基板。
【請求項３】
前記窪みは前記半導体薄膜の下地として形成される絶縁膜に配置される溝によって規定されることを特徴とする請求項２に記載の薄膜半導体基板。
【請求項４】
前記溝はさらに前記絶縁基板に形成される溝に重ねて配置されることを特徴とする請求項３に記載の薄膜半導体基板。
【請求項５】
前記アライメントマークは前記半導体薄膜に形成される開口であることを特徴とする請求項１に記載の薄膜半導体基板。
【請求項６】
前記アライメントマークは前記半導体薄膜に形成されると共に非結晶部分と色で見分けることのできる結晶化部分であることを特徴とする請求項１に記載の薄膜半導体基板。
【請求項７】
前記アライメントマークが互いに直交する向きに設定された複数の直線を含むことを特徴とする請求項１に記載の薄膜半導体基板。
【請求項８】
絶縁基板上に非晶質の半導体薄膜を形成し、前記半導体薄膜に配置され結晶化基準位置を示す複数のアライメントマークを設けることを特徴とする薄膜半導体基板の製造方法。
【請求項９】
絶縁基板と、絶縁基板上に形成される非晶質の半導体薄膜と、前記半導体薄膜に配置され結晶化基準位置を示す複数のアライメントマークとを備える薄膜半導体基板を形成し、前記結晶化基準位置に位置合せした位相シフタを介して前記半導体薄膜に結晶化用レーザ光を照射することを特徴とする結晶化方法。
【請求項１０】
前記アライメントマークは前記位相シフタ上に前記結晶化用レーザ光を透過する位相シフトパターンと共に配置されるマーキングパターンを介してトリミング用レーザ光を前記半導体薄膜に照射することにより前記半導体薄膜に開口として形成されることを特徴とする請求項９に記載の結晶化方法。
【請求項１１】
前記アライメントマークは前記位相シフタ上に前記結晶化用レーザ光を透過する位相シフトパターンと共に配置されるマーキングパターンを介して前記結晶化用レーザ光を前記半導体薄膜に照射することにより前記半導体薄膜に結晶化部分として形成されることを特徴とする請求項９に記載の結晶化方法。  
【請求項１２】
絶縁基板、前記絶縁基板上に形成される非晶質の半導体薄膜、および前記半導体薄膜に配置され結晶化基準位置を示す複数のアライメントマークを備える薄膜半導体基板を載置する基板ステージと、前記結晶化基準位置に位置合せした位相シフタを介して前記半導体薄膜に結晶化用レーザ光を照射するレーザ照射部とを備えることを特徴とする結晶化装置。
【請求項１３】
絶縁基板、および前記絶縁基板上に形成される非晶質の半導体薄膜を備える薄膜半導体基板を載置する基板ステージと、位相シフタ上に設けられるマーキングパターンを介してトリミング用レーザ光を前記半導体薄膜に照射することにより結晶化基準位置を示すアライメントマークとして前記半導体薄膜に開口を形成するレーザ加工ユニットと、前記位相シフタ上に前記マーキングパターンと共に設けられる位相シフトパターンを介して前記半導体薄膜に結晶化用レーザ光を照射するレーザ照射部とを備えることを特徴とする結晶化装置。
【請求項１４】
絶縁基板、および前記絶縁基板上に形成される非晶質の半導体薄膜を備える薄膜半導体基板を載置する基板ステージと、前記半導体薄膜に結晶化基準位置を示すアライメントマークとなる結晶化部分を得るために位相シフタ上に設けられるマーキングパターン、および前記位相シフタ上に前記マーキングパターンと共に設けられる位相シフタを介して結晶化用レーザ光を前記半導体薄膜に照射するレーザ照射部とを備えることを特徴とする結晶化装置。
【請求項１５】
絶縁基板と、前記絶縁基板上に形成される多結晶半導体薄膜と、前記半導体能動素子とを備え、前記多結晶半導体薄膜は少なくとも１個の単結晶半導体粒を前記単結晶半導体粒に対して所定の位置関係にある複数のアライメントマークと共に含み、単結晶半導体粒が前記半導体能動素子を収容するための所定粒径を持ち、前記半導体能動素子が前記複数のアライメントマークを基準にして前記単結晶半導体粒の範囲内に配置されることを特徴とする薄膜半導体装置。
【請求項１６】
少なくとも１個の単結晶半導体粒を前記単結晶半導体粒に対して所定の位置関係にある複数のアライメントマークと共に含む多結晶半導体薄膜を絶縁基板上に形成し、さらに半導体能動素子を形成するもので、前記単結晶半導体粒は前記半導体能動素子を収容するための所定粒径を持ち、半導体能動素子は前記複数のアライメントマークを基準にして前記単結晶半導体粒の範囲内に配置されることを特徴とする薄膜半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばアクティブマトリクス型フラットパネルディスプレイに適用される薄膜半導体基板、薄膜半導体基板の製造方法、結晶化方法、結晶化装置、薄膜半導体装置、および薄膜半導体装置の製造方法に関する。
【背景技術】
【０００２】
薄膜半導体技術は、薄膜トランジスタ(ＴＦＴ: Thin Film Transistor)、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタはＭＯＳ（ＭＩＳ）構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネルディスプレイにも応用されている（例えば、非特許文献１を参照）。
【０００３】
液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有し、この特徴からパーソナルコンピュータあるいは様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが画素スイッチング素子として設けられる。
【０００４】
この薄膜トランジスタの活性層（キャリア移動層）は例えばシリコン半導体薄膜からなる。シリコン半導体薄膜は非晶質シリコン（アモルファスシリコン:ａ−Ｓｉ）および結晶相を有する多結晶質シリコン(非単結晶の結晶質シリコン)に分類される。多結晶質シリコンは主に多結晶シリコン(Ｐｏｌｙ−Ｓｉ）であり、微結晶シリコン(μｃ−Ｓｉ）も多結晶質シリコンとして知られている。シリコン以外の半導体薄膜材料としては、例えばＳｉＧｅ、ＳｉＯ、ＣｄＳｅ、Ｔｅ、ＣｄＳ等が挙げられる。
【０００５】
多結晶質シリコンのキャリア移動度は非晶質シリコンのキャリア移動度の１０倍から１００倍程度大きい。この特性は、スイッチング素子の半導体薄膜材料として非常に優れている。近年、多結晶シリコンを活性層として用いた薄膜トランジスタは動作の高速性から例えばドミノ回路およびＣＭＯＳトランスミッションゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は液晶表示装置およびエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、およびＲＡＭ等を構成する場合に必要となる。
【０００６】
ここで、多結晶質シリコンの半導体薄膜を形成する従来の代表的プロセスを説明する。このプロセスでは、ガラス等の絶縁性基板が最初に用意され、アンダーコート層（またはバッファ層）として例えばシリコン酸化膜（ＳｉＯ２）がこの絶縁性基板上に形成され、さらに半導体薄膜としてアモルファスシリコン膜（ａ−Ｓｉ）が約５０nm程度厚さでアンダーコート層上に形成される。この後、脱水素処理がアモルファスシリコン膜中の水素濃度を低下させるために行われ、続いてアモルファスシリコン膜の溶融再結晶化がエキシマレーザ結晶化法等により行われる。具体的には、エキシマレーザがアモルファスシリコン膜に照射され、これによりアモルファスシリコンを多結晶質シリコンに変化させる。
【０００７】
現在では、このようにして得られる多結晶質シリコンの半導体薄膜がｎチャネル型またはＰチャネル型薄膜トランジスタの活性層として用いられる。この場合、薄膜トランジスタの電界効果移動度（電界効果による電子または正孔の移動度）がｎチャネル型で１００〜１５０cm2/Vsec程度となり、ｐチャネル型で１００cm2/Vsecとなる。このような薄膜トランジスタを用いれば、信号線駆動回路および走査線駆動回路のような駆動回路を同一基板上に画素スイッチング素子と共に同時に形成して駆動回路一体型の表示装置を得ることができるため、表示装置の製造コストを低減することが可能である。
【０００８】
ところで、現在の薄膜トランジスタの電気的特性は、デジタル映像データをアナログ映像信号に変換するＤ／Ａ変換器やデジタル映像データを加工するゲートアレイ等の信号処理回路を表示装置の基板において一体化できるほど優れていない。この場合には、現在の２倍から５倍の電流駆動能力が薄膜トランジスタに必要とされる。また、電界効果移動度も３００cm2/Vsec程度以上が必要とされる。表示装置の高機能化および高付加価値化のためには、薄膜トランジスタの電気的特性をさらに向上させる必要がある。薄膜トランジスタで構成されるスタティックメモリが例えばメモリ機能を持たせるために各画素に付加される場合には、単結晶半導体を用いた場合と同等の電気的特性がこの薄膜トランジスタに要求される。このため、半導体薄膜の特性を向上させることが重要となる。
【０００９】
半導体薄膜の特性を向上させる方策として、例えば半導体薄膜の結晶性を単結晶に近づけることが考えられる。実際、もし絶縁基板上で半導体薄膜全体を単結晶化できれば、次世代ＬＳＩとして検討されているＳＯＩ基板を用いたデバイスと同様の特性を得ることが可能となる。この試みは、３次元デバイス研究プロジェクトとして１０年以上も前に行われているが、半導体薄膜全体の単結晶化技術は未だに確立していない。ただ、現在でも半導体薄膜中の半導体粒が単結晶であることが期待されている。
【００１０】
従来、非晶質半導体薄膜の結晶化において単結晶の半導体粒を大きく成長させる技術が提案されている（例えば、非特許文献２を参照）。非特許文献２は松村等が精力的に続けてきた研究の成果として発表されたもので、位相シフタを用いて空間的に強度変調されたエキシマレーザを照射することにより非晶質シリコン薄膜を溶融再結晶化して多結晶シリコン薄膜に変化させるために位相変調エキシマレーザ結晶化法を開示する。通常のレーザ結晶法は、ビームホモナイザと呼ばれる光学系を用いてシリコン薄膜平面上のエキシマレーザ強度を平均化する。これに対して、位相変調エキシマレーザ結晶化法は位相シフタによってシリコン薄膜平面上のエキシマレーザ強度に強弱を持たせ、この強度分布に対応した温度勾配をシリコン薄膜内に生じさせることを意図する。この温度勾配はシリコン薄膜平面に平行な横方向において低温部分から高温部分に向かう単結晶シリコン粒の成長を促進する。この結果、従来のレーザ結晶法に比べて大きく単結晶シリコン粒を成長させることができる。具体的には、単結晶シリコン粒が例えば薄膜トランジスタのような能動素子を収容可能な数ミクロン程度の粒径に成長する。従って、薄膜トランジスタをこの単結晶シリコン粒内に形成することによって上述した要求を満足する電気特性の薄膜トランジスタを得ることができるはずである。
【非特許文献１】フラットパネルディスプレイ９６  p.174-p176
【非特許文献２】表面科学  Vol. 21, No. 5, p.278-p.287
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述のように位相変調エキシマレーザ結晶化法は大粒径の単結晶シリコン粒の粒径を得るために有効な技術であるが、非特許文献２に記載されるように、大粒径の単結晶シリコン粒は無数にある小粒径の単結晶シリコン粒である多結晶シリコンまたは非晶質シリコンに囲まれている。このため、薄膜トランジスタがこの大粒径の単結晶シリコン粒の範囲に対してずれて形成されると、この薄膜トランジスタの電気特性は極端に劣化する。このような薄膜トランジスタが例えばフラットパネルディスプレイのような製品に含まれる場合、このディスプレイは不良品となってしまう。
【００１２】
従来においては、ガラス基板を覆う非晶質シリコン薄膜を結晶化する結晶化プロセスで、位相シフタに対向する所定位置にガラス基板を設置しても、この結晶化プロセス以降でこのシリコン薄膜内に形成される薄膜トランジスタを大粒径の単結晶シリコン粒の範囲内に正確に配置することができなかった。
【００１３】
本発明の目的は、位相変調エキシマレーザ結晶化法で得られるような大粒径の単結晶半導体粒の範囲内に半導体能動素子を形成する場合に高い信頼性を得ることができる薄膜半導体基板、薄膜半導体基板の製造方法、結晶化方法、結晶化装置、薄膜半導体装置、および薄膜半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の第１観点によれば、絶縁基板と、絶縁基板上に形成される非晶質の半導体薄膜と、半導体薄膜に配置され結晶化基準位置を示す複数のアライメントマークとを備える薄膜半導体基板が提供される。
【００１５】
本発明の第２観点によれば絶縁基板上に非晶質の半導体薄膜を形成し、半導体薄膜に配置され結晶化基準位置を示す複数のアライメントマークを設ける薄膜半導体基板の製造方法が提供される。
【００１６】
本発明の第３観点によれば、絶縁基板と、絶縁基板上に形成される非晶質の半導体薄膜と、半導体薄膜に配置され結晶化基準位置を示す複数のアライメントマークとを備える薄膜半導体基板を形成し、結晶化基準位置に位置合わせした位相シフタを介して半導体薄膜に結晶化用レーザ光を照射する結晶化方法が提供される。
【００１７】
本発明の第４観点によれば、絶縁基板、絶縁基板上に形成される非晶質の半導体薄膜、および半導体薄膜に配置され結晶化基準位置を示す複数のアライメントマークとを備える薄膜半導体基板を載置する基板ステージと、結晶化基準位置に位置合わせした位相シフタを介して半導体薄膜に結晶化用レーザ光を照射するレーザ照射部とを備える結晶化装置が提供される。
【００１８】
本発明の第５観点によれば、絶縁基板と、絶縁基板上に形成される多結晶半導体薄膜と、半導体能動素子とを備え、多結晶半導体薄膜は少なくとも１個の単結晶半導体粒を単結晶半導体粒に対して所定の位置関係にある複数のアライメントマークと共に含み、単結晶半導体粒が半導体能動素子を収容するための所定粒径を持ち、半導体能動素子が複数のアライメントマークを基準にして単結晶半導体粒の範囲内に配置される薄膜半導体装置が提供される。
【００１９】
本発明の第６観点によれば、少なくとも１個の単結晶半導体粒を単結晶半導体粒に対して所定の位置関係にある複数のアライメントマークと共に含む多結晶半導体薄膜を絶縁基板上に形成し、さらに半導体能動素子を形成するもので、単結晶半導体粒は半導体能動素子を収容するための所定粒径を持ち、半導体能動素子は複数のアライメントマークを基準にして単結晶半導体粒の範囲内に配置される薄膜半導体装置の製造方法が提供される。
【発明の効果】
【００２０】
これら薄膜半導体基板、薄膜半導体基板の製造方法、結晶化方法、結晶化装置、薄膜半導体装置、および薄膜半導体装置の製造方法では、複数のアライメントマークが半導体薄膜に設けられる。このアライメントマークは半導体薄膜を結晶化する際のマスク位置あるいは半導体薄膜内に半導体能動素子を形成する際のマスク位置を決定するための基準となる。従って、半導体薄膜の結晶化により得られる大粒径の単結晶半導体粒の範囲内に高い信頼性で半導体能動素子を形成することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の第１実施形態に係る薄膜半導体装置について添付図面を参照して説明する。この薄膜半導体装置は例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはＤ／Ａ（デジタルアナログ）変換器等を構成する半導体能動素子である薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）である。図１から図２３は例えばポリシリコンＴＦＴを製造するために順次行われる製造工程を示す。ここで、図１〜図６の（Ａ）は部分的な断面図であり、図１〜図６の（Ｂ）は部分的な平面図である。
【００２２】
図１の（Ａ）および（Ｂ）に示す工程では、石英または無アルカリガラス等からなる絶縁基板１０が用意され、スクラバ洗浄やフッ酸液に浸す等の前処理がこの絶縁基板１０に対して行われる。ここでは、例えばコーニング社製のガラス＃１７３７が絶縁基板１０として用いられる。
【００２３】
図２の（Ａ）および（Ｂ）に示す工程では、レジスト材が絶縁基板１０上に塗布される。このレジスト材はフォトマスクを用いて選択的に露光され、この露光部分を除去することにより現像され、絶縁基板１０上にレジストパターン１１として残される。このレジストパターン１１は例えば図２の（Ｂ）に示すような”＋”形状に設定された複数の開口ＯＰを有し、絶縁基板１０は開口ＯＰ内で露出される。図２の（Ａ）および（Ｂ）においては、複数の開口ＯＰのうちの１個が示されている。
【００２４】
図３の（Ａ）および（Ｂ）に示す工程では、絶縁基板１０がレジストパターン１１をマスクとして用いて反応性イオンエッチング（ＲＩＥ）処理される。このエッチング処理は、レジストパターン１１の開口ＯＰに対応する絶縁基板１０の露出部分を深さ例えば１００nm程度除去し、これにより図３の（Ｂ）に示すような”＋”形状の溝ＧＶを絶縁基板１０に形成する。
【００２５】
図４の（Ａ）および（Ｂ）に示す工程では、レジストパターン１１が除去され、絶縁基板１０が例えば厚さ５０nmのシリコン窒化膜（ＳｉＮｘ）１２で覆われ、シリコン窒化膜１２が例えば厚さ１００nmのシリコン酸化膜（ＳｉＯｘ）１３で覆われ、シリコン酸化膜１３が例えば厚さ２００nmの非晶質の半導体薄膜１４で覆われる。シリコン窒化膜１２は例えば低温プラズマＣＶＤ法により半導体基板１０上に形成され、シリコン酸化膜１３は例えば低温プラズマＣＶＤ(CVD: Chemical Vapor Deposition)法によりシリコン窒化膜１２上に形成される。半導体薄膜１４は例えば低温プラズマＣＶＤ法によりシリコン酸化膜１３上に堆積されるアモルファスシリコン膜（ａ−Ｓｉ）である。半導体薄膜１４の形成後、ボロン（Ｂ）が能動素子であるポリシリコンＴＦＴの閾値制御のためにイオンシャワードーピング法により半導体薄膜１４に添加される。また、Ｂ以外のドーパントとしてＢＦ２を用いてもよい。
【００２６】
これら半導体薄膜１４、シリコン酸化膜１３、およびシリコン窒化膜１２は絶縁基板１０に形成された溝ＧＶに対応して窪み、これにより互いに直交する２直線からなるような”＋”形状であって結晶化基準位置を示す複数のアライメントマークＭＫを半導体薄膜１４に付加する。このアライメントマークＭＫは周辺領域に対する光反射率の差異から識別可能である。
【００２７】
このようにして半導体薄膜１４の結晶化に用いられる薄膜半導体基板が完成する。
【００２８】
図５の（Ａ）および（Ｂ）に示す工程では、上述の薄膜半導体基板が水平な二次元平面内で移動可能な基板ステージ上に載置され、位相シフタＰＳとの位置合せが行われる。この位相シフタＰＳは、遮光性材料からなる複数の照準パターンＲＰ、光透過性材料からなる位相シフトパターンＳＰ、並びに複数の照準パターンＲＰおよび位相シフトパターンＳＰを支持する透明ガラス等の位相シフタ基板ＰＬにより構成される。
【００２９】
位相シフトパターンＳＰは例えば位相シフタ基板ＰＬを選択的にエッチングして厚さに段差を設けたものである。ちなみに、位相シフトパターンＳＰは、位相シフタ基板ＰＬ上に光透過性材料膜を形成しこの光透過性材料膜をパターニングすることによっても得ることができる。
【００３０】
複数の照準パターンＲＰは例えば図５の（Ｂ）に示すような形状であり、半導体薄膜１４に付加された複数のアライメントマークＭＫにそれぞれ割り当てられるように配置されている。位相シフタＰＳと薄膜半導体基板とは複数のアライメントマークＭＫを基準にして位置合せされる。薄膜半導体基板は基板ステージごと移動される。
【００３１】
図６の（Ａ）および（Ｂ）に示す工程では、レーザアニール処理が上述の移動によりアライメントマークＭＫを図６の（Ｂ）に示すように照準パターンＲＰの中央に設定した状態で位相変調エキシマレーザ結晶化法により行われる。ここでは、例えば波長λ＝２４８nmのＫｒＦエキシマレーザが上述の位相シフタＰＳを介してこの薄膜半導体基板に照射される。エキシマレーザはエネルギー密度５００mJ/cm2で位相シフトパターンＳＰの範囲に限定して照射され、位相シフトパターンＳＰはこのエキシマレーザ光を回折させて薄膜半導体基板側の半導体薄膜１４上のエキシマレーザ強度に強弱を持たせるように機能する。すなわち、エキシマレーザは位相シフトパターンＳＰにより強度変調されて半導体薄膜１４に入射し、半導体薄膜１４のアモルファスシリコンを溶融再結晶化する。この溶融再結晶化では、半導体薄膜１４がエキシマレーザ強度分布に対応する温度勾配に設定され、複数の単結晶シリコン粒が横方向において低温部分から高温部分に向かって成長し、ポリシリコンＴＦＴのような半導体能動素子を収容可能な５〜１０μｍ程度の大粒径となる。位相シフトパターンＳＰはこれら単結晶シリコン粒の向きを揃えるためにストライプ状に形成されている。また、アライメントマークＭＫの形状は直交する２直線により規定されているが、これら２直線の一方は位相シフトパターンＳＰのストライプ配列方向に一致する単結晶シリコン粒の成長方向に平行に設定されている。
【００３２】
レーザアニール処理の結果、半導体薄膜１４は複数の単結晶シリコン粒が大粒径で規則的に並び、それぞれ無数にある小粒径の単結晶シリコン粒である多結晶シリコンまたは非晶質シリコンに囲まれた状態の多結晶シリコン膜となる。複数のアライメントマークＭＫはレーザアニール処理後の工程で繰り返されるフォトリソグラフィでも位置合せの基準として利用可能であるため、最後のフォトリソグラフィが行われるまで残すことも可能である。薄膜半導体基板は位相シフタＰＳの位相シフトパターンＳＰに対向する部分について図７に示すような断面構造を有する。
【００３３】
図７に示す工程では、レジスト材１５が半導体薄膜１４上に塗布され、フォトマスクＭＥＳＡを用いて選択的に露光される。フォトマスクＭＥＳＡは複数のポリシリコンＴＦＴの能動層用領域を規定するように配置された遮光パターンを持つ。薄膜半導体基板とフォトマスクＭＥＳＡとは薄膜半導体基板上のアライメントマークＭＫを基準にして位置合せされる。
【００３４】
図８に示す工程では、レジスト材１５の露光部分が除去される現像工程が実施され、半導体薄膜１４上にレジストパターンが形成される。
【００３５】
図９に示す工程では、半導体薄膜１４がこのレジストパターンをマスクとしてエッチング処理、例えばドライエッチング処理によりパターニングされる。エッチングガスとしては、例えばＣＦ４およびＯ２が用いられる。このパターニングにより、半導体薄膜１４は複数のポリシリコンＴＦＴの能動層用領域としてそれぞれ残される。これら能動層用領域は互いに離間してマトリクス状に配置される島状の領域であり、複数のアライメントマークＭＫに対して所定の位置関係にある。
【００３６】
図１０に示す工程では、レジスト材１５のレジストパターンが半導体薄膜１４から除去され、ゲート絶縁膜１６が絶縁基板１０および半導体薄膜１４を覆って形成される。このゲート絶縁膜１６は例えばＬＰ−ＣＶＤ法により形成されるシリコン酸化膜である。
【００３７】
図１１に示す工程では、電極層１７がゲート絶縁膜１６上に形成され、レジスト材１８が電極層１７に塗布される。電極層１７は例えばスパッタリングによりゲート絶縁膜１６上に形成されるアルミニウム層である。レジスト材１８はフォトマスクＧＭを用いて選択的に露光される。このフォトマスクＧＭは複数のポリシリコンＴＦＴのゲート用領域を規定する遮光パターンを持つ。フォトマスクＧＭと薄膜半導体基板とは、半導体薄膜１４に付加されたアライメントマークＭＫを基準にしてフォトマスクＭＥＳＡと同様に位置合せされる。
【００３８】
図１２に示す工程では、レジスト材１８が露光部分を除去することにより現像され、電極層１７上にレジストパターンとして残される。
【００３９】
図１３に示す工程では、電極層１７がこのレジストパターンをマスクとして用いるドライエッチング処理によりパターニングされる。これにより、電極層１７はゲート絶縁膜１６上にゲート電極１９として残される。このドライエッチング処理では、例えばＢＣｌ３およびＣＨ４がエッチングガスとして用いられる。
【００４０】
図１４に示す工程では、レジスト材１８のレジストパターンがゲート電極１９から除去される。
【００４１】
図１５に示す工程では、不純物がゲート電極１９をマスクとして用いて半導体薄膜１４にドープされる。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンが半導体薄膜１４にイオン注入される。また、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンが半導体薄膜１４にイオン注入される。例えばＣＭＯＳインバータのような論理回路は、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの組み合わせにより構成される。このため、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスクにより他方のポリシリコンＴＦＴの半導体薄膜１４を覆った状態で行われる。ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入後、半導体薄膜１４はアニール処理で活性化される。このアニール処理は窒素雰囲気中において行われ、高不純物濃度のソース領域２０およびドレイン領域２１を半導体薄膜１４においてゲート電極１９の両側に形成する。
【００４２】
図１６に示す工程では、層間絶縁膜２２がゲート電極１９およびゲート絶縁膜１６上に形成される。この層間絶縁膜２２は、例えばプラズマＣＶＤ法によってゲート電極１９およびゲート絶縁膜１６上に堆積されるシリコン酸化膜である。
【００４３】
図１７に示す工程では、レジスト材が層間絶縁膜２２に塗布される。このレジスト材は、半導体薄膜１４に付加されたアライメントマークＭＫを基準にして配置されるフォトマスクを介して選択的に露光され、この露光部分を除去することにより現像され、層間絶縁膜２２上にレジストパターン２３として残される。
【００４４】
図１８に示す工程では、層間絶縁膜２２およびゲート絶縁膜１６がこのレジストパターン２３をマスクとして用いるドライエッチング処理によりパターニングされ、これによりゲート電極１９、ソース領域２０およびドレイン領域２１をそれぞれ部分的に露出させるコンタクトホールを形成する。このドライエッチング処理では、例えばＣＨＦ３がエッチングガスとして用いられる。
【００４５】
図１９に示す工程では、レジスト材２３のレジストパターンが層間絶縁膜２２から除去される。
【００４６】
図２０に示す工程では、電極層２４がゲート電極１９、ソース領域２０およびドレイン領域２１にコンタクトして層間絶縁膜２２上に形成される。この電極層２４は例えばスパッタリングにより層間絶縁膜２２上に堆積されるアルミニウム層である。
【００４７】
図２１に示す工程では、レジスト材が電極層２４に塗布され、薄膜半導体基板上のアライメントマークＭＫを基準にして位置合せされるフォトマスクを用いて選択的に露光され、この露光部分を除去することにより現像され、電極層２４上にレジストパターン２５として残される。
【００４８】
図２２に示す工程では、電極層２３がこのレジストパターン２５をマスクとして用いるドライエッチング処理によりパターニングされ、層間絶縁膜２１上に上部ゲート電極１９Ａ、ソース電極２６、およびドレイン電極２７として残される。このドライエッチング処理では、例えばＢＣｌ３およびＣＨ４がエッチングガスとして用いられる。
【００４９】
図２３に示す工程では、レジストパターン２５が上部ゲート電極１８Ａ、ソース電極２６およびドレイン電極２７から除去される。ポリシリコンＴＦＴは上述した工程を経て完成する。
【００５０】
ここで、図６の（Ａ）および（Ｂ）に示す工程で得られる単結晶シリコン粒と図２３に示す工程で得られるポリシリコンＴＦＴとの位置関係について説明する。エキシマレーザがレーザアニール処理で例えば図２４の（Ａ）に示すような断面の位相シフタＰＳを介して照射されると、大粒径の単結晶シリコン粒１４Ａが図２４の（Ｂ）に示す半導体薄膜１４の平面において位相シフタＰＳの位相シフトパターンＳＰによる段差に沿った境界ＣＬに対して対称的に配置され、小粒径の単結晶シリコン粒１４Ｂが非晶質シリコンと共にこれら大粒径の単結晶シリコン粒１４Ａを取り囲むように配置される。
【００５１】
図２５は図２３に示す工程で完成されるポリシリコンＴＦＴの平面構造を示す。このポリシリコンＴＦＴは図２５に示す丸印の範囲内に能動層を有することから、その電気特性はこの能動層となる半導体薄膜１４の島状領域の結晶性に大きく依存する。このポリシリコンＴＦＴの能動層全体が図２６に示すように大粒径の単結晶シリコン粒１４Ａ内に配置される場合には、良好な電気特性がポリシリコンＴＦＴに付与される。図２７、図２８、図２９はポリシリコンＴＦＴが大粒径の単結晶シリコン粒１４Ａに対してずれて配置された例を示す。この場合には、島状領域が大粒径の単結晶シリコン粒を取り囲む不均一な結晶性のシリコンを含んで構成されるために、良好な電気特性をポリシリコンＴＦＴに付与することができない。
【００５２】
図３０は複数のポリシリコンＴＦＴにより構成されるインバータ回路の例を示す。これら複数のポリシリコンＴＦＴは半導体薄膜１４内において規則的に配置された大粒径の単結晶シリコン粒内にそれぞれ正確に配置された状態で相互配線されている。従って、インバータ回路の電気特性がこれらポリシリコンＴＦＴに付与される良好な電気特性に対応して向上する。
【００５３】
尚、図２６〜図３０は半導体薄膜１４内の単結晶シリコン粒１４Ａに対するポリシリコンＴＦＴの配置を説明するための模式図であり、この半導体薄膜１４は図９に示す工程において上述の島状領域に区分される。従って、大粒径のシリコン粒１４ＡがポリシリコンＴＦＴの完成時にこれら図面に示すような形状で実在することはない。
【００５４】
本実施形態の薄膜半導体装置では、複数のアライメントマークＭＫが半導体薄膜１４の結晶化用に半導体薄膜１４と一体化される。これらアライメントマークＭＫは半導体薄膜１４を結晶化する際のマスク位置あるいはポリシリコンＴＦＴ等の半導体能動素子を半導体薄膜１４内に形成する際のマスク位置を決定するための基準として用いることができる。従って、半導体薄膜１４の結晶化により得られる大粒径の単結晶半導体粒１４Ａの範囲内に高い信頼性で半導体能動素子を形成することが可能となる。また、横方向成長の成長方向も位相シフタＰＳの設計段階で決めることができるため、ポリシリコンＴＦＴの電流方向に対応したシリコンの面方位も決めることが可能となる。
【００５５】
さらに上述のように位相変調エキシマレーザ結晶化法を用いて単結晶シリコン粒を横方向成長させる場合、成長方向はシリコンの低指数面であるため、（１１０）もしくは（００１）方向となる。そのため、この成長方向を示すような形状のアライメントマークＭＫを形成することで、優先配向を示すことができる。結晶シリコンの移動度には、電流方向の面方位によって差があることがわかっているが、上述の構成を用いることで、決められた配向に沿って半導体能動素子を形成することが可能である。
【００５６】
上述の実施形態において、図３に示す絶縁基板１０に形成されるアライメントマークＭＫは、レーザ照射により刻印されるようにしてもよい。また、アライメントマークＭＫはこのように絶縁基板１０に形成されるだけでなく、半導体薄膜に形成されてもよいし、半導体薄膜の下地として形成される絶縁膜に形成されてもよい。さらに、アライメントマークＭＫは、溝や、開口の凹状体のパターンでもよいし、結晶化部分、成膜などの凸状パターンでもよい。上述の実施形態は、基板に形成されたアライメントマークＭＫに位置合わせして結晶化領域や、機能素子を形成した例である。
【００５７】
以下、本発明の第２実施形態に係る薄膜半導体装置について添付図面を参照して説明する。この薄膜半導体装置は、薄膜半導体基板が図３１〜図３６に示す工程により形成されることを除いて第１実施形態と同様に形成されるポリシリコンＴＦＴである。図３１〜図３６では、第１実施形態と同様部分を同一参照符号で示し、重複する説明を省略あるいは簡略化する。
【００５８】
図３１から図３６はこのポリシリコンＴＦＴを製造するために順次行われる製造工程を示す。ここで、図３１〜図３６の（Ａ）は部分的な断面図であり、図３１〜図３６の（Ｂ）は部分的な平面図である。
【００５９】
図３１の（Ａ）および（Ｂ）に示す工程では、石英または無アルカリガラス等からなる絶縁基板１０が用意され、スクラバ洗浄やフッ酸に浸す等の前処理がこの絶縁基板１０に対して行われる。ここでは、例えばコーニング社製のガラス＃１７３７が絶縁基板１０として用いられる。続いて、絶縁基板１０が例えば厚さ５０nmのシリコン窒化膜（ＳｉＮｘ）１２で覆われ、シリコン窒化膜１２が例えば厚さ１００nmのシリコン酸化膜（ＳｉＯｘ）１３で覆われる。シリコン窒化膜１２は例えば低温プラズマＣＶＤ法により半導体基板１０上に形成され、シリコン酸化膜１３は例えば低温プラズマＣＶＤ法によりシリコン窒化膜１２上に形成される。
【００６０】
図３２の（Ａ）および（Ｂ）に示す工程では、レジスト材がシリコン酸化膜１３上に塗布される。このレジスト材はフォトマスクを用いて選択的に露光され、この露光部分を除去することにより現像され、シリコン酸化膜１３上にレジストパターン１１として残される。このレジストパターン１１は例えば図３２の（Ｂ）に示すような”＋”形状に設定された複数の開口ＯＰを有し、絶縁基板１０は開口ＯＰ内で露出される。図３２の（Ａ）および（Ｂ）においては、複数の開口ＯＰのうちの１個が示されている。
【００６１】
図３３の（Ａ）および（Ｂ）に示す工程では、シリコン酸化膜１３およびシリコン窒化膜１２がレジストパターン１１をマスクとして用いて反応性イオンエッチング（ＲＩＥ）処理される。このエッチング処理は、レジストパターン１１の開口ＯＰに対応するシリコン酸化膜１３およびシリコン窒化膜１２の部分を除去し、これにより図３３の（Ｂ）に示すような”＋”形状の溝ＧＶ２を形成する。
【００６２】
図３４の（Ａ）および（Ｂ）に示す工程では、レジストパターン１１が除去され、例えば厚さ２００nmの非晶質の半導体薄膜１４が溝ＧＶ２を覆ってシリコン酸化膜１３上に形成される。半導体薄膜１４は例えば低温プラズマＣＶＤ（CVD: Chemical Vapor Deposition）法によりシリコン酸化膜１３上に堆積されるアモルファスシリコン膜（ａ−Ｓｉ）である。半導体薄膜１４の形成後、ボロン（Ｂ）が能動素子であるポリシリコンＴＦＴの閾値制御のためにイオンシャワードーピング法により半導体薄膜１４に添加される。また、Ｂ以外のドーパントとしてＢＦ２を用いてもよい。
【００６３】
半導体薄膜１４はシリコン酸化膜１３およびシリコン窒化膜１２に形成された溝ＧＶ２に対応して窪み、これにより”＋”形状であって結晶化基準位置を示す複数のアライメントマークＭＫを半導体薄膜１４に付加する。このアライメントマークＭＫは周辺領域に対する光反射率の差異から識別可能である。
【００６４】
このようにして半導体薄膜１４の結晶化に用いられる薄膜半導体基板が完成する。
【００６５】
図３５の（Ａ）および（Ｂ）に示す工程では、上述の薄膜半導体基板が水平な二次元平面内で移動可能な基板ステージ上に載置され、位相シフタＰＳとの位置合せが行われる。この位相シフタＰＳは第１実施形態と同様である複数の照準パターンＲＰ、位相シフトパターンＳＰ、および位相シフタ基板ＰＬにより構成される。位相シフタＰＳと薄膜半導体基板とは複数のアライメントマークＭＫを基準にして位置合せされる。薄膜半導体基板は基板ステージごと移動される。
【００６６】
図３６の（Ａ）および（Ｂ）に示す工程は、レーザアニール処理がアライメントマークＭＫを上述の移動により図３６の（Ｂ）に示すように照準パターンＲＰの中央に設定した状態で位相変調エキシマレーザ結晶化法により行われる。ここでは、例えば波長λ＝２４８nmのＫｒＦエキシマレーザが上述の位相シフタＰＳを介してこの薄膜半導体基板に照射される。エキシマレーザはエネルギー密度５００mJ/cm2で位相シフトパターンＳＰの範囲に限定して照射され、位相シフトパターンＳＰはこのエキシマレーザを回折させて薄膜半導体基板側の半導体薄膜１４上のエキシマレーザ強度に強弱を持たせるように機能する。すなわち、  
エキシマレーザは位相シフトパターンＳＰにより強度変調されて半導体薄膜１４に入射し、半導体薄膜１４のアモルファスシリコンを溶融再結晶化する。
【００６７】
レーザアニール処理の結果、半導体薄膜１４は複数の単結晶シリコン粒が大粒径で規則的に並び、それぞれ無数にある小粒径の単結晶シリコン粒である多結晶シリコンまたは非晶質シリコンに囲まれた状態の多結晶シリコン膜となる。複数のアライメントマークＭＫはレーザアニール処理後の工程で繰り返されるフォトリソグラフィでも位置合せの基準として利用可能であるため、最後のフォトリソグラフィが行われるまで残すことも可能である。
【００６８】
本実施形態では、複数の窪みが半導体薄膜１４と一体化される複数のアライメントマークＭＫとして形成されることから、第１実施形態と同様に半導体薄膜１４の結晶化により得られる大粒径の単結晶半導体粒の範囲内に高い信頼性でポリシリコンＴＦＴを形成することが可能となる。
【００６９】
以下、本発明の第３実施形態に係る薄膜半導体装置について添付図面を参照して説明する。この薄膜半導体装置は、薄膜半導体基板が図３７〜図４１に示す工程により形成されることを除いて第１実施形態と同様に形成されるポリシリコンＴＦＴである。図３７〜図４１では、第１実施形態と同様部分を同一参照符号で示し、重複する説明を省略あるいは簡略化する。
【００７０】
図３７から図４１はこのポリシリコンＴＦＴを製造するために順次行われる製造工程を示す。ここで、図３７〜図４１の（Ａ）は部分的な断面図であり、図３７〜図４１の（Ｂ）は部分的な平面図である。
【００７１】
図３７の（Ａ）および（Ｂ）に示す工程では、石英または無アルカリガラス等からなる絶縁基板１０が用意され、スクラバ洗浄やフッ酸に浸す等の前処理がこの絶縁基板１０に対して行われる。ここでは、例えばコーニング社製のガラス＃１７３７が絶縁基板１０として用いられる。続いて、絶縁基板１０が例えば厚さ５０nmのシリコン窒化膜（ＳｉＮｘ）１２で覆われ、シリコン窒化膜１２が例えば厚さ１００nmのシリコン酸化膜（ＳｉＯｘ）１３で覆われ、シリコン酸化膜１３が例えば厚さ２００nmの非晶質の半導体薄膜１４で覆われる。シリコン窒化膜１２は例えば低温プラズマＣＶＤ法により半導体基板１０上に形成され、シリコン酸化膜１３は例えば低温プラズマＣＶＤ法によりシリコン窒化膜１２上に形成され、半導体薄膜１４は例えば低温プラズマＣＶＤ（CVD: Chemical Vapor Deposition）法によりシリコン酸化膜１３上に堆積されるアモルファスシリコン膜（ａ−Ｓｉ）である。半導体薄膜１４の形成後、ボロン（Ｂ）が能動素子であるポリシリコンＴＦＴの閾値制御のためにイオンシャワードーピング法により半導体薄膜１４に添加される。また、Ｂ以外のドーパントとしてＢＦ２を用いてもよい。
【００７２】
図３８の（Ａ）および（Ｂ）に示す工程では、レジスト材が半導体薄膜１４上に塗布される。このレジスト材１１はフォトマスクを用いて選択的に露光され、この露光部分を除去することにより現像され、絶縁基板１０上にレジストパターン１１として残される。このレジストパターン１１は例えば図３８の（Ｂ）に示すような”＋”形状に設定された複数の開口ＯＰを有し、絶縁基板１０は開口ＯＰ内で露出される。図３８の（Ａ）および（Ｂ）においては、複数の開口ＯＰのうちの１個が示されている。
【００７３】
図３９の（Ａ）および（Ｂ）に示す工程では、半導体薄膜１４がレジストパターン１１をマスクとして用いて反応性イオンエッチング（ＲＩＥ）処理される。このエッチング処理は、レジストパターン１１の開口ＯＰに対応する半導体薄膜１４の部分を除去し、これにより図３９の（Ｂ）に示すような”＋”形状の開口を形成する。このようにして複数の開口が形成され、これらが半導体薄膜１４に付加されて結晶化基準位置を示す複数のアライメントマークＭＫとして機能する。このアライメントマークＭＫは周辺領域に対する光反射率の差異から識別可能である。
【００７４】
このようにして半導体薄膜１４の結晶化に用いられる薄膜半導体基板が完成する。
【００７５】
図４０の（Ａ）および（Ｂ）に示す工程では、上述の薄膜半導体基板が水平な二次元平面内で移動可能な基板ステージ上に載置され、位相シフタＰＳとの位置合せが行われる。この位相シフタＰＳは第１実施形態と同様である複数の照準パターンＲＰ、位相シフトパターンＳＰ、および位相シフタ基板ＰＬにより構成される。位相シフタＰＳと薄膜半導体基板とは複数のアライメントマークＭＫを基準にして位置合せされる。薄膜半導体基板は基板ステージごと移動される。
【００７６】
図４１の（Ａ）および（Ｂ）に示す工程は、レーザアニール処理がアライメントマークＭＫを上述の移動により図４１の（Ｂ）に示すように照準パターンＲＰの中央に設定した状態で位相変調エキシマレーザ結晶化法により行われる。ここでは、例えば波長λ＝２４８nmのＫｒＦエキシマレーザが上述の位相シフタＰＳを介してこの薄膜半導体基板に照射される。エキシマレーザはエネルギー密度５００mJ/cm2で位相シフトパターンＳＰの範囲に限定して照射され、位相シフトパターンＳＰはこのエキシマレーザを回折させて薄膜半導体基板側の半導体薄膜１４上のエキシマレーザ強度に強弱を持たせるように機能する。すなわち、エキシマレーザは位相シフトパターンＳＰにより強度変調されて半導体薄膜１４に入射し、半導体薄膜１４のアモルファスシリコンを溶融再結晶化する。
【００７７】
レーザアニール処理の結果、半導体薄膜１４は複数の単結晶シリコン粒が大粒径で規則的に並び、それぞれ無数にある小粒径の単結晶シリコン粒である多結晶シリコンまたは非晶質シリコンに囲まれた状態の多結晶シリコン膜となる。複数のアライメントマークＭＫはレーザアニール処理後の工程で繰り返されるフォトリソグラフィでも位置合せの基準として利用可能であるため、最後のフォトリソグラフィが行われるまで残すことも可能である。
【００７８】
本実施形態では、複数の開口が半導体薄膜１４と一体化される複数のアライメントマークＭＫとして形成されることから、第１実施形態と同様に半導体薄膜１４の結晶化により得られる大粒径の単結晶半導体粒の範囲内に高い信頼性でポリシリコンＴＦＴを形成することが可能となる。
【００７９】
以下、本発明の第４実施形態に係る薄膜半導体装置について添付図面を参照して説明する。この薄膜半導体装置は、薄膜半導体基板が図４２〜図４５に示す工程により形成されることを除いて第１実施形態と同様に形成されるポリシリコンＴＦＴである。図４２〜図４５では、第１実施形態と同様部分を同一参照符号で示し、重複する説明を省略あるいは簡略化する。
【００８０】
図４２から図４５はこのポリシリコンＴＦＴを製造するために順次行われる製造工程を示す。ここで、図４２および図４３の（Ａ）は部分的な断面図であり、図４２および図４３の（Ｂ）は部分的な平面図である。
【００８１】
図４２の（Ａ）および（Ｂ）に示す工程では、石英または無アルカリガラス等からなる絶縁基板１０が用意され、スクラバ洗浄やフッ酸に浸す等の前処理がこの絶縁基板１０に対して行われる。ここでは、例えばコーニング社製のガラス＃１７３７が絶縁基板１０として用いられる。続いて、絶縁基板１０が例えば厚さ５０nmのシリコン窒化膜（ＳｉＮｘ）１２で覆われ、シリコン窒化膜１２が例えば厚さ１００nmのシリコン酸化膜（ＳｉＯｘ）１３で覆われ、シリコン酸化膜１３が例えば厚さ２００nmの非晶質の半導体薄膜１４で覆われる。シリコン窒化膜１２は例えば低温プラズマＣＶＤ法により半導体基板１０上に形成され、シリコン酸化膜１３は例えば低温プラズマＣＶＤ法によりシリコン窒化膜１２上に形成され、半導体薄膜１４は例えば低温プラズマＣＶＤ（CVD: Chemical Vapor Deposition）法によりシリコン酸化膜１３上に堆積されるアモルファスシリコン膜（ａ−Ｓｉ）である。半導体薄膜１４の形成後、ボロン（Ｂ）が能動素子であるポリシリコンＴＦＴの閾値制御のためにイオンシャワードーピング法により半導体薄膜１４に添加される。また、Ｂ以外のドーパントとしてＢＦ２を用いてもよい。
【００８２】
このようにして半導体薄膜１４の結晶化に用いられる薄膜半導体基板が用意される。
【００８３】
図４３の（Ａ）および（Ｂ）に示す工程では、上述の薄膜半導体基板が水平な二次元平面内で移動可能な基板ステージ上に載置され、大まかな位置合わせにより位相シフタＰＳに対向する位置に配置される。位相シフタＰＳは、遮光性材料からなる複数のマーキングパターンＭＰ、光透過性材料からなる位相シフトパターンＳＰ、並びに複数のマーキングパターンＭＰおよび位相シフトパターンＳＰを支持する透明ガラス等の位相シフタ基板ＰＬにより構成される。複数のマーキングパターンＭＰは各々図４３の（Ｂ）に示すような”＋”形状の開口を持ち、位相シフトパターンＳＰは第１実施形態と同様に構成される。
【００８４】
図４４に示す工程では、レーザトリミング処理が上述のように薄膜半導体基板を位相シフタに対向させた状態で行われる。このレーザトリミング処理では、レーザがトリミング用のエネルギー密度でマーキングパターンＭＰの範囲に限定して照射され、さらにマーキングパターンＭＰの開口を透過して半導体薄膜１４に入射する。これにより、半導体薄膜１４はマーキングパターンＭＰの開口形状に対応してシリコン酸化膜１３上で部分的にトリミングされる。こうして半導体薄膜１４に得られた”＋”形状の開口は、半導体薄膜１４に付加されて結晶化基準位置を示すアライメントマークＭＫとして機能する。アライメントマークＭＫは周辺領域に対する光反射率の差異から識別可能である。図４３の（Ａ）および（Ｂ）においては、複数のアライメントマークＭＫのうちの１個が示されている。
【００８５】
図４５に示す工程では、レーザアニール処理が位相変調エキシマレーザ結晶化法により行われる。このレーザアニール処理では、上述の薄膜半導体基板がトリミング処理された位置を基準とし、例えば波長λ＝２４８nmのＫｒＦエキシマレーザが位相シフタＰＳを介して薄膜半導体基板に照射される。エキシマレーザはエネルギー密度５００mJ/cm2で位相シフトパターンＳＰの範囲に限定して照射され、位相シフトパターンＳＰはこのエキシマレーザを回折させて薄膜半導体基板側の半導体薄膜１４上のエキシマレーザ強度に強弱を持たせるように機能する。すなわち、エキシマレーザは位相シフトパターンＳＰにより強度変調されて半導体薄膜１４に入射し、半導体薄膜１４のアモルファスシリコンを溶融再結晶化する。
【００８６】
レーザアニール処理の結果、半導体薄膜１４は複数の単結晶シリコン粒が大粒径で規則的に並び、それぞれ無数にある小粒径の単結晶シリコン粒である多結晶シリコンまたは非晶質シリコンに囲まれた状態の多結晶シリコン膜となる。
【００８７】
複数のアライメントマークＭＫはレーザアニール処理後の工程で繰り返されるフォトリソグラフィで位置合せの基準として利用可能であるため、最後のフォトリソグラフィが行われるまで残すことも可能である。
【００８８】
本実施形態では、複数の開口が半導体薄膜１４と一体化される複数のアライメントマークＭＫとしてレーザトリミング処理で形成される。レーザトリミング処理は大まかな位置合せにより薄膜半導体基板を位相シフタＰＳに対向する位置に配置した状態で行われ、これに続くレーザアニール処理はレーザトリミング処理のために配置された薄膜半導体基板の位置を維持して行われる。従って、このレーザアニール処理において半導体薄膜１４内に形成される大粒径の単結晶シリコン粒と複数のアライメントマークＭＫとを所定の位置関係にするために薄膜半導体基板と位相シフタＰＳとを正確に位置合わせする必要がない。また、レーザアニール処理後の工程で繰り返されるフォトリソグラフィで位置合せの基準としてこれらアライメントマークＭＫを利用することにより第１実施形態と同様に大粒径の単結晶半導体粒の範囲内に高い信頼性でポリシリコンＴＦＴを形成することが可能となる。
【００８９】
以下、本発明の第５実施形態に係る薄膜半導体装置について添付図面を参照して説明する。この薄膜半導体装置は、薄膜半導体基板が図４６〜図４８に示す工程により形成されることを除いて第１実施形態と同様に形成されるポリシリコンＴＦＴである。図４６〜図４８では、第１実施形態と同様部分を同一参照符号で示し、重複する説明を省略あるいは簡略化する。
【００９０】
図４６から図４８はこのポリシリコンＴＦＴを製造するために順次行われる製造工程を示す部分的な断面図である。
【００９１】
図４６に示す工程では、石英または無アルカリガラス等からなる絶縁基板１０が用意され、スクラバ洗浄やフッ酸に浸す等の前処理がこの絶縁基板１０に対して行われる。ここでは、例えばコーニング社製のガラス＃１７３７が絶縁基板１０として用いられる。続いて、絶縁基板１０が例えば厚さ５０nmのシリコン窒化膜（ＳｉＮｘ）１２で覆われ、シリコン窒化膜１２が例えば厚さ１００nmのシリコン酸化膜（ＳｉＯｘ）１３で覆われ、シリコン酸化膜１３が例えば厚さ２００nmの非晶質の半導体薄膜１４で覆われる。シリコン窒化膜１２は例えば低温プラズマＣＶＤ法により半導体基板１０上に形成され、シリコン酸化膜１３は例えば低温プラズマＣＶＤ法によりシリコン窒化膜１２上に形成され、半導体薄膜１４は例えば低温プラズマＣＶＤ（CVD: Chemical Vapor Deposition）法によりシリコン酸化膜１３上に堆積されるアモルファスシリコン膜（ａ−Ｓｉ）である。半導体薄膜１４の形成後、ボロン（Ｂ）が能動素子であるポリシリコンＴＦＴの閾値制御のためにイオンシャワードーピング法により半導体薄膜１４に添加される。また、Ｂ以外のドーパントとしてＢＦ２を用いてもよい。
【００９２】
このようにして半導体薄膜１４の結晶化に用いられる薄膜半導体基板が用意される。
【００９３】
図４７に示す工程では、上述の薄膜半導体基板が水平な二次元平面内で移動可能な基板ステージ上に載置され、大まかに位置合わせにより位相シフタＰＳに対向する位置に配置される。位相シフタＰＳは、遮光性材料からなる複数のマーキングパターンＭＰ、光透過性材料からなる位相シフトパターンＳＰ、並びに複数のマーキングパターンＭＰおよび位相シフトパターンＳＰを支持する透明ガラス等の位相シフタ基板ＰＬにより構成される。複数のマーキングパターンＭＰは各々スリット状の開口を持ち、位相シフトパターンＳＰは第１実施形態と同様に構成される。
【００９４】
図４８に示す工程では、レーザアニール処理が位相変調エキシマレーザ結晶化法により行われる。このレーザアニール処理では、上述の薄膜半導体基板が上述のように位相シフタに対向させた状態に維持され、例えば波長λ＝２４８nmのＫｒＦエキシマレーザが位相シフタＰＳを介して薄膜半導体基板に照射される。エキシマレーザはエネルギー密度５００mJ/cm2で位相シフタＰＳ全体に照射される。エキシマレーザは、一方でマーキングパターンＭＰの開口を介して半導体薄膜１４に入射し、他方で位相シフトパターンＳＰにより強度変調されて半導体薄膜１４に入射し、それぞれ半導体薄膜１４のアモルファスシリコンを溶融再結晶化する。
【００９５】
レーザアニール処理の結果、半導体薄膜１４は位相シフトパターンＳＰに対応する範囲において複数の単結晶シリコン粒が大粒径で規則的に並び、それぞれ無数にある小粒径の単結晶シリコン粒である多結晶シリコンまたは非晶質シリコンに囲まれた状態の多結晶シリコン膜となる。また、マーキングパターンＭＰに対応する範囲では、アライメントマークＭＫが図４８に拡大して示すような平面構造で半導体薄膜１４内に形成される。このアライメントマークＭＫは非晶質シリコンに囲まれた状態で直線的に伸びる多結晶シリコン膜で構成される。半導体薄膜１４を照明した場合、アライメントマークＭＫの多結晶シリコン膜は黄色に見え、これを取り囲む非晶質シリコンは赤色に見える。従って、アライメントマークＭＫはこのような色の差異から識別可能である。また、複数のアライメントマークＭＫはレーザアニール処理後の工程で繰り返されるフォトリソグラフィで位置合せの基準として利用可能であるため、最後のフォトリソグラフィが行われるまで残すことも可能である。ちなみに、薄膜半導体基板とフォトマスクとの位置合せをこのフォトリソグラフィで行う場合には、図４９に示すような照準パターンＲＰがフォトマスクに設けられ、薄膜半導体基板とフォトマスクとの位置がアライメントマークＭＫをこの照準パターンＲＰの中央に配置させるように調整される。
【００９６】
本実施形態では、位相シフトパターンＳＰと一緒にマーキングパターンＭＰを位相シフタＰＳに設け、この位相シフタＰＳを用いてレーザアニール処理を行うという極めて簡単な手法で複数のアライメントマークＭＫを得ることができる。レーザアニール処理後の工程で繰り返されるフォトリソグラフィで位置合せの基準としてこれらアライメントマークＭＫを利用すれば、第１実施形態と同様に大粒径の単結晶半導体粒の範囲内に高い信頼性でポリシリコンＴＦＴを形成することが可能になる。また、これらアライメントマークＭＫはレーザアニール処理から独立した処理で形成されないため、第１実施形態においてレーザアニール処理を行う際に必要とされるような薄膜半導体基板と位相シフタＰＳとの位置合せが不要となる。これに伴い、製造プロセス数および製造時間も低減できるため、製造コストを低く抑えることが可能となる。
【００９７】
以下、本発明の第６実施形態に係るレーザ結晶化装置について添付図面を参照して説明する。このレーザ結晶化装置は第１、第２、および第３実施形態の薄膜半導体装置の製造において得られる薄膜半導体基板に対してレーザアニール処理を行うために用いられるものである。
【００９８】
図５０はこのレーザ結晶化装置に対して薄膜半導体基板を出し入れするためのトランスファロボットの概略的な構成を示す。このトランスファロボットは、レーザ結晶化装置の大部分を収容するアニールチャンバ３１、処理前の薄膜半導体基板用カセットを載置するローダ３２、処理後の薄膜半導体基板用カセットを載置するアンローダ３３、薄膜半導体基板をローダからレーザ結晶化装置に搬入し処理後にレーザ結晶化装置からアンローダ３３に搬出するトランスファアーム３４を含む。
【００９９】
図５１はレーザ結晶化装置の構成を示す。このレーザ結晶化装置はエキシマレーザ光源３５、基板ステージ３６、マスクステージ３７、ステージ駆動部３８、走査光学系３９、アライメント検出部４０、基板検出部４１、および制御部４２を含む。エキシマレーザ光源３５はアニールチャンバ３１の外部に配置され、波長λ＝２４８ｎｍのＫｒＦエキシマレーザを発生する。このエキシマレーザはエキシマレーザ光源３５からアニールチャンバ３１の内部に導かれる。このアニールチャンバ３１内では、基板ステージ３６が薄膜半導体基板１４Ｓを載置して水平な二次元平面内で移動可能である。マスクステージ３７は基板ステージ３６の上方に配置され、位相シフタＰＳを載置して水平な二次元平面内で移動可能である。ここで、マスクステージ３７は位相シフタＰＳを透過するエキシマレーザを遮らないように位相シフタＰＳの外縁にだけ接触するように構成されている。ステージ駆動部３８は基板ステージ３６およびマスクステージ３７の位置を調整すると共にこれらを薄膜半導体基板１４Ｓの長さ方向に掃引する。走査光学系３９はエキシマレーザ光源３５からのエキシマレーザの照射方向をミラー３９Ａで変化させ、位相シフタＰＳの位相シフトパターンＳＰを介して薄膜半導体基板１４Ｓに入射させる。薄膜半導体基板１４Ｓは走査光学系３９からのエキシマレーザにより幅方向に走査される。アライメント検出部４０は位相シフタＰＳ側の照準パターンＲＰと薄膜半導体基板側のアライメントマークＭＫとのアライメント状態を検出する光学エリアセンサである。基板検出部４１は、トランスファアーム３４によって基板ステージ３６に載置された薄膜半導体基板１４Ｓの載置状態を検出するために表面において露出するように基板ステージ３６に埋め込まれる複数の光学センサで構成される。制御部４２は基板検出部４１およびアライメント検出部４０からの信号に基づいてステージ駆動部３８、走査光学系３９、エキシマレーザ光源３５を制御する。尚、図５１で省略されているが、基板ステージ３６およびマスクステージ３７は制御部４２の制御に従ってステージ駆動部３８により駆動され、薄膜半導体基板１４Ｓと位相シフタＰＳとをほぼ水平に設定する傾き調整機構を含んでいる。
【０１００】
次に、このレーザ結晶化装置の動作について説明する。薄膜半導体基板１４Ｓがトランスファアーム３４により基板ステージ３６に載置されると、この薄膜半導体基板１４Ｓの載置状態が基板検出部４１から制御部４２に通知される。これに伴い、制御部４２はステージ駆動部３８を制御し、この制御によりステージ駆動部３８は薄膜半導体基板１４Ｓが位相シフタＰＳにほぼ対向するように基板ステージ３６を移動させる。ここで、制御部４２はステージ駆動部３８を制御し、この制御によりステージ駆動部３８はアライメント検出部４０を横切るように基板ステージ３６およびマスクステージ３７を薄膜半導体基板１４Ｓの長さ方向に掃引させる。制御部４２はこの間においてアライメント検出部４０によって検出されるアライメントマークＭＫと照準パターンＲＰとのアライメント状態を参照してステージ駆動部３８を制御する。この制御において、ステージ駆動部３８は、図５２に示すように、各アライメントマークＭＫが対応照準パターンＲＰの中央に設定されるように基板ステージ３６の位置を調整する。また、アライメントマークＭＫまたは照準パターンＲＰが歪んでいる場合には、傾き調整機構により薄膜半導体基板１４Ｓまたは位相シフタＰＳの傾きが修正される。こうして、位相シフタＰＳと薄膜半導体基板１４Ｓとのアライメント状態の調整が完了すると、制御部４２はエキシマレーザ光源３５および走査光学系３９を制御して位相シフタＰＳの位相シフトパターンＳＰを介してエキシマレーザを薄膜半導体基板１４Ｓの半導体薄膜１４に照射すると共に、ステージ駆動部３８を制御して走査光学系３９を横切るように基板ステージ３６およびマスクステージ３７を薄膜半導体基板１４Ｓの長さ方向に掃引させる。これにより、半導体薄膜１４の結晶化が上述の実施形態で説明したように行われる。
【０１０１】
本実施形態のレーザ結晶化装置では、エキシマレーザ光源３５および走査光学系３９がアライメントマークによって示される結晶化基準位置に対して固定された位相シフタＰＳを介して半導体薄膜１４にレーザ光を照射するレーザ照射部を構成する。これにより、第６実施形態と同様に結晶化においてアライメントマークＭＫに対して所定の位置関係にある大粒径の単結晶半導体粒を半導体薄膜１４内に得ることができる。従って、大粒径の単結晶半導体粒の範囲内にポリシリコンＴＦＴのような半導体能動素子を高い信頼性で形成するためにアライメントマークＭＫを利用することが可能となる。
【０１０２】
以下、本発明の第７実施形態に係るレーザ結晶化装置について添付図面を参照して説明する。このレーザ結晶化装置は第４実施形態の薄膜半導体装置の製造において得られる薄膜半導体基板１４Ｓに対してレーザアニール処理行うために用いられ、図５１に示すアライメント検出部４０を図５３に示す一対のレーザ加工ユニット４３に置き換えて制御部４２の構成を変更したことを除いて第６実施形態と同様に構成される。図５３では、第６実施形態と同様部分を同一参照符号で示し、重複する説明を省略あるいは簡略化する。
【０１０３】
一対のレーザ加工ユニット４３は、走査光学系３９に隣接して図４４に示す位相シフタＰＳの幅方向に並べられ、位相シフタＰＳの両端部付近に配置されるマーキングパターンＭＫにトリミング用のレーザを照射する。また、制御部４２は動作において次の制御を行うように変更されている。
【０１０４】
薄膜半導体基板１４Ｓがトランスファアーム３４により基板ステージ３６に載置されると、この薄膜半導体基板１４Ｓの載置状態が基板検出部４１から制御部４２に通知される。これに伴い、制御部４２はステージ駆動部３８を制御し、この制御によりステージ駆動部３８は薄膜半導体基板１４Ｓが位相シフタＰＳにほぼ対向するように基板ステージ３６を移動させる。この後、制御部４２はこれらレーザ加工ユニット４３を制御して位相シフタＰＳのマーキングパターンＭＰを介してトリミング用レーザを薄膜半導体基板１４Ｓの半導体薄膜１４に照射すると共に、ステージ駆動部３８を制御してレーザ加工ユニット４３を横切るように基板ステージ３６およびマスクステージ３７を薄膜半導体基板１４Ｓの長さ方向に掃引させる。これにより図４５に示すようなアライメントマークＭＫが形成される。
【０１０５】
この後、薄膜半導体基板１４Ｓと位相シフタＰＳとの位置関係を維持したまま、制御部４２はエキシマレーザ光源３５および走査光学系３９を制御して位相シフタＰＳの位相シフトパターンＳＰを介してエキシマレーザを薄膜半導体基板１４Ｓの半導体薄膜１４に照射すると共に、ステージ駆動部３８を制御して走査光学系３９を横切るように基板ステージ３６およびマスクステージ３７を薄膜半導体基板１４Ｓの長さ方向に掃引させる。これにより、半導体薄膜１４の結晶化が第４実施形態で説明したように行われる。
【０１０６】
本実施形態のレーザ結晶化装置では、エキシマレーザ光源３５および走査光学系３９が結晶化基準位置に対して固定された位相シフタＰＳを介して半導体薄膜１４にレーザ光を照射するレーザ照射部を構成する。これにより、第６実施形態と同様に結晶化においてアライメントマークＭＫに対して所定の位置関係にある大粒径の単結晶半導体粒を半導体薄膜１４内に得ることができる。従って、大粒径の単結晶半導体粒の範囲内にポリシリコンＴＦＴのような半導体能動素子を高い信頼性で形成するためにアライメントマークＭＫを利用することが可能となる。
【０１０７】
特に本実施形態では、トリミング用のレーザがレーザトリミング処理においてレーザ加工ユニット４３から位相シフタＰＳのマーキングパターンＭＰを介して半導体薄膜１４に照射される。また、エキシマレーザがレーザアニール処理においてレーザ照射部から位相シフタＰＳの位相シフトパターンＳＰを介して半導体薄膜１４に照射される。位相シフトパターンＳＰとマーキングパターンＭＰとは位相シフタＰＳ上で所定の位置関係に固定されているため、薄膜半導体基板１４Ｓが大まかな位置合せにより位相シフタＰＳに対向する位置に配置され、この状態を維持してレーザトリミング処理およびレーザアニール処理が行われる。すなわち、半導体薄膜１４内に形成される大粒径の単結晶シリコン粒と複数のアライメントマークＭＫとを所定の位置関係にするために薄膜半導体基板１４Ｓと位相シフタＰＳとの正確な位置合せを行う必要がない。
【０１０８】
以下、本発明の第８実施形態に係るレーザ結晶化装置について添付図面を参照して説明する。このレーザ結晶化装置は第５実施形態の薄膜半導体装置の製造において得られる薄膜半導体基板１４Ｓに対してレーザアニール処理を行うために用いられ、図５１に示すアライメント検出部４０が図５４に示すように省略して制御部４２の構成を変更したことを除いて第６実施形態と同様に構成される。図５４では、第６実施形態と同様部分を同一参照符号で示し、重複する説明を省略あるいは簡略化する。
【０１０９】
制御部４２は動作において次の制御を行うように変更されている。薄膜半導体基板１４Ｓがトランスファアーム３４により基板ステージ３６に載置されると、この薄膜半導体基板１４Ｓの載置状態が基板検出部４１から制御部４２に通知される。これに伴い、制御部４２はステージ駆動部３８を制御し、この制御によりステージ駆動部３８は薄膜半導体基板１４Ｓが位相シフタＰＳにほぼ対向するように基板ステージ３６を移動させる。
【０１１０】
この後、薄膜半導体基板１４Ｓと位相シフタＰＳとの位置関係を維持したまま、制御部４２はエキシマレーザ光源３５および走査光学系３９を制御して位相シフタＰＳのマーキングパターンＭＰおよび位相シフトパターンＳＰを介してエキシマレーザを薄膜半導体基板１４Ｓの半導体薄膜１４に照射すると共に、ステージ駆動部３８を制御して走査光学系３９を横切るように基板ステージ３６およびマスクステージ３７を薄膜半導体基板１４Ｓの長さ方向に掃引させる。これにより、半導体薄膜１４の結晶化およびアライメントマークＭＫの形成が第５実施形態で説明したように行われる。
【０１１１】
本実施形態のレーザ結晶化装置では、エキシマレーザ光源３５および走査光学系３９が結晶化基準位置に対して固定された位相シフタＰＳを介して半導体薄膜１４にレーザ光を照射するレーザ照射部を構成する。これにより、第６実施形態と同様に結晶化においてアライメントマークＭＫに対して所定の位置関係にある大粒径の単結晶半導体粒を半導体薄膜１４内に得ることができる。従って、大粒径の単結晶半導体粒の範囲内にポリシリコンＴＦＴのような半導体能動素子を高い信頼性で形成するためにアライメントマークＭＫを利用することが可能となる。
【０１１２】
特に本実施形態では、エキシマレーザがレーザアニール処理においてレーザ照射部から位相シフタＰＳのマーキングパターンＭＰおよび位相シフトパターンＳＰを介して半導体薄膜１４に照射される。位相シフトパターンＳＰとマーキングパターンＭＰとは位相シフタＰＳ上で所定の位置関係に固定されているため、薄膜半導体基板１４Ｓが大まかな位置合せにより位相シフタＰＳに対向する位置に配置され、この状態を維持してレーザアニール処理が行われる。すなわち、半導体薄膜１４内に形成される大粒径の単結晶シリコン粒と複数のアライメントマークＭＫとを所定の位置関係にするために薄膜半導体基板１４Ｓと位相シフタＰＳとの正確な位置合せを行う必要がない。また、この場合には、第７実施形態でレーザ加工ユニット４３を用いて行われるレーザトリミング処理も不要となる。
【０１１３】
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
【０１１４】
上述の実施形態では、レーザ結晶化装置が走査型であったが、例えば複数のアクティブマトリクス型液晶表示装置を単一の薄膜半導体基板上に形成するような場合において一般的に用いられるステッパ型であってもよい。この場合には、エキシマレーザが位相シフタＰＳの位相シフトパターンＳＰまたはこの位相シフトパターンＳＰおよびマーキングパターンＭＰに全体的に介して、液晶表示装置の数に対応して区分される薄膜半導体基板の一部に照射される。
【０１１５】
また、走査型またはステッパ型のいずれかのレーザ結晶化装置を用いて例えば４個の区分領域からなる薄膜半導体基板の結晶化を行う場合には、例えば９個のアライメントマークＭＫが図５５の（Ａ）に示すように配置される。各アライメントマークＭＫが図５５の（Ｂ）に示すような形状である場合には、例えば図５５の（Ｃ）に示すような照準パターンＲＰをこのアライメントマークＭＫに重ねるようにして半導体薄膜１４を結晶化する際のマスク位置あるいは半導体薄膜１４内に半導体能動素子を形成する際のマスク位置を決定することが可能である。
【０１１６】
また、１８個のアライメントマークＭＫが図５６の（Ａ）に示すように９個の区分領域からなる薄膜半導体基板に配置されても良い。この場合、２個のアライメントマークＭＫが各区分領域に配置され、図５６の（Ｂ）および（Ｃ）に示す向きにそれぞれ設定される。
【０１１７】
また、複数のアライメントマークＭＫが図５５に示すように配置される場合、位相シフタＰＳの照準パターンＲＰまたはマーキングパターンＭＰは図５７に示すような形状および配置に設定されても良い。さらに、半導体薄膜１４内に半導体能動素子を形成するフォトリソグラフィに用いられるフォトマスクにも、これらと同様の照準パターンを設けることにより、これらアライメントマークＭＫを基準にしてフォトマスクと薄膜半導体基板１４Ｓとの位置合せを正確に行うことができる。
【０１１８】
さらに、照準パターンＲＰまたはマーキングパターンＭＰは図５８に示すような形状および配置に設定されてもよい。
【０１１９】
尚、図５７および図５８に示すような照準パターンＲＰまたはマーキングパターンＭＰは半導体薄膜１４を結晶化するレーザアニール処理に用いられる位相シフタＰＳあるいは半導体薄膜１４内に半導体能動素子を形成するフォトリソグラフィに用いられるフォトマスクとマスクステージ３７との位置関係を検出するためにも用いることができる。
【０１２０】
また、上述の実施形態で、アライメントマークＭＫが照準パターンＲＰの中央に位置するようにアライメント状態が調整されたが、例えば図５９に示すように複数の位置センサ４４を基板ステージ３６およびマスクステージ３７に埋め込み、アライメントマークＭＫおよび照準パターンＲＰを含むような所定範囲に紫外光を照射してこれらアライメントマークＭＫおよび照準パターンＲＰの位置を独立に検出することによりアライメント状態を調整してもよい。また、これら位置センサ４４からの信号に基づいて得られる座標位置に対して例えば最小自乗法による演算を制御部４２で行うことにより薄膜半導体基板１４Ｓの位置および位相シフタＰＳあるいはフォトマスクの正確な位置を確認することもできる。
【０１２１】
また、レーザ結晶化装置が例えば図６０に示すようなプロジェクション型である場合には、例えば位相シフタＰＳがミラー３９Ａとエキシマレーザ光源３５の間に配置される。この場合、ステージ位置決定用パターンＳＴＰが図６１に示すように位相シフタＰＳに付加され、受光部材４５がステージ３６上に配置され、さらにビームセンサ４６この受光部材４５の裏側に取り付けられる。このビームセンサ４６はビーム強度計測装置４７に接続される。上述の構成では、予め薄膜半導体基板１４Ｓの二次元座標位置（ｘ，ｙ）が上述の位置センサ４４により計測され、続いてエキシマレーザがステージ位置決定用パターンＳＴＰを介して受光部材４５に照射される。ビーム強度計測装置４７はこのときにビームセンサ４６から得られる信号により、ステージ位置決定用パターンＳＴＰの二次元座標位置（ａ，ｂ）を計測する。図５１または図５４に示す制御部４２はこれら座標位置（ａ，ｂ）および座標位置（ｘ，ｙ）との位置関係に基づいて基板ステージ３６の位置を決定する。
【０１２２】
上述の実施形態では、ＫｒＦエキシマレーザ（λ＝２４８ｎｍ）がエネルギー光として用いられているが、他に例えばＸｅＣｌ（λ＝３０８ｎｍ）、ＸｅＦ（λ＝３５１ｎｍ）、ＡｒＦ（λ＝１９３ｎｍ）も利用可能である。
【０１２３】
また、上述の実施形態では、ポリシリコンＴＦＴが半導体薄膜１４を用いて形成されたが、例えばＭＩＳ素子、バイポーラトランジスタやダイオードのようなポリシリコンＴＦＴ以外の半導体能動素子が半導体薄膜１４を用いて形成されてもよい。
【０１２４】
また、レーザ結晶化装置は図６３に示すように構成されてもよい。このレーザ結晶化装置では、結像光学系３９Ｂが位相シフタＰＳと薄膜半導体基板１４Ｓとの間に配置され、位相シフタＰＳと薄膜半導体基板１４Ｓとが結像光学系３９Ｂを介して光学的に共役に配置される。すなわち、薄膜半導体基板１４Ｓは、位相シフタＰＳと光学的に共役な面（結像光学系３９Ｂの像面）に設定されている。結像光学系３９Ｂは、その瞳面に配置された開口絞り３９ＢＡを備える。開口絞り３９ＢＡは、開口部（光透過部）の大きさの異なる複数の開口絞りを有し、これらの複数の開口絞りは光路に対して交換可能に構成される。また、開口絞り３９ＢＡは開口部の大きさを連続的に変化させることのできる虹彩絞りを有するように構成されてもよい。いずれにしても、開口絞り３９ＢＡの開口部の大きさ（ひいては結像光学系３９Ｂの像側開口数ＮＡ）は、薄膜半導体基板１４Ｓの半導体薄膜１４上において所要の逆ピークパターンの光強度分布を発生させるように設定されている。なお、結像光学系３９Ｂは、屈折型の光学系であってもよいし、反射型の光学系であってもよいし、屈折反射型の光学系であってもよい。
【図面の簡単な説明】
【０１２５】
【図１】本発明の第１実施形態に係る薄膜半導体装置であるポリシリコンＴＦＴの製造工程を示す断面図である。
【図２】図１に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図３】図２に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図４】図３に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図５】図４に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図６】図５に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図７】図６に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図８】図７に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図９】図８に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図１０】図９に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図１１】図１０に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図１２】図１１に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図１３】図１２に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図１４】図１３に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図１５】図１４に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図１６】図１５に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図１７】図１６に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図１８】図１７に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図１９】図１８に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図２０】図１９に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図２１】図２０に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図２２】図２１に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図２３】図２２に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図２４】図６に示す工程で用いられる位相シフタの位相シフトパターンとこの位相シフトパターンを用いて形成される単結晶シリコン粒との位置関係を示す図である。
【図２５】図２３に示す工程で完成されるポリシリコンＴＦＴの平面構造を示す図である。
【図２６】図２５に示すポリシリコンＴＦＴの能動層全体が大粒径の単結晶シリコン粒内に配置された例を示す図である。
【図２７】図２５に示すポリシリコンＴＦＴが大粒径の単結晶シリコン粒に対してずれて配置された第１例を示す図である。
【図２８】図２５に示すポリシリコンＴＦＴが大粒径の単結晶シリコン粒に対してずれて配置された第２例を示す図である。
【図２９】図２５に示すポリシリコンＴＦＴが大粒径の単結晶シリコン粒に対してずれて配置された第３例を示す図である。
【図３０】複数のポリシリコンＴＦＴにより構成されるインバータ回路の例を示す図である。
【図３１】本発明の第２実施形態に係る薄膜半導体装置であるポリシリコンＴＦＴの製造工程を示す図である。
【図３２】図３１に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図３３】図３２に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図３４】図３３に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図３５】図３４に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図３６】図３５に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図３７】本発明の第３実施形態に係る薄膜半導体装置であるポリシリコンポリシリコンＴＦＴの製造工程を示す図である。
【図３８】図３７に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図３９】図３８に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図４０】図３９に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図４１】図４０に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図４２】本発明の第４実施形態に係る薄膜半導体装置であるポリシリコンＴＦＴの製造工程を示す図である。
【図４３】図４２に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図４４】図４３に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図４５】図４４に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図４６】本発明の第５実施形態に係る薄膜半導体装置であるポリシリコンＴＦＴの製造工程を示す図である。
【図４７】図４６に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図４８】図４７に示す工程に続くポリシリコンＴＦＴの製造工程を示す図である。
【図４９】図４８に示す工程で得られたアライメントマークに対応してフォトマスクに設けられる照準パターンを示す図である。
【図５０】本発明の第６実施形態に係るレーザ結晶化装置に対して薄膜半導体基板を出し入れするためのトランスファロボットの概略的な構成を示す図である。
【図５１】図５０に示すアニールチャンバに収容されるレーザ結晶化装置の構成を示す図である。
【図５２】図５１に示すステージ駆動部の動作を説明するための図である。
【図５３】本発明の第７実施形態に係るレーザ結晶化装置に設けられる一対のレーザ加工ユニットの平面的な配置を示す図である。
【図５４】本発明の第８実施形態に係るレーザ結晶化装置の構成を示す図である。
【図５５】薄膜半導体基板が例えば９個の区分領域からなる場合に用いられるアライメントマークの配置および形状を説明するための図である。
【図５６】図５５に示すアライメントマークの配置および形状の変形例を示す図である。
【図５７】結晶化用の位相シフタやフォトリソグラフィ用のフォトマスクに設けられる照準パターンまたはマーキングパターンの形状および配置の第１例を示す図である。
【図５８】結晶化用の位相シフタやフォトリソグラフィ用のフォトマスクに設けられる照準パターンまたはマーキングパターンの形状および配置の第２例を示す図である。
【図５９】基板ステージおよびマスクステージに埋め込まれる複数の位置センサを示す図である。
【図６０】プロジェクション型レーザ結晶化装置の例を示す図である。
【図６１】図６０に示すレーザ結晶化装置で用いられる位相シフタを示す図である。
【図６２】図６１に示す位相シフタを用いて基板ステージの位置を決定する方法を説明するための図である。
【図６３】図６０に示す装置に代わるプロジェクション型レーザ結晶化装置を説明するための図である。
【符号の説明】
【０１２６】
１０…絶縁基板、１４…半導体薄膜、１４Ａ…大粒径の単結晶シリコン粒、１４Ｂ…小粒径の単結晶シリコン粒、１４Ｓ…薄膜半導体基板、３５…エキシマレーザ光源、３６…基板ステージ、３９…走査光学系、ＭＫ…アライメントマーク、ＰＳ…位相シフタ、ＲＰ…照準パターン、ＭＰ…マーキングパターン、ＳＰ…位相シフトパターン。
【図１】
2005051208.tif 000003
【図２】
2005051208.tif 000004
【図３】
2005051208.tif 000005
【図４】
2005051208.tif 000006
【図５】
2005051208.tif 000007
【図６】
2005051208.tif 000008
【図７】
2005051208.tif 000009
【図８】
2005051208.tif 000010
【図９】
2005051208.tif 000011
【図１０】
2005051208.tif 000012
【図１１】
2005051208.tif 000013
【図１２】
2005051208.tif 000014
【図１３】
2005051208.tif 000015
【図１４】
2005051208.tif 000016
【図１５】
2005051208.tif 000017
【図１６】
2005051208.tif 000018
【図１７】
2005051208.tif 000019
【図１８】
2005051208.tif 000020
【図１９】
2005051208.tif 000021
【図２０】
2005051208.tif 000022
【図２１】
2005051208.tif 000023
【図２２】
2005051208.tif 000024
【図２３】
2005051208.tif 000025
【図２４】
2005051208.tif 000026
【図２５】
2005051208.tif 000027
【図２６】
2005051208.tif 000028
【図２７】
2005051208.tif 000029
【図２８】
2005051208.tif 000030
【図２９】
2005051208.tif 000031
【図３０】
2005051208.tif 000032
【図３１】
2005051208.tif 000033
【図３２】
2005051208.tif 000034
【図３３】
2005051208.tif 000035
【図３４】
2005051208.tif 000036
【図３５】
2005051208.tif 000037
【図３６】
2005051208.tif 000038
【図３７】
2005051208.tif 000039
【図３８】
2005051208.tif 000040
【図３９】
2005051208.tif 000041
【図４０】
2005051208.tif 000042
【図４１】
2005051208.tif 000043
【図４２】
2005051208.tif 000044
【図４３】
2005051208.tif 000045
【図４４】
2005051208.tif 000046
【図４５】
2005051208.tif 000047
【図４６】
2005051208.tif 000048
【図４７】
2005051208.tif 000049
【図４８】
2005051208.tif 000050
【図４９】
2005051208.tif 000051
【図５０】
2005051208.tif 000052
【図５１】
2005051208.tif 000053
【図５２】
2005051208.tif 000054
【図５３】
2005051208.tif 000055
【図５４】
2005051208.tif 000056
【図５５】
2005051208.tif 000057
【図５６】
2005051208.tif 000058
【図５７】
2005051208.tif 000059
【図５８】
2005051208.tif 000060
【図５９】
2005051208.tif 000061
【図６０】
2005051208.tif 000062
【図６１】
2005051208.tif 000063
【図６２】
2005051208.tif 000064
【図６３】
2005051208.tif 000065