(57)【要約】【課題】  半導体集積回路の配線短絡不良を高感度で検出することができる評価素子群、およびこれを用いた評価方法を提供することを目的とする。【解決手段】  クロック信号２によりデータを順にシフトするシフトレジスタ1ａ-1〜1ａ-ｎからなるシフトレジスタ群１ａを備え、各シフトレジスタ1ａ-1〜1ａ-ｎの前記データを順にシフトする回路を、クロック信号２により入力データを記憶保持する順序回路素子（ＦＦ）３と、順序回路素子３の出力データを入力とし、この入力したデータを４本の信号線4ａ〜4ｄに出力する分配回路５と、分配回路５の信号線4ａ〜4ｄ全ての信号を入力とし、入力したデータの中から選択信号６により一つのデータを選択し、次の回路の順序回路素子３へ出力する選択回路７により形成する。この構成によれば、信号線数を増加させることができ、配線短絡不良の検出に対する検出感度を高くすることができる。【選択図】      図１
2005056962.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号によりデータを順にシフトするシフトレジスタを備え、
前記シフトレジスタの前記データを順にシフトする各回路を、
前記クロック信号により入力したデータを記憶保持する順序回路素子と、
複数の信号線を出力として有し、前記順序回路素子の出力データを入力とし、この入力したデータを前記複数の信号線に出力する分配回路と、
前記分配回路の複数の信号線全てが接続され、前記複数の信号線より入力したデータの中から選択信号により一つのデータを選択し、次の回路の順序回路素子へ出力する選択回路
により形成したこと
を特徴とする評価素子群。
【請求項２】
クロック信号によりデータを順にシフトするシフトレジスタを備え、
前記シフトレジスタの前記データを順にシフトする各回路を、
前記クロック信号により入力データを記憶保持する順序回路素子と、
複数の信号線を出力として有し、前記順序回路素子の出力データを入力とし、この入力したデータを選択信号により前記複数の信号線の中の一つの信号線に出力し前記信号線以外の信号線を電源に接続あるいは接地する分配回路と、
前記分配回路の複数の信号線全てが接続され、前記複数の信号線より入力したデータの中から選択信号により一つのデータを選択し、次の回路の順序回路素子へ出力する選択回路
により形成したこと
を特徴とする評価素子群。
【請求項３】
前記請求項１または請求項２に記載のシフトレジスタからなるシフトレジスタ群を複数備え、
前記各シフトレジスタ群のシフトレジスタの分配回路出力の複数の信号線を、各々特定の一配線層を優先的に使用してレイアウトしたこと
を特徴とする評価素子群。
【請求項４】
前記請求項１または請求項２に記載のシフトレジスタからなるシフトレジスタ群を複数備え、
前記各シフトレジスタ群のシフトレジスタの分配回路出力の複数の信号線を、各々特定の二つの配線層を優先的に使用し、且つ前記二つの配線層は各々前記分配回路出力の他の信号線の何れかと同じ配線層でレイアウトしたこと
を特徴とする評価素子群。
【請求項５】
前記請求項１または請求項２に記載のシフトレジスタからなるシフトレジスタ群を複数備え、
前記各シフトレジスタ群のシフトレジスタの分配回路出力の複数の信号線を、各々特定の一配線層の使用頻度を著しく低下させてレイアウトしたこと
を特徴とする評価素子群。
【請求項６】
前記請求項１または請求項２に記載のシフトレジスタからなるシフトレジスタ群を複数備え、前記各シフトレジスタ群のシフトレジスタの分配回路出力の複数の信号線を、各々特定の一配線層を優先的に使用してレイアウトし、
前記シフトレジスタ群毎にそれぞれ試験を行い、その試験結果、フェイルしたシフトレジスタ群が優先的に使用していた一配線層に、製造不良が発生した工程があると判断すること
を特徴とする評価方法。
【請求項７】
前記請求項１または請求項２に記載のシフトレジスタからなるシフトレジスタ群を複数備え、前記各シフトレジスタ群のシフトレジスタの分配回路出力の複数の信号線を、各々特定の二つの配線層を優先的に使用し、且つ前記二つの配線層は各々前記分配回路出力の他の信号線の何れかと同じ配線層でレイアウトし、
前記シフトレジスタ群毎にそれぞれ試験を行い、その試験結果、フェイルしたシフトレジスタ群が優先的に使用していた特定の二つの配線層に、製造不良が発生した工程があると判断すること
を特徴とする評価方法。
【請求項８】
前記請求項１または請求項２に記載のシフトレジスタからなるシフトレジスタ群を複数備え、前記各シフトレジスタ群のシフトレジスタの分配回路出力の複数の信号線を、各々特定の一配線層の使用頻度を著しく低下させてレイアウトし、
前記シフトレジスタ群毎にそれぞれ試験を行い、そのフェイル発生率を比較し、フェイル発生率が他の試験のフェイル発生率より低かったシフトレジスタ群が使用頻度を著しく低下させた特定の一配線層に、製造不良が他の配線層に比較して多く発生していると判断すること
を特徴とする評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造歩留評価および製造不良内容を解析し原因の究明を行うための評価素子群、およびこれを用いた評価方法に関するものである。
【背景技術】
【０００２】
半導体プロセスを開発する場合、もしくは半導体集積回路を量産する場合においては、その加工マージンやデバイス、および回路特性の評価を目的として評価素子群（以下、ＴＥＧと称する）を作製し、このＴＥＧを用いた評価解析を行うことによりプロセス完成度もしくは製品となる半導体集積回路の良否判断を行っている。
【０００３】
従来、プロセスモジュール、例えば配線、拡散、ビアホール等の工程毎のプロセス完成度を評価するためのモジュールＴＥＧおよび大容量のＳＲＡＭを搭載したＳＲＡＭ−ＴＥＧが、評価解析用のＴＥＧとして用いられていたが、近年レイアウトパターン依存性、すなわち集積することによって生じる不良を評価解析するために製品となる半導体集積回路と同様に組合せ回路および順序回路（以下、両者を併せてロジック回路と称する）を大規模搭載したＴＥＧを作製するようになってきた。このようなＴＥＧとして、評価解析を容易にするために複数の順序回路素子（ＦＦ；フリップフロップ）を接続したシフトレジスタから構成されるシフトレジスタ群が使用される。
【０００４】
以下、従来のロジック回路を搭載したチップ、およびこれを用いた評価方法について説明する。
図１１は従来のロジック回路を搭載した評価素子群の模式図を示すものである。
【０００５】
図１１において、５１は、集積回路内部の順序回路素子（ＦＦ）により形成された複数（ｎ個）のシフトレジスタ５１−１〜５１−ｎから構成されるシフトレジスタ群、５２は集積回路中に組み込まれて試験パターンを発生するパターン発生器、５３はパターン発生器５２によって発生された試験パターンを外部入力により修正してからシフトレジスタ群５１に入力するパターン修正器、５４はシフトレジスタ群５１からの出力中の不定値をマスクする不定マスク器、５５は不定マスク器５４によってマスクされた出力結果を検証する出力検証器である。
【０００６】
以上のように構成された評価素子群について、以下その動作を説明する。
パターン発生器５２で発生したテストパターンをパターン修正器５３で修正した後、シフトレジスタ群５１内の各シフトレジスタ５１−１〜５１−ｎの初段の順序回路素子（ＦＦ）にそれぞれ入力する。その後、その入力データをシフトレジスタ５１−１〜５１−ｎの段数の分だけシフト動作させ、シフトレジスタ５１−１〜５１−ｎの最終段の順序回路素子（ＦＦ）出力は不定マスク器５４を通した後、出力検証器５５に入力される。そして出力検証器５５の出力を期待値と比較することによりシフトレジスタ５１−１〜５１−ｎが正常に動作しているかどうか、すなわち順序回路素子（ＦＦ）および各順序回路素子（ＦＦ）の入出力を接続する信号線における製造不良の有無の判定を行っている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２３６１４４（２１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来技術は、半導体集積回路の製造不良を検出するためのものであるが、試験装置および試験方法に関するものであり、テストパターン生成および出力検証に重きを置いている。
【０００８】
一方で、製造不良を検出し、評価解析を行うことによりプロセス完成度を向上させるという目的に対して、従来技術は、シフトレジスタを構成する順序回路素子（ＦＦ）のトランジスタの数が多くトランジスタ回路領域のレイアウト面積に対して回路の入出力信号線の数が少ないために、チップ上に順序回路素子（ＦＦ）および信号線あるいは電源線あるいは接地線（以下、信号線および電源線および接地線を併せて配線と称する）を配置配線した際、各順序回路素子間を接続する配線の間隔が製造加工上許された最小間隔よりも広がり配線の密度も疎らになる。配線短絡不良の原因のひとつとしてパーティクル（微塵）の付着が挙げられるが、このパーティクルの大きさとパーティクル数の分布は反比例するために、配線間隔が広く配線が疎らになることにより、配線短絡不良の検出に対しては検出感度が低くなるという課題があった。
【０００９】
本発明は上記従来の課題を解決するもので、半導体集積回路の配線短絡不良を高感度で検出することができる評価素子群、およびこれを用いた評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この目的を達成するために請求項１に記載の発明は、クロック信号によりデータを順にシフトするシフトレジスタを備え、前記シフトレジスタの前記データを順にシフトする各回路を、前記クロック信号により入力したデータを記憶保持する順序回路素子と、複数の信号線を出力として有し、前記順序回路素子の出力データを入力とし、この入力したデータを前記複数の信号線に出力する分配回路と、前記分配回路の複数の信号線全てが接続され、前記複数の信号線より入力したデータの中から選択信号により一つのデータを選択し、次の回路の順序回路素子へ出力する選択回路により形成したことを特徴としている。
【００１１】
前記構成によれば、シフトレジスタを形成するデータを順にシフトする各回路において、順序回路素子（ＦＦ）の出力データは分配回路により複数の信号線のデータに分配され、これら複数の信号線のデータの一つが選択回路により選択され、次の回路の順序回路素子へ出力される。このように、順序回路素子（ＦＦ）に接続される信号線が分配回路の複数（Ｎ本）の信号線とされることにより、（Ｎ−１本）の冗長配線が追加され、信号線数が増加される。よって、分配回路および選択回路におけるトランジスタ回路領域のレイアウト面積に対する各回路を接続する入出力信号線の数は、順序回路素子（ＦＦ）におけるトランジスタ回路領域のレイアウト面積に対する各順序回路素子間を接続する入出力信号線数の数と比較して多いために、全体としてトランジスタ回路領域のレイアウト面積に対する回路の入出力信号線の数が増加し、製造加工上許された範囲で配線間隔が狭まり配線の密度が増加する。その結果、配線短絡不良の検出に対する検出感度を高くすることができる。
【００１２】
また請求項２に記載の発明は、クロック信号によりデータを順にシフトするシフトレジスタを備え、前記シフトレジスタの前記データを順にシフトする各回路を、前記クロック信号により入力データを記憶保持する順序回路素子と、複数の信号線を出力として有し、前記順序回路素子の出力データを入力とし、この入力したデータを選択信号により前記複数の信号線の中の一つの信号線に出力し前記信号線以外の信号線を電源に接続あるいは接地する分配回路と、前記分配回路の複数の信号線全てが接続され、前記複数の信号線より入力したデータの中から選択信号により一つのデータを選択し、次の回路の順序回路素子へ出力する選択回路により形成したことを特徴としている。
【００１３】
前記構成によれば、シフトレジスタを形成するデータを順にシフトする各回路において、順序回路素子（ＦＦ）の出力データは分配回路により複数の信号線の一つの信号線に出力され、選択回路には分配回路の複数の信号線全てが接続され、これら複数の信号線のデータの一つが選択回路により選択され、次の回路の順序回路素子へ出力される。このように、順序回路素子（ＦＦ）に接続される信号線が分配回路の複数（Ｎ本）の信号線とされることにより、（Ｎ−１本）の冗長配線が追加され、信号線数が増加される。よって、分配回路および選択回路におけるトランジスタ回路領域のレイアウト面積に対する各回路を接続する入出力信号線の数は、順序回路素子（ＦＦ）におけるトランジスタ回路領域のレイアウト面積に対する各順序回路素子間を接続する入出力信号線数の数と比較して多いために、全体としてトランジスタ回路領域のレイアウト面積に対する回路の入出力信号線の数が増加し、製造加工上許された範囲で配線間隔が狭まり配線の密度が増加する。その結果、配線短絡不良の検出に対する検出感度を高くすることができる。また分配回路は入力データを複数の信号線の一つの信号線に出力し、他の出力を接地または電源に接続するために、同一の分配回路の信号線同士の間の配線短絡不良を検出することができる。
【００１４】
また請求項３に記載の評価素子群は、前記請求項１または請求項２に記載のシフトレジスタからなるシフトレジスタ群を複数備え、前記各シフトレジスタ群のシフトレジスタの分配回路出力の複数の信号線を、各々特定の一配線層を優先的に使用してレイアウトしたことを特徴とするものである。
【００１５】
前記構成によれば、複数ある分配回路出力の信号線に用いるレイアウトの配線層に各々特定の一配線層を優先的に使用することにより（以下、一層優先配線と称する）、その優先的に使用した配線層の配線密度は高くなり且つ信号線の長さも長くなるために、配線短絡不良の検出に対する検出感度をさらに高くすることができる。
【００１６】
また請求項４に記載の評価素子群は、前記請求項１または請求項２に記載のシフトレジスタからなるシフトレジスタ群を複数備え、前記各シフトレジスタ群のシフトレジスタの分配回路出力の複数の信号線を、各々特定の二つの配線層を優先的に使用し、且つ前記二つの配線層は各々前記分配回路出力の他の信号線の何れかと同じ配線層でレイアウトしたことを特徴とするものである。
【００１７】
前記構成によれば、複数ある分配回路出力の信号線に用いるレイアウトの配線層に各々特定の二つの配線層を優先的に使用し、且つそれら二つの配線層を複数ある分配回路出力の信号線の他の信号線の何れかと同じ配線層でレイアウトすることにより（以下、二層優先配線と称する）、一層優先配線を行った場合に比較してその優先的に使用した特定の配線層の配線密度は高くなり且つ信号線の長さも長くなるために、配線短絡不良の検出に対する検出感度をさらに高くすることができる。
【００１８】
また請求項５に記載の評価素子群は、前記請求項１または請求項２に記載のシフトレジスタからなるシフトレジスタ群を複数備え、前記各シフトレジスタ群のシフトレジスタの分配回路出力の複数の信号線を、各々特定の一配線層の使用頻度を著しく低下させてレイアウトしたことを特徴とするものである。
【００１９】
前記構成によれば、複数ある分配回路出力の信号線に用いるレイアウトの配線層で各々特定の一配線層の使用を著しく低下させることにより（以下、一層抜き配線と称する）、一層優先配線を行った場合に比較してその優先的に使用した特定の配線層の配線密度は高くなり且つ信号線の長さも長くなるために、配線短絡不良の検出に対する検出感度をさらに高くすることができる。
【００２０】
また請求項６に記載の評価素子群は、前記請求項１または請求項２に記載のシフトレジスタからなるシフトレジスタ群を複数備え、前記各シフトレジスタ群のシフトレジスタの分配回路出力の複数の信号線を、各々特定の一配線層を優先的に使用してレイアウトし、前記シフトレジスタ群毎にそれぞれ試験を行い、その試験結果、フェイルしたシフトレジスタ群が優先的に使用していた一配線層に、製造不良が発生した工程があると判断することを特徴とするものである。
【００２１】
前記方法によれば、フェイルしたシフトレジスタ群がどの一配線層を優先的に使用していたかを調べることにより、製造不良が発生した工程がある配線層が判断され、製造不良発生工程を絞り込むことができる。
【００２２】
また請求項７に記載の評価素子群は、前記請求項１または請求項２に記載のシフトレジスタからなるシフトレジスタ群を複数備え、前記各シフトレジスタ群のシフトレジスタの分配回路出力の複数の信号線を、各々特定の二つの配線層を優先的に使用し、且つ前記二つの配線層は各々前記分配回路出力の他の信号線の何れかと同じ配線層でレイアウトし、前記シフトレジスタ群毎にそれぞれ試験を行い、その試験結果、フェイルしたシフトレジスタ群が優先的に使用していた特定の二つの配線層に、製造不良が発生した工程があると判断することを特徴とするものである。
【００２３】
前記方法によれば、フェイルしたシフトレジスタ群がどの特定の二つの配線層を優先的に使用していたかを調べることにより、製造不良が発生した工程がある配線層が判断され、製造不良発生工程を絞り込むことができる。
【００２４】
また請求項８に記載の評価素子群は、前記請求項１または請求項２に記載のシフトレジスタからなるシフトレジスタ群を複数備え、前記各シフトレジスタ群のシフトレジスタの分配回路出力の複数の信号線を、各々特定の一配線層の使用頻度を著しく低下させてレイアウトし、前記シフトレジスタ群毎にそれぞれ試験を行い、そのフェイル発生率を比較し、フェイル発生率が他の試験のフェイル発生率より低かったシフトレジスタ群が使用頻度を著しく低下させた特定の一配線層に、製造不良が他の配線層に比較して多く発生していると判断することを特徴とするものである。
【００２５】
前記方法によれば、フェイルの発生頻度の低いシフトレジスタ群が特定の一配線層の使用頻度を著しく低下させていたかを調べることにより、製造不良が発生した工程がある配線層が判断され、製造不良発生工程を絞り込むことができる。
【発明の効果】
【００２６】
本発明は、信号線数を増加させることにより、配線短絡不良の検出に対する検出感度を高くすることができ、プロセス完成度を向上させることができる、という優れた効果を有している。
【００２７】
さらに本発明は、シフトレジスタ群を信号線の配線層を特定の一配線層を優先的に使用してレイアウトする、あるいは特定の二つの配線層を優先的に使用してレイアウトする、あるいは特定の一配線層の使用率を著しく低下させてレイアウトし、前記レイアウト毎に別々に試験することにより、試験結果から製造不良発生工程を絞り込むことができ、その製造不良発生工程に絞って解析をするだけで良くなるために、製造不良発生原因を物理的に解析する際の解析時間を短縮することができる、という優れた効果を有している。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を図面に基づいて説明する。
［実施の形態１］
図１は本発明の実施形態１における評価素子群の模式図を示すものである。
【００２９】
図１において、１ａは複数（ｎ個）のシフトレジスタ１ａ−１〜１ａ−ｎから構成されるシフトレジスタ群であり、これらシフトレジスタ１ａ−１〜１ａ−ｎにおいてデータを順にシフトする回路（各段）は、クロック信号２に応じてシフトレジスタ１ａ−１〜１ａ−ｎへ入力されたデータ、あるいは前の回路（前段）から出力されたデータを記憶保持する順序回路素子（ＦＦ）３と、複数（図では４本）の（出力）信号線４ａ，４ｂ，４ｃ，４ｄを有すバッファ回路から構成され、前記順序回路素子３の出力データを入力とし、この入力したデータを４本の信号線４ａ，４ｂ，４ｃ，４ｄに出力する分配回路５と、分配回路５の複数の信号線４ａ，４ｂ，４ｃ，４ｄ全てが接続され、分配回路５の複数の信号線４ａ，４ｂ，４ｃ，４ｄから入力したデータの中から選択信号６により一つのデータを選択し、次の回路（次段）の順序回路素子３へ出力する選択回路７から構成されている。なお、分配回路５の各信号線４ａ，４ｂ，４ｃ，４ｄからは、入力したデータと同一のデータが出力される。
【００３０】
以上のように構成された評価素子群について、図２に示すタイミングチャートを参照しながら以下その動作を説明する。
シフトレジスタ群１ａの初段の順序回路素子（ＦＦ）３に入力された入力データは、分配回路５により信号線４ａ，４ｂ，４ｃ，４ｄに出力される。これら信号線４ａ，４ｂ，４ｃ，４ｄの信号は選択回路７の入力となり、選択信号６の内容により選択回路７はそれら４つの入力信号から１つを選択して出力するが、図２に示した例では選択信号６のデータが＃０であり分配回路５の信号線３ａの信号が選択回路７により選択され２段目の順序回路素子（ＦＦ）３の入力となる。
【００３１】
次にクロック信号２が入力されると初段の順序回路素子（ＦＦ）３の新たな入力データは初段の順序回路素子（ＦＦ）３の出力データとなり前記動作と同様に分配回路５、選択回路７を通って２段目の順序回路素子（ＦＦ）３の入力データとなる。同様に２段目の順序回路素子（ＦＦ）３の出力データは３段目の順序回路素子（ＦＦ）３の入力データとなる。すなわちクロック信号２を印加して行くことにより、入力データがシフトレジスタを伝播して行く。
【００３２】
ここでシフトレジスタ群１ａは複数のシフトレジスタ１ａ−１〜１ａ−ｎで構成され、且つ各シフトレジスタ１ａ−１〜１ａ−ｎはそれぞれ複数の順序回路素子（ＦＦ）３で構成されているため、分配回路５はシフトレジスタ群１ａの中に複数存在し、分配回路５の４本の信号線４ａ，４ｂ，４ｃ，４ｄの出力信号も複数存在する。シフトレジスタ群１ａをレイアウトする際、順序回路素子（ＦＦ）３、分配回路５、選択回路７を不規則に配置することにより、各回路素子を接続する配線もそれに応じて不規則にレイアウトされて接続される。すなわち、例えば、あるシフトレジスタの初段の順序回路素子（ＦＦ）３の出力に接続された分配回路５の信号線４ａの出力信号と前記シフトレジスタとは別のシフトレジスタの５段目の順序回路素子（ＦＦ）の出力に接続された分配回路５の信号線４ｂの出力信号が隣り合ってレイアウトされることになる。両配線の間に配線短絡不良が存在した場合、シフトレジスタ群１ａに入力したデータは、正しくシフトレジスタ群１ａから出力されないため、シフトレジスタ群１ａの実際の出力と出力期待値とを比較することによりシフトレジスタ群１ａの製造不良の有無を評価することができる。
【００３３】
以上のように本実施の形態１によれば、順序回路素子（ＦＦ）３の出力（データ出力端子）と次段の順序回路素子（ＦＦ）３の入力（データ入力端子）の間に、順序回路素子（ＦＦ）の出力を複数（４本）の信号線４ａ，４ｂ，４ｃ，４ｄに分配する分配回路５が設けられ、順序回路素子（ＦＦ）３に接続される信号線が分配回路の複数（４本）の信号線４ａ，４ｂ，４ｃ，４ｄとされることにより、３本の冗長配線が追加され、信号線数が増加されることから、シフトレジスタ群１ａをレイアウトする際、従来技術のシフトレジスタに比較してトランジスタ回路領域のレイアウト面積に対する入出力信号線の数が多く、製造加工上許された範囲で配線間隔が狭まり配線の密度が高くなり、配線短絡不良を高感度で検出することができ、プロセス完成度を向上させることができる。
【００３４】
なお、本実施の形態１では、分配回路５の出力を信号線４ａ，４ｂ，４ｃ，４ｄの４本としたが、分配回路５に２本以上の出力信号線を備えることにより同様の効果を得ることができる。
［実施の形態２］
図３は本発明の実施の形態２における評価素子群の模式図を示すものである。図１の実施の形態１の構成と同一の構成には同一の符号を付して説明を省略する。
【００３５】
実施の形態２では、実施の形態１の分配回路５に代えて新たに分配回路１１を設け、シフトレジスタ１ｂ−１〜１ｂ−ｎからなるシフトレジスタ群１ｂを形成している。
前記分配回路１１は、複数（図では４本）の（出力）信号線１３ａ，１３ｂ，１３ｃ，１３ｄを有し、順序回路素子３の出力データを入力とし、この入力したデータを、制御信号である分配信号１２の内容により４本の信号線１３ａ，１３ｂ，１３ｃ，１３ｄの中の一つの信号線に出力し、残りの信号線を接地するように構成されている。
【００３６】
以上のように構成された評価素子群について、図４に示すタイミングチャートを参照しながら以下その動作を説明する。
シフトレジスタ群１ｂの初段の順序回路素子（ＦＦ）３に入力された入力データは、分配信号１２の内容により分配回路１１の信号線１３ａ，１３ｂ，１３ｃ，１３ｄの中の何れか一つの信号線に出力され、残りの信号線は接地される。図４に示した例では分配信号１２のデータが＃０であり分配回路１１の入力データは分配回路１１の信号線１３ａに出力され、信号線１３ｂ，１３ｃ，１３ｄは接地される。信号線１３ａ，１３ｂ，１３ｃ，１３ｄの出力信号は選択回路７の入力となり、選択信号６の内容により選択回路７はそれら４本の入力信号から１本を選択して出力するが、図４に示した例では選択信号６のデータが＃０であり分配回路５の信号線１３ａの出力信号が選択回路７により選択され２段目の順序回路素子（ＦＦ）３の入力となる。次にクロック信号２が入力されると初段の順序回路素子（ＦＦ）３の新たな入力データは初段の順序回路素子（ＦＦ）３の出力データとなる。このとき分配信号１２のデータが＃１であるために、分配回路１１の入力データは信号線１３ｂに出力され、信号線１３ａ，１３ｃ，１３ｄは接地される。さらに選択信号６のデータが＃１で有るために分配回路１１の信号線１３ｂの出力が２段目の順序回路素子（ＦＦ）３の入力となる。同様に２段目の順序回路素子（ＦＦ）３の出力データは３段目の順序回路素子（ＦＦ）３の入力データとなる。すなわちクロック信号２を印加して行くことにより、入力データがシフトレジスタを伝播して行くが、順序回路素子（ＦＦ）３の出力が伝播する経路が信号線１３ａ，１３ｂ，１３ｃ，１３ｄの何れを通るかを分配信号１２および選択信号６のデータにより切り替えることができる。
【００３７】
ここでシフトレジスタ群１ｂは複数（ｎ個）のシフトレジスタ１ｂ−１〜１ｂ−ｎで構成され、且つ各シフトレジスタ１ｂ−１〜１ｂ−ｎは複数の順序回路素子（ＦＦ）３で構成されているため、分配回路１１はシフトレジスタ群１ｂの中に複数存在し、分配回路１１の４本の信号線１３ａ，１３ｂ，１３ｃ，１３ｄも複数存在する。シフトレジスタ群１ｂをレイアウトする際、順序回路素子（ＦＦ）３、分配回路１１、選択回路７を不規則に配置することにより、各順序回路素子（ＦＦ）３を接続する配線もそれに応じて不規則にレイアウトされて接続される。すなわち、例えば、あるシフトレジスタの初段の順序回路素子（ＦＦ）３の出力に接続された分配回路１１の信号線１３ａと前記シフトレジスタとは別のシフトレジスタの５段目の順序回路素子（ＦＦ）３の出力に接続された分配回路１１の信号線１３ｂが隣り合ってレイアウトされることになる。両配線の間に配線短絡不良が存在した場合、シフトレジスタ群１ｂに入力したデータは、正しくシフトレジスタ群１ｂから出力されないため、シフトレジスタ群１ｂの実際の出力と出力期待値とを比較することによりシフトレジスタ群１ｂの製造不良の有無を評価することができる。
【００３８】
以上のように本実施の形態２によれば、順序回路素子（ＦＦ）３の出力（データ出力端子）と次段の順序回路素子（ＦＦ）３の入力（データ入力端子）の間に、順序回路素子（ＦＦ）の出力を複数の信号線１３ａ，１３ｂ，１３ｃ，１３ｄの中のいずれか１本に出力する分配回路１１を設け、順序回路素子（ＦＦ）３に接続される信号線が分配回路１１の４本の信号線１３ａ，１３ｂ，１３ｃ，１３ｄとされることにより、３本の冗長配線が追加され、信号線数が増加されることから、シフトレジスタ群１ｂをレイアウトする際、従来技術のシフトレジスタに比較してトランジスタ回路領域のレイアウト面積に対する入出力信号線の数が多く、製造加工上許された範囲で配線間隔が狭まり配線の密度が高くなり、配線短絡不良を高感度で検出することができ、プロセス完成度を向上させることができる。
【００３９】
さらに上記実施の形態１においては、分配回路５により信号線４ａ，４ｂ，４ｃ，４ｄの全てに順序回路素子（ＦＦ）３の出力データを出力していたために仮に同一の分配回路５の信号線４ａと４ｂの間に配線短絡不良が存在していたとしても、シフトレジスタ群１ａの出力データを出力期待値と比較しても配線短絡不良を検出することができない。しかし実施の形態２においては、分配回路１１は入力データを信号線１３ａ，１３ｂ，１３ｃ，１３ｄの中のいずれか１本に出力し、他の出力（信号線）を接地するために、同一の分配回路１１の信号線同士、例えば１３ａと１３ｂの間に配線短絡不良が存在していたとしても、シフトレジスタ群１ｂの出力データを出力期待値と比較することにより配線短絡不良を検出することができる。さらに出力期待値との比較結果を用いた不良箇所同定システム、例えば故障診断システムにおいては、信号線が電源線あるいは接地線に短絡した縮退故障で診断結果の故障確率が高くなるため、配線短絡不良箇所の同定が容易になる。
【００４０】
なお本実施の形態２では、分配回路１１の信号線１３ａ，１３ｂ，１３ｃ，１３ｄを４本としたが、分配回路１１に２本以上の（出力）信号線を備えることにより同様の効果を得ることができる。また分配信号１２によって選択された出力以外の分配回路１１の出力を接地したが、電源に接続しても同様の効果を得ることができる。
［実施の形態３］
近年半導体装置を製造するための半導体プロセスにおいては多層配線化進んでおり、評価素子群の配線、例えば上記実施の形態１の図１に示す分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄも通常複数の配線層を用いてレイアウトされる。
【００４１】
図５は本発明の実施の形態３における評価素子群の模式図を示すものである。２１ａ，２１ｂ，２１ｃ，２１ｄはチップ２２に搭載されたシフトレジスタ群で、各々図１に示すシフトレジスタ群１ａと同等のものであり、順序回路素子（ＦＦ）３、分配回路５、選択回路７を含んでいる。そして、各シフトレジスタ群２１ａ，２１ｂ，２１ｃ，２１ｄの分配回路５の（出力）信号線４ａ，４ｂ，４ｃ，４ｄを、各々特定の一配線層を優先的に使用してレイアウトしている。
【００４２】
図５では、シフトレジスタ群２１ａは分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄを特定の一配線層第六メタル配線層を優先的に使用してレイアウトし、シフトレジスタ群２１ｂは分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄを特定の一配線層第五メタル配線層を優先的に使用してレイアウトし、シフトレジスタ群２１ｃは分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄを特定の一配線層第四メタル配線層を優先的に使用してレイアウトし、シフトレジスタ群２１ｄは分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄを特定の一配線層第三メタル配線層を優先的に使用してレイアウトしている。
【００４３】
このように構成されたチップ２２について、その評価方法を図６に示すフローチャートを参照しながら説明する。
シフトレジスタ群２１ａを試験番号１０１、２２ｂを試験番号１０２、２２ｃを試験番号１０３、２２ｄを試験番号１０４で順番に試験する。選択回路７はシフトレジスタ群２１ａ，２１ｂ，２１ｃ，２１ｄの試験中、選択信号６により分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄの何れかの信号線を順次選択する。その際、試験がフェイル（ｆａｉｌ）であったとしても試験を中断せずに続けて次の試験番号の試験を行い、その結果を記録する。その結果、仮に試験番号１０１のみでフェイルしていた場合、試験対象であるシフトレジスタ群２１ａは第六メタル配線層を優先的に使用し、他のメタル配線層を殆ど使用せずにレイアウトしているため、製造不良が発生した工程が第六メタル配線層である可能性が高いことと判断される。同様に試験番号１０２のみでフェイルしていた場合製造不良が発生した工程が第五メタル配線層であることが、試験番号１０３のみでフェイルしていた場合製造不良が発生した工程が第四メタル配線層であることが、試験番号１０４のみでフェイルしていた場合製造不良が発生した工程が第三メタル配線層であることが判断される。
【００４４】
以上のように本実施の形態３によれば、分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄを一層優先配線にすることにより、その優先的に使用した配線層の配線密度は高くなり且つ信号線の長さも長くなるために、配線短絡不良の検出に対する検出感度をさらに高くすることができる。
【００４５】
また各シフトレジスタ群２１ａ，２１ｂ，２１ｃ，２１ｄの分配回路５の（出力）信号線４ａ，４ｂ，４ｃ，４ｄを、各々特定の一配線層を優先的に使用してレイアウトし、シフトレジスタ群２１ａ，２１ｂ，２１ｃ，２１ｄ毎にそれぞれ試験を行い、その試験結果、フェイルしたシフトレジスタ群が優先的に使用していた一配線層に、製造不良が発生した工程があると判断することにより、製造不良発生工程を絞り込むことができ、製造不良発生工程が絞り込めるためにその不良工程に絞って解析をするだけで良く、製造不良発生原因を物理的に解析する際の解析時間を短縮することができる。
【００４６】
なお、本実施の形態３ではシフトレジスタ群２１ａ，２１ｂ，２１ｃ，２１ｄ毎に一層優先配線の実施例を示したが、シフトレジスタ群２１ａ，２１ｂ，２１ｃ，２１ｄ毎に一層優先配線レイアウトを行うのではなく、分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄをそれぞれについて一層優先配線でレイアウトを行い、選択信号６の入力毎に試験番号を割り振って試験を行っても同等の効果を得ることができる。さらにシフトレジスタ群２１ａ，２１ｂ，２１ｃ，２１ｄに図３に示す実施の形態２のシフトレジスタ群１ｂを用いても同様の効果を得ることができる。その際分配信号１２には選択信号６と同じ信号を入力する。
［実施の形態４］
図７は本発明の実施の形態４における評価素子群の模式図を示すものである。
【００４７】
３１ａ，３１ｂ，３１ｃ，３１ｄはチップ３２に搭載されるシフトレジスタ群で、各々図１に示すシフトレジスタ群１ａと同等のものであり、順序回路素子（ＦＦ）３、分配回路５、選択回路７を含んでいる。そして、各シフトレジスタ群３１ａ，３１ｂ，３１ｃ，３１ｄの分配回路５の（出力）信号線４ａ，４ｂ，４ｃ，４ｄを、各々特定の二つの配線層を優先的に使用し、且つ前記二つの配線層は各々分配回路５の他の（出力）信号線の何れかと同じ配線層でレイアウトしている。
【００４８】
図７では、シフトレジスタ群３１ａは分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄに特定の二つの配線層第六メタル配線層および第五メタル配線層を優先的に使用してレイアウトし、シフトレジスタ群３１ｂは分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄに特定の二つの配線層例えば第五メタル配線層および第四メタル配線層を優先的に使用してレイアウトし、シフトレジスタ群３１ｃは分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄに特定の二つの配線層第四メタル配線層および第三メタル配線層を優先的に使用してレイアウトし、シフトレジスタ群３１ｄは分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄに特定の二つの配線層第三メタル配線層および第六メタル配線層を優先的に使用してレイアウトしている。
【００４９】
このように構成されたチップ３２について、その評価方法を図８に示すフローチャートを参照しながら説明する。
シフトレジスタ群３１ａを試験番号２０１、３１ｂを試験番号２０２、３１ｃを試験番号２０３、３１ｄを試験番号２０４で順番に試験する。選択回路７はシフトレジスタ群３１ａ，３１ｂ，３１ｃ，３１ｄの試験中、選択信号６により分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄの何れかの信号線を順次選択する。その際試験がフェイルであったとしても試験を中断せずに続けて次の試験番号の試験を行い、その結果を記録する。その結果、仮に試験番号２０１でフェイルしていた場合、試験対象であるシフトレジスタ群３１ａは第六メタル配線層および第五メタル配線を優先的に使用し、他のメタル配線層を殆ど使用せずにレイアウトしているため、製造不良が発生した工程が第六メタル配線層あるいは第五メタル配線層である可能性が高いことが判断される。同様に試験番号２０２のみでフェイルしていた場合、製造不良が発生した工程が第五メタル配線層あるいは第四メタル配線層であることが、試験番号２０３のみでフェイルしていた場合、製造不良が発生した工程が第四メタル配線層あるいは第三メタル配線層であることが、試験番号２０４のみでフェイルしていた場合、製造不良が発生した工程が第三メタル配線層あるいは第六メタル配線層であることが判断される。さらに最初にフェイルした試験番号から二つの優先配線のうちどちらの配線層に製造不良が発生しているかを絞り込むことが可能である。例えば試験番号２０３でフェイルしている場合、第四メタル配線層および第三メタル配線層を優先的に使用したシフトレジスタ群３１ｃでフェイルしているわけであるから、製造不良は第四メタル配線層もしくは第三メタル配線層に発生していると考えられるが、試験番号２０２で第四メタル配線層を優先的に使用しているシフトレジスタ群３１ｂがパスしているわけであるから、製造不良は第三メタル配線層に存在する可能性が高いことが判断される。
【００５０】
以上のように本実施の形態４によれば、分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄを二層優先配線にすることにより、一層優先配線を行った場合に比較してその優先的に使用した特定の配線層の配線密度は高くなり且つ信号線の長さも長くなるために、配線短絡不良の検出に対する検出感度をさらに高くすることができる。
【００５１】
また各シフトレジスタ群３１ａ，３１ｂ，３１ｃ，３１ｄの分配回路５の（出力）信号線４ａ，４ｂ，４ｃ，４ｄを、各々特定の二つの配線層を優先的に使用し、且つ前記二つの配線層は各々分配回路５の他の（出力）信号線の何れかと同じ配線層でレイアウトし、シフトレジスタ群３１ａ，３１ｂ，３１ｃ，３１ｄ毎にそれぞれ試験を行い、その試験結果、フェイルしたシフトレジスタ群が優先的に使用していた特定の二つの配線層の少なくとも一つの配線層に、製造不良が発生した工程があると判断することにより、製造不良発生工程を絞り込むことができ、製造不良発生工程が絞り込めるためにその不良工程に絞って解析をするだけで良く、製造不良発生原因を物理的に解析する際の解析時間を短縮することができる。
【００５２】
なお、実施の形態４ではシフトレジスタ群３１ａ，３１ｂ，３１ｃ，３１ｄ毎に二層優先配線の実施例を示したが、シフトレジスタ群３１ａ，３１ｂ，３１ｃ，３１ｄ毎に二層優先配線でレイアウトするのではなく、分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄをそれぞれについて二層優先配線でレイアウトを行い、選択信号６の入力毎に試験番号を割り振って試験を行っても同等の効果を得ることができる。さらにシフトレジスタ群３１ａ，３１ｂ，３１ｃ，３１ｄに図３に示す実施の形態２のシフトレジスタ群１ｂを用いても同様の効果を得ることができる。その際分配信号１２には選択信号６と同じ信号を入力する。
［実施の形態５］
図９は本発明の実施の形態５における評価素子群の模式図を示すものである。４１ａ，４１ｂ，４１ｃ，４１ｄはチップ４２に搭載されるシフトレジスタ群で、各々図１に示すシフトレジスタ群１ａと同等のものであり、順序回路素子（ＦＦ）３、分配回路５、選択回路７を含んでいる。そして、各シフトレジスタ群４１ａ，４１ｂ，４１ｃ，４１ｄの分配回路５の（出力）信号線４ａ，４ｂ，４ｃ，４ｄを、各々特定の一配線層の使用頻度を著しく低下させてレイアウトしている。
【００５３】
図９では、シフトレジスタ群４１ａは分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄを特定の一配線層第六メタル配線層の使用頻度を著しく低下させてレイアウトし、シフトレジスタ群４１ｂは分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄを特定の一配線層第五メタル配線層の使用頻度を著しく低下させてレイアウトし、シフトレジスタ群４１ｃは分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄを特定の一配線層第四メタル配線層の使用頻度を著しく低下させてレイアウトし、シフトレジスタ群４１ｄは分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄを特定の一配線層第三メタル配線層の使用頻度を著しく低下させてレイアウトしている。
【００５４】
このように構成されたチップ４２について、その評価方法を図１０に示すフローチャートを参照しながら説明する。
シフトレジスタ群４１ａを試験番号３０１、４１ｂを試験番号３０２、４１ｃを試験番号３０３、４１ｄを試験番号３０４で順番に試験する。選択回路７はシフトレジスタ群４１ａ，４１ｂ，４１ｃ，４１ｄの試験中、選択信号６により分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄの何れかの信号線を順次選択する。その際試験がフェイルであったとしても試験を中断せずに続けて次の試験番号の試験を行い、その結果を記録する。試験番号３０１，３０２，３０３および３０４の結果でフェイル発生率を比較し、例えば試験番号３０１のフェイル発生率が他の試験のフェイル発生率より低かったとする。試験番号３０１は第六メタル配線層の使用頻度を著しく低下させてレイアウトしたシフトレジスタ群４１ａを試験しているのであるから、チップ４２としては第六メタル配線層に製造不良が他の配線層に比較して多く発生しているということが判断される。同様に試験番号３０２のフェイル発生率が他の試験のフェイル発生率より低かった場合第五メタル配線層に、試験番号３０３のフェイル発生率が他の試験のフェイル発生率より低かった場合第四メタル配線層に、試験番号３０４のフェイル発生率が他の試験のフェイル発生率より低かった場合第三メタル配線層に製造不良が他の配線層に比較して多く発生しているということが判断される。
【００５５】
以上のように本実施の形態５によれば、分配回路５の出力信号を一層抜き配線にすることにより、一層優先配線を行った場合に比較してその優先的に使用した特定の配線層の配線密度は高くなり且つ信号線の長さも長くなるために、配線短絡不良の検出に対する検出感度をさらに高くすることができる。
【００５６】
また各シフトレジスタ群４１ａ，４１ｂ，４１ｃ，４１ｄの分配回路５の（出力）信号線４ａ，４ｂ，４ｃ，４ｄを、各々特定の一配線層の使用頻度を著しく低下させてレイアウトし、シフトレジスタ群４１ａ，４１ｂ，４１ｃ，４１ｄ毎にそれぞれ試験を行い、そのフェイル発生率を比較し、フェイル発生率が他の試験のフェイル発生率より低かったシフトレジスタ群４１ａ，４１ｂ，４１ｃ，４１ｄが使用頻度を著しく低下させた特定の一配線層に、製造不良が他の配線層に比較して多く発生していると判断することにより、製造不良発生工程を絞り込むことができ、製造不良発生工程が絞り込めるためにその不良工程に絞って解析をするだけで良く、製造不良発生原因を物理的に解析する際の解析時間を短縮することができる。
【００５７】
なお、実施の形態５ではシフトレジスタ群４１ａ，４１ｂ，４１ｃ，４１ｄ毎に一層抜き配線の実施例を示したが、シフトレジスタ群４１ａ，４１ｂ，４１ｃ，４１ｄ毎に一層抜き配線を行うのではなく、分配回路５の信号線４ａ，４ｂ，４ｃ，４ｄそれぞれについて一層抜き配線でレイアウトを行い、選択信号６の入力毎に試験番号を割り振って試験を行っても同等の効果を得ることができる。さらにシフトレジスタ群４１ａ，４１ｂ，４１ｃ，４１ｄに図３に示す実施の形態２のシフトレジスタ群１ｂを用いても同様の効果を得ることができる。その際分配信号１２には選択信号６と同じ信号を入力する。
【産業上の利用可能性】
【００５８】
本発明にかかる評価素子群は、半導体集積回路の配線短絡不良を高感度で検出することができることによって、半導体プロセスの新規開発あるいは改善、量産後の歩留向上あるいは信頼性向上等の用途にも適用できる。
【００５９】
また本発明にかかる評価素子群を用いた評価方法は、製造不良発生原因を物理的に解析する際の解析時間を短縮することができることによって、半導体プロセスの新規開発あるいは改善、量産後の歩留向上あるいは信頼性向上等の用途にも適用できる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態１における評価素子群の模式図である。
【図２】同評価素子群の動作タイミングチャートである。
【図３】本発明の実施の形態２における評価素子群の模式図である。
【図４】同評価素子群の動作タイミングチャートである。
【図５】本発明の実施の形態３における評価素子群の模式図である。
【図６】同評価素子群を評価する際のフローチャートである。
【図７】本発明の実施の形態４における評価素子群の模式図である。
【図８】同評価素子群を評価する際のフローチャートである。
【図９】本発明の実施の形態５における評価素子群の模式図である。
【図１０】同評価素子群を評価する際のフローチャートである。
【図１１】従来のロジック回路を搭載した評価素子群の模式図である。
【符号の説明】
【００６１】
１ａ，１ｂ    シフトレジスタ群
１ａ−１〜１ａ−ｎ    シフトレジスタ
１ｂ−１〜１ｂ−ｎ    シフトレジスタ
２    クロック信号
３    順序回路素子（ＦＦ）
４ａ，４ｂ，４ｃ，４ｄ    分配回路の信号線
５    分配回路
６    選択信号
７    選択回路
１１    分配回路
１２    分配信号
１３ａ，１３ｂ，１３ｃ，１３ｄ    分配回路の信号線
２１ａ，２１ｂ，２１ｃ，２１ｄ    シフトレジスタ群
２２，３２，４２    チップ
３１ａ，３１ｂ，３１ｃ，３１ｄ    シフトレジスタ群
４１ａ，４１ｂ，４１ｃ，４１ｄ    シフトレジスタ群
【図１】
2005056962.tif 000003
【図２】
2005056962.tif 000004
【図３】
2005056962.tif 000005
【図４】
2005056962.tif 000006
【図５】
2005056962.tif 000007
【図６】
2005056962.tif 000008
【図７】
2005056962.tif 000009
【図８】
2005056962.tif 000010
【図９】
2005056962.tif 000011
【図１０】
2005056962.tif 000012
【図１１】
2005056962.tif 000013