(57)【要約】【課題】  負荷の駆動状態を制限するように、駆動電圧を印加することができる負荷駆動回路装置を提供する。【解決手段】  ＤＣモータ２をＰチャネルＦＥＴ１によってハイサイド駆動する場合に、負荷駆動回路３の出力段をＰチャネルＦＥＴ２０，２１の直列回路で構成し、ＦＥＴ１を導通状態にするためにＦＥＴ２１を導通させる場合のゲート電位を、ツェナーダイオード２４によってクランプする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
高圧となる第１電源側と低圧となる第２電源側との間に直列接続される同一導電型の第１及び第２ＭＯＳＦＥＴと、
信号レベルがデジタル的に変化する入力信号に応じて、前記第１及び第２ＭＯＳＦＥＴを択一的に導通状態とするように駆動するゲート駆動回路とで構成され、
前記第１及び第２ＭＯＳＦＥＴは、両者の共通接続点を出力端子として当該出力端子に接続される負荷を駆動すると共に、前記負荷を駆動状態にする側がソースフォロワとなるように接続されており、
第１及び第２ＭＯＳＦＥＴの内、前記ソースフォロワＦＥＴが導通状態となる場合に、当該ＦＥＴのゲート電位を電源電圧に対してクランプするクランプ回路を備えたことを特徴とする負荷駆動回路装置。
【請求項２】
前記クランプ回路は、前記第１又は第２電源の何れかと、前記ソースフォロワＦＥＴのゲートとの間に接続されるツェナーダイオードで構成されていることを特徴とする請求項１記載の負荷駆動回路装置。
【請求項３】
前記第１及び第２ＭＯＳＦＥＴは、何れもＰチャネル型であり、
前記入力信号は、電源電圧が前記第１電源と前記第２電源との間に設定される第３電源の電圧をハイレベルとし、前記第２電源電圧をローレベルとするもので、
前記ゲート駆動回路は、
前記第２電源がグランド側に接続され、ミラー対の一方が夫々抵抗素子を介して前記第３電源に接続される第１及び第２カレントミラー回路と、
前記第１電源と、前記第１カレントミラー回路におけるミラー対の他方との間に接続され、ゲートが前記第１ＭＯＳＦＥＴのゲートと共通に接続される同一導電型の第３ＭＯＳＦＥＴと、
前記出力端子と、前記第２カレントミラー回路におけるミラー対の他方との間に接続され、ゲートが前記第２ＭＯＳＦＥＴのゲートと共通に接続される同一導電型の第４ＭＯＳＦＥＴと、
入力端子の一方が、前記抵抗素子と前記第１カレントミラー回路との共通接続点に接続され、入力端子の他方に前記入力信号が与えられる第１ＡＮＤゲートと、
入力端子の一方が、前記抵抗素子と前記第２カレントミラー回路との共通接続点に接続され、入力端子の他方に前記入力信号の反転が与えられる第２ＡＮＤゲートとを備え、
前記第１，第２ＡＮＤゲートにより出力される信号に基づいて、前記第１，第２ＭＯＳＦＥＴを駆動するように構成されていることを特徴とする請求項１又は２記載の負荷駆動回路装置。
【請求項４】
前記ゲート駆動回路は、
前記第１電源と前記第２電源との間に接続され、両者の共通接続点が前記第１ＭＯＳＦＥＴのゲートに接続される抵抗素子及び第５ＭＯＳＦＥＴの直列回路と、
前記第１電源と前記第２電源との間に接続され、両者の共通接続点が前記第２ＭＯＳＦＥＴのゲートに接続される抵抗素子及び第６ＭＯＳＦＥＴの直列回路とを備え、
前記第１，第２ＡＮＤゲートの出力端子は、第５，第６ＭＯＳＦＥＴのゲートに夫々接続されていることを特徴とする請求項３記載の負荷駆動回路装置。
【請求項５】
前記第１及び第２ＭＯＳＦＥＴは、何れもＮチャネル型であり、
前記入力信号は、電源電圧が前記第１電源と前記第２電源との間に設定される第３電源の電圧をハイレベルとし、前記第２電源電圧をローレベルとするもので、
前記ゲート駆動回路は、
前記第１電源側に接続される第１カレントミラー回路と、
前記第１カレントミラー回路におけるミラー対の一方と前記前記第１及び第２ＭＯＳＦＥＴの共通接続点との間に接続され、ゲートが前記第１ＭＯＳＦＥＴのゲートと共通に接続される同一導電型の第３ＭＯＳＦＥＴと、
前記第１カレントミラー回路におけるミラー対の他方側、及び一端が前記第３電源に接続される抵抗素子と、前記第２電源との間に接続される第２カレントミラー回路と、
入力端子の一方が、前記抵抗素子と第２カレントミラー回路との共通接続点に接続され、入力端子の他方に前記入力信号が与えられるＡＮＤゲートと、
入力端子に前記入力信号が与えられるＮＯＴゲートとで構成され、
前記ＡＮＤゲート及びＮＯＴゲートにより出力される信号に基づいて、前記第１，第２ＭＯＳＦＥＴを駆動するように構成されていることを特徴とする請求項１又は２記載の負荷駆動回路装置。
【請求項６】
前記ゲート駆動回路は、
前記ＡＮＤゲートの出力端子が前記第２ＭＯＳＦＥＴのゲートに接続されており、
前記第１電源と前記第２電源との間に接続され、両者の共通接続点が前記第２ＭＯＳＦＥＴのゲートに接続されるＰチャネル型の第４ＭＯＳＦＥＴ及び抵抗素子の直列回路と、
前記第１電源と前記第２電源との間に接続され、共通接続点が前記第４ＭＯＳＦＥＴのゲートに接続される抵抗素子及びＮチャネル型の第５ＭＯＳＦＥＴの直列回路とで構成され、
前記ＮＯＴゲートの出力端子が、第５ＭＯＳＦＥＴのゲートに接続されていることを特徴とする請求項５記載の負荷駆動回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば負荷として半導体スイッチング素子を駆動するために使用される負荷駆動回路装置に関する。
【背景技術】
【０００２】
例えば、特許文献１には、チャージポンプ昇圧回路に使用される駆動回路の一構成例が開示されている。このような駆動回路においては、電源とグランドとの間に直列接続される２つのスイッチング素子Ｑ１，Ｑ２の共通接続点が出力端子となることから、素子Ｑ１，Ｑ２が同時に導通すると電源からグランドに大きな貫通電流が流れることが問題となる。特許文献１に開示されている技術は、貫通電流の発生を防止することを目的としたものである。
【特許文献１】特開２０００−２６２０４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、例えばモータに対して直列に接続されるＦＥＴを駆動する場合において、そのＦＥＴのＯＮ抵抗を利用して過電流検出を行ないたいという要請がある。そのような構成を実現するためには、ＦＥＴを介して流れる電流量が最大とならないように駆動レベルを予め制限し、ＦＥＴのＯＮ抵抗及びソース−ドレイン間電流が一定となるように維持した状態における電流値を基準として過電流を検出する必要がある。
【０００４】
ＦＥＴを介して流れる電流量を制限するには、そのゲート電圧を、電源とグランドとの範囲内でフルにスイングさせないように制御する必要がある。しかしながら、特許文献１の構成では、素子Ｑ１はＰＮＰトランジスタ，素子Ｑ２はＮＰＮトランジスタとなっており両素子の導電型が異なっているため、そのような出力電圧制御を行うことができないという問題がある。
【０００５】
本発明は上記事情に鑑みてなされたものであり、その目的は、負荷の駆動状態を制限するように、駆動電圧を印加することができる負荷駆動回路装置を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の負荷駆動回路装置によれば、同一導電型の第１及び第２ＭＯＳＦＥＴは、ゲート駆動回路により、入力信号の変化に応じて択一的に導通状態となるように駆動される。そして、クランプ回路は、ソースフォロワＦＥＴのゲート電位を電源電圧に対してクランプする。即ち、出力段を同一導電型のＭＯＳＦＥＴで構成し、且つその一方をソースフォロワとして接続することで、ソースフォロワＦＥＴを導通させて負荷を駆動状態とした場合、出力端子の電位即ち負荷の駆動電圧は、ソースフォロワＦＥＴにおけるクランプされたゲート電位とゲート−ソース間電圧とで規定される。従って、その駆動電圧により、負荷の駆動レベルを制限することができる。
【０００７】
請求項２記載の負荷駆動回路装置によれば、クランプ回路を、第１又は第２電源の何れかとソースフォロワＦＥＴのゲートとの間に接続されるツェナーダイオードで構成する。この場合、ソースフォロワＦＥＴのゲート電位は、電源電圧を基準とする所定電位となるようにツェナー電圧でクランプされるので、出力端子電圧は、クランプされたゲート電位とゲート−ソース間電圧とで決定される。そして、ソースフォロワＦＥＴのゲート電位を、ツェナー電圧を選択することで適宜設定できる。
【０００８】
請求項３記載の負荷駆動回路装置によれば、例えば、入力端子に与えられている信号レベルが、第１及び第３ＦＥＴを導通させるレベルを示しているとする。この場合、第３ＦＥＴが導通することで第１カレントミラー回路に電流が流れ、第２カレントミラー回路には電流が流れない。すると、第１ＡＮＤゲートの入力端子の一方は第２電源電圧となり（ロウレベル）、第２ＡＮＤゲートの入力端子の一方は第３電源電圧となるので（ハイレベル）、前者の出力端子はロウレベル、後者の出力端子は入力信号の反転レベルとなる。
【０００９】
また、入力信号レベルが反転すれば、先ず、第２ＡＮＤゲートの出力端子レベルが反転するので、そのレベル変化に起因して上記の各信号レベルは反転することになり、今度は
第１ＡＮＤゲートの入力端子の一方が第３電源電圧となり（ハイレベル）、第１ＡＮＤゲートの出力端子レベルは入力信号レベルと同一になる。そして、ゲート駆動回路は、第１，第２ＡＮＤゲートにより出力される信号に基づいて第１，第２ＦＥＴを駆動するので、上述した信号経路の伝搬遅延によって両者を択一的に導通させることができる。
【００１０】
請求項４記載の負荷駆動回路装置によれば、第１，第２ＡＮＤゲートの何れかの出力端子レベルがハイレベルになれば第５，第６ＦＥＴの何れかが導通するので、第１，第２ＦＥＴの何れかのゲート電位がロウレベルとなって、第１，第２ＦＥＴを択一的に導通させることができる。そして、抵抗素子を介して前記ゲート電位を変化させるので、第１，第２ＦＥＴのスイッチング動作に遅延を与えることができ、何れか一方を択一的に導通させるための時間をより確実に設定することができる。
【００１１】
請求項５記載の負荷駆動回路装置によれば、例えば、入力端子に与えられている信号レベルがロウを示す場合に、第１及び第３ＦＥＴが導通するように構成されている場合、第３ＦＥＴが導通することで第１カレントミラー回路に電流が流れ、第２カレントミラー回路にも電流が流れる。すると、ＡＮＤゲートの入力端子の一方は第２電源電圧となるので（ロウレベル）出力端子はロウレベルとなる。そして、ＮＯＴゲートの出力端子はハイレベルとなっている。
【００１２】
また、入力信号レベルが反転すると、先ず、ＮＯＴゲートの出力端子レベルが反転するので、そのレベル変化に起因して上記の各信号レベルは反転することになり、今度はＡＮＤゲートの入力端子の一方が第３電源電圧となり（ハイレベル）、ＡＮＤゲートの出力端子レベルは入力信号レベルと同一になる。そして、ゲート駆動回路は、ＡＮＤゲート，ＮＯＴゲートにより出力される信号に基づいて第１，第２ＦＥＴを駆動するので、上述した信号経路の伝搬遅延によって、両者を択一的に導通させることができる。
【００１３】
請求項６記載の負荷駆動回路装置によれば、ＡＮＤゲートの出力端子がハイレベルになれば、第５ＦＥＴが導通して第４ＦＥＴのゲート電位をロウレベルとし、第４ＦＥＴを導通させる。また、ＮＯＴゲートの出力端子がハイレベルになれば第２ＦＥＴを導通させる。従って、第１，第２ＦＥＴを択一的に導通させることができる。そして、抵抗素子を介して第１ＦＥＴのゲート電位を変化させるので、第１ＦＥＴのスイッチング動作に遅延を与えることができ、何れか一方を択一的に導通させるための時間をより確実に設定することができる。
【発明を実施するための最良の形態】
【００１４】
（第１実施例）
以下、本発明を、車両に搭載されるＤＣモータを駆動する駆動装置に適用した場合の第１実施例について図１乃至図３を参照して説明する。図３は、駆動装置の全体構成を示すものである。第１電源Ｖ１とグランド（第２電源Ｖ２）との間には、ＰチャネルＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ，負荷）１とＤＣモータ２との直列回路が接続されており、そのＦＥＴ１のゲートには、負荷駆動回路（負荷駆動回路装置）３の出力端子ＴＯＵＴが接続されている。即ち、図３に示す駆動装置は、所謂ハイサイド駆動を行う構成である。
【００１５】
負荷駆動回路３は、外部より入力端子ＴＩＮに与えられる入力信号のレベル変化に応じてＦＥＴ１を導通制御することでＤＣモータ２を駆動するものである。その入力信号は、第１電源Ｖ１（例えば１４Ｖ）よりも低圧となる第３電源Ｖ３（例えば５Ｖ）をハイレベルとする信号である。
また、ＦＥＴ１のソース，ドレインは、過電流検出用の反転増幅器４の入力端子に夫々接続されている。ここで、詳細については後述するが、負荷駆動回路３は、ＦＥＴ１が導通状態となる場合、その導通レベルが最大（フルＯＮ）とならないようゲート電位を制御するように構成されている。その結果、ＦＥＴ１のＯＮ抵抗ＲONは一定となるように維持され、反転増幅器４の入力端子間におけるＦＥＴ１のドレイン−ソース間電圧ＶDSは、ＦＥＴ１に流れる電流をＩとすれば、ＶDS＝ＲON×Ｉとなる。そして、電圧ＶDSを検出すれば、ＤＣモータ２に過電流が流れたことを検出することができる。以上において、ＦＥＴ１及び負荷駆動回路３が、ＤＣモータ２の駆動装置５を構成している。
【００１６】
図１は、負荷駆動回路３の詳細構成を示すものである。入力端子ＴＩＮは、ＡＮＤゲート６（第１ＡＮＤゲート）の一方の入力端子及びＮＯＴゲート７の入力端子に接続されている。ＡＮＤゲート６の他方の入力端子は、抵抗８（抵抗素子）を介して電源Ｖ３に接続されており、出力端子は、ＮチャネルＭＯＳＦＥＴ９（第６ＭＯＳＦＥＴ）のゲートに接続されている。
【００１７】
ＮＯＴゲート７の出力端子は、ＡＮＤゲート１０（第２ＡＮＤゲート）の一方の入力端子に接続されており、ＡＮＤゲート１０の他方の入力端子は、抵抗１１（抵抗素子）を介して電源Ｖ３に接続されている。そして、ＡＮＤゲート１０の出力端子は、ＮチャネルＭＯＳＦＥＴ１２（第５ＭＯＳＦＥＴ）のゲートに接続されている。これらの論理ゲート６，７，１０は、グランドレベルをロウレベル，電源Ｖ３をハイレベルとするものである。
【００１８】
１対のＮチャネルＭＯＳＦＥＴ１４ａ及び１４ｂは、第１カレントミラー回路１４を構成しており、それらのソースはグランドに接続され、ＦＥＴ１４ａのドレインは抵抗８に接続されている。また、両者のゲートは、ＦＥＴ１４ｂのドレインに共通に接続されている。もう１対のＮチャネルＭＯＳＦＥＴ１５ａ及び１５ｂは、第２カレントミラー回路１５を構成しており、それらのソースはグランドに接続され、ＦＥＴ１５ａのドレインは抵抗１１に接続されている。また、両者のゲートは、ＦＥＴ１５ｂのドレインに共通に接続されている。
【００１９】
ＦＥＴ９，１２のソースはグランドに接続されており、ドレインは、夫々抵抗（抵抗素子）１６，１７を介して電源Ｖ１に接続されている。そして、ＦＥＴ９及び抵抗１６はレベルシフト回路１８を構成しており、ＦＥＴ１２及び抵抗１７はレベルシフト回路１９を構成している。
負荷駆動回路３の出力段は、ＰチャネルＭＯＳＦＥＴ２０（第１ＭＯＳＦＥＴ）及び２１（第２ＭＯＳＦＥＴ）で構成されている。ＦＥＴ２０のソースは電源Ｖ１に接続されており、ＦＥＴ２１のドレインはグランドに接続されている。そして、ＦＥＴ２０のドレインは、ＦＥＴ２１のソースに接続されており、両者の共通接続点が出力端子ＴＯＵＴとなっている。即ち、ＦＥＴ２１はソースフォロワ接続となっている。
【００２０】
ＦＥＴ２０のゲートは、ＦＥＴ１２のドレイン及びＰチャネルＭＯＳＦＥＴ２２（第３ＭＯＳＦＥＴ）のゲートに接続されており、ＦＥＴ２２のソースは電源Ｖ１に接続され、ドレインはＦＥＴ１４ｂのドレインに接続されている。また、ＦＥＴ２１のゲートは、ＦＥＴ９のドレイン及びＰチャネルＭＯＳＦＥＴ２３（第４ＭＯＳＦＥＴ）のゲートに接続されており、ＦＥＴ２３のソースは出力端子ＴＯＵＴに接続され、ドレインはＦＥＴ１５ｂのドレインに接続されている。そして、ツェナーダイオード（クランプ回路）２４のアノードは電源Ｖ１に接続されており、カソードはＦＥＴ２１のゲートに接続されている。以上が、負荷駆動回路３を構成している。また、負荷駆動回路３よりＦＥＴ２１及２２を除いたものが、ゲート駆動回路２５を構成している。
【００２１】
次に、本実施例の作用について図２も参照して説明する。図２は、負荷駆動回路３の動作を示すタイミングチャートである。初期状態として、入力信号のレベルがロウ（Ｖ２）であり（図２（ａ）参照）、ＤＣモータ２が停止している状態（即ち、ＦＥＴ１はＯＦＦ）を想定する。この場合、ＡＮＤゲート６の出力端子レベル（Ｎ３ＯＮ，図２（ｃ）参照）はロウであるから、レベルシフト回路１８のＦＥＴ９はＯＦＦとなる。従って、ＦＥＴ２１及び２３のゲート電位は抵抗１６を介して電源電圧Ｖ１となっているので、ＦＥＴ２１及び２３もＯＦＦとなっている。
【００２２】
この時、カレントミラー回路１５のＦＥＴ１５ｂに対する電流供給は停止しているので、ＦＥＴ１５ａもＯＦＦとなり、ＡＮＤゲート１０の入力端子の一方は抵抗１１を介して電源電圧Ｖ３（ハイ）レベルとなっている（ＶS2，図２（ｆ）参照）。そして、ＡＮＤゲート１０の他方の入力端子のレベルはＮＯＴゲート７を介してハイになっているので（ＴＩＮＶ，図２（ｅ）参照）、ＡＮＤゲート１０の出力端子レベルはハイになる（Ｎ４ＯＮ，図２（ｇ）参照）。
【００２３】
従って、レベルシフト回路１９のＦＥＴ１２はＯＮしてＦＥＴ２０及び２２のゲート電位はロウレベルとなり、ＦＥＴ２０及び２２はＯＮとなっている。この場合、ＦＥＴ１のゲート電位はハイ（Ｖ１）となっているので、ＦＥＴ１はＯＦＦしてＤＣモータ２は停止している。また、ＦＥＴ２２がＯＮとなることで、カレントミラー回路１４のＦＥＴ１４ｂに電流が供給され、ＦＥＴ１４ａはＯＮしており、ＡＮＤゲート６の一方の入力端子レベルはロウになっている（ＶS1，図２（ｂ）参照）。
【００２４】
この状態から、入力信号のレベルがハイ（Ｖ３）に転じたとする（図２（ａ）参照）。すると、先ず、ＮＯＴゲート７の出力端子レベルがハイからロウに変化する（図２（ｅ）参照）。それを受けて、ＡＮＤゲート１０の出力端子レベルがロウに変化するので（図２（ｇ）参照）、レベルシフト回路１９のＦＥＴ９がＯＦＦとなる。従って、ＦＥＴ２０及び２２のゲート電位は、抵抗１７を介し、所定の応答遅れを以ってロウからハイに変化する（図２（ｈ）参照）。そして、前記ゲート電位がハイレベルに到達した時点でＦＥＴ２０及び２１は双方ともＯＦＦとなる。
【００２５】
また、ＦＥＴ２２がＯＦＦしたことで、カレントミラー回路１４のＦＥＴ１４ｂに対する電流供給が停止しＦＥＴ１４ａがＯＦＦとなるので、ＡＮＤゲート６の一方の入力端子レベルは抵抗８を介してハイとなり（図２（ｂ）参照）、ＡＮＤゲート１０の出力端子レベルはハイになる（図２（ｃ）参照）。すると、レベルシフト回路１８のＦＥＴ９はＯＮとなるのでＦＥＴ２１及び２３のゲート電位は、応答遅れを持ってロウレベルに変化する（図２（ｄ）参照）。従って、ＦＥＴ１はＯＦＦからＯＮに転ずる。そして、ＦＥＴ２１側のＯＦＦ→ＯＮへの変化において、デッドタイムが十分に確保されている。
【００２６】
この時、ＦＥＴ２１及び２３のゲート電位はロウレベルに低下しようとするが、その電位ＶＧ２は、ツェナーダイオード２４のツェナー電圧Ｖｚによってクランプされる。即ち、ＶＧ２＝Ｖ１−Ｖｚとなる。すると、出力端子ＴＯＵＴの電位ＶＯＵＴは、ゲート電位ＶＧ２にＦＥＴ２１のゲート−ソース間電圧Ｖgs2を加えたもので規定される。即ち、
ＶＯＵＴ＝Ｖ１−Ｖｚ＋Ｖgs2  ・・・（１）
となる。
【００２７】
そして、この時ＯＮとなるＦＥＴ１のゲート電位は負荷駆動回路３の出力電圧ＶＯＵＴであるから、ＦＥＴ１のゲート−ソース間電圧Ｖgs3が固定されるようになり、ＦＥＴ１を介して流れる電流（ソース−ドレイン間電流）及びＯＮ抵抗は、電源電圧Ｖ１を基準として所定の電位に定まる駆動電圧に応じて制限される。
また、入力信号のレベルがハイからロウに転じれば（図２（ａ）参照）、ＡＮＤゲート６の出力端子レベルがロウとなり（図２（ｃ）参照）、レベルシフト回路１８のＦＥＴ９がＯＦＦして、ＦＥＴ２１及び２３のゲート電位は抵抗１６を介して上昇する（図２（ｄ）参照）。そして、そのゲート電位がＶ１となった時点でＦＥＴ２０及び２１は共にＯＦＦとなる。同時に、ＮＯＴゲート７の出力端子レベルはハイになる（図２（ｅ）参照）。
【００２８】
また、ＦＥＴ２３がＯＦＦすれば、カレントミラー回路１５がＯＦＦして、ＡＮＤゲート１０の一方の入力端子レベルがハイになる（図２（ｆ）参照）。すると、ＡＮＤゲート１０の出力端子レベルはハイになるので（図２（ｇ）参照）、レベルシフト回路１９のＦＥＴ１２がＯＮしてＦＥＴ２０及び２２のゲート電位をロウレベルに低下させ、ＦＥＴ２０及び２２はＯＮに転じる（図２（ｈ）参照）。従って、この場合も、ＦＥＴ２０側のＯＦＦ→ＯＮへの変化には、デッドタイムが十分に確保される。
【００２９】
以上のように本実施例によれば、ＤＣモータ２をＰチャネルＦＥＴ１によってハイサイド駆動する場合に、負荷駆動回路３の出力段をＰチャネルＦＥＴ２０，２１の直列回路で構成し、ＦＥＴ１を導通状態にするためにＦＥＴ２１を導通させる場合のゲート電位を、ツェナーダイオード２４によってクランプするようにした。従って、その場合の出力端子ＴＯＵＴの電位ＶＯＵＴを（１）式で規定することができ、ＦＥＴ１を介してモータ２に流れる電流を制限して、モータ２に過電流が流れる状態を、ＦＥＴ１のオン抵抗を利用して検出することができる。また、その電流制限値を、ツェナーダイオード２４のツェナー電圧を選択することで設定できる。
【００３０】
そして、負荷駆動回路３を、ＡＮＤゲート６，１０とカレントミラー回路１４，１５との組み合わせによって構成し、入力信号レベルの変化に応じてＡＮＤゲート６，１０の出力信号レベルが交互に切替わるようにしたので、ＦＥＴ２０，２１を排他的に導通させるための時間余裕（デッドタイム）を確保することができる。更に、レベルシフト回路１８，１９により、抵抗１６，１７を介してＦＥＴ２０，２１のゲート電位を変化させるようにしたので、その作用によってもＦＥＴ２０，２１のスイッチング動作に遅延を与えることができ、デッドタイムをより確実に設定することができる。
【００３１】
（第２実施例）
図４乃至図６は本発明の第２実施例を示すものである。第２実施例は、本発明をロウサイド駆動を行う駆動装置に適用した場合を示す。図４に示すように、ＤＣモータ２は、第１電源Ｖ１側に接続されており、グランド側には、ＮチャネルＭＯＳＦＥＴ（負荷）３１が接続されている。そして、そのＦＥＴ３１を負荷駆動回路（負荷駆動回路装置）３２によって駆動する。また、過電流検出用の反転増幅器４は、ＦＥＴ３１のドレイン，ソースに接続されている。以上が、駆動装置３３を構成している。
【００３２】
図５は、負荷駆動回路３２の詳細構成を示すものである。入力端子ＴＩＮは、ＡＮＤゲート３４の一方の入力端子とＮＯＴゲート３５の入力端子とに接続されている。ＡＮＤゲート３４の他方の入力端子は、抵抗（抵抗素子）３６を介して電源Ｖ３に接続されており、出力端子は、ＮチャネルＭＯＳＦＥＴ３７（第２ＭＯＳＦＥＴ）のゲートに接続されている。また、ＮＯＴゲート３５の出力端子は、ＮチャネルＭＯＳＦＥＴ３８（第５ＭＯＳＦＥＴ）のゲートに接続されている。
【００３３】
ＦＥＴ３８のソースはグランドに接続されており、ドレインは、抵抗（抵抗素子）３９を介して電源Ｖ１に接続されていると共に、ＰチャネルＭＯＳＦＥＴ４０（第４ＭＯＳＦＥＴ）のゲートに接続されている。ＦＥＴ４０は、ソースが電源Ｖ１に接続されており、ドレインは、抵抗（抵抗素子）４１を介して電源Ｖ１に接続されていると共に、ＮチャネルＭＯＳＦＥＴ４２（第１ＭＯＳＦＥＴ）のゲートに接続されている。
【００３４】
ＦＥＴ４２のドレインは電源Ｖ１に接続されており、ソースは、ＦＥＴ３７のドレインに接続されている。そして、両者の共通接続点が出力端子ＴＯＵＴとなっている。この場合、ＦＥＴ４２はソースフォロワ接続となっている。ＦＥＴ４２のゲートは、ツェナーダイオード（クランプ回路）４３を介してグランドに接続されていると共に、ＮチャネルＭＯＳＦＥＴ（第３ＭＯＳＦＥＴ）４４のゲートにも接続されている。
【００３５】
ＦＥＴ４４のソースは、出力端子ＴＯＵＴに接続されている。また、２つのＰチャネルＭＯＳＦＥＴ４５ａ，４５ｂは、第１カレントミラー回路４５を構成しており、それらのソースは電源Ｖ１に接続されている。そして、ＦＥＴ４５ｂのドレイン及びゲートは、ＦＥＴ４４のドレインに接続されている。
また、２つのＮチャネルＭＯＳＦＥＴ４６ａ，４６ｂは、第２カレントミラー回路４６を構成しており、それらのソースはグランドに接続されている。そして、ＦＥＴ４６ｂのドレイン及びゲートはＦＥＴ４５ａのドレインに接続されており、ＦＥＴ４６ａのドレインは抵抗３６を介して電源Ｖ３に接続されている。以上が、負荷駆動回路３２構成している。また、負荷駆動回路３２よりＦＥＴ３７及び４２を除いたものが、ゲート駆動回路４７を構成している。
【００３６】
次に、第２実施例の作用について図６も参照して説明する。図６は、負荷駆動回路３の動作を示すタイミングチャートである。入力信号ＶＩＮのレベルがロウである場合（図６（ａ）参照）、ＡＮＤゲート３４の出力端子レベル（ＶＧ２，図６（ｃ）参照）はロウであるからＦＥＴ３７はＯＦＦとなっている。また、ＮＯＴゲート３５の出力端子レベル（Ｎ４ＯＮ，図６（ｄ）参照）はハイとなるので、ＦＥＴ３８がＯＮとなり、ＦＥＴ４０のゲート電位が低下してＦＥＴ４０はＯＮしている（ＶＧ３，図６（ｅ）参照）。従って、ＦＥＴ４２のゲート電位は上昇してＦＥＴ４２もＯＮしているが（ＶＧ１，図６（ｆ）参照）、この時、前記ゲート電位は、ツェナーダイオード４３によってクランプされる。
【００３７】
即ち、ＦＥＴ４２のゲート電位ＶＧ１は、ＶＧ１＝Ｖ２＋Ｖｚとなる。すると、出力端子ＴＯＵＴの電位ＶＯＵＴは、ゲート電位ＶＧ１にＦＥＴ４２のゲート−ソース間電圧Ｖgs2を減じたもので規定される。即ち、
ＶＯＵＴ＝Ｖ２＋Ｖｚ−Ｖgs1  ・・・（２）
となる。
そして、この時ＯＮとなるＦＥＴ３１のゲート電位は負荷駆動回路３の出力電圧ＶＯＵＴであるから、ＦＥＴ３１のゲート−ソース間電圧Ｖgs3が固定されるようになり、ＦＥＴ３１を介して流れる電流（ソース−ドレイン間電流）及びＯＮ抵抗は、グランドレベルを基準として所定の電位に定まる駆動電圧に応じて制限される。
【００３８】
また、ＦＥＴ４２がＯＮする場合はＦＥＴ４４も同時にＯＮするので、カレントミラー回路４５のＦＥＴ４５ｂ，４５ａに電流が流れ、カレントミラー回路４６のＦＥＴ４６ｂ，４６ａにも電流が流れる。従って、ＡＮＤゲート３４の他方の入力端子の電位ＶＳ１はロウレベルとなっている（図６（ｂ）参照）。
この状態から、入力信号レベルがハイに転じると（図６（ａ）参照）、先ず、ＮＯＴゲート３５の出力端子レベルがハイからロウに変化する（図６（ｄ）参照）。それを受けてＦＥＴ３８がＯＦＦとなり、ＦＥＴ４０のゲート電位は、抵抗３９を介し、所定の応答遅れを以ってロウからハイに変化する（図６（ｅ）参照）。すると、ＦＥＴ４２のゲート電位も、抵抗４１を介し、所定の応答遅れを以ってハイからロウに変化する（図６（ｆ）参照）。前記ゲート電位がハイレベルに到達した時点では、ＦＥＴ３７及び４２は双方ともＯＦＦとなっている。
【００３９】
また、ＦＥＴ４２がＯＦＦしたことで、カレントミラー回路４５のＦＥＴ４５ｂに対する電流供給が停止しＦＥＴ４５ａがＯＦＦとなるので、カレントミラー回路４６のＦＥＴ４６ｂに対する電流供給が停止する。従って、ＦＥＴ４６ｂ，４６ａがＯＦＦとなり、ＡＮＤゲート３４の入力端子電位ＶＳ１はハイレベルとなる（図６（ｂ）参照）。この時点で、ＡＮＤゲート３４の出力端子レベルがハイとなり（図６（ｃ）参照）、ＦＥＴ３７はＯＮに転じる。よって、ＦＥＴ３７側のＯＦＦ→ＯＮへの変化には、デッドタイムが十分に確保されている。
【００４０】
そして、入力信号レベルがハイからロウに転じる場合は、ＡＮＤゲート３４，ＮＯＴゲート３５の出力端子レベルがロウからハイに変化する（図６（ｃ），（ｄ）参照）。すると、先ず、ＦＥＴ３７がＯＮからＯＦＦに転じるので、その時点ではＦＥＴ３７及び４２は双方ともＯＦＦとなっている。また、それを受けてＦＥＴ３８がＯＮとなり、ＦＥＴ４０のゲート電位は、抵抗３９を介し、所定の応答遅れを以ってハイからロウに変化する（図６（ｅ）参照）。
【００４１】
すると、ＦＥＴ４２のゲート電位も、抵抗４１を介し、所定の応答遅れを以ってロウからハイに変化して（図６（ｆ）参照）、ＦＥＴ４２はＯＦＦからＯＮに転じる。この場合も、ＦＥＴ４２側のＯＦＦ→ＯＮへの変化には、デッドタイムが十分に確保される。そして、ＦＥＴ４２がＯＮすれば、上述したようにカレントミラー回路４５，４６がＯＮするので、ＡＮＤゲート３４の入力端子電位ＶＳ１はロウレベルとなる（図６（ｂ）参照）。
【００４２】
以上のように第２実施例によれば、ＤＣモータ２をＮチャネルＦＥＴ３１によってロウサイド駆動する場合に、負荷駆動回路３２の出力段をＮチャネルＦＥＴ４２，３７の直列回路で構成し、ＦＥＴ３１を導通状態にするためにＦＥＴ３７を導通させる場合のゲート電位をツェナーダイオード４３によってクランプするようにした。従って、その場合の出力端子ＴＯＵＴの電位ＶＯＵＴを（２）式で規定することができ、ＦＥＴ３１を介してモータ２に流れる電流を制限して、モータ２に過電流が流れる状態を、ＦＥＴ１のオン抵抗を利用して検出することができる。また、その電流制限値を、ツェナーダイオード４３のツェナー電圧を選択することで設定できる。
【００４３】
そして、負荷駆動回路３２を、ＡＮＤゲート３４，ＮＯＴゲート３５とカレントミラー回路４５，４６との組み合わせによって構成し、入力信号レベルの変化に応じてゲート３４，３５の出力信号レベルが交互に切替わるようにしたので、ＦＥＴ４２，３７を排他的に導通させるためのデッドタイムを確保することができる。更に、抵抗３９，４１を介してＦＥＴ４２のゲート電位を変化させるようにしたので、その作用によってもＦＥＴ４２のスイッチング動作に遅延を与えることができ、デッドタイムをより確実に設定することができる。
【００４４】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
クランプ回路は、ツェナーダイオードを用いるものに限らず、その他、ＦＥＴを用いて構成しても良い。
過電流検出を行なう構成は、必要に応じて設ければ良い。
負荷はＦＥＴ１，３１に限ることなく、負荷駆動回路よって駆動される状態に一定の制限を加える必要がある負荷であれば適用が可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明を、車両に搭載されるＤＣモータをハイサイド駆動する駆動装置に適用した場合の第１実施例であり、負荷駆動回路の詳細構成を示す図
【図２】負荷駆動回路の動作を示すタイミングチャート
【図３】駆動装置の全体構成を示す図
【図４】本発明を、ＤＣモータをロウサイド駆動する駆動装置に適用した場合の第２実施例であり、図３相当図
【図５】図１相当図
【図６】図２相当図
【符号の説明】
【００４６】
図面中、１はＰチャネルＭＯＳＦＥＴ（負荷）、３は負荷駆動回路（負荷駆動回路装置）、５は駆動装置、６はＡＮＤゲート（第１ＡＮＤゲート）、８は抵抗（抵抗素子）、９はＮチャネルＭＯＳＦＥＴ（第６ＭＯＳＦＥＴ）、１０はＡＮＤゲート（第２ＡＮＤゲート）、１１は抵抗（抵抗素子）、１２はＮチャネルＭＯＳＦＥＴ（第５ＭＯＳＦＥＴ）、１４は第１カレントミラー回路、１５は第２カレントミラー回路、１６，１７は抵抗（抵抗素子）、１８及び１９はレベルシフト回路、２０はＰチャネルＭＯＳＦＥＴ（第１ＭＯＳＦＥＴ）、２１はＰチャネルＭＯＳＦＥＴ（第２ＭＯＳＦＥＴ）、２２はＰチャネルＭＯＳＦＥＴ（第３ＭＯＳＦＥＴ）、２３はＰチャネルＭＯＳＦＥＴ（第４ＭＯＳＦＥＴ）２４はツェナーダイオード（クランプ回路）、２５はゲート駆動回路、３１はＮチャネルＭＯＳＦＥＴ（負荷）、３２は負荷駆動回路（負荷駆動回路装置）、３３駆動装置、３４はＡＮＤゲート、３５はＮＯＴゲート、３６は抵抗（抵抗素子）、３７はＮチャネルＭＯＳＦＥＴ（第２ＭＯＳＦＥＴ）、３８はＮチャネルＭＯＳＦＥＴ（第５ＭＯＳＦＥＴ）、３９は抵抗（抵抗素子）、４０はＰチャネルＭＯＳＦＥＴ（第４ＭＯＳＦＥＴ）、４１は抵抗（抵抗素子）、４２はＮチャネルＭＯＳＦＥＴ（第１ＭＯＳＦＥＴ）、４３はツェナーダイオード（クランプ回路）、４４はＮチャネルＭＯＳＦＥＴ（第３ＭＯＳＦＥＴ）、４５は第１カレントミラー回路、４６は第２カレントミラー回路、４７はゲート駆動回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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