(57)【要約】【課題】再書き込み時間を短縮できサイクル時間を短縮することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１ビット線ＢＬ０と第１ワード線群ＷＬ０〜ＷＬ７との交差位置に設けられ、直列に接続された複数のユニットセルＵＣを備え、一端が前記第１ビット線に接続され他端が共通ノードＮ１に接続された第１メモリセルブロックＣＢ０と、前記第１ビット線と相補的な第２ビット線／ＢＬ０と第２ワード線群ＷＬ８〜ＷＬ１５との交差位置に設けられ、直列に接続された複数のユニットセルＵＣを備え、一端が前記第２ビット線に接続され他端が前記共通ノードに接続された第２メモリセルブロックＣＢ３とを具備し、選択された前記ユニットセルを再書き込みする際には、前記ユニットセルの一端に前記第１ビット線に対応する電位が印加され、他端に前記共通ノードを介して前記第２ビット線に対応する相補的な電位が印加されることを特徴とする。【選択図】      図１
2005302127.tif 000002
【特許請求の範囲】
【請求項１】
第１ビット線と第１ワード線群との交差位置に設けられ、直列に接続された複数のユニットセルを備え、一端が前記第１ビット線に接続され他端が共通ノードに接続された第１メモリセルブロックと、
前記第１ビット線と相補的な第２ビット線と第２ワード線群との交差位置に設けられ、直列に接続された複数のユニットセルを備え、一端が前記第２ビット線に接続され他端が前記共通ノードに接続された第２メモリセルブロックとを具備し、
選択された前記ユニットセルを再書き込みする際には、
前記ユニットセルの一端に前記第１ビット線に対応する電位が印加され、他端に前記共通ノードを介して前記第２ビット線に対応する相補的な電位が印加されること
を特徴とする半導体記憶装置。
【請求項２】
前記共通ノードに接続されるプレート線と、前記プレート線に接続されるプレート線駆動回路とを更に具備し、
前記プレート線駆動回路は、前記ユニットセルを再書き込みする際に、前記プレート線をフローティング状態とすること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
第１ビット線と第１ワード線群との交差位置に設けられ、直列に接続された複数のユニットセルを備え、一端が前記第１ビット線に接続され他端が第１共通ノードに接続された第１メモリセルブロックと、
前記第１ビット線と相補的な第２ビット線と第２ワード線群との交差位置に設けられ、直列に接続された複数のユニットセルを備え、一端が前記第２ビット線に接続され他端が前記第１共通ノードに接続された第２メモリセルブロックと、
前記第１共通ノードに接続された第１プレート線と、
前記第１プレート線に接続された第１プレート線駆動回路と具備し、
前記第１プレート線駆動回路は、選択された前記ユニットセルを再書き込みする際に、前記第１プレート線をフローティング状態とすること
を特徴とする半導体記憶装置。
【請求項４】
前記第２ビット線と前記第１ワード線群との交差位置に設けられ、直列に接続された複数のユニットセルを備え、一端が前記第２ビット線に接続され他端が第２共通ノードに接続され、前記第１メモリセルブロックと一対のメモリセル群を構成する第３メモリセルブロックと、
前記第１ビット線と前記第２ワード線群との交差位置に設けられ、直列に接続された複数のユニットセルを備え、一端が前記第１ビット線に接続され他端が前記第２共通ノードに接続され、前記第２メモリセルブロックと一対のメモリセル群を構成する第４メモリセルブロックと、
前記第２共通ノードに接続された第２プレート線と、
前記第２プレート線に接続された第２プレート線駆動回路とを更に具備し、
前記第１、第３メモリセルブロックにおける選択されたメモリセルを再書き込みする際には、
前記第１メモリセルブロックにおけるユニットセルの一端に前記第１ビット線に対応する電位が印加され、他端に前記第１共通ノードを介して前記第２ビット線に対応する相補的な電位が印加され、
前記第３メモリセルブロックにおけるユニットセルの一端に前記第２ビット線に対応する電位が印加され、他端に前記第２共通ノードを介して前記第１ビット線に対応する相補的な電位が印加されることにより、
前記メモリセルに“０”データ、“１”データが同時に再書き込みされること
を特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
強誘電体キャパシタの二つの電極とトランジスタのソース、ドレインとを並列接続し、ゲートはワード線に接続させ、ユニットセルを構成し、これを複数個直列接続し、一端にブロック選択トランジスタのドレインを接続し、ブロック選択トランジスタのゲートにはブロックセレクト信号線を接続させ、メモリセルブロックを構成する半導体記憶装置であって、
前記メモリセルブロックは、ソースに第１ビット線が接続された第１ブロック選択トランジスタと、他端が共通ノードに接続された第１メモリセルブロックと、
ソースに前記第１ビット線と相補的な第２ビット線が接続された第２ブロック選択トランジスタと、他端が前記共通ノードに接続された第２メモリセルブロックとを備え、
前記共通ノードに接続されるプレート線と、
一端が前記プレート線に接続され信号線により選択されるプレート線駆動回路と具備し、
前記プレート線駆動回路は、前記信号線に選択信号が入力された場合に、前記プレート線をフローティング状態とすること
を特徴とする半導体記憶装置。
【請求項６】
前記メモリセルブロックを複数個、アレイ状に配置してメモリセルアレイを構成し、
前記プレート線駆動回路は、前記第１、第２ビット線方向に沿った前記メモリセルアレイにおいて共有されること
を特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記第１、第２ビット線方向に沿った前記メモリセルアレイにおいて共有される複数の前記プレート線駆動回路を更に具備し、
前記信号線は、前記複数のプレート駆動回路に共通に接続され、前記ワード線方向に沿った前記メモリセルアレイにおいて共有されること
を特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記第１、第２ビット線方向に沿って配置された複数の前記メモリセルアレイと、
前記第１、第２ビット線方向に沿って隣接する前記メモリセルアレイの一端にスイッチを介して接続され、一端が前記第１ビット線に接続され他端が前記第２ビット線に接続されたセンスアンプをそれぞれ備える複数の共有センスアンプと、
前記第１、第２ビット線方向に沿って隣接する前記メモリセルアレイの他端にスイッチを介して接続され、一端が前記第１ビット線に接続され他端が前記第２ビット線に接続されたプレート線駆動回路をそれぞれ備える複数の共有プレート線駆動回路と、
前記メモリセルアレイを前記センスアンプにより読み出す場合に、読み出す前記メモリセルアレイ側の前記共有センスアンプおよび前記共有プレート線駆動回路のスイッチを閉じて、読み出さない前記メモリセルアレイ側の前記センスアンプおよび前記共有プレート線駆動回路のスイッチを開けるように構成される制御回路とを更に具備すること
を特徴とする請求項６または７に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、例えば、強誘電体メモリ（ＦｅＲＡＭ；Ferroelectric Random Access Memory）等に適用されるものである。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体の特性の一つである自発分極がヒステリシス特性を示すことを利用し、強誘電体の異なる二つの分極の大きさによって二値データを不揮発に記憶する。例えば、非特許文献１には、いわゆる２Ｔ２Ｃ方式のＴＣ並列ユニット直列接続型強誘電体メモリの例が示されている。
【０００３】
以下、図９、図１０を用いて、強誘電体メモリを例に挙げ、従来の半導体記憶装置について具体的に説明する。図９は、従来の２Ｔ２Ｃ方式のＴＣ並列ユニット直列接続型強誘電体メモリのメモリアレイを示す回路図である。ビット線対ＢＬ０、／ＢＬ０と複数のワード線群ＷＬ０〜ＷＬ７、ＷＬ８〜ＷＬ１５との交差位置にセルブロックＣＢ０〜ＣＢ３が設けられている。セルブロックＣＢ０は、強誘電体キャパシタＣとセルトランジスタＴの両者を並列接続してユニットセルを構成し、このユニットセルを８個直列接続させることにより構成されている。直列接続された複数個のユニットセルの一端はブロック選択トランジスタのドレインに接続され、他端はプレート線／ＰＬ０に接続されている。各ユニットセルのセルトランジスタＴのゲートはワード線ＷＬ０〜ＷＬ７にそれぞれ接続される。また、ブロック選択トランジスタのゲートにはブロック選択信号ＢＳ０が入力される。上記の構成は、セルブロックＣＢ１〜ＣＢ３においても同様である。
【０００４】
次に、図１０を用いて、従来の強誘電体メモリの動作について、ユニットセル１０を抽出して説明する。図１０は、図９の強誘電体メモリの読み出し動作波形を示すタイミングチャートである。
【０００５】
アクティブ（active）時では、最初にビット線対ＢＬ０、／ＢＬ０をフローティング（floating）にし、ＷＬ０をＶＳＳに下げ、ＢＳ０、／ＢＳ０をＶＰＰに上げ、プレート線対ＰＬ０、／ＰＬ０、をＶＳＳからＶＩＮＴに駆動する。このことにより、セルデータに対応する電位１３がビット線ＢＬ０に読み出され、相補的なセルデータに対応する電位１４がビット線／ＢＬ０にそれぞれ読み出される。両者の電位がセンスアンプによって比較増幅され、読み出し動作が完了する。
【０００６】
続いて、再書き込み動作を行う。強誘電体メモリは破壊読出しであるため、いわゆる２Ｔ２Ｃ方式、１Ｔ１Ｃ方式等の方式に関わらず、読み出し動作の後、必ず再書き込み動作を必要とする。プレート線対ＰＬ０、／ＰＬ０の電位がＶＩＮＴに保たれている間は、“０”データが読み出されたビット線ＢＬ０とプレート線ＰＬ０との間にのみ電位差が生じ、“０”データの再書き込みが行われる。続いて、プレート線対ＰＬ０、／ＰＬ０の電位をＶＳＳに下げると“１”データが読み出されたビット線とプレート線との間にのみ電位差が生じ、“１”データの再書き込みが行われる。その後、ＢＳ０，ＢＳ１をＶＳＳに下げ、ワード線ＷＬ０をＶＰＰに駆動し、プレート線対ＰＬ０、／ＰＬ０を下げることでスタンドバイ時に戻る。
【０００７】
上記のように、再書き込み動作時においては、プレート線対ＰＬ０、／ＰＬ０の電位をＶＩＮＴおよびＶＳＳにその都度ごとに変化させて再書き込みを行う。即ち、“０”および“１”データを記憶するメモリセルに対してそれぞれ同時に電圧を印加できず、“０”および“１”データの再書き込みについてその都度それぞれのユニットセルについて行う必要がある。そのため、ＤＲＡＭ等に比べて再書き込み時間の増大を招き、サイクル時間が増大するという問題がある。
【０００８】
上記のように従来の半導体記憶装置では、再書き込み時間が増大し、サイクル時間が増大するという事情があった。
【非特許文献１】D.Takashima et al. , “High-density chain Ferroelectric random memory (CFeRAM)” in proc.VLSI Symp. June 1997,pp.83-84
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、再書き込み時間を短縮でき、サイクル時間を短縮することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
この発明の一態様によれば、第１ビット線と第１ワード線群との交差位置に設けられ、直列に接続された複数のユニットセルを備え、一端が前記第１ビット線に接続され他端が共通ノードに接続された第１メモリセルブロックと、前記第１ビット線と相補的な第２ビット線と第２ワード線群との交差位置に設けられ、直列に接続された複数のユニットセルを備え、一端が前記第２ビット線に接続され他端が前記共通ノードに接続された第２メモリセルブロックとを具備し、選択された前記ユニットセルを再書き込みする際には、前記ユニットセルの一端に前記第１ビット線に対応する電位が印加され、他端に前記共通ノードを介して前記第２ビット線に対応する相補的な電位が印加される半導体記憶装置を提供できる。
【００１１】
また、この発明の一態様によれば、第１ビット線と第１ワード線群との交差位置に設けられ、直列に接続された複数のユニットセルを備え、一端が前記第１ビット線に接続され他端が第１共通ノードに接続された第１メモリセルブロックと、前記第１ビット線と相補的な第２ビット線と第２ワード線群との交差位置に設けられ、直列に接続された複数のユニットセルを備え、一端が前記第２ビット線に接続され他端が前記第１共通ノードに接続された第２メモリセルブロックと、前記第１共通ノードに接続された第１プレート線と、前記第１プレート線に接続された第１プレート線駆動回路と具備し、前記第１プレート線駆動回路は、選択された前記ユニットセルを再書き込みする際に、前記第１プレート線をフローティング状態とする半導体記憶装置を提供できる。
【００１２】
さらに、この発明の一態様によれば、強誘電体キャパシタの二つの電極とトランジスタのソース、ドレインとを並列接続し、ゲートはワード線に接続させ、ユニットセルを構成し、これを複数個直列接続し、一端にブロック選択トランジスタのドレインを接続し、ブロック選択トランジスタのゲートにはブロックセレクト信号線を接続させ、メモリセルブロックを構成する半導体記憶装置であって、前記メモリセルブロックは、ソースに第１ビット線が接続された第１ブロック選択トランジスタと、他端が共通ノードに接続された第１メモリセルブロックと、ソースに前記第１ビット線と相補的な第２ビット線が接続された第２ブロック選択トランジスタと、他端が前記共通ノードに接続された第２メモリセルブロックとを備え、前記共通ノードに接続されるプレート線と、一端が前記プレート線に接続され信号線により選択されるプレート線駆動回路と具備し、前記プレート線駆動回路は、前記信号線に選択信号が入力された場合に、前記プレート線をフローティング状態とする半導体記憶装置を提供できる。
【発明の効果】
【００１３】
この発明によれば、再書き込み時間を短縮でき、サイクル時間を短縮することができる半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１５】
［第１の実施形態］
まず、この発明の第１の実施形態に係る半導体記憶装置について、図１乃至図３を用いて説明する。図１は、第１の実施形態に係る半導体記憶装置の一例であり、いわゆる２Ｔ２Ｃ方式の並列ユニット直列接続型強誘電体メモリのセルアレイを模式的に示す回路図である。
【００１６】
以下の実施形態においては、２Ｔ２Ｃ方式の並列ユニット直列接続型強誘電体メモリを例に挙げて説明する。上記２Ｔ２Ｃ方式の並列ユニット直列接続型強誘電体メモリは、一対の１Ｔ１Ｃ方式のユニットセルを組み合わせて１個のメモリセルＭＣを構成し、１ビットを判定する。それぞれの１Ｔ１Ｃ方式のユニットセルの強誘電体キャパシタＣには、互いに相補的なデータ（“０”データまたは“１”データ）が書き込まれている。また、この強誘電体メモリのデータ読み出し動作時においては、互いに相補的なデータである２つの強誘電体キャパシタからの信号をそれぞれセンスアンプにより比較増幅し、それぞれの信号の差からデータを判定する。
【００１７】
ビット線対ＢＬ０、／ＢＬ０と複数のワード線群ＷＬ０〜ＷＬ７、ＷＬ８〜ＷＬ１５との交差位置にセルブロックＣＢ０〜ＣＢ３が設けられている。
【００１８】
セルブロックＣＢ０の一端は共通ノードＮ１に接続され隣接するセルブロックＣＢ３の一端に接続され、他端はビット線ＢＬ０に接続されている。セルブロックＣＢ１の一端は共通ノードＮ２に接続され隣接するセルブロックＣＢ２の一端に接続され、他端はビット線／ＢＬ０に接続されている。セルブロックＣＢ２の他端はビット線ＢＬ０に接続されている。セルブロックＣＢ３の他端はビット線／ＢＬ０に接続されている。共通ノードＮ１にはプレート線／ＰＬ０が接続され、共通ノードＮ２にはプレート線ＰＬ０が接続されている。
【００１９】
共通ノードＮ１に一端が互いに接続されているセルブロックＣＢ０、ＣＢ３の他端は、それぞれビット線ＢＬ０、／ＢＬ０に接続されている。また、共通ノードＮ２に一端が互いに接続されているセルブロックＣＢ１、ＣＢ２の他端は、それぞれビット線／ＢＬ０、ＢＬ０に接続されている。上記の接続関係を換言すれば、同一の共通ノードにその一端が接続されているセルブロックの他端は、互いに相補的なビット線ＢＬ０、／ＢＬ０に接続されている。
【００２０】
同様に、プレート線／ＰＬ０に一端が互いに接続されているセルブロックＣＢ０、ＣＢ３の他端は、それぞれビット線ＢＬ０、／ＢＬ０に接続されている。また、プレート線ＰＬ０に一端が互いに接続されているセルブロックＣＢ１、ＣＢ２の他端は、それぞれビット線／ＢＬ０、ＢＬ０に接続されている。上記の接続関係を換言すれば、同一のプレート線にその一端が接続されているセルブロックの他端は、互いに相補的なビット線ＢＬ０、／ＢＬ０に接続されている。
【００２１】
セルブロックＣＢ０〜ＣＢ３は、複数のユニットセルＵＣ０〜ＵＣ３１とブロック選択トラジスタＳＴ０〜ＳＴ３を備えている。例えば、セルブロックＣＢ０におけるユニットセルＵＣ０〜ＵＣ７のそれぞれは、セルトランジスタＴ０〜Ｔ７および強誘電体キャパシタＣ０〜Ｃ７により構成されている。セルトランジスタＴ０〜Ｔ７の一端が強誘電体キャパシタＣ０〜Ｃ７の一方の電極に接続され、他端が強誘電体キャパシタＣ０〜Ｃ７の他方の電極に接続され、ゲートがワード線群ＷＬ０〜ＷＬ７に接続されている。さらに、これらのユニットセルＵＣ０〜ＵＣ７（ここでは８個）の一端および他端を互いに直列に接続させ、セルトランジスタＴ０の他端がブロック選択トランジスタＳＴ０の一端に接続され、セルトランジスタＴ７の一端がプレート線／ＰＬ０に接続されている。ブロック選択トランジスタＳＴ０のゲートにはブロック選択信号ＢＳ０が入力され、他端はビット線ＢＬ０に接続されている。以上の構成は、セルブロックＣＢ１〜ＣＢ３についても同様である。
【００２２】
さらに例えば、同一のワード線ＷＬ０にゲートが接続されたユニットセルＵＣ０、ＵＣ８がメモリセルＭＣ０を構成し、それぞれの強誘電体キャパシタＣ０、Ｃ８には互いに相補的なセルデータ（“０”データ、“１”データ）が書き込まれている。以上の構成は、メモリセルＭＣ１〜ＭＣ１５についても同様である。
【００２３】
プレート線駆動回路２１−１として、ゲートには信号線４５により選択信号ＰＬＦが入力され、一端にはＰＬ０の電位に対応する信号が入力され、他端にはプレート線ＰＬ０が接続されたトランジスタＦＴ０が設けられている。プレート線駆動回路２１−２として、ゲートには信号線４５により選択信号ＰＬＦが入力され、一端には／ＰＬ０の電位に対応する信号が入力され、他端にはプレート線／ＰＬ０が接続されたトランジスタＦＴ１が設けられている。
【００２４】
次に、図２および図３を用いて、この実施形態に係る半導体記憶装置の読み出し動作について、図１で示した強誘電体メモリを例にして説明する。図２は、この実施形態に係る半導体記憶装置の読み出し動作を説明するために模式的に示す回路図である。図３は、図１におけるユニットセルＵＣ６の読み出し動作を示すタイミングチャートである。以下の説明において、図１中のワード線ＷＬ６によって選択されるユニットセルＵＣ６の動作を抽出して説明する。
【００２５】
図３に示すように、時刻ｔ１以前（スタンドバイ時）では、全ワード線群ＷＬ０〜ＷＬ１５にはＶＰＰ（“Ｈ”レベル）の電位が印加され、この電位が保持されている。そのため、全ユニットセルＵＣ０〜ＵＣ２４におけるトランジスタＴ０〜Ｔ２４はオンとなっており、それぞれの強誘電体キャパシタＣ０〜Ｃ２４における互いの電極には電位が印加されていない。ブロック選択信号ＢＳ０、ＢＳ１、ＢＳ２、ＢＳ３、およびビット線対ＢＬ０、／ＢＬ０にはＶＳＳ（“Ｌ”レベル）の電位が印加され、この電位が保持されている。プレート線対ＰＬ０、／ＰＬ０にはＶＰＬＬ（“Ｈ”レベル）の電位が印加され、この電位が保持されている。
【００２６】
続いて、時刻ｔ１において、最初にビット線対ＢＬ０、／ＢＬ０をフローティング（floating）状態にすることによりアクティブ時となる。その後、ＷＬ６をＶＳＳ（“Ｌ”レベル）に下げることにより、トランジスタＴ６をオフとする。さらに、ＢＳ０、ＢＳ１をＶＰＰ（“Ｈ”レベル）に上げブロック選択トランジスタＢＳ０、ＢＳ１をオンとし、強誘電体キャパシタＣ０、Ｃ１の一方の電極をビット線ＢＬ０、／ＢＬ０に導通し、他方の電極が接続されているプレート線対ＰＬ０、／ＰＬ０をＶＰＬＬ（“Ｌ”レベル）からＶＩＮＴ（“Ｈ”レベル）に駆動する。そのため、Ｃ０、Ｃ１のいずれか一方のセルデータ（“１”データ）がビット線ＢＬ０に、他方の相補的なセルデータ（“０”データ）がビット線／ＢＬ０にそれぞれ読み出される。その後、上記セルデータおよび相補的なセルデータの電位がセンスアンプによって比較増幅され、ユニットセルＵＣ６の読み出し動作が完了する。
【００２７】
続いて、時刻ｔ２において、選択信号ＰＬＦをＶＳＳに下げトランジスタ２１−１、２１−２をオフとし、プレート線駆動回路２１−１、２１−２をプレート線ＰＬ０、／ＰＬ０から切り離してプレート線ＰＬ０、／ＰＬ０をフローティング状態とする。その後、ブロックセレクトトランジスタＢＳ２、ＢＳ３のゲート電位をＶＰＰに上げ、ブロックセレクトトランジスタＢＳ２、ＢＳ３をオンとする。
【００２８】
ブロックセレクトトランジスタＢＳ２、ＢＳ３をオンとすることによって、図２に示すように（ここでは全てのユニットセルについては図示せず）、ユニットセルＵＣ６における強誘電体キャパシタＣ６の一方の電極Ｃ６−１にはビット線ＢＬ０に対応する電位ＶＩＮＴ（“Ｈ”レベル）を印加し、プレート線ＰＬ０側の他方の電極Ｃ６−２には、共通ノードＮ１およびオンとなっているユニットセルセルＵＣ２４〜ＵＣ３１を介してビット線／ＢＬ０に対応する電位ＶＳＳ（“Ｌ”レベル）を印加し、“０”再書き込み動作（“０”restore）をする。
【００２９】
同時に、ユニットセルＵＣ１４の強誘電体キャパシタＣ１４の一方の電極Ｃ１４−１にはビット線／ＢＬ０に対応する電位ＶＳＳ（“Ｌ”レベル）を印加し、プレート線／ＰＬ０側の他方の電極Ｃ１４−２には、共通ノードＮ２およびオンとなっているユニットセルＵＣ１６〜ＵＣ２２を介して、ビット線ＢＬ０に対応する電位ＶＩＮＴ（“Ｈ”レベル）を印加し、“１”再書き込み動作（“１”restore）をする。以上のように、ユニットセルＵＣ６、ＵＣ１４の再書き込み動作を同時に行い、メモリセルＭＣ６の再書き込み動作が完了する。
【００３０】
続いて、時刻ｔ３において、ブロックセレクトトランジスタＢＳ０〜ＢＳ３のゲートに印加される電位をＶＳＳに下げブロックセレクトトランジスタＢＳ０〜ＢＳ３をオフとする。さらに、選択信号ＰＬＦをＶＩＮＴに上げトランジスタＦＴ０、ＦＴ１をオンとする。その後、ワード線ＷＬ６に印加する電位をＶＰＰに駆動することにより、ユニットセルＵＣ６、ＵＣ１４をオンとする。さらに、プレート線対ＰＬ０、／ＰＬ０に印加する電位をＶＰＬＬにすることでスタンドバイ時に戻る。
【００３１】
上記のように、この実施形態に係る半導体記憶装置は、２Ｔ２Ｃ方式の並列ユニット直列接続型強誘電体メモリであって、ビット線対ＢＬ０、／ＢＬ０方向に隣接するメモリセルブロックＣＢ０〜ＣＢ３を備えている。さらに、メモリセルＭＣを構成しないメモリセルブロックＣＢ０、ＣＢ３の一端は、共通ノードＮ１を介して互いに接続されている。メモリセルＭＣを構成しないメモリセルブロックＣＢ１、ＣＢ２の一端は、共通ノードＮ２を介して互いに接続されている。
【００３２】
従って、再書き込み動作時（時刻ｔ２）には、メモリセルＭＣを構成する２つのユニットセルＵＣのいずれのユニットセルに対しても、共通ノード（Ｎ１、Ｎ２）を介して、互いに相補的なビット線ＢＬ０、／ＢＬ０に対応する電位を同時に印加できる。その結果、メモリセルＭＣを構成する２つユニットセルＵＣに対して、同時に相補的な“０”、“１”データ再書き込み動作を行うことができるため、再書き込み時間を短縮でき、サイクル時間を短縮することができる。
【００３３】
さらに、共通ノードＮ１、Ｎ２にはプレート線ＰＬ０、／ＰＬ０がそれぞれ接続されている。そのため、ビット線ＢＬ０、／ＢＬ０に沿って隣接する２つのセルブロック（ＣＢ０とＣＢ３、ＣＢ１とＣＢ２）において、プレート線ＰＬ０、／ＰＬ０、トランジスタＦＴ０、ＦＴ１、およびプレート線駆動回路２１−１、２１−２を共有できる。その結果、ビット線ＢＬ０、／ＢＬ０方向のセルアレイ面積を低減でき、高集積化することができる。
【００３４】
また、上記のように、セルデータ読み出し動作時（時刻ｔ１）においては、互いに相補的なデータが書き込まれた２つの強誘電体キャパシタからの信号をそれぞれセンスアンプに入力し、それぞれの信号の差からデータを判定する。そのため、共通のダミーメモリセルからの参照電位との差でデータを判定するいわゆる１Ｔ１Ｃ方式の強誘電体メモリに対して、読み出しマージンを倍増できる。即ち、強誘電体キャパシタＣの特性にバラツキ等が発生しても安定してデータを読み出すことができ、信頼性を向上できる。
【００３５】
さらに、この実施形態に係る半導体記憶装置は、強誘電体メモリを含んで構成されているためＤＲＡＭ等と同様のアーキテクチャ（architecture）を適用することができ、容易に製造でき、製造コストを低減に有効である。
【００３６】
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置について、図４を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。図４は、第２の実施形態に係る半導体記憶装置の一例であり、いわゆる２Ｔ２Ｃ方式の並列ユニット直列接続型強誘電体メモリのセルアレイを模式的に示す回路図である。
【００３７】
この実施形態に係る半導体記憶装置は、ビット線ＢＬ０、／ＢＬ０とワード線群ＷＬ１６〜ＷＬ２３、ＷＬ２４〜ＷＬ３１との交差位置にセルブロックＣＢ４〜ＣＢ７が更に設けられている。
【００３８】
セルブロックＣＢ４の一端は共通ノードＮ３に接続され隣接するセルブロックＣＢ７の他端に接続され、他端はビット線ＢＬ０に接続されている。セルブロックＣＢ５の一端は共通ノードＮ４に接続され隣接するセルブロックＣＢ６の他端に接続され、他端はビット線／ＢＬ０に接続されている。セルブロックＣＢ６の一端はビット線ＢＬ０に接続されている。セルブロックＣＢ７の一端はビット線／ＢＬ０に接続されている。共通ノードＮ３にはプレート線／ＰＬ０が接続され、共通ノードＮ４にはプレート線ＰＬ０が接続されている。
【００３９】
プレート線／ＰＬ０には２つのノード３０−１、３０−２を介して、共通ノードＮ１、Ｎ３が接続されている。プレート線ＰＬ０には２つのノード３５−１、３５−２を介して、共通ノードＮ２、Ｎ４が接続されている。
【００４０】
その他セルブロックＣＢ４〜ＣＢ７におけるユニットセルの構成は、上記第１の実施形態と同様である。さらに、読み出し動作等の動作は、上記第１の実施形態と同様であるため詳細な説明を省略する。
【００４１】
上記のような構成によれば、上記第１の実施形態と同様な効果を有する。さらに、プレート線／ＰＬ０には２つのノード３０−１、３０−２を介して、共通ノードＮ１、Ｎ３が接続され、プレート線ＰＬ０には２つのノード３５−１、３５−２を介して、共通ノードＮ２、Ｎ４が接続されている。
【００４２】
そのため、プレート線ＰＬ０、／ＰＬ０を更にメモリセルブロックＣＢ４〜ＣＢ７で共有することができる。その結果、セルアレイ面積を低減でき、微細化に有効である。
【００４３】
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体記憶装置について、図５を用いて説明する。以下の説明において、上記第２の実施形態と重複する部分の説明は省略する。図５は、第３の実施形態に係る半導体記憶装置の一例であり、２Ｔ２Ｃ方式の並列ユニット直列接続型強誘電体メモリのセルアレイを模式的に示す回路図である。図５においては、メモリセルブロック（Cell Block）ＣＢにおける詳細な回路図、およびワード線群ＷＬ等の図示を省略している。
【００４４】
この実施形態に係る半導体記憶装置は、ビット線ＢＬ０、／ＢＬ０とワード線群（図示せず）との交差位置にセルブロックＣＢ８〜ＣＢ１１が更に設けられている。
【００４５】
セルブロックＣＢ８の一端は共通ノードＮ５に接続され隣接するセルブロックＣＢ１１の他端に接続され、他端はビット線ＢＬ０に接続されている。セルブロックＣＢ９の一端は共通ノードＮ６に接続され隣接するセルブロックＣＢ１０の他端に接続され、他端はビット線／ＢＬ０に接続されている。セルブロックＣＢ１０の一端はビット線ＢＬ０に接続されている。セルブロックＣＢ１１の一端はビット線／ＢＬ０に接続されている。共通ノードＮ５は、ノード３０−３を介して、プレート線／ＰＬ０が接続されている。共通ノードＮ６は、ノード３５−３を介して、プレート線ＰＬ０が接続されている。
【００４６】
プレート線ＰＬ０、／ＰＬ０には、プレート線駆動回路４０（Plate Driver）が接続されている。一端がビット線ＢＬ０に接続され、他端がビット線／ＢＬ０が接続されたセンスアンプ４７（Ｓ／Ａ）が設けられている。
【００４７】
上記のような構成によれば、上記第２の実施形態と同様な効果を有する。さらに、ビット線ＢＬ０、／ＢＬ０とワード線群（図示せず）との交差位置にセルブロックＣＢ８〜ＣＢ１１が更に設けられている。
【００４８】
そのため、プレート線ＰＬ０、／ＰＬ０を更にメモリセルブロックＣＢ８〜ＣＢ１１で共有することができる。その結果、セルアレイ面積を低減でき、微細化に有効である。
【００４９】
さらに、ビット線対を構成するビット線対ＢＬ０／、ＢＬ０に接続された全てのメモリセルブロックのプレート線ＰＬ０、／ＰＬ０のノードを共有化するも可能である。その場合には、セルアレイ面積をさらに低減でき、微細化に有効である。
【００５０】
［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体記憶装置について、図６を用いて説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。図６は、第４の実施形態に係る半導体記憶装置の一例であり、２Ｔ２Ｃ方式の並列ユニット直列接続型強誘電体メモリのセルアレイを模式的に示す回路図である。図６においては、メモリセルブロック（Cell Block）ＣＢにおける詳細な回路図、およびワード線群ＷＬ等の図示を省略している。
【００５１】
この実施形態に係る半導体記憶装置は、選択信号ＰＬＦが入力される信号線４５を全てのセルブロックＣＢ０〜ＣＢ２３で共有している。
【００５２】
一端がビット線ＢＬ０に接続され、他端がビット線／ＢＬ０が接続されたセンスアンプ４７−１が設けられている。一端がビット線ＢＬ１に接続され、他端がビット線／ＢＬ１が接続されたセンスアンプ４７−２が設けられている。
【００５３】
上記のような構成によれば、上記第３の実施形態と同様な効果を有する。さらに、選択信号ＰＬＦが入力される信号線４５を全てのセルブロックＣＢ０〜ＣＢ２３で共有している。そのため、セルアレイ面積をさらに低減でき、微細化に有効である。
【００５４】
［第５の実施形態］
次に、この発明の第５の実施形態に係る半導体記憶装置について、図７を用いて説明する。以下の説明において、上記第４の実施形態と重複する部分の説明は省略する。図７は、この実施形態に係る半導体記憶装置を模式的に示す回路図である。
【００５５】
この実施形態に係る半導体記憶装置は、共有センスアンプ５５、共有プレート線駆動回路５１、および制御回路（ＣＧ）４８を更に備え、共有センスアンプ５５および共有プレート線駆動回路５１をビット線ＢＬ０、／ＢＬ０方向に隣接する３つのセルアレイ５０−１、５０−２、５０−３で共有している。
【００５６】
共有センスアンプ５５は、センスアンプ（ＳＡ）４７により構成されている。センスアンプ４７の一端はビット線ＢＬ０に接続され、他端はビット線ＢＬ０の相補的なビット線／ＢＬ０に接続されている。制御回路４８は、スイッチＳ１〜Ｓ８の開閉を制御する。
【００５７】
共有プレート線駆動回路５１は、プレート線駆動回路（ＰＬＤ）４０により構成されている。プレート線駆動回路４０の一端はビット線ＢＬ０に接続され、相補的なビット線／ＢＬ０に接続されている。
【００５８】
制御回路４８は、センスアンプ４７がセルアレイ５０−２からの互いに相補的なデータを比較増幅し、判定する場合（読み出し動作時）には、スイッチＳ１、Ｓ２、Ｓ５、Ｓ６を閉じ、スイッチＳ３、Ｓ４、Ｓ７、Ｓ８を開くように制御する。セルアレイ５０−１からの互いに相補的なデータを比較増幅し、判定している場合には、スイッチＳ７、Ｓ８を閉じ、スイッチＳ５、Ｓ６を開くように制御する。セルアレイ５０−３からの互いに相補的なデータを比較増幅し、判定している場合には、スイッチＳ３、Ｓ４を閉じ、スイッチＳ１、Ｓ２を開くように制御する。
【００５９】
セルアレイ５０−２は、例えば、図５に示した半導体記憶装置ビット線ＢＬ０、／ＢＬ０の一端をスイッチＳ１、Ｓ２を介して共有センスアンプ５５に接続し、ビット線ＢＬ０、／ＢＬ０の他端をスイッチＳ５、Ｓ６を介して共有プレート線駆動回路５１に接続した場合が考えられる。
【００６０】
上記のような構成によれば、上記第４の実施形態と同様な効果を有する。さらに、共有センスアンプ５５および共有プレート線駆動回路５１をビット線ＢＬ０、／ＢＬ０方向におけるセルアレイ５０−１、５０−２、５０−３で共有している。
【００６１】
そのため、ワード線ＷＬ方向のセルアレイ面積をさらに低減でき、微細化に有効である。
【００６２】
［第６の実施形態］
次に、この発明の第６の実施形態に係る半導体記憶装置について、図８を用いて説明する。以下の説明において、上記第５の実施形態と重複する部分の説明は省略する。図８は、この実施形態に係る半導体記憶装置を模式的に示すブロック図である。この実施形態に係る半導体装置は、ビット線方向の複数のメモリセルアレイにおいて共有センスアンプ５５および共有プレート線駆動回路５１を共有する例である。
【００６３】
この実施形態に係る半導体記憶装置は、ビット線方向の複数のメモリセルアレイ（Memory Cell Array）５０−１〜５０−４が、共有プレート線駆動回路（ＰＬＤ）５１−１〜５１−３および共有センスアンプ５５−１〜５５−２を共有している。
【００６４】
上記のような構成によれば、上記第５の実施形態と同様な効果を有する。さらに、ビット線方向に隣接する複数のセルアレイ５０−１〜５０−４が、プレート線駆動回路４０−１〜４０−３および共有センスアンプ５５−１〜５５−２を共有している。そのため、ワード線方向のセルアレイ面積をさらに低減でき、微細化に対して有効である。
【００６５】
以上詳述してきたように本発明の上記第１乃至第６の実施形態に係る半導体記憶装置によれば、２Ｔ２Ｃ方式の並列ユニット直列接続型強誘電体メモリを含む半導体記憶装置において、“０”および“１”データの再書き込みを同時に行うことができる。その結果、再書き込み時間を短縮させ、サイクル時間を短くすることができる。
【００６６】
以上、第１乃至第６の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６７】
【図１】この発明の第１の実施形態に係る半導体記憶装置を模式的に示す回路図。
【図２】この発明の第１の実施形態に係る半導体記憶装置の再書き込み動作について説明するために、図１を模式的に示す回路図。
【図３】この発明の第１の実施形態に係る半導体記憶装置の動作を模式的に示すタイミングチャート図。
【図４】この発明の第２の実施形態に係る半導体記憶装置を模式的に示す回路図。
【図５】この発明の第３の実施形態に係る半導体記憶装置を模式的に示す回路図。
【図６】この発明の第４の実施形態に係る半導体記憶装置を模式的に示す回路図。
【図７】この発明の第５の実施形態に係る半導体記憶装置を模式的に示す回路図。
【図８】この発明の第６の実施形態に係る半導体記憶装置を模式的に示すブロック図。
【図９】従来の半導体記憶装置を示す回路図。
【図１０】従来の半導体記憶装置の動作を示すタイミングチャート図。
【符号の説明】
【００６８】
ＢＬ０、／ＢＬ０…ビット線、ＷＬ０〜ＷＬ７、ＷＬ８〜ＷＬ１５…ワード線群、ＭＣ０〜ＭＣ１５…メモリセル、ＣＢ０〜ＣＢ３…セルブロック、ＵＣ０〜ＵＣ３１…ユニットセル、Ｔ０〜Ｔ３１…トランジスタ、Ｃ０〜Ｃ３１…強誘電体キャパシタ、Ｎ１、Ｎ２…共通ノード、ＢＳ０〜ＢＳ３…ブロック選択トランジスタ、ＰＬ０、／ＰＬ０…プレート線、２１−１、２１−２…プレート線駆動回路、ＦＴ０、ＦＴ１…トランジスタ、ＰＬＦ…選択信号、４５…信号線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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