(57)【要約】【課題】オフ電流に影響を受けるキャパシタを有する感知増幅器ドライバを備える半導体装置を提供する。【解決手段】クロック信号をバッファリングして感知増幅器イネーブル信号を発生させる感知増幅器ドライバは、直列に接続された複数のインバータと少なくとも一つのキャパシタとを備え、複数のインバータのうち少なくとも一つの第１インバータのＰＭＯＳトランジスタは、オフ電流による電圧降下が発生するダミービットラインと第１インバータの出力端との間に接続され、少なくとも一つのキャパシタは、第１インバータの出力信号を反転させる第２インバータの出力端とダミービットラインとの間に接続される。少なくとも一つのキャパシタのキャパシタンスはダミービットラインの電圧により決定され、オフ電流の量が増加すればダミービットラインの電圧降下も増加するので、少なくとも一つのキャパシタのキャパシタンスが増加する。感知増幅器イネーブル信号の活性化時点はキャパシタのキャパシタンスにより決定される。【選択図】図８
2005149717.tif 000002
【特許請求の範囲】
【請求項１】
ビットラインと相補ビットラインとの電圧差を感知する感知増幅器と、
クロック信号をバッファリングして前記感知増幅器をイネーブルさせるための感知増幅器イネーブル信号を発生させる感知増幅器ドライバと、
オフ電流によって電圧降下が発生するダミービットラインと、を備え、
前記感知増幅器ドライバは、
直列に接続された複数のインバータと、
少なくとも一つのキャパシタと、を備え、
前記直列に接続された複数のインバータのうち少なくとも一つの第１インバータは、前記ダミービットラインの電圧と接地電圧との間をスイングする信号を出力し、
前記少なくとも一つのキャパシタは、前記第１インバータの出力信号を反転させる第２インバータの出力端と前記ダミービットラインとの間に接続されることを特徴とする半導体装置。
【請求項２】
前記第１インバータは、直列に接続された一つのＰＭＯＳトランジスタ及び一つのＮＭＯＳトランジスタより構成され、
前記ＰＭＯＳトランジスタは前記ダミービットラインと前記第１インバータの出力端との間に接続され、前記ＮＭＯＳトランジスタは前記第１インバータの出力端と前記接地電圧との間に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２インバータの出力端の電圧が前記電源電圧から前記接地電圧に遷移する時間は前記キャパシタのキャパシタンスによって決定されることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記キャパシタは、ＮＭＯＳトランジスタで実現されるキャパシタであることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、より詳細には、高温かつ高速工程により製造される半導体装置においてオフ電流に影響を受けるＭＯＳキャパシタを有する感知増幅器ドライバを備える半導体装置に関する。
【背景技術】
【０００２】
図１は、半導体メモリ装置に使われる一般的なメモリセルを示す。図１を参照すれば、メモリセル１０は一つのトランジスタ１１と一つのキャパシタ１２とより構成される。
一般に、トランジスタ１１のゲートはワードラインＷＬに接続され、トランジスタ１１の一端はビットラインＢＬに接続され、データ貯蔵のためのキャパシタ１２はトランジスタ１１の他端と接地電圧ＶＳＳとの間に接続される。
【０００３】
ディープサブミクロン技術(ｄｅｅｐ  ｓｕｂｍｉｃｒｏｎ  ｔｅｃｈｎｏｌｏｇｙ)の発展につれて、トランジスタ１１の性能を向上させるためにトランジスタ１１のスレショルド電圧はますます低くなる。ここでトランジスタ１１の性能はターンオン状態のトランジスタ１１が流せる電流Ｉｄｓａｔの量で示すことができる。
【０００４】
ところで、トランジスタ１１のスレショルド電圧が低くなれば、ターンオン状態のトランジスタ１１が流せる電流の量(以下、‘オン電流’という)Ｉｄｓａｔが増加する。しかし、ターンオフ状態のトランジスタ１１で流れる漏れ電流の量(以下、‘オフ電流’という)Ｉｏｆｆも増加する。
【０００５】
一般的にオフ電流Ｉｏｆｆは温度、電圧、または工程の変化によって変わる。前記工程には高速工程と低速工程とがある。例えば、高速工程はオン電流Ｉｄｓａｔの大きいトランジスタを製造できる工程をいい、低速工程はオン電流Ｉｄｓａｔの小さいトランジスタを製造できる工程をいう。
【０００６】
しかし、特定の条件(例えば、高温及び高速工程)下でオフ電流Ｉｏｆｆはオン電流Ｉｄｓａｔに影響を与える程度に増加する。特に、複数のメモリセルがアレイをなす構造の高温及び高速工程におけるオン電流Ｉｄｓａｔとオフ電流Ｉｏｆｆとの差を見る時、メモリセルのスレショルド電圧を低下させることにより得られる利点が格段に減少する。
メモリセルを備えるメモリ装置を設計する場合、オフ電流のため、メモリセルのスレショルド電圧を減少させるのには限界がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が達成しようとする技術的な課題は、メモリセルのスレショルド電圧が小さくなってオフ電流が非常に増加する条件、例えば高温及び高速工程で製造された半導体装置においてオフ電流に影響を受けるキャパシタを有する感知増幅器ドライバを備える半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するための半導体装置は、ビットラインと相補ビットラインとの電圧差を感知する感知増幅器と、クロック信号をバッファリングして前記感知増幅器をイネーブルさせるための感知増幅器イネーブル信号を発生させる感知増幅器ドライバと、オフ電流によって電圧降下が発生するダミービットラインと、を備え、前記感知増幅器ドライバは、直列に接続された複数のインバータと、少なくとも一つのキャパシタと、を備え、前記直列に接続された複数のインバータのうち少なくとも一つの第１インバータは、前記ダミービットラインの電圧と前記接地電圧との間をスイングする信号を出力し、前記少なくとも一つのキャパシタは、前記第１インバータの出力信号を反転させる第２インバータの出力端と前記ダミービットラインとの間に接続される。
【０００９】
前記第１インバータは、直列に接続された一つのＰＭＯＳトランジスタ及び一つのＮＭＯＳトランジスタより構成され、前記ＰＭＯＳトランジスタは前記ダミービットラインと前記第１インバータの出力端との間に接続され、前記ＮＭＯＳトランジスタは前記第１インバータの出力端と前記接地電圧との間に接続される。
前記第２インバータの出力端の電圧が前記電源電圧から前記接地電圧に遷移する時間は前記キャパシタのキャパシタンスによって決定される。前記キャパシタは、ＮＭＯＳトランジスタで実現される。
【発明の効果】
【００１０】
本発明に係るＮＭＯＳキャパシタのキャパシタンスは、オフ電流の量により変動する。したがって、ＮＭＯＳキャパシタを備える感知増幅器ドライバは、オフ電流の量により感知増幅器イネーブル信号の活性化時点を遅延させることができる。
このように、前記感知増幅器ドライバはオフ電流の量により感知増幅器イネーブル信号の活性化時点を制御できるので、感知増幅器イネーブル信号に応答して活性化される感知増幅器の性能は向上する。
【発明を実施するための最良の形態】
【００１１】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施の形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面に基づき、本発明の望ましい実施の形態を説明することにより本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
【００１２】
図２は、一般的な感知増幅器ドライバを備える半導体装置のブロック図である。図２を参照すれば、半導体装置２００はメモリセルアレイ２０１、感知増幅器ドライバ２５０、及び感知増幅器２７０を備える。
メモリセルアレイ２０１は、第１メモリブロック２１０及び第２メモリブロック２３０を備える。メモリセルアレイ２０１は、複数のトランジスタ２１１-１、２１１-２、２１１-３、…、２１１-ｎ、２１９-１、２１９-２、２１６-９、…、２１９-ｎと複数のデータ貯蔵回路２１５-１、２１５-２、２１５-３、…、２１５-ｎとを備える。
【００１３】
図２に示されたメモリセルアレイ２０１は、行方向にオフ電流Ｉｏｆｆの影響を最も大きく受けられる構造であると仮定する。
各データ貯蔵回路２１５-１、２１５-２、２１５-３、…、２１５-ｎは、二つのインバータで構成されるラッチにより実現することができる。各インバータは直列に接続された一つのＰＭＯＳトランジスタ及び一つのＮＭＯＳトランジスタより構成される周知のＣＭＯＳインバータで実現される。
【００１４】
感知増幅器ドライバ２５０は、クロック信号ＣＫを受信し、所定時間の経過後に感知増幅器２７０をイネーブルさせるための感知増幅器イネーブル信号ＳＥＮＳＥを発生させる。
感知増幅器２７０は、感知増幅器イネーブル信号ＳＥＮＳＥに応答してビットラインＢＬと相補ビットラインＢＬＢとの間の電圧差を感知し、その電圧差を増幅する。
【００１５】
例えば、ビットラインＢＬの電圧ＶＢＬ及び相補ビットラインＢＬＢの電圧ＶＢＬＢがそれぞれ電源電圧ＶＤＤにプリチャージされており、各ノード２１７-１、２１３-２、２１３-３、…、２１３-ｎの電圧が０Ｖであり、各ノード２１３-１、２１７-２、２１７-３、…、２１７-ｎの電圧が電源電圧ＶＤＤであると仮定する。
複数のワードラインＷＬ１、ＷＬ２、ＷＬ３、…、ＷＬｎのうちワードラインＷＬ１だけが活性化されれば、相補ビットラインＢＬＢの電圧ＶＢＬＢは数式１のように示される。
【００１６】
［数１］
ＶBLB＝ＶＤＤ−ΔＶ１
【００１７】
ここで、ΔＶ１はオン電流Ｉｄｓａｔによる電圧降下を示す。オン電流Ｉｄｓａｔはトランジスタ２１９-１とインバータＩＮ１のＮＭＯＳトランジスタとを介して接地電圧側に流れる。したがって、電圧降下の大きさ(ΔＶ１)はオン電流Ｉｄｓａｔによって決定される。
また、この場合、ビットラインＢＬの電圧ＶＢＬは数式２のように示される。
【００１８】
［数２］
ＶBL＝ＶＤＤ−ΔＶ２
【００１９】
ここで、ΔＶ２はオフ電流Ｉｏｆｆによる電圧降下を示す。この場合、第２メモリブロック２３０の各トランジスタ２１１-２、２１１-３、…、２１１-ｎを介して流れる各オフ電流Ｉｏｆｆの量は全て等しいと仮定する。
オフ電流Ｉｏｆｆは、各トランジスタ２１１-２、２１１-３、…、２１１-ｎ（ここで、ｎは整数）及び各インバータＩＮ２のＮＭＯＳトランジスタを介して接地電圧側に流れる。したがって、ΔＶ２の大きさはオフ電流Ｉｏｆｆによって決定される。ここで第１メモリブロック２１０は活性化されたブロックを示し、第２メモリブロック２３０は非活性化されたブロックを示す。
【００２０】
感知増幅器ドライバ２５０は、ワードラインＷＬ１の活性化後にビットラインＢＬの電圧ＶＢＬと相補ビットラインＢＬＢの電圧ＶＢＬＢとの間に数式３で示される電圧差ＶＤが発生する場合、感知増幅器イネーブル信号ＳＥＮＳＥを発生させる。
【００２１】
［数３］
ＶＤ＝ＶBL−ＶBLB＝ΔＶ１−ΔＶ２
【００２２】
したがって、半導体装置の性能(例えば、データアクセス時間)は電圧差ＶＤの発生に必要な時間によって決定される。ここで電圧差ＶＤは半導体装置のマージンを示す。
ディープサブミクロン技術を用いてトランジスタを製造する場合、トランジスタのスレショルド電圧が減少すれば、オン電流Ｉｄｓａｔの増加と共にオフ電流Ｉｏｆｆも増加する。
【００２３】
したがって、高温及び高速工程ではオフ電流Ｉｏｆｆがオン電流Ｉｄｓａｔより相対的に多く増加するので、電圧差ＶＤの発生時間は増加する。したがって、高温及び高速工程により製造されたトランジスタを備える半導体装置のマージンは低下する。
【００２４】
図３は、図２に示された感知増幅器ドライバの入出力波形を示すタイミング図である。図３を参照すれば、時間Ｔは、ワードラインＷＬ１の活性化後に感知増幅器イネーブル信号ＳＥＮＳＥが活性化されるまでにかかる時間を示す。時間Ｔは半導体装置の製造メーカが定めることであって、その時間は一定である。
【００２５】
例えば、１００ｍｖの電圧差ＶＤの発生に必要な時間Ｔが１００ｍｓであると仮定すると、オフ電流Ｉｏｆｆの増加によって１００ｍｖの電圧差ＶＤが発生するのに必要な時間が１５０ｍｓに増加する場合でも、従来の感知増幅器イネーブル信号ＳＥＮＳＥはワードラインＷＬ１の活性化後、１００ｍｓ後に無条件活性化される。
【００２６】
したがって、ビットラインＢＬの電圧ＶＢＬと相補ビットラインＢＬＢの電圧ＶＢＬＢとが十分にエバリュエーションされていない状態で感知増幅器２７０が活性化されるので、感知増幅器２７０は、ビットラインＢＬ上のデータ及び相補ビットラインＢＬＢ上のデータを正確に検出できない場合もある。したがって、感知増幅器２７０の性能が低下する。
【００２７】
図４は、図２に示された感知増幅器ドライバのブロック図である。図４を参照すれば、感知増幅器ドライバ２５０は複数のインバータ２５１乃至２５８が直列に接続され、クロック信号ＣＫをバッファリングして感知増幅器イネーブル信号ＳＥＮＳＥを発生させる。
ここで、各インバータ２５３及び２５５は、論理ハイから論理ローへの遷移時間を所定時間だけ遅延させ、遅延された信号を各出力端に出力する。この遅延時間は各インバータ２５３及び２５５を製造する時点で決定される。
【００２８】
図５は、図４に示された各インバータ２５３及び２５５の具体的な回路図である。図４及び５を参照すれば、入力信号ＣＫ’は、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１の各ゲートに入力され、電源電圧ＶＤＤと接地電圧ＶＳＳとの間には複数のトランジスタＰ１、Ｎ１、Ｎ２、Ｎ３、及びＮ４が直列に接続される。
【００２９】
また、電源電圧ＶＤＤは、ＮＭＯＳトランジスタＮ２、Ｎ３、及びＮ４のゲートに入力される。ＮＭＯＳトランジスタで実現される各キャパシタＣ１及びＣ２はインバータ２５３の出力端ＮＯＤに接続される。したがって、論理ハイから論理ローへの遷移時間は直列に接続されたＮＭＯＳトランジスタＮ２、Ｎ３、及びＮ４によるターンオン抵抗値とキャパシタＣ１及びＣ２によるキャパシタンスによって決定される。
【００３０】
図６は、ＭＯＳトランジスタで実現されるＭＯＳキャパシタを示す。図６を参照すれば、ＮＭＯＳトランジスタのドレインとソースとは互いに接続される。ＮＭＯＳトランジスタのゲートがエバリュエーションのためのノードとして使われれば、ＮＭＯＳトランジスタのゲートとソースとの間に存在するキャパシタンス及びＮＭＯＳトランジスタのゲートとドレインとの間に存在するキャパシタンスの影響によりＮＭＯＳトランジスタのゲートのエバリュエーションにはＲＣ遅延が発生する。
【００３１】
図７は、図６に示されたＭＯＳキャパシタのゲート/ソース電圧の変化によるＭＯＳキャパシタンスの変化を示すシミュレーション図である。図６及び図７を参照すれば、ソース電圧Ｖｓが等しい場合、ゲート電圧Ｖｇが大きいほどＮＭＯＳキャパシタのキャパシタンスＣは増加する。そして、ゲート電圧Ｖｇが等しい場合、ソース電圧Ｖｓが小さいほどＮＭＯＳキャパシタのキャパシタンスＣは増加する。
【００３２】
図８は、本発明の実施の形態によるオフ電流により影響を受けるＭＯＳキャパシタを有する感知増幅器ドライバを備える半導体装置を示す。図８を参照すれば、少なくとも一つのＭＯＳキャパシタ６０２３、６０２５はインバータ６０２１の出力端とダミービットラインＤＢＬとの間に接続される。
【００３３】
図８を参照すれば、半導体装置３００は、メモリセルアレイ４００、ダミーメモリセルアレイ５００、感知増幅器ドライバ６００、及び感知増幅器７００を備える。
メモリセルアレイ４００は、説明の都合上、一つのビットラインＢＬと一つの相補ビットラインＢＬＢとに接続されたメモリセルだけを図示する。ここで、各メモリセルはインバータで構成される各貯蔵回路４１１１、４１１２、４１１３、…で実現される。
【００３４】
プリチャージ回路４１０は、ビットラインＢＬと相補ビットラインＢＬＢとの間に接続され、プリチャージ制御信号ＰＲＥに応答してビットラインＢＬと相補ビットラインＢＬＢとを所定電圧にプリチャージする。
ノード４２１１、４３１２、４３１３の電圧は電源電圧ＶＤＤであり、ノード４３１１、４２１２、４２１３の電圧は接地電圧ＶＳＳである。そして、トランジスタ４４１１にはオン電流Ｉｄｓａｔが流れ、各トランジスタ４０１２、４０１３、…にはオフ電流Ｉｏｆｆ１２、Ｉｏｆｆ１３、…が流れる。ここでワードラインＷＬ１だけが活性化されると仮定する。
【００３５】
ダミーメモリセルアレイ５００は、ダミービットラインＤＢＬ、相補ダミービットラインＤＢＬＢ、複数のダミーワードラインＤＷＬ１、ＤＷＬ２、ＤＷＬ３、…、複数のトランジスタ５０１１、５０１２、５０１３、…、及び５４１１、５４１２、５４１３、…、及び複数のメモリセル５１１１、５１１２、５１１３、…を備える。
複数のダミーワードラインＤＷＬ１、ＤＷＬ２、ＤＷＬ３、…のそれぞれは接地電圧に接続される。そして、ダミービットラインＤＢＬ及び相補ダミービットラインＤＢＬＢは半導体装置３００がプリチャージ動作をする場合、電源電圧ＶＤＤにプリチャージする。
【００３６】
各ノード５２１１、５２１２、５２１３、…の電圧は０Ｖであり、各ノード５３１１、５３１２、５３１３、…の電圧は電源電圧ＶＤＤと等しく、ダミービットラインＤＢＬに接続された各ゲートトランジスタ５０１１、５０１２、５０１３、…には各オフ電流Ｉｏｆｆ１、Ｉｏｆｆ２、Ｉｏｆｆ３、…が流れる。
【００３７】
各ゲートトランジスタ５０１１、５０１２、５０１３、…のゲートは対応する各ダミーワードラインＤＷＬ１、ＤＷＬ２、ＤＷＬ３、…に接続され、各ゲートトランジスタ５０１１、５０１２、５０１３、…はダミービットラインＤＢＬと各ノード５２１１、５２１２、５２１３、…との間に接続される。
ダミービットラインＤＢＬの電圧ＳＡＤＣは、各ゲートトランジスタ５０１１、５０１２、５０１３、…に流れる各オフ電流Ｉｏｆｆ１、Ｉｏｆｆ２、Ｉｏｆｆ３、…による電圧降下によって決定される。すなわち、ダミービットラインＤＢＬの電圧ＳＡＤＣは数式４のように示される。
【００３８】
［数４］
ＳＡＤＣ＝ＶＤＤ−ΔＶ３
【００３９】
ここで、ΔＶ３は各ゲートトランジスタ５０１１、５０１２、５０１３、…を介して流れる各オフ電流Ｉｏｆｆ１、Ｉｏｆｆ２、Ｉｏｆｆ３、…の和による電圧降下を示す。ΔＶ３はΔＶ２と実質的に同一であるか類似していることが望ましい。
感知増幅器ドライバ６００は、クロック信号ＣＫを受信し、バッファリングしてダミービットラインＤＢＬの電圧ＳＡＤＣに基づいて感知増幅器７００をイネーブルさせるための感知増幅器イネーブル信号ＳＥＮＳＥの活性化時点を制御する。
【００４０】
感知増幅器ドライバ６００は、直列に接続された複数のインバータ６０１７、６０１９、６０２１及び６０２７、電源供給回路６０２５、及び少なくとも一つのキャパシタ６０２３、６０２５を備える。
複数のインバータのうち少なくとも一つの第１インバータ６０１９は接地電圧ＶＳＳとダミービットラインＤＢＬの電圧ＳＡＤＣ間でスイングすることが望ましい。すなわち、ＰＭＯＳトランジスタＰ６０１９はダミービットラインＤＢＬと第１インバータ６０１９の出力端との間に接続され、ＮＭＯＳトランジスタＮ６０１９は第１インバータ６０１９の出力端と接地電圧ＶＳＳとの間に接続される。したがって、インバータ６０１９の出力端のプルアップレベルはダミービットラインＤＢＬの電圧ＳＡＤＣである。
【００４１】
第２インバータ６０２１は、ＰＭＯＳトランジスタＰ６０２１とトランジスタ群Ｎ６０２１とを備え、トランジスタ群Ｎ６０２１は直列に接続された複数のＮＭＯＳトランジスタを備える。ＰＭＯＳトランジスタＰ６０２１は、電源電圧ＶＤＤとインバータ６０２１の出力端との間に接続され、トランジスタ群Ｎ６０２１はインバータ６０２１の出力端と接地電圧との間に接続される。
トランジスタ群Ｎ６０２１は、インバータ６０２１の出力信号が論理ハイから論理ローに遷移する時間を遅延させるためのものであって、直列に接続された複数のＮＭＯＳトランジスタの個数は設計仕様によって可変される。
【００４２】
電源供給回路はＰＭＯＳトランジスタ６０２５で実現され、ＰＭＯＳトランジスタ６０２５は電源電圧ＶＤＤとインバータ６０２１の出力端との間に接続され、クロック信号ＣＫはＰＭＯＳトランジスタ６０２５のゲートに入力される。ＰＭＯＳトランジスタ６０２５は、クロック信号ＣＫの状態に基づいてインバータ６０２１の出力端を電源電圧ＶＤＤにプルアップさせる。
ＰＭＯＳトランジスタＰ６０２１のチャンネル幅とチャンネル長との比はＰＭＯＳトランジスタ６０２５のチャンネル幅とチャンネル長との比より遥かに小さいことが望ましい。
【００４３】
ＮＭＯＳトランジスタ６０２３のソースとドレインとはダミービットラインＤＢＬに接続され、ＮＭＯＳトランジスタ６０２３のゲートは第２インバータ６０２１の出力端に接続される。したがって、ＮＭＯＳキャパシタ６０２３は、ダミービットラインＤＢＬと第２インバータ６０２１の出力端との間に接続されてＭＯＳキャパシタを形成する。
ＮＭＯＳトランジスタ６０２５のソースとドレインとはダミービットラインＤＢＬに接続され、ＮＭＯＳトランジスタ６０２５のゲートは第２インバータ６０２１の出力端に接続される。したがって、ＮＭＯＳキャパシタ６０２５はダミービットラインＤＢＬと第２インバータ６０２１の出力端との間に接続されてＭＯＳキャパシタを形成する。
【００４４】
インバータ６０２７は、インバータ６０２１の出力信号を受信し、反転させて感知増幅器イネーブル信号ＳＥＮＳＥを発生させる。インバータ６０２７の出力信号ＳＥＮＳＥが論理ローから論理ハイに遷移する時間はトランジスタ群Ｎ６０２１及び第２インバータ６０２１の出力端に接続された二つのキャパシタ６０２３、６０２５のキャパシタンスの影響を大きく受ける。
【００４５】
感知増幅器７００は、感知増幅器イネーブル信号ＳＥＮＳＥに応答してビットラインＢＬと相補ビットラインＢＬＢとの電圧差を感知して増幅する。
まず、プリチャージ段階におけるダミービットラインＤＢＬの電圧ＳＡＤＣは電源電圧ＶＤＤにプリチャージされたと仮定する。
【００４６】
エバリュエーション段階におけるダミービットラインＤＢＬの電圧ＳＡＤＣがオフ電流の影響をほとんど受けない場合(例えば、低温及び低速工程)、ダミービットラインＤＢＬの電圧ＳＡＤＣは電源電圧ＶＤＤレベルを維持するので、各キャパシタ６０２３、６０２５のキャパシタンスは小さくなる。したがって、クロック信号ＣＫの論理ローから論理ハイへの遷移時に第２インバータ６０２１の出力信号は、論理ハイから論理ローに速く遷移(またはエバリュエーション)する。
【００４７】
しかし、エバリュエーション段階でダミービットラインＤＢＬの電圧ＳＡＤＣがオフ電流の影響を相当に受ける場合(例えば、高温及び高速工程)、ダミービットラインＤＢＬの電圧ＳＡＤＣは電源電圧ＶＤＤより低い電圧に減少するので、各キャパシタ６０２３、６０２５のキャパシタンスは増加する。したがって、クロック信号ＣＫの論理ローから論理ハイへの遷移時に第２インバータ６０２１の出力信号は論理ハイから論理ローに徐々に遷移(またはエバリュエーション)する。
【００４８】
すなわち、各トランジスタ５０１１、５０１２、５０１３、…に流れる各オフ電流Ｉｏｆｆ１、Ｉｏｆｆ２、Ｉｏｆｆ３、…が増加するほどダミービットラインＤＢＬの電圧ＳＡＤＣは電源電圧ＶＤＤより低い電圧に減少する。
そして、各トランジスタ５０１１、５０１２、５０１３、…に流れる各オフ電流Ｉｏｆｆ１、Ｉｏｆｆ２、Ｉｏｆｆ３、…が増加するほど各キャパシタ６０２３、６０２５のキャパシタンスは大きくなる。したがって、第２インバータ６０２１の出力信号が論理ハイから論理ローに遷移(またはエバリュエーション)する時間は増加する。
【００４９】
したがって、感知増幅器ドライバ６００がクロック信号ＣＫをバッファリングする時間は各トランジスタ５０１１、５０１２、５０１３、…に流れる各オフ電流Ｉｏｆｆ１、Ｉｏｆｆ２、Ｉｏｆｆ３、…の和に比例する。
したがって、本発明に係る感知増幅器ドライバ６００は、ビットラインＢＬに流れるオフ電流Ｉｏｆｆ１２、Ｉｏｆｆ１３、…の増加によって１００ｍｖの電圧差ＶＤの発生に必要な時間が１００ｍｓから１５０ｍｓに増加しても１５０ｍｓ後に感知増幅器イネーブル信号ＳＥＮＳＥを活性化さることができる。
【００５０】
したがって、ビットラインＢＬの電圧ＶＢＬと相補ビットラインＢＬＢの電圧ＶＢＬＢとが仕様で要求する充分な電圧にエバリュエーションされた後、感知増幅器７００は感知増幅器イネーブル信号ＳＥＮＳＥに応答して活性化される。その結果、感知増幅器７００はビットラインＢＬ上のデータ及び相補ビットラインＢＬＢ上のデータを正確に検出できるので、感知増幅器７００のマージンは増加する。
【００５１】
図９は、図６に示されたキャパシタのゲート/ソース電圧の変化によるキャパシタンスの変化をシリコンで測定したデータを示す。
図６及び９を参照すれば、曲線Ａは、ソース電圧、ドレイン電圧、及び基板電圧Ｖｂが全て接地電圧である場合、ゲート電圧Ｖｇの変化によるキャパシタンスの大きさ変化を示す。
【００５２】
曲線Ｂは、ソース電圧とドレイン電圧が０.６Ｖであり、基板電圧Ｖｂが接地電圧である場合、またはソース電圧とドレイン電圧が接地電圧であり、基板電圧Ｖｂが-０.６Ｖである場合、ゲート電圧Ｖｇの変化によるキャパシタンスの大きさ変化を示す。
曲線Ｃは、ソース電圧とドレイン電圧が１.２Ｖであり、基板電圧Ｖｂが接地電圧である場合、ソース電圧とドレイン電圧が接地電圧であり、基板電圧Ｖｂが-１．２Ｖである場合、ゲート電圧Ｖｇの変化によるキャパシタンスの大きさ変化を示す。
ゲート電圧Ｖｇが０.４Ｖ乃至０.６Ｖである場合、図８に示されたキャパシタ６０２３、６０２５のキャパシタンスＣはソース電圧によって大きく変動する。
【００５３】
図１０は、図６に示されたキャパシタのゲート/ソース電圧の変化によるキャパシタンスの比を示す。図６、図８及び図１０を参照すれば、ソース電圧Ｖｓが１.２Ｖであり、ゲート電圧Ｖｇが０.４Ｖである場合、キャパシタンスＭＯＳＣは２ｆＦであり、ソース電圧Ｖｓが０.６Ｖあり、ゲート電圧Ｖｇが０.４Ｖである場合、キャパシタンスＭＯＳＣは６.５ｆＦである。ここで、２ｆＦを１００％とした時に６.５ｆＦは３２５％である。
【００５４】
また、ソース電圧Ｖｓが１.２Ｖであり、ゲート電圧Ｖｇが０.５Ｖである場合、キャパシタンスＭＯＳＣは８ｆＦであり、ソース電圧Ｖｓが０.６Ｖであり、ゲート電圧Ｖｇが０.５Ｖである場合、キャパシタンスＭＯＳＣは１０ｆＦである。したがって、８ｆＦを１００％とした時に１０ｆＦは１２５％である。
【００５５】
本発明は添付した図面に示された一実施の形態に基づいて説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他実施の形態が可能である。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によってのみ決まるべきである。
【産業上の利用可能性】
【００５６】
本発明に係る感知増幅器ドライバは半導体装置に使用することができる。
【図面の簡単な説明】
【００５７】
【図１】半導体メモリ装置に使われる一般的なメモリセルを示す図である。
【図２】一般的な感知増幅器ドライバを備える半導体装置のブロック図である。
【図３】図２に示された感知増幅器ドライバの入出力波形を示すタイミング図である。
【図４】図２に示された感知増幅器ドライバのブロック図である。
【図５】図４に示されたインバータの具体的な回路図である。
【図６】ＭＯＳトランジスタで実現されるＭＯＳキャパシタを示す。
【図７】図６に示されたＭＯＳキャパシタのゲート/ソース電圧の変化によるＭＯＳキャパシタンスの変化を示すシミュレーション図である。
【図８】本発明の実施の形態によるオフ電流により影響を受けるＭＯＳキャパシタを有する感知増幅器ドライバを備える半導体装置を示す図である。
【図９】図６に示されたＭＯＳキャパシタのゲート/ソース電圧の変化によるＭＯＳキャパシタンスの変化をシリコンで測定したデータを示す図である。
【図１０】図６に示されたＭＯＳキャパシタのゲート/ソース電圧の変化によるＭＯＳキャパシタンスの比を示す図である。
【符号の説明】
【００５８】
３００    半導体装置
４００    メモリセルアレイ
５００    ダミーメモリセルアレイ
６００    感知増幅器ドライバ
７００    感知増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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