(57)【要約】【課題】ノーマリーオフ特性を得やすく、ゲート電極に電圧を印加しない状態でドレイン電極に電圧を印加すると、ドレイン電流が流れてしまうのを抑制できる半導体装置を提供する。【解決手段】N＋型Si基板10とN−型Siエピタキシャル領域20からなる半導体基体中に設けられる第１導電型のN型Siドレイン領域と、該ドレイン領域内に形成される第１導電型のN＋型Siソース領域40と、同じくドレイン領域内に形成される、前記半導体基体よりもバンドギャップの大きい半導体材料を用いて形成される第２導電型のP＋型SiCゲート領域30とを少なくとも有する構成。【選択図】    図１
2005051041.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体中に設けられる第１導電型のドレイン領域と、該ドレイン領域内に形成される第１導電型のソース領域と、同じく前記ドレイン領域内に形成される、前記半導体基体よりもバンドギャップの大きい半導体材料を用いて形成される第２導電型のゲート領域と、を少なくとも有することを特徴とする半導体装置。
【請求項２】
前記ドレイン領域内に溝が形成され、該溝内に前記ゲート領域が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基体をシリコン半導体、前記ゲート領域を炭化珪素半導体、を用いて形成したことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記半導体基体を炭化珪素半導体、前記ゲート領域をガリウムナイトライド半導体、を用いて形成したことを特徴とする請求項１または２記載の半導体装置。
【請求項５】
半導体基体中に設けられるＮ型のドレイン領域と、該ドレイン領域内に形成されるＮ型のソース領域と、同じく前記ドレイン領域内に形成される、前記半導体基体とは異なるポリタイプの半導体材料、もしくは前記半導体基体とは別の半導体材料を用いて形成されるＰ型のゲート領域と、を少なくとも有する半導体装置において、
前記ゲート領域を形成する半導体材料がＰ型に最も高濃度になったとき形成されるフェルミ準位が、前記半導体基体がＰ型に最も高濃度になったとき形成されるフェルミ準位よりも、エネルギー的に低い位置に形成されることを特徴とする半導体装置。
【請求項６】
前記半導体基体をポリタイプが六方晶型の炭化珪素半導体、前記ゲート領域をポリタイプが立方晶型の炭化珪素半導体、を用いて形成したことを特徴とする請求項５記載の半導体装置。
【請求項７】
半導体基体中に設けられるＰ型のドレイン領域と、該ドレイン領域内に形成されるＰ型のソース領域と、同じく前記ドレイン領域内に形成される、前記半導体基体とは異なるポリタイプの半導体材料、もしくは前記半導体基体とは別の半導体材料を用いて形成されるＮ型のゲート領域と、を少なくとも有する半導体装置において、
前記ゲート領域を形成する半導体材料がＮ型に最も高濃度になったとき形成されるフェルミ準位が、前記半導体基体がＮ型に最も高濃度になったとき形成されるフェルミ準位よりも、エネルギー的に高い位置に形成されることを特徴とする半導体装置。
【請求項８】
前記半導体基体をポリタイプが立方晶型の炭化珪素半導体、前記ゲート領域を多結晶シリコン半導体、を用いて形成したことを特徴とする請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
シリコン（以下Si）半導体で作製したJFET（Junction Field Effect Transistor）の一例について説明する。  
この半導体装置においては、高濃度N＋型Si基板上に、N−型エピタキシャル領域が形成されている。このN−型エピタキシャル領域の表層にはN＋型ソース領域が配置され、同じく該エピタキシャル領域の表層にはP＋型ゲート領域が設けられている。また、N＋型ソース領域とP＋型ゲート領域の表面には、それぞれソース電極とベース電極が設けられている。さらに、Si基板の裏面にはドレイン電極が形成されている。なお、Si基板の表面には、表面や接合表面の保護、安定化の作用をする層間膜が設けられている。  
この高耐圧、大電流用のJFETは、ゲート電極に印加する電圧を変えることにより、ドレイン電極からソース電極へと流れるドレイン電流を制御するものである。
【０００３】
【特許文献１】特開２００２−１８５０１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の従来のJFETは、ゲート領域とエピタキシャル領域との接合における静電ポテンシャルが小さく、ノーマリーオン特性となりやすい。即ちゲート電極に電圧を印加しない状態でドレイン電極に電圧を印加すると、ドレイン電流が流れてしまうという課題があった。  
本発明の目的は、上記の課題を解決し、ノーマリーオフ特性を得やすい半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、半導体基体中に設けた第１導電型のドレイン領域と、該ドレイン領域内に設けた第１導電型のソース領域と、ドレイン領域内に、半導体基体よりもバンドギャップの大きい半導体材料を用いて設けた第２導電型のゲート領域と有する構成になっている。
【発明の効果】
【０００６】
本発明によれば、ノーマリーオフ特性を得やすく、ゲート電極に電圧を印加しない状態でドレイン電極に電圧を印加すると、ドレイン電流が流れてしまうのを抑制できる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、この発明の実施の形態を図面に従って説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、本実施の形態では、すべてコレクタ電極を半導体基板裏面に形成し、エミッタ電極を基板表面に配置して電流を素子内部に縦方向に流す構造の炭化珪素半導体装置で説明する。しかしながら、例えばコレクタ電極をエミッタ電極と同じく基板表面に配置して、電流を横方向に流す構造でもよい。  
また、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【０００８】
（実施の形態1）
図1は本発明による半導体装置の第1の実施の形態を示している。  
N＋型Si基板10上にN−型Siエピタキシャル領域20が積層され、これらのN＋型Si基板10とN−型Siエピタキシャル領域20により半導体基体が構成され、ドレイン領域が形成されている。そして、Siエピタキシャル領域20の表層の所定領域には、N＋型Siからなるソース領域40が形成されている。同じくSiエピタキシャル領域20の表層には所定深さを有する溝180が形成され、溝180内にはP＋型炭化珪素（以下SiC）半導体からなるゲート領域30が形成されている。そして、N＋型Siからなるソース領域40とP＋型SiCからなるゲート領域30の表面には、それぞれソース電極60とゲート電極70が設けられている。なお、50は層間絶縁膜であり、表面や接合界面の保護、安定化の作用をする。
【０００９】
この半導体装置は、ソース電極60を接地しドレイン電極80に正の電圧Vdを印加して使用する。ゲート電極70の電位が接地されているときには、Siエピタキシャル領域20に形成されるチャネル領域190は、P＋型SiCからなるゲート領域30とSiエピタキシャル領域20との接合に生じる静電ポテンシャルにより空乏化される。このとき、ゲート領域30はP＋型SiCで形成されているため、Siエピタキシャル領域20との接合に生じる静電ポテンシャルは2.5〜2.8（eV）程度である。これはゲート領域をSiで形成した場合（1eV程度）と比べて2倍以上も大きい。その結果、チャネル領域190が容易に空乏化され、従来の構造に比べノーマリーオフ特性を得やすいという特長がある。  
そして、ゲート電極70の電位が接地されているときには素子の耐圧は、P＋型SiCからなるゲート領域30とSiエピタキシャル領域20との逆方向特性により主に決定されるから、ドレイン耐圧が大きい。一方で、ドレイン-ソース間に電圧を印加した状態でゲート電極70に正電圧を印加すると、P＋型SiCからなるゲート領域30とSiエピタキシャル領域20との接合に生じる静電ポテンシャルが小さくなる。その結果、N＋型Siソース領域40からSiエピタキシャル領域20へと電子が注入され、それらの電子はN＋型Si基板10を経てドレイン電流となる。つまり、ドレイン電流導通時においては、従来と同様に動作可能である。
【００１０】
以上説明したように本実施の形態では、N＋型Si基板10とN−型Siエピタキシャル領域20からなる半導体基体中に設けられる第１導電型例えばN型のドレイン領域と、該ドレイン領域内に形成される第１導電型のN＋型Siソース領域40と、同じくドレイン領域内に形成される、前記半導体基体よりもバンドギャップの大きい半導体材料を用いて形成される第２導電型のP＋型SiCゲート領域30とを少なくとも有するという構成になっている。このような構成により、同じ半導体材料を用いてドレイン領域とゲート領域30を形成する場合に比べて、ゲート領域30とドレイン領域との接合における静電ポテンシャルをより大きくできるため、ノーマリーオフ特性を得やすい。  
また、ドレイン領域内に溝180が形成され、該溝180内にゲート領域30が形成されている。このように溝180を形成することでゲート領域30をドレイン領域内により深く形成できるから、静電ポテンシャルがドレイン領域に及ぶ領域をより大きくとることができ、ノーマリーオフ特性を得やすい。  
また、前記半導体基体をSi半導体、ゲート領域30をSiC半導体を用いて形成した。このようにゲート領域30に、Si半導体よりもワイドバンドギャップを有するSiC半導体を用いることができるから、ゲート領域30をSi半導体で形成するよりも静電ポテンシャルを大きくでき、ノーマリーオフ特性を得やすい。  
（実施の形態2）
図2は本発明による半導体装置の第2の実施の形態を示している。  
P＋型SiC基板90上にP−型SiCエピタキシャル領域100が積層され、これらのP＋型SiC基板90とP−型SiCエピタキシャル領域100により半導体基体が構成され、ドレイン領域が形成されている。そして、SiCエピタキシャル領域100の表層の所定領域にはP＋型SiCからなるソース領域120が形成されている。同じくSiCエピタキシャル領域100の表層には所定深さを有する溝180が形成され、溝180内にはN＋型ガリウムナイトライド（以下GaN）半導体からなるゲート領域110が形成されている。そして、P＋型SiCからなるソース領域120とN＋型GaNからなるゲート領域110の表面には、それぞれソース電極60とゲート電極70が設けられている。なお、50は層間絶縁膜であり、表面や接合界面の保護、安定化の作用をする。
【００１１】
この半導体装置は、ソース電極60を接地しドレイン電極80に正の電圧Vdを印加して使用する。ゲート電極70の電位が接地されているときには、SiCエピタキシャル領域100に形成されるチャネル領域190は、N＋型GaNからなるゲート領域110とSiCエピタキシャル領域100との接合に生じる静電ポテンシャルにより空乏化される。このとき、ゲート領域110はN＋型GaNで形成されているため、SiCエピタキシャル領域100との接合に生じる静電ポテンシャルは4.5（eV）程度である。これはゲート領域をSiCで形成した場合（3.0eV程度）と比べて1.5（eV）程度も大きい。その結果、チャネル領域190が容易に空乏化され、従来の構造に比べノーマリーオフ特性を得やすいという特長がある。  
そして、ゲート電極70の電位が接地されているときには素子の耐圧は、N＋型GaNからなるゲート領域110とSiCエピタキシャル領域100との逆方向特性により主に決定されるから、ドレイン耐圧が大きい。一方で、ドレイン-ソース間に電圧を印加した状態でゲート電極70に負電圧を印加すると、N＋型GaNからなるゲート領域110とSiCエピタキシャル領域100との接合に生じる静電ポテンシャルが小さくなる。その結果、P＋型SiC基板90からSiCエピタキシャル領域100へと注入された正孔は、P＋型SiCソース領域120に達し、ソース電極60を経てドレイン電流となる。つまり、ドレイン電流導通時においては、従来と同様に動作可能である。
【００１２】
上記のように本実施の形態では、半導体基体をSiC半導体、ゲート領域110をGaN半導体を用いて形成した。このようにゲート領域110に、SiC半導体よりもワイドバンドギャップを有するGaN半導体を用いることができるから、ゲート領域110をSiC半導体で形成するよりも静電ポテンシャルを大きくでき、ノーマリーオフ特性を得やすい。  
また、P＋型SiC基板90とP−型SiCエピタキシャル領域100からなる半導体基体中に設けられるP型のドレイン領域と、該ドレイン領域内に形成されるP型のソース領域120と、同じくドレイン領域内に形成される、前記半導体基体とは別の半導体材料（もしくは前記半導体基体とは異なるポリタイプの半導体材料。実施の形態3参照）を用いて形成されるN型のGaNゲート領域110とを少なくとも有する半導体装置において、ゲート領域110を形成する半導体材料がN型に最も高濃度になったとき形成されるフェルミ準位が、前記半導体基体がN型に最も高濃度になったとき形成されるフェルミ準位よりも、エネルギー的に高い位置に形成される。このような構成によりゲート領域110を、ドレイン領域と同じ半導体基体で形成するよりも静電ポテンシャルを大きくできるから、ノーマリーオフ特性を得やすい。  
また、前記半導体基体をポリタイプが立方晶型のSiC半導体、ゲート領域110を多結晶Si半導体を用いて形成することが可能である。これによりゲート領域110に、多結晶Si半導体を用いることができるから、ゲート領域110を立方晶型のSiC半導体で形成するよりも静電ポテンシャルを大きくでき、ノーマリーオフ特性を得やすい。
【００１３】
（実施の形態3）
図3は本発明による半導体装置の第3の実施の形態を示している。  
N＋型4H-SiC基板130上にN−型4H-SiCエピタキシャル領域140が積層され、これらのN＋型4H-SiC基板130とN−型4H-SiCエピタキシャル領域140により半導体基体が構成され、ドレイン領域が形成されている。そして、4H-SiCエピタキシャル領域140の表層の所定領域には、N＋型4H-SiCからなるソース領域160が形成されている。同じく4H-SiCエピタキシャル領域140の表層には所定深さを有する溝180が形成され、溝180内にはP＋型3C-SiCからなるゲート領域150が形成されている。そして、N＋型4H-SiCからなるソース領域160とP＋型3C-SiCからなるゲート領域150の表面には、それぞれソース電極60とゲート電極70が設けられている。なお、50は層間絶縁膜であり、表面や接合界面の保護、安定化の作用をする。
【００１４】
この半導体装置は、ソース電極60を接地しドレイン電極80に正の電圧Vdを印加して使用する。ゲート電極70の電位が接地されているときには、4H-SiCエピタキシャル領域140に形成されるチャネル領域190は、P＋型3C-SiCからなるゲート領域150と4H-SiCエピタキシャル領域140との接合に生じる静電ポテンシャルにより空乏化される。このとき、P＋型ゲート領域150を形成する3C-SiCは、P型に最も高濃度になったとき形成されるフェルミ準位が、4H-SiCがP型に最も高濃度になったとき形成されるフェルミ準位よりも、エネルギー的に0.2（eV）程度低い位置に形成される。このため、ゲート領域150と4H-SiCエピタキシャル領域140との接合に生じる静電ポテンシャルは、ゲート領域150に4H-SiCを用いたときよりも0.2（eV）程度大きくなる。その結果、チャネル領域190がより空乏化され、従来の構造に比べノーマリーオフ特性を得やすいという特長がある。  
そして、ゲート電極70の電位が接地されているときには素子の耐圧は、P＋型3C-SiCからなるゲート領域150と4H-SiCエピタキシャル領域140との逆方向特性により主に決定されるから、ドレイン耐圧が大きい。一方で、ドレイン-ソース間に電圧を印加した状態でゲート電極70に正電圧を印加すると、P＋型3C-SiCからなるゲート領域150と4H-SiCエピタキシャル領域140との接合に生じる静電ポテンシャルが小さくなる。その結果、N＋型4H-SiCソース領域160から4H-SiCエピタキシャル領域140へと電子が注入され、それらの電子はN＋型4H-SiC基板130を経てドレイン電流となる。つまり、ドレイン電流導通時においては、従来と同様に動作可能である。
【００１５】
上記のように本実施の形態では、N＋型4H-SiC基板130とN−型4H-SiCエピタキシャル領域140からなる半導体基体中に設けられるN型のドレイン領域と、該ドレイン領域内に形成されるN型のソース領域160と、同じくドレイン領域内に形成される、前記半導体基体とは異なるポリタイプの半導体材料（もしくは前記半導体基体とは別の半導体材料）を用いて形成されるP型の3C-SiCゲート領域150とを少なくとも有する半導体装置において、ゲート領域150を形成する半導体材料がP型に最も高濃度になったとき形成されるフェルミ準位が、前記半導体基体がP型に最も高濃度になったとき形成されるフェルミ準位よりも、エネルギー的に低い位置に形成される。このような構成によりゲート領域150を、ドレイン領域と同じ半導体基体で形成するよりも静電ポテンシャルを大きくできるから、ノーマリーオフ特性を得やすい。  
また、前記半導体基体をポリタイプが六方晶型のSiC半導体、ゲート領域150をポリタイプが立方晶型のSiC半導体を用いて形成することが可能である。これによりゲート領域150に、ポリタイプが立方晶型のSiC半導体を用いることができるから、ゲート領域30を六方晶型のSiC半導体で形成するよりも静電ポテンシャルを大きくでき、ノーマリーオフ特性を得やすい。  
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
【図面の簡単な説明】
【００１６】
【図１】本発明の第1の実施の形態を示す断面図である。
【図２】本発明の第2の実施の形態を示す断面図である。
【図３】本発明の第3の実施の形態を示す断面図である。
【符号の説明】
【００１７】
10・・・N＋型Si基板                  20・・・N−型Siエピタキシャル領域
30・・・P＋型SiCゲート領域           40・・・N＋型Siソース領域
50・・・層間絶縁膜                  60・・・ソース電極
70・・・ゲート電極                  80・・・ドレイン電極
90・・・P＋型SiC基板                100・・・P−型SiCエピタキシャル領域
110・・・N＋型GaNゲート領域          120・・・P＋型SiCソース領域
130・・・N＋型4H-SiC基板             140・・・N−型SiCエピタキシャル領域
150・・・P＋型3C-SiCゲート領域      
160・・・N＋型4H-SiCソース領域
170・・・P＋型Siゲート領域           180・・・溝
190・・・チャネル領域
【図１】
2005051041.tif 000003
【図２】
2005051041.tif 000004
【図３】
2005051041.tif 000005