(57)【要約】【課題】画素領域の周辺に配置されるドライバ回路の構成を簡単にし、表示パネルの額縁面積を低減すると共に、低消費電力化を図る。【解決手段】画素ＧＳ内において、ＴＦＴ（Ｔ１）、ＴＦＴ（Ｔ２）、ＴＦＴ（Ｔ３）は直列接続され、ＴＦＴ（Ｔ１）はドレイン信号ラインＤＬ１に接続されている。ＴＦＴ（Ｔ３）は液晶ＬＣの画素電極１に接続されている。第１の容量Ｃ１及び第２の容量Ｃ２の一方の端子にはグランド電位（０Ｖ）が印加されている。第１の容量Ｃ１の他方の端子は、ＴＦＴ（Ｔ１）、ＴＦＴ（Ｔ２）の接続点Ｎ１に接続されている。第２の容量Ｃ２の他方の端子は、ＴＦＴ（Ｔ２）、ＴＦＴ（Ｔ３）の接続点Ｎ２に接続されている。ＴＦＴ（Ｔ１）、ＴＦＴ（Ｔ２）、ＴＦＴ（Ｔ３）のゲートには、これらのＴＦＴのオンオフを制御するための制御パルス信号Ａ，Ｂ，Ｃがそれぞれ印加されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の画素を備える表示装置であって、各画素は、シリアル転送される複数ビットを有するデジタル表示信号をアナログ表示信号に変換するＤＡ変換器と、該アナログ表示信号が供給される画素電極と、を有し、
前記ＤＡ変換器は、それぞれの一方の端子に共通の電位が印加された第１及び第２の容量と、
前記デジタル表示信号を前記第１の容量の他方の端子に印加するか否かを切り換える第１のスイッチと、
前記第１及び第２の容量の他方の端子を互いに接続するか否かを切り換える第２のスイッチと、を有し、前記第２の容量の他方の端子から前記アナログ表示信号を出力することを特徴とする表示装置。
【請求項２】
前記第１のスイッチをオンし前記第２のスイッチをオフして前記デジタル表示信号のあるビット電圧を前記第１の容量の他方の端子に印加し、次に、前記第１のスイッチをオフし前記第２のスイッチをオンして前記第１及び第２の容量を接続するように、第１及び第２のスイッチのオンオフを制御する第１及び第２のスイッチ制御信号を出力する制御信号発生回路を有することを特徴とする請求項１記載の表示装置。
【請求項３】
複数の画素を備える表示装置であって、各画素は、シリアル転送される複数ビットを有するデジタル表示信号をアナログ表示信号に変換するＤＡ変換器と、該アナログ表示信号が供給される画素電極と、を有し、
前記ＤＡ変換器は、前記デジタル表示信号が一方の端子に印加された第１の容量と、
前記第１の容量の一方の端子と他方の端子を短絡させるか否かを切り換える第１のスイッチと、
一方の端子に一定電圧が印加された第２の容量と、
前記第１の容量の他方の端子と前記第２の容量の他方の端子とを接続するか否かを切り換える第２のスイッチと、を有し、
前記第２の容量の他方の端子から前記アナログ表示信号を出力することを特徴とする表示装置。
【請求項４】
前記第１のスイッチをオフし第２のスイッチをオンして前記第１及び第２の容量を接続した状態で前記第１の容量の一方の端子に前記デジタル表示信号のあるビット電圧を印加し、その後前記第１のスイッチをオンし、前記第２のスイッチをオフした状態で前記第１の容量の一方の端子に前記一定電圧を印加し、その後再び前記前記第１のスイッチをオフし第２のスイッチをオンして前記第１及び第２の容量を接続するように、第１及び第２のスイッチのオンオフを制御する第１及び第２のスイッチ制御信号を出力する制御信号発生回路を有することを特徴とする請求項３記載の表示装置。
【請求項５】
前記アナログ表示信号を所定のタイミングで前記画素電極に供給する第３のスイッチを有することを特徴とする請求項１または請求項３記載の表示装置。
【請求項６】
前記第１のスイッチは前記第１のスイッチ制御信号がゲートに印加された第１のＭＯＳトランジスタであり、前記第２のスイッチは前記第２のスイッチ制御信号がゲートに印加された第２のＭＯＳトランジスタであることを特徴とする請求項１乃至請求項６のいずれかに記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は表示装置に関し、特にデジタル表示信号をアナログ表示信号に変換するＤＡ変換器を備えた表示装置に関する。
【０００２】
【従来の技術】
近年、携帯可能な表示装置、例えば携帯テレビ、携帯電話等が市場ニーズとして要求されている。かかる要求に応じて表示装置の小型化、軽量化、省消費電力化に対応すべく研究開発が盛んに行われている。
【０００３】
図９に、従来例に係る液晶表示装置の一画素の回路図を示す。液晶表示装置ではこの画素が複数個、行及び列のマトリックスに配置され画素領域を構成している。絶縁性基板（不図示）上に、ゲート信号ライン１０、ドレイン信号ライン１１とが交差して形成されており、その交差部近傍に両信号ライン１０、１１に接続された画素選択薄膜トランジスタ１２が設けられている。薄膜トランジスタはＭＯＳトランジスタ構造を有しており、以下「ＴＦＴ」と略す。画素選択ＴＦＴ１２のソース１２ｓは液晶１３の画素電極１４に接続されている。
【０００４】
また、画素電極１４の電圧を１フィールド期間、保持するための補助容量１５が設けられており、この補助容量１５の一方の端子１６は画素選択ＴＦＴ１２のソース１２ｓに接続され、対向電極１７には各画素に共通の共通電位Ｖｃｏｍが印加されている。
【０００５】
ここで、ゲート信号ライン１１に走査信号（Ｈレベル）が印加されると、画素選択ＴＦＴ１２はオン状態となり、ドレイン信号ライン１１からアナログ表示信号が画素電極１４に供給されると共に、補助容量１５に保持される。走査信号、アナログ表示信号は画素領域の周辺に配置されたドライバ回路から供給される。
【０００６】
画素電極１４に印加されたアナログ表示信号が液晶１３に印加され、その電圧に応じて液晶１３が配向することにより液晶表示を得ることができる。
【０００７】
ドレイン信号ライン１１に入力されるアナログ表示信号は、外部機器より入力されるデジタル表示信号をＤＡ変換器によりデジタル・アナログ変換して得られる。従来、ＤＡ変換器は、画素領域の周辺のドライバ回路内に配置されていた。
【０００８】
図１０はＤＡ変換器の一例を示す回路図である。４ビットのデジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３はそれぞれスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を通して、重み付けされた４つの容量Ｃ，Ｃ／２，Ｃ／４，Ｃ／８にそれぞれ供給される。ここでＤ３は最上位ビットデータ、Ｄ０は最下位ビットデータであり、各ビットデータは０又は１である。
【０００９】
そして、スイッチＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８を通して、各容量に蓄えられた電荷が加算され、アナログ表示信号である１６個の階調電圧＝Ｖ０（Ｄ３＋Ｄ２／２＋Ｄ１／４＋Ｄ０／８）／Ｃが得られる。ここで、Ｖ０はデジタル表示信号の振幅電圧である。このアナログ表示信号はアンプ５０で増幅された後、ドレイン信号ライン１１に出力される。
【００１０】
図１１はＤＡ変換器の他の例を示す回路図である。このＤＡ変換器にはリファレンス電圧Ｖｒｅｆ１〜Ｖｒｅｆ５が入力され、デジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３に応じて、コントローラ５１からの制御信号に基づいて、スイッチＳＷ１〜ＳＷ８が切り換えられられる。すると、リファレンス電圧Ｖｒｅｆ１〜Ｖｒｅｆ５のうち、いずれか２つのリファレンス電圧が選択され、直列抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の両端の電圧ＶＨ，ＶＬとして供給される。
【００１１】
そして、さらにスイッチＳＷ９〜ＳＷ１２を通して、直列抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４によって抵抗分圧された電圧が選択され、１６個の階調電圧が得られる。この階調電圧がアナログ表示信号として、ドレイン信号ライン１１に出力される。なお、これらのスイッチＳＷ１〜ＳＷ１２はＴＦＴで構成される。
【００１２】
先行技術文献として特許文献１がある。
【００１３】
【特許文献１】特開平１０−８４８３１７号公報
【００１４】
【発明が解決しようとする課題】
図１０のＤＡ変換器ではアンプ５０が必要であるが、消費電力が大きくなるという問題があった。また、アンプ５０を低温ポリシリコンＴＦＴを用いて構成すると特性ばらつきが大きくなり、表示パネル間で出力差が発生してしまう。
【００１５】
また、図１１のＤＡ変換器では、ドレイン信号ライン１１を十分に充電するために、スイッチＳＷ１〜ＳＷ１２を構成するＴＦＴのサイズを大きくする必要がある。すると、ドライバ回路の面積が大きくなり、近年表示パネルに要求されている狭額縁を実現することが困難になるという問題があった。
【００１６】
【課題を解決するための手段】
そこで、本発明は狭額縁、低消費電力を実現した表示装置を提供するものである。本発明の表示装置は複数の画素を備える表示装置であって、各画素はシリアル転送される複数ビットを有するデジタル表示信号をアナログ表示信号に変換するＤＡ変換器と、アナログ表示信号が供給される画素電極と、を有している。
【００１７】
そして、ＤＡ変換器は、それぞれの一方の端子に共通の電圧が印加された第１及び第２の容量と、デジタル表示信号を前記第１の容量の他方の端子に印加するか否かを切り換える第１のスイッチと、第１及び第２の容量の他方の端子を互いに接続するか否かを切り換える第２のスイッチと、を有し、第２の容量の他方の端子から前記アナログ表示信号を出力することを特徴とするものである。
【００１８】
また、複数の画素を備える表示装置であって、各画素は、シリアル転送される複数ビットを有するデジタル表示信号をアナログ表示信号に変換するＤＡ変換器と、アナログ表示信号が供給される画素電極と、を有している。
【００１９】
そして、ＤＡ変換器は、前記デジタル表示信号が一方の端子に印加された第１の容量と、第１の容量の一方の端子と他方の端子を短絡させるか否かを切り換える第１のスイッチと、一方の端子に一定電圧が印加された第２の容量と、第１の容量の他方の端子と第２の容量の他方の端子とを接続するか否かを切り換える第２のスイッチと、を有し、第２の容量の他方の端子から前記アナログ表示信号を出力することを特徴とするものである。
【００２０】
【発明の実施の形態】
次に、本発明の第１の実施形態に係る表示装置について図面を参照しながら説明する。図１はこの液晶表示装置の等価回路図である。画素はｍ行ｎ列のマトリクスに配置され画素領域を構成するが、図１では簡単のため、１つの画素ＧＳ１とこれに隣接する画素ＧＳ２のみを示している。
【００２１】
液晶表示装置の外部から入力される４ビットのデジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３はラッチクロックに同期して、ドライバ回路内のラッチ回路ＬＡ１でラッチされ、シリアルなビットデータに変換されてラッチ回路ＬＡ１から出力される。ラッチ回路ＬＡ１からシリアル信号として出力されたデジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３はバッファＢＦ１を通してドレイン信号ラインＤＬ１に出力され、後述する所定のタイミングで画素ＧＳ１に入力される。
【００２２】
また、デジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３は、次のラッチクロックに同期してラッチ回路ＬＡ２でラッチされ、シリアルなビットデータに変換されてラッチ回路ＬＡ２から出力される。ラッチ回路ＬＡ２からシリアル信号として出力されたデジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３はバッファＢＦ２を通してドレイン信号ラインＤＬ２に出力され、所定のタイミングで画素ＧＳ２に入力される。
【００２３】
なお、液晶表示装置の外部から入力される４ビットのデジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３がシリアル信号の場合には、パラレル・シリアル変換を行うことなく、各画素ＧＳ１，ＧＳ２，・・に供給すればよい。
【００２４】
次に画素ＧＳ１の構成について説明するが、これは他の画素についても同様に構成されている。３つのＴＦＴ（Ｔ１）、ＴＦＴ（Ｔ２）、ＴＦＴ（Ｔ３）は直列接続され、ＴＦＴ（Ｔ１）のドレインはドレイン信号ラインＤＬ１に接続されている。ＴＦＴ（Ｔ３）のソースは液晶ＬＣの画素電極１に接続されている。ここで、３つのＴＦＴ（Ｔ１）、ＴＦＴ（Ｔ２）、ＴＦＴ（Ｔ３）はいずれもＮチャネル型であるとして説明するが、これに限られることはなく、Ｐチャネル型であってもよい。
【００２５】
液晶ＬＳの対向電極２には各画素に共通の共通電位Ｖｃｏｍが印加されている。また、第１の容量Ｃ１及び第２の容量Ｃ２の一方の端子には共通の電位、例えばグランド電位（０Ｖ）が印加されている。第１の容量Ｃ１の他方の端子は、ＴＦＴ（Ｔ１）、ＴＦＴ（Ｔ２）の接続点Ｎ１に接続されている。第２の容量Ｃ２の他方の端子は、ＴＦＴ（Ｔ２）、ＴＦＴ（Ｔ３）の接続点Ｎ２に接続されている。
【００２６】
ＴＦＴ（Ｔ１）はデジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３を第１の容量Ｃ１の他方の端子に選択的に供給するスイッチであり、ＴＦＴ（Ｔ２）は第１の容量Ｃ１の他方の端子と第２の容量Ｃ２の他方の端子とを選択的に接続するスイッチである。
【００２７】
また、ＴＦＴ（Ｔ１）、ＴＦＴ（Ｔ２）、ＴＦＴ（Ｔ３）のゲートには、これらのＴＦＴのオンオフを制御するための制御パルス信号Ａ，Ｂ，Ｃがそれぞれ印加されている。これらの制御パルス信号Ａ，Ｂ，Ｃは、ドライバ回路内の制御信号発生回路ＣＧから発生される。
【００２８】
図２は、図１の液晶表示装置の動作タイミング図である。制御パルス信号Ａはロウレベルの期間は、ＴＦＴ（Ｔ３）はオフであり、この期間に制御パルス信号Ｃに同期してデジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３がこの順番で順次、画素ＧＳ１内に取り込まれ、制御パルス信号Ｂ，Ｃの変化に応じて後述する演算処理が施されて、ＴＦＴ（Ｔ２）とＴＦＴ（Ｔ３）の接続点Ｎ２に、ＤＡ変換された電圧Ｖ＝Ｖ０（Ｄ３／２＋Ｄ２／４＋Ｄ１／８＋Ｄ０／１６）が得られる。ここで、Ｖ０は、デジタル表示信号の電圧振幅である。
【００２９】
そして、制御パルス信号Ａがハイレベルに立ち上がるとＴＦＴ（Ｔ３）がオンし、接続点Ｎ２のＤＡ変換された電圧がＴＦＴ（Ｔ３）を通して液晶ＬＣの画素電極１に印加される。このように画素ＧＳ１内のＴＦＴ（Ｔ１）、ＴＦＴ（Ｔ２）、ＴＦＴ（Ｔ３）、第１の容量Ｃ１、第２の容量Ｃ２によってＤＡ変換器が構成されている。
【００３０】
次に、図３及び図４を参照しながら、このＤＡ変換器の動作についてさらに詳しく説明する。図３は図２を拡大した動作タイミング図、図４はＤＡ変換器の等価回路図であり、ＴＦＴ（Ｔ１）、ＴＦＴ（Ｔ２）を等価的にスイッチで表している。
【００３１】
Ｔ１とＴ２の接続点の電圧をＶａ、第２の容量Ｃ２の端子電圧をＶｂとする。また、デジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３に対応したビットデータ電圧をＶｂｉｔ１，Ｖｂｉｔ２，Ｖｂｉｔ３，Ｖｂｉｔ４とする。すると、Ｖｂｉｔ１＝Ｖ０×Ｄ０、Ｖｂｉｔ２＝Ｖ０×Ｄ１、Ｖｂｉｔ３＝Ｖ０×Ｄ２、Ｖｂｉｔ４＝Ｖ０×Ｄ３である。Ｖ０は、デジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３の振幅電圧であり、デジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３は０ＶとＶ０の間でスイングするものとする。さらに、第１の容量Ｃ１と第２の容量Ｃ２の有する容量値は等しいとする。
【００３２】
時刻ｔ１で制御パルス信号Ｂ，Ｃがハイレベルに立ち上がると、Ｔ１、Ｔ２はオンする。この時、デジタル表示信号は０Ｖ（データ「０」）とすると、Ｖａ＝Ｖｂ＝０Ｖである。図４（ａ）はこの状態を示している。
【００３３】
次に、時刻ｔ２で制御パルス信号Ｂがロウレベルに下がるとＴ２がオフし、次の時刻ｔ３で１ビット目のデジタル表示信号Ｄ０に応じたビットデータ電圧Ｖｂｉｔ１がＴ１を通して第１の容量Ｃ１の端子に印加される。すると、Ｖａ＝Ｖｂｉｔ１、Ｖｂ＝０Ｖとなる。図４（ｂ）はこの状態を示している。
【００３４】
次に、時刻ｔ４で制御パルス信号Ｃがロウレベルに下がるとＴ１がオフし、次の時刻ｔ５で制御パルス信号Ｂがハイレベルに立ち上がるとＴ２がオンする。これにより、第１の容量Ｃ１と第２の容量Ｃ２は互いに接続されるので、第１の容量Ｃ１に蓄積された電荷の半分が第２の容量Ｃ２に分配され、Ｖａ＝Ｖｂ＝Ｖｂｉｔ１／２となる。すなわち、ビットデータ電圧を１／２倍にする演算が行われる。図４（ｃ）はこの状態を示している。
【００３５】
その後は、上記の繰り返しであり、時刻ｔ６で制御パルス信号Ｂがロウレベルに下がるとＴ２がオフし、次の時刻ｔ７で制御パルス信号Ｃがハイレベルに立ち上がるとＴ１がオンする。その後、時刻Ｔ８で２ビット目のデジタル表示信号Ｄ１に応じたビットデータ電圧Ｖｂｉｔ２がＴ１を通して第１の容量Ｃ１の端子に印加される。すると、Ｖａ＝Ｖｂｉｔ２、Ｖｂ＝Ｖｂｉｔ１／２となる。図４（ｄ）はこの状態を示している。
【００３６】
次に、時刻ｔ９で制御パルス信号Ｃがロウレベルに下がるとＴ１がオフし、次の時刻ｔ１０で制御パルス信号Ｂがハイレベルに立ち上がるとＴ２がオンする。これにより、第１の容量Ｃ１と第２の容量Ｃ２は互いに接続されるので、上記と同様に、ＶａとＶｂの和の１／２倍の演算が行われ、Ｖａ＝Ｖｂ＝Ｖｂｉｔ２／２＋Ｖｂｉｔ１／４となる。すなわち電圧を１／２倍にする演算が行われる。図４（ｃ）はこの状態を示している。
【００３７】
これを繰り返すことで、デジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３のＤＡ変換が行われ、その結果は、Ｖ＝Ｖｂｉｔ４／２＋Ｖｂｉｔ３／４Ｖｂｉｔ２／８＋Ｖｂｉｔ１／１６となる。すなわち、４ビットのデジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３は、それぞれに応じた１６個の階調電圧に変換される。
【００３８】
次に、本発明の第２の実施形態に係る表示装置について図面を参照しながら説明する。図５はこの液晶表示装置の等価回路図である。画素はｍ行ｎ列のマトリクスに配置されるが、図５では簡単のため、１つの画素ＧＳ１とこれに隣接する画素ＧＳ２のみを示している。
【００３９】
画素の周辺回路については第１の実施形態と同様のため、本実施形態では画素ＧＳ１の構成について説明する。他の画素についても同様の構成である。３つのＴＦＴ（Ｔ１）、ＴＦＴ（Ｔ２）、ＴＦＴ（Ｔ３）は直列接続され、ＴＦＴ（Ｔ１）のドレインはドレイン信号ラインＤＬ１に接続されている。ＴＦＴ（Ｔ３）のソースは液晶ＬＣの画素電極１に接続されている。ここで、３つのＴＦＴ（Ｔ１）、ＴＦＴ（Ｔ２）、ＴＦＴ（Ｔ３）はいずれもＮチャネル型であるとして説明するが、これに限られることはなく、Ｐチャネル型であってもよい。液晶ＬＣの対向電極２には各画素に共通の共通電位Ｖｃｏｍが印加されている。
【００４０】
第１の容量Ｃ１はＴＦＴ（Ｔ１）のドレインとＴＦＴ（Ｔ１）、ＴＦＴ（Ｔ２）の接続点Ｎ１に、それぞれその一方及び他方の端子が接続されている。第２の容量Ｃ２の一方の端子には共通の電位、例えばグランド電位（０Ｖ）が印加され、その他方の端子は、ＴＦＴ（Ｔ２）、ＴＦＴ（Ｔ３）の接続点Ｎ２に接続されている。
【００４１】
ＴＦＴ（Ｔ１）は、第１の容量Ｃ１の両端子を選択的に短絡するスイッチであり、ＴＦＴ（Ｔ２）は、第１の容量Ｃ１の他方の端子と第２の容量の他方の端子を選択的に接続するスイッチである。
【００４２】
また、ＴＦＴ（Ｔ１）、ＴＦＴ（Ｔ２）、ＴＦＴ（Ｔ３）のゲートには、これらのＴＦＴのオンオフを制御するための制御パルス信号Ａ，Ｂ，Ｃがそれぞれ印加されている。これらの制御パルス信号Ａ，Ｂ，Ｃは、ドライバ回路内の制御信号発生回路ＣＧから発生される。
【００４３】
図６は、図５の液晶表示装置の動作タイミング図である。制御パルス信号Ａはロウレベルの期間は、ＴＦＴ（Ｔ３）はオフであり、この期間に制御パルス信号Ｃに同期してデジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３がこの順番で順次、画素ＧＳ１内に取り込まれ、制御パルス信号Ｂ，Ｃの変化に応じて後述する演算処理が施されて、ＴＦＴ（Ｔ２）とＴＦＴ（Ｔ３）の接続点Ｎ２に、ＤＡ変換された電圧Ｖ＝Ｖ０（Ｄ３／２＋Ｄ２／４＋Ｄ１／８＋Ｄ０／１６）が得られる。ここで、Ｖ０は、デジタル表示信号の電圧振幅である。
【００４４】
次に、図７及び図８を参照しながら、このＤＡ変換器の動作についてさらに詳しく説明する。図７は図６を拡大した動作タイミング図、図８はＤＡ変換器の等価回路図であり、ＴＦＴ（Ｔ１）、ＴＦＴ（Ｔ２）を等価的にスイッチで表している。
【００４５】
第２の容量Ｃ２の端子電圧をＶｃとする。また、デジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３に対応したビットデータ電圧を第１の実施形態と同様に、Ｖｂｉｔ１，Ｖｂｉｔ２，Ｖｂｉｔ３，Ｖｂｉｔ４とする。Ｖｂｉｔ１＝Ｖ０×Ｄ０、Ｖｂｉｔ２＝Ｖ０×Ｄ１、Ｖｂｉｔ３＝Ｖ０×Ｄ２、Ｖｂｉｔ４＝Ｖ０×Ｄ３である。Ｖ０は、デジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３の振幅電圧であり、デジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３は０ＶとＶ０の間でスイングするものとする。さらに、第１の容量Ｃ１と第２の容量Ｃ２の有する容量値は等しいとする。
【００４６】
時刻ｔ１で制御パルス信号Ｂ，Ｃがハイレベルに立ち上がると、Ｔ１、Ｔ２はオンする。Ｔ１がオンすることで第１の容量Ｃ１の一方の端子と他方の端子が短絡される。この時、デジタル表示信号は０Ｖ（データ「０」）とすると、Ｖｃ＝０Ｖである。図８（ａ）はこの状態を示している。
【００４７】
次に、時刻ｔ２で制御パルス信号Ｃがロウレベルに下がるとＴ１がオフし、短絡が解除される。次の時刻ｔ３で１ビット目のデジタル表示信号Ｄ０に応じたビットデータ電圧Ｖｂｉｔ１が、第１の容量Ｃ１の一方の端子に印加される。すると、Ｖｃ＝Ｖｂｉｔ１／２となる。図８（ｂ）はこの状態を示している。
【００４８】
次に、時刻ｔ４で制御パルス信号Ｂがロウレベルに下がるとＴ２がオフし、次の時刻ｔ５で制御パルス信号Ｃがハイレベルに立ち上がるとＴ１がオンする。第１の容量Ｃ１の一方の端子と他方の端子は再び短絡される。さらに次の時刻ｔ６でデジタル表示信号Ｄ０の出力期間が終わり、０Ｖに下がる。これにより、第１の容量Ｃ１に充電された電荷は放電され、その両端子電圧は０Ｖとなる。Ｔ２がオフしているので、Ｖｃ＝Ｖｂｉｔ１／２のままである。図８（ｃ）はこの状態を示している。
【００４９】
次に、時刻ｔ７で制御パルス信号Ｃがロウレベルに下がるとＴ１がオフし、端子間の短絡が解除される。次の時刻ｔ８で制御パルス信号Ｂがハイレベルに立ち上がるとＴ２がオンし、第１の容量Ｃ１と第２の容量Ｃ２とは接続され、第２の容量Ｃ２に蓄積された電荷の１／２が第１の容量Ｃ１に分配されるため、Ｖｃ＝Ｖｂｉｔ１／４となる。すなわち電圧を１／２倍にする演算が行われる。図８（ｄ）はこの状態を示している。
【００５０】
その後は、上記の繰り返しであり、２ビット目のデジタル表示信号Ｄ１に応じたビットデータ電圧Ｖｂｉｔ２が第１の容量Ｃ１の一方の端子に印加される。するとＶｃ＝Ｖｂｉｔ２／２＋Ｖｂｉｔ１／４となる。図８（ｅ）はこの状態を示している。
【００５１】
これを繰り返すことで、デジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３のＤＡ変換が行われ、その結果は、第１の実施形態と同様に、Ｖ＝Ｖｂｉｔ４／２＋Ｖｂｉｔ３／４Ｖｂｉｔ２／８＋Ｖｂｉｔ１／１６となる。すなわち４ビットのデジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３は、それぞれに応じた１６個の階調電圧に変換される。
【００５２】
なお、第１及び第２の実施形態では４ビットのデジタル表示信号Ｄ０，Ｄ１，Ｄ２，Ｄ３のＤＡ変換を例に説明したが、本発明は任意のビットのデジタル表示信号をＤＡ変換することができる。また、第１及び第２の実施形態では液晶表示装置を例として説明したが、本発明はデジタル表示信号をアナログ表示信号に変換して表示を行う他の表示装置、例えばエレクトロルミネッセンス表示装置にも適用することができる。
【００５３】
【発明の効果】
本発明の表示装置によれば、各画素にデジタル映像信号をアナログ映像信号に変換するＤＡ変換器を設けたので、画素領域の周辺に配置されたドライバ回路の構成が簡単になり、その分周辺の額縁の面積を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る液晶表示装置を示す等価回路図である。
【図２】本発明の第１の実施形態に係る液晶表示装置の動作を説明するタイミング図である。
【図３】本発明の第１の実施形態に係る液晶表示装置の動作を説明するタイミング図である。
【図４】本発明の第１の実施形態に係る液晶表示装置の動作を説明するＤＡ変換器の等価回路図である。
【図５】本発明の第２の実施形態に係る液晶表示装置を示す等価回路図である。
【図６】本発明の第２の実施形態に係る液晶表示装置の動作を説明するタイミング図である。
【図７】本発明の第２の実施形態に係る液晶表示装置の動作を説明するタイミング図である。
【図８】本発明の第２の実施形態に係る液晶表示装置の動作を説明するＤＡ変換器の等価回路図である。
【図９】従来例に係る液晶表示装置の一画素の回路図である。
【図１０】従来例に係るＤＡ変換器の回路図である。
【図１１】従来例に係る他のＤＡ変換器の回路図である。
【符号の説明】
Ｇｓ１，ＧＳ２  画素                  Ｔ１，Ｔ２，Ｔ３  薄膜トランジスタ
ＬＡ１，ＬＡ２  ラッチ回路            ＢＦ１，ＢＦ２    バッファ
ＤＬ１，ＤＬ２  ドレイン信号線        ＬＣ              液晶
ＣＧ            制御信号発生回路
【図１】
2005010697.tif 000003
【図２】
2005010697.tif 000004
【図３】
2005010697.tif 000005
【図４】
2005010697.tif 000006
【図５】
2005010697.tif 000007
【図６】
2005010697.tif 000008
【図７】
2005010697.tif 000009
【図８】
2005010697.tif 000010
【図９】
2005010697.tif 000011
【図１０】
2005010697.tif 000012
【図１１】
2005010697.tif 000013