(57)【要約】  【課題】  低容量化、低オン抵抗化のデバイス特性を劣化させずに、静電耐量を向上させる光結合型半導体リレー装置を提供することを目的とする。  【解決手段】  入力端子１ａ、１ｂ間に電気信号を供給すると、入力端子１ａ、１ｂ間に接続された発光ダイオード２で光信号に変換され、光起電ダイオードアレー４で電気信号に変換される。この電気信号は、放電回路５を介して、スイッチング素子としてのノーマリオフ形のＮチャネル型ＭＯＳＦＥＴ６、７のゲート・ソース間に供給され、ＭＯＳＦＥＴ６、７をオン駆動させ、出力端子８ａ、８ｂ間に逆向き直列接続したツェナーダイオード対をＭＯＳＦＥＴ６、７と同一半導体基板上に形成することで静電耐量を向上させるようにしている。【選択図】  図１
2005166851.tif 000002
【特許請求の範囲】
【請求項１】
半導体発光素子と、半導体発光素子からの光信号を電気信号に変換する半導体光起電素子と、この電気信号によって駆動されるソースが共通接続されドレインが出力端子となっている一組のＭＯＳＦＥＴとを有する光結合型半導体リレー装置において、
前記各ＭＯＳＦＥＴのドレイン間に逆向き直列接続したツェナーダイオード対を前記各ＭＯＳＦＥＴと同一半導体基板上に形成したことを特徴とする光結合型半導体リレー装置。
【請求項２】
前記ツェナーダイオード対が、複数段直列接続されたことを特徴とする請求項１記載の光結合型半導体リレー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子としてＭＯＳＦＥＴを用いた光結合型半導体リレー装置に関する。
【背景技術】
【０００２】
この種の光結合型半導体リレー装置は、従来の電磁リレー装置に代わりリレー装置として小型、高感度、高速、高信頼性化等したものとして開発されたもので、電気信号を半導体発光素子、例えば、発光ダイオードで光信号に変換し、発光ダイオードと光結合された半導体光起電素子、例えば、光起電ダイオード（ＰＶＤ；Photo Voltaic Diode）アレーで光信号を電気信号に変換し、この電気信号によってスイッチング素子としてのＭＯＳＦＥＴを駆動させ、出力接点信号を得るようにしている。この種の光結合型半導体リレー装置として、双方向の通電を可能としたものが公知であり光ＭＯＳリレーとして示されている（例えば、特許文献１参照。）。
【０００３】
以下、上記公報に示されている光ＭＯＳリレー２００について、一部、名称および符号を変更して、図３を参照して説明する。
入力端子１ａ、１ｂ間に電気信号を供給すると、入力端子１ａ、１ｂ間に接続された半導体発光素子としての発光ダイオード２で光信号に変換される。この光信号は、発光ダイオード２と光結合された半導体光起電素子としての複数個直列接続の光起電ダイオード３で構成された光起電ダイオードアレー４で電気信号に変換される。この電気信号は、放電回路５を介して、スイッチング素子としてのソースを共通に逆直列接続した２個のエンハンスメント形（ノーマリオフ形）のＮチャネル型ＭＯＳＦＥＴ６、７のそれぞれのゲート・ソース間に供給され、ＭＯＳＦＥＴ６、７をオン駆動させ、ＭＯＳＦＥＴ６、７のそれぞれのドレインに接続された出力端子８ａ、８ｂ間にノーマリオープンの出力接点信号を得るようにしている。
【０００４】
さらに、スイッチング速度を確保するためにＭＯＳＦＥＴ６、７のゲートの電荷を放電するための放電回路５を備える場合がある。放電回路５は、ダイオード９、１０とサイリスタ１１とで構成されている。ダイオード９は、光起電ダイオードアレー４のアノードとＭＯＳＦＥＴ６、７のそれぞれのゲートとの間にアノードを共通にして接続され、ダイオード１０は、光起電ダイオードアレー４のカソードとＭＯＳＦＥＴ６、７のそれぞれのソースとの間にカソードを共通にして接続されている。サイリスタ１１は、アノードがダイオード９のカソードとＭＯＳＦＥＴ６、７のゲートとの接続点に接続され、カソードがダイオード１０のアノードとＭＯＳＦＥＴ６、７のソースとの接続点に接続され、Ｎ極ゲートが光起電ダイオードアレー４のアノードとダイオード９のアノードとの接続点に接続され、Ｐ極ゲートが光起電ダイオードアレー４のカソードとダイオード１０のカソードとの接続点に接続されている。
【０００５】
上記構成の光ＭＯＳリレー２００において、入力端子１ａ、１ｂ間に電気信号が供給されると、発光ダイオード２で光信号に変換され、光起電ダイオードアレー４で再び電気信号に変換されるが、このとき、放電回路５に用いているサイリスタ１１はオフ状態であり、抵抗値が極めて高いため、光起電ダイオードアレー４からの電気信号による電荷はダイオード９、１０を通ってＭＯＳＦＥＴ６、７のそれぞれのゲートにただちに印加される。
【０００６】
次に、入力端子１ａ、１ｂ間に供給されていた電気信号が供給されなくなると、発光ダイオード２からの光信号がなくなり、光起電ダイオードアレー４からの電気信号もなくなるが、ダイオード９、１０およびサイリスタ１１によりＭＯＳＦＥＴ６、７のそれぞれのゲート電圧は、そのまま保たれている。この状態で光起電ダイオードアレー４では自己放電により電圧が低下する。この電圧低下により、まずダイオード９、１０がオフ状態になる。このためサイリスタ１１のＮ極ゲート、Ｐ極ゲートのインピーダンスがきわめて高くなり、極く僅かの電流でサイリスタ１１がオンするようになる。更に、電圧が低下するとＮ極ゲートあるいはＰ極ゲートが順方向にバイアスされる。ゲートの感度がきわめて高いため、光起電ダイオードアレー４のわずかな自己放電電流でも容易にサイリスタ１１はオンする。
【０００７】
サイリスタ１１は自己保持特性を持つため、一度オンすると、アノード、カソード間の電位が１Ｖ程度に下がるまでオン状態を保つ。このため、ＭＯＳＦＥＴ６、７のゲートに蓄積された電荷は、サイリスタ１１を通って速やかに放電されＭＯＳＦＥＴ６、７はオフする。このような光ＭＯＳリレー２００は入力端子１ａ，１ｂ側と出力端子８ａ、８ｂ側との間は電気的には絶縁されていて、光学的に結合されている。
【０００８】
なお、放電回路５を構成するダイオード９、１０や、サイリスタ１１、光起電ダイオードアレー４は各独立したチップとして構成されたり、ＭＯＳＦＥＴ６、７に全部又は一部が一体に構成されたりする。
【特許文献１】特許−２５２２２４９号公報（第３頁、第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、光ＭＯＳリレー２００で周波数の高い信号をオン・オフする場合において、出力端子８ａ、８ｂ間の寄生容量が大きいと、オフ時の漏れ電流が大きくなるので、寄生容量の小さいものが求められる。この出力端子間寄生容量は、各ＭＯＳＦＥＴ６、７の各ドレイン−ソース間寄生容量と、各ドレイン−ゲート間寄生容量とで決まる。同時に、各ＭＯＳＦＥＴ６、７の各ドレインおよびソース部のＰＮ接合深さが浅いため、急激な放電現象による過電圧、過電流が原因の静電気破壊に対する静電耐量が要求される。
【００１０】
しかし、静電耐量と寄生容量、寄生容量とオン抵抗はトレードオフの関係にあり、ゲート長を小さくすると、オン抵抗が増大するだけでなく寄生素子の影響等により静電耐量が低下する虞があり、逆にオン抵抗を小さくしようとすると、ＭＯＳＦＥＴの寄生容量が増大してしまう。このように、低容量化、低オン抵抗化等のデバイス特性を劣化させずに、静電耐量を向上させるには問題があった。
また、ＭＯＳＦＥＴ６、７とは別チップで静電気破壊に対する保護素子を構成すると、新たにボンディングワイヤ接続などの組み立て工数が増え、製造コストの面で不利であった。
本発明は上記問題点を解決するとともに上記要求に応じ得る光結合型半導体リレー装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
請求項１記載の発明は、半導体発光素子と、半導体発光素子からの光信号を電気信号に変換する半導体光起電素子と、この電気信号によって駆動されるソースが共通接続されドレインが出力端子となっている一組のＭＯＳＦＥＴとを有する光結合型半導体リレー装置において、
各ＭＯＳＦＥＴのドレイン間に逆向き直列接続したツェナーダイオード対を各ＭＯＳＦＥＴと同一半導体基板上に形成したことを特徴とする光結合型半導体リレー装置である。
【００１２】
請求項２記載の発明は、ツェナーダイオード対が、複数段直列接続されたことを特徴とする光結合型半導体リレー装置である。
【発明の効果】
【００１３】
本発明の光結合型半導体リレー装置によれば、一組のＭＯＳＦＥＴのドレイン間に逆向き直列接続したツェナーダイオード対をＭＯＳＦＥＴと同一半導体基板上に形成したことにより、ドレイン−ドレイン間の出力容量増大および光結合型半導体リレー装置の製造コスト増大を抑えつつ、静電気破壊に対する静電耐量を向上することができる。
【発明を実施するための最良の形態】
【００１４】
光結合型半導体リレー装置のデバイス特性維持と静電耐量向上を、出力端子間に逆向き直列接続したツェナーダイオード対を設けることで実現した。
【実施例１】
【００１５】
以下に、本発明の光結合型半導体リレー装置として、１実施例のノーマリオープン形の光ＭＯＳリレー１００について、図１を参照して説明する。尚、図３と同一部分には同一符号を付してその説明を省略し、異なる点のみ説明する。図３と異なる点は、２個のＭＯＳＦＥＴ６、７のドレイン間に逆向き直列接続したツェナーダイオード対１２を３段直列接続している点である。
【００１６】
ツェナーダイオード対１２は、ツェナーダイオード１２ａ、１２ｂのカソードが共通接続されてなり、これを３段直列接続することでツェナーダイオード回路１３を構成している。そして、ツェナーダイオード１２ａ、１２ｂの耐圧をＭＯＳＦＥＴ６、７の耐圧よりも低くしている。
【００１７】
図２は図１に示す光ＭＯＳリレー１００の一部のチップ配置概略図である。図２に示すように、このチップは図１における一点鎖線で囲まれたＭＯＳＦＥＴ部分を１チップ化した例である。このチップは、２個のＭＯＳＦＥＴ６、７と、ツェナーダイオード回路１３とから成り、ＰＧはＭＯＳＦＥＴ６、７のゲート電極、ＰＳは同じくソース電極、ＰＤａ及びＰＤｂはそれぞれＭＯＳＦＥＴ６のドレイン電極及びＭＯＳＦＥＴ７のドレイン電極である。また、ツェナーダイオード回路１３はＰ型半導体（Ｐ）とＮ型半導体（Ｎ）を交互に接合しＰＮＰＮＰＮＰと配した例である。
【００１８】
入力端子１ａ、１ｂ間に電気信号を供給すると、入力端子１ａ、１ｂ間に接続された発光ダイオード２で光信号に変換され、光起電ダイオードアレー４で電気信号に変換される。この電気信号は、放電回路５を介して、スイッチング素子としてのＮチャネル型ＭＯＳＦＥＴのゲート・ソース間に供給され、ＭＯＳＦＥＴ６及び７をオン駆動させ、出力端子８ａ、８ｂ間に出力接点信号を得るようにしている。
また、ＭＯＳＦＥＴ６、７の耐圧以上の電圧が出力端子８ａ、８ｂのドレイン−ドレイン間に印可された場合、ツェナーダイオードを先にブレイクダウンさせて、ＭＯＳＦＥＴのブレイクダウンを防止し能動部を保護している。
【００１９】
ツェナーダイオード１２ａ、１２ｂのカソードが共通接続されてツェナーダイオード対１２が構成されツェナーダイオードがもつ寄生容量が直列接続され、さらにツェナーダイオード対１２が３段直列接続されているため、ツェナーダイオード回路１３全体の容量はさらに小さくなる。従って、ツェナーダイオード回路１３が並列接続される出力端子８ａ、８ｂ間の出力容量増大を最小限に抑えつつ、出力端子８ａ、８ｂ間の静電気破壊に対する静電耐量をツェナーダイオード回路１３により向上させることができる。また、２個のＭＯＳＦＥＴ６、７と同一半導体基板上にツェナーダイオード回路１３を追加することで、新たなボンディングワイヤによる配線コスト増大を回避できる。
【００２０】
尚、上記実施例では、ツェナーダイオード対１２を３段直列接続したが1段以上であればよく、段数が増えるほどツェナーダイオード対による出力容量を小さくすることができる。また、図２ではＭＯＳＦＥＴ６、７とツェナーダイオード回路１３のみを１チップ化した例として説明したが、これに限定されず、一組のＭＯＳＦＥＴとツェナーダイオード回路１３が同一半導体基板上に形成されている構成であれば放電回路５などを含んだ構成であってもよい。
また、上記実施例のツェナーダイオード回路１３は、ツェナーダイオード１２ａ、１２ｂをそれぞれ連続して直列接続したものを逆直列接続した構成であってもよい。
【産業上の利用可能性】
【００２１】
本発明の光結合型半導体リレー装置は、従来の電磁リレー装置に代わり小型、高感度、高速、高信頼性化等が求められる伝送端末装置や計測器等に広く適用できる。例えば、ＩＣテスターの計測モジュールを高速に切替えるためのリレーマトリックスなどに用いることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の１実施例の光ＭＯＳリレー１００を示す回路図。
【図２】本発明の１実施例の光ＭＯＳリレー１００の一部のチップ概略図。
【図３】従来の光ＭＯＳリレー２００を示す回路図。
【符号の説明】
【００２３】
１ａ、１ｂ    入力端子
２    発光ダイオード（半導体発光素子）
３    光起電ダイオード
４    光起電ダイオードアレー（半導体発光素子）
５    放電回路
６、７    ＭＯＳＦＥＴ（スイッチング素子）
８ａ、８ｂ    出力端子
９、１０    ダイオード
１１    サイリスタ
１２    ツェナーダイオード対
１２ａ、１２ｂ    ツェナーダイオード
１３    ツェナーダイオード回路
ＰＤａ、ＰＤｂ    ドレイン電極
ＰＧ    ゲート電極
ＰＳ    ソース電極
１００、２００    光ＭＯＳリレー
【図１】
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【図２】
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【図３】
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