(57)【要約】【課題】  不純物拡散層の浅接合化と低抵抗化を可能にし、半導体装置の性能を向上する。【解決手段】  半導体基板１に素子分離領域２、ｐ型ウエル３、ゲート絶縁膜４およびゲート電極５を順に形成する。それから、ソース・ドレインのエクステンション拡散層としてのｎ-型半導体領域７を形成するため、半導体基板１の主面に対して斜め方向にイオン注入７ａを行う。これにより、ゲート電極５の両端部の下のｐ型ウエル３にも不純物が導入され、ｎ-型半導体領域７とゲート電極５とがオーバーラップする。ゲート電極５の側壁上にサイドウォール８を形成し、ソース・ドレインとしてのｎ+型半導体領域９を形成するためにイオン注入９ａを行う。その後、ｎ-型半導体領域７とｎ+型半導体領域９に導入された不純物を活性化させるため、長波長レーザアニール処理を行う。【選択図】  図１
2005302883.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）第１導電型の第１半導体領域を有する半導体基板を準備する工程、
（ｂ）前記第１半導体領域上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｄ）その一部が前記ゲート電極の下部に位置する第２導電型の第２半導体領域を前記ゲート電極の両側の前記第１半導体領域に形成するために、前記半導体基板の主面に対して斜め方向にイオン注入を行って不純物を導入する工程、
（ｅ）前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後に、その端部が前記ゲート電極の側壁下部から離間する第２導電型の第３半導体領域を前記ゲート電極の両側の前記第１半導体領域に形成するために、イオン注入を行って不純物を導入する工程、
（ｇ）前記（ｄ）および（ｆ）工程で導入された不純物を活性化させるために、波長が３μｍ以上の長波長レーザアニールを行う工程。
【請求項２】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）第１導電型の第１半導体領域を有する半導体基板を準備する工程、
（ｂ）前記第１半導体領域上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｄ）前記ゲート電極の側壁上に第１側壁絶縁膜を形成する工程、
（ｅ）その一部が前記ゲート電極の下部に位置する第２導電型の第２半導体領域を前記ゲート電極の両側の前記第１半導体領域に形成するために、前記半導体基板の主面に対して斜め方向にイオン注入を行って不純物を導入する工程、
（ｆ）前記ゲート電極の側壁上に第２側壁絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後に、その端部が前記ゲート電極の側壁下部から離間する第２導電型の第３半導体領域を前記ゲート電極の両側の前記第１半導体領域に形成するために、イオン注入を行って不純物を導入する工程、
（ｈ）前記（ｅ）および（ｇ）工程で導入された不純物を活性化させるために、波長が３μｍ以上の長波長レーザアニールを行う工程。
【請求項３】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）第１導電型の第１半導体領域を有する半導体基板を準備する工程、
（ｂ）前記第１半導体領域上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｄ）ＧｅまたはＳｉのイオン注入を行って前記ゲート電極の両側の前記第１半導体領域をアモルファス化する工程、
（ｅ）前記（ｄ）工程後に、その一部が前記ゲート電極の下部に位置する第２導電型の第２半導体領域を前記ゲート電極の両側の前記第１半導体領域に形成するために、前記半導体基板の主面に対して斜め方向にイオン注入を行って不純物を導入する工程、
（ｆ）前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後に、その端部が前記ゲート電極の側壁下部から離間する第２導電型の第３半導体領域を前記ゲート電極の両側の前記第１半導体領域に形成するために、イオン注入を行って不純物を導入する工程、
（ｈ）前記（ｅ）および（ｇ）工程で導入された不純物を活性化させるために、波長が３μｍ以上の長波長レーザアニールを行う工程。
【請求項４】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）第１導電型の第１半導体領域を有する半導体基板を準備する工程、
（ｂ）前記第１半導体領域上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｄ）前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後に、その端部が前記ゲート電極の側壁下部から離間する第２導電型の第２半導体領域を前記ゲート電極の両側の前記第１半導体領域に形成するために、イオン注入を行って不純物を導入する工程、
（ｆ）前記（ｅ）工程後に、前記側壁絶縁膜を除去する工程、
（ｇ）前記（ｆ）工程後に、その一部が前記ゲート電極の下部に位置する第２導電型の第３半導体領域を前記ゲート電極の両側の前記第１半導体領域に形成するために、前記半導体基板の主面に対して斜め方向にイオン注入を行って不純物を導入する工程、
（ｈ）前記（ｅ）および（ｇ）工程で導入された不純物を活性化させるために、波長が３μｍ以上の長波長レーザアニールを行う工程。
【請求項５】
以下の工程を有することを特徴とする半導体装置の製造方法；
（ａ）第１導電型の第１半導体領域を有する半導体基板を準備する工程、
（ｂ）前記第１半導体領域上にゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｄ）その一部が前記ゲート電極の下部に位置する第２導電型の第２半導体領域を前記ゲート電極の両側の前記第１半導体領域に形成するために、前記半導体基板の主面に対して斜め方向にイオン注入を行って不純物を導入する工程、
（ｅ）前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後に、その端部が前記ゲート電極の側壁下部から離間する第２導電型の第３半導体領域を前記ゲート電極の両側の前記第１半導体領域に形成するために、イオン注入を行って不純物を導入する工程、
（ｇ）前記（ｆ）工程後に、前記側壁絶縁膜を除去する工程、
（ｈ）前記（ｇ）工程後に、前記（ｄ）および（ｆ）工程で導入された不純物を活性化させるために、波長が３μｍ以上の長波長レーザアニールを行う工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、イオン注入により形成したソース、ドレイン領域を備えたＭＩＳＦＥＴを有する半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にウエル領域を形成し、ウエル領域の表面にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、ゲート電極の両側のウエル領域にイオン注入により不純物を導入してソース、ドレインとしての不純物拡散層を形成することで、ＭＩＳＦＥＴが形成される。イオン注入を行った後には、導入した不純物を活性化させるためにアニール処理が行われる。このアニール処理としては、一般に、ランプアニールのようなＲＴＡ（Rapid Thermal Annealing）が行われる。
【０００３】
特開平１０−２６１７９２号公報には、垂直入射からゲート電極側に３０°傾けてイオン注入することにより、ゲート電極に整合された浅いソース／ドレイン拡散層を形成し、９５０℃、５秒の短時間アニール（ＲＴＡ）を行い、ゲートサイドウォールスペーサを形成後、イオン注入によりゲートサイドウォールスペーサに整合された深いソース／ドレイン拡散層を形成し、再び９５０℃、５秒の短時間アニール（ＲＴＡ）を行う技術が記載されている（特許文献１参照）。
【０００４】
特開２０００−７７５４１号公報には、イオン注入後に、窒素雰囲気中で１０００度１０秒程度のＲＴＡ処理を行う技術が記載されている（特許文献２参照）。
【特許文献１】特開平１０−２６１７９２号公報
【特許文献２】特開２０００−７７５４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のような問題があることを見出した。
【０００６】
ＬＳＩを高集積化するためには、ＭＩＳＦＥＴのソース、ドレインとエクステンション拡散層を低抵抗でかつ薄くすることが要求される。例えば、ゲート長が６５ｎｍ以下のトランジスタにおいては、接合深さを２０ｎｍ程度、抵抗値は３００〜４００Ω／ｓｑ程度にすることが求められる。
【０００７】
イオン注入後のアニール処理をランプアニールのようなＲＴＡによって行った場合、導入した不純物がアニール中に拡散してしまう。不純物が拡散すると、形成される不純物拡散層の接合深さが深くなってしまう。これは、半導体装置（半導体集積回路装置）の小型化や高集積化に不利となる。このため、不純物の拡散を考慮すると、形成される不純物拡散層（ソース、ドレインやそのエクステンション拡散層）の接合深さを浅くするためには、イオン注入時のドーズ量を減少させる必要があるが、これは、形成される不純物拡散層の抵抗を上昇させ、半導体装置の性能を低下させる可能性がある。
【０００８】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【０００９】
また、本発明の目的は、半導体装置の小型化や高集積化を可能とする技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、半導体基板の主面に対して斜め方向にイオン注入を行って、一部がゲート電極の下部に位置する半導体領域を形成する工程と、ゲート電極の側壁上に側壁絶縁膜を形成してからイオン注入を行って、端部がゲート電極の側壁下部から離間する半導体領域を形成する工程と、導入された不純物を活性化させるために波長が３μｍ以上の長波長レーザアニールを行う工程とを有するものである。
【００１３】
また、本発明は、半導体基板の主面に対して斜め方向にイオン注入を行ってソース・ドレインのエクステンション拡散層を形成し、ゲート電極の側壁上に側壁絶縁膜を形成してからイオン注入を行ってソース・ドレイン領域を形成し、導入された不純物を活性化させるために波長が３μｍ以上の長波長レーザアニールを行うものである。
【００１４】
また、本発明は、ゲート電極の側壁上に側壁絶縁膜を形成してからイオン注入を行ってソース・ドレイン領域を形成し、側壁絶縁膜を除去してから半導体基板の主面に対して斜め方向にイオン注入を行ってソース・ドレインのエクステンション拡散層を形成し、導入された不純物を活性化させるために波長が３μｍ以上の長波長レーザアニールを行うものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
不純物拡散層の浅接合化と低抵抗化の両立が可能になる。
【００１７】
また、半導体装置の性能を向上することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２０】
（実施の形態１）
本実施の形態の半導体装置（半導体集積回路装置）の製造工程を図面を参照して説明する。図１は、本発明の一実施の形態である半導体装置、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、の製造工程を示すプロセスフロー図である。図２〜図５は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【００２１】
図２に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備し（ステップＳ１）、半導体基板１の主面に素子分離領域２を形成する（ステップＳ２）。素子分離領域２は酸化シリコンなどからなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。
【００２２】
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型ウエル３を形成する（ステップＳ３）。ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成される。その後、必要に応じて、ｐ型ウエル３の表層部に、後で形成されるＭＩＳＦＥＴのしきい値電圧調整用のイオン注入および導入された不純物の活性化用熱処理を行うこともできる。
【００２３】
次に、ｐ型ウエル３の表面にゲート絶縁膜４を形成する（ステップＳ４）。ゲート絶縁膜４は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。また、熱酸化膜の表面をＮＯガスなどを用いて窒化し、酸化シリコン膜およびその上の窒化シリコン膜の積層膜によりゲート絶縁膜４を形成することもできる。また、酸窒化シリコン膜によりゲート絶縁膜４を形成することもできる。
【００２４】
次に、ｐ型ウエル３のゲート絶縁膜４上にゲート電極５を形成する（ステップＳ５）。例えば、半導体基板１上に多結晶シリコン膜と絶縁膜６（例えば酸化シリコン膜）とをＣＶＤ（Chemical Vapor Deposition）法などを用いて順に形成し、イオン注入などにより多結晶シリコン膜中にリン（Ｐ）などのｎ型の不純物を導入し、絶縁膜６および多結晶シリコン膜をドライエッチングによってパターニングすることにより、ｎ型の不純物を導入した多結晶シリコン膜からなるゲート電極５を形成することができる。ゲート電極５上には、絶縁膜６が形成されており、この絶縁膜６はゲート電極５の保護膜として機能することができる。
【００２５】
次に、図３に示されるように、ｐ型ウエル３のゲート電極５の両側の領域にヒ素（Ａｓ）などのｎ型の不純物をイオン注入（イオン打ち込み）することにより、（一対の）ｎ-型半導体領域（不純物拡散層、ソース・ドレインのエクステンション拡散層）７を形成する（ステップＳ６）。
【００２６】
ステップＳ６のイオン注入７ａは、図３にも模式的に示されるように、半導体基板１の主面に対して斜め方向から不純物をイオン注入する斜めイオン注入法を用いる。すなわち、ステップＳ６のイオン注入７ａは、半導体基板１の主面に垂直な方向（半導体基板１の主面の法線方向）から所定の角度傾斜した方向からｐ型ウエル３のゲート電極５の両側の領域に不純物をイオン注入する。これにより、半導体基板１の主面に垂直な方向から所定の角度傾斜した方向から不純物イオンが半導体基板１の主面に入射し、ｐ型ウエル３内に導入される。
【００２７】
ステップＳ６のイオン注入７ａの方向（導入すべき不純物イオンの進行方向、加速方向、入射方向）を、半導体基板１の主面に垂直な方向から１度（１°）以上傾斜させる（すなわち半導体基板１の主面への不純物イオンの入射角を８９度（８９°）以下とする）ことが好ましく、４度（４°）以上傾斜させれば（すなわち半導体基板１の主面への不純物イオンの入射角を８６度（８６°）以下とすれば）更に好ましい。ステップＳ６のイオン注入では、ゲート電極５および絶縁膜６が注入阻止マスクとして機能することができる。ステップＳ６のイオン注入７ａの条件は、加速エネルギーが例えば３ｋｅＶ程度であり、注入量（ドーズ量）は例えば１×１０15／ｃｍ2程度とすることができる。
【００２８】
また、ステップＳ６のイオン注入工程では、イオン注入の方向に対して半導体基板１の主面の法線方向が傾斜するように半導体基板１を配置し、イオン注入とその後で半導体基板を回転させるという操作を複数回繰り返す（例えばイオン注入して半導体基板を９０度回転させるという操作を４回繰り返す）。あるいは、イオン注入７ａの方向に対して半導体基板１の主面の法線方向が傾斜するように半導体基板１を配置し、半導体基板１を回転させながらイオン注入を行う。これにより、ゲート電極５の両端部の下のｐ型ウエル３にも不純物が導入される。
【００２９】
本実施の形態では、ステップＳ６のイオン注入７ａを半導体基板１の主面に対して斜め方向から行うことで、不純物が注入された領域（ｎ-型半導体領域７）とゲート電極５とがオーバーラップし、ゲート電極５の端部の下のｐ型ウエル３にも不純物が導入される。このため、ｎ-型半導体領域７は、ゲート電極５の端部の下方にも延在する。すなわち、ゲート電極５の両側に形成されたｎ-型半導体領域７の一部は、ゲート電極５とオーバーラップし、ゲート電極５の下に位置することになる。不純物が注入された領域（ｎ-型半導体領域７）とゲート電極５とのオーバーラップ長は、イオン注入７ａの角度などを調節することにより制御することができる。
【００３０】
また、ステップＳ６のイオン注入工程では、ゲート電極５および絶縁膜６が注入阻止マスクとして機能することができるので、ｎ-型半導体領域７は、ゲート電極５に対して自己整合的に形成される。このため、ゲート電極の両側に、ＭＩＳＦＥＴのチャネル領域に接するようにｎ-型半導体領域７が形成され、ｎ-型半導体領域７の一部がゲート電極５とオーバーラップしてゲート電極５の下に位置することになる。
【００３１】
また、ステップＳ６のイオン注入の後、比較的低温で秒オーダーのアニール処理を行って、不純物が注入された領域（ｎ-型半導体領域７）とゲート電極５とのオーバーラップ領域の活性化やオーバーラップ長の調整、あるいは不純物濃度の均一化を図ることができる。このアニール処理を行う場合は、アニール温度を８００℃以下とする。アニール温度が高すぎると、不純物が拡散し過ぎる可能性がある。本実施の形態では、後述するように、不純物の拡散をできるだけ少なくすることが好ましいので、この段階でのアニール温度を８００℃以下として、不純物の拡散を抑制する。また、このアニール処理は省略することもできる。
【００３２】
次に、図４に示されるように、ゲート電極５の側壁上に、例えば酸化シリコンまたは窒化シリコンあるいはそれらの積層膜などの絶縁膜からなるサイドウォール（側壁スペーサ、側壁絶縁膜）８を形成する（ステップＳ７）。サイドウォール８は、例えば、半導体基板１上に絶縁膜（酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜）を堆積し、この絶縁膜を異方性エッチングすることによって形成することができる。
【００３３】
次に、図５に示されるように、ｐ型ウエル３のゲート電極５およびサイドウォール８の両側の領域にヒ素（Ａｓ）などのｎ型の不純物をイオン注入（イオン打ち込み）することにより、（一対の）ｎ+型半導体領域９（ソース、ドレイン）を形成する（ステップＳ８）。ステップＳ８のイオン注入９ａは、図５にも模式的に示されるように、半導体基板１の主面に対して垂直な方向からｐ型ウエル３のゲート電極５およびサイドウォール８の両側の領域に不純物をイオン注入することができる。
【００３４】
ｎ+型半導体領域９は、ｎ-型半導体領域７よりも不純物濃度が高い。また、ｎ+型半導体領域９の接合深さ（半導体基板１の主面に垂直な方向の深さまたは厚み）は、ｎ-型半導体領域７の接合深さ（半導体基板１の主面に垂直な方向の深さまたは厚み）よりも深い（厚い）。すなわち、ｎ-型半導体領域７は、ｎ+型半導体領域９に比べて、不純物濃度が低く、かつ浅く形成されている。例えば、ステップＳ６のイオン注入７ａの加速エネルギーをステップＳ８のイオン注入９ａの加速エネルギーよりも低くすることで、ｎ-型半導体領域７の接合深さを、ｎ+型半導体領域９の接合深さよりも浅くすることができる。
【００３５】
また、ステップＳ８のイオン注入工程では、ゲート電極５、絶縁膜６およびサイドウォール８が注入阻止マスクとして機能することができるので、ｎ+型半導体領域９はサイドウォール８に対して自己整合的に形成される。このため、ｎ+型半導体領域９の端部がゲート電極５の側壁下部から離間し、ＭＩＳＦＥＴのチャネル領域からｎ-型半導体領域７を介して離間するように、ｎ-型半導体領域７に連結するｎ+型半導体領域９がゲート電極５の両側に形成される。
【００３６】
次に、ステップＳ６およびステップＳ８のイオン注入によりｎ-型半導体領域７およびｎ+型半導体領域９に導入された不純物を活性化させるため、長波長レーザアニール処理を行う（ステップＳ９）。
【００３７】
ステップＳ９の長波長レーザアニール処理は、長波長のレーザ（laser、レーザー）を用いたアニール処理（熱処理）であり、用いるレーザ（レーザ光）の波長は３μｍ以上であることが好ましく、５μｍ以上であればより好ましく、８μｍ以上であれば更に好ましい。例えばＣＯ2ガスレーザ（波長１０．６μｍ）を用いてステップＳ９のアニール処理を行うことができる。半導体基板１の主面（の所定の領域）に長波長レーザを照射することで、アニール対象領域を所望のアニール温度に加熱することができる。本実施の形態では、不純物の活性化のためのアニール処理に、長波長レーザアニールを用いることで、ランプアニールのようなＲＴＡに比べて、より高い温度により短い時間で昇降温することができ、高温・短時間のアニールが可能になる。これにより、活性化された不純物拡散層（ｎ-型半導体領域７およびｎ+型半導体領域９）の低抵抗化が可能になり、また導入された不純物の拡散を抑制でき、不純物拡散層（ｎ-型半導体領域７およびｎ+型半導体領域９、特にｎ-型半導体領域７）の接合深さを浅くすること、すなわち浅い接合を形成することが可能になる。このため、半導体装置（半導体集積回路装置）の小型化や高集積化に有利となる。
【００３８】
ステップＳ９のアニール温度は、１０００℃以上であることが好ましく、１１００℃以上であればより好ましく、１２００℃以上であれば更に好ましい。また、ステップＳ９のアニール時間は、１００ｍｓｅｃ（１００ミリ秒）以下であることが好ましく、１０ｍｓｅｃ（１０ミリ秒）以下であればより好ましく、１ｍｓｅｃ（１ミリ秒）以下であれば更に好ましい。また、ステップＳ９のアニール処理は、例えば窒素（Ｎ2）雰囲気中で行うことができるが、他のガス種（例えば不活性ガス）を用いることも可能である。
【００３９】
このようにして、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ+型半導体領域９およびｎ-型半導体領域７により形成され、ｐ型ウエル３にｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）１１が形成される。ｎ+型半導体領域９（またはｎ+型半導体領域９およびｎ-型半導体領域７）はｎチャネル型のＭＩＳＦＥＴ１１のソースまたはドレインとして機能することができる。ｎ-型半導体領域７はソースまたはドレインのエクステンション拡散層（エクステンション領域）として機能することができる。
【００４０】
なお、本実施の形態では、ｎチャネル型のＭＩＳＦＥＴ１１を形成する場合について説明したが、ｎ型とｐ型の導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴとを形成してＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を形成することもできる。
【００４１】
ｎチャネル型のＭＩＳＦＥＴ１１が形成された後の工程（ステップＳ９の後の工程）について説明する。図６は、図５に続く半導体装置の製造工程中の要部断面図である。
【００４２】
図６に示されるように、ゲート電極５およびｎ+型半導体領域９の表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、ゲート電極５とｎ+型半導体領域９との表面に、それぞれシリサイド膜（コバルトシリサイド膜、例えばＣｏＳｉ2膜）１２ａおよびシリサイド膜（コバルトシリサイド膜、例えばＣｏＳｉ2膜）１２ｂを形成する。これにより、ｎ+型半導体領域９の拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。その後、未反応のコバルト膜は除去する。
【００４３】
次に、半導体基板１上に、ゲート電極５を覆うように、絶縁膜（層間絶縁膜）１３を形成する。絶縁膜１３は、例えば、相対的に薄い窒化シリコン膜と、その上の相対的に厚い酸化シリコン膜との積層膜などからなる。
【００４４】
次に、フォトリソグラフィ技術を用いて絶縁膜１３をドライエッチングすることにより、ｎ+型半導体領域（ソース、ドレイン）９の上部などにコンタクトホール（開口部）１４を形成する。コンタクトホール１４の底部では、半導体基板１の主面の一部、例えばｎ+型半導体領域９（の表面上のシリサイド膜１２ｂ）の一部、やゲート電極５（の表面上のシリサイド膜１２ａ）の一部などが露出される。
【００４５】
次に、コンタクトホール１４内に、タングステン（Ｗ）などからなるプラグ１５を形成する。プラグ１５は、例えば、コンタクトホール１４の内部を含む絶縁膜１３上に例えば窒化チタン膜などのバリア膜１５ａを形成した後、タングステン膜をＣＶＤ法によってバリア膜１５ａ上にコンタクトホール１４を埋めるように形成し、絶縁膜１３上の不要なタングステン膜およびバリア膜１５ａをＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去することにより形成される。プラグ１５は、ｎ+型半導体領域９またはゲート電極５と電気的に接続している。
【００４６】
次に、プラグ１５が埋め込まれた絶縁膜１３上に、第１層配線として配線１６を形成する。例えば、チタン膜１６ａ、窒化チタン膜１６ｂ、アルミニウム膜（アルミニウム合金膜）１６ｃ、チタン膜１６ｄおよび窒化チタン膜１６ｅをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターン化することで、配線１６を形成することができる。配線１６はプラグ１５を介して、ｎチャネル型のＭＩＳＦＥＴ１１のソースまたはドレイン用のｎ+型半導体領域９やゲート電極５などと電気的に接続されている。配線１６は、アルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線により形成しても良い。
【００４７】
次に、絶縁膜１３上に、配線１６を覆うように、絶縁膜（層間絶縁膜）１７が形成される。その後、配線１６に電気的に接続される第２層配線などが形成されるが、ここではその説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。
【００４８】
上記のように、本実施の形態では、ステップＳ６およびステップＳ８のイオン注入を行った後には、導入した不純物を活性化するためにステップＳ９で長波長レーザアニール処理（熱処理）を行う。これにより、半導体基板１（ｎ-型半導体領域７およびｎ+型半導体領域９）中に導入された不純物が活性化されて、ｎチャネル型のＭＩＳＦＥＴ１１のソースまたはドレインとして機能するｎ-型半導体領域７およびｎ+型半導体領域９が形成される。
【００４９】
本実施の形態とは異なり、イオン注入後のアニール処理（ステップＳ９のアニール処理）にランプ加熱（ランプアニール）を用いることも考えられる。しかしながら、Ｓｉ（シリコン）への吸収が悪い（吸収係数が低い）ような波長を用いたランプ加熱の場合、半導体基板を所定のアニール温度まで昇温させるのに時間がかかり、アニール時間（ランプ光照射時間）が長くなってしまう。また、たとえＳｉ（シリコン）への吸収が良い（吸収係数が高い）ような波長を用いたフラッシュランプアニールであっても、ランプ加熱方式の場合はランプ光を発する際のランプの立ち上がりに時間がかかり、レーザ方式に比べてアニール時間（ランプ光照射時間）が長くなってしまう。また、ランプ光の短時間の照射を制御するのは容易ではなく、ランプ光の照射時間を短くすると、アニール温度のばらつきが大きくなる可能性がある。また、ランプ加熱方式の場合、レーザ方式に比べて、ランプ光の波長に幅があり、半導体ウエハの面内でアニール温度にむら（不均一な温度分布）が生じる可能性がある。また、昇温可能なアニール温度にも限界がある。
【００５０】
アニール時間が長くなると、導入した不純物がアニール中に拡散してしまう。不純物が拡散すると、形成される不純物拡散層の接合深さが深くなってしまう。これは、半導体装置（半導体集積回路装置）の高集積化に不利となる。このため、不純物の拡散を考慮すると、形成される不純物拡散層（ソース、ドレインやそのエクステンション拡散層）の接合深さを浅くするためには、イオン注入時のドーズ量を減少させる必要がある。これは、形成される不純物拡散層の抵抗を上昇させ、例えば２０００〜３０００Ω／ｓｑ（２０００〜３０００Ω／□）のような高いシート抵抗値となってしまう可能性がある。
【００５１】
それに対して、本実施の形態では、イオン注入後のステップＳ９のアニール処理に長波長レーザアニール処理を用いる。レーザ方式のアニール処理であるレーザアニールは、レーザ光を照射することによって局所的に温度を上昇させることができ、レーザ光の集束性を利用しているため、限られた領域を瞬間的に昇温することができる。このため、レーザアニールは、ランプ加熱方式などに比べて、アニール時間（加熱時間、レーザ光照射時間）を短くすることが可能である。アニール時間を短くすることができるので、導入した不純物がアニール中に拡散するのを抑制または防止することができる。このため、形成される不純物拡散層の接合深さを浅くすることができる。また、レーザ方式なので、レーザ光の短時間の照射を制御するのは容易であり、レーザ光の照射時間が短くても、アニール温度のばらつきを比較的小さくすることができる。
【００５２】
また、本実施の形態とは異なり、ステップＳ９のアニール処理にエキシマレーザ（例えば波長３０８ｎｍ）のような短波長レーザを用いることも考えられる。この場合、エキシマレーザの波長の光は酸化膜に対して透過性を有するため、（１）素子分離領域２の下のシリコン領域を溶解する、（２）多結晶シリコンなどの半導体材料で構成されるゲート電極５も溶解してしまう、（３）パターン（ゲート電極５のパターン）の粗密差や、下地材料（シリコン（アクティブ領域）上か酸化膜（素子分離領域）上か）に対する依存性が生じる、などの問題点が生じる可能性がある。これらの問題点のため、ｎ-型半導体領域７およびｎ+型半導体領域９中に導入した不純物をエキシマレーザのような短波長レーザで活性化することは容易ではない。
【００５３】
図７は、シリコン（Ｓｉ）の吸収係数の波長依存性を示すグラフである。また、図８は、内因性吸収（Intrinsic absorption）の説明図であり、図９は、自由電子吸収（Free carrier absorption）の説明図である。図７のグラフの横軸は、入射光の波長に対応し、図７のグラフの縦軸は、シリコン（Ｓｉ）の吸収係数（Absorption coefficients）に対応する。また、図７のグラフには、シリコン中の不純物濃度を変えた場合、ここでは不純物濃度ｐが１０17／ｃｍ3、１０18／ｃｍ3および１０19／ｃｍ3の３つのケースについて、シリコン（不純物を導入したシリコン）の吸収係数の入射光波長依存性が示されている。
【００５４】
図７のグラフからも分かるように、入射光の波長が比較的短い領域では、図８のような内因性吸収が生じ、入射光の波長が短い方が吸収係数が高くなってシリコンが加熱されやすくなり、入射光が長くなると吸収係数が低くなってシリコンが加熱されにくくなる傾向にある。一方、入射光の波長が比較的長い領域では、図９のような自由電子吸収が生じ、入射光の波長が短い方が吸収係数が低くなってシリコンが加熱されにくく、入射光が長くなると吸収係数が高くなってシリコンが加熱されやすくなる傾向にある。また、図７のグラフからも分かるように、内因性吸収による吸収係数（入射光波長が比較的短い領域の吸収係数に相当）はシリコン中の不純物濃度に依存しないが、自由電子吸収による吸収係数（入射光波長が比較的長い領域の吸収係数に相当）はシリコン中の不純物濃度に依存し、不純物濃度が高くなるほど吸収係数が大きくなる傾向にある。
【００５５】
本実施の形態では、イオン注入後のステップＳ９のアニール処理に、自由電子吸収により吸収係数が比較的高くなる領域の波長、すなわち長波長のレーザを用いる。用いるレーザの波長は３μｍ以上であることが好ましく、５μｍ以上であればより好ましく、８μｍ以上であれば更に好ましい。例えばＣＯ2ガスレーザ（波長１０．６μｍ）を用いてステップＳ９のアニール処理を行うことができる。長波長のレーザを用いることで、エキシマレーザのような短波長レーザを用いた場合に生じ得る上記不具合（上記（１）〜（３））をなくすことができる。また、レーザ光の波長を好ましくは３μｍ以上、より好ましくは５μｍ以上、更に好ましくは８μｍ以上とすることで、自由電子吸収を生じやすくして吸収係数を比較的高くすることができ、アニール時間（レーザ光照射時間）を短くすることが可能になる。また、アニール温度を高くすることも可能になる。
【００５６】
このように、イオン注入後のステップＳ９のアニール処理に長波長レーザアニールを用いることで、ランプ加熱方式などに比べて、より高い温度により短い時間で昇降温することができる。アニール時間を短くすることができるので、導入した不純物がアニール中に拡散するのを抑制または防止することができる。このため、形成される不純物拡散層の接合深さを浅くすることができ、半導体装置（半導体集積回路装置）の小型化や高集積化に有利となる。ステップＳ９の長波長レーザアニールによるアニール時間は、１００ｍｓｅｃ（１００ミリ秒）以下であることが好ましく、１０ｍｓｅｃ（１０ミリ秒）以下であればより好ましく、１ｍｓｅｃ（１ミリ秒）以下であれば更に好ましく、これにより、導入した不純物がアニール中に拡散するのをより的確に抑制または防止することができる。また、アニール温度を高くすることができるので、シリコン中に導入された不純物の固溶度（固溶限）を高めることができ、アニール処理（不純物の活性化）後の不純物拡散層の抵抗（抵抗率）を低減することができる。ステップＳ９の長波長レーザアニールのアニール温度は、１０００℃以上であることが好ましく、１１００℃以上であればより好ましく、１２００℃以上であれば更に好ましく、これにより、アニール処理（不純物の活性化）後の不純物拡散層の抵抗（抵抗率）をより的確に低減することができる。
【００５７】
また、ステップＳ９の長波長レーザアニールにより活性化する領域（ｎ-型半導体領域７および／またはｎ+型半導体領域９）の不純物濃度は、１０18／ｃｍ3以上であれば好ましく、１０19／ｃｍ3以上であればより好ましく、１０20／ｃｍ3以上であれば更に好ましい。図７のグラフからも分かるように、自由電子吸収による吸収係数（入射光波長が比較的長い領域の吸収係数に相当）はシリコン中の不純物濃度に依存し、不純物濃度が高くなるほど吸収係数が大きくなる傾向にある。長波長レーザを照射して加熱する領域の不純物濃度を好ましくは１０18／ｃｍ3以上、より好ましくは１０19／ｃｍ3以上、更に好ましくは１０20／ｃｍ3以上とすることで、自由電子吸収を生じやすくして吸収係数をより高くすることができ、アニール時間（レーザ光照射時間）の短縮やアニール温度の高温化がより容易になる。
【００５８】
図１０は、アニール前後の不純物濃度分布を示すグラフである。図１０のグラフの横軸は、半導体基板表面からの深さに対応し、図１０のグラフの縦軸は、不純物濃度に対応する。図１０のグラフには、イオン注入後でアニール前の状態（図１０のグラフの「ａｓ−ｉｍｐｌａ」に対応）と、イオン注入しその後に長波長レーザアニール処理を行った状態（図１０のグラフの「長波長レーザアニール（照射強度小）」および「長波長レーザアニール（照射強度大）」に対応し、括弧内の大小はレーザ照射強度に対応）と、イオン注入しその後にランプアニール処理を行った状態（図１０のグラフの「ＲＴＡ（ランプアニール）」に対応）とが示されている。
【００５９】
図１０のグラフからも分かるように、イオン注入後にランプアニールを行うと、アニール時間（ランプ光照射時間）が比較的長いので、アニール中に不純物が拡散してしまい、イオン注入時の不純物濃度分布（図１０のグラフの「ａｓ−ｉｍｐｌａ」に対応）を維持することができず、ランプアニール後の不純物濃度分布は、イオン注入時の不純物濃度分布とかなり異なるものになってしまう。それに対して、イオン注入後に長波長レーザアニールを行うと、アニール時間を短くアニール温度を高くすることができ、不純物はほとんど拡散せず、イオン注入時の不純物濃度分布を維持することができる。すなわち、長波長レーザアニール後の不純物濃度分布は、イオン注入時の不純物濃度分布とほとんど同じにすることができる。
【００６０】
図１１は、イオン注入およびその後の各種アニールによって形成された不純物拡散層の接合深さとシート抵抗との相関を示すグラフである。図１２は、イオン注入およびその後のアニールによって形成された不純物拡散層のシート抵抗を示すグラフである。図１１のグラフの横軸は、形成された不純物拡散層の接合深さ（ここでは不純物濃度１０18／ｃｍ3での接合深さ）に対応し、図１１のグラフの縦軸は、形成された不純物拡散層のシート抵抗に対応する。また、図１２のグラフの横軸は、長波長レーザアニールのレーザ出力（arbitrary unit：任意単位）に対応し、図１２のグラフの縦軸は、形成された不純物拡散層のシート抵抗に対応する。図１１のグラフでは、本実施の形態のようにイオン注入後に長波長レーザアニールを行った場合（図１１のグラフの「長波長レーザアニール」に対応）と、本実施の形態とは異なりイオン注入後にランプアニールによるＲＴＡ（Rapid Thermal Annealing）を行った比較例（図１１のグラフの「ＲＴＡ（ランプアニール）」に対応）と、本実施の形態とは異なりイオン注入後にフラッシュランプアニールを行った比較例（図１１のグラフの「フラッシュランプアニール」に対応）とが示されている。また、図１２のグラフでは、本実施の形態のようにイオン注入後に長波長レーザアニールを行った場合（図１２のグラフの「長波長レーザアニール」に対応）のシート抵抗値のレーザ出力依存性が示されており、また比較例として、イオン注入後にランプアニールによるＲＴＡを行った場合（図１２のグラフの「ＲＴＡ（ランプアニール）」に対応）のシート抵抗も、図１２のグラフにプロットしてある。
【００６１】
図１１および図１２のグラフから分かるように、イオン注入後に長波長レーザアニールを行うことで、形成される不純物拡散層のシート抵抗を低減することができる。また、図１１のグラフからも分かるように、イオン注入後に長波長レーザアニールを行うことで、形成される不純物拡散層の浅接合化とシート抵抗の低減（低抵抗化）との両立が可能になる。このため、半導体装置の性能を向上でき、また、半導体装置の小型化や高集積化が可能になる。
【００６２】
本実施の形態では、イオン注入後のステップＳ９のアニール処理に長波長レーザアニール処理を用いているので、アニール中の不純物の拡散が抑制される。このため、イオン注入時の不純物濃度分布をステップＳ９のアニール処理後にも維持することができ、深さ方向（半導体基板１の主面に垂直な方向）の不純物濃度分布を理想的な不純物濃度分布にすることが可能である。しかしながら、導入された不純物は、ステップＳ９のアニール処理で半導体基板１の横方向（半導体基板１の主面に平行な方向、ＭＩＳＦＥＴ１１のチャネル長方向）にも拡散されない。
【００６３】
このため、ステップＳ６のｎ-型半導体領域（ソース・ドレインのエクステンション拡散層）７を形成するためのイオン注入工程において、本実施の形態とは異なり、半導体基板１の主面に対して垂直な方向にイオン注入を行った場合、不純物が注入された領域（ｎ-型半導体領域７）とゲート電極５とがオーバーラップせず、ゲート電極５の端部の下のｐ型ウエル３に不純物が導入されない。その後のステップＳ９の長波長レーザアニール処理で不純物はほとんど拡散しないので、ステップＳ９の長波長レーザアニール処理後に、ｎ-型半導体領域７とゲート電極５とはオーバーラップせず、ｎ-型半導体領域７はゲート電極５の端部の下方には延在しないことになる。これは、形成されるｎチャネル型のＭＩＳＦＥＴ１１の特性を低下させ、例えばドレイン電流を低下させる。
【００６４】
それに対して、本実施の形態では、ステップＳ６のｎ-型半導体領域（ソース・ドレインのエクステンション拡散層）７を形成するためのイオン注入工程で、半導体基板１の主面に対して斜め方向（半導体基板１の主面に垂直な方向から所定の角度傾斜した方向）にイオン注入する。イオン注入を半導体基板１の主面に対して斜め方向から行うことで、不純物が注入された領域（ｎ-型半導体領域７）とゲート電極５とがオーバーラップし、ゲート電極５の端部の下のｐ型ウエル３にも不純物が導入される。その後のステップＳ９の長波長レーザアニール処理で不純物はほとんど拡散しないが、ステップＳ６のｎ-型半導体領域７を形成するためのイオン注入工程で既にゲート電極５の端部の下のｐ型ウエル３にも不純物を導入しているので、ステップＳ９の長波長レーザアニール処理後に、ｎ-型半導体領域７とゲート電極５とがオーバーラップし、ｎ-型半導体領域７はゲート電極５の端部の下方にも延在することになる。これにより、形成されるｎチャネル型のＭＩＳＦＥＴ１１の特性を向上させることができ、例えばドレイン電流を高めることができる。ｎ-型半導体領域７とゲート電極５とのオーバーラップ領域のチャネル長方向の長さは１ｎｍ以上あることが好ましく、これにより、より的確にｎチャネル型のＭＩＳＦＥＴ１１の特性を向上させることができる。従って、半導体装置の性能を向上させることができる。
【００６５】
図１３は、ｎチャネル型のＭＩＳＦＥＴのＩoff−Ｉon特性を示すグラフである。図１３のグラフの横軸は、ＭＩＳＦＥＴをオン状態にしたときのソース・ドレイン間の電流Ｉonに対応し、図１３のグラフの縦軸は、ＭＩＳＦＥＴをオフ状態にしたときのソース・ドレイン間の電流Ｉoff（リーク電流）に対応する。また、図１３のグラフには、ステップＳ６のｎ-型半導体領域７を形成するためのイオン注入工程で、本実施の形態のようにイオン注入を半導体基板１の主面に対して斜め方向に行った場合（図１３のグラフの「斜めイオン注入」に対応）と、本実施の形態とは異なりイオン注入を半導体基板１の主面に対して垂直な方向に行った比較例の場合（図１３のグラフの「垂直イオン注入」に対応）とが示されており、これら両ケースは、ステップＳ６のイオン注入工程以外はほぼ同様の製造工程でＭＩＳＦＥＴを形成している。
【００６６】
図１３のグラフに示されるように、ステップＳ６のｎ-型半導体領域７を形成するためのイオン注入を、半導体基板１の主面に対して垂直な方向に行った比較例の場合よりも、本実施の形態のように半導体基板１の主面に対して斜め方向に行った場合の方が、同じＩoffのときのＩonの値は大きくなる。ステップＳ６のｎ-型半導体領域７を形成するためのイオン注入を、半導体基板１の主面に対して斜め方向に行うことで、ｎ-型半導体領域７とゲート電極５とをオーバーラップさせることができ、ＭＩＳＦＥＴのリーク電流（Ｉoff）を低減し、ＭＩＳＦＥＴのソース・ドレイン電流（Ｉon）を増大させることができる。
【００６７】
このように、ステップＳ６のｎ-型半導体領域７を形成するためのイオン注入を、半導体基板１の主面に対して斜め方向に行うことと、ステップ９のｎ-型半導体領域７およびｎ+型半導体領域９の不純物を活性化させるためのアニール処理を、長波長レーザアニールにより行うこととを組み合わせることが重要である。本実施の形態では、ステップＳ６のｎ-型半導体領域７を形成するためのイオン注入を、半導体基板１の主面に対して斜め方向に行うことで、ゲート電極５の端部の下のｐ型ウエル３にも不純物を導入してｎ-型半導体領域７とゲート電極５とをオーバーラップさせ、ステップ９のｎ-型半導体領域７およびｎ+型半導体領域９の不純物を活性化させるためのアニール処理では、長波長レーザアニールにより行うことにより、導入された不純物がアニール中に拡散するのを抑制または防止する。ステップＳ６およびステップＳ８のイオン注入時の不純物濃度分布をステップＳ９のアニール処理後も維持することができるので、ステップＳ６およびステップＳ８のイオン注入の条件を調節することにより、ｎ-型半導体領域７およびｎ+型半導体領域９の不純物濃度分布を制御することができ、所望の不純物濃度分布を容易かつ的確に得ることができる。また、ステップＳ６のｎ-型半導体領域７を形成するためのイオン注入７ａの条件（例えばイオン注入７ａの角度）を調節することにより、ゲート電極５とソース・ドレインのエクステンション拡散層（ｎ-型半導体領域７）とのオーバーラップ長を精度良く制御することができる。
【００６８】
ソース・ドレインのエクステンション拡散層（ｎ-型半導体領域７）のように何らかのマスク（ここではゲート電極５および絶縁膜６）を用いてイオン注入を行う場合、半導体基板１の主面に垂直な方向にイオン注入を行うと、１次元（半導体基板１の主面に垂直な方向、深さ方向、デバイス縦方向）的にはイオン注入自体により生じる不純物濃度分布により低抵抗でかつ浅い接合（不純物拡散層）を形成することができるが、長波長レーザアニール処理ではアニール時間（レーザ照射時間）が短いため２次元（半導体基板１の主面に平行な方向、横方向、デバイス横方向）的には不純物が十分拡散せず、ゲート電極５とソース・ドレインのエクステンション拡散層（ｎ-型半導体領域７）とのオーバーラップ領域が形成されず、ドレイン電流（ソース・ドレイン電流）の低下を招く。本実施の形態のように、ソース・ドレインのエクステンション拡散層（ｎ-型半導体領域７）形成のためのイオン注入（ステップＳ６のイオン注入）を、半導体基板１の主面に対して斜め方向に行うことで、ゲート電極５とソース・ドレインのエクステンション拡散層（ｎ-型半導体領域７）との必要なオーバーラップ領域を確保でき、この領域の拡散層抵抗を減少させ、ドレイン電流（ソース・ドレイン電流）の低下を防止でき、ホットキャリアの劣化を防止することができる。
【００６９】
このように、本実施の形態では、ゲート電極５とソース・ドレインのエクステンション拡散層（ｎ-型半導体領域７）とのオーバーラップ長を精度良く制御することと、接合自体の高活性化すなわち低抵抗化や、縦および横方向の不純物濃度分布の急峻化（浅接合化）との両立が可能である。このため、半導体装置の性能を向上でき、また、半導体装置（半導体集積回路装置）の小型化や高集積化も可能になる。
【００７０】
（実施の形態２）
図１４は、本発明の他の実施の形態である半導体装置の製造工程を示すプロセスフロー図である。図１５および図１６は、本実施の形態の半導体装置の製造工程中の要部断面図である。図２（のステップＳ５）までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、それ以降の製造工程について説明する。
【００７１】
上記実施の形態１と同様にしてステップＳ１〜Ｓ５の工程を行って図２に示される構造が形成された後、図１５に示されるように、ゲート電極５の側壁上に、例えば酸化シリコンまたは窒化シリコンなどの薄い絶縁膜からなるサイドウォール（オフセットスペーサ、側壁スペーサ、側壁絶縁膜）２０を形成する（ステップＳ２１）。サイドウォール２０は、サイドウォール８と同様に、半導体基板１上に酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜を異方性エッチングすることによって形成することができる。サイドウォール２０の厚みは、サイドウォール８の厚みよりも薄くする。
【００７２】
以降の工程は、上記実施の形態１と同様である。すなわち、図１６に示されるように、ｐ型ウエル３のゲート電極５の両側の領域にヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ-型半導体領域７を形成する（ステップＳ６）。このステップＳ６のイオン注入７ａは、上記実施の形態１と同様に、半導体基板１の主面に対して斜め方向にイオンを注入する。更に、上記実施の形態１と同様にしてステップＳ７およびそれ以降の工程を行うが、ここではその説明は省略する。
【００７３】
本実施の形態でも、上記実施の形態１と同様の効果を得ることができる。更に、本実施の形態では、ゲート電極５の側壁にサイドウォール２０を形成した状態で、ステップＳ６のイオン注入を行う。このため、ステップＳ６で、半導体基板１の主面に対して斜め方向にイオンを注入しても、ゲート電極５がイオン注入によりダメージを受けるのを防止することができる。従って、形成されるＭＩＳＦＥＴ１１の特性や信頼性をより向上させることができる。また、上記実施の形態１のように、サイドウォール２０の形成を省略した場合は、製造工程数を低減でき、製造時間の短縮や製造コストの低減が可能になる。
【００７４】
（実施の形態３）
図１７は、本発明の他の実施の形態である半導体装置の製造工程を示すプロセスフロー図である。図１８および図１９は、本実施の形態の半導体装置の製造工程中の要部断面図である。図２（のステップＳ５）までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、それ以降の製造工程について説明する。
【００７５】
上記実施の形態１と同様にしてステップＳ１〜Ｓ５の工程を行って図２に示される構造が形成された後、ステップＳ６のイオン注入７ａを行う前に、図１８に示されるように、ｐ型ウエル３のゲート電極５の両側の領域にＧｅ（ゲルマニウム）を高濃度でイオン注入し、半導体基板１（ｐ型ウエル３）の表面から例えば約２０ｎｍの深さのアモルファス層３０を形成する（ステップＳ３１）。このステップＳ３１のイオン注入（プレアモルファス化イオン注入）３０ａは、加速エネルギーを例えば１０ｋｅＶ程度とし、ドーズ量（注入量）を例えば１０14／ｃｍ2以上とすることができる。ステップＳ３１のイオン注入３０ａも、上記実施の形態１のステップＳ６のイオン注入７ａと同様に、半導体基板１の主面に対して斜め方向、すなわち半導体基板１の主面に垂直な方向から所定の角度傾斜した方向に不純物イオンを入射して注入することもできる。ステップＳ３１のイオン注入３０ａとして、Ｇｅ以外にもＳｉ（シリコン）のイオン注入を用いることもできる。
【００７６】
以降の工程は、上記実施の形態１と同様である。すなわち、図１９に示されるように、ｐ型ウエル３のゲート電極５の両側の領域にヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ-型半導体領域７を形成する（ステップＳ６）。このステップＳ６のイオン注入７ａは、上記実施の形態１と同様に、半導体基板１の主面に対して斜め方向にイオンを注入する。更に、上記実施の形態１と同様にしてステップＳ７およびそれ以降の工程を行うが、ここではその説明は省略する。また、上記実施の形態２のステップＳ２１のようにゲート電極５の側壁上にサイドウォール２０を形成してから、本実施の形態のステップＳ３１のＧｅのイオン注入を行うこともできる。また、ステップＳ３１のイオン注入３０ａによってアモルファス化していた領域（アモルファス層３０）は、ステップＳ９の長波長レーザアニール処理の際に再結晶化される。
【００７７】
図２０は、ｎチャネル型のＭＩＳＦＥＴのしきい値電圧を示すグラフである。図２０のグラフの横軸は、ゲート長に対応し、図２０のグラフの縦軸はしきい値電圧Ｖthに対応する。図２０のグラフには、プレアモルファス化のためのイオン注入３０ａを行った本実施の形態の場合（図２０のグラフの「プレアモルファス化イオン注入あり」に対応）と、プレアモルファス化のためのイオン注入３０ａを行わなかった実施の形態１の場合（図２０のグラフの「プレアモルファス化イオン注入なし」に対応）とが示されており、これらは上記のように長波長レーザアニール処理が行われている。更に比較例として、ステップＳ９のアニール処理をランプアニールのようなＲＴＡにより行った場合（図２０のグラフの「ＲＴＡ（ランプアニール）」に対応）も図２０のグラフに示されている。
【００７８】
図２０のグラフにも示されるように、上記実施の形態１のようにステップＳ６の斜めイオン注入とステップＳ９の長波長レーザアニールを行うことにより、ゲート長を短くしたときのＭＩＳＦＥＴのしきい値電圧の低下（短チャネル効果）を抑制することができるが、本実施の形態のようにステップＳ３１のプレアモルファス化のイオン注入３０ａを行うことで、ゲート長を短くしたときのＭＩＳＦＥＴのしきい値電圧の低下（短チャネル効果）を更に抑制することが可能になる。このため、ＭＩＳＦＥＴのゲート長を短くすることが可能になり、半導体装置（半導体集積回路装置）の小型化や高集積化に有利になる。
【００７９】
また、ステップＳ３１のプレアモルファス化のためのイオン注入工程後で、ステップ９の長波長レーザアニール工程前の工程（すなわちステップＳ３１とステップＳ９の間の工程）では、プロセス温度（半導体基板の温度）が４５０℃を超えないことが好ましい。例えば、ステップＳ７のサイドウォール８を形成するための絶縁膜の成膜温度（ＣＶＤ成膜温度）を４５０℃以下にすることが好ましい。これにより、ｐ型ウエル３のゲート電極５の両側の領域の表層部分（例えば表面から約２０ｎｍの深さまでの領域、アモルファス層３０）がアモルファス化した状態を、ステップＳ９の長波長レーザアニール工程まで維持することができ、上記のようなゲート長を短くしたときのＭＩＳＦＥＴのしきい値電圧の低下の抑制効果をより的確に得ることができる。
【００８０】
（実施の形態４）
図２１は、本発明の他の実施の形態である半導体装置の製造工程を示すプロセスフロー図である。図２２〜図２４は、本実施の形態の半導体装置の製造工程中の要部断面図である。図２（のステップＳ５）までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、それ以降の製造工程について説明する。
【００８１】
上記実施の形態１と同様にしてステップＳ１〜Ｓ５の工程を行って図２に示される構造が形成された後、ステップＳ６のイオン注入７ａを行う前に、本実施の形態では、図２２に示されるように、上記実施の形態１のステップＳ７と同様にして、ゲート電極５の側壁上にサイドウォール８を形成する。それから、上記実施の形態１のステップＳ８と同様にして、ｐ型ウエル３のゲート電極５およびサイドウォール８の両側の領域にヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ+型半導体領域９を形成する。また、このｎ+型半導体領域９を形成するためのイオン注入の後、１０５０℃で１秒程度アニール処理を行うこともでき、それにより、ｎ+型半導体領域９中の不純物濃度分布を均一化させることもできる。
【００８２】
次に、図２３に示されるように、サイドウォール８を除去する（ステップＳ４１）。それから、上記実施の形態１のステップＳ６と同様にして、ｐ型ウエル３のゲート電極５の両側の領域にヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ-型半導体領域７を形成する。このイオン注入７ａは、上記実施の形態１と同様に、半導体基板１の主面に対して斜め方向にイオンを注入する。
【００８３】
次に、上記実施の形態１のステップＳ９と同様にして、ｎ-型半導体領域７およびｎ+型半導体領域９に導入された不純物を活性化させるため、長波長レーザアニール処理を行う。
【００８４】
次に、図２４に示されるように、ゲート電極５の側壁上に、例えば酸化シリコンまたは窒化シリコンあるいはそれらの積層膜などの絶縁膜からなるサイドウォール（側壁スペーサ、側壁絶縁膜）８ａを形成する（ステップＳ４２）。サイドウォール８ａは、サイドウォール８と同様にして形成することができる。サイドウォール８ａを形成することで、その後シリサイド膜１２ａ，１２ｂを形成したときに、ｎ+型半導体領域９上のシリサイド膜１２ｂがゲート電極５と接触するのを防止することができる。
【００８５】
以降の工程は、上記実施の形態１と同様である。すなわち、シリサイド膜１２ａ，１２ｂ、絶縁膜１３、コンタクトホール１４、プラグ１５、配線１６および絶縁膜１７などが形成されるが、ここではその説明は省略する。また、ステップＳ４１でサイドウォール８を除去した後、上記実施の形態２のステップＳ２１のようにゲート電極５の側壁上にサイドウォール２０を形成してから、本実施の形態のステップＳ６のイオン注入７ａを行うこともできる。また、ステップＳ４１でサイドウォール８を除去した後、上記実施の形態３のステップＳ３１のようにプレアモルファス化のためのイオン注入３０ａを行ってから、本実施の形態のステップＳ６のイオン注入７ａを行うこともできる。
【００８６】
本実施の形態でも、上記実施の形態１〜３とほぼ同様の効果を得ることができる。更に、本実施の形態では、ステップＳ９の長波長レーザアニール処理において、ｎ-型半導体領域７上にサイドウォール８が存在しない。このため、長波長レーザアニール処理のアニール時間が短くても、ｎ-型半導体領域７およびｎ+型半導体領域９をより均一に加熱することができる。
【００８７】
（実施の形態５）
図２５は、本発明の他の実施の形態である半導体装置の製造工程を示すプロセスフロー図である。図２６および図２７は、本実施の形態の半導体装置の製造工程中の要部断面図である。図５（のステップＳ８）までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、それ以降の製造工程について説明する。
【００８８】
上記実施の形態１〜３と同様にしてステップＳ１〜Ｓ８の工程を行って図５に示される構造が形成された後、ステップＳ９の長波長レーザアニール処理を行う前に、本実施の形態では、図２６に示されるように、サイドウォール８を除去する（ステップＳ５１）。サイドウォール８を除去した後、上記実施の形態１のステップＳ９と同様にして、ｎ-型半導体領域７およびｎ+型半導体領域９に導入された不純物を活性化させるため、長波長レーザアニール処理を行う。
【００８９】
次に、図２７に示されるように、ゲート電極５の側壁上に、例えば酸化シリコンまたは窒化シリコンあるいはそれらの積層膜などの絶縁膜からなるサイドウォール（側壁スペーサ、側壁絶縁膜）８ｂを形成する（ステップＳ５２）。サイドウォール８ｂは、サイドウォール８と同様にして形成することができる。サイドウォール８ｂを形成することで、その後シリサイド膜１２ａ，１２ｂを形成したときに、ｎ+型半導体領域９上のシリサイド膜１２ｂがゲート電極５と接触するのを防止することができる。
【００９０】
以降の工程は、上記実施の形態１と同様である。すなわち、シリサイド膜１２ａ，１２ｂ、絶縁膜１３、コンタクトホール１４、プラグ１５、配線１６および絶縁膜１７などが形成されるが、ここではその説明は省略する。
【００９１】
本実施の形態でも、上記実施の形態１〜３とほぼ同様の効果を得ることができる。更に、本実施の形態では、ステップＳ９の長波長レーザアニール処理において、ｎ-型半導体領域７上にサイドウォール８が存在しない。このため、長波長レーザアニール処理のアニール時間が短くても、ｎ-型半導体領域７およびｎ+型半導体領域９をより均一に加熱することができる。
【００９２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００９３】
本発明は、ＭＩＳＦＥＴを有する半導体装置の製造方法に適用して有効である。
【図面の簡単な説明】
【００９４】
【図１】本発明の一実施の形態である半導体装置の製造工程を示すプロセスフロー図である。
【図２】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】シリコンの吸収係数の波長依存性を示すグラフである。
【図８】内因性吸収の説明図である。
【図９】自由電子吸収の説明図である。
【図１０】アニール前後の不純物濃度分布を示すグラフである。
【図１１】イオン注入およびその後の各種アニールによって形成された不純物拡散層の接合深さとシート抵抗との相関を示すグラフである。
【図１２】イオン注入およびその後のアニールによって形成された不純物拡散層のシート抵抗を示すグラフである。
【図１３】ＭＩＳＦＥＴのＩoff−Ｉon特性を示すグラフである。
【図１４】本発明の他の実施の形態である半導体装置の製造工程を示すプロセスフロー図である。
【図１５】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】本発明の他の実施の形態である半導体装置の製造工程を示すプロセスフロー図である。
【図１８】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】ｎチャネル型のＭＩＳＦＥＴのしきい値電圧を示すグラフである。
【図２１】本発明の他の実施の形態である半導体装置の製造工程を示すプロセスフロー図である。
【図２２】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】本発明の他の実施の形態である半導体装置の製造工程を示すプロセスフロー図である。
【図２６】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【００９５】
１  半導体基板
２  素子分離領域
３  ｐ型ウエル
４  ゲート絶縁膜
５  ゲート電極
６  絶縁膜
７  ｎ-型半導体領域
７ａ  イオン注入
８  サイドウォール
８ａ  サイドウォール
８ｂ  サイドウォール
９  ｎ+型半導体領域
９ａ  イオン注入
１１  ＭＩＳＦＥＴ
１２ａ  シリサイド膜
１２ｂ  シリサイド膜
１３  絶縁膜
１４  コンタクトホール
１５  プラグ
１５ａ  バリア膜
１６  配線
１６ａ  チタン膜
１６ｂ  窒化チタン膜
１６ｃ  アルミニウム膜
１６ｄ  チタン膜
１６ｅ  窒化チタン膜
１７  絶縁膜
２０  サイドウォール
３０ａ  イオン注入
３０  アモルファス層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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