(57)【要約】【課題】高速な信号転送を実現でき、回路動作の安定性・回路の信頼性を高めることができる双方向バス駆動回路及び双方向バス回路を提供する。【解決手段】制御信号ＯＥがイネーブルのときに信号ＤをバスＹＢ，ＹＡのそれぞれに供給する３ステートバッファ回路１１，１２と、制御信号（ノードＮ１７，Ｎ１８）を生成する回路１５，１７及び１６，１８と、ノードＮ１７，Ｎ１８の信号がイネーブルのときに、バスＹＢ，ＹＡの信号をバスＹＡ，ＹＢにそれぞれ供給する３ステートバッファ回路１９，２０とを有する。回路１５，１７が、制御信号ＯＥがイネーブルでなく、かつ、バスＹＢの信号変化を検出したときに、所定の期間だけノードＮ１７の信号をイネーブルにし、回路１６，１８が、制御信号ＯＥがイネーブルでなく、かつ、バスＹＡの信号変化を検出したときに、所定の期間だけノードＮ１８の信号ををイネーブルにする。【選択図】        図１
2005010973.tif 000002
【特許請求の範囲】
【請求項１】
第１の制御信号及びデータ信号が入力され、第１のバスと第２のバスの間の信号伝達をする機能と前記第１のバス及び前記第２のバスを駆動する機能とを有する双方向バス駆動回路であって、
前記第１の制御信号がイネーブルのときに、前記データ信号を前記第２のバスに供給する第１のバッファ回路と、
前記第１の制御信号がイネーブルのときに、前記データ信号を前記第１のバスに供給する第２のバッファ回路と、
第２の制御信号を生成する第１の制御回路と、
第３の制御信号を生成する第２の制御回路と、
前記第２の制御信号がイネーブルのときに、前記第２のバスの信号を前記第１のバスに供給する第３のバッファ回路と、
前記第３の制御信号がイネーブルのときに、前記第１のバスの信号を前記第２のバスに供給する第４のバッファ回路とを有し、
前記第１の制御回路が、前記第１の制御信号がイネーブルでなく、かつ、前記第２のバスの信号変化を検出したときに、所定の期間だけ前記第２の制御信号をイネーブルにし、
前記第２の制御回路が、前記第１の制御信号がイネーブルでなく、かつ、前記第１のバスの信号変化を検出したときに、所定の期間だけ前記第３の制御信号をイネーブルにする
ことを特徴とする双方向バス駆動回路。
【請求項２】
前記第１の制御回路が、
前記第２のバスの信号変化を検出して、第１のパルスを発生する第１の遷移検出回路と、
前記第１の制御信号がイネーブルでないときに、前記第１のパルスに応じた期間だけ、前記第２の制御信号をイネーブルにする第１の論理回路とを含み、
前記第２の制御回路が、
前記第１のバスの信号変化を検出して、第２のパルスを発生する第２の遷移検出回路と、
前記第１の制御信号がイネーブルでないときに、前記第２のパルスに応じた期間だけ、前記第３の制御信号をイネーブルにする第２の論理回路とを含む
ことを特徴とする請求項１に記載の双方向バス駆動回路。
【請求項３】
前記第１の遷移検出回路が、
前記第２のバスの信号を遅延させた第１の遅延信号を発生する第１の遅延回路と、
前記第２のバスの信号と前記第１の遅延回路から出力される第１の遅延信号との排他的否定論理和を出力する第３の論理回路とを含み、
前記第２の遷移検出回路が、
前記第１のバスの信号を遅延させた第２の遅延信号を発生する第２の遅延回路と、
前記第１のバスの信号と前記第２の遅延回路から出力される第２の遅延信号との排他的否定論理和を出力する第４の論理回路とを含む
ことを特徴とする請求項２に記載の双方向バス駆動回路。
【請求項４】
前記第１の遷移検出回路が、
前記第２のバスの信号を入力とする第１のシュミット回路と、
前記第１のシュミット回路の出力信号を遅延させた第１の遅延信号を発生する第１の遅延回路と、
前記第１のシュミット回路の出力信号と前記第１の遅延回路から出力される第１の遅延信号との排他的否定論理和を出力する第３の論理回路とを含み、
前記第２の遷移検出回路が、
前記第１のバスの信号を入力とする第２のシュミット回路と、
前記第２のシュミット回路の出力信号を遅延させた第２の遅延信号を発生する第２の遅延回路と、
前記第２のシュミット回路の出力信号と前記第２の遅延回路から出力される第２の遅延信号との排他的否定論理和を出力する第４の論理回路とを含む
ことを特徴とする請求項２に記載の双方向バス駆動回路。
【請求項５】
第１の制御信号、第２の制御信号、及びデータ信号が入力され、第１のバスと第２のバスの間の信号伝達をする機能と前記第１のバス及び前記第２のバスを駆動する機能とを有する双方向バス駆動回路であって、
前記第１の制御信号がイネーブルのときに、前記データ信号を前記第２のバスに供給する第１のバッファ回路と、
前記第１の制御信号がイネーブルのときに、前記データ信号を前記第１のバスに供給する第２のバッファ回路と、
第３の制御信号を生成する第１の制御回路と、
第４の制御信号を生成する第２の制御回路と、
前記第３の制御信号がイネーブルのときに、前記第２のバスの信号を前記第１のバスに供給する第３のバッファ回路と、
前記第４の制御信号がイネーブルのときに、前記第１のバスの信号を前記第２のバスに供給する第４のバッファ回路とを有し、
前記第１の制御回路が、前記第２の制御信号がイネーブルでなく、かつ、前記第２のバスの信号変化を検出したときに、所定の期間だけ前記第３の制御信号をイネーブルにし、
前記第２の制御回路が、前記第２の制御信号がイネーブルでなく、かつ、前記第１のバスの信号変化を検出したときに、所定の期間だけ前記第４の制御信号をイネーブルにする
ことを特徴とする双方向バス駆動回路。
【請求項６】
前記第１の制御回路が、
前記第２のバスの信号変化を検出して、第１のパルスを発生する第１の遷移検出回路と、
前記第２の制御信号がイネーブルでないときに、前記第１のパルスに応じた期間だけ、前記第３の制御信号をイネーブルにする第１の論理回路とを含み、
前記第２の制御回路が、
前記第１のバスの信号変化を検出して、第２のパルスを発生する第２の遷移検出回路と、
前記第２の制御信号がイネーブルでないときに、前記第２のパルスに応じた期間だけ、前記第４の制御信号をイネーブルにする第２の論理回路とを含む
ことを特徴とする請求項５に記載の双方向バス駆動回路。
【請求項７】
前記第１の遷移検出回路が、
前記第２のバスの信号を遅延させた第１の遅延信号を発生する第１の遅延回路と、
前記第２のバスの信号と前記第１の遅延回路から出力される第１の遅延信号との排他的否定論理和を出力する第３の論理回路とを含み、
前記第２の遷移検出回路が、
前記第１のバスの信号を遅延させた第２の遅延信号を発生する第２の遅延回路と、
前記第１のバスの信号と前記第２の遅延回路から出力される第２の遅延信号との排他的否定論理和を出力する第４の論理回路とを含む
ことを特徴とする請求項６に記載の双方向バス駆動回路。
【請求項８】
前記第１の遷移検出回路が、
前記第２のバスの信号を入力とする第１のシュミット回路と、
前記第１のシュミット回路の出力信号を遅延させた第１の遅延信号を発生する第１の遅延回路と、
前記第１のシュミット回路の出力信号と前記第１の遅延回路から出力される第１の遅延信号との排他的否定論理和を出力する第３の論理回路とを含み、
前記第２の遷移検出回路が、
前記第１のバスの信号を入力とする第２のシュミット回路と、
前記第２のシュミット回路の出力信号を遅延させた第２の遅延信号を発生する第２の遅延回路と、
前記第２のシュミット回路の出力信号と前記第２の遅延回路から出力される第２の遅延信号との排他的否定論理和を出力する第４の論理回路とを含む
ことを特徴とする請求項６に記載の双方向バス駆動回路。
【請求項９】
前記第１の制御信号が前記第１のバッファ回路及び前記第２のバッファ回路をイネーブルにし、かつ、前記第２の制御信号が前記第３のバッファ回路及び前記第４のバッファ回路をイネーブルにしない状態が禁止されるように、前記第１の制御信号と前記第２の制御信号とが制御されることを特徴とする請求項５から８までのいずれかに記載の双方向バス駆動回路。
【請求項１０】
第１のバスと、
第２のバスと、
前記第１のバスに接続された第１の回路ブロックと、
前記第２のバスに接続された第２の回路ブロックと、
前記第１のバス及び前記第２のバスに接続された第３の回路ブロックとを有し、
前記第１のバス、前記第３の回路ブロック、及び前記第２のバスを通して、前記第１の回路ブロックと前記第２の回路ブロックとの間で相互にデータを転送する双方向バス回路であって、
前記第３の回路ブロックが、前記請求項１から９までのいずれかに記載の双方向バス駆動回路を含むことを特徴とする双方向バス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の内部双方向バスを駆動する双方向バス駆動回路、並びに、双方向バス及び双方向バス駆動回路を備えた双方向バス回路に関するものである。
【０００２】
【従来の技術】
図７は、従来の双方向信号制御回路の構成を示す回路図である（例えば、特許文献１参照）。図７に示される回路において、双方向バスＮ１４０は、複数の回路ブロック１１０，１２０，１３０に各々配置された３ステートバッファ回路１１２，１２２，１３２によって駆動される。また、複数の回路ブロック１１０，１２０，１３０は、各々に配置されたレシーバ回路１１１，１２１，１３１を通して、双方向バスＮ１４０からデータ信号を受信する。
【０００３】
図８は、従来の双方向バスリピータの構成を示す回路図である（例えば、特許文献２参照）。また、図９は、図８の双方向バスリピータの動作を説明するためのタイミング図である。図８に示される回路においては、バス２１２，２１４に接続された他のバス駆動回路（図示せず）がＬ（ロー）レベルを駆動しないとき、バス２１２，２１４の電位はバッファ２１６，２１８に内蔵された抵抗を介して電源電位によりプルアップされており、信号Ａ，ＢはＨ（ハイ）レベルである（図９のｔ１１時点を参照）。このとき、３入力ＮＯＲゲート２２４，２２６から出力される制御信号ＢＤ，ＡＤはＬレベルであり、単ショット回路（ｓｉｎｇｌｅ−ｓｈｏｔ  ｄｅｖｉｃｅ）２２０，２２２から出力される制御信号ＡＵ，ＢＵはＬレベルである（図９のｔ１１時点を参照）。
【０００４】
バス２１４に接続された他のバス駆動回路（図示せず）がＬレベルを駆動して信号ＡをＬレベルにすると、３入力ＮＯＲゲート２２４から出力される制御信号ＢＤはＨレベルになり、バッファ２１８はバス２１２の信号ＢをＬレベルにする（図９のｔ１２時点を参照）。バス２１２の信号ＢがＬレベルになっても３入力ＮＯＲゲート２２６の入力には制御信号ＢＤがＨレベルで印加されているので、制御信号ＡＤはＬレベルのままである（図９のｔ１２時点を参照）。
【０００５】
次に、バス２１４に接続された他のバス駆動回路（図示せず）がＨレベルを駆動するか、又は、Ｌレベルを駆動しなくなると、３入力ＮＯＲゲート２２４から出力される制御信号ＢＤはＬレベルになる（図９のｔ２１時点を参照）。制御信号ＢＤの立ち下がりにトリガーされて単ショット回路２２２は制御信号ＢＵとしてＨレベルのパルスを発生し、バッファ２１８はバス２１２の信号Ｂを急速にＨレベルにする（図９のｔ２１時点を参照）。
【０００６】
【特許文献１】
特開２００１−１０２９１４号公報（段落０００２〜０００７及び図２）
【特許文献２】
米国特許第５２０２５９３号公報（第２〜３欄及び図１）
【０００７】
【発明が解決しようとする課題】
しかしながら、図７に示される従来の双方向信号制御回路には次のような問題があった。半導体集積回路の世代が進み、微細化が進むにつれて論理ゲート間を接続する配線のピッチが狭くなってきており、配線の高さよりも配線間隔が狭くなりつつある。このような配線では、隣接する配線間のカップリング容量が、上下の配線層の間のカップリング容量よりも大きくなっている。また、配線の断面積が小さくなり、単位長当たりの配線抵抗が増大してきている。これらの要因により、図７に示されるバスＮ１４０のような長い配線においては、配線容量及び配線抵抗による配線遅延が増大し、高速な信号転送ができないという問題がある。
【０００８】
また、図８に示される従来の双方向バスリピータには次のような問題があった。例えば、バス２１４の信号ＡがＬレベルからＨレベルに変化するとき（図９の波形ａ１を参照）、３入力ＮＯＲゲート２２４は制御信号ＢＤをＬレベルにし（図９の波形ａ２を参照）、制御信号ＢＤの立ち下がりにトリガーされて単ショット回路２２２は制御信号ＢＵにＨレベルのパルスを発生する（図９の波形ａ３を参照）。図９に波形ａ３として示すように、単ショット回路２２２による制御信号ＢＵの立ち上がりは、３入力ＮＯＲ回路２２４による制御信号ＢＤの立ち下がりより僅かに遅延する場合があり得る。この場合には、制御信号ＢＤの立ち下がり時点（図９のｔ３１時点を参照）から制御信号ＢＵの立ち上がり時点（図９のｔ３２時点を参照）までの間（図９においては、ｔ３１時点〜ｔ３２時点の間隔を拡大して描いている。）、３入力ＮＯＲゲート２２６の入力Ｂ，ＢＤ，ＢＵはすべてＬレベルとなり、３入力ＮＯＲゲート２２６から出力される制御信号ＡＤは一瞬Ｈレベルになる（図９の波形ａ４を参照）。このとき、バッファ２１６は、バス２１４の信号Ａを一瞬Ｌレベルにプルダウンする（図９の波形ａ５を参照）。したがって、バス２１４に接続された他のバス駆動回路（図示せず）がＬレベルを駆動しなくなり、バッファ２１６のプルアップ抵抗によりバス２１４がＨレベルになるときに発振してしまい、回路動作が不安定になるという問題がある。また、バス２１４に接続された他のバス駆動回路（図示せず）がＨレベルを駆動する場合には、他のバス駆動回路（図示せず）からバッファ回路２１６へ一瞬大電流が流れ、配線の信頼性を損うという問題がある。
【０００９】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的は、双方向バスによる高速な信号転送を実現することができる双方向バス駆動回路及びこれを含む双方向バス回路を提供することである。
【００１０】
また、本発明の他の目的は、回路動作の安定性及び回路の信頼性を高めることができる双方向バス駆動回路及びこれを含む双方向バス回路を提供することである。
【００１１】
【課題を解決するための手段】
本発明に係る双方向バス駆動回路は、第１の制御信号及びデータ信号が入力され、第１のバスと第２のバスの間の信号伝達をする機能と第１のバス及び第２のバスを駆動する機能とを有する回路であって、第１の制御信号がイネーブルのときに、データ信号を第２のバスに供給する第１のバッファ回路と、第１の制御信号がイネーブルのときに、データ信号を第１のバスに供給する第２のバッファ回路と、第２の制御信号を生成する第１の制御回路と、第３の制御信号を生成する第２の制御回路と、第２の制御信号がイネーブルのときに、第２のバスの信号を第１のバスに供給する第３のバッファ回路と、第３の制御信号がイネーブルのときに、第１のバスの信号を第２のバスに供給する第４のバッファ回路とを有する。第１の制御回路は、第１の制御信号がイネーブルでなく、かつ、第２のバスの信号変化を検出したときに、所定の期間だけ第２の制御信号をイネーブルにし、第２の制御回路は、第１の制御信号がイネーブルでなく、かつ、第１のバスの信号変化を検出したときに、所定の期間だけ第３の制御信号をイネーブルにする。
【００１２】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態に係る双方向バス駆動回路１０ａの構成を示す回路図である。
【００１３】
図１に示されるように、第１の実施形態の双方向バス駆動回路１０ａは、バスＹＡ及びバスＹＢを駆動するための３ステートバッファ回路１１，１２と、バスＹＡとバスＹＢの間の信号伝達をするための３ステートバッファ回路１９，２０とを備えている。また、第１の実施形態の双方向バス駆動回路１０ａは、３ステートバッファ回路１９，２０を制御する制御信号を生成するための構成として、遷移検出回路１５，１６と、２入力ＮＯＲ回路１７，１８とを備えている。遷移検出回路１５と２入力ＮＯＲ回路１７は、３ステートバッファ回路１９の動作を制御するための制御信号を生成する制御回路を構成している。また、遷移検出回路１６と２入力ＮＯＲ回路１８は、３ステートバッファ回路２０の動作を制御するための制御信号を生成する制御回路を構成している。
【００１４】
３ステートバッファ回路１１は、データ信号Ｄ及び制御信号ＯＥを入力とし、その出力端をバスＹＢ（ノードＮ２３）に接続している。また、３ステートバッファ回路１２は、データ信号Ｄ及び制御信号ＯＥを入力とし、その出力端をバスＹＡ（ノードＮ２２）に接続している。
【００１５】
遷移検出回路１５は、その入力端をバスＹＢに接続しており、バスＹＢがＬレベルからＨレベルに変化するとき、又は、ＨレベルからＬレベルに変化するときに、Ｌレベルの単ショットパルスを発生し、ノードＮ１５へこの信号を出力する。また、遷移検出回路１６は、その入力端をバスＹＡに接続しており、バスＹＡがＬレベルからＨレベルに変化するとき、又は、ＨレベルからＬレベルに変化するときに、Ｌレベルの単ショットパルスを発生し、ノードＮ１６へこの信号を出力する。２入力ＮＯＲ回路１７は、ノードＮ１５の信号及び制御信号ＯＥを入力とし、その出力端をノードＮ１７に接続している。ノードＮ１７は、３ステートバッファ回路１９の制御端子（イネーブル端子）に接続されている。また、２入力ＮＯＲ回路１８は、ノードＮ１６の信号及び制御信号ＯＥを入力とし、その出力端をノードＮ１８に接続している。ノードＮ１８は、３ステートバッファ回路２０の制御端子（イネーブル端子）に接続されている。３ステートバッファ回路１９は、バスＹＢの信号をデータ入力とし、その出力端はバスＹＡに接続されている。また、３ステートバッファ回路２０は、バスＹＡの信号をデータ入力とし、その出力端はバスＹＢに接続されている。
【００１６】
次に、双方向バス駆動回路１０ａがバスＹＡ及びバスＹＢを駆動する動作を説明する。バスＹＡ及びバスＹＢにデータ信号Ｄを供給するときには、制御信号ＯＥをＨレベルにする（即ち、３ステートバッファ回路１１，１２をイネーブルにする）。制御信号ＯＥがＨレベルのときに、データ信号ＤがＬレベルからＨレベルに変化すると、３ステートバッファ回路１１によりバスＹＢはＨレベルになる。このとき、バスＹＢの信号を入力とする遷移検出回路１５は、ノードＮ１５にＬレベルの単ショットパルスを供給するが、制御信号ＯＥがＨレベルであるため２入力ＮＯＲ回路１７の出力（ノードＮ１７）はＬレベルであり、３ステートバッファ回路１９の出力はハイインピーダンスのままである。また、このとき、３ステートバッファ回路１２によりバスＹＡはＨレベルになる。バスＹＡの信号を入力とする遷移検出回路１６は、ノードＮ１６にＬレベルの単ショットパルスを供給するが、制御信号ＯＥがＨレベルであるため２入力ＮＯＲ回路１８の出力（ノードＮ１８）はＬレベルであり、３ステートバッファ回路２０の出力はハイインピーダンスのままである。
【００１７】
制御信号ＯＥがＨレベルのときに、データ信号ＤがＨレベルからＬレベルに変化すると、３ステートバッファ回路１１によりバスＹＢはＬレベルになる。このとき、バスＹＢの信号を入力とする遷移検出回路１５は、ノードＮ１５にＬレベルの単ショットパルスを供給するが、制御信号ＯＥがＨレベルであるため２入力ＮＯＲ回路１７の出力（ノードＮ１７）はＬレベルであり、３ステートバッファ回路１９の出力はハイインピーダンスのままである。また、このとき、３ステートバッファ回路１２によりバスＹＡはＬレベルになる。バスＹＡの信号を入力とする遷移検出回路１６は、ノードＮ１６にＬレベルの単ショットパルスを供給するが、制御信号ＯＥがＨレベルであるため２入力ＮＯＲ回路１８の出力（ノードＮ１８）はＬレベルであり、３ステートバッファ回路２０の出力はハイインピーダンスのままである。
【００１８】
次に、双方向バス駆動回路１０ａがバスＹＡとバスＹＢの間の信号伝達をするときの動作を説明する。バスＹＡとバスＹＢの間の信号伝達をするときには、制御信号ＯＥをＬレベルにする（即ち、３ステートバッファ回路１１，１２をイネーブルでない状態にする）。制御信号ＯＥがＬレベルのときには、３ステートバッファ回路１１，１２の出力はハイインピーダンスになる。バスＹＡ及びバスＹＢがともにＨレベルであるときに、図示しない他のバス駆動回路がバスＹＡをＬレベルにすると、遷移検出回路１６はノードＮ１６にＬレベルの単ショットパルスを供給し、２入力ＮＯＲ回路１８は制御信号ＯＥがＬレベルであるため、３ステートバッファ回路２０の制御端子にＨレベルの単ショットパルスを供給する。このとき、３ステートバッファ回路２０の出力は、Ｌレベルになる。バスＹＢがＬレベルに変化すると遷移検出回路１５はノードＮ１５にＬレベルの単ショットパルスを供給し、２入力ＮＯＲ回路１７は制御信号ＯＥがＬレベルであるため、３ステートバッファ回路１９の制御端子にＨレベルの単ショットパルスを供給する。３ステートバッファ回路１９の出力はＬレベルを供給するが、このときすでにバスＹＡはＬレベルなのでバスＹＡにＤＣ電流は流れない。このようにしてバスＹＡのＬレベルがバスＹＢに転送される。
【００１９】
次に、図示しない他のバス駆動回路がバスＹＢをＨレベルにすると、遷移検出回路１５はノードＮ１５にＬレベルの単ショットパルスを供給し、２入力ＮＯＲ回路１７は制御信号ＯＥがＬレベルであるため、３ステートバッファ回路１９の制御端子にＨレベルの単ショットパルスを供給する。このとき、３ステートバッファ回路１９の出力は、Ｈレベルになる。バスＹＡがＨレベルになると遷移検出回路１６はノードＮ１６にＬレベルの単ショットパルスを供給し、２入力ＮＯＲ回路１８は制御信号ＯＥがＬレベルであるため、３ステートバッファ回路２０の制御端子にＨレベルの単ショットパルスを供給する。３ステートバッファ回路２０の出力はＨレベルを供給するが、このときすでにバスＹＢはＨレベルなのでバスＹＢにＤＣ電流は流れない。このようにしてバスＹＢのＨレベルがバスＹＡに転送される。
【００２０】
したがって、制御信号ＯＥがＨレベルのときにはデータ信号ＤをバスＹＡ及びバスＹＢに出力し、制御信号ＯＥがＬレベルときにはバスＹＡ又はバスＹＢの信号の変化を検知して反対側（他方）のバスヘデータを転送する双方向バス駆動回路として機能する。
【００２１】
以上に説明したように、第１の実施形態の双方向バス駆動回路１０ａを用いることにより、配線長が長い双方向バスにおいて、双方向バスを分割して配線長を短くすることができるので、双方向バスの配線容量や配線抵抗の増大に起因する配線遅延を低減させることができ、その結果、高速な信号転送ができる。
【００２２】
また、以上に説明したように、第１の実施形態の双方向バス駆動回路１０ａによれば、図８に示される双方向バスリピータのように回路動作が不安定になるという問題が生じることはなく、双方向バス間のデータ転送時にＤＣ電流が流れ込むという現象は生じないので、動作の安定性及び回路の信頼性を高めることができる。
【００２３】
第２の実施形態
図２は、本発明の第２の実施形態に係る双方向バス駆動回路１０ｂの構成を示す回路図である。図２において、図１の構成と同一又は対応する構成には、同じ符号を付す。
【００２４】
図２に示されるように、第２の実施形態の双方向バス駆動回路１０ｂは、入力制御信号として制御信号ＯＥと制御信号ＩＮＨとが入力され、３ステートバッファ回路１９，２０を制御するための信号として制御信号ＩＮＨが用いられる点が、上記第１の実施形態の双方向バス駆動回路１０ａと相違する。制御信号ＯＥと制御信号ＩＮＨが同じ信号レベルである場合には、第２の実施形態の双方向バス駆動回路１０ｂは、第１の実施形態の双方向バス駆動回路１０ａと同様に動作する。制御信号ＯＥがＬレベルであり、かつ、制御信号ＩＮＨがＨレベルであるとき、３ステートバッファ回路１１，１２，１９，２０の出力は、すべてハイインピーダンスとなる。このときには、双方向バス駆動回路１０ｂは、バスＹＡとバスＹＢとを互いに電気的に分断する。なお、制御信号ＯＥがＨレベルであり、かつ、制御信号ＩＮＨがＬレベルとなる入力は禁止されているものとする。
【００２５】
以上に説明したように、第２の実施形態の双方向バス駆動回路１０ｂは、制御信号ＯＥがＬレベルであり、かつ、制御信号ＩＮＨがＨレベルであるときに、バスＹＡとバスＹＢとを互いに電気的に分断するので、バスＹＡに接続される他のバッファ回路を含む回路ブロック（図示せず）間におけるデータ転送と、バスＹＢに接続される他のバッファ回路を含む回路ブロック（図示せず）間におけるデータ転送とを並行して実行できる。したがって、第２の実施形態の双方向バス駆動回路１０ｂを用いることにより、双方向バスの利用効率を高めることができる。
【００２６】
なお、第２の実施形態において、上記以外の点は、上記第１の実施形態の場合と同じである。
【００２７】
第３の実施形態
図３は、本発明の第３の実施形態に係る双方向バス駆動回路１０ｃの構成を示す回路図である。図３において、図１の構成と同一又は対応する構成には、同じ符号を付す。
【００２８】
図３に示されるように、第３の実施形態の双方向バス駆動回路１０ｃは、第１の実施形態の双方向バス駆動回路１０ａにおける遷移検出回路１５を遅延回路１５ａ及び２入力ＥＸＮＯＲ（排他的否定論理和）回路１５ｂによって構成し、第１の実施形態の双方向バス駆動回路１０ａにおける遷移検出回路１６を遅延回路１６ａ及び２入力ＥＸＮＯＲ（排他的否定論理和）回路１６ｂによって構成した点が、上記第１の実施形態の双方向バス駆動回路１０ａと相違する。なお、遅延回路１５ａ，１６ａの遅延時間は、３ステートバッファ回路１９，２０の遅延時間よりも十分大きく、かつ、定められた双方向バスのサイクルタイムよりも小さく設定されている。
【００２９】
第３の実施形態の双方向バス駆動回路１０ｃの回路動作は、基本的には、第１の実施形態の双方向バス駆動回路１０ａの回路動作と同じであるので、ここでは、遅延回路１５ａと２入力ＥＸＮＯＲ回路１５ｂの動作について説明する。バスＹＢの信号が変化すると、遅延回路１５ａはある遅延時間が経過した後、その出力にバスＹＢの信号を供給する。したがって、遅延回路１５ａの出力信号とバスＹＢの信号を入力とする２入力ＥＸＮＯＲ回路１５ｂは、バスＹＢによりＬレベルを出力し、その後、２入力ＥＸＮＯＲ回路１５ｂの出力がバスＹＢの信号と同じレベルになるとＨレベルを出力する。したがって、単ショットのＬレベルパルスを出力する。遅延回路１５ａの遅延時間は３ステートバッファ回路１９の遅延時間よりも十分大きく、かつ、定められた双方向バスのサイクルタイムよりも小さく設定されているので３ステートバッファ回路１９の出力が確定していない間は３ステートバッファ回路１９の制御信号はイネーブルされている。遅延回路１６ａと２入力ＥＸＮＯＲ回路１６ｂの動作も、遅延回路１５ａと２入力ＥＸＮＯＲ回路１５ｂの動作と同様である。
【００３０】
以上に説明したように、第３の実施形態の双方向バス駆動回路１０ｃにおいては、遷移検出回路１５，１６を遅延回路１５ａ，１６ａ及び２入力ＥＸＮＯＲ回路１５ｂ，１６ｂによって構成し、遅延回路１５ａ，１６ａの遅延時間は３ステートバッファ回路の遅延時間よりも十分大きく、かつ、定められた双方向バスのサイクルタイムよりも小さく設定した。このため、第３の実施形態の双方向バス駆動回路１０ｃによれば、３ステートバッファ回路１９，２０の出力が確定していない間は３ステートバッファ回路１９，２０の制御信号はイネーブルされており、３ステートバッファ回路１９，２０の出力が確定し終わる前に３ステートバッファ回路１９，２０の制御信号がイネーブルになってしまうことはないので、回路動作の安定性を高めることができる。
【００３１】
図４は、本発明の第３の実施形態に係る双方向バス駆動回路１０ｄ（変形例）の構成を示す回路図である。図４において、図３の構成と同一又は対応する構成には、同じ符号を付す。
【００３２】
図４に示されるように、双方向バス駆動回路１０ｄは、入力制御信号として制御信号ＯＥと制御信号ＩＮＨとが入力され、３ステートバッファ回路１９，２０を制御するための信号として制御信号ＩＮＨが用いられる点が、図３の双方向バス駆動回路１０ｃと相違する。制御信号ＯＥと制御信号ＩＮＨが同じ信号レベルである場合には、図４の双方向バス駆動回路１０ｄは、図３の双方向バス駆動回路１０ｃと同様に動作する。制御信号ＯＥがＬレベルであり、かつ、制御信号ＩＮＨがＨレベルであるとき、３ステートバッファ回路１１，１２，１９，２０の出力は、すべてハイインピーダンスとなる。このときには、双方向バス駆動回路１０ｄは、バスＹＡとバスＹＢとを互いに電気的に分断する。なお、制御信号ＯＥがＨレベルであり、かつ、制御信号ＩＮＨがＬレベルとなる入力は禁止されているものとする。このように、第３の実施形態の双方向バス駆動回路１０ｄを用いることにより、双方向バスの利用効率を高めることができる。
【００３３】
なお、第３の実施形態において、上記以外の点は、上記第１又は第２の実施形態の場合と同じである。
【００３４】
第４の実施形態
図５は、本発明の第４の実施形態に係る双方向バス駆動回路１０ｅの構成を示す回路図である。図５において、図３の構成と同一又は対応する構成には、同じ符号を付す。
【００３５】
図５に示されるように、第４の実施形態の双方向バス駆動回路１０ｅは、遅延回路１５ａ及び２入力ＥＸＮＯＲ回路１５ｂの入力段とバスＹＢとの間にシュミット回路３１を挿入し、遅延回路１６ａ及び２入力ＥＸＮＯＲ回路１６ｂの入力段とバスＹＡとの間にシュミット回路３２を挿入した点が、上記第３の実施形態（図３）の双方向バス駆動回路１０ｃと相違する。第４の実施形態の双方向バス駆動回路１０ｅの回路動作は、第３の実施形態の双方向バス駆動回路１０ｃと同様である。シュミット回路３１，３２はバスＹＡ又はバスＹＢの信号変化に対してヒステリシスを有する伝達特性を持ち、入力波形をきれいな方形波に整形することができる。第４の実施形態の双方向バス駆動回路１０ｅにおいては、遅延回路１５ａ，１６ａ及び２入力ＥＸＮＯＲ回路１５ｂ，１６ｂの入力段と、バスＹＡ又はバスＹＢの間にシュミット回路３１，３２を挿入して３ステートバッファ回路１９，２０の制御信号を生成する回路を構成したので、３ステートバッファ回路１９，２０は、バスＹＡ又はバスＹＢの信号変化に対してヒステリシスを有する伝達特性を持つ３ステートバッファ回路として働く。このため、第４の実施形態の双方向バス駆動回路１０ｅによれば、バスＹＡ又はバスＹＢに重畳される、カップリング容量などに起因するノイズに対し耐性を高めることができる。
【００３６】
なお、第４の実施形態において、上記以外の点は、上記第３の実施形態の場合と同じである。また、第４の実施形態（図５）は、第３の実施形態（図３）の構成にシュミット回路３１，３２を追加した場合に相当するが、図１、図２、及び図４の構成のいずれかに、図５の場合と同様にシュミット回路３１，３２を追加してもよい。
【００３７】
第５の実施形態
図６は、本発明の第５の実施形態に係る双方向バス回路の構成を示す回路図である。
【００３８】
図６に示されるように、この双方向バス回路は、バスＮ１４１，Ｎ１４２と、３ステートバッファ回路１２２及びレシーバ回路１２１を備えた回路ブロック１２０と、３ステートバッファ回路１３２及びレシーバ回路１３１を備えた回路ブロック１３０と、双方向バス駆動回路１１２ａ及びレシーバ回路１１１を備えた回路ブロック１１０ａとを備えている。
【００３９】
図６に示されるように、回路ブロック１２０の３ステートバッファ回路１２２の出力端、回路ブロック１２０のレシーバ回路１２１の入力端、回路ブロック１１０ａのレシーバ回路１１１の入力端、及び回路ブロック１１０ａの双方向バス駆動回路１１２ａのＹＡ端子は、バスＮ１４１に接続されている。また、回路ブロック１３０の３ステートバッファ回路１３２の出力端、回路ブロック１３０のレシーバ回路１３１の入力端、及び回路ブロック１１０ａの双方向バス駆動回路１１２ａのＹＢ端子は、バスＮ１４２に接続されている。双方向バス駆動回路１１２ａは、第１の実施形態（図１）の双方向バス駆動回路１０ａ、第３の実施形態（図３）の双方向バス駆動回路１０ｃ、及び第４の実施形態（図５）の双方向バス駆動回路１０ｅにおいて説明した回路のいずれかである。
【００４０】
また、半導体チップ上において、回路ブロック１２０は上側に配置され、回路ブロック１３０は下側に配置され、回路ブロック１１０ａは中央に配置されている。したがって、回路ブロック１２０と回路ブロック１３０との距離は、回路ブロック１２０と回路ブロック１１０ａとの距離、又は、回路ブロック１３０と回路ブロック１１０ａとの距離よりも長く設定されている。
【００４１】
回路ブロック１２０から回路ブロック１３０へデータを転送する場合、回路ブロック１２０のデータをノードＮ１２２に設定し、バッファ回路１２２の制御信号（ノードＮ１２３）をＨレベルにする。回路ブロック１１０ａのノードＮ１１３はＬレベルに、回路ブロック１３０のノードＮ１３３はＬレベルに設定する。このとき、データ信号は、３ステートバッファ回路１２２を通してバスＮ１４１に出力され、回路ブロック１１０ａの双方向バス駆動回路１１２ａを介してバスＮ１４２に転送される。バスＮ１４２に転送されたデータ信号はレシーバ回路１３１によって、反転されてノードＮ１３１に現れる。回路ブロック１３０から回路ブロック１２０へデータを転送する場合も同様である。
【００４２】
回路ブロック１１０ａから回路ブロック１２０又は回路ブロック１３０へデータを転送する場合は、ノードＮ１１２に転送するデータを設定し、ノードＮ１１３をＨレベルにする。このとき、ノードＮ１２３及びノードＮ１３３はＬレベルに設定されているものとする。ノードＮ１１３をＨレベルにすると、ノードＮ１１２のデータ信号はバスＮ１４１及びＮ１４２へ出力され、回路ブロック１２０ではノードＮ１２１に、回路ブロック１３０ではノードＮ１３１に、ノードＮ１１２のデータ信号を反転したデータが得られる。
【００４３】
以上に説明したように、第５の実施形態の双方向バス回路によれば、双方向バスを共有する複数の回路ブロックが配置され、双方向バスの両端から中間の位置にある回路ブロック１１０ａに双方向バス駆動回路１１２ａを配置し、双方向バスを分割し双方向バスの配線長を縮小し、かつ双方向バスに接続されるゲート負荷、及び３ステートバッファ回路の出力に寄生する容量を縮小している。このため、第５の実施形態の双方向バス回路を採用すれば、双方向バスを駆動する３ステートバッファ回路から見た負荷容量及び配線抵抗が小さくなり、高速なデータ転送が可能な半導体集積回路を提供できる。
【００４４】
また、双方向バスの信号波形において、立ち上がり、立ち下がり時間を短くできるので、各回路ブロックに配置されるレシーバ回路（例えば、ＣＭＯＳインバータ）に流れる貫通電流を低減でき、より低消費電力となる半導体集積回路を提供できる。
【００４５】
なお、双方向バス駆動回路１１２ａを、第２の実施形態（図２）の双方向バス駆動回路１０ｂ又は第３の実施形態の変形例（図４）の双方向バス駆動回路１０ｄとすることもできる。
【００４６】
【発明の効果】
以上に説明したように、本発明によれば、配線長が長い双方向バスにおいて、双方向バスを分割して配線長を短くすることができるので、双方向バスの配線容量や配線抵抗の増大に起因する配線遅延を低減させることができ、その結果、高速な信号転送が実現できるという効果がある。
【００４７】
また、本発明によれば、双方向バスの信号が変化するときに動作が不安定になるいう問題が生じることはなく、双方向バス間のデータ転送時にＤＣ電流が流れ込むという現象は生じないので、双方向バス駆動回路及び双方向バス回路の動作の安定性及び信頼性を高めることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る双方向バス駆動回路の構成を示す回路図である。
【図２】本発明の第２の実施形態に係る双方向バス駆動回路の構成を示す回路図である。
【図３】本発明の第３の実施形態に係る双方向バス駆動回路の構成を示す回路図である。
【図４】本発明の第３の実施形態の変形例に係る双方向バス駆動回路の構成を示す回路図である。
【図５】本発明の第４の実施形態に係る双方向バス駆動回路の構成を示す回路図である。
【図６】本発明の第５の実施形態に係る双方向バス回路の構成を示す回路図である。
【図７】従来の双方向信号制御回路の構成を示す回路図である。
【図８】従来の双方向バスリピータの構成を示す回路図である。
【図９】図８の双方向バスリピータの動作を説明するためのタイミング図である。
【符号の説明】
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ  双方向バス駆動回路、
１１  ３ステートバッファ回路（第１のバッファ回路）、
１２  ３ステートバッファ回路（第２のバッファ回路）、
１５  遷移検出回路（第１の遷移検出回路）、
１５ａ  遅延回路（第１の遅延回路）、
１５ｂ  ＥＸＮＯＲ回路（第３の論理回路）、
１６  遷移検出回路（第２の遷移検出回路）、
１６ａ  遅延回路（第２の遅延回路）、
１６ｂ  ＥＸＮＯＲ回路（第４の論理回路）、
１７  ２入力ＮＯＲ回路（第１の論理回路）、
１８  ２入力ＮＯＲ回路（第２の論理回路）、
１９  ３ステートバッファ回路（第３のバッファ回路）、
２０  ３ステートバッファ回路（第４のバッファ回路）、
３１  シュミット回路（第１のシュミット回路）、
３２  シュミット回路（第２のシュミット回路）、
１１０ａ  回路ブロック、
１１２ａ  双方向バス駆動回路、
１２０，１３０  回路ブロック、
Ｄ  データ信号、
ＯＥ  制御信号（第１の制御信号）、
ＩＮＨ  制御信号（第２の制御信号）、
ＹＡ  バス（第１のバス）、
ＹＢ  バス（第２のバス）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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