(57)【要約】【課題】  ボンディングやプローピング時の衝撃を効果的に緩和し、歩留まりを向上できる半導体装置を提供すること。【解決手段】  本発明にかかる半導体装置は、絶縁膜により離間して形成された複数の配線層を有する内部回路と、前記内部回路の上部領域に形成されたボンディングパッド１と、を備え、前記複数の配線層は、前記内部回路とボンディングパッド１とが重なる領域をはずした領域に形成された配線層を少なくとも１層含んでいるものである。【選択図】  図３
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【特許請求の範囲】
【請求項１】
絶縁膜により離間して形成された複数の配線層を有する内部回路と、
前記内部回路の上部領域に形成されたパッドと、を備え、
前記複数の配線層は、
前記内部回路と前記パッドとが重なる領域をはずした領域に形成された配線層を少なくとも１層含んでいる、
半導体装置。
【請求項２】
前記内部回路と前記パッドとが重なる領域をはずした領域に形成された前記配線層は、
前記パッドの下側に前記絶縁膜を介して隣接する配線層である、
請求項１に記載の半導体装置。
【請求項３】
前記パッドは、
前記パッドの下側に前記絶縁膜を介して隣接する配線層と、スルーホールを介して接続されている、
請求項１に記載の半導体装置。
【請求項４】
前記パッドは、
前記パッドの下側に前記絶縁膜を介して隣接する配線層と、格子状に配列された複数のスルーホールを介して接続されている、
請求項１に記載の半導体装置。
【請求項５】
前記内部回路と前記パッドとが重なる領域をはずした領域に形成された前記配線層は、
前記パッドと接続された前記配線層の下側に前記絶縁膜を介して隣接する配線層である、
請求項３又は４に記載の半導体装置。
【請求項６】
前記内部回路を有する第１及び第２のセルをさらに備え、
前記パッドは、前記第１のセル及び第２のセルに重なり、
前記パッドの前記第１のセルに重なる部分は、前記第１のセルの配線層との接続部を含み、
前記パッドの前記第２のセルに重なる部分は、外部接続又はプロービングされる部分を含む、
請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
半導体チップと、
前記半導体チップの内部に形成された内部回路と、
前記半導体チップの表面に形成され、外部接続又はプローピングされる、第１のパッドと、
前記半導体チップの表面に前記第１のパッドと離間かつ隣接して形成された第２のパッドと、を備え、
前記第１のパッドと前記内部回路とは、第１の配線を介して接続され、
前記第２のパッドと前記内部回路とは、第２の配線を介して接続され、
前記第１のパッドと前記第２のパッドとが接続されている、
半導体装置。
【請求項８】
前記第１及び前記第２のパッドよりも前記半導体チップの内側に形成された第３のパッドをさらに備え、
前記第３のパッドは、
前記第１の配線と前記第２の配線との間に形成されている、
請求項７に記載の半導体装置。
【請求項９】
半導体チップと、
前記半導体チップの内部に形成された内部回路と、
前記半導体チップの表面に形成された第１のパッド列と、
前記半導体チップの表面に前記第１のパッド列よりも前記半導体チップの内側に、前記第１のパッド列と離間かつ隣接して形成された第２のパッド列と、を備え、
前記第１のパッド列は、外部接続又はプローピングされる第１のパッドと、前記第１のパッドと離間かつ隣接して形成された第２のパッドと、を有し、
前記第１のパッドと前記内部回路とは、第１の配線を介して接続され、
前記第２のパッドと前記内部回路とは、第２の配線を介して接続され、
前記第２のパッド列は、第３のパッドと、前記第３のパッドに離間かつ隣接し、前記第３のパッドとともに前記第１の配線を挟む位置に形成された第４のパッドと、前記第４のパッドに離間かつ隣接し、前記第４のパッドとともに前記第２の配線を挟む位置に形成された第５のパッドを有し、
前記第１の配線の幅は、前記第２の配線の幅よりも太く、
前記第３のパッドと第４のパッドとの間隔は、前記第４のパッドと第５のパッドとの間隔よりも広い、
半導体装置。
【請求項１０】
前記第３、第４及び第５のパッドは、
前記第１及び第２のパッドよりも表面積が小さく形成されている、
請求項９に記載の半導体装置。
【請求項１１】
前記第１のパッド及び前記第１の配線は、同じ層に形成されている、
請求項９又は１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、内部回路とパッドとを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器の小型化、多機能化が急速に進んでおり、これを実現するために、より集積度の高い半導体装置の研究が進められている。そして、高集積化、高密度化された半導体装置において、製造時の歩留まり改善、品質向上が望まれている。
【０００３】
図１０に、従来の多層化された半導体チップのボンディングパッド周辺の断面図を示す。このボンディングパッド１０１は、半導体チップの周辺部に形成されている。例えば、ボンディングパッド１０１は、半導体チップ内に設けられたフィルセルに形成することができる。
【０００４】
本明細書において、フィルセルとは、主に、トランジスタ等の拡散素子を含まず論理動作を行わないセルである。フィルセルは、例えば、レイアウト上の都合で、バッファセル等の隙間を埋めるために設けられたり、バッファセルやその他のセル等にＧＮＤ配線や電源配線を接続するために設けられる。また、フィルセルであっても、必要に応じて拡散素子が形成される場合がある。
【０００５】
図に示されるように、半導体チップの表面には、メタル層１３１が設けられており、メタル層１３１を覆うようにしてカバー層１０６が設けられている。カバー層１０６は、一部に開口部を有し、メタル層１３１が露出している。この開口部において露出したメタル層１３１がボンディングパッド１０１を構成する。
【０００６】
さらに、メタル層１３１の下方には、層間絶縁膜（不図示）を介してメタル層１３２、１３３、１３４、１３５が設けられている。そして、これらのメタル層１３２乃至１３５が配線層となり、内部回路等が形成されている。
【０００７】
ボンディングパッド１０１は、例えばワイヤボンディングによってリードフレームと接続され、内部回路と外部電極とを電気的に接続する役割を有している。ボンディングパッド１０１の略中央部に、ワイヤボンディングが形成されるため、ボンディングの際に、ボンディングパッド１０１を通じてボンディングパッド１０１の下方に衝撃が伝わってしまう。例えば、ワイヤボンディングによりボンディングを行う場合、ボンディングボールをボンディングパッド１０１に接触させて、加圧し、超音波振動を加え、接合する。このとき、ボンディングパッド１０１が衝撃を受けてしまう。
【０００８】
この衝撃によって、ボンディングパッド１０１の下方に位置する配線や層間絶縁膜にダメージを与え、歩留まりが低下するという問題がある。具体的には、層間絶縁膜の破壊（クラック）、パッドと下層配線とのショート、または、下層配線間ショートなどが発生しうる。また、ボンディングパッド１０１の下方に拡散素子を形成した場合、当該拡散素子の動作特性が劣化する可能性もある。
【０００９】
さらに、ウエハ検査において、ボンディングパッド１０１の略中央部にプローブ針を接触させプロービングが行われる。このとき、電気的導通を確実にすべくプローブ針の針圧が高められた場合には、ボンディングパッド１０１が衝撃を受け、ボンディングと同様の問題が生じる。また、プローピング時のダメージを抑制するために、プローピング時のコンタクト数の減少や、針圧の低下を行った場合には、テストの効率や信頼性が低下することになる。
【００１０】
このような問題に鑑みて、パッドを二重とし、パッド間に複数のビアホールを２次元的に配列する構造が提案されている（例えば、特許文献１参照）。しかしながら、この構造では、ボンディングやプローピングの衝撃による影響を十分に緩和できない場合がある。例えば、図において、メタル層１３１とメタル層１３２とを二重パッドとした場合、その下層のメタル層１３３は、二重パッドによってボンディング等の衝撃はある程度まで緩和されるが、メタル層をＡｌのようなやわらかい材質とした場合や、ボンディングやプローピングの強さによっては、上述と同じ問題が生じる場合がある。
【００１１】
一方、近年、チップサイズの減少に応じてパッド間のピッチが狭くなり、さらにパッドサイズが小さくなっている。狭ピッチに対応するため、半導体チップの周辺部に、パッドを千鳥状に配置した半導体装置が知られている（例えば、特許文献２参照）。
【００１２】
図１１に、従来の、千鳥状に配置されたボンディングパッド周辺の上面図を示す。図１１では、半導体チップの外側に、ボンディングパッド１０１ａ、１０１ｂ及び１０１ｃが配列されている。ボンディングパッド１０１ａ、１０１ｂ及び１０１ｃは、それぞれ、引き込み線１１１ａ、１１１ｂ、１１１ｃを介して内部回路と電気的に接続されている。また、半導体チップの内側には、ボンディングパッド１１２ａ、１１２ｂ及び１１２ｃが配列されており、同様に、引き込み線１１３ａ、１１３ｂ、１１３ｃを介して内部回路と電気的に接続されている。
【００１３】
また、ボンディングパッド１０１ｂの略中央部のボンディング位置１１４に、ボンディングワイヤ等が接続され、外部電極と半導体チップの内部回路とが電気的に接続される。
【００１４】
図１１（ａ）は、ボンディングパッド１０１ａ乃至１０１ｃ、引き込み線１１１ａ乃至１１１ｃ、ボンディングパッド１１２ａ乃至１１２ｃ、引き込み線１１３ａ乃至１１３ｃを全て同じ層に設けた例を示している。この場合、図に示すように、引き込み線１１１ａ乃至１１１ｃの幅は、ボンディングパッド１１２ａ乃至１１２ｃにより制約を受けるため、ボンディングパッドのピッチが狭くなるにつれて、引き込み線１１１ａ乃至１１１ｃの幅が細くなってしまう。ボンディングパッド１０１から電源を供給する場合、電源供給能力は引き込み線の幅に比例するため、引き込み線幅の減少は電源供給能力の低下を招くという問題がある。電源以外のその他の入出力信号で用いた場合でも、同様に、信号劣化するという問題がある。
【００１５】
図１１（ｂ）は、引き込み線１１１ａ乃至１１１ｃをボンディングパッド１１２ａ乃至１１２ｃの下層に設けた例である。この場合、ボンディングパッド１１２ａ乃至１１２ｃの制約を受けずに、引き込み線１１１ａ乃至１１１ｃの幅を広くすることが可能である。しかしながら、この構成では、最上位層に配線を形成することができない。最上位層の下層は、最上位層よりも膜厚が薄くなってしまうため、引き込み線１１１ａ乃至１１１ｃの幅を広くした場合でも、電源供給能力が低下するおそれがある。
【特許文献１】特開２００２−１６０６９号公報
【特許文献２】特開２００３−１６３２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
このように、従来の半導体装置では、パッドの下方に内部回路を設けた場合に、ボンディングやプローピング時の衝撃により歩留まりが低下することがあるいという問題があった。また、従来の半導体装置では、パッドの配列により、電源の電圧降下や、入出力信号の劣化が生じるという問題があった。
【００１７】
本発明は上述の問題を解決するためになされたものであり、本発明の一つの目的は、ボンディングやプローピング時の衝撃を効果的に緩和し、歩留まりを向上できる半導体装置を提供することである。本発明の他の目的は、電源の電圧降下や入出力信号の劣化を低減できる半導体装置を提供することである。
【課題を解決するための手段】
【００１８】
本発明にかかる半導体装置は、絶縁膜により離間して形成された複数の配線層を有する内部回路と、前記内部回路の上部領域に形成されたパッドと、を備え、前記複数の配線層は、前記内部回路と前記パッドとが重なる領域をはずした領域に形成された配線層を少なくとも１層含んでいるものである。これにより、ボンディングやプローピング時の衝撃を緩和することができる。
【００１９】
上述の半導体装置において、前記内部回路と前記パッドとが重なる領域をはずした領域に形成された前記配線層は、前記パッドの下側に前記絶縁膜を介して隣接する配線層であってもよい。これにより、これにより、ボンディングやプローピング時の衝撃を効果的に緩和することができる。
【００２０】
上述の半導体装置において、前記パッドは、前記パッドの下側に前記絶縁膜を介して隣接する配線層と、スルーホールを介して接続されていてもよい。これにより、ボンディングやプローピング時の衝撃を効果的に緩和することができる。
【００２１】
上述の半導体装置において、前記パッドは、前記パッドの下側に前記絶縁膜を介して隣接する配線層と、格子状に配列された複数のスルーホールを介して接続されていてもよい。これにより、ボンディングやプローピング時の衝撃を効果的に緩和することができる。
【００２２】
上述の半導体装置において、前記内部回路と前記パッドとが重なる領域をはずした領域に形成された前記配線層は、前記パッドと接続された前記配線層の下側に前記絶縁膜を介して隣接する配線層であってもよい。これにより、ボンディングやプローピング時の衝撃を効果的に緩和することができる。
【００２３】
上述の半導体装置において、前記内部回路を有する第１及び第２のセルをさらに備え、前記パッドは、前記第１のセル及び第２のセルに重なり、前記パッドの前記第１のセルに重なる部分は、前記第１のセルの配線層との接続部を含み、前記パッドの前記第２のセルに重なる部分は、外部接続又はプロービングされる部分を含んでいてもよい。これにより、ボンディングやプローピング時の衝撃を効果的に緩和し、さらに、配線層を効率よく使用することができる。
【００２４】
本発明にかかる半導体装置は、半導体チップと、前記半導体チップの内部に形成された内部回路と、前記半導体チップの表面に形成され、外部接続又はプローピングされる、第１のパッドと、前記半導体チップの表面に前記第１のパッドと離間かつ隣接して形成された第２のパッドと、を備え、前記第１のパッドと前記内部回路とは、第１の配線を介して接続され、前記第２のパッドと前記内部回路とは、第２の配線を介して接続され、前記第１のパッドと前記第２のパッドとが接続されているものである。これにより、電源の電圧降下や入出力信号の劣化を低減することができる。
【００２５】
上述の半導体装置において、前記第１及び前記第２のパッドよりも前記半導体チップの内側に形成された第３のパッドをさらに備え、前記第３のパッドは、前記第１の配線と前記第２の配線との間に形成されていてもよい。これにより、千鳥状等のようにパッドが配列されていても、電源の電圧降下や入出力信号の劣化を低減することができる。
【００２６】
本発明にかかる半導体装置は、半導体チップと、前記半導体チップの内部に形成された内部回路と、前記半導体チップの表面に形成された第１のパッド列と、前記半導体チップの表面に前記第１のパッド列よりも前記半導体チップの内側に、前記第１のパッド列と離間かつ隣接して形成された第２のパッド列と、を備え、前記第１のパッド列は、外部接続又はプローピングされる第１のパッドと、前記第１のパッドと離間かつ隣接して形成された第２のパッドと、を有し、前記第１のパッドと前記内部回路とは、第１の配線を介して接続され、前記第２のパッドと前記内部回路とは、第２の配線を介して接続され、前記第２のパッド列は、第３のパッドと、前記第３のパッドに離間かつ隣接し、前記第３のパッドとともに前記第１の配線を挟む位置に形成された第４のパッドと、前記第４のパッドに離間かつ隣接し、前記第４のパッドとともに前記第２の配線を挟む位置に形成された第５のパッドを有し、前記第１の配線の幅は、前記第２の配線の幅よりも太く、前記第３のパッドと第４のパッドとの間隔は、前記第４のパッドと第５のパッドとの間隔よりも広いものである。これにより、電源の電圧降下や入出力信号の劣化を低減することができる。
【００２７】
上述の半導体装置において、前記第３、第４及び第５のパッドは、前記第１及び第２のパッドよりも表面積が小さく形成されていてもよい。これにより、電源の電圧降下や入出力信号の劣化をより低減することができる。
【００２８】
上述の半導体装置において、前記第１のパッド及び前記第１の配線は、同じ層に形成されていてもよい。これにより、電源の電圧降下や入出力信号の劣化をより低減することができる。
【発明の効果】
【００２９】
本発明によれば、ボンディングやプローピング時の衝撃を効果的に緩和し、歩留まりを向上できる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３０】
発明の実施の形態１．
まず、図１乃至図４を用いて、本発明の実施の形態１にかかる半導体装置について説明する。図１は、本実施形態にかかる半導体装置である半導体チップ１０の上面図である。図に示されるように、この半導体チップ１０の周辺部には、ボンディングパッド１が並んで設けられている。ここでは一例として、半導体チップ１０上の略中央部に、ロジック回路１０ａ及びメモリセルアレイ１０ｂが設けられている。尚、ロジック回路１０ａ、メモリセルアレイ１０ｂやボンディングパッド１を接続する配線について図示を省略している。また、ボンディングパッド１の近傍には、入出力回路や電源供給回路等のバッファ回路が設けられている。
【００３１】
本明細書においては、これらのロジック回路１０ａ、メモリセルアレイ１０ｂ、バッファ回路を含む回路を内部回路とする。かかる内部回路は、配線（多層の場合も含む）及び／または拡散素子等により構成される。
【００３２】
ボンディングパッド１は、例えば、組立工程において、ワイヤボンディング等により外部電極と接続され、内部回路と外部電極とを電気的に接続する。また、ボンディングパッド１は、検査工程におけるプローピング時に、プローブ針を接触させテストを行うこともできる。
【００３３】
また、ボンディングパッド１に、スタッドバンプ（金バンプ）や電解めっき法・蒸着法などで形成したバンプ（金属バンプ）を設け、外部電極とフリップチップ接続してもよい。尚、図では、ボンディングパッド１は、半導体チップ１０の周辺部に１列に配列しているが、これに限らず、後述の千鳥状配列や、その他の配列としてもよい。
【００３４】
メモリセルアレイ１０ｂは、例えば、ＥＥＰＲＯＭやＥＰＲＯＭ等の不揮発性メモリ等である。一般に不揮発性メモリに関しては、ロジック系のテストとは別にテストを行う必要性があるのでテスト回数が多くなり、パッドに加わるプローピングによる衝撃が多くなるため、本発明を適用する効果が高い。例えば、図１に示されるように、ロジック回路１０ａとメモリセルアレイ１０ｂを含む半導体チップ１０の場合には、最低、ロジック回路１０ａとメモリセルアレイ１０ｂの２種類のテストが行なわれ、その都度プローピングが実施される。さらに、高信頼性が要求される半導体チップ１０の場合には、ロジック回路１０ａのテストだけでも低温テスト、常温テスト、高温テストがあり、加えて、メモリセルアレイのテストが行われる。
【００３５】
図２は、本実施形態にかかる半導体装置のボンディングパッド１の近傍を示す拡大上面図である。図２に示されるように、ボンディングパッド１は、半導体チップ１０の内部回路３上に形成されており、接続部４を介して内部回路３と電気的に接続されている。ボンディングパッド１は、内部回路３の最上位層であるメタル層３１の開口部から構成されており、例えば、１辺が５０〜８０μｍの略正方形の形状を有している。尚、接続部４は、メタル層３１の開口部にあってもよいし、カバー層６（ここでは不図示）により覆われていてもよい。
【００３６】
また、ボンディングパッド１上の略中央部が、ボンディング位置５となる。ボンディング位置５は、プローピングする位置としても使用される。例えば、ボンディング時は、ボンディング位置５にボンディングボールが接合され、プローピング時は、ボンディング位置５にプローブ針が接触する。
【００３７】
図３は、図２におけるＡ−Ａ’断面図である。図３においては、説明の簡略化のため層間絶縁膜等の図示を省略している。なお、メタル層は、ＣＭＰ（Chemical Mechanical Polishing）プロセスによって平坦化された層間絶縁膜状に形成されているものとする。図３に示されるように本実施形態にかかる半導体装置は、多層構造を有している。例えば、４〜６層の多層構造を有しているが、７層以上であってもよい。さらに、最下位層を拡散層として、拡散素子等を設けることができる。
【００３８】
図に示されるように、半導体チップ１０の表面には、メタル層３１が設けられており、メタル層３１を覆うようにしてカバー層６が設けられている。カバー層６は、例えば、ポリイミドにより形成され、コート層や表面保護層とも呼ばれる。
【００３９】
カバー層６は、一部に開口部を有し、メタル層３１が露出している。この開口部において露出したメタル層３１がボンディングパッド１を構成する。さらに、メタル層３１の下方には、層間絶縁膜を介してメタル層３２、３３、３４、３５が設けられている。そして、これらのメタル層３２乃至３５が配線層となり、内部回路等が形成されている。さらに、メタル層３１についても配線層とすることができる。
【００４０】
メタル層３１は、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）が用いられる。ボンディングパッド１は、メタル層３１からなり、このボンディングパッド１とボンディングワイヤ材と接合する為のボール部の接合面には接合時には合金層が形成される。この合金層は、例えば、接合用ボールが、金（Ａｕ）により構成され、メタル層３１はアルミニウム（Ａｌ）により構成されている場合、密着性を向上させるため合金層は、ＡｕとＡｌの合金により構成される。
【００４１】
この場合、アニール等の高温プロセスにより、メタル層３１に含まれるＡｌが合金層に移動して起こるボイドにより合金層とメタル層３１の境界部分にボイドが発生し、それによってボンディングボールとボンディングパッド１の接合性の低下が発生することがある。そのため、ボイドの発生を防止するためにボンディングパッド１を構成するメタル層３１の表面に金メッキによるＡｕ層やＡｕ層とバリアメタル層を形成していることもある。
【００４２】
ボンディングパッド１を構成するメタル層３１は、複数のスルーホール７を介して下層のメタル層３２と接続されている。このような構成により、ボンディング時のボンディングパッド１の領域におけるメタル層３１の剥がれを防止し、ボンディングやプローピングの衝撃を緩和することができる。
【００４３】
図４に当該スルーホール７の構成を示す。スルーホール７は、壁状のビア７１、７２が互いに直交して構成されており、上面から見ると格子状に構成されている。このような構成により、メタル層３１の剥がれを防止し、ボンディングの衝撃を効果的に緩和することができる。格子状のビアに限らず、ストライプ状やドット状等のビアでもよい。
【００４４】
尚、図３に示す例において、メタル層３１は、ボンディングパッド１の両端において分断されているが、ここに接続部４を設けてもよい。また、メタル層３２も同様に分断されている箇所に、接続部４を設けてもよい。メタル層３１と３２の両方に接続部４を設けることにより、引き込み線の抵抗を下げることができ、電流損失を低減することができる。接続部４を設けた場合、接続部４にスルーホールを設けて、メタル層３３等と接続してもよい。
【００４５】
図３に示されるように、ボンディングパッド１の下部の半導体領域には、半導体チップ１０の内部回路が設けられている。この内部回路は、例えば、電源配線や入出力配線等である。これにより、ボンディングパッド１を内部回路上に形成することができるのでチップサイズの増加を抑止できる。
【００４６】
また、本実施形態では、２層目の層間絶縁膜上には２層目のメタル層３３を形成せずに、２層目の層間絶縁膜と３層目の層間絶縁膜とで厚い層間絶縁膜を形成している。つまり、ボンディングパッド１と重なる領域に、メタル層３３を形成せずに、ボンディングパッド１と重なる領域をはずした領域に、メタル層３３を形成している。このように、ボンディングパッド１の下部に配線層を有しない層を形成することによってボンディングやプローピング時に内部回路に対する衝撃を低減し、内部回路が破壊される可能性を低減することができる。尚、配線層を有しない層は、ボンディングパッド１の下部であれば、他の層でもよいが、ボンディングパッド１の下に隣接する層であることが好ましい。
【００４７】
尚、ボンディングパッド１を図３及び図４に示すような、２重構造かつ格子状ビアの構造としない場合でも、配線層を有しない層を設けることで、ボンディングやプローピング時の衝撃を緩和してもよい。
【００４８】
上述のように、本発明の実施の形態１にかかる半導体装置では、ボンディングパッド１の下部に対応する半導体領域には内部回路を設けるようにしたため、チップサイズを削減できる。また、ボンディングパッド１を、２重構造とし、複数のスルーホールを設けることにより、ボンディングやプローピングの衝撃を緩和し、さらに、ボンディングパッド１の一つ下の層に、配線層を設けないことにより、ボンディングやプローピングの際に内部回路が破壊することを防止することができる。したがって、半導体装置の歩留まりを低減することができる。
【００４９】
発明の実施の形態２．
次に、図５乃至図８を用いて、本発明の実施の形態２にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、図１の半導体チップ１０と同様の構成を有しており、説明を省略する。
【００５０】
図５は、本実施形態にかかる半導体装置のボンディングパッド１の近傍を示す拡大上面図である。図に示された符号のうち、図２と同じ符号を付した構成は、図２に示す構成と同じか又は類似の構成を示し、説明を省略する。
【００５１】
本実施形態では、図５に示されるように、フィルセル２とバッファセル２’が隣接して配置されている。バッファセル２’は、内部回路３に電源供給回路や入出力回路等を有している。特に、バッファセル２’においては、ボンディングパッド１の下側に隣接する層まで、内部回路３が形成されていることが好ましい。
【００５２】
また、ボンディングパッド１は、フィルセル２とバッファセル２’の両方に重なるように、またがって形成されている。ボンディングパッド１のバッファセル２’と重なる部分は、接続部４を介してバッファセル２’の内部回路と接続されている。ボンディングパッド１のフィルセル２と重なる部分に、ボンディング位置５が設けられている。
【００５３】
尚、フィルセル２とバッファセル２’は、隣接せずに離れていてもよく、さらに、他のセル介していてもよいが、ボンディングされた外部電極等とバッファセル２’を効率的に接続するために、フィルセル２とバッファセル２’は隣接していることが好ましい。
【００５４】
図６は、図５におけるＢ−Ｂ’断面図である。図に示された符号のうち、図３と同じ符号を付した構成は、図３に示す構成と同じか又は類似の構成を示し、説明を省略する。
【００５５】
図６に示されるように、メタル層３１がフィルセル２とバッファセル２’の両方に重なるように、にまたがって設けられている。メタル層３２は、フィルセル２とバッファセル２’の間で分断されている。フィルセル２における、メタル層３１とメタル層３２は、スルーホール７を介して接続され、スルーホール７は、図４と同様の格子状のビアから構成されている。これにより、ボンディングやプローピングの衝撃を緩和することができる。
【００５６】
メタル層３６の下に、ここでは拡散層３７が形成されている。拡散層３７には、例えば、トランジスタ等の拡散素子３７ａや素子分離領域３７ｂが形成されている。図に示すように、フィルセル２の下部にもトランジスタ等の拡散素子３７ａを設けることができる。
【００５７】
図に示されるように、フィルセル２において、図３と同様に、２層目のメタル層３３を形成していないため、ボンディングやプローピングの衝撃を低減し、内部回路が破壊されるのを防止することができる。また、本実施形態では、バッファセル２’において、ボンディングパッド１となるメタル層３１以外の全ての層、つまり、メタル層３２乃至３６、拡散層３７によって、バッファ回路を構成している。これにより、メタル層３１より下の層を全て使用する必要の回路、例えば、電源供給回路や高速な入出力回路等を、ボンディングパッド１の下に設けることができる。
【００５８】
尚、フィルセル２及びバッファセル２’におけるボンディングパッド１が設けられる位置や、ボンディングパッド１における接続部４が設けられる位置は、図５の例の位置に限らない。例えば、図７（ａ）に示すように、接続部４を、ボンディングパッド１における半導体チップの外側に設けてもよい。また、図７（ｂ）に示すように、フィルセル２とバッファセル２’の対がさらに隣接する場合に、一方のボンディングパッド１における接続部４を半導体チップの外側に設け、他方のボンディングパッド１における接続部４を半導体チップの内側に設けてもよい。図８（ａ）に示すように、フィルセル２の両側にバッファセル２’が隣接する場合に、ボンディングパッド１を、両側のバッファセル２’に、それぞれまたがるように形成してもよい。図８（ｂ）に示すように、接続部４を図８（ａ）と反対側に設けてもよい。
【００５９】
上述のように、本発明の実施の形態２にかかる半導体装置では、ボンディングパッドを複数のセルに重なるように形成し、ボンディングパッドにおける一方のセル側にボンディング位置を設け、ボンディングパッドにおける他方のセル側に内部回路との接続部を設けるようにしたため、ボンディングやプローピングによる衝撃の影響を低減し、さらに、接続部側のセルにおいて、ボンディングパッドの下層を全て内部回路として利用することができる。
【００６０】
発明の実施の形態３．
次に、図９を用いて、本発明の実施の形態３にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、図１乃至図４と同様の構成を有しており、説明を省略する。
【００６１】
図９は、本実施形態にかかるボンディングパッド１の近傍を示す上面図である。図に示されるように、このボンディングパッド１は千鳥状に配置されている。半導体チップの外側に、ボンディングパッド１ａ、１ｂ及び１ｃが配列されている。ボンディングパッド１ａ、１ｂ及び１ｃは、それぞれ、引き込み線９１ａ、９１ｂ、９１ｃを介して内部回路と電気的に接続されている。また、半導体チップの内側には、ボンディングパッド９２ａ、９２ｂ及び９２ｃが配列されており、同様に、引き込み線９３ａ、９３ｂ、９３ｃを介して内部回路と電気的に接続されている。
【００６２】
また、ボンディングパッド１ｂの略中央部のボンディング位置５に、ボンディングワイヤやプローブ針等が接続され、外部電極と半導体チップの内部回路とが電気的に接続される。
【００６３】
図９（ａ）は、ボンディングパッド１ａ乃至１ｃ、引き込み線９１ａ乃至９１ｃ、ボンディングパッド９２ａ乃至９２ｃ、引き込み線９３ａ乃至９３ｃを全て同じ層に設けた例を示している。本実施形態では、ボンディングパッド１ｂと１ｃを、接続部９４によりブリッジ接続している。接続部９４は、同じ層でもよいし、他の層に形成されていてもよい。
【００６４】
これにより、ボンディングされた外部電極と半導体チップの内部回路とは、ボンディングパッド１ｂ及び引き込み線９１ｂを介して接続されるとともに、接続部９４、ボンディングパッド１ｃ及び引き込み線９１ｃを介して接続される。よって、外部電極から内部回路までの配線の抵抗値を下げることができ、パッドの位置や引き込み線の幅を変えることなく、電源の電圧降下や信号劣化を抑止することができる。
【００６５】
尚、図９（ａ）において、ボンディングパッド１ｂと１ｃを設けていない場合でも、同様の効果を得ることができるが、ボンディングパッド１ｂと１ｃ等によって、引き込み線９１ａ乃至９１ｃの幅を太くできない構成であることが好ましい。
【００６６】
また、図９（ｂ）に示されるように、引き込み線９１ｂを挟んで配置されているボンディングパッド９２ｂと９２ｃを、引き込み線９１ｂからより離れる位置に配置し、引き込み線９１ｂをより太くしてもよい。つまり、ボンディングパッド９２ａと９２ｂのピッチよりも、ボンディングパッド９２ｂと９２ｃのピッチを広くし、引き込み線９１ａよりも引き込み線９１ｂを太くしている。これにより、図９（ａ）と同様に、外部電極から内部回路までの配線の抵抗値を下げることができるため、電源の電圧降下や信号劣化を抑止することができる。
【００６７】
さらに、図９（ｂ）では、ボンディングパッド１ａ乃至１ｃよりも、ボンディングパッド９２ａ乃至９２ｃのサイズを小さくしている。これにより、引き込み線９１ｂをさらに太くできるため、より電源の電圧降下や信号劣化を抑止することができる。
【００６８】
尚、引き込み線９１ｂは、ボンディングパッド１と同じ層であってもよいし、ボンディングパッド１よりも下層であってもよく、複数の層から構成されていてもよい。複数の層であれば、引き込み線９１ｂの抵抗値をさらにさげることができるため、より効果が大きい。特に、最上位層は下層よりも膜厚を厚くできるため、最上位層を引き込み線９１ｂとすることが好ましい。
【００６９】
上述のように、本発明の実施の形態３にかかる半導体装置では、千鳥状に配列されたボンディングパッドにおいて、隣接するパッドと接続したり、引き込み線を太くすることにより、引き込み線の抵抗値を下げ、電源の電圧降下や信号劣化を防ぐことができる。従って、電源供給能力の増大、信頼性の向上を図ることができる。
【００７０】
尚、本実施形態は、図１乃至図４等の構成に限らず、図９の構成が可能な半導体装置であれば、適用することができる。
【００７１】
その他の実施の形態．
上述の例では、ボンディングパッドは、半導体チップ１０の周辺部に設けていたが、これに限らず、中央部付近に設けても良く、また、半導体チップ１０の全域に亘って設けるようにしてもよい。
【００７２】
また、多層配線としてメタル層を用いたものについて説明したが、多層配線としてはメタル層に限らず、その他の導電体層であっても良い。
【図面の簡単な説明】
【００７３】
【図１】本発明にかかる半導体装置の上面図である。
【図２】本発明にかかる半導体装置のボンディングパッド近傍の拡大上面図である。
【図３】本発明にかかる半導体装置のボンディングパッド近傍の拡大断面図である。
【図４】本発明にかかる半導体装置のボンディングパッド部分の拡大上面図である。
【図５】本発明にかかる半導体装置のボンディングパッド近傍の拡大上面図である。
【図６】本発明にかかる半導体装置のボンディングパッド近傍の拡大断面図である。
【図７】本発明にかかる半導体装置のボンディングパッド近傍の拡大上面図である。
【図８】本発明にかかる半導体装置のボンディングパッド近傍の拡大上面図である。
【図９】本発明にかかる半導体装置のボンディングパッド近傍の拡大上面図である。
【図１０】従来の半導体装置の断面図である。
【図１１】従来の半導体装置のボンディングパッド部分の上面図である。
【符号の説明】
【００７４】
１  ボンディングパッド
２  フィルセル
３  メタル層
４  接続部
５  ボンディング位置
６  カバー層
７  スルーホール
１０ｂ  メモリセルアレイ
１０ａ  ロジック回路
１０  半導体チップ
【図１】
2005285971.tif 000003
【図２】
2005285971.tif 000004
【図３】
2005285971.tif 000005
【図４】
2005285971.tif 000006
【図５】
2005285971.tif 000007
【図６】
2005285971.tif 000008
【図７】
2005285971.tif 000009
【図８】
2005285971.tif 000010
【図９】
2005285971.tif 000011
【図１０】
2005285971.tif 000012
【図１１】
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