(57)【要約】【課題】  ビット線の増幅遅延時間の増加を抑制しながらセル面積を縮小する。【解決手段】  ６トランジスタ構成のメモリセルを有するＣＭＯＳ型のＳＲＡＭ装置において、一方の組のドライブトランジスタＭＮ１及びアセストランジスタＭＮ３のチャネル幅（ゲート幅）を略同一とし、かつ該チャネル幅を他方の組のドライブトランジスタＭＮ０及びアクセストランジスタＭＮ２のチャネル幅よりも大きくする。また、２組のＣＭＯＳインバータからなる基本回路間でインバータのオフリーク電流の大きさを非対称にすることにより、一方の組で大きいセル電流を確保しつつ、当該ＳＲＡＭにおける待機時のリーク電流を削減する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
インバータを構成する負荷トランジスタ及びドライブトランジスタと、前記インバータの出力をビット線に接続するアクセストランジスタとを有する基本回路を１組として、前記基本回路を前記インバータの入出力がクロスカップルするように接続することで互いに結合された２組の基本回路を備え、
前記２組の基本回路間でインバータのオフリーク電流の大きさが非対称であることを特徴とするＳＲＡＭ装置。
【請求項２】
インバータを構成する負荷トランジスタ及びドライブトランジスタと、前記インバータの出力をビット線に接続するアクセストランジスタとを有する基本回路を１組として、前記基本回路を前記インバータの入出力がクロスカップルするように接続することで互いに結合された２組の基本回路を備え、
前記２組の基本回路間で構成トランジスタのゲート酸化膜厚が非対称であることを特徴とするＳＲＡＭ装置。
【請求項３】
インバータを構成する負荷トランジスタ及びドライブトランジスタと、前記インバータの出力をビット線に接続するアクセストランジスタとを有する基本回路を１組として、前記基本回路を前記インバータの入出力がクロスカップルするように接続することで互いに結合された２組の基本回路を備え、
前記２組の基本回路のうち、一方の組に接続されたビット線は書き込み専用に用いられ、他方のビット線は読み出しと書き込み兼用であり、
前記書き込み専用のビット線に接続された方の組の構成トランジスタのうち、少なくとも１つのトランジスタの電流駆動能力は、他方の組の対応するトランジスタより低く設定され、
各組のアクセストランジスタは、読み出し動作の時には一方のトランジスタのみが活性化し、書き込み動作の時には両方のトランジスタが活性化するように構成されたことを特徴とするＳＲＡＭ装置。
【請求項４】
インバータを構成する負荷トランジスタ及びドライブトランジスタと、前記ドライブトランジスタに接続されたソース線と、前記インバータの出力をビット線に接続するアクセストランジスタとを有する基本回路を１組として、前記基本回路を前記インバータの入出力がクロスカップルするように接続することで互いに結合された２組の基本回路を備え、
前記２組の基本回路間で構成トランジスタの電流駆動能力が非対称であり、
読み出し動作時に、前記２組の基本回路のうち電流駆動能力の低い方の組のソース線の電位レベルを、他方の組のソース線より高い電位レベルに設定するための手段を更に備えたことを特徴とするＳＲＡＭ装置。
【請求項５】
請求項４記載のＳＲＡＭ装置において、
前記２組の基本回路の各々で、ドライブトランジスタ及びアクセストランジスタのチャネル幅が互いに略同一であることを特徴とするＳＲＡＭ装置。
【請求項６】
インバータを構成する負荷トランジスタ及びドライブトランジスタと、前記インバータの出力をビット線に接続するアクセストランジスタとを有する基本回路を１組として、前記基本回路を前記インバータの入出力がクロスカップルするように接続することで互いに結合された２組の基本回路を備え、
前記２組の基本回路の各々で、ドライブトランジスタ及びアクセストランジスタは略同一のチャネル幅を有し、かつ同一の連続した、かつ折れ曲がりのない矩形の活性化領域に形成されたことを特徴とするＳＲＡＭ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルの高密度実装が可能なＳＲＡＭ（static random access memory）装置に関するものである。
【背景技術】
【０００２】
６トランジスタ構成を有するＣＭＯＳ型のＳＲＡＭ装置が知られている。これは、インバータを構成するＰＭＯＳ負荷トランジスタ及びＮＭＯＳドライブトランジスタと、当該インバータの出力をビット線に接続するＮＭＯＳアクセストランジスタとを有する基本回路を１組として、当該基本回路をインバータの入出力がクロスカップルするように接続することで互いに結合された２組の基本回路を備えたものである。
【０００３】
特開平９−２７０４６８号公報に記載されたＳＲＡＭ装置、すなわち第１の従来技術は、１つのメモリセル領域の上半部にＮウェル領域を、下半部にＰウェル領域をそれぞれ有する従来の縦型セル構造に比べてアクセスを高速化でき、かつセル面積を縮小できるように、メモリセル領域の中央に位置するＮウェル領域中に各組のＰＭＯＳ負荷トランジスタを、左側のＰウェル領域中に第１組のＮＭＯＳドライブトランジスタ及びＮＭＯＳアクセストランジスタを、右側のＰウェル領域中に第２組のＮＭＯＳドライブトランジスタ及びＮＭＯＳアクセストランジスタをそれぞれ配置した横型セル構造の技術を採用したものである。ここでは、ビット線の走行方向を縦方向、ワード線の走行方向を横方向とそれぞれ定義している。特開平１０−１７８１１０号公報にも同様の技術が開示されている。
【０００４】
一方、特開２００１−２５７２７５号公報に記載されたＳＲＡＭ装置、すなわち第２の従来技術は、シングルエンド型読み出し及び差動型書き込みの動作を前提とし、６トランジスタ構成のＳＲＡＭメモリセルにおいて、一方の組のＮＭＯＳドライブトランジスタのゲート幅を他方の組のＮＭＯＳドライブトランジスタのゲート幅より小さくすることにより、セル面積の縮小を図ったものである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
６トランジスタ構成のＳＲＡＭメモリセルにおいてビット線からソース線へ流れ込むセル電流は、ＮＭＯＳドライブトランジスタ及びＮＭＯＳアクセストランジスタのチャネル幅で決定される。セル電流が小さいことは、ビット線の増幅遅延が大きいことを意味する。ところが、上記第１の従来技術は２組の基本回路間で構成トランジスタのサイズが対称であることを前提としており、ビット線の増幅遅延を削減するようにセル電流を大きくして更に高速動作を実現するためには、６トランジスタのサイズを全て大きくする必要があり、セル面積の大きな増加に繋がる問題があった。また、上記第２の従来技術では各組のＮＭＯＳアクセストランジスタが互いに全く同じゲート幅を有していたので、大きいゲート幅を持つＮＭＯＳドライブトランジスタの電流駆動能力を十分に活かしきれないという問題があった。
【０００６】
本発明の目的は、新規の改良されたＳＲＡＭ装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る第１のＳＲＡＭ装置は、２組の基本回路間でインバータのオフリーク電流の大きさが非対称であることを特徴とするものである。これにより、一方の組で大きいセル電流を確保しつつ、当該ＳＲＡＭ装置の待機時のリーク電流を削減することができる。
【０００８】
また、本発明に係る第２のＳＲＡＭ装置は、２組の基本回路間で構成トランジスタのゲート酸化膜厚が非対称であることを特徴とするものである。これにより、一方の組で大きいセル電流を確保しつつ、当該ＳＲＡＭ装置の待機時のゲートリーク電流を削減することができる。
【０００９】
また、本発明に係る第３のＳＲＡＭ装置は、２組の基本回路のうち一方の組に接続されたビット線は書き込み専用に用いられ、他方のビット線は読み出しと書き込み兼用であり、書き込み専用のビット線に接続された方の組の構成トランジスタのうち少なくとも１つのトランジスタの電流駆動能力は他方の組の対応するトランジスタより低く設定され、各組のアクセストランジスタは、読み出し動作の時には一方のトランジスタのみが活性化し、書き込み動作の時には両方のトランジスタが活性化するように構成されたことを特徴とするものである。これにより、シングルエンド型読み出し及び差動型書き込みの動作を実現できる。
【００１０】
また、本発明に係る第４のＳＲＡＭ装置は、２組の基本回路間で構成トランジスタの電流駆動能力が非対称であり、読み出し動作時に、２組の基本回路のうち電流駆動能力の低い方の組のソース線の電位レベルを、他方の組のソース線より高い電位レベルに設定するための手段を更に備えたことを特徴とするものである。これにより、一方の組で大きいセル電流を確保しつつ、読み出し動作時のセル電流に起因した電位の浮き上がりによる記憶データの破壊を防止することができる。
【００１１】
また、本発明に係る第５のＳＲＡＭ装置では、２組の基本回路の各々で、ドライブトランジスタ及びアクセストランジスタは略同一のチャネル幅を有し、かつ同一の連続した、かつ折れ曲がりのない矩形の活性化領域に形成されることとした。これにより、活性化領域のストレスが緩和される結果、欠陥の発生が未然に防止される。
【発明の効果】
【００１２】
総じて本発明によれば、新規の改良されたＳＲＡＭ装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
図１は、本発明に係るＳＲＡＭ装置の構成例を示している。図１において、ＭＰ０及びＭＰ１はＰＭＯＳ負荷トランジスタ、ＭＮ０及びＭＮ１はＮＭＯＳドライブトランジスタ、ＭＮ２及びＭＮ３はＮＭＯＳアクセストランジスタである。ＭＰ０、ＭＮ０及びＭＮ２は第１組の基本回路を構成する。ＭＰ０とＭＮ０とは１つのインバータ（左インバータＬＩＮＶ）を構成し、このインバータの出力をＭＮ２が書き込み専用のビット線（書き込みビット線）ＷＢＬに接続する。ＭＮ２のゲートは書き込み専用のワード線（書き込みワード線）ＷＬＷＴに、ＭＮ０のソースは第１のソース線Ｖss1にそれぞれ接続されている。ＭＰ１、ＭＮ１及びＭＮ３は第２組の基本回路を構成する。ＭＰ１とＭＮ１とは１つのインバータ（右インバータＲＩＮＶ）を構成し、このインバータの出力（中間ノードＶｍ）をＭＮ３が読み出しと書き込み兼用のビット線（読み出しビット線）ＲＢＬに接続する。ＭＮ３のゲートは読み出しと書き込み兼用のワード線（読み出しワード線）ＷＬＲに、ＭＮ１のソースは第２のソース線Ｖss2にそれぞれ接続されている。第１組の基本回路と第２組の基本回路とは両インバータの入出力がクロスカップルするように互いに結合され、ＭＰ０及びＭＰ１の各々のソースは正電源線Ｖccに共通接続されている。図中のＩcellは、ＲＢＬからＭＮ３及びＭＮ１を通してＶss2へ流れ込むセル電流である。
【００１４】
図２は、図１中の各トランジスタのサイズ及び閾値電圧の一例を示している。図２に示すとおり、ＭＮ１及びＭＮ３のゲート幅（チャネル幅）は、他の４トランジスタのゲート幅（チャネル幅）の２倍となっている。つまり、ＭＮ１及びＭＮ３のゲート幅が互いに等しく、かつ該ゲート幅はＭＮ０及びＭＮ２のゲート幅より大きい。また、ＭＮ１及びＭＮ３は低い閾値電圧（０．４Ｖ）を、他の４トランジスタは高い閾値電圧（０．５Ｖ）をそれぞれ持つ。書き込み動作時には、周辺回路の書き込みドライバ回路が“Ｌ”を書き込みたいノード側に接続されたビット線を強制的に接地レベルに引き込むので、メモリセルのトランジスタ自体は大きなサイズを必要としない。したがって、ＷＢＬに接続された第１組トランジスタは、第２組トランジスタの半分のサイズでも十分書き込みが可能である。
【００１５】
各組のインバータの反転閾値レベルは、負荷トランジスタとドライブトランジスタとの電流駆動能力の比で決まる。図２によれば、ＭＰ０とＭＮ０とのゲート幅比は１．０（＝０．２μｍ／０．２μｍ）であり、ＭＰ１とＭＮ１とのゲート幅比は０．５（＝０．２μｍ／０．４μｍ）であって、これらゲート幅比が５０％の差を持っている。その結果、左インバータＬＩＮＶの反転閾値レベルは０．３Ｖccであり、右インバータＲＩＮＶのそれは０．１５Ｖccであって、これら反転閾値レベルが５０％の差を持っている。
【００１６】
図２の例は、ＭＮ１及びＭＮ３に流れるセル電流Ｉcellを大きくするために、これら両トランジスタ（ＭＮ１及びＭＮ３）のゲート幅を互いに等しく、かつ大きく設定した点に特徴がある。しかし、これら両トランジスタのサイズを大きくすると、読み出し動作時に、ＭＮ３がオンになったときのＶｍノードの電位が“Ｌ”レベルから“Ｈ”レベル側に向かって大きく変化するので、Ｖｍノードの電位を入力とする左インバータＬＩＮＶが誤って反転することがないように、当該左インバータＬＩＮＶの反転閾値レベルを高めにずらしておく必要がある。そのため、上記のとおり２組の基本回路間で負荷トランジスタとドライブトランジスタとのチャネル幅比に５０％の差を付けることで、左インバータＬＩＮＶの誤反転を防止している。
【００１７】
また、図２によれば、２組の基本回路間で構成トランジスタの閾値電圧を非対称に設定することで次の効果が期待できる。すなわち、６トランジスタのうち、より高い電流駆動能力を必要とする第２組だけを低い閾値電圧とし、第１組の閾値電圧を高い値に設定することで、全て低い閾値電圧のトランジスタを用いた場合に比較して、セルリーク電流を半分に削減することが可能になる。
【００１８】
なお、２組の基本回路間で負荷トランジスタとドライブトランジスタとのチャネル幅比が１５％以上異なればよい。また、２組の基本回路間でインバータの反転閾値レベルが３０％以上異なればよい。
【００１９】
図３は、図１中の各トランジスタの閾値電圧の他の例を示している。図３に示すとおり、ＭＰ０、ＭＮ０及びＭＮ２の閾値電圧をそれぞれ０．５Ｖに設定し、ＭＰ１、ＭＮ１及びＭＮ３の閾値電圧をそれぞれ０．２Ｖに設定する。つまり、高速が要求される右インバータＲＩＮＶは閾値電圧を下げて（リーク電流が大きくなることを犠牲にして）大きなドライブ電流を実現するトランジスタで構成し、低速が許される左インバータＬＩＮＶは閾値電圧を上げてリーク電流の小さいトランジスタで構成するのである。これにより、全て低い閾値電圧のトランジスタを用いた場合に比較して、待機時のリーク電流を半分に削減することが可能になる。
【００２０】
図４に示すように、２組の基本回路間でゲート酸化膜の厚みを非対称に設定することも可能である。図３で説明したリーク電流はトランジスタのソース・ドレイン間のオフリーク電流であるが、微細化したトランジスタではゲートリーク電流が顕著になってくる。そこで、図４に示すとおり、ＭＰ０、ＭＮ０及びＭＮ２のゲート酸化膜の厚みをそれぞれ２．６ｎｍに設定し、ＭＰ１、ＭＮ１及びＭＮ３のゲート酸化膜の厚みをそれぞれ１．６ｎｍに設定する。つまり、高速が要求される右インバータＲＩＮＶはゲート酸化膜の厚みを薄くして（ゲートリーク電流が大きくなることを犠牲にして）大きなドライブ電流を実現するトランジスタで構成し、低速が許される左インバータＬＩＮＶはゲート酸化膜の厚みを厚くしてゲートリーク電流の小さいトランジスタで構成するのである。これにより、全て薄いゲート酸化膜のトランジスタを用いた場合に比較して、待機時のゲートリーク電流を半分に削減することが可能になる。
【００２１】
図５は、図１のＳＲＡＭ装置のレイアウトの一例を示している。図５において、ＷＰ０，ＷＰ１及びＷＮ０〜ＷＮ３は各トランジスタのゲート幅を、ＳＨ０及びＳＨ１はトランジスタのクロスカップルを実現するためのシェアドコンタクトをそれぞれ表している。図示のレイアウトは上記横型セル構造の技術を採用したものであって、第１組と第２組を左右に独立に配置し、第１組、第２組で高さを一定にして幅を変えるようにしている。同図において、ＷＰはＭＰ０及びＭＰ１が占める領域の幅を、ＷＮＬはＭＮ０及びＭＮ２が占める領域の幅を、ＷＮＲはＭＮ１及びＭＮ３が占める領域の幅をそれぞれ表している。これらの幅は、互いに独立に決定可能である。また、ＷＰのうち、ＷＰＬはＭＰ０が占める領域の幅を、ＷＰＲはＭＰ１が占める領域の幅をそれぞれ表している。これらの幅も、互いに独立に決定可能である。なお、縦型セル構造を採用してトランジスタのチャネル長を組間で変えるようにしてもよい。
【００２２】
図６は、図１のＳＲＡＭ装置の他のレイアウト例を示している。図５によれば、例えばＭＮ１のソース領域に出っ張りがあるため、右側Ｐウェル中の活性化領域がＬ字形に折れ曲がっている。これに対し図６によれば、ＭＮ１及びＭＮ３が互いに等しいチャネル幅を有し、かつ同一の連続したかつ直線状の長辺を持つ（折れ曲がりのない）矩形の活性化領域に形成されるので、活性化領域のストレスが緩和される結果、欠陥の発生が未然に防止される。左側Ｐウェル及び中央Ｎウェルの各々の活性化領域についても同様である。
【００２３】
図７を用いて、図１のＳＲＡＭ装置の読み出し・書き込み動作の一例を説明する。前述のとおり、読み出しの時にはＷＬＲのみが活性化され、書き込みの時にはＷＬＷＴとＷＬＲとの両方が同時に活性化されるようになっている。
【００２４】
読み出し動作時には、Ｖss1の電位を０．２Ｖ程度上昇させることで、たとえＶｍが０．４Ｖ上昇したとしても、このＶｍノードにゲートが接続された第１組のドライブトランジスタＭＮ０がオンしないようになっている。
【００２５】
Ｖｍとは反対側のノードに“Ｌ”を書き込みたい時には、半分サイズのＭＮ２を介して書き込むことになるが、基本的にはドライバ回路の電流駆動能力がＭＰ０の電流駆動能力よりも十分高ければ、書き込みが可能である。本実施形態では、その上で更に高速書き込みを実現するために、Ｖss2の電位を０．２Ｖ程度浮かせる構成にしている。この構成によりサイズが小さくても高速に書き込みが可能になる。逆に、Ｖｍノード側に“Ｌ”を書き込む時は、大サイズのＭＮ３を介して書き込むので、Ｖss2の制御なしに高速書き込みが可能である。もちろん、Ｖss1を０．２Ｖ浮かせればより高速に書き込むことができる。
【００２６】
図８は、図１のＳＲＡＭ装置で大きいセル電流Ｉcellが得られることを示している。基本的には、直列接続されたＭＮ１とＭＮ３とのサイズによって、ビット線の電荷を引き抜く能力が決定される。従来は、Ｖｍノードの電位を０．１Ｖ程度と低く抑えるために、ＭＮ１のチャネル幅に比較してＭＮ３のチャネル幅を小さく設定せざるを得なかった。レイアウト的には、ＭＮ１のゲート幅より細らせてＭＮ３をレイアウトすることとなり、Ｐウェル領域中にゲートの幅広部分と幅狭部分とが生じ、幅狭部分に無駄なスペースができてしまう。しかし、本実施形態によれば、Ｖｍを０．４Ｖまで許すことができるので、従来できていた無駄なスペースを利用してＭＮ３のゲート幅を大きくすることができる（図５参照）。このようにしてＷＮ１＝ＷＮ３を実現すると、１６０μＡものセル電流を実現できる。これは、従来のセル電流が５０μＡであったことに比較して３倍以上となっている。ＭＮ３とＭＮ１のサイズを限りなく近づけるか、むしろＭＮ３を大きくしてでもセル電流を大きくする必要がある時に非常に有効である。
【００２７】
以上のとおり、図１のＳＲＡＭ装置によれば、定量的にいうと、セル面積を従来の８０％に削減でき、セルリーク電流を従来の半分に削減でき、かつ従来の３倍以上のセル電流が得られる。
【００２８】
なお、図１中のＭＰ１のゲート幅も、ＭＮ１及びＭＮ３のゲート幅と同一のサイズまで大きくすることができる。これにより、第１組と第２組の間で３トランジスタのサイズ比が同一となる。図９は、この場合の各組のインバータの入出力電圧の関係を表している。図９によれば、十分に大きいバタフライの開き面積（図中に破線で示した矩形の面積）を確保できることが判る。直流的には、第１組と第２組の間でトランジスタのサイズ比が４倍違ったとしても同様である。
【図面の簡単な説明】
【００２９】
【図１】本発明に係るＳＲＡＭ装置の構成例を示す回路図である。
【図２】図１中の各トランジスタのサイズ及び閾値電圧の一例を示す図である。
【図３】図１中の各トランジスタの閾値電圧の他の例を示す図である。
【図４】図１中の各トランジスタのゲート酸化膜厚の例を示す図である。
【図５】図１のＳＲＡＭ装置のレイアウトの一例を示す平面図である。
【図６】図１のＳＲＡＭ装置のレイアウトの他の例を示す平面図である。
【図７】図１のＳＲＡＭ装置の読み出し・書き込み動作の一例を説明するための図である。
【図８】図１のＳＲＡＭ装置で大きいセル電流が得られることを示す図である。
【図９】図１のＳＲＡＭ装置の第１組と第２組のインバータ間で３トランジスタのサイズ比を同一にした場合の各組のインバータの入出力電圧の関係を示す図である。
【符号の説明】
【００３０】
Ｉcell  セル電流
ＬＩＮＶ  左インバータ
ＭＮ０，ＭＮ１  ドライブトランジスタ
ＭＮ２，ＭＮ３  アクセストランジスタ
ＭＰ０，ＭＰ１  負荷トランジスタ
ＲＢＬ  読み出しビット線
ＲＩＮＶ  右インバータ
ＳＨ０，ＳＨ１  シェアドコンタクト
Ｖcc  正電源線
Ｖｍ  中間ノード電圧
Ｖss1  第１のソース線
Ｖss2  第２のソース線
ＷＢＬ  書き込みビット線
ＷＬＲ  読み出しワード線
ＷＬＷＴ  書き込みワード線
ＷＮ０〜ＷＮ３，ＷＰ０，ＷＰ１  トランジスタのゲート幅
ＷＮＬ，ＷＮＲ，ＷＰ，ＷＰＬ，ＷＰＲ  トランジスタ占有幅
【図１】
2005051264.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005051264.tif 000009
【図８】
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【図９】
2005051264.tif 000011