(57)【要約】【課題】  書き込み特性のばらつきがなく書き込み電流を低電流化することを可能にする。【解決手段】  磁化の向きが固着された磁化固着層６ｄ、磁化の向きが可変の記憶層６ｂ、および磁化固着層と記憶層との間に設けられたトンネルバリア層６ｃを有する磁気抵抗効果素子６と、磁気抵抗効果素子に電気的に接続され、記憶層の磁化容易軸方向と直交する方向に延在した第１配線層４と、を備え、磁化容易軸方向に直交する磁気抵抗効果素子の端面と、磁化容易軸方向に直交する第１配線層の端面が同一平面上にある。【選択図】  図１
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【特許請求の範囲】
【請求項１】
磁化の向きが固着された磁化固着層、磁化の向きが可変の記憶層、および前記磁化固着層と前記記憶層との間に設けられたトンネルバリア層を有する磁気抵抗効果素子と、
前記磁気抵抗効果素子に電気的に接続され、前記記憶層の磁化容易軸方向と直交する方向に延在した第１配線層と、
を備え、前記磁化容易軸方向に直交する前記磁気抵抗効果素子の端面と、前記磁化容易軸方向に直交する前記第１配線層の端面が同一平面上にあることを特徴とする磁気メモリ。
【請求項２】
前記第１配線層の、前記磁気抵抗効果素子に電気的に接続する面と反対側の面を少なくとも覆う第１ヨークを更に備えたことを特徴とする請求項１記載の磁気メモリ。
【請求項３】
前記第１ヨークの磁化容易軸方向と前記磁気抵抗効果素子の磁化容易軸方向は直交することを特徴とする請求項２記載の磁気メモリ。
【請求項４】
磁化の向きが固着された磁化固着層、磁化の向きが可変の記憶層、および前記磁化固着層と前記記憶層との間に設けられたトンネルバリア層を有し、膜面形状が縦長の磁気抵抗効果素子と、
前記磁気抵抗効果素子に電気的に接続された第１配線層と、
を備え、前記磁気抵抗効果素子の短軸方向に沿った前記磁気抵抗効果素子の端面と、前記第１配線層の長手方向に沿った前記第１配線層の側面が同一平面上にあることを特徴とする磁気メモリ。
【請求項５】
前記第１配線層の、前記磁気抵抗効果素子に電気的に接続する面と反対側の面を少なくとも覆う第１ヨークを更に備えたことを特徴とする請求項４記載の磁気メモリ。
【請求項６】
前記第１配線層の膜厚は３０ｎｍ以下であることを特徴とする請求項１乃至５のいずれかに記載の磁気メモリ。
【請求項７】
前記第１配線と前記第１ヨークとの間にバリアメタルが設けられていることを特徴とする請求項２乃至６のいずれかに記載の磁気メモリ。
【請求項８】
前記磁気抵抗効果素子の、前記第１配線層と電気的に接続される面と反対側の面と電気的に接続され、前記第１配線層が延在する方向と交差する方向に延在した第２配線層をさらに備えたことを特徴とする請求項１乃至７のいずれかに記載の磁気メモリ。
【請求項９】
前記第２配線層の、前記磁気抵抗効果素子に電気的に接続する面と反対側の面を少なくとも覆う第２ヨークをさらに備えたことを特徴とする請求項８記載の磁気メモリ。
【請求項１０】
前記第２配線と前記第２ヨークとの間にバリアメタルが設けられていることを特徴とする請求項９記載の磁気メモリ。
【請求項１１】
磁化の向きが固着される磁化固着層となる第１磁性層、磁化の向きが可変の記憶層となる第２磁性層、および前記第１磁性層と前記第２磁性層との間に設けられるトンネルバリア層となる非磁性層を有し磁気抵抗効果素子となる磁気抵抗効果膜と、配線となる配線膜とを積層し、
前記記憶層の磁化容易軸方向に直交する前記磁気抵抗効果素子の端面と、前記磁化容易軸方向に直交する前記配線の端面が同一平面上となるように、前記磁気抵抗効果膜と、前記配線膜をパターニングする
ことを特徴とする磁気メモリの製造方法。
【請求項１２】
磁化の向きが固着される磁化固着層となる第１磁性層、磁化の向きが可変の記憶層となる第２磁性層、および前記第１磁性層と前記第２磁性層との間に設けられるトンネルバリア層となる非磁性層を有し膜面形状が縦長の磁気抵抗効果素子となる磁気抵抗効果膜と、配線となる配線膜とを積層し、
前記磁気抵抗効果素子の短軸方向に沿った前記磁気抵抗効果素子の端面と、前記配線の長軸方向に沿った前記配線の側面が同一平面上となるように、前記磁気抵抗効果膜と、前記配線膜をパターニングする
ことを特徴とする磁気メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに磁気抵抗効果素子を有する磁気メモリに関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、情報を記憶するセル部に磁気抵抗効果を持つ磁気素子を用いたメモリ装置であって、高速動作、大容量、不揮発性を特徴とする次世代メモリ装置として注目されている。磁気抵抗効果とは、強磁性体に磁場を印加すると強磁性体の磁化の向きに応じて電気抵抗が変化する現象である。こうした強磁性体の磁化の向きを情報の記録に用い、それに対応する電気抵抗の大小で情報を読み出すことによりメモリ装置（ＭＲＡＭ）として動作させることができる。近年、２つの強磁性層の間に絶縁層（トンネルバリア層）を挿入したサンドイッチ構造を含む強磁性トンネル接合において、トンネル磁気抵抗効果（ＴＭＲ効果）により２０％以上の磁気抵抗変化率（ＭＲ比）が得られるようになったことをきっかけとして、トンネル磁気効果を利用した強磁性トンネル接合磁気抵抗効果素子（ＴＭＲ素子）を用いたＭＲＡＭが期待と注目を集めている。
【０００３】
ＭＲＡＭにＴＭＲ素子を用いる場合、トンネルバリア層を挟む二つの強磁性層のうち、一方の強磁性層を磁化の向きが変化しないように固定した磁化固着層としてこの磁化固着層を基準層とし、もう一方の強磁性層を磁化の向きが反転しやすいようにした磁化自由層としてこの磁化自由層を記憶層とする。基準層と記憶層の磁化の向きが平行な状態と反平行な状態を２進情報の“０”と“１”に対応付けることで情報を記憶することができる。記録情報の書き込みは、ＴＭＲ素子近傍に設けられた書き込み配線に電流を流して発生する誘導磁場により記憶層の磁化の向きを反転させることにより行う。また、記録情報の読み出しは、ＴＭＲ効果による抵抗変化分を検出することにより行う。従って記憶層にはＴＭＲ効果による抵抗変化率（ＭＲ比）が大きく、磁化反転に必要な磁場すなわちスイッチング磁場が小さいほうが好ましい。一方、基準層の磁化は反転しにくくなるように磁化の向きを固定することが必要であり、そのためには、強磁性層に接するように反強磁性層を設けて交換結合力により磁化反転を起こりにくくするという方法が用いられ、このような構造はスピンバルブ型構造と呼ばれている。この構造において基準層の磁化の向きは磁場を印加しながら熱処理すること（磁化固着アニール）により決定される。
【０００４】
上述したように、ＭＲＡＭは書き込み配線に流した電流による誘導磁場により記憶層を磁化反転させる。ところがＴＭＲ素子が微細になるにつれて磁化反転に必要な磁場、即ちスイッチング磁場が大きくなり、これに伴い、書き込み配線に流す電流量が増大し、その結果、消費電力が大きくなってしまう。この問題を解決するために、書き込み配線を軟磁性材料などで被覆し、効率よく書き込み配線より発生した磁場をＴＭＲ素子に作用させる所謂ヨーク付き配線が提案されている（例えば、特許文献１乃至２参照）。
【特許文献１】米国特許第５，６５９，４９９号明細書
【特許文献２】米国特許第５，９５６，２６７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このようなヨーク付き配線を設けても、実際にはヨーク付き配線の軟磁性層端部に磁場が集中する。したがって、書き込み電流を低減させるためには、ヨーク付き配線の軟磁性層端部をＴＭＲ素子に近づければよい。
【０００６】
しかし、軟磁性層端部とＴＭＲ素子の、平面内のずれもさることながら、上記平面に垂直な方向である縦方向のずれをも精度良く考慮して、軟磁性層端部とＴＭＲ素子の相対位置を決定したＭＲＡＭを作成するのは困難であり、両者の距離のずれが、そのままＴＭＲ素子の書き込み特性の違いとなって現れ、書き込み特性のばらつきを生む原因となっている。
【０００７】
本発明は、上記事情を考慮してなされたものであって、書き込み特性のばらつきがなく書き込み電流を低電流化することのできる磁気メモリを提供することである。
【課題を解決するための手段】
【０００８】
本発明の第１の態様による磁気メモリは、磁化の向きが固着された磁化固着層、磁化の向きが可変の記憶層、および前記磁化固着層と前記記憶層との間に設けられたトンネルバリア層を有する磁気抵抗効果素子と、前記磁気抵抗効果素子に電気的に接続され、前記記憶層の磁化容易軸方向と直交する方向に延在した第１配線層と、を備え、前記磁化容易軸方向に直交する前記磁気抵抗効果素子の端面と、前記磁化容易軸方向に直交する前記第１配線層の端面が同一平面上にあることを特徴とする。
【０００９】
なお、前記第１配線層の、前記磁気抵抗効果素子に電気的に接続する面と反対側の面を少なくとも覆う第１ヨークを備えていてもよい。
【００１０】
なお、前記第１ヨークの磁化容易軸方向と前記磁気抵抗効果素子の磁化容易軸方向は直交することが好ましい。
【００１１】
また、本発明の第２の態様による磁気メモリは、磁化の向きが固着された磁化固着層、磁化の向きが可変の記憶層、および前記磁化固着層と前記記憶層との間に設けられたトンネルバリア層を有し、膜面形状が縦長の磁気抵抗効果素子と、前記磁気抵抗効果素子に電気的に接続された第１配線層と、を備え、前記磁気抵抗効果素子の短軸方向に沿った前記磁気抵抗効果素子の端面と、前記第１配線層の長手方向に沿った前記第１配線層の側面が同一平面上にあることを特徴とする。
【００１２】
なお、前記第１配線層の、前記磁気抵抗効果素子に電気的に接続する面と反対側の面を少なくとも覆う第１ヨークを更に備えていてもよい。
【００１３】
なお、前記第１配線層の膜厚は３０ｎｍ以下であることが好ましい。
【００１４】
なお、前記第１配線と前記第１ヨークとの間にバリアメタルが設けられていてもよい。
【００１５】
なお、前記磁気抵抗効果素子の、前記第１配線層と電気的に接続される面と反対側の面と電気的に接続され、前記第１配線層が延在する方向と交差する方向に延在した第２配線層をさらに備えていてもよい。
【００１６】
なお、前記第２配線層の、前記磁気抵抗効果素子に電気的に接続する面と反対側の面を少なくとも覆う第２ヨークをさらに備えていてもよい。
【００１７】
なお、前記第２配線と前記第２ヨークとの間にバリアメタルが設けられていてもよい。
【００１８】
また、本発明の第３の態様による磁気メモリの製造方法は、磁化の向きが固着される磁化固着層となる第１磁性層、磁化の向きが可変の記憶層となる第２磁性層、および前記第１磁性層と前記第２磁性層との間に設けられたトンネルバリア層となる非磁性層を有する磁気抵抗効果素子膜と、配線となる配線膜とを積層し、前記磁化容易軸方向に直交する前記磁気抵抗効果素子の端面と、前記磁化容易軸方向に直交する前記配線の端面が同一平面上となるように、前記磁気抵抗効果素子膜と、前記配線膜をパターニングすることを特徴とする。
【００１９】
また、本発明の第４の態様による磁気メモリの製造方法は、磁化の向きが固着される磁化固着層となる第１磁性層、磁化の向きが可変の記憶層となる第２磁性層、および前記第１磁性層と前記第２磁性層との間に設けられるトンネルバリア層となる非磁性層を有し膜面形状が縦長の磁気抵抗効果素子となる磁気抵抗効果膜と、配線となる配線膜とを積層し、
前記磁気抵抗効果素子の短軸方向に沿った前記磁気抵抗効果素子の端面と、前記配線の長軸方向に沿った前記配線の側面が同一平面上となるように、前記磁気抵抗効果膜と、前記配線膜をパターニングすることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、書き込み特性のばらつきがなく書き込み電流を低電流化することができる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施形態を以下、図面を参照して説明する。
【００２２】
（第１実施形態）
本発明の第１実施形態による磁気メモリを、図１乃至図１１を参照して説明する。本実施形態の磁気メモリは、マトリクス状に配列された複数のメモリセルを有している。そして、各メモリセルの構成の概要を図１（ａ）、（ｂ）に示す。図１（ａ）、（ｂ）は、それぞれ本実施形態に係るメモリセルの平面図、正面図である。また、本実施形態に係るメモリセルの斜視図を図２に示す。本実施形態に係るメモリセルは、ＴＭＲ素子６と、このＴＭＲ素子６に書き込みを行う書き込み配線４と、磁性層からなるヨーク２とを備えている。ヨーク２上に書き込み配線４が形成され、書き込み配線４上にＴＭＲ素子６が形成されている。なお、ＴＭＲ素子６の上部には読み出しに用いられる配線（図示せず）が設けられる。
【００２３】
ＴＭＲ素子６は、例えば、図３に示すように、下部電極層６ａと、磁化の向きが可変の記憶層となる磁化自由層６ｂと、トンネルバリア層６ｃと、磁化の向きが固着され基準層となる磁化固着層６ｄと、上部電極層６ｅとが積層された構成となっている。なお、交換結合力により磁化固着層６ｄの磁化を固着するために、上部電極６ｅと磁化固着層６ｄとの間に反強磁性層（図示せず）設けることが好ましい。また、本実施形態においては、磁化自由層６ｂはトンネルバリア層６ｃを介して磁化固着層６ｄの下側に形成されているが、トンネルバリア層６ｃを介して磁化固着層６ｄの上側に形成してもよい。なお、磁化固着層６ｄの磁化の向きと磁化自由層６ｂの磁化の向きは、平行かまたは反平行となるが、磁化の方向は、いずれも磁化容易軸方向となっている。磁化固着層６ｄおよび磁化自由層６ｂの磁化容易軸方向、すなわちＴＭＲ素子６の磁化容易軸方向を図２の矢印で示す。
【００２４】
これに対して、ヨーク２の磁化容易軸方向は、図２の矢印に示すように、長手方向であり、ＴＭＲ素子６の磁化容易軸方向と直交する。
【００２５】
本実施形態においては、図１（ａ）および図２に示すように、ＴＭＲ素子６の磁化容易軸に垂直な端面６Ａと、書き込み配線４およびヨーク２の長手方向に平行でかつ磁化容易軸に垂直な端面４Ａ、２Ａとが実質的に同一平面上にあるように構成されている。
【００２６】
本実施形態において、書き込み配線４から発生する誘導磁場は書き込み配線４の端面４Ａに集中するが、書き込み配線４の端面４Ａと、ＴＭＲ素子６の磁化容易軸に垂直な端面６Ａは実質的に同一平面上にある。このため、複数のメモリセルに関する、書き込み配線４とＴＭＲ素子６の平面方向への相対的な位置ずれは原理的に存在しない。また、書き込み配線４の端面４ＡとＴＭＲ素子６の記憶層６ｂ間の膜厚方向の距離のばらつきは、両者の間に存在する積層膜の膜厚のみで決定されるため、成膜方法を選択することにより小さくすることが可能である。近年のＴＭＲ素子作成用スパッタリング装置では、８インチ基板面内の膜厚分布を±１％以下に保証するものが通常である。したがって、複数のメモリセルへの書き込み特性がばらつくのを防止することができる。
【００２７】
図４は、書き込み電流を一定に保った場合のＴＭＲ素子６の中央部に発生する、書き込み配線４からの誘導磁界の配線膜厚依存性を示す特性グラフである。図４からわかるように、ヨークなし配線、ヨーク付き配線ともに配線層４の厚みが５０ｎｍ程度まで薄くしていくと誘導磁場は大きくなる。
【００２８】
ヨーク付き配線にした場合、配線膜厚が薄くなってくると、実際にＴＭＲ素子６の記憶層６ｂの磁化が反転する電流値がこのグラフからずれてくることが判った。この現象は現状では十分に解明されていないが、以下の２つの理由が考えられる。
【００２９】
（ａ）ヨーク付き配線の磁性層４とＴＭＲ素子６の記憶層が近接するため、ＴＭＲ素子６の端部のみに印加される誘導磁界の大きさが、スイッチング磁界の大きさを越えれば一気に全体が反転する。
【００３０】
（ｂ）ヨーク２、ＴＭＲ素子６、およびヨーク２から形成される磁気回路の磁気抵抗が小さくなり、ＴＭＲ素子を完全な非磁性層と仮定したときよりも大きな磁束が発生する。
【００３１】
本実施形態による磁気メモリにおいて、実験的には配線層膜厚を５０ｎｍ以下にすると上記効果が顕著であったが、十分効果を得るためには、３０ｎｍ以下にするのが望ましい。
【００３２】
本実施形態においては、ヨーク２の磁化容易軸とＴＭＲ素子６の磁化容易軸が直交しているため、配線に電流が流れていない状態において、両者の磁気的な相互作用はまったく存在しない。このため、ＴＭＲ素子６に対するヨーク２に起因する磁気的な外乱が発生することはない。
【００３３】
また、本実施形態による磁気メモリは微細化にとって好適である。なぜなら、通常のＭＲＡＭ構造においてはＴＭＲ素子６よりも大きな下部電極を用い、下部電極の大きさがＭＲＡＭのセルサイズをほぼ決定してしまう。本実施形態では下部電極６ａを下部配線が兼ねるためセルサイズを小さくすることが可能である。
【００３４】
ＴＭＲ素子６は、少なくとも一層の磁化固着層と、少なくとも一層の磁化自由層と、磁化固着層と磁化自由層（記憶層）とに挟まれたトンネルバリア層からなるトンネル接合型磁気抵抗素子であり、記憶層と磁化固着層の積層の順は問わない。
【００３５】
また、ここでヨーク２に用いられる磁性材料は、Ｆｅ、Ｆｅ−Ａｌ合金、Ｆｅ−Ｓｉ合金、センダストなどのＦｅ−Ｓｉ−Ａｌ合金、Ｆｅ２Ｏ３合金を主成分とするソフトフェライト、Ｆｅ、Ｃｏ、ＮｉとＢ、Ｓｉ、Ｐなどのアモルファス合金など、一般の高透磁率材料が適当であり、比透磁率が１０よりも大きいことが好ましく、ＴＭＲ素子に書き込むためには以下の式を満足していることが重要である。即ち、ヨーク２の透磁率×ヨーク２の膜厚＞磁化自由層６ｂの透磁率×磁化自由層６ｂの膜厚である。
【００３６】
以上説明したように、本実施形態によれば、書き込み特性のばらつきがなく書き込み電流を低電流化することができる。
【００３７】
次に、第１実施形態による磁気メモリの製造方法を、図５乃至図１０を参照して説明する。まず、図５に示すように、下層にＭＲＡＭの駆動回路などが形成され、絶縁膜で覆われた基板１００上に、Ｎｉ−Ｆｅからなる膜厚１０ｎｍのヨーク２、Ｃｕからなる膜厚２０ｎｍの書き込み配線層４を順次堆積し、続いて、スパッタリング法を用いてＴＭＲ素子６となる積層膜を堆積する。ここで、ヨーク２は書き込み配線層４の長辺となる方向に磁化容易軸をそろえるために外部磁場環境下で堆積することが望ましい。
【００３８】
一方、ＴＭＲ素子６の磁化自由層６ｂは磁化自由層６ｂの磁化容易軸がヨーク２とほぼ直交した方向、即ちＴＭＲ素子６の長軸方向になるような外部磁場環境下で堆積することが望ましい。従って、ヨーク２からＴＭＲ素子６の上部電極層６ｅまで一括して同一の装置で堆積する場合、外部磁場の方向を少なくとも９０度回転することができる装置を選択することが望ましい。なお、本実施形態において、磁化固着アニールは積層膜の応力を緩和させるため、プロセス開始前に行ったが、もちろんプロセス後、あるいはプロセスの前後にそれぞれ行っても良い。
【００３９】
また、本実施形態に係るＴＭＲ素子６においては、下部電極層６ａとしてＴａ、磁化自由層６ｂとしてＣｏ−Ｆｅ−Ｎｉ、トンネルバリア層６ｃとしてＡｌをプラズマ酸化させたＡｌ２Ｏ３、磁化固定層６ｄとしてＣｏ−Ｆｅ、磁化固着層６ｄの磁化を固着するための反強磁性層（図示せず）としてＩｒ−Ｍｎ、上部電極層６ｅとしてＴａを順次積層した（図５参照）。
【００４０】
次に、図６に示すように、積層した上部電極層６ｅからヨーク２までを配線層４が所定の形状になるようにリソグラフィー技術を用いてエッチング加工する。本実施形態においては、エッチング加工にはアルゴンガスを主として導入したＲＩＥ(Reactive Ion Etching)装置を用いたが、勿論イオンミリング装置を用いてもよい。図中の符号７で示す端面は、配線層（配線）４の長辺であり、ＴＭＲ素子６の短辺となる。ＴＭＲ素子６は極めて薄いトンネルバリア層６ｃによって上下の強磁性層６ｂ、６ｄが分離された素子であり、エッチング加工の際に上層と下層が電気的に短絡しないことがプロセス歩留まりの向上にとって重要となる。我々は様々なエッチング加工プロセスを試みているうちに、短絡の主な要因が、被エッチング物のトンネルバリア層６ｃ近傍への再付着によるものだということがわかった。本実施形態では、下層のヨーク２をエッチング除去した後、更に下層の絶縁層（図示せず）を続けてエッチングする間に、ＴＭＲ素子６の短辺側壁に再付着した金属を除去することでプロセス歩留まりを向上した。
【００４１】
更に、図７に示すように、ＴＭＲ素子６の長辺端を規定するためにエッチングを施し、加工する。なお、図７は、図５および図６に示す断面とは直交する方向の断面である。エッチングマスクはフォトリソグラフィーを用いて、ＴＭＲ素子６の長辺のみを規定すればよいため、ＴＭＲ素子６の長辺位置はＴＭＲ素子６に合わせ、短辺位置はＴＭＲ素子６よりも大きな位置になるマスクを用いることが肝心となる。本実施形態の場合、複数個のＴＭＲ素子６の長辺を繋いで配線層４と直行する形状となるマスクを用いた。エッチングする層は、上部電極層６ｅから磁化自由層６ｂまででよいが、配線層４の抵抗率が電気回路上、問題にならない程度まで、配線層４まで切り込んでもよい。本実施形態の場合、磁化自由層６ｂの下層を切り込めば切り込むほど、ＴＭＲ素子６の短絡不良割合が増加することがわかっており、磁化自由層６ｂをちょうどエッチングし終わったところで、エッチングを止めることが歩留まり向上に重要であった。
【００４２】
これで、書き込み配線層４を持ったＴＭＲ素子６が完成したことになる。この後、図８に示すように、スパッタリングを用い、Ａｌ２Ｏ３からなる絶縁膜１０を３０ｎｍ堆積した後、更にＰＥＣＶＤ(Plasma-Enhanced Chemical Vapor deposition)法を用いてＴＥＯＳ(Tetra-Etoxy-Ortho-Silicate)をプラズマ分解しＳｉＯ２からなる絶縁膜１２を１００ｎｍ堆積した。
【００４３】
この後、ＴＭＲ素子６と電気的接続を取るために、平坦化レジストなど、平坦化するための材料を塗布した後に、ＲＩＥ、或いはＣＭＰ(Chemical Mechanical Polishing)などによる全面エッチバックの手法を用いて上部電極層６ｅを露出させる（図９参照）。もちろんＳｉＯ２からなる絶縁膜１２とＡｌ２Ｏ３からなる絶縁膜１０に開口部を形成して、上部電極層６ｅを露出させてもよい。
【００４４】
さらに下部のＭＲＡＭ駆動回路と電気的接続をとる開口部（図示せず）を形成した後、膜厚３０ｎｍのＴｉ層、膜厚３００ｎｍのＡｌ層、膜厚３０ｎｍのＴｉ層からなる三層構造の配線層１４をスパッタリング手法にて堆積し、リソグラフィー技術を用いて所定の配線形状にパターニングすることにより完成させる（図１０参照）。配線層（配線）１４はどのような方向にパターンニングしても良いが、読み出し時の誤書き込みの危険性をより低減させるためにＴＭＲ素子６を加工するマスクパターンと平行にパターニングするのが望ましい。その後、一般的には、信頼性を向上させるために、上記配線１４のパターニング後、ＳｉＮ等からなる絶縁層１８を必要な部分に堆積させる。
【００４５】
図１１は、本発明の第１実施形態による磁気メモリの電気回路の一具体例を示す回路図である。この実施形態の磁気メモリは、複数のメモリセルと、センスアンプ５０と、デコーダ５２，５４とを備えている。各メモリセルは一つのＴＭＲ素子６と、ＴＭＲ素子に対応した書き込み配線４、この書き込み配線４に対応した２つの書き込み選択用トランジスタＴｒ１、Ｔｒ２が設けられている。書き込み時および読み出し時のメモリセルの選択は、デコーダ５２とデコーダ５４によって選択される。書き込み時は、選択されたメモリセルの２つのトランジスタＴｒ１、Ｔｒ２をデコーダ５４によってオンし、デコーダ５２およびセンスアンプ５０によって配線１４をフローティングにすることで書き込みを行う。読み出し時は、デコーダ５４によって、選択されたメモリセルのトランジスタＴｒ１をオフ、トランジスタＴｒ２をオンし、配線１４、ＴＭＲ素子６、トランジスタＴｒ２に流れる電流をセンスアンプ５０によって検出することにより、ＴＭＲ素子の抵抗を読み出す。書き込み時に配線４はそれに対応したＴＭＲ素子６にのみ作用するため、他のＴＭＲ素子６に誤書き込みすることが原理的になく、また実際に誤書き込みはまったくなかった。
【００４６】
配線４とＴＭＲ素子６の構造さえ本発明を逸脱しなければ、メモリ回路設計は、本実施形態に関わらず自由に変更してもいっさい構わない。例えばトランジスタの個数を増加させてより確実性の高い読み出し回路に変更しても構わない。
【００４７】
（第２実施形態）
次に、本発明の第２実施形態による磁気メモリのメモリセルの概略の構成を図１２に示す。この実施形態による磁気メモリのメモリセルは、第１実施形態による磁気メモリにおいて、メモリセルを構成するＴＭＲ素子６に接続する配線４と、ヨーク２との間に、例えば膜厚１０ｎｍのＴａからなるバリアメタル３を挿入した構成となっている。このバリアメタル３を挿入することにより、配線４の組成元素、例えばＣｕ、またはＡｌと、ヨーク２を構成する材料、例えばパーマロイ（Ｎｉ−Ｆｅ）との相互拡散を防止することができる。なお、バリアメタルとしては、Ｔａの他にＴａＮ、ＴｉＮ、Ｗ、ＷＮのいずれかを用いてもよい。また、ヨーク２と下地基板１００との間にバリアメタルを設けてもよい。
【００４８】
この実施形態の磁気メモリも、第１実施形態と同様に、書き込み特性のばらつきがなく書き込み電流を低電流化することができる。
【００４９】
（第３実施形態）
次に、本発明の第３実施形態による磁気メモリのメモリセルの概略の構成を図１３に示す。
【００５０】
上記第１および第２実施形態では書き込みは二つのトランジスタをＯＮにし、配線４のみに電流を流すことにより、行った。このとき、ＴＭＲ素子６の磁化自由層６ｂの磁化反転に必要な磁場はＴＭＲ素子６の磁化容易軸方向の保磁力となる。
【００５１】
本発明の第３実施形態では配線１４をＴＭＲ素子６の上部に配線４と直行するように形成した構成となっている（図１３参照）。本実施形態においては、配線４と配線１４に同時に電流を流し、ＴＭＲ素子６のアステロイド特性を利用して書き込み、更に書き込み電流を下げることができる。
【００５２】
次に、本実施形態による磁気メモリの製造方法を、図１４を参照して説明する。図５乃至図９に示すＴＭＲ素子６の上部電極層６ｅが露出する工程までは、第１実施形態の磁気メモリと同様に製作する。
【００５３】
その後、下部のＭＲＡＭ駆動回路と電気的接続をとる開口部を形成した後、膜厚が３０ｎｍのＴｉ層、膜厚が３００ｎｍのＡｌ層、膜厚が３０ｎｍのＴｉ層からなる三層構造の配線層１４をスパッタリング手法にて堆積し、配線層（配線）４と直行するように配線層１４をリソグラフィー技術を用いてパターニングすることにより完成させる（図１４参照）。一般的には、信頼性を向上させるために、上記配線１４のパターニング後、ＳｉＮ等の絶縁層（図示せず）を必要な部分に堆積させる。
【００５４】
図１５は本発明の第３実施形態による磁気メモリの電気回路の一具体例を示す回路図である。この実施形態による磁気メモリは、複数のメモリセルと、センスアンプ５０と、デコーダ５２、５４とを備えている。各メモリセルは、一つのＴＭＲ素子６と、ＴＭＲ素子６に対応した選択トランジスタＴｒが設けられており、各メモリセルは配線４、配線１４に接続されている。
【００５５】
書き込み時は、配線４、配線１４に同時に電流を流して行う。読み出し時は選択トランジスタＴｒをオンにし、配線１４、ＴＭＲ素子６、選択トランジスタＴｒに電流を流しＴＭＲ素子６の抵抗を読み出すことにより行う。本実施形態は、第１実施形態と比較してＴＭＲ素子６の磁化自由層の反転磁場が７割になり、書き込みに要する電流は配線４と配線１４に流した電流を足し合わせても書き込み電流は３割低減することができた。
【００５６】
配線４とＴＭＲ素子６の構造と、配線４と配線１４の両方使って書き込みを行うことさえ実施すれば、メモリ回路設計は、本実施形態に関わらず自由に変更してもいっさい構わない。例えばトランジスタの個数を増加させてより確実性の高い読み出し回路に変更したり、第１実施形態のように書き込み配線に二つの選択トランジスタをつけ、誤書き込みを防止しても構わない。
【００５７】
以上説明したように、本実施形態によれば、書き込み特性のばらつきがなく書き込み電流を低電流化することができる。
【００５８】
（第４実施形態）
次に、本発明の第４実施形態による磁気メモリを、図１６乃至図１８を参照して説明する。図１６は、本実施形態による磁気メモリのメモリセルの概略の構成を示す斜視図である。上記第３実施形態では配線１４は金属層のみであったが、本実施形態においては、図１６に示すように、配線層１４に磁性層からなるヨーク１６が積層された構成となっている。本実施形態ではＮｉ−Ｆｅからなるヨーク２とＣｕからなる配線４との間、或いはヨーク２と下地基板１００との間にバリア層を挿入しなかったが、もちろんＴａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどのバリアメタルを挿入してもよい。
【００５９】
次に、本実施形態による磁気メモリの製造方法の製造工程を、図１７乃至図１８を参照して説明する。この製造方法は、図５乃至図９に示すＴＭＲ素子６の上部電極層６ｅが露出する工程までは、第１実施形態の磁気メモリと同様に製作する。
【００６０】
続いて、下部のＭＲＡＭ駆動回路と電気的接続をとる開口部を形成した後、膜厚が３０ｎｍのＴｉ層、膜厚が３００ｎｍのＡｌ層、膜厚が３０ｎｍのＴｉ層からなる三層構造の配線層１４をスパッタリング手法にて堆積し、その上に、膜厚５０ｎｍのＮｉＦｅからなるヨーク１６をスパッタリング手法にて堆積する（図１７参照）。その後、配線層１４の長軸方向が、配線４の長軸方向と直交するように、配線層１４と磁性層１６とをリソグラフィー技術を用いてパターニングすることにより、配線１４とその上に形成されたヨーク１６を完成させる。もちろんヨーク１６の上もしくは下または上下にＴａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどのバリアメタルを挿入してもよい。
【００６１】
一般的には、信頼性を向上させるために、上記配線のパターニング後、ＳｉＮ等の絶縁層を必要な部分に堆積させる。
【００６２】
書き込み、読み出しの方法は第３実施形態と同じである。配線１４を覆うようにヨーク１６が設けられているため、配線１４から発生する磁場の大きさが、第３実施形態と比べ大きくなっている。また、アステロイド特性の形状が、第３実施形態に比べて、より対称な形になり、誤書き込みを５割低減することができた。その結果、本実施形態では第３実施形態よりも書き込み電流を２割低減させることができた。
【００６３】
以上説明したように、本実施形態によれば、書き込み特性のばらつきがなく書き込み電流を低電流化することができる。
【００６４】
（第５実施形態）
次に、本発明の第５実施形態による磁気メモリを、図１９乃至図２１を参照して説明する。図１９乃至図２１は、本実施形態による磁気メモリの製造工程を示す断面図である。第４実施形態の磁気メモリは、配線１４の上部のみがヨーク１６で覆われていたが、本実施形態の磁気メモリは、配線１４の上部のみならず、側部にも磁性層（ヨーク）２０を設けた構成となっている。
【００６５】
まず、この実施形態の磁気メモリは、図５乃至図９に示すＴＭＲ素子６の上部電極層６ｅが露出する工程までは、第１実施形態の磁気メモリと同様に製作する。続いて、下部のＭＲＡＭ駆動回路と電気的接続をとる開口部を形成した後、膜厚が３０ｎｍのＴｉ層、膜厚が３００ｎｍのＡｌ層、膜厚が３０ｎｍのＴｉ層からなる三層構造の配線層１４をスパッタリング手法にて堆積し、その上に、膜厚５０ｎｍのＮｉＦｅからなるヨーク１６をスパッタリング手法にて堆積する。その後、配線層１４の長軸方向が、配線４の長軸方向と直交するように、配線層１４と磁性層１６とをリソグラフィー技術を用いてパターニングすることにより、配線１４とその上に形成されたヨーク１６を完成させる（図１９参照）。
【００６６】
この後、さらに膜厚が６０ｎｍのＮｉＦｅからなる磁性層２０を、スパッタリング手法を用いて全面に堆積させた（図２０参照）。もちろん、磁性層２０の上下にＴａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどのバリアメタルを挿入してもよい。続いて、絶縁膜１２が露出するまで磁性層２０を全面エッチバックして配線層１４の側面部にのみ磁性層（ヨーク）２０を残す（図２１参照）。本実施形態において、エッチバック工程にはアルゴンガスを主として導入したＲＩＥ装置を用いたが、もちろんイオンミリング装置を用いてもよい。
【００６７】
一般的には、信頼性を向上させるために、上記エッチバック後、ＳｉＮ等の絶縁層を必要な部分に堆積させる。
【００６８】
書き込み、読み出しの方法は、第３実施形態と同じである。本実施形態においては、配線１４の上面をヨーク１６、側面をヨーク２０で囲われた構造をしており、より効果的に磁場をＴＭＲ素子６に作用させることができる。また、アステロイド特性がほぼ完全な対称型となり、誤書き込みを低減することができた。その結果、本実施形態では第４実施形態よりも書き込み電流を２割低減させることができた。
【００６９】
以上説明したように、本実施形態によれば、書き込み特性のばらつきがなく書き込み電流を低電流化することができる。
【００７０】
（第６実施形態）
本発明の第６実施形態による磁気メモリを、図２２乃至図２６を参照して説明する。図２２乃至図２６は、本実施形態による磁気メモリのメモリセルの製造工程を示す断面図である。第５実施形態の磁気メモリは、配線１４の上部にヨーク１６が、配線１４の側部にヨーク２０が形成されていたが、本実施形態においては、配線１４の側部に形成されたヨーク２０はＴＭＲ素子６の磁化自由層の位置まで延びるように形成された構成となっている。
【００７１】
まず、この実施形態の磁気メモリは、図５乃至図９に示すＴＭＲ素子６の上部電極層６ｅが露出する工程までは、第１実施形態の磁気メモリと同様に製作する。続いて、下部のＭＲＡＭ駆動回路と電気的接続をとる開口部を形成した後、膜厚が３０ｎｍのＴｉ層、膜厚が３００ｎｍのＡｌ層、膜厚が３０ｎｍのＴｉ層からなる三層構造の配線層１４をスパッタリング手法にて堆積し、その上に、膜厚５０ｎｍのＮｉＦｅからなるヨーク１６をスパッタリング手法にて堆積する（図２２参照）。その後、配線層１４の長軸方向が、配線４の長軸方向と直交するように、配線層１４と磁性層１６とをリソグラフィー技術を用いてパターニングすることにより、配線１４とその上に形成されたヨーク１６を完成させる（図２３参照）。もちろんヨーク１６の上、もしくは下、または上下にＴａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどのバリアメタルを挿入してもよい。
【００７２】
次に、ＳｉＯ２からなる絶縁膜１２を、ＣＦ４を主とするエッチングガスを用いたＲＩＥ装置によって選択的にエッチングし、Ａｌ２Ｏ３からなる絶縁膜１０を露出させる（図２４参照）。本実施形態ではＡｌ２Ｏ３からなる絶縁膜１０の膜厚を３０ｎｍとしたが、これは配線４からＴＭＲ素子６の磁化自由層６ｂまでの厚みと同じ膜厚である。したがって、Ａｌ２Ｏ３からなる絶縁膜１０の膜厚はＴＭＲ素子６の構成に合わせて変化させるべきものである。
【００７３】
この後、さらに膜厚６０ｎｍのＮｉＦｅからなる磁性層２０をスパッタリングの手法を用いて全面に堆積させた（図２５参照）。もちろん、磁性層２０の上、もしくは下、または上下にＴａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどのバリアメタル挿入してもよい。次に、Ａｌ２Ｏ３からなる絶縁膜１０が露出するまで磁性層２０をエッチバックし、絶縁膜１２、配線１４、およびヨーク１６の側面にのみ磁性層（ヨーク）２０を残置する。エッチングにはアルゴンガスを主としたＲＩＥ装置を用いたが、もちろんイオンミリング装置を用いても良い。通常アルゴンガスを主としたＲＩＥではヨーク２０を構成するＮｉＦｅと、絶縁膜１０を構成するＡｌ２Ｏ３の選択比は２０程度とれるので、Ａｌ２Ｏ３からなる絶縁膜１０を切り込んで配線４を露出させてしまうことはない。アルゴンガスを用いたエッチングを行うと配線１４の側壁の磁性層２０に被エッチング物が再付着し、配線１４から発生する誘導磁界の効率を下げてしまうことがわかっている。本実施形態では、磁性層１６の上面の磁性層２０をエッチングし終わりＡｌ２Ｏ３からなる絶縁膜１０をエッチングしている間、配線１４の側壁の磁性層２０に再付着物を除去することが可能である。
【００７４】
一般的には、信頼性を向上させるために、上記エッチング後、ＳｉＮ等の絶縁層を必要な部分に堆積させる。
【００７５】
書き込み、読み出しの方法は、第３実施形態と同様にして行う。磁性層２０がＴＭＲ素子６の磁化自由層の側面まで下にのびており、より効果的に磁場をＴＭＲ素子６に作用させることができる。その結果、本実施形態では第５実施形態よりも書き込み電流を２割低減させることができた。
【００７６】
以上説明したように、本実施形態によれば、書き込み特性のばらつきがなく書き込み電流を低電流化することができる。
【００７７】
（第７実施形態）
次に、本発明の第７実施形態による磁気メモリを、図２７乃至図３３を参照して説明する。図２７は、本実施形態による磁気メモリのメモリセルの概略の構成を示す斜視図、図２８乃至図３３は、本実施形態による磁気メモリの製造工程を示す断面図である。本実施形態の磁気メモリは、第１実施形態の磁気メモリにおいて、ＴＭＲ素子６と、配線層４との配置が上下逆となるように構成されている。
【００７８】
次に、本実施形態による磁気メモリの製造方法を説明する。
【００７９】
まず、図２８に示すように、下層にメモリ部分の駆動回路などが作りこまれた基板１００上に、ＴＭＲ素子６となる積層膜を堆積した。本実施形態においてＴＭＲ素子６の積層は、下部電極層としてＴａ、磁化自由層としてＣｏ−Ｆｅ−Ｎｉ、トンネルバリア層としてＡｌをプラズマ酸化させたＡｌ２Ｏ３、磁化固定層としてＣｏ−Ｆｅ、反強磁性層としてＩｒ−Ｍｎ、上部電極層としてＴａを順次積層した。
【００８０】
次に、ＴＭＲ素子６の長辺端を規定するためにエッチングを施し、加工する（図２９参照）。エッチングマスクはフォトリソグラフィーを用いて、ＴＭＲ素子６の長辺のみを規定すればよいため、複数個のＴＭＲの長辺を繋いで後述する配線４と直交する形状となるマスクを用いた。
【００８１】
次に、ＰＥＣＶＤ法を用いてＴＥＯＳをプラズマ分解し、膜厚３００ｎｍのＳｉＯ２からなる絶縁膜２２を堆積し（図３０参照）、平坦化レジストを塗布した後、ＲＩＥおよびＣＭＰを用いて、絶縁膜２２をエッチバックし、ＴＭＲ素子６の上部電極層を露出させた（図３１参照）。
【００８２】
その後、下部のメモリ駆動回路と電気的接続をとる開口部（図示せず）を、絶縁膜２２中に形成した後、上記開口部を埋め込むように、絶縁膜２２上に、膜厚２０ｎｍのＣｕからなる配線層４、膜厚１０ｎｍのＮｉ−Ｆｅからなる磁性層２を順次堆積した（図３２参照）。本実施形態ではＮｉ−Ｆｅからなる磁性層２の上、もしくは下、または上下にバリアメタルを挿入しなかったが、もちろんＴａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどのバリアメタルを挿入してもよい。
【００８３】
積層した磁性層２からＴＭＲ素子６の下部電極層までを、配線層４が所定の形状になるようにエッチング加工した（図３３参照）。この時のエッチングマスクはフォトリソグラフィーを用いて、ＴＭＲ素子６の短辺と配線層４のみを規定すればよいため、複数個のＴＭＲ素子の短辺を繋いだ形状となるマスクを用いた。このエッチングによって配線層４の長手方向の長さ等が決定される。なお、図２８乃至図３２は、ＴＭＲ素子６の短辺方向に沿った平面で切断した断面であり、図３３は、ＴＭＲ素子６の長辺方向に沿った平面で切断した断面である。すなわち、図３３は、図２８乃至図３２に示す断面とは直交する断面である。
【００８４】
本実施形態においては、エッチング加工にはアルゴンガスを主として導入したＲＩＥ装置を用いたが、もちろんイオンミリング装置を用いてもよい。ＴＭＲ素子６は、極めて薄いトンネルバリアによって上層・下層に分離された素子であり、エッチング加工の際に上層と下層が電気的に短絡しないことがプロセス歩留まりの向上にとって重要となる。我々は様々なエッチング加工プロセスを試みているうちに、短絡の主な要因が、被エッチング物のトンネルバリア層近傍への再付着によるものだということがわかった。本実施形態では、下層の下部電極層をエッチング除去したのち、更に下層の絶縁層（図示せず）を続けてエッチングする間に、ＴＭＲ素子６の短辺側壁に再付着した金属を除去することでプロセス歩留まりを向上した。
【００８５】
これで、書き込み配線４を持ったＴＭＲ素子６が完成したことになる。第６実施形態は第１実施形態と電気回路上同等のものを作成しているが、第６実施形態の方が、ＴＭＲ素子６の下部電極と接続する配線を形成しないですむ分、工程が短縮されており、量産する場合においてより安価に製造することが可能になる。
【００８６】
一般的には、信頼性を向上させるために、上記配線加工後、ＳｉＮ等の絶縁層を必要な部分に堆積させる。書き込み、読み出しの方法は第１実施形態と同様にして行う。
【００８７】
以上説明したように、本実施形態によれば、書き込み特性のばらつきがなく書き込み電流を低電流化することができる。
【００８８】
（第８実施形態）
次に、本発明の第８実施形態による磁気メモリを、図３４乃至図３９を参照して説明する。図３４乃至図３９は、本実施形態による磁気メモリの製造工程を示す断面図である。本実施形態の磁気メモリは、第７実施形態の磁気メモリにおいて、ＴＭＲ素子６の下部に更に書き込み配線１４を設けた構成となっている。
【００８９】
まず、下層にメモリ部分の駆動回路などが作りこまれた基板１００上に配線１４を後述する配線４と直交するように形成した（図３４参照）。本実施形態では、配線１４はＣｕを用いてダマシン法を用いて形成した。ダマシン法の工程は周知であるので省略する。もちろん、配線１４をＡｌで形成し、ＳｉＯｘなどの絶縁膜で埋め込んだ後、平坦化により配線１４を露出させる方法を用いてもよい。また、本実施形態においては、基板１００と配線１４との間には、バリアメタル１３が設けられている（図３４参照）。続いて、ＴＭＲ素子６となる積層膜を堆積した（図３４参照）。本実施形態においては、ＴＭＲ素子６の積層は下層側を磁化自由層とし、下部電極層としてＴａ、磁化自由層としてＣｏ−Ｆｅ−Ｎｉ、トンネルバリア層としてＡｌをプラズマ酸化させたＡｌ２Ｏ３、磁化固定層としてＣｏ−Ｆｅ、反強磁性層としてＩｒ−Ｍｎ、上部電極層としてＴａを積層した。
【００９０】
次に、ＴＭＲ素子６の長辺端を規定するためにエッチングを施し、加工する（図３５参照）。エッチングマスクはフォトリソグラフィーを用いて、ＴＭＲ素子６の長辺のみを規定すればよいため、複数個のＴＭＲの長辺を繋いで後述する配線４と直交する形状となるマスクを用いた。
【００９１】
次に、ＰＥＣＶＤ法を用いてＴＥＯＳをプラズマ分解し、膜厚３００ｎｍのＳｉＯ２からなる絶縁膜２４を堆積した（図３６参照）。続いて、平坦化レジストなど、平坦化するための材料を塗布した後、ＲＩＥ、或いはＣＭＰなどによる全面エッチバックの手法を用いてＴＭＲ素子６の上部電極層を露出させた（図３７参照）。
【００９２】
次に、下部のＭＲＡＭ駆動回路と電気的接続をとる開口部（図示せず）を形成した後、上記開口部を埋め込むように、全面に、膜厚が２０ｎｍのＣｕからなる配線層４、膜厚１０ｎｍのＮｉ−Ｆｅからなる磁性層２を順次堆積した（図３８参照）。本実施形態ではＮｉ−Ｆｅからなる磁性層２の上、もしくは下、または上下にバリアメタルを挿入しなかったが、もちろん、Ｔａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどのバリアメタルを挿入してもよい。
【００９３】
次に、磁性層２からＴＭＲ素子６の下部電極までを、配線４の所定の形状になるようにエッチング加工した（図３９参照）。この時のエッチングマスクはフォトリソグラフィーを用いて、ＴＭＲ素子６の短辺と配線層４のみを規定すればよいため、複数個のＴＭＲの短辺を繋いだ形状となるマスクを用いた。このエッチングによって配線層４の長手方向の長さ等が決定される。なお、図３４乃至図３８は、ＴＭＲ素子６の短辺方向に沿った平面で切断した断面であり、図３９は、ＴＭＲ素子６の長辺方向に沿った平面で切断した断面である。すなわち、図３９は、図３４乃至図３８に示す断面とは直交する断面である。本実施形態においてエッチング加工にはアルゴンガスを主として導入したＲＩＥ装置を用いたが、もちろんイオンミリング装置を用いてもよい。
【００９４】
これで、書き込み配線４を持ったＴＭＲ素子６が完成したことになる。一般的には、信頼性を向上させるために、上記配線加工後、ＳｉＮ等の絶縁層（図示せず）を必要な部分に堆積させる。書き込み、読み出しの方法は、第３実施形態と同様にして行う。
【００９５】
以上説明したように、本実施形態によれば、書き込み特性のばらつきがなく書き込み電流を低電流化することができる。
【００９６】
（第９実施形態）
次に、本発明の第９実施形態による磁気メモリを、図４０乃至図４９を参照して説明する。図４０乃至図４９は、本実施形態による磁気メモリの製造工程を示す断面図である。この実施形態による磁気メモリは、第８実施形態の磁気メモリにおいて、配線層１４の下部に磁性層１６を設けた構成となっている。
【００９７】
まず、下層にメモリ部分の駆動回路などが作りこまれた基板１００上に、膜厚５０ｎｍのＮｉＦｅからなる磁性層１６と、膜厚３０ｎｍのＴｉ層、膜厚３０ｎｍのＡｌ層、膜厚３０ｎｍのＴｉ層からなる三層構造の配線１４を順次堆積した（図４０参照）。続いて、後述する配線４と直交するように、磁性層１６および配線１４を、ＲＩＥ装置を用いてパターニングした（図４１参照）。
【００９８】
その後、ＰＥＣＶＤ法を用いてＴＥＯＳをプラズマ分解し、膜厚３００ｎｍのＳｉＯ２からなる絶縁膜２６を堆積した（図４２参照）。更に、平坦化レジストなど、平坦化するための材料を塗布した後、ＲＩＥとＣＭＰを組み合わせて全面エッチバックし、配線１４の表面を露出させた（図４３参照）。
【００９９】
続いて、全面にＴＭＲ素子となる積層膜６を堆積した（図４４参照）。本実施形態においては、ＴＭＲ素子６の積層は下層側を磁化自由層とし、下部電極層としてＴａ、磁化自由層としてＣｏ−Ｆｅ−Ｎｉ、トンネルバリア層としてＡｌをプラズマ酸化させたＡｌ２Ｏ３、磁化固定層としてＣｏ−Ｆｅ、反強磁性層としてＩｒ−Ｍｎ、上部電極層としてＴａを積層した。
【０１００】
次に、ＴＭＲ素子６の長辺端を規定するために積層膜６にエッチングを施し、パターニングする（図４５参照）。エッチングマスクはフォトリソグラフィーを用いて、ＴＭＲ素子６の長辺のみを規定すればよいため、複数個のＴＭＲの長辺を繋いで、後述する配線４と直交する形状となるマスクを用いた。
【０１０１】
次に、ＰＥＣＶＤ法を用いてＴＥＯＳをプラズマ分解し、膜厚３００ｎｍのＳｉＯ２からなる絶縁膜２８を堆積した（図４６参照）。続いて平坦化レジストなど、平坦化するための材料を塗布した後、ＲＩＥ、或いはＣＭＰなどを用いて絶縁膜２８をエッチバックし、ＴＭＲ素子６の上部電極層を露出させた（図４７参照）。
【０１０２】
下部のメモリ駆動回路と電気的接続をとるための開口部（図示せず）を形成した後、上記開口部を埋め込むように、膜厚２０ｎｍのＣｕからなる配線層４、膜厚１０ｎｍのＮｉ−Ｆｅからなる磁性層２を順次堆積した（図４８参照）。本実施形態では、Ｎｉ−Ｆｅからなる磁性層２の上、もしくは下、または上下にバリアメタルを挿入しなかったが、もちろんＴａ、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどのバリアメタルを挿入してもよい。
【０１０３】
次に、磁性層２からの積層膜６までを配線４の所定の形状になるようにエッチング加工した（図４９参照）。エッチングマスクはフォトリソグラフィーを用いて、ＴＭＲ素子の短辺と配線層４のみを規定すればよいため、複数個のＴＭＲの短辺を繋いだ配線形状となるマスクを用いた。このエッチングによって配線層４の長手方向の長さ等が決定される。なお、図４０乃至図４８は、ＴＭＲ素子６の短辺方向に沿った平面で切断した断面であり、図４９は、ＴＭＲ素子６の長辺方向に沿った平面で切断した断面である。すなわち、図４９は、図４０乃至図４８に示す断面とは直交する断面である。
【０１０４】
一般的には、信頼性を向上させるために、前記配線加工後、ＳｉＮ等の絶縁層を必要な部分に堆積させる。書き込み、読み出しの方法は第３実施形態と同様に行う。
【０１０５】
以上説明したように、本実施形態によれば、書き込み特性のばらつきがなく書き込み電流を低電流化することができる。
【０１０６】
（第１０実施形態）
次に、本発明の第１０実施形態による磁気メモリを、図５０を参照して説明する。図５０は、本実施形態による磁気メモリのメモリセルの概略の構成を示す断面図である。本実施形態の磁気メモリは、第９実施形態の磁気メモリにおいて、磁性層１６が配線層１４の下面だけではなく側面に形成された構造となっている。
【０１０７】
この実施形態の磁気メモリの製造方法を説明する。まず、下層にメモリ部分の駆動回路などが作りこまれた基板１００内の溝の表面にスパッタリング法を用いて、膜厚３０ｎｍのＴａＮ膜１６ａ、膜厚６０ｎｍのＮｉＦｅ膜１６ｂ、膜厚３０ｎｍのＴｉＮ膜１６ｃからなる三層構造の磁性層１６を形成し、その後、上記溝を埋め込むように、ダマシン法を用いて、Ｃｕからなる配線層１４を形成する（図５０参照）。ダマシン法の工程は周知のため説明を省略する。
【０１０８】
この配線１４上に、ＴＭＲ素子となる積層膜６を堆積した。以降の工程は、第９実施形態と同様にして行い、ＴＭＲ素子の側部に絶縁膜２８が設けられ、ＴＭＲ素子６の上部電極と電気的に接続するように配線層４が形成され、この配線層４上にヨークとなる磁性層２が形成される（図５０参照）。書き込み、読み出しの方法は、第３実施形態と同様にして行う。
【０１０９】
以上説明したように、本実施形態によれば、書き込み特性のばらつきがなく書き込み電流を低電流化することができる。
【図面の簡単な説明】
【０１１０】
【図１】本発明の第１実施形態による磁気メモリのメモリセルの概略の構成を示す図。
【図２】第１実施形態による磁気メモリのメモリセルの概略の構成を示す斜視図。
【図３】本発明に用いられるＴＭＲ素子の概略の構成を示す断面図。
【図４】配線膜厚と配線からの誘導磁界との関係を示す図。
【図５】第１実施形態による磁気メモリの製造工程を示す断面図。
【図６】第１実施形態による磁気メモリの製造工程を示す断面図。
【図７】第１実施形態による磁気メモリの製造工程を示す断面図。
【図８】第１実施形態による磁気メモリの製造工程を示す断面図。
【図９】第１実施形態による磁気メモリの製造工程を示す断面図。
【図１０】第１実施形態による磁気メモリの製造工程を示す断面図。
【図１１】第１実施形態による磁気メモリの構成を示す電気回路図。
【図１２】第２実施形態による磁気メモリのメモリセルの概略の構成を示す斜視図。
【図１３】第３実施形態による磁気メモリのメモリセルの概略の構成を示す斜視図。
【図１４】第３実施形態による磁気メモリのメモリセルの概略の構成を示す断面図。
【図１５】第３実施形態による磁気メモリの構成を示す電気回路図。
【図１６】第４実施形態による磁気メモリのメモリセルの概略の構成を示す斜視図。
【図１７】第４実施形態による磁気メモリの製造工程を示す断面図。
【図１８】第４実施形態による磁気メモリの製造工程を示す断面図。
【図１９】第５実施形態による磁気メモリの製造工程を示す断面図。
【図２０】第５実施形態による磁気メモリの製造工程を示す断面図。
【図２１】第５実施形態による磁気メモリの製造工程を示す断面図。
【図２２】第６実施形態による磁気メモリの製造工程を示す断面図。
【図２３】第６実施形態による磁気メモリの製造工程を示す断面図。
【図２４】第６実施形態による磁気メモリの製造工程を示す断面図。
【図２５】第６実施形態による磁気メモリの製造工程を示す断面図。
【図２６】第６実施形態による磁気メモリの製造工程を示す断面図。
【図２７】第７実施形態による磁気メモリのメモリセルの概略の構成を示す斜視図。
【図２８】第７実施形態による磁気メモリの製造工程を示す断面図。
【図２９】第７実施形態による磁気メモリの製造工程を示す断面図。
【図３０】第７実施形態による磁気メモリの製造工程を示す断面図。
【図３１】第７実施形態による磁気メモリの製造工程を示す断面図。
【図３２】第７実施形態による磁気メモリの製造工程を示す断面図。
【図３３】第７実施形態による磁気メモリの製造工程を示す断面図。
【図３４】第８実施形態による磁気メモリの製造工程を示す断面図。
【図３５】第８実施形態による磁気メモリの製造工程を示す断面図。
【図３６】第８実施形態による磁気メモリの製造工程を示す断面図。
【図３７】第８実施形態による磁気メモリの製造工程を示す断面図。
【図３８】第８実施形態による磁気メモリの製造工程を示す断面図。
【図３９】第８実施形態による磁気メモリの製造工程を示す断面図。
【図４０】第９実施形態による磁気メモリの製造工程を示す断面図。
【図４１】第９実施形態による磁気メモリの製造工程を示す断面図。
【図４２】第９実施形態による磁気メモリの製造工程を示す断面図。
【図４３】第９実施形態による磁気メモリの製造工程を示す断面図。
【図４４】第９実施形態による磁気メモリの製造工程を示す断面図。
【図４５】第９実施形態による磁気メモリの製造工程を示す断面図。
【図４６】第９実施形態による磁気メモリの製造工程を示す断面図。
【図４７】第９実施形態による磁気メモリの製造工程を示す断面図。
【図４８】第９実施形態による磁気メモリの製造工程を示す断面図。
【図４９】第９実施形態による磁気メモリの製造工程を示す断面図。
【図５０】第１０実施形態による磁気メモリの構成を示す断面図。
【符号の説明】
【０１１１】
２  ヨーク（磁性層）
４  配線層（配線）
６  ＴＭＲ素子
６ａ  下部電極層
６ｂ  磁化自由層
６ｃ  トンネルバリア層
６ｄ  磁化固着層
６ｅ  上部電極層
１０  絶縁膜
１２  絶縁膜
１４  配線層（配線）
１６  ヨーク（磁性層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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