(57)【要約】【課題】  従来よりも更に低消費電力な半導体集積回路を提供する。【解決手段】  各半導体回路の単位時間当たりの動作確率に応じて領域分割し、その分割された各領域２−１別に、電源電圧Ｖｄｄ制御と、閾値電圧Ｖｔ制御とを関連付けて行う。閾値電圧Ｖｔの制御目標値は半導体回路３の動作確率に応じて決定する。使用時の温度変動に拘わらず、Ｖｔ制御回路４は、閾値電圧Ｖｔが前記目標値に一定となるように、半導体回路３内のｐ型及びｎ型のＭＯＳトランジスタの基板電圧Ｖｂｐ、Ｖｂｎを制御する。同時に、Ｖｄｄ制御回路５は、目的とする動作周波数を満たすように、半導体回路３への電源電圧Ｖｄｄを制御する。【選択図】  図８
2005166698.tif 000002
【特許請求の範囲】
【請求項１】
各々が複数個のＭＯＳトランジスタを備えた複数個の半導体回路を備え、
前記複数個の半導体回路は、各半導体回路の単位時間当りの動作確率に応じて領域分割されており、
前記領域分割された半導体回路の各領域別に、
自己の領域に含む半導体回路に使用されるＭＯＳトランジスタの閾値電圧を制御する閾値電圧制御回路と、
自己の領域に含む半導体回路に供給される電源電圧を制御する電源電圧制御回路と
が備えられることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記各閾値電圧制御回路は、
ＭＯＳトランジスタの閾値電圧が使用時の温度変化に対してほぼ一定となるように、前記ＭＯＳトランジスタの基板電圧を制御し、
前記各電源電圧制御回路は、
自己の領域に含む半導体回路が所定の動作速度を満たすように電源電圧を制御する
ことを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記各閾値電圧制御回路は、
ＭＯＳトランジスタの閾値電圧を、自己の領域に含む半導体回路の動作確率に応じた閾値電圧に制御する
ことを特徴とする半導体集積回路。
【請求項４】
請求項２記載の半導体集積回路において、
前記各電源電圧制御回路は、
自己の領域に含む半導体回路の実際の回路遅延量が、この半導体回路の所定動作周波数における目標遅延量に一致するように、電源電圧を制御する
ことを特徴とする半導体集積回路。
【請求項５】
請求項４記載の半導体集積回路において、
前記各領域別に、自己の領域に含む半導体回路の実際の回路遅延量をモニターし、且つ構成が異なる複数の遅延モニター回路を備え、
自己の領域の前記閾値電圧制御回路が制御するＭＯＳトランジスタの閾値電圧の高低又は電源電圧の高低に応じて、前記複数の遅延モニター回路のうち１つを切り換えて選択する
ことを特徴とする半導体集積回路。
【請求項６】
請求項２記載の半導体集積回路において、
前記各電源電圧制御回路は、
自己の領域に含む半導体回路に使用されるＭＯＳトランジスタの実際の飽和電流値が、この半導体回路の所定動作周波数における前記ＭＯＳトランジスタの目標飽和電流値に一致するように、電源電圧を制御する
ことを特徴とする半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路において、
前記目標飽和電流値は、実際の半導体回路の動作電源電圧と比例関係に設定される
ことを特徴とする半導体集積回路。
【請求項８】
請求項２記載の半導体集積回路において、
前記各電源電圧制御回路は、
自己の領域に含む半導体回路の動作周波数情報及び温度情報に基いて、電源電圧を一意的に制御する
ことを特徴とする半導体集積回路。
【請求項９】
請求項２記載の半導体集積回路において、
前記複数個の半導体回路は、所定領域内に製造されていて、
前記所定領域は、製造されるＭＯＳトランジスタの閾値電圧が高い高閾値領域と、閾値電圧が低い低閾値領域とに予め区分されている
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９記載の半導体集積回路において、
単位時間当りの動作確率が低い半導体回路は前記高閾値領域に製造され、単位時間当りの動作確率が高い半導体回路は前記低閾値領域に製造される
ことを特徴とする半導体集積回路。
【請求項１１】
請求項９記載の半導体集積回路において、
前記高閾値領域と低閾値領域とに同一の回路構成のプロセッサが製造されていて、
単位時間当りの動作確率が高い処理は前記低閾値領域に製造されたプロセッサに割り当てられる
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタで構成された半導体集積回路を、より低消費電力に動作させるためのパワーマネジメント技術に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタで構成された半導体集積回路を、より低消費電力で動作させるために、従来から電源電圧制御や閾値電圧制御によるパワーマネジメント手段が提案されている。
【０００３】
このうち、電源電圧制御は今や実用段階に入っており、動作周波数毎に電源電圧を変更する制御は、Intel社ではX-scale、Transmeta社ではLongRun、AMD社でPowerNow!という技術名で実施されている。日本でも東芝、ソニー等、各社独自の呼び名で技術発表を行っている。各社とも動作周波数に対応する電源電圧設定やその電圧解像度は異なるが、要は、より低消費電力で動作させるために、動作周波数毎に電源電圧のより低電圧化を行っている。ＬＳＩの動作電力ＰはＰ＝ｆＣＶ２ で近似できるため、電源電圧Ｖを如何に小さくできるかが低消費電力化のキーとなるからである。
【０００４】
しかし、低電圧動作させるためには、ＭＯＳトランジスタのスレッショルド電圧（閾値電圧Ｖｔ）も下げる必要があり、近年のＭＯＳトランジスタの低閾値電圧化に伴い、新たな電力問題に直面している。いわゆるリーク電流問題と呼ばれ、これは一般に、低閾値電圧化に比例してリーク電流は指数関数的に増大する。
【０００５】
閾値電圧制御に関しては、VTCMOS（Variable Threshold CMOS）技術がよく知られている。これは文字通り、ＭＯＳトランジスタの基板電位を制御することで、閾値電圧値を変化させる技術である。非特許文献１にその詳細な技術、及び使用方法が記載されている。一般に、リーク電流は動作時と待機時に拘わらず常に一定のため、待機時には動作電力に対してリーク電力が目立つようになる。そのため、待機時には、より高い閾値電圧値に制御し、リーク電力を抑制する必要性が生じる。そこで、VTCMOSでは、動作時と待機時とでＭＯＳトランジスタの基板電圧の設定変更を行う。具体的には、２種類の基板電圧を設け、待機時には基板により大きなバックバイアスを与え、より高い閾値電圧値となるように制御している。
【０００６】
また、閾値電圧制御は、ばらつきを抑制するという目的でも提案されている。特許文献１によれば、プロセスばらつきによるＭＯＳトランジスタの閾値電圧の設定値のずれからの補正という目的で提案がなされている。その代表図を用いて具体的に説明すると、ＭＯＳトランジスタの閾値電圧のばらつきよりもばらつきが小さいレファレンス電圧ＶＲ１を生成し、プロセスモニターとなる代表のＭＯＳトランジスタの閾値電圧値が、前記レファレンス電圧ＶＲ１と一致するように、前記ＭＯＳトランジスタの基板電圧Ｖｂｎにフィードバック制御することで実現している。この回路では、ＭＯＳトランジスタの閾値電圧の温度依存特性は、レファレンス電圧ＶＲ１の温度依存特性（この場合、ダイオードの温度依存特性）に一致するように制御される。
【０００７】
このように、より低消費電力化を実現する技術として、電源電圧制御に関しては、動作周波数に対応した電源電圧の最適化が広く知られ、閾値電圧制御に関してはＶＴＣＭＯＳで知られるように、動作モード毎に異なる基板電圧に制御する手法が広く知られていた。また、閾値電圧のばらつきを抑制する技術としては、閾値電圧をレファレンス電圧と等しくするようにトランジスタの基板電圧を制御する方法が知られていた。
【非特許文献１】日経エレクトロニクス１９９７．７．２８（ｎｏ．６９５）
【特許文献１】特開平９−１２９８３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように、ＭＯＳトランジスタで構成された半導体集積回路を、より低消費電力に動作させるためのパワーマネジメント技術として、電源電圧制御と閾値電圧制御とが有力な手段として挙げられる。
【０００９】
しかしながら、従来では、電源電圧制御は主として動作時の電力を削減する技術と用いられ、閾値電圧制御は主として待機時の電力を削減する技術として用いられていた。このため、電力の削減はさほど効果的でなかった。
【課題を解決するための手段】
【００１０】
本発明の目的は、従来よりもより一層に低消費電力化を実現する半導体集積回路を提供することにある。
【００１１】
前記の目的を達成するために、本発明では、電源電圧制御と閾値電圧制御との両技術を関連付けて効果的に利用することとする。
【００１２】
すなわち、請求項１記載の発明の半導体集積回路は、各々が複数個のＭＯＳトランジスタを備えた複数個の半導体回路を備え、前記複数個の半導体回路は、各半導体回路の単位時間当りの動作確率に応じて領域分割されており、前記領域分割された半導体回路の各領域別に、自己の領域に含む半導体回路に使用されるＭＯＳトランジスタの閾値電圧を制御する閾値電圧制御回路と、自己の領域に含む半導体回路に供給される電源電圧を制御する電源電圧制御回路とが備えられることを特徴とする。
【００１３】
請求項２記載の発明は、前記請求項１記載の半導体集積回路において、前記各閾値電圧制御回路は、ＭＯＳトランジスタの閾値電圧が使用時の温度変化に対してほぼ一定となるように、前記ＭＯＳトランジスタの基板電圧を制御し、前記各電源電圧制御回路は、自己の領域に含む半導体回路が所定の動作速度を満たすように電源電圧を制御することを特徴とする。
【００１４】
請求項３記載の発明は、前記請求項２記載の半導体集積回路において、前記各閾値電圧制御回路は、ＭＯＳトランジスタの閾値電圧を、自己の領域に含む半導体回路の動作確率に応じた閾値電圧に制御することを特徴とする。
【００１５】
請求項４記載の発明は、前記請求項２記載の半導体集積回路において、前記各電源電圧制御回路は、自己の領域に含む半導体回路の実際の回路遅延量が、この半導体回路の所定動作周波数における目標遅延量に一致するように、電源電圧を制御することを特徴とする。
【００１６】
請求項５記載の発明は、前記請求項４記載の半導体集積回路において、前記各領域別に、自己の領域に含む半導体回路の実際の回路遅延量をモニターし、且つ構成が異なる複数の遅延モニター回路を備え、自己の領域の前記閾値電圧制御回路が制御するＭＯＳトランジスタの閾値電圧の高低又は電源電圧の高低に応じて、前記複数の遅延モニター回路のうち１つを切り換えて選択することを特徴とする。
【００１７】
請求項６記載の発明は、前記請求項２記載の半導体集積回路において、前記各電源電圧制御回路は、自己の領域に含む半導体回路に使用されるＭＯＳトランジスタの実際の飽和電流値が、この半導体回路の所定動作周波数における前記ＭＯＳトランジスタの目標飽和電流値に一致するように、電源電圧を制御することを特徴とする。
【００１８】
請求項７記載の発明は、前記請求項６記載の半導体集積回路において、前記目標飽和電流値は、実際の半導体回路の動作電源電圧と比例関係に設定されることを特徴とする。
【００１９】
請求項８記載の発明は、前記請求項２記載の半導体集積回路において、前記各電源電圧制御回路は、自己の領域に含む半導体回路の動作周波数情報及び温度情報に基いて、電源電圧を一意的に制御することを特徴とする。
【００２０】
請求項９記載の発明は、前記請求項２記載の半導体集積回路において、前記複数個の半導体回路は、所定領域内に製造されていて、前記所定領域は、製造されるＭＯＳトランジスタの閾値電圧が高い高閾値領域と、閾値電圧が低い低閾値領域とに予め区分されていることを特徴とする。
【００２１】
請求項１０記載の発明は、前記請求項９記載の半導体集積回路において、単位時間当りの動作確率が低い半導体回路は前記高閾値領域に製造され、単位時間当りの動作確率が高い半導体回路は前記低閾値領域に製造されることを特徴とする。
【００２２】
請求項１１記載の発明は、前記請求項９記載の半導体集積回路において、前記高閾値領域と低閾値領域とに同一の回路構成のプロセッサが製造されていて、単位時間当りの動作確率が高い処理は前記低閾値領域に製造されたプロセッサに割り当てられることを特徴とする。
【００２３】
以上により、請求項１〜１１記載の発明の半導体集積回路では、各半導体回路の単位時間当たりの動作確率に応じてこれら複数の半導体回路が領域分割され、この各領域別に、その領域に含まれる半導体回路に対する電源電圧の最適制御とＭＯＳトランジスタの閾値電圧制御とが関連付けて行われる。例えば、１つの領域内に含まれる半導体回路では、その動作時には、その単位時間当たりの動作確率に応じてＭＯＳトランジスタの閾値電圧の制御目標値が低消費電力になるように決定されて、その動作時の温度変化に拘わらず、実際の閾値電圧が前記目標値に一定制御されながら、その領域に含まれる半導体回路の動作周波数を満たすように電源電圧が最小値に調整、制御される。従って、従来のように例えば半導体集積回路の動作時にＭＯＳトランジスタの閾値電圧が温度変化に応じて変化して、この閾値電圧の変化に伴って消費電力が増大した場合に、その変化後の閾値電圧の下で電源電圧のみを最小値に最適制御する場合に比較して、消費電力は大幅に削減される。
【発明の効果】
【００２４】
以上説明したように、請求項１〜１１記載の発明の半導体集積回路によれば、各半導体回路の単位時間当たりの動作確率に応じて複数の半導体回路を領域分割し、この各領域別に、その領域に含まれる半導体回路に対する電源電圧の最適制御とＭＯＳトランジスタの閾値電圧制御とを関連付けて行ったので、従来の電源電圧のみの最適制御を行った場合と比較して、大幅な電力削減効果を得ることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を図面に基づいて説明する。
【００２６】
先ず、ＭＯＳトランジスタ回路の動作速度理論を述べる。ここでは、目的の処理性能を満たすための電源電圧Ｖｄｄと閾値電圧Ｖｔとの関係には、動作境界領域が存在することを説明する。次に、ＭＯＳトランジスタ回路の消費電力理論を述べる。ここでは、目的の処理性能を満たすという条件において、消費電力を最小化する電源電圧Ｖｄｄと閾値電圧Ｖｔとの組が唯一存在することを説明する。その後、実際の半導体パラメータを用いて、電源電圧Ｖｄｄ及び閾値電圧Ｖｔの最適値の解析を行う。その後、その低消費電力効果及びその解析結果に基づいた電源電圧Ｖｄｄ及び閾値電圧Ｖｔの制御手段について説明することとする。
【００２７】
＜動作速度理論＞
ＭＯＳトランジスタから構成される半導体回路では、一般に電源電圧が高いほど、またＭＯＳトランジスタの閾値電圧が小さいほど、高速に動作することができる。半導体回路の寄生容量素子Ｃを定電流源Ｉｄで駆動したと仮定して、ＭＯＳ半導体回路のゲート遅延時間τを電源電圧Ｖｄｄに達するまでの時間として近似すると、ゲート遅延時間τは式１となる。
【００２８】
τ＝Ｃ・Ｖｄｄ／Ｉｄ          …式１
ＭＯＳトランジスタでは、Ｉｄは一般に式２に示す飽和電流式として近似できる。
【００２９】
Ｉｄ＝β（Ｖｄｄ−Ｖｔ）α          …式２
ここで、βは、（Ｗ／Ｌ）μＣｏｘを表す係数であり、ＷはＭＯＳトランジスタのゲート幅、ＬはＭＯＳトランジスタのゲート長、μは移動度、Ｃｏｘはゲート酸化膜容量を表す。また、αはプロセスに依存する定数であり、典型的な値は、１．５程度といわれる。更に、ゲート遅延時間τは、半導体回路を動作させる際のクロック間の最大ゲート段数をＧとし、実際に半導体回路を動作させる周波数をｆとすると、式３で示す領域である必要がある。
【００３０】
τ≦１／（ｆ・Ｇ）            …式３
【００３１】
従って、式２と式３を式１に代入し、閾値電圧Ｖｔについて解くと、式４が得られる。
【００３２】
Ｖｔ≦Ｖｄｄ−（Ｃ・ｆ・Ｇ・Ｖｄｄ／β）１／α       …式４
【００３３】
すなわち、式４を満たす電源電圧Ｖｄｄと閾値電圧Ｖｔとの領域が、与えられた周波数ｆに対して性能を満足する領域となる。図１は横軸に電源電圧Ｖｄｄ、縦軸にはＭＯＳトランジスタの閾値電圧Ｖｔを示しており、図１では、ＭＯＳ半導体回路が２００ＭＨｚ動作を行う際の動作領域と、１００ＭＨｚ動作を行う際の動作領域とが示される。このように、同一半導体回路において、より高速動作を行う場合には、より高い電源電圧Ｖｄｄ又はより低い閾値電圧Ｖｔが必要となる。また、このグラフから、動作電源電圧Ｖｄｄを決定すれば、動作するために必要な最も高い閾値電圧Ｖｔが、唯一存在することが判る。
【００３４】
＜消費電力理論＞
次に、電源電圧Ｖｄｄと閾値電圧Ｖｔによって決定される消費電力について説明する。一般に、ＭＯＳ半導体回路の場合、消費電力は大きく２つの成分に分けられる。１つは動作電力又は活性化電力と呼ばれ、寄生容量の充放電によって生じる電力であり、他の１つは静止電力又はリーク電力と呼ばれ、ＭＯＳトランジスタのオフリーク電流による電力である。活性化電力Ｐactは式５により近似できる。
【００３５】
Ｐact＝Ｍ・Ａ・ｆ・Ｃ・Ｖｄｄ２           …式５
ここで、Ｍは半導体回路を形成する総トランジスタ数を表し、Ａは１クロック当りに充放電を行うＭＯＳトランジスタの平均割合（単位時間当たりの動作確率、以下動作確率と呼ぶ）を表す。また、ｆは半導体回路の動作周波数、ＣはＭＯＳトランジスタ当りの平均寄生容量を表す。式５から判るように、活性化電力Ｐactは、電源電圧Ｖｄｄの２乗に比例した電力特性を示す。また、回路構成が定まれば、ＭやＡが一意的に定まり、レイアウトやプロセスが定まれば、Ｃのパラメータが一意的に定まる。従って、動作周波数ｆと電源電圧Ｖｄｄとが決定されれば、活性化電力Ｐactは一意的に計算できるようになる。一方、リーク電力Ｐleakは式６により近似できる。
【００３６】
Ｐleak＝Ｍ・Ｖｄｄ・Ｉｏ・１０（−(Ｖｔ−λＶｄｄ)／ｓ）          …式６
ここで、ＩｏはＭＯＳトランジスタのリーク電流係数、ｓはサブスレショルド係数、λはＤＩＢＬ係数を表しており、これらは全てプロセスに依存したパラメータである。典型的な値としては、ｓは８０ｍＶ、λは０．０７程度といわれる。リーク電流は、Ｉｏ・１０（−(Ｖｔ−λＶｄｄ)／ｓ）で示されるように、閾値電圧Ｖｔに依存した指数関数となっており、閾値電圧Ｖｔが小さくなると、急激に電流が増加する特性を示す。また、動作速度理論の項で説明したように、電源電圧Ｖｄｄを決定すれば、動作周波数ｆを満足する最大の閾値電圧Ｖｔが唯一存在する。従って、回路構成が定まれば、Ｍが一意的に定まり、プロセスが定まれば、パラメータＩｏ、ｓ、λが定まり、また、電源電圧Ｖｄｄに応じて最大閾値電圧Ｖｔが決定されるので、電源電圧Ｖｄｄに対するリーク電流は、式６に従い一意的に計算できるようになる。
【００３７】
トータルパワーＰowは、式７で示すように、前記活性化電力Ｐactとリーク電力Ｐleakとを加えることにより計算できる。
【００３８】
Ｐow＝Ｍ・Ａ・ｆ・Ｃ・Ｖｄｄ２＋Ｍ・Ｖｄｄ・Ｉｏ・１０（−(Ｖｔ−λＶｄｄ)／ｓ）
…式７  
【００３９】
以上の説明から判るように、電源電圧Ｖｄｄを小さく設定すると、動作周波数ｆを満たすための最大閾値電圧Ｖｔは、より小さく設定する必要があるため、リーク電力Ｐleakは指数関数的に増大する。一方、電源電圧Ｖｄｄを大きく設定すると、動作周波数ｆを満たすための最大閾値電圧Ｖｔはより大きく設定できるため、リーク電力Ｐleakは無視され、今度は活性化電力Ｐactが支配的となる。従って、式７から、トータルパワーＰowを最小化する電源電圧Ｖｄｄが存在するということが判る。図２は、式７に従い、横軸に電源電圧Ｖｄｄ、縦軸にその電源電圧Ｖｄｄに対応するトータルパワーＰowをグラフ化したものである。ここでは、２００ＭＨｚで動作させた場合と１００ＭＨｚで動作させた場合との２つの場合のイメージ図を示した。
【００４０】
図１及び図２のグラフを用いれば、トータルパワーＰowを最小化する電源電圧Ｖｄｄと閾値電圧Ｖｔとの組合せが求められる。図３にその求め方を示す。図２に示すパワー曲線から、トータルパワーが最小値となる電源電圧Ｖｄｄを求め、これを図１の電源電圧とし、図１の動作領域の中の最大閾値電圧Ｖｔを求める。このように、半導体デバイス特性（β、Ｉｏ、λ、ｓ）、動作周波数ｆ、寄生容量の平均値Ｃ、活性率Ａ、クロック間の最大ゲート段数Ｇが決定されれば、トータルパワーＰowを最小化する電源電圧Ｖｄｄと閾値電圧Ｖｔとの組みが、唯一存在することが判る。
【００４１】
＜実際の半導体パラメータを用いた解析＞
実際の半導体ＭＯＳプロセスパラメータに基づき、解析した結果を図４に示す。
【００４２】
図４は、クロック間の最大ゲート段数が２０段である場合に、各動作周波数が１Ｈｚ、１ＭＨｚ、２０ＭＨｚ、１００ＭＨｚ、２００ＭＨｚ、３００ＭＨｚ、５００ＭＨｚである時に対する電源電圧Ｖｄｄと閾値電圧Ｖｔとの動作境界領域を示したものであり、更に各動作周波数毎に、各動作確率1/100、1/10000、1/1000000に対するパワーミニマムを実現する電源電圧Ｖｄｄと閾値電圧Ｖｔとの位置をプロットしている。図４から判るように、半導体回路の動作確率に応じて、トータルパワーＰowを最小化する最適な閾値電圧Ｖｔは、大きく異なることが判る。更に、１００ＭＨｚ〜５００ＭＨｚの動作周波数範囲では、その最適なＶｔ値はほぼ一定である。
【００４３】
次に、図５を用いて、温度変動時の電源電圧Ｖｄｄと閾値電圧Ｖｔとの最適値の軌跡を考察する。一般に、常温に対して６０℃程度高温になれば、移動度μが低下するために、β値が２０％程度減少することが知られている。図５では、図４で示した常温時での動作周波数ｆが１００ＭＨｚ、３００ＭＨｚである場合の動作境界ラインに対し、各々、高温時と低温時の動作境界ラインを追加している。更に、各動作境界ライン上のパワーミニマムを実現する電源電圧Ｖｄｄと閾値電圧Ｖｔとの位置（図中■印）を示した。この図から、温度変動に対しても、トータルパワーを最小化する閾値電圧Ｖｔは、ほぼ一定であることが判る。
【００４４】
＜従来構成との消費電力比較＞
しかしながら、通常のＭＯＳデバイスは、高温時には閾値電圧Ｖｔが約０．１Ｖ程度小さくなり、また、低温時には０．１Ｖ程度大きくなることが知られている。従って、従来の技術の項で説明した電源電圧Ｖｄｄの最適制御のみでは、この最適な電源電圧値Ｖｄｄと閾値電圧Ｖｔとの組み合わせが実現できない。
【００４５】
ここで、電源電圧制御のみで最適化を行った場合と、電源電圧と閾値電圧との両者で最適化を行った場合の消費電力を比較する。例えば、電源電圧の最適制御のみを行う場合に、常温での電源電圧Ｖｄｄ及び閾値電圧Ｖｔの設定が最適値であったと仮定する。この場合、高温では閾値電圧Ｖｔは０．１Ｖ小さくなり、低温では０．１Ｖ大きくなってしまうために、電源電圧Ｖｄｄを最小化するためには、その変化した閾値電圧Ｖｔでの最小電源電圧Ｖｄｄで動作させることとなる。図５を用いて説明すると、動作周波数Ｆが３００ＭＨｚと１００ＭＨｚの場合は、各々、同図に示す丸印を結ぶ縦状のラインが電源電圧の最適制御のみによる最適化ポイントとなる。これらの動作ポイントで動作させた場合と、最適ポイントで動作させた場合とのトータルパワー比較を図６に示す。図６は横軸に温度、縦軸は各種動作ポイント中の最大パワーを１として規格化し、各パワーを相対値として示している。図６から判るように、電源電圧Ｖｄｄと閾値電圧Ｖｔとを共に最適化した場合は、電源電圧Ｖｄｄの最適制御のみで最適化を図った場合と比較して、高温時には約５０％、低温時には約２５％、トータルパワーを削減できる。
【００４６】
＜実現手段＞
以上の解析結果から、トータルパワーＰowを最小化する電源電圧Ｖｄｄ及び閾値電圧Ｖｔの最適化制御は、次のような手順で制御すれば、実現できる。
【００４７】
（１）閾値電圧Ｖｔは半導体回路の動作確率に応じて決定する。
【００４８】
（２）温度変動に対しては、半導体回路の閾値電圧Ｖｔをほぼ一定となるように制御する。
【００４９】
（３）所定の動作速度を満たすように電源電圧Ｖｄｄを制御する。
【００５０】
以下、上述のコンセプトを実現する回路構成について説明する。
【００５１】
図７は、本発明の基づく半導体集積回路を示す。１は半導体集積回路の全体を示す。この半導体集積回路１は、図示しない多数の半導体回路を有する。これ等の半導体回路は、その動作確率に応じて領域分割されて、ほぼ同一の動作確率を持つ１個又は複数個の半導体回路が１つの領域に集められる。図７において、２−１〜２−３は、このようにして分割された３つの回路領域を示す。動作確率が異なる半導体回路の例としては、メモリ回路、ロジック回路、クロック回路系統が代表例として挙げられる。メモリ回路は、例えば１Ｍのアドレス空間があった場合に、毎回データアクセスを行ったとしても、１００万分の１の動作確率にしかならない。これに対して、クロック回路系統（クロックバッファやラッチ回路）では、クロック信号が毎回入力されるので、動作確率は１に近い。また、演算器等のロジック回路は、プログラム状態にもよるが、1／１００〜１／１０００の動作確率といわれる。従って、図７では、領域を３分割した結果、例えば、第１の回路領域２−１にロジック回路が含まれ、第２の回路領域２−２にメモリ回路が含まれ、第１の回路領域２−１にメモリ回路が含まれる。
【００５２】
本願発明は、このように、領域分割された各回路領域２−１〜２−３別に、その回路領域に含まれる半導体回路に対して電源電圧Ｖｄｄと閾値電圧Ｖｔとの最適制御を行う点が重要なコンセプトである。
【００５３】
図８は、例えば第１の回路領域２−１に含まれる半導体回路（例えばロジック回路）に対して、他の回路領域２−２、２−３とは独立して、電源電圧Ｖｄｄと閾値電圧Ｖｔとの両制御が行われる構成例を示している。同図において、３は実際の機能を実現する半導体回路（例えばロジック回路）である。また、４はＶｔ制御回路（閾値電圧制御回路）であり、５はＶｄｄ制御回路（電源電圧制御回路）である。前記半導体回路３は、前記Ｖｔ制御回路４からの基板電圧Ｖｂｎ、Ｖｂｐによる基板電圧制御により、内蔵されるｎ型及びｐ型のＭＯＳトランジスタの閾値電圧Ｖｔｎ、Ｖｔｐの制御が行われると共に、前記Ｖｄｄ制御回路５から供給される電源電圧Ｖｄｄにより、電源電圧の制御が行われる。
【００５４】
前記半導体回路３は、例えば、図９に示すように、複数個のｎ型ＭＯＳトランジスタ３．１ｎ−１〜３．１ｎ−２と、ｐ型ＭＯＳトランジスタ３．１ｐ−１〜３．１ｐ−２から構成される。これらのｎ型ＭＯＳトランジスタ３．１ｎ−１〜３．１ｎ−２の閾値電圧Ｖｔｎは、前記Ｖｔ制御回路４からの基板電圧Ｖｂｎにより制御され、また、ｐ型ＭＯＳトランジスタ３．１ｐ−１〜３．１ｐ−２の閾値電圧Ｖｔｐは、前記Ｖｔ制御回路４からの基板電圧Ｖｂｐにより制御される。また、半導体回路３は、その供給される電源電圧Ｖｄｄが前記Ｖｄｄ制御回路５からの電源電圧Ｖｄｄにより制御される。
【００５５】
ここで、式８にＭＯＳトランジスタの閾値電圧Ｖｔと基板電圧Ｖｂとの関係を示す。
【００５６】
Ｖｔ = Ｖｔo+γ（√(Ｂ-Ｖｂ)）       …式８
前記式８において、Ｖｔo、Ｂ、γは、プロセスの出来栄えに応じた定数である。また、ＶｂはＭＯＳトランジスタのソースと基板との電圧差であり、基板電圧と呼ぶ。式８から、基板電圧Ｖｂを負の電圧に制御すれば、閾値電圧Ｖｔは大きくなり、正の電圧に制御すれば閾値電圧Ｖｔは小さくなることが判る。このように、閾値電圧Ｖｔは基板電圧Ｖｂにより制御することができる。
【００５７】
前記Ｖｔ制御回路４の回路構成例を図１０に示す。同図において、４．１ｐはｐＭＯＳトランジスタ、４．１ｎはｎＭＯＳトランジスタ、４．２ｐ、４．２ｎはオペアンプ、４．３ｐ、４．３ｎは定電流源である。閾値電圧Ｖｔについて、例えば、ＭＯＳトランジスタの単位ゲート幅当り５０ｎＡの電流を流した際のゲート-ソース間電圧Ｖｇｓを閾値電圧Ｖｔとして定義したとする。その場合、定電流源４．３には、ＭＯＳトランジスタ４．１のゲート幅に応じた電流値の定電流を流しておく。本実施形態の重要な点は、オペアンプ４．２ｐ、４．２ｎに各々入力される目標閾値電圧Ｖｒｅｆ（ｎ）、Ｖｒｅｆ（ｐ）として、各々、半導体回路３の動作確率に応じて決定される閾値電圧Ｖｔのレファレンス電圧を与える点である。例えば、半導体回路３がロジック回路である場合に、その動作確率が１／１００であるときには、図４において、その縦軸がｐ型ＭＯＳトランジスタの閾値電圧Ｖｔであれば、目標閾値電圧Ｖｒｅｆ（ｐ）として０．２ｖのレファレンス電圧が与えられる。尚、ここで、目標閾値電圧Ｖｒｅｆ（ｎ）は接地電圧Ｖｓｓ基準のレファレンス電圧にあるのに対し、目標閾値電圧Ｖｒｅｆ（ｐ）は電源電圧Ｖｄｄ基準のレファレンス電圧とする必要がある。
【００５８】
図１０に示したＶｔ制御回路４では、ｎ型及びｐ型ＭＯＳトランジスタ４．１ｎ、４．１ｐの各ゲート-ソース間電圧Ｖｇｓｎ、Ｖｇｓｐが閾値電圧Ｖｔｎ、Ｖｔｐとして定義され、その各々の閾値電圧Ｖｔｎ、Ｖｔｐがレファレンス電圧Ｖｒｅｆ（ｎ）、Ｖｒｅｆ（ｐ）と等しくなるように、ｐ型及びｎ型のＭＯＳトランジスタ４．１ｎ、４．１ｐの基板電圧がフィードバック制御される。従って、図１０に示したＶｔ制御回路４は、各トランジスタ４．１ｎ、４．１ｐの閾値電圧Ｖｔｎ、Ｖｔｐが、温度変動やプロセスばらつきに起因して変動したとしても、目標閾値電圧Ｖｒｅｆ（ｎ）、Ｖｒｅｆ（ｐ）にほぼ一定制御することが可能となる。このＶｔ制御回路４により生成された各基板電圧Ｖｂｐ、Ｖｂｎは、図９に示した半導体回路３内のｎ型及びｐ型の各ＭＯＳトランジスタの各基板電圧としても供給される。
【００５９】
前記目標閾値電圧Ｖｒｅｆ（ｎ）、Ｖｒｅｆ（ｐ）は、動作確率に応じて領域分割された各回路領域別に閾値電圧Ｖｔを設定するものである関係上、前記解析の項及び図４で説明したように、自己の領域内に含まれる半導体回路の動作確率に応じて決定され、既述したように、動作確率が高い場合には低い閾値電圧値に、動作確率が低い場合には高い閾値電圧値に予め設定される。尚、設定された目標閾値電圧Ｖｒｅｆは、温度依存が少ないことが望ましい。更に、目標閾値電圧Ｖｒｅｆ自体のばらつきを少なくするために、微調整可能なトリミング機能を持たせたり、また、動作確率の実際確率値との差やプロセスの出来栄えの差に備えて、設定値を変更できる機能を追加しておくことが望ましい。
【００６０】
次に、前記Ｖｄｄ制御回路５の構成例を説明する。半導体回路３が所定の動作周波数で動作するように半導体回路３の電源電圧Ｖｄｄを制御するＶｄｄ制御回路５は、幾つかの構成が考えられる。図１１はＶｄｄ制御回路５の一例を示す。
【００６１】
図１１において、５．１は電圧リクエスト情報をもとに半導体回路３への電源電圧Ｖｄｄを生成する電源回路、５．２は前記電源回路５．１からの電源電圧Ｖｄｄに応じて内部回路の遅延量が変化する遅延モニター回路であって、半導体回路３の有するクリティカルパスの遅延値にほぼ等しい遅延量を持つ回路である。５．３は、前記遅延モニター回路５．２からの遅延情報（遅延量）と、自己の回路領域内に備えられる半導体回路３の動作周波数に対応して予め決定された遅延情報とを比較判定し、前記電源回路５．１に対して電圧リクエストを行う比較判定回路である。前記遅延モニター回路５．２の遅延情報は、前記電源回路５．１からの電源電圧Ｖｄｄによって増減する。従って、電源回路５．１は、遅延モニター回路５．２の遅延情報が自己の回路領域内に備えられる半導体回路３の動作周波数に対応する遅延情報（目標遅延量）に一致するように、電源電圧Ｖｄｄを調整する。
【００６２】
遅延モニター回路５．２の構成例としては、半導体回路３のクリティカルパス遅延を構成する回路と等価な回路であっても良い。このような遅延モニター回路５．２の具体的構成を図１２に示す。同図の遅延モニター回路５．２ａは、１０個のｐ型ＭＯＳトランジスタ３．１ｐ-１〜３．１ｐ-１０と１０個のｎ型ＭＯＳトランジスタ３．１ｎ-１〜３．１ｎ-１０とを備え、１個のｐ型及びｎ型のＭＯＳトランジスタ同士を直列に接続して、１０個のインバータ回路を直列に構成した回路であって、これらの各ｐ型及びｎ型のＭＯＳトランジスタの基板電圧が前記Ｖｔ制御回路４により制御され、最初段のインバータ回路に入力されるクロック信号ＣＬＫ−ＩＮと、最終段のインバータ回路から出力されるクロック信号ＣＬＫ−ＯＵＴとの位相差を遅延情報として出力する。また、図１３は、他の構成の遅延モニター回路５．２ｂを示す。同図の遅延モニター回路５．２ｂは、８個のインバータ回路の各々を、２個づつのｐ型及びｎ型トランジスタを直列に多段積みして構成される。
【００６３】
前記図１２及び図１３に示した２つの遅延モニター回路５．２ａ、５．２ｂのように、構成の異なる複数の遅延モニター回路を備える場合には、図１４に示すように、何れか１つをセレクタ７で選択して切り換える。例えば、半導体回路３の閾値電圧Vtを大きく設定したり、電源電圧を下げたりした場合、半導体回路３のクリティカルパスの遅延特性が、図１２の遅延モニター回路５．２ａよりも図１３の遅延モニター回路５．２ｂの特性により近くなる場合がある。この場合、半導体回路３のクリティカルパス遅延特性により近い図１３の遅延モニター回路５．２ｂ側を選択するようにセレクタ７を制御する。このように、複数種類の遅延モニター回路を用意し、電源電圧Ｖｄｄの変更や閾値電圧Vtの設定値の変更があった場合に、実際の半導体回路の遅延特性により近い遅延モニター回路を選択することが望ましい。
【００６４】
一方、前記遅延モニター回路５．２の他の構成例としては、電源制御型のリングオシレータ等が考えられる。遅延モニター回路５．２は、何れの構成にしても、遅延モニター回路５．２の電源電圧Ｖｄｄと遅延量との関係が、半導体回路３の電源電圧と遅延量との関係と等価な回路特性を実現するものであれば良い。尚、遅延モニター回路５．２には、半導体回路３に使用するＭＯＳトランジスタを使用し、それ等のＭＯＳトランジスタの基板電圧Ｖｂｎ、Ｖｂｐを半導体回路３と等しくしておくことが望ましい。また、比較判定回路５．３は、アナログ回路で構成して、電圧リクエスト情報をアナログレファレンス電圧として出力しても良いし、デジタル回路で構成して、電源回路５．１の出力電圧のアップダウン情報、又は出力電圧値のデジタル値情報として出力しても良い。
【００６５】
図１１に示したＶｄｄ制御回路５では、遅延モニター回路５．２からの遅延情報が、比較判定回路５．３  に入力される目標遅延情報（半導体回路３の動作周波数に対応する遅延情報）と一致するように、フィードバック制御が行われる。これにより、半導体回路３の電源電圧Ｖｄｄは、常に半導体回路３の動作周波数を満足する所定の遅延量となるように制御され、従って、常に必要十分な最小電源電圧Ｖｄｄが半導体回路３に与えられることとなる。
【００６６】
図１５は、Ｖｄｄ制御回路５の他の構成例を示す。同図において、５．１は電圧リクエスト情報をもとに半導体回路３への電源電圧Ｖｄｄを生成する電源回路である。５．４はＩｄｓモニター回路であって、半導体回路３の動作周波数に対応して予め決定されたＭＯＳトランジスタのＩｄｓ情報（目標飽和電流値）が入力され、このＩｄｓ情報をもとに、内蔵するＭＯＳトランジスタに実際に流れる飽和電流値Ｉｄｓをデバイス特性に応じた電圧情報に変換する。５．３は、前記電源回路５．１の電源電圧Ｖｄｄと、前記Ｉｄｓモニター回路５．４からの電圧情報とを比較して、電源回路５．１への電圧リクエストを行う比較判定回路である。
【００６７】
前記Ｖｄｄ制御回路５内のＩｄｓモニター回路５．４は、例えば図１６で示す回路で実現することができる。図１６において、５．４．１ｎはｎＭＯＳトランジスタ、５．４．２ｎは半導体回路３の動作周波数に対応して予め決定されたＩｄｓ情報（目標Ｉｄｓ値）に基づく電流を流す定電流源である。ＭＯＳダイオード構成のトランジスタ５．４．１ｎに前記定電流源５．４．２ｎから定電流を流すことにより、この定電流は、Ｉｄｓ情報とＭＯＳトランジスタ５．４．１ｎの特性とに応じた電圧情報Ｖｇｓｎに変換される。この電圧情報Ｖｇｓｎが、電源回路５．１の出力電圧Ｖｄｄよりも小さければ、半導体回路３内のＭＯＳトランジスに流れる電流Ｉｄｓは目標Ｉｄｓ値よりも大きいと判断され、比較判定回路５．３は電源電圧Ｖｄｄを下げるように電源回路５．１に対して電圧リクエストを行う。逆に、この電圧情報Ｖｇｓｎが電源回路５．１の出力電圧Ｖｄｄより高ければ、半導体回路３内のＭＯＳトランジスに流れる電流Ｉｄｓは目標Ｉｄｓ値よりも小さいと判断されて、比較判定回路５．３は電源電圧Ｖｄｄを上げるように電源回路５．１に対して電圧リクエストを行う。従って、電源回路５．１の出力電圧ＶｄｄとＩｄｓモニター回路からの電圧情報Ｖｇｓｎとが等しくなるようにフィードバック制御が行われ、最終的には、Ｖｄｄ＝Ｖｇｓｎとなる。すなわち、Ｉｄｓモニター回路５．４のｎＭＯＳトランジスタ５．４．１ｎの電流Ｉｄｓと、半導体回路３の動作周波数に対応して予め決定された目標電流Ｉｄｓとが等しくなる。
【００６８】
前記Ｉｄｓモニター回路５．４の構成は種々変更可能である。例えば、半導体回路３の遅延量の変動について、ｐＭＯＳトランジスタのＩｄｓ特性変動に起因するものが支配的である場合は、図１６に示したＩｄｓモニター回路５．４のｎＭＯＳダイオード５．４．１ｎの代わりに、ｐＭＯＳダイオードを用いれば良い。また、ｎ型及びｐ型の両ＭＯＳトランジスタの電流Ｉｄｓの平均値が半導体回路３の遅延量を支配する場合には、図１７に示すように、ｎＭＯＳダイオード５．４．１ｎとｐＭＯＳダイオード５．４．１ｐとを並列化して、ｎ型及びｐ型の両ＭＯＳトランジスタの目標電流Ｉｄｓを合わせた定電流値を定電流源５．４．２ｎｐから流す構成とすれば良い。何れにしても、Ｉｄｓモニター回路５．４では、電源電圧Ｖｄｄとトランジスタ電流Ｉｄｓとの関係が、半導体回路３の電源電圧Ｖｄｄと半導体回路３内の遅延値を決定する電流Ｉｄｓの関係と、等価な特性を実現するものであれば良い。尚、Ｉｄｓモニター回路５．４では、半導体回路３に使用するＭＯＳトランジスタを使用し、これらのＭＯＳトランジスタの基板電圧は、半導体回路３のＭＯＳトランジスタと等しくしておくことが望ましい。比較判定回路５．３は、アナログ回路で構成して、電圧リクエスト情報をアナログレファレンス電圧として出力しても良いし、デジタル回路で構成して、電源回路５．１の出力電圧のアップダウン情報、又は出力電圧値のデジタル値情報として出力しても良い。
【００６９】
Ｖｄｄ制御回路５を図１５に示した構成とすることにより、半導体回路３の遅延量を決定するパラメータＩｄｓを、温度変動や製造プロセスのばらつきに依存せず、常に一定に制御することができる。ここで、半導体回路３の動作周波数に対応して予め決定されたＩｄｓ情報は、電源電圧Ｖｄｄに比例したＩｄｓ情報とすることが望ましい。何故なら、半導体回路３の遅延量は、前記式１で近似できるので、同一の遅延量を得るためには、電源電圧Ｖｄｄに比例した飽和電流値Ｉｄｓが必要となるからである。
【００７０】
図１８は、Ｖｄｄ制御回路５の他の構成例を示す。同図において、５．１は電圧リクエスト情報をもとに半導体回路３への電源電圧Ｖｄｄを生成する電源回路、５．６は半導体回路３内の温度を検知する温度検知回路、５．５は前記温度検知回路５．６からの温度情報と半導体回路３の動作周波数情報とから必要な電圧情報を生成するＬＵＴ（Look Up Table）である。図１８では、設計時又は出荷検査時に、半導体回路３の動作周波数と動作温度とのマトリクス上で、半導体回路３の必要な動作電源電圧ＶｄｄがＬＵＴ５．５に記憶される。本実施形態では、温度情報と動作周波数情報のみに基づき、ＬＵＴ５．５に情報が入力されれば、直ちに必要な電圧リクエスト情報が電源回路５．１に伝達される構成となっている。
【００７１】
先の図１１及び図１５に示したＶｄｄ制御回路５は、フィードバック制御であったの対し、図１８に示したＶｄｄ制御回路５はフィードフォワード制御をとっている。先の２つのＶｄｄ制御回路５では、遅延量を形成するあらゆるパラメータに対して最適電圧の自動調整が行われる一方、遅延モニター回路５．２やＩｄｓモニター回路５．４と半導体回路３内のクリティカルパス遅延との相関精度や、温度や動作周波数が変化したときの応答速度が重要な課題となる。しかし、図１８に示したＶｄｄ制御回路５では、出荷時に動作周波数と動作温度とのマトリクスに対して電源電圧をＬＵＴ５．５に記憶すれば、先の２つのＶｄｄ制御回路５の構成例と同等の最適電圧に電源電圧Ｖｄｄを調整することができる。尚、設計段階からＬＵＴ５．５を用意する場合には、シミュレーション誤差やβのプロセスばらつき等、電源電圧Ｖｄｄに対して様々なマージンを確保しておくことが望ましい。
【００７２】
図１９は、本発明の実施形態の半導体集積回路に備える半導体回路の概略配置構成を示す。同図において、図中の左辺及び上辺に位置する領域１０に位置する８個の半導体回路８ａ〜８ｅは、ＭＯＳトランジスタの閾値電圧Ｖｔが高閾値電圧となる製造プロセスで製造され、図中の他の領域１１に位置する４個の半導体回路９ａ〜９ｄは、ＭＯＳトランジスタの閾値電圧Ｖｔが低閾値電圧となる製造プロセスで製造される。このように、前記領域（高閾値領域）１０と領域（低閾値領域）１１とに予め区分される場合に、メモリ回路などの単位時間当りの動作確率が低い半導体回路は、前記領域（高閾値領域）１０内に例えば半導体回路８ａとして製造され、一方、演算器やクロック回路等の単位時間当りの動作確率が高い半導体回路は、前記領域（低閾値領域）１１内に例えば半導体回路９ｂとして製造される。更に、高閾値領域１０内の半導体回路（例えば８ｃ）と低閾値領域１１内の半導体回路（例えば９ｄ）とが同一回路構成のプロセッサである場合に、単位時間当たりの動作確率がソフトウエア上高い処理については、低閾値領域１１に位置するプロセッサ９ｄに割り当てられ、単位時間当たりの動作確率が低い処理は高閾値領域１０に位置するプロセッサ８ｃに割り当てられる。
【００７３】
尚、本発明において、Ｖｔ制御回路４及びＶｄｄ制御回路５は、必ずしも同一半導体集積回路内に組み込む必要はない。例えば各種モニター回路や温度検知回路などの機能の一部は、特に同一半導体集積回路内に集積することが望ましいが、別チップで半導体回路３の各種特性をモニターできる場合には、Ｖｄｄ制御回路５やＶｔ制御回路４の全てを別チップに集積しても良い。
【産業上の利用可能性】
【００７４】
以上説明したように、請求項１〜１１記載の発明の半導体集積回路によれば、各半導体回路を単位時間当たりの動作確率に応じて領域分割し、この各領域別に、その領域内に含まれる半導体回路に対する電源電圧の最適制御とＭＯＳトランジスタの閾値電圧制御とを関連付けて行って、大幅な電力削減効果を得ることができるので、ＭＯＳトランジスタで構成された低消費電力化を目的とする半導体集積回路等として有用である。
【図面の簡単な説明】
【００７５】
【図１】半導体集積回路の目的の処理性能を満たす領域を示したグラフを示す図である。
【図２】半導体集積回路の電源電圧に対する消費電力の関係を示したグラフを示す図である。
【図３】トータルパワーを最小化する電源電圧Ｖｄｄ及び閾値電圧Ｖｔの求め方を示したグラフを示す図である。
【図４】半導体回路の単位時間当たりの動作確率毎に電源電圧Ｖｄｄと閾値電圧Ｖｔとの最適値を示したグラフを示す図である。
【図５】温度変動時の電源電圧Ｖｄｄと閾値電圧Ｖｔとの最適値を示したグラフを示す図である。
【図６】温度変動時において、電源電圧Ｖｄｄと閾値電圧Ｖｔとを最適化した場合と、電源電圧のみを最適化した場合とのトータルパワーを比較を示したグラフを示す図である。
【図７】半導体回路の領域分割の一例を示す図である。
【図８】領域分割された１つの領域の内部構成を示す図である。
【図９】１つの半導体回路の内部構成の一例を示す図である。
【図１０】本発明の実施の形態のＶｔ制御回路の構成例を示す図である。
【図１１】同実施形態のＶｄｄ制御回路の構成例を示す図である。
【図１２】同Ｖｄｄ制御回路の内部に備える遅延モニター回路の内部構成例を示す図である。
【図１３】同遅延モニター回路の他の内部構成例を示す図である。
【図１４】２種の遅延モニター回路を備えた場合の選択回路の構成例を示す図である。
【図１５】本発明の実施の形態のＶｄｄ制御回路の他の構成例を示す図である。
【図１６】同Ｖｄｄ制御回路の内部に備えるＩｄｓモニター回路の内部構成例を示す図である。
【図１７】同Ｉｄｓモニター回路の他の内部構成例を示す図である。
【図１８】同Ｖｄｄ制御回路の更に他の構成例を示す図である。
【図１９】本発明の実施形態の半導体集積回路において、高閾値領域と低閾値領域との区分を示す図である。
【符号の説明】
【００７６】
１                                半導体集積回路
２−１〜２−３                    動作確率に応じて領域分割された１つの回路領域
３                                半導体回路
３．１ｐ−１〜３．１ｐ−２      ｐＭＯＳトランジスタ
３．１ｎ−１〜３．１ｎ−２      ｐＭＯＳトランジスタ
４                                Ｖｔ制御回路（閾値電圧制御回路）
４．１ｐ                        ｐＭＯＳダイオード
４．２ｐ                        オペアンプ
４．３ｐ                        定電流源
４．１ｎ                        ｎＭＯＳダイオード
４．２ｎ                        オペアンプ
４．３ｎ                        定電流源
５                                Ｖｄｄ制御回路（電源電圧制御回路）
５．１                          電源回路
５．２、５．２ａ、５．２ｂ      遅延モニター回路
５．３                          比較判定回路
５．４                          Ｉｄｓモニター回路
５．４．１ｎ                  ｎＭＯＳダイオード
５．４．１ｐ                  ｐＭＯＳダイオード
５．４．２ｎ                  定電流源
５．４．２ｎｐ                定電流源
５．５                          ＬＵＴ（Look Up Table）回路
５．６                          温度検知回路
７                              セレクタ
８ａ〜８ｅ、９ａ〜９ｄ          半導体回路
１０                            高閾値領域
１１                            低閾値領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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