(57)【要約】【課題】同期整流回路を備える複合共振形コンバータとして、高い電力変換効率を得ることと、回路の簡易化による回路規模の縮小、及び低コスト化を図ることとの両立を図る。【解決手段】複合共振形コンバータの二次側に巻線電圧検出方式の同期整流回路を備える。そして、絶縁コンバータトランスＰＩＴのギャップ長を1.5mm程度として結合係数を0.8程度にまで低下させると共に、二次巻線の１ターン（Ｔ）あたりの誘起電圧レベルが2V/Tとなるように一次巻線Ｎ1、二次巻線Ｎ2A，Ｎ2Bのターン数を設定する。これにより、絶縁コンバータトランスＰＩＴのコアの磁束密度が一定以下となることで、重負荷の条件でも二次側整流電流を連続モードとすることができる。さらに、この際、二次側の整流電流経路に対して低インダクタンスのインダクタを挿入すれば、このインダクタの逆起電力により整流電流に生じる逆電流が抑圧され、無効電力のさらなる低減が図られる。【選択図】図１
2005073372.tif 000002
【特許請求の範囲】
【請求項１】
入力された直流入力電圧を断続するようにしてスイッチングを行うスイッチング素子を備えて形成されるスイッチング手段と、
上記スイッチング素子をスイッチング駆動する駆動手段と、
上記スイッチング手段のスイッチング出力を一次側から二次側に伝送するものであり、一次側に一次巻線と、二次側にそれぞれセンタータップの施された複数の二次巻線が巻装される絶縁コンバータトランスと、
少なくとも、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分と、自己のキャパシタンスとによって上記スイッチング手段の動作を共振形とするための一次側共振回路を形成するようにして、一次側の所定の部位に接続される一次側共振コンデンサと、
上記スイッチング手段を形成するスイッチング素子のうち、少なくとも一方のスイッチング素子に対して並列に接続される部分共振コンデンサのキャパシタンスと、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分によって形成され、上記スイッチング手段を形成するスイッチング素子のターンオフ期間に部分電圧共振動作を行う一次側部分電圧共振回路と、
上記絶縁コンバータトランスの上記二次巻線に誘起される交番電圧を全波整流して二次側平滑コンデンサに整流電流を充電することで、上記二次側平滑コンデンサの両端電圧として二次側直流出力電圧を得るようにされた同期整流回路と、を備えるものとされ、
上記絶縁コンバータトランスの磁束密度は、上記二次側直流電圧に接続される負荷条件の変動にかかわらず、上記全波整流動作により同期整流回路に流れる二次側整流電流が連続モードとなるようにして、所定以下となるように設定されると共に、
上記同期整流回路は、
上記絶縁コンバータトランスにおける複数の二次巻線のそれぞれにおける、センタータップしていない側の一方の端部と二次側アースとの間に直列接続される第１の電界効果トランジスタと、
上記複数の二次巻線のそれぞれにおける、センタータップしていない側の他方の端部と二次側アースとの間に直列接続される第２の電界効果トランジスタと、
上記第１の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第１の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第１の駆動回路と、
上記第２の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第２の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第２の駆動回路と、
さらに、上記複数の二次巻線の各々のセンタータップと、上記平滑コンデンサの正極端子との間に、それぞれ直列に挿入された所要のインダクタンスによる第１のインダクタ素子を備える、
ことを特徴とするスイッチング電源回路。
【請求項２】
上記同期整流回路において、上記第１のインダクタ素子を省略すると共に、
上記複数の二次巻線のそれぞれにおける、センタータップしていない側の一方の各端部と上記第１の電界効果トランジスタとの間、及び上記複数の二次巻線のそれぞれにおけるセンタータップしていない側の他方の各端部と第２の電界効果トランジスタとの間に、それぞれ所要のインダクタンスによる第２のインダクタ素子を直列に挿入するようにした、
ことを特徴とする請求項１に記載のスイッチング電源回路。
【請求項３】
上記絶縁コンバータトランスの磁束密度を一定以下とするために、絶縁コンバータトランスに形成するギャップ長を所定以上とすることで、一次側と二次側の結合係数を所定以下に設定している、
ことを特徴とする請求項１に記載のスイッチング電源回路。
【請求項４】
上記絶縁コンバータトランスの磁束密度を一定以下とするために、上記二次巻線における１ターンあたりの誘起電圧レベルが所要以下となるように、上記一次巻線と、上記二次巻線のターン数を設定している、
ことを特徴とする請求項１に記載のスイッチング電源回路。
【請求項５】
上記二次側直流出力電圧のレベルに応じて、上記スイッチング手段のスイッチング周波数を可変制御することで、上記二次側直流出力電圧についての定電圧制御を行うようにされた定電圧制御手段をさらに備える、
ことを特徴とする請求項１に記載のスイッチング電源回路。
【請求項６】
上記第１のインダクタ素子または上記第２のインダクタ素子は、上記絶縁コンバータトランスのピン端子としてのリード線を挿通する筒形状の磁性体により形成される、
ことを特徴とする請求項１に記載のスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子機器の電源として備えられるスイッチング電源回路に関する。
【背景技術】
【０００２】
スイッチング電源回路として、例えばフライバックコンバータやフォワードコンバータなどの形式のスイッチングコンバータを採用したものが広く知られている。これらのスイッチングコンバータはスイッチング動作波形が矩形波状であることから、スイッチングノイズの抑制には限界がある。また、その動作特性上、電力変換効率の向上にも限界があることがわかっている。
そこで、共振形コンバータによるスイッチング電源回路が各種提案され、実用化されている。共振形コンバータは容易に高電力変換効率が得られると共に、スイッチング動作波形が正弦波状となることで低ノイズが実現される。また、比較的少数の部品点数により構成することができるというメリットも有している。
【０００３】
図８の回路図は、従来としての、共振形コンバータを備えるスイッチング電源回路の一例を示している。この図に示す電源回路は、他励式による電流共振形コンバータに対して部分電圧共振回路が組み合わされている。
【０００４】
この図に示す電源回路においては、先ず、商用交流電源ＡＣに対して、ブリッジ整流回路Ｄｉ及び１本の平滑コンデンサＣｉから成る全波整流平滑回路が備えられる。そして、これらブリッジ整流回路Ｄｉ及び平滑コンデンサＣｉの全波整流動作によって、平滑コンデンサＣｉの両端には整流平滑電圧Ｅｉ（直流入力電圧）が得られることになる。この整流平滑電圧Ｅｉは、交流入力電圧ＶACの等倍に対応したレベルとなる。
【０００５】
上記直流入力電圧を入力してスイッチングする電流共振形コンバータとしては、図示するようにして、ＭＯＳ−ＦＥＴによる２本のスイッチング素子Ｑ1，Ｑ2をハーフブリッジ結合により接続している。スイッチング素子Ｑ1，Ｑ2の各ドレイン−ソース間に対しては、図示する方向により、それぞれボディダイオードによるダンパーダイオードＤD1，ＤD2が並列に接続される。
【０００６】
また、スイッチング素子Ｑ2のドレイン−ソース間に対しては、部分共振コンデンサＣｐが並列に接続される。この部分共振コンデンサＣｐのキャパシタンスと一次巻線Ｎ1のリーケージインダクタンスＬ１によっては並列共振回路（部分電圧共振回路）を形成する。そして、スイッチング素子Ｑ1，Ｑ2のターンオフ時にのみ電圧共振する、部分電圧共振動作が得られるようになっている。
【０００７】
この電源回路においては、スイッチング素子Ｑ1，Ｑ2をスイッチング駆動するために、例えば汎用のＩＣによる発振・ドライブ回路２が設けられる。この発振・ドライブ回路２は、発振回路、駆動回路回路を有している。そして、発振回路及び駆動回路によって、所要の周波数によるドライブ信号（ゲート電圧）をスイッチング素子Ｑ1，Ｑ2の各ゲートに対して印加する。これにより、スイッチング素子Ｑ1，Ｑ2は、所要のスイッチング周波数により交互にオン／オフするようにしてスイッチング動作を行う。
【０００８】
絶縁コンバータトランスＰＩＴはスイッチング素子Ｑ1 、Ｑ2のスイッチング出力を二次側に伝送する。この絶縁トランスＰＩＴの一次巻線Ｎ１の一端は、一次側並列共振コンデンサＣ1の直列接続を介して、スイッチング素子Ｑ1のソースとスイッチング素子Ｑ2のドレインとの接続点（スイッチング出力点）に接続されることで、スイッチング出力が伝達されるようになっている。
また、一次巻線Ｎ1の他端は、一次側アースに接続される。
ここで、上記直列共振コンデンサＣ1のキャパシタンスと、一次巻線Ｎ1を含む絶縁コンバータトランスＰＩＴのリーケージインダクタンスＬ1によっては、一次側スイッチングコンバータの動作を電流共振形とするための一次側直列共振回路を形成する。
【０００９】
上記説明によると、この図に示す一次側スイッチングコンバータとしては、一次側直列共振回路（Ｌ1−Ｃ1）による電流共振形としての動作と、前述した部分電圧共振回路（Ｃｐ//Ｌ1）とによる部分電圧共振動作とが得られることになる。
つまり、この図に示す電源回路は、一次側スイッチングコンバータを共振形とするための共振回路に対して、他の共振回路とが組み合わされた形式を採っていることになる。本明細書では、このようなスイッチングコンバータについて、複合共振形コンバータということにする。
【００１０】
ここでの図示による説明は省略するが、絶縁コンバータトランスＰＩＴの構造としては、例えばフェライト材によるＥ型コアを組み合わせたＥＥ型コアを備える。そして、一次側と二次側とで巻装部位を分割したうえで、一次巻線Ｎ1と、次に説明する二次巻線（Ｎ2A，Ｎ2B）を、ＥＥ型コアの中央磁脚に対して、巻装している。
【００１１】
絶縁コンバータトランスＰＩＴの二次巻線としては、センタータップが施されたことで２つに分割された二次巻線Ｎ2A，Ｎ2Bが巻装されている。これらの二次巻線Ｎ2A，Ｎ2Bには、一次巻線Ｎ1に伝達されたスイッチング出力に応じた交番電圧が励起される。
【００１２】
この場合、上記二次巻線Ｎ2A，Ｎ2Bのセンタータップは二次側アースに対して接続される。そして、この二次巻線Ｎ2A，Ｎ2Bに対して、図示するようにして整流ダイオードＤO1，ＤO2、及び平滑コンデンサＣOから成る全波整流回路を接続する。これにより、平滑コンデンサＣOの両端電圧として二次側直流出力電圧ＥOが得られる。この二次側直流出力電圧ＥOは、図示しない負荷側に供給されるとともに、次に説明する制御回路１のための検出電圧としても分岐して入力される。
【００１３】
制御回路１は、二次側直流出力電圧ＥOのレベル変化に応じた検出出力を発振・ドライブ回路２に供給する。発振・ドライブ回路２では、入力された制御回路１の検出出力に応じてスイッチング周波数が可変されるようにして、スイッチング素子Ｑ1，Ｑ2を駆動する。このようにしてスイッチング素子Ｑ1，Ｑ2のスイッチング周波数が可変されることで、二次側直流出力電圧のレベルが安定化されることになる。
【００１４】
この図に示す回路構成による電源回路として、低電圧大電流としての負荷条件に対応させた場合の動作波形を、図９に示す。図９に示す動作波形は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗの条件で測定を行って得られたものである。また、ここでの低電圧大電流の状態としては、二次側直流電圧Ｅo＝５Ｖで、一次側スイッチングコンバータのスイッチング電流である一次側直列共振電流Ｉo＝２５Ａとなる状態である。
【００１５】
また、図９に示す動作波形による実験結果を得るのにあたっては、次のような条件と、電源回路における部品素子等の選定を行っている。
先ず、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルが、５Ｖ／Ｔとなるようして、二次巻線Ｎ2A，Ｎ2B及び一次巻線Ｎ1のターン数を設定することとして、具体的には、二次巻線Ｎ2A＝Ｎ2B＝１Ｔ、一次巻線Ｎ1＝３０Ｔとしている。
そして、絶縁コンバータトランスＰＩＴのＥＥ型コアの中央磁脚に対しては1.0mm程度のギャップを形成するようにしている。これによって、一次巻線Ｎ1と二次巻線Ｎ2A，Ｎ2Bとで、０．８５程度の結合係数を得るようにしている。
また、一次側直列共振コンデンサＣ１＝０．０６８μＦ、部分電圧共振コンデンサＣｐ＝３３０ｐＦを選定し、整流ダイオードＤo1，Ｄo2には、５０Ａ／４０Ｖのショットキーダイオードを選定している。
【００１６】
図９に示す波形図において、スイッチング素子Ｑ2の両端電圧Ｖ１は、スイッチング素子Ｑ2のオン／オフ状態に対応している。つまり、スイッチング素子Ｑ2がオンとなる期間Ｔ２では０レベルで、オフとなる期間Ｔ１では所定レベルでクランプされた矩形波となる。そして、スイッチング素子Ｑ2//ダンパーダイオードＤD2に流れるスイッチング電流ＩDS2としては、期間Ｔ２に示されるように、ターンオン時においては、ダンパーダイオードＤD2を流れることで負極性となり、これが反転して正極性によりスイッチング素子Ｑ2のドレイン→ソースを流れ、期間Ｔ１でオフとなって０レベルとなる波形が得られる。
また、スイッチング素子Ｑ1は、上記スイッチング素子Ｑ2に対して交互にオン／オフするようにしてスイッチングを行う。このため、スイッチング素子Ｑ1//ダンパーダイオードＤD1に流れるスイッチング電流ＩDS1は、スイッチング電流ＩDS2に対して１８０°位相がシフトした波形となっている。
【００１７】
そして、スイッチング素子Ｑ1,Ｑ2のスイッチング出力点と一次側アース間に接続される一次側直列共振回路（Ｃ1−Ｌ1）に流れる一次側直列共振電流Ｉｏは、スイッチング電流ＩDS1とスイッチング電流ＩDS2との合成波形に対応する、一次側直列共振回路（Ｃ1−Ｌ1）の共振電流としての正弦波成分と、一次巻線Ｎ1の励磁インダクタンスにより発生する鋸歯状波成分とが合成された波形となる。
【００１８】
そして、このときの測定条件である、負荷電力Ｐｏ＝１００Ｗは、図８に示す電源回路が対応する負荷条件としては、最大に近い重負荷の条件となるのであるが、このようにして対応負荷電力範囲において重負荷の傾向となる条件では、二次側の整流電流は不連続モードとなる。
つまり、二次巻線Ｎ2Aに発生する二次巻線電圧Ｖ2は、図９に示すようにして、一次側直列共振電流Ｉｏが正弦波状で流れる期間のみ、所定の絶対値レベルでクランプされる波形が生じ、その間の一次側直列共振電流Ｉｏとして励磁インダクタンスによる鋸歯状波成分が流れる期間は０レベルとなる。二次巻線Ｎ2Bには、二次巻線電圧Ｖ2を反転させた波形が発生する。
このために、整流ダイオードＤo1を流れる整流電流Ｉ1と、整流ダイオードＤo2を流れる整流電流Ｉ2は、それぞれ、一次側直列共振電流Ｉｏが正弦波状で流れる期間ＤON1、ＤON2においてのみ流れ、これ以外の期間においては共に流れない。つまり、二次側の整流電流は不連続で平滑コンデンサに流入している。
【００１９】
ショットキーダイオードである整流ダイオードＤo1，Ｄo2の順方向電圧降下は０．６Ｖであり、上記したような二次側の動作では、図示もしているように、整流電流Ｉ1，Ｉ2は３５Ａｐという相応に高いレベルとなるので、これらの整流ダイオード素子による導通損が顕著となって電力損失が大きくなる。実際の測定結果として、直流入力電圧（整流平滑電圧Ｅｉ）＝１００ＶのときのDC→DC電力変換効率は８２％程度にとどまる。
【００２０】
そこで、二次側における整流電流の導通損を低減する技術として、低オン抵抗のＭＯＳ−ＦＥＴにより整流を行うようにした、同期整流回路が知られている。このような同期整流回路として、巻線電圧検出方式による構成を例を図１０に示す。
なお、図１０においては、絶縁コンバータトランスＰＩＴの二次側の構成のみを示している。一次側の構成は、図８と同様であるものとする。また、定電圧制御方式としても、二次側直流出力電圧Ｅoのレベルに応じて、一次側スイッチングコンバータのスイッチング周波数を可変制御するスイッチング周波数制御方式を採る。
また、この図１０に示す二次側の構成を採る電源回路としても、図８の場合と同様の低電圧大電流（ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗ、Ｅｏ＝５Ｖ、Ｉo＝２５Ａ）の条件に対応するものとされる。
【００２１】
この場合にも、二次巻線としては、同じ巻数の二次巻線Ｎ2A、Ｎ2Bの各一端はセンタータップにより接続されるが、このセンタータップ出力は、平滑コンデンサＣｏの正極端子に接続される。二次巻線Ｎ2Aの他端は、ＮチャネルのＭＯＳ−ＦＥＴＱ3のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。同様にして、二次巻線Ｎ2Bの他端も、ＮチャネルのＭＯＳ−ＦＥＴＱ4のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。つまり、この場合には、二次巻線Ｎ2A、Ｎ2Bの各整流電流経路において、ＭＯＳ−ＦＥＴＱ3，Ｑ4を負極側に直列に挿入した構造となっている。なお、ＭＯＳ−ＦＥＴＱ3，Ｑ4のドレイン−ソースに対しては、それぞれ、ボディダイオードＤD3，ＤD4が接続される。
【００２２】
そして、ＭＯＳ−ＦＥＴＱ3を駆動する駆動回路は、二次巻線Ｎ2BとＭＯＳ−ＦＥＴＱ4のドレインとの接続点とＭＯＳ−ＦＥＴＱ3のゲートの間に、ゲート抵抗Ｒg1を接続すると共に、ＭＯＳ−ＦＥＴＱ3のゲートと二次側アースとの間に抵抗Ｒ11を接続して形成される。
同様に、ＭＯＳ−ＦＥＴＱ4を駆動する駆動回路は、二次巻線Ｎ2AとＭＯＳ−ＦＥＴＱ3のドレインとの接続点とＭＯＳ−ＦＥＴＱ4のゲートの間に、ゲート抵抗Ｒg2を接続すると共に、ＭＯＳ−ＦＥＴＱ4のゲートと二次側アースとの間に抵抗Ｒ12を接続して形成される。
【００２３】
ＭＯＳ−ＦＥＴは、ゲートにオン電圧を印加すると、ドレイン−ソース間は、単なる抵抗体と等価となるので、電流は双方向に流れる。これを二次側の整流素子として機能させようとすれば、平滑コンデンサＣｏの正極端子に充電する方向のみに電流を流さなければならない。これとは逆方向に電流が流れると、平滑コンデンサＣｏから絶縁コンバータトランスＰＩＴ側に放電電流が流れて、負荷側に有効に電力を伝達することができなくなる。また、逆電流によるＭＯＳ−ＦＥＴの発熱、ノイズなどが生じて、一次側におけるスイッチング損失も招く。
上記した駆動回路は、二次巻線の電圧を検出することに基づいて、平滑コンデンサＣｏの正極端子に充電する方向にのみ電流が流れるように、ＭＯＳ−ＦＥＴＱ3，Ｑ4をスイッチング駆動するための回路である。
【００２４】
図１１の波形図は、上記図１０に示す二次側の構成を採る電源回路（一次側は図８と同様）として、負荷電力Ｐｏ＝１００Ｗ時の動作を示している。前述もしたように、この場合における負荷電力Ｐｏ＝１００Ｗは、ほぼ最大負荷の条件となる。
この図において、スイッチング素子Ｑ2の両端電圧Ｖ1と、これに応じた二次巻線Ｎ2A−Ｎ2Bの両端に得られる二次巻線電圧Ｖ2は、図９と同様のタイミングとなっているものである。なお、図１１に示す二次巻線電圧Ｖ2は、二次巻線Ｎ2Aとゲート抵抗Ｒｇ2との接続点側からみた場合の極性となっており、二次巻線Ｎ2Bとゲート抵抗Ｒｇ1との接続点側からみた場合には逆極性となる。
ＭＯＳ−ＦＥＴＱ4の駆動回路は、この図に示す極性の二次巻線電圧Ｖ2が負極性の所定レベルでクランプされる期間に至ると、ＭＯＳ−ＦＥＴＱ4のゲートに対して、ゲート抵抗Ｒg2と抵抗Ｒ12とにより設定されるレベルのオン電圧を印加するように動作することになる。
同様にして、ＭＯＳ−ＦＥＴＱ3の駆動回路（ゲート抵抗Ｒg1，抵抗Ｒ11）は、この図とは反転した極性の二次巻線電圧（Ｖ2）が負極性の所定レベルでクランプされる期間に至ると、ＭＯＳ−ＦＥＴＱ3のゲートに対してオン電圧を印加するように動作することになる。
【００２５】
これにより、ＭＯＳ−ＦＥＴＱ3，Ｑ4には、それぞれ、図示するようにして、期間ＤON1，ＤON2において、正極性の整流電流Ｉ1，Ｉ2が流れる。図示する二次巻線電圧Ｖ2が正／負でクランプされる期間に流れる整流電流Ｉ1，Ｉ2は、図８の回路の場合（図９の波形図の整流電流Ｉ1,Ｉ2）と同様に、３５Ａｐである。しかしながら、ＭＯＳ−ＦＥＴＱ3，Ｑ4は低オン抵抗であり、ショットキーダイオードによる整流ダイオードＤo1，Ｄo2と比較すれば、整流電流の導通損は著しく低いものとすることができる。また、駆動回路が抵抗素子のみから成ることからも理解されるように、巻線電圧検出方式は、駆動回路系が簡単な構成であることもメリットとなっている。
【００２６】
しかしながら、この図１１に対応する場合のような重負荷（負荷電力Ｐｏ＝１００Ｗ）とされる条件では、この電源回路も二次側整流電流は不連続モードとなる。これは、図１１においても期間ＤON1，ＤON2が不連続であることにより示されている。
この不連続モードでは、整流電流Ｉ1，Ｉ2として、平滑コンデンサＣｏへの充電電流が０レベルになったとしても、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1には同じ方向に電流が流れている。これは、先の図９の波形図において、期間ＤON1，ＤON2以外の期間において、一次側直列共振電流Ｉｏとして、一次巻線Ｎ1の励磁インダクタンス成分がその直前タイミングと同じ極性で流れていることを指している。このために、実際としては、二次巻線Ｎ2A，Ｎ2Bに誘起される電圧の極性が反転しないために、その間、ＭＯＳ−ＦＥＴＱ3、Ｑ4は完全にオフにならずにオン状態を維持する。これにより、図示するようにして、期間ＤON1，ＤON2以外では、整流電流Ｉ1，Ｉ2として逆方向の電流が流れてしまう。この期間ＤON1，ＤON2以外における逆方向の整流電流Ｉ1，Ｉ2は、無効電力を生じさせるが、このときの整流電流Ｉ1，Ｉ2のレベルは、８Ａｐと比較的高いために、その無効電力量も相応に大きなものとなる。
このように、同期整流回路として巻線電圧検出方式を採る場合、整流電流の導通損は低減されるものの、上記のようにして無効電力が発生するために、全体として電力変換効率の有効な向上は図ることが難しいというのが現状である。
【００２７】
図１２の波形図は、図１０に示した二次側の構成を採る電源回路についての軽負荷とされる条件での動作を示している。
図１０に示す電源回路の実際としても、先に図８に示した電源回路の構成として説明したようにスイッチング周波数制御による定電圧制御を行うが、軽負荷の条件となって二次側直流出力電圧が上昇すると、スイッチング周波数を高くするようにして二次側直流出力電圧を低下させ、これにより安定化を図るように動作する。
そして、このような軽負荷の状態では、図１２に示すスイッチング素子Ｑ2の両端電圧Ｖ1に対して、二次側巻線電圧Ｖ2はほぼ同じタイミングで反転するようになり、これに応じて、二次側の整流電流Ｉ1、Ｉ2としては、期間ＤON1，ＤON2との間に休止期間が無く平滑コンデンサＣｏに連続して充電されるようにして流れる。つまり、連続モードとなる。このときには、上記図１４の重負荷時の動作として示したような逆方向の整流電流Ｉ1、Ｉ2が流れる期間は存在しなくなって、これに応じた無効電力も生じていない。
このように、二次側整流回路系を巻線電圧検出方式による同期整流回路に置き換えた構成の電源回路も、重負荷時における電力変換効率の低下が依然として問題となる。
【００２８】
そこで、上記図１１に示されるような、逆方向の整流電流による無効電力の発生の問題を解消する技術としては、整流電流検出方式による同期整流回路が知られている。この整流電流検出方式は、平滑コンデンサＣｏに充電される整流電流が０レベルになる前にＭＯＳ−ＦＥＴをオフさせる技術である。
この整流電流検出方式による同期整流回路の構成例を、図１３に示す。なお、この図においては、説明を簡単なものとするために、半波整流による構成を示している。
【００２９】
整流電流検出方式としては、二次巻線Ｎ2に流れる電流を検出するためにカレントトランスＴＲを設ける。カレントトランスの一次巻線Ｎａは、二次巻線Ｎ2の端部と、ＭＯＳ−ＦＥＴＱ4のドレインと接続される。ＭＯＳ−ＦＥＴＱ4のソースは、平滑コンデンサＣｏの負極端子に接続している。
カレントトランスの二次巻線Ｎｂに対しては、抵抗Ｒａが並列に接続されるとともに、相互に順電圧方向が逆となるようにして、ダイオードＤａ、Ｄｂが並列に接続されて並列接続回路を形成する。また、この並列接続回路に対して、コンパレータ２０が接続される。コンパレータ２０の反転入力には、基準電圧Ｖｒｅｆが入力される。なお、基準電圧Ｖｒｅｆとコンパレータ２０の反転入力との接続点には、上記並列接続回路においてダイオードＤａのアノードとダイオードＤｂのカソードが接続されている側の端部と接続される。また、コンパレータ２０の非反転入力には、上記並列接続回路においてダイオードＤａのカソードとダイオードＤｂのアノードが接続されている側の端部が接続される。
この場合、コンパレータ２０の出力は、バッファ２１により増幅されてＭＯＳ−ＦＥＴＱ4のゲートに印加されるようになっている。
【００３０】
上記図１３に示す構成による回路の動作を、図１４に示す。
二次巻線Ｎ2に誘起される電圧が、平滑コンデンサＣｏの両端電圧（Ｅｏ）よりも大きくなると、先ず、ＭＯＳ−ＦＥＴＱ4のボディダイオードのアノード→カソードの方向により、平滑コンデンサＣｏへ充電するようにして整流電流Ｉｄが流れ始める。この整流電流Ｉｄは、カレントトランスの一次巻線Ｎａに流れるので、カレントトランスの二次巻線Ｎｂには、一次巻線Ｎａに流れる整流電流Ｉｄに応じた電圧Ｖｎｂが誘起される。コンパレータ２０では、基準電圧Ｖｒｅｆと電圧Ｖｎｂとを比較して、電圧Ｖｎｂが基準電圧Ｖｒｅｆを越えるとＨレベルを出力する。このＨレベルの出力がバッファ２１からオン電圧としてＭＯＳ−ＦＥＴＱ4のゲートに対して印加され、ＭＯＳ−ＦＥＴＱ4をオンさせる。これにより、整流電流ＩｄがＭＯＳ−ＦＥＴＱ4のドレイン→ソース方向により流れることになる。図１４では、正極性により流れる整流電流Ｉｄとして示されている。
【００３１】
そして時間経過に応じて整流電流Ｉｄのレベルが低下し、これに応じて、電圧Ｖｎｂが基準電圧Ｖｒｅｆよりも低くなると、コンパレータ２０は出力を反転させる。この反転出力がバッファ２１を介して出力されることで、ＭＯＳ−ＦＥＴＱ4のゲート容量を放電させて、ＭＯＳ−ＦＥＴＱ4をオフとする。なお、この時点で、残りの整流電流ＩｄはボディダイオードＤD4を経由して短時間のうちに流れる。
【００３２】
このような動作とされることで、ＭＯＳ−ＦＥＴＱ4は、整流電流Ｉｄが０レベルとなる前のタイミングでオフされることになる。これにより、図１１に示したように、整流電流が不連続となる期間において、ＭＯＳ−ＦＥＴに逆方向電流が流れることが無くなって無効電力が生じなくなり、その分の電力変換効率は高くなる。
例えば、図８に示した電源回路の二次側の構成を、上記図１３に示した構成に基づく、全波整流の整流電流検出方式による同期整流回路とした場合のDC→DC電力変換効率としては、先の図９、図１１などと同様の条件の下で測定したところ、９０％程度にまで向上するという測定結果が得られた。
【００３３】
【特許文献１】特開２００３−１１１４０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００３４】
しかしながら、上記した整流電流検出方式の同期整流回路では、図１３からも分かるように、１つのＭＯＳ−ＦＥＴに対応して、少なくとも１組のカレントトランスと、このカレントトランスの出力によりＭＯＳ−ＦＥＴを駆動するための比較的複雑な駆動回路系が必要となる。これにより、回路構成が複雑になり、これが製造能率の低下、コストアップ、回路基板サイズの拡大などにつながるという不都合が生じることになる。
特に、図１３に示した一次側のスイッチングコンバータの構成を基本として整流電流検出方式の同期整流回路を二次側に備えることとした場合、二次側には全波整流回路を備える必要がある。従って、上記したカレントトランス及び駆動回路系は、ＭＯＳ−ＦＥＴＱ3，Ｑ4ごとに対応して２組必要とされることになり、上記した問題がさらに大きくなる。
このようにして、巻線電圧検出方式と整流電流検出方式とでは、巻線電圧検出方式のほうが、無効電力により電力変換効率の面で不利ではあるが、回路構成が簡略であるのに対して、整流電流検出方式のほうは、無効電力が生じないので電力変換効率の面では有利であるが、回路構成が複雑になる、というトレードオフの関係にある。
従って、同期整流回路を備える電源回路としては、できるだけ簡略な回路構成でありながら、かつ、無効電力による損失増加が解消されるような構成を採ることが求められている、ということになる。
【課題を解決するための手段】
【００３５】
そこで、本発明では以上のような問題点に鑑み、スイッチング電源回路として以下のように構成することとした。
すなわち、先ず、入力された直流入力電圧を断続するようにしてスイッチングを行うスイッチング素子を備えて形成されるスイッチング手段と、上記スイッチング素子をスイッチング駆動する駆動手段とを備える。
そして、上記スイッチング手段のスイッチング出力を一次側から二次側に伝送するものであり、一次側に一次巻線と、二次側にそれぞれセンタータップの施された複数の二次巻線が巻装される絶縁コンバータトランスを備える。
さらに、少なくとも、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分と、自己のキャパシタンスとによって上記スイッチング手段の動作を共振形とするための一次側共振回路を形成するようにして、一次側の所定の部位に接続される一次側共振コンデンサと、上記スイッチング手段を形成するスイッチング素子のうち、少なくとも一方のスイッチング素子に対して並列に接続される部分共振コンデンサのキャパシタンスと、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分によって形成され、上記スイッチング手段を形成するスイッチング素子のターンオフ期間に部分電圧共振動作を行う一次側部分電圧共振回路を備えるようにし、また、上記絶縁コンバータトランスの上記二次巻線に誘起される交番電圧を全波整流して二次側平滑コンデンサに整流電流を充電することで、上記二次側平滑コンデンサの両端電圧として二次側直流出力電圧を得るようにされた同期整流回路を備えるようにする。
その上で、先ずは上記絶縁コンバータトランスの磁束密度として、上記二次側直流電圧に接続される負荷条件の変動にかかわらず、上記全波整流動作により同期整流回路に流れる二次側整流電流が連続モードとなるようにして、所定以下となるように設定する。
さらに、上記同期整流回路としては、
先ず上記絶縁コンバータトランスにおける複数の二次巻線のそれぞれにおける、センタータップしていない側の一方の端部と二次側アースとの間に直列接続される第１の電界効果トランジスタと、上記複数の二次巻線のそれぞれにおける、センタータップしていない側の他方の端部と二次側アースとの間に直列接続される第２の電界効果トランジスタとを備えるようにする。
そして、上記第１の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第１の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第１の駆動回路と、上記第２の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第２の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第２の駆動回路とを備える。
その上で、上記複数の二次巻線の各々のセンタータップと、上記平滑コンデンサの正極端子との間に、それぞれ直列に挿入された所要のインダクタンスによる第１のインダクタ素子を備えるようにした。
【００３６】
上記構成によるスイッチング電源回路において、一次側スイッチングコンバータとしては、共振形コンバータに対して部分電圧共振回路が組み合わされた複合共振形コンバータとしての構成を採り、二次側においては、巻線電圧検出方式による全波整流の同期整流回路を備える。
そして、絶縁コンバータトランスの磁束密度が所定以下となるようにしていることで、負荷変動にかかわらず、二次側整流電流が常に連続モードとなるようにしている。二次側整流電流が連続モードとなれば、巻線電圧検出方式による同期整流回路において問題となる、二次側整流電流の不連続期間において整流電流に逆方向電流が生じることに依る無効電力を低減することができる。
その上で、上記のようにして複数の二次巻線の各々のセンタータップと、上記平滑コンデンサとのそれぞれの間には、所要のインダクタンスによる第１のインダクタ素子が直列に挿入される。この第１のインダクタ素子によっては、そこに電流が流れる際の逆起電力により整流電流に生じる逆方向電流が抑圧される。つまり、これによって、上記逆方向電流が流れることによる無効電力についての、さらなる低減が図られる。
【発明の効果】
【００３７】
このことから、本発明としては、巻線電圧検出方式の同期整流回路を備えながらも、二次側整流電流の不連続期間に対応した無効電力は生じないこととなり、例えば、整流電流検出方式による同期整流回路を備えた場合と同等程度にまで電力変換効率を向上させることができる。そして、なおかつ、同期整流回路の回路構成自体は巻線電圧検出方式であることで、整流電流検出方式よりも簡易な構成を採ることができる。
つまり、本発明によっては、同期整流回路を備える複合共振形コンバータとして、高い電力変換効率を得ることと、回路の簡易化による回路規模の縮小、及び低コスト化を図ることとの両立が図られるものであり、特に、低電圧大電流とされるような条件に電源回路を使用する場合に有利となるものである。
【発明を実施するための最良の形態】
【００３８】
図１は、本発明における第１の実施の形態としてのスイッチング電源回路の構成例を示している。この図に示す電源回路は、一次側の基本構成として、他励式によるハーフブリッジ結合方式による電流共振形コンバータに対して部分電圧共振回路が組み合わされた構成を採る。
【００３９】
この図に示す電源回路においては、先ず、商用交流電源ＡＣに対し、フィルタコンデンサＣL、ＣL、及びコモンモードチョークコイルＣＭＣによるノイズフィルタが形成されている。
そして、このようなノイズフィルタの後段に対しては、図のように整流ダイオードＤA，ＤBから成る整流回路部Ｄｉと、２本の平滑コンデンサＣｉ1，Ｃｉ2とから成る倍電圧整流回路が備えられる。この倍電圧整流回路によっては、平滑コンデンサＣｉ1−Ｃｉ2の両端電圧として、交流入力電圧ＶACの２倍に対応したレベル整流平滑電圧Ｅｉ（直流入力電圧）が生成される。
【００４０】
この図に示す電源回路のように、負荷が比較的大きな電流を必要とする条件では、一次側スイッチングコンバータ側の回路に流れる電流レベルも増加する。これにより、スイッチング損失などが増加して電力変換効率が低下する。そこで、このようにして、直流入力電圧を生成する整流回路系について倍電圧整流回路とすることで、例えば通常の全波整流により交流入力電圧ＶACの等倍に対応するレベルの整流平滑電圧Ｅｉを供給する場合と比較して、一次側スイッチングコンバータの回路内に流れる電流レベルを約１／２とすることができる。これにより、一次側スイッチングコンバータによるスイッチング損失が低減されるようにしているものである。
【００４１】
上記直流入力電圧を入力してスイッチング（断続）する電流共振形コンバータとしては、図示するようにして、ＭＯＳ−ＦＥＴによる２本のスイッチング素子Ｑ1，Ｑ2をハーフブリッジ結合により接続したスイッチング回路を備える。スイッチング素子Ｑ1，Ｑ2の各ドレイン−ソース間に対しては、ダンパーダイオードＤD1，ＤD2が並列に接続される。ダンパーダイオードＤD1のアノード、カソードは、それぞれスイッチング素子Ｑ1のソース、ドレインと接続される。同様にして、ダンパーダイオードＤD2のアノード、カソードは、それぞれスイッチング素子Ｑ2のソース、ドレインと接続される。ダンパーダイオードＤD1，ＤD2は、それぞれスイッチング素子Ｑ1，Ｑ2が備えるボディダイオードとされる。
【００４２】
また、スイッチング素子Ｑ2のドレイン−ソース間に対しては、部分共振コンデンサＣｐが並列に接続される。この部分共振コンデンサＣｐのキャパシタンスと一次巻線Ｎ1のリーケージインダクタンスＬ１によっては並列共振回路（部分電圧共振回路）を形成する。そして、スイッチング素子Ｑ1，Ｑ2のターンオフ時にのみ電圧共振する、部分電圧共振動作が得られるようになっている。
【００４３】
この電源回路においては、スイッチング素子Ｑ1，Ｑ2をスイッチング駆動するために、発振・ドライブ回路２が設けられる。この発振・ドライブ回路２は、発振回路、駆動回路を有しており、例えば汎用のＩＣを用いることができる。そして、この発振・ドライブ回路２内の発振回路及び駆動回路によって、所要の周波数によるドライブ信号（ゲート電圧）をスイッチング素子Ｑ1，Ｑ2の各ゲートに対して印加する。これにより、スイッチング素子Ｑ1，Ｑ2は、所要のスイッチング周波数により交互にオン／オフするようにしてスイッチング動作を行う。
【００４４】
絶縁コンバータトランスＰＩＴは、スイッチング素子Ｑ1 、Ｑ2のスイッチング出力を二次側に伝送するために設けられる。
この絶縁トランスＰＩＴの一次巻線Ｎ１の一方の端部は、一次側並列共振コンデンサＣ1の直列接続を介して、スイッチング素子Ｑ1のソースとスイッチング素子Ｑ2のドレインとの接続点（スイッチング出力点）に接続されることで、スイッチング出力が伝達されるようになっている。
また、一次巻線Ｎ1の他方の端部は、一次側アースに接続される。
【００４５】
ここで、絶縁コンバータトランスＰＩＴは、後述する構造により、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1に所要のリーケージインダクタンスＬ１を生じさせる。そして、直列共振コンデンサＣ1のキャパシタンスと、上記リーケージインダクタンスＬ1によっては、一次側スイッチングコンバータの動作を電流共振形とするための一次側直列共振回路を形成する。
【００４６】
上記説明によると、この図に示す一次側スイッチングコンバータとしては、一次側直列共振回路（Ｌ1−Ｃ1）による電流共振形としての動作と、前述した部分電圧共振回路（Ｃｐ//Ｌ1）とによる部分電圧共振動作とが得られることになる。
つまり、この図に示す電源回路は、一次側スイッチングコンバータを共振形とするための共振回路に対して、他の共振回路とが組み合わされた、複合共振形コンバータとしての構成を採っている。
【００４７】
絶縁コンバータトランスＰＩＴの二次巻線には一次巻線Ｎ1に伝達されたスイッチング出力に応じた交番電圧が励起される。
本実施の形態の場合、絶縁コンバータトランスＰＩＴの二次巻線としては、図のように、それぞれ上記一次巻線Ｎ１と巻方向が同極性とされた二次巻線Ｎ2A，二次巻線Ｎ2Bが備えられる。
これら二次巻線Ｎ２A、Ｎ２Bは、それぞれセンタータップが施されたことで、それぞれ図のように２つの巻線部に分割されている。ここでは、二次巻線Ｎ2Aの巻き始め端部を含む巻線部を巻線部Ｎ２A1とし、巻き終わり端部を含む巻線部は巻線部Ｎ２A2としている。また、二次巻線Ｎ２Bの巻き始め端部を含む巻線部は巻線部Ｎ２B1、巻き終わり端部を含む巻線部は巻線部Ｎ２B2とする。
【００４８】
この場合の二次巻線Ｎ2A，Ｎ2Bにおいて、上記巻線部Ｎ２A1、Ｎ２A2、Ｎ２B1、Ｎ２B2は、それぞれ同じ所定のターン数を有する。
そして、この二次巻線Ｎ2A，Ｎ2Bに対しては、整流用素子としてＮチャネルのＭＯＳ−ＦＥＴＱ3，Ｑ4を備える全波整流の同期整流回路が備えられる。これらＭＯＳ−ＦＥＴＱ3，Ｑ4は、例えば低耐圧のトレンチ構造のものを選定することで、低オン抵抗を得るようにされる。
【００４９】
上記二次巻線Ｎ2Aのセンタータップ出力は、図示するようにインダクタＬo1を介して平滑コンデンサＣｏの正極端子に接続される。同様に、上記二次巻線Ｎ2Bのセンタータップ出力は、インダクタＬo2を介して平滑コンデンサＣｏの正極端子に接続される。
そして、二次巻線Ｎ2A、Ｎ２Bの各巻き始め端部は、ＭＯＳ−ＦＥＴＱ3のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。
また、二次巻線Ｎ２A、Ｎ２Bの各巻き終わり端部は、ＭＯＳ−ＦＥＴＱ4のドレイン→ソースを介して二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。
なお、ＭＯＳ−ＦＥＴＱ3，Ｑ4のドレイン−ソースに対しては、それぞれ、ボディダイオードＤD3，ＤD4が接続される。
【００５０】
このような接続形態によれば、二次巻線Ｎ2A、Ｎ2Bの巻線部Ｎ２A1、巻線部Ｎ２B1を含む整流電流経路においては、ＭＯＳ−ＦＥＴＱ3が直列に挿入される。また、二次巻線Ｎ2A、Ｎ2Bの巻線部Ｎ２A2、巻線部Ｎ２B2を含む整流電流経路においては、ＭＯＳ−ＦＥＴＱ4が直列に挿入された構造となっている。
また、この際、上記のようにして二次巻線Ｎ２A、Ｎ２Bの各センタータップと、平滑コンデンサＣｏとの間には、それぞれインダクタＬo１、Ｌo2が直列に挿入されているものとなる。
【００５１】
そして、ＭＯＳ−ＦＥＴＱ3を駆動する駆動回路は、二次巻線Ｎ2Aの巻き終わり端部とＭＯＳ−ＦＥＴＱ3のゲートとの間に、ゲート抵抗Ｒg1を接続して形成される。
同様に、ＭＯＳ−ＦＥＴＱ4を駆動する駆動回路は、二次巻線Ｎ2Bの巻き始め端部とＭＯＳ−ＦＥＴＱ4のゲートとの間に、ゲート抵抗Ｒg2を接続して形成される。
つまりこの場合、上記ＭＯＳ−ＦＥＴＱ3は、それぞれ巻線部Ｎ２A2、巻線部Ｎ２B2に励起される交番電圧が上記ゲート抵抗Ｒg1により検出されて導通するようにされ、また、ＭＯＳ−ＦＥＴＱ4は、巻線部Ｎ２A1、巻線部Ｎ２B1に励起される交番電圧が上記ゲート抵抗Ｒg2により検出されて導通するようにされているものである。
【００５２】
ＭＯＳ−ＦＥＴは、ゲートにオン電圧を印加すると、ドレイン−ソース間は、単なる抵抗体と等価となるので、電流は双方向に流れる。これを二次側の整流素子として機能させようとすれば、平滑コンデンサＣｏの正極端子に充電する方向のみに電流を流さなければならない。これとは逆方向に電流が流れると、平滑コンデンサＣｏから絶縁コンバータトランスＰＩＴ側に放電電流が流れて、負荷側に有効に電力を伝達することができなくなる。また、逆電流によるＭＯＳ−ＦＥＴの発熱、ノイズなどが生じて、一次側におけるスイッチング損失も招く。
上記した駆動回路は、二次巻線の電圧を検出することに基づいて、平滑コンデンサＣｏの正極端子に充電する方向（つまり、この場合ではソース→ドレイン方向）の電流のみが流れるように、ＭＯＳ−ＦＥＴＱ3，Ｑ4をスイッチング駆動するための回路である。つまり、この場合における同期整流回路の回路構成としては、巻線電圧検出方式により、整流電流に同期させてＭＯＳ−ＦＥＴＱ3，Ｑ4をオン／オフ駆動する構成を採っているものである。
【００５３】
なお、この場合、ＭＯＳ−ＦＥＴＱ3、ＭＯＳ−ＦＥＴＱ4の駆動回路系を形成するとされるゲート抵抗Ｒg1、Ｒg2に対しては、それぞれ並列にショットキーダイオードＤg1、ショットキーダイオードＤg2を図示する方向により接続するようにしている。これらショットキーダイオードＤg1、Ｄg2によっては、後述するようにＭＯＳ−ＦＥＴＱ3、Ｑ4のゲート入力容量の蓄積電荷を、これらのターンオフ時に放電するための経路が形成される。
【００５４】
また、この場合、ＭＯＳ−ＦＥＴＱ4のゲート−ソース間に対しては、図のようにツェナーダイオードＤz1、ツェナーダイオードＤz2を挿入し、同様にＭＯＳ−ＦＥＴＱ４のゲート−ソース間にはツェナーダイオードＤz3、ツェナーダイオードＤz4を挿入しているが、これらのツェナーダイオードによってはＭＯＳ−ＦＥＴＱ3、Ｑ4についての過電圧保護回路が形成される。
このようなツェナーダイオードＤzとしては、ツェナー電位（ブレイクダウン電位）としてＭＯＳ−ＦＥＴＱ3、Ｑ4の耐圧レベルに応じた電位のもが選定される。これにより、ＭＯＳ−ＦＥＴＱ3、Ｑ4のゲート−ソース間電位が耐圧レベル以上に上昇するのに応じ、これらツェナーダイオードＤzが導通してＭＯＳ−ＦＥＴＱ3、Ｑ4を保護することができる。
例えば、この場合のツェナーダイオードＤzとしては、ツェナー電位＝±２０Ｖのものが選定される。また、例えばこれらツェナーダイオードＤz1、Ｄz2、及びツェナーダイオードＤz3、Ｄz4は、それぞれＭＯＳ−ＦＥＴＱ3、ＭＯＳ−ＦＥＴＱ4に対して内蔵されるようにして備えられる。
【００５５】
また、上述もしたように、この図１に示す電源回路では、二次巻線Ｎ２A、Ｎ２Bの各センタータップと、平滑コンデンサＣｏとの間に対して、それぞれインダクタＬo１、Ｌo2を直列に挿入している。
本実施の形態において、これらインダクタＬo1、Ｌo2としては、例えば０．６μＨ程度の比較的低いインダクタンスを設定するものとしている。
【００５６】
ここで、このように低いインダクタンスを得るにあたり、本実施の形態においては、上記インダクタＬo1、Ｌo2を例えば次の図２に示すようにして形成するものとしている。
図２は、プリント基板１００に実装される絶縁コンバータトランスＰＩＴの斜視図である。
図示するように、この場合のインダクタＬo1、Ｌo2としては、筒形状とされたビーズコアＲB1、ＲB2に対し、絶縁コンバータトランスＰＩＴに形成された、プリント基板１００に対して半田１０３により固着されるピン端子１０２を挿通させるようにして形成するものとしている。
後述もするように、絶縁コンバータトランスＰＩＴにおいては、一次側領域に一次巻線Ｎ１、二次側領域に二次巻線Ｎ２A、Ｎ２Bをそれぞれ捲装したボビンＢが、図示するようにコアＣＲに対して取り付けられている。
そしてこの場合、絶縁コンバータトランスＰＩＴにおける、図示する複数のピン端子１０２のうちの、上記のようにボビンＢに捲装された二次巻線Ｎ２Aのセンタータップ出力としてのピン端子１０２を挿通するようにしてビーズコアＲB1を設ける。同様に、ボビンＢに捲装された二次巻線Ｎ２Bのセンタータップ出力としてのピン端子１０２を挿通するようにして、ビーズコアＲB2を設けるようにしている。
そして、このようなビーズコアＲB1、ＲB2としては、例えばアモルファス磁性体若しくはフェライト材等の磁性体を選定する。そして、これにより、図１に示したインダクタＬo1、Ｌo2としてのインダクタンスを得るものである。
このようにして、絶縁コンバータトランスＰＩＴのピン端子１０２に対してビーズコアＲBを直接設けるようにすれば、インダクタＬoとしての部品素子を基板上に実装する必要がなく、基板の省スペース化を図ることができる。
【００５７】
説明を図１に戻す。
上述した回路構成による同期整流回路によっては、平滑コンデンサＣｏに対して全波整流により整流して得られる整流電流を充電する動作が得られる。
すなわち、二次側に励起される交番電圧の一方の半周期には、巻線部Ｎ２A1、Ｎ２B1を流れる電流がそれぞれ平滑コンデンサＣｏに対して充電される。また、交番電圧の他方の半周期には、巻線部Ｎ２A2、Ｎ２B2に流れる電流がそれぞれ平滑コンデンサＣｏに対して充電される。これによって、上記交番電圧が正／負の期間で平滑コンデンサＣｏに充電する全波整流動作が得られるものである。
そして、このような平滑コンデンサＣｏの両端電圧として、図のような二次側直流出力電圧Ｅｏが得られる。この二次側直流出力電圧Ｅｏは、図示しない負荷側に供給されるとともに、次に説明する制御回路１のための検出電圧としても分岐して入力される。
【００５８】
制御回路１は、二次側直流出力電圧Ｅｏのレベル変化に応じた検出出力を発振・ドライブ回路２に供給する。発振・ドライブ回路２では、入力された制御回路１の検出出力に応じてスイッチング周波数が可変されるようにして、スイッチング素子Ｑ1，Ｑ2を駆動する。スイッチング素子Ｑ1，Ｑ2のスイッチング周波数が可変されることで、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1から二次巻線Ｎ2A，Ｎ2B側に伝送される電力が変化するが、これにより二次側直流出力電圧Ｅｏのレベルを安定化させるように動作する。
例えば重負荷の傾向となって二次側直流出力電圧Ｅｏが低下するのに応じては、上記スイッチング周波数を高くするように制御することで、二次側直流出力電圧Ｅｏを上昇させる。これに対して、軽負荷の傾向となって二次側直流出力電圧Ｅｏが上昇するのに応じては、上記スイッチング周波数を低くするように制御することで、二次側直流出力電圧Ｅｏを低下させる。
【００５９】
本実施の形態としては、この図に示す電源回路の回路構成の下で、低電圧、大電流とされる負荷条件に対応させることとしている。ここでの低電圧大電流の状態としては、二次側直流電圧Ｅo＝５Ｖで、一次側スイッチングコンバータのスイッチング電流である一次側直列共振電流Ｉo＝２０Ａとなる状態であるとする。
【００６０】
このような条件を前提として、図１に示す電源回路としては、次のようにして各部所要の部品を構成し、また、選定している。
先ず、絶縁コンバータトランスＰＩＴについては、図３に示す構造を採ることとしている。
この図３に示すように、絶縁コンバータトランスＰＩＴは、フェライト材によるＥ型コアＣＲ１、ＣＲ２を互いの磁脚が対向するように組み合わせたＥＥ型コアを備える。
そして、一次側と二次側の巻装部について相互に独立するようにして分割した形状により、例えば樹脂などによって形成される、ボビンＢが備えられる。このボビンＢの一方の巻装部に対して一次巻線Ｎ1を巻装する。また、他方の巻装部に対して二次巻線（Ｎ2A，Ｎ2B）を巻装する。このようにして一次側巻線及び二次側巻線が巻装されたボビンＢを上記ＥＥ型コア（ＣＲ１，ＣＲ２）に取り付けることで、一次側巻線及び二次側巻線とがそれぞれ異なる巻装領域により、ＥＥ型コアの中央磁脚に巻装される状態となる。このようにして絶縁コンバータトランスＰＩＴ全体としての構造が得られる。この場合のＥＥ型コアのサイズは例えばＥＥＲ−３５としている。
【００６１】
ＥＥ型コアの中央磁脚に対しては、図のようにして、例えばギャップ長1.5mm程度のギャップＧを形成するようにしている。これによって、結合係数ｋとしては、例えばｋ＝０．８以下による疎結合の状態を得るようにしている。つまり、従来例として図８に示した電源回路の絶縁コンバータトランスＰＩＴよりも、さらに疎結合の状態としているものである。なお、ギャップＧは、Ｅ型コアＣＲ１，ＣＲ２の中央磁脚を、２本の外磁脚よりも短くすることで形成することが出来る。
【００６２】
そのうえで、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルとしても、図８に示した電源回路よりも低くなるように、一次巻線Ｎ1と二次巻線Ｎ2A，Ｎ2Bの巻線数（ターン数）を設定する。例えば、一次巻線Ｎ1＝８０Ｔ、二次巻線Ｎ2A＝Ｎ2B＝６Ｔ（巻線部Ｎ２A1＝Ｎ２A2＝Ｎ２B1＝Ｎ２B2＝３Ｔ）とすることで、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルを、２Ｖ／Ｔ以下としている。
【００６３】
このような絶縁コンバータトランスＰＩＴ及び一次巻線Ｎ1、二次巻線（Ｎ2A，Ｎ2B）の巻線数設定とすることで、絶縁コンバータトランスＰＩＴのコアにおける磁束密度が低下して、図８に示した電源回路よりも、絶縁コンバータトランスＰＩＴにおけるリーケージインダクタンスは増加する。
【００６４】
また、一次側直列共振コンデンサＣ1には、０．０１５μＦを選定した。また、二次側の同期整流回路を形成するＭＯＳ−ＦＥＴＱ3，Ｑ4については、３０Ａ／２０Ｖを選定しており、そのオン抵抗は２．５ｍΩである。
【００６５】
このような構成による図１に示す電源回路の動作波形を、図４及び図５に示す。図４は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗのときの動作を示し、図５は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝２５Ｗ時の動作を示している。図１に示す電源回路の対応負荷電力範囲において、負荷電力Ｐｏ＝１００Ｗは重負荷とされる条件であり、負荷電力Ｐｏ＝２５Ｗは軽負荷の条件となる。
【００６６】
図４に示す波形図において、スイッチング素子Ｑ2の両端電圧Ｖ１は、スイッチング素子Ｑ2のオン／オフ状態に対応している。つまり、スイッチング素子Ｑ2がオンとなる期間Ｔ２では０レベルで、オフとなる期間Ｔ１では所定レベルでクランプされた矩形波となる。そして、スイッチング素子Ｑ2//ダンパーダイオードＤD2に流れるスイッチング電流ＩDS2としては、期間Ｔ２に示されるように、ターンオン時においては、ダンパーダイオードＤD2を流れることで負極性となり、これが反転して正極性によりスイッチング素子Ｑ2のドレイン→ソースを流れ、期間Ｔ１でオフとなって０レベルとなる波形が得られる。
また、スイッチング素子Ｑ1は、上記スイッチング素子Ｑ2に対して交互にオン／オフするようにしてスイッチングを行う。このため、スイッチング素子Ｑ1//ダンパーダイオードＤD1に流れるスイッチング電流としても、図示はしていないがスイッチング電流ＩDS2に対して１８０°位相がシフトした波形となる。また、スイッチング素子Ｑ1の両端電圧としても、スイッチング素子Ｑ2の両端電圧Ｖ１に対して１８０°位相がシフトした波形となる。
【００６７】
そして、スイッチング素子Ｑ1,Ｑ2のスイッチング出力点と一次側アース間に接続される一次側直列共振回路（Ｃ1−Ｌ1）に流れる一次側直列共振電流Ｉｏは、スイッチング電流ＩDS1とスイッチング電流ＩDS2とが合成されたものとなる。これにより、図示するようにして、一次側直列共振電流Ｉｏは正弦波状となる。この波形を、図８に示した従来の電源回路の一次側直列共振電流Ｉｏの波形（図９参照）と比較すると、本実施の形態の一次側直列共振電流Ｉｏとしては、一次巻線Ｎ1の励磁インダクタンスにより発生する鋸歯状波成分がほとんど含まれていないことが分かる。これは、絶縁コンバータトランスＰＩＴの結合係数をより疎結合な状態としたことで、一次巻線Ｎ1のリーケージインダクタンスＬ１が増加した分、相対的に一次巻線Ｎ1の励磁インダクタンスが小さくなったことに依る。
【００６８】
そして、このような一次側直列共振電流Ｉｏの波形が得られるのに応じて、二次巻線Ｎ2Aの巻線部Ｎ２A1に得られる電圧Ｖ2としては、一次側直列共振電流Ｉｏの周期に応じた波形とされ、且つ二次側直流出力電圧Ｅｏに対応する絶対値レベルでクランプされた波形となる。
なお、この電圧Ｖ２としては、巻線部Ｎ２A1に得られる電位として示したが、二次巻線Ｎ２Bにおける巻線部Ｎ２B2においても同等の波形により電位が生じていることになる。またこの場合、巻線部Ｎ２A2、巻線部Ｎ２B2においても、この電圧Ｖ２と同等の電位が生じるものである。
ここで、図９に示す電圧Ｖ2と比較して分かるように、この図４に示す電圧Ｖ2は、一次側直列共振電流Ｉｏが０レベルとなるタイミングで、同様に０レベルとなる波形が得られる。つまり、この場合の電圧Ｖ２としては、ゼロクロスタイミングが一次側直列共振電流Ｉｏのゼロクロスタイミングと重なるようになっている（図中時点ｔ１、ｔ２、ｔ３参照）。
【００６９】
そして、電圧検出方式による二次側の同期整流回路では、抵抗Ｒｇ2から成る駆動回路により上記電圧Ｖ2（巻線部Ｎ２A1、Ｎ２B1）を検出し、ＭＯＳ−ＦＥＴＱ4に対してオンレベルのゲート電圧を出力する。
この場合、電圧Ｖ２としては、図示するように時点ｔ１にて正極性のピークレベルとなり、以降はそのレベルを低下させていき時点ｔ２にて０レベルとなるような波形とされている。ＭＯＳ−ＦＥＴＱ4のゲート−ソース間に生じるゲート−ソース間電圧ＶGS4は、この電圧Ｖ２が、Ｑ4のゲート−ソース間電位として定められた所定のレベルに対応したレベル以上を保つ期間（図中期間ｔ１〜ｔd1）において、オン電圧を発生させる。つまり、この期間ｔ１〜ｔd1が、ＭＯＳ−ＦＥＴＱ4のオン期間ＤON2となる。
そして、この期間ＤON2が終了する時点ｔd1から時点ｔ２までは、ＭＯＳ−ＦＥＴＱ4のデットタイムであり、このデットタイムである期間ｔd1〜ｔ２ではＱ4のボディダイオードＤD4を介して整流電流が流れる。このことは、図示するゲート−ソース間電圧ＶGS4における期間ｔd1−ｔ２の電位によっても示されている。
これによって、ＭＯＳ−ＦＥＴＱ4を介して流される整流電流Ｉ4としては、図示するように時点ｔ１〜ｔ２の期間にわたって流れるようになる。つまり、この整流電流Ｉ4としては、これら時点ｔ１、ｔ２において、一次側直列共振電流Ｉｏと０レベルになるタイミングが重なるようにされ、これによって一次側直列共振電流と連続するものとなる。
【００７０】
また、同様に抵抗Ｒｇ1から成る駆動回路では、上記電圧Ｖ2と同等とされる巻線部Ｎ２A2、Ｎ２B2に生じる電圧を検出し、ＭＯＳ−ＦＥＴＱ3に対してオンレベルのゲート電圧を出力するようにされる。
つまり、この場合、ＭＯＳ−ＦＥＴＱ3のゲート−ソース間に生じるゲート−ソース間電圧ＶGS3は、巻線部Ｎ２A2、Ｎ２B2側に生じる電圧Ｖ２がゲート−ソース間電位としての所定のレベルに対応したレベル以上を保つ期間（図中期間ｔ２〜ｔd2）において、オン電圧を発生させ、これによってこの期間ｔ２〜ｔd2がＭＯＳ−ＦＥＴＱ3のオン期間ＤON1となる。
そして、同様にこの期間ＤON1が終了する時点ｔd2から時点ｔ３までは、ＭＯＳ−ＦＥＴＱ3のデットタイムであり、この期間ｔd2〜ｔ３ではＱ3のボディダイオードＤD3を介して整流電流が流れる。
これによって、ＭＯＳ−ＦＥＴＱ3を介して流れる整流電流Ｉ3としても、図示するように一次側直列共振電流Ｉoのゼロクロスタイミングである時点ｔ２と時点ｔ３との間にわたって流れるようになり、一次側直列共振電流Ｉoと連続して流れるものとなる。
【００７１】
平滑コンデンサへの充電電流Ｉｃとしては、これら整流電流Ｉ3、Ｉ4が合成された図のような波形により流れるものとなる。つまり、整流動作としては、二次巻線Ｎ２A、Ｎ２Bに生じる電圧が正／負となる各期間で平滑コンデンサＣｏに対して充電する、全波整流動作が得られていることがわかる。
そして、前述したように、この場合の二次巻線に生じる電圧Ｖ2は、一次側直列共振電流Ｉｏが０レベルとなるのに応じ０レベルとなるから、電圧Ｖ２は一次側直列共振電流と連続するものとなる。さらに、このように電圧Ｖ２が連続することによって、上記説明のようにして整流電流Ｉ3、整流電流Ｉ4も連続することになり、従って、平滑コンデンサＣｏに対する充電電流Ｉｃも連続して流れることになる。
つまり、本実施の形態としては、重負荷とされてスイッチング周波数が低くなるようにして制御されているときにも、二次側整流電流としては連続モードが得られていることになる。なお、この場合、整流電流Ｉ3，Ｉ4としては２８Ａｐとなっており、例えば従来の図９に示した整流電流Ｉ1，Ｉ2よりも低減している。これは、例えば、同等のスイッチング周波数に対応する周期内において、整流電流の導通期間が従来よりも拡大したことに依るものである。
【００７２】
このようにして、重負荷の条件でも連続モードが得られているのは、これまでの説明から理解されるように、ギャップ長の設定により絶縁コンバータトランスＰＩＴの結合係数を０．８程度までに低下させてより疎結合の状態とし、また、例えば二次巻線の１ターンあたりの誘起電圧レベルが２Ｖ／Ｔ程度に低下するようにして一次巻線Ｎ1と二次巻線Ｎ2A（巻線部Ｎ２A1、Ｎ２A2），二次巻線Ｎ2B（巻線部Ｎ２B1、Ｎ２B2）の巻数（ターン数）設定を行い、これにより、絶縁コンバータトランスＰＩＴのコアに生じる磁束密度を所要以下にまで低下させたことにより得られるものである。
【００７３】
また、この図４において、この場合の整流電流Ｉ3、Ｉ4としては、図９に示した従来の整流電流Ｉ1、Ｉ2と比較してわかるように、逆方向電流が流されていないことがわかる。
つまり、従来において、整流電流Ｉ1、Ｉ2には８Ａｐによる逆方向電流が流れ、これが電力損失を生じさせていたが、本実施の形態ではこのような整流電流に生じていた逆方向電流が発生しないものである。
本実施の形態において、整流電流Ｉ3、Ｉ4にこのような逆方向電流が発生しないのは、先の図１に示したようにして、平滑コンデンサＣｏに対して充電する整流電流経路に対してインダクタＬo1、Ｌo2を挿入するようにしたことによる。
つまり、このように整流電流経路に対してインダクタを挿入することによっては、整流電流が流れた際に、このインダクタに逆起電力が発生するようになる。そして、このように逆起電力が発生することに伴って、ＭＯＳＦＥＴＱ3、Ｑ4のターンオフ時に生じるとされていた逆方向電流が抑圧されるようになるものである。
先にも述べたように、本実施の形態ではこれらインダクタＬo1、Ｌo2として０．６μＨを設定し、これによって整流電流Ｉ3、Ｉ4における逆方向電流の発生を防止することが可能とされる。
【００７４】
ここで、従来でも述べたように、同期整流回路は、低オン抵抗で低耐圧のＭＯＳ−ＦＥＴを整流用素子として用いるために、整流用素子にダイオード素子を用いる場合よりも導通損を低減することができる。
しかしながら、二次側整流電流が不連続モードで流れる場合において、同期整流回路として巻線電圧検出方式を採る場合、平滑コンデンサＣｏへの充電電流が０レベルとなってもＭＯＳ−ＦＥＴがオンを維持して逆方向電流が流れ、これが無効電力を生じていた。
この無効電力を解消しようとすれば、整流電流検出方式の同期整流回路を採用することになる。しかしながら、整流電流検出方式では、カレントトランス及びコンパレータを備える駆動回路系などが必要であり、回路構成が複雑で大規模化する。
【００７５】
これに対して本実施の形態では、重負荷時においても二次側整流電流を連続モードとしていることで、電圧検出方式による同期整流回路であっても、上記のような電流不連続期間の無効電力を低減できる。さらに、この場合は、上述のように二次側の整流電流経路に対してインダクタＬo1、Ｌo2をそれぞれ挿入することにより、整流電流に逆方向電流が流れないようにして無効電力のさらなる低減を図っている。
このことから本実施の形態としては、同期整流回路として電圧検出方式による構成を採ることで、簡単な回路構成として回路規模の拡大を抑制し、さらにコストアップを避けるようにしていながら、なおかつ、電流不連続期間の無効電力による電力変換効率の低下の問題を解消していることになる。
【００７６】
なお、この図４において、ゲート−ソース間電圧ＶGS３、ＶGS４としては、それぞれＭＯＳ−ＦＥＴＱ3、Ｑ4をターンオフとするタイミングで、この場合は−２Ｖによる負の電位が生じているが、これは、先に説明したようにしてＭＯＳ−ＦＥＴＱ3、Ｑ4の各ゲートと二次巻線との間に、それぞれ抵抗Ｒg1、Ｒg2と並列にショットキーダイオードＤg1、Ｄg2を挿入していることによる。
このようにショットキーダイオードＤg1、Ｄg2を挿入することによっては、ＭＯＳ−ＦＥＴＱ3、Ｑ4のターンオフ時に、これらＭＯＳ−ＦＥＴＱ3、Ｑ4のゲート入力容量（Ｃiss）の蓄積電荷を、これらショットキーダイオードＤg1、Ｄg2を介して引き抜くようにして流すことができる。
つまりこの場合、ゲート入力容量の電荷は、それぞれショットキーダイオードＤg（Ｄg1、Ｄg2）→二次巻線Ｎ２→平滑コンデンサＣｏの経路により放電されることになる。そして、このように入力容量の電荷が放電されることにより、ＭＯＳ−ＦＥＴＱ3、Ｑ4におけるターンオフ時の電圧降下時間を減少させることができる。
このようにして、ＭＯＳ−ＦＥＴのターンオフ時の電圧降下時間を減少させることができれば、これらＭＯＳ−ＦＥＴＱ3、Ｑ4を確実にオフとさせてより良好なスイッチング特性を得ることができる。
【００７７】
また、図５には、図１に示す回路における軽負荷時（Ｐｏ＝２５Ｗ時）の動作が示されている。
図１に示す電源回路では、これまでの説明から理解されるように、二次側直流出力電圧Ｅoの安定化のために、スイッチング周波数制御による定電圧制御を行う。この定電圧制御は、軽負荷の条件となって二次側直流出力電圧が上昇すると、スイッチング周波数を高くするようにして二次側直流出力電圧を低下させ、これにより安定化を図るように動作する。
このような軽負荷の状態では、図示するスイッチング素子Ｑ2の両端電圧Ｖ1に対して、二次側巻線電圧Ｖ2はほぼ同じタイミングで得られるようになり、これに応じて、二次側の充電電流Ｉｃ（整流電流Ｉ3、Ｉ4）としても、図のように休止期間が無く平滑コンデンサＣｏに連続して充電されるようにして流れる。
このことから、図１に示した電源回路では、軽負荷時においても連続モードとなることが理解できる。
【００７８】
続いて、図６には、これまでに説明した構成による図１に示す電源回路と、従来例である図８の電源回路との比較として、負荷電力変動に対するAC→DC電力変換効率（ηAC→DC）の特性を示す。ここでは、図１の電源回路の特性を実線で示し、図８の電源回路の特性を破線で示す。
【００７９】
この図６によると、AC→DC電力変換効率（ηAC→DC）は、図１に示す回路の方が図８に示す電源回路に対して、負荷電力Ｐｏ＝０Ｗ〜１００Ｗの範囲にわたって高くなっていることが分かる。図８に示す回路では、負荷電力Ｐｏ＝１００Ｗ時にはηAC→DC＝８２％程度であるのに対して、図１に示す電源回路では、負荷電力Ｐｏ＝１００Ｗ時にはηAC→DC＝９０．８％と、約８．８％向上する結果が得られている。また、これに応じた交流入力電力としては、負荷電力Ｐｏ＝１００Ｗ時に１０．９Ｗ低減する結果が得られた。
また、負荷電力Ｐｏ＝２５Ｗ時には、ηAC→DCが約１３％向上し、このとき交流入力電力は４．７Ｗ低減する結果が得られている。
【００８０】
また、図６では、一点鎖線により、整流電流経路に対してインダクタＬo（Ｌo1＝Ｌo2＝０．６μＨ）を挿入しない場合のAC→DC電力変換効率を示している。この一点鎖線により示す特性と、実線により示す図１の回路の特性を比較してわかるように、この場合はインダクタＬoを挿入した図１の回路の場合の方が、負荷電力Ｐｏ＝０Ｗ〜１００Ｗの範囲にわたってηAC→DCが高くなっている。
このことからも、絶縁コンバータトランスＰＩＴの漏洩インダクタンスを増加させて、重負荷時の不連続モードを排除したのみの構成とするよりも、インダクタＬoを挿入した本例の方が無効電力のさらなる低減が図られていることがわかる。
【００８１】
このような図６に示される電力変換効率の特性は、図８に示す一次側の構成に対して、二次側に整流電流検出方式の同期整流回路を採用した場合（図１３参照）と同等となる。つまり、先にも述べたように、図１３の整流電流検出方式を採用した場合のAC→DC電力変換効率はηAC→DC＝９０％程度であるのに対し、本例ではηAC→DC＝９０．８％と、ほぼ同等のAC→DC電力変換効率が得られるものである。
しかしながら先に説明したように、図１に示す電源回路では、同期整流回路の構成としては巻線電圧検出方式を採っていることで、回路構成はより簡略なものとすることができるものである。
【００８２】
続いては、図７に、本発明における第２の実施の形態としてのスイッチング電源回路の構成例を示す。
なお、この図では、第２の実施の形態のスイッチング電源回路の二次側の構成についてのみ示し、一次側の構成については先の図１の場合と同様となることからここでの説明は省略する。
第２の実施の形態としては、先の図１の回路では二次巻線Ｎ２A、Ｎ２Bの各センタータップと平滑コンデンサＣｏとの各間に挿入されていたインダクタＬo1、Ｌo2を省略する。そして、これらインダクタＬo1、Ｌo2に代えて、図示するように二次巻線Ｎ２A、Ｎ２Bの各巻き始め端部及び巻き終わり端部に対して、それぞれインダクタＬd1、Ｌd2、Ｌd3、Ｌd4を接続するようにしたものである。
この場合、二次巻線Ｎ２Aの巻き始め端部に対しては、図示するようにＭＯＳ−ＦＥＴＱ3のドレインとの間に挿入するようにしてインダクタＬd1を接続する。そして、一方の二次巻線Ｎ２Bの巻き始め端部に対しては、同様にＭＯＳ−ＦＥＴＱ3のドレインとの間に挿入するようにしてインダクタＬd2を接続する。
また、二次巻線Ｎ２Aの巻き終わり端部に対しては、ＭＯＳ−ＦＥＴＱ4のドレインとの間に挿入するようにインダクタＬd3を接続する。そして、二次巻線Ｎ２Bの巻き終わり端部とＭＯＳ−ＦＥＴＱ4のドレインとの間にはインダクタＬd4を挿入する。
なお、これらインダクタＬd1〜Ｌd4としても、先の図２に示したようにして、ビーズコアＲBに対して絶縁コンバータトランスＰＩＴのピン端子１０２を挿通することによって形成することができる。
【００８３】
上記構成による第２の実施の形態の回路においては、ＭＯＳ−ＦＥＴＱ3がオンとなって巻線部Ｎ２A1、巻線部Ｎ２B1を介して整流電流Ｉ3が流れる半波の期間に、インダクタＬd1、インダクタＬd2に逆起電力が発生して、この整流電流Ｉ3に生じるとされていた逆方向電流が抑制される。
同様に、ＭＯＳ−ＦＥＴＱ4がオンとなって巻線部Ｎ２A2、巻線部Ｎ２B2を介して整流電流Ｉ4が流れる半波の期間には、インダクタＬd3、インダクタＬd4によって発生される逆起電力によって整流電流Ｉ4に発生するとされていた逆方向電流が抑制される。
つまり、このような第２の実施の形態の回路の場合としても、先の第１の実施の形態の場合と同等の動作が得られるものである。従って、この場合も第１の実施の形態の場合と同様の効果を得ることができる。
【００８４】
なお、本発明としては、これまでに説明した電源回路の構成に限定されるものではない。
例えば、本発明に基づいた巻線電圧検出方式の同期整流回路の細部の構成については適宜変更されてよい。また、例えば一次側スイッチングコンバータのスイッチング素子としては、ＩＧＢＴ(Insulated Gate Bipolar Transistor)など、他励式に使用可能な素子であれば、ＭＯＳ−ＦＥＴ以外の素子が採用されて構わない。また、先に説明した各部品素子の定数なども、実際の条件等に応じて変更されて構わない。
また、本発明としては、自励式による電流共振形コンバータを備えて構成することも可能とされる。この場合には、スイッチング素子として例えばバイポーラトランジスタを選定することができる。さらには、４石のスイッチング素子をフルブリッジ結合した電流共振形コンバータにも適用できる。
また、商用交流電源を入力して直流入力電圧を得る整流回路としても、例えば倍電圧整流回路以外の構成とすることが考えられる。
さらに、実施の形態では、絶縁コンバータトランスＰＩＴの二次巻線を複数に分けて捲装するようにたが、例えば先の図８に示したようにして二次巻線を１つのみ捲装する構成が採られてもよい。
但し、この際、二次巻線としての巻数が多くなれば、その分そこに生じる直流抵抗値も上昇するものである。従って、上記のように二次巻線を複数に分けて捲装する本例によっては、二次巻線を１つとする場合よりも直流抵抗を軽減でき、これによる電力損失の低減を図ることができる。
【図面の簡単な説明】
【００８５】
【図１】本発明における、第１の実施の形態としてのスイッチング電源回路の構成例を示す回路図である。
【図２】実施の形態としてのスイッチング電源回路における、二次側整流電流経路に挿入されるインダクタの構造を例示する図である。
【図３】実施の形態としての絶縁コンバータトランスの構造例を示す図である。
【図４】図１に示す電源回路の重負荷時の動作を示す波形図である。
【図５】図１に示す電源回路の軽負荷時の動作を示す波形図である。
【図６】図１に示す電源回路の負荷変動に対する、スイッチング周波数、一次側直列共振電流レベル、AC→DC電力変換効率の特性を示す図である。
【図７】本発明における、第２の実施の形態としてのスイッチング電源回路の構成例として、二次側の構成を示す回路図である。
【図８】従来としての電源回路の構成を示す回路図である。
【図９】図８に示す電源回路の重負荷時の動作を示す波形図である。
【図１０】図８に示す電源回路として巻線電圧検出方式の同期整流回路を備えた場合の二次側の構成を示す回路図である。
【図１１】図１０に示す二次側の構成を採った場合の、重負荷時の動作を示す波形図である。
【図１２】図１０に示す二次側の構成を採った場合の、軽負荷時の動作を示す波形図である。
【図１３】整流電流検出方式による同期整流回路の基本構成例を示す回路図である。
【図１４】図１３に示す同期整流回路の動作を示す波形図である。
【符号の説明】
【００８６】
１  制御回路、２  発振・ドライブ回路、Ｄｉ  ブリッジ整流回路、Ｃｉ  平滑コンデンサ、Ｑ1，Ｑ2  スイッチング素子、ＤD1，ＤD2  ダンパーダイオード、Ｃ1  一次側直列共振コンデンサ、Ｃｐ  部分電圧共振コンデンサ、ＰＩＴ  絶縁コンバータトランス、Ｎ1  一次巻線、Ｎ2A，Ｎ2B  二次巻線、Ｎ２A1、Ｎ２A2、Ｎ２B1、Ｎ２B2  巻線部、Ｑ3，Ｑ4  ＭＯＳ−ＦＥＴ、ＤD3，ＤD4  ボディダイオード、Ｒｇ1，Ｒｇ2  ゲート抵抗、Ｄｇ1、Ｄｇ2  ショットキーダイオード、Ｃｏ  （二次側）平滑コンデンサ、Ｌd1、Ｌd2、Ｌd3、Ｌd4、Ｌo1、Ｌo2  インダクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2005073372.tif 000013
【図１２】
2005073372.tif 000014
【図１３】
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【図１４】
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