(57)【要約】【課題】回路規模が小さくてもクロック異常を検出し、システムに対してクロック異常ステータスとして通知することができるクロック同期システムにおけるクロック監視回路を提供する。【解決手段】クロック監視回路６は、システムクロック１ａと同一周波数のシステムクロック監視用クロック５ａと、システムクロック１ａの立ち上がりで出力を前回値から反転する第１のフリップフロップ１１と、システムクロック監視用クロック５ａの立ち上がりで出力を前回値から反転する第２のフリップフロップ１２と、フリップフロップ１１とフリップフロップ１２が出力したデータを比較する比較回路１３と、比較回路１３で異常が検出された場合にクロック異常ステータス８をシステム制御ブロック４およびＣＰＵ２へ出力する第３のフリップフロップ１４を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロック同期システムのシステムクロック異常を検出し、クロック異常ステータスをシステム制御ブロックおよびＣＰＵへ出力するクロック監視回路において、
前記クロック監視回路は、
前記システムクロックと同一周波数のシステムクロック監視用クロックと、
前記システムクロックの立ち上がりで出力を前回値から反転する第一のフリップフロップと、
前記システムクロック監視用クロックの立ち上がりで出力を前回値から反転する第二のフリップフロップと、
前記第一のフリップフロップおよび前記第二のフリップフロップが出力したデータを入力し比較する比較回路と、
前記比較回路で異常が検出された場合にクロック異常ステータスをシステム制御ブロックおよびＣＰＵへ出力する第三のフリップフロップと、
を有することを特徴とするクロック同期システムにおけるクロック監視回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック同期システムにおけるクロック監視回路に関し、特に、システムクロックの異常発生時にクロック異常を検出し、システムに対してクロック異常ステータスとして通知するクロック監視回路に関する。
【背景技術】
【０００２】
図６は従来のクロック同期システムの構成図である。
図６おいて、１はシステムクロックを出力するシステムクロックドライバ、１ａはシステムクロック、２はシステムクロック１ａに同期して動作するＣＰＵ、２ａはクロック同期システムのデータバス、３はシステムクロック１ａに同期して動作しＣＰＵ２とバス接続されたメモリ／ＩＯブロック、４はシステムクロック１ａに同期して動作する割り込み制御やウォッチドッグ制御を行なう制御部を含むシステム制御ブロックである。
ＣＰＵ２は、メモリ／ＩＯブロック３及びシステム制御ブロック４に対して、システムクロック１ａに同期してデータのリード／ライトを行なう。
図７は従来のクロック同期システムのクロック正常時における各部のタイミングチャートである。
図７を用いてクロック同期システムの動作を説明する。
ＣＰＵ２がメモリ／ＩＯブロック３にデータをライトする場合、ＣＰＵ２がドライバとなり、メモリ／ＩＯブロック３がレシーバとなる。この時、ＣＰＵ２はシステムクロック１ａの立ち上がりのタイミングでライトデータをデータバスへ出力（図７の出力データ）し、メモリ／ＩＯブロック３もシステムクロック１ａの立ち上がりのタイミングでデータバス上のデータをラッチ（図７の入力データ）する。また、逆に、ＣＰＵ２がメモリ／ＩＯブロック３のデータをリードする場合、メモリ／ＩＯブロック３がシステムクロック１ａの立ち上がりのタイミングでリードデータをデータバスに出力（図７の出力データ）し、ＣＰＵ２もシステムクロック１ａの立ち上がりのタイミングでデータをラッチ（図７の入力データ）する。
図８は従来のクロック同期システムの異常クロック発生時における各部のタイミングチャートである。図８に示すように、システムクロックに同期して動作するシステムにおいて、システムクロック異常が発生すると、セットアップ時間のタイミングが狂いシステムが正常動作しなくなる可能性がある。
その対策として、クロック同期システムにおけるクロック異常を検出し、クロック異常ステータスを出力するクロック監視回路が考えられてきた（例えば特許文献１を参照）。
【０００３】
図９は従来のクロック監視回路を備えたクロック同期システムの構成図である。また、図１０は、図９における従来のクロック監視回路の構成図である。
図９および図１０において、図６と同じ符号のものは同じ構成要素を示している。また、８はクロック異常ステータス、２０は模擬クロック信号発生回路、２０ａは模擬クロック信号、２１はパターン信号生成回路、２１ａは固定パターン信号、２２は比較回路、２３はクロック監視回路である。
従来のクロック監視回路２３では、システムクロック１ａによりパターン信号生成回路２１で生成された固定パターン信号２１ａと、模擬クロック信号発生回路２０で生成されシステムクロック１ａと同一周波数の模擬クロック信号２０ａを、比較回路２２内部のカウンタでカウントしコンパレータで比較し、システムクロック１ａに異常が発生したと判断した場合に、クロック異常ステータス８をシステム制御ブロック４とＣＰＵ２へ出力していた。
【特許文献１】特開平７−８６８９３号公報（第２〜４頁、図１〜図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のクロック監視回路２３の比較回路２２は図１０に示すように、カウンタの値をコンパレータで比較しクロック異常ステータスを出力する構成であるため、パターン信号生成回路の他に複数のカウンタおよびコンパレータが必要となり回路規模が大きくなってしまうという問題があった。
そこで、本発明はこのような問題点に鑑みてなされたものであり、システムの回路規模が小さくても、従来技術のようにシステムクロックの異常発生時にクロック異常を検出し、システムに対してクロック異常ステータスとして通知することができるクロック同期システムにおけるクロック監視回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記問題を解決するため、本発明は、クロック同期システムのシステムクロック異常を検出し、クロック異常ステータスをシステム制御ブロックおよびＣＰＵへ出力するクロック監視回路において、前記クロック監視回路は、前記システムクロックと同一周波数のシステムクロック監視用クロックと、前記システムクロックの立ち上がりで出力を前回値から反転する第一のフリップフロップと、前記システムクロック監視用クロックの立ち上がりで出力を前回値から反転する第二のフリップフロップと、前記第一のフリップフロップおよび前記第二のフリップフロップが出力したデータを入力し比較する比較回路と、前記比較回路で異常が検出された場合にクロック異常ステータスをシステム制御ブロックおよびＣＰＵへ出力する第三のフリップフロップと、を有することを特徴としている。
【発明の効果】
【０００６】
本発明のクロック同期システムにおけるクロック監視回路によれば、パターン信号生成回路やカウンタ、コンパレータを持たず、フリップフロップとゲートのみで構成しているのでシステムの回路規模を小さく、すなわち回路を小形化できるという効果があり、従来技術と同様、システムクロック異常が発生した場合に、クロック異常を検出し、システムに対してクロック異常ステータスとして通知することで、データの再リード／ライトによるシステムの正常動作復帰や安全なシステム停止をすることが可能である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の具体的実施例について、図に基づいて説明する。
【実施例１】
【０００８】
図２は、本発明の具体的実施例を示すクロック同期システムの全体構成図である。
図２において、１はシステムクロックを出力するシステムクロックドライバ、１ａはシステムクロック、２はシステムクロック１ａに同期して動作するＣＰＵ、２ａはクロック同期システムのデータバス、３はシステムクロック１ａに同期して動作しＣＰＵ２とバス接続されたメモリ／ＩＯブロック、４はシステムクロック１ａに同期して動作する割り込み制御やウォッチドッグ制御を行なう制御部を含むシステム制御ブロック、５はシステムクロック監視用クロックドライバ、５ａはシステムクロック監視用クロック、６はクロック監視回路、７はクリア信号、８はクロック異常ステータスである。
システムクロック監視用クロックドライバ５はシステムクロック１ａと同一周波数のシステムクロック監視用クロック５ａを出力する。
システムクロック１ａとシステムクロック監視用クロック５ａはクロック監視回路６に入力され、システムクロック１ａの異常監視を行ない、システムクロック１ａ異常検出時にクロック異常ステータス８をシステム制御ブロック４およびＣＰＵ２へ出力する。
【０００９】
図１は本発明のクロック監視回路の具体的実施例を示す説明図である。図１において、図２と同じ符号は同じ構成要素を示している。
１１はシステムクロック１ａに同期して出力を反転するフリップフロップでクリア入力を有している。１２はシステムクロック監視用クロック５ａに同期して出力を反転するフリップフロップでクリア入力を有している。１３は前記フリップフロップ１１とフリップフロップ１２の出力を比較するためのＸＮＯＲゲート、１４はクリアおよびイネーブル入力を有し前記ＸＮＯＲゲートの出力がＨｉｇｈのときにイネーブルとなりシステムクロック監視用クロック５ａに同期しているフリップフロップ、１５はフリップフロップ１１、１２、１４に対してシステムクロック監視用クロック５ａに同期してクリア状態を解除するためのフリップフロップでありクリア入力を有している。
次に、図１の構成要素間の接続について説明する。
システムクロック１ａは第１のフリップフロップ１１のクロック入力に接続され、フリップフロップ１１の反転出力はフリップフロップ１１のＤ入力にフィードバックされている。一方、システムクロック監視用クロック５ａはフリップフロップ１２、１４、１５のクロック入力に接続されている。第２のフリップフロップ１２の反転出力はフリップフロップ１１と同様にフリップフロップ１２のＤ入力にフィードバックされている。フリップフロップ１１のＱ出力とフリップフロップ１２のＱ出力はそれぞれＸＮＯＲ１３に入力され、ＸＮＯＲ１３の出力は第３のフリップフロップ１４のイネーブル（ＥＮ）に接続される。フリップフロップ１４のＤ入力は電源ＶＣＣに接続されており、フリップフロップ１４のＱ出力信号がクロック異常ステータス８（ＣＬＫ＿ＥＲＲ）である。クリア信号７はフリップフロップ１５のクリア入力（ＣＬＲ）に接続される。第４のフリップフロップ１５のＤ入力は電源ＶＣＣに接続されており、フリップフロップ１５のＱ出力（ＣＬＲ＊）はフリップフロップ１１、１２、１４のクリア入力（ＣＬＲ）に接続されている。
本発明図１と従来技術図１０と異なる部分は、図１０に示すパターン信号生成回路やカウンタ、コンパレータを持たず、フリップフロップとゲートのみで構成している部分である。
【００１０】
図３は、本発明のクロック監視回路のシステムクロック正常時における各部のタイミングチャートである。
以下、図３を用いてシステムクロック正常時における本実施例の動作を説明する。
図３において、クリア信号７がＨｉｇｈになると監視用クロックの立ち上がりでフリップフロップ１５の出力（ＣＬＲ＊）はＨｉｇｈになりフリップフロップ１１、フリップフロップ１２、フリップフロップ１４のクリア状態が解除され、クロック監視回路６が動作を開始する。ここで、フリップフロップ１１、フリップフロップ１２のクリアはフリップフロップ１２を動作させるシステムクロック監視用クロック５ａに同期して解除されるため、クリア状態解除後は必ずシステムクロック１ａの位相が、システムクロック監視用クロック５ａの位相より進んだ状態で入力され、フリップフロップ１１から動作を開始する。フリップフロップ１１は、反転出力を入力にフィードバックしている為、システムクロック１ａの立ち上がりのタイミングで、出力は「０」と「１」を繰り返す。またフリップフロップ１２も同様に、システムクロック監視用クロック５ａの立ち上がりのタイミングで、出力は「０」と「１」を繰り返す。これらフリップフロップ１１及びフリップフロップ１２の出力をＸＮＯＲ１３に入力し、フリップフロップ１１とフリップフロップ１２の出力を比較する。システムクロック１ａが正常動作時は、システムクロック１ａと監視用クロック５ａの周波数が同じであるため、フリップフロップ１１とフリップフロップ１２の出力は必ず交互に変化し、フリップフロップ１１もしくはフリップフロップ１２の出力が連続して変化することはない。ここで、ＸＮＯＲ１３は両入力が同一の時にＨｉｇｈを出力し、両入力が違う時にＬｏｗを出力するため、ＸＮＯＲ１３出力は「０」と「１」を繰り返す。このＸＮＯＲ１３の出力をフリップフロップ１４のイネーブルに接続し、ＸＮＯＲ１３の出力が「１」の時に監視用クロック５ａの立ち上がりでシステムクロック異常として出力する。システムクロック正常動作時は図３に示すように、システムクロック監視用クロック５ａの立ち上がり時は必ずＸＮＯＲ１３の出力は「０」である。したがってフリップフロップ１４の出力（ＣＬＫ_ＥＲＲ）はＬｏｗである。
【００１１】
図４は本発明のクロック監視回路の異常クロック発生時における各部のタイミングチャートである。
以下、図４を用いて異常クロック発生時における本実施例の動作を説明する。
図４のようにシステムクロック１ａにヒゲが乗るなどしてシステムクロックの周期が異常となった場合、フリップフロップ１１とフリップフロップ１２が交互に動作せず、フリップフロップ１１が連続して動作し、ＸＮＯＲ１３の出力切り替えタイミングが変わってしまい、システムクロック監視用クロック５ａの立ち上がり時にＸＮＯＲ１３の出力が「１」となる。これによりフリップフロップ１４のイネーブルが入りシステムクロック監視用クロック５ａの立ち上がりでフリップフロップ１４の出力（ＣＬＫ_ＥＲＲ）がＨｉｇｈとなり、クロック異常ステータス８をシステム制御ブロック４およびＣＰＵ２へ出力する。
【００１２】
図５は本発明のクロック監視回路のクロック停止時における各部のタイミングチャートである。
以下、図５を用いてクロック停止時における本実施例の動作を説明する。
図５のようにシステムクロック１ａが停止した場合においては、フリップフロップ１２が動作した後、フリップフロップ１１が動作せず、フリップフロップ１２が連続して出力を変化させ、次のシステムクロック監視用クロック５ａの立ち上がり時にＸＮＯＲ１３の出力が「１」となる。これによりフリップフロップ１４のイネーブルが入りシステムクロック監視用クロック５ａの立ち上がりでフリップフロップ１４の出力（ＣＬＫ_ＥＲＲ）がＨｉｇｈとなりクロック異常ステータス８をシステム制御ブロック４およびＣＰＵ２へ出力する。
【産業上の利用可能性】
【００１３】
本発明はクロックを有するあらゆるクロック同期システムに適用可能なクロック監視回路である。
【図面の簡単な説明】
【００１４】
【図１】本発明のクロック監視回路の具体的実施例を示す説明図である。
【図２】本発明の具体的実施例を示すクロック同期システムの全体構成図である。
【図３】本発明のクロック監視回路のシステムクロック正常時における各部のタイミングチャートである。
【図４】本発明のクロック監視回路の異常クロック発生時における各部のタイミングチャートである。
【図５】本発明のクロック監視回路のクロック停止時における各部のタイミングチャートである。
【図６】従来のクロック同期システムの構成図である。
【図７】従来のクロック同期システムのクロック正常時における各部のタイミングチャートである。
【図８】従来のクロック同期システムの異常クロック発生時における各部のタイミングチャートである。
【図９】従来のクロック監視回路を備えたクロック同期システムの構成図である。
【図１０】図９における従来のクロック監視回路の構成図である。
【符号の説明】
【００１５】
１    システムクロックドライバ
１ａ  システムクロック
２    ＣＰＵ
２ａ  データバス
３    メモリ/ＩＯブロック
４    システム制御ブロック
５    システム監視用クロックドライバ
５ａ  システムクロック監視用クロック
６、２３  クロック監視回路
７    クリア信号
８    クロック異常ステータス
１１、１２、１５  クリア入力付フリップフロップ
１３  ＸＮＯＲ
１４  クリア、イネーブル入力付フリップフロップ
２０  模擬クロック信号発生回路
２０ａ模擬クロック信号
２１  パターン信号生成回路
２１ａ固定パターン信号
２２  比較回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2005182349.tif 000010
【図９】
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【図１０】
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