(57)【要約】【課題】  以降のシリコン酸化膜を等方性エッチングにより除去する工程でのオーバーエッチのマージンを向上させる。ＳＴＩのエッジ部分にディポットが形成されるのを防ぎ、トランジスタ特性の劣化を防ぐ。また、ＳＴＩ形成以降のリソグラフイ工程でフォーカスマージンを向上する。【解決手段】  シリコン窒化膜１３を等方性エッチングにより後退量Ｚだけ横方向に後退させる工程を有する。ただし、ａを第１のシリコン酸化膜１２の膜厚とし、ｂを第３のシリコン酸化膜１８の膜厚とし、第１のシリコン酸化膜１２を除去する工程及び第３のシリコン酸化膜１８を除去する工程におけるオーバーエッチ率をｘとし、それらの工程以外で第２のシリコン酸化膜１７がエッチングされる量をｙとした場合、後退量ＺをＺ≧ａ（１＋ｘ／１００）＋ｂ（１＋ｘ／１００）＋ｙという関係式を満たすように設定する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
シリコン基板上に膜厚ａの第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜、前記第１のシリコン酸化膜及び前記シリコン基板を選択エッチングしてトレンチを形成する工程と、
前記シリコン窒化膜を等方性エッチングにより後退量Ｚだけ横方向に後退させる工程と、
前記トレンチを第２のシリコン酸化膜で埋め込む工程と、
前記第２のシリコン酸化膜をＣＭＰにより研磨して前記トレンチ内のみに前記第２のシリコン酸化膜が残るようにする工程と、
前記シリコン窒化膜を除去する工程と、
前記第１のシリコン酸化膜を等方性エッチングにより除去する工程と、
前記シリコン基板の露出した表面に膜厚ｂの第３のシリコン酸化膜を形成する工程と、
前記第３のシリコン酸化膜を等方性エッチングにより除去する工程を有し、
前記第１のシリコン酸化膜を除去する工程及び前記第３のシリコン酸化膜を除去する工程におけるオーバーエッチ率をｘとし、前記第１のシリコン酸化膜を除去する工程及び前記第３のシリコン酸化膜を除去する工程以外で前記第２のシリコン酸化膜がエッチングされる量をｙとした場合、Ｚ≧ａ（１＋ｘ／１００）＋ｂ（１＋ｘ／１００）＋ｙという関係式を満たすことを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン窒化膜を等方性エッチングにより後退量Ｚだけ横方向に後退させる工程において、燐酸を用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記シリコン窒化膜を等方性エッチングにより後退量Ｚだけ横方向に後退させる工程において、ＣＤＥを用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
シリコン基板上に膜厚ａの第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に第４のシリコン酸化膜を形成する工程と、
前記第４のシリコン酸化膜、前記シリコン窒化膜、前記第１のシリコン酸化膜及び前記シリコン基板を選択エッチングしてトレンチを形成する工程と、
前記第４のシリコン酸化膜を等方性エッチングにより後退量Ｚだけ横方向に後退させる工程と、
前記第４のシリコン酸化膜をマスクにして前記シリコン窒化膜を異方性エッチングする工程と、
前記トレンチを第２のシリコン酸化膜で埋め込む工程と、
前記第４のシリコン酸化膜及び前記第２のシリコン酸化膜をＣＭＰにより研磨して、前記第４のシリコン酸化膜を除去し、前記トレンチ内のみに前記第２のシリコン酸化膜が残るようにする工程と、
前記シリコン窒化膜を除去する工程と、
前記第１のシリコン酸化膜を等方性エッチングにより除去する工程と、
前記シリコン基板の露出した表面に膜厚ｂの第３のシリコン酸化膜を形成する工程と、
前記第３のシリコン酸化膜を等方性エッチングにより除去する工程を有し、
前記第１のシリコン酸化膜を除去する工程及び前記第３のシリコン酸化膜を除去する工程におけるオーバーエッチ率をｘとし、前記第１のシリコン酸化膜を除去する工程及び前記第３のシリコン酸化膜を除去する工程以外で前記第２のシリコン酸化膜がエッチングされる量をｙとした場合、Ｚ≧ａ（１＋ｘ／１００）＋ｂ（１＋ｘ／１００）＋ｙという関係式を満たすことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は素子分離としてＳＴＩを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
デザインルールの縮小に伴い、素子分離としてＳＴＩ（Shallow Trench Isolation）が用いられるようになってきた。このＳＴＩを形成する従来の半導体装置の製造方法を図５及び図６に示す（例えば、非特許文献１参照）。
【０００３】
まず、図５（ａ）に示すように、シリコン基板４１上に、シリコン酸化膜４２を熱酸化により形成する。そして、このシリコン酸化膜４２上に、シリコン窒化膜４３をＣＶＤ法（Chemical Vapor Deposition）により形成する。
【０００４】
次に、図５（ｂ）に示すように、レジスト４４を塗布し、トレンチのパターンを転写する。そして、シリコン窒化膜４３を、レジスト４４をマスクにしたＲＩＥ（Reactive Ion Etching）によりパターニングする。その後、レジスト４４は除去する。次に、図５（ｃ）に示すように、パターニングされたシリコン窒化膜４３をマスクとしてシリコン酸化膜４２及びシリコン基板４１を選択エッチングしてトレンチ４５を形成する。
【０００５】
そして、図５（ｄ）に示すように、トレンチ４５の表面を薄く酸化し、シリコン酸化膜４６を形成する。この膜の形成により、トレンチ４５のエッジ部分にラウンドがつけられる。
【０００６】
次に、図６（ａ）に示すように、トレンチ４５をＨＤＰ−ＣＶＤ法によりシリコン酸化膜４７で埋め込む。そして、図６（ｂ）に示すように、シリコン酸化膜４７をＣＭＰ（Chemical Mechanical Polish）により研磨して、トレンチ４５内のみシリコン酸化膜４７が残るようにする。
【０００７】
次に、図６（ｃ）に示すように、シリコン窒化膜４３を燐酸を用いて除去する。また、弗酸を用いた等方性エッチングによりシリコン酸化膜４２を除去する。そして、図６（ｄ）に示すように、再び熱酸化を施してシリコン酸化膜４８を形成し、このシリコン酸化膜４８をスルー膜として用いてシリコン基板４１にイオン注入を行う。次に、図６（ｅ）に示すように、シリコン酸化膜４８を弗酸を用いた等方性エッチングにより除去する。以上の工程によりＳＴＩが形成される。
【非特許文献１】M. Nandakumar et al 1998 IEDM Tech. Digest pp. 133-136
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以上説明した従来の半導体装置の製造方法では、図６（ｅ）に示すように、ＳＴＩのエッジ部分にシリコン酸化膜４７の落ち込みであるディポット５０が形成される。このディポット５０が形成されるのは、シリコン酸化膜４２，４８を等方性エッチングにより除去する際に、シリコン酸化膜４７もエッチングされるためである。
【０００９】
ここで、図７（ａ）に示すように、ＳＴＩで分離された半導体領域にトランジスタが形成され、そのゲート電極６０がＳＴＩ６１及び半導体領域６２上に連続的に形成されている場合を考える。そして、ＳＴＩ６１に対する半導体領域６２の高さＬｄが２０ｎｍ、０ｎｍ、−２０ｎｍの場合について、それぞれ、ゲート幅に対する閾値電圧の変化をシミュレーションした結果を図７（ｂ）、（ｃ）、（ｄ）にそれぞれ示す。ただし、ゲート長１２０ｎｍ、ドレイン電圧１．２Ｖ、ゲート膜厚２．５ｎｍとしている。
【００１０】
この図から、ＳＴＩ６１が半導体領域６２より落ち込んでいる場合、ゲート幅が小さくなるほど閥値電圧が小さくなることがわかる。これは、半導体領域の側壁が露出し、それが寄生トランジスタとして影響し、ゲート幅が小さくなるほど全ゲート幅に対する寄生トランジスタ成分の割合が大きくなるからである。
【００１１】
このシミュレーション結果から分かるように、ディポットによりトランジスタ特性が劣化するという問題がある。また、ディポットによる段差のため、ＳＴＩ形成以降のリソグラフイ工程でフォーカスマージンが低下するという問題もある。さらに、シリコン酸化膜４２，４８を等方性エッチングにより除去する際のオーバーエッチのマージンがかせげないという問題もある。なお、従来は、ＳＴＩのエッジ部分にラウンドをつけることで、ディポットによる段差を緩やかにしているが、これでは上述の問題を解決できない。
【００１２】
本発明は、上述のような課題を解決するためになされたもので、その目的は、以降のシリコン酸化膜を等方性エッチングにより除去する工程でのオーバーエッチのマージンを向上させることができ、ＳＴＩのエッジ部分にディポットが形成されるのを防ぎ、トランジスタ特性の劣化を防ぐことができ、ディポットが形成されないため、ＳＴＩ形成以降のリソグラフイ工程でフォーカスマージンを向上することができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置の製造方法は、シリコン基板上に膜厚ａの第１のシリコン酸化膜を形成する工程と、第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、シリコン窒化膜、第１のシリコン酸化膜及びシリコン基板を選択エッチングしてトレンチを形成する工程と、シリコン窒化膜を等方性エッチングにより後退量Ｚだけ横方向に後退させる工程と、トレンチを第２のシリコン酸化膜で埋め込む工程と、第２のシリコン酸化膜をＣＭＰにより研磨して前記トレンチ内のみに第２のシリコン酸化膜が残るようにする工程と、シリコン窒化膜を除去する工程と、第１のシリコン酸化膜を等方性エッチングにより除去する工程と、シリコン基板の露出した表面に膜厚ｂの第３のシリコン酸化膜を形成する工程と、第３のシリコン酸化膜を等方性エッチングにより除去する工程を有する。そして、第１のシリコン酸化膜を除去する工程及び第３のシリコン酸化膜を除去する工程におけるオーバーエッチ率をｘとし、第１のシリコン酸化膜を除去する工程及び第３のシリコン酸化膜を除去する工程以外で第２のシリコン酸化膜がエッチングされる量をｙとした場合、Ｚ≧ａ（１＋ｘ／１００）＋ｂ（１＋ｘ／１００）＋ｙという関係式を満たす。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１４】
本発明は上記の構成により、以降の第１のシリコン酸化膜及び第３のシリコン酸化膜を等方性エッチングにより除去する工程でのオーバーエッチのマージンを向上させることができる。また、ＳＴＩのエッジ部分にディポットが形成されるのを防ぎ、トランジスタ特性の劣化を防ぐことができる。そして、ディポットが形成されないため、ＳＴＩ形成以降のリソグラフイ工程でフォーカスマージンを向上することができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
【００１６】
以下、実施の形態１に係る半導体装置の製造方法について、図面を用いて説明する。
【００１７】
まず、図１（ａ）に示すように、シリコン基板１１上に、膜厚ａの第１のシリコン酸化膜であるシリコン酸化膜１２を熱酸化により形成する。そして、このシリコン酸化膜１２上に、シリコン窒化膜１３をＣＶＤ法により形成する。
【００１８】
次に、図１（ｂ）に示すように、レジスト１４を塗布し、トレンチのパターンを転写する。そして、レジスト１４をマスクにしたＲＩＥにより、シリコン窒化膜１３をパターニングする。その後、レジスト１４を除去する。次に、図１（ｃ）に示すように、パターニングされたシリコン窒化膜１３をマスクにしたＲＩＥにより、シリコン酸化膜１２及びシリコン基板１１を選択エッチングしてトレンチ１５を形成する。
【００１９】
そして、図１（ｄ）に示すように、トレンチ１５の表面にシリコン酸化膜１６を熱酸化法又はＣＶＤ法により形成する。次に、図１（ｅ）に示すように、シリコン窒化膜１３を等方性エッチングにより後退量Ｚだけ横方向に後退させる。この等方性エッチングには燐酸又はＣＤＥ（Chemical Dry Etching）を用いる。なお、ＣＤＥを用いてエッチングする場合、シリコン窒化膜のエッチングレートに比べてシリコン酸化膜のエッチングレートは遅いため、シリコン窒化膜１３をエッチングする量を基にシリコン酸化膜１６の膜厚を設定しておけば、シリコン基板１１がエッチングされるのを防ぐことができる。
【００２０】
次に、図２（ａ）に示すように、トレンチ１５をＨＤＰ−ＣＶＤ法により第２のシリコン酸化膜であるシリコン酸化膜１７で埋め込む。そして、図２（ｂ）に示すように、シリコン酸化膜１７をＣＭＰにより研磨して、トレンチ１５内のみシリコン酸化膜１７が残るようにする。
【００２１】
次に、図２（ｃ）に示すように、燐酸を用いてシリコン窒化膜１３を除去する。また、弗酸を用いた等方性エッチングによりシリコン酸化膜１２を除去する。そして、図２（ｄ）に示すように、再び熱酸化を施して、膜厚ｂの第１のシリコン酸化膜であるシリコン酸化膜１８を形成し、このシリコン酸化膜１８をスルー膜として用いてシリコン基板１１にイオン注入を行う。次に、図２（ｅ）に示すように、弗酸を用いた等方性エッチングによりシリコン酸化膜１８を除去する。以上の工程によりＳＴＩが形成される。
【００２２】
ただし、シリコン酸化膜１２を除去する工程及びシリコン酸化膜１８を除去する工程におけるオーバーエッチ率をｘとし、シリコン酸化膜１２を除去する工程及びシリコン酸化膜１８を除去する工程以外でシリコン酸化膜１７がエッチングされる量をｙとした場合、後退量Ｚを
【数１】
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という関係式を満たすように設定する。ただし、ｘの値は０〜１００％、ｙの値は０〜５ｎｍの範囲内で定める。例えば、ａ＝１０ｎｍ、 ｂ＝１５ｎｍ、 ｘ＝３０％、ｙ＝３．５ｎｍでＺ≧３６ｎｍとなる。
【００２３】
以上説明した実施の形態１に係る半導体装置の製造方法は、シリコン窒化膜１３を等方性エッチングにより後退量Ｚだけ横方向に後退させる。これにより、トレンチ１５の幅に対してシリコン酸化膜１７の幅が広がるため、それ以降のシリコン酸化膜１２，１８を等方性エッチングにより除去する工程でのオーバーエッチのマージンを向上させることができる。また、ＳＴＩのエッジ部分にディポットが形成されるのを防ぎ、トランジスタ特性の劣化を防ぐことができる。そして、ディポットが形成されないため、ＳＴＩ形成以降のリソグラフイ工程でフォーカスマージンを向上することができる。
【００２４】
なお、上記の例では従来と同様にＳＴＩのエッジ部分にラウンドをつけているが、ディポットが形成されないのでエッジ部分にラウンドをつけなくてもよい。
実施の形態２．
【００２５】
以下、実施の形態２に係る半導体装置の製造方法について、図面を用いて説明する。ただし、実施の形態１と同様の構成要素には同じ番号を付し、説明を省略する。
【００２６】
まず、図３（ａ）に示すように、シリコン基板１１上に、膜厚ａの第１のシリコン酸化膜であるシリコン酸化膜１２を熱酸化により形成する。そして、このシリコン酸化膜１２上に、シリコン窒化膜１３をＣＶＤ法により形成する。さらに、シリコン窒化膜１３上に、第４のシリコン酸化膜であるシリコン酸化膜２１をＣＶＤ法により形成する。
【００２７】
次に、図３（ｂ）に示すように、レジスト１４を塗布し、トレンチのパターンを転写する。そして、レジスト１４をマスクにしたＲＩＥにより、シリコン酸化膜２１及びシリコン窒化膜１３をパターニングする。その後、レジスト１４を除去する。
【００２８】
次に、図３（ｃ）に示すように、パターニングされたシリコン酸化膜２１及びシリコン窒化膜１３をマスクにしたＲＩＥにより、シリコン酸化膜１２及びシリコン基板１１を選択エッチングしてトレンチ１５を形成する。
【００２９】
次に、図３（ｄ）に示すように、弗酸を用いた等方性エッチングにより、シリコン酸化膜２１を後退量Ｚだけ横方向に後退させる。ただし、実施の形態１と同様に、後退量Ｚを（数式１）を満たすように設定する。そしてトレンチ１５の表面にシリコン酸化膜１６を、熱酸化法又はＣＶＤ法により形成する。なお、シリコン酸化膜２１をエッチングする際にシリコン酸化膜１２の端部もエッチングされてしまう。しかし、シリコン酸化膜１６を形成する際にそのエッチングされた部分は再生する。
【００３０】
次に、図４（ａ）に示すように、シリコン酸化膜２１をマスクにしたＲＩＥにより、シリコン窒化膜１３を異方性エッチングする。なお、この異方性エッチングの際に、シリコン酸化膜１６によりシリコン基板１１は保護される。
【００３１】
次に、図４（ｂ）に示すように、トレンチ１５をＨＤＰ−ＣＶＤ法によりシリコン酸化膜１７で埋め込む。そして、図４（ｃ）に示すように、シリコン酸化膜１７，２１をＣＭＰにより研磨して、シリコン酸化膜２１を除去し、トレンチ１５内のみシリコン酸化膜１７が残るようにする。この後、図２（ｃ）（ｄ）（ｅ）と同様の工程を行うことで、ＳＴＩが形成される。
【００３２】
以上説明した実施の形態２に係る半導体装置の製造方法は、実施の形態１に係る半導体装置の製造方と同様の効果を有する。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態１における半導体装置の製造方法を示す断面図（前半）である。
【図２】本発明の実施の形態１における半導体装置の製造方法を示す断面図（後半）である。
【図３】本発明の実施の形態２における半導体装置の製造方法を示す断面図（前半）である。
【図４】本発明の実施の形態２における半導体装置の製造方法を示す断面図（後半）である。
【図５】従来の半導体装置の製造方法を示す断面図（前半）である。
【図６】従来の半導体装置の製造方法を示す断面図（後半）である。
【図７】ＳＴＩに対する半導体領域の高さごとのトランジスタ特性のシミュレーション結果を示す図である。
【符号の説明】
【００３４】
１１  シリコン基板
１２  シリコン酸化膜（第１のシリコン酸化膜）
１３  シリコン窒化膜
１４  レジスト
１５  トレンチ
１７  シリコン酸化膜（第２のシリコン酸化膜）
１８  シリコン酸化膜（第３のシリコン酸化膜）
２１  シリコン酸化膜（第４のシリコン酸化膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005051175.tif 000008
【図６】
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【図７】
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