(57)【要約】【課題】  異なるＳＴＩ幅が混在する場合にも良好な埋め込み特性を得ることがすることができ、ディヴォットを発生させることなくゲート電極のショートを防止することが可能なＳＴＩ構造を有する装置並びにその製造方法を提供する。【解決手段】  アスペクト比の大きなＳＴＩ溝に流動性の高い例えばＰＳＺから成る誘電体膜をＳＴＰ法あるいは塗布法により埋め込むことで、異なるＳＴＩ幅を有するＳＴＩ溝が混在する場合であっても、半導体基板面に平行なＳＴＩ素子分離構造を実現することができる。【選択図】  図８
2005166700.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面部分にマスク材を形成し、このマスク材を用いて凸部を有するように段差を形成する工程と、
前記段差を埋め込むと共に表面全体が平坦になるように、前記半導体基板上に誘電体膜を形成する工程と、
前記誘電体膜に対して熱処理を行う工程と、
前記誘電体膜に対して、前記誘電体膜の表面が前記マスク材の表面と下面との範囲内になるようにエッチバックを行なう工程と、
前記マスク材を剥離して、前記半導体基板の前記凸部の表面を露出する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記誘電体膜を形成する工程は、
ベースフィルムに塗布した前記誘電体膜を、前記段差を有する半導体基板の表面上に熱及び圧力を加えながら重ね合わせる工程と、
前記ベースフィルムを除去することにより、前記半導体基板の表面上に前記誘電体膜を転写する工程と、
を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板の表面部分において島状の素子形成領域を囲むように形成された素子分離用の溝と、
前記溝内において、前記溝の底面から前記半導体基板の表面より低い高さまで埋め込まれた第１の絶縁膜と、
前記溝内において、前記第１の絶縁膜上に埋め込まれた第２の絶縁膜と、
を備えることを特徴とする半導体装置。
【請求項４】
表面部分に段差を有する半導体基板上に第１の絶縁膜を形成して前記段差を埋め込む工程と、
エッチバック法を用いて前記第１の絶縁膜を前記段差の底部に残存させる工程と、
前記第１の絶縁膜の表面上に第２の絶縁膜を形成して前記段差を埋め込む工程と、
前記第１の絶縁膜に対して、水を含む雰囲気中で熱処理を行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の表面部分における溝の内壁に形成された第１の絶縁膜と、
前記溝の内部において、前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記溝の内部において、前記第１の絶縁膜上及び前記第２の絶縁膜上に形成された第３の絶縁膜と、
を備え
前記第１の絶縁膜と前記第３の絶縁膜とで囲まれた前記第２の絶縁膜は、Ｓｉ密度が前記第１の絶縁膜及び前記第３の絶縁膜のそれぞれのＳｉ密度より小さいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にＳＴＩ（Shallow  Trench  Isolation）構造およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の微細化がますます進行している。素子分離用にＳＴＩ（Shallow  Trench  Isolation）構造が用いられているが、溝幅と溝の深さのアスペクト比が大きくなり、従来用いていたＨＤＰ（High Density Plasma Chemical Vapor Deposition）−ＴＥＯＳ  ＳｉＯ２膜では埋め込みが困難となってきている。このため、ＳＴＩ幅が１００ｎｍより小さい世代において塗布膜を用いたＳＴＩ埋め込み技術が開発されている。
【０００３】
塗布膜を用いる場合には、広い幅のＳＴＩを埋め込むために塗布膜を厚く塗布することが必要である。
【０００４】
また塗布膜として、過水素化シラザン重合体（ポリシラザン、以下ＰＳＺと略す）溶液の塗布膜を用いる方法が提案されている。
【０００５】
例えば、厚塗りしたＰＳＺ膜をキュアした後、ＣＭＰ（Chemical  Mechanical  Polishing）法を用いてＳＴＩに埋め込んだ膜を平坦化する工程が提案されている。
【０００６】
しかし、ＳＴＩ幅が7０ｎｍ程度をより細くなると、マスク用のＳｉＮ膜がＣＭＰ時のストッパマスクにならず、特に周囲から孤立した細い領域ではＣＭＰによるディッシングが起こりやすく、良好なＳＴＩ形状の形状の実現、特にディヴォットの抑制やＳＴＩ溝に埋め込んだ絶縁膜の高さ制御が困難であるという問題があった。
【０００７】
図４６〜図５０に、このような問題を有する従来の製造方法を示す。
【０００８】
図４６の平面図に示されたように、アクティブ領域ＡＡ１０１及びＡＡ１０２、ＳＴＩ素子分離領域ＳＴＩ１０１、ダミーパターンＤＰ１０１が配置されている。
【０００９】
図４６におけるＡ１−Ａ１線に沿う縦断面図として、図４７に示されたように、半導体基板１１０１の表面部分において、シリコン酸化膜１１０２、マスクシリコン窒化膜１１０３を形成し、ダミーパターンＤＰ１０１、アクティブ領域ＡＡ１０１、ＡＡ１０２を残存させ、ＳＴＩ素子分離領域ＳＴＩ１０１にＳＴＩ溝を形成するように、反応性イオンエッチング（以下、ＲＩＥと称する）を行なう。
【００１０】
図４８に示されるように、ＳＴＩ溝の側壁を酸化し、シリコン窒化膜１１０３をプルバックする。
【００１１】
この後、図４９に示されたように、ＰＳＺから成る誘電体膜１１０６ａを表面全体に堆積し、ＣＭＰを行い平坦化して誘電体膜１１０６ｂを得る。
【００１２】
図５０に示されたように、マスクシリコン窒化膜１１０３を剥離し、パッドシリコン酸化膜１１０２を剥離した後、図示されていない犠牲シリコン酸化膜を形成する。さらにこの犠牲シリコン酸化膜を剥離し、ゲート絶縁膜を形成する。
【００１３】
しかし、上述した従来の製造方法には、次のような問題があった。
【００１４】
上記方法では、４μｍ程度の溝幅を有するＳＴＩ溝中での塗布膜をＳＴＩの底部に形成するために、ＰＳＺ膜を例えば６００ｎｍ程度に厚く塗布する。ここで、図４９に示されたように、広い溝幅では塗布膜厚が薄く狭いＳＴＩ幅では塗布膜はやや厚く形成される。
【００１５】
また通常のＳＴＩ溝の形成と同様に、図４８に示されたように、マスクシリコン窒化膜１１０３を、例えば片側を１０ｎｍ程度プルバックすると、７０ｎｍ程度のマスクシリコン窒化膜１１０３のマスク幅が５０ｎｍ程度に狭くなってしまう。
【００１６】
このため、図４９においてＣＭＰ時に、狭い幅のマスクシリコン窒化膜１１０３がＣＭＰストッパ層としての機能を果たせなくなる場合があった。
【００１７】
しかし、図４８に示された工程で、マスクシリコン窒化膜１１０３のプルバックを行わないと、パッドシリコン酸化膜１１０２の剥離、犠牲シリコン酸化膜の剥離工程において、ＳＴＩ溝に埋め込んだシリコン酸化膜が後退することになる。これにより、図５０において１１５１として示されたように、ＳＴＩ溝の側壁が露出し、いわゆるディヴォット形状となる問題が生じる。
【００１８】
このディヴォット形状は、後の工程でのゲート電極形成時のゲート電極のショートの原因となり、製品の歩留まりを低下させていた。
【００１９】
また上記従来技術では、ＰＳＺによる塗布膜でＳＴＩ溝を一括して埋め込んでいるが、ＳＴＩ溝の途中まで埋め込み、その後シリコン酸化膜で埋め込む技術も提案されている。
【００２０】
これは、ＰＳＺ膜は１μｍ以上の溝幅の溝中では後のＢＯＸ酸化工程で十分にＳｉＯ２膜に転換されるが、ＰＳＺ膜の膜厚が厚いと１００ｎｍ程度以下の溝幅の溝中では十分にＳｉＯ２に転換されずに密度の低いＳｉＯ２膜となり、溝中の膜のウェットエッチングレートが速いため、ディヴォットの抑制やＳＴＩの高さ制御等、所望のＳＴＩ形状の実現が困難であることに起因する。
【００２１】
そこで、ＳＴＩ溝の底部にＰＳＺ膜を薄く形成した後、ＳＴＩ溝の上部をＨＤＰ−ＳｉＯ２膜で埋め込むというＰＳＺ膜とＨＤＰ−ＳｉＯ２膜とを組み合わせたハイブリッド構造としている。
【００２２】
図５１〜図５５に、このような方法でＳＴＩ溝を埋め込む際の工程別の断面を示す。
【００２３】
図５１に示されたように、半導体基板１３００の表面上にシリコン酸化膜１３０１、マスクシリコン窒化膜１３０２を形成し、アクティブ領域を残存させ、ＳＴＩ素子分離領域にＳＴＩ溝を形成するようにＲＩＥを行なう。そして、ＳＴＩ溝の側壁を酸化してシリコン酸化膜１３０４を形成する。
【００２４】
図５２に示されるように、例えば１μｍ以上のＳＴＩ溝幅のＳＴＩ溝の底部にＰＳＺ膜から成る誘電体膜１３０５を形成するため、薄く塗布する。ここで、図５２のように、広い溝幅では塗布膜厚が薄くなり、狭いＳＴＩ幅ではやや厚く形成されることになる。
【００２５】
特に、広いＳＴＩ幅に面したＳＴＩ側壁部分には、ＳＴＩ側面の上部まで塗布膜が形成されることになる。
【００２６】
次に、図５３に示されたように、表面全体を覆うように、ＨＤＰによりＳｉＯ２膜１３０６ａを堆積してハイブリッド構造とし、図５４に示されたようにＣＭＰ法を用いて平坦化してＳｉＯ２膜１３０６ｂを得る。
【００２７】
図５５に示されたように、マスクシリコン窒化膜１３０２を剥離して、半導体基板１３００におけるアクティブ領域の表面を露出するウェットエッチングを行う。
【００２８】
ここで、図５５のエッチング工程において、表面に露出したＰＳＺ塗布膜のウェットエッチング速度がＳｉＯ２膜１３０６ｂに比べて２倍程度速いので、図中丸印で示されたようなくびれ１３１０が生ずる。
【００２９】
このようなくびれ１３１０が生じると、後のゲート電極を形成する工程において、ゲート電極のショートの原因となり、製品の歩留まりを低下させるという問題があった。
【００３０】
このように、ＳＴＩ溝を埋め込む際に、溝幅が広い箇所及び細い箇所においても同様にＳＴＩ側壁には塗布膜が存在せず、ＳＴＩ溝の底部にのみ存在するような製造方法及び構造が求められていたが、従来は実現できなかった。
【００３１】
また、従来のハイブリッド構造によるＳＴＩ溝の埋め込み工程には、図５６、図５７に示されるものがあった。
【００３２】
図５６に示されたように、半導体基板１４０１の表面上にシリコン酸化膜１４０２、フローティングゲート用の導電膜１４０３、マスクシリコン窒化膜１４０４を形成し、アクティブ領域を残存させ、ＳＴＩ素子分離領域にＳＴＩ溝を形成するように、ＲＩＥを行なう。
【００３３】
次に、図５７に示されるように、ＳＴＩ溝内にＰＳＺ膜から成る誘電体膜１４１２ａを塗布する。しかし、広い溝幅では塗布膜厚が薄くなり、狭いＳＴＩ幅ではやや厚く形成されることになる。
【００３４】
この後、ウエットエッチングで表面全体をエッチバックすると、図５７に示されるような誘電体膜１４１２ｂが得られる。
【００３５】
しかし、図５７において丸印１４５１で示された箇所において、導電膜１４０３が誘電体膜１４１２ｂで覆われておらず露出するおそれがあった。これにより、この後の工程でゲート電極を形成する際に、ショートする場合があり、歩留まりの低下を招いていた。
【００３６】
あるいはまた、従来のＳＴＩ溝の埋め込み工程には、図５８、図５９に示されるものがあった。
【００３７】
図５８に示されたように、半導体基板１５０１の表面上にシリコン酸化膜１５０２、フローティングゲート用の導電膜１５０３、マスクシリコン窒化膜１５０４を形成する。アクティブ領域が残存し、ＳＴＩ素子分離領域にＳＴＩ溝を形成するように、ＲＩＥを行なう。
【００３８】
次に、表面全体にＴＥＯＳ−ＳｉＯ２膜１５１１を形成した後、ＰＳＺによる誘電体膜１５１２をＳＴＩ溝が完全に埋まるように表面全体に塗布する。
【００３９】
図５９に示される工程において、熱工程を経て誘電体膜１５１２をＳｉＯ２膜１５１２に変換した後、ＣＭＰ法を用いて平坦化し、ドライエッチング法及びウエットエッチング法を用いてＴＥＯＳ−ＳｉＯ２膜１５１１をエッチバックする。
【００４０】
ここで、図５９において丸印１５５２で示された箇所において、導電膜１５０３の表面がＴＥＯＳ−ＳｉＯ２膜膜１５１１、ＳｉＯ２膜１５１２で覆われておらず露出する場合があり、やはりショートを発生させ歩留まりの低下を招いていた。
【００４１】
ここで、従来のＳＴＩ溝の製造方法に関する文献名を以下に記載する。
【特許文献１】特開２０００−１１４３６２号公報
【特許文献２】特開２０００−１８３１５０号公報
【特許文献３】特開２００３−３１６５０号公報
【特許文献４】特開２００１−３０８０９０号公報
【特許文献５】特開２００２−３６７９８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００４２】
上述したように、従来は異なるＳＴＩ幅が混在する場合に、良好なＳＴＩ溝の埋め込みを実現することができなかった。
【００４３】
本発明は上記事情に鑑み、異なるＳＴＩ幅が混在する場合にも良好な埋め込み特性を得ることができ、ディヴォットを発生させることなくゲート電極のショートを防止することが可能なＳＴＩ構造を有する装置並びにその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００４４】
本発明の一態様による半導体装置は、
半導体基板の表面部分にマスク材を形成し、このマスク材を用いて凸部を有するように段差を形成する工程と、
前記段差を埋め込むと共に表面全体が平坦になるように、前記半導体基板上に誘電体膜を形成する工程と、
前記誘電体膜に対して熱処理を行う工程と、
前記誘電体膜に対して、前記誘電体膜の表面が前記マスク材の表面と下面との範囲内になるようにエッチバックを行なう工程と、
前記マスク材を剥離して、前記半導体基板の前記凸部の表面を露出する工程と、
を備えることを特徴とする。
【００４５】
ここで、前記誘電体膜を形成する工程は、
ベースフィルムに塗布した前記誘電体膜を、前記段差を有する半導体基板の表面上に熱及び圧力を加えながら重ね合わせる工程と、
前記ベースフィルムを除去することにより、前記半導体基板の表面上に前記誘電体膜を転写する工程と、
を有するものであってよい。
【００４６】
前記エッチバックを行う工程は、前記誘電体膜が前記マスク材に対して所定の選択比を有するドライエッチングを用いるものであってよい。
【００４７】
あるいは前記エッチバックを行う工程は、前記誘電体膜が前記マスク材に対して所定の選択比を有するウェットエッチングを用いるものであってよい。
【００４８】
前記半導体基板上に前記誘電体膜を形成する工程の前に、前記マスク材の少なくとも一部に対し、マスク幅が小さくなるようにエッチングを行う工程をさらに備えることもできる。
【００４９】
前記マスク材は、シリコン窒化膜とシリコン酸化膜とを含む積層膜であり、前記マスク材の少なくとも一部にエッチングを行う工程では、前記シリコン窒化膜の幅が小さくなるようにエッチングすることもできる。
【００５０】
前記誘電体膜は、ＰＳＺ膜であってもよい。
【００５１】
前記半導体基板の段差は、素子分離用に形成した溝であってもよい。
【００５２】
前記誘電体膜に対して熱処理を行う工程は、２００℃以下のベーキングを行って前記誘電体膜に含まれる溶媒を揮発させるものであってよい。
【００５３】
前記マスク材は、シリコン窒化膜からなる単層膜であり、前記マスク材の少なくとも一部にエッチングを行う工程では、前記マスク材の幅と共に膜厚が減少するものであってよい。
【００５４】
前記誘電体膜は、前記半導体基板上に複数回塗布を行って形成した塗布膜であってもよい。
【００５５】
前記誘電体膜を埋め込む前に、前記段差の表面上に前記段差の途中の高さまで埋め込むような膜厚の絶縁膜を形成する工程をさらに備えることもできる。
【００５６】
前記絶縁膜を形成する工程では、ＣＶＤ法を用いて前記絶縁膜を形成してもよい。
【００５７】
前記絶縁膜は、ＴＥＯＳ−ＳｉＯ２膜であってもよい。
【００５８】
本発明の一態様による半導体装置の製造方法は、
半導体基板上に第１の絶縁膜及び第２の絶縁膜を島状に形成する工程と、
前記第１及び第２の絶縁膜の側面に、第３の絶縁膜を形成する工程と、
前記第１、第２及び第３の絶縁膜をマスクとして、前記半導体基板の表面部分に溝を形成する工程と、
前記溝を第１の誘電体膜で埋め込む工程と、
エッチバック法を用いて、前記第１の誘電体膜の表面が、前記第２の絶縁膜の表面から底面の範囲内になるように加工する工程と、
前記第１及び第２の絶縁膜のうち、前記第１の誘電体膜で覆われていない部分を除去することにより、前記半導体基板の表面を露出する工程と、
を備えることを特徴とする。
【００５９】
前記第１の誘電体膜の形成には、ベースフィルムに塗布した第１の誘電体膜を、前記溝を有する前記半導体基板に熱及び圧力をかけながら重ね合わせる工程と、
前記ベースフィルムを除去することにより、前記溝を有する前記半導体基板の表面に前記第１の誘電体膜を転写して平坦な形状とする工程と、
を有することもできる。
【００６０】
前記第１の誘電体膜に対して行う前記エッチバックは、前記第２の絶縁膜に対して所定の選択比を有するものであってよい。
【００６１】
あるいは前記第１の誘電体膜に対して行う前記エッチバックは、前記第２の絶縁膜に対して所定の選択比を有するウェットエッチングであってもよい。
【００６２】
前記溝の幅の最小値は、リソグラフィ工程により決定される最小値よりも前記第３の膜の膜厚の２倍程度小さくてもよい。
【００６３】
第１の誘電体膜は、ＰＳＺ膜であってもよい。
【００６４】
本発明の一態様による半導体装置は、
半導体基板の表面部分において島状の素子形成領域を囲むように形成された素子分離用の溝と、
前記溝内において、前記溝の底面から前記半導体基板の表面より低い高さまで埋め込まれた第１の絶縁膜と、
前記溝内において、前記第１の絶縁膜上に埋め込まれた第２の絶縁膜と、
を備えることを特徴とする。
【００６５】
前記第１の絶縁膜は、塗布によって形成された絶縁膜であってもよい。
【００６６】
あるいはまた前記第２の絶縁膜は、ＣＶＤ法を用いた絶縁膜であってもよい。
【００６７】
前記第１の絶縁膜はＰＳＺ膜であり、前記第２の絶縁膜はＨＤＰ−ＳｉＯ２膜であってもよい。
【００６８】
本発明の一態様による半導体装置の製造方法は、
表面部分に段差を有する半導体基板上に第１の絶縁膜を形成して前記段差を埋め込む工程と、
エッチバック法を用いて前記第１の絶縁膜を前記段差の底部に残存させる工程と、
前記第１の絶縁膜の表面上に第２の絶縁膜を形成して前記段差を埋め込む工程と、
前記第１の絶縁膜に対して、水を含む雰囲気中で熱処理を行う工程と、
を備えることを特徴とする。
【００６９】
あるいは本発明の一態様による半導体装置の製造方法は、
前記第１の絶縁膜を形成する工程は、
ベースフィルムに塗布した前記第１の膜を前記段差を有する前記半導体基板上に熱及び圧力をかけながら重ね合わせる工程と、
前記ベースフィルムを除去することにより前記段差を有する前記半導体基板の表面に前記第１の膜を転写して平坦な形状とする工程と、
を有することを特徴とする。
【００７０】
前記熱処理は、３５０℃以上の温度で行われるものであってよい。
【００７１】
前記熱処理を行う工程は、
３５０℃以上で４５０℃以下の温度で前記半導体基板を一定時間保持する工程と、
４５０℃以上で８００℃以下の温度に前記半導体基板を一定時間保持する工程とを有するものであってよい。
【００７２】
前記段差に埋め込まれた第１の絶縁膜は、前記半導体基板の表面から前記第１の絶縁膜の表面までの距離が１００ｎｍ以上であってもよい。
【００７３】
前記第１の絶縁膜は、スピン塗布法を用いて形成された塗布膜であってもよい。
【００７４】
本発明の一態様による半導体装置は、
前記半導体基板に島状の素子形成領域を囲むように形成された素子分離用の溝と、
前記溝内において、前記溝の内壁を覆うように形成された第１の絶縁膜と、
前記溝内において、前記半導体基板の表面より低い高さまで前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記溝内において、前記第２の絶縁膜上に前記溝を埋め込むように形成された第３の絶縁膜と、
を備えることを特徴とする。
【００７５】
前記第１の絶縁膜はＣＶＤ法により形成され、前記第２の絶縁膜は塗布により形成され、前記第３の絶縁膜はＣＶＤ法により形成された絶縁膜であってもよい。
【００７６】
本発明の一態様による半導体装置の製造方法は、
表面部分に溝を有する半導体基板の表面上に第１の絶縁膜を形成して、前記溝の内壁を前記第１の絶縁膜で覆う工程と、
前記溝の内部において、前記第１の絶縁膜上に第２の絶縁膜を選択的に形成する工程と、
前記溝の内部において、前記第１の絶縁膜および前記第２の絶縁膜上に第３の絶縁膜を選択的に形成する工程と、
を備えることを特徴とする。
【００７７】
前記第１の絶縁膜を形成する工程は、
前記半導体基板の表面上に前記第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜に対してドライエッチングを行い、前記溝の底部に残存させる工程と、
を有することもできる。
【００７８】
前記第２の絶縁膜を形成する工程は、
前記第１の絶縁膜上に前記第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜に対してウェットエッチングを行って、前記溝の内部に残存させる工程と、
を有するものであってよい。
【００７９】
前記第２の絶縁膜を形成した後、前記半導体基板を、水を含む雰囲気中で３５０℃以上６００℃以下の温度に一定時間保持する熱処理を行う工程と、
前記半導体基板を、４５０℃以上１０００℃以下の温度に一定時間保持する熱処理を行う工程と、
をさらに備えることもできる。
【００８０】
本発明の一態様による半導体装置は、
半導体基板の表面部分における溝の内壁に形成された第１の絶縁膜と、
前記溝の内部において、前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記溝の内部において、前記第１の絶縁膜上及び前記第２の絶縁膜上に形成された第３の絶縁膜と、
を備え
前記第１の絶縁膜と前記第３の絶縁膜とで囲まれた前記第２の絶縁膜は、Ｓｉ密度が前記第１の絶縁膜及び前記第３の絶縁膜のそれぞれのＳｉ密度より小さいことを特徴とする。
【００８１】
本発明の一態様による半導体装置の製造方法は、
半導体基板の表面部分に溝を形成する工程と、
前記溝の内壁に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜をエッチバックすることにより、前記溝の内部に前記半導体基板の表面より低い高さまで前記第１の絶縁膜と前記第２の絶縁膜とを埋め込む工程と、
前記溝の内部において、前記第１及び第２の絶縁膜上に第３の膜を堆積して平坦化することにより、前記溝の内部に前記第１、第２及び第３の絶縁膜を埋め込む工程と、
を備えることを特徴とする。
【発明の効果】
【００８２】
本発明の半導体装置及びその製造方法によれば、段差を有する半導体基板の表面を誘電体膜で平坦になるように埋め込むことで、アスペクト比にかかわらず良好な埋め込み特性を得ることができる。
【発明を実施するための最良の形態】
【００８３】
以下、本発明の実施の形態について図面を参照して説明する。
【００８４】
（１）第１の実施の形態
先ず、図１〜図８を用いて、本発明の第１の実施の形態について説明する。
【００８５】
ＳＴＩ素子分離構造を有するＭＯＳ型トランジスタのＳＴＩ溝の形成段階における平面を図１に、さらに図１におけるＡ−Ａ線に沿う縦断面を図２に示す。
【００８６】
図１に示されたように、活性領域（Active Area）ＡＡ１、ＡＡ２が配置され、その間にＳＴＩ溝ＳＴＩ１が設けられ、絶縁膜１０６ｃにより埋め込まれている。
【００８７】
但し、ここではゲート電極、コンタクト、メタル配線、および配線層から上層のパッシベーション層等については図示されておらず、活性領域ＡＡ１、ＡＡ２のパターンのみが示されている。
【００８８】
第１の実施形態におけるＳＴＩ型素子分離構造は、ＳＴＩ溝の内部に埋め込まれた絶縁膜の形状に特徴があり、以下に工程別の素子の断面を示した図３〜図８を参照して説明する。
【００８９】
まず、図３に示されたように、例えばシリコン基板等の半導体基板１０１の表面上に、シリコン酸化膜（以下、ＳｉＯ２膜と称する）１０２をパッド酸化膜として例えば膜厚４ｎｍ程度に形成する。その表面上に、ＬＰ−ＣＶＤ（Low  Pressure - Chemical  Vapor  Deposition）法を用いてマスク材としてのシリコン窒化膜（Ｓｉ３Ｎ４膜、以下、ＳｉＮ膜と記す）１０３を、膜厚１５０ｎｍ程度に形成する。
【００９０】
更にその表面上に、ＢＳＧ膜１０４を例えば２００ｎｍ程度形成する。
【００９１】
その後、通常の露光技術及びＲＩＥ法によるドライエッチング技術を用いて、ＢＳＧ膜１０４、マスクＳｉＮ膜１０２、パッドＳｉＯ２膜１０１をパターニング加工する。次に、パターニングに用いた図示されていないレジスト膜を除去し、ＢＳＧ膜１０４をマスクとして、半導体基板１０１にＳＴＩ素子分離のための素子分離溝としてのＳＴＩ溝を、例えば深さ３００ｎｍ程度に形成する。
【００９２】
このＳＴＩ溝は素子分離用の溝であるので、種々の幅の溝が半導体基板１０１の表面部分に形成されることになる。図１に示された平面においては、４μｍ以上の広いＳＴＩ幅を有するＳＴＩ溝と、７０ｎｍ程度の狭いＳＴＩ幅を有するＳＴＩ溝と、所定間隔を空けて複数の活性領域ＡＡ１、ＡＡ２の間を分離するＳＴＩ溝と、２００ｎｍ程度の広いＳＴＩ溝とが混在している。
【００９３】
尚、ここでは、ＳｉＮ膜１０３の上にＢＳＧ膜１０４を形成し、半導体基板１０１のエッチング時のマスクに用いる場合を示している。しかし、ＳｉＮ膜１０３をマスクにして半導体基板１０１のエッチングを行ってもよい。
【００９４】
次に、図４に示すように、半導体基板１０１の表面を通常の熱酸化法を用いて酸化し、ＳＴＩ溝内壁に膜厚４ｎｍ程度の熱酸化膜１０５を形成する。
【００９５】
なお、通常の熱酸化の替わりに、酸素ラジカル法を用いてＳＴＩ溝の側面にシリコン基板の面方位によらない均一な膜厚を有する高品質のシリコン酸化膜を形成してもよい。
【００９６】
あるいは、ＩＳＳＧ（In - Situ  Steam  Generation）法を用いて、ＳＴＩ溝部内壁ばかりでなくＳｉＮ膜１０３の側面を僅かに酸化してもよい。
【００９７】
次に、マスク材であるＳｉＮ膜１０３を選択的に１０ｎｍ〜１５ｎｍ程度横方向に後退させる、いわゆるプルバック（Pullback）を行う。
【００９８】
ここで、プルバック法を用いるかどうかは、半導体装置の要求性能に応じて選択することができる。プルバック工程では、例えばホット燐酸等を用いるのが一般的である。この時、ＳｉＯ２膜１０２とＳｉＮ膜１０３との選択比を２以上とすることができるような等方性エッチングを用いることが望ましい。ここでは、ＢＳＧ膜１０４があるのでＳｉＮ膜１０３の膜厚方向の膜減りは抑えることができる。
【００９９】
次に、図５に示すように、ＢＳＧ膜１０４を選択的に除去したのち、ＳＴＩ溝に誘電体膜１０６ａを平坦に埋め込む。
【０１００】
ここでは、ＳＴＰ（Spin Coating Film Transfer and Hot−Pressing）法を用いて埋め込む場合について述べる。尚、ＳＴＰ法は、以下の文献に記載されている。
【０１０１】
Japanese Journal of Applied Physics, Vol.41, No.4B, p.p. 2367-2373 (2002)
ＳＴＰ法は、先ず図２４に示すように、ベースフィルム２０１にＰＳＺ等の誘電体膜２０２を塗布形成する。
【０１０２】
次に、図２５に示すように、段差２１２のある形状を有する半導体基板２１１の表面に、誘電体膜２０１側を下にして熱をかけながら矢印のように圧着する。
【０１０３】
その後、図２６に示されるようにベースフィルム２０１を剥がして、図２７のように段差２１２上に平坦に埋め込まれた誘電体膜２０２を形成する。
【０１０４】
ここで、段差２１２上の誘電体膜２０２の厚みは、ベースフィルム２０１上に形成する誘電体膜２０２の厚みと接着時の圧力によってある程度制御することができる。
【０１０５】
例えば図５において、ＳｉＯ２膜１０２上において１００ｎｍ程度の膜厚になるように、ＳＴＰ法を用いて誘電体膜、ここではＰＳＺ膜１０６ａを堆積する。
【０１０６】
ベースフィルムに塗布する塗布装置において、１５０℃程度で溶媒を揮発させるベーク工程を３分間程度行う。
【０１０７】
この時、ＳｉＮ膜１０３は１５０ｎｍ程度であるので、ＰＳＺ膜１０６ａの表面からＳＴＩ溝の溝底までは約５５０ｎｍ程度の膜厚となる。
【０１０８】
ＳＴＰ法による埋め込み特性は良好であり、７０ｎｍ程度の細いＳＴＩ溝幅及び広いＳＴＩ溝幅に対して、ヴォイドなしで全面に約±１０ｎｍ程度の平坦度で埋め込むことが可能である。
【０１０９】
次に、ＰＳＺ膜１０６ａをＳｉＯ２膜１０６ｂに変換する。この工程は、次の化学式（１）で説明することができる。
【０１１０】
ＳｉＨ２ＮＨ  ＋  ２Ｏ  →  ＳｉＯ２  ＋  ＮＨ３  ・・・（１）
すなわち、ＳＴＩ溝に埋め込まれたＰＳＺ膜１０６ａは、水蒸気（Ｈ２Ｏ＋Ｏ２）の分解によって生成される酸素（Ｏ）と反応して、ＳｉＯ２とＮＨ３（アンモニアガス）に変化し、ＳｉＯ２膜１０６ｂに変化する。
【０１１１】
この時、素子形成領域の中央部はＳｉＮ膜１０３で覆われているので、この素子形成領域中央部における半導体基板１０１の表面は酸化されない。しかし、プルバックによりＳｉＮ膜１０３が後退した素子形成領域の周辺部は、温度や雰囲気の条件によっては酸化膜が形成されることもある。
【０１１２】
この化学反応は、ＰＳＺ膜１０６ａの表面から進行し、例えば４００℃の水蒸気雰囲気での酸化（たとえば燃焼酸化（以下、これをＢＯＸ酸化と呼ぶ））を１５分から３０分程度行うことにより、半導体基板１０１に６００ｎｍ程度の厚さで形成したＰＳＺ膜１０６ｂをＳｉＯ２膜に変換させることができることが確認されている。
【０１１３】
従って、４００℃で１５分間程度水蒸気雰囲気でＢＯＸ酸化を行なうことで、ＰＳＺ膜１０６ａは、表面からＳＴＩ溝底まで５５０ｎｍ程度の厚さであるため、Ｓｉ−Ｎ結合からＳｉ−Ｏ結合への変換が促進される。その結果、異なる溝幅を有するＳＴＩ溝に埋め込まれたＰＳＺ膜１０６ａを、溝底まで完全にＳｉＯ２膜１０６ｂへ変換することができる。
【０１１４】
ここでは４００℃でＢＯＸ酸化をする場合について示したが、水蒸気雰囲気での酸化は、２００℃から６００℃程度の範囲から、許容できる酸化膜形成限度によって選択すればよい。望ましくは、３００℃から４００℃の範囲であると考えられる。
【０１１５】
次に、酸化性雰囲気、または窒素等の不活性ガス雰囲気において、７００℃から１０００℃、望ましくは８５０℃程度の窒素雰囲気で３０分程度の熱処理を行う。これにより、ＰＳＺ膜１０６ａから変換されたＳｉＯ２膜１０６ｂに残留しているＮＨ３やＨ２Ｏを放出させ、ＳｉＯ２膜１０６ｂの緻密化処理を行う。このようにしてＳｉ密度の高いＳｉＯ２膜に変換させることで、膜のリーク電流を低減することができる。
【０１１６】
また、窒素ガス等の不活性ガス雰囲気で行うと、ＳＴＩ溝中のシリコン側面の酸化を抑えることができ、素子幅の減少、すなわちＳＴＩ幅の増加を抑えることが可能である。
【０１１７】
また、酸素雰囲気であれば、膜中の炭素（Ｃ）等の不純物濃度をさらに低減することができ、リーク電流、さらには膜と半導体基板との界面における固定電荷を低減することができるが、酸化膜が形成されることには注意が必要である。
【０１１８】
この場合も、素子形成領域の中央部はＳｉＮ膜１０３で覆われているため、酸化性雰囲気においても酸化されることはない。
【０１１９】
また、緻密化工程には、通常の炉による熱処理以外にＲＴＡ（Rapid  Thermal Anealing）やＲＴＯ（Rapid  Thermal  Oxidation）を用いてもよい。
【０１２０】
ＲＴＡの場合は、より高温、例えば９５０℃で２０秒程度の短時間の高温熱処理工程を行うことが可能である。
【０１２１】
これらの熱処理は、次のエッチバック工程の後に行ってもよい。また、これらの熱工程の設定により、ＳｉＯ２膜１０６ｂの膜ストレスを低下させることができる。
【０１２２】
次に、図６に示すように、ＳＴＩ溝の高さ調整のために、例えばドライ・エッチング法、またはウェット・エッチング法等により、ＳｉＯ２膜１０６ｂをエッチバックしていく。そして、特にドライエッチングの場合は、ＳｉＮ膜１０３の表面が露出したか否かを示すエッチング信号をモニタしながら、半導体基板１０１の表面からの高さが例えば２０ｎｍ程度になるように、ＳｉＯ２膜１０６ｂを形成する。
【０１２３】
ドライエッチング法によるエッチバックでは、ＰＳＺ膜１０６ａのＳＴＩパターン疎密差、すなわちＳＴＩ幅の違いによるＳｉＯ２膜１０６ｂのＳｉ密度の違いによるエッチング速度の差が現れにくく、ほぼエッチバックの均一性に対応した膜厚でＳＴＩ溝およびＳｉＮ膜１０３ａの側面部にＳｉＯ２膜１０６ｂを形成することができる。
【０１２４】
ここでは、半導体基板１０１の表面からのＳｉＯ２膜１０６ｂの膜厚が２０ｎｍの例を示したが、この値はその後のプロセスによって調整することが可能である。
【０１２５】
これまでの工程で、ＣＭＰ法等の平坦化工程を用いることなく、ＳｉＯ２膜１０６ｂは半導体基板１０１に対してほぼ平坦になるように形成される。
【０１２６】
これは、ＣＭＰ法を使わないのでエッチバック時のストッパーとしてのＳｉＮ膜１０３の膜減りによるＳＴＩパターンによる平坦化時の不均一性がないためである。
【０１２７】
次に、図７に示すように、ＳｉＮ膜１０３とパッドＳｉＯ２膜１０２とを除去して、半導体基板１０１の表面を露出させる。
【０１２８】
この時、パッドＳｉＯ２膜１０２とＳＴＩ溝部に埋め込まれたＳｉＯ２膜１０６ｂのエッチング速度ができるだけ一致するようなウェットエッチング液を用いることが望ましい。
【０１２９】
例えば、緩衝化フッ酸（バッファードＨＦ）によるＳｉＯ２膜１０６ｂのウェットエッチングレートは、熱酸化膜の１．４倍程度に低減することができる。
【０１３０】
このため、パッドＳｉＯ２膜１０２の除去の際にも、ＳＴＩ溝上部のＳｉＯ２膜１０６ｂが過剰にエッチングされることを抑制することができる。
【０１３１】
次に、図８に示した工程において、犠牲酸化膜１０７の形成、チャネルイオン注入、犠牲酸化膜の除去、ゲート絶縁膜の形成を行う。
【０１３２】
この段階で、ＳＴＩ溝に埋め込まれたＳｉＯ２膜１０６ｂは、半導体基板１０１の面に対してほぼ均一となるように、ＳＴＩ高さとプルバック量とが最適化されている。
【０１３３】
この後、図示されていないゲート電極の形成、ソ−ス／ドレイン拡散層の形成、層間絶縁膜の形成、コンタクト形成、配線層の形成、パッシベーション膜の形成、パッド形成等を経て、ＭＯＳトランジスタが完成する。
【０１３４】
上述した第１の実施形態による製造方法によれば、半導体装置、特にＳＴＰ法による誘電体膜の形成により、大きいアスペクト比のＳＴＩ構造でも窪みなどの形状の劣化のない所望形状のＳＴＩ構造を形成することができる。
【０１３５】
特に、ＳＴＩ幅が１μｍ以上の広い溝幅においても、ＳＴＩ溝幅が７０ｎｍ程度以下の狭い溝幅においても、ＰＳＺ膜をウェーハ全面にわたり所望の膜厚に均一に形成できる。従って、異なるＳＴＩ溝幅を有するＳＴＩ溝が混在する装置においても、ＳＴＩ溝内に形状劣化なく誘電体膜を埋め込むことが可能であり、歩留まりの高い素子分離構造を実現することができる。
【０１３６】
また、ＳＴＩ形成後の半導体製造工程において繰り返される半導体基板表面の酸化工程及び酸化膜除去工程等においても、良好な形状のＳＴＩ構造を維持して素子分離を実現することができる。また、リーク電流の低減やＳＴＩ溝底における固定電荷の低減が実現できるので、製品の歩留まりを向上できる。
【０１３７】
（第２の実施の形態）
本発明の第２の実施形態による半導体装置のＳＴＩ構造、並びにこの装置を製造する方法について説明する。
【０１３８】
図９、図１０に、第２の実施の形態に係わるＳＴＩ構造の断面構造を工程順に示す。
【０１３９】
本実施の形態は、上記第１の実施の形態とマスクＳｉＮ層１０３のプルバック工程が異なり、それ以外の工程は上記第１の実施の形態と同様である。従って、以下に上記第１の実施形態と異なる工程のみについて説明する。
【０１４０】
本実施の形態では、図９に示すように、ＳｉＯ２膜１０２およびＳｉＮ膜１０３をマスク層の一部にして半導体基板１０１をエッチングした後、プルバック工程において、図１０に示すように熱リン酸液を用いてＳｉＮ膜１０３を所望の量、例えば２０ｎｍ程度エッチングする。
【０１４１】
このようにすることで、図４に示した上記第１の実施の形態と同様なプルバック形状が得られる。ＳｉＮ膜１０３ｂの膜厚は減少するが、上記第１の実施の形態におけるマスク材１０４の形成を省略することができるので、工程の簡略化が可能である。
【０１４２】
（第３の実施の形態）
本発明の第３の実施形態による半導体装置のＳＴＩ構造並びにこの構造を実現するための製造方法について説明する。
【０１４３】
図１１に、第３の実施の形態に係わるＳＴＩ構造の形成を工程順に示す。本実施の形態は、上記第１の実施の形態と比較して半導体基板上に最初に形成する絶縁膜の形成過程が異なり、それ以外の工程は上記第１の実施の形態と同様である。従って、以下に上記第１の実施形態と異なる工程のみについて説明する。
【０１４４】
図５に示された上記第１の実施の形態では、ＳＴＰ法を用いてＰＳＺから成る誘電体膜１０６ａを形成する。本実施の形態では、図１１に示すように、半導体基板１０１上に先ず形成する誘電体膜をＳＴＰ法によらず、通常のスピン塗布法を複数回用いることによりＰＳＺから成る誘電体膜１０８を形成する。
【０１４５】
例えば、最初にＰＳＺから成る塗布膜１０８を全面に塗布し、ライン／スペ−スの微小なパターン、例えば１００ｎｍ／１００ｎｍ程度以下のパターンを埋め込む。
【０１４６】
次に、塗布膜１０８の膜厚が薄い状態にある溝幅の広いＳＴＩ溝を埋め込むように、全体に２回目の塗布を行い、ＰＳＺから成る誘電体膜１０９により埋め込みを行って表面全体を平坦化する。
【０１４７】
ここで、１回目の塗布の後に酸化処理を行った後、２回目の塗布を行ってもよい。また、ＰＳＺから成る誘電体膜１０８、１０９の分子量や粘度を調整することにより、あるいはスピンコート時の回転数を塗布回数に応じて調整することにより、複数回の塗布後にウェーハ全面に渡って表面が均一になるようにすることができる。
【０１４８】
その後、４００℃程度の温度で、水蒸気を含む雰囲気により３０分程度熱処理を行う。
【０１４９】
さらに、８５０℃程度のデンシファイ（densify）工程を行って、ＳＴＩ溝に誘電体膜を埋め込む工程を終了する。この後は、上記第１の実施の形態と同様であり説明を省略する。
【０１５０】
本実施の形態によれば、ＳＴＰ法を用いることなくＰＳＺからなる誘電体膜１０８、１０９を半導体基板面に平坦に形成することができる。
【０１５１】
（第４の実施の形態）
本発明の第４の実施形態に係る半導体装置のＳＴＩ構造、並びにこの装置を製造する方法について説明する。
【０１５２】
図１２から図１６に、第４の実施の形態に係わるＳＴＩ構造の形成を工程順に示す。
【０１５３】
本実施の形態は、上記第１、第２の実施形態とは、半導体基板上にＰＳＺからなる誘電体膜を形成する前に、他の絶縁膜を形成する点が異なる。それ以外の工程は、上記第１の実施の形態と同様であり、以下に上記第１の実施形態と異なる工程のみについて説明する。
【０１５４】
ところで、本実施の形態ではマスク部材であるＳｉＮ膜を選択的に２０ｎｍ程度横方向に後退させる、いわゆるプルバック法を用いているが、必ずしもプルバック法を用いる必要はなく、半導体装置の要求性能に応じて選択することができる。
【０１５５】
プルバック工程には、例えば熱リン酸等を用いるのが一般的である。この時、ＳｉＯ２膜１０２とＳｉＮ膜１０３の選択比を２以上とることができるような等方性エッチングを用いるのが望ましい。
【０１５６】
図１２に示すように、ＳｉＮ膜１０３をプルバックしてＳｉＮ膜１０３ｂとした後、ＳＴＩ溝内に溝の深さ全てをふさがない程度の膜厚に調整したカバレッジのよい絶縁膜１４１を全面に形成する。ここでは、ＬＰ−ＣＶＤ法によるＴＥＯＳ−ＳｉＯ２膜１４１を形成している。
【０１５７】
このＳｉＯ２膜１４１の膜厚は、例えば７０ｎｍ幅のＳＴＩ溝をふさがないようにするため、１０ｎｍから２０ｎｍ程度に設定する。
【０１５８】
この後、ＴＥＯＳ−ＳｉＯ２膜１４１のデンシファイアニールを例えば窒素雰囲気で８００℃程度で３０分程度行う。
【０１５９】
このデンシファイ処理は、ＴＥＯＳ−ＳｉＯ２膜１４１の膜質を向上させ、後の工程での熱酸化膜に対してのウェットエッチング速度をそろえるために行うためのものである。
【０１６０】
次に、図１３に示すように、ＳｉＯ２膜１４１上に形成する絶縁膜として、塗布型のＰＳＺからなる誘電体膜１０６ａを全面に形成する。
【０１６１】
ここでは、ＳＴＰ法を用いる場合について示すが、複数回スピンコーティングを行う塗布等、他の方法を用いてもよい。
【０１６２】
次に、４００℃程度の温度で、水蒸気を含む雰囲気で誘電体膜１０６ａを３０分程度熱処理する。
【０１６３】
この段階では、ＰＳＺからなる誘電体膜１０６ａは、ＳｉＯ２膜に完全に変換されていない場合が多い。
【０１６４】
次に、図１４に示すように、ＴＥＯＳ−ＳｉＯ２膜１４１と、ＰＳＺからなる誘電体膜１０６ａとをＳＴＩ溝内に残存させ他の部分を除去するために、例えばドライエッチバック法やＢＨＦ等を用いたウェット・エッチング法により、ＰＳＺからなる誘電体膜１０６ａをエッチバックしてＳｉＮ膜１０３ｂの側面が露出する程度、半導体基板１０１の表面から２０ｎｍ程度の高さになるように加工する。
【０１６５】
図１５に示すように、酸素雰囲気や窒素等の不活性ガス雰囲気において、７００℃から１０００℃、例えば８５０℃程度の温度で３０分程度の熱処理を行い、ＰＳＺからなる誘電体膜１０６ａをＳｉＯ２膜１０６ｂに変換する。
【０１６６】
この熱処理によって膜中に残留しているＮＨ３やＨ２Ｏを放出させ、ＳｉＯ２膜１０６ｂの緻密化処理を行い、Ｓｉ密度の高いＳｉＯ２膜に変換させることで、膜のリーク電流を低減することができる。
【０１６７】
また、酸素雰囲気であれば、膜中の炭素（Ｃ）等の不純物濃度をさらに低減することができ、リーク電流、さらには膜と半導体基板界面での固定電荷を低減することができる。ＳｉＯ２膜１０６ｂを薄膜化しているので、この熱処理の効率はよい。
【０１６８】
次に、ＳｉＮ膜１０３ｂとパッドＳｉＯ２膜１０２とを除去して、半導体基板１０１の表面を露出させる。
【０１６９】
この時、熱酸化膜１０２とＳＴＩ溝内に埋まっているＳｉＯ２膜１０６ｂのエッチング速度ができるだけ等しくなるようなウェットエッチング液を用いることが望ましい。例えば、緩衝化フッ酸（バッファードＨＦ）によるＳｉＯ２膜１０６ｂのウェットエッチングレートは、熱酸化膜の１．４倍程度に低減することができる。このため、パッドＳｉＯ２膜１０２の除去の際にも、ＳＴＩ溝上部のＳｉＯ２膜１０６ｂが過剰にエッチングされることを抑制することができる。
【０１７０】
また、本実施の形態の場合、ＳｉＯ２膜１０６ｂの側面がＴＥＯＳ−ＳｉＯ２膜１４１で覆われているため、上記第１の実施の形態に比べて、ＳｉＯ２膜１０６ｂが半導体基板１０１の表面から後退することを防止できる。
【０１７１】
次に、図１６に示す工程において、犠牲酸化膜１０７の形成、チャネルイオンの注入、犠牲酸化膜の除去、ゲート絶縁膜の形成を行う。
【０１７２】
この段階で、ＳＴＩ溝に埋め込まれたＳｉＯ２膜１０６ｂは、半導体基板１０１の表面とほぼ同じあるいは多少低下している程度であるが、ＳＴＩ溝のコーナ部は、ＴＥＯＳ−ＳｉＯ２膜１４１により覆われている構造となる。
【０１７３】
この後更に、ゲート電極の形成、ソース／ドレイン拡散層の形成、層間絶縁膜の形成、コンタクトの形成、配線層の形成、パッシベーション膜の形成、パッドの形成等を経て、ＭＯＳトランジスタを完成させる。
【０１７４】
上述した第４の実施形態によれば、半導体装置、特にＳＴＰ法によるＰＳＺからなる誘電体膜を形成することにより、大きなアスペクト比のＳＴＩ構造でも窪み等の形状の劣化のないＳＴＩ構造を実現することが可能である。
【０１７５】
特に、ＳＴＩ幅が１μｍ以上のような広い溝幅においても、あるいはＳＴＩ溝幅が７０ｎｍ程度以下の狭い溝幅においても、ＰＳＺ膜を半導体基板全面にわたり所望の膜厚に均一に形成することができる。
【０１７６】
従って、ＳＴＩ溝幅によらずＳＴＩ溝内に形状劣化のない素子分離構造を実現することができる。
【０１７７】
また、ＳＴＩ溝形成後の半導体製造工程において繰り返される半導体基板表面の酸化や酸化膜除去等の工程においても、ＳＴＩコーナの露出を防止し得る良好な形状のＳＴＩ構造を維持して素子分離を実現することができる。また、リーク電流の低減やＳＴＩ溝底における固定電荷の低減を実現することができ、製品の歩留まりを向上させることができる。
【０１７８】
（第５の実施の形態）
本発明の第５の実施形態による半導体装置のＳＴＩ構造及びその製造方法について説明する。
【０１７９】
図１７から図２３に、第５の実施の形態に係わるＳＴＩ構造の形成を工程順に示す。
【０１８０】
本実施の形態は、上記第１の実施形態とはＳＴＩ溝の形成方法、並びにＳｉＮ膜の側壁にＣＶＤ酸化膜が形成されている点で異なる。それ以外の工程は、上記第１の実施の形態と同様であり、以下上記第１の実施形態と異なる工程のみにちて説明する。
【０１８１】
また、本実施の形態では、マスク部材であるＳｉＮ膜を選択的に２０ｎｍ程度横方向に後退させるプルバック法を用いていないが、プルバック法を用いた場合と同様な効果を実現している。
【０１８２】
先ず、図１７に示すように、半導体基板１０１の表面にＳｉＯ２膜１２２をパッド酸化膜として例えば膜厚４ｎｍ程度に形成する。その表面上に、ＬＰ−ＣＶＤ法を用いてマスク材としてのＳｉＮ膜１２３を膜厚１５０ｎｍ程度形成する。
【０１８３】
その後、通常の露光技術とＲＩＥ法によるドライエッチング技術を用いて、ＳｉＮ膜１２３を加工する。次に、図示されていないレジスト膜を除去し、全面にＬＰ−ＣＶＤ法を用いてＴＥＯＳ−ＳｉＯ２膜１２４を例えば膜厚２０ｎｍ程度堆積する。
【０１８４】
ＳｉＯ２膜１２４の全面にＲＩＥ法を用いてドライエッチバックして、ＳｉＮ膜１２３の側壁に残置させる。いわゆる、「側壁残し」と称される工程に相当する。
【０１８５】
図１８に示すように、ＳｉＮ膜１２３とＳｉＯ２膜１２４とをマスクにして、半導体基板１２１にＳＴＩ素子分離のためのＳＴＩ溝を、例えば深さ２００ｎｍから３００ｎｍ程度形成する。この溝は素子分離用であるので、必要に応じて異なる幅のＳＴＩ溝が形成される。ここでは、４μｍ以上の広いＳＴＩ幅と、７０ｎｍ程度の狭いＳＴＩ幅と、２００ｎｍ程度のＳＴＩ幅の３つが混在した場合を想定している。
【０１８６】
半導体基板１０１を通常の熱酸化法を用いて酸化し、ＳＴＩ溝内壁に膜厚２ｎｍから４ｎｍ程度の熱酸化膜１２５を形成する。
【０１８７】
なお、通常の熱酸化の替わりに、酸素ラジカルを用いてＳＴＩ溝の側面に半導体基板１０１の面方位によらない均一な膜厚の高品質の酸化シリコン膜を形成してもよい。
【０１８８】
あるいはまた、ＩＳＳＧ（In−Situ Steam Generation）法を用いて、ＳＴＩ溝部内壁ばかりでなくＳｉＮ膜１２３の側面を僅かに酸化しておいてもよい。
【０１８９】
次に図１９に示すように、ＳＴＩ溝を含む全面に誘電体膜１２６を半導体基板１０１の表面に沿って平坦になるように埋め込む。ここではＳＴＰ法を用いて埋め込む場合を示すが、他の平坦化手法を用いて誘電体膜１２６を埋め込んでもよい。
【０１９０】
ＳｉＮ膜１２３上において、１００ｎｍ程度の膜厚になるようにＳＴＰ法を用いて、この誘電体膜１２６を埋め込む。ここでは、例えばＰＳＺ膜を堆積する。
【０１９１】
ＳＴＰ工程において、ベースフィルムに塗布する塗布装置を用いて、１５０℃程度で溶媒を揮発させるベーク工程を３分程度行う。
【０１９２】
この時、ＳｉＮ膜１２３は１３０ｎｍ程度であるので、誘電体膜１２６の表面からＳＴＩ溝の溝底までは約５３４ｎｍ程度の膜厚となる。
【０１９３】
ＳＴＰ法による埋め込み特性は上述したように良好であり、７０ｎｍ程度の細いＳＴＩ溝幅、さらには広いＳＴＩ溝幅に対してもヴォイドなく全面に約±１０ｎｍ程度の平坦度で埋め込むことができる。
【０１９４】
次に、誘電体膜１２６を、例えば４００℃の水蒸気雰囲気でのＢＯＸ酸化を１５分から３０分程度行い、ＳｉＯ２膜１２６に変換する。
【０１９５】
ここでは４００℃の例を示したが、水蒸気雰囲気での酸化は２００℃から６００℃程度の範囲から所望の温度を選択することができる。望ましくは、３５０℃から４５０℃の範囲である。
【０１９６】
次に、酸化性雰囲気、または窒素等の不活性ガス雰囲気において、７００℃から１０００℃、望ましくは８５０℃程度の窒素雰囲気で３０分程度の熱処理を行う。これにより、ＰＳＺ膜から変換されたＳｉＯ２膜に残留しているＮＨ３やＨ２Ｏを放出させ、ＳｉＯ２膜の緻密化処理を行い、Ｓｉ密度の高いＳｉＯ２膜１２６に変換させる。
【０１９７】
これらの熱処理は、次のエッチバック工程の後に行ってもよい。また、これらの熱工程の条件設定により、ＳｉＯ２膜１２６の膜ストレスを変化させることができる。
【０１９８】
次に、図２０に示すように、ＳＴＩの高さ調整のために、例えばＲＩＥ法を用いたドライ・エッチング法によりＳｉＯ２膜１２６をエッチバックする。この工程では、ＳｉＮ膜１２３の表面が露出したか否かを示すエッチング信号をモニタしながら、半導体基板１０１の表面からの高さが例えば２０ｎｍ程度になるように、ＳｉＯ２膜１２６を加工する。
【０１９９】
ドライエッチング法によるエッチバックでは、ＳＴＩパターン疎密差、即ちＳＴＩ幅の違いによるＳｉＯ２膜１２６のＳｉ密度の違いによるエッチング速度の差が現れにくく、ほぼエッチバックの均一性に対応した膜厚でＳＴＩ溝およびＳｉＮ膜１２３側面部にＳｉＯ２膜１２６を形成することができる。
【０２００】
ここでは、半導体基板１０１の表面からのＳｉＯ２膜１２６の膜厚が２０ｎｍである場合について示したが、この値はその後のプロセスによって調整することが可能である。
【０２０１】
次に図２１に示すように、ＳｉＮ膜１２３と、ＳｉＮ膜１２３の下部のパッドＳｉＯ２膜１２２とを除去して、半導体基板１２１の表面を露出させる。
【０２０２】
この時、熱酸化膜１２２とＳＴＩ溝内に埋まっているＳｉＯ２膜１２６のウェットエッチング速度ができるだけ一致するようなウェットエッチング液を用いることが望ましい。例えば、緩衝化フッ酸（バッファードＨＦ）によるＳｉＯ２膜１２６のウェットエッチングレートは、熱酸化膜の１．４倍程度に低減することができる。
【０２０３】
このため、パッドＳｉＯ２膜１２６の除去の際にも、ＳＴＩ溝上部のＳｉＯ２膜１２６が過剰にエッチングされることを抑制することができる。
【０２０４】
また、このウェットエッチングには正確なエッチング膜厚制御を行い、過剰なオーバエッチングを行わないようにすることが望ましい。
【０２０５】
このようにすることで、図２１に示すように、半導体基板１０１の表面を露出させても、ＳｉＯ２膜１２４をＳｉＯ２膜１２６の側面に残置させることが可能となる。
【０２０６】
次に図２２に示すように、犠牲酸化膜１２７の形成、図示されていないチャネルイオンの注入を行う。
【０２０７】
さらに図２３に示すように、犠牲酸化膜１２７を除去したのち、ゲート絶縁膜１２８の形成を行う。
【０２０８】
この段階で、ＳＴＩ溝に埋め込まれたＳｉＯ２膜１２６は、半導体基板１０１の表面にほぼそろうようにウェットエッチング量を調整することが望ましい。
【０２０９】
この後更に、ゲート電極の形成、ソース／ドレイン拡散層の形成、層間絶縁膜の形成、コンタクトの形成、配線層の形成、パッシベーション膜の形成、パッド形成等を経て、ＭＯＳトランジスタを完成させる。
【０２１０】
上述した第５の実施形態によれば、特にＳＴＰ法による誘電体膜の形成により、大きなアスペクト比のＳＴＩ構造でも窪み等形状の劣化のない所望形状のＳＴＩ構造を形成することができる。
【０２１１】
特に、ＳＴＩ幅が１μｍ以上の広い溝幅、あるいはＳＴＩ溝幅が７０ｎｍ程度以下の狭い溝幅においても、誘電体膜を基板全面にわたって所望の膜厚に均一に形成することができる。
【０２１２】
従って、ＳＴＩ溝幅によらずＳＴＩ溝内に形状劣化のない素子分離構造を実現することができる。
【０２１３】
また、ＳＴＩ形成後の半導体製造工程において繰り返される半導体基板表面の酸化や酸化膜除去等の工程においても、ＳＴＩコーナの露出がない良好な形状のＳＴＩ構造を維持して素子分離が実現することができ、またリーク電流の低減やＳＴＩ溝底における固定電荷の低減が実現することができるので、製品の歩留まりを向上させることができる。
【０２１４】
また、リソグラフィの限界よりも狭い幅のＳＴＩが実現することができ、活性領域幅を増加させることができるので、トランジスタのチャネル幅を増加することが可能であり、その結果チャネル電流を増加させることができる。このため駆動電流を増加させて、素子の高速動作が可能になる。
【０２１５】
以上のように、本発明の第１乃至第５の実施の形態によれば、以下のような効果が得られる。
【０２１６】
先ず、７０ｎｍ以下の狭いＳＴＩ幅において、ＣＭＰ法によるエッチング時のマスクシリコン窒化膜のやられがなく、パッドシリコン酸化膜や犠牲シリコン酸化膜を剥離する際のウェットエッチングによるくぼみの形成が抑えられる。
【０２１７】
このため、ＳＴＩ溝の上部側面に鋭角のシリコンコーナが露出する部分がなく、これによりディヴォットと称される、埋め込んだ絶縁膜が後退してすることができるくぼみのない素子分離構造を実現することがすることができる。
【０２１８】
さらに、広い溝幅を有するＳＴＩ溝、また狭い溝幅を有するＳＴＩ溝においても、ＳＴＩ溝中に膜ストレスの小さな材料として、例えばＰＳＺ膜等を用いることにより、ＳＴＩ溝の埋め込み膜による膜ストレスを緩和することがすることができ、シリコン結晶欠陥のパターン依存性を低減することがすることができ、製品の歩留まりの向上に寄与する。
【０２１９】
（６）第６の実施の形態
本発明の第６の実施の形態について図面を参照し説明する。
【０２２０】
図２８にＳＴＩ素子分離構造を用いたＭＯＳ型トランジスタ構造の平面を示し、図２９に図２８のＡ−Ａ線に沿う縦断面を示す。但し、メタル配線部から上層の配線層及びパッシベーション層は、図面では省略されている。
【０２２１】
半導体基板３００の表面部分において、活性領域ＡＡ１１が配置され、その周囲にＳＴＩ溝による素子分離領域ＳＴＩ１１が設けられている。ＳＴＩ溝には、例えば１００ｎｍを超えるような広い溝幅のＳＴＩ溝ＳＴＩ１１、あるいは７０ｎｍ以下のような狭い溝幅のＳＴＩ溝ＳＴＩ３０４が混在する。
【０２２２】
活性領域ＡＡ１１において、ソース／ドレイン領域間のチャネル領域上にゲート絶縁膜ＧＩ１１を介してゲート電極ＧＥ１１が形成され、表面全体に層間絶縁膜３２１が形成されている。半導体基板３００の所望の領域において、層間絶縁膜３２１にコンタクトホールＣＨ１１が開口され、層間絶縁膜３２１上のメタル配線ＭＷ１１に接続されている。
【０２２３】
本実施の形態によるＳＴＩ型素子分離構造は、ＳＴＩ内部に埋め込まれた絶縁膜の形状を除いて、図５１〜図５５に示された塗布膜及びＨＤＰ−ＳｉＯ２膜を用いたハイブリッド型ＳＴＩ型素子分離構造と同等である。
【０２２４】
ここで、図５１〜図５５に示されたハイブリッド型ＳＴＩ構造と本実施の形態のＳＴＩ構造の異なる点は、以下の通りである。
【０２２５】
１）１μｍ以上のＳＴＩ幅および7０ｎｍ以下の狭いＳＴＩ幅において、塗布膜がＳＴＩ溝内において半導体基板表面より下部の領域にのみ形成されている。これにより、マスクＳｉＮ膜やパッドＳｉＯ２膜を除去する際のウェットエッチングによるくぼみの形成を完全に抑えることができる。
【０２２６】
このため、ＳＴＩ溝の上部側面に鋭角のコーナが露出する部分がなくなり、すなわちディヴォットと称される埋め込んだ絶縁膜が異常に後退してできる窪みが存在しない。
【０２２７】
２）広いＳＴＩ幅あるいは狭いＳＴＩ幅においても、ＳＴＩ溝の底部領域に安定して塗布された誘電体膜が形成される。これにより、誘電体膜に膜ストレスの小さな材料、例えばＰＳＺ膜等を用いることにより、ＳＴＩ溝の埋め込み膜による膜ストレスを緩和することができ、シリコン結晶欠陥を低減させて製品の歩留まりを向上させることができる。
【０２２８】
次に、このようなハイブリッド型ＳＴＩ構造を形成する製造方法について説明する。
【０２２９】
図３０〜図３５に、本実施の形態による工程別の素子断面を示す。
【０２３０】
ここでは、ＳＴＩ構造の形成工程に絞って説明するが、この後ゲート絶縁膜、ゲート電極、層間絶縁膜、コンタクト、配線の形成を通常のＬＳＩ製造方法に従って行うことで、ＬＳＩを完成させることができる。
【０２３１】
先ず、図３０に示すように、半導体基板３００の表面にＳｉＯ２膜３０１を例えば膜厚４ｎｍ程度形成する。その上に、ＬＰ−ＣＶＤ法を用いてマスク材としてのＳｉＮ膜３０２を膜厚１５０ｎｍ程度形成する。
【０２３２】
その後、通常の露光技術とＲＩＥ法によるドライエッチング技術を用いて、ＳｉＮ膜３０２、ＳｉＯ２膜３０１、半導体基板３００の順序で加工し、半導体基板３００にＳＴＩ素子分離のための素子分離溝としてＳＴＩ溝３０３を、例えば深さ３００ｎｍ程度に形成する。
【０２３３】
これは素子分離のための溝であるので、必要に応じて異なる幅のＳＴＩ溝が半導体基板３００に形成される。ここでは、１μｍ以上の広いＳＴＩ幅の場合と、７０ｎｍ程度の狭いＳＴＩ幅とが混在した場合について述べる。
【０２３４】
尚、本実施の形態は、ＳｉＮ膜３０２をマスク材として用いる場合を示している。しかし、ＳｉＮ膜３０２上にＳｉＯ２膜を積層し、このＳｉＯ２膜を半導体基板３００のエッチングマスク材として用いてもよい。
【０２３５】
次に、半導体基板３００を通常の熱酸化法を用いて酸化し、ＳＴＩ溝３０３の側面に膜厚４ｎｍ程度の熱酸化膜３０４を形成する。
【０２３６】
なお、通常の熱酸化の替わりに酸素ラジカルを用いて、ＳＴＩ溝３０３の側面にシリコン（Ｓｉ）の面方位によらない均一な高品質の酸化シリコン膜を形成してもよい。また、ＩＳＳＧ法を用いてＳｉＮ膜３０２の側面を僅かに酸化しておいてもよい。
【０２３７】
次に図３１に示すように、ＳＴＩ溝に誘電体膜を平坦に埋め込む。ここでは、ＳＴＰ法を用いて埋め込む場合について述べる。
【０２３８】
例えば、マスクＳｉＮ膜３０２上において１００ｎｍ程度の膜厚になるように、ＳＴＰ法を用いてＰＳＺからなる誘電体膜３０５を堆積する。
【０２３９】
ベースフィルムに塗布する塗布装置を用いて、１５０℃程度で溶媒を揮発させるベーク工程を３分程度行なう。
【０２４０】
この時、ＳｉＮ膜３０２は１５０ｎｍ程度であるので、ＰＳＺ膜３０５の表面からＳＴＩ溝３０３の溝底までは約４５０ｎｍ程度の膜厚となる。
【０２４１】
上述したように、ＳＴＰ法による埋め込み特性は良好であり、７０ｎｍ程度の細いＳＴＩ溝幅、あるいは広いＳＴＩ幅へもヴォイドなしで前面に約±１０ｎｍ程度の平坦度で埋め込むことができる。次に、誘電体膜３０５をＳｉＯ２膜３０５ａに変換する。
【０２４２】
この時、素子形成領域はＳｉＮ膜３０２で覆われているので、素子形成領域における半導体基板３００表面は酸化されない。
【０２４３】
この化学反応は、誘電体膜３０５のＳＴＩ溝３０３中で露出している表面から進行していき、例えば３００℃又は４００℃の水蒸気雰囲気でのＢＯＸ酸化を３０分程度行うことで、平面構造の半導体基板３００に６００ｎｍ程度の厚さで形成した誘電体膜３０５をＳｉＯ２膜に変換させることができる。
【０２４４】
誘電体膜３０５は表面からＳＴＩ溝３０３の底まで４５０ｎｍ程度の厚さであるため、３００℃又は４００℃で３０分間程度ＢＯＸ酸化を行なうことで、Ｓｉ−Ｎ結合からＳｉ−Ｏ結合への変換が促進される。その結果、異なる溝幅を有するＳＴＩ溝３０３に埋め込まれたＰＳＺ膜３０５を、溝底まで完全にＳｉＯ２膜３０５へ変換することができる。
【０２４５】
また、酸化性雰囲気、あるいは窒素等の不活性ガス雰囲気において、７００℃から１０００℃、例えば８００℃程度の温度で３０分程度の熱処理を行い、誘電体膜３０５から変換されたＳｉＯ２膜３０５に残留しているＮＨ３やＨ２Ｏを放出させ、ＳｉＯ２膜３０５の緻密化処理を行い、Ｓｉ密度の高いＳｉＯ２膜３０５に変換させて、膜のリーク電流を低減することが可能である。
【０２４６】
酸素雰囲気であれば、膜中の炭素（Ｃ）等の不純物濃度をさらに低減することができ、リーク電流、さらには膜と半導体基板界面での固定電荷を低減することができる。
【０２４７】
また、窒素ガス等の不活性ガス雰囲気で行うことで、ＳＴＩ溝３０３中のシリコン側面の酸化を抑えることができ、素子幅の減少、すなわちＳＴＩ幅の増加を抑えることができる。
【０２４８】
この場合、素子形成領域はＳｉＮ膜３０２で覆われているため、酸化性雰囲気においても酸化されることはない。
【０２４９】
また、緻密化工程では、通常の炉による熱処理以外にＲＴＡやＲＴＯを用いてもよい。
【０２５０】
ＲＴＡの場合は、より高温、例えば９５０℃で２０秒程度の短時間の高温熱処理工程を用いることができる。これらの熱処理は、次のエッチバック工程の後に行ってもよい。
【０２５１】
次に、図３２に示すように、ＳＴＩ溝の底部にのみＰＳＺからなる誘電体膜を埋め込んで他の部分を除去するために、例えばドライ・エッチング法、またはウェット・エッチングあるいは全面ＣＭＰとウェットエッチングの組み合わせ等により、ＳｉＯ２膜３０５をエッチバックする。
【０２５２】
ドライエッチング法によるエッチバックでは、誘電体膜のＳｉ密度の違いによるエッチング速度の差が現れにくく、ＳＴＩ溝の底部にほぼエッチバックの均一性に対応した膜厚で形成することができる。
【０２５３】
ＰＳＺからなる誘電体膜３０５は、ＳＴＩ底部における高さ、半導体基板３００の表面より例えば１００ｎｍ程度低くなるように形成する。この膜厚は、埋め込む誘電体膜の膜ストレスや、この後に形成する例えばＨＤＰ−ＳｉＯ２膜の埋め込み特性によって最適化することが可能である。
【０２５４】
また、図３２の丸印３２１に示すように、ドライエッチバック時には異方性エッチング条件を用いるので、ＳｉＮ膜３０２をマスクに誘電体膜３０５をエッチングする際に、ＳｉＮ膜３０２のひさし効果により、シリコン側壁にＳｉＯ２膜３０４の一部が残り、シリコン側面のエッチングを防止することができる。
【０２５５】
次に図３３に示すように、例えばＨＤＰ−ＳｉＯ２膜３０６を堆積して緩和されたアスペクトのＳＴＩ溝３０３内を埋め込む。
【０２５６】
この場合、ＳＴＩ溝３０３の深さは３００ｎｍから１００ｎｍ程度に緩和されているので、ＨＤＰ−ＣＶＤ法を用いたＳｉＯ２膜３０６を全面に堆積してＳＴＩ溝３０３を完全に埋め込むことが可能である。
【０２５７】
その後、ＳｉＯ２膜３０６を、例えば８５０℃で３０分程度、Ｎ２雰囲気で熱処理することにより、緻密化することができる。
【０２５８】
次に、図３４に示すように、ＣＭＰ法によりＨＤＰ−ＳｉＯ２膜３０６を研磨することにより、マスクＳｉＮ膜３０２の表面を基準に平坦化する。
【０２５９】
図３５に示すように、ＳｉＮ膜３０２とパッドＳｉＯ２膜３０１を除去して、半導体基板３００の表面を露出させる。
【０２６０】
この時、ＳＴＩ上部のＳｉＯ２膜３０６は、ＨＤＰ−ＳｉＯ２膜を熱処理して形成した膜であるため、緩衝化フッ酸（バッファードＨＦ）によるウェットエッチングレートは熱酸化膜の１．０から１．２倍程度に低減させることができる。
【０２６１】
このため、ＳｉＯ２膜３０１の除去の際にも、ＳＴＩ溝上部のＳｉＯ２膜３０６を過剰にエッチングすることが防止される。
【０２６２】
半導体基板３００表面より上部にわずかに膨らんだ、断面が台形状のＳｉＯ２膜３０６が埋め込まれ、所望形状のＳＴＩ構造を実現することができる。
【０２６３】
この後、図示されていない犠牲酸化膜の形成、チャネルイオンの注入、犠牲酸化膜の除去、ゲート絶縁膜の形成、ゲート電極の形成、ソース／ドレイン拡散層の形成、層間絶縁膜の形成、コンタクトの形成、配線層の形成、パッシベーション膜の形成、パッドの形成等を経てＭＯＳトランジスタを完成させる。
【０２６４】
上述した第６の実施形態によれば、ＰＳＺ膜とＨＤＰ−ＳｉＯ２膜とを組み合わせることで、大きなアスペクト比のＳＴＩ構造でも窪み等形状の劣化のない所望形状のＳＴＩ構造を形成することが可能である。
【０２６５】
特に、ＳＴＩ幅が１μｍ以上の広い溝幅、あるいはＳＴＩ溝幅が7０ｎｍ程度以下の狭い溝幅においても、ＰＳＺ膜を全面渡ってＳＴＩ溝底部に所望の膜厚に均一に形成することができる。さらに、ＳＴＩ溝の上部はウェットエッチング速度が熱酸化膜とほぼ等しいＨＤＰ−ＳｉＯ２膜で完全に埋め込むことが可能である。
【０２６６】
これにより、ＳＴＩ溝幅によらずＳＴＩ溝内に形状劣化のない素子分離構造を形成することができる。
【０２６７】
また、ＳＴＩ形成後の半導体製造工程において繰り返される半導体基板表面の酸化や酸化膜除去等の工程においても、良好な形状のＳＴＩ構造を維持して素子分離を実現することができる。また、リーク電流の低減、並びにＳＴＩ溝底における固定電荷の低減を実現することができ、製品の歩留まりを向上させることができる。
【０２６８】
（第７の実施の形態）
本発明の第７の実施形態に係る半導体装置のＳＴＩ構造及びその製造方法について説明する。
【０２６９】
図３６、図３７に、第７の実施の形態に係わるＳＴＩ構造の形成を工程順に示す。
【０２７０】
本実施の形態は、上記第６の実施の形態とは誘電体膜の形成過程が異なり、それ以外の工程は同様である。従って、以下に上記第６の実施形態と異なる工程のみについて説明する。
【０２７１】
本実施の形態では、図３６に示すように、ＰＳＺからなる誘電体膜３０５の形成をＳＴＰ法を用いずに通常のスピン塗布法で形成している。誘電体膜の分子量や粘度を調整することにより、またスピンコート時の回転数を調整することにより、全面に渡り均一になるように塗布することができる。その後、４００℃程度の温度で、酸素雰囲気により３０分程度熱処理を行う。この段階では、誘電体膜３０５はＳｉＯ２膜に完全に変換されていない。
【０２７２】
次に、図３７に示すように、ＳＴＩ溝の底部にＰＳＺからなる誘電体膜をＳＴＩ溝底部に残存させ他の部分を除去するために、例えばドライ・エッチング法、またはウェット・エッチング、あるいはまた全面ＣＭＰとウェットエッチングの組み合わせ等により、誘電体膜３０５をエッチバックしてＳＴＩ溝底部に残存させる。
【０２７３】
ドライエッチング法によるエッチバックでは、誘電体膜３０５のＳｉ密度の違いによるエッチング速度の差が現れにくく、ＳＴＩ溝底部にほぼエッチバックの均一性に対応した膜厚で形成することができる。
【０２７４】
誘電体膜３０５のＳＴＩ底部における高さは、半導体基板３００の表面から例えば１００ｎｍ程度低くなるように形成する。
【０２７５】
この膜厚は、埋め込む誘電体膜３００の膜ストレスや、その表面上に形成する例えばＨＤＰ−ＳｉＯ２膜の埋め込み特性によって、最適化することが可能である。
【０２７６】
この後、４００℃程度のＢＯＸ酸化と酸化性雰囲気、または窒素等の不活性ガス雰囲気において、７００℃から１０００℃、例えば８００℃程度の温度で３０分程度の熱処理を行い、ＰＳＺからなる誘電体膜３０５から変換されたＳｉＯ２膜３０５に変換する。この熱処理で、膜中に残留しているＮＨ３やＨ２Ｏを放出させ、ＳｉＯ２膜３０５の緻密化処理を行い、Ｓｉ密度の高いＳｉＯ２膜３０５に変換させて、膜のリーク電流を低減することができる。
【０２７７】
また、酸素雰囲気であれば、膜中の炭素（Ｃ）等の不純物濃度をさらに低減することができ、リーク電流や膜と半導体基板界面での固定電荷を低減させることができる。ＳｉＯ２膜３０５は薄膜化されているので、この熱処理の効率はよい。
【０２７８】
本実施の形態によっても、ＰＳＺからなる誘電体膜とＨＤＰ−ＳｉＯ２膜のハイブリッド構造を用いてＳＴＩ溝に埋め込み良好な形状のＳＴＩ素子分離構造を実現することができる。
【０２７９】
（第８の実施の形態）
本発明の第８の実施形態に係る半導体装置のＳＴＩ構造並びに製造方法について説明する。
【０２８０】
図３８から図４３に、第３の実施の形態に係わるＳＴＩ構造の形成を工程順に示す。
【０２８１】
本実施の形態は、上記第６、第７の実施形態とは、ＰＳＺからなる誘電体膜の形成前に他の絶縁膜が形成されている点が異なる。それ以外の工程は、上記第７の実施の形態と同様であり、以下上記第７の実施形態と異なる工程についてのみ説明する。
【０２８２】
また、本実施の形態では、マスク材であるＳｉＮ膜３０２を選択的に１０ｎｍ程度横方向に後退させるプルバック法を用いているが、プルバック法を用いるか否かは、半導体装置の要求性能に応じて選択することができる。
【０２８３】
プルバック工程には、例えばホット燐酸等を用いるのが一般的である。この時、ＳｉＯ２膜３０１とＳｉＮ膜３０２の選択比が２以上であるような等方性エッチングを用いることが望ましい。
【０２８４】
図３８に示すように、ＳＴＩ溝内に溝全体をふさがない程度の膜厚に調整したカバレッジのよい絶縁膜を全面に形成する。ここでは、ＬＰ−ＣＶＤ法によるＴＥＯＳ−ＳｉＯ２膜３０８を形成する。
【０２８５】
膜厚は、例えば7０ｎｍ幅のＳＴＩ溝をふさがないようにするため、２０ｎｍ程度に設定する。
【０２８６】
次に、塗布型誘電体膜３０５として、例えばＰＳＺ膜を全面に形成する。ここでは、誘電体膜３０５の形成を、ＳＴＰ法によらず通常のスピン塗布法で形成しているが、ＳＴＰ法を用いて形成してもよい。
【０２８７】
誘電体膜３０５の分子量や粘度を調整することにより、またスピンコート時の回転数を調整することにより、全面に渡って均一になるように塗布する。
【０２８８】
その後、４００℃程度の温度で、酸素雰囲気により３０分程度熱処理する。この段階では、ＰＳＺからなる誘電体膜３０５はＳｉＯ２膜３０５に完全に変換されていない。
【０２８９】
次に、図３９に示すように、ＳＴＩ溝の底部に誘電体膜３０５をＳＴＩ溝の底部に残存させ他の部分を除去するために、例えばＢＨＦ等を用いてウェット・エッチング法により誘電体膜３０５をエッチバックする。
【０２９０】
ウェットエッチング法によるエッチバックでは、ＴＥＯＳ−ＳｉＯ２膜３０８とＰＳＺ膜３０５のエッチング速度に差があるため、ＴＥＯＳ−ＳｉＯ２膜３０８のエッチングをあまり行わずにＰＳＺ膜３０５をＳＴＩ溝底部に残存させることができる。
【０２９１】
ＰＳＺからなる誘電体膜３０５のＳＴＩ底部における高さは、半導体基板３００の表面から例えば１００ｎｍ程度低くなるように形成する。
【０２９２】
次に図４０に示すように、４００℃程度のＢＯＸ酸化を行った後、酸化性雰囲気または窒素等の不活性ガス雰囲気において、７００℃から１０００℃、例えば８００℃程度の温度で３０分程度の熱処理を行い、ＰＳＺからなる誘電体膜３０５から変換されたＳｉＯ２膜３０５に変換する。
【０２９３】
この熱処理で、膜中に残留しているＮＨ３やＨ２Ｏを放出させ、ＳｉＯ２膜３０５の緻密化処理を行い、Ｓｉ密度の高いＳｉＯ２膜３０５に変換させて、膜のリーク電流を低減することができる。
【０２９４】
また、酸素雰囲気であれば、膜中の炭素（Ｃ）等の不純物濃度をさらに低減することができ、リーク電流や膜と半導体基板界面での固定電荷を低減することができる。誘電体膜３０５は薄膜化しているので、この熱処理の効率はよい。
【０２９５】
図４１〜図４３に示された以降の工程は、上記第６の実施の形態と基本的に同様である。図４１において、ＨＤＰ−ＳｉＯ２膜３０７を堆積してアスペクトが緩和されたＳＴＩ溝を埋める。
【０２９６】
その後、図４２に示すように、ＣＭＰ法を用いてＳｉＮ膜３０２の表面を露出させる程度に平坦化の研磨を行う。
【０２９７】
図４３に示すように、マスク材のＳｉＮ膜３０２とパッドＳｉＯ２膜３０１をウェットエッチングで剥離する。
【０２９８】
このような第８の実施形態によっても、第１にＴＥＯＳ−ＳｉＯ２膜３０４、第２にＰＳＺからなる誘電体膜３０５、第３にＨＤＰ−ＳｉＯ２膜３０７のハイブリッド構造を用いて良好な形状のＳＴＩ構造を実現することができる。
【０２９９】
また、第８の実施の形態では、マスク用のＳｉＮ膜３０２のプルバック工程と、ＴＥＯＳ−ＳｉＯ２膜３０７のウェットエッチング法を用いたリセス工程を行う場合について示した。
【０３００】
この場合は、図４３において丸印部３０８で示されたように、ＳｉＮ膜３０２の側面にＴＥＯＳ−ＳｉＯ２膜３０７の一部が残留し、後の工程でパッドＳｉＯ２膜３０１を除去するときに、半導体基板３００側にＳｉＯ２膜３０７が張り出して形成されているので、上記第６、第７の実施の形態よりも安定して半導体基板のコーナの露出を防止することができる。
【０３０１】
（第９の実施の形態）
本発明の第９の実施の形態によるＳＴＩ構造及びその製造方法について説明する。
【０３０２】
本実施の形態は、半導体装置、特にＮＡＮＤ型フラッシュやＣＭＯＳロジックデバイス等において、ＳＴＩ溝にＴＥＯＳ−ＳｉＯ２膜とＨＤＰ−ＳｉＯ２膜とでＰＳＺからなる誘電体膜を覆うように形成するハイブリッド型ＳＴＩ素子分離構造に好適なものである。
【０３０３】
図４４〜図４５に、本実施の形態による工程別の素子断面を示す。
【０３０４】
図４４に示すように、半導体基板４０１の表面にＳｉＯ２膜４０２、フローティングゲートとなる導電性材料からなる導電膜４０３、マスク材としてのＳｉＮ膜４０４をそれぞれ形成する。
【０３０５】
その後、通常の露光技術とＲＩＥ法によるドライエッチング技術を用いて、ＳｉＮ膜４０４、導電膜４０３、ＳｉＯ２膜４０２、半導体基板４０１の順序で加工し、半導体基板４０１にＳＴＩ素子分離のための素子分離溝としてＳＴＩ溝を、例えば深さ３００ｎｍ程度に形成する。
【０３０６】
尚、本実施の形態は、ＳｉＮ膜４０４をマスク材として用いる場合を示している。しかし、ＳｉＮ膜４０４上にＳｉＯ２膜を積層してＳｉＯ２膜を半導体基板４０１のエッチングマスク材として用いてもよい。
【０３０７】
次に、ＳＴＩ溝内に溝全体をふさがない程度の膜厚に調整したカバレッジのよい絶縁膜として、例えばＬＰ−ＣＶＤ法によるＴＥＯＳ−ＳｉＯ２膜４１１を形成する。
【０３０８】
膜厚は、例えば7０ｎｍ幅のＳＴＩ溝をふさがないようにするため、２０ｎｍ程度に設定する。
【０３０９】
次に、塗布型誘電体膜４１２ａとして、例えばＰＳＺ膜を全面に形成する。ここでは、誘電体膜４１２ａをＳＴＰ法によらず通常のスピン塗布法で形成しているが、ＳＴＰ法を用いて形成してもよい。
【０３１０】
誘電体膜４１２ａの分子量や粘度を調整することにより、またスピンコート時の回転数を調整することにより、全面に渡って均一になるように塗布することができる。
【０３１１】
その後、４００℃程度の温度で、酸素雰囲気により３０分程度熱処理を行い、ＰＳＺからなる誘電体膜４１２ａをＳｉＯ２膜に変換する。しかし、この段階では完全にＳｉＯ２膜に変換されていない。
【０３１２】
表面全体にＣＭＰ法を用いて平坦化した後、ＳＴＩ溝の底部に誘電体膜４１２ｂをＳＴＩ溝の底部に残存させ他の部分を除去するために、例えばドライエッチング法、さらに後処理としてウエットエッチング法を用いて、誘電体膜４１２ａに対してエッチバックする。
【０３１３】
この後、４００℃程度のＢＯＸ酸化と酸化性雰囲気、または窒素等の不活性ガス雰囲気において、７００℃から１０００℃、例えば８００℃程度の温度で３０分程度の熱処理を行い、ＰＳＺからなる誘電体膜４１２ｂから変換されたＳｉＯ２膜４１２ｂに変換する。この熱処理で、膜中に残留しているＮＨ３やＨ２Ｏを放出させ、ＳｉＯ２膜４１２ｂの緻密化処理を行って、膜のリーク電流を低減することができる。
【０３１４】
また、酸素雰囲気であれば、膜中の炭素（Ｃ）等の不純物濃度をさらに低減することができ、リーク電流や膜と半導体基板界面での固定電荷を低減させることができる。ここで、ＳｉＯ２膜４１２ｂは薄膜化されているので、この熱処理の効率はよい。
【０３１５】
次に、ＨＤＰ−ＳｉＯ２膜４１３ａを堆積してアスペクトが緩和されたＳＴＩ溝を埋める。ＣＭＰ法を用いてＳｉＮ膜４０４の表面を露出させる程度に平坦化の研磨を行う。
【０３１６】
以降の工程は、上記第６〜第８の実施の形態と同様であり、ゲート電極の形成、ソース／ドレイン拡散層の形成、層間絶縁膜の形成、コンタクトの形成、配線層、パッシベーション膜の形成、パッドの形成等を経て、ＭＯＳＦＥＴを完成させる。
【０３１７】
このような第９の実施形態によっても、ＳＴＩ溝内においてＴＥＯＳ−ＳｉＯ２膜４１１とＨＤＰ−ＳｉＯ２膜４１３ｂとでＰＳＺから変換されたＳｉＯ２膜４１２ｂを囲んだハイブリッド構造による良好な形状のＳＴＩ構造を実現することができる。
【０３１８】
特に、ＮＡＮＤ型フラッシュメモリやロジックデバイス等において、ＰＳＺからなる誘電体膜をＴＥＯＳ−ＳｉＯ２膜を介してＳＴＩ溝の下部に埋め込むことにより、トンネル絶縁膜へのダメージを防止することができるので、メモリやロジックデバイス等の信頼性を向上することができる。
【０３１９】
また、ＳＴＩ溝の下部に埋め込んだＴＥＯＳ−ＳｉＯ２膜、ＰＳＺからなる誘電体膜によってＳＴＩ溝のアスペクトを緩和した状態で、その上部にＨＤＰ−ＳｉＯ２膜を埋め込むので、良好な埋め込み特性を得ることができる。
【０３２０】
さらにこのようなＳＴＩ素子分離構造とすることで、フラッシュメモリにおけるフローティングゲート用の導電膜の側面や、ＣＭＯＳロジックデバイスにおけるマルチ酸化膜が存在する場合にも、これらの膜にダメージを与えることなくウェットエッチング工程においてＨＤＰ−ＳｉＯ２膜のウェットエッチングを制御よく行なうことができる。
【０３２１】
また、ＳＴＩ溝の中において、誘電体膜４１２ｂの周囲を覆うようにＴＥＯＳ−ＳｉＯ２膜４１１とＨＤＰ−ＳｉＯ２膜４１３ｂとが形成されており、これらの膜４１１及び４１３ｂよりもＳｉ密度の低い誘電体膜４１２ｂが存在する構造とすることで、ＳＴＩ絶縁膜全体が有する膜ストレスを緩和することが可能である。これにより、膜ストレスによるパターン歪や結晶欠陥を防止でき、製品の歩留まりを向上することができる。
【０３２２】
尚、上述した実施の形態はいずれも本発明を限定するものではなく、技術的範囲を逸脱しない範囲内で種々に変形し、実施することができる。
【図面の簡単な説明】
【０３２３】
【図１】本発明の第１〜第５の実施の形態を適用することが可能な半導体装置の概略構成を示す平面図。
【図２】図１におけるＡ−Ａ線に沿う縦断面を示す断面図。
【図３】同第１の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図４】同第１の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図５】同第１の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図６】同第１の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図７】同第１の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図８】同第１の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図９】本発明の第２の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図１０】同第２の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図１１】本発明の第３の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図１２】本発明の第４の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図１３】同第４の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図１４】同第４の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図１５】同第４の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図１６】同第４の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図１７】本発明の第５の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図１８】同第５の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図１９】同第５の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図２０】同第５の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図２１】同第５の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図２２】同第５の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図２３】同第５の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図２４】ＳＴＰ法を用いてＳＴＩ溝に絶縁膜を埋め込む方法を工程別に示した断面図。
【図２５】ＳＴＰ法を用いてＳＴＩ溝に絶縁膜を埋め込む方法を工程別に示した断面図。
【図２６】ＳＴＰ法を用いてＳＴＩ溝に絶縁膜を埋め込む方法を工程別に示した断面図。
【図２７】ＳＴＰ法を用いてＳＴＩ溝に絶縁膜を埋め込む方法を工程別に示した断面図。
【図２８】本発明の第６〜第８の実施の形態を適用することが可能な半導体装置の概略構成を示す平面図。
【図２９】図２９におけるＡ−Ａ線に沿う縦断面を示す断面図。
【図３０】同第６の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図３１】同第６の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図３２】同第６の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図３３】同第６の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図３４】同第６の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図３５】同第６の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図３６】本発明の第７の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図３７】同第７の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図３８】本発明の第８の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図３９】同第８の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図４０】同第８の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図４１】同第８の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図４２】同第８の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図４３】同第８の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図４４】本発明の第９の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図４５】同第９の実施の形態による製造工程別の素子の断面構造を示した断面図。
【図４６】異なるＳＴＩ溝幅が混在した半導体装置における平面構成を示した平面図。
【図４７】図４６のＡ１−Ａ１線に沿う従来の半導体装置における工程別素子の縦断面を示した縦断面図。
【図４８】同半導体装置における工程別素子の縦断面を示した縦断面図。
【図４９】同半導体装置における工程別素子の縦断面を示した縦断面図。
【図５０】同半導体装置における工程別素子の縦断面を示した縦断面図。
【図５１】従来の他の半導体装置における工程別素子の縦断面を示した縦断面図。
【図５２】同半導体装置における工程別素子の縦断面を示した縦断面図。
【図５３】同半導体装置における工程別素子の縦断面を示した縦断面図。
【図５４】同半導体装置における工程別素子の縦断面を示した縦断面図。
【図５５】同半導体装置における工程別素子の縦断面を示した縦断面図。
【図５６】従来の他の半導体装置における工程別素子の縦断面を示した縦断面図。
【図５７】同半導体装置における工程別素子の縦断面を示した縦断面図。
【図５８】従来の他の半導体装置における工程別素子の縦断面を示した縦断面図。
【図５９】同半導体装置における工程別素子の縦断面を示した縦断面図。
【符号の説明】
【０３２４】
１０１  半導体基板
１０２  パッドＳｉＯ２膜
１０３  ＳｉＮ膜
１０４  ＢＳＧ膜
１０５  ＳＴＩ溝側壁熱酸化膜
１０６、１０６ａ  誘電体膜
１０７  犠牲酸化膜
１０８  塗布膜
１０９  塗布膜
１４１  ＳｉＯ２膜
１２２  ＳｉＯ２膜
１２３  ＳｉＮ膜
１２４  ＴＥＯＳ−ＳｉＯ２膜
１２８  熱酸化膜
３００  半導体基板
３０１  パッドＳｉＯ２膜
３０２  ＳｉＮ膜
３０３  ＳＴＩ溝
３０４  ＳＴＩ溝側壁熱酸化膜
３０５  誘電体膜
３０６  ＳｉＯ２膜
３０７  ＨＤＰ−ＳｉＯ２膜
３０８  ＴＥＯＳ−ＳｉＯ２膜
４０１  半導体基板
４０２  パッドＳｉＯ２膜
４０３  ＳｉＮ膜
４０４  ＢＳＧ膜
４１１  ＳＴＩ溝側壁熱酸化膜
４１２  誘電体膜
４１３  ＴＥＯＳ−ＳｉＯ２膜
ＡＡ１〜ＡＡ２、ＡＡ１１  活性領域
ＳＴＩ１、ＳＴＩ１１〜ＳＴＩ１２  ＳＴＩ溝
ＧＥ１１  ゲート電極
ＣＨ１１  コンタクトホール
【図１】
2005166700.tif 000003
【図２】
2005166700.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005166700.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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