(57)【要約】【課題】行選択回路との離隔距離によって生ずる同一のワードラインのセル間のしきい値電圧差を減らすことができるフラッシュメモリ装置およびそのプログラム方法を提供する。【解決手段】本発明のフラッシュメモリ装置は、ストリング選択トランジスタ、接地選択トランジスタ、および前記選択トランジスタの間に直列連結されたメモリセルトランジスタを有する少なくとも一つのストリングと、前記メモリセルトランジスタは対応するワードラインに各々連結され、前記ストリングに連結されたビットラインを含む。本発明のプログラム方法によれば、前記ストリングのチャンネル領域がフローティングされた状態で、選択されたワードラインにプログラム電圧が供給される。前記選択されたワードラインのメモリセルトランジスタのゲート電圧が前記プログラム電圧に到達した後、前記ストリングのチャンネル領域に接地電圧に供給される。【選択図】図５
2005166247.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルストリングを含むフラッシュメモリ装置のプログラム方法において、
プログラム周期の間、前記プログラムされる複数のメモリセルのうち各メモリセルのゲートがプログラム電圧に到達した後まで、プログラム電圧を前記複数のメモリセルのチャンネル領域に印加することを遅延させる段階と
を含むことを特徴とするフラッシュメモリ装置のプログラム方法。
【請求項２】
前記ストリングは、ストリング選択トランジスタをさらに含み、前記プログラム電圧は接地電圧であり、プログラム電圧印加を遅延させる段階は、
前記複数のメモリセルのチャンネル領域をプログラム禁止電圧まで充電する段階と、
前記複数のメモリセルの充電されたチャンネル領域をフローティングさせる段階と、
前記充電されたチャンネル領域がフローティングされる間、プログラムされる各メモリセルのゲートに電圧を印加する段階と、
プログラムされる各メモリセルのゲートがプログラム電圧Ｖｐｇｍに到達した後、前記複数のメモリセルのチャンネル領域とプログラム電圧を連結する段階と
を含むことを特徴とする請求項１に記載のフラッシュメモリ装置のプログラム方法。
【請求項３】
前記チャンネル領域を充電する段階は、
前記ストリング選択トランジスタと接続されたビットラインを前記プログラム禁止電圧と接続する段階と、
前記ビットライン充電の後、前記プログラム電圧からの前記ビットラインの接続を断つ段階と、
前記充電されたビットラインを前記チャンネル領域と接続させるために前記ストリング選択トランジスタを活性化させる段階と
を含むことを特徴とする請求項２に記載のフラッシュメモリ装置のプログラム方法。
【請求項４】
前記複数のメモリセルのチャンネル領域を前記プログラム電圧に接続する段階は、前記ビットラインを感知増幅器のラッチされた電圧と接続させる段階を含むことを特徴とする請求項３に記載のフラッシュメモリ装置のプログラム方法。
【請求項５】
前記充電されたチャンネル領域がフローティングされる間各メモリセルのゲートに電圧を印加する段階は、
各メモリセルのゲートにパス電圧Ｖｐａｓｓを印加する段階と、
プログラムされる各メモリセルのゲートに前記プログラム電圧Ｖｐｇｍを印加する段階と
を含むことを特徴とする請求項２に記載のフラッシュメモリ装置のプログラム方法。
【請求項６】
前記充電されたチャンネル領域がフローティングされる間、プログラムされないメモリセルのゲートにパス電圧Ｖｐａｓｓを印加する段階をさらに含むことを特徴とする請求項２に記載のフラッシュメモリ装置のプログラム方法。
【請求項７】
前記メモリセルストリングはストリング選択トランジスタをさらに含み、前記プログラム電圧は接地電圧であり、プログラム電圧印加を遅延させる段階は、
前記ストリング選択トランジスタを非活性化させる段階と、
前記プログラム電圧を前記非活性化されたセルストリング選択トランジスタと接続されたビットラインに印加する段階と、
前記プログラム電圧Ｖｐｇｍを、プログラムされる各メモリセルのゲートに印加する段階と、
前記プログラム電圧を前記複数のメモリセルのチャンネル領域に印加するために前記ストリング選択トランジスタを活性化させる段階と
を含むことを特徴とする請求項１に記載のフラッシュメモリ装置のプログラム方法。
【請求項８】
前記プログラムされる各メモリセルのゲートに前記プログラム電圧Ｖｐｇｍを印加する段階は、
パス電圧を前記各メモリセルのゲートに印加する段階と、
前記プログラム電圧Ｖｐｇｍを前記プログラムされる各メモリセルのゲートに印加する段階と
を含むことを特徴とする請求項７に記載のフラッシュメモリ装置のプログラム方法。
【請求項９】
前記ストリング選択トランジスタを活性化させる前に、前記プログラムされないメモリセルのゲートにパス電圧を印加する段階をさらに含むことを特徴とする請求項７に記載のフラッシュメモリ装置のプログラム方法。
【請求項１０】
前記ストリングは、ストリング選択トランジスタ、ゲート選択トランジスタ、および前記ストリング選択トランジスタと前記ゲート選択トランジスタとの間に直列に延びた前記複数のメモリセルを含み、前記複数のメモリセルは対応するワードラインと接続されており、対応するビットラインは前記ゲート選択トランジスタを通じて前記メモリセルと接続されていることを特徴とする請求項１に記載のフラッシュメモリ装置のプログラム方法。
【請求項１１】
ストリング選択トランジスタと、ゲート選択トランジスタと、前記ストリング選択トランジスタと前記ゲート選択トランジスタの間で直列に伸びる複数のメモリセルトランジスタとを含んだ少なくとも一つのメモリセルストリングを含むフラッシュメモリ装置のプログラム方法において、前記複数のメモリセルトランジスタのゲートを対応するワードラインと接続され、対応するビットラインは、前記ゲート選択トランジスタを通じて前記メモリセルトランジスタと接続され、前記方法は、
前記ストリングのチャンネル領域がフローティングされる間プログラム電圧を前記ワードラインのうち選択された一つのワードラインに供給する段階と、
前記ワードラインのうち選択された一つのワードラインと対応する前記メモリセルトランジスタのゲート電圧が前記プログラム電圧に到達した後、プログラム電圧を前記チャンネル領域に供給する段階と
を含むことを特徴とするフラッシュメモリ装置のプログラム方法。
【請求項１２】
前記プログラム電圧を印加する前に前記ストリングのチャンネル領域をプログラム禁止電圧にプリチャージングする段階をさらに含むことを特徴とする請求項１１に記載のフラッシュメモリ装置のプログラム方法。
【請求項１３】
前記ストリング選択トランジスタが活性化される間前記プログラム電圧が前記ストリングのチャンネル領域に供給されることを特徴とする請求項１２に記載のフラッシュメモリ装置のプログラム方法。
【請求項１４】
前記プログラム電圧を印加する前に前記ビットラインを前記プログラム電圧に設定する段階をさらに含むことを特徴とする請求項１１に記載のフラッシュメモリ装置のプログラム方法。
【請求項１５】
前記プログラム電圧を供給する段階は前記ワードラインのうち選択された一つのワードラインの電圧が前記プログラム電圧に到達した後、前記ストリング選択トランジスタを活性化する段階を含むことを特徴とする請求項１４に記載のフラッシュメモリ装置のプログラム方法。
【請求項１６】
前記プログラム電圧を供給する段階は、
パス電圧を前記ワードラインのうち選択された一つのワードラインと非選択されたワードラインに供給する段階と、
前記プログラム電圧を前記ワードラインのうち選択された一つのワードラインに供給する段階と
を含むことを特徴とする請求項１１に記載のフラッシュメモリ装置のプログラム方法。
【請求項１７】
前記プログラム電圧を供給する段階は、
同時に前記ワードラインのうちの一つのワードラインに前記プログラム電圧を供給する段階と、
パス電圧を前記非選択されたワードラインに供給する段階と
を含むことを特徴とする請求項１１に記載のフラッシュメモリ装置のプログラム方法。
【請求項１８】
ストリング選択トランジスタと、ゲート選択トランジスタと、前記ストリング選択トランジスタと前記ゲート選択トランジスタの間で直列に伸びる複数のメモリセルトランジスタとを含んだ少なくとも一つのメモリセルストリングを含むフラッシュメモリ装置のプログラム方法において、前記複数のメモリセルトランジスタのゲートは、対応するワードラインと接続され、対応するビットラインは、前記ゲート選択トランジスタを通じて前記メモリセルトランジスタと接続され、前記方法は、
前記ビットラインをプリチャージ電圧にプリチャージングする段階と、
前記ストリング選択トランジスタが活性化される間プログラム電圧を選択されたワードラインに供給し、パス電圧を非選択されたワードラインに供給する段階と、
前記選択されたワードラインのメモリセルトランジスタのゲート電圧が前記プログラム電圧に到達した後、プログラム電圧およびプログラム禁止電圧のうちの一つを各ビットラインに供給する段階と
を含むことを特徴とするフラッシュメモリ装置のプログラム。
【請求項１９】
前記プリチャージ電圧と前記プログラム禁止電圧は電源電圧であり、前記プログラム電圧は接地電圧であることを特徴とする請求項１８に記載のフラッシュメモリ装置のプログラム方法。
【請求項２０】
前記選択されたワードラインの電圧が前記プログラム電圧に到達した後、前記プログラム電圧は、プログラムされるメモリセルトランジスタと接続されたビットラインに供給されることを特徴とする請求項１８に記載のフラッシュメモリ装置のプログラム方法。
【請求項２１】
前記選択されたワードラインの電圧が前記プログラム電圧に到達した後、前記プログラム禁止電圧が、プログラムの禁止されるメモリセルトランジスタと接続されたビットラインに供給されることを特徴とする請求項１８に記載のフラッシュメモリ装置のプログラム方法。
【請求項２２】
ストリング選択トランジスタと、ゲート選択トランジスタと、前記ストリング選択トランジスタと前記ゲート選択トランジスタの間で直列に伸びる複数のメモリセルトランジスタとを含んだ少なくとも一つのメモリセルストリングを含むフラッシュメモリ装置のプログラム方法において、前記複数のメモリセルトランジスタのゲートは、対応するワードラインと接続され、対応するビットラインは、前記ゲート選択トランジスタを通じて前記メモリセルトランジスタと接続され、前記方法は、
前記ビットラインをプリチャージ電圧にプリチャージングする段階と、
各ストリングのストリング選択トランジスタをターンオンさせる段階と、
パス電圧を前記ワードラインに供給する段階と、
プログラム電圧を前記ワードラインのうち選択された一つのワードラインに供給する段階と、前記選択されたワードラインのメモリセルトランジスタのゲート電圧が前記プログラム電圧に到達した後、プログラム電圧およびプログラム禁止電圧のうちの一つを各ビットラインに供給する段階と
を含むことを特徴とするフラッシュメモリ装置のプログラム方法。
【請求項２３】
ストリング選択トランジスタと、ゲート選択トランジスタと、前記ストリング選択トランジスタと前記ゲート選択トランジスタの間で直列に伸びる複数のメモリセルトランジスタとを含んだ少なくとも一つのメモリセルストリングを含むフラッシュメモリ装置のプログラム方法において、前記複数のメモリセルトランジスタのゲートは、対応するワードラインと接続され、対応するビットラインは、前記ゲート選択トランジスタを通じて前記メモリセルトランジスタと接続され、前記方法は、
プログラムされる関連データに応答して、プログラム電圧およびプログラム禁止電圧のうちの一つを各々ビットラインに供給する段階と、
プログラム電圧およびパス電圧を各々選択されたワードラインおよび非選択ワードラインに供給する段階と、
前記選択されたワードラインのメモリセルトランジスタのゲート電圧が前記プログラム電圧に到達した後、各ストリングのストリング選択トランジスタをターンオンさせる段階と
を含むことを特徴とするフラッシュメモリ装置のプログラム方法。
【請求項２４】
ストリング選択トランジスタと、ゲート選択トランジスタと、前記ストリング選択トランジスタと前記ゲート選択トランジスタの間で直列に伸びる複数のメモリセルトランジスタとを含んだ少なくとも一つのメモリセルストリングを含むフラッシュメモリ装置のプログラム方法において、前記複数のメモリセルトランジスタのゲートは、対応するワードラインと接続され、対応するビットラインは、前記ゲート選択トランジスタを通じて前記メモリセルトランジスタと接続され、前記方法は、
プログラムされる関連データに応答して、プログラム電圧およびプログラム禁止電圧のうちの一つを各ビットラインに供給する段階と、
パス電圧を前記ワードラインに供給する段階と、
プログラム電圧を前記ワードラインのうちの選択された一つのワードラインに供給する段階と、
前記選択されたワードラインのメモリセルトランジスタのゲート電圧が前記プログラム電圧に到達した後、各ストリングのストリング選択トランジスタをターンオンする段階と
を含むことを特徴とするフラッシュメモリ装置のプログラム方法。
【請求項２５】
前記選択されたワードラインの電圧が前記プログラム電圧に到達した後、前記プログラム電圧は、プログラムされるメモリセルトランジスタと接続されたビットラインに供給され、前記プログラム禁止電圧は、プログラム禁止されるメモリセルトランジスタと接続されたビットラインに供給されることを特徴とする請求項２４に記載のフラッシュメモリ装置のプログラム方法。
【請求項２６】
複数のメモリセルトランジスタを含むメモリセルストリングと、
プログラム周期の間プログラムされる複数のメモリセルの各メモリセルトランジスタのゲートがプログラム電圧Ｖｐｇｍに到達した後まで、前記複数のセルトランジスタのチャンネル領域にプログラム電圧印加を遅延させるための制御器と
を含むことを特徴とするフラッシュメモリ装置。
【請求項２７】
前記ストリングは、前記チャンネル領域とビットラインを連結するストリング選択トランジスタを含み、
前記フラッシュメモリは、前記ビットラインと連結され、前記メモリセルトランジスタにプログラムされるデータをラッチする感知増幅ラッチ回路と、
前記ビットラインと前記プログラム禁止電圧を連結するプログラムトランジスタと、
前記ビットラインとラッチされたデータを連結するデータトランジスタと
を含み、
前記制御器は、前記ビットラインをプリチャージするように前記プログラムトランジスタを活性化し、前記ラッチされたデータを前記ビットラインに供給するように前記データトランジスタを活性化することを特徴とする請求項２６に記載のフラッシュメモリ装置。
【請求項２８】
前記プログラムされる複数のメモリセルの各メモリセルトランジスタのゲートでの前記プログラム電圧の検出結果に応答して前記ゲートでの電圧を検出し、検出信号を生成するゲートと連結された電圧レベル検出回路をさらに含み、前記制御器は、前記検出信号に応答して前記プログラム信号を印加することを特徴とする請求項２６に記載のフラッシュメモリ装置。
【請求項２９】
ストリング選択トランジスタと、接地選択トランジスタと、前記ストリング選択トランジスタと前記接地選択トランジスタとの間に直列に接続されているメモリセルトランジスタとを含むストリングと、
前記ストリングと接続するビットラインと、
前記ストリング選択トランジスタと接続するストリング選択ラインと、
前記メモリセルトランジスタと接続するワードラインと、
少なくとも一つのワードラインを選択するための行選択回路と、
前記ビットラインと接続する感知増幅およびラッチ回路と、
前記感知増幅およびラッチ回路と前記行選択回路を制御するための制御回路と
を含み、
前記制御回路は、前記感知増幅およびラッチ回路と前記行選択回路を制御し、その結果、前記行選択回路によって選択された少なくとも一つのワードラインが前記行選択回路によってプログラム電圧に駆動された後、前記ストリングのチャンネル領域はプログラム周期の間プログラム電圧に設定されることを特徴とするフラッシュメモリ装置。
【請求項３０】
前記制御回路は、前記感知増幅回路およびラッチ回路を制御し、その結果、前記プログラム電圧が少なくとも一つの選択されたワードラインに供給される前に前記ビットラインは電源電圧にプリチャージされることを特徴とする請求項２９に記載のフラッシュメモリ装置。
【請求項３１】
前記ビットラインが前記電源電圧にプリチャージされる前、および前記プログラム電圧が少なくとも一つの選択されたワードラインに供給される前に、前記制御回路は前記ストリング選択トランジスタを活性化することを特徴とする請求項３０に記載のフラッシュメモリ装置。
【請求項３２】
前記制御回路は、パス電圧が前記ワードラインに一番目に供給された後で、前記プログラム電圧を、選択されたワードラインのみに供給するために、前記行選択回路を制御することを特徴とする請求項２９に記載のフラッシュメモリ装置。
【請求項３３】
前記制御回路は、前記プログラム電圧を少なくとも一つの選択されたワードラインに供給し、パス電圧を他のワードラインに同時に供給するために前記行選択回路を制御することを特徴とする請求項２９に記載のフラッシュメモリ装置。
【請求項３４】
前記制御回路は、少なくとも一つの選択されたワードラインが選択されたワードラインのための各関連メモリセルのプログラム電圧に到達するまで非活性化された前記ストリング選択トランジスタを維持する間、プログラムされるデータに応答して、前記ビットラインを前記プログラム電圧またはプログラム禁止電圧に設定するための感知増幅およびラッチ回路を制御することを特徴とする請求項２９に記載のフラッシュメモリ装置。
【請求項３５】
前記ビットラインがプログラムされるデータに応答して前記プログラム電圧および前記プログラム禁止電圧に到達した後、前記制御回路は、前記ストリング選択回路を活性化するために前記行選択回路を制御することを特徴とする請求項２９に記載のフラッシュメモリ装置。
【請求項３６】
前記プログラム電圧は接地電圧であることを特徴とする請求項２９に記載のフラッシュメモリ装置。
【請求項３７】
前記ストリング選択ラインの抵抗を減らすように前記ストリング選択ライン上に形成されるメタルラインをさらに含み、前記ストリング選択ラインと前記メタルラインは、コンタクトを通じて電気的に連結されることを特徴とする請求項２９に記載のフラッシュメモリ装置。
【請求項３８】
ストリング選択トランジスタと、接地選択トランジスタと、および前記ストリング選択トランジスタと前記接地選択トランジスタとの間に直列連結されたメモリセルトランジスタとを有する一つのストリングと、
前記ストリングに連結されたビットラインと、
前記ストリング選択トランジスタに連結されたストリング選択ラインと、
前記メモリセルトランジスタに連結されたワードラインと、
前記ワードラインのうちの少なくとも一つを選択する行選択回路と、
前記ビットラインに連結された感知増幅およびラッチ回路と、
前記電圧検出回路と行選択回路との間のメモリセルを有するワードラインと連結された電圧検出回路と、
前記感知増幅およびラッチ回路および前記行選択回路を制御する制御回路と
を含み、
少なくとも一つの選択されたワードラインの電圧レベルが前記プログラム電圧に到達したことを前記検出回路の出力が示す時に、前記プログラム動作の間、前記ストリングのチャンネル領域がプログラム電圧に設定されるように、前記制御回路は、前記行選択回路および前記感知増幅回路およびラッチ回路を制御することを特徴とするフラッシュメモリ装置。
【請求項３９】
前記プログラム電圧が少なくとも一つの選択されたワードラインに供給される前に、前記ビットラインを電源電圧にプリチャージするように前記制御回路は前記感知増幅およびラッチ回路を制御することを特徴とする請求項３８に記載のフラッシュメモリ装置。
【請求項４０】
前記プログラム電圧が少なくとも一つの選択されたワードラインに供給される前に、前記ビットラインを電源電圧にプリチャージするように、前記制御回路は前記ストリング選択トランジスタを活性化することを特徴とする請求項３９に記載のフラッシュメモリ装置。
【請求項４１】
前記プログラム電圧を少なくとも一つの選択されたワードラインに供給し、同時にパス電圧を他のワードラインに供給するように、前記制御回路は前記行選択回路を制御することを特徴とする請求項３８に記載のフラッシュメモリ装置。
【請求項４２】
パス電圧を前記ワードラインに供給した後、前記プログラム電圧を少なくとも一つの選択されたワードラインに供給するように、前記制御回路は前記行選択回路を制御することを特徴とする請求項３８に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ装置に関するものであり、さらに具体的にはフラッシュメモリ装置およびそのプログラム方法に関するものである。
【背景技術】
【０００２】
半導体メモリ装置に貯蔵されたデータのリフレッシュなしに電気的に消去及びプログラム可能な半導体メモリ装置に対する要求が徐々に増加している。また、メモリ装置の貯蔵容量及び集積度を高めることが主な流れである。貯蔵されたデータのリフレッシュなしに大容量及び高集積度を提供する不揮発性半導体メモリ装置の一例がＮＡＮＤ型フラッシュメモリ装置である。パワーオフ時さえ、データをそのまま維持するので、そのようなフラッシュメモリ装置は、電源が急に遮断されることがある電子装置(例えば、携帯用端末機、携帯用コンピュータなど)に幅広く使われている。
【０００３】
ＮＡＮＤ型フラッシュメモリ装置のような不揮発性半導体メモリ装置は、電気的に消去及びプログラム可能なＲＯＭセル(Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ  ｃｅｌｌｓ)を含み、“フラッシュＥＥＰＲＯＭセル”と呼ばれる。通常、フラッシュＥＥＰＲＯＭセルはセルトランジスタを含み、セルトランジスタは第１導電型(例えば、Ｐ型)の半導体基板(またはバルク)、互いに所定の間隔離れた第２導電型(例えば、Ｎ型)のソース及びドレイン領域、ソース及びドレイン領域 (ｓｏｕｒｃｅ ａｎｄ ｄｒａｉｎ ｒｅｇｉｏｎｓ)の間のチャンネル領域上に位置し、電荷を貯蔵する浮遊ゲート(ｆｌｏａｔｉｎｇ  ｇａｔｅ)、および浮遊ゲート上に位置した制御ゲート(ｃｏｎｔｒｏｌ ｇａｔｅ)を含む。上述の構造を有するフラッシュＥＥＰＲＯＭセルを含んだ一般的なメモリセルアレイが図１に示される。
【０００４】
図１を参照すると、メモリセルアレイ１はビットラインＢＬ０−ＢＬｎに各々対応する複数個のセルストリング(またはＮＡＮＤストリングと呼ばれる)１０を含む。各セルストリング１０と第１選択トランジスタとしてストリング選択トランジスタＳＳＴ、第２選択トランジスタとして接地選択トランジスタＧＳＴ、および前記選択トランジスタＳＳＴ、ＧＳＴの間に直列連結された複数のフラッシュＥＥＰＲＯＭセルＭｍで構成される。ストリング選択トランジスタＳＳＴは、対応するビットラインに連結されたドレイン及びストリング選択ラインＳＳＬに連結されたゲートを有し、接地選択トランジスタＧＳＴは、共通ソースラインＣＳＬに連結されたソース及び接地選択ラインＧＳＬに連結されたゲートを有する。ストリング選択トランジスタＳＳＴのソース及び接地選択トランジスタＧＳＬのドレインの間には、フラッシュＥＥＰＲＯＭセルＭ０−Ｍｍが直列連結され、セルＭ０−Ｍｍは対応するワードラインＷＬ０−ＷＬｍに各々連結される。ワードラインＷＬ０−ＷＬｍ、ストリング選択ラインＳＳＬ、そして接地選択ラインＧＳＬは行デコーダ回路２(図面には“Ｘ−ＤＥＣ”で表記される)に連結されている。
【０００５】
従来の技術によるフラッシュメモリ装置のプログラム動作を説明するためのタイミング図が図２に示される。従来の技術によるフラッシュメモリ装置のプログラム動作は特許文献１に“ＦＬＡＳＨ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＣＡＰＡＢＬＥ ＯＦ ＭＩＮＩＭＩＺＩＮＧ Ａ ＳＵＢＳＴＲＡＴＥ ＶＯＬＴＡＧＥ ＢＯＵＮＣＩＮＧ ＡＮＤ Ａ ＰＲＯＧＲＡＭ ＭＥＴＨＯＤ ＴＨＥＲＥＯＦ”というタイトルで記載されている。従来の技術によるフラッシュメモリ装置の概略的なプログラム動作を説明すれば次の通りである。
【０００６】
図２に示したように、プログラムサイクルはビットラインセットアップ区間、プログラム区間、リカバリー区間(または放電区間)、および検証区間で構成される。先に、ビットラインＢＬ０−ＢＬｎは、ビットラインセットアップ区間で、ページバッファ回路(不図示)にロードされたプログラムデータに従って電源電圧または接地電圧に各々充電される。例えば、プログラムされるＥＥＰＲＯＭセルトランジスタに連結されたビットラインは、接地電圧に充電され、プログラム禁止されたＥＥＰＲＯＭセルトランジスタに連結されたビットラインは電源電圧に充電される。そして、ビットラインセットアップ区間で、ストリング選択ラインＳＳＬは電源電圧を有する一方、接地選択ラインＧＳＬ及びワードラインＷＬ０−ＷＬｍは各々接地電圧を有する。
【０００７】
選択されたワードラインは、プログラム区間で、プログラム電圧Ｖｐｇｍ(例えば、１５．５Ｖ−２０Ｖ)に設定され、非選択ワードラインの各々は、パス電圧Ｖｐａｓｓ(例えば、１０Ｖ)に設定される。接地電圧のビットラインに連結されたＥＥＰＲＯＭセルトランジスタはＦ−Ｎトンネリング(Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ)が発生するのに十分なバイアス条件が満足されるので、チャンネルが形成されるバルクから電子がフローティングゲートにプログラムされる。一方、電源電圧のビットラインに連結されたＥＥＰＲＯＭセルトランジスタは、プログラムが禁止される。ＥＥＰＲＯＭセルトランジスタが要求する目標スレショルト電圧を有するか否かを判別するための段階が実行される以前に、ワードライン及びビットライン上の電圧はリカバリー(放電)区間の間接地電圧まで放電される。
【０００８】
例示的なプログラム禁止動作が特許文献２に“ＭＥＴＨＯＤ ＯＦ ＰＲＯＧＲＡＭＭＩＮＧ ＦＬＡＳＨ ＥＥＰＲＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＴＯ ＰＲＥＶＥＮＴ ＩＮＡＤＶＥＲＴＥＮＴ ＰＲＯＧＲＡＭＭＩＮＧ ＯＦ ＮＯＮＤＥＳＩＧＮＡＴＥＤ ＮＡＮＤ ＭＥＭＯＲＹ ＣＥＬＬＳ ＴＨＥＲＥＩＮ”というタイトルとして、そして特許文献３に“ＭＥＴＨＯＤ ＦＯＲ ＲＥＤＵＣＩＮＧ ＰＲＯＧＲＡＭ ＤＩＳＴＵＲＢ ＤＵＲＩＮＧ ＳＥＬＦ−ＢＯＯＳＴＩＮＧ ＩＮ Ａ ＮＡＮＤ ＦＬＡＳＨ ＭＭＥＯＲＹ”というタイトルとして各々開示されており、参照として含まれる。
【０００９】
先の説明によれば、プログラム区間で選択されたワードラインには、プログラム電圧Ｖｐｇｍとして高電圧が印加される。選択されたワードラインにおいて、各フラッシュＥＥＰＲＯＭセルの制御ゲート電圧がプログラム電圧として設定されるのに必要な時間は、行デコーダ回路２からの離隔距離に従って異なっている。すなわち、行デコーダ回路２に近接して位置したセルの制御ゲート電圧がプログラム電圧として設定されるのにかかる時間(図２で‘Ａ“に表記される)は、行デコーダ回路２から遠く位置したセルの制御ゲート電圧がプログラム電圧として設定されるのにかかる時間(図２で“Ｂ”に表記する)より短い。これは行デコーダ回路２から遠く位置したセルの制御ゲートローディングが、行デコーダ回路２に近く位置したセルの制御ゲートローディングより大きいためである。
【００１０】
図２に示したように、行デコーダ回路２から遠く位置したセルにおいてプログラム電圧が印加される時間が、行デコーダ回路２に近く位置したセルと比較して、相対的に短い。これは、行デコーダ回路２の離隔距離差によって、しきい値電圧の分布が、より広がることを意味する。そのような理由によって、行デコーダ回路２から遠く位置したフラッシュＥＥＰＲＯＭセルを目標しきい値電圧までプログラムするのに必要な時間が増加するようになる。すなわち、プログラム時間が増加するようになる。行デコーダ回路２から遠く位置したセルをプログラムするのに必要な時間が長くなることによって、行デコーダ回路２に近く位置したセルのしきい値電圧はさらに高くなる。セルのしきい値電圧が目標しきい値電圧より高くなれば、読み出し動作の時、そのようなセルのワードラインには、より高い読み出し電圧Ｖｒｅａｄが印加されなければならない。よく知られたように、読み出し電圧の増加は、セルトランジスタの浮遊ゲートにトンネル効果によって電子が入力されるソフトライト現象(ｓｏｆｔ ｗｒｉｔｅ ｐｈｅｎｏｍｅｎｏｎ)の原因になることがある。よって、読み出し動作の時、非選択されたワードラインに印加される電圧が高ければ高いほどフラッシュＥＥＰＲＯＭセルの読み出し維持特性(ｒｅａｄ ｒｅｔｅｎｔｉｏｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃ)(またはデータ維持特性と呼ばれる)がさらに悪化する。
結論として、プログラム時間の増加及び読み出し維持特性の低下の原因になる同一のワードラインのセル間のしきい値電圧差を減らすことができるプログラム技術が切実に要求されている。
【００１１】
【特許文献１】米国特許第６，３５３，５５５号
【特許文献２】米国特許第５，６６７，８７３号
【特許文献３】米国特許第５，９９１，２０２号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、行選択回路との離隔距離によって生ずる同一のワードラインのセル間のしきい値電圧差を減らすことができるプログラム方法を提供することである。
【００１３】
本発明の他の目的は、行選択回路との離隔距離によって生ずる同一のワードラインのセル間のしきい値電圧差を減らすことができるフラッシュメモリ装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明による実施形態は、複数のメモリセルを有するメモリセルストリングを含むメモリセルストリングを有するフラッシュメモリセルのプログラム方法を含む。プログラム周期の間、前記プログラムされる複数のメモリセルのうち各メモリセルのゲートがプログラム電圧に到達した後まで、プログラム電圧が前記複数のメモリセルのチャンネル領域への印加を遅延させる。
【００１５】
この実施形態において、前記ストリングはストリング選択トランジスタを含み、前記プログラム電圧は接地電圧である。前記複数のメモリセルのチャンネル領域が前記プログラム禁止電圧まで充電され、前記複数のメモリセルの充電されたチャンネル領域がフローティングされる。前記充電されたチャンネル領域がフローティングされる間、プログラムされる各メモリセルのゲートに電圧を印加する。プログラムされる各メモリセルのゲートがプログラム電圧Ｖｐｇｍに到達した後、前記複数のメモリセルのチャンネル領域とプログラム電圧が接続される。
【００１６】
また他の実施形態において、前記チャンネル領域を充電する段階は、前記ストリング選択トランジスタと接続されたビットラインを前記プログラム禁止電圧と接続する段階を含む。前記ビットライン充電の後、前記ビットラインは前記プログラム禁止電圧からの前記ビットラインとの接続が断たれる。前記充電されたビットラインを前記チャンネル領域と接続させるために前記ストリング選択トランジスタが活性化される。前記複数のメモリセルのチャンネル領域を前記プログラム電圧に接続する段階は前記ビットラインを感知増幅器のラッチされた電圧と接続させる段階を含む。
【００１７】
また他の実施形態において、前記充電されたチャンネル領域がフローティングされる間プログラムされる各メモリセルのゲートに電圧を印加する段階は各メモリセルのゲートにパス電圧Ｖｐａｓｓを印加する段階と、プログラムされる各メモリセルのゲートに前記プログラム電圧Ｖｐｇｍを印加する段階とを含む。前記充電されたチャンネル領域がフローティングされる間プログラムされないメモリセルのゲートにパス電圧Ｖｐａｓｓが印加される。
【００１８】
また他の実施形態において、前記メモリセルストリングはストリング選択トランジスタを含み、前記プログラム電圧は接地電圧である。プログラム電圧の印加を遅延させる段階は、前記ストリング選択トランジスタを非活性化させる段階と、前記プログラム電圧を前記非活性化されたセルストリング選択トランジスタと接続されたビットラインに印加する段階とを含む。前記プログラム電圧Ｖｐｇｍを、プログラムされる各メモリセルのゲートに印加し、前記プログラム電圧を前記複数のメモリセルのチャンネル領域に印加するために前記ストリング選択トランジスタが活性化される。前記プログラムされる各メモリセルのゲートに前記プログラム電圧Ｖｐｇｍを印加する段階は、パス電圧を前記各メモリセルのゲートに印加する段階と、前記プログラム電圧Ｖｐｇｍを前記プログラムされる各メモリセルのゲートに印加する段階とを含む。前記ストリング選択トランジスタを活性化させる前に、前記プログラムされないメモリセルのゲートにパス電圧Ｖｐａｓｓが印加される。
【００１９】
また他の実施形態において、前記ストリングはストリング選択トランジスタ、ゲート選択トランジスタ、および前記ストリング選択トランジスタと前記ゲート選択トランジスタとの間に直列に延びた前記複数のメモリセルを含む。前記複数のメモリセルのゲートは対応するワードラインと接続されており、対応するビットラインは前記ゲート選択トランジスタを通じて前記メモリセルと接続されている。
【００２０】
また他の実施形態において、ストリング選択トランジスタと、ゲート選択トランジスタと、前記ストリング選択トランジスタと前記ゲート選択トランジスタとの間で直列に伸びる複数のメモリセルトランジスタとを含んだ少なくとも一つのメモリセルストリングを含むフラッシュメモリ装置のプログラム方法において、前記複数のメモリセルトランジスタのゲートは、対応するワードラインと接続され、対応するビットラインは、前記ゲート選択トランジスタを通じて前記メモリセルトランジスタと接続される、フラッシュメモリ装置のプログラム方法を提供する。前記ストリングのチャンネル領域がフローティングされる間プログラム電圧が前記ワードラインのうち選択された一つのワードラインに供給され、前記ワードラインのうち選択された一つのワードラインと対応する前記メモリセルトランジスタのゲート電圧が前記プログラム電圧に到達した後、プログラム電圧が前記チャンネル領域に供給される。前記プログラム電圧を印加する前に前記ストリングのチャンネル領域がプログラム禁止電圧にプリチャージングされ、前記ストリング選択トランジスタが活性化される間前記プログラム電圧が前記ストリングのチャンネル領域に供給される。
【００２１】
また他の実施形態において、前記プログラム電圧を印加する前に前記ビットラインが前記プログラム電圧に設定する。前記プログラム電圧を供給する段階は前記ワードラインのうち選択された一つのワードラインの電圧が前記プログラム電圧に到達した後、前記ストリング選択トランジスタを活性化する段階を含む。前記プログラム電圧を供給する段階は、
パス電圧を前記ワードラインのうち選択された一つのワードラインと非選択されたワードラインに供給する段階と、前記プログラム電圧を前記ワードラインのうち選択された一つのワードラインに供給する段階とを含む。前記プログラム電圧を供給する段階は、同時に前記ワードラインのうちの一つのワードラインに前記プログラム電圧を供給する段階と、パス電圧を前記非選択ワードラインに供給する段階とを含む。
【００２２】
また他の実施形態において、ストリング選択トランジスタと、ゲート選択トランジスタと、前記ストリング選択トランジスタと前記ゲート選択トランジスタとの間で直列に伸びる複数のメモリセルトランジスタとを含んだ少なくとも一つのメモリセルストリングを含むフラッシュメモリ装置のプログラム方法において、前記複数のメモリセルトランジスタのゲートは、対応するワードラインと接続され、対応するビットラインは、前記ゲート選択トランジスタを通じて前記メモリセルトランジスタと接続される、フラッシュメモリ装置のプログラム方法が提供される。前記ビットラインがプリチャージ電圧にプリチャージングされる。前記ストリング選択トランジスタが活性化される間プログラム電圧が選択されたワードラインに供給され、パス電圧が非選択されたワードラインに供給される。前記選択されたワードラインのメモリセルトランジスタのゲート電圧が前記プログラム電圧に到達した後、プログラム電圧およびプログラム禁止電圧のうちの一つが各ビットラインに供給される。前記プリチャージ電圧と前記プログラム禁止電圧は電源電圧であり、前記プログラム電圧は接地電圧である。前記選択されたワードラインの電圧が前記プログラム電圧に到達した後、前記プログラム電圧はプログラムされるメモリセルトランジスタと接続されたビットラインに供給される。前記選択されたワードラインの電圧が前記プログラム電圧に到達した後、前記プログラム禁止電圧がプログラムが禁止されるメモリセルトランジスタと接続されたビットラインに供給される。
【００２３】
また他の実施形態において、ストリング選択トランジスタと、ゲート選択トランジスタと、前記ストリング選択トランジスタと前記ゲート選択トランジスタとの間で直列に伸びる複数のメモリセルトランジスタとを含んだ少なくとも一つのメモリセルストリングを含むフラッシュメモリ装置のプログラム方法において、前記複数のメモリセルトランジスタのゲートは、対応するワードラインと接続され、対応するビットラインは、前記ゲート選択トランジスタを通じて前記メモリセルトランジスタと接続される、フラッシュメモリ装置のプログラム方法が提供される。前記ビットラインがプリチャージ電圧にプリチャージングされる。各ストリングのストリング選択トランジスタがターンオンされる。パス電圧が前記ワードラインに供給される。プログラム電圧は前記ワードラインのうち選択された一つのワードラインに供給される。前記選択されたワードラインのメモリセルトランジスタのゲート電圧が前記プログラム電圧に到達した後、プログラム電圧およびプログラム禁止電圧のうちの一つが各ビットラインに供給される。
【００２４】
また他の実施形態において、ストリング選択トランジスタと、ゲート選択トランジスタと、前記ストリング選択トランジスタと前記ゲート選択トランジスタとの間で直列に伸びる複数のメモリセルトランジスタとを含んだ少なくとも一つのメモリセルストリングを含むフラッシュメモリ装置のプログラム方法において、前記複数のメモリセルトランジスタのゲートは、対応するワードラインと接続され、対応するビットラインは、前記ゲート選択トランジスタを通じて前記メモリセルトランジスタと接続される、フラッシュメモリ装置のプログラム方法が提供される。プログラムされる関連データに応答してプログラム電圧およびプログラム禁止電圧のうちの一つが各ビットラインに供給される。プログラム電圧およびパス電圧を各々選択されたワードラインおよび非選択ワードラインに供給される。前記選択されたワードラインのメモリセルトランジスタのゲート電圧が前記プログラム電圧に到達した後、各ストリングのストリング選択トランジスタがターンオンされる。
【００２５】
また他の実施形態において、ストリング選択トランジスタと、ゲート選択トランジスタと、前記ストリング選択トランジスタと前記ゲート選択トランジスタとの間で直列に伸びる複数のメモリセルトランジスタとを含んだ少なくとも一つのメモリセルストリングを含むフラッシュメモリ装置のプログラム方法において、前記複数のメモリセルトランジスタのゲートは、対応するワードラインと接続され、対応するビットラインは、前記ゲート選択トランジスタを通じて前記メモリセルトランジスタと接続される、フラッシュメモリ装置のプログラム方法が提供される。プログラムされる関連データに応答して、プログラム電圧およびプログラム禁止電圧のうちの一つが各ビットラインに供給される。パス電圧が前記ワードラインに供給される。プログラム電圧が前記ワードラインのうちの選択された一つのワードラインに供給される。前記選択されたワードラインのメモリセルトランジスタのゲート電圧が前記プログラム電圧に到達した後、各ストリングのストリング選択トランジスタがターンオンされる。前記選択されたワードラインの電圧が前記プログラム電圧に到達した後、前記プログラム電圧は、プログラムされるメモリセルトランジスタと接続されたビットラインに供給され、前記プログラム禁止電圧は、プログラム禁止されるメモリセルトランジスタと接続されたビットラインに供給される。
【００２６】
また他の実施形態において、フラッシュメモリ装置は、複数のメモリセルトランジスタを含むメモリセルストリングを含む。前記フラッシュメモリ装置は、プログラム周期の間プログラムされる複数のメモリセルの各メモリセルトランジスタのゲートがプログラム電圧Ｖｐｇｍに到達した後まで、前記複数のセルトランジスタのチャンネル領域にプログラム電圧の印加を遅延させるための制御器をさらに含む。
【００２７】
また他の実施形態において、前記ストリングは前記チャンネル領域とビットラインを連結するストリング選択トランジスタを含む。前記フラッシュメモリは、前記ビットラインと連結され、前記メモリセルトランジスタにプログラムされるデータをラッチする感知増幅ラッチ回路をさらに含む。プログラムトランジスタは前記ビットラインと前記プログラム禁止電圧を連結する。データトランジスタは前記ビットラインとラッチされたデータを連結し、前記制御器は、前記ビットラインをプリチャージするように前記プログラムトランジスタを活性化し、前記ラッチされたデータを前記ビットラインに供給するように前記データトランジスタを活性化する。電圧検出回路は、前記ゲートを連結させるフラッシュメモリ装置に含まれる。電圧検出レベル回路は前記プログラムされる複数のメモリセルの各メモリセルトランジスタのゲートでの前記プログラム電圧の検出結果に応答して前記ゲートでの電圧を検出し、検出信号を生成するゲートと連結されている。前記制御器は、前記検出信号に応答して前記プログラム信号を印加する。
【００２８】
また他の実施形態において、フラッシュメモリ装置は、ストリング選択トランジスタと、接地選択トランジスタと、前記ストリング選択トランジスタと前記接地選択トランジスタとの間に直列に接続されているメモリセルトランジスタとを含むストリングを含む。ビットラインはストリングと接続し、ストリング選択ラインは前記ストリング選択トランジスタと接続し、ワードラインは前記メモリセルトランジスタと接続する。行選択回路は少なくとも一つのワードラインを選択し、感知増幅およびラッチ回路は前記ビットラインと接続する。制御回路は、前記感知増幅およびラッチ回路と前記行選択回路を制御する。また、前記制御回路は、前記感知増幅およびラッチ回路と前記行選択回路を制御し、その結果、前記行選択回路によって選択された少なくとも一つのワードラインが前記行選択回路によってプログラム電圧に駆動した後、前記ストリングのチャンネル領域はプログラム周期の間プログラム電圧に設定される。
【００２９】
また他の実施形態において、前記制御回路は、前記感知増幅回路およびラッチ回路を制御し、その結果前記プログラム電圧が少なくとも一つの選択されたワードラインに供給される前に前記ビットラインは電源電圧にプリチャージされる。前記ビットラインが前記電源電圧にプリチャージされる前、および前記プログラム電圧が少なくとも一つの選択されたワードラインに供給される前に、前記制御回路は、前記ストリング選択トランジスタを活性化する。前記制御回路は、パス電圧が前記ワードラインに一番目に供給された後、前記プログラム電圧を選択されたワードラインのみに供給するために前記行選択回路を制御する。この場合に、前記制御回路は、前記プログラム電圧を少なくとも一つの選択されたワードラインに供給し、パス電圧を他のワードラインに同時に供給するために前記行選択回路を制御する。
【００３０】
また他の実施形態において、前記制御回路は、少なくとも一つの選択されたワードラインが選択されたワードラインのための各関連メモリセルのプログラム電圧に到達するまで非活性化された前記ストリング選択トランジスタを維持する間、プログラムされるデータに応答して前記ビットラインを前記プログラム電圧またはプログラム禁止電圧に設定するための感知増幅およびラッチ回路を制御する。前記ビットラインがプログラムされるデータに応答して、前記プログラム電圧または前記プログラム禁止電圧に到達した後、前記制御回路は前記ストリング選択回路を活性化するために前記行選択回路を制御する。
【００３１】
また他の実施形態において、フラッシュメモリ装置は、ストリング選択トランジスタと、接地選択トランジスタと、前記ストリング選択トランジスタと前記接地選択トランジスタとの間に直列連結されたメモリセルトランジスタを有する一つのストリングを含む。ビットラインは、前記ストリングに連結され、ストリン選択ラインは、前記ストリング選択トランジスタに連結され、ワードラインは、前記メモリセルトランジスタに連結される。行選択回路は、前記ワードラインのうちの少なくとも一つを選択し、感知増幅およびラッチ回路は、前記ビットラインに連結され、電圧検出回路は前記電圧検出回路と行選択回路との間のメモリセルを有するワードラインと連結される。制御回路は、少なくとも一つの選択されたワードラインの電圧レベルが前記プログラム電圧に到達したことを前記検出回路の出力が示す時に、前記プログラム動作の間、前記ストリングのチャンネル領域がプログラム電圧に設定されるように、前記行選択回路および前記感知増幅回路およびラッチ回路を制御する。
【発明の効果】
【００３２】
行選択回路からの離隔距離に関係なく選択されたワードラインのフラッシュＥＥＲＰＯＭセルの制御ゲート電圧がプログラム電圧に到達した後、セルストリングのチャンネル領域に（またはストリング選択トランジスタのターンオン状態からビットラインに）接地電圧を供給することによって、行選択回路との離隔距離に従って生じる同一のワードラインのセル間のしきい値電圧差を減らすことができる。したがって、プログラム時間の増加および読み出し維持特性の低下を防止することができる。
【発明を実施するための最良の形態】
【００３３】
本発明の望ましい実施形態が参照図面に基づいて以下詳しく説明される。本発明はフラッシュメモリ装置のプログラム方法に関するものであって、特に、ここにはＮＡＮＤフラッシュメモリ装置のプログラム方法が開示されている。しかし、本発明のプログラム方法がＮＡＮＤフラッシュメモリ装置に限らないことは、この分野の通常の知識を習得した者には自明である。ＮＡＮＤフラッシュメモリ装置において、よく知られたように、フラッシュＥＥＰＲＯＭセルはワードラインに第１プログラム電圧として高電圧が印加され、ビットライン(またはフラッシュＥＥＰＲＯＭセルを含んだストリングのチャンネル領域)に第２プログラム電圧として接地電圧が印加される時だけ、よく知られたＦ−Ｎトンネリングによってプログラムされる。本発明の新規のプログラム方法の場合、Ｆ−Ｎトンネリングが生ずるタイミングを制御することによってセルの位置(または行選択回路からの離隔距離)によるフラッシュＥＥＰＲＯＭセル間のしきい値電圧差を減らすことができる。本発明のプログラム方法が図３に基づいて、以下にさらに具体的に説明される。
【００３４】
本発明のＮＡＮＤフラッシュメモリ装置のプログラム方法によれば、先に、プログラムされるデータは、ページバッファ回路で知られた感知増幅及びラッチ回路にロードされる (Ｓ１００)。その次に、選択されたワードラインにプログラム電圧Ｖｐｇｍが供給される(Ｓ１２０)。選択されたワードラインにプログラム電圧が供給されて所定の時間が経過した後、プログラムされるセルを含んだＮＡＮＤストリング、またはセルストリングのチャンネル領域に接地電圧が供給される(Ｓ１４０)。ここで、所定の時間は、選択されたワードラインのフラッシュＥＥＰＲＯＭセルの制御ゲート電圧が全部プログラム電圧に設定されるのに必要な時間である。選択されたワードラインに連結されたフラッシュＥＥＰＲＯＭセルは、セルストリングのチャンネル領域に接地電圧が供給される時、Ｆ−Ｎトンネリングによってプログラムされる。プログラムされるセルを含んだＮＡＮＤストリングまたはセルストリングのチャンネル領域に接地電圧が供給される時、プログラムの禁止されるセルを含んだＮＡＮＤストリング、またはセルストリングのチャンネル領域にプログラム禁止電圧として電源電圧が供給される。
【００３５】
本発明のフラッシュメモリ装置のプログラム方法の場合、セルストリングのチャンネル領域への接地電圧の供給は、多様に実行することができる。例えば、プログラム電圧を、選択されたワードラインに印加する以前に、セルストリングのチャンネル領域がプログラム禁止電圧として電源電圧にプリチャージされる。その次に、ストリング選択トランジスタのターンオン状態でプログラム電圧を選択されたワードラインに印加した後、接地電圧をセルストリングのチャンネル領域に供給することができる。または、ストリング選択トランジスタのターンオフ状態でプログラム電圧を選択されたワードラインに印加する以前に、ビットラインを接地電圧に設定し、選択されたワードラインの電圧がプログラム電圧に到逹した後、ストリング選択トランジスタをターンオンさせることによって接地電圧をセルストリングのチャンネル領域に供給することができる。
【００３６】
要約すれば、行選択回路からの離隔距離にかかわらず、選択されたワードラインが十分にプログラム電圧に駆動された後に(または選択されたワードラインのフラッシュＥＥＰＲＯＭセルの制御ゲート電圧がプログラム電圧に到逹した後)、セルストリングのチャンネル領域に接地電圧を供給することによって、行選択回路との離隔距離に従って生ずる同一のワードラインのセル間のしきい値電圧差を減らすことができる。行選択回路との離隔距離に従って生ずる同一のワードラインのセル間のしきい値電圧差を減らすことによって、プログラム時間の増加及び読み出し維持特性の低下を防止することができる。
【００３７】
図４は本発明の第１実施形態によるフラッシュメモリ装置を示すブロック図である。図４を参照すれば、本発明のフラッシュメモリ装置１００はメモリセルアレイ１１０を含み、メモリセルアレイ１１０はビットラインＢＬ０−ＢＬｎに各々対応する複数個のセルストリング１１１を含む。各セルストリング１１１は、第１選択トランジスタとしてストリング選択トランジスタＳＳＴ、第２選択トランジスタとして接地選択トランジスタＧＳＴ、および選択トランジスタＳＳＴ、ＧＳＴの間に直列連結された複数のフラッシュＥＥＰＲＯＭセルＭ０−Ｍｍで構成される。ストリング選択トランジスタＳＳＴは、対応するビットラインに連結されたドレイン及びストリング選択ラインＳＳＬに連結されたゲートを有し、接地選択トランジスタＧＳＴは、共通ソースラインＣＳＬに連結されたソース及び接地選択ラインＧＳＬに連結されたゲートを有する。ストリング選択トランジスタＳＳＬのソース及び接地選択トランジスタＧＳＬのドレインの間には、フラッシュＥＥＰＲＯＭセルＭ０−Ｍｍが直列連結され、セルＭ０−Ｍｍは対応するワードラインＷＬ０−ＷＬｍに各々連結される。ワードラインＷＬ０−ＷＬｍ、ストリング選択ラインＳＳＬ、および接地選択ラインＧＳＬは、行選択回路１２０に連結されている。行選択回路１２０は、プログラム動作の時、ワードラインＷＬ０−ＷＬｍのうちの一つを選択し、選択されたワードラインにプログラム電圧を、そして非選択されたワードラインにパス電圧を各々印加する。行選択回路１２０はプログラム動作の時、ストリング選択ラインＳＳＬを電源電圧に活性化させる。ここで、選択されたワードラインへのプログラム電圧の供給時点及びストリング選択ラインＳＳＬの活性化時点は、プログラムコントローラ(またはプログラムスケジューラ-ｐｒｏｇｒａｍ ｓｃｈｅｄｕｌｅｒ)１３０の制御に従って多様に変更されることができ、これは以後詳細に説明される。
【００３８】
続いて、図４を参照すれば、本発明のフラッシュメモリ装置１００は、プログラムコントローラ１３０によって制御される感知増幅及びラッチ回路１４０を含み、感知増幅及びラッチ回路１４０はビットラインＢＬ０−ＢＬｎに各々対応する複数個の感知増幅及びラッチ部１４０＿０−１４０＿ｎを含む。各感知増幅及びラッチ部は、プログラム動作の時、列ゲート回路１５０を通じて伝達されるプログラムされるデータをラッチし、ラッチされたデータに従って対応するビットラインにプログラム電圧として接地電圧またはプログラム禁止電圧として電源電圧を供給する。各感知増幅及びラッチ部は、ＰＭＯＳトランジスタＭＰ０、ＮＭＯＳトランジスタＭＮ０、ＭＮ１、ＭＮ２、およびインバータＩ０、Ｉ１で構成されたラッチを含み、図面に示したように連結されている。感知増幅及びラッチ回路１４０が図４に示した例に限らないことは、この分野の通常の知識を習得した者には自明である。
【００３９】
図５は、本発明の第１実施形態による図４に示したフラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。以下、本発明によるフラッシュメモリ装置のプログラム方法が参照図面に基づいて詳細に説明される。よく知られたように、フラッシュＥＥＰＲＯＭセルをプログラムする前に、フラッシュＥＥＰＲＯＭセルは、例えば、−１Ｖ以下のしきい値電圧を有するように消去される。メモリセルアレイ１１０に貯蔵されるデータは、列ゲート回路１５０を通じてワード／バイト単位で感知増幅及びラッチ回路１４０にロードされる。プログラムされるデータが感知増幅及びラッチ回路１４０にロードされた後、プログラムコントローラ１３０の制御に従ってワードラインＷＬ０−ＷＬｍ及びビットラインＢＬ０−ＢＬｎの電圧が設定されるであろう。さらに具体的に説明すれば次の通りである。
【００４０】
プログラムコントローラ１３０は、ビットラインＢＬ０−ＢＬｎが電源電圧に各々プリチャージされるように、感知増幅及びラッチ回路１４０を制御する。これは各感知増幅及びラッチ部のＰＭＯＳトランジスタＭＰ０を所定の時間の間ターンオンさせることによってなされる。ビットラインＢＬ０−ＢＬｎが電源電圧に各々プリチャージされる間、ストリング選択ラインＳＳＬ、ワードラインＷＬ０−ＷＬｍ、および接地選択ラインＧＳＬは接地電圧のローレベルに維持される。ストリング選択ラインＳＳＬが接地電圧を有するので、各セルストリングは、対応するビットラインと電気的に分離されている。ビットラインＢＬ０−ＢＬｎを電源電圧にプリチャージした後、プログラムコントローラ１３０は、各感知増幅及びラッチ部のＰＭＯＳトランジスタＭＰ０をターンオフさせる。各感知増幅及びラッチ部のＰＭＯＳトランジスタＭＰ０がターンオフされても、図５に示したように、各ビットラインは電源電圧に維持される。
【００４１】
その次に、図５に示したように、電源電圧がストリング選択ラインＳＳＬに供給されることによって、各ストリングのチャンネル領域にはＶｃｃ−Ｖｔｈ(Ｖｔｈはストリング選択トランジスタのしきい値電圧)が充電される。この時、セルストリング１１１のストリング選択トランジスタＳＳＴはシャットオフされ、その結果セルストリング１１１のチャンネル領域はフローティングされる。ストリング選択トランジスタＳＳＴがシャットオフされた状態で、パス電圧Ｖｐａｓｓが選択された及び非選択されたワードラインＷＬ０−ＷＬｍに同時に供給される。パス電圧Ｖｐａｓｓが選択された、及び非選択されたワードラインＷＬ０−ＷＬｍに同時に供給された後、図５に示したように、選択されたワードラインの電圧は、パス電圧Ｖｐａｓｓからプログラム電圧Ｖｐｇｍに増加する。この時、セルストリング１１１のチャンネル領域がフローティング状態にあるので、セルストリング１１１のチャンネル領域はブーストされる。よって、選択されたワードラインのフラッシュＥＥＰＲＯＭセルはプログラムされない。なぜなら、フラッシュＥＥＰＲＯＭセルの制御ゲートとチャンネル領域との間にＦ−Ｎトンネリングが発生するのに十分なバイアス条件が形成されないためである。図５で分かるように、選択されたワードラインのフラッシュＥＥＰＲＯＭセルの制御ゲート電圧がプログラム電圧まで増加するのにかかる時間は、行選択回路１２０からの離隔距離に従って異なっている。これは、上に説明したように、ゲートローディングの差による。
【００４２】
前の説明のバイアス条件の下で、プログラム電圧Ｖｐｇｍが選択されたワードラインに印加され、所定の時間が経過した後、プログラムコントローラ１３０は、ロードされたデータに従ってプログラム電圧として接地電圧またはプログラム禁止電圧として電源電圧が各ビットラインに供給されるように感知増幅及びラッチ回路１４０を制御する。これは各感知増幅及びラッチ部のＮＭＯＳトランジスタＭＮ２をターンオンさせることによってなされる。例えば、プログラムされるデータが‘０’である時、ビットラインの電圧は接地電圧になる一方、プログラムされるデータが‘１’である時、ビットラインの電圧はプリチャージされた状態すなわち、電源電圧になる。接地電圧のビットラインに連結されたストリング選択トランジスタはシャットオフ状態からターンオン状態になり、その結果ターンオンされたストリング選択トランジスタを有するストリングのチャンネル領域のブースティングされた電圧は、ビットラインを通じて対応する感知増幅及びラッチ部に放電される。すなわち、セルストリングのチャンネル領域に接地電圧が供給される。セルストリングのチャンネル領域に接地電圧が供給されることによって、選択されたワードラインのフラッシュＥＥＰＲＯＭセルは、前の説明のＦ−Ｎトンネリングを通じてプログラムされる。
【００４３】
上記の説明によれば、従来の技術と同様に、選択されたワードラインのフラッシュＥＥＰＲＯＭセルは、位置に従って異なるゲートローディングを有する。従来の技術の場合、ゲートローディングがセル位置によって違うので、プログラム時間が増加し、読み出し維持特性が低下した。しかし、本発明のプログラム方法によれば、行選択回路１２０からの離隔距離にかかわらず選択されたワードラインのフラッシュＥＥＰＲＯＭセルの制御ゲート電圧がプログラム電圧に到逹した後、図５に示したように、セルストリングのチャンネル領域に(またはストリング選択トランジスタのターンオン状態でビットラインに)接地電圧が供給される。これは選択されたワードラインのすべてのフラッシュＥＥＰＲＯＭセルが同一のＦ−Ｎトンネリング時間を有することを意味する。よって、工程特性を除けば、理想的には、各フラッシュＥＥＰＲＯＭセルは同一のしきい値電圧を有する。すなわち、従来の技術のプログラム方法と比べる時、行選択回路１２０との離隔距離に従って生ずる同一のワードラインのフラッシュＥＥＰＲＯＭセル間のしきい値電圧差を減らすことができる。結論として、行選択回路１２０との離隔距離に従って生ずる同一のワードラインのセル間のしきい値電圧差を減らすことによって、プログラム時間の増加及び読み出し維持特性の低下を防止することができる。
【００４４】
図５において、選択されたワードラインにはパス電圧Ｖｐａｓｓとプログラム電圧Ｖｐｇｍが順次、供給される。しかし、図６に示したように、選択されたワードラインにプログラム電圧Ｖｐｇｍを、そして非選択されたワードラインにパス電圧Ｖｐａｓｓを同時に印加することができる。選択されたワードラインにプログラム電圧を供給する方式が違うという点を除けば、図６に示したプログラム方式は図５に示したものと同様であるので、それに対する説明は省略する。
【００４５】
図７は、本発明の第１実施形態による図４に示したフラッシュメモリ装置の他のプログラム動作を説明するためのタイミング図である。以下、本発明によるフラッシュメモリ装置のプログラム方法が参照図面に基づいて詳細に説明される。前の説明のように、フラッシュＥＥＰＲＯＭセルをプログラムする前に、フラッシュＥＥＰＲＯＭセルは、例えば、−１Ｖ以下のしきい値電圧を有するように消去される。メモリセルアレイ１１０に貯蔵されるデータは、列ゲート回路１５０を通じてワード／バイト単位で感知増幅及びラッチ回路１４０にロードされる。プログラムされるデータが感知増幅及びラッチ回路１４０にロードされた後、プログラムコントローラ１３０の制御に従ってワードラインＷＬ０−ＷＬｍ及びビットラインＢＬ０−ＢＬｎの電圧が設定される。さらに具体的に説明すれば次の通りである。
【００４６】
プログラムコントローラ１３０は、ストリング選択トランジスタＳＳＴのターンオフ状態でビットラインＢＬ０−ＢＬｎの各々がロードされたデータに従って、電源電圧または接地電圧に設定されるように感知増幅及びラッチ回路１４０を制御する。これは各感知増幅及びラッチ部のＮＭＯＳトランジスタＭＮ２をターンオンさせることによってなされる。ビットラインＢＬ０−ＢＬｎが電源電圧または接地電圧に各々設定される間、ストリング選択ラインＳＳＬ、ワードラインＷＬ０−ＷＬｍ、および接地選択ラインＧＳＬは、接地電圧のローレベルに維持される。ストリング選択ラインＳＳＬが接地電圧を有するので、各セルストリングは、対応するビットラインと電気的に分離されている。
【００４７】
その次に、図７に示したように、ストリング選択トランジスタＳＳＴがターンオフされた状態で、プログラムコントローラ１３０は、パス電圧Ｖｐａｓｓが選択された、及び非選択されたワードラインＷＬ０−ＷＬｍに同時に供給されるように行選択回路１２０を制御する。パス電圧Ｖｐａｓｓが選択された、及び非選択されたワードラインＷＬ０−ＷＬｍに同時に供給された後、選択されたワードラインの電圧は、パス電圧Ｖｐａｓｓからプログラム電圧Ｖｐｇｍに増加する。この時、セルストリング１１１のチャンネル領域がフローティング状態にあるので、セルストリング１１１のチャンネル領域はブーストされる。よって、選択されたワードラインのフラッシュＥＥＰＲＯＭセルはプログラムされない。なぜなら、フラッシュＥＥＰＲＯＭセルの制御ゲートとチャンネル領域との間にＦ−Ｎトンネリングが発生するのに十分なバイアス条件が形成されないためである。図７で分かるように、選択されたワードラインのフラッシュＥＥＰＲＯＭセルの制御ゲート電圧がプログラム電圧まで増加するのにかかる時間は、行選択回路１２０からの離隔距離に従って異なっている。これは、前の説明のように、ゲートローディングの差による。
【００４８】
前の説明のバイアス条件の下で、プログラム電圧Ｖｐｇｍが選択されたワードラインに印加され、所定の時間が経過した後、図７に示したように、ストリング選択ラインＳＳＬに電源電圧が印加される。ストリング選択ラインＳＳＬに電源電圧が印加されることによって、ストリング選択トランジスタＳＳＴがターンオンされる。これにより、ビットラインとセルストリングのチャンネル領域が電気的に連結される。この時、電源電圧のビットラインに連結されたストリング選択トランジスタはシャットオフされる一方、接地電圧のビットラインに連結されたストリング選択トランジスタはターンオンされる。これは接地電圧のビットラインに連結されたストリング選択トランジスタを含んだストリングのチャンネル電圧が接地電圧に放電されることを意味する。すなわち、セルストリングのチャンネル領域に接地電圧が供給される。セルストリングのチャンネル領域に接地電圧が供給されることによって、選択されたワードラインのフラッシュＥＥＰＲＯＭセルは、前の説明のＦ−Ｎトンネリングを通じてプログラムされる。
【００４９】
図７に示したプログラム方法によれば、図５に示したように、行選択回路からの離隔距離にかかわらず、選択されたワードラインのフラッシュＥＥＰＲＯＭセルの制御ゲート電圧がプログラム電圧に到逹した後、図５に示したように、セルストリングのチャンネル領域に接地電圧が供給される。よって、従来の技術のプログラム方法と比べる時、行選択回路との離隔距離に従って生ずる同一のワードラインのフラッシュＥＥＰＲＯＭセル間のしきい値電圧差を減らすことができる。結論として、行選択回路との離隔距離に従って生ずる同一のワードラインのセル間のしきい値電圧差を減らすことによって、プログラム時間の増加及び読み出し維持特性の低下を防止することができる。
【００５０】
図７において、選択されたワードラインにはパス電圧Ｖｐａｓｓとプログラム電圧Ｖｐｇｍが順次、供給される。しかし、図８に示したように、選択されたワードラインにプログラム電圧Ｖｐｇｍを、そして非選択されたワードラインにパス電圧Ｖｐａｓｓを同時に印加することができる。選択されたワードラインにプログラム電圧を供給する方式が違う点を除けば、図６に示したプログラム方式は、図５に示したことと同様であるので、それに対する説明は省略する。
【００５１】
図９は本発明の第２実施形態によるフラッシュメモリ装置を示すブロック図である。図９において、本発明の第２実施形態によるフラッシュメモリ装置は、電圧レベル検出回路１６０が付加されたことを除けば、図４に示した例と同一である。電圧レベル検出回路１６０は、行選択回路１２０の向こう側に位置し、ワードラインＷＬ０−ＷＬｍに連結されている。電圧レベル検出回路１６０は、選択されたワードラインの電圧がプログラム電圧Ｖｐｇｍに到達したか否かを検出する。もし選択されたワードラインの電圧がプログラム電圧Ｖｐｇｍに到逹すれば、電圧レベル検出回路１６０は、検出信号ＤＥＴを活性化させる。プログラムコントローラ１３０は、検出信号ＤＥＴの活性化に応答して接地電圧がストリングのチャンネル領域に供給されるように感知増幅及びラッチ回路１４０または行選択回路１２０を制御する。例えば、図６に示したプログラム方法が使われる場合、プログラムコントローラ１３０は、検出信号ＤＥＴの活性化に応答して感知増幅及びラッチ回路１４０を制御し、その結果、各感知増幅及びラッチ部のＮＭＯＳトランジスタＭＮ２がターンオンされる。図７に示したプログラム方法が使われる場合、プログラムコントローラ１３０は、検出信号ＤＥＴの活性化に応答して行選択回路１２０を制御し、その結果、ストリング選択トランジスタＳＳＴがターンオンされる。このような点を除けば、本発明の第２実施形態によるフラッシュメモリ装置は、図５乃至図８に示したプログラム方法に従ってプログラム動作を実行するので、それに対する説明は省略する。
【００５２】
図１０は、本発明の第３実施形態によるフラッシュメモリ装置を示すブロック図である。図１０を参照すれば、本発明の第３実施形態によるフラッシュメモリ装置２００は、メモリセルアレイ２１０、行選択回路２２０、プログラムコントローラ２３０、感知増幅及びラッチ回路２４０、および列ゲート回路２５０を含む。図１０において、メモリセルアレイ２１０、行選択回路２２０、および列ゲート回路２５０は、図４に示した例と同一に構成されるので、それに対する説明は省略する。
【００５３】
感知増幅及びラッチ回路２４０は、複数個の感知増幅及びラッチ部２４０＿０−２４０＿ｊを含み、各感知増幅及びラッチ部は、一対のビットラインに連結される。例えば、感知増幅及びラッチ部２４０＿０は、一対のビットラインＢＬ０、ＢＬ１に連結され、感知増幅及びラッチ部２４０＿ｊは、一対のビットラインＢＬｎ−１、ＢＬｎに連結される。各感知増幅及びラッチ部は、対応する対のビットラインのうちの一つを選択する。各感知増幅及びラッチ部は、読み出し動作の時、選択されたビットラインを通じてフラッシュＥＥＰＲＯＭセルからデータを読み出し、プログラム動作の時プログラムデータに従って選択されたビットラインに接地電圧／電源電圧を供給する。各感知増幅及びラッチ部は、動作モードに従って非選択されたビットラインに電源電圧／接地電圧を供給する。
【００５４】
本発明の第３実施形態によるフラッシュメモリ装置のプログラム動作が、図５に示したプログラム方法を利用して以下詳細に説明される。よく知られたように、フラッシュＥＥＰＲＯＭセルをプログラムする前に、フラッシュＥＥＰＲＯＭセルは、例えば、−３Ｖのしきい値電圧を有するように消去される。メモリセルアレイ２１０に貯蔵されるデータは、列ゲート回路２５０を通じてワード／バイト単位で感知増幅及びラッチ回路２４０にロードされる。プログラムされるデータが感知増幅及びラッチ回路２４０にロードされた後、プログラムコントローラ２３０の制御に従ってワードラインＷＬ０−ＷＬｍ及びビットラインＢＬ０−ＢＬｎの電圧が設定されるであろう。さらに具体的に説明すれば次の通りである。
【００５５】
プログラムコントローラ２３０は、ビットラインＢＬ０−ＢＬｎが電源電圧に各々プリチャージされるように感知増幅及びラッチ回路１４０を制御する。これは各感知増幅及びラッチ部のＮＭＯＳトランジスタＭＮ６、ＭＮ７を所定の時間の間ターンオンさせることによってなされる。ビットラインＢＬ０−ＢＬｎが電源電圧に各々プリチャージされる間、ストリング選択ラインＳＳＬ、ワードラインＷＬ０−ＷＬｍ、および接地選択ラインＧＳＬは接地電圧のローレベルに維持される。ストリング選択ラインＳＳＬが接地電圧を有するので、各セルストリングは、対応するビットラインと電気的に分離されている。ビットラインを電源電圧にプリチャージした後、プログラムコントローラ２３０は、各感知増幅及びラッチ部のＮＭＯＳトランジスタＭＮ６をターンオフさせる。この時、各感知増幅及びラッチ部のＮＭＯＳトランジスタＭＮ７は、電源電圧を有するＶＩＲＰＷＲ端子に続いて連結される。
【００５６】
その次に、電源電圧がストリング選択ラインＳＳＬに供給されることによって、 各ストリングのチャンネル領域には、Ｖｃｃ−Ｖｔｈ、（Ｖｔｈはストリング選択トランジスタのしきい値電圧）が充電される。この時、セルストリング１１１のストリング選択トランジスタＳＳＴはシャットオフされ、その結果セルストリング１１１のチャンネル領域はフローティングされる。ストリング選択トランジスタＳＳＴがシャットオフされた状態で、パス電圧Ｖｐａｓｓが選択された、及び非選択されたワードラインＷＬ０−ＷＬｍに同時に供給される。パス電圧Ｖｐａｓｓが選択された、及び非選択されたワードラインＷＬ０−ＷＬｍに同時に供給された後、選択されたワードラインの電圧は、パス電圧Ｖｐａｓｓからプログラム電圧Ｖｐｇｍに増加する。この時、セルストリング１１１のチャンネル領域がフローティング状態にあるので、セルストリング１１１のチャンネル領域は、ブーストされる。よって、選択されたワードラインのフラッシュＥＥＰＲＯＭセルは、プログラムされない。なぜなら、上記の説明のように、フラッシュＥＥＰＲＯＭセルの制御ゲートとチャンネル領域との間にＦ−Ｎトンネリングが発生するのに十分なバイアス条件が形成されないためである。
【００５７】
上記の説明のバイアス条件の下で、プログラム電圧Ｖｐｇｍが選択されたワードラインに印加され、所定の時間が経過した後、プログラムコントローラ２３０は、ロードされたデータに従ってプログラム電圧として接地電圧またはプログラム禁止電圧として電源電圧が各ビットラインに供給されるように感知増幅及びラッチ回路２４０を制御する。これは各感知増幅及びラッチ部のＮＭＯＳトランジスタＭＮ５、ＭＮ８をターンオンさせることによってなされる。接地電圧のビットラインに連結されたストリング選択トランジスタは、シャットオフ状態でターンオン状態になり、その結果ターンオンされた選択トランジスタを有するストリングのチャンネル領域のブーストされた電圧は、ビットラインを通じて対応する感知増幅及びラッチ部に放電される。すなわち、セルストリングのチャンネル領域に接地電圧が供給される。セルストリングのチャンネル領域に接地電圧が供給されることによって、選択されたワードラインのフラッシュＥＥＰＲＯＭセルは、上記の説明のＦ−Ｎトンネリングを通じてプログラムされる。
【００５８】
本発明の第３実施形態によるフラッシュメモリ装置は、上で説明されたものと同一の効果を得ることができることは自明である。すなわち、行選択回路からの離隔距離にかかわらず、選択されたワードラインのフラッシュＥＥＰＲＯＭセルの制御ゲート電圧がプログラム電圧に到逹した後、セルストリングのチャンネル領域に(またはストリング選択トランジスタのターンオン状態でビットラインに)接地電圧が供給される。よって、従来の技術のプログラム方法と比べると、行選択回路との離隔距離に従って生ずる同一のワードラインのフラッシュＥＥＰＲＯＭセル間のしきい値電圧差を減らすことができる。行選択回路との離隔距離に従って生ずる同一のワードラインのセル間のしきい値電圧差を減らすことによって、プログラム時間の増加及び読み出し維持特性の低下を防止することができる。
【００５９】
本発明の第３実施形態によるフラッシュメモリ装置のプログラム方法の場合、図６に説明されたように、選択されたワードラインにプログラム電圧Ｖｐｇｍを、そして非選択されたワードラインにパス電圧Ｖｐａｓｓを同時に印加することができる。
【００６０】
図１１は、本発明の第４実施形態によるフラッシュメモリ装置を示すブロック図である。図１１において、本発明の第４実施形態によるフラッシュメモリ装置は、電圧レベル検出回路２６０が付加された点を除けば、図１０に示したものと同一である。電圧レベル検出回路２６０は、行選択回路２２０の向かい側に位置し、ワードラインＷＬ０−ＷＬｍに連結されている。電圧レベル検出回路２６０は、選択されたワードラインの電圧がプログラム電圧Ｖｐｇｍに到達したか否かを検出する。もし選択されたワードラインの電圧がプログラム電圧Ｖｐｇｍに到逹すれば、電圧レベル検出回路２６０は、検出信号ＤＥＴを活性化させる。プログラムコントローラ２３０は、検出信号ＤＥＴの活性化に応答して接地電圧がストリングのチャンネル領域に供給されるように感知増幅及びラッチ回路２４０または行選択回路２２０を制御する。例えば、図６に示したプログラム方法が使われる場合、プログラムコントローラ２３０は、検出信号ＤＥＴの活性化に応答して感知増幅及びラッチ回路２４０を制御し、その結果、各感知増幅及びラッチ部のＮＭＯＳトランジスタＭＮ５、ＭＮ８がターンオンされる。図７に示したプログラム方法が使われる場合、プログラムコントローラ２３０は、検出信号ＤＥＴの活性化に応答して、行選択回路２２０を制御し、その結果ストリング選択トランジスタＳＳＴがターンオンされる。このような点を除けば、本発明の第４実施形態によるフラッシュメモリ装置は、図５乃至図８に示したプログラム方法に従ってプログラム動作を実行するので、それに対する説明は省略する。
【００６１】
図面には図示しないが、プログラム電圧が選択されたワードラインに供給された以後にストリング選択トランジスタを制御する場合、ストリング選択ラインの抵抗を減らすように、ストリング選択ライン上に形成されるメタルラインが形成されるであろう。この時、ストリング選択ラインとメタルラインは、コンタクトを通じて電気的に連結されるであろう。以上において、本発明による回路の構成及び動作を、上述の説明及び図面に従って図示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは理解されよう。
【図面の簡単な説明】
【００６２】
【図１】一般的なフラッシュメモリ装置のメモリセルアレイを示す回路図である。
【図２】従来の技術によるＮＡＮＤフラッシュメモリ装置のプログラム方法を説明するためのタイミング図である。
【図３】本発明によるフラッシュメモリ装置のプログラム方法を概略的に説明するための流れ図である。
【図４】本発明の第１実施形態によるフラッシュメモリ装置を示すブロック図である。
【図５】本発明の望ましい実施形態による図４に示したフラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。
【図６】本発明の他の実施形態による図４に示したフラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。
【図７】本発明の他の実施形態による図４に示したフラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。
【図８】本発明の他の実施形態による図４に示したフラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。
【図９】本発明の第２実施形態によるフラッシュメモリ装置を示すブロック図である。
【図１０】本発明の第３実施形態によるフラッシュメモリ装置を示すブロック図である。
【図１１】本発明の第４実施形態によるフラッシュメモリ装置を示すブロック図である。
【符号の説明】
【００６３】
１００…フラッシュメモリ装置
１１０…メモリセル
１１１…セルストリング
１２０…行選択回路
１３０…プログラムコントローラ
１４０…感知増幅及びラッチ回路
１５０…列ゲート回路
ＢＬ０〜ＢＬｎ…ビットライン
ＳＳＴ…ストリング選択トランジスタ
ＧＳＴ…接地選択トランジスタ
Ｍ０〜Ｍｍ…フラッシュＥＥＰＲＯＭ
ＣＳＬ…共通ソースライン
ＧＳＬ…接地選択ライン
ＷＬ０〜ＷＬｍ…ワードライン
ＭＰ０…ＰＭＯＳトランジスタ
ＭＮ０，ＭＮ１，ＭＮ２…ＮＭＯＳトランジスタ
Ｉ０，Ｉ１…インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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