(57)【要約】    【課題】  半導体記憶装置の外部から印加される信号により出力されるデータ信号のスルーレートを調節できるスルーレート調節装置を提供すること。    【解決手段】  本発明のスルーレート調節装置は、半導体記憶装置において、外部から印加される命令信号の制御を受けて、外部から印加される制御コードを組み合わせて複数のスルーレート制御信号を出力するためのスルーレート制御信号発生部と、前記スルーレート制御信号を利用して、入力されるデータ信号のスルーレートを調節できるデータ出力バッファとを備える。【選択図】    図４
2005182994.tif 000002
【特許請求の範囲】
【請求項１】
記憶したデータの読み出し機能と入力されるデータを記憶する書き込み機能を有する半導体記憶装置において、
外部から印加される命令信号に応答して同外部から印加される制御コードを組み合わせて複数のスルーレート制御信号を出力するスルーレート制御信号発生部と、
該スルーレート制御信号発生部から付与される前記スルーレート制御信号に応じて前記半導体記憶装置の読み出し作動時に出力されるデータ信号のスルーレートを調節するスルーレート調節部を備えたデータ出力バッファとにより構成したことを特徴とするスルーレート調節装置。
【請求項２】
前記データ出力バッファが、
前記半導体記憶装置に入力されるデータ信号に応答して駆動信号を発生するプリドライバと、
該プリドライバから付与される前記駆動信号に応答して前記データ信号を最終的に出力する最終ドライバと、
前記プリトライバの一端子と接地電圧又は電源電圧の間に接続されて前記データ信号の傾きを調節するスルーレート調節部と、
を備えることを特徴とする請求項1に記載のスルーレート調節装置。
【請求項３】
前記スルーレート調節部が複数のスルーレート調節素子を含むことを特徴とする請求項２に記載のスルーレート調節装置。
【請求項４】
前記スルーレート調節素子が抵抗であることを特徴とする請求項３に記載のスルーレート調節装置。
【請求項５】
前記スルーレート調節部が、
前記プリドライバの一端子と接地電圧又は電源電圧の間に直列接続された複数の抵抗と、
前記スルーレート制御信号に制御されて、前記複数の抵抗の一部あるいは全てを電気的に接続するため並列接続された複数のスイッチング素子とを備えることを特徴とする請求項４に記載のスルーレート調節装置。
【請求項６】
前記スルーレート制御信号発生部が、
前記命令信号に制御されて前記制御信号をデコードできることを特徴とする請求項５に記載のスルーレート調節装置。
【請求項７】
前記スルーレート調節素子がスイッチング素子であることを特徴とする請求項３に記載のスルーレート調節装置。
【請求項８】
前記スルーレート調節部が、
前記プリドライバの一端子と接地電圧又は電源電圧の間に並列接続された複数のスイッチング素子を含み、
前記スルーレート制御信号に制御されて、前記複数のスイッチング素子の一部あるいは全てが電気的に互いに接続されることを特徴とする請求項７に記載のスルーレート調節装置。
【請求項９】
前記スイッチング素子がＭＯＳトランジスタであることを特徴とする請求項８に記載のスルーレート調節装置。
【請求項１０】
前記制御コードが、１制御コード群及び第２制御コード群から構成されたことを特徴とする請求項１に記載のスルーレート調節装置。
【請求項１１】
前記スルーレート制御信号発生部が、
前記命令信号に制御されて第１制御コード群をデコードして、第１スルーレート制御信号群を出力する第１スルーレート制御信号生成器と、
前記命令信号に制御されて第２制御コード群をデコードして、第２スルーレート制御信号群を出力する第２スルーレート制御信号生成器とを備えることを特徴とする請求項１０に記載のスルーレート調節装置。
【請求項１２】
前記データ出力バッファが、
前記入力されるデータ信号に応答して駆動信号を発生する第１プリドライバと、
前記入力されるデータ信号に応答して駆動信号を発生する第２プリドライバと、
前記プリドライバの一端子と接地電圧又は電源電圧の間に接続され、前記第１スルーレート制御信号群に制御されて前記データ信号の傾きを調節する第１スルーレート調節部と、
前記プリドライバの一端子と接地電圧又は電源電圧の間に接続され、前記第２スルーレート制御信号群に制御されて前記データ信号の傾きを調節する第２スルーレート調節部と、
前記駆動信号に応答して前記データ信号を出力させるための最終ドライバと
を備えることを特徴とする請求項１１に記載のスルーレート調節装置。
【請求項１３】
前記第１及び第２スルーレート調節部が、それぞれ複数のスルーレート調節素子を備えることを特徴とする請求項１２に記載のスルーレート調節装置。
【請求項１４】
前記スルーレート調節素子が抵抗であることを特徴とする請求項１３に記載のスルーレート調節装置。
【請求項１５】
前記前記第１及び第２スルーレート調節部が、
それぞれ前記対応されるプリドライバの一端子と接地電圧又は電源電圧の間に直列接続される複数の抵抗と、
前記対応されるスルーレート制御信号群にそれぞれ制御されて、前記複数の抵抗の一部あるいは全てを電気的に接続するため並列接続された複数のスイッチング素子とを備えることを特徴とする請求項１２に記載のスルーレート調節装置。
【請求項１６】
前記スルーレート調節素子が、スイッチング素子であることを特徴とする請求項１３に記載のスルーレート調節装置。
【請求項１７】
前記第１及び第２スルーレート調節部が、
それぞれ前記対応されるプリドライバの一端子と接地電圧又は電源電圧の間に並列接続された複数のスイッチング素子を含み、
前記対応されるスルーレート制御信号群にそれぞれ制御されて、前記複数のスイッチング素子の一部あるいは全てを電気的に接続されることを特徴とする請求項１６に記載のスルーレート調節装置。
【請求項１８】
前記スイッチング素子がＭＯＳトランジスタであることを特徴とする請求項１７に記載のスルーレート調節装置。
【請求項１９】
半導体記憶装置から出力されるデータ信号のスルーレートを調節するために、外部から印加される命令信号に制御されて同外部から印加される複数の制御コード群を組み合わせることにより複数のスルーレート制御信号群を生成する第1ステップと、前記スルーレート制御信号群に応答してデータパッドに出力されるデータ信号が遷移される論理状態に応じて、前記データ信号のスルーレートを選択的に調節する第2ステップとを実行することを特徴とする半導体記憶装置におけるスルーレート調節方法。
【請求項２０】
前記第１ステップが、
前記命令信号に制御されて、前記複数の制御コード群のうち、第１制御コード群をデコードして第１スルーレート制御信号群を出力するステップと、
前記命令信号に制御されて、前記複数の制御コード群のうち、第２制御コード群をデコードして第２スルーレート制御信号群を出力するステップと
を含むことを特徴とする請求項１９に記載のスルーレート調節方法。
【請求項２１】
前記第２ステップが、
前記入力されるデータ信号を利用して駆動信号を発生するステップと、
前記第１スルーレート制御信号群に制御されて、前記データ信号の傾きを調節するステップと、
前記駆動信号を利用して、傾きが調節された前記データ信号を出力させるステップと
を含むことを特徴とする請求項２０に記載のスルーレート調節方法。
【請求項２２】
半導体記憶装置から出力されるデータ信号のスルーレートを調節するために、
外部から印加される命令信号の制御を受けて、外部から印加される複数の制御コード群を別に組み合わせることによって、第１及び第２スルーレート制御信号群を各々出力する第１ステップと、
前記第１スルーレート制御信号群を利用して、データパットに出力される前記データ信号のスルーレートを調節するための第１スルーレート調節部内のターンオンされるスイッチの個数を調節する第２ステップと、
前記第２スルーレート制御信号群を利用して、データパッドに出力される前記データ信号のスルーレートを調節するための第２スルーレート調節部内のターンオンされるスイッチの個数を調節する第３ステップと
を含むことを特徴とするスルーレート調節方法。
【請求項２３】
半導体記憶装置において、
データを格納するため、複数のセルを含んでいるセル領域と、
外部から命令語及びアドレスを受け取って解析する命令語及びアドレス制御部と、
該命令語及びアドレス制御部を介してアドレスを受け取って、ローアドレスをデコードするローデコーダと、
前記命令語及びアドレス制御部を介してアドレスを受け取って、カラムアドレスをデコードするカラムデコーダと、
前記ローアドレス及びカラムアドレスに対応されるセルに入力されるデータを格納するデータ入力レジスタと、
外部から受け取ったデータを前記入力レジスタに伝達するためのデータ入力バッファと、
前記ローアドレス及びカラムアドレスに対応されるセルから出力されたデータを格納するデータ出力レジスタと、
外部から印加される命令信号の制御を受けて、外部から印加される制御コードを組み合わせて、複数のスルーレート制御信号を出力するためのスルーレート制御信号発生部と、
前記スルーレート制御信号を利用してデータ出力レジスタから入力されるデータのスルーレートを調節して、外部に出力できるデータ出力バッファと
を備えることを特徴とする半導体メモリ装置。
【請求項２４】
前記データ出力バッファが、
前記入力されるデータ信号を利用して駆動信号を発生するためのプリドライバと、
前記駆動信号を利用して前記データ信号を最終的に出力させるための最終ドライバと、
前記プリドライバの片側と、接地電圧あるいは電源電圧のうち、いずれかとの間に接続されて、前記データ信号の傾きを調節するためのスルーレート調節部と
を備えることを特徴とする請求項２４に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置内のデータ出力バッファ、特に、高速に動作する半導体記憶装置内のデータ出力バッファに関する。
【背景技術】
【０００２】
最近、半導体記憶装置は、数百万個以上のメモリセルを含んでいる。これらメモリセルにデータを書き込んだり、あるいは書き込まれたデータを読み出したりするために、データを入出力することが半導体記憶装置の基本機能である。半導体記憶装置は、ＳＤＲＡＭ(Synchronous DRAM)からＤＤＲ、そしてＤＤＲ  IIに到るまで、さらに速い動作のために発展してきた。しかし、格納すべきデータだけのメモリセルを備え、各々のメモリセルをリフレッシュする等の基本的、かつ固有の動作概念は大きく変わっていない。
【０００３】
今後の半導体記憶装置は、上述した固有の特徴を保持したまま、高速にデータを書き込んだり読み出したりするための技術と製造原価を低減するための技術の開発が進められるであろう。
【０００４】
図１は、従来の技術に係る半導体記憶装置の全体ブロック図である。
【０００５】
従来の技術に係る半導体記憶装置は、命令語及びアドレス制御手段１０２、ローデコーダ１０３、カラムデコーダ１０４、セル領域１０５、データ入力バッファ１０７、データ入力レジスタ１０８、データ出力レジスタ１０９、データ出力バッファ１１０などを含んで構成される。
【０００６】
前記命令語及びアドレス制御手段１０２は、外部から命令語(ＣＯＭＭ)及びアドレス(ＡＤＤＲ)を受け取って、ローデコーダ１０３及びカラムデコーダ１０４にアドレスを伝達する。また、受け取った命令語に対応して、ローデコーダ１０３、カラムデコーダ１０４、データ入力バッファ１０７、データ入力レジスタ１０８、データ出力レジスタ１０９及びデータ出力バッファ１１０を制御する。
【０００７】
セル領域１０５は、ＤＲＡＭメモリセルとメモリセル内に格納されたデータを増幅するセンスアンプを含む。ローデコーダ１０３とカラムデコーダ１０４とは、外部から印加される命令語(ＣＯＭＭ)とアドレス(ＡＤＤＲ)に対応して、データを読み出し書き込むメモリセルを選択する機能を行う。ここで、命令語(ＣＯＭＭ)とは、ＲＡＳ信号(ＲＡＳ：Row Address Strobe)、ＣＡＳ信号(Column Address Strobe)、ライトイネーブル信号(ＷＥ：Write Enable)など、ＤＲＡＭ動作におけるローアクセス(Row Access)とカラムアクセス(Column Access)を担当する命令などを含む。
【０００８】
次に、半導体記憶装置の動作について述べる。ＲＡＳ信号がアクティブになれば、ローアドレスが入力される。前記ローアドレスがローデコーダ１０３で解読(デコード)され、解読されたアドレスに対応する複数個のセルがアクティブになる。アクティブになったセル内の格納された小さな信号は、セル領域１０５のセンスアンプ動作により増幅される。セル領域１０５内のセンスアンプは、増幅されたデータを格納したまま、読み出し動作あるいは書き込み動作を待つ。すなわち、前記センスアンプは、データキャッシュの役割を果たす。
【０００９】
読み出し動作の場合、ＣＡＳ信号がアクティブになれば、カラムアドレスが解読されてデータキャッシュの役割を果たしているセンスアンプの中で一部に格納されたデータを内部データバスに出力させる。このデータは、データ出力レジスタ１０９に格納される。データ出力レジスタ１０９に格納されたデータは、データ出力バッファ１１０を介して予め決められた時間後に出力される。
【００１０】
従来技術のデータ出力バッファ１１０に関する詳細回路が図２に示されている。出力イネーブル信号ＯＥがアクティブになった状態でデータクロック信号ＤＣＬＫが入力されれば、データＤＡＴＡの位相を判断して外部の入/出力ピン(Ｉ/Ｏ)１０６に出力させる。この場合、出力される信号の傾きをスルーレート(Slew Rate)と言う。スルーレートは、例えば、３Ｖ/ｎｓのように表すが、１ｎｓ時間の間３Ｖの大きさにアクティブになる速度のことを意味する。
【００１１】
図２に示す抵抗Ｒ１とＲ２は、スルーレートを決定する機能する受動素子である。スルーレートの決定は、抵抗だけでなく様々の形態で可能であるが、ここでは抵抗を用いて説明する。
【００１２】
従来技術によれば、スルーレートは、ＤＲＡＭの設計時に決定された固定値で提供されてきた。したがって、スルーレートが高いと、バウンス(Bounce)雑音により信号の品質が低下し、スルーレートが余り低いと、アクセス時間の変動幅が大きくなって、この場合も信号の品質が低下する。ここで、信号の品質とは、信号の集積度(Signal Integrity)と言える。一定の周期の間信号が出力される時、データが占有する時間とデータが交差する時間とが決められるが、信号の集積度が優れているとは、データが占有する時間が相対的に大きいということを意味する。ここでデータが占有する時間をデータアイ(ＤＡＴＡ  ＥＹＥ)、あるいはデータウィンドウ(ＤＡＴＡ  WINDOW)と言う。
【００１３】
図３Ａは、好ましくないスルーレートを有する場合のデータ出力信号の波形であって、データ出力信号が高い雑音を含んでいることを示しており、図３Ｂは、好ましいスルーレートを有する場合のデータ出力信号波形であって、データ出力信号が充分なデータウィンドウを有していることを示す。
【００１４】
ところが、従来の技術によれば、スルーレートがＤＲＡＭの設計時に決定された固定値で提供されるため、ＤＲＡＭ製品を設計した後にはスルーレートの調節が不可能であるという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上述した従来の技術の問題を解決するためになされたものであって、その目的は、半導体記憶装置の外部から印加される信号により出力されるデータ信号のスルーレートを調節することにある。
【課題を解決するための手段】
【００１６】
前記目的を達成するため、本発明のスルーレート調節装置は、半導体記憶装置において、外部から印加される命令信号の制御を受けて、外部から印加される命令信号に応答して外部から印加される制御コードを組み合わせて複数のスルーレート制御信号を出力するスルーレート制御信号発生部と、スルーレート制御信号発生部から付与されるスルーレート制御信号に応じて半導体記憶装置の読み出し作動時に出力されるデータ信号のスルーレートを調節するスルーレート調節部を備えたデータ出力バッファと備える。
【００１７】
また、本発明のスルーレート調節方法によれば、半導体記憶装置から出力されるデータ信号のスルーレートを調節するにおいて、外部から印加される命令信号に制御されて、外部から印加される複数の制御コード群を組み合わせることによって、複数のスルーレート制御信号群を生成する第１ステップと、前記スルーレート制御信号群を利用してデータパッドに出力されるデータ信号が遷移される論理状態に応じて、前記データ信号のスルーレートを選択的に調節する第２ステップとを含む。
【００１８】
また、本発明のスルーレート調節方法によれば、半導体記憶装置から出力されるデータ信号のスルーレートを調節するにおいて、外部から印加される命令信号の制御を受けて、外部から印加される複数の制御コード群を別に組み合わせることによって、第１及び第２スルーレート制御信号群を各々出力する第１ステップと、前記第１スルーレート制御信号群を利用して、データパットに出力される前記データ信号のスルーレートを調節するための第１スルーレート調節部内のターンオンされるスイッチの個数を調節する第２ステップと、前記第２スルーレート制御信号群を利用して、データパッドに出力される前記データ信号のスルーレートを調節するための第２スルーレート調節部内のターンオンされるスイッチの個数を調節する第３ステップとを含む。
【００１９】
また、本発明の半導体メモリ装置によれば、半導体記憶装置において、データを格納するため、複数のセルを含んでいるセル領域と、外部から命令語及びアドレスを受け取って解析する命令語及びアドレス制御部と、該命令語及びアドレス制御部を介してアドレスを受け取って、ローアドレスをデコードするローデコーダと、前記命令語及びアドレス制御部を介してアドレスを受け取って、カラムアドレスをデコードするカラムデコーダと、前記ローアドレス及びカラムアドレスに対応されるセルに入力されるデータを格納するデータ入力レジスタと、外部から受け取ったデータを前記入力レジスタに伝達するためのデータ入力バッファと、前記ローアドレス及びカラムアドレスに対応されるセルから出力されたデータを格納するデータ出力レジスタと、外部から印加される命令信号の制御を受けて、外部から印加される制御コードを組み合わせて、複数のスルーレート制御信号を出力するためのスルーレート制御信号発生部と、前記スルーレート制御信号を利用してデータ出力レジスタから入力されるデータのスルーレートを調節して、外部に出力できるデータ出力バッファとを備える。
【発明の効果】
【００２０】
本発明は、半導体記憶装置が工程変化などの理由により、データ出力信号の品質が均一でない場合にも、外部から印加される信号によりデータ出力信号のスルーレートを選択的に調節できるため、システムバスの条件と関係なしに、最適の信号品質が得られるという効果がある。
【００２１】
特に、スルーレート調節部に用いられる素子の特性に対応して、スルーレートを選択的に調節できるため、データウィンドウを最適化することができる。
【００２２】
また、本発明は、外部でスルーレートをソフトウェア的に調節できるため、相違したスルーレート水準を要求するシステムアプリケーションの条件にも柔軟に対応できる。
【発明を実施するための最良の形態】
【００２３】
以下、添付した図面を参照して本発明の好ましい実施の形態を詳細に説明する。
【００２４】
図４は、本発明に係る半導体記憶装置の全体ブロック図である。本発明に係る半導体記憶装置は、命令語及びアドレス制御手段３０２、ローデコーダ３０３、カラムデコーダ３０４、セル領域３０５、データ入力バッファ３０７、データ入力レジスタ３０８、データ出力レジスタ３０９、第１データ出力バッファ３１０などを含んで構成される。
【００２５】
命令語及びアドレス制御手段３０２は、命令語及びアドレスを受け取って、ローデコーダ３０３及びカラムデコーダ３０４にアドレスを伝達する。また、受け取った命令語に対応して、ローデコーダ３０３、カラムデコーダ３０４、データ入力バッファ３０７、データ入力レジスタ３０８、データ出力レジスタ３０９及び第１データ出力バッファ３１０を制御する。
【００２６】
セル領域３０５は、ＤＲＡＭメモリセルとメモリセル内に格納されたデータを増幅するセンスアンプを含む。ローデコーダ３０３とカラムデコーダ３０４とは、外部から印加される命令語(ＣＯＭＭ)とアドレス(ＡＤＤＲ)に対応して、データを読み出し書き込むメモリセルを選択する機能を果す。ここで、命令語(ＣＯＭＭ)とは、ＲＡＳ信号(ＲＡＳ：Row Address Strobe)、ＣＡＳ信号(ＣＡＳ：Column Address Strobe)、ライトイネーブル信号(ＷＥ：Write Enable)など、ＤＲＡＭ動作におけるローアクセス(Row Access)とカラムアクセス(Column Access)を担当する命令語などを含む。
【００２７】
次に、半導体記憶装置の読み出し及び書き込み動作について述べる。ＲＡＳ信号(ＲＡＳ）がアクティブになれば、ローアドレスが入力される。該ローアドレスがローデコーダ３０３で解読(デコード)され、解読されたアドレスに対応する複数個のセルがアクティブになる。アクティブになったセル内の格納された小さな信号は、セル領域３０５のセンスアンプ動作により増幅される。セル領域３０５内のセンスアンプは、増幅されたデータを保存したまま、読み出し動作あるいは書き込み動作を待つ。すなわち、前記センスアンプは、データキャッシュの役割を果たす。
【００２８】
さらに発明に係る半導体記憶装置は、スルーレート調節のために、第１スルーレート制御信号発生部３２０を備えている。なお、第１データ出力バッファ３１０はその内部構成が変更されている。第１スルーレート制御信号発生部３２０と第１データ出力バッファ３１０に対した細部構成は、図５及び図６に示されている。
【００２９】
図５は、図４の第１データ出力バッファに関する詳細回路図であり、図６は、図４の第１スルーレート制御信号発生部に関する詳細回路図である。また、図７は、図４の他の実施の形態に係る第２データ出力バッファ３１０Ａに関する詳細回路図である。
【００３０】
図５に示すように、本発明に係る第１データ出力バッファ３１０は、第１及び第２プリドライバ４０１、４０２、出力ドライバ４０３及び第１及び第２スルーレート調節部４０４、４０５を含む。データを最終的に出力させるための最終ドライバ４０３は、第１及び第２ＭＯＳトランジスタから構成される。第１及び第２ＭＯＳトランジスタは、ゲートに接続された第１及び第２プリドライバ４０１、４０２により制御される。また、第１及び第２プリドライバ４０１、４０２は、第１及び第２スルーレート調節部４０４、４０５と接続されている。
【００３１】
第１スルーレート調節部４０４及び第２スルーレート調節部４０５は、複数個のスルーレート調節用素子を含んでいる。第１及び第２スルーレート調節部４０４、４０５は、スルーレートを調節するために入力される制御信号によって複数個のスルーレート調節用素子を制御する。
【００３２】
具体的に述べると、図５に示すように、第１スルーレート調節部４０４は、スルーレートを決定する直列接続された複数の抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４及び複数のＭＯＳトランジスタＮＭ０１〜ＮＭ０４を含み、第２スルーレート調節部４０５は、スルーレートを決定する直列接続された複数の抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４及び複数のＭＯＳトランジスタＰＭ０１〜ＰＭ０４を含む。そして、第１スルーレート調節部４０４内に直列接続された複数の抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４と第２スルーレート調節部４０５内に直列接続された複数の抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４とは、各々前記制御信号を受け取るスイッチング素子、すなわち、複数のＭＯＳトランジスタＮＭ０１〜ＮＭ０４及びＰＭ０１〜ＰＭ０４により制御される。ここで、制御信号がアクティブになる論理値に応じて、スイッチング素子は、ＮＭＯＳあるいはＰＭＯＳトランジスタから構成することができる。
【００３３】
以下では、スルーレートが調節される過程について述べる。まず、第１及び第２スルーレート調節部４０４、４０５に入力される制御信号ａ、ｂ、ｃ、ｄのうち、いずれかが「Ｈ」状態にアクティブになる。そうなると、第１及び第２スルーレート調節部４０４、４０５各々の抵抗値が変化する。これに伴い第１及び第２プリドライバ４０１、４０２に流れる電流量が変化する。これは第１及び第２プリドライバ４０１、４０２の駆動能力が増加あるいは減少することを意味する。前記抵抗値が大きくなればスルーレートが低くなり、これら抵抗値が小さくなればスルーレートが高くなってスルーレートが調節される。もし、動作中測定されたスルーレートの波形が図３Ａのようであれば、図３Ｂの波形に類似するように、スルーレートを調節できる前記制御信号ａ、ｂ、ｃ、ｄをプログラムする。
【００３４】
ここで、前記第１及び第２スルーレート調節部４０４、４０５に入力される前記制御信号ａ、ｂ、ｃ、ｄは、図４の第１スルーレート制御信号発生部３２０が２つの制御コードを受け取ってデコードした結果として生じる信号である。そして前記デコード動作は、外部命令ＳＬＥＷがいつ印加されるかにより決定される。
【００３５】
また、図５の直列接続された複数の抵抗の代わりにトランジスタのサイズを調節することによって、スルーレートを調節する方法もある。図７に示すように、トランジスタサイズを調節するため、第３及び第４スルーレート調節部６０４、６０５内に並列接続された複数のトランジスタＮＭ１１〜ＮＭ１４及びＰＭ１１〜ＰＭ１４を使用することができる。すなわち、前記制御信号ａ、ｂ、ｃ、ｄによってアクティブになるトランジスタの個数に応じて、第３及び第４プリドライバ６０１、６０２に流れる電流量が変化し、その結果、前記第３及び第４プリドライバ６０１、６０２の駆動力が増/減少され得る。前記制御信号を発生させるために必要な第１スルーレート制御信号発生部３２０の内部回路は、別に述べていないが、当業者において充分に予想可能なことに過ぎないので、これ以上の言及は省略する。
【００３６】
一方、図７においては、制御信号とこれを利用する複数のスイッチング素子が４つであるが、これは一実施の形態に過ぎず、必要によりこれよりさらに少ない個数で具現することもでき、さらに多くの個数で具現することができることは当然である。好ましくは、１０個以上でありうる。
【００３７】
図５及び図７のようなスルーレート調節方式によれば、データパッドに出力されるデータ信号の論理状態によりスルーレートが異って現れる。すなわち、「Ｈ」データと「Ｌ」データのスルーレートを調節するための第１及び第２スルーレート調節部４０４、４０５、または第３及び第４スルーレート調節部６０４、６０５内のＰＭＯＳとＮＭＯＳの特性上、電流駆動速度に差が存在するため、スルーレートが正確に一致しないという問題点がある。例えば、図８に示すように、「Ｈ」データを出力する場合、立ち上がり動作は極めて遅いスルーレートを有し、「Ｌ」データ出力を出力する場合、立下り動作は極めて速いスルーレートを有すると、データウィンドウ(ＤＡＴＡ  ＷＩＮＤＯＷ)が狭くならざるを得ない。
【００３８】
図９は、本発明の他の実施の形態に係る半導体記憶装置の全体ブロック図であって、大部分の構成が図４に示す半導体記憶装置と同一である。ただし、第２スルーレート制御信号発生部９２０に４個のアドレス信号Ａ０、Ａ１、Ｂ０、Ｂ１が入力されて、８個のスルーレート制御信号ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈが出力されるという点と、８個のスルーレート制御信号ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈがデータ出力バッファ９１０に印加されるという点が相違している。
【００３９】
図９に示す本発明に係る第２スルーレート制御信号発生部９２０の一実施の形態回路は、図１０に示されており、本発明に係る第３及び第４データ出力バッファ９１０、９１０Ａの実施の形態らは、図１１及び図１２に示されている。
【００４０】
図１０に示すように、本発明の一実施の形態に係る第２スルーレート制御信号発生部９２０は、１つの命令信号ＳＬＥＷと４つの制御信号Ａ０、Ａ１、Ｂ０、Ｂ１を印加される。制御信号Ａ０、Ａ１は、命令信号ＳＬＥＷの制御によって、第１スルーレート制御信号群ａ、ｂ、ｃ、ｄのうち、少なくとも１つ以上のスルーレート制御信号をアクティブにする。同様に、制御コードＢ０、Ｂ１は、命令信号ＳＬＥＷの制御により第２スルーレート制御信号群ｅ、ｆ、ｇ、ｈのうち、少なくとも１つ以上のスルーレート制御信号をアクティブにする。
【００４１】
図１１は、本発明の一実施の形態に係る第３データ出力バッファ９１０であって、図４のデータ出力バッファとは異なり第５スルーレート調節部８０４と第６スルーレート調節部８０５に各々印加されるスルーレート制御信号が相違している。
【００４２】
これに伴い、前記第５スルーレート調節部８０４と第６スルーレート調節部８０５内でターンオンされるスイッチの個数を別にすることができる。結局、「Ｈ」データ出力と「Ｌ」データ出力に反応して電流を供給するＰＭＯＳとＮＭＯＳの特徴が互いに異ならざるを得ない製造上の限界を克服するようになる。例えば、ＰＭＯＳの電流駆動速度が速く、ＮＭＯＳの電流駆動速度が遅いため、「Ｈ」データを出力するためのデータ信号のスルーレートは遅く、「Ｌ」データを出力するためのデータ信号のスルーレートは速く調節できる。
【００４３】
結果的に、前記第５スルーレート調節部８０４と第６スルーレート調節部８０５内でターンオンされるスイッチの個数を別にすることによって、図８に示すように、広いデータウィンドウＡを得ることができる。
【００４４】
一方、図１１の第５スルーレート調節部８０４と第６スルーレート調節部８０５は、並列接続された複数のトランジスタＮＭ２１〜ＮＭ２４及びＰＭ２１〜ＰＭ２４で具現され、トランジスタのサイズを調節することによって、スルーレートを調節するようにする。すなわち、制御信号ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈがアクティブになる個数によって、第５及び第６プリドライバ８０１、８０２の駆動力が増/減少され得る。
【００４５】
例えば、図１２に示す本発明のさらに他の実施の形態に係る第４データ出力バッファ９１０Ａのように、複数の抵抗Ｒ３１〜Ｒ３４及びＲ４１〜Ｒ４４を直列接続し、個別抵抗に並列に接続したスイッチング素子ＮＭ３１〜ＮＭ３４及びＰＭ３１〜ＰＭ３４のオンオフを制御し抵抗値を別にすることによって、電流の大きさを変化させてデータ信号のスルーレートを調節することができる。スルーレート調節部に利用されるスイッチは、これに限定されず様々の方式で設計され得る。
【００４６】
一方、図１０〜図１２においては、各々のスルーレート調節部で前記制御信号とこれを利用する複数の素子を４つであると述べたが、必要に応じて素子数を増加あるいは減少させて具現できることは当然である。好ましくは、１０個以上でありうる。
【００４７】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４８】
【図１】従来の技術に係る半導体記憶装置の全体ブロック図である。
【図２】図１のデータ出力バッファに関する詳細回路図である。
【図３Ａ】不適合のスルーレートを有する場合のデータ出力信号タイミング図である。
【図３Ｂ】好ましいスルーレートを有する場合のデータ出力信号タイミング図である。
【図４】本発明の一実施の形態に係る半導体記憶装置の全体ブロック図である。
【図５】図４のデータ出力バッファに関する一実施の詳細回路図である。
【図６】図４の第１スルーレート制御信号発生部に関する詳細回路図である。
【図７】図４のデータ出力バッファに関する他の実施の詳細回路図である。
【図８】出力データにともなうスルーレートの差を示すタイミング図である。
【図９】本発明の他の実施の形態に係る半導体記憶装置の全体ブロック図である。
【図１０】図９の第２スルーレート制御信号発生部の一実施の回路図である。
【図１１】図９の実施の形態に係るデータ出力バッファの一実施の形態の回路図である。
【図１２】図９の実施の形態に係るデータ出力バッファの他の実施の形態の回路図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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