(57)【要約】【課題】  チップセレクト端子を有し且つ積み重ねて互いに同種の端子を接続できる半導体装置並びにこれを用いた積層半導体装置を提供する【解決手段】  チップセレクトと複数の信号のうちの１つのみを選択するセレクタ回路と複数の半導体装置を個別に識別する論理状態を生成する回路を備えた半導体チップを搭載した半導体装置であって、パッケージの上面および下面に貫通して設けられている複数のチップセレクト端子を含む接続端子とを備え、前記複数のチップセレクト端子と前記セレクタ回路とを接続し、セレクタ回路に入力されるチップセレクト選択信号の状態により複数のチップセレクト信号のうちの１つのみを有効とし、且つチップセレクト選択信号を前記複数の半導体装置を個別に識別する論理状態を生成する回路に接続し、セレクト信号の論理状態を異なる半導体装置を選択する状態に変化させて出力する。【選択図】図１
2005285295.tif 000002
【特許請求の範囲】
【請求項１】
内部回路を動作状態または非動作状態に設定するチップセレクトと複数の信号のうちの１つのみを選択するセレクタ回路と複数の半導体装置を個別に識別する論理状態を生成する回路を備えた半導体チップをパッケージ（回路基板）上面、下面または内部に搭載した半導体装置であって、複数のチップセレクト端子を含み且つそれぞれがパッケージの上面および下面に貫通して設けられている複数の接続端子とを備え、前記複数のチップセレクト端子と前記セレクタ回路とを接続し、該セレクタ回路に入力されるチップセレクト選択信号の状態により複数のチップセレクト信号のうちの１つのみを有効とし、且つチップセレクト選択信号を前記複数の半導体装置を個別に識別する論理状態を生成する回路に接続し、チップセレクト選択信号の論理状態を異なる半導体装置を選択する状態に変化させて出力することを特徴とする半導体装置。
【請求項２】
前記半導体チップの内部回路がメモリ回路である請求項１に記載の半導体装置。
【請求項３】
前記請求項１の半導体装置のチップセレクト端子を含む同じ位置の接続端子同士を接続して積み重ねられており、それぞれ異なるチップセレクト信号を選択できることを特徴とする積層半導体装置。
【請求項４】
前記請求項２の半導体装置のチップセレクト端子を含む同じ位置の接続端子同士を接続して積み重ねられており、それぞれ異なるチップセレクト信号を選択できることを特徴とする積層半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップセレクト端子を備えた半導体チップを搭載した半導体装置並びに該半導体装置を積層してなる積層半導体装置に関するものである。
【背景技術】
【０００２】
近年、各種電子機器の小型化及び軽量化が望まれているため、電子機器を構成する個々の電子部品の小型化も進んでいる。
【０００３】
しかし、半導体チップを用いた電子部品のほとんどが、１つの半導体チップの周囲を樹脂やセラミックでモールドして外部端子を設けた周知のデュアルインラインパッケージ（ＤＩＰ）タイプか若しくは表面実装用フラットパッケージタイプ、ＢＧＡタイプである。
【０００４】
このようなＤＩＰタイプの電子部品を用いる場合、例えば半導体メモリを複数個使用するメモリ回路を構成するときには、回路基板上にＤＩＰタイプの半導体メモリを並べて配置し、必要に応じて個々の半導体メモリのチップセレクト端子にメモリのアドレス信号に関連づけたセレクト信号を入力することによって、メモリアドレスに応じて使用する半導体メモリを選択している。
【０００５】
このため、使用するメモリ容量が増大するに従って電子部品の実装面積が増大してしまい、電子機器の小型化の妨げになっている。実装面積の増大を防ぐために複数の半導体チップを立体的に配置して実装面積を低減する積層半導体装置も開示されている。
【０００６】
以下、図４、図５にて、従来の半導体装置について、簡単に説明する。図４は従来の半導体装置の概略平面図であり、図５は図４の半導体装置を積層した場合の概略断面図である。
【０００７】
図４の（ａ）ないし（ｄ）は各パッケージの回路パターンを示す透視平面図である。図５に示した積層半導体装置１００は、４個のパッケージ１３０、１３１、１３２、１３３をマザーボード１３４上に積み重ねて構成されている。各半導体装置は、図４に示したように、平面視矩形に形成され、その各長辺に沿って１６の接続端子１ないし１６が配列されている。図４は各半導体装置の上面を示しており、図４における上側の長辺に沿って接続端子１ないし８が一定の配列ピッチで配置され、図４における下側の長辺に沿って接続端子９ないし１６が一定の配列ピッチで配置されている。
【０００８】
そして各半導体装置の下面にも同様に１６の接続端子が配列され、下面の各接続端子は上面の各接続端子の真下の位置に配置され、上面の各接続端子１ないし１６とそれぞれの真下の接続端子とはスルーホールによって電気的に接続されている。
【０００９】
積層半導体装置１００は、図５に示したように、このようなパッケージ１３０、１３１、１３２、１３３を、各接続端子の位置が一致する状態でマザーボード１３４上に積み重ねて構成されている。各パッケージには、たとえばメモリチップである半導体チップ１４０が搭載され、そのチップセレクト端子は、各パッケージごとに異なる接続端子に接続され、各パッケージの半導体チップ１４０が個別に選択できるようになっている。
【００１０】
そのため、もっとも下段のパッケージ１３０では、図４の（ａ）に示したように、半導体チップ１４０のチップセレクト端子１５０と接続端子９とを接続する回路パターン１６０がパッケージ内に形成されている。下から２段目のパッケージ１３１では、図４の（ｂ）に示したように、半導体チップ１４０のチップセレクト端子１５０と接続端子１０とを接続する回路パターン１６１がパッケージ内に形成されている。また、下から３段目のスタックキャリア１３２では、図４の（ｃ）に示したように、半導体チップ１４０のチップセレクト端子１５０と接続端子１１とを接続する回路パターン１６２がパッケージ内に形成されている。そして、最上段のパッケージ１３３では、図４の（ｄ）に示したように、半導体チップ１４０のチップセレクト端子１５０と接続端子１２とを接続する回路パターン１６３がパッケージ内に形成されている。
【００１１】
その結果、図５に示したように、最上段のパッケージ１３３に搭載された半導体チップ１４０のチップセレクト端子１５０は、下面の接続端子９によりマザーボード１３４上の回路に接続され、２段目の半導体チップ１３２のチップセレクト端子１５０は点線で示した経路１７１によってマザーボード１３４に接続され、３段目および最上段の半導体チップ１４０のチップセレクト端子１５０はそれぞれ経路１７２、経路１７３によってマザーボード１３４に接続される。
【００１２】
また、特開２００３−１６３３２６号公報では別の技術が開示されている。以下に簡単に説明する。図６に示すように半導体チップ２３０上面のチップセレクト端子２５０と接続端子９ないし１２とをチップ上面の配線２７０によって接続し、チップ上面の配線２７０を図６に示す点線の部分で切断することにより、チップセレクト端子２５０と接続端子９のみが接続された半導体チップを得ることができる。同様に配線２７０の切断する位置を変えることにより、チップセレクト信号２５０と接続端子１０ないし１２のうち一つのみを接続した半導体チップを得る。
【００１３】
【特許文献１】特開２００３−１６３３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
解決しようとする問題点は、積層する各半導体装置のパッケージを個別のパターンとする場合、各パッケージでそれぞれ個別にパターン設計し、異なるマスクを作成して製作する必要があり、初期コストが高くなる点である。また、各半導体装置が相互に異なる部品であるため、個別に管理しなければならず、管理コストが上昇する点である。また、積層する各半導体装置上で複数のチップセレクト信号を接続したパターンを個別に切断する場合、製造工程が複雑になり、製造コストが高くなる点である。
【課題を解決するための手段】
【００１５】
本発明は、複数のチップセレクト信号を全て半導体チップの内部に入力し、積層される各半導体装置を個別に識別できる信号の状態に対応させて、前記複数のチップセレクト信号のうちの１つのみを有効にすることによって、積層する各半導体装置の半導体チップ、パッケージを同一のものにすることができ、コストの増加を無くすことができる。
【発明の効果】
【００１６】
本発明の半導体装置は、チップセレクト端子を備えた同一チップ、同一パッケージを同じ位置に形成されている接続端子同士を接続して、複数個積み重ねることができるという利点がある。
【発明を実施するための最良の形態】
【００１７】
本発明の半導体装置は、同じ位置に形成されている接続端子同士を接続して、複数個積み重ねることができる。このとき、複数のチップセレクト信号は各半導体チップ内に設けたセレクタ回路に入力される。また、チップセレクト選択信号の状態により、複数のチップセレクト信号から一つを選択する。さらにチップセレクト選択信号は、インクリメント回路にも入力され、インクリメントされた状態に変化して出力される。インクリメント回路から出力された信号は、次段の半導体チップの前記チップセレクト選択信号として入力される。これにより、各半導体チップのチップセレクト信号を互いに異なる１つのチップセレクト信号のみが有効な状態にすることによって、最大で前記チップセレクト端子の数に相当する半導体チップを積み重ねることができる。
【実施例１】
【００１８】
図１は、本発明装置の半導体装置の接続関係を示す図、図２は、パッケージ３０を上面側から見た透視平面図、図３は図２に示すパッケージ３０の短辺側の側面からの透視断面図である。
【００１９】
各図において、１〜２０はパッケージ上の接続端子、３０はパッケージ、３１はマザーボード、４０は半導体チップ、５０〜５３は半導体チップ４０のチップセレクト入力端子、５４，５５は半導体チップのチップセレクト選択信号入力端子、５６，５７は半導体チップのチップセレクト選択信号出力端子、６０〜６７は半導体チップの入力端子とパッケージ上の接続端子を接続する配線である。
【００２０】
図３に示したように本実施例の積層半導体装置においても、従来と同様、接続端子１〜２０がパッケージ上面および下面のそれぞれに間隔を置いてほぼ一列に配置され、下面の接続端子は対応する上面の接続端子のほぼ真下に配置される。
【００２１】
本発明の実施例では、パッケージ上面および下面の接続端子１１〜１４がチップセレクト用の接続端子であり、図３（ａ）に示すように上面の接続端子１１は、スルーホールにより下面の接続端子１１と電気的に接続されている。また、半導体チップ４０のチップセレクト端子５０ともワイヤボンディングおよび配線６０により電気的に接続されている。接続端子１２〜１４と半導体チップ４０のチップセレクト端子５１〜５３についても同様に電気的に接続されている。
【００２２】
接続端子１９，２０は、チップセレクト選択信号であり、図３（ｂ）（ｃ）に示すように、パッケージ上面の接続端子１９，２０とパッケージ下面の接続端子１９，２０は電気的に絶縁されている。また、パッケージ下面の接続端子１９，２０は、それぞれ半導体チップ４０のチップセレクト選択信号入力端子５４，５５とワイヤボンディングおよび配線６４，６５により電気的に接続されている。パッケージ上面の接続端子１９，２０は、それぞれ半導体チップ４０のチップセレクト選択信号入力端子５６，５７とワイヤボンディングおよび配線６６，６７により電気的に接続されている。
【００２３】
本実施例では、図１に示すように４個のパッケージ３０を積み重ねて積層半導体装置を構成している。マザーボード３４とパッケージ３０のパッケージ下面の接続端子、パッケージ３０の同一位置にある接続端子同士を例えば半田を材料とした半田ボールを用いて接続される。
【００２４】
図１に示す最下段に積層される半導体チップ４０では、チップセレクト０〜３が、マザーボードから半田ボール、スルーホール、配線、を通してチップセレクト端子５０〜５３に入力され、さらに半導体チップ内のセレクタ回路に接続される。
【００２５】
チップセレクト選択信号信号は、マザーボードのＧＮＤ（０Ｖ）から半田ボール、スルーホール、配線、を通してチップセレクト選択信号入力端子５４，５５に入力され、さらに半導体チップ内のセレクタ回路に接続される。このとき、チップセレクト選択信号入力端子５４，５５に入力される信号は、０Ｖのため、それぞれ論理値”０”，”０”となる。セレクタ回路は、論理値”０”，”０”の場合、チップセレクト０のみを選択するように設計されている。これにより最下段の半導体チップ４０のメモリ回路は、チップセレクト０により動作状態または非動作状態が設定される。
【００２６】
また、前記チップセレクト選択信号は、インクリメント回路にも入力され、論理値”０”，”０”がインクリメントされて”１”，”０”となって、チップセレクト選択信号出力端子５６，５７から２段目の半導体チップに送られる。
【００２７】
マザーボードから２段目の半導体チップ４０でも前記最下段の半導体チップに入力されるのチップセレクト０〜３が、最下段の半導体装置のパッケージを通ってチップセレクト端子５０〜５３に入力され、さらに半導体チップ内のセレクタ回路に接続される。
【００２８】
マザーボードから２段目の半導体チップ４０のチップセレクト選択信号入力端子５４，５５には、前記最下段の半導体チップ４０のチップセレクト選択信号出力端子５６，５７からの論理値”１”，”０”の信号が入力される。セレクタ回路は論理値”１”，”０”の場合、チップセレクト１を選択するように設計されている。これによりマザーボードから２段目の半導体チップ４０のメモリ回路は、チップセレクト１により動作状態または非動作状態が設定される。
【００２９】
また、前記チップセレクト選択信号は、インクリメント回路にも入力され、論理値”１”，”０”がインクリメントされて”０”，”１”となって、セレクト信号出力端子５６，５７から３段目の半導体チップに送られる。
【００３０】
チップセレクト信号０〜３はマザーボードから３段目、４段目の半導体チップ４０に対してもマザーボードから２段目の半導体チップ４０と同じく接続される。マザーボードから３段目の半導体チップ４０のチップセレクト選択信号入力端子５４，５５には、前記マザーボードから２段目の半導体チップ４０のチップセレクト選択信号出力端子５６，５７の論理値”０”，”１”の信号が入力される。マザーボードから４段目の半導体チップ４０のチップセレクト選択信号入力端子５４，５５には、マザーボードから３段目の半導体チップ４０のチップセレクト選択信号入力の論理値”０”，”１”がインクリメントされた論理値”１”，”１” の信号が入力される。セレクタ回路は論理値”０”，”１”の場合、チップセレクト２を選択し、論理値”１”，”１”の場合、チップセレクト３を選択するように設計されている。これにより、マザーボードから３段目の半導体チップ４０のメモリ回路は、チップセレクト２により動作状態または非動作状態が設定され、マザーボードから４段目の半導体チップ４０のメモリ回路は、チップセレクト３により動作状態または非動作状態が設定される。このようにして、各半導体チップのチップセレクト信号を互いに異なる１つのチップセレクト信号のみが有効な状態となる積層半導体装置を得ることができる。
【００３１】
本実施例では、４個の半導体装置を積み重ねる積層半導体装置について説明したが、積層する半導体装置の数は４個に限定されるものではない。４個以下の半導体装置を積層することも可能である。また、チップセレクト信号、チップセレクト選択信号の数を増やすことにより、４個以上の半導体装置を積層することも可能である。
【００３２】
本実施例では、インクリメント回路を例に説明したが、デクリメント回路によっても実現可能である。また、複数の半導体装置を個別に識別する論理状態を生成する回路であれば、前記インクリメント、デクリメント回路に限定するものではない。
【００３３】
本実施例では、半導体チップは２０ピンのパッケージ内に搭載され、ワイヤボンディングでパッケージに接続される半導体装置を例に説明したが、パッケージの上面、下面に半導体チップが搭載される形態、半導体チップがワイヤボンディング以外の例えば半田ボール等によりパケージに接続される形態等も容易に類推され、半導体装置のピン数、半導体チップの搭載位置、パッケージとの接続方法、パッケージ同士の接続方法を限定するものではない。
【図面の簡単な説明】
【００３４】
【図１】半導体装置の接続関係を示す図である。（実施例１）
【図２】半導体装置を上面側から見た透視平面図である。（実施例１）
【図３】半導体装置の側面からの透視断面図である。（実施例１）
【図４】半導体装置を上面側から見た透視平面図である。（背景技術）
【図５】積層した半導体装置の概略断面図である。（背景技術）
【図６】半導体装置を上面側から見た透視平面図である。（背景技術）
【符号の説明】
【００３５】
１〜２０        パッケージ上の接続端子
３０            半導体装置
３１            マザーボード
４０            パッケージ
５０〜５３      チップセレクト入力端子
５４，５５      チップセレクト選択信号入力端子
５６，５７      チップセレクト選択信号出力端子
６０〜６７      パッケージ内の配線
１００          積層半導体装置
１３１〜１３３  半導体装置
１３４          マザーボード
１４０          半導体チップ
１５０          チップセレクト入力端子
１６０〜１６３  パッケージ内の配線
１７１〜１７４  信号伝播経路
２３０          半導体チップ
２５０          チップセレクト入力端子
２７０          半導体チップ上の配線
【図１】
2005285295.tif 000003
【図２】
2005285295.tif 000004
【図３】
2005285295.tif 000005
【図４】
2005285295.tif 000006
【図５】
2005285295.tif 000007
【図６】
2005285295.tif 000008