(57)【要約】【課題】  半導体装置のチップ上における配線等の導体のレイアウトを最適化し、製品の良品率を向上させることができる半導体装置の導体のレイアウト方法を提供する。【解決手段】  半導体基板から複数のチップを得る際の導体のレイアウト方法で、導体のレイアウト原図におけるクリティカルエリアと、チップの製造工程のダスト数のサイズ依存性とを求め、原図におけるクリティカルエリアとダスト数のサイズ依存性とからチップ上のダスト密度を予測して原図での良品率を算出し、また半導体基板から得られる最大チップ数と原図での良品率とから原図における良品数を算出する第１の過程と、導体のレイアウトを修正し、修正レイアウトを作成する第２の過程と、修正レイアウトにおけるクリティカルエリア、電気的欠陥密度、良品率を同様に順次求め、良品数を算出する第３の過程と、第２の過程と第３の過程を繰り返し、当該修正レイアウトの良品数が修正前レイアウトの良品数以下になった時に、修正前レイアウトを選択する。【選択図】  図１
2005302913.tif 000002
【特許請求の範囲】
【請求項１】
所定の大きさの半導体基板から所要の導体を配設した複数のチップを得る際の前記導体のレイアウト方法であって、
前記導体のレイアウト原図におけるクリティカルエリアと、前記チップの製造工程におけるダスト数のサイズ依存性とを求め、
前記導体のレイアウト原図におけるクリティカルエリアと前記ダスト数のサイズ依存性とから前記チップ上における電気的欠陥密度を予測して前記レイアウト原図における良品率を算出し、
前記チップのサイズをもとにして算出された前記半導体基板から得ることができる最大チップ数と前記レイアウト原図における良品率とから前記レイアウト原図における良品数を算出する第１の過程と、
前記チップのサイズを変更せずに前記導体のレイアウトを修正し、修正レイアウトを作成する第２の過程と、
前記修正レイアウトにおけるクリティカルエリアを求め、
前記修正レイアウトにおけるクリティカルエリアと前記ダスト数のサイズ依存性とから前記チップ上における電気的欠陥密度を予測して前記修正レイアウトにおける良品率を算出し、
前記最大チップ数と前記修正イアウトにおける良品率とから前記修正レイアウトにおける良品数を算出する第３の過程と、
前記第２の過程で修正を行う前のレイアウトにおける良品数と前記修正レイアウトにおける良品数とを比較する第４の過程を備えると共に、
前記第４の過程で前記修正レイアウトにおける良品数の方が多い場合には、前記第２の過程でさらに修正レイアウトを作成するようにして、第２、第３、第４の過程を順次繰り返し、前記第４の過程で、当該修正レイアウトと当該修正直前のレイアウトにおける良品数をそれぞれ比較し、当該修正レイアウトにおける良品数が修正直前のレイアウトにおける良品数以下になった時点で、修正直前のレイアウトを選択することを特徴とする半導体装置の導体のレイアウト方法。
【請求項２】
所定の大きさの半導体基板から所要の導体を配設した複数のチップを得る際の前記導体のレイアウト方法であって、
前記導体のレイアウト原図におけるクリティカルエリアと、前記チップの製造工程におけるダスト数のサイズ依存性とを求め、
前記導体のレイアウト原図におけるクリティカルエリアと前記ダスト数のサイズ依存性とから前記チップ上における電気的欠陥密度を予測して前記レイアウト原図における良品率を算出し、
前記チップのサイズをもとにして算出された前記半導体基板から得ることができる最大チップ数と前記レイアウト原図における良品率とから前記レイアウト原図における良品数を算出する第１の過程と、
前記導体のレイアウト原図の導体レイアウトを修正し、修正レイアウトを作成する第２の過程と、
前記修正レイアウトにおけるクリティカルエリアを求め、
前記修正レイアウトにおけるクリティカルエリアと前記ダスト数のサイズ依存性とから前記チップ上における電気的欠陥密度を予測して前記修正レイアウトにおける良品率を算出し、
前記最大チップ数と前記修正イアウトにおける良品率とから前記修正レイアウトにおける良品数を算出する第３の過程と、
前記レイアウト原図における良品数と前記修正レイアウトにおける良品数とを比較し、良品数の多いレイアウトを選択する第４の過程を備えていることを特徴とする半導体装置の導体のレイアウト方法。
【請求項３】
所定の大きさの半導体基板から所要の導体を配設した複数のチップを得る際の前記導体のレイアウト方法であって、
前記導体のレイアウト原図におけるクリティカルエリアと、前記チップの製造工程におけるダスト数のサイズ依存性とを求め、
前記導体のレイアウト原図におけるクリティカルエリアと前記ダスト数のサイズ依存性とから前記チップ上における電気的欠陥密度を予測して前記レイアウト原図における良品率を算出し、
前記チップのサイズをもとにして算出された前記半導体基板から得ることができる最大チップ数と前記レイアウト原図における良品率とから前記レイアウト原図における良品数を算出する第１の過程と、
前記チップのサイズを変更すると共に前記導体のレイアウトを修正し、修正レイアウトを作成する第２の過程と、
前記修正レイアウトにおけるクリティカルエリアを求め、
前記修正レイアウトにおけるクリティカルエリアと前記ダスト数のサイズ依存性とから前記チップ上における電気的欠陥密度を予測して前記修正レイアウトにおける良品率を算出し、
前記最大チップ数と前記修正イアウトにおける良品率とから前記修正レイアウトにおける良品数を算出する第３の過程と、
前記第２の過程で修正を行う前のレイアウトにおける良品数と前記修正レイアウトにおける良品数とを比較する第４の過程を備えると共に、
前記第４の過程で前記修正レイアウトにおける良品数の方が多い場合には、前記第２の過程でさらに修正レイアウトを作成するようにして、第２、第３、第４の過程を順次繰り返し、前記第４の過程で、当該修正レイアウトと当該修正直前のレイアウトにおける良品数をそれぞれ比較し、当該修正レイアウトにおける良品数が修正直前のレイアウトにおける良品数以下になった時点で、修正直前のレイアウトを選択することを特徴とする半導体装置の導体のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線等、半導体装置の導体のレイアウト方法に関する。
【背景技術】
【０００２】
周知の通り、半導体装置の製造においては、製品の良品率を高くすることが重要である。しかし、この良品率を下げる要因としては、
１）半導体装置のデバイスそのものに起因する問題
２）製造装置の加工性能
３）半導体装置の製造工程で発生するダスト等によるパターン加工不良（配線間ショート、断線等）
などがある。そして、これら要因のうち、３）のダスト等に起因するものについては、製造工程を整えてダスト等の低減を図り、良品率を向上させることが行われている。
【０００３】
しかし、ダスト等による配線間ショートなどのパターン不良については、半導体装置のチップ上における配線等の導体パターンレイアウトの最適化、例えば導体のサイズや導体間距離の変更を行うことでも減少させることが可能であり、これにより良品率を向上させることができる。
【０００４】
すなわち、半導体装置１つあたりの不良を発生させる電気的欠陥密度（λ）は、サイズが（Ｒ）であるダストの発生頻度（ダスト発生分布）を（Ｄ）とする時、配線間ショート、断線等を引き起こす面積確率のクリティカルエリアを（Ａｃ）とすると、
λ＝∫∽ＲｍｉｎＤ・ＡｃｄＲ
但し、Ｒｍｉｎはダストの最小寸法
で示され、ダスト発生分布がポアソン分布で示される場合の良品率(Ｅ)は、
Ｅ＝ｅ−λ
となる。
【０００５】
そして、従来行われている製造工程のダスト低減による良品率向上は、上記式におけるダスト発生頻度（Ｄ）を小さくすることにより電気的欠陥密度（λ）を低減することに対応する。しかし、電気的欠陥密度（λ）の低減は、クリティカルエリア (Ａｃ)を小さくすることでも実現できることになるが、電気的欠陥密度（λ）とレイアウトパターンとの関係が明確でなく、電気的欠陥密度（λ）を最小にする導体パターンのレイアウトを決定することができず、これを実現することができない状況にあった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところは半導体装置のチップ上における配線等の導体のレイアウトを最適化し、製品の良品率を向上させることができる半導体装置の導体のレイアウト方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の導体のレイアウト方法は、所定の大きさの半導体基板から所要の導体を配設した複数のチップを得る際の前記導体のレイアウト方法であって、
前記導体のレイアウト原図におけるクリティカルエリアと、前記チップの製造工程におけるダスト数のサイズ依存性とを求め、
前記導体のレイアウト原図におけるクリティカルエリアと前記ダスト数のサイズ依存性とから前記チップ上における電気的欠陥密度を予測して前記レイアウト原図における良品率を算出し、
前記チップのサイズをもとにして算出された前記半導体基板から得ることができる最大チップ数と前記レイアウト原図における良品率とから前記レイアウト原図における良品数を算出する第１の過程と、
前記チップのサイズを変更せずに前記導体のレイアウトを修正し、修正レイアウトを作成する第２の過程と、
前記修正レイアウトにおけるクリティカルエリアを求め、
前記修正レイアウトにおけるクリティカルエリアと前記ダスト数のサイズ依存性とから前記チップ上における電気的欠陥密度を予測して前記修正レイアウトにおける良品率を算出し、
前記最大チップ数と前記修正イアウトにおける良品率とから前記修正レイアウトにおける良品数を算出する第３の過程と、
前記第２の過程で修正を行う前のレイアウトにおける良品数と前記修正レイアウトにおける良品数とを比較する第４の過程を備えると共に、
前記第４の過程で前記修正レイアウトにおける良品数の方が多い場合には、前記第２の過程でさらに修正レイアウトを作成するようにして、第２、第３、第４の過程を順次繰り返し、前記第４の過程で、当該修正レイアウトと当該修正直前のレイアウトにおける良品数をそれぞれ比較し、当該修正レイアウトにおける良品数が修正直前のレイアウトにおける良品数以下になった時点で、修正直前のレイアウトを選択することを特徴とする方法であり、
また、所定の大きさの半導体基板から所要の導体を配設した複数のチップを得る際の前記導体のレイアウト方法であって、
前記導体のレイアウト原図におけるクリティカルエリアと、前記チップの製造工程におけるダスト数のサイズ依存性とを求め、
前記導体のレイアウト原図におけるクリティカルエリアと前記ダスト数のサイズ依存性とから前記チップ上における電気的欠陥密度を予測して前記レイアウト原図における良品率を算出し、
前記チップのサイズをもとにして算出された前記半導体基板から得ることができる最大チップ数と前記レイアウト原図における良品率とから前記レイアウト原図における良品数を算出する第１の過程と、
前記導体のレイアウト原図の導体レイアウトを修正し、修正レイアウトを作成する第２の過程と、
前記修正レイアウトにおけるクリティカルエリアを求め、
前記修正レイアウトにおけるクリティカルエリアと前記ダスト数のサイズ依存性とから前記チップ上における電気的欠陥密度を予測して前記修正レイアウトにおける良品率を算出し、
前記最大チップ数と前記修正イアウトにおける良品率とから前記修正レイアウトにおける良品数を算出する第３の過程と、
前記レイアウト原図における良品数と前記修正レイアウトにおける良品数とを比較し、良品数の多いレイアウトを選択する第４の過程を備えていることを特徴とする方法であり、
また、所定の大きさの半導体基板から所要の導体を配設した複数のチップを得る際の前記導体のレイアウト方法であって、
前記導体のレイアウト原図におけるクリティカルエリアと、前記チップの製造工程におけるダスト数のサイズ依存性とを求め、
前記導体のレイアウト原図におけるクリティカルエリアと前記ダスト数のサイズ依存性とから前記チップ上における電気的欠陥密度を予測して前記レイアウト原図における良品率を算出し、
前記チップのサイズをもとにして算出された前記半導体基板から得ることができる最大チップ数と前記レイアウト原図における良品率とから前記レイアウト原図における良品数を算出する第１の過程と、
前記チップのサイズを変更すると共に前記導体のレイアウトを修正し、修正レイアウトを作成する第２の過程と、
前記修正レイアウトにおけるクリティカルエリアを求め、
前記修正レイアウトにおけるクリティカルエリアと前記ダスト数のサイズ依存性とから前記チップ上における電気的欠陥密度を予測して前記修正レイアウトにおける良品率を算出し、
前記最大チップ数と前記修正イアウトにおける良品率とから前記修正レイアウトにおける良品数を算出する第３の過程と、
前記第２の過程で修正を行う前のレイアウトにおける良品数と前記修正レイアウトにおける良品数とを比較する第４の過程を備えると共に、
前記第４の過程で前記修正レイアウトにおける良品数の方が多い場合には、前記第２の過程でさらに修正レイアウトを作成するようにして、第２、第３、第４の過程を順次繰り返し、前記第４の過程で、当該修正レイアウトと当該修正直前のレイアウトにおける良品数をそれぞれ比較し、当該修正レイアウトにおける良品数が修正直前のレイアウトにおける良品数以下になった時点で、修正直前のレイアウトを選択することを特徴とする方法である。
【発明の効果】
【０００８】
以上の説明から明らかなように、本発明によれば、半導体装置のチップ上における配線等の導体のレイアウトを最適化することができ、これによって製品の良品率を向上させることができる等の効果を奏する。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施の形態を、図面を参照して説明する。
【００１０】
先ず第１の実施形態を図１乃至図７により説明する。図１は、フローチャートであり、図２はレイアウトの設計原図を示す図であり、図３はダストサイズとクリティカルエリアの関係を模式的に示す図であり、図４はジオメトリ法を説明するための図であり、図５はダストサイズとダスト発生頻度の関係を模式的に示す図であり、図６は第１修正レイアウトを示す図であり、図７は最終レイアウトを示す図である。
【００１１】
そして、半導体装置のチップ上に形成される配線等の導体のレイアウトは、図１に示すフローチャートの各ステップを、例えば図２に示す導体のレイアウトの設計原図を基にして、必要に応じてレイアウトの修正を加えながら進めることによって決定される。すなわち、配線等の導体のレイアウトを決定するに当って、先ず、第１のステップＳ１において、導体のレイアウトの設計原図Ｘ０（修正回数ｎ＝０）を作成する。
【００１２】
レイアウトの設計原図Ｘ０は、導体パターン修正の基本となる原図で、製造可能な最小寸法によって作成されており、例えば最小寸法を０．１μｍとし、図２に示すレイアウトの設計原図Ｘ０の導体パターン１では、各該当部分に符号を付して示す通りの形態をなすもので、チップ２のサイズが縦５ｍｍ、横４ｍｍであり、幅Ｗａ０＝０．１μｍ、長さＬａ０＝５ｍｍの１００００本の第１配線３ａと、幅Ｗｂ０＝０．１μｍ、長さＬｂ０＝２．５ｍｍの同じく１００００本の第２配線３ｂとが、各々の配線間の間隔Ｓ０を０．１μｍとして構成され、図中の右上部に配線が配置されてない無配線領域Ｚ０が形成されている。
【００１３】
次に、第２のステップＳ２において、上記のように構成されたレイアウトの設計原図Ｘ０について、図３に模式的に示すようにクリティカルエリアＡｃ０を、例えばジオメトリ法やモンテカルロ法等によって算出する。なお、ジオメトリ法による設計原図Ｘ０のクリティカルエリアＡｃ０の算出は、略記するならば、長さＬ、幅Ｗの導体３が間隔Ｓで長手方向に平行にレイアウトされたものにおいては、サイズＲのダスト４の場合について、先ず導体３のパターンを幅Ｗの外側にＲ／２だけ大きくしたものとし、そのパターンとダストの重なり部分の面積、すなわちサイズＲのダスト４についてのクリティカルエリアＡｃを、
Ａｃ＝Ｌ×（Ｒ−Ｓ）
により求めるようにし、同様にダスト４のサイズＲを種々に変えることにより計算して求める。
【００１４】
また、モンテカルロ法による設計原図Ｘ０のクリティカルエリアＡｃ０の算出は、同様に略記するならば、サイズＲのダスト４についてのクリティカルエリアＡｃを、
Ａｃ＝Ａｔｏｔａｌ×Ｍ／Ｎ
但し、Ａｔｏｔａｌ：チップ面積
Ｎ：サイズＲのダスト４の総数
Ｍ：サイズＲのダスト４のうち配線ショート等を引き起こすダスト４の数
により求めるようにして、ダストのサイズＲを種々に変えることにより計算する。
【００１５】
さらに、第３のステップＳ３において、半導体装置の製造工程におけるダスト発生頻度情報を、製造工程における欠陥検査装置により検査したデータを用いて得たり、あるいは電気的特性から情報を得たりし、得られたダスト発生頻度情報を基に、ダスト数のダストサイズ依存性、すなわちダスト発生分布Ｄを算出する。
【００１６】
次に、第４のステップＳ４において、得られたレイアウトの設計原図Ｘ０におけるクリティカルエリアＡｃ０とダスト発生分布Ｄから、設計原図Ｘ０に基づいて製造した時のチップ当たりの電気的欠陥密度λ０を、
λ０＝∫∽ＲｍｉｎＤ・Ａｃ０ｄＲ
但し、Ｒｍｉｎはダストの最小寸法
により予測する。
【００１７】
続いて、第５のステップＳ５において、予測した電気的欠陥密度λ０を用いて設計原図Ｘ０に基づいて製造した時のチップ当たりの良品率Ｅ０を予測する。例えばダスト発生分布がポアソン分布で示される場合については、良品率Ｅ０は、
Ｅ０＝ｅ−λ０
となる。
【００１８】
一方、第６のステップＳ６において、レイアウトの設計原図Ｘ０におけるチップ２のサイズと例えば半導体ウェハ等の半導体基板のサイズから、半導体基板から取れるチップ数を算出する。ここでチップ２のサイズが縦５ｍｍ、横４ｍｍであるから、所定の大きさ、例えば直径２００ｍｍのシリコン基板から取れるチップ数の最大値のグロスＧ０は、１４１６個となる。
【００１９】
さらに、第７のステップＳ７において、先に予測した良品率Ｅ０が９０％であると、良品数Ｎ０は、
Ｎ０＝Ｇ０×Ｅ０＝１４１６×０．９＝１２７４
で、Ｎ０＝１２７４個となる。
【００２０】
次に、第８のステップＳ８において、上記のようにレイアウトの設計原図Ｘ０における良品数Ｎ０を算出した後、設計原図Ｘ０には無配線領域Ｚ０が、図中右上部に存在するため、この無配線領域Ｚ０を埋めていく方向に配線幅と配線間隔を広げることができ、
上部側における幅と間隔のみを０．０１μｍ増加させ、幅Ｗａ１＝０．１１μｍ、さらに間隔Ｓａ１＝０．１１μｍとした第１配線３ａ１を有する第１修正レイアウトＸ１（修正回数ｎ＝１）を作成する。
【００２１】
この第１修正レイアウトＸ１においても、まだ配線が配置されてない無配線領域Ｚ１が形成される。なお、チップ２のサイズは、レイアウトの設計原図Ｘ０と同じ縦５ｍｍ、横４ｍｍのままとし、第１配線３ａ１の上部と下部の間に、両者の対応するもの同士を接続する移行部３ｚ１を設けて修正を実施する。
【００２２】
続いて、第９のステップＳ９において、上記と同様に、第１修正レイアウトＸ１について、クリティカルエリアＡｃ１を、例えばジオメトリ法やモンテカルロ法等によって算出する。さらに、第１０のステップＳ１０において、第１修正レイアウトＸ１におけるクリティカルエリアＡｃ１とダスト発生分布Ｄから、第１修正レイアウトＸ１に基づいて製造した時のチップ当たりの電気的欠陥密度λ１を、
λ１＝∫∽ＲｍｉｎＤ・Ａｃ１ｄＲ
により予測する。
【００２３】
次に、第１１のステップＳ１１において、予測した電気的欠陥密度λ１を用いて第１修正レイアウトＸ１に基づいて製造した時のチップ当たりの良品率Ｅ１を予測する。上記第５のステップＳ５と同様に、ダスト発生分布がポアソン分布で示されるとして、良品率Ｅ１は、
Ｅ１＝ｅ−λ１
となる。
【００２４】
一方、第１２のステップＳ１２において、第１修正レイアウトＸ１におけるチップ２のサイズと半導体基板のサイズから、所定の大きさの半導体基板から取れるチップ数を算出する。ここでチップ２のサイズは変更していないので、同じ様に直径２００ｍｍのシリコン基板から取れるチップ数の最大値のグロスＧ１＝Ｇ０は、１４１６個となる。
【００２５】
さらに、第１３のステップＳ１３において、先の第１１のステップＳ１１で予測した良品率Ｅ１が９１％であると、良品数Ｎ１は、
Ｎ１＝Ｇ１×Ｅ１＝１４１６×０．９１＝１２８８
で、Ｎ１＝１２８８個となる。
【００２６】
続いて、第１４のステップＳ１４において、修正回数ｎ＝１の第１修正レイアウトＸ１における良品数Ｎ１と、それより１回修正回数が少ない修正回数ｎ＝０であるレイアウトの設計原図Ｘ０における良品数Ｎ０とを比較する。その結果、Ｎ１＞Ｎ０であり、Ｎ１≦Ｎ０ではない「Ｎｏ」であることから、第１５のステップＳ１５で修正回数ｎを１つ増し、第８のステップＳ８に戻る。
【００２７】
第８のステップＳ８では、一定のレイアウト修正の原則のもと、例えば無配線領域Ｚ０，Ｚ１を埋めていく方向に配線幅と配線間隔を、それぞれ０．０１μｍずつ順次増加させ広げていくようにして、修正回数ｎを１つ増した修正レイアウトを作成し、第９のステップＳ９から第１４のステップＳ１４までを実行する。
【００２８】
そして、修正回数ｎを１つずつ増しながら第８のステップＳ８から第１４のステップＳ１４までを繰り返し、第１４のステップＳ１４において、Ｎｎ≦Ｎ（ｎ−１）となるまで修正を行う。その後、Ｎｎ≦Ｎ（ｎ−１）となった時点で、第１６のステップＳ１６に進み、レイアウト修正を終了する。これにより、Ｎｎ≦Ｎ（ｎ−１）となった時点の第（ｎ−１）修正レイアウトＹ（ｎ−１）が最終レイアウトとなり、クリティカルエリア (Ａｃ)を小さくし電気的欠陥密度（λ）を低減して、チップ２上に配線が最適化され状態でレイアウトされることになる。
【００２９】
ちなみに、レイアウトの設計原図Ｘ０により第１配線３ａと第２配線３ｂの配列順を変えず、無配線領域Ｚ０を埋めていくようにし、全面に配線がレイアウトされた時の最終レイアウトの第（ｎ−１）修正レイアウトＸ（ｎ−１）は、図７に示すようなものとなる。なお、この時の第１配線３ａ（ｎ−１）は、上部側の幅がＷａ（ｎ−１）、間隔がＳａ（ｎ−１）となり、下部側との間に移行部３ｚ（ｎ−１）を有する。
【００３０】
次に、第２の実施形態を図８により説明する。図８は第１修正レイアウトを示す図である。なお、本実施形態においては、上記第１の実施形態と同じ図２に示されたレイアウトの設計原図Ｘ０を原図とし、図１に示すフローチャートに概略従って、長短２種類の配線を交互に並べた修正レイアウトと原図の何れが最適化であるか決めるもので、第１のステップＳ１から第１３のステップＳ１３を実行する。また第１の実施形態と同一図面はそれを参照し、同一部分には同一符号を付して説明を省略し、異なる本実施形態の構成について説明する。
【００３１】
先ず、第１の実施形態と同じく、第１のステップＳ１から第７のステップＳ７を順次進めることで、レイアウトの設計原図Ｘ０における良品数Ｎ０を算出する。
【００３２】
続いて、第８のステップＳ８において、設計原図Ｘ０の無配線領域Ｚ０を全体に分散させ、図８に導体パターン１′を示すように、長さの長い第１配線３ａと短い第２配線３ｂを、下端を揃え、各々の配線間の間隔Ｓ０を０．１μｍとしたまま交互に配置した第１修正レイアウトＸ１′（修正回数ｎ＝１）を作成する。なお、下部側の第１配線３ａと第２配線３ｂの配線間の間隔Ｓ０は０．１μｍであるが、上部側の隣接する第１配線３ａ間の間隔は、０．３μｍとなる。
【００３３】
次に、第９のステップＳ９において、第１修正レイアウトＸ１′について、クリティカルエリアＡｃ１′を算出する。さらに、第１０のステップＳ１０において、第１修正レイアウトＸ１′におけるクリティカルエリアＡｃ１′とダスト発生分布Ｄから、第１修正レイアウトＸ１′に基づいて製造した時のチップ当たりの電気的欠陥密度λ１′を、
λ１′＝∫∽ＲｍｉｎＤ・Ａｃ１′ｄＲ
により予測する。
【００３４】
次に、第１１のステップＳ１１において、予測した電気的欠陥密度λ１′を用いて第１修正レイアウトＸ１′に基づいて製造した時のチップ当たりの良品率Ｅ１′を予測する。上記第５のステップＳ５と同様に、ダスト発生分布がポアソン分布で示されるとして、良品率Ｅ１′は、
Ｅ１′＝ｅ−λ１′
となる。
【００３５】
続く第１３のステップＳ１３において、第１１のステップＳ１１で予測した良品率Ｅ１′と、第１２のステップＳ１２において、算出した半導体基板から取れるチップ数の最大値のグロスＧ１′とから、良品数Ｎ１′を求める。
【００３６】
そして、本実施形態においては、原図Ｘ０と第１修正レイアウトＸ１′の何れか良品数の多い方を選択するものであるから、設計原図Ｘ０における良品数Ｎ０と第１修正レイアウトＸ１′における良品数Ｎ１′とを比較する。その結果、Ｎ１′＞Ｎ０であるから、第１修正レイアウトＸ１′が最終レイアウトとなり、クリティカルエリア (Ａｃ)を小さく、電気的欠陥密度（λ）を低減した状態で、チップ２上に配線が適正にレイアウトされることになる。
【００３７】
次に、第３の実施形態を図９乃至図１２により説明する。図９はレイアウトの設計原図を示す図であり、図１０はレイアウト修正回数と良品率の関係を示す図であり、図１１はレイアウト修正回数とグロスの関係を示す図であり、図１２はレイアウト修正回数と良品数の関係を示す図である。なお、本実施形態は、上述の２つの実施形態ではチップのサイズを変えずにレイアウト修正を行ったが、チップのサイズを変えながらレイアウト修正を行う場合について示すもので、図１に示すフローチャートに概略従って、最適化されたレイアウトの決定が行われる。また上記の実施形態と同一図面はそれを参照し、同一部分には同一符号を付して説明を省略し、異なる本実施形態の構成について説明する。
【００３８】
半導体装置のチップ上に形成される配線等の導体のレイアウトは、図１に示すフローチャートの各ステップを進めることによって決定される。すなわち、配線等の導体のレイアウトを決定するに当って、先ず、第１のステップＳ１において、導体のレイアウトの設計原図Ｙ０（修正回数ｎ＝０）を作成する。本実施形態におけるレイアウトの設計原図Ｙ０の導体パターン１１０は、各該当部分に符号を付して示す通りの形態をなすもので、チップ１２０には、幅Ｗ０＝０．１μｍ、長さＬ０＝５ｍｍの２００００本の配線３ｙ０が、各々の配線間の間隔Ｓ０を０．１μｍとして形成されている。
【００３９】
そして、作成された設計原図Ｙ０における良品数Ｎｙ０を、第２のステップＳ２から第７のステップＳ７までを順次進めることで算出する。
【００４０】
続いて、それぞれについて図示をしないが、第８のステップＳ８において、配線幅と配線間隔をそれぞれ０．０１μｍ増加させ、幅Ｗ１＝０．１１μｍ、さらに間隔Ｓ１＝０．１１μｍとした配線３ｙ１を有する第１修正レイアウトＹ１（修正回数ｎ＝１）を作成する。これによりチップ１２１のサイズが、設計原図Ｙ０のチップ１２０よりも幅方向に大きなものとなる。続いて、第９のステップＳ９において、上記と同様に、第１修正レイアウトＹ１について、クリティカルエリアＡｃ１を算出する。
【００４１】
さらに、第１０のステップＳ１０において、第１修正レイアウトＹ１におけるクリティカルエリアＡｃ１とダスト発生分布Ｄから、第１修正レイアウトＹ１に基づいて製造した時のチップ当たりのダスト密度λ１を予測する。次に、第１１のステップＳ１１において、予測した電気的欠陥密度λ１を用いて第１修正レイアウトＹ１に基づいて製造した時のチップ当たりの良品率Ｅ１を予測する。
【００４２】
一方、第１２のステップＳ１２において、所定の大きさの半導体基板から取れるチップ１２１におけるグロスＧ１を算出する。さらに、第１３のステップＳ１３において、先に予測した良品率Ｅ１から良品数Ｎ１を求める。
【００４３】
続いて、第１４のステップＳ１４において、修正回数ｎ＝１の第１修正レイアウトＹ１における良品数Ｎ１と、それより１回修正回数が少ない修正回数ｎ＝０であるレイアウトの設計原図Ｙ０における良品数Ｎ０とを比較する。その結果が、Ｎ１＞Ｎ０であると、Ｎ１≦Ｎ０ではない「Ｎｏ」であることから、第１５のステップＳ１５で修正回数ｎを１つ増し、第８のステップＳ８に戻る。
【００４４】
第８のステップＳ８では、一定のレイアウト修正の原則のもと、例えば配線幅と配線間隔を、それぞれ０．０１μｍずつ順次増加させ広げていくようにして、修正回数ｎを１つ増した修正レイアウトを作成し、第９のステップＳ９から第１４のステップＳ１４までを繰り返し実行する。
【００４５】
そして、第１４のステップＳ１４において、Ｎｎ≦Ｎ（ｎ−１）となるまで修正を繰り返す。その後、Ｎｎ≦Ｎ（ｎ−１）となった時点で、第１６のステップＳ１６に進み、レイアウト修正を終了する。これにより、Ｎｎ≦Ｎ（ｎ−１）となった時点の第（ｎ−１）修正レイアウトＹ（ｎ−１）が最終レイアウトとなり、クリティカルエリア (Ａｃ)を小さくし電気的欠陥密度（λ）を低減して、チップ２上に配線が最適化され状態でレイアウトされることになる。
【００４６】
なお、上記の最適化の過程では、レイアウトの修正を繰り返すことによる良品率Ｅの変化は、修正回数ｎを横軸にとって模式的に示す図１０の曲線Ｌｅの通りとなっている。また、所定の大きさの半導体基板から得られるチップ１２のグロスＧの変化も、同様に修正回数ｎを横軸にとって模式的に示す図１１の曲線Ｌｇの通りとなっている。またさらに、修正を繰り返すことによる良品数Ｎの変化は、同様に修正回数ｎを横軸にとって模式的に示す図１２の曲線Ｌｎの通りとなっており、修正回数ｎ＝３の第３修正レイアウトＹ３の場合に、良品数Ｎ３が最も多くなる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に係るフローチャートである。
【図２】本発明の第１の実施形態におけるレイアウトの設計原図を示す図である。
【図３】本発明の第１の実施形態に係るジオメトリダストサイズとクリティカルエリアの関係を模式的に示す図である。
【図４】本発明の第１の実施形態に係るジオメトリ法を説明するための図である。
【図５】本発明の第１の実施形態に係るダストサイズとダスト発生頻度の関係を模式的に示す図である。
【図６】本発明の第１の実施形態における第１修正レイアウトを示す図である。
【図７】本発明の第１の実施形態における最終レイアウトを示す図である。
【図８】本発明の第２の実施形態における第１修正レイアウトを示す図である。
【図９】本発明の第３の実施形態におけるレイアウトの設計原図を示す図である。
【図１０】本発明の第３の実施形態に係るレイアウト修正回数と良品率の関係を示す図である。
【図１１】本発明の第３の実施形態に係るレイアウト修正回数とグロスの関係を示す図である。
【図１２】本発明の第３の実施形態に係るレイアウト修正回数と良品数の関係を示す図である。
【符号の説明】
【００４８】
１，１′，１１０…導体パターン
２，１２０…チップ
３ａ…第１配線
３ｂ…第２配線
３ｙ…配線
４…ダスト
Ｘ０，Ｘ０′，Ｙ０…設計原図
Ｘ１，Ｘ１′…第１修正レイアウト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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