(57)【要約】【課題】  通常駆動、串歯駆動、インターレス駆動等の様々な駆動方法に対応できる表示ドライバ、電気光学装置及び駆動方法を提供すること。【解決手段】    複数の走査線４０と複数のデータ線５０と複数の画素を有する液晶装置１００の少なくとも走査線４０を駆動する表示ドライバであって、複数の走査駆動セル４２０と、複数の走査順番レジスタ４６０と、複数の一致検出回路４１０とを含む。前記複数の走査駆動セル４２０の各々は、前記複数の走査線４０の各々を駆動する。前記複数の走査順番レジスタ４６０の各々は、前記複数の一致検出回路４１０の各々に接続されるとともに、走査順番を示す走査順番アドレスを格納する。前記複数の一致検出回路４１０の各々は、前記複数の走査駆動セル４２０の各々に接続され、前記複数の走査順番レジスタ４６０の各々に格納されている前記走査順番アドレスと、走査制御信号で指定される走査線アドレスとを比較した結果を、前記複数の走査駆動セル４２０の各々へ出力する。【選択図】        図１
2005115272.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と複数のデータ線と複数の画素を有する表示パネルの少なくとも走査線を駆動する表示ドライバであって、
複数の走査駆動セルと、複数の走査順番レジスタと、複数の一致検出回路とを含み、
前記複数の走査駆動セルの各々は、
前記複数の走査線の各々を駆動し、
前記複数の走査順番レジスタの各々は、前記複数の一致検出回路の各々に接続されるとともに、走査順番を示す走査順番アドレスを格納し、
前記複数の一致検出回路の各々は、
前記複数の走査駆動セルの各々に接続され、前記複数の走査順番レジスタの各々に格納されている前記走査順番アドレスと、走査制御信号で指定される走査線アドレスとを比較した結果を、前記複数の走査駆動セルの各々へ出力することを特徴とする表示ドライバ。
【請求項２】
請求項１において、
前記走査線アドレスを供給するための走査線アドレスバスと、
前記走査順番レジスタの各々に前記走査順番アドレスを供給するための走査順番アドレスバスとを含むことを特徴とする表示ドライバ。
【請求項３】
請求項２において、
前記走査順番レジスタの各々は、書き込みクロック信号に基づいて前記走査順番アドレスバスの前記走査順番アドレスを格納することを特徴とする表示ドライバ。
【請求項４】
請求項２又は３において、
前記走査順番レジスタの各々に前記走査順番アドレスを書き込む際に、前記走査順番アドレスバスを選択して前記走査順番レジスタの各々に前記走査順番アドレスを出力するセレクタを含むことを特徴とする表示ドライバ。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記複数の走査駆動セルの各々は、
前記走査制御信号で指定される前記走査線アドレスと前記複数の走査順番レジスタの各々に格納されている前記走査順番アドレスとが、前記複数の一致検出回路の各々のいずれかにて一致判定されたとき、その一致判定された走査駆動セルに接続された走査線を選択駆動することを特徴とする表示ドライバ。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記複数の走査線のいずれも選択しない場合は、前記走査制御信号で指定される前記走査線アドレスを、前記複数の走査順番レジスタの各々に格納されている前記走査順番アドレス以外のアドレスに設定することを特徴とする表示ドライバ。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記複数の走査順番レジスタの各々には、前記走査順番アドレスが連番に書き込まれ、
前記走査制御信号で指定される前記走査線アドレスを順次にインクリメント又はディクリメントすることで、線順次に前記複数の走査線を駆動することを特徴とする表示ドライバ。
【請求項８】
請求項１乃至６のいずれかにおいて、
前記複数の走査順番レジスタの各々には、インターレス駆動時の走査される順番に対応した前記走査順番アドレスが書き込まれ、
前記走査制御信号で指定される前記走査線アドレスを順次にインクリメント又はディクリメントすることで、前記複数の走査線をインターレス駆動することを特徴とする表示ドライバ。
【請求項９】
請求項１乃至６のいずれかにおいて、
前記複数の走査順番レジスタの各々には、串歯駆動時の走査される順番に対応した前記走査順番アドレスが書き込まれ、
前記走査制御信号で指定される前記走査線アドレスを順次にインクリメント又はディクリメントすることで、前記複数の走査線を串歯駆動することを特徴とする表示ドライバ。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記複数の一致検出回路の各々は、出力イネーブル入力及び出力固定入力の少なくとも一方を有し、
前記出力固定入力にアクティブの信号が入力されている期間では、前記複数の一致検出回路の各々は、各一致検出回路に接続される各走査駆動セルをオン駆動し、
前記出力イネーブル入力にノンアクティブの信号が入力されている期間では、前記複数の一致検出回路の各々は、各一致検出回路に接続される各走査駆動セルをオフ駆動することを特徴とする表示ドライバ。
【請求項１１】
請求項１乃至１０のいずれかの表示ドライバと、
前記表示ドライバにより駆動される表示パネルと、
前記表示ドライバを制御するコントローラと、
を含むことを特徴とする電気光学装置。
【請求項１２】
複数の走査線と複数のデータ線と複数の画素を有する表示パネルの少なくとも走査線を、複数の走査駆動セルにより駆動する駆動方法であって、
走査制御信号を用いて走査線アドレスを指定し、
複数の走査順番レジスタの各々に走査順番を示す走査順番アドレスを格納し、
前記走査順番レジスタに格納された走査順番アドレスと、前記走査制御信号で指定される走査線アドレスとを比較し、比較結果を前記複数の走査駆動セルの各々へ出力し、
前記複数の走査駆動セルの各々により前記複数の走査線の各々を駆動することを特徴とする駆動方法。
【請求項１３】
請求項１２において、
前記複数の走査線のいずれも選択しない場合は、前記走査制御信号で指定される前記走査線アドレスを、前記複数の走査順番レジスタの各々に格納されている前記走査順番アドレス以外のアドレスに設定することを特徴とする駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、走査ドライバ、電気光学装置及び駆動方法に関する。
【背景技術】
【０００２】
例えば携帯電話機のような電子機器の表示部には液晶パネルが用いられている。この液晶パネルについては、近年の携帯電話機の普及によって情報性の高い静止画や動画が配信されるようになると、その高画質化が要求されるようになっている。
【０００３】
電子機器の表示部の高画質化を実現する液晶パネルとして薄膜トランジスタ（Thin  Film  Transistor：以下、TFTと略す。）を用いたアクティブマトリクス型液晶パネルが知られている。TFTを用いたアクティブマトリックス型液晶パネルは、ダイナミック駆動によるSTN（Super  Twisted  Nematic）液晶を用いた単純マトリクス型液晶パネルに比べて、高速応答、高コントラストを実現し、動画等の表示に適している。
【特許文献１】特開２００２−３５１４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、TFTを用いたアクティブマトリクス型液晶パネルは、消費電力が大きいので、携帯電話機のようなバッテリ駆動が行われる携帯型の電子機器の表示部として採用するには低消費電力化が必要である。低消費電力化の一つにインターレス駆動が知られている。また、各表示画素の発色誤差を緩和する串歯駆動が知られている。インターレス駆動は、動画に適用すると画質に乱れが生じるので、静止画に適した駆動方法である。
【０００５】
そこで、静止画及び動画を表示させる表示パネル（例えば液晶パネル）には、通常駆動、インターレス駆動、串歯駆動など、様々な駆動方法に対応できる駆動回路が求められる。
【０００６】
本発明は、通常駆動、串歯駆動、インターレス駆動等の様々な駆動方法に対応できる表示ドライバを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、複数の走査線と複数のデータ線と複数の画素を有する表示パネルの少なくとも走査線を駆動する表示ドライバであって、複数の走査駆動セルと、複数の走査順番レジスタと、複数の一致検出回路とを含み、前記複数の走査駆動セルの各々は、前記複数の走査線の各々を駆動し、前記複数の走査順番レジスタの各々は、前記複数の一致検出回路の各々に接続されるとともに、走査順番を示す走査順番アドレスを格納し、前記複数の一致検出回路の各々は、前記複数の走査駆動セルの各々に接続され、前記複数の走査順番レジスタの各々に格納されている前記走査順番アドレスと、走査制御信号で指定される走査線アドレスとを比較した結果を、前記複数の走査駆動セルの各々へ出力する表示ドライバに関する。これによれば、各走査駆動セルに対応する走査順番レジスタに走査順番を書き込むことで、各走査線を任意の順番に駆動できる。これにより、本発明は様々な駆動方法に対して柔軟に対応できる。
【０００８】
また、本発明は、前記走査線アドレスを供給するための走査線アドレスバスと、前記走査順番レジスタの各々に前記走査順番アドレスを供給するための走査順番アドレスバスとを含んでもよい。これにより、走査順番レジスタに走査順番を書き込むことができる。
【０００９】
また、本発明において、前記走査順番レジスタの各々は、書き込みクロック信号に基づいて前記走査順番アドレスバスの前記走査順番アドレスを格納してもよい。これにより、各走査順番レジスタに走査順番を書き込むことができる。
【００１０】
また、本発明は、前記走査順番レジスタの各々に前記走査順番アドレスを書き込む際に、前記走査順番アドレスバスを選択して前記走査順番レジスタの各々に前記走査順番アドレスを出力するセレクタを含んでもよい。これにより、走査順番アドレスバスまたは走査線アドレスバスのどちらかを選択することができる。また、これによりセレクタは走査順番アドレスバスから供給された走査線アドレスを一致検出回路へ供給することができる。また、これにより、セレクタは走査順番アドレスバスから供給された走査順番アドレスを走査順番レジスタへ供給することができる。
【００１１】
また、本発明において、前記複数の走査駆動セルの各々は、前記走査制御信号で指定される前記走査線アドレスと前記複数の走査順番レジスタの各々に格納されている前記走査順番アドレスとが、前記複数の一致検出回路の各々のいずれかにて一致判定されたとき、その一致判定された走査駆動セルに接続された走査線を選択駆動してもよい。これによれば、走査線アドレスに対応した走査駆動セルを選択駆動することができる。これにより、オン駆動対象となる走査線を複数の走査線から選択できる。
【００１２】
また、本発明は、前記複数の走査線のいずれも選択しない場合は、前記走査制御信号で指定される前記走査線アドレスを、前記複数の走査順番レジスタの各々に格納されている前記走査順番アドレス以外のアドレスに設定してもよい。これにより、各走査線のいずれに対しても選択駆動させないことができる。また、これにより、表示ドライバ内の走査駆動セルの個数よりも、表示パネルの走査線の本数が少ない場合でも、表示ドライバに大きな回路変更等を加えることなく該表示パネルを駆動できる。
【００１３】
また、本発明において、前記複数の走査順番レジスタの各々には、前記走査順番アドレスが連番に書き込まれ、前記走査制御信号で指定される前記走査線アドレスを順次にインクリメント又はディクリメントすることで、線順次に前記複数の走査線を駆動してもよい。これにより、本発明は線順次駆動に対応できる。
【００１４】
また、本発明において、前記複数の走査順番レジスタの各々には、インターレス駆動時の走査される順番に対応した前記走査順番アドレスが書き込まれ、前記走査制御信号で指定される前記走査線アドレスを順次にインクリメント又はディクリメントすることで、前記複数の走査線をインターレス駆動してもよい。これにより、本発明はインターレス駆動に対応できる。
【００１５】
また、本発明において、前記複数の走査順番レジスタの各々には、串歯駆動時の走査される順番に対応した前記走査順番アドレスが書き込まれ、前記走査制御信号で指定される前記走査線アドレスを順次にインクリメント又はディクリメントすることで、前記複数の走査線を串歯駆動してもよい。これにより、本発明は、串歯駆動に対応できる。
【００１６】
また、本発明において、前記複数の一致検出回路の各々は、出力イネーブル入力及び出力固定入力の少なくとも一方を有してもよく、前記出力固定入力にアクティブの信号が入力されている期間では、前記複数の一致検出回路の各々は、各一致検出回路に接続される各走査駆動セルをオン駆動してもよく、前記出力イネーブル入力にノンアクティブの信号が入力されている期間では、前記複数の一致検出回路の各々は、各一致検出回路に接続される各走査駆動セルをオフ駆動してもよい。これにより、前記走査線アドレスの内容に依らずに各走査駆動セルをオン駆動又はオフ駆動することができる。
【００１７】
本発明において、電気光学装置は、表示ドライバと、前記表示ドライバにより駆動される表示パネルと、前記表示ドライバを制御するコントローラとを含んでもよい。
【００１８】
本発明は、複数の走査線と複数のデータ線と複数の画素を有する表示パネルの少なくとも走査線を、複数の走査駆動セルにより駆動する駆動方法であって、走査制御信号を用いて走査線アドレスを指定し、複数の走査順番レジスタの各々に走査順番を示す走査順番アドレスを格納し、前記走査順番を示す走査順番アドレスと、前記走査制御信号で指定される走査線アドレスとを比較し、比較結果を前記複数の走査駆動セルの各々へ出力し、前記複数の走査駆動セルの各々により前記複数の走査線の各々を駆動する駆動方法に関する。これにより、各走査線を任意の順番に駆動できる。
【００１９】
また、本発明に関する駆動方法において、前記複数の走査線のいずれも選択しない場合は、前記走査制御信号で指定される前記走査線アドレスを、前記複数の走査順番レジスタの各々に格納されている前記走査順番アドレス以外のアドレスに設定してもよい。これにより、各走査線のいずれに対しても、選択駆動させないことができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００２１】
１．電気光学装置
図1に本実施形態の表示ドライバを含む電気光学装置の構成の概要を示す。ここでは、電気光学装置として液晶装置を例に示す。液晶装置１００は、携帯電話機、携帯型情報機器（ＰＤＡ等）、ウェアラブル情報機器（腕時計型端末等）、デジタルカメラ、プロジェクタ、携帯型オーディオプレーヤ、マスストレージデバイス、ビデオカメラ、車載ディスプレイ、車載用情報端末（カーナビゲーションシステム、車載用パーソナルコンピューター）、電子手帳またはＧＰＳ（Global  Positioning  System）などの種々の電子機器に組み込むことができる。
【００２２】
液晶装置１００は、表示パネル（光学パネル）２００、表示ドライバ３００、ドライバコントローラ６００、電源回路７００を含む。また、表示ドライバ３００は、走査ドライバ（ゲートドライバ）４００、データドライバ（ソースドライバ）５００を含む。走査ドライバ４００は、一致検出回路４１０、走査駆動セル４２０、セレクタ４５０、走査順番レジスタ４６０を含む。走査ドライバ４００の詳細については、後に述べる。
【００２３】
なお、液晶装置１００にこれら全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。また、本実施形態のデータドライバ５００は、表示ドライバ３００の外部に配置されてもよい。また、表示ドライバ３００はドライバコントローラ６００を含む構成でもよい。また、図１では、セレクタ４５０及び走査順番レジスタ４６０は、走査ドライバ４００内に含まれているが、セレクタ４５０または走査順番レジスタ４６０を走査ドライバ４００の外部に配置する構成も可能である。
【００２４】
以下、同符号のものは同一の意味を表す。
【００２５】
表示パネル２００は、複数の走査線（ゲート線）４０と、複数の走査線４０と交差する複数のデータ線（ソース線）５０と、複数の走査線４０のいずれかの走査線及び複数のデータ線５０のいずれかのデータ線により各画素が特定される複数の画素とを含む。１画素が例えばRGBの３つの色成分により構成される場合、RGB各１ドット計３ドットで１画素が構成される。ここで、ドットは各画素を構成する要素点ということができる。１画素に対応するデータ線５０は、１画素を構成する色成分数のデータ線５０ということができる。以下では、説明の簡略化のため、適宜１画素が１ドットで構成されているものとして説明する。
【００２６】
各画素は、薄膜トランジスタ（Thin  Film  Transistor：以下TFTと略す）（広義にはスイッチング素子）と画素電極とを含む。各データ線５０にはTFTが接続され、該TFTに画素電極が接続される。
【００２７】
表示パネル２００は例えばガラス基板からなるパネル基板で構成される。パネル基板には、図１の行方向Xに沿って形成された複数の走査線４０と、図１の列方向Yに沿って形成された複数のデータ線５０とが、マトリックス状に配列された複数の画素を適宜特定できるように配列されている。各走査線４０は、走査ドライバ４００に接続されている。また、各データ線５０は、データドライバ５００に接続されている。
【００２８】
走査ドライバ４００は、ドライバコントローラ６００からの制御信号にしたがって、所望の走査線４０を駆動する。これにより、本実施形態では、様々な走査駆動方式に対応することが可能である。走査駆動方式には、例えば、通常駆動（線順次駆動）、串歯駆動、インターレス駆動がある。
【００２９】
２．走査ドライバの構成
図２に走査ドライバ４００の構成を示す。走査ドライバ４００は、複数のセレクタ４５０、複数の走査順番レジスタ４６０、複数の一致検出回路４１０、複数の走査駆動セル４２０を含む。
【００３０】
各セレクタ４５０は走査線アドレスバス４７０及び走査順番アドレスバス４８０に接続されている。また、各セレクタ４５０は走査順番レジスタ４６０に接続されている。各走査順番レジスタ４６０は一致検出回路４１０に接続されている。各一致検出回路４１０は走査駆動セル４２０に接続されている。各走査駆動セル４２０はすくなくとも１本の走査線４０を駆動する。
【００３１】
各走査順番レジスタ４６０には初期設定時（例えば電源投入時）に、走査順番が書き込まれる。例えば本実施形態では２４０本の走査線４０を駆動するので、各走査順番レジスタ４６０には８ビットの値が格納される。各走査順番レジスタ４６０に記憶されるビット数は、走査線４０の本数に応じて適宜設定すればよい。なお、本実施形態は一例にすぎず、走査線４０の本数は限定されない。
【００３２】
初期設定時に外部の制御装置から走査順番を示す走査順番アドレスが走査順番アドレスバス４８０に供給される。このとき、セレクタ４５０は走査順番アドレスバス４８０を選択し、走査順番レジスタ４６０に該走査順番アドレスを供給する。これにより、走査順番アドレスが走査順番レジスタ４６０に書き込まれる。
【００３３】
走査線４０を駆動する際には、各セレクタ４５０は走査線アドレスバス４７０を選択する。そして、各セレクタ４５０は走査線アドレスバス４７０に供給されている走査線アドレスを、対応する一致検出回路４１０に供給する。各一致検出回路４１０は走査順番レジスタ４６０内の走査順番と、セレクタ４５０から供給された走査線アドレスとを比較し、その結果を対応する走査駆動セル４２０に出力する。このようにして、各走査線４０は所望の駆動方式（例えば線順次駆動、インターレス駆動、串歯駆動等）に対応した順番に駆動される。
【００３４】
３．走査ドライバの詳細
図３に、走査ドライバ４００の詳細な構成を示す。本実施形態では、走査線４０を２４０本駆動するため、走査ドライバ４００はドライバ出力Ｄ１〜Ｄ２４０を含む。
【００３５】
まず、セレクタ４５０について説明する。セレクタ４５０は走査線アドレスバス４７０及び走査順番アドレスバス４８０に接続されている。セレクタ４５０に入力されるセレクト信号ＢＳに応じて、セレクタ４５０は、走査線アドレスバス４７０又は走査順番アドレスバス４８０のいずれかを選択する。
【００３６】
セレクタ４５０が走査順番アドレスバス４８０を選択した場合は、セレクタ４５０は走査順番アドレスバス４８０から供給された走査順番アドレスを走査順番レジスタ４６０に供給する。セレクタ４５０が走査線アドレスバス４７０を選択した場合は、セレクタ４５０は走査線アドレスバス４７０から供給された走査線アドレスを一致検出回路４１０に供給する。
【００３７】
次に走査順番レジスタ４６０について説明する。走査順番レジスタ４６０は、書き込みクロック信号ＲＴＶの立ち上がりエッジに同期して、セレクタ４５０から供給された走査順番アドレスを格納する。セレクタ４５０が走査線アドレスバス４７０を選択しているときは、走査順番レジスタ４６０は、格納されている走査順番アドレスを一致検出回路４１０へ供給する。
【００３８】
本実施形態では、セレクト信号ＢＳ及び書き込みクロック信号ＲＴＶはドライバコントローラ６００から制御されるが、他の外部制御装置に制御されてもよい。
【００３９】
次に一致検出回路４１０について説明する。各一致検出回路４１０は、論理回路４１１を含む。論理回路４１１は入力I０〜I１５（広義にはＮ個の入力）を備える。また、論理回路４１１は、リセット入力ＲＥＳと、走査クロック入力ＣＰＩと、出力イネーブル入力ＯＥＶと、出力固定入力ＯＨＶと、論理回路出力ＬＶＯと、論理回路出力ＸＬＶＯとを含む。走査順番レジスタ４６０からの走査順番アドレスが各ビット毎にそれぞれ論理回路４１１の入力Ｉ０〜Ｉ７に入力される。ここで、入力Ｉ０〜Ｉ７は８ビットのデータに対応している。走査線４０の本数に応じて走査順番アドレスのビット数が設定されるのと同様に、入力Ｉ０〜Ｉ７も走査線４０の本数に応じて変更可能である。
【００４０】
また、セレクタ４５０から供給される走査線アドレスが各ビット毎にそれぞれ論理回路４１１の入力Ｉ８〜Ｉ１５に入力される。ここで、入力Ｉ８〜Ｉ１５は８ビットのデータに対応している。走査線４０の本数に応じて走査線アドレスのビット数が設定されるのと同様に、入力Ｉ８〜Ｉ１５も走査線４０の本数に応じて変更可能である。
【００４１】
論理回路４１１のリセット入力ＲＥＳに“Ｌ”レベルの信号が入力されると、該論理回路４１１内のレジスタ（フリップフロップ）内のデータがリセットされ、該一致検出回路４１０は走査駆動セル４２０をオフ駆動（ノンアクティブに駆動）する。ちなみに、本実施形態において、オフ駆動とは対象走査駆動セルを非選択駆動することを言い、オン駆動とは対象走査駆動セルを選択駆動することを言う。走査クロック入力ＣＰＩには、走査用の同期パルス（走査クロック信号ＣＰＶ）が入力される。該一致検出回路４１０は、該論理回路４１１の出力イネーブル入力ＯＥＶに“Ｌ”レベル（ノンアクティブ）の信号が入力されている期間において、該走査駆動セル４２０を常にオフ駆動（ノンアクティブに駆動）する。また、該一致検出回路４１０は、該論理回路４１１の出力固定入力ＯＨＶに“Ｌ”レベル（アクティブ）の信号が入力されている期間において、該走査駆動セル４２０を常にオン駆動（アクティブに駆動）する。これら出力イネーブル入力ＯＥＶ及び出力固定入力ＯＨＶの少なくともいずれか一方を用いることで、論理回路４１１内のレジスタ（フリップフロップ）に保持されているデータを破壊せずに、各走査線４０の駆動をコントロールすることができる。さらに論理回路４１１は、走査駆動セル４２０へ駆動信号を出力する論理回路出力ＬＶＯ及びＸＬＶＯを含む。論理回路出力ＬＶＯは、走査駆動セル４２０をオン駆動（アクティブに駆動）する信号又は、走査駆動セル４２０をオフ駆動（ノンアクティブに駆動）する信号のいずれかを出力する。論理回路出力ＸＬＶＯは、論理回路出力ＬＶＯから出力される信号を反転した信号を出力する。
【００４２】
次に、走査駆動セル４２０について説明する。走査駆動セル４２０は、第１レベルシフタ４２１、第２レベルシフタ４２２及びドライバ４２３を含む。第１レベルシフタ４２１は第１レベルシフタ入力ＩＮ１及びＸＩ１と、第１レベルシフタ出力Ｏ１及びＸＯ１を含む。論理回路出力ＬＶＯは第１レベルシフタ入力ＩＮ１と接続され、論理回路出力ＸＬＶＯは入力ＸＩ１と接続される。
【００４３】
第２レベルシフタ４２２は第２レベルシフタ入力ＩＮ２及びＸＩＮ２と、第２レベルシフタ出力Ｏ２及びＸＯ２を含む。第１レベルシフタ出力Ｏ１は第２レベルシフタ入力ＩＮ２と接続され、第１レベルシフタ出力ＸＯ１は第２レベルシフタ入力ＸＩ２と接続される。
【００４４】
ドライバ４２３は、ドライバ入力ＤＡを含む。第２レベルシフタ出力Ｏ２はドライバ４２３のドライバ入力ＤＡと接続される。ドライバ４２３には、走査線４０が接続されている。ドライバ４２３は、第２レベルシフタ出力Ｏ２からの信号に応じて該走査線４０を駆動（オン駆動またはオフ駆動）する。
【００４５】
４．一致検出回路
次に、一致検出回路４１０内の論理回路４１１について3種類の動作（通常動作モード、常時オン駆動、常時オフ駆動）を説明する。
【００４６】
図４は、論理回路４１１の回路図である。符号４１２は、８入力ＡＮＤ回路を表す。８入力ＡＮＤ回路４１２の各入力には各排他的否定論理和（ＥＸ−ＮＯＲ）４１５−１〜４１５〜８が接続されている。各排他的否定論理和４１５−１〜４１５〜８は、２つの入力を備える。各排他的否定論理和４１５−１〜４１５〜８の入力には、走査順番レジスタ４６０及び走査線アドレスバス４７０が接続されている。各排他的否定論理和４１５−１〜４１５〜８の各入力Ｉ０〜Ｉ７には走査順番レジスタ４６０が接続され、各排他的否定論理和４１５−１〜４１５〜８の各入力Ｉ８〜Ｉ１５には走査線アドレスバス４７０が接続されている。２つの入力に入力された信号レベルが一致したとき、各排他的否定論理和４１５−１〜４１５〜８は“Ｈ”レベルの信号を出力する。つまり、各排他的否定論理和４１５−１〜４１５〜８により、走査順番レジスタ４６０と走査線アドレスバス４７０との一致検出を行うことができる。符号４１３、４１４はそれぞれＮＡＮＤ回路を表す。符号ＦＦはフリップフロップ回路を表す。
【００４７】
通常動作モードの時は、ＮＡＮＤ回路４１３の出力イネーブル入力ＯＥＶに“Ｈ”レベルの信号が入力され、さらにＮＡＮＤ回路４１４の出力固定入力ＯＨＶに“Ｈ”レベルの信号が入力される。例えば、各排他的否定論理和４１５−１〜４１５〜８の出力が全て“Ｈ”レベルの信号で、８入力ＡＮＤ回路４１２の出力が“Ｈ”レベルの時、フリップフロップＦＦのＤ端子には“Ｈ”レベルの信号が入力される。フリップフロップＦＦは、フリップフロップＦＦのＣＫ端子に入力された走査クロック信号ＣＰＶの立ち上がりに同期して、Ｄ端子に入力されたデータ（“Ｈ”レベルの信号）をラッチする。フリップフロップＦＦがデータ（“Ｈ”レベルの信号）をラッチしている間、Ｑ端子は“Ｈ”レベルである。このとき、ＮＡＮＤ回路４１３の出力イネーブル入力ＯＥＶには“Ｈ”レベルの信号が入力され、さらにＮＡＮＤ回路４１４の出力固定入力ＯＨＶには“Ｌ”レベルの信号が入力されているので、論理回路４１１の論理回路出力ＬＶＯからは“Ｈ”レベルの信号が出力される。論理回路出力ＸＬＶＯからは、論理回路出力ＬＶＯの信号が反転された“Ｌ”レベルの信号が出力される。
【００４８】
また、８入力ＡＮＤ回路４１２の出力が“Ｌ”レベルの時は、フリップロップＦＦに“Ｌ”レベルの信号のデータがラッチされ、その結果、出力ＬＶＯからは“Ｌ”レベルの信号が出力される。
【００４９】
常時オン駆動の時（出力ＬＶＯを常に“Ｈ”レベルの信号にするとき）は、出力固定入力ＯＨＶに“Ｌ”レベルの信号が入力される。このとき、ＮＡＮＤ回路４１３の出力に依存せずに、ＮＡＮＤ回路４１４の出力は“Ｈ”レベルであるので、論理回路出力ＬＶＯは“Ｈ”レベルである。
【００５０】
常時オフ駆動の時（出力ＬＶＯを常に“Ｌ”レベルの信号にするとき）は、出力固定入力ＯＨＶに“Ｈ”レベルの信号が入力され、出力イネーブル入力ＯＥＶに“Ｌ”レベルの信号が入力される。このとき、ＮＡＮＤ回路４１３の出力は、フリップフロップＦＦのＱ端子の出力に依存せずに“Ｈ”レベルなので、ＮＡＮＤ回路４１４の出力は“Ｌ”レベルとなり、出力ＬＶＯは、“Ｌ”レベルとなる。
【００５１】
つまり、出力イネーブル入力ＯＥＶ及び出力固定入力ＯＨＶに供給される信号を制御することで、動作（通常動作モード、常時オン駆動、常時オフ駆動）の切換が可能である。なお、出力固定入力ＯＨＶに“Ｌ”レベルの信号が入力されたときは、出力イネーブル入力ＯＥＶに入力される信号に依らず、常時オン駆動（出力ＬＶＯは常に“Ｈ”レベルの信号）となる。
【００５２】
５．走査駆動セル
次に、走査駆動セル４２０内の第１レベルシフタ４２１ついて説明する。
【００５３】
図５は、第１レベルシフタ４２１の回路図である。第１レベルシフタ４２１は、Ｎ型トランジスタ（広義にはスイッチ素子）ＴＲ−Ｎ１〜Ｎ２及びＰ型トランジスタ（広義にはスイッチ素子）ＴＲ−Ｐ１〜Ｐ４を含む。第１レベルシフタ入力ＩＮ１及びＸＩＮ１には、それぞれ“Ｈ”レベルまたは“Ｌ”レベルのいずれかが互いに排他的に入力されるように設定される。例えば、第１レベルシフタ入力ＩＮ１に“Ｈ”レベルの信号が入力されると、第１レベルシフタ入力ＸＩＮ１には“Ｌ”レベルの信号が入力される。また、第１レベルシフタ出力Ｏ１及びＸＯ１は、それぞれ互いに排他的に“Ｈ”レベルまたは“Ｌ”レベルのいずれかを第２レベルシフタ４２２へ出力する。例えば、第１レベルシフタ出力Ｏ１から“Ｈ”レベルの信号が出力された場合、第１レベルシフタ出力ＸＯ１からは、“Ｌ”レベルの信号が出力される。
【００５４】
走査線アドレスバス４３０に供給された走査線アドレスと、走査順番レジスタ４６０に格納されている走査順番アドレスとが一致した場合、一致検出回路４１０内の論理回路出力ＬＶＯの出力は“Ｈ”レベルになる。そして、第１レベルシフタ４２１の第１レベルシフタ入力IN１には、“Ｈ”レベルの信号が入力され、第１レベルシフタ入力ＸＩＮ１には、論理回路出力ＸＬＶＯの出力（この場合、“Ｌ”レベルの信号）が入力される。
【００５５】
このとき、Ｎ型トランジスタＴＲ−Ｎ１はＯＮになり、Ｐ型トランジスタＴＲ−Ｐ１はＯＦＦになる。これにより、第１レベルシフタ出力ＸＯ１からは電圧ＶＳＳが出力される。また、Ｎ型トランジスタＴＲ−Ｎ２はＯＦＦになり、Ｐ型トランジスタＴＲ−Ｐ２はＯＮになる。さらに、Ｐ型トランジスタＴＲ−Ｐ４のゲート入力に電圧ＶＳＳが入力されるので、Ｐ型トランジスタＴＲ−Ｐ４はＯＮになる。これらにより、第１レベルシフタ出力Ｏ１に電圧ＶＤＤＨＧが出力される。
【００５６】
一方、第１レベルシフタ入力ＩＮ１に“Ｌ”レベルの信号が入力され、第１レベルシフタ入力ＸＩＮ１に“Ｈ”レベルの信号が入力されると、Ｐ型トランジスタＴＲ０−Ｐ１、Ｎ型トランジスタＴＲ−Ｎ２及びＰ型トランジスタＴＲ−Ｐ３はＯＮになる。また、Ｎ型トランジスタＴＲ−Ｎ１、Ｐ型トランジスタＴＲ−Ｐ２及びＰ型トランジスタＴＲ−Ｐ４はＯＦＦになる。よって、第１レベルシフタ出力ＸＯ１からは、電圧ＶＤＤＨＧが出力され、第１レベルシフタ出力Ｏ１からは電圧ＶＳＳが出力される。
【００５７】
上記により、第１レベルシフタ４２１へ出力された“Ｈ”レベルまたは“Ｌ”レベルの信号は、それぞれ電圧ＶＤＤＨＧまたは電圧ＶＳＳのいずれかの信号レベルへレベルシフトされることになる。
【００５８】
次に第２レベルシフタ４２２について説明する。
【００５９】
図６は、第２レベルシフタ４２２の回路図である。第２レベルシフタ４２２は、Ｎ型トランジスタＴＲ−Ｎ３〜４及びＰ型トランジスタＴＲ−Ｐ５〜６を含む。第２レベルシフタ入力ＩＮ２及びＸＩＮ２には、それぞれ“Ｈ”レベルまたは“Ｌ”レベルのいずれかが互いに排他的に入力されるように設定される。例えば、第２レベルシフタ入力ＩＮ２に“Ｈ”レベルの信号が入力されると、第２レベルシフタ入力ＸＩＮ２には“Ｌ”レベルの信号が入力される。また、第２レベルシフタ出力Ｏ２及びＸＯ２は、それぞれ互いに排他的に“Ｈ”レベルまたは“Ｌ”レベルのいずれかを出力する。例えば、第２レベルシフタ出力Ｏ２から“Ｈ”レベルの信号が出力された場合、第２レベルシフタ出力ＸＯ２からは、“Ｌ”レベルの信号が出力される。
【００６０】
第２レベルシフタ４２２の第２レベルシフタ入力ＩＮ２に電圧ＶＤＤＨＧの信号が入力されると、排他的に第２レベルシフタ入力ＸＩＮ２に電圧ＶＳＳの信号が入力される。このとき、Ｐ型トランジスタＴＲ−Ｐ５はＯＦＦになり、Ｐ型トランジスタＴＲ−Ｐ６はＯＮになる。これにより、第２レベルシフタ出力Ｏ２から電圧ＶＤＤＨＧの信号が出力される。
【００６１】
また、Ｎ型トランジスタＴＲ−Ｎ３のゲートに電圧ＶＤＤＨＧの信号が入力され、Ｎ型トランジスタＴＲ−Ｎ３はＯＮになる。これにより、電圧ＶＥＥが第２レベルシフタ出力ＸＯ２から出力される。
【００６２】
一方、第２レベルシフタ入力ＸＩＮ２に電圧ＶＤＤＨＧの信号が入力され、第２レベルシフタ入力ＩＮ２に電圧ＶＳＳの信号が入力されると、Ｐ型トランジスタＴＲ−Ｐ５はＯＮになり、Ｐ型トランジスタＴＲ−Ｐ６はＯＦＦになる。これにより、第２レベルシフタ出力ＸＯ２から電圧ＶＤＤＨＧの信号が出力される。また、電圧ＶＤＤＨＧの信号がＮ型トランジスタＴＲ−Ｎ４のゲートに入力され、Ｎ型トランジスタＴＲ−Ｎ４はＯＮになる。これにより、第２レベルシフタ出力Ｏ２から、電圧ＶＥＥの信号が出力される。
【００６３】
つまり、第２レベルシフタ入力ＩＮ２又はＸＩＮ２に入力された電圧ＶＳＳの信号は、第２レベルシフタ出力Ｏ２又はＸＯ２のいずれかから、電圧ＶＥＥの信号にレベルシフトされて出力される。
【００６４】
次にドライバ４２３について説明する。
【００６５】
図７はドライバ４２３の回路図である。ドライバ４２３は、Ｎ型トランジスタＴＲ−Ｎ５及びＰ型トランジスタＴＲ−Ｐ７を含む。ドライバ入力ＤＡには、第２レベルシフタ出力Ｏ２からの信号が入力される。Ｐ型トランジスタＴＲ−Ｐ７のソース（又はドレイン）には電圧ＶＤＤＨＧが供給され、基板電位は電圧ＶＤＤＨＧに設定されている。一方、Ｎ型トランジスタＴＲ−Ｎ５のソースには電圧ＶＯＦＦが供給され、基板電位は電圧ＶＥＥに設定されている。
【００６６】
第２レベルシフタ出力Ｏ２からドライバ入力ＤＡに電圧ＶＤＤＨＧの信号が入力されると、インバータＩＮＶ１により該信号は反転され、Ｐ型トランジスタＴＲ−Ｐ７はＯＮになる。これにより、Ｐ型トランジスタＴＲ−Ｐ７のソース・ドレイン間を通って、ドライバ出力ＱＡから電圧ＶＤＤＨＧの信号が出力される。また、Ｎ型トランジスタＴＲ−Ｎ５はＯＦＦのままである。このとき、ドライバ入力ＤＡに入力された電圧ＶＤＤＨＧの信号は、インバータＩＮＶ２により信号反転され、Ｎ型トランジスタＴＲ−Ｎ５のゲートに入力される。ところが、Ｎ型トランジスタＴＲ−Ｎ５の基板電位をＶＥＥに設定してあることからＮ型トランジスタＴＲ−Ｎ５のゲート閾値が高くなっているので、確実にＮ型トランジスタＴＲ−Ｎ５をＯＦＦにできる。
【００６７】
一方、第２レベルシフタ出力Ｏ２からドライバ入力ＤＡに電圧ＶＥＥの信号が入力されると、インバータＩＮＶ２により信号は反転され、Ｎ型トランジスタＴＲ−Ｎ５はＯＮになる。これにより、Ｎ型トランジスタＴＲ−Ｎ５のソース・ドレイン間を通って、ドライバ出力ＱＡから電圧ＶＯＦＦの信号が出力される。また、Ｐ型トランジスタＴＲ−Ｐ７はＯＦＦのままである。
【００６８】
６．走査ドライバの動作
図８及び図９を参照して、走査ドライバ４００の動作を説明する。図８は走査順番レジスタ４６０に走査順番アドレスを書き込む際のタイミングチャートであり、インターレス駆動（２ライン飛ばし）を示す。
【００６９】
初期設定時（例えば電源投入時）、図３のセレクタ４５０により走査順番アドレスバス４８０が選択される。また、外部制御回路（例えばドライバコントローラ６００）から書き込みクロック信号ＲＴＶが走査順番レジスタ４６０に入力される。この書き込みクロック信号ＲＴＶの立ち上がりエッジに同期して、走査順番アドレスバス４８０から供給される走査順番アドレスが、各走査順番レジスタ４６０に順次に書き込みされる。図８によると、まず、１番目の走査順番レジスタ４６０には、書き込みクロック信号ＲＴＶの立ち上がり時に走査順番アドレスとして、（００００００００）が書き込まれる。次の書き込みクロック信号ＲＴＶの立ち上がり時に、２番目の走査順番レジスタ４６０に対して走査線アドレス（０１０１００００）が書き込まれる。同様にして、３番目の走査順番レジスタ４６０には、走査線アドレス（１０１０００００）が書き込まれ、４番目の走査順番レジスタ４６０には、走査線アドレス（０００００００１）が書き込まれる。
【００７０】
つまり、各走査線４０を駆動する順番が、対応する各走査順番レジスタ４６０のそれぞれに書き込まれていくのである。図８はインターレス駆動（２ライン飛ばし）なので、１番目の走査順番レジスタ４６０がまず選択駆動され、次には２ライン飛ばされて４番目の走査順番レジスタ４６０が選択駆動されるように、各走査順番レジスタ４６０には走査線アドレスが書き込まれる。
【００７１】
図９は、図８のように走査線アドレスが書き込まれた場合について、各走査線４０を駆動する際のタイミングチャートを示す。外部制御回路（例えばドライバコントローラ６００）から走査スタート信号ＳＴＶが表示ドライバ３００に入力される。この走査スタート信号ＳＴＶの立ち上がりエッジに同期してデータ読み出しが開始される。なお、本実施形態では、１フレーム単位で走査スタート信号ＳＴＶが立ち上がるが、Ｎフレーム（広義にはＮは１以上の整数）単位で走査スタート信号ＳＴＶが立ち上がるように供給されてもよい。
【００７２】
走査スタート信号ＳＴＶの立ち上がりに応じて、走査クロック信号ＣＰＶが外部制御回路（例えばドライバコントローラ６００）から表示ドライバ３００に供給される。この走査クロック信号ＣＰＶの立ち上がりエッジに同期して、各走査順番レジスタ４６０は、各々に格納されている走査順番アドレスを一致検出回路４１０に供給する。また、この走査クロック信号ＣＰＶの立ち上がりエッジに同期して、走査線アドレスが、走査線アドレスバス４７０から一致検出回路４１０に供給される。このとき、各一致検出回路４１０は供給された走査線アドレスと走査順番アドレスとを比較する。各一致検出回路４１０のうち、比較結果において走査線アドレスと走査順番アドレスとが一致する一致検出回路４１０と接続されている走査駆動セルは、走査線４０をＯＮ駆動する。なお、走査線アドレスは、順次にインクリメント（またはディクリメント）されながら走査線アドレスバス４７０からセレクタ４５０に供給される。図９によると、ドライバ出力Ｄ１がハイレベルに立ち上がったあと、次にドライバ出力Ｄ４がハイレベルに立ち上がる。以降、各出力は、ドライバ出力Ｄ７、Ｄ１０、Ｄ１３、Ｄ１６・・・の順に立ち上がる。つまり、図８のように各走査順番レジスタ４６０に走査順番アドレスが書き込まれた場合、図９のように走査線アドレスが順次にインクリメント（又はディクリメント）されながらセレクタ４５０に供給されることで、走査ドライバ４００はインターレス駆動（２ライン飛ばし）する。
【００７３】
一通り各走査線４０を駆動させたあとの区切りの目印は、退避アドレスを用いる。退避アドレスには、走査順番アドレスとして用いない値を用いる。例えば、８ビットのアドレス“１１１１１１１１”という、走査順番アドレスとして用いない値を退避アドレスとして走査線アドレスバス４７０内に供給することで、いずれの走査駆動セル４２０も選択駆動させないことが可能である。
【００７４】
上述の例は、インターレス駆動（２ライン飛ばし）を示しているが、本実施形態は、様々な駆動方法に容易に対応できる。所望の駆動方法に対応させるには、各走査順番レジスタ４６０に、消耗の駆動方法に対応した順番に走査順番アドレスを書き込めばよい。例えば串歯駆動にも対応できるし、通常駆動（線順次駆動）にも対応できる。
【００７５】
以上が走査線４０を駆動する際の走査ドライバ４００の動作である。
【００７６】
７．効果
通常、外部からインターフェースを介してデータを供給する際、データを供給する度に一定の電力を消費する。この一定の電力には、回路内部でデータを供給される場合に比べて、インターフェースを用いる分、余分な電力が含まれる。供給回数が増えれば、この消費電力は無視できなくなる。
【００７７】
本実施形態の表示ドライバ３００は、複数の走査順番レジスタ４６０を含む構成である。また、本実施形態では、走査線アドレスバス４７０に走査線アドレスを供給する際、走査線アドレスを順次にインクリメント（またはディクリメント）すればよい。この処理は単純なため、さほどの負荷を要求しないので、表示ドライバ３００内での処理も可能である。このため、走査線アドレスの指定及び一致検出を表示ドライバ３００内で可能なため、低消費電力で、走査線４０を選択できる。高精細なパネルを駆動する場合などでは走査線４０の本数が増大するため、１秒あたりの走査線アドレスの供給回数が増大する。このため、一回あたりの走査線アドレスの供給を低消費電力で行える本実施形態は効果的である。
【００７８】
また、上述のように外部制御装置に要求される処理が軽減されるため、携帯機器などの小型機器への搭載に対して、非常に柔軟な設計仕様を伴った表示装置の提供が可能になる。
【００７９】
また、本実施形態を用いると様々な表示パネルや走査線駆動方式に容易に対応することが可能である。
【００８０】
図１０は表示パネル２１０（以下、パネルＡと呼ぶ）を駆動する走査ドライバ４００を表す図である。図１０の走査ドライバ４００は、計２５５個の一致検出回路４１０と、計２５５個の走査駆動セル４２０と、計２５５個の走査順番レジスタ４６０を含む。各走査順番レジスタ４６０には、走査順番アドレスとして、８ビットのアドレス“００００００００”〜“１１１１１１００”の範囲が割り当てられている。図１０によると、走査順番アドレス“１１１１１１１１”が格納されている走査順番レジスタ４６０と接続している走査駆動セル４２０（図１５のＢ１）と、走査線アドレス“１１１１１１１１”が格納されている走査順番レジスタ４６０と接続している走査駆動セル４２０（図１５のＢ２）は、パネルＡに接続されていない。
【００８１】
つまり、走査ドライバ４００に備えられている走査駆動セル４２０の数よりも、パネルＡに備えられている走査線４０の本数が少ないのである。しかしながら、本実施形態は、駆動時に退避アドレスを用いているので、走査ドライバ４００の回路構成に変更を加えることなしに、パネルＡを駆動できる。走査線アドレスバス４７０は、パネルＡに接続されている最終アドレスである“１１１１１１００”を走査ドライバ４００へ供給した後に、退避アドレス（例えば“１１１１１１０１”）を走査ドライバ４００へ供給する。これにより本実施形態の走査ドライバ４００は、パネルＡを駆動できる。
【００８２】
さらに、図１１は表示パネル２２０（以下、パネルＢと呼ぶ）を駆動する走査ドライバ４００を表す図である。この場合、走査線アドレスバス４７０は、パネルＢに接続されている最終アドレスである“１１１１１１０１”を走査ドライバ４００へ供給した後に、退避アドレス（例えば“１１１１１１１０”）を走査駆動時に走査ドライバ４００へ供給する。これにより本実施形態の走査ドライバ４００は、パネルＢを駆動できる。
【００８３】
上記のように、走査線アドレスバス４７０から供給される走査線アドレスを退避アドレスに設定することで、走査ドライバ４００は、様々な表示パネルに利用できる。
【００８４】
図１２は、インターレス駆動（１ライン飛ばし）を示す。図１２の示されるように、各走査順番レジスタ４６０に走査順番アドレスが格納されると、インターレス駆動（１ライン飛ばし）が可能となる。走査線アドレスバス４７０から走査線アドレスが順次にインクリメントされながら各一致検出回路４１０に供給されると、まず、１番目の走査順番レジスタ４６０（００００００００を格納）に対応する走査線４０がドライバ出力Ｄ１によって駆動される。次に２番目の走査順番レジスタ４６０（０００００００１を格納）に対応する走査線４０がドライバ出力Ｄ３によって駆動される。以降、図１２に従って、ドライバ出力Ｄ１、Ｄ３、・・・Ｄ２３９、Ｄ２、Ｄ４、・・・Ｄ２４０の順に各走査線４０は駆動される。これにより、インターレス駆動（１ライン飛ばし）が可能となる。
【００８５】
図１３は、串歯駆動時を説明する図である。図１３の列方向Ｙに沿って、上から順次下方向まで各走査線４０をオン駆動するのが通常駆動である。これに対して、串歯駆動は、両端から同時に順次中心に向かって、各走査線４０をオン駆動する。つまり、列方向Ｙで最上位の走査線４０をオン駆動し、さらに列方向Ｙで最下位の走査線４０をオン駆動する。その後、中心に向かって順次両側から各走査線４０をオン駆動するのである。または、列方向Ｙに沿って、中心から両端に向かって各走査線４０をオン駆動する場合も串歯駆動方法である。
【００８６】
本実施形態では、駆動したい走査線４０の順番に従って、各走査順番レジスタ４６０に走査順番アドレスを格納すればよいので、串歯駆動にも対応できる。例えば、上下から中心に向かって走査していく串歯駆動の場合を図１４に示す。
【００８７】
図１４の各走査順番レジスタ４６０には走査順番アドレスが上から順に（００００００００）、（００００００１０）、（０００００１００）・・・（０００００１０１）、（００００００１１）、（０００００００１）というように格納されている。これに対して、走査線アドレスバス４７０より走査線アドレスが順次にインクリメントされながら走査ドライバ４０００へ供給されることで、串歯駆動が可能となる。
【００８８】
従来では、インターレス駆動や串歯駆動のためのロジック回路を走査ドライバ４００に別途用意する必要があった。さらに、通常駆動、インターレス駆動串歯駆動のすべてに対応するには、複雑なロジック回路を形成する必要があった。
【００８９】
本実施形態では、そういった複雑な回路を用いずに様々な駆動方法に対応できるので、製造コスト削減、汎用性の拡大が可能である。
【００９０】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。例えば一致検出回路の構成は、図４の構成に限定されず、図４と論理的に等価な回路構成を採用できる。また走査駆動セルの構成も図５〜図７で説明した構成に限定されず、例えばレベルシフタの数を一つにしてもよい。
【００９１】
また本実施形態では、アクティブマトリクス型液晶装置への本発明の適用例を説明したが、本発明は、単純マトリクス型液晶装置などにも適用できる。また液晶装置以外の電気光学装置（例えば有機ＥＬ装置）にも適用できる。
【００９２】
また、明細書や図面中の記載において広義又は同義な用語（電気光学装置、スイッチング素子、Ｎ個の入力、Ｎ本等）として引用された用語（液晶装置、ＴＦＴ、入力Ｉ０〜Ｉ１５、８本等）は、明細書や図面中の他の記載においても広義又は同義な用語に置き換えることができる。
【図面の簡単な説明】
【００９３】
【図１】本発明の一実施形態に係る全体図。
【図２】本発明に係る走査ドライバのブロック図。
【図３】本発明の一実施形態に係る走査ドライバの詳細図。
【図４】本発明に係る一致検出回路の一例図。
【図５】走査駆動セル内の第1レベルシフタの回路図。
【図６】走査駆動セル内の第2レベルシフタの回路図
【図７】走査駆動セル内のドライバーの回路図。
【図８】走査順番レジスタに走査順番アドレスを書き込む際のタイミングチャート。
【図９】走査線を駆動する際のタイミングチャート
【図１０】一致検出回路と走査駆動セルとパネルＡとの接続関係図。
【図１１】一致検出回路と走査駆動セルとパネルＢとの接続関係図。
【図１２】インターレス駆動（１ライン飛ばし）を表す図。
【図１３】串歯駆動を表す図。
【図１４】串歯駆動を表すその他の図。
【符号の説明】
【００９４】
４０  走査線、５０  データ線、１００  液晶装置（電気光学装置）、
２００  表示パネル（光学パネル）、４００  走査ドライバ、
４１０  一致検出回路、４１１  論理回路、４２０  走査駆動セル、
４２１  第1レベルシフタ、４２２  第2レベルシフタ、４２３  ドライバ、
４５０  セレクタ、４６０  走査順番レジスタ４６０、４７０  走査線アドレスバス、
４８０  走査順番アドレスバス、５００  データドライバ、
６００  ドライバコントローラ、７００  電源回路、ＲＴＶ  書き込みクロック信号
【図１】
2005115272.tif 000003
【図２】
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【図３】
2005115272.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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