(57)【要約】【課題】性能を損なうことなく小型化するのに好適な半導体リレー装置を提供すること。【解決手段】側面が変曲点を有する曲線を含んだ斜面にて構成されている略平行に並んだ２つの凸部１を有するシリコン基板２の上にＬＥＤ３、光起電力ＩＣ４、ＭＯＳ−ＦＥＴ５と３つのチップが搭載されている。ＬＥＤ３は２つの凸部１の間に配置されたＬＥＤ接続電極１０の上にマウントされ、凸部１の間に配置されたもう一つのＬＥＤ接続電極１０と金ワイヤ１１で接続されている。光起電力ＩＣ４は凸部上面にＬＥＤ３と対向するように配置され、金バンプ１２を介して接続されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
一方の面に少なくとも２つの凸部を有し、前記各凸部の凸端部に形成された少なくとも１つ以上の第１の電極と前記面上に形成された電極とが前記凸部の側面に形成される部分を含む配線にて電気的に接続され、かつ前記面上に形成された電極と他方の面に形成された第２の電極とが貫通電極にて電気的に接続されている基板と、
前記凸部間に配置される発光素子と、
前記発光素子に対して受光部を対向させて配置され、前記凸端部に電極が接続されるようボンディングされる受光素子と、
前記基板にボンディングされる出力素子と、
前記発光素子と前記受光素子との間に充填され、前記発光素子から出射する光を透過させる透光性樹脂と、
前記透光性樹脂、前記発光素子、及び前記受光素子を覆う遮光樹脂と、
を具備することを特徴とする半導体リレー装置。
【請求項２】
前記基板の凸部の側面のうち、少なくとも１面以上が前記基板の他の部分がなす面に対して斜面となっており、且つ、前記斜面の少なくとも１面以上に前記配線がなされていることを特徴とする請求項１の半導体リレー装置。
【請求項３】
前記凸部の側面がなす斜面の、前記凸端部付近及び基板の一方の面付近における傾斜角が前記斜面の中程の傾斜角よりも緩くなっていることを特徴とする請求項２の半導体リレー装置。
【請求項４】
前記凸部の側面がなす斜面は、変曲点を有する曲線を断面に持つ曲面により形成されていることを特徴とする請求項２の半導体リレー装置。
【請求項５】
前記第２の電極は、前記基板の他方の面に形成された長方形の溝に形成されていることを特徴とする請求項１の半導体リレー装置。
【請求項６】
前記基板は主にシリコンあるいはシリコン化合物で形成されており、前記基板の配線部分は絶縁層上に形成されており、前記貫通電極が絶縁層で覆われていることを特徴とする請求項１の半導体リレー装置。
【請求項７】
表面に凸部を有する配線基板の製造方法において、
ウエハの裏面に未貫通穴を設ける工程と、
前記ウエハの裏面および前記未貫通穴へ第１の絶縁層を形成する工程と、
前記未貫通穴へ導電体を充填する工程と、
前記ウエハの表面をエッチングにより加工して２つの凸部を設ける工程と、
前記未貫通穴の底面を前記ウエハ表面から加工して貫通させる工程と、
前記ウエハの表面に第２の絶縁層を形成する工程と、
前記第２の絶縁層の前記貫通穴部分を開口する工程と、
前記ウエハの表面へ電極パッド及びこれらを結ぶ導電パターンを形成する工程と、
を具備することを特徴とする配線基板の製造方法。
【請求項８】
前記未貫通穴へ充填する導電体として、直径２０ｎｍ以下の金属粒子を含むペーストを硬化させたものを用いることを特徴とする請求項７記載の配線基板の製造方法。
【請求項９】
前記ウエハの表面への導電パターン形成を直径２０ｎｍ以下の金属粒子を含むペーストの塗布により行うことを特徴とする請求項７記載の配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体リレー装置を小型化する際に好適な半導体リレー装置およびその配線基板の製造方法に関する。
【背景技術】
【０００２】
近年、半導体テスターなどの計測器では、信頼性の向上や小型化を目的として、従来の有接点リレーの代わりに半導体リレー装置などの無接点リレーを用いる場合が増加している。
【０００３】
半導体リレー装置の動作原理を図４を用いて説明する。Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ（以下ＬＥＤ）５５と光起電力ＩＣ５６とが対向して配置され、光起電力ＩＣ５６とＭｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ（以下ＭＯＳ−ＦＥＴ）５７とが接続されている。ＬＥＤ５５からの光は光起電力ＩＣ５６で光電変換される。ここで発生した電圧でＭＯＳ−ＦＥＴ５７を駆動し、ＭＯＳ−ＦＥＴ５７中で、図４中のＡとＢの間を流れる電流のＮＯ／ＯＦＦを行う。ＬＥＤ５５からの光を光起電力ＩＣ５６表面のフォトダイオードアレイ全体に当てるため、ＬＥＤ５５と光起電力ＩＣ５６はある程度離しておく必要がある。
【０００４】
半導体テスターでは、機器内に数千個のリレーを用い、かつ、そのリレーを搭載する基
板は非常に高価である。半導体リレー装置を小型化することにより、半導体テスターの小
型化とテスターに搭載する基板の価格の低減とを実現できる。それ故、半導体リレー装置
の小型化が市場から要望されている。
【０００５】
このような市場背景から、様々な半導体リレー装置が発明されている。１つの半導体リレー装置を図５を用いて説明する。この半導体リレー装置は配線基板３７を有する。配線基板３７は、その略中央に設けられた凹部３６と、図示しない配線パターンとを有する。凹部３６底面に発光素子であるＬＥＤ３８がマウントされ、金属ワイヤ３９によりＬＥＤ表電極と図示しない基板電極とが接続されている。そして凹部３６の開口部を覆い、かつＬＥＤ３８と対向するように受光素子である光起電力ＩＣ４０が配置され、バンプ４１を介して配線基板３７ヘフリップチップボンディングされている。
【０００６】
配線基板３７の光起電力ＩＣ４０が実装された面と同一面上には、出力素子であるＭＯＳ−ＦＥＴ４２がバンプ４３を介してフリップチップボンディングされている。光起電力ＩＣ４０とＭＯＳ−ＦＥＴ４２とは、配線基板３７上の図示しない配線パターンにより電気的に接続されている。ＬＥＤ３８と光起電力ＩＣ４０の間には透光樹脂４４が充填され、光起電力ＩＣ４０とＭＯＳ−ＦＥＴ４２の配線基板３７側の部分は、それぞれ遮光樹脂４５により封止されている。
【０００７】
この半導体リレー装置においては、光起電力ＩＣ４０とＭＯＳ−ＦＥＴ４２とを配線基板３７に対してフリップチップボンディングで実装することにより、従来のワイヤボンディングで実装した場合と比較して、パッケージサイズを小型化することができる。なお、この半導体リレー装置に用いるＭＯＳ−ＦＥＴ４２には、ゲート電極、ソース電極、ドレイン電極がチップの同一面上に存在するＬａｔｅｒａｌ  Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｉｏｎ  ＭＯＳ−ＦＥＴ（以下ラテラルＭＯＳ−ＦＥＴ）を用いる必要がある（例えば、特許文献１参照。）。
【０００８】
ドレイン電極がチップ裏面に設けてある通常のＭＯＳ−ＦＥＴの場合、図６に示すように基板にＬＥＤを搭載する穴４６と、ＭＯＳ−ＦＥＴを搭載する２つの穴４７、４８を設け、実装する。この場合には、ＭＯＳ−ＦＥＴをワイヤボンディングで実装している。そうすると、チップを収めるスペースと、ワイヤボンディング用のキャピラリが入るスペースとを設ける必要があり、パッケージサイズは格段に大きくなってしまう。
【０００９】
また、従来のシリコン基板の製造方法例について図７を用いて説明する。まずシリコンウエハ４９の表面側から穴５０を設ける（図７（ａ））。次に、熱酸化処理により基板表面へ絶縁膜となる酸化シリコン層５１を形成する（図７（ｂ））。そして、穴５０中および基板表面ヘチタン膜などの密着層５２をスパッタリングで形成し、さらにめっき処理により穴５０を銅５３で充填する（図７（ｃ））。そして、基板の両面を機械研磨し、穴を貫通させる（図７（ｄ））。基板の表裏面へＣｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）にて絶縁膜５４を形成し（図７（ｅ））、必要部分をＲｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ（ＲＩＥ）で開口する（図７（ｆ））。その後、必要に応じて基板表面へ配線を形成する。
【特許文献１】特開平１１−１６３７０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述した従来の半導体リレー装置では、以下に述べる問題点があった。
【００１１】
図５で紹介した半導体リレー装置では、基板底面に配されている外部接続端子とＭＯＳ−ＦＥＴ端子の接続経路が長くなり、十分な高周波信号の通過特性が得られない。
【００１２】
図６に示されたような基板では、ワイヤの引き回しにより半導体リレー装置が非常に大きくなったり、外部接続端子とＭＯＳ−ＦＥＴ端子の接続経路が長くなったりする。
【００１３】
また、このような形状の小型半導体リレー装置用基板を従来のセラミック基板や樹脂基板を用いて製造することは、電極位置制度や平坦度の点から難しい。寸法精度の高いシリコン基板を選択した場合、表面に大きな凸部を設け、かつ貫通電極で表裏面電極を接続する基板の製造が困難である。例えば、従来方法では凸部形成も貫通電極形成もシリコンウエハの表面側から行うが、貫通電極を裏面へ露出させる研磨工程において、ウエハを保持することが困難である。
【００１４】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、性能を損なうことなく小型化するのに好適な半導体リレー装置の構造および基板の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
前記課題を解決するため、本発明は、一方の面に少なくとも２つの凸部があり、前記角凸部の凸端部に形成された少なくとも１つ以上の第１の電極と前記面上に形成された電極とが前記凸部の側面に形成される部分を含む配線にて電気的に接続され、かつ前記面に形成された電極と他方の面に形成された第２の電極とが貫通電極にて電気的に接続されている基板と、前記凸部間に配置された発光素子と、前記発光素子に対して受光部を対向させて配置され、前記凸端部に電極が接続されるようボンディングされる受光素子と、前記基板にボンディングされる出力素子と、前記発光素子と前記受光素子との間に充填され、前記発光素子から出射される光を透過させる透光性樹脂と、前記透光性樹脂、前記発光素子、及び前記受光素子を覆う遮光樹脂とを具備している。
【００１６】
このとき、基板の凸部の側面のうち、少なくとも１面以上が前記基板の他の部分がなす面に対して斜面となっており、且つ、前記傾斜面のうち、少なくとも１面以上に前記配線がなされていることが好ましい。
【００１７】
また、前記凸部の側面がなす斜面の、前記凸端部付近および基板の一方の面付近における傾斜角が前記斜面の中程の傾斜角よりも緩くなっていることが好ましい。
【００１８】
また、前記凸部の側面がなす斜面は、変曲点を有する曲線を断面に持つ曲面により形成されていることが好ましい。
【００１９】
また、前記第２の電極が前記基板の他方の面に形成された長方形の溝に形成されていることが好ましい。
【００２０】
また、前記基板が主にシリコンあるいはシリコン化合物で形成されており、前記基板の配線部分が絶縁層上に形成されており、前記貫通電極が絶縁層で覆われていることが好ましい。
【００２１】
また、本発明は、表面に凸部を有する配線基板の製造方法において、ウエハの裏面に未貫通穴を設ける工程と、ウエハ裏面および未貫通穴へ絶縁層を形成する工程と、未貫通穴へ導電体を充填する工程と、ウエハ表面をエッチングにより加工し２つの凸部を設ける工程と、裏面からの未貫通穴の底面を基板表面から加工し露出させる工程と、ウエハ表面に絶縁層を形成する工程と、ウエハ表面側の絶縁層の貫通穴部分を開口する工程と、ウエハ表面へ電極パッドおよびそれらを結ぶ導電パターンを形成する工程とを具備している。
【００２２】
このとき、未貫通穴へ充填する導電体として、直径２０ｎｍ以下の金属粒子を含むペーストを硬化させたものを用いることも可能である。
【００２３】
また、ウエハ表面の導電パターン形成を直径２０ｎｍ以下の金属粒子を含むペーストの塗布により行うことも可能である。
【００２４】
このような構造および製造方法によれば、半導体リレー装置を生産性や品質を低下させ
ることなく飛躍的に小型化することを可能とする。
【発明の効果】
【００２５】
本発明によれば、性能を損なうことなく半導体リレー装置の構造を小型化することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の一実施の形態について、図１および図２を参照にしながら説明する。
【００２７】
図１は本発明の第一の実施の形態に係る半導体リレー装置の断面構造を示す図である。半導体リレー装置の外形は２．０×２．０×１．２（ｍｍ３）である。略平行に並んだ２つの凸部１を有するシリコン基板２（基板）の上にＬＥＤ３（発光素子）、光起電力ＩＣ４（受光素子）、及びＭＯＳ−ＦＥＴ５（出力素子）が搭載されている。すなわち３つのチップが搭載されている。
【００２８】
ＬＥＤ３のサイズは０．２×０．２×０．２（ｍｍ３）である。光起電力ＩＣ４及びＭＯＳ−ＦＥＴ５の外形サイズは同一で、０．６×１．２×０．２（ｍｍ３）である。シリコン基板２の凸部１とベース板６とは単一のブロックより成っている。
【００２９】
ベース板６のサイズは２．０×２．０×０．２（ｍｍ３）で、凸部１のサイズは０．３５×０．９５×０．４５（ｍｍ３）である。それぞれの凸部１は、その側面の一つに傾斜面７（側面）を有している。傾斜面７の傾斜角度は約４５°である。
【００３０】
傾斜面７上には配線８（配線）が施されている。なお、傾斜面７と平坦面の境界で配線８が切断されないように、変曲点を持つ曲線を含む曲面で前記側面を形成している。これにより、凸部１の凸端となる傾斜面７の上端、及び凸部１の基端部となる傾斜面７の下端が、それぞれシリコン基板２の凸部１以外の平面部がなす面に対してやや緩い傾斜角で連結されるようにしている。
【００３１】
シリコン基板２の表面側にある電極と裏面電極１７（電極）とは貫通電極１６（貫通電極）で接続されている。この裏面電極１７は外部接続端子となる。ＬＥＤ３は２つの凸部１の間に配置されたＬＥＤ搭載電極９（電極）の上にマウントされ、凸部１の間に配置されたもう一つのＬＥＤ接続電極１０と金ワイヤ１１で接続されている。光起電力ＩＣ４は凸部上面１５にＬＥＤ３と対向するように配置され、金バンプ１２を介して接続されている。光起電力ＩＣ４にはフォトダイオードアレイとＭＯＳ−ＦＥＴ駆動回路がその表層に形成されている。
【００３２】
ＭＯＳ−ＦＥＴ５は２つの凸部１の開口方向に光起電力ＩＣ４と略平行に配置され、光起電力ＩＣ４同様、金バンプを介して基板電極と接続されている。ＬＥＤ３と光起電力ＩＣ４の間には略透明なシリコーンゴム１３（透光性樹脂）が注入されており、ベース板６の上面側は全体が黒色のエポキシ樹脂１４（エポキシ樹脂）で覆われている。
【００３３】
図２にパッケージ上方から見た、シリコン基板２とチップの位置関係を示す。電極は凸部上面１５に４つ、ベース板６に６つ設けてある。４つの凸部上面電極の中で２つはベース板６の電極に接続されている。また、６つのベース電極の中で４つは基板を貫通する貫通電極１６により４つの裏面電極１７へそれぞれ接続されている。電極はチタン／銅／ニッケル／金の４層構成である。今回用いたＭＯＳ−ＦＥＴ５は２つのドレイン電極１８（電極）、ソース電極１９（電極）、ゲート電極２０（電極）をチップ表面側に有するラテラル型ＭＯＳ−ＦＥＴである。ドレイン電極１８は貫通電極１６により裏面電極１７と接続される。ソース電極１９は光起電力ＩＣ４のカソード電極２１（第１の電極）と接続されている。ゲート電極２０は光起電力ＩＣ４のアノード電極２２（第２の電極）と接続される。光起電力ＩＣ４の電極はカソード電極２１とアノード電極２２の２つであり、残り２つの電極はチップと基板の接合強度を高くするためのダミー電極である。
【００３４】
この半導体リレー装置は以下に述べるように動作する。入力側の信号電流がＬＥＤ３に流れ、ＬＥＤ３が発光する。ＬＥＤ３からの光を光起電力ＩＣ４のフォトダイオードアレイが受け、発生した電圧をＭＯＳ−ＦＥＴ５のゲート電極２０へ印加する。この電圧の印加により、ＭＯＳ−ＦＥＴ５の２つのドレイン電極１８間に流れる電流をＯＮ／ＯＦＦする。
【００３５】
図３に本発明の半導体リレー装置の製造工程を示す。基板製造には厚さ０．６５ｍｍ、径１５０ｍｍのシリコンウエハ２３を用い、１シリコンウエハあたり約３０００個の基板を作製した。なお、図２においては、このうち１つのリレー装置に対応する部分のみを抜き出して記載している。
【００３６】
まずシリコンウエハ２３の裏面２４に、深さが２００μｍで径がφ１００μｍの穴２５（未貫通穴）と、深さが２００μｍで径がφ２００μｍの穴２６（未貫通穴）とをＲＩＥにより設けた（図３（ａ））。このＲＩＥにはＢｏｓｃｈプロセスと呼称される、側壁にＣＦ堆積膜を設けて保護しながらシリコンをエッチングする方法を用いた。
【００３７】
次に穴２５、２６を含む裏面全体に熱酸化膜２７（第１の絶縁層）を約１μｍの厚さに形成した（図３（ｂ））。そして裏面全体にスパッタリングによりチタンを１００ｎｍの厚さで成膜し、その上に銅を３００ｎｍの厚さで成膜した。すなわち、裏面全体にチタン及び銅からなる４００ｎｍの厚さの金属膜２８を形成した（図３（ｃ））。次に電気めっきにより穴２５、２６へ銅２９（導電体）を充填するとともに、裏面全体に銅を１０μｍの厚さで成膜した（図３（ｄ））。ウェットエッチングにより穴２５、２６及び裏面電極以外の不要部分を除去し、裏面電極１７を形成した（図３（ｅ））。
【００３８】
一方の面である裏面からのプロセス（図３（ａ）〜（ｅ））を完了後、他方の面となるシリコンウエハ２３の表面側よりＲＩＥで２つの凸部１が残るようシリコンを加工した（図３（ｆ））。加工した表面にはＰｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（Ｐ−ＣＶＤ）を用い酸化シリコン膜３１（第２の絶縁層）を約１μｍの厚さに形成した（図３（ｇ））。
【００３９】
次に穴２５、３６に対応した部分３２を表面側からＲＩＥを用いて開口した（図３（ｈ））。なお、この穴２５、３６に対応した部分３２は、前記貫通電極１６となる部分である。次に表面全体ヘスパッタリングによりチタンを１０ｎｍの厚さで成膜し、その上に銅を３００ｎｍの厚さで成膜した。すなわち、表面全体にチタン及び銅からなる３１０ｎｍの厚さの金属膜３３を形成した。そして金属膜３３の不要部分をウエットエッチングで除去した（図３（ｉ））。なお、このときのエッチングにおいて、レジスト塗布はスプレーコーティングにより行っている。
【００４０】
そしてシリコンウエハの表裏面へ厚さ１μｍのニッケルめっき膜３４と、厚さ０．２μｍの金めっき膜３５を形成した（図３（ｊ））。なお、ニッケル、金いずれも無電解めっきで実施した。これにより、シリコンウエハの表面には、図１と図２に示す配線８、ＬＥＤ搭載電極９、ＬＥＤ接続電極１０、ドレイン電極１８、ソース電極１９、ゲート電極２０、カソード電極２１、及びアノード電極２２が形成される。
【００４１】
シリコン基板２の２つの凸部１の間のＬＥＤ搭載電極９へ銀ペーストを塗布し、その上にＬＥＤ３をマウントした。このＬＥＤ３はチップの上下面に電極があるタイプのものである。マウント後に１５０℃で５分間加熱し、銀ペーストを硬化させた。そしてＬＥＤ３上面の電極と２つの凸部１の間にあるＬＥＤ接続電極１０をワイヤボンディングにより接続した。
【００４２】
通常ワイヤボンディングでは、チップ電極から基板電極ヘワイヤを結線する。しかし、
この方法では、金ワイヤと光起電力ＩＣとの距離が短くなりリレー特性が劣化する。そのため、ＬＥＤ３の上面電極へ金ボールバンプを形成し、基板電極からチップ電極ヘワイヤ結線した。ＬＥＤ３上面電極ヘバンプを形成するのは、電極のクラックを防止するためである。使用した金ワイヤの径はφ２８μｍで、ワイヤ先端にはφ７５μｍの金ボールを形成した。ボンディング温度は２００℃とした。
【００４３】
次に、予め電極に金ボールバンプを形成した光起電力ＩＣを図示しないボンディングツールで６Ｎの荷重で加圧し、超音波振動を２００ｍｓ印加して接合した。超音波の振幅は約１．５μｍである。ボンディング温度はワイヤボンディングと同じ２００℃とした。この条件において、バンプ当り約６Ｎせん断強度が得られている。続いて、予め電極に金ボールバンプを形成したＭＯＳ−ＦＥＴを同様にフリップチップボンディングした（図３（ｋ））。
【００４４】
ＬＥＤ３から出射される光の光路を確保するため、ＬＥＤ３と光起電力ＩＣ４の間にシリコーンゴム１３を図示しないディスペンサーにより注入し、硬化させた（図３（ｌ））。そして、基板上面の全面に黒色のエポキシ樹脂１４を塗布して硬化させ、ダイヤモンドブレードを用いて個別のパッケージに切り分けた（図３（ｍ））。
【００４５】
以上、本発明の一実施の形態について述べたが、本発明はこれ以外にも種々変形可能で
ある。以下、それについて述べる。本実施の形態においては、ＬＥＤ３はワイヤボンディングで金ワイヤ１１により電気的に接続されていたが、例えばチップのある一平面にのみ電極の備わる発光素子であればフリップチップボンディングで実装しても構わない。
【００４６】
また、光起電力ＩＣおよびＭＯＳ−ＦＥＴの実装では、チップの電極にバンプを形成してから基板ヘフリップチップボンディングしているが、バンプの形成を基板側にしても構わない。
【００４７】
また、フリップチップボンディングについて金ボールバンプを用いた超音波併用熱圧着
で行っているが、はんだ付けや導電樹脂を用いた接合などでも同様の効果が得られる。ＬＥＤ３と光起電力ＩＣ４との間にシリコーンゴム１３を充填しているが、このシリコーンゴム１３を光起電力ＩＣ４の背面にまで回りこませる場合もある。
【００４８】
また、基板については、ＬＥＤ３と光起電力ＩＣ４との間隔をひろげるため、基板２３のＬＥＤ３が搭載される部分をさらに他方の表面側に向けて掘り込む場合もある。
【００４９】
また、裏面全体にチタン及び銅からなる金属膜２８を形成した後、穴２５、２６への銅２９の充填と、裏面全体への銅の成膜とを行ってから、ウェットエッチングにより穴２５、２６及び裏面電極１７以外の不要部分を除去している。しかしながら、チタン及び銅からなる金属膜２８を形成した後、ウェットエッチングにより穴２５、２６及び裏面電極以外の不要部分を除去してから、電気めっきにより穴２５、２６への銅２９の充填を行ってもよい。
【００５０】
また、前記工程は順序を換えることも可能である。例えば、最初にシリコンウエハ２３の表面側に凸部１を形成してもよい。
【００５１】
本発明は、前記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、前記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００５２】
【図１】本発明の第一の実施の形態に係る半導体リレー装置の断面構造を示す図。
【図２】本発明の第一の実施の形態に係る半導体リレー装置の基板電極配置とチップ位置の関係を示した図。
【図３】本発明の第一の実施の形態に係る半導体リレー装置の製造工程を示す図。
【図４】半導体リレー装置の動作原理を示す図。
【図５】従来の半導体リレー装置の構造の第一例を示す図。
【図６】従来の半導体リレー装置の構造の第二例を示す図。
【図７】従来のシリコン基板の製造工程を示す図。
【符号の説明】
【００５３】
１…凸部、２…シリコン基板（基板）、３…ＬＥＣ（発光素子）、４…光起電力ＩＣ（受光素子）、５…ＭＯＳ−ＦＥＴ（出力素子）、７…傾斜面（側面）、８…配線、９…ＬＥＤ搭載電極（電極）、１０…ＬＥＤ接続電極（電極）、１３…シリコーンゴム（透光性樹脂）、１４…エポキシ樹脂（遮光性樹脂）、１６…貫通電極、１７…裏面電極、１８…ドレイン電極（電極）、１９…ソース電極（電極）、２０…ゲート電極（電極）、２１…カソード電極（電極）、２２…アノード電極（電極）、２３…シリコンウエハ（ウエハ）、２５…穴（未貫通穴）、２６…穴（未貫通穴）、２７…熱酸化膜（第１の絶縁層）、２９…銅（導電体）、３１…酸化シリコン膜（第２の絶縁膜）。
【図１】
2005269627.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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