(57)【要約】【課題】オプトエレクトロニクス装置の大型化、高速化あるいは高機能化に対応する。【解決手段】上記の課題を達成するために、本発明では、少なくとも一部の信号として光信号を用いる。具体的には、本発明に係るオプトエレクトロニクス装置は、光源と、導波管と、第1の信号線とから成り、前記導波管及び前記第1の信号線との交点にセルが形成され、該セルは、光活性化スイッチ及び出力装置とから成る事を特徴とする。該オプトエレクトロニクス装置は、前記出力装置が記憶部である該オプトエレクトロニクスメモリであっても良い。又、前記オプトエレクトロニクス装置は、前記出力装置が発光装置又は液晶装置であっても良い。【選択図】  図３
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【特許請求の範囲】
【請求項１】
光源と、導波管と、第1の信号線とから成り、前記導波管と前記第1の信号線との交点にセルが形成され、該セルは、光活性化スイッチ及び出力装置とから成る事を特徴とするオプトエレクトロニクス装置。
【請求項２】
行デコーダと、光源バイアス回路と、列デコーダとを更に備えることを特徴とする請求項１に記載のオプトエレクトロニクス装置。
【請求項３】
前記出力装置は、記憶部であり、前記オプトエレクトロニクス装置はオプトエレクトロニクスメモリ装置であることを特徴とする請求項１又は請求項２に記載のオプトエレクトロニクス装置。
【請求項４】
センスアンプを更に備えることを特徴とする請求項３に記載のオプトエレクトロニクス装置。
【請求項５】
前記記憶部がキャパシタであることを特徴とする請求項４に記載のオプトエレクトロニクス装置。
【請求項６】
前記記憶部が静的ランダムアクセスメモリキャパシタであることを特徴とする請求項４に記載のオプトエレクトロニクス装置。
【請求項７】
前記記憶部が動的ランダムアクセスメモリセルであることを特徴とする請求項４に記載のオプトエレクトロニクス装置。
【請求項８】
前記記憶部が強誘電体キャパシタであることを特徴とする請求項４に記載のオプトエレクトロニクス装置。
【請求項９】
第2の信号線を更に備えることを特徴とする請求項８に記載のオプトエレクトロニクス装置。
【請求項１０】
前記光活性化スイッチの第1の電極は前記第１の信号線に接続され、前記光活性化スイッチの第２の電極は前記強誘電体キャパシタの第1の電極に接続され、前記強誘電体キャパシタの第２の電極は前記第２の信号線に接続されていることを特徴とする請求項９に記載のオプトエレクトロニクス装置。
【請求項１１】
前記第１の信号線の電圧をVBL、前記第２の信号線の電圧をVSL、前記強誘電体キャパシタの抗電圧をVｃとした時に、前記セルにデジタルの“１”を書き込むために下記式１を満足しなければならないことを特徴とする請求項１０に記載のオプトエレクトロニクス装置。
VBL-VSL＞Vｃ            式１
【請求項１２】
VBLがハイレベルに設定され、且つVSLがローレベルに設定され、その結果、前記光活性化スイッチがオンした時に、VBLが前記強誘電体キャパシタの前記第１の電極に送られることを特徴とする請求項１１に記載のオプトエレクトロニクス装置。
【請求項１３】
前記第１の信号線の電圧をVBL、前記第２の信号線の電圧をVSL、前記強誘電体キャパシタの抗電圧をVｃとした時に、前記セルにデジタルの“０”を書き込むために下記式２を満足しなければならないことを特徴とする請求項１０に記載のオプトエレクトロニクス装置。
VSL-VBL＞Vｃ            式２
【請求項１４】
VBLがローレベルに設定され、且つVSLがハイレベルに設定され、その結果、前記光活性化スイッチがオンした時に、VBLが前記強誘電体キャパシタの前記第１の電極に送られることを特徴とする請求項１３に記載のオプトエレクトロニクス装置。
【請求項１５】
前記セルからデジタルの“１”又はデジタルの“０”を読み出すために、VBLがローレベルに設定され、且つ小さな励起信号ΔVが前記第２の信号線に印加されることを特徴とする請求項１０乃至１４のいずれか一つに記載のオプトエレクトロニクス装置。
【請求項１６】
前記センスアンプが、前記第１の信号線で、デジタルの“１”が前記セルに記憶されていることを示す電圧変化ΔV1を検出し、デジタルの“０”が前記セルに記憶されていることを示し、該電圧変化ΔV1とは異なる電圧変化ΔV0を前記第１の信号線で検出することを特徴とする請求項１５に記載のオプトエレクトロニクス装置。
【請求項１７】
ΔV0＞ΔV1であることを特徴とする請求項１６に記載のオプトエレクトロニクス装置。
【請求項１８】
前記光活性化スイッチが光活性化トランジスタであることを特徴とする請求項３乃至１７のいずれか一つに記載のオプトエレクトロニクス装置。
【請求項１９】
前記強誘電体キャパシタの前記第１の電極に於ける電圧をVF、前記第２の信号線の電圧をVBL、前記第１の信号線の電圧をVSL、前記強誘電体キャパシタの抗電圧をVｃとした時に、前記セルにデジタルの“１”を書き込むために下記式３及び４を満足しなければならないことを特徴とする請求項１０に記載のオプトエレクトロニクス装置。
VF-VBL＞Vｃ            式３
VF＜VSL                式４
【請求項２０】
VF及びVBLがローレベルに設定され、且つVSLがハイレベルに設定され、その結果、前記光活性化スイッチが光を検知した時に、前記光活性化スイッチは前記強誘電体キャパシタの両端に電圧を発生させることを特徴とする請求項１９に記載のオプトエレクトロニクス装置。
【請求項２１】
前記強誘電体キャパシタの前記第１の電極の電圧をVF、前記第２の信号線の電圧をVBL、前記第１の信号線の電圧をVSL、前記強誘電体キャパシタの抗電圧をVｃとした時に、前記セルにデジタルの“０”を書き込むために下記式４及び５を満足しなければならないことを特徴とする請求項１０に記載のオプトエレクトロニクス装置。
VF＜VSL                式４
VBL-VF＞Vｃ            式５
【請求項２２】
VF及びVBLがローレベルに設定され、且つVSLがハイレベルに設定され、その結果、前記光活性化スイッチが光を検知した時に、前記光活性化スイッチは前記強誘電体キャパシタの両端に電圧を発生し、VFは最小論理レベルのちょうど上に制御され、VBLがハイレベルに切り替えられることを特徴とする請求項２１に記載のオプトエレクトロニクス装置。
【請求項２３】
メモリセルからデジタルの“１”又はデジタルの“０”を読み出すために、VF及びVBLがローレベルに設定され、且つVSLがハイレベルに設定され、その結果、前記光活性化スイッチがオンの時、小さな励起信号ΔVFが前記強誘電体キャパシタの前記第１の電極に印加され、その結果、前記第２の信号線に電圧変化ΔVを生じることを特徴とする請求項１０並びに請求項１９及び２０のいずれか一つに記載のオプトエレクトロニクス装置。
【請求項２４】
前記センスアンプが、前記第２の信号線で、デジタルの“１”が前記セルに記憶されていることを示す電圧変化ΔV1を検出し、デジタルの“０”が前記セルに記憶されていることを示し、該電圧変化ΔV1とは異なる電圧変化ΔV0を前記第２の信号線で検出することを特徴とする請求項２３に記載のオプトエレクトロニクス装置。
【請求項２５】
ΔV0＞ΔV1であることを特徴とする請求項２４に記載のオプトエレクトロニクス装置。
【請求項２６】
前記光活性化スイッチがフォトダイオードであることを特徴とする請求項３乃至１０及び請求項１９乃至２５のいずれか一つに記載のオプトエレクトロニクス装置。
【請求項２７】
前記第２の信号線は、前記第１の信号線に直交していることを特徴とする請求項９乃至２６のいずれか一つに記載のオプトエレクトロニクス装置。
【請求項２８】
前記第２の信号線は、前記第１の信号線に平行であることを特徴とする請求項９乃至２６のいずれか一つに記載のオプトエレクトロニクス装置。
【請求項２９】
前記出力装置は発光装置であり、前記オプトエレクトロニクス装置は表示装置であることを特徴とする請求項１又は２に記載のオプトエレクトロニクス装置。
【請求項３０】
前記発光装置は、発光ダイオードであることを特徴とする請求項２９に記載のオプトエレクトロニクス装置。
【請求項３１】
前記発光装置は、有機発光ダイオードであることを特徴とする請求項２９に記載のオプトエレクトロニクス装置。
【請求項３２】
前記出力装置は液晶装置であり、前記オプトエレクトロニクス装置は表示装置であることを特徴とする請求項１又は２に記載のオプトエレクトロニクス装置。
【請求項３３】
前記光源は発光装置の配列であることを特徴とする請求項１乃至３２のいずれか一つに記載のオプトエレクトロニクス装置。
【請求項３４】
複数の導波管と複数の第1の信号線とを更に備えることを特徴とする請求項１乃至３３のいずれか一つに記載のオプトエレクトロニクス装置。
【請求項３５】
複数の第２の信号線を更に備えることを特徴とする請求項９乃至３４のいずれか一つに記載のオプトエレクトロニクス装置。
【請求項３６】
光源と、導波管と、第1の信号線とから成り、前記導波管と前記第1の信号線との交点にセルが形成され、該セルは、フォトダイオード及び強誘電体キャパシタとから成るオプトエレクトロニクス装置においてデータを記憶及び読み出す方法であって、
（a）前記第１の信号線の電圧VSLをハイレベルに設定するステップと、
（b）前記第２の信号線の電圧VBLをローレベルに設定するステップと、
（c）前記強誘電体キャパシタの前記第1の電極の電圧VFをローレベルに設定するステップと、
（d）前記フォトダイオードが光を検知するように前記導波管を活性化するステップとから成ることを特徴とする方法。
【請求項３７】
前記セルにデジタルの“１”を書き込むために、前記強誘電体キャパシタの抗電圧をVｃとした時に、下記式３及び４を満足しなければならないことを特徴とする請求項３６に記載の方法。
VF-VBL＞Vｃ            式３
VF＜VSL                式４
【請求項３８】
ステップ（d）により前記フォトダイオードは前記強誘電体キャパシタの両端に電圧を発生させることを特徴とする請求項３７に記載の方法。
【請求項３９】
前記セルにデジタルの“０”を書き込むために、前記強誘電体キャパシタの抗電圧をVｃとした時に、下記式４及び５を満足しなければならないことを特徴とする請求項３６に記載の方法。
VF＜VSL                式４
VBL-VF＞Vｃ            式５
【請求項４０】
ステップ（d）により前記フォトダイオードは前記強誘電体キャパシタの両端に電圧を発生させ、前記強誘電体キャパシタの前記第１の電極の電位が最小論理レベルのすぐ上に設定され、（e）VBLをハイレベルに設定するステップを更に備えることを特徴とする請求項３９に記載の方法。
【請求項４１】
前記セルからデジタルの“１”又はデジタルの“０”を読み出すために、ステップ（d）により前記フォトダイオードは前記強誘電体キャパシタの両端に電圧を発生し、前記強誘電体キャパシタの前記第１の電極に小さな励起信号ΔVFが印加されることを特徴とする請求項３６に記載の方法。
【請求項４２】
（e）前記セルにデジタルの“１”が記憶されていることを示す電圧変化ΔV1を前記第２の信号線で検知する、又は前記セルにデジタルの“０”が記憶されていることを示す、前記の電圧変化ΔV1とは異なる電圧変化ΔV0を前記第２の信号線で検知するステップを更に備えることを特徴とする請求項４１に記載の方法。
【請求項４３】
ΔV0＞ΔV1であることを特徴とする請求項４２に記載の方法。
【請求項４４】
前記強誘電キャパシタの両端に発生する前記電圧は、前記フォトダイオードの両端のバイアスを変えることにより増加又は減少することを特徴とする請求項３８及び請求項４０乃至４３のいずれか一つに記載の方法。
【請求項４５】
前記強誘電キャパシタの両端に発生する前記電圧は、前記導波管に接続された光源からの光の強度を変えることにより増加又は減少することを特徴とする請求項３８及び請求項４０乃至４３のいずれか一つに記載の方法。
【請求項４６】
前記光源はレーザーであり、前記強誘電体キャパシタの両端に発生する前記電圧は、前記レーザーのDC電圧を変えることにより増加又は減少することを特徴とする請求項４５に記載の方法。
【請求項４７】
図３乃至２４のいずれか一つを参照及び上述、又は参照し上述したオプトエレクトロニクス装置。
【請求項４８】
図３乃至２４のいずれか一つを参照及び上述、又は参照し上述したオプトエレクトロニクスメモリセルからデータを記憶及び読み出す方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オプトエレクトロニクスメモリ、あるいはオプトエレクトロニクス表示体であるオプトエレクトロニクス装置に関する。更に具体的には、本発明は、揮発性メモリ、あるいは不揮発性メモリに関する。
【背景技術】
【０００２】
メモリには、揮発性メモリと不揮発性メモリの２種類がある。揮発性メモリは、電源を取り外すとそのデータ内容が失われる。揮発性メモリの例としては、SRAM（静的ランダムアクセスメモリ）やDRAM（動的ランダムアクセスメモリ）があげられる。不揮発性メモリは、電源を取り外してもそのデータ内容が失われない。不揮発性メモリの例としては、ROM（読み出し専用メモリ）、EPROM（消去/書き込み可能読み出し専用メモリ）、EEPROM（電気的消去/書き込み可能読み出し専用メモリ）及びフラッシュメモリがあげられる。
【０００３】
従来、揮発性メモリが、不揮発性メモリを上回る優位なコストと高い供給能力を提供していた。しかし、不揮発性メモリ技術の最近の発展により、近い将来には不揮発性メモリが揮発性メモリに取って代わるかもしれない。
【０００４】
図１に、メモリセル１のマトリクスから成る従来のメモリの構造を示す。メモリは、行デコーダ７、列デコーダ９、複数のワード線５、及び複数のビット線３とから成る。メモリセル１は、ワード線５とビット線３との交点に形成されている。各メモリセル１は、トランジスタ１１と蓄積容量１３とから成る。
【０００５】
行デコーダ７は、電気信号を有効にして、同じワード線５上（すなわち、同じ行内）に配列されたメモリセル１を選択することができる。列デコーダ９は、電気信号を有効にして、同じビット線３上（すなわち、同じ列内）に配列されたメモリセル１を選択することができる。選択されたビット線３と選択されたワード線５の交点が選択されたメモリセル１であり、２値情報の入手、記憶、や変更ができる。メモリセル１で、選択されたビット線信号のみ、あるいは選択されたワード線信号のみを受け取る、あるいはどちらの信号も受け取らないものが非選択メモリセル１である。
【０００６】
図２に従来のメモリセル１を示す。トランジスタ１１のゲート端子１１aはワード線５に接続され、トランジスタ１１のソース端子１１bはビット線３に接続され、トランジスタ１１のドレイン端子１１ｃは蓄積容量１３に接続されている。トランジスタ１１は、蓄積容量１３とビット線３の間の接続を制御する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
デバイスの小型化に伴い、配線容量はトランジスタ１１のゲート端子１１ａにおける容量をはるかに超えるものとなる。従って、大きなマトリクスのメモリセル用の長いワードやビット線は避けなければならず、大きなマトリクスは、ローカル及びグローバルのワードやビット線によって配線されたサブメモリブロックに分割されることによって達成できる。しかし、これはアクセスと信号伝達の時間を長くするだけでなく、シリコン領域に余分なブロックデコーダと制御回路を増やす結果となり、結果的に電力消費を増加させることとなる。
【０００８】
米国特許No．4789964（G．krilic）には、オプトエレクトロニクスDRAMシステムが記載されており、各メモリセルは第1と第2のフォトダイオード及び光スイッチから成っている。第1と第2のダイオードは、どちらか一方が光にさらされると光電流が流れ、フォトダイオード間で互いに逆のバイアス状態をやりとりするように電気的に接続され、その結果、論理“１”と“０”の状態を規定する。光スイッチはフォトダイオードの一方と平行に接続され、逆バイアス状態の一方においてのみ光透過性を有する。その結果、光スイッチが光にさらされた時にセルの論理状態を検出する。
【課題を解決するための手段】
【０００９】
上記問題を克服するために、本発明は、光源と、導波管と、第1の信号線とから成り、導波管と第1の信号線との交点にセルが形成され、セルは光活性化スイッチと出力装置とから成るオプトエレクトロニクス装置を提供するものである。
【００１０】
本発明のオプトエレクトロニクスメモリは、ワード線の容量性負荷を排除する利点を有するために、アドレス時間を長くすることなく同じ導波管（ワード線）を共有できるメモリセルの数を増やし、アクセス時間を減らし、スループットを増やす。ワード長を増やすことにより、かなり高いデータ帯域幅を達成できる。また、導波管（ワード線）とビット線の間の電気的クロストークもない。更に、メモリを更に小さなブロックにサブ分割する必要がなく、より小型で簡単な、電力損失を大幅に低減する設計となる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態について図面に基づき更に例を挙げて説明する。
【実施例１】
【００１２】
図３に、SRAMに使用できる本発明の第1の実施形態であるオプトエレクトロニクスメモリの構造を示す。メモリ回路は、行デコーダ７、光源バイアス回路１０８、複数の光源１０２、複数の導波管１０４、列デコーダ９、及び複数のビット線３とから成る。複数の光源１０２は、発光装置の配列、レーザー、あるいは選択された導波管のみを発光させる一つの光源であっても良い。
【００１３】
メモリセル１００は、導波管１０４とビット線３の交点に形成されている。各メモリセル１００は、光活性化スイッチ１１０と記憶部１１２とから成る。図３において、光活性化スイッチ１１０は光活性化トランジスタであり、記憶部１１２はキャパシタである。光活性化スイッチ１１０は、フォトスイッチのような、光活性化スイッチのどれでも良い。
【００１４】
図４は、図３に示すメモリセル１００の拡大図である。
【００１５】
行デコーダ７はメモリセル１００のどの行を選択するかを決定し、列デコーダ９はメモリセル１００のどの列を選択するかを決定する。選択された行と選択された列の交点に位置するメモリセル１００は選択されたメモリセル１００であり、その中に情報を書き込んだり、そこから情報を読み出したりすることができる。
【００１６】
行デコーダ７は、光源バイアス回路１０８を制御し、次に、光源バイアス回路１０８は複数の光源１０２を制御する。ある行が選択されると、行デコーダ７は光源バイアス回路１０８を活性化し、次に、光源バイアス回路１０８は、選択された行に対応する光源１０２を活性化する。導波管１０４は、複数の光源１０２及び各メモリセル１００の光活性化スイッチ１１０とに光学的に接続している。従って、活性化されると、選択された光源１０２からの光は、選択された導波管１０４に沿って選択されたメモリセル１００の光活性化スイッチ１１０に送られる。次に、光活性化スイッチ１１０（光活性化トランジスタであっても良い）、が活性化されキャパシタを充電する。
【実施例２】
【００１７】
図５及び図６に本発明の第2の実施形態である不揮発性オプトエレクトロニクスメモリの構造を示す。メモリ回路は、行デコーダ７、光源バイアス回路１０８、複数の光源１０２、複数の導波管１０４、列デコーダ９、複数のビット線３、及び複数のバイアス線１０６とから成る。メモリセル１０１は、導波管１０４とビット線３の交点に形成される。各メモリセル１０１は、光活性化スイッチ１１０と記憶部１１２とから成る。図５及び図６において、光活性化スイッチ１１０は光活性化トランジスタであり、記憶部１１２は強誘電体ランダムアクセスメモリ（FERAM）キャパシタである。複数の光源１０２は、発光装置の配列、レーザー、あるいは選択された導波管のみを発光させる一つの光源であっても良い。
【００１８】
図７は、図５に示すメモリセル１０１の拡大図である。図７は、ビット線３に接続されるトランジスタ１１０のソース端子１１０a、FERAMキャパシタ１１２の一方の端子１１２aに接続されるトランジスタ１１０のドレイン端子１１０b、バイアス線１０６に接続されるFERAMキャパシタ１１２のもう一方の端子１１２bを示めす。しかし、トランジスタ１１０のソース端子１１０aがバイアス線１０６に接続され、FERAMキャパシタ１１２の他方の端子１１２bがビット線３に接続されても良い。
【００１９】
バイアス線１０６は、図５に示すように導波管１０４に平行でも、図６に示すように導波管１０４に直交しても良い。
【００２０】
行デコーダ７はメモリセル１０１のどの行を選択するかを決定し、列デコーダ９はメモリセル１０１のどの列を選択するかを決定する。選択された行と選択された列の交点に位置するメモリセル１０１が選択されたメモリセル１０１であり、その中に情報を書き込んだり、そこから情報を読み出したりすることができる。
【００２１】
行デコーダ７は、光源バイアス回路１０８を制御し、次に、光源バイアス回路１０８は複数の光源１０２を制御する。ある行が選択されると、行デコーダ７は光源バイアス回路１０８を活性化し、次に、光源バイアス回路１０８は、選択された行に対応する光源１０２を活性化する。導波管１０４は、複数の光源１０２及び各メモリセル１０１の光活性化スイッチ１１０とに光学的に接続している。従って、活性化されると、選択された光源１０２からの光は、選択された導波管１０４に沿って選択されたメモリセル１０１の光活性化スイッチ１１０に送られる。
【００２２】
図８に、FERAMキャパシタのヒステリシス図を示す。同図において、水平軸は電圧を表し、垂直軸は分極状態を表す。図８からわかるように、FERAMキャパシタは二つの分極状態S1とS0を有し、分極ヒステリシスをも示す。分極状態S1及びS0は、電圧がゼロの時の安定した分極であり、デジタルメモリの２値レベル、すなわち、デジタルの“１”あるいは“０”に対応する。FERAMキャパシタに記憶された分極状態は、電源が取り外されると保持される。FERAMキャパシタを一方の分極状態と他方の分極状態との間で切り替えるには、キャパシタの現在の分極状態に従って、抗電圧  -Vｃよりも更に負に大きい負電圧パルスか、抗電圧Vｃよりも更に正に大きい正電圧パルスのいずれかをキャパシタに印加しなければならない。抗電圧はキャパシタの状態を変えるのに必要な電圧である。
【００２３】
FERAMキャパシタの分極状態は、抗電圧Vｃに対する端子電圧に依存する。従って、２進数の“１”（正分極状態S1）をメモリセル内に書き込むためには、電圧Vｃよりも正に大きい正電圧をFERAMキャパシタに印加しなければならない。２進数の“０”（負分極状態S0）をメモリセル内に書き込むためには、電圧  -Vｃよりも負に大きい負電圧をFERAMキャパシタに印加しなければならない。
【００２４】
図５から７のいずれか一つに示すメモリセル１０１にデジタルの“１”を書き込むためには、ビット線電圧VBLはハイレベル（High）に設定され、バイアス線電圧VSLはローレベル（Low）に設定される。次に、選択された光源１０２が活性化される。選択されたメモリセル１０１の光活性化スイッチ１１０が光を検知すると、光活性化スイッチ１１０はオンし、ハイレベルのビット線電圧VBLをFERAMキャパシタ１１２の端子１１２aに送る。FERAMキャパシタ１１２の他方の端子１１２bはローレベルのバイアス線電圧に接続されている。従って、FERAMキャパシタ１１２の抗電圧よりも大きい正の高電圧がFERAMの両端に印加され、デジタルの“１”がメモリセル１０１に書き込まれる。FERAMキャパシタ１１２にデジタルの“１”を書き込むためには、ビット線３及びバイアス線１０６に印加される電圧の値は、以下に示す式１を満足する限り重要ではない。
【００２５】
VBL-VSL＞Vｃ            式１
【００２６】
図９は、メモリセル１０１にデジタルの“１”を書き込むためのタイミング図を示す。
【００２７】
図１０は、メモリセルにデジタルの“１”を書き込むためのタイミング図を示し、負の駆動電圧が使用される。上記とは反対に、導波管１０４は、図９においてビット線電圧VBLがハイレベルに設定される、又は図１０においてバイアス線電圧VSLが負に設定されるのに先立って活性化される。
【００２８】
図５から７のいずれか一つに示すメモリセル１０１にデジタルの“０”を書き込むためには、ビット線電圧VBLはローレベルに設定され、バイアス線電圧VSLはハイレベルに設定される。次に、選択された光源１０２が活性化される。選択されたメモリセル１０１の光活性化スイッチ１１０が光を検知すると、光活性化スイッチ１１０はオンし、ローレベルのビット線電圧VBLをFERAMキャパシタ１１２の端子１１２aに送る。FERAMキャパシタ１１２の他方の端子１１２bは、ハイレベルのバイアス線電圧に接続されている。従って、FERAM１１２の負の抗電圧よりも大きい負の高電圧がFERAMの両端に印加され、デジタルの“０”がメモリセル１０１に書き込まれる。FERAMキャパシタ１１２にデジタルの“０”を書き込むためには、ビット線３及びバイアス線１０６に印加される電圧の値は、以下に示す式２を満足する限り重要ではない。
【００２９】
VSL-VBL＞Vｃ            式２
【００３０】
図１１は、メモリセル１０１にデジタルの“０”を書き込むためのタイミング図を示す。
【００３１】
図１２は、メモリセルにデジタルの“０”を書き込むためのタイミング図を示し、負の駆動電圧が使用される。上記とは反対に、導波管１０４は、図１１においてバイアス線電圧VSLがハイレベルに設定される、又は図１０においてビット線電圧VBLが負に設定されるのに先立って活性化される。
【００３２】
図１３は、メモリセル１０１からデジタルの“１”又は“０”を読み出すためのタイミング図を示す。メモリセル１０１からデータを読み出すために、ビット線３にセンスアンプが接続される。FERAMキャパシタ１１２の中に記憶された分極状態は、ビット線電圧VBLをローレベルに設定することにより読み出される。次に、小さな励起電圧ΔVがバイアス線１０６に印加され、ビット線電圧VBLの変化がセンスアンプによって検知される。ビット線電圧VBLの変化は、FERAMキャパシタ１１２の分極状態に依存する。分極状態S1は、デジタルの“１”を記憶しているFERAMキャパシタ１１２に対応し、分極状態S0は、デジタルの“０”を記憶しているFERAMキャパシタ１１２に対応している。FERAMキャパシタ１１２の分極状態がS1であれば、ビット線電圧VBLの変化はΔV1である。一方、FERAMキャパシタ１１２の分極状態がS0であれば、ビット線電圧VBLの変化はΔV0である。ビット線電圧の変化ΔV0は、ビット線電圧の変化ΔV1より大きく、センスアンプは、ビット線電圧の変化を二つのデジタル状態を識別するために用いることができる。
【００３３】
メモリセルからの読み取りと、それに伴う電流の流れを図２３に示す。場合によっては、同図のようにセンスアンプがビットライン３に接続され、ΔV１又はΔV0を検出する。
【００３４】
FERAMキャパシタ１１２からの非破壊読み出し（NDRO）を行うことが可能である。NDROは、FERAMキャパシタの分極状態がその分極状態を損なわずに確定された場合に生じ、分極状態は繰り返し読むことができる。
【００３５】
通常の通り、図８に示すヒステリシス図は、反時計周りの矢印の流れで“a”、“b”、“c”、“d”と記号を振られた４つの領域から成る。現在の分極状態をS1と仮定し、次に、分極状態を確定するために電圧+ρV（上記のΔVに相当する）がFERAMキャパシタに印加されたとすると、+ρVの印加によって分極状態は、時計周りにS1の安定状態（ここでは、電圧はゼロ）から領域“a”に向かって動く。分極状態はρSa−量だけ動く。通常、負の分極状態は矢印の方向と反対に動くことによって達成される。電圧+ρVが印加されて安定状態S1からρSa−だけ動いたので、+ρVが取り除かれると、分極状態は安定状態S1に戻る。すなわち、矢印の反時計周りの流れに従ってρSa＋量だけ安定状態S1に戻る。
【００３６】
電圧ρVを安定状態S1又はS0から移動し、次に其々の安定状態に戻すことによって、記憶されたデジタル状態は保持される。もし、ある閾値よりも大きい電圧ρVが印加される場合には、分極状態は元の安定状態に戻らず、FERAMキャパシタの内容は損なわれてしまう。
【実施例３】
【００３７】
図１４及び１５は、本発明の第３の実施形態である不揮発性オプトエレクトロニクスメモリの構造を示す。第２の実施形態のように、バイアス線１０６は、図１４に示すように導波管１０４に平行か、図１５に示すように導波管１０４に直交していても良い。図１６は、図１５に示すメモリセルの拡大図である。
【００３８】
本発明の第３の実施形態においては、光活性化スイッチ１１０はフォトダイオードである。又、複数の光源１０２は、発光装置の配列、レーザー、あるいは選択された導波管のみを発光させる一つの光源であっても良い。
【００３９】
図７に示す前記実施形態のメモリセルの拡大図に対して、フォトダイオード１１０の負電極１１０aはバイアス線１０６に接続され、フォトダイオード１１０の正電極１１０bはFERAMキャパシタ１１２の一方の端子１１２ａに接続され、FERAMキャパシタ１１２のもう一方の端子１１２bはビット線３に接続されている。しかし、フォトダイオード１１０の負電極１１０aがビット線３に接続され、FERAMキャパシタ１１２の他方の端子１１２bがバイアス線１０６に接続されていても良い。
【００４０】
VFは、FERAMキャパシタ１１２の電極１１２aに於ける電圧である。
【００４１】
メモリセル１０１が現在、デジタルの“０”に設定されていると仮定し、メモリセル１０１にデジタルの“１”を書き込むためには、バイアス線電圧VSLがローレベルに設定され、フォトダイオード１１０が順方向にバイアスされ、従って、VSLとVFが等しくなる。その結果、電極１１２aに於ける電圧VFはローレベルに設定される。次に、バイアス線電圧VSLはハイレベルに設定され、フォトダイオード１１０の逆バイアス領域の両端で十分な光子が確実に検出できるようにフォトダイオード１１０は逆方向にバイアスされ、ビット線電圧VBLはローレベルに設定される。次に、選択された光源１０２が活性化される。
【００４２】
選択されたメモリセル１０１のフォトダイオード１１０が導波管１０４からの光（光子）を検知すると、フォトダイオード１１０は電流を発生し、従って、FERAMキャパシタ１１２の電極１１２aに於ける電圧VFを上昇させてFERAMキャパシタ１１２の両端に電圧を発生させる。電流、すなわちFERAMキャパシタ１１２の両端に印加される電圧は、フォトダイオード１１０の両端のバイアスを変えることによって増加又は減少させることができる。光源１０２が、例えばレーザーの場合には、レーザーの直流バイアス電圧を変更することにより強度を変更することができる。同様の考え方はLEDや他の光源に関して適用できる。FERAMキャパシタ１１２の他方の電極１１２ｂは、ローレベルのビット線電圧VBLに接続されている。従って、FERAMキャパシタ１１２の抗電圧Vｃよりも大きい正の高電圧がFERAMキャパシタ１１２の両端に印加され、デジタルの“１”がメモリセル１０１に書き込まれる。FERAMキャパシタ１１２にデジタルの“１”を書き込むためには、ビット線３及びバイアス線１０６に印加される電圧の値は、以下に示す式３及び４を満足する限り重要ではない。
【００４３】
VF-VBL＞Vｃ            式３
VF＜VSL                式４
【００４４】
図１７は、メモリセル１０１にデジタルの“１”を書き込むためのタイミング図を示す。
【００４５】
メモリセル１０１が現在デジタルの“１”に設定されていると仮定し、メモリセル１０１にデジタルの“０”を書き込むためには、バイアス線電圧VSLがローレベルに設定され、電流がFERAMキャパシタの電極１１２aに於けるVFからフォトダイオードを介して流れるようにフォトダイオード１１０は順方向にバイアスされ、VSLとVFは等しくなる。この結果、電極１１２aに於ける電圧VFはローレベルに設定される。次に、バイアス線電圧VSLはハイレベルに設定され、フォトダイオード１１０の逆バイアス領域の両端で十分な光子が確実に検出されるようにフォトダイオード１１０は逆方向にバイアスされ、ビット線電圧VBLはローレベルに設定される。次に、選択された光源１０２が活性化される。
【００４６】
選択されたメモリセル１０１のフォトダイオード１１０が導波管１０４からの光（光子）を検知すると、フォトダイオード１１０は、電流を発生し、従って、FERAMキャパシタ１１２の電極１１２aに於ける電圧VFを上昇させてFERAMキャパシタ１１２の両端に電圧を発生させる。電流、すなわちFERAMキャパシタ１１２の両端に印加される電圧は、フォトダイオード１１０の両端のバイアスを変えることによって増加又は減少させることができる。更に、FERAMキャパシタ１１２の両端に印加された電圧は、光源１０２からの光の強度を変えることによって増加又は減少させることができる。光源１０２が、例えばレーザーの場合には、レーザーの直流バイアス電圧を変更することにより強度を変更することができる。同様の考え方はLEDや他の光源に関して適用できる。FERAMキャパシタ１１２の電極１１２aに於ける電圧VFは、最小論理レベルのすぐ上の電圧に設定され、最大電圧に到達しないように制御される。この時点で、ビット線電圧VBLはハイレベルに切り替えられる。電極１１２aの電圧VFが最小論理レベルのすぐ上に設定されているので、FERAMキャパシタ１１２の抗電圧よりも大きい負の高電圧がFERAMキャパシタ１１２の両端に印加され、デジタルの“０”がメモリセル１０１に書き込まれる。FERAMキャパシタ１１２にデジタルの“０”を書き込むためには、ビット線３及びバイアス線１０６に印加される電圧の値は、以下に示す式５及び６を満足する限り重要ではない。
【００４７】
VBL-VF＞Vｃ            式５
VF＜VSL                式６
【００４８】
もし、FERAMキャパシタ１１２の電極１１２aに於ける電圧VFが最小論理レベルのすぐ上の電圧で駆動されない場合には、電極１１２aに於ける電圧VFは、ビット線がハイレベルに切り替えられた時にビット線電圧VBLに追従する。従って、デジタルの“０”は書き込まれなくなる。この性質により、選択されたセルのみが確実に書き込まれる。更に詳しくは、配列の中の一つの行のみがビット線列がハイレベルに切り替えられた時に導波管によってアドレスされる必要がある。従って、導波管によってアドレスされたビット線列上のセルだけが、デジタルの“０”を書き込むための要求条件を満たすこととなる。導波管によってアドレスされなかったビット線列のセルの電極１１２aに於ける電圧VFは、ビット線電圧がハイレベルに切り替えられた時に簡単にビット線電圧VBLに追従する。その結果、これらのセルは式５の要求を満たさず、書き込みは行われないこととなる。
【００４９】
図１８は、メモリセル１０１にデジタルの“０”を書き込むためのタイミング図を示す。
【００５０】
図１９は、本発明の第３の実施形態によりメモリセル１０１からデジタルの“１”又は“０”を読むためのタイミング図を示す。メモリセル１０１からデータを読むためにセンスアンプがビット線３に接続される。
【００５１】
FERAMキャパシタ１１２に記憶された分極状態は、バイアス線電圧VSLをローレベルに設定し、フォトダイオードを介してFERAMキャパシタ１１２の電極１１２aに於ける電圧VFから電流が流れるように、フォトダイオード１１０を順方向にバイアスし、その結果VSLとVFが等しくなることによって読み込まれる。この結果、電極１１２aに於ける電圧VFはローレベルに設定される。次に、バイアス線電圧VSLは読み込み電圧まで増加し、フォトダイオード１１０の逆バイアス領域の両端で十分な光子が確実に検出されるようにフォトダイオード１１０を逆方向にバイアスし、ビット線電圧VBLはローレベルに設定される。次に、選択された光源１０２が活性化される。
【００５２】
選択されたメモリセル１０１のフォトダイオード１１０が導波管１０４からの光（光子）を検知すると、フォトダイオード１１０は、電流を発生し、従って、FERAMキャパシタ１１２の電極１１２aに於ける電圧VFをΔVF量だけ上昇させてFERAMキャパシタ１１２の両端に電圧を発生させる。電流、すなわちFERAMキャパシタ１１２の両端に印加される電圧は、フォトダイオード１１０の両端のバイアスを変えることによって増加又は減少させることができる。更に、FERAMキャパシタ１１２の両端に印加された電圧は、光源１０２からの光の強度を変えることによって増加又は減少させることができる。光源１０２が、例えばレーザーの場合には、レーザーの直流バイアス電圧を変更することにより強度を変更することができる。同様の考え方はLEDや他の光源に関して適用できる。電極１１２aに於ける電圧変化ΔVFは、結果的にセンスアンプによって検知されるビット線電圧VBLに変化をもたらすことになる。
【００５３】
ビット線電圧VBLの変化は、FERAMキャパシタ１１２の分極状態に依存する。分極状態S1は、デジタルの“１”を記憶しているFERAMキャパシタ１１２に対応し、分極状態S0は、デジタルの“０”を記憶しているFERAMキャパシタ１１２に対応している。FERAMキャパシタ１１２の分極状態がS1であれば、ビット線電圧VBLの変化はΔV1である。一方、FERAMキャパシタ１１２の分極状態がS0であれば、ビット線電圧VBLの変化はΔV0である。ビット線電圧の変化ΔV0は、ビット線電圧の変化ΔV1より大きく、センスアンプは、ビット線電圧の変化を二つのデジタル状態を識別するために用いることができる。
【００５４】
メモリセルからの読み取りと、それに伴う電流の流れを図２４に示す。場合によっては、同図のようにセンスアンプがビットライン３に接続され、ΔV1又はΔV0を検出する。
【００５５】
FERAMキャパシタ１１２が本発明の第３の実施形態のオプトエレクトロニクスメモリに使用される場合には、非破壊読み出し（NDRO）を行うことが可能である。NDROは、本発明の第２の実施形態及び図８を参照して上述した。
【００５６】
更に、図５から７、１４から１６、２３、２４は、データ記憶部としての不揮発性ランダムアクセスメモリ（FERAM）キャパシタを示すが、本発明は揮発性及び不揮発性メモリ両方のオプトエレクトロニクスメモリ及び回路に関するものである。従って、静的ランダムアクセスメモリ（SRAM）、又は動的ランダムアクセスメモリ（DRAM）、例えばCTセル等のような揮発性又は不揮発性キャパシタのいずれもがFERAMキャパシタの代わりに使用することができる。
【００５７】
本発明によって、高い帯域幅と高いスループット及び現存のメモリ設計と比べて電力消費を相対的に改善した大型メモリアレイを実現することができる。
【００５８】
他の実施形態として、記憶部は発光装置、有機発光装置又は液晶表示装置で置き換えても良く、オプトエレクトロニクス装置は、オプトエレクトロニクス表示装置として機能する。
【００５９】
本発明は、携帯電話、CDプレーヤー、DVDプレーヤー、コンピュータディスプレイ、プロセッサー、PDA、ワーヤーレス技術、フラットパネルディスプレイ、大型脱着可能記憶部、組み込み記憶システム、フィールドプログラマブルアレイ（FPGA）、CPLD等、のような小型、携帯用途及び大型電子製品に使用できる利点があり、ここに挙げた物に限定されず使用することができる。
【００６０】
上記のオプトエレクトロニクス表示装置を使用した幾つかの電子機器を説明する。
【００６１】
図２０は携帯パーソナルコンピュータを示す斜視図である。パーソナルコンピュータ１１００は、キーボード１１０２、及び表示ユニット１０００を含む本体１１０４から成る。表示ユニット１０００は、本発明に関わるオプトエレクトロニクス表示装置を用いて実装されている。
【００６２】
図２１は、携帯電話を示す斜視図である。携帯電話１２００は、複数の操作キー１２０２、受話口１２０４、送話口１２０６、及び表示パネル１０００とから成る。表示パネル１０００は、本発明に関わるオプトエレクトロニクス表示装置を用いて実装されている。
【００６３】
図２２は、外部機器との接続部を有するデジタルスチールカメラを示す斜視図である。典型的なカメラは、対象物からの光学画像を元にフィルムを感光させるが、一方、デジタルスチールカメラ１３００は、例えば、電荷結合素子（CCD）を用いて対象物からの光学画像を光電変換することにより画像信号を生成する。デジタルスチールカメラ１３００は、CCDからの画像信号を元に表示するための表示パネル１０００をケース１３０２の裏面に備えている。従って、表示パネル１０００は対象物を表示するためのファインダーとして機能する。光学レンズとCCDを含む受光部１３０４はケース１３０２の正面側（図の背後）に設けられている。表示パネル１０００は、本発明に関わるオプトエレクトロニクス表示装置を用いて実装されている。
【００６４】
撮影者が表示パネル１０００に表示された対象物画像を決定し、シャッターを切ると、CCDからの画像信号は基板１３０８に送られてメモリに記憶される。デジタルスチールカメラ１３００において、映像信号出力端子１３１２及びデータ通信用入力/出力端子１３１４がケース１３０２の側面に設けられている。図に示すように、必要により、テレビモニタ１４３０及びパーソナルコンピュータ１４４０は映像信号出力端子１３１２及びデータ通信用入力/出力端子１３１４に其々接続される。基板１３０８のメモリ内に記憶された画像信号は、所与の操作によって、テレビモニタ１４３０及びパーソナルコンピュータ１４４０に出力される。
【００６５】
図２０に示すパーソナルコンピュータ、図２１に示す携帯電話、図２２に示すデジタルスチールカメラの他に、電子機器の例としては、テレビ、ビューファインダー型及びモニタ型ビデオデコーダ、カーナビゲーションシステム、ページャー、電子手帳、POS端末、タッチパネル付き装置が挙げられる。勿論、上記の本発明に関わる実施形態はこれら電子機器の表示部に適用できる。更に、上記の本発明に関わる実施形態はこれら電子機器のいずれかのプロセッサー及びメモリ装置にも用いることができる。
【００６６】
上記内容は例示であって、本発明の範囲を逸脱しない範囲で種々の変更を行うことができる。例えば、本明細書、図面、請求の範囲において参照するデジタルの“１”及び“０”は任意であり、互換性がある。
【図面の簡単な説明】
【００６７】
【図１】図１は、メモリセルのマトリックスから成る従来技術のメモリ構造を示す。
【図２】図２は、図１に示すメモリのメモリセルを示す。
【図３】図３は、本発明の第１の実施形態のオプトエレクトロニクスメモリの構造を示す。
【図４】図４は、図３に示すメモリセルの拡大図を示す。
【図５】図５は、本発明の第２の実施形態の不揮発性オプトエレクトロニクスメモリの構造を示す。
【図６】図６は、本発明の第２の実施形態の不揮発性オプトエレクトロニクスメモリの構造を示す。
【図７】図７は、図５に示すメモリセルの拡大図を示す。
【図８】図８は、FERAMキャパシタのヒステリシス図を示す。
【図９】図９は、本発明の第２の実施形態のメモリセルにデジタルの“１”を書き込むためのタイミング図を示す。
【図１０】図１０は、本発明の第２の実施形態のメモリセルに、負駆動電圧を使用してデジタルの“１”を書き込むためのタイミング図を示す。
【図１１】図１１は、本発明の第２の実施形態のメモリセルにデジタルの“０”を書き込むためのタイミング図を示す。
【図１２】図１２は、本発明の第２の実施形態のメモリセルに、負駆動電圧を使用してデジタルの“０”を書き込むためのタイミング図を示す。
【図１３】図１３は、本発明の第２の実施形態のメモリセルからデジタルの“１”又は“０”を読み出すためのタイミング図を示す。
【図１４】図１４は、本発明の第３の実施形態の不揮発性オプトエレクトロニクスメモリの構造を示す。
【図１５】図１５は、本発明の第３の実施形態の不揮発性オプトエレクトロニクスメモリの構造を示す。
【図１６】図１６は、図１５に示すメモリセルの拡大図を示す。
【図１７】図１７は、本発明の第３の実施形態のメモリセルにデジタルの“１”を書き込むためのタイミング図を示す。
【図１８】図１８は、本発明の第３の実施形態のメモリセルにデジタルの“０”を書き込むためのタイミング図を示す。
【図１９】図１９は、本発明の第３の実施形態のメモリセルからデジタルの“１”又は“０”を読み出すためのタイミング図を示す。
【図２０】図２０は、本発明のオプトエレクトロニクス装置を備える携帯型パーソナルコンピュータの模式図を示す。
【図２１】図２１は、本発明のオプトエレクトロニクス装置を備える携帯電話の模式図を示す。
【図２２】図２２は、本発明のオプトエレクトロニクス装置を備えるデジタルカメラの模式図を示す。
【図２３】図２３は、図７に示すメモリセルの読み込みを示す。
【図２４】図２４は、図１６に示すメモリセルの読み込みを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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