(57)【要約】【課題】  リダンダンシメモリセルと欠陥を持つメモリセルとの置き換えを行うことのできる簡単なアドレス変換回路を有する半導体装置を提供すること。【解決手段】アドレス変換回路１２として、ＮＡＮＤ回路１２ａ、複数のＥＸ−ＮＯＲ回路１２ｂ及び複数の選択回路１２ｃを備え、ＮＡＮＤ回路１２ａ及び複数のＥＸ−ＮＯＲ回路１２ｂは外部からの前記欠陥情報の入力を受け、前記ＮＡＮＤ回路１２ａは前記最初或いは最終のカラムアドレス或いはロウアドレスを識別し、前記複数のＥＸ−ＮＯＲ回路１２ｂは前記欠陥を持つメモリセルのアドレスを含むカラムアドレス或いはロウアドレスを識別し、前記複数の選択回路１２ｃは前記識別された情報に基づきアドレス変換情報をランダムアクセスメモリ１１へ出力する。【選択図】  図３
2005115981.tif 000002
【特許請求の範囲】
【請求項１】
カラム方向及びロウ方向にアレイ状に配置された主メモリセル群と、前記カラム方向或いは前記ロウ方向に配置されたリダンダンシメモリセル群とを備えたメモリと、
前記主メモリセル群の最初或いは最終のカラムアドレス或いはロウアドレスを指定する信号を、前記リダンダンシメモリセル群のカラムアドレス或いはロウアドレスを指定する信号へ変換すると共に、前記最初或いは最終のカラムアドレス或いはロウアドレスが欠陥を有するメモリセルのアドレスを含まない場合、欠陥を有するメモリセルを含むカラムアドレス或いはロウアドレスを指定する信号を、前記最初或いは最終のアドレスカラム或いはロウアドレスを指定する信号へ変換するアドレス変換回路とを
有することを特徴とする半導体装置。
【請求項２】
前記主メモリセル群が複数のメモリセル群に分割され、それぞれのメモリセル群に、カラム方向或いはロウ方向に１つの前記リダンダンシメモリセル群及び1つの前記アドレス変換回路が対応するように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
カラム方向及びロウ方向にアレイ状に配置された主メモリセル群を備えたメモリと、
前記カラム方向或いは前記ロウ方向に配置されたリダンダンシメモリセル群を含み、前記主メモリセル群の最初或いは最終のカラムアドレス或いはロウアドレスを指定する信号を、前記リダンダンシメモリセル群のカラムアドレス或いはロウアドレスを指定する信号へ変換すると共に、前記最初或いは最終のカラムアドレス或いはロウアドレスが欠陥を有するメモリセルのアドレスを含まない場合、欠陥を有するメモリセルを含むカラムアドレス或いはロウアドレスを指定する信号を、前記最初或いは最終のアドレスカラム或いはロウアドレスを指定する信号へ変換するアドレス変換回路とを
有することを特徴とする半導体装置。
【請求項４】
前記主メモリセル群が複数のメモリセル群に分割され、それぞれのメモリセル群に、1つの前記アドレス変換回路が対応するように配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記アドレス変換回路は、
前記欠陥を有するメモリセルの検出に基づく検出フラグ信号及び前記主メモリセルのアドレスを指定するための、外部からの複数のアドレス信号が入力されるＮＡＮＤ回路と、
前記複数のアドレス信号のそれぞれ及び前記欠陥を有するメモリセルを含むカラムアドレス或いはロウアドレスのアドレス信号のそれぞれが入力される複数の排他的ＮＯＲ回路と、
前記複数の排他的ＮＯＲ回路のそれぞれの出力信号が入力され、前記ＮＡＮＤ回路の出力信号により、前記排他的ＮＯＲ回路の出力信号と、これと異なる第１の固定信号のいずれかを選択的に前記主メモリセル群に出力する複数の第１の選択回路と、
前記第１の固定信号と、前記排他的ＮＯＲ回路の出力信号に対応する第２の固定信号が入力され、前記ＮＡＮＤ回路の出力信号により、第１及び第２の固定信号の一方を選択し、前期リダンダンシメモリセル群に出力する第２の選択回路とを
少なくとも有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記メモリをテストし、前記テストによるテストデータを記憶し、前記テストデータに基づいて前記アドレス変換回路に前記欠陥を有するメモリセルを含むカラムアドレス或いはロウアドレスの情報を入力するＢＩＳＴ回路を更に含むことを特徴とする請求項１乃至請求項５のいずれか1項に記載の半導体装置。
【請求項７】
前記ＢＩＳＴ回路による前記メモリのテスト、前記テストデータの記憶、前記アドレス変換回路への欠陥に関する前記情報の入力、及び前記アドレス変換回路によるアドレス変換がすべて自動的に行われる手段を有することを特徴とする請求項６に記載の半導体装置。
【請求項８】
カラム方向及びロウ方向にアレイ状に配置された主メモリセル群と、前記カラム方向及び前記ロウ方向に前記主メモリセルと並んでそれぞれ配置されたリダンダンシメモリセル群とを備えたメモリと、
前記主メモリセル群のカラム方向に並んだ前記記主メモリセル群の最初或いは最終のカラムアドレスを指定する信号を、前記リダンダンシメモリセル群のカラムアドレスを指定する信号に変換すると共に、前記最初或いは最終のカラムアドレスが欠陥を有するメモリセルのアドレスを含まない場合、欠陥を有するカラムアドレスを指定する信号を、前記最初或いは最終のカラムアドレスを指定する信号に変換する第１のアドレス変換回路と、
前記主メモリセル群のロウ方向に並んだ前記記主メモリセル群の最初或いは最終のロウアドレスを指定する信号を、前記リダンダンシメモリセル群のロウアドレスを指定する信号に変換すると共に、前記最初或いは最終のロウアドレスが欠陥を有するメモリセルのアドレスを含まない場合、欠陥を有するロウアドレスを指定する信号を、前記最初或いは最終のロウアドレスを指定する信号に変換する第２のアドレス変換回路とを
有することを特徴とする半導体装置。
【請求項９】
前記主メモリセル群が複数のメモリセル群に分割され、それぞれのメモリセル群のカラム方向及びロウ方向に、それぞれ1つの前記リダンダンシメモリセル群が対応するように配置され、かつ、それぞれのメモリセル群に１個の前記第１のアドレス変換回路及び1個の前記第２のアドレス変換回路が対応するように配置されていることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
カラム方向及びロウ方向にアレイ状に配置された主メモリセル群を備えたメモリと、
前記カラム方向に配置されたリダンダンシメモリセル群を含み、前記主メモリセル群のカラム方向に並んだ前記記主メモリセル群の最初或いは最終のカラムアドレスを指定する信号を、前記リダンダンシメモリセル群のカラムアドレスを指定する信号に変換すると共に、前記最初或いは最終のカラムアドレスが欠陥を有するメモリセルのアドレスを含まない場合、欠陥を有するカラムアドレスを指定する信号を、前記最初或いは最終のカラムアドレスを指定する信号に変換する第１のアドレス変換回路と、
前記ロウ方向に配置されたリダンダンシメモリセル群を含み、前記主メモリセル群のロウ方向に並んだ前記記主メモリセル群の最初或いは最終のロウアドレスを指定する信号を、前記リダンダンシメモリセル群のロウアドレスを指定する信号に変換すると共に、前記最初或いは最終のロウアドレスが欠陥を有するメモリセルのアドレスを含まない場合、欠陥を有するロウアドレスを指定する信号を、前記最初或いは最終のロウアドレスを指定する信号に変換する第２のアドレス変換回路とを
有することを特徴とする半導体装置。
【請求項１１】
前記主メモリセル群が複数のメモリセル群に分割され、それぞれのメモリセル群に、それぞれ1つの前記第１のアドレス変換回路及び1つの前記第２のアドレス変換回路が対応するように配置されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１のアドレス変換回路及び前記第２のアドレス変換回路はそれぞれ、
前記欠陥を有するメモリセルの検出に基づく検出フラグ信号及び前記主メモリセルのアドレスを指定するための、外部からの複数のアドレス信号が入力されるＮＡＮＤ回路と、
前記複数のアドレス信号のそれぞれ及び前記欠陥を有するメモリセルを含むカラムアドレス或いはロウアドレスのアドレス信号のそれぞれが入力される複数の排他的ＮＯＲ回路と、
前記複数の排他的ＮＯＲ回路のそれぞれの出力信号が入力され、前記ＮＡＮＤ回路の出力信号により、前記排他的ＮＯＲ回路の出力信号と、これと異なる第１の固定信号のいずれかを選択的に前記主メモリセル群に出力する複数の第１の選択回路と、
前記第１の固定信号と、前記排他的ＮＯＲ回路の出力信号に対応する第２の固定信号が入力され、前記ＮＡＮＤ回路の出力信号により、第１及び第２の固定信号の一方を選択し、前期リダンダンシメモリセル群に出力する第２の選択回路とを
少なくとも有することを特徴とする請求項８乃至請求項１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記メモリをテストし、前記テストによるテストデータを記憶し、前記テストデータに基づいて前記第１のアドレス変換回路及び前記第２のアドレス変換回路に前記欠陥を有するメモリを含むカラムアドレス或いはロウアドレスの情報を入力するＢＩＳＴ回路を更に含むことを特徴とする請求項８乃至請求項１２のいずれか1項に記載の半導体装置。
【請求項１４】
前記ＢＩＳＴ回路による前記メモリのテストから、前記テストデータの記憶、前記アドレス変換回路への欠陥に関する前記情報の入力、及び前記第１のアドレス変換回路並びに前記第２のアドレス変換回路によるアドレス変換がすべて自動的に行われる手段を有することを特徴とする請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、欠陥を持つメモリセルを救済する手段を有する半導体装置に関する。
【背景技術】
【０００２】
半導体メモリにおいて、すべてのメモリセルを欠陥なしに形成することは困難である。このため、欠陥を持つメモリセルを、別に用意したリダンダンシメモリセルに置換する、リダンダンシ法と言われる欠陥メモリセル救済法が用いられる。
【０００３】
従来の代表的なリダンダンシ法として、ヒューズブロウ法がある。これは欠陥を持つメモリセルを含む一部のメモリセルのヒューズを切断し、更に、欠陥を持つメモリセルの救済用に用意されているリダンダンシメモリセルへ回路の接続を変更し、欠陥を持つメモリセルとスリダンダンシメモリセルを置換する方法である。しかし、問題として、ヒューズ切断法は工程の増加により製造コストが高くなること、その切断及び接続工程により歩留りが低下することがあった。
【０００４】
このため、ヒューズブロウ法以外の方法として、リダンダンシメモリセルと欠陥を持つメモリセルとのアドレス配置を物理的に変換する方法が用いられている。この方法によれば、ヒューズ切断等の出来上がった半導体装置に工程を追加することなく、欠陥を持つメモリセルを救済できる。
【０００５】
（例えば、特許文献１参照。）。
【特許文献１】特開平８−２７３３８９号公報（第７頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のアドレス配置を物理的に変換する方法によって、ヒューズブロウ法の欠点を克服できる。一方、アドレス配置を物理的に変換するためには、それを実現する手段としプログラム可能なアドレス変換回路を必要とする。しかし、アドレス変換回路を導入することにより、半導体装置として回路が複雑になること、装置全体の面積が増加すること等の問題点があった。
【０００７】
本発明はこのような事情に鑑みてなされたもので、その目的は欠陥を持つメモリセルのアドレスとリダンダンシメモリセルのアドレスとの変換ができる簡単な構成で、面積が小さいアドレス変換回路を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記の課題を解決するため、本発明の第１の様態は、カラム方向及びロウ方向にアレイ状に配置された主メモリセル群と、前記カラム方向或いは前記ロウ方向に配置されたリダンダンシメモリセル群とを備えたメモリと、前記主メモリセル群の最初或いは最終のカラムアドレス或いはロウアドレスを指定する信号を、前記リダンダンシメモリセル群のカラムアドレス或いはロウアドレスを指定する信号へ変換すると共に、前記最初或いは最終のカラムアドレス或いはロウアドレスが欠陥を有するメモリセルのアドレスを含まない場合、欠陥を有するメモリセルを含むカラムアドレス或いはロウアドレスを指定する信号を、前記最初或いは最終のアドレスカラム或いはロウアドレスを指定する信号へ変換するアドレス変換回路とを有することを特徴とする。
【０００９】
また、本発明の第２の様態は、カラム方向及びロウ方向にアレイ状に配置された主メモリセル群を備えたメモリと、前記カラム方向或いは前記ロウ方向に配置されたリダンダンシメモリセル群を含み、前記主メモリセル群の最初或いは最終のカラムアドレス或いはロウアドレスを指定する信号を、前記リダンダンシメモリセル群のカラムアドレス或いはロウアドレスを指定する信号へ変換すると共に、前記最初或いは最終のカラムアドレス或いはロウアドレスが欠陥を有するメモリセルのアドレスを含まない場合、欠陥を有するメモリセルを含むカラムアドレス或いはロウアドレスを指定する信号を、前記最初或いは最終のアドレスカラム或いはロウアドレスを指定する信号へ変換するアドレス変換回路とを
有することを特徴とする。
【００１０】
また、本発明の第３の様態は、カラム方向及びロウ方向にアレイ状に配置された主メモリセル群と、前記カラム方向及び前記ロウ方向に前記主メモリセルと並んでそれぞれ配置されたリダンダンシメモリセル群とを備えたメモリと、前記主メモリセル群のカラム方向に並んだ前記記主メモリセル群の最初或いは最終のカラムアドレスを指定する信号を、前記リダンダンシメモリセル群のカラムアドレスを指定する信号に変換すると共に、前記最初或いは最終のカラムアドレスが欠陥を有するメモリセルのアドレスを含まない場合、欠陥を有するカラムアドレスを指定する信号を、前記最初或いは最終のカラムアドレスを指定する信号に変換する第１のアドレス変換回路と、前記主メモリセル群のロウ方向に並んだ前記記主メモリセル群の最初或いは最終のロウアドレスを指定する信号を、前記リダンダンシメモリセル群のロウアドレスを指定する信号に変換すると共に、前記最初或いは最終のロウアドレスが欠陥を有するメモリセルのアドレスを含まない場合、欠陥を有するロウアドレスを指定する信号を、前記最初或いは最終のロウアドレスを指定する信号に変換する第２のアドレス変換回路とを有することを特徴とする。
【００１１】
また、本発明の第４の発明は、カラム方向及びロウ方向にアレイ状に配置された主メモリセル群を備えたメモリと、前記カラム方向に配置されたリダンダンシメモリセル群を含み、前記主メモリセル群のカラム方向に並んだ前記記主メモリセル群の最初或いは最終のカラムアドレスを指定する信号を、前記リダンダンシメモリセル群のカラムアドレスを指定する信号に変換すると共に、前記最初或いは最終のカラムアドレスが欠陥を有するメモリセルのアドレスを含まない場合、欠陥を有するカラムアドレスを指定する信号を、前記最初或いは最終のカラムアドレスを指定する信号に変換する第１のアドレス変換回路と、前記ロウ方向に配置されたリダンダンシメモリセル群を含み、前記主メモリセル群のロウ方向に並んだ前記記主メモリセル群の最初或いは最終のロウアドレスを指定する信号を、前記リダンダンシメモリセル群のロウアドレスを指定する信号に変換すると共に、前記最初或いは最終のロウアドレスが欠陥を有するメモリセルのアドレスを含まない場合、欠陥を有するロウアドレスを指定する信号を、前記最初或いは最終のロウアドレスを指定する信号に変換する第２のアドレス変換回路とを有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、欠陥を持つメモリセルのアドレスとリダンダンシメモリセルのアドレスとを変換できる簡単な構成で、小面積が可能なアドレス変換回路を有する半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例を、図面を参照して説明する。
【実施例１】
【００１４】
本発明の実施例１は、アドレス変換回路及びランダムアクセスメモリに、欠陥を有するメモリセルを検出するＢＩＳＴ回路として、ランダムアクセスメモリビルトインセルフテスト回路（ＲＡＭＢＩＳＴ）を付加し、メモリのテストから欠陥を持つメモリセルの救済までを一貫して行う半導体装置である。
【００１５】
図１に実施例１における半導体装置の回路ブロック図を示す。本半導体装置１０は、パワーオンリセット回路１４をオンすることによって、動作を開始する。
【００１６】
ＲＡＭＢＩＳＴ１５は制御回路１５ａ、テスト回路１５ｂ、比較回路１５ｃ及び記憶回路１５ｄによって構成されている。制御回路１５ａは内部のプログラムレジスタに基づいて、ＲＡＭＢＩＳＴ１５によるランダムアクセスメモリ１１のテスト及びアドレス変換回路１２によるランダムアクセスメモリ１１のアドレス変換を制御する。
【００１７】
テスト回路１５ｂは、制御回路１５ａの指示によってランダムアクセスメモリ１１のテストを実行する。比較回路１５ｃは、ランダムアクセスメモリ１１から得られるテストデータとテスト回路１５ｂから送られる期待値データとを比較し、その結果をフェイルパスデータとして、記憶回路１５ｄへ書込む。
【００１８】
次に、半導体装置１０の動作手順を図２に示す。先ず、半導体装置１０の電源投入により（ステップＳ１）、ＲＡＭＢＩＳＴ１５をパワーオンリセット回路１４によって自動的に初期化する（ステップＳ２）。或いは、電源投入後に外部スイッチによって初期化を行っても良い。続いて、ＲＡＭＢＩＳＴ１５内の制御回路１５ａが、内部のプログラムレジスタに基づいて、一連の動作手順を指示するシーケンスを生成する（ステップＳ３）。
【００１９】
制御回路１５ａからのシーケンス指示によって、ＲＡＭＢＩＳＴ１５内のテスト回路１５ｂがランダムアクセスメモリ１１のテストを実行する（ステップＳ４）。そのテストデータ及びはテスト回路１５ｂからの期待値データが比較回路１５ｃに送られる。比較回路１５ｃにおいてテストデータと期待値データとの比較が行われ、両者のデータが一致する場合はパス、不一致の場合はフェイルになる（ステップＳ５）。そのパスフェイルデータが記憶回路１５ｄに送られ、格納される（ステップＳ６）。
【００２０】
制御回路１５ａは記憶回路１５ｄに格納されているパスフェイルデータからフェイルが判明したアドレスを読み取る。次に、その結果をフェイルアドレス情報としてアドレス変換回路１２へ送る（ステップＳ７）。アドレス変換回路１２はその情報を受けて、アドレス変換の演算を実行する（ステップＳ８）。そのアドレス変換の演算に基づいて、ランダムアクセスメモリ１１において、例えば、不良ビットを含むカラムとスペアメモリセルのカラムとのアドレスの置き換えが行われる（ステップＳ９）。以上のように、テストからアドレス変換までが自動的に実施され、フェイルビットが存在するアドレスが救済された状態でランダムアクセスメモリとして使用が可能となる（ステップＳ１０）。
【００２１】
また、以上に示したステップは、パワーオンリセット回路１４をオンすることによって、自動的に最後まで動作を行うようにできる。
【００２２】
次に、アドレス変換回路１２によるフェイルしたメモリセルとリダンダンシセルとのアドレス変換について説明する。図１に示した半導体装置１０におけるランダムアクセスメモリ１１及びアドレス変換回路１２の回路ブロック図を図３に示す。
【００２３】
本実施例では、ランダムアクセスメモリ１１に、メモリセルとして８カラム（番号０〜７）からなる主メモリセル群１１ａ及び１カラム（番号８）からなるリダンダンシメモリセル群１１ｂ、また、アクセスされたアドレスを解読するためのカラムデコーダ１１ｃ及びロウデコーダ１１ｄが含まれている。以下、一例としてカラム方向のアドレス変換について述べる。
【００２４】
ランダムアクセスメモリ１１の主メモリセル群１１ａとリダンダンシメモリセル群１１ｂとのアドレスの変換を制御するアドレス変換回路１２は、図１で説明したＲＡＭＢＩＳＴの記憶回路１５ｄ及び制御回路１５ａから入力信号を受ける。即ち、フラッグ端子１３ｂには、主メモリセル群１１ａにおけるフェイルビットの有無を示すフラッグ信号（例えば、フェイルビット有の場合は“１”、無の場合は“０”）が制御回路１５ａから入力される。また、３本のアドレス入力端子１３ａ（Ｃ０、Ｃ１、Ｃ２）には選択されるカラムアドレスの信号が制御回路１５ａから入力される。また、３本のフェイル入力端子１３ｃ（Ｆ０、Ｆ１、Ｆ２）にはフェイルビットを含む不良カラムアドレスを示す信号が入力される。
【００２５】
また、ランダムアクセスメモリ１１におけるカラム方向のアドレスを指定するため、８カラムに対する３本、リダンダンシメモリセル群１１ｂのカラムに対する１本、計４本のアドレス出力端子１３ｄ（Ｃ０’、Ｃ１’、Ｃ２’、Ｃ３’）が用意されている。
【００２６】
また、アドレス変換回路１２の内部は、フェイルビットが有る場合、フラッグ信号とアドレス信号を入力することによって、特定のアドレスを指定可能にするＮＡＮＤ回路１２ａ、アクセスされたカラムアドレスと不良カラムアドレスを比較するＥＸ−ＮＯＲ回路１２ｂ（Ｅ１、Ｅ２、Ｅ３）、及びＥＸ−ＮＯＲ回路１２ｂからの信号と、固定信号（“１”、又は“０”）とをＮＡＮＤ回路１２ａからの信号によって選択する選択回路１２ｃ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）、によって構成される。
【００２７】
上述のように、本実施例における８カラム型のランダムアクセスメモリ１１では、アドレス変換回路１２として、選択回路１２ｃを４個、ＥＸ−ＮＯＲ回路１２ｂを３個、ＮＡＮＤ回路１２ａを１個、また、端子として、入力７端子および出力４端子を組み合わせており、簡単な回路構成になっている。
【００２８】
図４は本実施例おけるアドレス変換回路を構成するＮＡＮＤ回路１２ａ、ＥＸ−ＮＯＲ回路１２ｂ及び選択回路１２ｃの入出力レベルを図４に示す。この表に従って、アドレス変換が行われる。ＮＡＮＤ回路１２ａは入力が４本有り、入力端子Ａ〜Ｄがすべて“１”の場合、即ち、不良がありフラッグ端子に“１”が入力され、かつ、３本のアドレス入力がすべて“１”の場合、出力は“０”になる。他の場合はすべて“１”である。
【００２９】
ＥＸ−ＮＯＲ回路１３ｂについては特に説明を要しないので省略する。
【００３０】
選択回路１３ｃは選択端子であるＳＥＬに“０”が入力した場合、入力Ｂのレベルに従って出力し、ＳＥＬに“１”が入力した場合、入力Ａのレベルに従って出力する。Ｃ０’、Ｃ１’、Ｃ２’に繋がる選択回路１３ｃの入力Ｂは“０”に固定し、Ｃ３’に繋がる選択回路の入力Ａは“０”及び入力Ｂは“１”に固定する。
【００３１】
次に、本実施例におけるアドレス変換の一例を図５に示す。
【００３２】
カラム不良がない場合（フェイルビットがない）、即ち、アドレス変換が実際には行われない場合を図５（ａ）に表として示す。アドレス変換前の３本のアドレス入力端子１３ａにおいては、Ｃ０’、Ｃ１’、Ｃ２’の順に上位アドレスピンを定める。アドレス変換回路の４本の出力端子１３ｄにおいては、出力端子Ｃ３’が最上位アドレスピンとなり、Ｃ０’、Ｃ１’、Ｃ２’の順に続く。従って、アドレス入力端子Ｃ０、Ｃ１、Ｃ２と図３に示したカラム番号０〜８とは図５（ａ）のように対応づけられる。
【００３３】
カラム不良がないため、ＮＡＮＤ回路１２ａはＡ〜Ｄの入力レベルに関わらず、その出力Ｘはすべて“１”になる。従って、選択回路１２ｃは入力Ａを選択して出力する。一方、ＥＸ−ＮＯＲ回路１２ｂからはアドレス入力端子Ｃ０、Ｃ１、Ｃ２のレベルがそのまま出力されるようにフェイル入力端子Ｆ０、Ｆ１、Ｆ２への入力レベルを対応するアドレス入力と同じに設定する。これにより、アドレス出力端子Ｃ０’、Ｃ１’、Ｃ２’とカラム番号０〜７は、図５（ａ）に示すようにアドレス入力時の対応を維持できる。
【００３４】
続いて、フェイルビットが存在する場合の例として、例えば、２番のカラムが不良カラムである場合を図５（ｂ）に示す。この場合、フェイル入力端子１３ｃに対して、Ｆ０へ“０”、Ｆ１へ“１”、Ｆ２へ“０”がそれぞれ入力される。
【００３５】
通常、２番のカラムをアクセスするアドレスを入力した場合（Ｃ０へ“０”、Ｃ１へ“１”、Ｃ２へ“０”）、以下のようになる。ＥＸ−ＮＯＲ回路１２ｂの出力を経て、選択回路１２ｃのそれぞれの入力端子Ａにはすべて“１”が入力される。ＮＡＮＤ回路１２ａは“１”を出力するため、アドレス出力端子ではＣ０’、Ｃ１’、Ｃ２’は全て“１”を出力する。このようなアドレス変換が生じるため、不良カラムである２番はアクセスされず、主メモリセル群１１ａの最上位カラムアドレスである７番のカラムが選択される。
【００３６】
次に、７番のカラムをアクセスするアドレスを入力した場合（Ｃ０へ“１”、Ｃ１へ“１”、Ｃ２へ“１”）、以下のようになる。この場合、ＮＡＮＤ回路１２ａの入力端子（Ａ〜Ｄ）は全て“１”が入力される。このため、各ＥＸ−ＮＯＲ回路１２ｂの出力端子からは“０”が出力され、選択回路１２ｃは入力端子Ｂのレベルを出力する。図３に示すように、選択回路１２ｃの入力端子Ｂへは固定信号が入力されるため、アドレス出力端子からもその固定された信号（Ｃ３’へ“１”、Ｃ０’へ“０”、Ｃ１へ“０”、Ｃ２へ“０”）が出力される。更に、このアドレスは８番のカラム、即ち、リダンダンシセル１１ｂをアクセスする。
【００３７】
このように不良カラム、最終カラム及びリダンダンシカラムが相互に入れ替わるアドレス変換により、ランダムアクセスメモリ全体として、不良カラムとリダンダンシカラムの変換が行われ、正常な動作が可能になる。なお、他のカラムに関しても図５（ｂ）に示すようにアドレス変換が行われる。
【００３８】
以上述べたように、本実施例によれば、簡単な構成のアドレス変換回路を使用することによって、ランダムアクセスメモリにおける、リダンダンシセルと不良メモリセルとのアドレス変換を行うことができる。
【００３９】
また、本実施例によれば、半導体装置にＲＡＭＢＩＳＴを含ませることにより、ランダムアクセスメモリからアドレス変換までを一貫して、自動的行うことが可能となり、テストに関する工程数を大幅に削減できる。
【００４０】
（変形例）
図６に本発明の実施例１の変形例を構成する、３２カラムのランダムアクセスメモリに対応するアドレス変換回路の回路ブロック図を示す。この変形例は、基本的な内容が図３で示した実施例１の回路ブロックと同様であるため、ランダムアクセスメモリについては図示しない。
【００４１】
アドレス変換回路１２は以下の機能を持つ端子を備えている。フラッグ端子１３ｂには、メモリセルにおけるフェイルビットの有無を示すフラッグ信号が入力される。５本のアドレス入力端子１３ａ（Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４）には選択されるカラムアドレスの信号が入力される。また、５本のフェイル入力端子１３ｃ（Ｆ０、Ｆ１、Ｆ、Ｆ３、Ｆ４）にはフェイルビットを含む不良カラムアドレスを示す信号が入力される。
【００４２】
また、図示しないランダムアクセスメモリにおけるカラム方向のアドレスを指定するため、３２カラムに対する５本、リダンダンシメモリセル１１ｂのカラムに対する１本、計６本のアドレス出力端子１３ｄ（Ｃ０’、Ｃ１’、Ｃ２’、Ｃ３’、 Ｃ４’、Ｃ５’）が用意されている。
【００４３】
また、アドレス変換回路１２の内部は、フェイルビットが有る場合、フラッグ信号とアドレス信号を入力することによって、特定のアドレスを指定可能にするＮＡＮＤ回路１２ａ、アクセスされたカラムアドレスと不良カラムアドレスを比較するＥＸ−ＮＯＲ回路１２ｂ、及びＥＸ−ＮＯＲ回路１２ｂからの信号と、固定信号（“０”又は“１”）とをＮＡＮＤ回路１２ａからの信号によって選択する選択回路１２ａ、によって構成される。
【００４４】
上述のように、本実施例における３２カラム型のランダムアクセスメモリでは、アドレス変換回路として、選択回路を６個、ＥＸ−ＮＯＲ回路を５個、ＮＡＮＤ回路を１個、また、端子として、入力１１端子および出力６端子を組み合わせており、簡単な回路構成である。
【００４５】
更に、カラムを増加する場合は、それに合せて同じ回路及び端子を増加させていけば良いことは勿論であり、メモリ容量の増加に対し、容易に対応可能な構成である。
【実施例２】
【００４６】
第７図に本発明の実施例２におけるランダムアクセスメモリ及びアドレス変換回路の回路ブロック図を示す。本実施例は、１カラムからなるリダンダンシセル群２２ｂをアドレス変換回路２２内に配置していることを特徴とする。即ち、ランダムアクセスメモリ２１のメモリセル群としては、８カラムからなる主メモリセル群１１ａだけを搭載している。
【００４７】
他の構成に関しては実施例１で示した図３のランダムアクセスメモリ及びアドレス変換回路と同様であるため、詳しい説明は省略する。
【００４８】
本実施例によれば、リダンダンシセルをアドレス変換回路に含ませた構成にすることにより、主メモリセルだけを含むランダムアクセスメモリのメモリセル設計に対しても、アドレス変換回路の追加が容易であり、柔軟性に富む半導体装置が設計が可能になる。
【実施例３】
【００４９】
これまでの実施例ではカラムデコーダによるカラム方向のメモリセルのアドレス変換を示してきた。更に、ロウデコーダにおいても同様のアドレス変換は可能であり、その実施例を示す。
【００５０】
半導体装置の全体構成は図１及び図３と基本的に同じため図示を省略する。そして、図３においてカラムデコーダに接続したアドレス変換回路と同様の回路を、更にロウデコーダにも接続するものである。
【００５１】
図８はランダムアクセスメモリにおける主メモリセル及びリダンダンシセルのアドレスマップである。
【００５２】
図８（ａ）において、８本のカラム及び８本のロウによって主メモリセル１１ａが構成されており、それぞれアドレス番号が与えられている。また、カラム方向のリダンダンシセル１１ｃ及びロウ方向のリダンダンシセル１１ｄはそれぞれ１本である。また、主メモリセル１１ａの中で、２個の不良ビット（ＮＧ）が存在する。
【００５３】
不良ビット（ＮＧ）に関し、実施例１の図３において詳述したアドレス変換方法によって、アドレス変換を行う。図５に示したアドレス変換例と同様に、アドレスが変換され、カラムアドレスの２番に関してはアクセスされず、カラムアドレスの８番であるカラム方向のリダンダンシセル１１ｃがアクセスされる。カラムアドレス変換後のアドレスマップを図８（ｂ）に示す。各カラムはすべてアドレス変換され、不良ビット（ＮＧ）を含むカラムアドレスの２番がアクセスされずに残存する。
【００５４】
次に、不良ビット（ＮＧ）を含むロウアドレスの２番について同様の処理を行う。ロウアドレス変換後のアドレスマップを図８（ｃ）に示す。各ロウはすべてアドレス変換され、不良ビット（ＮＧ）を含むロウアドレスの２番がアクセスされずに残存する。
【００５５】
以上述べたように、本実施例によれば、カラム及びロウの両方向にリダンダンシセル群を設けることにより、不良ビットを含む複数のメモリセルのアドレスをリダンダンシセル群のアドレスに変換することが可能になる。
【００５６】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００５７】
例えば、不良カラムのアドレスが指定された場合、選択主メモリセル群１１ａの最上位カラムアドレス、即ち、最終アドレスが選択される場合の他に、最初のアドレスが選択されるようにしても良い。
【００５８】
更に、欠陥を有するメモリセルのカラムアドレス或いはロウアドレスが最終或いは最初のアドレスの場合は、リダンダンシセル群のアドレスが変換の対象となる。
【００５９】
例えば、アドレス変換回路、或いは、第１のアドレス変換回路及び第２のアドレス変換回路を複数個備えておいても良い。この時、リダンダンシメモリセル群がメモリに配置されている場合は、それに対応させてその本数を用意する。また、リダンダンシメモリセル群はメモリ内にまとめて配置し、アドレスを与えておくことが可能である。選択回路における固定信号はそのアドレスによって変えるようにすれば良い。
【００６０】
また、１本のリダンダンシセル群に対応する主メモリセル群の規模は特に制限はなく、大規模のメモリに対しても用いることができる。
【００６１】
メモリをテストするＢＩＳＴ回路を半導体装置に内蔵させずに、外部のテスト装置を用いることも可能である。この場合、テストデータを記憶する記憶回路を半導体装置に内蔵させても良い。
【００６２】
また、半導体装置はランダムアクセスメモリだけでなく、他のメモリへも適用可能であり、また、論理回路が混載されたメモリを含むシステムＬＳＩ等への適用できることは勿論である。
【図面の簡単な説明】
【００６３】
【図１】本発明による半導体装置の実施例１を示す回路ブロック図。
【図２】本発明による半導体装置の実施例１における動作シーケンスを示すフロー図。
【図３】本発明による半導体装置の実施例１におけるランダムアクセスメモリ及びアドレス変換回路の回路ブロック図。
【図４】本発明による半導体装置の実施例１におけるアドレス変換回路を構成する各回路の入出力レベルを示す図。
【図５】本発明による半導体装置の実施例１におけるアドレス変換回路によるアドレス変換を示す図。
【図６】本発明による半導体装置の実施例１における変形例を示すアドレス変換回路の回路ブロック図。
【図７】本発明による半導体装置の実施例２におけるランダムアクセスメモリ及びアドレス変換回路の回路ブロック図。
【図８】本発明による半導体装置の実施例３におけるアドレス変換を示すアドレスマップ。
【符号の説明】
【００６４】
１０  半導体装置
１１、２１  ランダムアクセスメモリ
１２、２２  アドレス変換回路
１４  パワーオンリセット回路
１５  ＲＡＭＢＩＳＴ
１５ａ  制御回路
１５ｂ  テスト回路
１５ｃ  比較回路
１５ｄ  記憶回路
１１ａ  主メモリセル群
１１ｂ、２２ｂ  リダンダンシセル群
１１ｃ  カラムデコーダ
１１ｄ  ロウデコーダ
１２ａ  ＮＡＮＤ回路
１２ｂ  ＥＸ−ＮＯＲ回路
１２ｃ  選択回路
１３ａ  アドレス入力端子
１３ｂ  フラッグ端子
１３ｃ  フェイル入力端子
１３ｄ  アドレス出力端子
１１ｃ  カラム方向のリダンダンシセル
１１ｄ  ロウ方向のリダンダンシセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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