(57)【要約】【課題】  動画像の画質劣化を抑えつつ簡易な構成によって階調変換処理を実現する。【解決手段】  階調変換部５のマトリクス生成部５４は、時間軸方向において値がランダムに変化するマトリクス値５８を生成する。マトリクス値加算部５１はマトリクス値５８を入力画像データＤinに加算する。リミッタ５２はビットオーバーフロー処理を行う。ビットシフト部５３は、加算結果を下位方向に２ビット分シフトして８ビットの出力画像データＤout を得る。【選択図】  図２
2005051483.tif 000002
【特許請求の範囲】
【請求項１】
動画像の構成単位としての画素を表現する第１のビット数の画像信号を第１のビット数よりも少ない第２のビット数の画像信号に変換する画像階調変換を行う画像処理装置であって、
前記第１のビット数の画像信号の各々について、時間軸方向および画素配列方向のうちの少なくとも時間軸方向において値がランダムに変化する誤差成分を生成する誤差生成手段と、
前記誤差生成手段により生成された誤差成分を用い、前記第１のビット数の画像信号の各々に対して第１の演算処理を施す第１の演算手段と、
前記第１の演算手段による演算結果に対して第２の演算処理を施すことにより、前記第２のビット数の画像信号を得る第２の演算手段と
を備えたことを特徴とする画像処理装置。
【請求項２】
動画像を構成する各フレームが、時間軸に沿って交互に配置される２枚のフィールドからなる場合において、
前記誤差生成手段は、各画素について、フィールド間でランダムに変化するように前記誤差成分を生成し、
前記第１の演算手段は、前記第１のビット数の画像信号の各々に対し、フィールドごとに前記第１の演算処理を行う
ことを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記誤差生成手段は、フィールド間で互いに対応する位置の行列要素が互いに異なる値をもつような複数種類のディザ行列を生成すると共に、いずれかのディザ行列の行列要素を前記誤差成分とみなしてフィールド内の各画素に割り当てる
ことを特徴とする請求項２に記載の画像処理装置。
【請求項４】
前記ディザ行列内の各行列要素が互いに異なる値を有することにより、前記画素配列方向においても前記誤差成分の値がランダムに変化する
ことを特徴とする請求項３に記載の画像処理装置。
【請求項５】
前記第１のビット数と第２のビット数との差をｍとしたとき、前記ディザ行列はｍ×ｍの行列である
ことを特徴とする請求項３に記載の画像処理装置。
【請求項６】
第２の演算処理は下位方向へのｍビットシフト処理である
ことを特徴とする請求項５に記載の画像処理装置。
【請求項７】
ｍは２である
ことを特徴とする請求項６に記載の画像処理装置。
【請求項８】
前記誤差生成手段は、
フィールド間に設けられた垂直同期信号を計数する計数手段と、
前記計数手段による計数結果に基づいて、前記複数種類の行列のうちのいずれかを決定する第１の決定手段と
を含むことを特徴とする請求項３に記載の画像処理装置。
【請求項９】
前記誤差生成手段は、
擬似乱数を発生する擬似乱数発生手段と、
前記擬似乱数発生手段で発生した擬似乱数に基づいて、前記複数種類の行列のうちのいずれかを決定する第２の決定手段と
を含むことを特徴とする請求項３に記載の画像処理装置。
【請求項１０】
前記擬似乱数発生手段は、リニアフィードバックレジスタを用いて構成されている
ことを特徴とする請求項９に記載の画像処理装置。
【請求項１１】
前記第１の演算処理は加算または減算である
ことを特徴とする請求項１に記載の画像処理装置。
【請求項１２】
前記誤差生成手段、前記第１の演算手段および前記第２の演算手段を含む組を複数段直列に備えた
ことを特徴とする請求項１に記載の画像処理装置。
【請求項１３】
動画像の構成単位としての画素を表現する第１のビット数の画像信号を第１のビット数よりも少ない第２のビット数の画像信号に変換する画像階調変換機能を有する画像表示装置であって、
前記第１のビット数の画像信号の各々について、時間軸方向および画素配列方向のうちの少なくとも時間軸方向において値がランダムに変化する誤差成分を生成する誤差生成手段と、
前記誤差生成手段により生成された誤差成分を用い、前記第１のビット数の画像信号の各々に対して第１の演算処理を施す第１の演算手段と、
前記第１の演算手段による演算結果に対して第２の演算処理を施すことにより、前記第２のビット数の画像信号を得る第２の演算手段と、
前記第２の演算手段により得られた前記第２のビット数の画像信号に基づいて画像表示を行う表示手段と
を備えたことを特徴とする画像表示装置。
【請求項１４】
動画像の構成単位としての画素を表現する第１のビット数の画像信号を第１のビット数よりも少ない第２のビット数の画像信号に変換する画像階調変換を行う画像処理方法であって、
前記第１のビット数の画像信号の各々について、時間軸方向および画素配列方向のうちの少なくとも時間軸方向において値がランダムに変化する誤差成分を生成する第１のステップと、
前記誤差生成手段により生成された誤差成分を用い、前記第１のビット数の画像信号の各々に対して第１の演算処理を施す第２のステップと、
前記第１の演算手段による演算結果に対して第２の演算処理を施すことにより、前記第２のビット数の画像信号を得る第３のステップと
を含むことを特徴とする画像処理方法。
【請求項１５】
第１のビット数の信号の集合体として一定周期で繰り返し入力される第１の信号群に対して信号処理を行うことにより、前記第１のビット数よりも少ない第２のビット数の信号の集合体としての第２の信号群を得る装置であって、
前記第１の信号群における前記第１のビット数の信号の各々について、時間軸方向においてランダムに変化する誤差成分を生成する誤差生成手段と、
前記誤差生成手段により生成された誤差成分を用い、前記第１の信号群における第１のビット数の信号の各々に対して第１の演算処理を施す第１の演算手段と、
前記第１の演算手段による演算結果に対して第２の演算処理を施すことにより、前記第２のビット数の信号を得る第２の演算手段と
を備えたことを特徴とする信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像を高階調から低階調へと変換する画像処理装置およびそれを備えた画像表示装置、それらの装置に適用される画像処理方法、ならびに多値信号をより少ないビット数の多値信号に変換する信号処理装置に関する。
【背景技術】
【０００２】
従来より、画像を高階調から低階調へと変換する際に生ずる量子化誤差による不都合を低減すべく、いわゆるディザ法が用いられている。この手法によれば、少ない階調であっても、擬似的により多くの階調を表現することが可能である。その一つとして、誤差拡散法と呼ばれる手法が用いられている。この手法は、一般に、注目画素についての階調変換前の画像信号（原画像信号）と階調変換後の画像信号との差である量子化誤差を、その注目画素の周辺に拡散させるものであり、例えば特許文献１に従来技術として記載されている。この方法によれば、階調変換後の画像に不自然なテクスチャーや線等がノイズとして出現する可能性を減らすことができるので、画像の劣化が少なくなる。
【特許文献１】特開２００３−１１６００１号公報
【０００３】
このような階調を落とす処理は、静止画像のみならず動画像においても必要になる場合が多い。例えば、原画像信号が高階調で表現された信号であるのに対し、それを表示するための表示装置がより低階調での表現しかできないような場合である。このような動画像に適した階調変換を行う方法が、例えば特許文献２に記載されている。
【特許文献２】特開平９−３１１６６９号公報
【０００４】
この特許文献２に記載された方法は、その１フレーム分の画像信号をディザ法で処理して画素単位の情報を生成する際に、そのディザ処理に用いるしきい値を並べた２つの異なる行列を、１フィールド毎に交互に用いるようにしたものである。この方法によれば、量子化誤差がフィールド間でも分散されるので、階調表現の劣化を低減できる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に従来技術として記載されたディザ処理においては、各画素ごとに、量子化誤差を算出するための演算と誤差拡散処理とを行うようにしているため、演算処理が複雑であった。このため、このような演算をハードウェアによって実現しようとする場合には回路が複雑化する一方、ソフトウェアによって実現しようとする場合には処理速度の高速化が容易でなかった。
【０００６】
また、上記特許文献２では、２つの異なる行列を１フィールド毎に交互に用いるようにしているため、誤差の大きさが１フィールドごとに規則性に変化する。その結果、ディザ処理された画像がフィールド間において規則性を生じてしまい、動画表現に不自然さが現れるおそれがある。
【０００７】
本発明はかかる問題に鑑みてなされたもので、その目的は、階調を落とす階調変換処理を簡易な手法で行うことができると共に、階調変換によって得られる画像が不自然になるのを効果的に防止することができる画像処理装置、画像処理方法および画像表示装置、ならびに、階調変換処理等の信号変換処理後の信号から不自然さを効果的に排除することができる信号処理装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の画像処理装置は、第１のビット数の画像信号の各々について、時間軸方向および画素配列方向のうちの少なくとも時間軸方向において値がランダムに変化する誤差成分を生成する誤差生成手段と、誤差生成手段により生成された誤差成分を用い、第１のビット数の画像信号の各々に対して第１の演算処理を施す第１の演算手段と、第１の演算手段による演算結果に対して第２の演算処理を施すことにより、第２のビット数の画像信号を得る第２の演算手段とを備えている。ここで、「画像信号」とは画像を構成する画素の各々を多ビットにより表現する信号である。「誤差成分」とは、階調変換処理の対象である第１のビット数の信号に対して非規則性または非周期性を与えるための成分であり、主として、階調変換処理の際に生ずる量子化誤差の影響を低減するためのものである。  「時間軸方向においてランダム」とは、必ずしも無限に長い時間の中でランダムになっている必要はなく、ある有限の期間の中でランダムになっていれば足りる意である。「第１の演算処理」とは、例えば、加算や減算等の演算が該当し、「第２の演算処理」とは、例えば、下位方向へのｍビットシフト処理が該当する。
【０００９】
本発明の画像表示装置は、第１のビット数の画像信号の各々について、時間軸方向および画素配列方向のうちの少なくとも時間軸方向において値がランダムに変化する誤差成分を生成する誤差生成手段と、誤差生成手段により生成された誤差成分を用い、第１のビット数の画像信号の各々に対して第１の演算処理を施す第１の演算手段と、第１の演算手段による演算結果に対して第２の演算処理を施すことにより、第２のビット数の画像信号を得る第２の演算手段と、第２の演算手段により得られた第２のビット数の画像信号に基づいて画像表示を行う表示手段とを備えている。
【００１０】
本発明の画像処理方法は、第１のビット数の画像信号の各々について、時間軸方向および画素配列方向のうちの少なくとも時間軸方向において値がランダムに変化する誤差成分を生成する第１のステップと、誤差生成手段により生成された誤差成分を用い、第１のビット数の画像信号の各々に対して第１の演算処理を施す第２のステップと、第１の演算手段による演算結果に対して第２の演算処理を施すことにより、第２のビット数の画像信号を得る第３のステップとを含むものである。
【００１１】
本発明の信号処理装置は、第１の信号群における第１のビット数の信号の各々について、時間軸方向においてランダムに変化する誤差成分を生成する誤差生成手段と、誤差生成手段により生成された誤差成分を用い、第１の信号群における第１のビット数の信号の各々に対して第１の演算処理を施す第１の演算手段と、第１の演算手段による演算結果に対して第２の演算処理を施すことにより、第２のビット数の信号を得る第２の演算手段とを備えている。ここで、「第１のビット数の信号および第２のビット数の信号」は、例えば、２次元的に配置されて時々刻々変化する動画像信号が該当するが、このほか、１次元的に配置されて時々刻々変化するような、例えばスペクトル分布や度数分布を表す強度信号や度数信号等も含む。「第１の信号群および第２の信号群」は、第１，第２のビット数の信号が例えば動画像信号である場合には、画像フレームを構成する各フィールドを表す画像信号が該当し、また、第１，第２のビット数の信号が例えばスペクトル強度や度数信号である場合には、スペクトル分布や度数分布を表す一連の信号が該当する。
【００１２】
本発明の画像処理装置、画像表示装置または画像処理方法では、第１のビット数の画像信号の各々に対し、誤差成分を用いた第１の演算処理が行われ、さらに、その演算結果に対して第２の演算処理が行われることにより、第２のビット数の画像信号が得られる。この結果、時間軸方向および画素配列方向のうちの少なくとも時間軸方向において画像信号の値がランダマイズされる。
【００１３】
本発明の信号処理装置では、第１のビット数の信号の各々に対し、誤差成分を用いた第１の演算処理が行われ、さらに、その演算結果に対して第２の演算処理が行われることにより、第２のビット数の信号が得られる。この結果、時間軸方向において信号の値がランダマイズされる。
【００１４】
本発明の画像処理装置では、各画素についてフィールド間でランダムに変化するように誤差成分を生成し、第１のビット数の画像信号の各々に対しフィールドごとに第１の演算処理を行うようにするのが好ましい。この場合には、フィールド間で互いに対応する位置の行列要素が互いに異なる値をもつような複数種類のディザ行列を生成し、いずれかのディザ行列の行列要素を誤差成分とみなしてフィールド内の各画素に割り当てるようにするのが好ましい。さらに、この場合には、ディザ行列内の各行列要素が互いに異なる値を有するようにすることにより、画素配列方向においても誤差成分の値がランダムに変化することが好ましい。また、第１のビット数と第２のビット数との差がｍビットの場合、ディザ行列をｍ×ｍの行列とすることが好ましい。このｍの値は、例えば２とするのが好ましい。
【発明の効果】
【００１５】
本発明の画像処理装置、画像表示装置または画像処理方法によれば、第１のビット数の画像信号の各々に対し、誤差成分を用いた第１の演算処理を行うと共に、その演算結果に対して第２の演算処理を行って第２のビット数の画像信号を得るようにしたことにより、時間軸方向および画素配列方向のうちの少なくとも時間軸方向において第２のビット数の画像信号の値がランダマイズされる。したがって、同じ画素位置における時間軸方向に周期性をもったノイズが目立ちにくくなり、階調変換後の画質劣化を効果的に抑えることができる。特に、第１の演算処理が加算または減算という単純な演算であり、第２の演算処理がビットシフトという簡易な処理であるようにした場合には、ディザ処理を伴う階調変換処理を容易に実現することができる。このため、ハードウェアあるいはソフトウェアの構成がより簡易になる。
【００１６】
本発明の信号処理装置によれば、第１のビット数の信号の各々に対し、誤差成分を用いた第１の演算処理を行うと共に、その演算結果に対して第２の演算処理を行うことにより、第２のビット数の信号を得るようにしたので、時間軸方向において信号の値がランダマイズされる。このため、同じ信号位置における時間軸方向に周期性をもったノイズが目立ちにくくなり、第１のビット数から第２のビット数への信号変換処理による劣化を効果的に抑えることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態（以下、単に実施の形態という。）について、図面を参照して詳細に説明する。
【００１８】
図１は本発明の一実施の形態に係る画像表示装置の全体構成を表すものである。なお、本発明の一実施の形態に係る画像処理装置、画像処理方法および信号処理装置は、本実施の形態に係る画像表示装置によって具現化されるので、以下、併せて説明する。
【００１９】
本実施の形態の画像表示装置は、チューナ１と、ビデオ入力部２と、Ａ／Ｄコンバータ３と、画像処理部４と、階調変換部５と、パネルドライバ６と、表示パネル７とを備えるテレビジョン受像機として構成されている。
【００２０】
チューナ１は、ＴＶアンテナ（図示せず）から供給される放送波の中から１つを選曲するためのものである。ビデオ入力部２は、いずれも図示しない、切換部、Ｙ／Ｃ分離部およびクロマデコーダ等を含んで構成される。このビデオ入力部２は、チューナ１で選曲された放送番組のビデオ信号や、図示しないＶＣＲ(Video Cassette Recorder) およびＤＶＤ（Digital Versatile Disk）等で再生されたビデオ信号を選択的に取り込むと共に、取り込んだ信号を、コンポジット信号からＹＵＶ信号２１へと変換する機能を有する。Ａ／Ｄコンバータ３は、アナログのＹＵＶ信号２１をディジタルのＹＵＶ信号３１に変換するためのものである。ここでは、例えば、Ｙ，Ｕ，Ｖの各信号について、１０ビットのディジタル信号を出力するものとする。
【００２１】
画像処理部４は、Ａ／Ｄコンバータ３から出力されるＹＵＶ信号３１に対して様々な信号処理を行うと共に、図示しないマトリクス回路によってＹＵＶ信号３１を各１０ビットのＲＧＢ信号４１に変換する機能を有する。この信号処理としては、例えば、輝度補正処理、テクスチャー補正処理、シャープネス補正処理あるいは色補正処理等が該当する。
【００２２】
階調変換部５は、画像処理部４から出力される多ビット表現の画像信号を、より少ないビット数表現の画像信号に変換する画像階調変換を行うものであり、本発明の「画像処理装置」および「信号処理装置」の一具体例に対応する。ここでは、階調変換部５は、例えば各１０ビットのＲＧＢ信号４１を各８ビットのＲＧＢ信号５１に変換するものとする。
【００２３】
パネルドライバ６は、階調変換部５から供給されたディジタルのＲＧＢ信号５１をアナログ信号に変換すると共に、これに基づいて、表示パネル７を駆動するためのパネル駆動信号６１を生成して出力するようになっている。表示パネル７は、パネル駆動信号６１によって表示駆動されるパネル型の表示デバイスである。例えば、液晶表示パネル（ＬＣＤ）やプラズマ表示パネル（ＰＤＰ）、あるいはフィールドエミッションデバイス（ＦＥＤ）等のパネル型表示デバイスが用いられる。但し、パネル型に代えて、通常のＣＲＴ（陰極線管）表示装置であってもよい。
【００２４】
ここに示した例では、表示パネル７は、例えば８ビットの画像信号に対応して２５６階調の画像表現が可能なものである。一方、画像処理部４は、例えば１０ビット表現の画像信号を処理するように構成されている。そこで、両信号間でビット幅を合わせるために、階調変換部５を配置して、ビット幅を１０ビットから８ビットに削減する処理を行うようにしている。
【００２５】
図２は、階調変換部５の概略構成を表すものである。この階調変換部５は、マトリクス値加算部５１と、リミッタ５２と、ビットシフト部５３と、マトリクス生成部５４とを備えている。なお、この階調変換部５は、ＲＧＢ信号４１（図１）におけるＲ信号，Ｇ信号およびＢ信号のそれぞれについて設けられるものである。ここで、マトリクス生成部５４が本発明における「誤差生成手段」の一具体例に対応し、マトリクス値加算部５１およびリミッタ５２が本発明における「第１の演算手段」の一具体例に対応し、ビットシフト部５３が本発明における「第２の演算手段」の一具体例に対応する。
【００２６】
マトリクス値加算部５１は、画像処理部４から画素ごとに供給される各１０ビット幅のＲＧＢ信号のうちの一つ（例えば、Ｒ信号）を、各画素ごとの入力画像データＤinとして受け取り、このデータにディザリング用の誤差成分( 後述するマトリクス値５８) を加え、加算処理済みデータ５６として出力するようになっている。入力画像データＤinが本発明における「第１の信号群」の一具体例に対応し、出力画像データＤout が本発明における「第２の信号群」の一具体例に対応する。
【００２７】
リミッタ５２は、加算処理済みデータ５６のオーバーフローを防ぐためのものである。具体的には、加算処理済みデータ５６が、１０ビットで表現できる値の最大値（＝２10−１）を越えた場合に、加算処理済みデータ５６の値をその最大値にクリップするようになっている。
【００２８】
ビットシフト部５３は、リミッタ５２からのデータ５７をｍビット（ｍは正の整数）だけ右方向（下位方向）にシフトして８ビット幅のデータを生成し、出力画像データＤout として出力するようになっている。
【００２９】
マトリクス生成部５４は、クロック信号ｃlk、水平同期信号Ｈsyncおよび垂直同期信号Ｖsyncを基に、ｍ行×ｍ列のディザ行列を生成し、このディザ行列を構成するマトリクス値のうちのいずれか１つを、注目画素に加算すべき値（誤差成分）として決定し、これをマトリクス値５８としてマトリクス値加算部５１に供給するようになっている。なお、クロック信号ｃlkは、この画像表示装置全体の動作を支配する基準クロック信号であり、水平同期信号Ｈsyncおよび垂直同期信号Ｖsyncは、ビデオ入力部２に入力されたコンポジット信号から分離抽出されたものである。
【００３０】
階調変換部５は、簡易なソフトウェアによって実現可能であるが、ハードウェアによって構成してもよい。
【００３１】
図３は、マトリクス生成部５４の構成をより詳細に表すものである。このマトリクス生成部５４は、２つのエッジ検出部５４１，５４２と、２ビットカウンタ５４３と、２つの１ビットカウンタ５４４，５４５と、マトリクス値決定部５４６とを備えている。ここで、２ビットカウンタ５４３が本発明における「計数手段」の一具体例に対応し、マトリクス値決定部５４６が本発明における「第１の決定手段」の一具体例に対応する。
【００３２】
エッジ検出部５４１は、後述する図５に示したように、クロック信号ｃlkおよび垂直同期信号Ｖsyncを基に垂直エッジ信号Ｖedgeを生成し、２ビットカウンタ５４３に供給するようになっている。エッジ検出部５４２は、後述する図４に示したように、クロック信号ｃlkおよび水平同期信号Ｈsyncを基に水平エッジ信号Ｈedgeを生成し、１ビットカウンタ５４４および１ビットカウンタ５４５に供給するようになっている。
【００３３】
２ビットカウンタ５４３は、エッジ検出部５４１からの垂直エッジ信号Ｖedgeに同期して、２ビットのカウント、すなわち、０〜３（“００”〜“１１”）までのカウント動作を繰り返し行い、そのカウント値を、垂直同期カウント信号Ｖsc（図５（Ｆ）参照）としてマトリクス値決定部５４６に供給するようになっている。なお、本明細書において、記号「“  ”」は２進数であることを示すものとする。１ビットカウンタ５４４は、エッジ検出部５４２からの水平エッジ信号Ｈedgeに同期して、１ビットのカウント動作を繰り返し行い、そのカウント値“０”または“１”を、水平同期カウント信号Ｈsc（図４５（Ｇ）参照）としてマトリクス値決定部５４６に供給するようになっている。１ビットカウンタ５４５は、クロック信号ｃlkに同期して、１ビットのカウント動作を繰り返し行い、そのカウント値“０”または“１”を、水平カウント信号Ｈc としてマトリクス値決定部５４６に供給するようになっている。１ビットカウンタ５４５は、水平エッジ信号Ｈedgeによってリセットされる。
【００３４】
マトリクス値決定部５４６は、２ビットカウンタ５４３、１ビットカウンタ５４４および１ビットカウンタ５４５からそれぞれ供給される垂直同期カウント信号Ｖsc、水平同期カウント信号Ｈscおよび水平カウント信号Ｈc を基に、マトリクス値５８を決定し、これをマトリクス生成部５４（図２）に供給するようになっている。その詳細は後述する。
【００３５】
図４および図５は、マトリクス生成部５４において用いられ、または生成される各種の信号のタイミングを表すものである。特に、図４は、クロック信号ｃlkおよび水平同期信号Ｈsyncに基づいて、水平エッジ信号Ｈedge、水平カウント信号Ｈc および水平同期カウント信号Ｈscが生成される様子を表し、図５は、クロック信号ｃlkおよび垂直同期信号Ｖsyncに基づいて、垂直エッジ信号Ｖedgeおよび垂直同期カウント信号Ｖscが生成される様子を表す。
【００３６】
図４に示したように、水平同期信号Ｈsync（図４（Ｂ））は、クロック信号ｃlk（図４（Ａ））の１周期に相当する分だけ遅延されて水平１クロック遅延信号Ｈ1dly（図４（Ｃ））となる。この水平１クロック遅延信号Ｈ1dlyはさらに、クロック信号ｃlkの１周期に相当する分だけ遅延されて水平２クロック遅延信号Ｈ2dly（図４（Ｄ））となる。水平エッジ信号Ｈedge（図４（Ｅ））は、次の（１）式に示す論理演算によって生成される。なお、「／Ｈ2dly」は「Ｈ2dly」の否定（反転論理）を表す。
Ｈedge＝Ｈ1dly  ＆  ／Ｈ2dly  …（１）
【００３７】
これらのことから、水平同期信号Ｈsyncの立ち上がりエッジがクロック信号ｃlkの立ち上がりタイミングｔ１，ｔ２の間に存在していれば、クロック信号ｃlkの立ち上がりタイミングｔ３の直後に水平エッジ信号Ｈedgeが立ち上がり、タイミングｔ４の直後に水平エッジ信号Ｈedgeが立ち下がることが分かる。言い換えると、水平１クロック遅延信号Ｈ1dlyがハイレベル“Ｈ”であり、かつ、水平２クロック遅延信号Ｈ2dlyがローレベル“Ｌ”であるのは、タイミングｔ３のときだけであるから、その次のクロック立ち上がりタイミングｔ４において水平エッジ信号Ｈedgeが“Ｈ”であれば、上記の（１）式の演算より、タイミングｔ１，ｔ２の間に水平同期信号Ｈsyncの立ち上がりエッジが存在していたことがわかる。
【００３８】
通常、水平同期信号Ｈsyncの位置と水平方向における画素の時間軸上位置との相対関係は予め定まっているので、水平エッジ信号Ｈedgeを１ビットカウンタ５４５のリセット信号に用いることによって、水平ライン上の先頭画素位置（時間軸上の位置）を特定することができる。なお、水平同期信号Ｈsyncの位置（タイミングｔ１の位置）が判明するのは、水平同期信号Ｈsyncの位置（立ち上がりタイミングｔ１）から３クロック分遅延したタイミングｔ４の時点であるが、この遅延は特に問題にならない。一般に、水平同期信号Ｈsyncの位置と画素の位置との時間間隔は、水平同期信号Ｈsyncから水平エッジ信号Ｈedgeまでの時間遅れに比べて十分大きく設定されるからである。
【００３９】
水平エッジ信号Ｈedgeは、１ビットカウンタ５４５にリセット信号として入力される。１ビットカウンタ５４５は、水平エッジ信号Ｈedgeの立ち上がりエッジを基準としてカウント動作を開始し、水平カウント信号Ｈc （図４（Ｆ））として“０”または“１”を出力する。したがって、水平カウント信号Ｈc が“０”のときは水平ライン上で奇数番目の画素が処理対象になっており、水平カウント信号Ｈc が“１”のときは水平ライン上で偶数番目の画素が処理対象になっていることが分かる。この水平カウント信号Ｈc は、マトリクス値決定部５４６に入力され、後述するように、ディザ行列の行方向における成分位置を特定するのに用いられる。
【００４０】
水平エッジ信号Ｈedgeはまた、１ビットカウンタ５４４にも入力される。この１ビットカウンタ５４４は、水平エッジ信号Ｈedgeの“Ｈ”レベルが入力されるたびに、その立ち下がりタイミングで１ビットカウント動作を行い、“０”または“１”の水平同期カウント信号Ｈsc（図４（Ｇ））を出力する。したがって、水平同期カウント信号Ｈscが“０”のときは垂直方向で奇数番目の画素（水平ライン）が処理対象になっており、水平同期カウント信号Ｈscが“１”のときは垂直方向で偶数番目の画素（水平ライン）が処理対象になっていることが分かる。この水平同期カウント信号Ｈscは、マトリクス値決定部５４６に入力され、後述するように、ディザ行列の列方向における成分位置を特定するのに用いられる。
【００４１】
図５に示したように、垂直同期信号Ｖsync（図５（Ｂ））は、クロック信号ｃlk（図５（Ａ））の１周期に相当する分だけ遅延されて垂直１クロック遅延信号Ｖ1dly（図５（Ｃ））となる。この垂直１クロック遅延信号Ｖ1dlyはさらに、クロック信号ｃlkの１周期に相当する分だけ遅延されて垂直２クロック遅延信号Ｖ2dly（図５（Ｄ））となる。また、垂直エッジ信号Ｖedge（図５（Ｅ））は、次の（２）式に示す論理演算によって生成される。なお、「／Ｖ2dly」は「Ｖ2dly」の否定（反転論理）を表す。
Ｖedge＝Ｖ1dly  ＆  ／Ｖ2dly  …（２）
【００４２】
水平同期信号Ｈsync（図４）の場合と同様に、垂直同期信号Ｖsyncの立ち上がりエッジがクロック信号ｃlkの立ち上がりタイミングｔ５，ｔ６の間に存在していれば、クロック信号ｃlkの立ち上がりタイミングｔ７の直後に垂直エッジ信号Ｖedgeが立ち上がり、タイミングｔ８の直後に垂直エッジ信号Ｖedgeが立ち下がることが分かる。すなわち、垂直１クロック遅延信号Ｖ1dlyがハイレベル“Ｈ”であり、かつ、垂直２クロック遅延信号Ｖ2dlyがローレベル“Ｌ”であるのは、タイミングｔ７のときだけであるから、その次のクロック立ち上がりタイミングｔ８において垂直エッジ信号Ｖedgeが“Ｈ”であれば、上記の（２）式の演算より、タイミングｔ５，ｔ６の間に垂直同期信号Ｖsyncの立ち上がりエッジが存在していたことがわかる。
【００４３】
垂直エッジ信号Ｖedgeは、２ビットカウンタ５４３に入力される。この２ビットカウンタ５４３は、垂直エッジ信号Ｖedgeの“Ｈ”レベルが入力されるたびに、その立ち下がりタイミングで２ビットカウント動作を行い、０〜３（“００”，“０１”，“１０”，“１１”）のいずれかの垂直同期カウント信号Ｖsc（図５（Ｆ））を出力する。したがって、垂直同期カウント信号Ｖscが“００”のときは１番目のフィールドが処理対象であり、垂直同期カウント信号Ｖscが“０１”のときは２番目のフィールドが処理対象であり、垂直同期カウント信号Ｖscが“１０”のときは３番目のフィールドが処理対象であり、垂直同期カウント信号Ｖscが“１１”のときは４番目のフィールドが処理対象であることが分かる。この垂直同期カウント信号Ｖscは、マトリクス値決定部５４６に入力され、後述するように、４種類のディザ行列のうちのいずれを用いるかを特定するのに用いられる。
【００４４】
図６は、垂直同期カウント信号Ｖscの値に対応して用いられる４種類のディザ行列を表すものである。垂直同期カウント信号Ｖscが“００”のときはＡ０というディザ行列が採用され（図６（Ａ））、垂直同期カウント信号Ｖscが“０１”のときはＡ１というディザ行列が採用され（図６（Ｂ））、垂直同期カウント信号Ｖscが“１０”のときはＡ２というディザ行列が採用され（図６（Ｃ））、垂直同期カウント信号Ｖscが“１１”のときはＡ３というディザ行列が採用されるようになっている（図６（Ｄ））。垂直同期カウント信号Ｖscの値は“００”から“１１”までを繰り返すので、図７に示したように、採用されるディザ行列はＡ０，Ａ１，Ａ２，Ａ３，Ａ０，Ａ１，…というように循環する。
【００４５】
図６に示したように、ディザ行列Ａ０〜Ａ３のそれぞれにおいて、行方向（図中、横方向）の位置は水平カウント信号Ｈc によって特定され、列方向（図中、縦方向）の位置は水平同期カウント信号Ｈscによって特定される。例えば、ディザ行列Ａ１の第２行第１列目の成分「１」は、Ｈc ＝“０”とＨsc＝“１”とによって定まる。
【００４６】
次に、以上のような構成の画像表示装置の動作を説明する。
【００４７】
まず、画像表示装置全体の動作を説明する。この画像表示装置では、ビデオ入力部２が、チューナ１で選曲され、またはＶＣＲやＤＶＤ等から再生されたコンポジットビデオ信号を選択して、ＹＵＶ信号２１に変換してＡ／Ｄコンバータ３に供給する。Ａ／Ｄコンバータ３は、ＹＵＶ信号２１を各１０ビットのディジタルのＹＵＶ信号３１に変換して画像処理部４に供給する。画像処理部４は、ＹＵＶ信号３１に対し、１０ビット幅の精度で、所定の画像処理（例えば、輝度補正処理、テクスチャー補正処理、シャープネス補正処理あるいは色補正処理等）を行うと共に、マトリクス回路等によってＹＵＶ／ＲＧＢ変換を行い、各１０ビット幅のＲＧＢ信号４１を生成して、階調変換部５に供給する。階調変換部５は、１０ビット幅のＲＧＢ信号４１を８ビット幅のＲＧＢ信号５１に変換する階調変換処理を行い、このＲＧＢ信号５１をパネルドライバ６に供給する。パネルドライバ６は、各８ビット幅のＲＧＢ信号５１を基にアナログのパネル駆動信号を生成し、表示パネル７に供給する。これにより、表示パネル７では、８ビット表現（階調数２５６）での画像表示が行われる。
【００４８】
次に、図８〜図１３を参照して、階調変換部５の動作を詳細に説明する。図８は階調変換部５が１つの画素に対して行う処理の流れを表すものである。図９〜図１２は表示パネル７の各画素に対して加算されるべきディザ行列の成分（図２，図３のマトリクス値５８）の割り当て状態を表すものである。図１３は、１０ビット幅の入力画像データＤinに対する処理の一具体例を表すものである。
【００４９】
階調変換部５のマトリクス値加算部５１（図２）は、ＲＧＢ信号４１のうちの１つ（例えばＲ信号）を入力画像データＤinとして取り込む（ステップＳ１０１）。マトリクス値決定部５４６は、垂直同期カウント信号Ｖsc，水平同期カウント信号Ｈscおよび水平カウント信号Ｈc を基にマトリクス値５８を決定する（ステップＳ１０２）。
【００５０】
マトリクス値５８の決定は、次のようにして行う。
【００５１】
上記したように、ビット幅（階調数）を２ビット削減しようとする場合には、例えば図６および図７に示したような構成の４種類の２行２列のディザ行列Ａ０〜Ａ３を用意する。これらの行列の各成分は、画素のそれぞれに割り当てられ、各画素を表す入力画像データＤinにそれぞれ加算されるべきものである。具体的には、例えば図９に示したように、第１のフィールドＦ０を構成する画素配列に対しては、ディザ行列Ａ０が、順にタイルを敷き詰めるようにして割り当てられる。したがって、奇数番目の水平ラインの各画素に対しては、左から順に「０」，「２」，「０」，「２」，…という行列成分が割り当てられ、偶数番目の水平ラインの各画素に対しては、左から順に「３」，「１」，「３」，「１」，…という行列成分が割り当てられることになる。第２〜第４のフィールドＦ１〜Ｆ３については、ディザ行列Ａ１〜Ａ３がそれぞれ割り当てられる。各フィールド内におけるディザ行列の割り当て方は第１のフィールドＦ０の場合と同様である（図１０〜図１２参照）。結局、注目画素について、以下に説明する３つのパラメータ「ｉ，ｊ，ｋ」を決定すれば、その画素に加算すべきマトリクス値５８が一意に定まる。
【００５２】
パラメータ「ｉ」は、１水平ライン上において、その注目画素が奇数番目か偶数番目かを示すパラメータであり、水平カウント信号Ｈc （図４（Ｆ））と同値である。そして、このパラメータ「ｉ」はディザ行列の列番号（行方向における成分位置）に対応する。具体的には、「ｉ＝０」は奇数番目の画素であることを示し、ディザ行列の第１列に対応する一方、「ｉ＝１」は偶数番目の画素であることを示し、ディザ行列の第２列に対応する。
【００５３】
パラメータ「ｊ」は、１フィールド内において、注目画素の属する水平ラインが奇数番目か偶数番目かを示すパラメータであり、水平同期カウント信号Ｈsc（図４（Ｇ））と同値である。このパラメータ「ｊ」は、ディザ行列の行番号（列方向における成分位置）に対応する。具体的には、「ｊ＝０」は奇数番目の水平ラインであることを示し、ディザ行列の第１行に対応する。一方、「ｊ＝１」は偶数番目の水平ラインであることを示し、ディザ行列の第２行に対応する。
【００５４】
パラメータ「ｋ」は、注目画素の属するフィールドを特定するパラメータであり、垂直同期カウント信号Ｖsc（図５（Ｆ））と同値である。このパラメータ「ｋ」は、ディザ行列Ａ０〜Ａ３のいずれかを特定する。具体的には、「ｋ＝０」は第１フィールドであることを示し、ディザ行列Ａ０に対応する（図６（Ａ）、図９）。「ｋ＝１」は第２フィールドであることを示し、ディザ行列Ａ１に対応する（図６（Ｂ）、図１０）。「ｋ＝２」は第３フィールドであることを示し、ディザ行列Ａ２に対応する（図６（Ｃ）、図１１）。「ｋ＝３」は第４フィールドであることを示し、ディザ行列Ａ３に対応する（図６（Ｄ）図１２）。
【００５５】
マトリクス生成部５４は、このようにして決定したマトリクス値５８をマトリクス値加算部５１に供給する。
【００５６】
マトリクス値加算部５１は、取り込んだ入力画像データＤinに、マトリクス生成部５４からのマトリクス値５８を加算し、リミッタ５２に供給する（ステップＳ１０３）。ここでの加算は、入力画像データＤinの下位２ビットに“００”、“０１”、“１０”，“１１”のいずれかを加算することにより、後段のビットシフトにより生ずる誤差を平面的にも時間的にも拡散させることを意味する。
【００５７】
リミッタ５２は、加算結果が２10−１を越えたか否かを判定し（ステップＳ１０４）、越えない場合には（ステップＳ１０４；Ｎ）、その加算結果をそのままデータ５７としてビットシフト部５３に供給する。一方、加算結果が２10−１を越えた場合には（ステップＳ１０４；Ｙ）、その加算結果を、１０ビット幅の入力画像データＤinの最大値である２10−１に置き換えるクリップ処理を行い（ステップＳ１０５）、この値をデータ５７としてビットシフト部５３に供給する。このクリップ処理により、マトリクス値加算部５１における加算に伴うオーバーフローが回避される。
【００５８】
ビットシフト部５３は、入力されたデータ５７を右へ２ビットシフトする（ステップＳ１０６）。この処理は、１０ビットのうちの下位２ビットを切り捨てて８ビット幅のデータに変換することを意味する。２ビットシフトにより得られた８ビットデータは、出力画像データＤout （ＲＧＢ信号のうちの例えばＲ信号）として出力され（ステップＳ１０７）、パネルドライバ６に供給される。
【００５９】
ここで、図６を参照して、本実施の形態で採用しているディザ行列Ａ０〜Ａ３の特徴について説明する。
【００６０】
これらの行列は、比較的大きな誤差成分である「２」および「３」が同じ行や同じ列に存在することのないように構成されている。すなわち、誤差の大きい成分が縦方向および横方向に集中することのないように配慮がなされている。このことは、階調変換後の画像を見たときに縦線および横線のノイズが目立たなくなるように作用する。
【００６１】
また、ディザ行列Ａ０〜Ａ３における特定の位置の成分（ｉ，ｊ）に着目すると（但し、ｉ＝０，１、ｊ＝０，１）、成分の値が行列間で互いに異なっている。例えば、（１，１）では、Ａ０からＡ３まで順に「０」，「２」，「１」，「３」というように「０」から「３」までの値が１種類ずつ入っている。他の成分についても同様である。このため、これらのディザ行列Ａ０〜Ａ３をＦ０〜Ｆ３に対応付けて割り当てた場合に、時間軸方向において同じ画素位置に大きい誤差成分が集中しにくい。その結果、同じ画素位置における時間軸方向のノイズが目立ちにくくなる。
【００６２】
次に、図１３を参照して、入力画像データＤinに対する具体的な処理例について説明する。ここでは、ある画素についての入力画像データＤinが、例えば“０１１０１００１１０”（＝４２２）であった場合を想定する。
【００６３】
マトリクス生成部５４から出力されたマトリクス値５８が「０」であった場合には、図１３（Ａ）に示したように、加算値が“００”なので、加算結果に変化はなく、当然に、２ビットシフト後のデータの下位２ビットの位置に、元のデータの下位から３，４ビット目がそのまま移動する結果、出力画像データＤout は“０１１０１００１”（＝１０５）となる。
【００６４】
マトリクス値５８が「１」であった場合には、図１３（Ｂ）に示したように、加算値が“０１”なので、加算結果は“０１１０１００１１１”（＝４２３）に変化するが、２ビットシフトによって下位２ビットが切り捨てられるので、シフト後のデータの下位２ビットの位置には、元のデータの下位から３，４ビット目がそのまま移動し、結局、出力画像データＤout は“０１１０１００１”（＝１０５）となり、マトリクス値５８が「０」の場合と同じ結果となる。すなわち、加算を行わずにビットシフトだけを行った場合と同じ結果となる。
【００６５】
マトリクス値５８が「２」であった場合には、図１３（Ｃ）に示したように、加算値が“１０”なので、加算結果は“０１１０１０１０００”（＝４２４）に変化する。この場合、下位から４ビット目に桁上がりが発生している。このため、その後の２ビットシフトによって元のデータの下位２ビットは切り捨てられるものの、シフト後のデータの下位から２ビット目の位置には、元のデータの下位から４ビット目の（桁上がりした）値が移動し、結局、出力画像データＤout は“０１１０１０１０”（＝１０６）となり、マトリクス値５８が「０」の場合とは異なる結果となる。
【００６６】
マトリクス値５８が「３」であった場合には、図１３（Ｄ）に示したように、加算値が“１１”なので、加算結果は“０１１０１０１００１”（＝４２５）に変化する。この場合、下位から４ビット目に桁上がりが発生している。このため、その後の２ビットシフトによって元のデータの下位２ビットは切り捨てられるものの、シフト後のデータの下位から２ビット目の位置には、元のデータの下位から４ビット目の桁上がりした値が移動し、結局、出力画像データＤout は“０１１０１０１０”（＝１０６）となり、マトリクス値５８が「２」の場合と同じ結果となる。
【００６７】
なお、マトリクス値５８の加算によって桁上がりが生ずるか否かは、入力画像データＤinの値に依存する。より具体的には、マトリクス値５８の値「０」〜「３」のいずれかを加算したときに桁上がりが発生するか否かということは、入力画像データＤinの値の如何に依存する。また、上記の例では、桁上がりしない場合と桁上がりした場合とを比べると、出力画像データＤout の変化量はわずかに「１」にとどまっているが、それ以上の変化が生ずる場合もある。例えば、入力画像データＤinが上記の例とは異なる“０１１０１０１１１１”（＝４３１）であり、マトリクス値５８が「３」（＝“１１”）であったとすると、加算結果は“０１１０１１００１０”（＝４３４）となり、ビットシフト後の出力画像データＤout は“０１１０１１００”（＝１０８）となるので、変化量は「３」となる。
【００６８】
以上のように、本実施の形態によれば、注目画素に対応する位置の成分値が行列間で互いに異なるような４つのディザ行列を用意し、各ディザ行列をフィールドごとに切り換えて適用するようにしたので、時間軸方向において誤差をランダムに拡散させることができ、同じ画素位置における時間軸方向のノイズが目立ちにくくなる。また、ディザ行列内において成分同士が互いに異なる値をもつようにしたので、画素配列方向においても誤差をランダムに拡散することができる。さらに、１つのディザ行列に着目した場合、行列成分のうちの誤差の大きいものが縦方向および横方向に集中することのないようにディザ行列を構成したので、階調変換後の画像における縦線および横線のノイズが目立ちにくくなる。すなわち、階調変換処理に際して、動画像の２次元方向の誤差拡散のみならず、時間軸方向においてもランダマイズされた誤差拡散を行うことから、極めて高い誤差拡散能力を発揮することができ、画素配列方向のみならず時間軸方向における際立った周期性をなくすことが可能である。その結果、階調変換後の画質劣化を効果的に抑えることができる。
【００６９】
さらに、画素ごとに量子化誤差を算出するための演算と誤差拡散処理とを行う従来の手法とは異なり、本実施の形態の画像処理装置では、加算という単純な演算とビットシフトという簡易な処理とによって、ディザ処理を伴う階調変換処理を容易に実現することができる。このため、ハードウェア（回路）の規模が小さくなり、あるいはソフトウェアの構成がより簡易になる。
【００７０】
このように、本実施の形態によれば、動画像の画質劣化を抑えつつ、簡易な構成によって階調変換処理を実現することが可能である。
【００７１】
なお、本実施の形態では、フィールド間でランダムになるようにディザ行列を発生させるようにしたが、２フィールドからなるフレーム間でランダムになるように発生させるようにしてもよい。
【００７２】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。
【００７３】
本実施の形態の画像表示装置は、図１に示した階調変換部５のマトリクス生成部５４（図３）に代えて、図１４に示したような構成のマトリクス生成部１５４を備えたものである。図１４において、図３に示した構成要素と同一の構成要素には同一の符号を付し、適宜説明を省略する。
【００７４】
図１４に示したように、マトリクス生成部１５４は、上記第１の実施の形態（図３）のマトリクス生成部５４が備えるエッジ検出部５４１および２ビットカウンタ５４３に代えてリニアフィードバックシフトレジスタ（以下、ＬＦＳＲという。）５４７を備えると共に、図３のマトリクス値決定部５４６に代えてマトリクス値決定部５４８を備えている。ＬＦＳＲ５４７は、例えば図１５に示したように、複数段のフリップフロップのうち最終段の出力を初段のフリップフロップの入力端と排他的論理和ＸＯＲの入力端にフィードバックするようにしたものであり、Ｍ系列の疑似ランダム発生回路として機能する。ここで、マトリクス値決定部５４８が本発明における「第２の決定手段」の一具体例に対応し、ＬＦＳＲ５４７が本発明における「擬似乱数発生手段」の一具体例に対応する。
【００７５】
ここで、Ｍ系列とは、所定の段数のシフトレジスタとフィードバック回路とによって生成される符号系列のうち、出現周期が最長になるような系列をいう。シフトレジスタの段数をｎとすると、周期Ｔは次の（３）式で与えられる。
Ｔ＝２n −１  …（３）
【００７６】
マトリクス値決定部５４８は、ＬＦＳＲ５４７、１ビットカウンタ５４４および１ビットカウンタ５４５からそれぞれ供給される乱数Ｑ０，Ｑ１、垂直同期カウント信号Ｖsc、水平同期カウント信号Ｈscおよび水平カウント信号Ｈc を基に、マトリクス値５８を決定し、これをマトリクス生成部１５４（図２）に供給するようになっている。その他の構成は、マトリクス生成部５４と同様なので、説明を省略する。
【００７７】
図１５は、４段のシフトレジスタを用いて構成したＬＦＳＲ５４７の一例を表すものである。このＬＦＳＲ５４７は、４つのシフトレジスタＦＦ０〜ＦＦ３と、排他的論理和回路ＸＯＲとを備えている。排他的論理和回路ＸＯＲは、初段のシフトレジスタＦＦ０の出力端Ｑと第２段のシフトレジスタＦＦ１の入力端Ｄとの間に設けられている。排他的論理和回路ＸＯＲの一方の入力端は、シフトレジスタＦＦ０の出力端Ｑに接続されている。シフトレジスタＦＦ１の出力端Ｑは、第３段のシフトレジスタＦＦ２の入力端Ｄに接続され、シフトレジスタＦＦ２の出力端Ｑは、第４段（最終段）のシフトレジスタＦＦ３の入力端Ｄに接続されている。シフトレジスタＦＦ３の出力端Ｑは、初段のシフトレジスタＦＦ０の入力端Ｄにフィードバック接続されると共に、排他的論理和回路ＸＯＲの他方の入力端にフィードバック接続されている。
【００７８】
シフトレジスタＦＦ０〜ＦＦ３の各クロック入力端には、それぞれ、垂直同期信号Ｖsyncがクロックとして並列に入力されるようになっている。この垂直同期信号Ｖsyncの立下りに同期して、シフトレジスタＦＦ０〜ＦＦ３の各出力端Ｑから、図１６に示したような組み合わせの乱数Ｑ０，Ｑ１，Ｑ２，Ｑ３が出力されるようになっている。但し、上記したように、これらの乱数のうちのＱ０，Ｑ１の２つだけがマトリクス値決定部５４８に供給されて、マトリクス値５８の決定に供せられるようになっている。
【００７９】
図１６は、シフトレジスタＦＦ０〜ＦＦ３から出力される乱数Ｑ０〜Ｑ３の組み合わせを表すものである。ＬＦＳＲ５４７のシフトレジスタ段数ｎは４であるので、同一の組み合わせの出現周期ＴはＴ＝２4 −１＝１５である。ここで、２つの乱数の組( Ｑ０，Ｑ１）に着目すると、１周期の中で、( ０, １）、( １, ０）、( １, １）がそれぞれ４回、( ０, ０）が３回ランダムに出現していることがわかる。ここで、図７の場合と同様に、( Ｑ０，Ｑ１）の４つの組み合わせをディザ行列Ａ０〜Ａ３にそれぞれ対応させる。具体的には、( Ｑ０，Ｑ１）が( ０, ０）のときはＡ０、( ０, １）のときはＡ１、( １, ０）のときはＡ２、( １, １）のときはＡ３に対応させる。この結果、図１７に示したように、２つの乱数( Ｑ０，Ｑ１）の１５種類の組み合わせパターンに応じて、ディザ行列Ａ０〜Ａ３が割り当てられることになる。
【００８０】
次に、以上のような構成の画像表示装置の動作を説明する。但し、マトリクス生成部１５４以外の動作は上記第１の実施の形態の場合と同様なので、その説明を適宜省略する。
【００８１】
このマトリクス生成部１５４では、ＬＦＳＲ５４７が、垂直同期信号Ｖsyncの立ち下がりのタイミングで、図１７に示した組み合わせの乱数Ｑ０，Ｑ１を生成し、マトリクス値決定部５４８に供給する。マトリクス値決定部５４８（図１４）は、４つのパラメータ（ｉ，ｊ，Ｑ０，Ｑ１) によって、ディザ行列Ａ０〜Ａ３のうちのいずれの行列の、いずれの成分を出力するかを決定する。ここに、ｉ＝０〜１、ｊ＝０〜３，Ｑ０＝０〜１，Ｑ１＝０〜１である。その決定の仕方は、図６の場合と同様である。すなわち、垂直同期カウント信号Ｖscの２つのビットを乱数Ｑ０，Ｑ１で置き換えれば、図６がそのまま適用される。マトリクス値決定部５４８は、このようにして決定したマトリクス値５８をマトリクス値加算部５１（図２）に供給する。これ以降の動作は、上記第１の実施の形態の場合と同様である。
【００８２】
このように、本実施の形態によれば、Ｍ系列の疑似ランダム発生回路として機能するリニアフィードバックシフトレジスタを用いて乱数Ｑ０〜Ｑ３を発生させ、これらの乱数の一部Ｑ０，Ｑ１の組み合わせをディザ行列Ａ０〜Ａ３に対応付けてディザ行列の順番を決めるようにしたので、ディザ行列Ａ０〜Ａ３の繰り返し周期を、上記第１の実施の形態の場合の「４」よりも長い「１５」とすることができる。このため、階調変換の際の時間軸方向のランダマイズ効果がより一層高まる。すなわち、時間方向の誤差拡散性能を上げることができるので、階調変換後の動画像の画質劣化が、第１の実施の形態の場合よりもさらに少なくなる。
【００８３】
なお、本実施の形態では、ＬＦＳＲ５４７を構成するシフトレジスタの段数ｎを４として説明したが、この限りではなく、より少ない段数、または、より多い段数にしてもよい。但し、周期Ｔを大きくして時間軸方向のランダマイズ効果をさらに高めるためには、回路規模が過度に大きくならない範囲で、段数ｎをできるだけ多くする方が好ましい。また、上記の（３）式により、周期Ｔは必ず奇数になるので、乱数Ｑ０，Ｑ１の４つの組み合わせ（０，０）、（０，１）、（１，０）、（１，１）の各発生頻度は同じにならないが、段数ｎを増やすことにより、発生頻度の差を少なくすることができ、ランダマイズの際の偏りを少なくすることができる。
【００８４】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。
【００８５】
本実施の形態は、図２に示したような構成の階調変換部５を１つのモジュールとして扱い、このようなモジュールを２段直列に接続するようにしたものである。すなわち、本実施の形態では、図１における階調変換部５に代えて、第１階調変換部５Ａと第２階調変換部５Ｂとを設ける。
【００８６】
第１階調変換部５Ａは、図１における階調変換部５とまったく同じものである。第２階調変換部５Ｂは、８ビットの中間信号Ｄmid を６ビットの出力画像データＤout に変換するためのものであり、マトリクス値加算部５１Ｂ、リミッタ５２Ｂ、ビットシフト部５３Ｂおよびマトリクス生成部５４Ｂを備える。
【００８７】
第２階調変換部５Ｂを構成する各要素は、それぞれ、階調変換部５におけるマトリクス値加算部５１、リミッタ５２、ビットシフト部５３およびマトリクス生成部５４に相当する機能を有する。但し、マトリクス値加算部５１Ｂ、リミッタ５２Ｂおよびビットシフト部５３Ｂは、８ビット／６ビット変換に適合したものである点で、マトリクス値加算部５１Ａ、リミッタ５２Ａ、ビットシフト部５３Ａとは異なる。一方、マトリクス生成部５４Ｂは、マトリクス生成部５４Ａと同一構成である。
【００８８】
本実施の形態によれば、第１階調変換部５Ａおよび第２階調変換部５Ｂのそれぞれにおいてビット幅が２ビットずつ削減される結果、全体として４ビットのビット幅削減が可能である。さらに、このような階調変換モジュールを３段以上直列に設けることにより、より多くのビット幅削減が可能である。すなわち、簡易な回路で、多くの階調を落とすことができる。より一般化すると、Ｍ段のモジュールを用いることにより、２×Ｍビットの削減が可能である。このように２ビット削減モジュールをＭ段設けて２×Ｍビットの削減を行うようにした場合には、１つのモジュールだけで２×Ｍビットの削減を行う場合に比べて、階調変換に伴う誤差の発生をより少なくすることができる。一度に大きなビット幅削減を行うことは、大きな量子化ステップでの量子化を行うことを意味し、量子化誤差が大きくなりやすいからである。
【００８９】
なお、本実施の形態では、階調変換部５Ａ，５Ｂにおけるマトリクス生成部５４Ａ，５４Ｂが図３に示したものであるとして説明したが、これに代えて図１４のような構成のマトリクス生成部１５４を用いるようにしてもよい。
【００９０】
以上、実施の形態および実施例を挙げて本発明を説明したが、本発明はこれらに限定されず、種々の変形が可能である。例えば、上記各実施の形態では、ディザ行列Ａ０〜Ａ３の成分配列を図６に示したように設定したが、本発明はこれに限られず、それ以外の成分配列でもよい。また、ディザ行列の成分の値についても、各実施の形態で例示した「０」〜「３」には限定されず、それ以外の値をとるようにしてもよい。
【００９１】
また、上記各実施の形態では、ビット幅を１０ビットから８ビットに削減する処理を行う場合を例示したが、一般に、Ｎ１ビットからＮ２ビット（Ｎ１＞Ｎ２：Ｎ１，Ｎ２は正の整数）へのビット幅変換を行う場合についても同様に適用可能である。
【００９２】
また、上記各実施の形態では、削減するビット幅「２」に合わせて、ディザ行列の行および列の数をいずれも「２」としたが、本発明はこれに限られず、例えば、２行３列、３行２列、３行３列等のように、他のサイズのディザ行列を用いるようにしてもよい。
より一般化して説明すると、上記実施の形態は、ｍ＝Ｎ１−Ｎ２としたときにｍ×ｍのディザ行列を用いるケースに該当するが、ｍ１×ｍ２のディザ行列を用いるようにしてもよい。但し、ｍ１≠ｍ，ｍ２≠ｍ（ｍ１，ｍ２は正の整数）である。
【００９３】
但し、行列成分の値に関して言えば、削減するビット幅（シフトするビット数）と同じビット幅で表される値にするのが好ましい。例えば、本実施の形態のように、削減するビット幅が「２」の場合には、行列成分を２ビットで表現される値（“００”〜“１１”＝０〜３）にするのが好ましいし、また、例えば、削減するビット幅が「３」の場合には、行列成分を３ビットで表現される値（“０００”〜“１１１”＝０〜７）にするのが好ましい。そうすることで、最も自然な誤差拡散が可能になるからである。また、上記各実施の形態では、入力画像データにマトリクス値を加算するようにしたが、減算するようにしてもよい。
【００９４】
また、上記各実施の形態では、１つのフィールドに対して１種類のディザ行列のみを適用するものとして説明したが、本発明はこれに限定されず、１つのフィールドに複数種類のディザ行列を適用するようにしてもよい。この場合、１フィールド内の画素配列に対して異なる種類のディザ行列を割り付けるためには、様々なやり方が考えられる。例えば、複数種類のディザ行列を１種類ずつフィールドの端から横方向（水平方向）および縦方向（垂直方向）に順次敷き詰めていくことにより、隣接する行列同士が互いに異なるものとなるようにする、という方法が考えられる。あるいは、同種類の行列を、２つずつまたはそれ以上の数ずつ、順次敷き詰めていく、という方法も考えられる。
【００９５】
また、上記各実施の形態では、画像処理装置としての階調変換部５（図２）がテレビジョン受像機に適用（搭載）される場合について説明したが、本発明はこれに限定されず、その他の画像表示装置に適用されることも考えられる。例えば、パーソナルコンピュータ等の情報処理装置における表示装置にも適用可能である。さらには、画像表示装置だけにはとどまらず、例えばＶＣＲやＤＶＤ等の記録媒体再生装置に画像処理装置（階調変換部５（図２））を搭載するようにしてもよい。あるいは、単独の装置として階調変換部５（図２））を構成するようにしてもよい。
【００９６】
また、上記各実施の形態では、動画信号に対して処理を行う場合について説明したが、より一般的に、第１のビット数の信号の集合体として一定周期で繰り返し入力される第１の信号群に対して信号処理を行うことにより、第１のビット数よりも少ない第２のビット数の信号の集合体としての第２の信号群を得ることを目的とする信号処理装置にも本発明の思想を適用することは可能である。例えば、時々刻々変化するような、例えばスペクトル分布や度数分布を表す１次元的な強度信号や度数信号等にも適用可能である。これは、例えば、ビット数を少なく変換してデータ量を削減してから通信回線で送る場合等に有効と考えられる。
【００９７】
なお、上記各実施の形態では、適用対象の画像が動画である場合について説明したが、各画素ごとの画像データに対してディザ行列成分の加算処理とビットシフト処理という２つの処理を行うことにより階調変換を行う、という考え方は、動画のみならず静止画にも適用可能である。この場合には画像データが時間軸方向に変化することはないので、ディザ行列は時間軸方向において一定でよく、ディザ行列Ａ０〜Ａ３のうちのいずれか１つを用い、例えば図９に示したようなやり方でディザ行列の割り当てを行うようにすればよい。あるいは、画素配列方向（２次元方向）において互いに異なるディザ行列を割り当てるようにしてもよい。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施の形態に係る画像表示装置の全体構成を表すブロック図である。
【図２】図１の画像表示装置における階調変換部の構成を表すブロック図である。
【図３】図２の階調変換部におけるマトリクス生成部の構成を表すブロック図である。
【図４】図３のマトリクス生成部で用いられまたは生成される信号を表すタイミング図である。
【図５】図３のマトリクス生成部で用いられまたは生成される他の信号を表すタイミング図である。
【図６】図３のマトリクス生成部のマトリクス値決定部の動作を説明するための図である。
【図７】垂直同期カウント信号とディザ行列との対応関係を表す図である。
【図８】図２の階調変換部の動作を説明するための流れ図である。
【図９】１フィールドの各画素にディザ行列の成分が割り当てられる様子を示す図である。
【図１０】１フィールドの各画素にディザ行列の成分が割り当てられる様子を示す他の図である。
【図１１】１フィールドの各画素にディザ行列の成分が割り当てられる様子を示す、さらに他の図である。
【図１２】１フィールドの各画素にディザ行列の成分が割り当てられる様子を示す、さらに他の図である。
【図１３】階調変換処理の具体例を示す図である。
【図１４】本発明の第２の実施の形態に係る画像表示装置の階調変換部におけるマトリクス生成部の構成を表すブロック図である。
【図１５】図１４のマトリクス生成部におけるリニアフィードバックレジスタの構成を表すブロック図である。
【図１６】図１５のリニアフィードバックレジスタの出力論理値表を表す図である。
【図１７】リニアフィードバックレジスタから出力される２つの乱数の組とディザ行との対応関係を表す図である。
【図１８】本発明の第３の実施の形態に係る画像表示装置における階調変換部の構成を表すブロック図である。
【符号の説明】
【００９９】
１  …チューナ、２…ビデオ入力部、３…Ａ／Ｄコンバータ、４…画像処理部、５…階調変換部、６…Ｄ／Ａコンバータ、７…表示パネル、５１，５１Ａ，５１Ｂ…マトリクス値加算部、５２，５２Ａ，５２Ｂ…リミッタ、５３，５３Ａ，５３Ｂ…ビットシフト部、５４，５４Ａ，５４Ｂ，１５４…マトリクス生成部、５８…マトリクス値、５４１，５４２…エッジ検出部、５４３…２ビットカウンタ、５４４，５４５…１ビットカウンタ、５４６…マトリクス値決定部、５４７…リニアフィードバックレジスタ（ＬＦＳＲ）、５４８マトリクス値決定部、Ａ０〜Ａ３ディザ行列、Ｄin…入力画像データ、Ｄout …出力画像データ、ｃlk…クロック信号、Ｈsync…水平同期信号、Ｖsync…垂直同期信号、Ｈc …水平カウント信号、Ｈsc…水平同期カウント信号、Ｖsc…垂直同期カウント信号、Ｈedge…水平エッジ信号、Ｖedge…垂直エッジ信号、Ｈ1dly…水平１クロック遅延信号、Ｈ2dly…水平２クロック遅延信号、Ｖ1dly…垂直１クロック遅延信号、Ｖ2dly…垂直２クロック遅延信号、Ｑ０，Ｑ１…乱数
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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