(57)【要約】【課題】ゲート電極とウエル領域の電気的な接続を確実に行うことができ、高集積化と歩留まり向上が可能な半導体装置およびその製造方法を提供する。【解決手段】半導体基板１上に形成されたウエル領域１１と素子分離領域と、ウエル領域１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ゲート電極１４の外縁の一部を除いてゲート電極１４を囲むように、かつ、ゲート電極１４の側壁に接するように形成された絶縁性を有する側壁スペーサ１５とを備える。上記側壁スペーサ１５が形成されていないゲート電極１４の外縁の一部の側壁に接するように形成された半導体接続部１７を介してゲート電極１４とウエル領域１１とを電気的に接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたウエル領域と素子分離領域と、
上記ウエル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記ゲート電極の外縁の一部を除いて上記ゲート電極を囲むように、かつ、上記ゲート電極の側壁に接するように形成された絶縁性を有する側壁スペーサと、
上記側壁スペーサが形成されていない上記ゲート電極の外縁の一部の側壁に接するように形成され、上記ゲート電極と上記ウエル領域とを電気的に接続する半導体接続部とを備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
上記半導体接続部は、上記素子分離領域側から上記ゲート電極の側壁側に向かって漸次厚くなるように形成されていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
上記半導体接続部と電気的に接続された上記ウエル領域の表面側に、上記ゲート電極下の領域よりも不純物濃度の高いコンタクト領域を設けたことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１つに記載の半導体装置であって、
上記半導体接続部は、上記ウエル領域と同じ導電型であり、
上記ゲート電極は、半導体からなり、上記半導体接続部に側壁が接する少なくとも一部が上記半導体接続部と同じ導電型であることを特徴とする半導体装置。
【請求項５】
半導体基板上にウエル領域と素子分離領域を形成する工程と、
上記ウエル領域上にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上にゲート電極を形成する工程と、
上記ゲート電極を囲むように、かつ、上記ゲート電極の側壁に接するように、絶縁性を有する側壁スペーサを形成する工程と、
上記ゲート電極の側壁の一部が上記側壁スペーサで囲まれないように、上記側壁スペーサの一部を除去する工程と、
上記側壁スペーサの一部の除去により上記側壁スペーサで囲まれなくなった上記ゲート電極の側壁の一部に接するように、上記ゲート電極と上記ウエル領域とを電気的に接続する半導体接続部を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にゲート電極とウエル領域とが電気的に接続されている電界効果トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
電界効果トランジスタ(ＦＥＴ：Field Effect Transistor)を用いた半導体集積回路の消費電力を低く抑えるためには、ＦＥＴの動作電圧を下げることが効果的である。動作電圧を下げて消費電力を大幅に削減する技術としてゲート電極とウエル領域を電気的に接続した動的閾値ＭＯＳ(ＤＴ−ＭＯＳ：Dynamic Threshold Voltage-Metal Oxide Semiconductor)電界効果トランジスタが提案されている(以下、ＤＴ−ＭＯＳトランジスタという)。
【０００３】
従来の第１の半導体装置としては、ゲート電極とウエル領域を電気的に接続するために、ゲート電極とウエル領域の接続部分にコンタクトプラグを用いたＤＴ−ＭＯＳトランジスタがある(例えば、特許第２９０３８９２号公報(特許文献１)参照)。また、従来の第２の半導体装置としては、ゲート電極とウエル領域の接続部分にシリサイド膜を用いたＤＴ−ＭＯＳトランジスタがある (例えば、国際公開第００／０１０１５号パンフレット(特許文献２)参照)。
【０００４】
ゲート電極とウエル領域が電気的に接続されていることから、ＤＴ−ＭＯＳトランジスタを用いて半導体回路を構成するときには、他のトランジスタの影響を避けるように、各ＤＴ−ＭＯＳトランジスタのウエル領域は、他のトランジスタのウエル領域と互いに分離されている必要がある。このためＤＴ−ＭＯＳトランジスタを形成するときは、絶縁体層が半導体層で挟み込まれた構造になっているＳＯＩ(Silicon On Insulator)基板を使用するか、もしくは、バルク基板を用いた場合は、ウエル領域を互い極性の異なる浅いウエル領域と深いウエル領域とで構成し、かつ、浅いウエル領域を素子分離領域で電気的に分離している。
【０００５】
以下、ＤＴ−ＭＯＳトランジスタの動作原理を説明する。ゲート電極の電位がローレベルにある時(トランジスタがオフの時)、ウエル領域の電位もローレベルにあり、閾値電圧は通常のＭＯＳトランジスタと同じであり、オフ電流は通常ＭＯＳトランジスタと同程度に抑えられている。一方、上記ゲート電極の電位がハイレベルにある時(トランジスタがオンの時)、ウエル領域の電位もハイレベルになり、基板バイアス効果によって閾値電圧が低くなり、通常のＭＯＳトランジスタよりも大きな駆動電流が得られる。このため、トランジスタがオフ時のリーク電流を増加させることなく低電源電圧で大きな駆動電流を得ることができる。
【０００６】
図１０および図１１を用いて、従来の第１,第２の半導体装置を説明する。図１０および図１１は、電界効果トランジスタをゲート電極の長手方向に切断した断面図であり、ゲート電極とウエル領域の接続方法を分かりやすく説明するものである。図１０において、１０１は下地ウエハ、１０２は酸化シリコン膜、１０３はｐ型シリコン層、１０４は素子分離酸化膜、１０５はゲート酸化膜、１０６はゲート電極、１０８は層間絶縁膜、１０９はｐ+型拡散層、１１０はコンタクトプラグおよびＡl配線である。また、図１１において、２０１は半導体基板、２０２は素子分離領域、２０３は深いウエル領域、２０４は浅いウエル領域、２０５はゲート酸化膜、２０６はゲート電極、２０７はゲート電極側壁絶縁膜、２０８は高濃度拡散層コンタクト領域、２０９は高融点金属シリサイド膜である。
【０００７】
図１０に示す特許第２９０３８９２号公報に記載のＤＴ−ＭＯＳトランジスタでは、ゲート電極１０６とウエル領域(１０９)との電気的な接続は、層間絶縁膜層１０８に形成されたコンタクト孔に埋め込まれた導電膜であるコンタクトプラグ１１０によって行われている。しかしながら、回路構成によっては、コンタクトプラグを配線層の配線に必ず接続するとは限らない。接続する必要がない場合は、コンタクトプラグを迂回するように配線を配置させなければいけなくなるので、配線層の面積が大きくなり、半導体集積回路装置の高集積化を阻害する要因となる。
【０００８】
また、図１１に示す国際公開第００／０１０１５号パンフレットに記載のＤＴ−ＭＯＳトランジスタでは、ゲート電極２０６とウエル領域２０３との電気的な接続は、ゲート電極２０６の側壁とウエル領域２０３の表面に形成されたシリサイド膜２０９により行われている。このため、ゲート電極とウエル領域との電気的な接続を行っている部分の上部にも自由に配線を配置することができる。しかしながら、シリサイド膜によるゲート電極とウエル領域の電気的な接続を行ったＤＴ−ＭＯＳトランジスタを作成したところ、ゲート電極とウエル領域の電気的な接続部分において、良い歩留まりを得ることが困難であった。
【０００９】
このようなシリサイドによるゲート電極とウエル領域との接続の歩留まりが悪い原因としては、以下のような原因が考えられる。スパッタ法で例えばＣo等の高融点金属を堆積させるが、垂直に近いゲート電極の側壁には高融点金属を十分に堆積することができず、ゲート電極側壁のシリサイド化が十分でない。このため、ゲート電極側壁のシリサイド膜は、ウエル領域上のシリサイド膜と確実に接触することができず、ゲート電極とウエル領域の電気的接続の歩留まりが悪くなる。
【特許文献１】特許第２９０３８９２号公報  (第４頁、第１図(b))
【特許文献２】国際公開第００／０１０１５号パンフレット  (第７０頁、第２２図)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記課題を解決するためになされたものであり、ゲート電極とウエル領域が電気的に接続されているトランジスタにおいて、配線の配置を制約するコンタクトプラグを用いることなくゲート電極とウエル領域の電気的な接続を確実に行うことができ、高集積化と歩留まり向上が可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の半導体装置では、半導体基板上に形成されたウエル領域と素子分離領域と、上記ウエル領域上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記ゲート電極の外縁の一部を除いて上記ゲート電極を囲むように、かつ、上記ゲート電極の側壁に接するように形成された絶縁性を有する側壁スペーサと、上記側壁スペーサが形成されていない上記ゲート電極の外縁の一部の側壁に接するように形成され、上記ゲート電極と上記ウエル領域とを電気的に接続する半導体接続部とを備えることを特徴としている。
【００１２】
上記構成の半導体装置によれば、ゲート電極とウエル領域の電気的接続が、上部配線層に達するコンタクトプラグによって行われていないため、配線の配置に影響を与えないので、ゲート電極とウエル領域とが電気的に接続されているトランジスタを有する半導体集積回路装置の高集積化を図ることができる。また、シリサイド膜よりも半導体接続部の方がゲート電極の側壁に厚く形成することが容易であるため、ゲート電極とウエル領域との電気的接続を確実に行うことができ、ゲート電極とウエル領域とが電気的に接続されているトランジスタを有する半導体集積回路装置の歩留まりの向上を図ることができる。
【００１３】
また、一実施形態の半導体装置では、上記半導体接続部は、上記素子分離領域側から上記ゲート電極の側壁側に向かって漸次厚くなるように形成されていることを特徴としている。
【００１４】
上記実施形態の半導体装置では、上記素子分離領域側からゲート電極の側壁側に向かって漸次厚くなるように半導体接続部を形成することによって、ゲート電極による垂直段差が緩和されるので、後の製造工程の生産性を上げることができる。例えば、層間絶縁膜層の平坦化が容易になる、コンタクト孔をエッチングにて形成するときのエッチング条件のマージンが広がる等の効果がある。
【００１５】
また、一実施形態の半導体装置では、上記半導体接続部と電気的に接続された上記ウエル領域の表面側に、上記ゲート電極下の領域よりも不純物濃度の高いコンタクト領域を設けたことを特徴としている。
【００１６】
上記実施形態の半導体装置では、上記半導体接続部を介して上記ゲート電極と電気的に接続される上記ウエル領域の表面側に、ゲート電極下の領域よりも不純物濃度の高いコンタクト領域を設けることによって、半導体接続部とウエル領域とを低抵抗で確実に接続できる。
【００１７】
また、一実施形態の半導体装置では、上記半導体接続部は、上記ウエル領域と同じ導電型であり、上記ゲート電極は、半導体からなり、上記半導体接続部に側壁が接する少なくとも一部が上記半導体接続部と同じ導電型であることを特徴としている。
【００１８】
上記実施形態の半導体装置では、上記半導体接続部とウエル領域およびゲート電極を同じ導電型とすることによって、ゲート電極と半導体接続部とを低抵抗で直接接続できると共に、ウエル領域と半導体接続部とを低抵抗で直接接続でき、製造工程を簡略化できる。また、上記ゲート電極は、半導体例えばポリシリコン等から形成することで、ゲート電極の露出させた側壁に半導体接続部を選択的に堆積させることができる。
【００１９】
また、本発明の半導体装置の製造方法は、半導体基板上にウエル領域と素子分離領域を形成する工程と、上記ウエル領域上にゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上にゲート電極を形成する工程と、上記ゲート電極を囲むように、かつ、上記ゲート電極の側壁に接するように、絶縁性を有する側壁スペーサを形成する工程と、上記ゲート電極の側壁の一部が上記側壁スペーサで囲まれないように、上記側壁スペーサの一部を除去する工程と、上記側壁スペーサの一部の除去により上記側壁スペーサで囲まれなくなった上記ゲート電極の側壁の一部に接するように、上記ゲート電極と上記ウエル領域とを電気的に接続する半導体接続部を形成する工程とを備えることを特徴としている。
【００２０】
上記発明の半導体装置の製造方法によれば、上記ゲート電極とウエル領域の電気的接続が、上部配線層に達するコンタクトプラグによって行われていないため、配線の配置に影響を与えないので、ゲート電極とウエル領域とが電気的に接続されているトランジスタを有する半導体集積回路装置の高集積化を図ることができる。また、上記ゲート電極とウエル領域との電気的な接続部分の半導体接続部は、ゲート電極に対して自己整合的に形成されるので、素子の面積を増大させることなく、ゲート電極とウエル領域との電気的な接続を確実に行うことができ、歩留まりの向上を図ることができる。
【発明の効果】
【００２１】
以上より明らかなように、本発明の半導体装置によれば、ゲート電極は半導体接続部を介してウエル領域と電気的に接続されている構造によって、ゲート電極とウエル領域との電気的接続を行っている部分にコンタクトプラグが必要ないので、上部配線層の配線の配置に影響を与えることがなく、ゲート電極とウエル領域が電気的に接続されたトランジスタを有する半導体集積回路装置を高集積化することができる。また、上記半導体接続部は、ゲート電極の側壁にシリサイド膜より厚く形成されているので、シリサイド膜でゲート電極とウエル領域を電気的に接続する場合より歩留まりを良くすることができる。
【００２２】
また、一実施形態によれば、ゲート電極とウエル領域とを電気的に接続している半導体接続部は、素子分離領域からゲート電極に向かって漸次厚くなっているため、ゲート電極による垂直段差が緩和され、後の製造工程の生産性を上げることができる。例えば、層間絶縁膜層の平坦化が容易になるという効果や、コンタクト孔をエッチングにて形成するときのエッチング条件のマージンが広がるという効果等がある。
【００２３】
また、本発明の半導体装置の製造方法によれば、ゲート電極とウエル領域との電気的接続に、配線の配置に影響を与えるコンタクトプラグを用いないで、ゲート電極とウエル領域とを半導体接続部を介して電気的に接続するので、半導体集積回路装置の高集積化を図ることができる。ゲート電極とウエル領域との電気的接続を行う部分の半導体接続部は、ゲート電極に対して自己整合的に形成されるので、素子の面積を増大させることなく、ゲート電極とウエル領域との電気的な接続を確実に行うことができ、ゲート電極とウエル領域とが電気的に接続されているトランジスタを有する半導体集積回路装置の歩留まりの向上を図ることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を詳細に説明する。
【００２５】
なお、本明細書における第１導電型とは、ｐ型またはｎ型を意味する。また、第２導電型とは、第１導電型がｐ型の場合はｎ型を、第１導電型がｎ型の場合はｐ型を意味することとする。
【００２６】
本発明の半導体装置の好ましい実施の形態について図１に基づいて説明する。図１(a)は、上記半導体装置の平面図であり、図１(b)は、図１(a)の切断面Ａ−Ａにおける断面図であり、図１(c)は、図１(a)の切断面Ｂ−Ｂにおける断面図である。
【００２７】
本発明の実施の形態の半導体装置は、図１(a)〜(c)に示すように、半導体基板１上の深いウエル領域(もしくは絶縁体層)２上に形成される。この深いウエル領域２上にウエル領域１１と素子分離領域１２を形成している。上記ウエル領域１１の極性と深いウエル領域２との導電型は異なっている。すなわち、第１導電型の深いウエル領域２上に第２導電型のウエル領域１１を形成している。上記ウエル領域１１上にゲート絶縁膜１３を形成し、そのゲート絶縁膜１３上にゲート電極１４を形成している。上記ゲート電極１４の側壁に絶縁性の側壁スペーサ１５を形成している。しかし、上記絶縁性の側壁スペーサ１５は、ゲート電極１４とウエル領域１１とを電気的に接続する部分のゲート電極１４の側壁には形成されていない。上記ゲート電極１４とウエル領域１１とを電気的に接続する部分のゲート電極１４の側壁に接して半導体接続部１７が形成されている。また、ソース／ドレイン領域となる部分に半導体材料１８,１９を形成している。上記半導体接続部１７とウエル領域１１が接している部分の下部に第２導電型の不純物濃度の高いコンタクト領域２０を形成している。上記ソース／ドレイン領域となる半導体材料１８,１９とウエル領域１１が接している部分の下部に、第１導電型の不純物濃度の高い領域２１,２２を形成している。上記ゲート電極１４と半導体接続部１７上に、シリサイド膜２４を形成している。そして、上記ソース／ドレイン領域となる半導体材料１８,１９上に、シリサイド膜２３,２５を形成している。なお、上記素子分離領域１２上には、一部の領域を除いてシリコン窒化膜１６を形成している。
【００２８】
また、上記ゲート電極１４は、図１(a)に示すように、ウエル領域１１内の不純物濃度の高い領域２１,２２とに挟まれたチャネル領域の上部に位置する電極部１４Ａと、その電極部１４Ａよりも幅の広いパッド部１４Ｂとを有している。また、上記ゲート電極１４には、図１(b)に示すように、第１導電型の部分１４aと第２導電型の部分１４bがある。上記第１導電型の部分１４aと第２導電型の部分１４bの境界は、ゲート電極１４のパッド部１４Ｂ内に位置し、実行チャネル幅が狭まり駆動電流が低下することを防止している。また、上記シリサイド膜２４によって、ゲート電極１４の第１導電型の部分１４aとゲート電極１４の第２導電型の部分１４bとの間の抵抗が低減されている。
【００２９】
上記ゲート電極１４は、半導体接続部１７と不純物濃度の高いコンタクト領域２０を介してウエル領域１１と電気的に接続されており、ゲート電極１４とウエル領域１１の電気的接続に上部配線層に達するコンタクトプラグを用いていないため、配線の配置に影響を与えない。この結果、ゲート電極１４とウエル領域１１とが電気的に接続されているトランジスタを有する半導体集積回路装置の高集積化を図ることができる。また、シリサイド膜よりも半導体接続部１７の方がゲート電極１４の側壁に厚く形成することが容易であるため、ゲート電極１４とウエル領域１１との電気的接続を確実に行うことができ、ゲート電極１４とウエル領域１１とが電気的に接続されているトランジスタを有する半導体集積回路装置の歩留まりの向上を図ることができる。
【００３０】
図２〜図９に、ゲート電極とウエル領域が電気的に接続されている半導体装置の好ましい製造方法を説明する。
【００３１】
まず、半導体基板１上に形成した第１導電型の深いウエル領域(もしくは絶縁体層)２上に、図２に示すように、周知のＳＴＩ(Shallow Trench Isolation)技術とイオン注入技術によって、第２導電型のウエル領域１１と素子分離領域１２を形成する。上記素子分離領域１２は、隣接する素子のウエル領域１１が互いに電気的に分離されるように形成される。なお、図３〜図９では、図２に示した半導体基板１と深いウエル領域(もしくは絶縁体層)２および素子分離領域１２の下側の一部は省略している。
【００３２】
次に、図３に示すように、上記ウエル領域１１上にゲート絶縁膜１３を形成し、そのゲート絶縁膜１３上にゲート電極１４を形成する。上記ゲート絶縁膜１３は、絶縁性を有する限りその材質は特に限定されない。本発明の実施の形態では、上記ゲート絶縁膜１３として２〜５ nmの厚さに形成されたシリコン窒化酸化物層を形成する。必要ならば、シリコン酸化物、シリコン窒化物、他の誘電体およびそれらの組み合わせを用いてよい。また、上記ゲート電極１４は、１００〜３５０ nmの厚さに堆積されたポリシリコン層上にシリコン酸化膜３１のパターンを周知のフォトリソグラフィ技術とドライエッチング技術を用いて形成した後、ポリシリコン層をドライエッチングして形成されることが望ましい。上記ゲート電極１４は、ポリシリコンからなることが望ましいが、必要ならば、金属、単結晶シリコン、またはそれらの組み合わせを用いてもよい。また、上記シリコン酸化膜層３１は、ポリシリコン層のエッチングのときにマスクとなる材料であればよく、シリコン酸化膜に限るものではない。
【００３３】
次に、図４に示すように、絶縁膜層(図示せず)を堆積した後、周知のドライエッチングを行い、ゲート電極１４の側壁に絶縁性の側壁スペーサ１５を形成する。上記絶縁膜層は、ＣＶＤ(Chemical Vapor Deposition：化学的気相成長)法を用いて約５〜１００ nm程度の厚さに堆積したシリコン窒化膜が望ましいが、上記シリコン酸化膜層３１をエッチングするときにエッチング耐性のある材料であればよく、シリコン窒化膜に限るものではない。
【００３４】
次に、図５に示すように、上記ゲート電極１４とウエル領域１１とを電気的に接続する部分にあたる絶縁性の側壁スペーサ１５の一部を周知のフォトリソグラフィ技術とドライエッチング技術により除去する。上記絶縁性の側壁スペーサ１５の一部を除くときのドライエッチング技術には、イオンに曝さないケミカルドライエッチング方式を用いるとウエル領域１１に損傷を与えずに絶縁性の側壁スペーサ１５の一部を効率的に除去することができる。
【００３５】
次に、図６に示すように、上記ゲート電極１４の周囲を囲むようにかつ絶縁性の側壁スペーサ１５の側壁の外側に半導体材料６１を形成する。半導体材料６１は、４００〜８００ nmの厚さにＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition：低圧化学気相成長)法で堆積されたポリシリコン層を周知のドライエッチング技術でエッチングバックして形成されることが望ましい。
【００３６】
上記半導体材料６１を、ＬＰＣＶＤ法で堆積した後エッチングバックして形成する場合は、半導体材料６１が図６(b)に示すように素子分離領域１２からゲート電極１４に向かって漸次厚くなるようになるため、ゲート電極１４による垂直段差が緩和され、後の製造工程の生産性を上げることができる。例えば、層間絶縁膜層の平坦化が容易になると共に、コンタクト孔をエッチングにて形成するときのエッチング条件のマージンが広がる等の効果がある。この時点では、半導体材料６１は、ゲート電極１４の周囲を環状に囲っているためにソースとドレインとなる部分が短絡している。
【００３７】
上記ポリシリコン層を堆積するときには、ウエル領域１１との界面に自然酸化膜が成長しないように形成することが重要となる。ウエル領域１１の表面と、堆積したポリシリコン層との界面に自然酸化膜が成長すると、後の工程で、イオン注入によりポリシリコン層中にドナー(もしくはアクセプタ)となる不純物を導入した後に熱処理により不純物を半導体基板中に熱拡散させて接合を形成するときに、この自然酸化膜が不純物の拡散バリアとなり均一な不純物拡散が阻害される。このため、ソースおよびドレインの接合深さが不均一になり、トランジスタ特性がばらつく原因となる。
【００３８】
本発明の実施の形態では、予備排気室と露点が常に−１００ ℃以下に保たれた窒素パージ室と、堆積炉を備えたＬＰＣＶＤ装置によりポリシリコン層を形成するので、自然酸化膜を成長させずにポリシリコンを成長させることが可能となっている。
【００３９】
具体的には、ポリシリコン層を堆積させる直前にフッ酸系の溶液で洗浄し、自然酸化膜を一旦除去した後、予備真空排気室に搬送する。搬送時の大気雰囲気を一旦真空排気した後、窒素雰囲気に置換し露点が−１００℃以下に保たれた窒素パージ室に搬送する。ここで、予備排気室の役割は、搬送時の大気を窒素パージ室に混入させないことである。ほんの僅かな大気であっても大気が窒素パージ室に混入すると、−１００ ℃以下の雰囲気まで回復させるのに数日の時間がかかり、非常にスループットが悪化してしまう。また、窒素パージ室の役割は、ウエハ表面に吸着した水分子を窒素パージにより完全に除去することである。ウエハ表面に吸着した水分子は窒素パージにより完全に除去できることが実験により確認されている。
【００４０】
通常のＬＰＣＶＤ装置では、このような除去しきれない水分子をウエハ表面に吸着させたまま堆積炉に搬送される。通常のポリシリコン膜は５５０ ℃から６５０ ℃程度の温度で形成しているため、この温度に保たれている堆積炉にウエハを搬送するときに吸着している水分子及び大気中の酸素がシリコンウエハと反応して、ポリシリコン層を形成する前に自然酸化膜が成長してしまう。これにより、ポリシリコン層とウエル領域１１との界面に自然酸化膜が成長してしまう。しかし、本実施の形態のＬＰＣＶＤ装置では、上述したように露点が常に−１００ ℃以下に保たれた窒素パージ室にて吸着している水分子を完全に除去した後に堆積炉に搬送するシステムになっているため、自然酸化膜を成長させることなくポリシリコン層を形成することが可能となっている。したがって、不純物がウエル領域１１に円滑に拡散し、均一な接合を制御性良く形成することができる。
【００４１】
また、上記半導体材料６１は、ウエル領域１１やゲート電極１４などの露出したシリコン面にのみ形成されるように選択的に堆積されてもよい。上記半導体材料６１を選択的に堆積する場合は、上記ゲート電極１４の側壁に堆積する膜とウエル領域１１に堆積する膜が十分接触する膜厚まで堆積する必要がある。少なくとも、上記ゲート絶縁膜１３の膜厚より厚く堆積する必要がある。上記半導体材料６１を選択的に堆積する効果としては、シリコン面(ウエル領域１１やゲート電極１４などの露出面)にのみ半導体材料６１が形成され、素子分離領域１２上には形成されないので、後に記述するフォトリソグラフィ、エッチング技術を用いて半導体材料６１を分離する工程を省略できるという効果がある。
【００４２】
さらに、上記半導体材料６１は、不純物の固体拡散の速度が速いポリシリコンからなることが望ましいが、アモルファスシリコン、単結晶シリコン、シリコン／ゲルマニウム合金それらの組み合わせを用いてもよい。
【００４３】
次に、図７に示されているように、上記半導体材料６１を、ソース／ドレイン領域の一方(半導体材料１８)、ソース／ドレイン領域の他方(半導体材料１９)、ゲート電極１４とウエル領域１１との電気的な接続部分(半導体接続部１７)に分離する。本発明の実施の形態では、ゲート電極１４上のシリコン酸化膜３１を希フッ酸処理により除いた後、半導体材料６１の一部をフォトリソグラフィ技術とドライエッチング技術を用いて除去することで、半導体材料６１を分離している。
【００４４】
次に、図８に図示されているように、周知のフォトリソグラフィ技術とイオン注入技術を用いて、半導体接続部１７と半導体材料１８,１９およびゲート電極１４に不純物注入を行う。上記不純物注入において、ゲート電極１４とウエル領域１１の電気的な接続を行う部分の半導体接続部１７への不純物注入では、半導体接続部１７がウエル領域１１と同じ導電型になるように注入するイオン種を選択し、ソース／ドレイン領域の一部となる半導体材料１８,１９への不純物注入では、半導体材料１８,１９がウエル領域１１とは、異なる導電型になるようにイオン種を選択する。なお、本発明の実施の形態では、半導体接続部１７が確実に第２導電型になるようにイオン注入を行うため、ゲート電極１４の一部は第２導電型になり、第１導電型の部分１４aと第２導電型の部分１４bに分かれる。また、上記ゲート電極１４の第１導電型の部分１４aと第２導電型の部分１４bの境界が、ゲート電極１４のパッド部分１４Ｂ内に位置するように不純物注入を行うことで、実効チャネル幅が狭まることによる駆動電流の低下を防ぐことができる。
【００４５】
上記不純物注入は、例えば、不純物イオンとしてＡsイオンを用いた場合には、１０〜１８０ keV程度の注入エネルギーで、１×１０15〜２×１０16 cm-2程度の量を注入し、不純物イオンとして、Ｐイオンを用いた場合には５〜１００ keV程度の注入エネルギーで、１×１０16〜２×１０16 cm-2程度の量を注入し、また、不純物イオンとしてＢイオンを用いた場合には、５〜４０ keV程度の注入エネルギーで、１×１０16〜２×１０16 cm-2程度の量を注入することで行うことができる。
【００４６】
上記不純物注入の後、不純物活性化のためにアニールを行うことにより、不純物濃度の高いコンタクト領域２０が半導体接続部１７からの不純物拡散によって形成され、不純物濃度の高い領域２１,２２が半導体材料１８,１９からの不純物拡散によって形成される。上記不純物活性化のためのアニールは、不純物濃度の高い領域２１,２２の先端が少なくともゲート電極１４の外縁に到達するように行うことが望ましい。上記半導体接続部１７の下部に不純物濃度の高いコンタクト領域２０が形成されることで、ゲート電極１４とウエル領域１１とがオーミック接続される。
【００４７】
次に、図９に図示されているように、周知のサリサイド技術により、ソース／ドレイン領域の一部である半導体材料１８,１９上、ゲート電極１４上、ゲート電極１４とウエル領域１１の電気的な接続部分である半導体接続部１７上に、高融点金属シリサイド膜を選択的に形成する。サリサイドに用いる高融点金属としては、Ｃoからなることが望ましいが、Ｔi、Ｎi、それらの組み合わせを用いてもよい。
【００４８】
この後、周知の手法によりコンタクト孔、配線等(図示せず)を形成することにより本発明の半導体装置を製造することができる。
【図面の簡単な説明】
【００４９】
【図１】図１(a)は、本発明の実施の形態の半導体装置の平面図であり、図１(b)は、Ａ−Ａ切断面における断面図であり、図１(c)は、Ｂ−Ｂ切断面における断面図である。
【図２】図２(a)は、上記半導体装置の製造方法を説明する平面図であり、図２(b)は、Ａ−Ａ切断面における断面図であり、図２(c)は、Ｂ−Ｂ切断面における断面図である。
【図３】図３(a)は、図２(c)に続く半導体装置の製造方法を説明する平面図であり、図３(b)は、Ａ−Ａ切断面における断面図であり、図３(c)は、Ｂ−Ｂ切断面における断面図である。
【図４】図４(a)は、図３(c)に続く半導体装置の製造方法を説明する平面図であり、図４(b)は、Ａ−Ａ切断面における断面図であり、図４(c)は、Ｂ−Ｂ切断面における断面図である。
【図５】図５(a)は、図４(c)に続く半導体装置の製造方法を説明する平面図であり、図５(b)は、Ａ−Ａ切断面における断面図であり、図５(c)は、Ｂ−Ｂ切断面における断面図である。
【図６】図６(a)は、図５(c)に続く半導体装置の製造方法を説明する平面図であり、図６(b)は、Ａ−Ａ切断面における断面図であり、図６(c)は、Ｂ−Ｂ切断面における断面図である。
【図７】図７(a)は、図６(c)に続く半導体装置の製造方法を説明する平面図であり、図７(b)は、Ａ−Ａ切断面における断面図であり、図７(c)は、Ｂ−Ｂ切断面における断面図である。
【図８】図８(a)は、図７(c)に続く半導体装置の製造方法を説明する平面図であり、図８(b)は、Ａ−Ａ切断面における断面図であり、(c)は、Ｂ−Ｂ切断面における断面図である。
【図９】図９(a)は、図８(c)に続く半導体装置の製造方法を説明する平面図であり、図９(b)は、Ａ−Ａ切断面における断面図であり、図９(c)は、Ｂ−Ｂ切断面における断面図である。
【図１０】図１０は従来の第１の半導体装置としてのＤＴ−ＭＯＳトランジスタの構造を示す断面図である。
【図１１】図１１は従来の第２の半導体装置としてのＤＴ−ＭＯＳトランジスタの構造を示す断面図である。
【符号の説明】
【００５０】
１…半導体基板
２…深いウエル領域(もしくは絶縁体層)
１１…ウエル領域
１２…素子分離領域
１３…ゲート絶縁膜
１４…ゲート電極
１４Ａ…電極部
１４Ｂ…パッド部
１４a…第１導電型の部分
１４b…第２導電型の部分
１５…側壁スペーサ
１６…シリコン窒化膜
１７…半導体接続部(ゲート電極とウエル領域の電気的な接続部分)
１８…半導体材料(ソース／ドレイン領域の一部)
１９…半導体材料(ソース／ドレイン領域の一部)
２０…第２導電型の不純物濃度の高いコンタクト領域
２１…第１導電型の不純物濃度の高い領域
２２…第１導電型の不純物濃度の高い領域
２３〜２５…シリサイド膜
３１…シリコン酸化膜
６１…半導体材料
１０１…下地ウエハ
１０２…酸化シリコン膜
１０３…ｐ型シリコン層
１０４…素子分離酸化膜
１０５…ゲート酸化膜
１０６…ゲート電極
１０８…層間絶縁膜
１０９…ｐ+型拡散層
１１０…コンタクトプラグおよびＡl配線
２０１…半導体基板
２０２…素子分離領域
２０３…深いウエル領域
２０４…浅いウエル領域
２０５…ゲート酸化膜
２０６…ゲート電極
２０７…ゲート電極側壁絶縁膜
２０８…高濃度拡散層コンタクト領域
２０９…高融点金属シリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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