(57)【要約】【課題】半導体基板にトレンチを形成し、その中に半導体をエピタキシャル成長させて並列ｐｎ接合構造を形成した後、平坦化処理によって基板表面を研磨する際の削り厚さの管理が容易であり、研磨後に面内膜厚均一性が高く、かつ汚染の少ない基板表面を得ること。【解決手段】ｎ型シリコン半導体基板１１の表面にトレンチ形成パターンを有する酸化膜１４を形成し、この酸化膜１４をマスクとして半導体基板１１に超接合用トレンチ１６を形成し、エピタキシャル成長をおこなって超接合用トレンチ１６をｐ型半導体１７で埋める。その後、酸化膜１４を研磨ストッパ膜として利用して、基板表面に生成したポリシリコン１８を研磨し、その研磨面を酸化膜１４の表面と面一にする。そして、酸化膜１４を除去した後、再び基板表面を短時間、研磨して平坦化する。【選択図】        図７
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【特許請求の範囲】
【請求項１】
ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板を製造するにあたって、
第１導電型の半導体基板の表面にトレンチ形成パターンを有する絶縁膜を形成する工程と、
前記絶縁膜をマスクとして前記半導体基板にトレンチを形成する工程と、
第２導電型の半導体をエピタキシャル成長させて前記トレンチを埋める工程と、
エピタキシャル成長による基板表面の生成物を研磨して当該研磨面を前記絶縁膜の表面と面一にする第１の研磨工程と、
前記絶縁膜を除去する工程と、
基板表面を研磨して、絶縁膜除去により生じた凹凸を平坦化する第２の研磨工程と、
を含むことを特徴とする半導体基板の製造方法。
【請求項２】
前記第１の研磨工程では、前記絶縁膜が研磨面に出現した時点で研磨を停止することを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記第２の研磨工程では、研磨に費やす時間を管理しながら研磨することを特徴とする請求項１または２に記載の半導体基板の製造方法。
【請求項４】
前記第１の研磨工程後、前記第２の研磨工程前に、半導体素子を形成するためのマスク合わせ用ターゲットとなるトレンチを形成することを特徴とする請求項１〜３のいずれか一つに記載の半導体基板の製造方法。
【請求項５】
ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板を製造するにあたって、
第１導電型の半導体基板の表面にトレンチ形成パターンを有する絶縁膜を形成する工程と、
前記絶縁膜をマスクとして前記半導体基板にトレンチを形成する工程と、
第２導電型の半導体をエピタキシャル成長させて前記トレンチを埋める工程と、
エピタキシャル成長による基板表面の生成物をエッチングして除去するエッチング工程と、
前記絶縁膜を除去する工程と、
基板表面を研磨して、絶縁膜除去により生じた凹凸を平坦化する研磨工程と、
を含むことを特徴とする半導体基板の製造方法。
【請求項６】
前記エッチング工程では、ＨＣｌガスを供給しながらエッチングすることを特徴とする請求項５に記載の半導体基板の製造方法。
【請求項７】
前記エッチング工程では、エッチング処理に費やす時間を管理しながらエッチングすることを特徴とする請求項５または６に記載の半導体基板の製造方法。
【請求項８】
前記研磨工程では、研磨に費やす時間を管理しながら研磨することを特徴とする請求項５〜７のいずれか一つに記載の半導体基板の製造方法。
【請求項９】
前記エッチング工程後、前記研磨工程前に、半導体素子を形成するためのマスク合わせ用ターゲットとなるトレンチを形成することを特徴とする請求項５〜８のいずれか一つに記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板の製造方法に関し、特に第１導電型の半導体基板に形成されたトレンチ内に第２導電型の半導体をエピタキシャル成長させることにより、ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板の製造方法に関する。
【背景技術】
【０００２】
一般に、半導体素子は、電極が片面に形成された横型の素子と、両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）では、高抵抗のｎ-ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。したがって、このｎ-ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので  ＭＯＳＦＥＴの実質的なオン抵抗が下がるという効果が得られる。
【０００３】
その一方で、高抵抗のｎ-ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。したがって、ｎ-ドリフト層が薄くなると、Ｐベース領域とドリフト領域との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、ｎ-ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
【０００４】
このトレードオフ関係は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。
【０００５】
上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたｎ型ドリフト領域とｐ型仕切領域とを交互に繰り返し接合した構成の並列ｐｎ構造とした超接合半導体素子が公知である。（たとえば、特許文献１、特許文献２、特許文献３、特許文献４参照。）。このような構造の半導体素子では、並列ｐｎ構造の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ構造の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
【０００６】
超接合半導体素子を製造するにあたっては、上述した並列ｐｎ接合構造を有する半導体基板が用いられる。そのような半導体基板を低コストで、かつ高良品率で量産する方法として、ｎ型半導体基板にトレンチを形成し、そのトレンチの内部をｐ型半導体よりなるエピタキシャル成長層で埋め込む方法が公知である（たとえば、特許文献５、特許文献６、特許文献７参照。）。この方法では、図１３に示すように、ｐ型半導体２のエピタキシャル成長が終了すると、半導体基板１の表面に１〜数μｍの段差や、酸化膜３やポリシリコン４が残るため、基板表面を研磨して、酸化膜３やポリシリコン４を除去するとともに、平坦化する必要がある。
【０００７】
この平坦化処理に関して、上記特許文献５には、エピタキシャル成長後の基板表面をＣＭＰ（化学機械研磨）法により研磨することが記載されている。また、上記特許文献６には、トレンチを形成する際のマスク酸化膜を研磨ストッパ膜としてＣＭＰ法により基板表面の研磨をおこなうことが記載されている。ＣＭＰ法以外にも、ドライエッチング法により基板表面をシリコンエッチングする方法が公知である。上記特許文献６または上記特許文献７には、トレンチを形成する際のマスク酸化膜を研磨ストッパ膜としてシリコンエッチングをおこなうことが記載されている。
【０００８】
【特許文献１】欧州特許出願公開第００５３８５４号明細書
【特許文献２】米国特許第５２１６２７５号明細書
【特許文献３】米国特許第５４３８２１５号明細書
【特許文献４】特開平９−２６６３１１号公報
【特許文献５】特開２０００−３４０５７８号公報
【特許文献６】特開２００１−１９６５７３号公報
【特許文献７】特開２００１−１６８３２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＭＯＳＦＥＴ等のデバイスは、平坦化処理によって研磨された基板表面に形成される。そのため、研磨後の基板表面の汚染が少ないことが重要である。また、研磨により消失する基板表面の厚さ、すなわち削り厚さを管理し、基板表面における面内膜厚の均一性が高いことが重要である。しかし、上述した各特許文献ではこれらの点についてあまり触れられていない。また、ＭＯＳＦＥＴ等の形成時に、ＭＯＳＦＥＴ等のパターンと並列ｐｎ接合構造のパターンとの位置合わせを容易におこなうために、研磨後の基板表面にマスク合わせ用ターゲットを残す必要がある。そのためにも削り厚さの管理は重要である。しかし、これについても上述した各特許文献では触れられていない。
【００１０】
この発明は、上述した事情に鑑みてなされたものであり、表面研磨時の削り厚さ管理が容易であり、研磨後に面内膜厚均一性が高く、かつ汚染の少ない基板表面が得られる半導体基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体基板の製造方法は、ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板を製造するにあたって、第１導電型の半導体基板の表面にトレンチ形成パターンを有する絶縁膜を形成する工程と、前記絶縁膜をマスクとして前記半導体基板にトレンチを形成する工程と、第２導電型の半導体をエピタキシャル成長させて前記トレンチを埋める工程と、エピタキシャル成長による基板表面の生成物を研磨してその研磨面を前記絶縁膜の表面と面一にする第１の研磨工程と、前記絶縁膜を除去する工程と、基板表面を研磨して、絶縁膜除去により生じた凹凸を平坦化する第２の研磨工程と、を含むことを特徴とする。
【００１２】
この請求項１の発明によれば、第１の研磨工程で基板表面が、トレンチ形成用マスクである絶縁膜の表面と面一な平坦面となり、第２の研磨工程で、絶縁膜の除去により生じる基板表面の凹凸が平坦化されて、基板表面が平坦面となるので、最終仕上げとしておこなう第２の研磨工程に費やす時間は短時間で十分である。
【００１３】
また、請求項２の発明にかかる半導体基板の製造方法は、請求項１に記載の発明において、前記第１の研磨工程では、前記絶縁膜が研磨面に出現した時点で研磨を停止することを特徴とする。
【００１４】
この請求項２の発明によれば、前記絶縁膜を研磨ストッパ膜として利用することによって、第１の研磨工程における削り厚さを容易に管理することができる。
【００１５】
また、請求項３の発明にかかる半導体基板の製造方法は、請求項１または２に記載の発明において、前記第２の研磨工程では、研磨に費やす時間を管理しながら研磨することを特徴とする。
【００１６】
この請求項３の発明によれば、第２の研磨工程における削り厚さを研磨時間で容易に管理することができる。
【００１７】
また、請求項４の発明にかかる半導体基板の製造方法は、請求項１〜３のいずれか一つに記載の発明において、前記第１の研磨工程後、前記第２の研磨工程前に、半導体素子を形成するためのマスク合わせ用ターゲットとなるトレンチを形成することを特徴とする。
【００１８】
この請求項４の発明によれば、半導体基板にマスク合わせ用ターゲットが存在するので、半導体基板の表面に半導体素子を作製する際にマスク合わせを容易におこなうことができる。
【００１９】
また、上述した課題を解決し、目的を達成するため、請求項５の発明にかかる半導体基板の製造方法は、ｎ型半導体領域とｐ型半導体領域とが交互に繰り返し接合された構成の並列ｐｎ接合構造を有する半導体基板を製造するにあたって、第１導電型の半導体基板の表面にトレンチ形成パターンを有する絶縁膜を形成する工程と、前記絶縁膜をマスクとして前記半導体基板にトレンチを形成する工程と、第２導電型の半導体をエピタキシャル成長させて前記トレンチを埋める工程と、エピタキシャル成長による基板表面の生成物をエッチングして除去するエッチング工程と、前記絶縁膜を除去する工程と、基板表面を研磨して絶縁膜除去により生じた凹凸を平坦化する研磨工程と、を含むことを特徴とする。
【００２０】
この請求項５の発明によれば、エッチング工程で基板表面が平坦面となり、研磨工程で、絶縁膜の除去により生じる基板表面の凹凸が平坦化されて、基板表面が平坦面となるので、最終仕上げとしておこなう研磨工程に費やす時間は短時間で十分である。
【００２１】
また、請求項６の発明にかかる半導体基板の製造方法は、請求項５に記載の発明において、前記エッチング工程では、ＨＣｌガスを供給しながらエッチングすることを特徴とする。
【００２２】
この請求項６の発明によれば、エピタキシャル成長時に基板表面に生成したポリシリコン等の生成物を除去することができる。
【００２３】
また、請求項７の発明にかかる半導体基板の製造方法は、請求項５または６に記載の発明において、前記エッチング工程では、エッチング処理に費やす時間を管理しながらエッチングすることを特徴とする。
【００２４】
この請求項７の発明によれば、エッチング工程における基板表面の除去厚さを処理時間で容易に管理することができる。
【００２５】
また、請求項８の発明にかかる半導体基板の製造方法は、請求項５〜７のいずれか一つに記載の発明において、前記研磨工程では、研磨に費やす時間を管理しながら研磨することを特徴とする。
【００２６】
この請求項８の発明によれば、研磨工程における削り厚さを研磨時間で容易に管理することができる。
【００２７】
また、請求項９の発明にかかる半導体基板の製造方法は、請求項５〜８のいずれか一つに記載の発明において、前記エッチング工程後、前記研磨工程前に、半導体素子を形成するためのマスク合わせ用ターゲットとなるトレンチを形成することを特徴とする。
【００２８】
この請求項９の発明によれば、半導体基板にマスク合わせ用ターゲットが存在するので、半導体基板の表面に半導体素子を作製する際にマスク合わせを容易におこなうことができる。
【発明の効果】
【００２９】
本発明にかかる半導体基板の製造方法によれば、最終仕上げとしておこなう研磨工程前に一旦、基板表面を平坦化しているため、最終仕上げとしておこなう研磨工程を短時間で終わらせることができる。したがって、この研磨工程の削り厚さ管理を研磨に費やす時間で容易に管理することができる。したがって、最終的に面内膜厚均一性が高く、汚染の少ない基板表面が得られるという効果を奏する。
【発明を実施するための最良の形態】
【００３０】
以下に添付図面を参照して、この発明にかかる半導体基板の製造方法の好適な実施の形態を詳細に説明する。
【００３１】
実施の形態１．
図１〜図１０は、本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。まず、図１に示すように、低抵抗のｎ型シリコン半導体基板１１を用意し、その表面に熱酸化法やＣＶＤ（化学気相成長）法などによりトレンチエッチング用の酸化膜１２を形成する。なお、マスクは、酸化膜に限らず、窒化膜などの絶縁膜でもよい。
【００３２】
ついで、図２に示すように、図示しないマスクを用い、フォトリソグラフィー技術によって酸化膜１２の、トレンチ形成領域上の部分を除去する。そして、残った酸化膜１２をマスクとしてプラズマエッチングやＲＩＥ（反応性イオンエッチング）や異方性ウェットエッチング等の異方性エッチングによって、並列ｐｎ接合構造を形成する際のマスク合わせのターゲット（マーカ）となるトレンチ１３を形成する。
【００３３】
ついで、図３に示すように、酸化膜１２を除去した後、再度、ｎ型シリコン半導体基板１１の表面、並びにトレンチ１３の側面および底面に熱酸化法やＣＶＤ法などによりトレンチエッチング用の厚い酸化膜（窒化膜などの絶縁膜でもよい）１４を形成する。そして、図４に示すように、図４において図示しないマスクを用い、フォトリソグラフィー技術によって、酸化膜１４の一部を除去し、ｎ型シリコン半導体基板１１の、並列ｐｎ接合構造を形成するための超接合用トレンチの形成領域１５を露出させる。
【００３４】
ついで、図５に示すように、プラズマエッチングやＲＩＥや異方性ウェットエッチング等の異方性エッチングをおこない、超接合用トレンチ１６を形成する。一例として、６００Ｖ耐圧のシリコンデバイスの場合、特に限定しないが、たとえば超接合用トレンチ１６の開口幅は５μｍであり、深さは５０μｍ程度である。また、ｎ型シリコン半導体基板１１の不純物濃度は、たとえば５×１０15〜１×１０16ｃｍ-3程度である。
【００３５】
つづいて、希フッ酸やバッファードフッ酸などを用いて超接合用トレンチ１６の内部を洗浄する。その後、プラズマエッチャーなどを用いてトレンチ内壁の結晶のダメージを除去する。プラズマエッチャー等を用いる代わりに、トレンチの内面に厚さが５０ｎｍ以下の薄い犠牲酸化膜を形成し、この犠牲酸化膜をフッ酸で除去することによって結晶のダメージを除去してもよい。
【００３６】
ついで、図６に示すように、減圧エピタキシャル法等によりｐ型半導体のエピタキシャル成長をおこない、トレンチ内部にボイドを残さずに超接合用トレンチ１６をｐ型半導体１７で埋める。ｐ型半導体１７の不純物濃度は、たとえばｎ型シリコン半導体基板１１とほぼ同じであるのがよい。ここでは減圧エピタキシャル法を用いているので、酸化膜１４上にはエピタキシャル膜が成長しない。
【００３７】
しかし、酸化膜１４の脇にポリシリコン１８等の生成物が生じたり、エピタキシャル成長させたｐ型半導体１７の表面が凹凸形状になってしまう。そこで、以下に説明するような基板表面の平坦化処理をおこなう。図７に示すように、まず、１回目の研磨をおこない、ポリシリコン１８のうち酸化膜１４の表面よりも高い部分をたとえばＣＭＰ（化学機械研磨）法により除去する。
【００３８】
一般に、ＣＭＰ法によるシリコン半導体基板の研磨では、有機アルカリ等からなるスラリーを用い、化学的な作用を主として研磨をおこなう。そのため、研磨レートの選択比は、ポリシリコンと酸化膜との間で１００以上の差がつくので、酸化膜はほとんど磨耗しない。したがって、基板表面の酸化膜１４を研磨ストッパ膜として利用し、ポリシリコン１８が研磨されてその研磨面が酸化膜１４の表面と面一になった時点で研磨を停止すれば、図７に示すような平坦な表面が得られる。
【００３９】
ついで、図８に示すように、トレンチ１３をさらに掘り下げて、半導体素子を形成するためのマスク合わせ用ターゲット（マーカ）となるトレンチ１９を形成する。この２段目のトレンチ１９を形成するには、平坦化された基板表面、並びにトレンチ１３の側面および底面にフォトレジストを塗布し、図８において図示しないマスクを用い、フォトリソグラフィー技術によって酸化膜１４の、トレンチ１３の底部を覆う部分を露出させ、プラズマエッチングやＲＩＥや異方性ウェットエッチング等の異方性エッチングをおこなう。あるいは、平坦化された基板表面、並びにトレンチ１３の側面および底面に新たにマスク酸化膜を形成し、このマスク酸化膜をパターニングした後、上述した異方性エッチングをおこなうことによって２段目のトレンチ１９を形成してもよい。
【００４０】
ついで、図９に示すように、フッ酸などを用いて酸化膜１４を除去する。なお、新たに基板表面にマスク酸化膜を形成して２段目のトレンチ１９を形成した場合には、そのマスク酸化膜も酸化膜１４とともに除去する。これによって、基板表面にはシリコンとポリシリコンのみ、すなわちシリコン系の材料だけが露出していることになる。
【００４１】
ついで、図１０に示すように、ＣＭＰ法等による２回目の研磨をあらかじめ決められた短い時間だけおこない、トレンチ１９を残した状態で基板表面を平坦な鏡面状態とする。研磨時間の設定にあたっては、あらかじめ実験等をおこなって適切な時間を求めておく。ここで、２回目の研磨における削り厚さは、たとえば２〜４μｍ程度である。ポリシリコン１８の生成量やｐ型半導体１７の表面の凹凸による段差が小さくなれば、２回目の研磨における削り厚さを１μｍかそれ以下にすることも可能である。
【００４２】
上述したように実施の形態１によれば、１回目の研磨により基板表面を、トレンチ形成用マスクである酸化膜１４の表面と面一な平坦面とし、２回目の研磨により、酸化膜１４の除去により生じる基板表面の凹凸を平坦化するので、最終仕上げとしておこなう２回目の研磨に費やす時間を短い時間とすることができる。したがって、２回目の研磨工程の削り厚さ管理を研磨時間で容易に管理することができ、最終的に面内膜厚均一性が高く、汚染の少ない基板表面を有する半導体基板を製造することができる。
【００４３】
実施の形態２．
実施の形態２が実施の形態１と異なるのは、ｐ型半導体１７のエピタキシャル成長後、ＣＭＰ法等によるポリシリコン１８の研磨をおこなわずに、エピタキシャル成長炉内に基板を入れたまま炉内にＨＣｌガスを供給して、基板表面のポリシリコン１８をエッチングして除去するようにしたことである。このエッチング処理では、時間管理によりエッチング量を管理する。エッチング時間の設定にあたっては、あらかじめ実験等をおこなって適切な時間を求めておく。また、基板表面の面内均一性が良好となるようなエッチング条件に設定する。
【００４４】
基板の製造開始からｐ型半導体１７のエピタキシャル成長工程までは、実施の形態１と同じであり、図１〜図６に示す通りである。図１１は、実施の形態２にしたがってポリシリコン１８を除去した後の半導体基板の概略を示す縦断面図である。図１１に示すように、ポリシリコン１８とともに、ｐ型半導体１７の表面も少しエッチングされる。このエッチング処理後、実施の形態１と同様にして、２段目のトレンチ１９を形成する。そして、酸化膜１４を除去した後、図１０に示すように、ＣＭＰ法等による短時間の研磨によりトレンチ１９を残した状態で基板表面を平坦な鏡面状態とする。
【００４５】
実施の形態２によれば、エッチング処理により基板表面のポリシリコン１８を除去し、最終仕上げの研磨により基板表面の凹凸を平坦化するので、研磨に費やす時間を短い時間とすることができる。したがって、研磨工程の削り厚さ管理を研磨時間で容易に管理することができ、最終的に面内膜厚均一性が高く、汚染の少ない基板表面を有する半導体基板を製造することができる。また、実施の形態２には、研磨回数が１回で済むという利点と、研磨中にポリシリコン１８の粒塊が剥離して基板表面を傷つけるおそれがないという利点と、研磨工程における削り厚さがおよそ酸化膜１４の厚み分だけ薄く済むという利点がある。
【００４６】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、マスク合わせのためのターゲット（マーカ）は、ステッパによる認識が可能なものであればよいので、並列ｐｎ接合構造を形成する際のマスク合わせのターゲットとして、図１２に示すように基板表面の酸化膜１２に段差２１を形成するだけでもよい。また、実施の形態において説明したターゲットの形成方法は一例であり、本発明はターゲットの形成方法については問わない。
【００４７】
また、超接合用トレンチ１６を形成するためのマスクとなる酸化膜１４を、その前に形成した酸化膜１２の上に積層させてもよい。さらに、半導体素子を形成する際のマスク合わせのためのターゲット（マーカ）となるトレンチ１９を、並列ｐｎ接合構造を形成する際のマスク合わせのターゲットとは異なる箇所に形成してもよい。また、上述した各実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型として説明したが、その逆の場合も同様である。また、本発明は、シリコン半導体に限らず、たとえばＳｉＣなどの化合物半導体にも適用可能である。
【産業上の利用可能性】
【００４８】
以上のように、本発明にかかる半導体基板の製造方法は、並列ｐｎ接合構造の耐圧構造を有するデバイスを製造する際に用いられる半導体基板の製造に有用であり、特に並列ｐｎ接合構造により高耐圧化と大電流容量化を両立させることができるＭＯＳＦＥＴ、ＩＧＢＴ、バイポーラトランジスタ、ＧＴＯサイリスタまたはダイオード等の製造に適している。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図２】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図３】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図４】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図５】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図６】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図７】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図８】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図９】本発明の実施の形態１による製造途中の半導体基板の概略を示す縦断面図である。
【図１０】本発明の実施の形態１により製造された半導体基板の一例を示す縦断面図である。
【図１１】本発明の実施の形態２による製造途中の半導体基板の概略を示す縦断面図である。
【図１２】本発明の実施の形態１、２による製造途中の半導体基板の別の概略を示す縦断面図である。
【図１３】並列ｐｎ接合構造を有する半導体基板のエピタキシャル成長後の基板表面の様子を示す縦断面図である。
【符号の説明】
【００５０】
１１  第１導電型半導体基板（ｎ型シリコン半導体基板）
１４  絶縁膜（酸化膜）
１６  トレンチ
１７  第２導電型半導体（ｐ型半導体）
１８  基板表面の生成物（ポリシリコン）
１９  マスク合わせ用ターゲットとなるトレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005057142.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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