(57)【要約】    【課題】  電源電位の変動に対する発振周波数の変動が小さい電圧制御発振器を提供する。    【解決手段】  ＬＣ−ＶＣＯ１に、インダクタ８並びにバラクタ素子９及び１０からなるＬＣ回路を設ける。このＬＣ回路は出力端子６及び７から相補の交流信号を出力するものである。バラクタ素子９及び１０はＮウエル上にゲート電極を設けて形成する。そして、バラクタ素子９及び１０のウエル端子１８を夫々出力端子６及び７に接続し、バラクタ素子９及び１０のゲート端子１９を制御端子１１に接続する。これにより、制御端子１１に印加される制御電圧が高いほど、バラクタ素子９及び１０の容量は増大し、交流信号の周波数は低下する。【選択図】  図１
2005269310.tif 000002
【特許請求の範囲】
【請求項１】
インダクタと、このインダクタに並列に接続されこのインダクタと共に共振回路を形成し入力される制御電圧に応じて容量が変化するバラクタ素子と、前記インダクタの一方の端部の電位が他方の端部の電位よりも高いときに前記一方の端部に第１の電位を印加すると共に前記他方の端部に前記第１の電位よりも低い第２の電位を印加する増幅部と、を有し、前記バラクタ素子は、前記制御電圧が増加すると前記容量が増加するように前記インダクタに接続されていることを特徴とする電圧制御発振器。
【請求項２】
前記バラクタ素子が、基板の表面に形成されこの基板の他の部分から絶縁され前記インダクタに接続されたＮ型領域と、このＮ型領域上に設けられた絶縁膜と、この絶縁膜上に設けられ前記制御電圧が印加される電極と、を有することを特徴とする請求項１に記載の電圧制御発振器。
【請求項３】
前記バラクタ素子が、基板の表面に形成されこの基板の他の部分から絶縁され前記制御電圧が印加されるＰ型領域と、このＰ型領域上に設けられた絶縁膜と、この絶縁膜上に設けられ前記インダクタに接続された電極と、を有することを特徴とする請求項１に記載の電圧制御発振器。
【請求項４】
第１及び第２の出力端子を備えこの第１及び第２の出力端子から相補の交流信号を出力する共振部と、前記第１の出力端子の電位が前記第２の出力端子の電位よりも高いときに前記第１の出力端子に第１の電位を印加すると共に前記第２の出力端子に前記第１の電位よりも低い第２の電位を印加する増幅部と、を有し、前記共振部は、前記第１及び第２の出力端子間に接続されたインダクタと、その一方の端子が前記第１の出力端子に接続され他方の端子に制御電圧が印加され前記制御電圧に応じて容量が変化する第１のバラクタ素子と、その一方の端子が前記第２の出力端子に接続され他方の端子に前記制御電圧が印加されこの制御電圧に応じて容量が変化する第２のバラクタ素子と、を有し、前記第１及び第２のバラクタ素子は、前記制御電圧が増加すると前記容量が増加するように前記第１及び第２の出力端子に接続されていることを特徴とする電圧制御発振器。
【請求項５】
前記第１及び第２のバラクタ素子が夫々、基板の表面に形成されこの基板の他の部分から絶縁され前記一方の端子に接続されたＮ型領域と、このＮ型領域上に設けられた絶縁膜と、この絶縁膜上に設けられ前記他方の端子に接続された電極と、を有することを特徴とする請求項４に記載の電圧制御発振器。
【請求項６】
前記第１及び第２のバラクタ素子が夫々、基板の表面に形成されこの基板の他の部分から絶縁され前記他方の端子に接続されたＰ型領域と、このＰ型領域上に設けられた絶縁膜と、この絶縁膜上に設けられ前記一方の端子に接続された電極と、を有することを特徴とする請求項４に記載の電圧制御発振器。
【請求項７】
前記第１の電位が電源電位であり、前記第２の電位が接地電位であることを特徴とする請求項１乃至６のいずれか１項に記載の電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＣ回路の共振現象を利用した電圧制御発振器に関し、特に、印加する電圧に応じて容量値が変化する可変キャパシタとしてバラクタ素子を備えた電圧制御発振器に関する。
【背景技術】
【０００２】
近時、周波数逓倍及び位相同期を目的として使用されるフェーズ・ロックド・ループ（ＰＬＬ：Phase Locked Loop）回路のローカルオシレータ（ＬＯ）として、並列ＬＣ回路の共振現象を利用した電圧制御発振器（ＬＣ−ＶＣＯ）が使用されている。このＬＣ−ＶＣＯにおいては、インダクタと可変キャパシタとが相互に並列に接続されて並列ＬＣ回路が形成されており、この並列ＬＣ回路の共振現象により、周波数が共振周波数である交流信号を発振するようになっている。なお、共振周波数とは、並列ＬＣ回路のインピーダンスが無限大となる周波数をいい、共振現象とは、並列ＬＣ回路においてインダクタ及び可変キャパシタに電流が交互に流れる現象をいう。インダクタのインダクタンスをＬとし、可変キャパシタの容量をＣとすると、共振周波数ｆは下記数式１により与えられる。下記数式１より、可変キャパシタの容量Ｃを増加させれば、共振周波数ｆが減少することがわかる。
【０００３】
【数１】
2005269310.tif 000003
【０００４】
また、可変キャパシタにはバラクタ素子等が使用され、印加される制御電圧に応じて容量が変化するようになっている（例えば、非特許文献１参照。）。バラクタ素子には、ＬＣ−ＶＣＯを半導体集積回路中に形成するときに、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）を形成する工程を利用して形成することができるという長所がある。図８は従来のＬＣ−ＶＣＯを示す回路図であり、図９は図８に示すバラクタ素子を示す断面図である。図８に示す従来のＬＣ−ＶＣＯ１０１は、図９に示すＰ型のシリコン基板１２の表面に、集積回路として形成されたものである。
【０００５】
図８に示すように、この従来のＬＣ−ＶＣＯ１０１は、電源電位配線ＶＤＤ及び接地電位配線ＧＮＤに接続されている。そして、ＬＣ−ＶＣＯ１０１においては、電源電位配線ＶＤＤにＰ型トランジスタ２のソースが接続されており、Ｐ型トランジスタ２のドレインはＮ型トランジスタ４のドレインに接続されており、Ｎ型トランジスタ４のソースは接地電位配線ＧＮＤに接続されている。そして、Ｐ型トランジスタ２とＮ型トランジスタ４との接続点が、出力端子６となっている。また、電源電位配線ＶＤＤにＰ型トランジスタ３のソースが接続されており、Ｐ型トランジスタ３のドレインはＮ型トランジスタ５のドレインに接続されており、Ｎ型トランジスタ５のソースは接地電位配線ＧＮＤに接続されている。そして、Ｐ型トランジスタ３とＮ型トランジスタ５との接続点が、出力端子７となっている。
【０００６】
これにより、電源電位配線ＶＤＤと接地電位配線ＧＮＤとの間に、Ｐ型トランジスタ２、出力端子６及びＮ型トランジスタ４が直列に接続された回路と、Ｐ型トランジスタ３、出力端子７及びＮ型トランジスタ５が直列に接続された回路とが、相互に並列に接続されている。更に、Ｐ型トランジスタ２のゲート及びＮ型トランジスタ４のゲートは出力端子７に接続されており、Ｐ型トランジスタ３のゲート及びＮ型トランジスタ５のゲートは出力端子６に接続されている。
【０００７】
出力端子６と出力端子７との間にはインダクタ８が接続されている。また、出力端子６と出力端子７との間には、可変キャパシタであるバラクタ素子９及び１０が直列に接続されている。即ち、出力端子６と出力端子７との間において、バラクタ素子９及び１０が直列に接続された回路と、インダクタ８とは、相互に並列に接続されている。バラクタ素子９及び１０はＭＯＳ型のバラクタ素子である。このため、図８においては、バラクタ素子９及び１０をＰＭＯＳトランジスタの記号を使用して示している。バラクタ素子９とバラクタ素子１０との間の接続点は、制御電圧ＶＣが印加される制御端子１１となっている。そして、インダクタ８並びにバラクタ素子９及び１０により、ＬＣ回路が形成されている。
【０００８】
図９に示すように、バラクタ素子９においては、Ｐ型のシリコン基板１２の表面にＮウエル１３が形成されており、このＮウエル１３の表面にＮ型拡散領域１４及び１５が相互に離隔して形成されている。そして、Ｎウエル１３上における少なくともＮ型拡散領域１４とＮ型拡散領域１５との間の領域の直上域には、例えばシリコン酸化物からなるゲート絶縁膜１６が形成されており、このゲート絶縁膜１６上には、例えばポリシリコンからなるゲート電極１７が設けられている。Ｎ型拡散領域１４及び１５はウエル端子１８に接続されている。ウエル端子１８の電位をウエル電位ＶＷとする。また、ゲート電極１７はゲート端子１９に接続されている。ゲート端子１９の電位をゲート電位ＶＧとする。そして、バラクタ素子９においては、ゲート電極１７とＮウエル１３との間にキャパシタが形成される。バラクタ素子１０の構成も、上述のバラクタ素子９の構成と同様である。
【０００９】
なお、Ｎウエル１３は、このＬＣ−ＶＣＯ１０１を含む集積回路の他の領域に形成されたＰＭＯＳトランジスタのＮウエルと同時に形成されたものであり、Ｎ型拡散領域１４及び１５はＮＭＯＳトランジスタのソース・ドレイン領域と同時に形成されたものであり、ゲート絶縁膜１６及びゲート電極１７は夫々、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのゲート絶縁膜及びゲート電極と同時に形成されたものである。
【００１０】
また、図８に示すように、従来のＬＣ−ＶＣＯ１０１においては、バラクタ素子９及び１０のゲート端子１９が夫々出力端子６及び７に接続されており、バラクタ素子９及び１０のウエル端子１８が制御端子１１に接続されている。
【００１１】
次に、この従来のＬＣ−ＶＣＯ１０１の動作について説明する。図１０は、横軸にバラクタ素子に印加される電圧をとり、縦軸にこのバラクタ素子の容量をとって、バラクタ素子の特性を示すグラフ図であり、図１１は、横軸にバラクタ素子に印加される電圧をとり、縦軸に出力端子対から出力される信号の発振周波数をとって、ＬＣ−ＶＣＯの周波数特性を示すグラフ図である。
【００１２】
例えば、ＬＣ−ＶＣＯ１０１が電源電位配線ＶＣＣ及び接地電位配線ＧＮＤに接続されること等により、インダクタ８並びにバラクタ素子９及び１０からなるＬＣ回路に何らかの電気的な刺激が印加されると、このＬＣ回路の共振周波数を周波数とする交流信号が出力端子６及び７から発振される。このとき、出力端子６及び７から出力される信号は相補信号である。
【００１３】
但し、ＬＣ回路のみでは、寄生抵抗によって電流が損失するため、発振はいずれ止まってしまう。そこで、電源電位配線ＶＤＤに正の電源電位を印加し、接地電位配線ＧＮＤに接地電位を印加すると共に、Ｐ型トランジスタ２及び３並びにＮ型トランジスタ４及び５を設けることにより、ＬＣ回路の共振に同期してＬＣ回路に電源電位及び接地電位を供給して、ＬＣ回路に恒久的に共振波を発振させる。
【００１４】
例えば出力端子６の電位がロウレベルになり、出力端子７の電位がハイレベルになると、Ｐ型トランジスタ２がオフになり、Ｎ型トランジスタ４がオンになる。この結果、出力端子６には接地電位が印加される。また、Ｐ型トランジスタ３がオンになり、Ｎ型トランジスタ５がオフになるため、出力端子７には電源電位が印加される。同様に、出力端子６の電位がハイレベルになり、出力端子７の電位がロウレベルになると、出力端子６には電源電位が印加され、出力端子７に接地電位が印加される。このように、Ｐ型トランジスタ２及び３並びにＮ型トランジスタ４及び５の動作により、出力端子６及び７の電位がロウレベル又はハイレベルになったとき、これらの出力端子に接地電位又は電源電位を印加することができるため、出力端子６及び７から出力される交流信号が減衰することなく持続する。
【００１５】
そして、このとき、制御端子１１に印加する制御電圧ＶＣを変化させることにより、バラクタ素子９及び１０に印加される電圧（ＶＧ−ＶＷ）を変化させることができる。即ち、制御電圧ＶＣはウエル電位ＶＷと等しくなるため、制御電圧ＶＣが増加すると電圧（ＶＧ−ＶＷ）は減少する。即ち、制御電圧ＶＣと電圧（ＶＧ−ＶＷ）との関係は、傾きが負の１次関数となる。そして、電圧（ＶＧ−ＶＷ）を変化させることにより、バラクタ素子９及び１０の容量を変化させることができる。
【００１６】
図９及び図１０に示すように、バラクタ素子９及び１０に印加する電圧（ＶＧ−ＶＷ）、即ち、ウエル電位ＶＷに対するゲート電位ＶＧを十分高くすると、Ｎウエル１３の表面におけるゲート電極１７の直下域にキャリアである電子が集まり、この領域が導電性となるため、ゲート電極１７とＮウエル１３との間の絶縁層の厚さがゲート絶縁膜１６の膜厚と等しくなり、ゲート電極１７とＮウエル１３との間の容量Ｃは最大値となる。なお、電圧（ＶＧ−ＶＷ）をこれ以上高くしても、ゲート電極１７とＮウエル１３との間の絶縁層の厚さは変化しないため、容量Ｃも変化しない。
【００１７】
この状態から制御電圧ＶＣを低下させていくと、電圧（ＶＧ−ＶＷ）が低下し、Ｎウエル１３の表面におけるゲート絶縁膜１６の直下域に空乏層が成長し、ゲート電極１７とＮウエル１３との間の絶縁層の厚さがゲート絶縁膜１６の膜厚に空乏層の深さを加えた値になるため、容量Ｃが低下する。そして、電圧（ＶＧ−ＶＷ）が十分に低くなると、空乏層がそれ以上深くならなくなるため、容量Ｃも安定する。
【００１８】
このように、電圧（ＶＧ−ＶＷ）が増加すると容量Ｃも増加する。以下、この状態を、電圧（ＶＧ−ＶＷ）と容量Ｃとの間には正の相関関係があるという。そして、その増加の割合は一様ではなく、電圧（ＶＧ−ＶＷ）が所定の範囲にあるときは、その増加率は大きく、グラフは急峻になり、この範囲の両側では、その増加率は小さく、グラフはなだらかになる。なお、前述の如く、制御電圧ＶＣはウエル電位ＶＷと等しく、制御電圧ＶＣと電圧（ＶＧ−ＶＷ）との関係は、傾きが負の１次関数となるため、ウエル電位ＶＷが一定であるとき、制御電圧ＶＣが増加すると容量Ｃは減少する。以下、この状態を、制御電圧ＶＣと容量Ｃとの間には負の相関関係があるという。
【００１９】
ＬＣ−ＶＣＯ１０１から発振される交流信号の周波数ｆは、ＬＣ回路の共振周波数ｆに等しく、この共振周波数ｆは、上記数式１により決定される。このため、図１１に示すように、バラクタ素子９及び１０に印加される電圧（ＶＧ−ＶＷ）とＬＣ−ＶＣＯ１０１の発振周波数ｆとの間には負の相関関係があり、電圧（ＶＧ−ＶＷ）が増加すると発振周波数ｆは減少する。
【００２０】
【非特許文献１】Salvatore Levantino and et. al., "Frequency Dependence on Bias Current in 5-GHz CMOS VCOs: Impact on Tuning Range and Flicker Noise Upconversion" IEEE Journal of Solid-State Circuits, August 2002, Vol. 37, No. 8, p.1003-1011
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、上述の従来の技術には以下に示すような問題点がある。図１２は、横軸にバラクタ素子に印加される制御電圧をとり、縦軸に出力端子対から出力される信号の発振周波数をとって、電源電位の変動に対する周波数特性の変動を示すグラフ図である。図１２に示すように、従来のＬＣ−ＶＣＯにおいては、電源電位Ｖｄｄが変動すると、周波数特性、即ち、発振周波数ｆと制御電圧ＶＣとの間の相関関係も変動してしまう。例えば、電源電位Ｖｄｄが１．０Ｖである場合、ＬＣ−ＶＣＯの特性は実線に示すような特性になるが、電源電位Ｖｄｄが０．９Ｖになると、ＬＣ−ＶＣＯの特性は高周波数側にシフトし、破線に示すような特性になる。逆に、電源電位Ｖｄｄが１．１Ｖになると、ＬＣ−ＶＣＯの特性は低周波数側にシフトし、一点鎖線に示すような特性になる。そして、この特性の変動は、制御電圧ＶＣが高いほど顕著になり、従来のＬＣ−ＶＣＯにおいては、電源電位Ｖｄｄが±１０％変動した場合、制御電圧ＶＣが同じであっても発振周波数ｆは最大±２．５％程度変動する。
【００２２】
本発明はかかる問題点に鑑みてなされたものであって、電源電位の変動に対する発振周波数の変動が小さい電圧制御発振器を提供することを目的とする。
【課題を解決するための手段】
【００２３】
インダクタと、このインダクタに並列に接続されこのインダクタと共に共振回路を形成し入力される制御電圧に応じて容量が変化するバラクタ素子と、前記インダクタの一方の端部の電位が他方の端部の電位よりも高いときに前記一方の端部に第１の電位を印加すると共に前記他方の端部に前記第１の電位よりも低い第２の電位を印加する増幅部と、を有し、前記バラクタ素子は、前記制御電圧が増加すると前記容量が増加するように前記インダクタに接続されていることを特徴とする。
【００２４】
本発明においては、制御電圧が増加すると容量が増加するように、バラクタ素子がインダクタに接続されているため、第１の電位の値が変動しても共振回路の共振周波数が変動することを抑制することができる。
【００２５】
また、前記バラクタ素子が、基板の表面に形成されこの基板の他の部分から絶縁され前記インダクタに接続されたＮ型領域と、このＮ型領域上に設けられた絶縁膜と、この絶縁膜上に設けられ前記制御電圧が印加される電極と、を有していてもよい。
【００２６】
又は、前記バラクタ素子が、基板の表面に形成されこの基板の他の部分から絶縁され前記制御電圧が印加されるＰ型領域と、このＰ型領域上に設けられた絶縁膜と、この絶縁膜上に設けられ前記インダクタに接続された電極と、を有していてもよい。
【００２７】
本発明に係る他の電圧制御発振器は、第１及び第２の出力端子を備えこの第１及び第２の出力端子から相補の交流信号を出力する共振部と、前記第１の出力端子の電位が前記第２の出力端子の電位よりも高いときに前記第１の出力端子に第１の電位を印加すると共に前記第２の出力端子に前記第１の電位よりも低い第２の電位を印加する増幅部と、を有し、前記共振部は、前記第１及び第２の出力端子間に接続されたインダクタと、その一方の端子が前記第１の出力端子に接続され他方の端子に制御電圧が印加され前記制御電圧に応じて容量が変化する第１のバラクタ素子と、その一方の端子が前記第２の出力端子に接続され他方の端子に前記制御電圧が印加されこの制御電圧に応じて容量が変化する第２のバラクタ素子と、を有し、前記第１及び第２のバラクタ素子は、前記制御電圧が増加すると前記容量が増加するように前記第１及び第２の出力端子に接続されていることを特徴とする。
【発明の効果】
【００２８】
本発明によれば、インダクタと共に共振回路を形成するバラクタ素子が、制御電圧が増加すると容量が増加するようにインダクタに接続されているため、第１の電位の変動に対する発振周波数の変動が小さい電圧制御発振器を実現することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係るＬＣ−ＶＣＯを示す回路図である。図１に示すように、本実施形態に係るＬＣ−ＶＣＯ１においては、図８に示す従来のＬＣ−ＶＣＯ１０１と比較して、バラクタ素子９及び１０の接続方向が逆になっている。即ち、バラクタ素子９及び１０のウエル端子１８が夫々出力端子６及び７に接続され、バラクタ素子９及び１０のゲート端子１９が制御端子１１に接続されている。
【００３０】
本実施形態のＬＣ−ＶＣＯ１における上記以外の構成は、前述の従来のＬＣ−ＶＣＯ１０１の構成と同様である。即ち、ＬＣ−ＶＣＯ１は、共振部及び増幅部を備えている。そして、共振部は出力端子６及び７から相補の交流信号を出力するものであり、インダクタ８並びにバラクタ素子９及び１０からなるＬＣ回路を備えている。また、増幅部は、出力端子６の電位が出力端子７の電位よりも高いときに、即ちハイレベルであるときに、出力端子６に電源電位を印加すると共に出力端子７に接地電位を印加し、出力端子６の電位が出力端子７の電位よりも低いときに、即ちロウレベルであるときに、出力端子６に接地電位を印加すると共に出力端子７に電源電位を印加するものである。増幅部はＰ型トランジスタ２及び３並びにＮ型トランジスタ４及び５から構成されている。本実施形態のＬＣ−ＶＣＯ１は、例えば、フェーズ・ロックド・ループ回路のローカルオシレータとして使用されるものであり、例えば、Ｐ型のシリコン基板の表面に集積回路の一部として形成されたものである。
【００３１】
次に、上述の如く構成された本実施形態に係るＬＣ−ＶＣＯの動作について説明する。図２は、横軸に制御電圧をとり、縦軸にこのバラクタ素子の容量をとって、バラクタ素子の特性を示すグラフ図であり、図３は、横軸に制御電圧をとり、縦軸に出力端子対から出力される信号の発振周波数をとって、ＬＣ−ＶＣＯの周波数特性を示すグラフ図である。なお、図２及び図３においては、バラクタ素子のウエル電位ＶＷは一定であるものとしている。
【００３２】
図１に示すように、本実施形態に係るＬＣ−ＶＣＯ１においては、制御電圧ＶＣはゲート電位ＶＧと等しいため、制御電圧ＶＣと電圧（ＶＧ−ＶＷ）との関係は傾きが正の１次関数となる。また、図１０に示すように、電圧（ＶＧ−ＶＷ）が増加すると容量Ｃが増加する。このため、図２に示すように、制御電圧ＶＣと容量Ｃとの間には正の相関関係があり、ウエル電位ＶＷを一定とすれば、制御電圧ＶＣが増加すると容量Ｃも増加する。そして、制御電圧ＶＣに対する容量Ｃの増加率は、制御電圧ＶＣが所定の範囲内にある場合には大きく、前記範囲外にある場合には小さくなる。なお、制御電圧ＶＣがウエル電位ＶＷの近傍にある場合、即ち、電圧（ＶＧ−ＶＷ）の値が０付近にある場合に、容量Ｃの増加率が大きくなる。
【００３３】
ＬＣ−ＶＣＯ１から発振される交流信号の周波数ｆは、ＬＣ回路の共振周波数ｆに等しく、この共振周波数ｆは、上記数式１により決定される。このため、図３に示すように、制御電圧ＶＣとＬＣ−ＶＣＯ１の発振周波数ｆとの間には負の相関関係があり、制御電圧ＶＣが増加すると発振周波数ｆは減少する。このため、ＬＣ−ＶＣＯ１においては、制御電圧ＶＣを増加させることにより発振周波数ｆを減少させ、制御電圧ＶＣを低下させることにより発振周波数ｆを増大させることができる。本実施形態に係るＬＣ−ＶＣＯ１の上記以外の動作は、前述の従来のＬＣ−ＶＣＯ１０１（図８参照）の動作と同様である。
【００３４】
次に、本実施形態の効果について説明する。図４（ａ）及び（ｂ）はＬＣ−ＶＣＯのバラクタ素子及び制御端子を示す図であり、（ａ）は従来のＬＣ−ＶＣＯにおけるバラクタ素子の接続方向を示し、（ｂ）は本実施形態のＬＣ−ＶＣＯにおけるバラクタ素子の接続方向を示す。また、図５は、横軸にバラクタ素子に印加される電圧をとり、縦軸にこのバラクタ素子の容量をとって、従来のＬＣ−ＶＣＯにおける電源電位の変動に対する容量の変動を示すグラフ図であり、図６は、横軸にバラクタ素子に印加される電圧をとり、縦軸にこのバラクタ素子の容量をとって、本実施形態のＬＣ−ＶＣＯにおける電源電位の変動に対する容量の変動を示すグラフ図である。図５及び図６に示す線３５は、電圧（ＶＧ−ＶＷ）と容量Ｃとの相関関係を示す線である。なお、説明をわかりやすくするために、図５及び図６においては、電源電位Ｖｄｄの変動が誇張して示されている。
【００３５】
図４（ａ）に示すように、従来のＬＣ−ＶＣＯにおいては、バラクタ素子９及び１０のウエル端子１８が制御端子１１に接続され、ゲート端子１９に出力端子６及び７（図８参照）の電位、即ち、接地電位と電源電位との間で振動する電位が印加される。このため、図５に示すように、接地電位が０Ｖであり、電源電位が１．０Ｖである場合、制御電圧ＶＣが０Ｖであれば、ゲート電位ＶＧは接地電位（０Ｖ）と電源電位（１．０Ｖ）との間で振動し、ウエル電位ＶＷは制御電圧ＶＣ（０Ｖ）と等しいため、電圧（ＶＧ−ＶＷ）は矢印３１に示す０Ｖ〜１．０Ｖの範囲で振動する。そして、電源電位が変動して０．９Ｖになると、電圧（ＶＧ−ＶＷ）は矢印３２に示す０Ｖ〜０．９Ｖの範囲で振動し、電源電位が１．１Ｖになると、電圧（ＶＧ−ＶＷ）は矢印３３に示す０Ｖ〜１．１Ｖの範囲で振動する。即ち、電源電位が０．９Ｖ〜１．１Ｖの範囲で変動すると、電圧（ＶＧ−ＶＷ）の下限値は０Ｖで変動しないが、上限値が０．９Ｖ〜１．１Ｖの範囲３４内において変動する。そして、電圧（ＶＧ−ＶＷ）と容量Ｃとの間には相関関係があるため、電圧（ＶＧ−ＶＷ）の振動範囲が変動すると、容量Ｃの下限値は変動しないが上限値は変動し、従って、容量Ｃの平均値が変動する。しかしながら、図５に示す範囲３４においては、電圧（ＶＧ−ＶＷ）と容量Ｃとの関係を示す線３５の傾きが小さいため、容量Ｃの平均値の変動量は小さい。
【００３６】
また、制御電圧ＶＣが１Ｖであれば、ゲート電位ＶＧは接地電位（０Ｖ）と電源電位（１Ｖ）との間で振動し、ウエル電位ＶＷは制御電圧ＶＣ（１Ｖ）と等しいため、電圧（ＶＧ−ＶＷ）は矢印３６に示す−１Ｖ〜０Ｖの範囲で振動する。そして、電源電位が変動して０．９Ｖになると、電圧（ＶＧ−ＶＷ）は矢印３７に示す−１Ｖ〜−０．１Ｖの範囲で振動し、電源電位が１．１Ｖになると、電圧（ＶＧ−ＶＷ）は矢印３８に示す−１Ｖ〜＋０．１Ｖの範囲で振動する。即ち、電源電位が０．９Ｖ〜１．１Ｖの範囲で変動すると、電圧（ＶＧ−ＶＷ）の下限値は−１Ｖで変動しないが、上限値が−０．１Ｖ〜＋０．１Ｖの範囲３９内において変動する。そして、電圧（ＶＧ−ＶＷ）と容量Ｃとの間には相関関係があるため、電圧（ＶＧ−ＶＷ）の振動範囲が変動すると、容量Ｃの下限値は変動しないが上限値は変動し、従って、容量Ｃの平均値が変動する。このとき、図５に示す範囲３９においては、線３５の傾きが大きく、容量Ｃの平均値の変動量が大きい。
【００３７】
そして、上述の如く、制御電圧ＶＣが０Ｖであるときは、範囲３４における線３５の傾きが小さいため、容量Ｃの平均値の変動量は小さい。また、制御電圧ＶＣが０Ｖであるときは、容量Ｃの絶対値が比較的大きいため、容量Ｃの平均値が変動しても、変動の割合は小さくなる。従って、制御電圧ＶＣが０Ｖであるときは、電源電位の変動に対する容量Ｃの平均値の変動の割合（変動率）は極めて小さくなる。これに対して、制御電圧ＶＣが１Ｖであるときは、範囲３９における線３５の傾きが大きいため、容量Ｃの平均値の変動量が大きい。また、制御電圧ＶＣが１Ｖであるときは、容量Ｃの絶対値が比較的小さいため、容量Ｃの平均値が変動すると、変動の割合が大きくなる。従って、制御電圧ＶＣが１Ｖであるときは、電源電位の変動に対する容量Ｃの平均値の変動率は極めて大きくなる。
【００３８】
このように、制御電圧ＶＣが高電位側（例えば１Ｖ）にあるときは、容量Ｃの平均値の変動量が大きい上に、容量Ｃの絶対値が小さいために変動量が一定であっても変動率が大きくなるという二重の悪条件が重なり、容量Ｃの平均値の変動率が極めて大きくなる。この容量Ｃの平均値の変動率は発振周波数ｆの変動率に影響を与え、図１２に示すように、制御電圧ＶＣが高電位側にあるときの発振周波数ｆの変動は極めて大きくなる。
【００３９】
これに対して、図４（ｂ）に示すように、本実施形態のＬＣ−ＶＣＯにおいては、バラクタ素子９及び１０のゲート端子１９が制御端子１１に接続され、ウエル端子１８に出力端子６及び７（図１参照）の電位、即ち、接地電位と電源電位との間で振動する電位が印加される。このため、図６に示すように、接地電位が０Ｖであり、電源電位が１．０Ｖである場合、制御電圧ＶＣが０Ｖであれば、ゲート電位ＶＧは制御電圧ＶＣ（０Ｖ）と等しく、ウエル電位ＶＷは接地電位（０Ｖ）と電源電位（１．０Ｖ）との間で振動するため、電圧（ＶＧ−ＶＷ）は矢印４１に示す−１．０Ｖ〜０Ｖの範囲で振動する。そして、電源電位が変動して０．９Ｖになると、電圧（ＶＧ−ＶＷ）は矢印４２に示す−０．９Ｖ〜０Ｖの範囲で振動し、電源電位が１．１Ｖになると、電圧（ＶＧ−ＶＷ）は矢印４３に示す−１．１Ｖ〜０Ｖの範囲で振動する。即ち、電源電位が０．９Ｖ〜１．１Ｖの範囲で変動すると、電圧（ＶＧ−ＶＷ）の上限値は０Ｖで変動しないが、下限値が−１．１Ｖ〜−０．９Ｖの範囲４４内において変動する。これにより、容量Ｃの上限値は変動しないが下限値は変動し、従って、容量Ｃの平均値が変動する。しかしながら、図６に示す範囲４４においては、電圧（ＶＧ−ＶＷ）と容量Ｃとの関係を示す線３５の傾きが小さいため、容量Ｃの平均値の変動量は小さい。
【００４０】
また、制御電圧ＶＣが１Ｖであれば、ゲート電位ＶＧは制御電圧ＶＣ（１Ｖ）と等しく、ウエル電位ＶＷは接地電位（０Ｖ）と電源電位（１．０Ｖ）との間で振動するため、電圧（ＶＧ−ＶＷ）は矢印４６に示す０Ｖ〜１．０Ｖの範囲で振動する。そして、電源電位が変動して０．９Ｖになると、電圧（ＶＧ−ＶＷ）は矢印４７に示す＋０．１Ｖ〜１Ｖの範囲で振動し、電源電位が１．１Ｖになると、電圧（ＶＧ−ＶＷ）は矢印４８に示す−０．１Ｖ〜１．０Ｖの範囲で振動する。即ち、電源電位が０．９Ｖ〜１．１Ｖの範囲で変動すると、電圧（ＶＧ−ＶＷ）の上限値は１Ｖで変動しないが、下限値が−０．１Ｖ〜＋０．１Ｖの範囲４９内において変動する。これにより、容量Ｃの上限値は変動しないが下限値は変動し、従って、容量Ｃの平均値が変動する。このとき、図６に示す範囲４９においては、線４５の傾きが大きく、容量Ｃの平均値の変動量が大きい。
【００４１】
そして、制御電圧ＶＣが０Ｖであるときは、容量Ｃの絶対値が比較的小さいため、容量Ｃの平均値が変動すると、変動率は大きくなる。しかし、上述の如く、制御電圧ＶＣが０Ｖであるときは、範囲４４における線３５の傾きが小さいため、容量Ｃの平均値の変動量は小さい。従って、制御電圧ＶＣが０Ｖであるときは、電源電位の変動に対する容量Ｃの平均値の変動の割合は比較的小さい。また、制御電圧ＶＣが１Ｖであるときは、上述の如く、範囲４９における線３５の傾きが大きいため、容量Ｃの平均値の変動量が大きい。しかし、制御電圧ＶＣが１Ｖであるときは、容量Ｃの絶対値が比較的大きいため、容量Ｃの平均値が変動しても、変動の割合は小さい。従って、制御電圧ＶＣが１Ｖであるときも、電源電位の変動に対する容量Ｃの平均値の変動率は比較的小さい。
【００４２】
この結果、図３に示すように、本実施形態においては、前述の従来のＬＣ−ＶＣＯとは異なり、制御電圧ＶＣが高電位側にあっても低電位側にあっても、容量Ｃの変動量が大きく、且つ、容量Ｃの絶対値が小さいという二重の悪条件が重なることがなく、容量Ｃの変動率が極めて大きくなることがない。このため、電源電位Ｖｄｄが変動しても、発振周波数ｆの変動を抑えることができる。本実施形態においては、電源電位が±１０％変動した場合の発振周波数ｆの変動率は、最大で±１．０％程度である。これは、前述の従来のＬＣ−ＶＣＯにおける発振周波数ｆの変動率（±２．５％）よりもかなり小さい。このように、本実施形態によれば、電源電位が変動しても発振周波数の変動率が小さい電圧制御発振器（ＬＣ−ＶＣＯ）を得ることができる。
【００４３】
次に、本発明の第２の実施形態について説明する。図７は本実施形態におけるバラクタ素子を示す断面図である。図７に示すように、本実施形態においては、前述の第１の実施形態と比較して、バラクタ素子の構成及び接続方向が異なっている。即ち、図１に示す前述の第１の実施形態に係るＬＣ−ＶＣＯ１において、バラクタ素子９及び１０の替わりに、夫々図７に示すバラクタ素子５１を使用する。即ち、出力端子６と出力端子７との間に、２個のバラクタ素子５１を相互に直列に接続して使用する。また、バラクタ素子５１のウエル端子１８が制御端子１１に接続されており、ゲート端子１９が出力端子６又は７に接続されている。
【００４４】
図７に示すように、バラクタ素子５１においては、Ｐ型のシリコン基板１２の表面にＮウエル５２が形成されており、このＮウエル５２の表面にＰウエル５３が形成されており、このＰウエル５３の表面にＰ型拡散領域５４及び５５が相互に離隔して形成されている。そして、Ｐウエル５３上における少なくともＰ型拡散領域５４とＰ型拡散領域５５との間の領域の直上域には、例えばシリコン酸化物からなるゲート絶縁膜１６が形成されており、このゲート絶縁膜１６上には、例えばポリシリコンからなるゲート電極１７が設けられている。Ｐ型拡散領域５４及び５５はウエル端子１８に接続されている。また、ゲート電極１７はゲート端子１９に接続されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００４５】
次に、上述の如く構成された本実施形態に係るＬＣ−ＶＣＯの動作について、図１及び図７を参照して説明する。上述の如く、バラクタ素子５１のウエル端子１８は制御端子１１に接続されており、ゲート端子１９は出力端子６又は７に接続されている。そして、制御端子１１に印加する制御電圧ＶＣを高くすると、ウエル端子１８に印加されるウエル電位ＶＷが高くなり、ウエル電位ＶＷに対するゲート電位ＶＧが低くなる。これにより、Ｐウエル５３におけるゲート電極１７の直下域にキャリアである正孔が集まり、ゲート電極１７とＰウエル５３との間の容量が大きくなる。一方、制御電圧ＶＣを低くすると、ウエル電位ＶＷが低くなり、ウエル電位ＶＷに対するゲート電位ＶＧが高くなる。これにより、Ｐウエル５３におけるゲート電極１７の直下域に空乏層が形成され、容量Ｃが小さくなる。
【００４６】
このように、バラクタ素子５１は、前述の第１の実施形態におけるバラクタ素子９及び１０と同様に、制御電圧ＶＣが増加すると容量Ｃが増加するように、出力端子６及び７並びに制御端子１１に接続されている。即ち、バラクタ素子５１における制御電圧ＶＣと容量Ｃとの間の関係は図２に示す関係となる。従って、バラクタ素子５１に印加される電圧（ＶＧ−ＶＷ）と容量Ｃとの関係、及び電源電位が変動した場合の挙動は図６に示すようになり、制御電圧ＶＣと発振周波数ｆとの間の関係は図３に示す関係となる。この結果、前述の第１の実施形態と同様に、本実施形態においても、電源電位の変動に対する発振周波数の変動が小さいＬＣ−ＶＣＯを実現することができる。
【００４７】
また、前述の第１の実施形態においては、図９に示すＮウエル１３とシリコン基板１２との間、即ち、図１に示すバラクタ素子９及び１０のウエル端子１８と接地電位との間に寄生容量が生じ、条件によっては高速動作の妨げとなることがある。これに対して、本実施形態においては、バラクタ素子５１のゲート端子が出力端子６及び７に接続されているため、このような接地電位との間の寄生容量は発生しない。一方、前述の第１の実施形態においては、本第２の実施形態のように、バラクタ素子において、Ｎウエル５２及びＰウエル５３を二重に形成する必要がない。
【産業上の利用可能性】
【００４８】
本発明は、バラクタ素子及びインダクタの共振現象を利用した電圧制御発振器に利用することができ、特に、ＰＬＬ回路のＬＯ等として利用することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係るＬＣ−ＶＣＯを示す回路図である。
【図２】横軸に制御電圧をとり、縦軸にこのバラクタ素子の容量をとって、バラクタ素子の特性を示すグラフ図である。
【図３】横軸に制御電圧をとり、縦軸に出力端子対から出力される信号の発振周波数をとって、ＬＣ−ＶＣＯの周波数特性を示すグラフ図である。
【図４】（ａ）及び（ｂ）はＬＣ−ＶＣＯのバラクタ素子及び制御端子を示す図であり、（ａ）は従来のＬＣ−ＶＣＯにおけるバラクタ素子の接続方向を示し、（ｂ）は本実施形態のＬＣ−ＶＣＯにおけるバラクタ素子の接続方向を示す。
【図５】横軸にバラクタ素子に印加される電圧をとり、縦軸にこのバラクタ素子の容量をとって、従来のＬＣ−ＶＣＯにおける電源電位の変動に対する容量の変動を示すグラフ図である。
【図６】横軸にバラクタ素子に印加される電圧をとり、縦軸にこのバラクタ素子の容量をとって、本実施形態のＬＣ−ＶＣＯにおける電源電位の変動に対する容量の変動を示すグラフ図である。
【図７】本発明の第２の実施形態におけるバラクタ素子を示す断面図である。
【図８】従来のＬＣ−ＶＣＯを示す回路図である。
【図９】図８に示すバラクタ素子を示す断面図である。
【図１０】横軸にバラクタ素子に印加される電圧（ＶＧ−ＶＷ）をとり、縦軸にこのバラクタ素子の容量をとって、バラクタ素子の特性を示すグラフ図である。
【図１１】横軸にバラクタ素子に印加される電圧（ＶＧ−ＶＷ）をとり、縦軸に出力端子対から出力される信号の発振周波数をとって、ＬＣ−ＶＣＯの周波数特性を示すグラフ図である。
【図１２】横軸にバラクタ素子に印加される制御電圧をとり、縦軸に出力端子対から出力される信号の発振周波数をとって、電源電位の変動に対する周波数特性の変動を示すグラフ図である。
【符号の説明】
【００５０】
１、１０１；ＬＣ−ＶＣＯ
２、３；Ｐ型トランジスタ
４、５；Ｎ型トランジスタ
６、７；出力端子
８；インダクタ
９、１０；バラクタ素子
１１；制御端子
１２；シリコン基板
１３；Ｎウエル
１４、１５；Ｎ型拡散領域
１６；ゲート絶縁膜
１７；ゲート電極
１８；ウエル端子
１９；ゲート端子
３１、３２、３３、３６、３７、３８、４１、４２、４３、４６、４７、４８；矢印
３４、３９、４４、４９；範囲
３５；線
５１；バラクタ素子
５２；Ｎウエル
５３；Ｐウエル
５４、５５；Ｐ型拡散領域
ＧＮＤ；接地電位配線
ＶＤＤ；電源電位配線
Ｖｄｄ；電源電位
ＶＣ；制御電圧
ＶＧ；ゲート電位
ＶＷ；ウエル電位
【図１】
2005269310.tif 000004
【図２】
2005269310.tif 000005
【図３】
2005269310.tif 000006
【図４】
2005269310.tif 000007
【図５】
2005269310.tif 000008
【図６】
2005269310.tif 000009
【図７】
2005269310.tif 000010
【図８】
2005269310.tif 000011
【図９】
2005269310.tif 000012
【図１０】
2005269310.tif 000013
【図１１】
2005269310.tif 000014
【図１２】
2005269310.tif 000015