(57)【要約】    【課題】  ０．１８μｍレベルよりも微細なロジックとＦｌａｓｈメモリを混載した半導体装置において、溝型素子分離の製造を容易な方法で高精度に行うことのできる半導体装置の製造方法および半導体装置を提供することを目的とするものである。    【解決手段】  高電圧駆動用トランジスタおよび高電圧駆動用トランジスタの溝型素子分離１０４を形成した後、窒化膜またはマスクを用いて自己整合的に高電圧駆動用トランジスタの溝型素子分離１０４を所定の深さまでエッチングすることにより、高電圧駆動用トランジスタに必要な耐圧を確保すると共に、溝型素子分離を精度よく加工し、半導体装置の微細化を可能とする。従って、０．１８μｍレベルよりも微細なロジックとＦｌａｓｈメモリを混載した半導体装置において、溝型素子分離の製造を容易な方法で高精度に行うことのできる半導体装置の製造方法および半導体装置を提供することができる。【選択図】  図１
2005057146.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域に形成された第１の電源電圧で駆動する第１のＭＯＳ型トランジスタ素子および第１の溝型素子分離と、前記半導体基板の第２の領域に形成された第２の電源電圧で駆動する第２のＭＯＳ型トランジスタ素子および第２の溝型素子分離とを備えた半導体装置の製造方法における溝型素子分離の形成に際し、
半導体基板の第１の領域上および第２の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、
前記第１および第２の領域の溝形成領域上を開口した溝型素子分離加工用の第１のマスクを形成する工程と、
前記第１のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去するとともに、前記半導体基板を所定の深さまでエッチングして第１の溝を形成する工程と、
前記第１のマスクを除去した後、前記第１の領域を覆う第２の溝加工用マスクおよび前記第２の領域における溝形成領域上が開口された溝型素子分離加工用膜を用いて、自己整合的に前記第２の領域における前記第１の溝を所定の深さまでエッチングして第２の溝を形成する工程と
を備え、前記第２の溝の深さを第２の溝加工用マスクおよび前記溝型素子分離加工用膜を用いて調整し、高精度に前記第２の溝を形成することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の第１の領域に形成された第１の電源電圧で駆動する第１のＭＯＳ型トランジスタ素子および第１の溝型素子分離と、前記半導体基板の第２の領域に形成された第２の電源電圧で駆動する第２のＭＯＳ型トランジスタ素子および第２の溝型素子分離とを備えた半導体装置の製造方法における溝型素子分離の形成に際し、
半導体基板の第１の領域上および第２の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、
前記第１および第２の領域の溝形成領域上を開口した溝型素子分離加工用の第１のマスクを形成する工程と、
前記第１のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去する工程と、
前記第１のマスクを除去した後、自己整合的に前記第１および第２の領域の溝形成領域における前記半導体基板を所定の深さまでエッチングして第１の溝を形成する工程と、
前記第１の領域を覆う第２の溝加工用マスクおよび前記第２の領域における溝形成領域上が開口された溝型素子分離加工用膜を用いて、自己整合的に前記第２の領域における前記第１の溝を所定の深さまでエッチングして第２の溝を形成する工程と
を備え、前記第２の溝の深さを第２の溝加工用マスクおよび前記溝型素子分離加工用膜を用いて調整し、高精度に前記第２の溝を形成することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の溝型素子分離における溝の深さを前記第１のＭＯＳ型トランジスタ素子のソース・ドレイン拡散層よりも深く形成し、前記第２の溝型素子分離における溝の深さは前記第２のＭＯＳ型トランジスタ素子のソース・ドレイン拡散層よりも深く形成することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【請求項４】
前記第１の溝型素子分離における溝の深さを、前記第２のＭＯＳ型トランジスタ素子のソース・ドレイン拡散層よりも浅く形成することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１の溝型素子分離における溝の深さを、前記半導体基板の表面より０．３μｍ以下に形成することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第２の溝型素子分離における溝の深さを、前記半導体基板の表面より０．３μｍ以上に形成することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第１の電源電圧は３．６Ｖ以下であることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第２の電源電圧は８Ｖ以上であることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記第２の電源電圧は、前記第１の電源電圧をもとに前記半導体装置内部に構成された昇圧回路により生成された内部発生電源電圧であることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に素子として高電圧駆動用ＭＯＳトランジスタと低電圧駆動用ＭＯＳトランジスタを含む半導体装置の溝型素子分離の製造方法に関するものである。
【背景技術】
【０００２】
近年、Ｆｌａｓｈメモリ混載ロジックの微細加工が進んでいる。ところで、Ｆｌａｓｈメモリ混載ロジックプロセスは、微細化された低電圧駆動用ＭＯＳトランジスタと、Ｆｌａｓｈメモリの書込み・消去に必要な１０Ｖ程度の高電圧駆動用ＭＯＳトランジスタを同一基板上に混載する必要があるところに、技術的困難さがある。
【０００３】
従来の半導体装置では、ＬＯＣＯＳ技術を用いた製造方法で、その製造方法は、第１のマスク工程により、低電圧駆動用トランジスタの素子分離形成を行い、次いで、第２のマスク工程により、素子分離の成長膜厚を変えている。（例えば、特許文献１参照）。
【０００４】
しかし、プロセスの微細化と共に溝の深さが同一である溝型素子分離を用いるようになってきており、溝型素子分離を用いたＦｌａｓｈメモリ混載ロジックの製造方法が求められている。
【０００５】
以下、従来の低電圧駆動用トランジスタと高電圧駆動用トランジスタを混載した半導体装置の製造方法について、図１５〜図２６の工程断面図を用いて説明する。
図１５は従来のＭＯＳトランジスタの製造方法における保護酸化膜形成工程を説明する図、図１６は従来のＭＯＳトランジスタの製造方法における溝形成工程を説明する図、図１７は従来のＭＯＳトランジスタの製造方法における埋め込み酸化膜堆積工程を説明する図、図１８は従来のＭＯＳトランジスタの製造方法における溝型素子分離形成工程を説明する図、図１９は従来のＭＯＳトランジスタの製造方法における第１ゲート酸化膜成長工程を説明する図、図２０は従来のＭＯＳトランジスタの製造方法における酸化膜除去用マスク形成工程を説明する図、図２１は従来のＭＯＳトランジスタの製造方法におけるゲート酸化膜形成工程を説明する図、図２２は従来のＭＯＳトランジスタの製造方法におけるゲート形成工程を説明する図、図２３は従来のＭＯＳトランジスタの製造方法における高電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図２４は従来のＭＯＳトランジスタの製造方法における低電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図２５は従来のＭＯＳトランジスタの製造方法におけるサイドウォール形成工程を説明する図、図２６は従来のＭＯＳトランジスタの製造方法における高濃度拡散層形成工程を説明する図である。
【０００６】
図１５〜図２６において、１は半導体基板、２は保護酸化膜（ＳｉＯ２）、３は窒化膜（Ｓｉ３Ｎ４）、４は溝加工用マスク、５は溝型素子分離、６は第１ゲート酸化膜（ＳｉＯ２）、７は低電圧駆動用トランジスタ領域の酸化膜除去用マスク、８は低電圧駆動用トランジスタのゲート酸化膜（ＳｉＯ２）、９は高電圧駆動用トランジスタのゲート酸化膜（ＳｉＯ２）、１０はゲート（Ｐｏｌｙ−Ｓｉ）、１１はゲート加工用マスク、１２は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク、１３は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、１４は低電圧駆動用トランジスタの低濃度拡散層形成用マスク、１５は低電圧駆動用トランジスタの低濃度拡散層、１６はサイドウォール、１７は高濃度拡散層である。
【０００７】
まず、図１５に示すように、半導体基板１上に保護酸化膜（ＳｉＯ２）２を１０ｎｍ、窒化膜（Ｓｉ３Ｎ４）３を２００ｎｍ成長する。
次に、図１６に示すように、溝加工用マスク４をリソグラフィー技術により形成して、ドライエッチング技術により溝を形成し、その後、溝加工用マスク４を除去する。
【０００８】
ここで、溝型素子分離用溝の深さは、低電圧駆動用トランジスタの低濃度拡散層深さ＋約０．１μｍ程度に設定する。例えば、拡散層深さが０．２５μｍの場合は、溝型素子分離用の溝深さは０．３５μｍ程度に設定される。
【０００９】
次に、図１７に示すように、形成された溝に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）技術を用いて、埋め込み酸化膜（ＳｉＯ２）を堆積して埋め、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚａｔｉｏｎ）技術により、基板表面を研磨して窒化膜３と埋め込み酸化膜を露出させる。
【００１０】
次に、図１８に示すように、露出した窒化膜３を除去し、第１の溝型素子分離５を形成する。その後、必要なイオン種の注入を行い、ウェルを形成する。
次に、図１９に示すように、保護酸化膜（ＳｉＯ２）２を除去し、第１ゲート酸化膜（ＳｉＯ２）６を成長させる。
【００１１】
次に、図２０に示すように、低電圧駆動用トランジスタ領域の酸化膜除去用マスク７をリソグラフィー技術により形成し、低電圧駆動用トランジスタ領域における第１の酸化膜（ＳｉＯ２）６を除去する。
【００１２】
次に、図２１に示すように、低電圧駆動用トランジスタ領域の酸化膜除去用マスク７を除去した後、低電圧駆動用トランジスタのゲート酸化膜８と高電圧駆動用トランジスタのゲート酸化膜９を、熱酸化により形成する。
【００１３】
次に、図２２に示すように、低電圧駆動用トランジスタのゲート酸化膜８と高電圧駆動用トランジスタのゲート酸化膜９の上にゲート（Ｐｏｌｙ−Ｓｉ）１０をＣＶＤ技術を用いて堆積する。その後、ゲート加工用マスク１１をリソグラフィー技術により形成し、ドライエッチング技術により、トランジスタのゲート加工を行い、ゲート加工用マスク１１を除去する。
【００１４】
次に、図２３に示すように、高電圧駆動用トランジスタの低濃度拡散層形成用マスク１２をリソグラフィー技術により形成し、高電圧駆動用トランジスタの低濃度拡散層１３をイオン注入技術により形成する。
【００１５】
次に、図２４に示すように、低電圧駆動用トランジスタの低濃度拡散層形成用マスク１４をリソグラフィー技術により形成し、低電圧駆動用トランジスタの低濃度拡散層１５をイオン注入技術により形成する。
【００１６】
次に、図２５に示すように、絶縁膜を半導体基板上に堆積させ、ドライエッチング技術により、サイドウォール１６を形成する。
次に、図２６に示すように、イオン注入技術により高濃度拡散層１７を形成する。
【００１７】
その後、これらを覆うように基板の表面側に１０００ｎｍ程度の厚い絶縁用の酸化膜（ＳｉＯ２）がＣＶＤ法により形成され、次いで、各素子の電極部の絶縁膜にコンタクトホールを開口し、トランジスタの電極部および絶縁膜の表面に導電性金属による必要な電気配線を施すことにより、所望の半導体装置を得る。
【特許文献１】特開平９−９７７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記従来の溝型素子分離の製造方法では、低電圧駆動用ＭＯＳトランジスタは、微細化の進展により、例えばゲート長が０．１８μｍレベルの低電圧駆動用のＭＯＳトランジスタ間の溝型素子分離は、分離幅が０．１８μｍ求められ、これを精度よく加工するための素子分離の最適な深さは０．２５μｍ程度となる。その一方で、高電圧駆動用のＭＯＳトランジスタのソース・ドレイン拡散層深さは、１０Ｖ程度の耐圧を確保するために、０．２５μｍ程度の分離幅が必要であり、高電圧駆動用ＭＯＳトランジスタ間の溝型素子分離の深さは、０．３５μｍ程度が必要である。
【００１９】
ここで、低電圧駆動用ＭＯＳトランジスタと高電圧用ＭＯＳトランジスタの深さを同じ０．３５μｍにすると、低電圧駆動用トランジスタの溝型素子分離領域に結晶欠陥が誘発され、歩留を落としてしまう。
【００２０】
すなわち、求められる低電圧駆動用のＭＯＳトランジスタ間の溝型素子分離の深さと高電圧駆動用ＭＯＳトランジスタ間の溝型素子分離の深さに違いが有り、製造方法においても、共通のマスク工程で高電圧駆動用トランジスタ間の溝型素子分離と低電圧駆動用ＭＯＳトランジスタの溝型素子分離とを形成することは非常に困難なものとなる。
【００２１】
そのために、従来の溝型素子分離の製造方法では、０．１８μｍレベルよりも微細なＦｌａｓｈメモリ混載ロジックへの対応が困難であるという問題点を有している。
また、異なる深さの溝型素子分離を形成する第１のマスク工程と第２のマスク工程を用いて溝型素子分離の形成を行うと、少なからずマスクの合わせずれが発生する。例えば、電極やコンタクト形成用のマスク合わせは、低電圧駆動用トランジスタの溝型素子分離を基準としているため、高電圧駆動用トランジスタの素子分離は、電極やコンタクト形成用のマスクに対して間接的マスク合わせになってしまう。従って、直接的マスク合わせの場合は０．０８μｍの重ね合わせマージンで十分あったものが、０．１２μｍの重ね合わせマージンを必要とするため、半導体装置の微細化にとって不利となる。
【００２２】
さらに、第２の溝加工用マスク合わせは、困難なマスク合わせ工程であるため、製造コストが高く、また、第２の溝加工用マスクは微細なパターンを有するため、高価なマスクをリソグラフィー技術で使用しなければならないという問題点を有する。
【００２３】
本発明は、上記従来の溝型素子分離製造方法の問題に鑑み、ゲート長が０．１８μｍレベルよりも微細なロジックとＦｌａｓｈメモリを混載した半導体装置において、溝型素子分離の製造を容易な方法で高精度に行うことのできる半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００２４】
上記の目的を達成するために、本発明における請求項１記載の半導体装置の製造方法は、半導体基板の第１の領域に形成された第１の電源電圧で駆動する第１のＭＯＳ型トランジスタ素子および第１の溝型素子分離と、前記半導体基板の第２の領域に形成された第２の電源電圧で駆動する第２のＭＯＳ型トランジスタ素子および第２の溝型素子分離とを備えた半導体装置の製造方法における溝型素子分離の形成に際し、半導体基板の第１の領域上および第２の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、前記第１および第２の領域の溝形成領域上を開口した溝型素子分離加工用の第１のマスクを形成する工程と、前記第１のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去するとともに、前記半導体基板を所定の深さまでエッチングして第１の溝を形成する工程と、前記第１のマスクを除去した後、前記第１の領域を覆う第２の溝加工用マスクおよび前記第２の領域における溝形成領域上が開口された溝型素子分離加工用膜を用いて、自己整合的に前記第２の領域における前記第１の溝を所定の深さまでエッチングして第２の溝を形成する工程とを備え、前記第２の溝の深さを第２の溝加工用マスクおよび前記溝型素子分離加工用膜を用いて調整し、高精度に前記第２の溝を形成することを特徴とする。
【００２５】
請求項２記載の半導体装置の製造方法は、半導体基板の第１の領域に形成された第１の電源電圧で駆動する第１のＭＯＳ型トランジスタ素子および第１の溝型素子分離と、前記半導体基板の第２の領域に形成された第２の電源電圧で駆動する第２のＭＯＳ型トランジスタ素子および第２の溝型素子分離とを備えた半導体装置の製造方法における溝型素子分離の形成に際し、半導体基板の第１の領域上および第２の領域上に溝型素子分離加工用膜として保護酸化膜を形成する工程と、前記第１および第２の領域の溝形成領域上を開口した溝型素子分離加工用の第１のマスクを形成する工程と、前記第１のマスクを用いて、前記溝型素子分離加工用膜をエッチング除去する工程と、前記第１のマスクを除去した後、自己整合的に前記第１および第２の領域の溝形成領域における前記半導体基板を所定の深さまでエッチングして第１の溝を形成する工程と、前記第１の領域を覆う第２の溝加工用マスクおよび前記第２の領域における溝形成領域上が開口された溝型素子分離加工用膜を用いて、自己整合的に前記第２の領域における前記第１の溝を所定の深さまでエッチングして第２の溝を形成する工程とを備え、前記第２の溝の深さを第２の溝加工用マスクおよび前記溝型素子分離加工用膜を用いて調整し、高精度に前記第２の溝を形成することを特徴とする。
【００２６】
請求項３記載の半導体装置の製造方法は、請求項１または請求項２のいずれかに記載の半導体装置の製造方法において、前記第１の溝型素子分離における溝の深さを前記第１のＭＯＳ型トランジスタ素子のソース・ドレイン拡散層よりも深く形成し、前記第２の溝型素子分離における溝の深さは前記第２のＭＯＳ型トランジスタ素子のソース・ドレイン拡散層よりも深く形成することを特徴とする。
【００２７】
請求項４記載の半導体装置の製造方法は、請求項１または請求項２のいずれかに記載の半導体装置の製造方法において、前記第１の溝型素子分離における溝の深さを、前記第２のＭＯＳ型トランジスタ素子のソース・ドレイン拡散層よりも浅く形成することを特徴とする。
【００２８】
請求項５記載の半導体装置の製造方法は、請求項１または請求項２のいずれかに記載の半導体装置の製造方法において、前記第１の溝型素子分離における溝の深さを、前記半導体基板の表面より０．３μｍ以下に形成することを特徴とする。
【００２９】
請求項６記載の半導体装置の製造方法は、請求項１または請求項２のいずれかに記載の半導体装置の製造方法において、前記第２の溝型素子分離における溝の深さを、前記半導体基板の表面より０．３μｍ以上に形成することを特徴とする。
【００３０】
請求項７記載の半導体装置の製造方法は、請求項１または請求項２のいずれかに記載の半導体装置の製造方法において、前記第１の電源電圧は３．６Ｖ以下であることを特徴とする。
【００３１】
請求項８記載の半導体装置の製造方法は、請求項１または請求項２のいずれかに記載の半導体装置の製造方法において、前記第２の電源電圧は８Ｖ以上であることを特徴とする。
【００３２】
請求項９記載の半導体装置の製造方法は、請求項１または請求項２のいずれかに記載の半導体装置の製造方法において、前記第２の電源電圧は、前記第１の電源電圧をもとに前記半導体装置内部に構成された昇圧回路により生成された内部発生電源電圧であることを特徴とする。
【００３３】
以上により、ゲート長が０．１８μｍレベルよりも微細なロジックとＦｌａｓｈメモリを混載した半導体装置において、溝型素子分離の製造を容易な方法で高精度に行うことのできる半導体装置の製造方法を提供することができる。
【発明の効果】
【００３４】
以上詳細に説明したように、本発明によれば、高電圧駆動用トランジスタおよび高電圧駆動用トランジスタの溝型素子分離を形成した後、窒化膜またはマスクを用いて自己整合的に高電圧駆動用トランジスタの溝型素子分離を所定の深さまでエッチングすることにより、高電圧駆動用トランジスタに必要な耐圧を確保すると共に、溝型素子分離を精度よく加工し、半導体装置の微細化を可能とする。
【００３５】
よって、従来のＬＯＣＯＳ型の素子分離でしかできなかった素子分離深さの最適化を、溝型素子分離においても可能にすることができる。
また、低電圧駆動用のトランジスタと高電圧駆動用におけるトランジスタの溝型素子分離の深さをそれぞれ最適化することが可能であるため、低電圧駆動用におけるトランジスタの溝型素子分離の深さを必要以上に深くする必要がなく、低電圧駆動用トランジスタの溝型素子分離領域での結晶欠陥誘発を抑制することが可能である。
【００３６】
また、高電圧駆動用トランジスタの溝型素子分離を形成する際に、半導体基板を追加エッチングするだけで良いため、従来の方法よりも工程が簡略であり、工程を簡素化でき製造コストの低下を図ることができる。
【００３７】
さらに、高電圧駆動用トランジスタの溝型素子分離を形成する際には、微細なパターンを有しないため、複雑なマスクをリソグラフィー工程で使用する必要がないというメリットも有する。
【００３８】
従って、ゲート長が０．１８μｍレベルよりも微細なロジックとＦｌａｓｈメモリを混載した半導体装置において、溝型素子分離の製造を容易な方法で高精度に行うことのできる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施の形態について、図１および図２〜図１４の工程断面図を用いて説明する。
図１は本発明による第１の溝型素子分離と第２の溝型素子分離を備えた半導体装置の断面図である。
【００４０】
図１において、１は半導体基板、８は低電圧駆動用トランジスタのゲート酸化膜、９は高電圧駆動用トランジスタのゲート酸化膜、１０はゲート（Ｐｏｌｙ−Ｓｉ）、１３は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、１５は低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、１６はサイドウォール、１７はソース・ドレインの高濃度拡散層、１０３は第１の溝型素子分離、１０４は第２の溝型素子分離である。
【００４１】
ここで、低電圧駆動の電源電圧は例えば３．６Ｖ程度以下を想定し、高電圧駆動の電源電圧は例えば８Ｖ程度以上を想定している。また、消費電力を抑えるために、高電圧駆動の電源電圧は、低電圧駆動の電源電圧をもとに半導体装置内部に構成された昇圧回路により生成された内部発生電源電圧であってもよい。
【００４２】
図２は本発明のＭＯＳトランジスタの製造方法における保護酸化膜形成工程を説明する図、図３は本発明のＭＯＳトランジスタの製造方法における第１の溝形成工程を説明する図、図４は本発明のＭＯＳトランジスタの製造方法における第２の溝形成工程を説明する図、図５は本発明のＭＯＳトランジスタの製造方法における埋め込み酸化膜堆積工程を説明する図、図６は本発明のＭＯＳトランジスタの製造方法における溝型素子分離形成工程を説明する図、図７は本発明のＭＯＳトランジスタの製造方法における第１ゲート酸化膜成長工程を説明する図、図８は本発明のＭＯＳトランジスタの製造方法における酸化膜除去用マスク形成工程を説明する図、図９は本発明のＭＯＳトランジスタの製造方法におけるゲート酸化膜形成工程を説明する図、図１０は本発明のＭＯＳトランジスタの製造方法におけるゲート形成工程を説明する図、図１１は本発明のＭＯＳトランジスタの製造方法における高電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図１２は本発明のＭＯＳトランジスタの製造方法における低電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図、図１３は本発明のＭＯＳトランジスタの製造方法におけるサイドウォール形成工程を説明する図、図１４は本発明のＭＯＳトランジスタの製造方法における高濃度拡散層形成工程を説明する図である。
【００４３】
図２〜図１４において、１は半導体基板、２は保護酸化膜（ＳｉＯ２）、３は窒化膜（Ｓｉ３Ｎ４）、６は第１ゲート酸化膜（ＳｉＯ２）、７は低電圧駆動用トランジスタ領域の酸化膜除去用マスク、８は低電圧駆動用トランジスタのゲート酸化膜、９は高電圧駆動用トランジスタのゲート酸化膜、１０はゲート（Ｐｏｌｙ−Ｓｉ）、１１はゲート加工用マスク、１２は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク、１３は高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、１４は低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク、１５は低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層、１６はサイドウォール、１７は高濃度拡散層、１０１は第１の溝加工用マスク、１０２は第２の溝加工用マスク、１０３は第１の溝型素子分離、１０４は第２の溝型素子分離である。
【００４４】
まず、図２に示すように、半導体基板１上に、溝型素子分離加工用膜として保護酸化膜（ＳｉＯ２）２をおよび窒化膜（Ｓｉ３Ｎ４）３を成長する。
次に、図３に示すように、第１の溝加工用マスク１０１をリソグラフィー技術により形成して、第１の溝をドライエッチング技術により半導体基板表面に形成し、第１の溝加工用マスク１０１を除去する。ここで、ゲート長が０．１８μｍであるトランジスタのルールの場合、低電圧駆動用トランジスタの拡散層深さが０．１８μｍ程度であるため、溝の深さを０．３μｍ以下である２５０ｎｍとする。ここでは、第１の溝型素子分離用の溝を形成した後に第１の溝加工用マスク１０１を除去しているが、窒化膜３までエッチングした後に第１の溝加工用マスク１０１を除去し、パターニングされた窒化膜３をマスクにして半導体基板をエッチングしても良い。この場合、窒化膜除去後のエッチング形状は、比較的形状が安定しているため、寸法測定などによる工程管理を行うのに適している。
【００４５】
次に、図４に示すように、第２の溝加工用マスク１０２をリソグラフィー技術により形成する。その後、その第２の溝加工用マスク１０２と、ドライエッチング技術により第１の溝を加工した際の窒化膜をマスクとして、自己整合的に追加エッチングし、第２の溝を形成した後、第２の溝加工用マスク１０２を除去する。ここで、ゲート長が０．１８μｍであるトランジスタのルールの場合、高電圧駆動用トランジスタの拡散層深さが０．３μｍ程度であるため、溝の深さを０．３μｍ以上である３５０ｎｍとする。
【００４６】
次に、図５に示すように、形成された溝をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）技術を用いて、埋め込み酸化膜（ＳｉＯ２）を６００ｎｍ程度堆積して埋め込む。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚａｔｉｏｎ）技術により、基板表面を研磨し、窒化膜３と埋め込み酸化膜を露出させる。
【００４７】
次に、図６に示すように、露出した窒化膜３を除去し、第１の溝型素子分離１０３および第２の溝型素子分離１０４を形成する。その後、必要なイオン種の注入を行い、ウェル形成を行う。
【００４８】
次に、図７に示すように、保護酸化膜（ＳｉＯ２）２を除去し、第１ゲート酸化膜（ＳｉＯ２）６を成長させる。
次に、図８に示すように、低電圧駆動用トランジスタ領域の酸化膜除去用マスク７をリソグラフィー技術により形成し、低電圧駆動用トランジスタ領域の酸化膜（ＳｉＯ２）を除去した後、酸化膜除去用マスク７を除去する。
【００４９】
次に、図９に示すように、低電圧駆動用トランジスタのゲート酸化膜８と高電圧駆動用トランジスタのゲート酸化膜９を、熱酸化により形成する。
次に、図１０に示すように、低電圧駆動用トランジスタのゲート酸化膜８と高電圧駆動用トランジスタのゲート酸化膜９の上にゲート（Ｐｏｌｙ−Ｓｉ）１０をＣＶＤ技術を用いて堆積し、ゲート加工用のマスク１１をリソグラフィー技術により形成する。その後、ドライエッチング技術により、トランジスタのゲート加工を行い、次いで、ゲート加工用のマスク１１を除去する。
【００５０】
次に、図１１に示すように、高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク１２をリソグラフィー技術により形成し、高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層１３をイオン注入技術により形成する。ここで、高電圧駆動用トランジスタのソース・ドレインの拡散層深さを、第２の溝型素子分離の深さよりも浅くすることにより、素子分離としての役割を果たすため、隣接するトランジスタとの耐圧を確保することができる。
【００５１】
次に、図１２に示すように、低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク１４をリソグラフィー技術により形成し、低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層１５をイオン注入技術により形成する。ここで、低電圧駆動用トランジスタのソース・ドレインの拡散層深さは、第１の溝型素子分離の深さよりも浅くすることにより、素子分離としての役割を果たすため、隣接するトランジスタとの耐圧を確保することができる。
【００５２】
次に、図１３に示すように、酸化膜を半導体基板上に堆積させ、ドライエッチング技術により、サイドウォール１６を形成する。
次に、図１４に示すように、イオン注入技術により高濃度拡散層１７を形成する。
【００５３】
以上から明らかなように、本発明の実施の形態のごとき製造方法によれば、溝型素子分離を用いた半導体装置において、高電圧駆動用トランジスタと、低電圧駆動用トランジスタの溝型素子分離の深さを、簡単に、精度よく違う深さで製造することを可能となる。このため、低電圧駆動用トランジスタ領域での結晶欠陥の誘発を抑制することが可能となり、さらに、高電圧駆動用トランジスタに必要な耐圧を確保しながら低高電圧駆動用トランジスタの溝型素子分離の深さも最適化できると共に、溝型素子分離を精度よく加工し、半導体装置の微細化を可能とする。
【００５４】
また、本発明では、半導体装置での高電圧駆動用トランジスタ間の溝型素子分離の製造方法において、従来の技術ではできなかった自己整合的な追加ドライエッチングを可能としたため、高電圧駆動用トランジスタにおいて、電極、コンタクト等の形成用マスクを直接合わせにすることができ、余分な重ね合わせマージンを削除できる。
【００５５】
さらに、第２の溝加工用マスクでは、半導体基板を追加エッチングするだけで良いため、従来の方法よりも工程が簡略であり、製造コストを低下できる。さらに、第２の溝加工用マスクは、微細なパターンを有しないため、安価なマスクをリソグラフィー工程で使用できるというメリットも有する。
【００５６】
以上により、ゲート長が０．１８μｍレベルよりも微細なロジックとＦｌａｓｈメモリを混載した半導体装置の製造方法において、溝型素子分離の製造を容易な方法で高精度に行うことができる。
【図面の簡単な説明】
【００５７】
【図１】本発明による第１の溝型素子分離と第２の溝型素子分離を備えた半導体装置の断面図
【図２】本発明のＭＯＳトランジスタの製造方法における保護酸化膜形成工程を説明する図
【図３】本発明のＭＯＳトランジスタの製造方法における第１の溝形成工程を説明する図
【図４】本発明のＭＯＳトランジスタの製造方法における第２の溝形成工程を説明する図
【図５】本発明のＭＯＳトランジスタの製造方法における埋め込み酸化膜堆積工程を説明する図
【図６】本発明のＭＯＳトランジスタの製造方法における溝型素子分離形成工程を説明する図
【図７】本発明のＭＯＳトランジスタの製造方法における第１ゲート酸化膜成長工程を説明する図
【図８】本発明のＭＯＳトランジスタの製造方法における酸化膜除去用マスク形成工程を説明する図
【図９】本発明のＭＯＳトランジスタの製造方法におけるゲート酸化膜形成工程を説明する図
【図１０】本発明のＭＯＳトランジスタの製造方法におけるゲート形成工程を説明する図
【図１１】本発明のＭＯＳトランジスタの製造方法における高電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図
【図１２】本発明のＭＯＳトランジスタの製造方法における低電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図
【図１３】本発明のＭＯＳトランジスタの製造方法におけるサイドウォール形成工程を説明する図
【図１４】本発明のＭＯＳトランジスタの製造方法における高濃度拡散層形成工程を説明する図
【図１５】従来のＭＯＳトランジスタの製造方法における保護酸化膜形成工程を説明する図
【図１６】従来のＭＯＳトランジスタの製造方法における溝形成工程を説明する図
【図１７】従来のＭＯＳトランジスタの製造方法における埋め込み酸化膜堆積工程を説明する図
【図１８】従来のＭＯＳトランジスタの製造方法における溝型素子分離形成工程を説明する図
【図１９】従来のＭＯＳトランジスタの製造方法における第１ゲート酸化膜成長工程を説明する図
【図２０】従来のＭＯＳトランジスタの製造方法における酸化膜除去用マスク形成工程を説明する図
【図２１】従来のＭＯＳトランジスタの製造方法におけるゲート酸化膜形成工程を説明する図
【図２２】従来のＭＯＳトランジスタの製造方法におけるゲート形成工程を説明する図
【図２３】従来のＭＯＳトランジスタの製造方法における高電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図
【図２４】従来のＭＯＳトランジスタの製造方法における低電圧駆動用トランジスタの低濃度拡散層形成工程を説明する図
【図２５】従来のＭＯＳトランジスタの製造方法におけるサイドウォール形成工程を説明する図
【図２６】従来のＭＯＳトランジスタの製造方法における高濃度拡散層形成工程を説明する図
【符号の説明】
【００５８】
１      半導体基板
２      保護酸化膜
３      窒化膜
４      溝加工用マスク
５      溝型素子分離
６      第１ゲート酸化膜
７      低電圧駆動用トランジスタ領域の酸化膜除去用マスク
８      低電圧駆動用トランジスタのゲート酸化膜
９      高電圧駆動用トランジスタのゲート酸化膜
１０      ゲート
１１      ゲート加工用マスク
１２      高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク
１３      高電圧駆動用トランジスタのソース・ドレイン低濃度拡散層
１４      低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層形成用マスク
１５      低電圧駆動用トランジスタのソース・ドレイン低濃度拡散層
１６      サイドウォール
１７      高濃度拡散層
１０１      第１の溝加工用マスク
１０２      第２の溝加工用マスク
１０３      第１の溝型素子分離
１０４      第２の溝型素子分離
【図１】
2005057146.tif 000003
【図２】
2005057146.tif 000004
【図３】
2005057146.tif 000005
【図４】
2005057146.tif 000006
【図５】
2005057146.tif 000007
【図６】
2005057146.tif 000008
【図７】
2005057146.tif 000009
【図８】
2005057146.tif 000010
【図９】
2005057146.tif 000011
【図１０】
2005057146.tif 000012
【図１１】
2005057146.tif 000013
【図１２】
2005057146.tif 000014
【図１３】
2005057146.tif 000015
【図１４】
2005057146.tif 000016
【図１５】
2005057146.tif 000017
【図１６】
2005057146.tif 000018
【図１７】
2005057146.tif 000019
【図１８】
2005057146.tif 000020
【図１９】
2005057146.tif 000021
【図２０】
2005057146.tif 000022
【図２１】
2005057146.tif 000023
【図２２】
2005057146.tif 000024
【図２３】
2005057146.tif 000025
【図２４】
2005057146.tif 000026
【図２５】
2005057146.tif 000027
【図２６】
2005057146.tif 000028