(57)【要約】【課題】  ソフトエラー耐性を向上させつつ高速動作が担保できる半導体記憶装置を提供する。【解決手段】  ＳＲＡＭメモリセルがＳＯＩ基板に形成された半導体記憶装置である。インバータＩＮＶ１，ＩＮＶ２は、ソースが高電位電源線ＶＤＤに接続されるｐ型の負荷トランジスタＴＰ１，ＴＰ２と、ソースが低電位電源線ＶＳＳに接続されるｎ型の駆動トランジスタＴＮ１，ＴＮ２と、ソース及びドレインが記憶ノードＮ１，Ｎ２と駆動トランジスタＴＮ１，ＴＮ２のドレインとの間に接続され、ゲートがワード線ＷＬに接続されるｎ型の抵抗付加トランジスタＴＤ１，ＴＤ２と、を含み、抵抗付加トランジスタＴＤ１，ＴＤ２は、ゲート電圧が低電位側の電源電圧Ｖｓｓの場合にソース−ドレイン間が導通している。【選択図】      図１
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【特許請求の範囲】
【請求項１】
１対の記憶ノードを介して相互に接続された１対のインバータと、ソース及びドレインが前記インバータの記憶ノードとビット線との間に接続され、ゲートがワード線に接続される１対の第１導電型の転送トランジスタと、を含むメモリセルがＳＯＩ（Silicon  On  Insulator）基板に形成された半導体記憶装置であって、
前記インバータは、
ソースが高電位電源線に接続される第２導電型の負荷トランジスタと、
ソースが低電位電源線に接続される第１導電型の駆動トランジスタと、
ソース及びドレインが前記記憶ノードと前記駆動トランジスタのドレインとの間に接続され、ゲートが前記ワード線に接続される第１導電型の抵抗付加トランジスタと、
を含み、
前記第１導電型の抵抗付加トランジスタは、ゲート電圧が前記低電位電源線に供給される所定の電源電圧の場合にソース−ドレイン間が導通している、半導体記憶装置。
【請求項２】
１対の記憶ノードを介して相互に接続された１対のインバータと、ソース及びドレインが前記記憶ノードとビット線との間に接続され、ゲートが第１のワード線に接続される１対の第１導電型の転送トランジスタと、を含むメモリセルがＳＯＩ（Silicon  On  Insulator）基板に形成された半導体記憶装置であって、
前記インバータは、
ソースが高電位電源線に接続される第２導電型の負荷トランジスタと、
ソースが低電位電源線に接続される第１導電型の駆動トランジスタと、
ソース及びドレインが前記負荷トランジスタのドレインと前記記憶ノードとの間に接続され、ゲートが前記第１のワード線と異なる第２のワード線に接続される第２導電型の抵抗付加トランジスタと、
を含み、
前記第２導電型の抵抗付加トランジスタは、ゲート電圧が前記高電位電源線に供給される所定の電源電圧の場合にソース−ドレイン間が導通している、半導体記憶装置。
【請求項３】
１対の記憶ノードを介して相互に接続された１対のインバータと、ソース及びドレインが前記記憶ノードとビット線との間に接続され、ゲートが第１のワード線に接続される１対の第１導電型の転送トランジスタと、を含むメモリセルがＳＯＩ（Silicon  On  Insulator）基板に形成された半導体記憶装置であって、
前記インバータは、
ソースが高電位電源線に接続される第２導電型の負荷トランジスタと、
ソースが低電位電源線に接続される第１導電型の駆動トランジスタと、
ソース及びドレインが前記記憶ノードと前記駆動トランジスタのドレインとの間に接続され、ゲートが前記第１のワード線に接続される第１導電型の抵抗付加トランジスタと、
ソース及びドレインが前記負荷トランジスタのドレインと前記記憶ノードとの間に接続され、ゲートが前記第１のワード線と異なる第２のワード線に接続される第２導電型の抵抗付加トランジスタと、
を含み、
前記第１導電型の抵抗付加トランジスタは、ゲート電圧が前記低電位電源線に供給される所定の電源電圧の場合にソース−ドレイン間が導通しており、
前記第２導電型の抵抗付加トランジスタは、ゲート電圧が前記高電位電源線に供給される所定の電源電圧の場合にソース−ドレイン間が導通している、半導体記憶装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記抵抗付加トランジスタは、ボディ電位がフローティング状態となっている、半導体記憶装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記負荷トランジスタ及び前記駆動トランジスタは、ソースとボディとを接続するボディコンタクトを有する、半導体記憶装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記抵抗付加トランジスタは、ボディ内にソース及びドレインと導電型が同じ不純物が導入された不純物領域を有する、半導体記憶装置。
【請求項７】
請求項６において、
前記不純物領域は、前記ボディのチャネル形成領域に設けられている、半導体記憶装置。
【請求項８】
請求項６において、
前記不純物領域は、前記ボディの底部に設けられている、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、ＳＲＡＭ（Static  Random  Access  Memory）を備える半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＳＲＡＭの集積度の向上に伴い、ソフトエラーの防止対策が重要となっている。このようなソフトエラーの防止対策としては、時定数を利用して記憶ノードの電位を支えるものがある（特許文献１参照）。しかし、時定数を利用することは、メモリセルのアクセス時の動作速度の低下を引き起こす要因になる。また、半導体装置の微細化に伴い、十分な容量の確保が困難となっており、他の要素技術と併用した対策では大幅なプロセス変更を強いられ、コストアップが避けられない。また、ソフトエラー耐性の向上技術の一つとしてＳＯＩ技術の適用が提案されているが、ＳＯＩ技術のみでは十分な耐性向上の効果は得られていない。
【特許文献１】特開平５−１９８１８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、上記事情に鑑みてなされたものであり、その目的は、ソフトエラー耐性を向上させつつ高速動作が担保できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００４】
（１）本発明は、１対の記憶ノードを介して相互に接続された１対のインバータと、ソース及びドレインが前記インバータの記憶ノードとビット線との間に接続され、ゲートがワード線に接続される１対の第１導電型の転送トランジスタと、を含むメモリセルがＳＯＩ（Silicon  On  Insulator）基板に形成された半導体記憶装置であって、前記インバータは、ソースが高電位電源線に接続される第２導電型の負荷トランジスタと、ソースが低電位電源線に接続される第１導電型の駆動トランジスタと、ソース及びドレインが前記記憶ノードと前記駆動トランジスタのドレインとの間に接続され、ゲートが前記ワード線に接続される第１導電型の抵抗付加トランジスタと、を含み、前記第１導電型の抵抗付加トランジスタは、ゲート電圧が前記低電位電源線に供給される所定の電源電圧の場合にソース−ドレイン間が導通している半導体記憶装置に関するものである。
【０００５】
本発明によれば、抵抗付加トランジスタは、ゲートがワード線に接続されているため、メモリセルへのアクセス時には低抵抗となり、非アクセス時には、アクセス時に比べて高抵抗となる。また、第１導電型の抵抗付加トランジスタは、ゲート電圧が前記低電位電源線に供給される所定の電源電圧の場合に（メモリセルの非アクセス時に）ソース−ドレイン間が導通しているため、メモリセルを構成するインバータラッチのループを切断することがない。このため、本発明によれば、メモリセルの非アクセス時に高抵抗となる抵抗付加トランジスタを設けているにも関わらず、データ保持動作を確実に担保することができる。そして、本発明によれば、メモリセルの非アクセス時にデータ保持動作が行われている場合には、抵抗付加トランジスタが高抵抗であるため、この抵抗付加トランジスタのソース−ドレイン間抵抗によって、α線などの入射によるデータ反転を防止することができる。さらに、メモリセルのアクセス時には、ワード線からのセル選択信号の印加により抵抗付加トランジスタのソース−ドレイン間は、非アクセス時に比べて低抵抗状態となるため、書き込み／読み出し動作の速度が低下することがない。
【０００６】
（２）本発明は、１対の記憶ノードを介して相互に接続された１対のインバータと、ソース及びドレインが前記記憶ノードとビット線との間に接続され、ゲートが第１のワード線に接続される１対の第１導電型の転送トランジスタと、を含むメモリセルがＳＯＩ（Silicon  On  Insulator）基板上に形成された半導体記憶装置であって、前記インバータは、ソースが高電位電源線に接続される第２導電型の負荷トランジスタと、ソースが低電位電源線に接続される第１導電型の駆動トランジスタと、ソース及びドレインが前記負荷トランジスタのドレインと前記記憶ノードとの間に接続され、ゲートが前記第１のワード線と異なる第２のワード線に接続される第２導電型の抵抗付加トランジスタと、を含み、前記第２導電型の抵抗付加トランジスタは、ゲート電圧が前記高電位電源線に供給される所定の電源電圧の場合にソース−ドレイン間が導通している半導体記憶装置に関するものである。
【０００７】
本発明において、第２のワード線には、第１のワード線のセル選択信号と論理反転した信号が供給される。また、第２のワード線の電位は、高電位電源線に供給されるべき電源電圧に固定されていてもよい。
【０００８】
本発明によれば、抵抗付加トランジスタは、ゲートがワード線に接続されているため、メモリセルへのアクセス時には低抵抗となり、非アクセス時には、アクセス時に比べて高抵抗となる。また、第２導電型の抵抗付加トランジスタは、ゲート電圧が高電位電源線に供給される所定の電源電圧の場合に（メモリセルの非アクセス時に）ソース−ドレイン間が導通しているため、メモリセルを構成するインバータラッチのループを切断することがない。このため、本発明によれば、メモリセルの非アクセス時に高抵抗となる抵抗付加トランジスタを設けているにも関わらず、データ保持動作を確実に担保することができる。そして、本発明によれば、メモリセルの非アクセス時にデータ保持動作が行われている場合には、抵抗付加トランジスタが高抵抗であるため、この抵抗付加トランジスタのソース−ドレイン間抵抗によって、α線などの入射によるデータ反転を防止することができる。さらに、アクセス時には、ワード線からのセル選択信号の印加により抵抗付加トランジスタのソース−ドレイン間は、非アクセス時に比べて低抵抗状態となるため、書き込み／読み出し動作の速度が低下することがない。
【０００９】
また、本発明では、記憶ノードに対して負荷トランジスタ側に抵抗付加トランジスタを設けている。このため、素子の駆動バランスを決める転送トランジスタと駆動トランジスタとの電流増幅率の比に影響を与えることなく、メモリセルにα線などの入射時における記憶データの反転を防止する対策を施すことができる。
【００１０】
（３）本発明は、１対の記憶ノードを介して相互に接続された１対のインバータと、ソース及びドレインが前記記憶ノードとビット線との間に接続され、ゲートが第１のワード線に接続される１対の第１導電型の転送トランジスタと、を含むメモリセルがＳＯＩ（Silicon  On  Insulator）基板上に形成された半導体記憶装置であって、前記インバータは、ソースが高電位電源線に接続される第２導電型の負荷トランジスタと、ソースが低電位電源線に接続される第１導電型の駆動トランジスタと、ソース及びドレインが前記記憶ノードと前記駆動トランジスタのドレインとの間に接続され、ゲートが前記第１のワード線に接続される第１導電型の抵抗付加トランジスタと、ソース及びドレインが前記負荷トランジスタのドレインと前記記憶ノードとの間に接続され、ゲートが前記第１のワード線と異なる第２のワード線に接続される第２導電型の抵抗付加トランジスタと、を含み、前記第１導電型の抵抗付加トランジスタは、ゲート電圧が前記低電位電源線に供給される所定の電源電圧の場合にソース−ドレイン間が導通しており、前記第２導電型の抵抗付加トランジスタは、ゲート電圧が前記高電位電源線に供給される所定の電源電圧の場合にソース−ドレイン間が導通している半導体記憶装置に関するものである。
【００１１】
本発明のように、駆動トランジスタ側に加えて、負荷トランジスタ側にも抵抗付加トランジスタを設けることによって、メモリセルを構成する全トラジスタに対するソフトエラー対策が完成し、動作速度を担保しつつα線などの入射時における記憶データの反転をより確実に防止することができるようになる。
【００１２】
（４）本発明の半導体記憶装置において、前記抵抗付加トランジスタは、ボディ電位がフローティング状態となっていてもよい。このようにすれば、スタンバイ時に、ボディ電位が、そのドレイン電圧付近まで変化することによって、アクセス時に、メモリセルを高速動作させることができる。
【００１３】
（５）本発明の半導体記憶装置において、前記負荷トランジスタ及び前記駆動トランジスタは、ソースとボディとを接続するボディコンタクトを有していてもよい。このようにすれば、インバータを構成する各トランジスタのゲート容量を増大させることによって、記憶ノードに容量を付加することができる。すなわち、α線などの入射時において記憶ノードの電位を維持するためのループ時定数を増すことができる。
【００１４】
（６）本発明の半導体記憶装置において、前記抵抗付加トランジスタは、ボディ内にソース及びドレインと導電型が同じ不純物が導入された不純物領域を有していてもよい。このようにすれば、抵抗付加トランジスタにおいてメモリセルの非アクセス時にソース−ドレイン間を導通させるための通電領域を確保することができる。この場合において、前記不純物領域は、前記ボディのチャネル形成領域あるいは前記ボディの底部（ＳＯＩ基板の絶縁層付近）に設けることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に好適な実施の形態について、図面を参照しながら説明する。
【００１６】
図１は、本実施の形態の半導体記憶装置であるＳＲＡＭメモリセル（以下、単にメモリセルという）の等価回路を示す図である。
【００１７】
本実施の形態のメモリセルは、ＳＯＩ基板を用いて形成された８個のＭＯＳトランジスタによって構成される。ｐ型（第２導電型）負荷トランジスタＴＰ１、ｎ型（第１導電型）抵抗付加トランジスタＴＤ１、及びｎ型駆動トランジスタＴＮ１で第１のＣＭＯＳインバータＩＮＶ１が形成される。また、ｐ型付加トランジスタＴＰ２、ｎ型抵抗付加トランジスタＴＤ２、及びｎ型駆動トランジスタＴＮ２で第２のＣＭＯＳインバータＩＮＶ２が形成される。ｐ型負荷トランジスタＴＰ１，ＴＰ２は、ソースが高電位電源線ＶＤＤ（電源電圧Ｖｄｄ）に接続されている。ｎ型駆動トランジスタＴＮ１，ＴＮ２は、ソースが低電位電源線ＶＳＳ（電源電圧Ｖｓｓ）に接続されている。第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２は、記憶ノードＮ１，Ｎ２を介して入出力ノードが相互に接続されてフリップフロップを構成する。このフリップフロップはゲートがワード線ＷＬに接続され、所定の選択電位によってオン／オフされる１対のｎ型転送トランジスタＴＮ３，ＴＮ４によりビット線ＢＬ，反転ビット線／ＢＬに接続される。また、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２は、それぞれの入出力ノードが記憶ノードＮ１，Ｎ２を介して相互に接続されていることにより、インバータラッチのループ保持動作により記憶ノードＮ１，Ｎ２の電位は相補的な関係となる。
【００１８】
本実施の形態のメモリセルは、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２において、ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２を設けることにより、α線などの入射時において記憶データの反転を防止している。ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２は、ゲート電圧が電圧Ｖｓｓの場合に、ソース−ドレイン間が導通しているＭＯＳトランジスタである。具体的には、ゲート電圧が低電位側の電源電圧Ｖｓｓの場合に、ソース−ドレイン間に数十ｎＡ〜数μＡ程度の電流が流れるＭＯＳトランジスタであればよい。また、ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２は、ドレインが記憶ノードＮ１，Ｎ２に接続され、ソースがｎ型駆動トランジスタＴＮ１，ＴＮ２に接続される。そして、ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２は、ゲートがワード線ＷＬに接続されることにより、メモリセルへのアクセス時にはソース−ドレイン間が低抵抗となって動作速度を保証し、非アクセス時にはソース−ドレイン間が高抵抗となってインバータラッチのループ時定数を従来のメモリセル構造に比べて増大させることができる。そして、ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２は、記憶ノードＮ１，Ｎ２に対してｎ型駆動トランジスタＴＮ１，ＴＮ２側に設けられるため、メモリセルの記憶動作において支配的であるｎ型駆動トランジスタＴＮ１，ＴＮ２にα線などが入射した場合のノード電位の変化を効果的に遅らせることができる。またこの場合に、非アクセス時のｎ型抵抗付加トランジスタＴＤ１，ＴＤ２のソース−ドレイン間の抵抗値は、ソフトエラー対策に十分なループ時定数の確保が可能であって、かつインバータラッチのループを確実に維持して、データ保持動作に望ましからぬ影響を与えることがない範囲（例えば、数十ｋΩ〜数十ＭΩ）で設定することができる。
【００１９】
次に、ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２について図２（Ａ）に示される断面図を用いてより詳細に説明する。ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２は、ＳＯＩ基板を構成する絶縁膜１０上に、ｐ型半導体層からなるボディ１１と、ボディ１１の両側に設けられるｎ型半導体層からなるソース／ドレイン１２とが形成されている。ボディ１１の上には、ゲート絶縁膜１３を介してポリシリコンなどからなるゲート１４が形成されている。なお、各トランジスタは、ＳＴＩ１６により素子分離されている。また、ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２は、ボディ１１のゲート絶縁膜１３直下のチャネル形成領域にｎ型不純物が導入された不純物領域１５が設けられている。不純物領域１５は、図２（Ａ）に示すように、ボディ１１内のチャネルが形成される領域に設けられてもよいし、図２（Ｂ）に示すように、ボディの底部（ＳＯＩ基板の絶縁膜１０付近）に設けられてもよい。これにより、本実施の形態のメモリセルでは、ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２において非アクセス時にソース−ドレイン間を導通させるための通電領域を確保することができる。
【００２０】
また、抵抗付加トランジスタＴＤ１，ＴＤ２は、ＳＯＩ基板上に形成されることにより、図２（Ａ）及び図２（Ｂ）に示すように、ボディ１１の電位がフローティング状態となるフローティングボディ型のＭＯＳトランジスタとなる。このように、抵抗付加トランジスタＴＤ１，ＴＤ２としてフローティングボディ型のＭＯＳトランジスタを採用すれば、スタンバイ時にボディ１１の電位が、そのドレイン電圧付近まで変化することによって、アクセス時にｎ型駆動トランジスタＴＮ１，ＴＮ２側へ電流を急峻に引き込むことができるためメモリセルを高速動作させることができる。
【００２１】
なお、ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２は、ソースとボディとを接続するボディコンタクトを有していてもよい。このようなボディコンタクトを設けた場合には、ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２のボディ１１の電位をスイッチング動作に関係なく安定化させることができる。このため、ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２を設けることにより素子の駆動バランスを決めるｎ型駆動トランジスタＴＮ１，ＴＮ２とｎ型転送トランジスタＴＮ３，ＴＮ４との電流増幅率の比に与える影響を軽減することができる。
【００２２】
また、本実施の形態のメモリセルは、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２において、ｐ型負荷トランジスタＴＰ１，ＴＰ２とｎ型駆動トランジスタＴＮ１，ＴＮ２とは、ボディとソースが接続されたボディコンタクトを有することができる。このようにすれば、各トランジスタのゲート容量を増大させることによって、記憶ノードＮ１，Ｎ２に容量を付加することができる。すなわち、α線などの入射時において記憶ノードＮ１，Ｎ２の電位を維持するためのループ時定数を増すことができる。なお、この場合においてｎ型転送トランジスタＴＮ３，ＴＮ４についてもボディを低電位電源線ＶＳＳに接続するボディコンタクトを有していることが望ましいが、ｎ型転送トランジスタＴＮ３，ＴＮ４のパスゲートリークやｎ型駆動トランジスタＴＮ１，ＴＮ２との関係における電流増幅率比が問題とならない場合には、ｎ型転送トランジスタＴＮ３，ＴＮ４のボディがフローティング状態であってもよい。
【００２３】
次に、図３を用いて本実施の形態のメモリセルにおけるソフトエラー対策の効果を説明する。
【００２４】
図３の実線は、α線が単発で入射した場合のメモリセル内の記憶ノードＮ１（あるいはＮ２）の電位変化を示している。ノード電位がＨＩＧＨ（電圧Ｖｄｄ）であったとき、α線などが単発でｎ型駆動トランジスタＴＮ１（ＴＮ２）に入射すると、極めて短時間だけ、ＬＯＷ（電圧Ｖｓｓ）に変化する。その後、発生した電荷は再結合などで急速に消えてゆくが、一旦ノード電位が逆転すると、メモリセルの記憶データが反転してしまうことがある。このような現象は、電源電圧が低電圧化するほど顕著になる。
【００２５】
しかし、本実施の形態のメモリセルでは、非アクセス時にデータ保持動作が行われている場合に、ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２が高抵抗である。このため、図３の破線で示すように、ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２のソース−ドレイン間抵抗によってインバータラッチのループ時定数を増大させて、α線などの入射時に記憶ノードＮ１，Ｎ２のノード電位が低電位側の電源電圧Ｖｓｓ側に変化する時間を遅らせることができる。すなわち、記憶データの反転を効果的に防止することができる。
【００２６】
また、本実施の形態のメモリセルによれば、ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２は、ゲートがワード線ＷＬに接続されているため、メモリセルへのアクセス時には低抵抗となり、非アクセス時には、アクセス時に比べて高抵抗となる。また、ｎ型抵抗付加トランジスタＴＤ１，ＴＤ２は、ゲート電圧が低電位側の電源電圧Ｖｓｓの場合に（メモリセルの非アクセス時に）ソース−ドレイン間が導通しているため、メモリセルを構成するインバータラッチのループを切断することがない。従って、本実施の形態のメモリセルによれば、非アクセス時に高抵抗となるｎ型抵抗付加トランジスタＴＤ１，ＴＤ２を設けているにも関わらず、データ保持動作を確実に担保することができる。さらに、本実施の形態のメモリセルでは、アクセス時においてワード線ＷＬからのセル選択信号の印加によりｎ型抵抗付加トランジスタＴＤ１，ＴＤ２のソース−ドレイン間は、非アクセス時に比べて大幅に低抵抗状態となるため、書き込み／読み出し動作の速度が低下することはない。また、本実施の形態のメモリセルでは、ｎ型駆動トランジスタＴＮ１，ＴＮ２とｎ型抵抗付加トランジスタＴＤ１，ＴＤ２とがスタック構成となることにより、配線量の増大を抑えてレイアウト設計の自由度も確保することができる。
【００２７】
また、本実施の形態のメモリセルでは、記憶ノードＮ１，Ｎ２に対してｎ型駆動トランジスタＴＮ１，ＴＮ２側にｎ型抵抗付加トランジスタＴＤ１，ＴＤ２を設けることにより、インバータラッチのループ時定数の増大を図ったが、図４に示すように、記憶ノードＮ１，Ｎ２に対してｐ型負荷トランジスタＴＰ１，ＴＰ２側にゲートが反転ワード線／ＷＬに接続されるｐ型抵抗付加トランジスタＴＤ１１，ＴＤ１２を設ける構成を採用してもよい。この場合、ｐ型負荷トランジスタＴＰ１，ＴＰ２にα線などが入射した場合のノード電位の変化を効果的に遅らせることができる。またこの場合において、反転ワード線／ＷＬには、ワード線ＷＬの選択電位と論理反転した電位の電圧信号が供給される。また、反転ワード線／ＷＬの電位は、高電位側の電源電圧Ｖｄｄに固定されていてもよい。そして、ｐ型抵抗付加トランジスタＴＤ１１，ＴＤ１２は、ゲート電圧が高電位側の電源電圧Ｖｄｄ時においてソース−ドレイン間が導通していることが必要である。その他の特性については、図１に示したｎ型抵抗付加トランジスタＴＤ１，ＴＤ２と同様とすることができる。従って、このメモリセルにおいても図１に示したメモリセルの場合と同様のソフトエラー対策効果を得ることができる。さらに、記憶ノードＮ１，Ｎ２に対してｐ型負荷トランジスタ側にｐ型抵抗付加トランジスタＴＤ１１，ＴＤ１２を設けているため、素子の駆動バランスを決める転送トランジスタと駆動トランジスタとの電流増幅率の比に影響を与えることなく、メモリセルにα線などが入射した際の記憶データの反転を防止する対策を施すことができる。
【００２８】
また、本実施の形態の変形態様として、図５に示すように、記憶ノードＮ１，Ｎ２に対してｐ型負荷トランジスタＴＰ１，ＴＰ２側にｐ型抵抗付加トランジスタＴＤ１１，ＴＤ１２を設けるとともに、記憶ノードＮ１，Ｎ２に対してｎ型駆動トランジスタＴＮ１，ＴＮ２側にｎ型抵抗付加トランジスタＴＤ１，ＴＤ２を設ける構成を採用することもできる。このように、記憶ノードＮ１，Ｎ２に対してｎ型駆動トランジスタＴＮ１，ＴＮ２側とｐ型負荷トランジスタＴＰ１，ＴＰ２側の双方に抵抗付加トランジスタＴＤ１，ＴＤ２，ＴＤ１１，ＴＤ１２を設けることによって、ｐ型負荷トランジスタＴＰ１，ＴＰ２及びｎ型駆動トランジスタＴＮ１，ＴＮ２のいずれにα線などが入射しても記憶データの反転を確実に防止することができるようになる。
【００２９】
以上に本発明に好適な実施の形態について説明したが、本発明は上述したものに限られず、発明の要旨の範囲内で種々の変形態様により実施することができる。
【図面の簡単な説明】
【００３０】
【図１】本実施の形態のＳＲＡＭメモリセルを示す等価回路図。
【図２】本実施の形態のＳＲＡＭメモリセルを構成する抵抗付加トランジスタの断面図。
【図３】α線入射時のＳＲＡＭメモリセル内のノード電位を示す特性図。
【図４】本実施の形態のＳＲＡＭメモリセルの変形例を示す等価回路図。
【図５】本実施の形態のＳＲＡＭメモリセルの変形例を示す等価回路図。
【符号の説明】
【００３１】
ＴＰ１，ＴＰ２  ｐ型負荷トランジスタ、ＴＮ１，ＴＮ２  ｎ型駆動トランジスタ、ＴＮ３，ＴＮ４  ｎ型転送トランジスタ、ＴＤ１，ＴＤ２  ｎ型抵抗付加トランジスタ、ＩＮＶ１  第１のＣＭＯＳインバータ、ＩＮＶ２  第２のＣＭＯＳインバータ
【図１】
2005302121.tif 000003
【図２】
2005302121.tif 000004
【図３】
2005302121.tif 000005
【図４】
2005302121.tif 000006
【図５】
2005302121.tif 000007