(57)【要約】【課題】  被覆性の低下に起因する電気抵抗の上昇等が生じることのないコンタクトホール及びスルーホールを形成し得る、半導体装置の製造方法を得る。【解決手段】  ＢＰＴＥＯＳ膜２をシリコン基板１の上面上に形成した後、ＮＳＧ膜３をＢＰＴＥＯＳ膜２上に形成する。次に、異方性ドライエッチングによってコンタクトホール５を形成した後、温度が８００℃程度、時間が３０分程度の条件で、熱処理を行う。ＮＳＧ膜３はＢＰＴＥＯＳ膜２よりも熱収縮しやすい性質を有している。従って、この熱処理によってＮＳＧ膜３はＢＰＴＥＯＳ膜２よりも大きく熱収縮し、その結果、逆テーパ状の幅広部５ａがコンタクトホール５の上部に形成される。すなわち、コンタクトホール５の開口径が大きくなる。【選択図】        図３
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【特許請求の範囲】
【請求項１】
（ａ）第１の絶縁膜を下地層の上面上に形成する工程と、
（ｂ）前記第１の絶縁膜よりも熱収縮しにくい材質から成る第２の絶縁膜を、前記第１の絶縁膜上に形成する工程と、
（ｃ）前記第２の絶縁膜の上面から前記下地層の前記上面まで貫通する貫通孔を、前記第１及び第２の絶縁膜内に部分的に形成する工程と、
（ｄ）前記工程（ｃ）よりも後に実行され、熱処理を行う工程と、
（ｅ）前記工程（ｄ）よりも後に実行され、前記貫通孔の内部を導電膜によって充填する工程と
を備える、半導体装置の製造方法。
【請求項２】
（ｆ）前記工程（ｃ）よりも前に実行され、前記第２の絶縁膜よりも熱収縮しやすい材質から成る第３の絶縁膜を、前記第２の絶縁膜の前記上面上に形成する工程をさらに備え、
前記工程（ｃ）において、前記貫通孔は、前記第３の絶縁膜の上面から前記下地層の前記上面まで貫通して、前記第１〜第３の絶縁膜内に部分的に形成される、請求項１に記載の半導体装置の製造方法。
【請求項３】
（ａ）第１の絶縁膜を下地層の上面上に形成する工程と、
（ｂ）前記第１の絶縁膜よりも熱収縮しやすい材質から成る第２の絶縁膜を、前記第１の絶縁膜上に形成する工程と、
（ｃ）前記第２の絶縁膜の上面から前記下地層の前記上面まで貫通する貫通孔を、前記第１及び第２の絶縁膜内に部分的に形成する工程と、
（ｄ）前記工程（ｃ）よりも後に実行され、熱処理を行う工程と、
（ｅ）前記工程（ｄ）よりも後に実行され、前記貫通孔の内部を導電膜によって充填する工程と
を備える、半導体装置の製造方法。
【請求項４】
前記下地層は半導体基板である、請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記下地層は、配線として機能する導電膜である、請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関し、特に、コンタクトホール及びスルーホールの形成方法に関する。
【背景技術】
【０００２】
従来のコンタクトホールの形成方法では、半導体基板の上面上に層間絶縁膜を形成した後、写真製版法及び異方性ドライエッチング法によって、層間絶縁膜の上面から半導体基板の上面まで貫通するコンタクトホールが、層間絶縁膜内に部分的に形成されていた。
【０００３】
また、従来のスルーホールの形成方法では、金属配線を覆って層間絶縁膜を形成した後、写真製版法及び異方性ドライエッチング法によって、層間絶縁膜の上面から金属配線の上面まで貫通するスルーホールが、層間絶縁膜内に部分的に形成されていた。
【０００４】
なお、コンタクトホールの形成に関する技術が、下記の特許文献１〜３に開示されている。
【０００５】
【特許文献１】特開昭６３−２９６３５１号公報
【特許文献２】特開昭６３−１７９５５１号公報
【特許文献３】特開平３−４５２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体装置が微細化されると、コンタクトホール及びスルーホールの径も小さくする必要がある。しかしながら、従来のコンタクトホール及びスルーホールの形成方法において、ホールの径を単純に小さくしたのでは、開口径も小さくなるため、後の工程でホールの内部を導電膜によって完全に充填することが困難になる。すなわち、導電膜によるホールの被覆性が低下する。そして、被覆性の低下に起因して、ホール部分の電気抵抗が上昇したり、配線の断線が生じるという問題が生じる。
【０００７】
本発明はかかる問題を解決するために成されたものであり、微細化された半導体装置においても、被覆性の低下に起因する電気抵抗の上昇や配線の断線が生じることのないコンタクトホール及びスルーホールを形成し得る、半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００８】
第１の発明のよれば、半導体装置の製造方法は、（ａ）第１の絶縁膜を下地層の上面上に形成する工程と、（ｂ）第１の絶縁膜よりも熱収縮しにくい材質から成る第２の絶縁膜を、第１の絶縁膜上に形成する工程と、（ｃ）第２の絶縁膜の上面から下地層の上面まで貫通する貫通孔を、第１及び第２の絶縁膜内に部分的に形成する工程と、（ｄ）工程（ｃ）よりも後に実行され、熱処理を行う工程と、（ｅ）工程（ｄ）よりも後に実行され、貫通孔の内部を導電膜によって充填する工程とを備える。
【０００９】
第２の発明によれば、半導体装置の製造方法は、（ａ）第１の絶縁膜を下地層の上面上に形成する工程と、（ｂ）第１の絶縁膜よりも熱収縮しやすい材質から成る第２の絶縁膜を、第１の絶縁膜上に形成する工程と、（ｃ）第２の絶縁膜の上面から下地層の上面まで貫通する貫通孔を、第１及び第２の絶縁膜内に部分的に形成する工程と、（ｄ）工程（ｃ）よりも後に実行され、熱処理を行う工程と、（ｅ）工程（ｄ）よりも後に実行され、貫通孔の内部を導電膜によって充填する工程とを備える。
【発明の効果】
【００１０】
第１の発明によれば、工程（ｄ）で熱処理を行うことによって、第１の絶縁膜が熱収縮する程度と第２の絶縁膜が熱収縮する程度との差に起因して、貫通孔の底部に幅広部が形成される。従って、導電膜と、導電膜の下地領域との接触面積が大きくなるため、導電膜と下地領域との接触抵抗を低減することができる。
【００１１】
第２の発明によれば、工程（ｄ）で熱処理を行うことによって、第１の絶縁膜が熱収縮する程度と第２の絶縁膜が熱収縮する程度との差に起因して、貫通孔の上部に幅広部が形成される。従って、工程（ｅ）において貫通孔内への導電膜の埋め込み性が向上する。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
図１〜４は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。図１を参照して、まず、ＣＶＤ法によって、１６００ｎｍ程度の膜厚を有するＢＰＴＥＯＳ（Boro Phospho Tetra Etyle Ortho Silicate）膜２を、シリコン基板１（下地層）の上面上に形成する。次に、ＣＶＤ法によって、２００ｎｍ程度の膜厚を有するＮＳＧ（Nondoped Silicate Glass）膜３を、ＢＰＴＥＯＳ膜２上に形成する。一般的に、ＮＳＧは、ＢＰＴＥＯＳよりも熱収縮しやすいという性質を有している。なお、図１には示していないが、シリコン基板１上には、ＭＯＳＦＥＴ等の半導体素子がすでに作り込まれている。ＢＰＴＥＯＳ膜２及びＮＳＧ膜３は、シリコン基板１と第１層配線との間の層間絶縁膜として機能する。
【００１３】
図２を参照して、次に、写真製版法によって、所定の開口パターンを有するフォトレジスト４を、ＮＳＧ膜３の上面上に形成する。次に、フォトレジスト４をエッチングマスクとして用いて、異方性ドライエッチング法によって、ＮＳＧ膜３及びＢＰＴＥＯＳ膜２をこの順にエッチングする。これにより、シリコン基板１の上面によって規定された底面と、ＢＰＴＥＯＳ膜２及びＮＳＧ膜３によって規定された側面とを有するコンタクトホール５が、ＢＰＴＥＯＳ膜２及びＮＳＧ膜３内に部分的に形成される。コンタクトホール５を形成することによって、例えば、ＭＯＳＦＥＴが有するソース・ドレイン領域（図示しない）の上面が露出する。
【００１４】
図３を参照して、次に、フォトレジスト４を除去する。次に、温度が８００℃程度、時間が３０分程度の条件で、熱処理を行う。上記の通り、ＮＳＧはＢＰＴＥＯＳよりも熱収縮しやすい性質を有している。従って、この熱処理によってＮＳＧ膜３はＢＰＴＥＯＳ膜２よりも大きく熱収縮し、その結果、逆テーパ状の幅広部５ａがコンタクトホール５の上部に形成される。これにより、図２に示した状態でのコンタクトホール５の開口径よりも、図３に示した状態でのコンタクトホール５の開口径のほうが大きくなる。
【００１５】
図４を参照して、次に、スパッタリング法によって、バリアメタル膜（図示しない）及びアルミニウム等の金属膜６を、コンタクトホール５の内部を完全に充填し得る膜厚で、この順に全面的に形成する。金属膜６は、多層配線構造の第１層配線として機能する。
【００１６】
このように本実施の形態１に係る半導体装置の製造方法によれば、ＢＰＴＥＯＳよりも熱収縮しやすい性質を有するＮＳＧ膜３を、ＢＰＴＥＯＳ膜２上に形成する。そして、図２に示した工程でコンタクトホール５を形成した後に、図３に示した工程で熱処理を行うことにより、熱収縮する程度の差を利用して、コンタクトホール５の上部に幅広部５ａを形成する。従って、図４に示した工程においてコンタクトホール５内への金属膜６の埋め込み性が向上するため、微細化された半導体装置においても、被覆性の低下に起因する電気抵抗の上昇や配線の断線が生じることのないコンタクトホールを得ることができる。
【００１７】
実施の形態２．
図５〜８は、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。図５を参照して、まず、ＣＶＤ法によって、１５０ｎｍ程度の膜厚を有するＮＳＧ膜７を、シリコン基板１（下地層）の上面上に形成する。次に、ＣＶＤ法によって、１６００ｎｍ程度の膜厚を有するＢＰＴＥＯＳ膜２を、ＮＳＧ膜７の上面上に形成する。次に、ＣＶＤ法によって、２００ｎｍ程度の膜厚を有するＮＳＧ膜３を、ＢＰＴＥＯＳ膜２上に形成する。ＢＰＴＥＯＳ膜２及びＮＳＧ膜３，７は、シリコン基板１と第１層配線との間の層間絶縁膜として機能する。
【００１８】
図６を参照して、次に、写真製版法によって、所定の開口パターンを有するフォトレジスト４を、ＮＳＧ膜３の上面上に形成する。次に、フォトレジスト４をエッチングマスクとして用いて、異方性ドライエッチング法によって、ＮＳＧ膜３、ＢＰＴＥＯＳ膜２、及びＮＳＧ膜７をこの順にエッチングする。これにより、シリコン基板１の上面によって規定された底面と、ＢＰＴＥＯＳ膜２及びＮＳＧ膜３，７によって規定された側面とを有するコンタクトホール５が、ＢＰＴＥＯＳ膜２及びＮＳＧ膜３，７内に部分的に形成される。
【００１９】
図７を参照して、次に、フォトレジスト４を除去する。次に、温度が８００℃程度、時間が３０分程度の条件で、熱処理を行う。この熱処理によってＮＳＧ膜３，７はＢＰＴＥＯＳ膜２よりも大きく熱収縮し、その結果、逆テーパ状の幅広部５ａがコンタクトホール５の上部に形成されるとともに、テーパ状の幅広部５ｂがコンタクトホール５の底部に形成される。これにより、図６に示した状態でのコンタクトホール５の開口径よりも、図７に示した状態でのコンタクトホール５の開口径のほうが大きくなる。また、図６に示した状態でのコンタクトホール５の底面の径よりも、図７に示した状態でのコンタクトホール５の底面の径のほうが大きくなる。
【００２０】
図８を参照して、次に、スパッタリング法によって、バリアメタル膜（図示しない）及びアルミニウム等の金属膜６を、コンタクトホール５の内部を完全に充填し得る膜厚で、この順に全面的に形成する。
【００２１】
このように本実施の形態２に係る半導体装置の製造方法によれば、上記実施の形態１によって得られる効果に加えて、以下の効果を得ることができる。
【００２２】
すなわち本実施の形態２に係る半導体装置の製造方法によれば、ＢＰＴＥＯＳよりも熱収縮しやすい性質を有するＮＳＧ膜７をシリコン基板１上に形成し、ＮＳＧ膜７上にＢＰＴＥＯＳ膜２を形成する。そして、図６に示した工程でコンタクトホール５を形成した後に、図７に示した工程で熱処理を行うことにより、熱収縮する程度の差を利用して、コンタクトホール５の底部に幅広部５ｂを形成する。従って、金属膜６と、金属膜６の下地領域（例えばソース・ドレイン領域）との接触面積が大きくなるため、金属膜６と下地領域との接触抵抗を低減することができる。なお、かかる効果を得るために、ＮＳＧ膜３及び幅広部５ａの形成は必ずしも必要ではない。
【００２３】
実施の形態３．
図９〜１２は、本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。図９を参照して、まず、スパッタリング法によって、バリアメタル膜（図示しない）及びアルミニウム等の金属膜１１（下地層）を、層間絶縁膜１０の上面上に形成する。金属膜１１は、多層配線構造の第ｎ層配線（ｎは自然数）として機能する。次に、ＣＶＤ法によって、１６００ｎｍ程度の膜厚を有するＢＰＴＥＯＳ膜１２を、金属膜１１の上面上に形成する。次に、ＣＶＤ法によって、２００ｎｍ程度の膜厚を有するＮＳＧ膜１３を、ＢＰＴＥＯＳ膜１２上に形成する。ＢＰＴＥＯＳ膜１２及びＮＳＧ膜１３は、第ｎ層配線と第ｎ＋１層配線との間の層間絶縁膜として機能する。
【００２４】
図１０を参照して、次に、写真製版法によって、所定の開口パターンを有するフォトレジスト１４を、ＮＳＧ膜１３の上面上に形成する。次に、フォトレジスト１４をエッチングマスクとして用いて、異方性ドライエッチング法によって、ＮＳＧ膜１３及びＢＰＴＥＯＳ膜１２をこの順にエッチングする。これにより、金属膜１１の上面によって規定された底面と、ＢＰＴＥＯＳ膜１２及びＮＳＧ膜１３によって規定された側面とを有するスルーホール１５が、ＢＰＴＥＯＳ膜１２及びＮＳＧ膜１３内に部分的に形成される。
【００２５】
図１１を参照して、次に、フォトレジスト１４を除去する。次に、温度が８００℃程度、時間が３０分程度の条件で、熱処理を行う。この熱処理によってＮＳＧ膜１３はＢＰＴＥＯＳ膜１２よりも大きく熱収縮し、その結果、逆テーパ状の幅広部１５ａがスルーホール１５の上部に形成される。これにより、図１０に示した状態でのスルーホール１５の開口径よりも、図１１に示した状態でのスルーホール１５の開口径のほうが大きくなる。
【００２６】
図１２を参照して、次に、スパッタリング法によって、バリアメタル膜（図示しない）及びアルミニウム等の金属膜１６を、スルーホール１５の内部を完全に充填し得る膜厚で、この順に全面的に形成する。金属膜１６は、多層配線構造の第ｎ＋１層配線として機能する。
【００２７】
このように本実施の形態３に係る半導体装置の製造方法によれば、ＢＰＴＥＯＳよりも熱収縮しやすい性質を有するＮＳＧ膜１３を、ＢＰＴＥＯＳ膜１２上に形成する。そして、図１０に示した工程でスルーホール１５を形成した後に、図１１に示した工程で熱処理を行うことにより、熱収縮する程度の差を利用して、スルーホール１５の上部に幅広部１５ａを形成する。従って、図１２に示した工程においてスルーホール１５内への金属膜１６の埋め込み性が向上するため、微細化された半導体装置においても、被覆性の低下に起因する電気抵抗の上昇や配線の断線が生じることのないスルーホールを得ることができる。
【００２８】
実施の形態４．
図１３〜１６は、本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。図１３を参照して、まず、スパッタリング法によって、バリアメタル膜（図示しない）及びアルミニウム等の金属膜１１（下地層）を、層間絶縁膜１０の上面上に形成する。次に、ＣＶＤ法によって、１５０ｎｍ程度の膜厚を有するＮＳＧ膜１７を、金属膜１１の上面上に形成する。次に、ＣＶＤ法によって、１６００ｎｍ程度の膜厚を有するＢＰＴＥＯＳ膜１２を、ＮＳＧ膜１７の上面上に形成する。次に、ＣＶＤ法によって、２００ｎｍ程度の膜厚を有するＮＳＧ膜１３を、ＢＰＴＥＯＳ膜１２上に形成する。ＢＰＴＥＯＳ膜１２及びＮＳＧ膜１３，１７は、第ｎ層配線と第ｎ＋１層配線との間の層間絶縁膜として機能する。
【００２９】
図１４を参照して、次に、写真製版法によって、所定の開口パターンを有するフォトレジスト１４を、ＮＳＧ膜１３の上面上に形成する。次に、フォトレジスト１４をエッチングマスクとして用いて、異方性ドライエッチング法によって、ＮＳＧ膜１３、ＢＰＴＥＯＳ膜１２、及びＮＳＧ膜１７をこの順にエッチングする。これにより、金属膜１１の上面によって規定された底面と、ＢＰＴＥＯＳ膜１２及びＮＳＧ膜１３，１７によって規定された側面とを有するスルーホール１５が、ＢＰＴＥＯＳ膜１２及びＮＳＧ膜１３，１７内に部分的に形成される。
【００３０】
図１５を参照して、次に、フォトレジスト１４を除去する。次に、温度が８００℃程度、時間が３０分程度の条件で、熱処理を行う。この熱処理によってＮＳＧ膜１３，１７はＢＰＴＥＯＳ膜１２よりも大きく熱収縮し、その結果、逆テーパ状の幅広部１５ａがスルーホール１５の上部に形成されるとともに、テーパ状の幅広部１５ｂがスルーホール１５の底部に形成される。すなわち、図１４に示した状態でのスルーホール１５の開口径よりも、図１５に示した状態でのスルーホール１５の開口径のほうが大きくなる。また、図１４に示した状態でのスルーホール１５の底面の径よりも、図１５に示した状態でのスルーホール１５の底面の径のほうが大きくなる。
【００３１】
図１６を参照して、次に、スパッタリング法によって、バリアメタル膜（図示しない）及びアルミニウム等の金属膜１６を、スルーホール１５の内部を完全に充填し得る膜厚で、この順に全面的に形成する。
【００３２】
このように本実施の形態４に係る半導体装置の製造方法によれば、上記実施の形態３によって得られる効果に加えて、以下の効果を得ることができる。
【００３３】
すなわち本実施の形態４に係る半導体装置の製造方法によれば、ＢＰＴＥＯＳよりも熱収縮しやすい性質を有するＮＳＧ膜１７を金属膜１１上に形成し、ＮＳＧ膜１７上にＢＰＴＥＯＳ膜１２を形成する。そして、図１４に示した工程でスルーホール１５を形成した後に、図１５に示した工程で熱処理を行うことにより、熱収縮する程度の差を利用して、スルーホール１５の底部に幅広部１５ｂを形成する。従って、金属膜１６と金属膜１１との接触面積が大きくなるため、両者の接触抵抗を低減することができる。なお、かかる効果を得るために、ＮＳＧ膜１３及び幅広部１５ａの形成は必ずしも必要ではない。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００３５】
１  シリコン基板、２，１２  ＢＰＴＥＯＳ膜、３，７，１３，１７  ＮＳＧ膜、５  コンタクトホール、６，１１，１６  金属膜、１５  スルーホール。
【図１】
2005057112.tif 000003
【図２】
2005057112.tif 000004
【図３】
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【図４】
2005057112.tif 000006
【図５】
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【図６】
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【図７】
2005057112.tif 000009
【図８】
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【図９】
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【図１０】
2005057112.tif 000012
【図１１】
2005057112.tif 000013
【図１２】
2005057112.tif 000014
【図１３】
2005057112.tif 000015
【図１４】
2005057112.tif 000016
【図１５】
2005057112.tif 000017
【図１６】
2005057112.tif 000018