(57)【要約】【課題】  パッケージサイズの小型化及びコストの低減を図ることができる、半導体装置、その製造方法及びその実装構造、並びにリードフレームを提供すること。【解決手段】  半導体素子２を接続する複数の端子部３と、複数の外部接続端子部４と、互いに対応する端子部３及び外部接続端子部４を連設してこれらを接続する配線パターン部５と、複数の外部接続端子部４間を連結する絶縁性物質層６とからなるリードフレーム７を有し、端子部３に半導体素子２が接続されていると共に、少なくとも半導体素子占有領域内に外部接続端子部４が配置されている、半導体装置１。【選択図】          図１
2005302986.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を接続する複数の端子部と、複数の外部接続端子部と、互いに対応する前記端子部及び前記外部接続端子部に連設してこれらを接続する配線パターン部と、前記複数の外部接続端子部間を連結する絶縁性物質層とからなるリードフレームを有し、前記端子部に前記半導体素子が接続されていると共に、少なくとも半導体素子占有領域内に前記外部接続端子部が配置されている、半導体装置。
【請求項２】
前記端子部が外部接続端子部形成領域の外周囲に配置されている、請求項１に記載した半導体装置。
【請求項３】
前記半導体素子がフェイスダウンで前記端子部に接続されている、請求項１に記載した半導体装置。
【請求項４】
前記端子部と前記外部接続端子部と前記配線パターン部とが同一材料によって一体形成されている、請求項１に記載した半導体装置。
【請求項５】
前記端子部及び前記配線パターン部と前記外部接続端子部とが互いに異なる材料によって形成されている、請求項１に記載した半導体装置。
【請求項６】
前記半導体素子を接続する前記端子部が露出するように、前記端子部以外の領域が絶縁性物質によって被覆されている、請求項１に記載した半導体装置。
【請求項７】
導電性素材を加工して、少なくとも半導体素子の占有領域内に外部接続端子部となる凸部を複数個形成する工程と、
前記凸部が存在する前記導電性素材の一方の面側において前記凸部間に存在する凹部に絶縁性物質を充填する工程と、
前記絶縁性物質が充填された前記一方の面側とは反対の面側において前記導電性素材を厚さ方向に部分的に除去して、前記外部接続端子部と一体に複数の配線パターン部及び端子部を形成する工程と、
前記端子部に前記半導体素子を接続する工程と、
前記半導体素子の外周囲において少なくとも前記絶縁性物質を切断して個片化する工程と
を有する、半導体装置の製造方法。
【請求項８】
前記凹部に前記絶縁性物質を充填した後、前記導電性素材の前記反対側の面をエッチングして前記外部接続端子部と一体の前記配線パターン部及び前記端子部を形成し、更に、前記端子部が露出するように前記端子部以外の領域を絶縁性物質によって被覆する、請求項７に記載した半導体装置の製造方法。
【請求項９】
前記端子部を外部接続端子部形成領域の外周囲に配置する、請求項７に記載した半導体装置の製造方法。
【請求項１０】
前記半導体素子をフェイスダウンで前記端子部に接続する、請求項７に記載した半導体装置の製造方法。
【請求項１１】
導電性素材の一方の面側を部分的に除去して肉薄部を形成する工程と、
前記一方の面側を支持体で支持する工程と、
前記導電性素材の他方の面側において、前記肉薄部及びその周辺域を部分的に除去して、この除去部分に複数の端子部及び配線パターン部を形成すると共に、非除去部分を前記端子部及び前記配線パターン部と一体の複数の外部接続端子部として少なくとも半導体素子占有領域内に残す工程と、
前記外部接続端子部間を絶縁性物質によって連結する工程と、
前記支持体を除去した後に、前記端子部に前記半導体素子を接続する工程と、
前記半導体素子の外周囲において少なくとも前記絶縁性物質を切断して個片化する工程と
を有する、半導体装置の製造方法。
【請求項１２】
前記導電性素材の前記一方の面側をハーフエッチングして前記肉薄部を形成し、前記支持体を前記一方の面側に接着した状態で、前記導電性素材の前記他方の面側において前記肉薄部及びその周辺域をエッチングして前記端子部及び前記配線パターン部と前記外部接続端子部とを同時に形成し、更に、前記端子部が露出するように前記端子部以外の領域を絶縁性物質によって被覆する、請求項１１に記載した半導体装置の製造方法。
【請求項１３】
前記端子部を外部接続端子部形成領域の外周囲に配置する、請求項１１に記載した半導体装置の製造方法。
【請求項１４】
前記半導体素子をフェイスダウンで前記端子部に接続する、請求項１１に記載した半導体装置の製造方法。
【請求項１５】
導電性素材の一方の面側に、導電性材料を所定パターンに被着することにより、複数の端子部及び配線パターン部を形成する工程と、
前記端子部及び前記配線パターン部を含む前記一方の面側を支持体で支持する工程と、
前記導電性素材の他方の面側において、前記導電性素材のうち前記導電性材料の被着位置の一部分を除去して少なくとも半導体素子占有領域内に複数の外部接続端子部を形成する工程と、
前記外部接続端子部間を絶縁性物質によって連結する工程と、
前記支持体を除去した後に、前記端子部に前記半導体素子を接続する工程と、
前記半導体素子の外周囲において少なくとも前記絶縁性物質を切断して個片化する工程と
を有する、半導体装置の製造方法。
【請求項１６】
前記導電性材料を所定パターンにめっきして前記端子部及び前記配線パターン部を形成した後、前記一方の面側に前記支持体を被着した状態で、前記導電性素材の前記他方の面側をエッチングして前記外部接続端子部を形成すると共に、前記導電性材料を前記端子部及び前記配線パターン部として残し、更に、前記端子部が露出するように前記端子部以外の領域を絶縁性物質によって被覆する、請求項１５に記載した半導体装置の製造方法。
【請求項１７】
前記端子部を外部接続端子部形成領域の外周囲に配置する、請求項１５に記載した半導体装置の製造方法。
【請求項１８】
前記半導体素子をフェイスダウンで前記端子部に接続する、請求項１５に記載した半導体装置の製造方法。
【請求項１９】
半導体装置が実装基板に接続固定された実装構造であって、
前記半導体装置においては、
半導体素子を接続する複数の端子部と、複数の外部接続端子部と、互いに対応する前  記端子部及び前記外部接続端子部に連設してこれらを接続する配線パターン部と、前記  複数の外部接続端子部間を連結する絶縁性物質層とからなるリードフレームを有し、前  記端子部に前記半導体素子が接続されていると共に、少なくとも半導体素子占有領域内  に前記外部接続端子部が配置されており、
かつ前記外部接続端子部が前記実装基板の接続ランドに接続固定されている、実装構造。
【請求項２０】
前記端子部が外部接続端子部形成領域の外周囲に配置されている、請求項１９に記載した実装構造。
【請求項２１】
前記半導体素子がフェイスダウンで前記端子部に接続されている、請求項１９に記載した実装構造。
【請求項２２】
前記端子部と前記外部接続端子部と前記配線パターン部とが同一材料によって一体形成されている、請求項１９に記載した実装構造。
【請求項２３】
前記端子部及び前記配線パターン部と前記外部接続端子部とが互いに異なる材料によって形成されている、請求項１９に記載した実装構造。
【請求項２４】
前記半導体素子を接続する前記端子部が露出するように、前記端子部以外の領域が絶縁性物質によって被覆されている、請求項１９に記載した実装構造。
【請求項２５】
半導体素子を接続する複数の端子部と、複数の外部接続端子部と、互いに対応する前記端子部及び前記外部接続端子部に連設してこれらを接続する配線パターン部と、前記複数の外部接続端子部間を連結する絶縁性物質層とからなり、前記端子部に前記半導体素子が接続されると共に、少なくとも半導体素子占有領域内に前記外部接続端子部が配置される、リードフレーム。
【請求項２６】
前記端子部が外部接続端子部形成領域の外周囲に配置されている、請求項２５に記載したリードフレーム。
【請求項２７】
前記半導体素子がフェイスダウンで前記端子部に接続される、請求項２５に記載したリードフレーム。
【請求項２８】
前記端子部と前記外部接続端子部と前記配線パターン部とが同一材料によって一体形成されている、請求項２５に記載したリードフレーム。
【請求項２９】
前記端子部及び前記配線パターン部と前記外部接続端子部とが互いに異なる材料によって形成されている、請求項２５に記載したリードフレーム。
【請求項３０】
前記半導体素子を接続する前記端子部が露出するように、前記端子部以外の領域が絶縁性物質によって被覆されている、請求項２５に記載したリードフレーム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、その製造方法及びその実装構造、並びにリードフレームに関するものである。
【背景技術】
【０００２】
電子機器の小型高機能化に伴い、これに実装される半導体素子の高集積化とパッケージの小型化、軽量化が同時に進行している。
【０００３】
リードフレームを用いた封止型の半導体装置においても、外部端子がパッケージの周辺部にリードとして出ているＱＦＰ（Quad Flat Package）型から、より小型化できるノンリードのＱＦＮ（Quad Flat Non-lead）型が採用されてきている。
【０００４】
しかしながら、半導体素子の高集積化により、内蔵される半導体素子の小型化と外部端子数の増加が同時に進み、外部端子数が５０ピン前後以上の半導体パッケージに関しては、内蔵される半導体素子が小型化しても外部端子数によってパッケージサイズが決まり、これが半導体装置の小型化の問題点となっている。
【０００５】
このようなリードフレームを用いた半導体装置の限界から、多ピンの半導体装置に関しては、多層配線基板（インターポーザー）に半導体素子を実装し、外部端子を平面的に配置するエリアアレイ型のＬＧＡ（Land Grid Array）型やＢＧＡ（Ball Grid Array）型が採用されている。
【０００６】
しかしながら、これらの多層配線基板は、無機又は有機の絶縁材と配線層とを積層し、絶縁材により絶縁された層間を通して配線層を接続することになるので、製造工程が複雑であり、極めて高価になるという問題がある。
【０００７】
そこで、安価なリードフレームを用いた半導体パッケージが種々提案されている（例えば、後記の特許文献１、又は特許文献２参照。）。図１４は、後記の特許文献２による、多列に外部端子が形成されてなるリードフレームを用いたＬＧＡ型半導体装置の概略断面図である。このＬＧＡ型半導体装置５０は、ダイパッド５１及び微細柱状のバンプ５２がエッチング技術によって金属フレームに形成され、ダイパッド５１及びバンプ５２の各両端面が露出するようにレジンで固定して作られたリードフレーム５３に対し、そのダイパッド５１上に半導体チップ５４が搭載され、この半導体チップ５４上の電極とリードフレーム５３上のパッドとがボンディングワイヤ５５で接続され、更に半導体チップ５４及びボンディングワイヤ５５がレジンモールド５６により封止されている。
【０００８】
【特許文献１】特開２００２−２４６５３２号公報（７頁１１欄４０行目〜９頁１６欄３０行目、図１〜図５）
【特許文献２】特開平８−３４００６９号公報（３頁４欄４７行目〜５頁７欄９行目、図１〜図７）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記の特許文献１や特許文献２に示されているようなリードフレームを用いた半導体装置は、図１４に示すように、外部端子列が半導体素子の外側にある、いわゆるファンアウト構造となるため、パッケージサイズの小型化に課題がある。
【００１０】
本発明は、上述したような問題点を解決するためになされたものであって、その目的は、パッケージサイズの小型化及びコストの低減を図ることができる、半導体装置、その製造方法及びその実装構造、並びにリードフレームを提供することにある。
【課題を解決するための手段】
【００１１】
即ち、本発明は、半導体素子を接続する複数の端子部と、複数の外部接続端子部と、互いに対応する前記端子部及び前記外部接続端子部に連設してこれらを接続する配線パターン部と、前記複数の外部接続端子部間を連結する絶縁性物質層とからなるリードフレームを有し、前記端子部に前記半導体素子が接続されていると共に、少なくとも半導体素子占有領域内に前記外部接続端子部が配置されている、半導体装置に係るものである。
【００１２】
また、導電性素材を加工して、少なくとも半導体素子の占有領域内に外部接続端子部となる凸部を複数個形成する工程と、
前記凸部が存在する前記導電性素材の一方の面側において前記凸部間に存在する凹部に絶縁性物質を充填する工程と、
前記絶縁性物質が充填された前記一方の面側とは反対の面側において前記導電性素材を厚さ方向に部分的に除去して、前記外部接続端子部と一体に複数の配線パターン部及び端子部を形成する工程と、
前記端子部に前記半導体素子を接続する工程と、
前記半導体素子の外周囲において少なくとも前記絶縁性物質を切断して個片化する工程と
を有する、半導体装置の製造方法に係るものである（以下、本発明の第１の製造方法と称する場合がある。）。
【００１３】
また、導電性素材の一方の面側を部分的に除去して肉薄部を形成する工程と、
前記一方の面側を支持体で支持する工程と、
前記導電性素材の他方の面側において、前記肉薄部及びその周辺域を部分的に除去して、この除去部分に複数の端子部及び配線パターン部を形成すると共に、非除去部分を前記端子部及び前記配線パターン部と一体の複数の外部接続端子部として少なくとも半導体素子占有領域内に残す工程と、
前記外部接続端子部間を絶縁性物質によって連結する工程と、
前記支持体を除去した後に、前記端子部に前記半導体素子を接続する工程と、
前記半導体素子の外周囲において少なくとも前記絶縁性物質を切断して個片化する工程と
を有する、半導体装置の製造方法に係るものである（以下、本発明の第２の製造方法と称する場合がある。）。
【００１４】
さらに、導電性素材の一方の面側に、導電性材料を所定パターンに被着することにより、複数の端子部及び配線パターン部を形成する工程と、
前記端子部及び前記配線パターン部を含む前記一方の面側を支持体で支持する工程と、
前記導電性素材の他方の面側において、前記導電性素材のうち前記導電性材料の被着位置の一部分を除去して少なくとも半導体素子占有領域内に複数の外部接続端子部を形成する工程と、
前記外部接続端子部間を絶縁性物質によって連結する工程と、
前記支持体を除去した後に、前記端子部に前記半導体素子を接続する工程と、
前記半導体素子の外周囲において少なくとも前記絶縁性物質を切断して個片化する工程と
を有する、半導体装置の製造方法に係るものである（以下、本発明の第３の製造方法と称する場合がある。）。
【００１５】
また、半導体装置が実装基板に接続固定された実装構造であって、
前記半導体装置においては、
半導体素子を接続する複数の端子部と、複数の外部接続端子部と、互いに対応する前  記端子部及び前記外部接続端子部に連設してこれらを接続する配線パターン部と、前記  複数の外部接続端子部間を連結する絶縁性物質層とからなるリードフレームを有し、前  記端子部に前記半導体素子が接続されていると共に、少なくとも半導体素子占有領域内  に前記外部接続端子部が配置されており、
かつ前記外部接続端子部が前記実装基板の接続ランドに接続固定されている、実装構造に係るものである。
【００１６】
さらに、半導体素子を接続する複数の端子部と、複数の外部接続端子部と、互いに対応する前記端子部及び前記外部接続端子部に連設してこれらを接続する配線パターン部と、前記複数の外部接続端子部間を連結する絶縁性物質層とからなり、前記端子部に前記半導体素子が接続されると共に、少なくとも半導体素子占有領域内に前記外部接続端子部が配置される、リードフレームに係るものである。
【発明の効果】
【００１７】
本発明によれば、前記端子部と、前記外部接続端子部と、前記配線パターン部と、前記複数の外部接続端子部間を連結する前記絶縁性物質層とからなる前記リードフレームを有し、前記端子部に前記半導体素子が接続されていると共に、少なくとも半導体素子占有領域内に前記外部接続端子部が配置されているので、上記した従来例のような、外部端子列が半導体素子の外側にあるファンアウト構造に比べて、半導体装置の小型化を実現することができ、かつ外部接続端子の個数を増やすことができる。
【００１８】
また、前記絶縁性物質層によって前記複数の外部接続端子部間が連結されているので、外枠が不要となり、前記リードフレーム上に配置するパッケージの間隔を狭くすることができると共に、端子部を外枠に連結するためのリード部を省略できる。これにより、前記リードフレーム当りのパッケージ数を増加することができ、半導体装置のコストを低減することができる。
【００１９】
また、前記絶縁性物質層によって前記複数の外部接続端子部間が連結されているので、前記リードフレームが変形するのを効果的に防止することができ、寸法精度の向上を図ることができる。
【００２０】
さらに、前記配線パターン部を有することにより、前記外部接続端子部を半導体素子占有領域内に任意に自由に配置することができる。従って、本発明の半導体装置の前記実装基板への接続固定において、パターン設計の自由度の向上を図ることができる。
【発明を実施するための最良の形態】
【００２１】
本発明において、前記端子部が外部接続端子部形成領域の外周囲に配置されていることが好ましい。
【００２２】
また、前記半導体素子がフェイスダウンで前記端子部に接続されていることが望ましい。これにより、本発明に基づく半導体装置の縦及び横方向における小型化を実現すると同時に、厚さ方向における小型化も容易に実現することができる。
【００２３】
さらに、前記半導体素子を接続する前記端子部が露出するように、前記端子部以外の領域が絶縁性物質によって被覆されていることが好ましい。
【００２４】
本発明の第１の製造方法は、前記凹部に前記絶縁性物質を充填した後、前記導電性素材の前記反対側の面をエッチングして前記外部接続端子部と一体の前記配線パターン部及び前記端子部を形成し、更に、前記端子部が露出するように前記端子部以外の領域を絶縁性物質によって被覆することが好ましい。
【００２５】
本発明の第２の製造方法は、前記導電性素材の前記一方の面側をハーフエッチングして前記肉薄部を形成し、前記支持体を前記一方の面側に接着した状態で、前記導電性素材の前記他方の面側において前記肉薄部及びその周辺域をエッチングして前記端子部及び前記配線パターン部と前記外部接続端子部とを同時に形成し、更に、前記端子部が露出するように前記端子部以外の領域を絶縁性物質によって被覆することが好ましい。
【００２６】
本発明の第３の製造方法は、前記導電性材料を所定パターンにめっきして前記端子部及び前記配線パターン部を形成した後、前記一方の面側に前記支持体を被着した状態で、前記導電性素材の前記他方の面側をエッチングして前記外部接続端子部を形成すると共に、前記導電性材料を前記端子部及び前記配線パターン部として残し、更に、前記端子部が露出するように前記端子部以外の領域を絶縁性物質によって被覆することが好ましい。
【００２７】
また、本発明においては、前記端子部と前記外部接続端子部と前記配線パターン部とが同一材料によって一体形成されていてもよく、或いは、前記端子部及び前記配線パターン部と前記外部接続端子部とが互いに異なる材料によって形成されていてもよい。同一材料によって一体形成する場合、パターニング加工で容易かつ高精度に前記半導体装置を得ることができる。一方、互いに異なる材料によって形成する場合、前記外部接続端子部や前記配線パターン部の設計変更をより自由かつ容易に行うことができる。
【００２８】
以下、本発明の好ましい実施の形態を図面参照下により具体的に詳細に説明する。
【００２９】
第１の実施の形態
図１は、本発明に基づく半導体装置の一例の概略図であり、（ａ）は概略断面図、（ｂ）は（ａ）における半導体素子２、絶縁性物質８及び絶縁性保護物質９を図示省略した概略平面図、（ｃ）は裏面概略平面図を示す。なお、図１（ａ）は、同図（ｂ）及び（ｃ）のＡ−Ａ’線概略断面図に相当する。
【００３０】
図１に示すように、本発明に基づく半導体装置１は、半導体素子２を接続する複数の端子部３と、複数の外部接続端子部４と、互いに対応する端子部３及び外部接続端子部４に連設してこれらを接続する配線パターン部５と、複数の外部接続端子部４間を連結する絶縁性物質層６とからなるリードフレーム７を有し、端子部３に半導体素子２が接続されていると共に、少なくとも半導体素子占有領域２ａ内に外部接続端子部４が配置されている。端子部３は、外部接続端子部４の形成領域の外周囲に配置されている。
【００３１】
また、半導体素子２はフェイスダウンで端子部３に接続する。これにより、本発明に基づく半導体装置１の縦及び横方向における小型化を実現すると同時に、厚さ方向における小型化も容易に実現することができる。
【００３２】
さらに、半導体素子２を接続する端子部３が露出するように、端子部３以外の領域が絶縁性物質８によって被覆されている。また、リードフレーム７及び半導体素子２が絶縁性保護物質９により封止されている（但し、図１（ｂ）では半導体素子２、絶縁性物質８、絶縁性保護物質９は図示省略している。）。
【００３３】
本発明に基づく半導体装置１は、少なくとも半導体素子占有領域２ａ内に多列の外部接続端子部４を有している。従って、上記した従来例による半導体装置に比べてより小型化されたＬＧＡ又はＢＧＡタイプの半導体パッケージである。
【００３４】
本発明に基づく半導体装置１によれば、端子部３と、外部接続端子部４と、配線パターン部５と、複数の外部接続端子部４間を連結する絶縁性物質層６とからなるリードフレーム７を有し、端子部３に半導体素子２が接続されていると共に、少なくとも半導体素子占有領域２ａ内に外部接続端子部４が配置されているので、上記した従来例のような、外部端子列が半導体素子の外側にあるファンアウト構造に比べて、半導体装置１の小型化を実現することができ、かつ外部接続端子の個数を増やすことができる。
【００３５】
また、絶縁性物質層６によって複数の外部接続端子部４間が連結されているので、リードフレーム７が変形するのを効果的に防止することができ、寸法精度の向上を図ることができる。
【００３６】
図２は、本発明に基づく半導体装置１の実装構造の一例を示す概略断面図である。
【００３７】
図２に示すように、上記した本発明に基づく半導体装置１が実装基板１０に接続固定されている。具体的には、本発明に基づく半導体装置１における外部接続端子部４が実装基板１０の接続ランド１１に、はんだバンプ１２等により接続固定されている。
【００３８】
本発明に基づく半導体装置１は、配線パターン部５によって、外部接続端子部４を少なくとも半導体素子占有領域２ａ内に任意に自由に配置することができる。従って、本発明の半導体装置１の実装基板１０への接続固定において、パターン設計の自由度の向上を図ることができる。
【００３９】
第２の実施の形態
図３〜図５は、上記の第１の実施の形態で説明した本発明に基づく半導体装置を製造するための方法であり、本発明に基づく第１の製造方法の一例を工程順に示した概略断面図である。
【００４０】
以下に、本実施の形態による半導体装置の製造方法の一例を図面を参照して説明する。
【００４１】
まず、図３（ａ）は銅合金等の導電性素材１３である。そして、図３（ｂ）に示すように、この導電性素材１３を圧印加工、いわゆるコイニング加工して、少なくとも後述する半導体素子の占有領域内に外部接続端子部となる凸部１４を複数個形成する。
【００４２】
次に、図３（ｂ）及び（ｃ）に示すように、凸部１４が存在する導電性素材１３の一方の面側１５において凸部１４間に存在する凹部１６に絶縁性物質（例えば熱硬化性エポキシ樹脂）を充填、硬化して絶縁性物質層６を形成する。このように、絶縁性物質層６によって複数の凸部１４間を連結するので、以下に示す各工程において導電性素材１３が変形するのを効果的に防止することができ、寸法精度の向上を図ることができる。
【００４３】
次いで、図３（ｄ）に示すように、絶縁性物質層６を有する一方の面側１５とは反対の面側１７において導電性素材１３を研削し、平坦化する（例えば厚さ２０μｍ）。
【００４４】
次に、図３（ｅ）に示すように、導電性素材１３の反対の面側１７にフォトレジスト層１８を形成する。そして、図４（ｆ）に示すように、フォトレジスト層１８を所定パターンで露光し、現像することにより、所定のレジストパターン１９を形成する。次いで、図４（ｇ）に示すように、例えば塩化第二鉄などのエッチング液を用いて導電性素材１３の反対の面側１７からエッチングを行い、外部接続端子部４と一体の配線バターン部５及び端子部３を形成する。このとき、端子部３を外部接続端子部４の形成領域の外周囲に配置することが好ましい。次いで、図４（ｈ）に示すように、導電性素材１３の反対の面側１７のレジストパターン１９を除去する。
【００４５】
図６は、図４（ｈ）における端子部３及び配線パターン部５が存在する面側から見た概略平面図である。図６に示すように、配線パターン部５によって、外部接続端子部４を少なくとも後述する半導体素子占有領域内に任意に自由に配置することができる。
【００４６】
次に、図４（ｉ）に示すように、端子部３が露出するように端子部３以外の領域を、スクリーン印刷又はフォトリソグラフィなどの手法を用いて絶縁性物質８によって被覆する。これにより、本発明に基づくリードフレーム７の作製が完了する。
【００４７】
図７は、図４（ｉ）に示す本発明に基づくリードフレーム７の絶縁性物質８が存在する面側から見た概略平面図である。また、図８は、図４（ｉ）に示す本発明に基づくリードフレーム７の絶縁性物質８が存在する面とは反対の面側から見た裏面概略平面図である。本発明に基づくリードフレーム７は、少なくとも後述する半導体素子占有領域内に多列の外部接続端子部４を有し、また絶縁性物質層６によって複数の外部接続端子部４間が連結されているので、外枠が不要となり、リードフレーム７上に配置するパッケージの間隔を狭くすることができると共に、端子部３を外枠に連結するためのリード部を省略できる。これにより、リードフレーム７当りのパッケージ数を増加することができ、半導体装置のコストを低減することができる。
【００４８】
次に、図５（ｊ）に示すように、半導体素子２をフェイスダウンで端子部３に、はんだバンプ１２等によって接続する。半導体素子２をフェイスダウンで端子部３に接続することにより、本発明に基づく半導体装置の縦及び横方向における小型化を実現すると同時に、厚さ方向における小型化も容易に実現することができる。また、上述したように、端子部３が露出するように端子部３以外の領域を絶縁性物質８によって被覆しているので、半導体素子２の接続に際し、はんだ１２が不必要な領域に広がって薄くなることにより、接続強度が低下するのを防ぐことができる。
【００４９】
次いで、図５（ｋ）に示すように、リードフレーム７及び半導体素子２を絶縁性保護物質９により封止する。
【００５０】
次に、図５（ｌ）中の仮想線で示すように、半導体素子２の外周囲において絶縁性物質層６及び絶縁性保護物質９を切断して個片化する。これにより、図５（ｍ）に示すように、本発明に基づく半導体装置１を作製することができる。ここで、図示するように、半導体装置１の側面にリードの露出が無いため、図５（ｌ）の個片化の際に、金属バリの無い半導体装置１を得ることができる。
【００５１】
即ち、本発明に基づく半導体装置１は、半導体素子２を接続する複数の端子部３と、複数の外部接続端子部４と、互いに対応する端子部３及び外部接続端子部４に連設してこれらを接続する配線パターン部５と、複数の外部接続端子部４間を連結する絶縁性物質層６とからなるリードフレーム７を有し、端子部３に半導体素子２が接続されていると共に、少なくとも半導体素子２占有領域内に外部接続端子部４が配置されている。端子部３は、外部接続端子部４の形成領域の外周囲に配置されている。
【００５２】
図５（ｍ）に示すように、本発明に基づく半導体装置１は、少なくとも半導体素子２占有領域内に多列の外部接続端子部４を有している。従って、上記した従来例による半導体装置に比べてより小型化されたＬＧＡ又はＢＧＡタイプの半導体パッケージである。
【００５３】
そして、図５（ｎ）に示すように、上記のようにして作製した本発明に基づく半導体装置１の外部接続端子部４を実装基板１０の接続ランド１１に、はんだバンプ１２等により接続固定する。
【００５４】
本実施の形態による本発明に基づく半導体装置１によれば、端子部３と、外部接続端子部４と、配線パターン部５と、複数の外部接続端子部４間を連結する絶縁性物質層６とからなるリードフレーム７を有し、端子部３に半導体素子２が接続されていると共に、少なくとも半導体素子２占有領域内に外部接続端子部４が配置されているので、上記した従来例のような、外部端子列が半導体素子の外側にあるファンアウト構造に比べて、半導体装置１の小型化を実現することができ、かつ外部接続端子の個数を増やすことができる。
【００５５】
また、絶縁性物質層６によって複数の外部接続端子部４間が連結されているので、リードフレーム７が変形するのを効果的に防止することができ、寸法精度の向上を図ることができる。
【００５６】
また、端子部３と外部接続端子部４と配線パターン部５とが同一材料によって一体形成されているので、上述したようなパターニング加工で容易かつ高精度に半導体装置１を得ることができる。
【００５７】
また、配線パターン部５によって、外部接続端子部４を少なくとも半導体素子２占有領域内に任意に自由に配置することができる。従って、本発明の半導体装置１の実装基板１０への接続固定において、パターン設計の自由度の向上を図ることができる。
【００５８】
本発明に基づく第１の製造方法によれば、従来例による一括モールドタイプの半導体製造工程で必要とされていた樹脂流れ防止用テープが不要となり、半導体装置１のコストを低減できる。
【００５９】
第３の実施の形態
図９〜図１０は、上記の第１の実施の形態で説明した本発明に基づく半導体装置を製造するための方法であり、本発明に基づく第２の製造方法の一例を工程順に示した概略断面図である。
【００６０】
以下に、本実施の形態による半導体装置の製造方法の一例を図面を参照して説明する。
【００６１】
まず、図９（ａ）は銅合金材又は４２合金（４２％ニッケル−鉄合金）等の導電性素材１３である。そして、図９（ｂ）に示すように、この導電性素材１３の一方の面側にフォトレジストを塗布し、フォトレジスト層２０ａを形成する。次いで、図９（ｃ）に示すように、フォトレジスト層２０ａを所定パターンで露光し、現像することにより、所定のレジストパターン２１ａを形成する。
【００６２】
次に、図９（ｄ）に示すように、導電性素材１３のレジストパターン２１ａが存在する面側をハーフエッチングして肉薄部２２を形成する。次いで、図９（ｅ）に示すように、レジストパターン２１ａを除去する。
【００６３】
次に、図９（ｆ）に示すように、導電性素材１３の一方の面側を、耐エッチング性を有する例えばポリオレフィン系粘着フィルム等の支持体２３で支持する。次いで、図１０（ｇ）に示すように、導電性素材１３の他方の面側にフォトレジストを塗布し、フォトレジスト層２０ｂを形成する。次いで、図１０（ｈ）に示すように、フォトレジスト層２０ｂを所定パターンで露光し、現像することにより、所定のレジストパターン２１ｂを形成する。
【００６４】
次に、図１０（ｉ）に示すように、導電性素材１３の他方の面側において肉薄部２２及びその周辺域をエッチングして端子部３及び配線パターン部５と、端子部３及び配線パターン部５と一体の複数の外部接続端子部４とを同時に形成する。このとき、外部接続端子部４を少なくとも後述する半導体素子占有領域内に形成する。また、端子部３を外部接続端子部４の形成領域の外周囲に配置することが好ましい。そして、図１０（ｊ）に示すように、レジストパターン２１ｂを除去する。
【００６５】
次に、図１０（ｋ）に示すように、外部接続端子部４間に熱硬化性エポキシ樹脂等の絶縁性物質を塗布し、硬化させることにより絶縁性物質層６を形成する。次いで、図１０（ｌ）に示すように、支持体２３を除去することにより、本発明に基づくリードフレーム７を作製することができる。
【００６６】
なお、本発明に基づく第２の半導体装置の製造方法において、次段工程である絶縁性物質８の塗布、半導体素子２の接続、個片化、半導体装置１の実装基板１０への実装等の工程は、上記の第２の実施の形態で説明した本発明に基づく第１の半導体装置の製造方法における図４（ｉ）〜図５（ｎ）と同様であってよい。
【００６７】
本実施の形態によれば、上述した第２の実施の形態と同様の効果が奏せられる。
【００６８】
第４の実施の形態
図１１〜図１２は、上記の第１の実施の形態で説明した本発明に基づく半導体装置を製造するための方法であり、本発明に基づく第３の製造方法の一例を工程順に示した概略断面図である。
【００６９】
以下に、本実施の形態による半導体装置の製造方法の一例を図面を参照して説明する。
【００７０】
まず、図１１（ａ）は銅合金材又は４２合金（４２％ニッケル−鉄合金）等の導電性素材１３である。そして、図１１（ｂ）に示すように、この導電性素材１３の一方の面側にフォトレジストを塗布し、フォトレジスト層２４ａを形成する。次いで、図１１（ｃ）に示すように、フォトレジスト層２４ａを所定パターンで露光し、現像することにより、所定のレジストパターン２５ａを形成する。
【００７１】
次に、図１１（ｄ）に示すように、導電性素材１３のレジストパターン２５ａが存在する面側に、導電性材料２６を所定パターンにめっきすることにより、複数の端子部３及び配線パターン部５を形成する。導電性材料２６としては、導電性素材１３の材質と同様であってもよく、また異なっていてもよい。具体的には、例えばＡｇ、又はＮｉ−Ａｕ等の金属を電解メッキ法によって析出させる。次いで、図１１（ｅ）に示すように、レジストパターン２５ａを除去する。
【００７２】
次に、図１１（ｆ）に示すように、導電性材料２６（端子部３及び配線パターン部５）を含む導電性素材１３の一方の面側を、耐エッチング性を有する例えばポリオレフィン系粘着フィルム等の支持体２３で支持する。次いで、図１２（ｇ）に示すように、導電性素材１３の他方の面側にフォトレジストを塗布し、フォトレジスト層２４ｂを形成する。次いで、図１２（ｈ）に示すように、フォトレジスト層２４ｂを所定パターンで露光し、現像することにより、所定のレジストパターン２５ｂを形成する。
【００７３】
次に、図１２（ｉ）に示すように、導電性素材１３の他方の面側をエッチングして外部接続端子部４を形成すると共に、導電性材料２６を端子部３及び配線パターン部５として残す。このエッチング加工に使用するエッチング液として、例えば塩化第二鉄などの導電性素材１３のみを腐食するエッチング液を使用することにより、先に形成した端子部３及び配線パターン部５を腐蝕せず、導電性素材１３のみを蝕刻することができる。このとき、外部接続端子部４を少なくとも後述する半導体素子占有領域内に形成する。また、端子部３を外部接続端子部４の形成領域の外周囲に配置することが好ましい。ここで、端子部３及び配線パターン部５と外部接続端子部４とが互いに異なる材料によって形成されている場合、外部接続端子部４や配線パターン部５の設計変更をより自由かつ容易に行うことができ、また選択エッチング性がよい。
【００７４】
そして、図１２（ｊ）に示すように、レジストパターン２５ｂを除去する。
【００７５】
次に、図１２（ｋ）に示すように、外部接続端子部４間に熱硬化性エポキシ樹脂等の絶縁性物質を塗布し、硬化させることにより絶縁性物質層６を形成する。次いで、図１２（ｌ）に示すように、支持体２３を除去することにより、本発明に基づくリードフレーム７を作製することができる。
【００７６】
なお、本発明に基づく第３の半導体装置の製造方法において、次段工程である絶縁性物質８の塗布、半導体素子２の接続、個片化、半導体装置１の実装基板１０への実装等の工程は、上記の第２の実施の形態で説明した本発明に基づく第１の半導体装置の製造方法における図４（ｉ）〜図５（ｎ）と同様であってよい。
【００７７】
本実施の形態によれば、上述した第２の実施の形態と同様の効果が奏せられる。
【００７８】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【００７９】
例えば、前記半導体素子を接続する前記端子部が露出するように、前記端子部以外の領域が絶縁性物質によって被覆されている例を説明したが、これに限らず、前記絶縁性物質によって被覆しなくてもよい。
【００８０】
また、前記半導体素子をフェイスダウンで前記端子部と接続する例を説明したが、例えば図１３に示すように、ワイヤーボンディングによって半導体素子２を端子部３と接続することも可能である。
【００８１】
さらに、本発明に基づく半導体装置又はリードフレームにおいては、少なくとも前記半導体素子占有領域内に前記外部接続端子部が配置されていることが重要であるが、前記外部接続端子部の一部が前記半導体素子占有領域外にあってもよい。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施の形態による、本発明に基づく半導体装置の概略図である。
【図２】同、本発明に基づく半導体装置の実装構造を示す概略断面図である。
【図３】本発明の第２の実施の形態による、本発明に基づく第１の半導体装置の製造方法の一例を工程順に示す概略断面図である。
【図４】同、本発明に基づく第１の半導体装置の製造方法の一例を工程順に示す概略断面図である。
【図５】同、本発明に基づく第１の半導体装置の製造方法の一例を工程順に示す概略断面図である。
【図６】同、本発明に基づくリードフレームの概略平面図である。
【図７】同、本発明に基づくリードフレームの概略平面図である。
【図８】同、本発明に基づくリードフレームの裏面概略平面図である。
【図９】本発明の第３の実施の形態による、本発明に基づく第２の半導体装置の製造方法の一例を工程順に示す概略断面図である。
【図１０】同、本発明に基づく第２の半導体装置の製造方法の一例を工程順に示す概略断面図である。
【図１１】本発明の第４の実施の形態による、本発明に基づく第３の半導体装置の製造方法の一例を工程順に示す概略断面図である。
【図１２】同、本発明に基づく第３の半導体装置の製造方法の一例を工程順に示す概略断面図である。
【図１３】本発明の実施の形態による、本発明に基づく半導体装置の他の例の概略断面図である。
【図１４】従来例によるリードフレームを用いたＬＧＡ型半導体装置の概略断面図である。
【符号の説明】
【００８３】
１…半導体装置、２…半導体素子、２ａ…半導体素子占有領域、３…端子部、
４…外部接続端子部、５…配線パターン部、６…絶縁性物質層、７…リードフレーム、
８…絶縁性物質、９…絶縁性保護物質、１０…実装基板、１１…接続ランド、
１２…はんだバンプ、１３…導電性素材、１４…凸部、１６…凹部、
１８、２０ａ、２０ｂ、２４ａ、２４ｂ…フォトレジスト層、
１９、２１ａ、２１ｂ、２５ａ、２５ｂ…レジストパターン、２２…肉薄部、
２３…支持体、２６…導電性材料
【図１】
2005302986.tif 000003
【図２】
2005302986.tif 000004
【図３】
2005302986.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005302986.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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