(57)【要約】【課題】  ソフトエラーに対する耐性を一層向上したデータ保持回路の実現。【解決手段】  入力データDを保持するデータ保持部1と、入力データを第１補正データ保持ノードPDHに保持してデータ保持ノードDHに保持されたデータを補正する第１補正回路と、入力データを第２補正データ保持ノードNDHに保持してデータ保持ノードDHに保持されたデータを補正する第２補正回路と、第１補正データ保持ノードPDHと低電位電源との間に接続された第２ＮチャンネルトランジスタN2と、第２補正データ保持ノードNDHと高電位電源との間に接続された第２ＰチャンネルトランジスタP2と、データ保持ノードDHに保持されたデータが高レベルの時に第２ＮチャンネルトランジスタN2を活性化させるダウン補正制御回路と、データ保持ノードDHに保持されたデータが低レベルの時に第２ＰチャンネルトランジスタP2を活性化させるアップ補正制御回路とを備える。【選択図】      図２
2005269079.tif 000002
【特許請求の範囲】
【請求項１】
クロックに同期して入力データをデータ保持ノードに取り込んで保持し、保持したデータを出力するデータ保持部と、
クロックに同期して入力データをプルアップ制御信号として第１補正データ保持ノードに取り込んで保持するＰチャンネルトランジスタで構成される第１ゲート回路と、前記プルアップ制御信号が直接ゲートに印加され、前記プルアップ制御信号が低レベルの時に前記データ保持ノードに保持されたデータを高レベルにプルアップする第１Ｐチャンネルトランジスタとを有する第１補正回路と、
前記クロックに同期して入力データをプルダウン制御信号として第２補正データ保持ノードに取り込んで保持するＮチャンネルトランジスタで構成される第２ゲート回路と、前記プルダウン制御信号が直接ゲートに印加され、前記プルダウン制御信号が高レベルの時に前記データ保持ノードに保持されたデータを低レベルにプルダウンする第１Ｎチャンネルトランジスタとを有する第２補正回路と、
前記第１補正データ保持ノードと低電位電源との間に接続された第２Ｎチャンネルトランジスタと、
前記第２補正データ保持ノードと高電位電源との間に接続された第２Ｐチャンネルトランジスタと、
前記データ保持ノードに保持されたデータが高レベルの時に、前記第２Ｎチャンネルトランジスタを導通させる第１補正制御回路と、
前記データ保持ノードに保持されたデータが低レベルの時に、前記第２Ｐチャンネルトランジスタを導通させる第２補正制御回路とを備えることを特徴とするデータ保持回路。
【請求項２】
前記第１補正制御回路は、
前記データ保持ノードと前記第２Ｎチャンネルトランジスタのゲートとの間に接続され、前記第２補正データ保持ノードの電位により制御される第３Ｐチャンネルトランジスタと、
前記第２Ｎチャンネルトランジスタのゲートと低電位電源との間に接続され、前記第２補正データ保持ノードの電位により制御される前記第４Ｎチャンネルトランジスタとを備え、
第２補正制御回路は、
前記データ保持ノードと前記第２Ｐチャンネルトランジスタのゲートとの間に接続され、前記第１補正データ保持ノードの電位により制御される前記第３Ｎチャンネルトランジスタと、
前記第２Ｐチャンネルトランジスタのゲートと高電位電源との間に接続され、前記第１補正データ保持ノードの電位により制御される前記第４Ｐチャンネルトランジスタとを備える請求項１に記載のデータ保持回路。
【請求項３】
前記第１補正データ保持ノードと高電位電源との間に接続され、前記第２Ｎチャンネルトランジスタのゲート電位により制御される第５Ｐチャンネルトランジスタと、
前記第２補正データ保持ノードと低電位電源との間に接続され、前記第２Ｐチャンネルトランジスタのゲート電位により制御される第５Ｎチャンネルトランジスタとを備える請求項１又は２に記載のデータ保持回路。
【請求項４】
前記第１補正データ保持ノードと前記第２Ｎチャンネルトランジスタとの間、前記第２補正データ保持ノードと前記第２Ｐチャンネルトランジスタとの間、前記第１補正データ保持ノードと前記第５Ｐチャンネルトランジスタとの間、及び前記第２補正データ保持ノードと前記第５Ｎチャンネルトランジスタとの間の少なくとも１つに接続された抵抗素子を更に備える請求項３に記載のデータ保持回路。
【請求項５】
前記抵抗素子は、拡散抵抗であり、前記第１補正データ保持ノードに接続される場合にはＰ型拡散抵抗であり、前記第２補正データ保持ノードに接続される場合にはＮ型拡散抵抗である請求項４に記載のデータ保持回路。
【請求項６】
前記第１ゲート回路を構成する前記Ｐチャンネルトランジスタは、他のＰチャンネルトランジスタよりゲート長が長く、
前記第２ゲート回路を構成する前記Ｎチャンネルトランジスタは、他のＮチャンネルトランジスタよりゲート長が長い請求項１から５のいずれか１項に記載のデータ保持回路。
【請求項７】
前記データ保持ノード、前記第１補正データ保持ノード、前記第２補正データ保持ノード、前記第２Ｎチャンネルトランジスタ及び前記第２Ｎチャンネルトランジスタの少なくとも１つに容量素子が接続されている請求項１から６のいずれか１項に記載のデータ保持回路。
【請求項８】
Ｎチャンネルトランジスタと第１微小電流源とを備え、外乱により活性化する第１センサ回路と、
Ｐチャンネルトランジスタと第２微小電流源とを備え、外乱により活性化する第２センサ回路と、
前記第１及び第２センサ回路が活性化した時に、出力が、ハイインピーダンス状態から、入力データに応じたデータを出力する状態に変化するスイッチとを備えることを特徴とするエラーリカバリィ回路。
【請求項９】
前記スイッチ回路は、前記入力データに応じた複数の異なるデータを出力する複数のノードを備える請求項８に記載のエラーリカバリィ回路。
【請求項１０】
データ保持部と、
請求項８又は９に記載のエラーリカバリィ回路とを備え、
前記データ保持部の出力が前記エラーリカバリィ回路の前記入力データとして入力され、
前記エラーリカバリィ回路の前記スイッチの出力が、前記データ保持部にフィードバックされるデータ保持回路。
【請求項１１】
前記第１及び第２センサ回路が放射線に対して活性化する感度は、前記データ保持部が放射線に対して保持データを変化させる感度より高い請求項１０に記載のデータ保持回路。
【請求項１２】
前記エラーリカバリィ回路は、前記データ保持部の中心付近に設けられている請求項１０又は１１に記載のデータ保持回路。
【請求項１３】
請求項１から５のいずれかに記載のデータ保持回路であって、
請求項９に記載のエラーリカバリィ回路を備え、
前記データ保持部の出力が前記エラーリカバリィ回路の前記入力データとして入力され、
前記エラーリカバリィ回路の前記スイッチの複数の出力データが、前記データ保持回路の前記データ保持ノード、前記第１補正データ保持ノード及び前記第２補正データ保持ノードにフィードバックされるデータ保持回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路などのデータ保持回路に関し、特にα線や中性子によるソフトエラーの発生を低減したデータ保持回路に関する。
【背景技術】
【０００２】
従来から宇宙空間や航空機などで使用される半導体装置では、α線や中性子などの放射線によるソフトエラーの発生が問題とされてきた。近年、半導体装置の高集積化及び低電圧化が進められており、それに伴って地上で使用される半導体装置でも放射線によるソフトエラーの発生が無視できなくなってきた。今後半導体装置の一層の微細化が進めば、地上で使用される半導体装置でも放射線によるソフトエラー発生率の増加が懸念され、その影響が無視できなくなることは明らかである。このようなことを背景として、様々な分野の半導体装置でソフトエラー対策が必要になってきている。
【０００３】
メモリなどでは、冗長ビットを持たせてソフトエラー発生を検出したり、訂正符号を用いたり、モジュール多重化による多数決方法などによって、数クロックかけて補正することが行われているが、半導体テクノロジが微細化、高速化する論理回路においてもソフトエラー対策が求められている。論理回路においてソフトエラーの影響が大きいのはラッチ回路などのデータ保持回路である。組合せ回路のデータなどは一時的にデータが反転しても前段のデータが反転しない限り再び元のデータに戻るので影響の範囲は制限されるが、保持されているデータが反転してそのまま保持されると、反転したデータが伝播して広い範囲に影響することになる。このため、特にデータ保持回路のソフトエラー対策が求められており、本発明は特に訂正モジュールを必要とせず、なお１クロックサイクル内に訂正するデータ保持回路のソフトエラー対策に関係する。
【０００４】
ＭＯＳトランジスタでは、その構造から、ＮＭＯＳでは高論理レベル（データ：１）から低論理レベル（データ：０）へのソフトエラー、ＰＭＯＳでは低論理レベル（データ：０）から高論理レベル（データ：１）へのソフトエラーのみが生じるという特徴がある。なお、以下の説明では、データは０と１で表すこととする。
【０００５】
非特許文献1及び特許文献１は、データ保持回路におけるソフトエラー対策を記載しているが、いずれの回路も、上記のようなＮＭＯＳでは１→０、ＰＭＯＳでは０→１のエラーしか発生しないという特徴に着目して、ラッチしたデータを保持するノードをＮＭＯＳのみで構成される部分と、ＰＭＯＳのみで構成される部分に分割して、同じデータを保持し、相互に保持データを補正する構成になっている。同じデータであるからソフトエラーは一方にのみ発生し、他方には発生しないので、エラーのない他方のデータでエラーの生じた一方のデータを補正する。
【０００６】
しかし、これらの回路構成では、ＮＭＯＳ側のノードとＰＭＯＳ側のノードがフィードバックする形で接続されているため、動作速度が遅いという問題がある。更に、多数のトランジスタを使用しているため構成が複雑で回路規模が大きくなるという問題もある。
【０００７】
更に、フィードバックパスが常に動作している構成なので、電荷の発生によって起きたグリッチがフィードバックパスの遅延時間よりも長く反転すれば、ノードのエラーが他の保持ノードに伝播してしまうという問題もある。
【０００８】
このような問題を解決するため、本出願人による特許文献２は、図１に示すようなデータ保持回路を記載している。このデータ保持回路は、クロックＣＫ、ＣＫＢに同期して入力データＤを取り込んで保持する入力ゲート回路ＴＦＧと、入力ゲート回路に保持されたデータがゲートに印加されるＣＭＯＳ構成のインバータＩｎｖ１を備える従来のデータ保持回路に、ＰチャンネルトランジスタＰ０とＰ１で構成されるプルアップ経路とＮチャンネルトランジスタＮ０とＮ１で構成されるプルダウン経路を更に設けた点が特徴である。データ保持回路のデータ保持ノードＤＨに保持されたデータにソフトエラーが発生した時には、プルアップ経路のデータ保持ノードＰＤＨとプルダウン経路のデータ保持ノードＮＤＨのデータで補正される。また、プルアップ経路のデータ保持ノードＰＤＨ又はプルダウン経路のデータ保持ノードＮＤＨのデータにソフトエラーが発生した時には、ＰチャンネルトランジスタＰ１又はＮチャンネルトランジスタＮ１がオフして補正機能が働かなくなるので、データ保持ノードＤＨに保持されたデータには影響しない。
【０００９】
図１のデータ保持回路では、ＰチャンネルトランジスタＰ５１、Ｐ５２及びＮチャンネルトランジスタＮ５１、Ｎ５２を更に設けて、プルアップ経路のデータ保持ノードＰＤＨ又はプルダウン経路のデータ保持ノードＮＤＨのデータを相互に補正するようにフィードバックするスタティック型としている。これにより、データ保持ノードＰＤＨ及びＮＤＨのデータは、安定的に保持される。
【００１０】
図１の従来例では、ＮＤＨとＤＨに保持されたデータでＰＤＨのデータを、ＰＤＨとＤＨに保持されたデータでＮＤＨを補正しているが、各データ保持ノードにソフトエラーが発生しても他に影響しない構成にしている。具体的には、ＰＤＨは、ＰチャンネルトランジスタＰ５１とＮチャンネルトランジスタＮ５２の２個のトランジスタを介して低電位電源に接続され、ＮＤＨは、ＮチャンネルトランジスタＮ５１とＰチャンネルトランジスタＰ５２の２個のトランジスタを介して高電位電源に接続されている。例えば、ＤＨが高レベル（Ｈ）でＰＤＨとＮＤＨが低レベル（Ｌ）の時に、Ｐ５１とＮ５２がオン状態になりＰＤＨを低電位電源に接続して、ＰＤＨをスタティックにＬに保持する。
【００１１】
ＤＨがＬでＰＤＨとＮＤＨがＨの時には、Ｐ５１とＮ５２はオフ状態になる。ここで、ＤＨがＬからＨに変化するソフトエラーが発生してＮ５２がオン状態になっても、Ｐ５１はオン状態にならないので、ＰＤＨがＬに変化することはない。同様に、ＮＤＨがＨからＬに変化するソフトエラーが発生しても、Ｎ５２はオフ状態を維持するので、ＰＤＨがＬに変化することはない。また、ＰＤＨはＰチャンネルトランジスタのみに接続されているので、ＰＤＨ自体がＨからＬに変化することはない。ＮＤＨについても同様である。
【００１２】
【非特許文献１】K.Joe Hass,Jody W. Gambles: "Mitigating Single Event Upsets From Combinational Logic" 7th NASA Symposium on VLSI Design 1998
【特許文献１】米国特許6,026,011号
【特許文献２】特開２００３−２７３７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、図１のデータ保持回路では、ＰＤＨはＰ５１とＮ５２の２個のトランジスタを介して低電位電源に接続されているため、ＰＤＨがＬである時でも十分にＬレベルにならないという問題がある。また、ＰＤＨはすべてＰチャンネルトランジスタに接続されているため、ＰＤＨがＬの時にリークがあり、データ保持時間が不十分であるという問題がある。ＮＤＨについても同様の問題がある。
【００１４】
また、非特許文献１、特許文献１及び特許文献２に記載されたデータ保持回路は、各データ保持ノードに個別に発生するα線によるソフトエラーに対する耐性は向上できるが、複数のデータ保持ノードで同時に発生する中性子によるソフトエラーに対する耐性を向上することはできない。この問題を解決するため、特許文献２は、同時にソフトエラーが発生することがあり得るデータを保持するトランジスタのドレインを離して配置するレイアウトを記載している。しかし、論理回路ブロックの中で１個のデータ保持回路に割り当てられる面積は限られており、レイアウトの改良だけでは、複数のデータ保持ノードで同時に発生するソフトエラーに対しては、十分に改善できないという問題があった。
【００１５】
本発明は、上記のような問題点を解決して、データ保持回路のソフトエラーに対する耐性を一層向上することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を実現するため、本発明の第１の態様のデータ保持回路は、クロックに同期して入力データをデータ保持ノードに取り込んで保持し、保持したデータを出力するデータ保持部と、クロックに同期して入力データをプルアップ制御信号として第１補正データ保持ノードに取り込んで保持するＰチャンネルトランジスタで構成される第１ゲート回路と、前記プルアップ制御信号が直接ゲートに印加され、前記プルアップ制御信号が低レベルの時に前記データ保持ノードに保持されたデータを高レベルにプルアップする第１Ｐチャンネルトランジスタとを有する第１補正回路と、前記クロックに同期して入力データをプルダウン制御信号として第２補正データ保持ノードに取り込んで保持するＮチャンネルトランジスタで構成される第２ゲート回路と、前記プルダウン制御信号が直接ゲートに印加され、前記プルダウン制御信号が高レベルの時に前記データ保持ノードに保持されたデータを低レベルにプルダウンする第１Ｎチャンネルトランジスタとを有する第２補正回路とを有する特許文献２に記載された構成において、第１補正データ保持ノードを１段の第２Ｎチャンネルトランジスタで低電位電源に接続し、第２補正データ保持ノードを１段の第２Ｐチャンネルトランジスタで高電位電源にそれぞれ接続することを特徴とする。第２Ｎチャンネルトランジスタが、データ保持ノードに保持されたデータが高レベルの時に導通（オン）するように制御する第１補正制御回路と、第２Ｐチャンネルトランジスタが、データ保持ノードに保持されたデータが低レベルの時に導通（オン）するように制御する第２補正制御回路とを更に設ける。
【００１７】
この構成であれば、第１補正データ保持ノードを１段の第２Ｎチャンネルトランジスタで低電位電源に接続するため、第１補正データ保持ノードの電位を十分にＬレベルにできる。同様に、第２補正データ保持ノードを１段の第２Ｐチャンネルトランジスタで高電位電源に接続するため、第２補正データ保持ノードの電位を十分にＨレベルにできる。
【００１８】
ただし、この構成では、第１補正データ保持ノードは第２Ｎチャンネルトランジスタで低電位電源に直接接続されるため、この第２Ｎチャンネルトランジスタにソフトエラーが発生すると、第１補正データ保持ノードの電位がＨからＬに変化してデータ保持ノードに影響する可能性がある。そこで、この第２Ｎチャンネルトランジスタは放射線がこの第２Ｎチャンネルトランジスタの部分に入射する可能性を小さくするために、できるだけ小さいサイズとする。第２補正データ保持ノードを高電位電源に接続する第２Ｐチャンネルトランジスタにも同様の問題があるので、サイズを小さくする。
【００１９】
第２Ｎチャンネルトランジスタ及び第２Ｐチャンネルトランジスタのゲートを直接データ保持ノードに接続すると、データ保持ノードのソフトエラーが直ちに第１及び第２補正データ保持ノードに影響するという問題が生じる。そこで、これらの第２Ｎチャンネルトランジスタ及び第２Ｐチャンネルトランジスタは、第１及び第２補正制御回路を介してデータ保持ノードのデータにより制御される。具体的には、第１補正制御回路では、第２Ｎチャンネルトランジスタのゲートを第３Ｐチャンネルトランジスタを介してデータ保持ノードに接続し、第２補正制御回路では、第２Ｐチャンネルトランジスタのゲートを第３Ｎチャンネルトランジスタを介してデータ保持ノードに接続する。そして、第３Ｐチャンネルトランジスタはプルダウン経路の電位により制御され、第３Ｎチャンネルトランジスタはプルアップ経路の電位により制御されるように構成する。これにより、データ保持ノードにソフトエラーが発生しても、第１及び第２補正データ保持ノードに影響することはない。
【００２０】
更に、第３Ｐチャンネルトランジスタ及び第３Ｎチャンネルトランジスタがオフの時、第２Ｎチャンネルトランジスタ及び第２Ｐチャンネルトランジスタのゲートがフローティング状態になるので、不安定になるという問題がある。そこで、第１補正制御回路では、第２Ｎチャンネルトランジスタのゲートを第４Ｎチャンネルトランジスタを介して低電位電源に接続し、第２補正制御回路では、第２Ｐチャンネルトランジスタのゲートを第４Ｐチャンネルトランジスタを介して高電位電源に接続する。そして、第４Ｎチャンネルトランジスタは第２補正データ保持ノードの電位により制御され、第４Ｐチャンネルトランジスタは第１補正データ保持ノードの電位により制御されるように構成する。
【００２１】
上記の構成で、第１補正データ保持ノードがＬレベルの時には、第２Ｎチャンネルトランジスタがオンしているので第１補正データ保持ノードは低電位電源に接続されて安定している。しかし、第１補正データ保持ノードがＨレベルの時には、第２Ｎチャンネルトランジスタがオフしており、第１補正データ保持ノードはフローティング状態である。そのため、第２Ｎチャンネルトランジスタにソフトエラーが発生してオンすると、第１補正データ保持ノードがＨレベルからＬレベルに変化して第１Ｐチャンネルトランジスタがオンしてデータ保持ノードに影響する。そこで、第１補正データ保持ノードを第５Ｐチャンネルトランジスタで高電位電源に接続する。第５Ｐチャンネルトランジスタのゲートは、第２Ｎチャンネルトランジスタのゲートに接続される。これにより、第２Ｎチャンネルトランジスタと第５Ｐチャンネルトランジスタが相補的に動作して、第１補正データ保持ノードが安定する。同様の理由で、第２補正データ保持ノードを第５Ｎチャンネルトランジスタで低電位電源に接続し、第５Ｎチャンネルトランジスタのゲートは第２Ｐチャンネルトランジスタのゲートに接続する。
【００２２】
また、第１補正データ保持ノードは、第２Ｎチャンネルトランジスタに接続されているので、ＨレベルからＬレベルに変化するソフトエラーが発生する可能性がある。第１Ｐチャンネルトランジスタは、第１補正データ保持ノードがＨレベルの時にはオフしているがＬレベルに変化するとオンして、データ保持ノードを変化させる可能性がある。そこで、第２Ｎチャンネルトランジスタは抵抗素子を介して第１補正データ保持ノードに接続する。これにより、第１補正データ保持ノードがＨレベルの時にＬレベルに変化する可能性は、第１補正データ保持ノードが直接第２Ｎチャンネルトランジスタに接続されるより著しく低下する。同様の理由で、第２Ｐチャンネルトランジスタは抵抗素子を介して第２補正データ保持ノードに接続する。
【００２３】
更に、第１補正データ保持ノードがＬレベルの時、第２ＮチャンネルトランジスタのゲートはＨレベルである。第２Ｎチャンネルトランジスタのゲートは、第４Ｎチャンネルトランジスタに接続されているので、ＨレベルからＬレベルに変化するソフトエラーが発生する可能性があり、このようなソフトエラーが発生すると、第５Ｐチャンネルトランジスタがオンして第１補正データ保持ノードをＬレベルからＨレベルに変化させる可能性がある。このような変化が起きても、第１Ｐチャンネルトランジスタがオフして第１補正回路が切り離されるだけであるが、このような状態は好ましくない。そこで、第５Ｐチャンネルトランジスタは抵抗素子を介して第１補正データ保持ノードに接続する。これにより、第１補正データ保持ノードがＬレベルの時にＨレベルに変化する可能性が低減される。同様の理由で、第５Ｎチャンネルトランジスタは抵抗素子を介して第２補正データ保持ノードに接続する。
【００２４】
上記の抵抗素子は、拡散抵抗で構成することが望ましく、第１補正データ保持ノードに接続される抵抗はＰ型拡散抵抗を使用し、第２補正データ保持ノードに接続される抵抗はＮ型拡散抵抗で構成する。
【００２５】
また、第１補正データ保持ノードのゲート回路を構成するＰチャンネルトランジスタは、他のＰチャンネルトランジスタよりゲート長が長く、第２補正データ保持ノードを構成するＮチャンネルトランジスタは、他のＮチャンネルトランジスタよりゲート長が長いことが望ましい。これにより第１及び第２補正データ保持ノードのリークが低減できる。
【００２６】
更に、ソフトエラーに対する耐性を一層向上するために、データ保持ノード、第１補正データ保持ノード、第２補正データ保持ノード、第２Ｎチャンネルトランジスタ及び第２Ｎチャンネルトランジスタの少なくとも１つに容量素子を接続してもよい。
【００２７】
以上本発明の第１の態様について説明したが、第１の態様の構成では、各ノードで個別に発生したソフトエラーは伝播せず、直ちに補正される。α線で発生するソフトエラーは各ノード毎に限られるので、言い換えれば、第１の態様はα線によるソフトエラーに対する耐性を向上できる。しかし、中性子によるソフトエラーは、今後の半導体テクノロジの微細化に伴い各ノード毎のエラーに限られず、隣接する複数のノードで発生することが懸念されるため、第１の態様のデータ保持回路でもソフトエラー耐性は十分とはいえない。非特許文献１、特許文献１及び２などに記載された構成も、複数のノードで発生するソフトエラーに対しては、十分な耐性を有さない。
【００２８】
本発明の第２の態様は、このような複数のノードで発生するソフトエラーに対する耐性を向上できる。本発明の第２の態様のデータ保持回路は、放射線などの外乱により活性化して、ハイインピーダンス状態から、データ保持回路の出力に応じたデータを出力する状態に変化するエラーリカバリィ回路を更に設け、エラーリカバリィ回路の出力でデータ保持回路の状態を補正するようにフィードバックすることを特徴とする。
【００２９】
本発明の第２の態様のエラーリカバリィ回路は、Ｎチャンネルトランジスタと第１微小電流源とを備え、外乱により活性化する第１センサ回路と、Ｐチャンネルトランジスタと第２微小電流源とを備え、外乱により活性化する第２センサ回路と、前記第１及び第２センサ回路が活性化した時に、出力が、ハイインピーダンス状態から、入力データに応じたデータを出力する状態に変化するスイッチとを備えることを特徴とする。
【００３０】
エラーリカバリィ回路のスイッチ回路は、データ保持回路の複数の部分の状態を補正できるように、入力データに応じた複数の異なるデータを出力する複数のノードを備える。
【００３１】
第１及び第２センサ回路が放射線に対して活性化する感度は、データ保持ノードが放射線に対して保持データを変化させる感度より高いように設定する。
【００３２】
第２の態様のエラーリカバリィ回路は、どのようなデータ保持回路にでも付加することが可能である。また、エラーリカバリィ回路は、データ保持回路の中心付近に設ける。
【００３３】
第２の態様を第１の態様のデータ保持回路に適用する場合には、第１の態様のデータ保持回路に、上記の第２の態様のエラーリカバリィ回路を設け、データ保持ノードの出力がエラーリカバリィ回路の入力データとして入力され、エラーリカバリィ回路のスイッチの複数の出力データが、データ保持回路のデータ保持ノード、第１補正データ保持ノード及び第２補正データ保持ノードにフィードバックされるように構成する。
【００３４】
本発明の第２の態様によれば、中性子などに複数のノードでソフトエラーが発生した場合、データ保持回路のデータ保持ノード、第１補正データ保持ノード及び第２補正データ保持ノードでソフトエラーが発生してデータ保持回路の出力がエラーリカバリィ回路に伝播する前に、エラーリカバリィ回路はいち早く活性化して、ソフトエラーが発生する前のデータ保持回路の出力に応じたデータを出力する状態になる。このエラーリカバリィ回路の出力は、データ保持回路のデータ保持ノード、第１補正データ保持ノード及び第２補正データ保持ノードに、これらのノードをソフトエラーが発生する前の状態に維持するようにフィードバックされるので、正常な状態が維持される。
【００３５】
なお、ソフトエラーにより変化したデータ保持回路の出力がエラーリカバリィ回路に伝播していくことが懸念されるが、この問題はエラーリカバリィ回路の時定数を適切な値に設定することで防止できる。例えば、エラーリカバリィ回路が活性化される時定数を中性子ソフトエラーによるパルス期間に略等しく設定し、データ保持回路でエラーが発生する期間は、エラーリカバリィ回路からフィードバックして、データ保持回路のデータを強制的に正しいデータに保持するようにする。言い換えれば、データ保持回路ではソフトエラーを発生させないように時定数を設定する。エラーリカバリィ回路の時定数は微小電流源で設定できる。
【００３６】
なお、エラーリカバリィ回路の活性化する感度は、データ保持回路が放射線に対して保持データを変化させる感度より高く設定されことが望ましいが、その場合エラーリカバリィ回路で頻繁に（主としてα線による）ソフトエラーが発生することになる。しかし、エラーリカバリィ回路が活性化して出力するデータは、データ保持回路が正常な状態である場合のデータであり、それをフィードバックしてもデータ保持回路の各部は同じデータであり、特に問題は生じない。
【発明の効果】
【００３７】
以上説明したように、本発明の第１の態様によれば、ソフトエラーが発生したとしても補正されて最終的な出力信号は正常な値に維持でき、次段へソフトエラーが伝播しないデータ保持回路が得られる。
【００３８】
また、本発明の第２の態様によれば、複数のノードで同時にソフトエラーが発生しても補正が可能なデータ保持回路が得られる。
【発明を実施するための最良の形態】
【００３９】
図２は、本発明の第１実施例のデータ保持回路の構成を示す図である。図示のように、第１実施例のデータ保持回路は、クロックＣＫ、ＣＫＢに同期して入力データＤをデータ保持ノードＤＨに取り込むクロック同期インバータＣＫＩｎｖと、データＱを出力するインバータＩｎｖ１とを有するデータ保持部１と、クロックに同期して入力データＤをプルアップ制御信号として第１補正データ保持ノードＰＤＨに取り込んで保持するＰチャンネルトランジスタＰ０で構成される第１ゲート回路と、プルアップ制御信号が直接ゲートに印加され、プルアップ制御信号が低レベルの時にデータ保持ノードＤＨに保持されたデータを高レベルにプルアップする第１ＰチャンネルトランジスタＰ１とを有する第１補正回路２と、クロックに同期して入力データＤをプルダウン制御信号として第２補正データ保持ノードＮＤＨに取り込んで保持するＮチャンネルトランジスタＮ０で構成される第２ゲート回路と、プルダウン制御信号が直接ゲートに印加され、プルダウン制御信号が高レベルの時にデータ保持ノードＤＨに保持されたデータを低レベルにプルダウンする第１ＮチャンネルトランジスタＮ１とを有する第２補正回路３とを有する。この構成は、特許文献２に記載されているので、その説明は省略する。第１実施例のデータ保持回路は、上記の構成に加えて、第１補正データ保持ノードＰＤＨを低電位電源に接続する第２ＮチャンネルトランジスタＮ２と、第２補正データ保持ノードＮＤＨを高電位電源に接続する第２ＰチャンネルトランジスタＰ２と、第２ＮチャンネルトランジスタＮ２のゲートをデータ保持ノードＤＨに接続する第３ＰチャンネルトランジスタＰ３と、第２ＰチャンネルトランジスタＰ２のゲートをデータ保持ノードＤＨに接続する第３ＮチャンネルトランジスタＮ３と、第２ＮチャンネルトランジスタＮ２のゲートを低電位電源に接続する第４ＮチャンネルトランジスタＮ４と、第２ＰチャンネルトランジスタＰ２のゲートを高電位電源に接続する第４ＰチャンネルトランジスタＰ４とを有する。
【００４０】
第３ＰチャンネルトランジスタＰ３のゲートは第２補正データ保持ノードＮＤＨに接続され、第３ＮチャンネルトランジスタＮ３のゲートは第１補正データ保持ノードＰＤＨに接続され、第４ＮチャンネルトランジスタＮ４のゲートは第２補正データ保持ノードＮＤＨに接続され、第４ＰチャンネルトランジスタＰ４のゲートは第１補正データ保持ノードＰＤＨに接続される。なお、第２ＮチャンネルトランジスタＮ２のゲートを第１補助ノードＰＤＨ２で表し、第２ＰチャンネルトランジスタＰ２のゲートを第２補助ノードＮＤＨ２で表す。また、Ｐ３とＮ４で構成される部分が第１補正制御回路に相当し、Ｎ３とＰ４で構成される部分が第２補正制御回路に相当する。更に、図２のクロック同期インバータＣＫＩＮｖは、トランジスタで構成した状態を示している。
【００４１】
図３は、Ｌレベル（０）の入力データを取り込んだ状態を示す。図において、細線で示した部分はオフ状態を示し、太線はオン状態を示す。図示のように、データ保持ノードＤＨと第１補助ノードＰＤＨ２はＨレベル（１）である。出力Ｑ、第１補正データ保持ノードＰＤＨ、第２補正データ保持ノードＮＤＨ及び第２補助ノードＮＤＨ２は０である。トランジスタＰ１、Ｎ２、Ｐ３、Ｐ４及びインバータＩｎｖｏはオンである。また、トランジスタＮ１、Ｐ２、Ｎ３及びＮ４はオフである。
【００４２】
図３に示すように、第１実施例のデータ保持回路では、第１補正データ保持ノードＰＤＨが０の時、それは第２ＮチャンネルトランジスタＮ２のみで低電位電源に接続されるため、第１補正データ保持ノードＰＤＨの電位を十分にＬレベルにできる。なお、図示しないが、入力データＤが１の場合には、トランジスタＮ１、Ｐ２、Ｎ３及びＮ４がオンして、トランジスタＰ１、Ｎ２、Ｐ３及びＰ４がオフして、第２補正データ保持ノードＮＤＨは第２ＰチャンネルトランジスタＰ２のみで高電位電源に接続されるので、第２補正データ保持ノードＮＤＨの電位を十分にＨレベルにできる。
【００４３】
次に、図３の状態で、各ノードにソフトエラーが発生する場合を考える。この場合、データ保持ノードＤＨ、第１補正データ保持ノードＰＤＨ、第２補正データ保持ノードＮＤＨ、第１補助ノードＰＤＨ２及び第２補助ノードＮＤＨ２で、すなわちすべてのノードでソフトエラーが発生する可能性がある。
【００４４】
図４の（Ａ）は、データ保持ノードＤＨにソフトエラーが発生して、ＤＨが１から０に、出力Ｑが０から１に変化した場合を示す。この変化により、第１補助ノードＰＤＨ２は、１から０に変化して、Ｎ２はオフするが、ＰＤＨは０のままである。また、Ｎ４がオフであるので、ＤＨが１から０に変化しても第２補助ノードＮＤＨ２には影響せず、ＮＤＨ２は１のままで変化しない。
【００４５】
ＤＨのソフトエラーにより図４の（Ａ）のように変化するが、ＰＤＨは０のままであるので、図４の（Ｂ）のように、Ｐ１はオンしており、ＤＨは０から再び１に戻り、出力Ｑは０に戻る。
【００４６】
図５は、上記の変化を示すタイムチャートであり、ＤＨのソフトエラーにより、ＤＨとＱが変化するが、ＰＤＨとＮＤＨは変化しないので、短時間の内に元の状態に戻る。
【００４７】
図６の（Ａ）は、第１補正データ保持ノードＰＤＨにソフトエラーが発生して、ＰＤＨが０から１に変化した場合を示す。この変化により、Ｐ１がオフするが、Ｎ１もオフなので、ＤＨは１のままである。
【００４８】
ＰＤＨが図６の（Ａ）のように変化しても、Ｎ２はオンのままであるので、図６の（Ｂ）のように、ＰＤＨは１から再び０に戻り、Ｐ１が再びオンする。
【００４９】
図７は、上記の変化を示すタイムチャートであり、ＰＤＨのソフトエラーにより、ＰＤＨが変化するが、ＤＨ、Ｑ及びＮＤＨは変化しない。
【００５０】
次に、ＮＤＨの値は、Ｎ０により決定されて保持されるが、Ｐ２によっても保持される。Ｎ０のみで決定及び保持される場合には、上記のようにＮＤＨの０から１へのソフトエラーの発生のみを考慮すればよい。そこで、Ｐ２のサイズを他のトランジスタ、特にＰ０に比べて非常小さくして、放射線によりＰＤＨが１から０に変化するソフトエラーが発生する可能性を小さくしている。同様に、Ｎ２のサイズを他のトランジスタ、特にＰ０に比べて非常小さくして、放射線によりＰＤＨが０から１に変化するソフトエラーが発生する可能性を小さくしている。
【００５１】
また、Ｐ０及びＮ０は、ＰＤＨ及びＮＤＨがリークにより変化する可能性を小さくするために、他のトランジスタよりゲート長を長くすることが望ましい。
【００５２】
更に、第１補助ノードＰＤＨ２は、Ｐ３により決定及び保持されるが、Ｎ４により低電位電源に接続されているため、１から０へのソフトエラーが発生する可能性がある。しかし、ＰＤＨ２が１から０へ変化してもＮ２がオフになるだけで、ＰＤＨ及びＤＨには影響しない。
【００５３】
また、第２補助ノードＮＤＨ２は、Ｎ３により決定及び保持されるので、１から０へのソフトエラーが発生する可能性があるが、ＮＤＨ２はＰ４により高電位電源に接続されているので、Ｐ２がオンする前に、ＮＤＨ２は０から１に戻る。
【００５４】
以上、入力データＤが０の場合を説明したが、Ｄ、ＰＤＨ及びＮＤＨが１で、ＤＨが０の場合に、ＤＨとＮＤＨでソフトエラーが発生した場合も同様であるので、説明は省略する。
【００５５】
第１実施例の構成で、ＰＤＨがＬレベル（０）の時には、Ｎ２がオンしているのでＰＤＨは低電位電源に接続されて安定している。しかし、ＰＤＨがＨレベル（１）の時には、Ｎ２がオフしており、ＰＤＨはフローティング状態である。前述のように、Ｎ２はソフトエラーが発生しないようにサイズを小さくしているが、ソフトエラーの発生をゼロにはできない。もしソフトエラーが発生してＮ２がオンすると、ＰＤＨがＨレベルからＬレベルに変化してＰ１がオンしてデータ保持ノードに影響するという問題がある。第２実施例のデータ保持回路ではこの問題を解決する。
【００５６】
図８は、本発明の第２実施例のデータ保持回路の構成を示す図であり、第１実施例と異なるのは、ＰＤＨと高電位電源の間にＰ５接続され、ＮＤＨと低電位電源の間にＮ５が接続されている点である。Ｐ５のゲートはＰＤＨ２に接続され、Ｎ５のゲートはＮＤＨ２に接続される。
【００５７】
図９の（Ａ）は、第２実施例で、Ｄ、ＰＤＨ、ＮＤＨ及びＱが１で、ＤＨ、ＰＤＨ２及びＮＤＨ２が０の場合を示す。図示のように、Ｎ４がオンであるためにＰＤＨ２は０であり、Ｐ５もオンする。この状態で、Ｎ２のためにＰＤＨが１から０に変化するソフトエラーが発生しても、ＰＤＨはＰ５により高電位電源に接続されているので、ソフトエラーは相殺されて、Ｐ１はオンしない。従って、ＤＨは変化せず、Ｑも変化しない。
【００５８】
図９の（Ｂ）は、第２実施例で、Ｄ、ＰＤＨ、ＮＤＨ及びＱが０で、ＤＨ、ＰＤＨ２及びＮＤＨ２が１の場合を示す。この場合は、Ｎ５が働いてＮＤＨを保持する。
【００５９】
図１０は、第２実施例のデータ保持回路のソフトエラーに対する耐性を、従来例と比較して示す図である。この図は、横軸が電源電圧Ｖｄｄを、縦軸がドレインに収集された電荷量を示し、放射線による雑音（ソフトエラー）が発生した１０ｎｓ後に正しいデータである場合を正常（Ｐａｓｓ）とし、誤ったデータである場合を誤り（Ｆａｉｌ）とした。図において、実線が第２実施例のデータ保持回路で出力Ｑが０の場合に誤りが起きる範囲を、破線が第２実施例のデータ保持回路で出力Ｑが１の場合に誤りが起きる範囲を、一点鎖線が従来例で出力Ｑが０の場合に誤りが起きる範囲を、二点鎖線が従来例で出力Ｑが１の場合に誤りが起きる範囲を示す。従来、Ｆａｉｌとされていた、電荷量が１０ｆＣ以上の場合も、Ｐａｓｓとなることが分かる。
【００６０】
図１１は、本発明の第３実施例のデータ保持回路の構成を示す図であり、ＰＤＨとＮ２の間に抵抗素子Ｒ１が、ＮＤＨとＰ２の間に抵抗素子Ｒ２が、ＰＤＨとＰ５の間に抵抗素子Ｒ３が、ＮＤＨとＮ５の間に抵抗素子Ｒ４が接続されている点が、第２実施例と異なる。
【００６１】
第２実施例の構成では、ＰＤＨは、Ｎ２に接続されているので、１から０へのソフトエラーが発生する可能性がある。前述のように、第２実施例では、Ｐ５を設けることにより、ＰＤＨが１から０へ変化しにくくしているがそのようなソフトエラーを完全には防止できない。Ｐ１は、ＰＤＨが１の時にはオフしているが０に変化するとオンして、ＤＨを０から１に変化させてしまう。そこで、Ｎ２は抵抗素子Ｒ１を介してＰＤＨに接続する。これにより、ＰＤＨが１の時に放射線が入射しても、放射線により生じるキャリアは抵抗素子を介してＮ２に流れるので電位変化を生じにくくなり、ＰＤＨが１から０に変化する可能性は、第２実施例のようにＰＤＨが直接Ｎ２に接続される場合より著しく低下する。同様の理由で、抵抗素子Ｒ２によりＮＤＨが１から０に変化する可能性は、第２実施例より著しく低下する。
【００６２】
更に、ＰＤＨが１の時、ＰＤＨ２は０である。ＰＤＨ２が０から１に変化するソフトエラーが発生すると、Ｎ２がオンしてＰＤＨを０に変化させるように働くが、Ｒ１があるためにこの変化の時定数が大きく、ＰＤＨが０に変化する前にＰＤＨ２が０に戻り、Ｎ２がオフするので、元の状態が維持される。Ｒ２も同様の働きをする。
【００６３】
更に、第２実施例の構成では、ＤＨ及びＰＤＨ２が１の時、ＰＤＨは０である。ソフトエラーによりＤＨが１から０に変化するとＰＤＨ２も同様に変化する。また、ＰＤＨ２はＮ４に接続されているので、１から０に変化するソフトエラーが発生する可能性がある。このようなソフトエラーが発生すると、Ｐ５がオンしてＰＤＨを０から１に変化させる。このような変化が起きても、Ｐ１がオフしてＰＤＨが切り離されるだけであるが、上記のようにＤＨにソフトエラーが発生していると、これが直ぐには補正されないことになる。そこで、Ｐ５は抵抗素子Ｒ３を介してＰＤＨに接続する。これにより、Ｐ５がオンしてもＰＤＨは直ぐには０から１には変化しなくなり、ＰＤＨがソフトエラーにより変化する可能性が低減され、ＤＨも直ぐに補正されることになる。抵抗素子Ｒ４も、同様にＮＤＨが１から０に変化する可能性を低減する。
【００６４】
抵抗素子Ｒ１からＲ４は、拡散抵抗で構成することが望ましく、ＰＤＨに接続される抵抗素子Ｒ１とＲ３はＰ型拡散抵抗を使用して構成、ＮＤＨに接続される抵抗素子Ｒ２とＲ４はＮ型拡散抵抗で構成する。例えば、ソフトエラーによるノイズが１００ｐｓのパルスであり、ノードの容量が１００ｆＦであるとすれば、抵抗素子の抵抗値は１ｋΩであればよく、この抵抗素子はポリシリコン抵抗や、拡散抵抗で小さく作ることが可能である。
【００６５】
以上、本発明の第１から第３実施例のデータ保持回路について説明したが、これらのデータ保持回路には、各ノード、主にＰＤＨ、ＮＤＨで個別に発生したソフトエラーは伝播しない特徴を持ち、ＤＨで発生したエラーに対しては直ちに補正される特徴がある。α線で発生するソフトエラーは各ノード毎に限られるので、言い換えれば、第１から第３実施例のデータ保持回路はα線によるソフトエラーに対する耐性を向上できる。しかし、電源電圧の低下に伴いエラー訂正時間が増大し、その訂正時間内に他のノードエラーが起こる確率も上がり、さらに中性子によるソフトエラーは、各ノード毎に限られず、隣接する複数のノードで発生するため、第１から第３実施例のデータ保持回路でもソフトエラー耐性は十分とはいえない。非特許文献１、特許文献１及び２などに記載された構成も、複数のノードで発生するソフトエラーに対しては、十分な耐性を有さない。
【００６６】
図１２は、本発明の第４実施例のデータ保持回路の構成を示す図である。図示のように、第４実施例のデータ保持回路は、第２実施例のデータ保持回路１０に、エラーリカバリィ回路１１を付加した構成を有する。
【００６７】
エラーリカバリィ回路１１は、Ｎチャンネルトランジスタ１１と第１微小電流源７とを有し、放射線などの外乱により活性化する第１センサ回路５と、ＰチャンネルトランジスタＰ１１と第２微小電流源８とを有し、外乱により活性化する第２センサ回路６と、第１及び第２センサ回路５、６が活性化した時に、出力が、ハイインピーダンス状態から、入力データに応じたデータを出力する状態に変化するスイッチ回路とを備える。スイッチ回路は、ＰチャンネルトランジスタＰ１２、Ｐ１３及びＮチャンネルトランジスタＮ１２、Ｎ１３で構成される１段目のインバータと、ＰチャンネルトランジスタＰ１４、Ｐ１５及びＮチャンネルトランジスタＮ１４、Ｎ１５で構成される２段目のインバータとを有する。Ｐ１３とＰ１５及びＮ１３とＮ１５のゲートには、それぞれ第１センサ回路５と第２センサ回路６の出力が印加される。１段目のインバータの入力はデータ保持回路１０の出力Ｑに接続され、１段目のインバータの出力は２段目のインバータに入力されると共に、データ保持回路１０のデータ保持ノードＤＨに接続されている。また、２段目のインバータの出力は、データ保持回路１０の第１及び第２補正データ保持ノードＰＤＨ、ＮＤＨに接続されている。
【００６８】
第１及び第２センサ回路５、６が放射線に対して活性化する感度は、データ保持ノード１０が放射線に対して保持データを変化させる感度より高く、すなわちより敏感になるように設定する。
【００６９】
図１２では、エラーリカバリィ回路１１は、データ保持ノード１０の横に設けるように示しているが、データ保持ノード１０の中心付近に設けることが望ましい。これによりデータ保持ノード１０に影響する中性子が入射すると、エラーリカバリィ回路１１は確実に活性化され、正常なデータを保持するように働く。
【００７０】
第４実施例のデータ保持回路では、放射線などの外乱がない時には、エラーリカバリィ回路１１は非活性状態であり、１段目と２段目の出力はハイインピーダンス状態である。中性子などでデータ保持回路の複数のノードでソフトエラーが発生した場合、エラーリカバリィ回路１１の第１及び第２センサ回路５、６は、より敏感なので、かならず活性化し、しかもデータ保持回路１０の出力Ｑが変化する前に活性化する。そのため、データ保持回路１０の出力Ｑがエラーリカバリィ回路１１に伝播する前に、第１及び第２センサ回路５、６が活性化して、１段目及び２段目のインバータが活性化し、ソフトエラーにより変化する前の出力Ｑに応じた出力を発生する。
【００７１】
ソフトエラーにより変化する前の状態に対応するエラーリカバリィ回路の出力は、データ保持回路のデータ保持ノード、第１補正データ保持ノード及び第２補正データ保持ノードにフィードバックされるので、これらのノードの値が変化しないように働き、ノードの値が変化している途中であればそれらを元に戻す。もし、値が変化していないノードがあっても、同じデータになるだけなので問題は生じない。このようにして、データ保持回路１０の各ノードの状態はソフトエラーが発生する前の正常な状態に維持される。
【００７２】
なお、ソフトエラーによりデータ保持回路１０の内部保持データが反転し、ある時定数で出力Ｑがエラーリカバリィ回路１１に伝播していくことが懸念されるが、エラーリカバリィ回路の時定数の設定によりデータ保持回路の反転を防ぐことができる構成にした。
【００７３】
例えば、中性子ソフトエラーにより発生するパルス期間がおよそ１００ｐｓから１５０ｐｓである場合、エラーリカバリィ回路の微小電流源の抵抗値、電流値、及びノード容量値によって時定数を１００ｐｓから１５０ｐｓに設定し、データ保持回路でエラーが発生すると思われる期間、フィードバックにより強制的にエラーを阻止するカウンターパルスを与え、データ保持回路ではエラーパルスをまったく発生させない、すなわちソフトエラーを発生させないように時定数を設定してある。
【００７４】
また、この一連のリカバリィ動作後、さらにデータ保持回路に単発のエラーが起きることがあるが、単発エラーには第１から第３実施例のデータ保持回路だけで対応できる。その時までには十分エラーリカバリィ回路は非活性化状態に戻っているのでデータ保持回路には影響しない。
【００７５】
なお、エラーリカバリィ回路１１の活性化する感度は、データ保持回路が放射線に対して保持データを変化させる感度より高く設定されているため、エラーリカバリィ回路１１で頻繁に（主としてα線による）ソフトエラーが発生することになる。しかし、エラーリカバリィ回路１１が活性化して出力するデータは、データ保持回路１０が正常な状態である場合のデータであり、それをフィードバックしてもデータ保持回路の各部を補正しても、同じデータであり、特に問題は生じない。
【産業上の利用可能性】
【００７６】
本発明により、データ保持回路の信頼性が向上するので、このデータ保持回路を、宇宙空間や航空機など放射線の影響を受けやすい状況で使用される半導体装置や、多数のデータ保持回路を有し、高い信頼性が要求される大型のコンピュータに使用すれば、半導体装置やコンピュータの誤動作を防止して、装置の信頼性や安全性を向上できる。
【図面の簡単な説明】
【００７７】
【図１】ソフトエラーに対する耐性を向上したデータ保持回路の従来例の構成を示す図である。
【図２】本発明の第１実施例のデータ保持回路の構成を示す図である。
【図３】第１実施例のデータ保持回路の動作を説明する図である。
【図４】第１実施例のデータ保持回路の動作を説明する図である。
【図５】第１実施例のデータ保持回路の動作を示すタイムチャートである。
【図６】第１実施例のデータ保持回路の動作を説明する図である。
【図７】第１実施例のデータ保持回路の動作を示すタイムチャートである。
【図８】本発明の第２実施例のデータ保持回路の構成を示す図である。
【図９】第２実施例のデータ保持回路の動作を説明する図である。
【図１０】第２実施例のデータ保持回路のソフトエラー耐性の向上を従来例と比較して示す図である。
【図１１】本発明の第３実施例のデータ保持回路の構成を示す図である。
【図１２】本発明の第４実施例のデータ保持回路の構成を示す図である。
【符号の説明】
【００７８】
１…データ保持部
２…第１補正回路
３…第２補正回路
５…第１センサ回路
６…第２センサ回路
７…第１微小電流源
８…第２微小電流源
１０…データ保持回路
１１…エラーリカバリィ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005269079.tif 000011
【図１０】
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【図１１】
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【図１２】
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