(57)【要約】【課題】スイッチング素子と画素電極とのコンタクト抵抗の変動が抑止される液晶表示素子の製造方法を提供する。【解決手段】絶縁基板１上にＴＦＴ２２を形成するステップと、ＴＦＴ２２のドレイン電極１０ａを覆うように第２層間絶縁膜１１を形成するステップと、第２層間絶縁膜１１にドレイン電極１０ａに達する第３コンタクトホール１２を形成するステップと、第２層間絶縁膜１１及び第３コンタクトホール１２を覆うように画素電極形成用の透明導電膜１３ａを形成するステップと、第３コンタクトホール１２を埋めるように絶縁被覆層１４を形成するステップと、を備える。【選択図】図４
2005115153.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に設けられた複数の画素電極と、該複数の画素電極のそれぞれに対応して層間絶縁膜を介してその下層側に設けられ、該層間絶縁膜に形成されたコンタクトホールを介して対応する画素電極に接続されたスイッチング素子と、を備えたアクティブマトリクス基板を有する液晶表示素子を製造する方法であって、
基板上にスイッチング素子を形成するステップと、
上記スイッチング素子を覆うように層間絶縁膜を形成するステップと、
上記層間絶縁膜に上記スイッチング素子に達するコンタクトホールを形成するステップと、
上記層間絶縁膜及びコンタクトホールを覆うように画素電極形成用の導電膜を形成するステップと、
上記コンタクトホールを埋めるように絶縁層を形成するステップと、
を備えたことを特徴とする液晶表示素子の製造方法。
【請求項２】
請求項１に記載された液晶表示素子の製造方法において、
上記絶縁層を形成するステップは、
上記導電膜を覆い且つ上記コンタクトホールを埋めるように絶縁被覆膜を形成するステップと、
上記絶縁被覆膜を、上記コンタクトホールを埋めた部分を残すようにエッチングして除去するステップと、
を含むことを特徴とする液晶表示素子の製造方法。
【請求項３】
請求項２に記載された液晶表示素子の製造方法において、
上記導電膜及び上記絶縁層を覆うようにレジスト膜を形成するステップと、
上記レジスト膜を露光及び現像することにより画素電極形成用マスクを形成するステップと、
上記導電膜の上記画素電極形成用マスクから露出した部分をエッチングして画素電極を形成するステップと、
上記画素電極形成用マスクを除去するステップと、
をさらに備えたことを特徴とする液晶表示素子の製造方法。
【請求項４】
請求項１に記載された液晶表示素子の製造方法において、
上記絶縁膜を形成するステップは、
上記導電膜を覆うように絶縁被覆膜を形成するステップと、
上記絶縁被覆膜を覆うようにレジスト膜を形成するステップと、
上記レジスト膜を露光及び現像することにより画素電極形成用マスクを形成するステップと、
上記絶縁被覆膜の上記画素電極形成用マスクから露出した部分をエッチングして除去するステップと、
を含むことを特徴とする液晶表示素子の製造方法。
【請求項５】
請求項４に記載された液晶表示素子の製造方法において、
上記導電膜の上記画素電極形成用マスクから露出した部分をエッチングして画素電極を形成するステップと、
上記画素電極形成用マスクを除去するステップと、
をさらに備えたことを特徴とする液晶表示素子の製造方法。
【請求項６】
請求項２又は４に記載された液晶表示素子の製造方法において、
上記絶縁被覆膜を形成するステップで、該絶縁被覆膜を、感光性のないレジスト膜とすることを特徴とする液晶表示素子の製造方法。
【請求項７】
請求項２、４、６のうちいずれかに記載された液晶表示素子の製造方法において、
上記絶縁被覆膜を形成するステップで、該絶縁被覆膜を、塗布法によって形成することを特徴とする液晶表示素子の製造方法。
【請求項８】
請求項３又は４に記載された液晶表示素子の製造方法において、
上記画素電極形成用マスクを形成するステップで、該画素電極形成用マスクを、その外周端が上記コンタクトホールを横切るように形成することを特徴とする液晶表示素子の製造方法。
【請求項９】
請求項１乃至８のいずれかに記載された液晶表示素子の製造方法で製造されたことを特徴とする液晶表示素子。
【請求項１０】
請求項９に記載された液晶表示素子を備えることを特徴とする液晶プロジェクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板を備える液晶表示素子の製造方法及びそれを用いた液晶表示素子並びに液晶プロジェクタに関するものである。
【背景技術】
【０００２】
画像の最小単位である画素のスイッチング素子として、薄膜トランジスタ（以下「ＴＦＴ」と称する）を有するアクティブマトリクス基板を備える液晶表示素子は、近年、小型化及び高精細化され、液晶プロジェクタの液晶ライトバルブとして利用されている。
【０００３】
例えば、特許文献１及び２では、大光量下で使用され、各画素当たりの面積が小さい液晶プロジェクタ用途の液晶表示素子において、ＴＦＴの耐光性の向上及び画素の高開口率化を図るための手段が開示されている。
【０００４】
このような液晶表示素子は、マトリクス状に複数の画素電極が配設されたアクティブマトリクス基板と、その複数の画素電極に対向するように共通電極が設けられた対向基板と、それらの両基板間に挟持された液晶層と、から構成されている。
【０００５】
ところで、ＴＦＴは、ゲート電極、ソース電極及びドレイン電極を有しており、ゲート電極が高電位になったときに、ソース電極とドレイン電極との間に電流が発生するように構成されたスイッチング素子である。
【０００６】
また、ＴＦＴのドレイン電極と画素電極とは通常、互いに異なる層に形成されるため、画素電極はコンタクトホールを介してドレイン電極に接続される。
【０００７】
図１３は、従来のアクティブマトリクス基板において、画素電極１３を形成する際のドレイン電極１０ａの周辺の断面模式図である。なお、ドレイン電極１０ａより下層の構成要素は、下地膜８’として省略している。
【０００８】
図１３（ａ）に示すアクティブマトリクス基板では、下地膜８’上にドレイン電極１０ａが設けられ、ドレイン電極１０ａを覆うように、層間絶縁膜１１が設けられている。そして、画素電極１３が層間絶縁膜１１上に設けられ、コンタクトホール１２を介してドレイン電極１０ａに接続されている。さらに、画素電極１３の上層には、画素電極１３を形成するための画素電極形成用マスク１５が設けられている。
【０００９】
このアクティブマトリクス基板では、画素電極１３の外周端の位置がコンタクトホール１２の底部に位置しており、画素電極形成用マスク１５をパターン形成する際のアライメントずれや線幅変動等の製造プロセス上のばらつきが生じると、画素電極１３の外周端の位置がコンタクトホール１２の底部内でばらついてしまう。そのため、画素電極１３とドレイン電極１０ａとの接触面積の大きさがばらつき、両者のコンタクト抵抗が変動することになる。これにより、画素電極に本来の画像信号による電荷を書き込めない状態になり、画像の表示品位が低下してしまう。
【００１０】
そこで、図１３（ｂ）に示すように、画素電極１３の外周端の位置をコンタクトホール１２の外側にして、画素電極１３がコンタクトホール１２の底部全面を覆うようにする手段がとられている。
【特許文献１】特開２００２−２１５０６４号公報
【特許文献２】特開２００２−４９０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
このアクティブマトリクス基板では、画素電極１３の外周端の位置がコンタクトホール１２の外側にあり、つまり、画素電極１３にオーバーラップ部Ｐ３を設けることにより、画素電極１３とドレイン電極１０ａとのコンタクト部Ｐ４の面積が一定になり、両電極間のコンタクト抵抗の変動が抑止されている。しかしながら、アクティブマトリクス基板の作製では、ある程度の製造プロセス上のばらつきを考慮する必要がある反面、画素の高開口率が求められるので、画素電極１３にオーバーラップ部Ｐ３を確実に設けることは、困難である。
【００１２】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、容易に且つ確実に、スイッチング素子と画素電極とのコンタクト抵抗の変動が抑止される液晶表示素子の製造方法及びそれを用いた液晶表示素子並びに液晶プロジェクタを提供することにある。
【課題を解決するための手段】
【００１３】
本発明の液晶表示素子を製造方法は、マトリクス状に設けられた複数の画素電極と、該複数の画素電極のそれぞれに対応して層間絶縁膜を介してその下層側に設けられ、該層間絶縁膜に形成されたコンタクトホールを介して対応する画素電極に接続されたスイッチング素子と、を備えたアクティブマトリクス基板を有する液晶表示素子を製造する方法であって、基板上にスイッチング素子を形成するステップと、上記スイッチング素子を覆うように層間絶縁膜を形成するステップと、上記層間絶縁膜に上記スイッチング素子に達するコンタクトホールを形成するステップと、上記層間絶縁膜及びコンタクトホールを覆うように画素電極形成用の導電膜を形成するステップと、上記コンタクトホールを埋めるように絶縁層を形成するステップと、を備えたことを特徴とする。
【００１４】
上記製造方法によれば、まず、スイッチング素子を覆うように層間絶縁膜を形成し、次に、その層間絶縁膜にスイッチング素子に達するようなコンタクトホールを形成し、次に、そのコンタクトホールを覆うように画素電極形成用の導電膜を形成し、次に、コンタクトホールを埋めるように絶縁層を形成するので、コンタクトホール内の導電膜上には絶縁層が設けられることになる。
【００１５】
そのため、導電膜をエッチングする場合、コンタクトホール内の導電膜は、絶縁層に被覆されるのでエッチングされず、導電膜とスイッチング素子との接触面積は、コンタクトホールの底部の面積と略一致して、常に一定になる。これにより、容易に且つ確実に、スイッチング素子と導電膜から形成される画素電極とのコンタクト抵抗の変動が抑止される。
【００１６】
本発明の液晶表示素子の製造方法は、上記絶縁層を形成するステップは、上記導電膜を覆い且つ上記コンタクトホールを埋めるように絶縁被覆膜を形成するステップと、上記絶縁被覆膜を、上記コンタクトホールを埋めた部分を残すようにエッチングして除去するステップと、を含んでもよい。
【００１７】
上記の製造方法によれば、まず、層間絶縁膜及びコンタクトホールを覆うように、画素電極形成用の導電膜を形成し、次に、コンタクトホールを埋めるように、絶縁被覆膜を形成し、次に、コンタクトホールを埋めた部分を残すように絶縁被覆膜をエッチングするので、コンタクトホール内に絶縁被覆膜を残すことができる。これにより、コンタクトホール内に絶縁被覆膜からなる絶縁層を形成することができる。
【００１８】
本発明の液晶表示素子の製造方法は、上記導電膜及び上記絶縁層を覆うようにレジスト膜を形成するステップと、上記レジスト膜を露光及び現像することにより画素電極形成用マスクを形成するステップと、上記導電膜の上記画素電極形成用マスクから露出した部分をエッチングして画素電極を形成するステップと、上記画素電極形成用マスクを除去するステップと、をさらに備えてもよい。
【００１９】
上記の製造方法によれば、まず、導電膜及び上記絶縁層を覆うようにレジスト膜を形成し、次に、そのレジスト膜を露光及び現像することにより画素電極形成用マスクを形成し、次に、導電膜の画素電極形成用マスクから露出した部分をエッチングして画素電極を形成し、次に、その画素電極形成用マスクを除去することになる。そのため、導電膜をエッチングして画素電極を形成する際には、コンタクトホール内の導電膜は、絶縁層に被覆されているのでエッチングされず、導電膜とスイッチング素子との接触面積は、コンタクトホールの底部の面積と略一致したままになる。これにより、スイッチング素子と導電膜から形成される画素電極とのコンタクト抵抗の変動が抑止される。
【００２０】
本発明の液晶表示素子の製造方法は、上記絶縁膜を形成するステップは、上記導電膜を覆うように絶縁被覆膜を形成するステップと、上記絶縁被覆膜を覆うようにレジスト膜を形成するステップと、上記レジスト膜を露光及び現像することにより画素電極形成用マスクを形成するステップと、上記絶縁被覆膜の上記画素電極形成用マスクから露出した部分をエッチングして除去するステップと、を含んでもよい。
【００２１】
上記の製造方法によれば、まず、層間絶縁膜及びコンタクトホールを覆うように、画素電極形成用の導電膜を形成し、次に、その導電膜を覆うように、絶縁被覆膜を形成し、次に、その絶縁被覆膜を覆うようにレジスト膜を形成し、次に、そのレジスト膜を露光及び現像することにより画素電極形成用マスクを形成し、次に、絶縁被覆膜の画素電極形成用マスクから露出した部分をエッチングして除去することにより、コンタクトホール内に絶縁被覆膜を残すことができる。これにより、コンタクトホール内に絶縁被覆膜からなる絶縁層を形成することができる。
【００２２】
本発明の液晶表示素子の製造方法は、上記導電膜の上記画素電極形成用マスクから露出した部分をエッチングして画素電極を形成するステップと、上記画素電極形成用マスクを除去するステップと、をさらに備えてもよい。
【００２３】
上記の製造方法によれば、まず、導電膜の画素電極形成用マスクから露出した部分をエッチングして画素電極を形成し、次に、その画素電極形成用マスクを除去することになる。そのため、導電膜をエッチングして画素電極を形成する際には、コンタクトホール内の導電膜は、絶縁層に被覆されているのでエッチングされず、導電膜とスイッチング素子との接触面積は、コンタクトホールの底部の面積と略一致したままになる。これにより、スイッチング素子と導電膜から形成される画素電極とのコンタクト抵抗の変動が抑止される。
【００２４】
本発明の液晶表示素子の製造方法は、上記絶縁被覆膜を形成するステップで、該絶縁被覆膜を、感光性のないレジスト膜としてもよい。
【００２５】
上記の製造方法によれば、絶縁被覆膜を、感光性のないレジスト膜としているので、画素電極形成用マスクを除去する際に、絶縁被覆膜を同時に除去することができる。これにより、工程を増やすことのなく、絶縁被覆膜を除去することができる。
【００２６】
本発明の液晶表示素子の製造方法は、上記絶縁被覆膜を形成するステップで、該絶縁被覆膜を、塗布法によって形成してもよい。
【００２７】
上記の製造方法によれば、絶縁被覆膜を、塗布法によって形成しているので、従来のように、コンタクトホールを埋めるために、絶縁被覆膜の膜厚を厚くする必要がない。これにより、絶縁被覆膜を形成するためにかかるコスト及びエッチングによって不要な部分の絶縁被覆膜を除去するためにかかるコストを抑えることができる。
【００２８】
本発明の液晶表示素子の製造方法は、上記画素電極形成用マスクを形成するステップで、該画素電極形成用マスクを、その外周端が上記コンタクトホールを横切るように形成してもよい。
【００２９】
従来、スイッチング素子と画素電極とのコンタクト抵抗の変動を抑止するために、画素電極を、コンタクトホールの一方端から底部及び他方端に達するように形成すると共に、その他方端から延長されるオーバーラップ部を有するように形成していたが、本発明の製造方法によれば、スイッチング素子と画素電極とのコンタクト抵抗の変動が抑止されると共に、画素電極形成用マスクを、その外周端がコンタクトホールを横切るように形成するので、コンタクトホールの他方端から延長されるオーバーラップ部が形成されない。そのため、導電膜に接続されるスイッチング素子の大きさをオーバーラップ部の分だけ小さくすることができる。これにより、遮光性のスイッチング素子の大きさが小さくなるので、画素の開口率の低下を抑止することができる。
【００３０】
本発明の液晶表示素子は、本発明の液晶表示素子の製造方法で製造されたことを特徴とする。
【００３１】
上記の構成によれば、本発明の液晶表示素子は、スイッチング素子と画素電極とのコンタクト抵抗の変動が抑止されている。
【００３２】
以上のような液晶表示素子は、大光量下で使用され、各画素当たりの面積が小さい液晶プロジェクタにおいて、特にその効果が発揮される。
【発明の効果】
【００３３】
以上説明したように、本発明の液晶表示素子の製造方法によれば、コンタクトホール内の導電膜上には絶縁層が設けられることになるので、スイッチング素子と画素電極とのコンタクト抵抗の変動が抑止される。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００３５】
《発明の実施形態１》
以下に、本発明の実施形態１に係る液晶表示素子について説明を行う。
【００３６】
図１は、本発明の実施形態１に係る液晶表示素子１００の断面構造を示す。図２は、液晶表示素子１００を構成するアクティブマトリクス基板５０ａの平面構造を示す。なお、図１は、図２中の断面Ｃ−Ｃ’における断面模式図である。
【００３７】
この液晶表示素子１００は、アクティブマトリクス基板５０と、アクティブマトリクス基板５０に対向するように設けられた対向基板６０と、それら両基板５０及び６０の間に挟持されるように設けられた液晶層７０と、を備えている。
【００３８】
アクティブマトリクス基板５０は、相互に並行に延びるように設けられた複数の走査配線６と、それらの走査配線６に直交する方向に相互に並行に延びるように設けられた複数の信号配線１０と、走査配線６及び信号配線１０の各々の交差部分付近に設けられたＴＦＴ２２と、各ＴＦＴ２２に対応して一対の走査配線６及び信号配線１０で囲まれる表示領域に設けられた画素電極１３と、走査配線６と相互に並行に延びるように設けられた複数の容量線６ｂと、を有する。
【００３９】
また、アクティブマトリクス基板５０は、絶縁基板１上に、下部絶縁膜３、ゲート絶縁膜５、第１層間絶縁膜８及び第２層間絶縁膜１１が順に積層された多層積層構造となっている。
【００４０】
絶縁基板１と下部絶縁膜３との層間には、下部遮光膜２が設けられている。この下部遮光膜２は、後述するＴＦＴ２２のチャネル領域４ａへ絶縁基板１から入射する光を遮断して、光によるリーク電流の発生を抑止するものである。
【００４１】
下部絶縁膜３とゲート絶縁膜５との層間には、ＴＦＴ２２を構成する半導体膜４が設けられている。この半導体膜４は、後述するゲート電極６ａの対応部分にチャネル領域４ａを、そのチャネル領域４ａの両側にＬＤＤ領域４ｂを、そのＬＤＤ領域４ｂの外側にソース電極領域４ｃ及びドレイン電極領域４ｄを、それぞれ有している。さらに、ドレイン電極領域４ｄの容量線６ｂと対向する部分は補助容量電極となっている。
【００４２】
ゲート絶縁膜５と第１層間絶縁膜８との層間には、走査配線６及び容量線６ｂが設けられている。この走査配線６は、各ＴＦＴ２２に対応して信号配線１０の延びる方向に突出したゲート電極６ａを有している。そして、容量線６ｂは、信号配線１０に重なるように突出部を有しており、ゲート絶縁膜５を介して補助容量電極と共に、補助容量を構成している。
【００４３】
第１層間絶縁膜８と第２層間絶縁膜１１との層間には、ソース電極領域４ｃに第１コンタクトホール９ａを介して接続された信号配線１０と、ドレイン電極領域４ｄに第２コンタクトホール９ｂを介して接続されたドレイン電極１０ａとが設けられている。
【００４４】
第２層間絶縁膜１１上には、ドレイン電極１０ａに第３コンタクトホール１２を介して接続された画素電極１３が設けられ、その画素電極１３上には、配向膜１６が設けられている。
【００４５】
対向基板６０は、絶縁基板１’上に、カラーフィルタ層（不図示）、ブラックマトリクス（不図示）、オーバコート層（不図示）、共通電極１７及び配向膜１６’が順に積層された多層積層構造になっている。
【００４６】
液晶層７０は、電気光学特性を有するネマチック液晶材料から構成されている。
【００４７】
この液晶表示素子１００は、各画素電極１３ごとに１つの画素が構成されており、各画素において、走査配線６からゲート信号が送られてＴＦＴ２２をオン状態になったときに、信号配線１０からソース信号が送られてソース電極領域４ｃ及びドレイン電極領域４ｄを介して、画素電極２２に所定の電荷を書き込まれ、画素電極１３と共通電極１７との間で電位差が生じることになり、液晶層７０からなる液晶容量及び補助容量に所定の電圧が印加されるように構成されている。そして、その印加電圧によって液晶層７０の液晶分子の配向状態を変えることにより、外部から入射する光の透過率を調整して画像が表示される。
【００４８】
次に、本発明の実施形態１に係る液晶表示素子の製造方法について、説明する。
【００４９】
＜アクティブマトリクス基板作成工程＞
ここでは、本発明の特徴であるアクティブマトリクス基板５０ａの作製方法について、図３、図４、図５及び図６を用いて説明する。
【００５０】
図３は、図２のアクティブマトリクス基板５０ａのＢ−Ｂ’断面における作製工程の前半のフローを示す。図４は、同じく作製工程の後半のフローを示す。
【００５１】
図５は、図２のアクティブマトリクス基板５０ａのＣ−Ｃ’断面における作製工程の前半のフローを示す。図６は、同じく作製工程の後半のフローを示す。
【００５２】
なお、図中の括弧内のアルファベットは、作製工程における段階を示しており、相互に対応する図３と図５との間、又は、図４と図６との間で、括弧内のアルファベットが同じ場合、その両者は作製工程中の同じ段階を示している。例えば、図３（ｂ）は、図５（ｂ）と同じ段階であり、図４（ｃ）は、図６（ｃ）と同じ段階である。
【００５３】
まず、石英ガラス等の絶縁基板１上に、ＣＶＤ（Chemical Vapor Deposition）法により、リン（Ｐ）がドープされたポリシリコン膜（厚さ１００ｎｍ程度）及びタングステンシリサイド膜（厚さ１００ｎｍ程度）を順に成膜した後、フォトリソグラフィ技術（Photo Engraving Process、以下、「ＰＥＰ技術」と称する）によりパターン形成して下部遮光膜２を形成する。
【００５４】
次いで、ゲート線２上の基板全体に、ＣＶＤ法により、シリコン酸化膜（厚さ４００ｎｍ程度）を成膜し、下部絶縁膜３を形成する。
【００５５】
次いで、下部絶縁膜３上に、ＣＶＤ法により、ポリシリコン膜（厚さ４０ｎｍ程度）を成膜し、ＰＥＰ技術によりパターン形成した後に、リン（Ｐ）を３×１０15ｃｍ-2程度注入して図３（ａ）及び図５（ａ）に示すように半導体膜４を形成する。さらに、ＴＦＴ２２のしきい値電圧を調整するために、不純物イオンを注入してもよい。
【００５６】
次いで、半導体膜４上の基板全体に、ＣＶＤ法により、シリコン酸化膜（厚さ１００ｎｍ程度）を成膜してゲート絶縁膜５を形成する。なお、このゲート絶縁膜５は、上述のＣＶＤ法の他に、シリコン膜を酸化させる方法、又は、それらの両方の方法を用いて形成されてもよい。
【００５７】
次いで、ゲート絶縁膜５上に、ＣＶＤ法により、リン（Ｐ）がドープされたポリシリコン膜（厚さ１５０ｎｍ程度）及びタングステンシリサイド膜（厚さ１５０ｎｍ程度）を順に成膜した後、ＰＥＰ技術によりパターン形成して図３（ｂ）及び図５（ｂ）に示すように走査配線６、ゲート電極６ａ及び容量線６ｂを形成する。
【００５８】
次いで、ゲート電極６ａをマスクとして半導体膜４にリンを１×１０13ｃｍ-2程度注入する。
【００５９】
次いで、図５（ｃ）に示すように、ゲート電極６ａを覆うように第１レジスト７を塗布し、その第１レジスト７をマスクとしてリンを３×１０15ｃｍ-2程度注入する。これらのリンの注入により、半導体膜４のゲート電極６ａの下層側に対応する部分にはチャネル領域４ａが、その外側の第１レジスト７に被覆されている部分には相対的に少量のリンを注入したＬＤＤ領域４ｂが、そのＬＤＤ領域４ｂの両側には、相対的に多量のリンを注入したソース電極領域４ｃ及びドレイン電極領域４ｄが、それぞれ形成される。
【００６０】
次いで、第１レジスト７を除去した後、走査配線６、ゲート電極６ａ及び容量線６ｂ上の基板全体に、ＣＶＤ法により、シリコン酸化膜（厚さ４００ｎｍ程度）を成膜し第１層間絶縁膜８を形成する。
【００６１】
次いで、第１層間絶縁膜８のソース電極領域４ｃ及びドレイン電極領域４ｄに対応する部分をエッチング除去し、第１コンタクトホール９ａ及び第２コンタクトホール９ｂをそれぞれ形成する。
【００６２】
次いで、第１層間絶縁膜８上の基板全体に、ＣＶＤ法により、チタン／タングステン膜（厚さ１５０ｎｍ程度）、アルミニウム膜（厚さ４００ｎｍ程度）及びチタン／タングステン膜（厚さ１００ｎｍ程度）を順に成膜した後、ＰＥＰ技術によりパターン形成し、信号配線１０及びドレイン電極１０ａを形成する。これにより、信号配線１０が第１コンタクトホール９ａを介してソース電極領域４ｃに接続されると共に、ドレイン電極１０ａが第２コンタクトホール９ｂを介してドレイン電極領域４ｄに接続される。
【００６３】
次いで、信号配線１０及びドレイン電極１０ａ上の基板全体に、ＣＶＤ法により、シリコン窒化膜（厚さ１００ｎｍ程度）及びシリコン酸化膜（厚さ４００ｎｍ程度）を順に成膜して、図３（ｄ）及び図５（ｄ）に示すように、第２層間絶縁膜１１を形成し、水素化処理を行う。なお、必要に応じて、第２層間絶縁膜１１の膜内に、遮光膜、補助容量膜、電界遮蔽膜等の膜を形成してもよい。
【００６４】
次いで、第２層間絶縁膜１１の表面をＣＭＰ（Chemical Mechanical Polishing）処理により平坦化する。例えば、ＣＭＰ処理により、ドレイン電極１０ａ上の第２層間絶縁膜１１の膜厚を４００ｎｍ程度にする。
【００６５】
次いで、第２層間絶縁膜１１のドレイン電極１０ａに対応する部分をエッチング除去し、第３コンタクトホール１２を形成する。
【００６６】
次いで、第２層間絶縁膜１１上の基板全体に、導電膜として、ＩＴＯ（Indium Tin Oxide）膜を厚さ１２０ｎｍ程度で成膜し、図３（ｅ）及び図５（ｅ）に示すように、透明導電膜１３ａを形成する。
【００６７】
次いで、透明導電膜１３ａ上の基板全体に、塗布法により、絶縁被覆膜１４ａ（厚さ５００ｎｍ程度）を成膜する。この絶縁被覆膜１４ａは、感光性のないレジスト膜である。
【００６８】
次いで、絶縁被覆膜１４ａ上の基板全体に、塗布法により、感光性のあるレジスト膜（厚さ１０００ｎｍ程度）を成膜し、その外周端が第３コンタクトホール１２を横切るようにＰＥＰ技術によりパターン形成し、図４（ａ）及び図６（ａ）に示すように、画素電極形成用マスク１５を形成する。
【００６９】
このとき、第３コンタクトホール１２は、感光性のないレジスト膜からなる絶縁被覆膜１４ａで埋まっているので、第３コンタクトホール１２内の絶縁被覆膜１４ａはパターン形成されない。
【００７０】
次いで、画素電極形成用マスク１５をマスクとして、異方性ドライエッチングにより、図４（ｂ）及び図６（ｂ）に示すように、絶縁被覆膜１４ａの露出部分をエッチング除去し、絶縁被覆層１４を形成する。
【００７１】
次いで、画素電極形成用マスク１５及び絶縁被覆層１４をマスクとして、透明導電膜１３ａをエッチングし、図４（ｃ）及び図６（ｃ）に示すように、画素電極１３を形成する。
【００７２】
このとき、第３コンタクトホール１２内の透明導電膜１３ａは、絶縁被覆層１４によって被覆されているので、エッチングされない。これにより、透明導電膜１３ａとドレイン電極１０ａとの接触面積は、第３コンタクトホール１２の底部の面積と略一致して、常に一定になるので、透明導電膜１３ａから形成される画素電極とドレイン電極１０ａとのコンタクト抵抗の変動が抑止される。
【００７３】
なお、絶縁被覆膜１４ａの表面は、図４（ａ）及び図６（ａ）に示すように略平坦に形成された状態が好ましいが、図７（ａ）に示すような第３コンタクトホール１２の対応部分が少々凹んだ状態でもよい。この場合、絶縁被覆膜１４ａをエッチング除去する際に、第３コンタクトホール１２の底部に絶縁被覆膜１４ａを残すために、図７（ｂ）に示すように、絶縁被覆膜１４ａのコンタクトホール１２内の膜厚Ｔｂを、コンタクトホール１２外の膜厚Ｔａより厚くする必要がある。
【００７４】
次いで、画素電極形成用マスク１５及び絶縁被覆層１４を除去して、図４（ｄ）及び図６（ｄ）に示すようなアクティブマトリクス基板５０ａが作製される。
【００７５】
このとき、画素電極形成用マスク１５及び絶縁被覆層１４は、共にレジストであるので、Ｏ２プラズマ処理、又は、レジスト剥離液を用いることで、同時に除去することができる。これにより、絶縁被覆層１４を除去するために工程を増やす必要がない。
【００７６】
さらに、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜１９を形成する。
【００７７】
以上のようにして、本発明を構成するアクティブマトリクス基板５０を作製することができる。
【００７８】
また、本実施形態１では、絶縁被覆層１４として感光性のないレジスト膜を用いているが、感光性のないＳＯＧ（Spin on Glass）膜や樹脂膜（例えば、ポリイミド樹脂やアクリル樹脂）を用いることが可能である。その場合、画素電極形成用マスク１５の除去と同時に、絶縁被覆層１４を除去することができず、別工程で絶縁被覆層１４の除去を行う必要があるが、その別工程において、第３コンタクトホール１２内の絶縁被覆層１４を残して、後述の実施形態２の図８（ｄ）及び図９（ｄ）に示すように、絶縁層１４’を形成することも有効である。なお、その有効性については、実施形態２において説明する。
【００７９】
＜対向基板作製工程＞
絶縁基板１’上に、クロム薄膜を厚さ１００ｎｍ程度で成膜した後、ＰＥＰ技術によりパターン形成してブラックマトリクスを形成する。
【００８０】
次いで、ブラックマトリクス間のそれぞれに、２μｍ程度の厚さで、赤、緑及び青の何れかの着色層をパターン形成してカラーフィルタ層を形成する。
【００８１】
次いで、カラーフィルタ層上の基板全体に、１μｍ程度の厚さでアクリル樹脂を塗布してオーバコート層を形成する。
【００８２】
次いで、オーバコート層上の基板全体に、ＩＴＯ（Indium Tin Oxide）膜を厚さ１００ｎｍ程度で成膜して共通電極１７を形成する。
【００８３】
次いで、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜１６’を形成する。
【００８４】
以上のようにして、本発明を構成する対向基板６０を作製することができる。
【００８５】
＜液晶表示素子製造工程＞
アクティブマトリクス基板５０上に印刷法により、熱硬化性樹脂からなるシール部を形成し、対向基板６０を貼り合わせた後、両基板５０及び６０間に減圧法により液晶材料を注入して封止し、液晶層７０を形成する。
【００８６】
以上のようにして、本発明の液晶表示素子１００を製造することができる。
【００８７】
以上説明したように本発明の製造方法によれば、透明導電膜１３ａをエッチングして画素電極１３を形成する際に、第３コンタクトホール１２内の透明導電膜１３ａ上には絶縁被覆層１４が設けられることになる。そのため、第３コンタクトホール１２内の透明導電膜１３ａは、絶縁被覆層１４によって被覆されるのでエッチングされず、透明導電膜１３ａとＴＦＴ２２のドレイン電極１０ａとの接触面積は、第３コンタクトホール１２の底部の面積と略一致して、常に一定になる。これにより、ＴＦＴ２２のドレイン電極１０ａと透明導電膜１３ａから形成される画素電極１３とのコンタクト抵抗の変動が抑止される。
【００８８】
また、ＴＦＴ２２のドレイン電極１０ａと画素電極１３とのコンタクト抵抗の変動が抑止されると共に、画素電極形成用マスク１５を、その外周端が第３コンタクトホール１２を横切るように形成するので、従来、ＴＦＴのドレイン電極１０ａと画素電極１３とのコンタクト抵抗の変動を抑止するために必要だったコンタクトホール１２の他方端から延長されるオーバーラップ部Ｐ３が形成されない。そのため、透明導電膜１３ａに接続されるＴＦＴ２２の大きさをオーバーラップ部の分だけ小さくすることができる。これにより、遮光性のＴＦＴ２２（ドレイン電極１０ａ）の大きさが小さくなるので、画素の開口率の低下を抑止することができる。
【００８９】
図１１は、本発明の液晶プロジェクタ２００の概略構成図である。
【００９０】
この液晶プロジェクタ２００は、リフレクター２５と、光源２６と、集光レンズ２７、本発明の液晶表示素子１００と、投写レンズ２８と、スクリーン２９と、を備えている。
【００９１】
リフレクター２５は、その表面に反射膜が設けられ、光源２６から出た光を効率よく集めて集光レンズ２７に入れるものである。
【００９２】
この液晶プロジェクタ２００は、画像を表示する際には、光源２６から出た光を集光レンズ２７を介して液晶表示素子１００に入れて、上述のように液晶表示素子１００によって画像を作り出して、その画像を投写レンズ２８を介してスクリーン２９に投影することにより、その拡大された画像がスクリーン２９上に表示するように構成されている。
【００９３】
なお、本実施形態では、液晶プロジェクタ２００として単板式の液晶プロジェクタを例示しているが、カラーフィルタ層を除いて液晶表示素子１００を構成すれば、３板式の液晶プロジェクタにも適用することができる。
【００９４】
この液晶プロジェクタ２００は、本発明の液晶表示素子１００により構成されているので、各画素当たりの面積が小さく、大光量下に使用される場合においても、高い表示品位を有することになる。
【００９５】
《発明の実施形態２》
以下に本発明の実施形態２に係る液晶表示素子について説明を行う。
【００９６】
本発明の実施形態２に係る液晶表示素子の構成については、実施形態１と実質的に同一であるので、その説明を省略する。
【００９７】
次に、本発明の実施形態２に係る液晶表示素子の製造方法について、説明する。
【００９８】
＜アクティブマトリクス基板作成工程＞
ここでは、本発明の特徴であるアクティブマトリクス基板５０ｂの作製方法について、図８及び図９を用いて説明する。
【００９９】
図８は、図２のアクティブマトリクス基板５０ａのＢ−Ｂ’断面に対応する製造工程の後半のフローを示す。図９は、図２のアクティブマトリクス基板５０ａのＣ−Ｃ’断面に対応する製造工程の後半のフローを示す。
【０１００】
このアクティブマトリクス基板の作製方法の前半の工程は、実施形態１で使用した図３及び図５に示す工程と同様である。つまり、図３（ｅ）に示す工程の後には、図８（ａ）に示す工程が続き、図５（ｅ）に示す工程の後には、図９（ａ）に示す工程が続くことになる。そのため、その前半の工程の詳細な説明は省略する。
【０１０１】
なお、実施形態１と同様に図中の括弧内のアルファベットは、製造工程における段階を示しており、相互に対応する図８と図９との間で、括弧内のアルファベットが同じなら、両者は製造工程中の同じ段階を示している。
【０１０２】
まず、図３（ｅ）及び図５（ｅ）に示すアクティブマトリクス基板中間体を準備する。
【０１０３】
次いで、透明導電膜１３ａ上の基板全体に、塗布法としてスピンコート法を用いて、ＳＯＧ膜を塗布した後、熱処理して、図８（ａ）及び図９（ａ）に示すように、絶縁被覆膜１４ａ（厚さ５００ｎｍ程度）を成膜する。
【０１０４】
次いで、第３コンタクトホール１２を埋めた部分を残すように絶縁被覆膜１４ａを、図８（ｂ）及び図９（ｂ）に示すように、エッチング除去（エッチバック）する。
【０１０５】
次いで、絶縁被覆膜１４ａ上の基板全体に、塗布法により、感光性のあるレジスト膜（厚さ１０００ｎｍ程度）を成膜し、その外周端が第３コンタクトホール１２を横切るようにＰＥＰ技術によりパターン形成し、図８（ｃ）及び図９（ｃ）に示すように、画素電極形成用マスク１５を形成する。
【０１０６】
次いで、画素電極形成用マスク１５をマスクとして、透明導電膜１３ａをエッチングし、画素電極１３を形成する。
【０１０７】
次いで、画素電極形成用マスク１５を除去して、図８（ｄ）及び図９（ｄ）に示すように、第３コンタクトホール１２内に絶縁層１４’が設けられたアクティブマトリクス基板５０ｂが作製される。
【０１０８】
次いで、印刷法により、ポリイミド系樹脂の薄膜を成膜した後、ラビング法により、その表面に配向処理を施し配向膜１９を形成する。
【０１０９】
以上のようにして、本発明を構成するアクティブマトリクス基板を作製することができる。
【０１１０】
＜対向基板作製工程＞
対向基板作製工程については、実施形態１と実質的に同一であるので、その説明を省略する。
【０１１１】
＜液晶表示素子製造工程＞
液晶表示素子製造工程については、実施形態１と実質的に同一であるので、その説明を省略する。
【０１１２】
以上のようにして、本発明の液晶表示素子を製造することができる。
【０１１３】
以上説明したように本発明の製造方法によれば、透明導電膜１３ａをエッチングして画素電極１３を形成する際に、第３コンタクトホール１２内の透明導電膜１３ａ上には絶縁層１４’が設けられることになる。そのため、第３コンタクトホール１２内の透明導電膜１３ａは、絶縁層１４’によって被覆されるのでエッチングされず、透明導電膜１３ａとＴＦＴ２２のドレイン電極１０ａとの接触面積は、第３コンタクトホール１２の底部の面積と略一致して、常に一定になる。これにより、ＴＦＴ２２のドレイン電極１０ａと透明導電膜１３ａから形成される画素電極１３とのコンタクト抵抗の変動が抑止される。
【０１１４】
また、実施形態１と同様に、画素電極形成用マスク１５を、その外周端が第３コンタクトホール１２を横切るように形成するので、従来、ＴＦＴのドレイン電極１０ａと画素電極１３とのコンタクト抵抗の変動を抑止するために必要だったコンタクトホール１２の他方端から延長されるオーバーラップ部Ｐ３が形成されない。そのため、透明導電膜１３ａに接続されるＴＦＴ２２の大きさをオーバーラップ部の分だけ小さくすることができ、画素の開口率の低下を抑止することができる。
【０１１５】
さらに、一般的にコンタクトホールの径の大きさと比較して、画素電極は、その膜厚が薄いため、コンタクトホールの上層では、コンタクトホールの凹んだ形状を反映した形状になる。そのため、液晶層と接する配向膜の表面も凹凸形状になっているので、画素電極の上層にポリイミド樹脂等を塗布した後に、その表面を擦って配向処理を行った場合、配向処理が均一にできないことになる。これにより、液晶層の液晶分子の配向性に乱れが発生し、その部分の光の透過率が他の部分より高くなり、光漏れという現象を引き起こす恐れがある。
【０１１６】
ここで、光漏れとは、液晶分子の配向性が乱れた部分での光の透過率がほかの部分と比べて高くなることである。具体的には、黒表示の画像において、液晶分子の配向性が乱れた部分の画素は、光の透過率が高くなり、本来表示すべき階調の黒表示にならない。そのため、その液晶表示素子は、コントラスト性が不十分な表示になってしまう。特に、液晶表示素子の画像を強い光で投射する液晶プロジェクタでは、高コントラスト化が望まれているので、光漏れというコントラストの低下を招く現象は、表示品位を保持及び改善する上で、重要な問題である。
【０１１７】
そこで、  特開平４−４５５６０号公報及び特開平７−１０６５８６号公報に開示されているような埋め込みメタル法が提案されている。
【０１１８】
図１２は、埋め込みメタル法による画素電極１３の形成方法を示す模式図である。
【０１１９】
この形成方法は、まず、図１２（ａ）に示すように層間絶縁膜１１にドレイン電極１０ａに達するコンタクトホール１８を形成した後、例えば、ブランケットタングステンＣＶＤ（Chemical Vapor Deposition）法を用いてタングステン薄膜２１’を形成する。
【０１２０】
次いで、図１２（ｂ）に示すように、層間絶縁膜１１が表面に露出するまで、タングステン薄膜２１’をエッチバック処理して、タングステン薄膜２１’からなる埋め込みメタル２１を形成する。
【０１２１】
次いで、図１２（ｃ）に示すように、層間絶縁膜１１及び埋め込みメタル２１を覆うように、画素電極形成膜を成膜した後、パターン形成して画素電極１３を形成する。
【０１２２】
これにより、画素電極１３は、埋め込みメタル２１を介してドレイン電極１０ａに接続される共に、その表面のコンタクトホール１８に起因する凹凸が、埋め込みメタル２１によって無くなり、光漏れの問題が解消される。
【０１２３】
一般に、コンタクトホール１８を金属膜で埋め込む方法は、図１０（ａ）に示すように、コンタクトホール１８内にアルミニウム薄膜１９ａを形成するスパッタリング法、図９（ｂ）に示すように、コンタクトホール１８内にタングステン薄膜１９ｂを形成するブランケットタングステンＣＶＤ法等がある。スパッタリング法は、コンタクトホール１８の側面及び底面の膜形成に問題がある。一方、ブランケットタングステンＣＶＤ法では、コンタクトホール１８の側面からタングステン薄膜１９ｂを垂直に成長させることができる。
【０１２４】
しかしながら、このブランケットタングステンＣＶＤ法でも、コンタクトホール１８を埋めるには、タングステン薄膜１９ｂをコンタクトホール１８の径の１／２以上の膜厚まで成膜する必要があり、コンタクトホール１８の上面には、それに対応した膜厚のタングステン薄膜１９ｂが形成されることになる。そのため、コンタクトホール１２を埋めた部分を残すようにタングステン薄膜１９ｂをエッチング除去（エッチバック処理）する場合には、エッチバック処理する量が多くなり、処理時間や製造コストが増大する問題がある。
【０１２５】
本発明では、図１０（ｃ）に示す塗布法でコンタクトホール１８を埋めている。この場合、コンタクトホール１８を埋めるように塗布膜２０’を成膜した後、基板を回転させることにより、コンタクトホール１８の上面の塗布膜２０の膜厚が薄くすることができる。
【０１２６】
そのため、本実施形態では、第３コンタクトホール１２を埋めた絶縁被覆膜１４ａをエッチバックする必要があるので、絶縁被覆膜１４ａの形成に上述のような塗布法を用いることにより、エッチバック処理する量が少なくなり、処理時間や製造コストを抑えることができる。
【０１２７】
さらに、実施形態１と同様に、アクティブマトリクス基板５０ｂを有する液晶表示素子を備えた液晶プロジェクタは、各画素当たりの面積が小さく、大光量下に使用される場合においても、高い表示品位を有することになる。
【産業上の利用可能性】
【０１２８】
以上説明したように、本発明は、各画素当たりの面積が小さく、大光量下に使用される場合においても、高い表示品位を有するので、液晶プロジェクタについて有用である。
【図面の簡単な説明】
【０１２９】
【図１】本発明の実施形態１に係る液晶表示素子１００の断面模式図である。
【図２】本発明の実施形態１に係るアクティブマトリクス基板５０ａの平面模式図である。
【図３】本発明の実施形態１に係るアクティブマトリクス基板５０ａのＢ−Ｂ’断面における作製工程の前半を示す模式図である。
【図４】本発明の実施形態１に係るアクティブマトリクス基板５０ａのＢ−Ｂ’断面における作製工程の後半を示す模式図である。
【図５】本発明の実施形態１に係るアクティブマトリクス基板５０ａのＣ−Ｃ’断面における作製工程の前半を示す模式図である。
【図６】本発明の実施形態１に係るアクティブマトリクス基板５０ａのＣ−Ｃ’断面における作製工程の後半を示す模式図である。
【図７】本発明の実施形態１に係る絶縁被覆膜１４ａの成膜状態を示す模式図である。
【図８】本発明の実施形態２に係るアクティブマトリクス基板５０ｂのＢ−Ｂ’断面における作製工程を示す模式図である。
【図９】本発明の実施形態２に係るアクティブマトリクス基板５０ｂのＣ−Ｃ’断面における作製工程を示す模式図である。
【図１０】従来及び本発明の実施形態に係るコンタクトホールの埋設方法を示す模式図である。
【図１１】本発明の実施形態に係る液晶プロジェクタ２００の概略構成図である。
【図１２】従来の埋め込みメタル法による画素電極１３の形成方法を示す模式図である。
【図１３】従来の画素電極１３に係る問題点を示す模式図である。
【符号の説明】
【０１３０】
１，１’        絶縁基板
２              下部遮光膜
３              下部絶縁膜
４              半導体膜
４ａ            チャネル領域
４ｂ            ＬＤＤ領域
４ｃ            ソース電極領域
４ｄ            ドレイン電極領域
５              ゲート絶縁膜
６              走査配線
６ａ            ゲート電極
６ｂ            容量線
７              第１レジスト
８              第１層間絶縁膜
８’            下地膜
９ａ            第１コンタクトホール
９ｂ            第２コンタクトホール
１０            信号配線
１０ａ          ドレイン電極
１１            （第２）層間絶縁膜
１２            （第３）コンタクトホール
１３            画素電極
１３ａ          透明導電膜
１４            絶縁被覆層
１４’          絶縁層
１４ａ          絶縁被覆膜
１５            画素電極形成用マスク
１６，１６’    配向膜
１７            共通電極
１８            コンタクトホール
１９ａ          アルミニウム薄膜
１９ｂ，２１’  タングステン薄膜
２０，２０’    塗布膜
２１，          埋め込みメタル
２５            リフレクター
２６            光源
２７            集光レンズ
２８            投写レンズ
２９            スクリーン
５０，５０ａ，５０ｂ    アクティブマトリクス基板
６０            対向基板
７０            液晶層
１００          液晶表示素子
２００          液晶プロジェクタ
【図１】
2005115153.tif 000003
【図２】
2005115153.tif 000004
【図３】
2005115153.tif 000005
【図４】
2005115153.tif 000006
【図５】
2005115153.tif 000007
【図６】
2005115153.tif 000008
【図７】
2005115153.tif 000009
【図８】
2005115153.tif 000010
【図９】
2005115153.tif 000011
【図１０】
2005115153.tif 000012
【図１１】
2005115153.tif 000013
【図１２】
2005115153.tif 000014
【図１３】
2005115153.tif 000015