(57)【要約】【課題】  プラズマＣＶＤを使用して成膜するとき、アーク放電を防止して品質を安定させることができる薄膜トランジスタアレイを備えるアクティブマトリックス基板と、その製造方法を提供する。【解決手段】  薄膜トランジスタアレイを備えるアクティブマトリックスであるＴＦＴ基板１は、所定のピッチで配列された多数のゲート配線３…と所定のピッチで配列された多数のソース配線４…とがゲート絶縁膜５を挟んで絶縁状態に交差し、この交差部分に薄膜トランジスタ１０が形成されている。多数のゲート配線３…は、ソース配線４…のピッチ間で分断されており、後工程で形成される導電体薄膜６で接続されている。ゲート配線は、ソース配線の総てのピッチ間で分断すると、短く形成されて好ましい。【選択図】  図１
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【特許請求の範囲】
【請求項１】
所定のピッチで配列された多数のゲート配線と所定のピッチで配列された多数のソース配線とが絶縁状態に交差し、この交差部分に作製された薄膜トランジスタを備えるアクティブマトリックス基板であって、
前記多数のゲート配線は、前記ソース配線のピッチ間で分断されており、後工程で形成される他の導電体で接続されていることを特徴とするアクティブマトリックス基板。
【請求項２】
前記ゲート配線は、前記ソース配線の総てのピッチ間で分断されていることを特徴とする請求項１に記載のアクティブマトリックス基板。
【請求項３】
処理基板上に所定のピッチで配列された多数のゲート配線と所定のピッチで配列された多数のソース配線とが絶縁状態に交差し、この交差部分に薄膜トランジスタを作製するアクティブマトリックス基板の製造方法であって、
前記ゲート配線を前記ソース配線のピッチ間で分断して形成する第１の工程と、分断されたゲート配線を他の導電体で接続する第２の工程とを有することを特徴とするアクティブマトリックス基板の製造方法。
【請求項４】
前記第１の工程と第２の工程との間に、前記ゲート配線の分断端部を除いて絶縁膜を形成する第３の工程を有することを特徴とする請求項３に記載のアクティブマトリックス基板の製造方法。
【請求項５】
前記第３の工程は、プラズマ処理空間を形成し、前記処理基板と該プラズマ処理空間とを相対移動させて前記絶縁膜を形成することを特徴とする請求項４に記載のアクティブマトリックス基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等で使用するアクティブマトリックス基板と、その製造方法に係り、特に、ボトムゲート型薄膜トランジスタのゲート絶縁膜をプラズマＣＶＤ装置により形成するとき、アーク放電を防止してプラズマダメージを少なくすることにより性能を安定させることができるアクティブマトリックス基板と、その製造方法に関する。
【背景技術】
【０００２】
従来、この種のアクティブマトリックス基板として、特許文献１に記載の液晶表示装置がある。この液晶表示装置は、走査配線と信号配線の交差部近傍にトランジスタが設けられ、該トランジスタのゲート電極に走査配線が接続され、ソース電極に信号配線、ドレイン電極に画素電極が接続されたアクティブマトリックス基板と、対向電極が形成された対向基板とが液晶を挟んで対向する形で配置され、少なくとも、該トランジスタの半導体層とソース、ドレイン電極との重なり部分を遮光している。
【０００３】
【特許文献１】特開平１０−２０２９８号公報（［００１３］）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、前記の液晶表示装置で使用するアクティブマトリックス基板の製造方法は、透明基板上にゲート配線（走査配線）およびゲート電極、Ｃｓ配線を形成し、チッ化シリコン、酸化シリコンなどでゲート絶縁膜を形成し、薄膜トランジスタ部分にアモルファスシリコン、ポリシリコンなどで半導体層を形成し、ソース電極及びドレイン電極となるｎ＋シリコン層を順次成膜して形成している。
【０００５】
前記の成膜工程において、ゲート絶縁膜を形成するとき、通常プラズマＣＶＤが使用されるが、プラズマによるチャージングダメージが発生しやすい状況、すなわちプラズマの電界不均一性が大きい場合、局所的にアーク放電が発生することがあった。特に、常圧プラズマを利用し、ライン状プラズマをスキャンして成膜する方法を採った場合、その現象が顕著であった。アーク放電はゲート電極が大きいほど発生しやすく、接地電極とゲート配線との容量結合が大きくなり、結果的にゲート配線に対して電界が集中してしまうために発生すると考えられる。アーク放電が発生するとゲート配線にダメージが生じ、薄膜トランジスタが機能しない場合があり、また性能が低下することがある。
【０００６】
本発明は、このような問題に鑑みてなされたものであって、その目的とするところは、プラズマＣＶＤを使用してゲート絶縁膜等を成膜する際、プラズマを形成する高圧電極とゲート配線との間でのアーク放電を防止できるアクティブマトリックス基板を提供することにある。また、プラズマＣＶＤを使用して成膜するとき、アーク放電を防止して品質を安定させることができ、工程数を増やすことのないアクティブマトリックス基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成すべく、本発明に係るアクティブマトリックス基板は、所定のピッチで配列された多数のゲート配線と所定のピッチで配列された多数のソース配線とが絶縁状態に交差し、この交差部分に作製された薄膜トランジスタを備えており、多数のゲート配線は、ソース配線のピッチ間で分断されており、後工程で形成される他の導電体で接続されていることを特徴とする。他の導電体はソース配線等を形成する後工程で形成され、分断された端部同士が接続される。
【０００８】
前記のごとく構成された本発明のアクティブマトリックス基板は、ゲート配線はソース配線のピッチ間で分断され、短尺に形成されており、この上にゲート絶縁膜をプラズマＣＶＤで成膜するとき、ゲート配線の面積が小さく基板下面の導体（例えば、接地電極）との間の電気容量を小さくできる。このため、ゲート配線部分でプラズマ強度が強まってプラズマ電流が増加することが防止され、電圧印加電極とゲート配線との間でアーク放電が発生するのを防止できる。この結果、薄膜トランジスタの性能を安定させることができ、アクティブマトリックス基板の歩留まりを向上させることができる。
【０００９】
また、本発明に係るアクティブマトリックス基板の好ましい具体的な態様としては、前記ゲート配線は、前記ソース配線の総てのピッチ間で分断されていることを特徴としている。このように構成されたアクティブマトリックス基板では、分断されたゲート配線は、ソース配線の総てのピッチ間で分断され、極めて短い状態となっているため、プラズマ処理の際に電圧印加電極に高圧が印加されたとき、接地電極とゲート配線との間の電気容量が小さいため、電圧印加電極とゲート配線との間のアーク放電が防止される。また、分断されたゲート配線は、後工程のソース配線等の形成工程で導電体により接続することができ、工程数を増やすことがない。
【００１０】
本発明に係るアクティブマトリックス基板の製造方法は、処理基板上に所定のピッチで配列された多数のゲート配線と所定のピッチで配列された多数のソース配線とが絶縁状態に交差し、この交差部分に薄膜トランジスタを作製する基板の製造方法であって、前記ゲート配線をソース配線のピッチ間で分断して形成する第１の工程と、分断されたゲート配線を他の導電体で接続する第２の工程とを有することを特徴としている。第１の工程では、クロム等の金属を成膜してウェットエッチングでパターニングして短く分断されたゲート配線を形成し、第２の工程ではソース配線と同時に他の導電体をゲート配線の分断部に成膜してゲート配線を接続する。
【００１１】
前記のように構成された製造方法では、ゲート配線を形成した後、その上にプラズマＣＶＤを使用してゲート絶縁膜を形成するとき、ゲート配線が分断されて短尺であり基板裏面の導体との間で形成される電気容量が小さくなるため、アーク放電を防止することができる。これにより、薄膜トランジスタの品質を一定に保つことができ、液晶表示装置等の歩留まりを向上できる。また、ゲート配線の上面にゲート絶縁膜を形成したあと、多数のソース配線を多数のゲート配線と絶縁状態に交差させる第２の工程で接続することが好ましい。ゲート配線の接続は、例えばソース配線の形成時に実施するため、工程数は増加しない。
【００１２】
また、アクティブマトリックス基板の製造方法において、前記ゲート配線を形成する第１の工程と、他の導電体で接続する第２の工程との間に、ゲート配線の分断端部を除いて絶縁膜を形成する第３の工程を有することが好ましい。前記の第３の工程は、プラズマ処理空間を形成し、処理基板と該プラズマ処理空間とを相対移動させて前記絶縁膜を形成すると好ましく、ゲート配線の上面をゲート絶縁膜で覆った後、分断端部のゲート絶縁膜をドライエッチング等で除去し、絶縁膜から露出している分断端部同士を他の導電体で接続するようにしてもよい。このように構成すると、プラズマ処理空間をスキャンさせて絶縁膜を形成するとき、ゲート配線が分断されて面積が小さくなっているため接地電極との間の容量結合が小さくなり、ゲート配線に対して電界が集中せず、アーク放電を防止することができる。
【発明の効果】
【００１３】
本発明によれば、プラズマＣＶＤ装置を使用してゲート配線の上部に絶縁膜等を成膜するとき、ゲート配線が短く分断されているため接地電極とゲート配線との容量結合を小さ
くでき、プラズマを発生させる高圧電極とゲート配線との間にアーク放電が発生することを防止できる。このため、成膜時にゲート配線にプラズマダメージを与えることを防止でき、薄膜トランジスタの性能を安定させることができる。特に、プラズマＣＶＤにより、例えば処理基板をスキャンさせて絶縁膜を形成するときに好適である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係るアクティブマトリックス基板の一実施形態を図面に基づき詳細に説明する。図１は、本実施形態に係る基板の要部平面図、図２は、図１のＡ−Ａ線およびＢ−Ｂ線断面図である。本実施形態では、薄膜トランジスタアレイを備えるアクティブマトリックス基板（ＴＦＴ基板）１として、液晶表示装置で使用するアクティブマトリックスガラス基板の例について説明する。
【００１５】
図１，２において、ＴＦＴ基板１は、処理基板であるガラス基板２上に、多数のゲート配線３…と多数のソース配線４…とがＳｉＮｘ等のゲート絶縁膜５を挟んで直交するように形成され、交差部分は絶縁状態となっている。この交差部分に隣接して、スイッチング素子として電界効果型の薄膜トランジスタ（ＴＦＴ）１０が形成されている。ＴＦＴ１０のゲート電極１１はゲート配線３から突出して形成され、ゲート配線上面に形成されたゲート絶縁膜５の上面に形成されたソース電極１２はソース配線４と兼用され、ドレイン電極１３は層間絶縁膜１４に設けられたコンタクトホール１５を通して画素電極１６を構成するＩＴＯ（透明電極）に接続されている。
【００１６】
本実施形態のゲート配線３…は、ソース配線４…のピッチ間の中間部で分断されており、１本の長さが短くなるように形成されている。そして、この分断部は、後述する後工程で分断された部分を連結するように導電体薄膜６を形成して接続されるものであり、結果として１本の長尺の導電パターンとして連続状態に形成され、走査線電極として機能するものである。ゲート配線３…の上部にはゲート絶縁膜５が形成されており、ゲート配線の分断部を接続するときには、分断端部の絶縁膜５を除去してコンタクト開口７を形成してから接続する。
【００１７】
ＴＦＴ１０の詳細について、以下に説明する。ゲート配線３…上にはゲート絶縁膜５が形成され、ゲート配線から突出したゲート電極１１上のゲート絶縁膜の上にアモルファスシリコン、ポリシリコン等の半導体層１７を形成し、その上にｎ＋シリコン層１８を順次成膜してシリコンアイランドを形成する。そして、ｎ＋シリコン層１８の上面にソース電極１２およびドレイン電極１３を形成し、データ信号用配線であるソース配線４…はソース電極１２として機能し、ドレイン電極１３は透明電極（ＩＴＯ）で形成された画素電極１６とコンタクトホール１５を通して接続される。このように、ゲート配線３…およびソース配線４…で囲まれた長方形の領域が１画素領域となり、ゲート配線３…はソース配線４…の総てのピッチ間で分断されているため、その長さは２画素領域を超えない長さとなっている。
【００１８】
本実施形態のＴＦＴ基板１は、例えば液晶表示装置に用いられる。この場合は、画素電極に対応するカラーフィルタを備えるＣＦ基板（図示せず）と、この実施形態のＴＦＴ基板１との対向する絶縁膜をラビング等で配向する。そして、ＴＦＴ基板１とＣＦ基板とを所定の間隙を持って対向させ、中間に液晶を介在させて構成する。その後、ＴＦＴ基板１の表面とＣＦ基板の表面に偏光板（図示せず）を貼着する。ゲート配線を走査電極とし、ソース配線を信号電極として映像信号を入力してＴＦＴ１０を駆動し、ＴＦＴのドレイン電極１３と接続した画素電極１６と、対向するＣＦ基板の電極との間の液晶に電圧を印加して透過状態あるいは非透過状態を形成して画像を表示するものである。なお、このＴＦＴ基板は受光装置に使用することもできる。
【００１９】
ここで、ゲート配線３…の上面にゲート絶縁膜５を形成するプラズマ処理装置について、図３，４を参照して説明する。図３はプラズマ処理装置の要部構成を示す断面図、図４は処理ヘッドと基板との関係を示す平面図である。図３，４において、プラズマ処理装置Ｍはダイレクト式の常圧プラズマ処理装置であり、電圧印加電極２１を備える処理ヘッド２０と、この処理ヘッドの下方に配置された接地電極として機能するセットトレイ２２とを備えている。セットトレイ２２は移動機構２３により移動され、処理ヘッド２０の下方をガラス基板２がスキャンする構成となっている。
【００２０】
電圧印加電極２１はアルミニウムやステンレススチール等の金属で形成され、セットトレイ２２の移動方向と直交する方向に長い角棒状をしている。セットトレイ２２はアルミニウムやステンレススチール等の金属で平面視が長方形状に形成され、その上面に基板が挿入される段差部２２ａが形成されている。電圧印加電極２１と接地電極であるセットトレイ２２の少なくとも一方の対向面には、アーク放電防止用の固体誘電体膜（図示せず）が形成されている。電圧印加電極２１はガラス基板２の幅より大きく形成され、この電極２１の移動方向の厚みはソース配線のピッチや画素電極の幅より十分に大きく形成されている。
【００２１】
処理ヘッド２０は図示していないプラズマ処理装置Ｍの架台によってセットトレイ２２の上方に配置され、支持されている。処理ヘッド２０は電圧印加電極２１と、この電極を保持するホルダ２４と、このホルダの一側（移動方向前方）に配置された処理ガス吹出し部２５と、他側（移動方向後方）に配置された処理ガス吸い込み部２６とを備えている。処理ガス吹出し部２５は配管で処理ガス源２７に接続され、処理ガスが吹出し口２５ａから吹出される。また、処理ガス吸い込み部２６は配管で排気ポンプ２８に接続され、処理済みのガスを吸い込み口２６ａから吸い込んで排気する。
【００２２】
電圧印加電極２１には電源２９が接続されている。電源２９は電圧印加電極２１に例えばパルス状の電圧を印加し、ＧＮＤ２９ａに接地されたセットトレイ２２との間でグロー放電を発生させ、ガラス基板２の幅より十分に大きい幅のライン状のプラズマ処理空間Ｐを形成する構成となっている。パルス状の電圧は、例えば立上り時間及び立下り時間が１０μｓ以下、パルス継続時間は２００μｓ以下で、電界強度が１〜１０００ｋＶ／ｃｍ、周波数は０．５ｋＨｚ以上であることが好ましい。
【００２３】
なお、電圧印加電極２１とセットトレイ２２に印加される電圧はパルス状電圧に限らず、連続波の電圧でもよい。パルス状の電圧波形は、インパルス型の他に、方形波型、変調型、あるいは前記の波形を組み合わせた波形等の適宜の波形を用いることができる。また、電圧波形は、電圧印加が正負の繰り返しであるものの他に、正又は負のいずれかの極性側に電圧を印加する、いわゆる片波状の波形を用いてもよい。また、バイポーラ型の波形を用いてもよい。もちろん、一般的なサイン波である交流波形を用いてもよい。
【００２４】
このプラズマ処理装置Ｍは、本実施形態のＴＦＴ基板１のベースとなるガラス基板２に、例えばゲート配線３…を形成した後、その上部にゲート絶縁膜５を形成する際に使用する装置である。プラズマ処理装置Ｍのセットトレイ２２は移動機構２３により図１において左右方向に移動できる構成となっており、プラズマ処理空間Ｐがガラス基板２に沿って移動し、基板の全領域を処理できる構成となっている。なお、セットトレイを固定し、移動機構により処理ヘッドを移動するように構成してもよく、処理基板とプラズマ処理空間とが相対的に移動すれば構成は問わない。
【００２５】
このプラズマ処理装置Ｍは、大気圧近傍の圧力下でプラズマ処理が行われる。大気圧近傍の圧力とは、１００〜８００Ｔｏｒｒ（約１．３３３×１０4〜１０．６６４×１０4Ｐａ）の圧力であり、実際には圧力調整が容易で、かつ放電プラズマ処理に使用される装置
が簡便となる、７００〜７８０Ｔｏｒｒ（約９．３３１×１０4〜１０．３９７×１０4Ｐａ）の圧力が好ましい。処理ガス源２７から供給される処理ガスはプラズマ処理空間Ｐのグロー放電により活性化され、ガラス基板２表面に絶縁膜やアモルファスシリコンの薄膜等を成膜する。
【００２６】
前記の如く構成された本実施形態の薄膜トランジスタアレイを備えるアクティブマトリックス基板の製造方法について、図５〜１０を参照して以下に説明する。薄膜トランジスタアレイを備えるＴＦＴ基板１を液晶表示装置の一方の基板として使用する場合は、透明なガラス基板を使用する。ガラス基板２の１面に、金属薄膜等の導電膜でゲート配線３…を所定のピッチで配列して形成する。導電膜としてプラズマＣＶＤやスパッタによりクロム等の金属膜を形成する。なお、金属膜としては、クロムの他にタンタルやアルミニウム等の金属を使用することができる。
【００２７】
金属膜の上面にレジストを塗布し、プリベークのあとレジスト上にマスクを重ねて紫外線等で露光し、現像して所定のパターンのレジスト膜を形成する。そして、レジスト膜をポストベークしてからエッチングし、残っているレジストを取去って洗浄し、金属膜のパターニングを行いゲート配線３…を形成する。このパターンニングの際に、図５に示すようにゲート配線を短く分断した短尺状のパターンを形成し、ゲート電極１１を突出して形成する。このゲート配線３…は、後工程で形成されるソース配線４…のピッチ間で分断される位置で分断され、一直線状に位置する多数の短尺のパターンに形成される。
【００２８】
このように形成されたゲート配線３…上に、図３，４に示すプラズマ処理装置Ｍでゲート絶縁膜５（図６ｂ，ｃ）を形成する。プラズマ処理装置Ｍのセットトレイ２２上に、ゲート配線３…を形成したガラス基板２をセットする。処理ガス源２７から処理ガスが処理ヘッド２０に供給され、吹出し口２５ａから処理ガスがガラス基板２に向けて吹出される。電源２９からパルス状の電圧が電圧印加電極２１に印加され、セットトレイ２２が接地されることにより電圧印加電極２１とセットトレイ２２との間にグロー放電が開始され、プラズマ処理空間Ｐが形成され、ガラス基板２上にゲート絶縁膜５が形成され、ガラス基板２を移動して全面に成膜する。このゲート絶縁膜５の形成工程では、処理ガスとしてＳｉＨ４ガス、Ｈ２ガス、ＮＨ３ガス、Ｎ２ガス等を所定の流量で供給し、電圧印加電極２１とセットトレイ２２間に所定のパルス状電圧を印加して常圧でゲート絶縁膜５としてＳｉＮｘ膜を成膜する。
【００２９】
ついで、処理ガスとしてＳｉＨ４ガス、Ｈ２ガス等を所定の流量で供給し、所定のパルス状電圧を印加して常圧で、図６ｂに示すように結晶相を含むａ−Ｓｉ膜１７ａを成膜する。さらに、処理ガスとしてＳｉＨ４ガス、Ｈ２ガス等を前記と異なる所定の流量で供給し、所定のパルス状電圧を印加して常圧で結晶相を含まないａ−Ｓｉ膜１７ｂを成膜する。このように形成された２層のａ−Ｓｉ膜は半導体層１７を構成する。最後に、処理ガスとしてＳｉＨ４ガス、Ｈ２ガス、ＰＨ３ガス等を所定の流量で供給し、所定のパルス状電圧を印加して常圧で結晶相を含むｎ＋シリコン層１８を成膜する。処理済みのガスは、排気ポンプ２８で吸い込み口２６ａから吸い込まれて排出される。なお、半導体層としてａ−Ｓｉ膜を２層構成としたが、１層構成でもよい。
【００３０】
前記のように常圧プラズマ処理で形成されたゲート絶縁膜５であるＳｉＮｘ膜、結晶相を含むａ−Ｓｉ膜１７ａ、結晶相を含まないａ−Ｓｉ膜１７ｂからなる半導体層１７、ｎ＋シリコン層１８は、総て一定の基板温度で、ガラス基板２を連続的に移動させ、積層膜として一括成膜するため処理工程が簡略化される。このようにガラス基板２の全面に４つの膜を成膜して、前記と同様にレジストを形成してマスクを当てて露光し、ドライエッチング処理でゲート絶縁膜を残してパターンニングを行い、ＴＦＴ部分に多層の積層膜で構成されたＳｉアイランド３０を図６に示すように形成する。分断されたゲート配線３…の
上部には、図６ｃに示すようにゲート絶縁膜５が覆っている。
【００３１】
このあと、図７に示すように、ゲート配線３…の接続部形成用のコンタクトと、図示していない表示部周辺の外部接続端子形成用のコンタクトを開口する。すなわち、図７ａに示すように、ゲート配線３の両端部が露出するように、所定の幅と高さを有する長方形状の切り欠きを形成してコンタクト開口７を形成する。このコンタクト開口処理は、例えば減圧下でＣＨＦ３ガスを吹き付けてプラズマ照射することによりドライエッチングして形成し、開口内には下層のゲート配線の端部が露出している。
【００３２】
ついで、図８に示すように、信号配線としてソース配線４…とＴＦＴのドレイン電極１３…を同時に形成する。ソース配線４…はソース電極１２を兼用している。このとき、同時に他の導電体として導電体薄膜６を形成する。この導電体薄膜６は、図８ｄに示されるように、コンタクト開口７を通して一方のゲート配線３と接続されると共に他方のゲート配線３と接続され、分断された多数のゲート配線３…は水平方向に繋がって一直線状に連結される。分断されたゲート配線３…はソース配線４…を形成するとき同時に形成されるため、工程数が増えることはない。このあと、図８ｃに示されるように、形成されたソース配線４…とドレイン電極１３…をマスクとしてチャネル部（ｎ＋シリコン層露出部）をエッチングし、ｎ＋シリコン層１８がソース電極１２側とドレイン電極１３側に分割される。
【００３３】
さらに、図９ｂ，ｃに示すように、保護膜兼層間膜としてＳｉＮｘ膜等の層間絶縁膜１４を減圧プラズマＣＶＤで形成する。この層間絶縁膜１４は、ガラス基板２の全面に成膜する。そして、層間絶縁膜１４に、図９ａ，ｃに示すように、画素電極１６であるＩＴＯからドレイン電極１３の周辺端子部へコンタクトホール１５を開口する。ついで、図１０に示すように、ＩＴＯで画素電極１６を形成すると、ドレイン電極１３の周辺端子部と画素電極１６とが接続され、導通状態となる。このあと、全面に保護膜として絶縁膜を形成することが好ましい。この絶縁膜は液晶を配向するため、ラビング等の配向処理が行われる。
【００３４】
ＴＦＴ基板１は、前記の工程で製造されるが、常圧プラズマ処理でゲート絶縁膜５を形成する際に、予め形成されたゲート配線３…が短い状態で分断されており、電圧印加電極２１に高圧のパルス状電圧を印加したとき接地電極であるセットトレイ２２との間の容量結合が小さくなるため、ゲート絶縁膜５、半導体層１７、およびｎ＋シリコン層１８を形成するときにガラス基板２の導体部分と電圧印加電極２１との間にアーク放電が発生することが回避される。この結果、ゲート配線３…にプラズマダメージを与えることがなくなり、ＴＦＴ１０の性能が安定し、このＴＦＴ基板１を使用した液晶表示パネル等の品質を高めることができる。
【実施例】
【００３５】
ガラス基板２として、コーニング１７３７（厚さ０．７ｍｍ）を使用し、基板のサイズは２００×２００ｍｍとする。まず、第１の工程として、クロムを３０００Å、スパッタリングで成膜し、ウェットエッチングでパターニングしてゲート配線３…を作製する。ゲート配線は図５に示すように、後工程で形成されるソース配線４…のピッチ間で分断されて短尺状に形成され、１つの短尺状ゲート配線３の中央上部にゲート電極１１用の突部が形成されている。
【００３６】
ゲート配線３…の上に、常圧プラズマＣＶＤを使用し、ＳｉＨ４を１０ｓｃｃｍ、ＮＨ３を５０ｓｃｃｍ、Ｎ２を１ＳＬＭ供給し、放電電圧を１２ｋＶ印加してゲート絶縁膜５を２０００Å、形成する。このゲート絶縁膜５の形成に際し、電圧印加電極２１に高圧を印加するが、ゲート配線３…は前記のように短く形成されているため接地電極であるセッ
トトレイ２２とゲート配線との間の電気容量が小さくなっており、ゲート配線３…と電圧印加電極２１との間でアーク放電が発生することを防止できる。
【００３７】
このあと、常圧プラズマＣＶＤを使用して、ＴＦＴ１０のＳｉアイランド３０を形成する。ゲート絶縁膜５の上面にａ−Ｓｉ（結晶相を含む）膜１７ａを、ＳｉＨ４を１０ｓｃｃｍ、Ｈ２を２ＳＬＭ供給し、放電電圧を１２ｋＶ印加して１０００Å、形成する。つぎに、ａ−Ｓｉ（結晶相を含まない）膜１７ｂを、ＳｉＨ４を１００ｓｃｃｍ、Ｈ２を１ＳＬＭ供給し、放電電圧を１０ｋＶ印加して１０００Å、形成する。さらに、ｎ＋シリコン層１８を、ＳｉＨ４を１００ｓｃｃｍ、Ｈ２を１ＳＬＭ、ＰＨ３を１ｓｃｃｍ供給し、放電電圧を７ｋＶ印加して５００Å、形成する。前記のプラズマＣＶＤ処理は、総て基板温度を３００℃とし、ガラス基板２を連続的に移動させ積層膜として一括成膜する。なお、この実施例では半導体層１７として結晶相を含むａ−Ｓｉ膜１７ａと、結晶質を含まないａ−Ｓｉ膜１７ｂとを積層して形成したが、１層でもよいことは勿論である。
【００３８】
つぎに、ゲート絶縁膜５を残して、ＴＦＴ１０に対応してＳｉアイランド３０をドライエッチングで形成する。この処理により、ＴＦＴ１０のゲート電極１１の上部に、ゲート電極より幅の広いＳｉアイランド３０が形成される。ゲート配線接続用のコンタクト開口７を形成すると共に、表示部周辺の外部接続端子形成用のコンタクト開口を形成する。そして、ソース配線（信号線）４…、ドレイン電極１３…および導電体薄膜６…を形成し、コンタクト開口７を通して隣接するゲート配線３，３を導電体薄膜６で接続する。このソース配線４とドレイン電極１３をマスクに、ＴＦＴ１０のチャネル部（ｎ＋シリコン層１８の露出部）をエッチングで除去する（図８ｃ）。
【００３９】
保護膜兼層間膜として層間絶縁膜（ＳｉＮｘ）１４を減圧プラズマで形成する。ＳｉＮｘの成膜は、Ｎ２，ＳｉＨ４，ＮＨ３を含むガスを使用して実施される。ＳｉＮｘの成膜処理は、ゲート配線３…およびソース配線４…が長尺の状態で行われ、接地電極との間の電気容量が大きくなるが、この処理は減圧下で行われるためアーク放電が発生しにくい。後工程で形成する画素電極１６と、ドレイン電極１３の周辺端子部とを接続するコンタクトホール１５を層間絶縁膜１４に開口する。この後、透明電極としてＩＴＯ薄膜を形成し、パターニング処理で画素電極１６を形成する。これにより、画素電極１６とドレイン電極１３とがコンタクトホール１５を通して接続され、ＴＦＴ１０がマトリックス状に配置されたアクティブマトリックス基板が製造される。
【００４０】
なお、図示していないが、ゲート配線同士の中間に、ゲート配線と平行にＣｓ配線を形成し、このＣｓ配線と画素電極とを接続し、ＴＦＴのドレイン電極を画素電極と付加容量に接続したＣｓ  ｏｎ  Ｃｏｍｍｏｎ方式と呼ばれる液晶表示装置を製造する場合は、Ｃｓ配線をゲート配線と同様に短く分断して形成することで、次工程のゲート絶縁膜をプラズマＣＶＤで形成するときに、同様に接地電極とゲート配線との間の電気容量を小さくでき、アーク放電を防止することができる。
【００４１】
この場合のＣｓ配線も、短く分断されたＣｓ配線を、後工程において、例えばソース配線を形成するときに他の導電体で接続し、１本の連続したゲート配線および１本の連続したＣｓ配線とすることができる。これによりゲート配線やＣｓ配線にプラズマダメージによる欠陥が発生することを防止でき、ＴＦＴの性能を安定させることができるため、品質を向上できる。また、ソース配線を形成する工程で分断されたゲート配線を接続するため、工程数が増加しない。
【００４２】
以上、本発明の一実施形態について詳述したが、本発明は、前記の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の精神を逸脱しない範囲で、種々の設計変更を行うことができるものである。例えば、ゲート絶縁膜としてＳｉＮｘ膜（チッ
化シリコン）の例を示したが、酸化シリコン等の他の絶縁膜を形成してもよいことは勿論である。
【００４３】
また、プラズマ処理装置としてダイレクト式の態様を示したが、リモート式のプラズマ処理装置を使用することもできる。ゲート配線を分断する場合、ソース配線の総てのピッチ間で分断した例を示したが、ソース配線のピッチの１つおき、あるいは２つおき等、適宜の個所で分断するようにしてもよい。ソース電極はソース配線と共用した例を示したが、ソース配線から突出させて形成してもよい。
【産業上の利用可能性】
【００４４】
本発明の活用例として、薄膜トランジスタアレイを備えるアクティブマトリックス基板を用いて液晶表示装置が構成でき、また、この薄膜トランジスタアレイを備えるアクティブマトリックス基板を取り付けることによってデジタルカメラ等で使用される撮像装置等の受光装置の用途にも適用できる。
【図面の簡単な説明】
【００４５】
【図１】本発明に係る薄膜トランジスタを備える基板の一実施形態の要部正面図。
【図２】図１のＡ−Ａ線断面図と、Ｂ−Ｂ線断面図。
【図３】図１の基板をプラズマ処理する装置の要部構成を示す断面図。
【図４】図３のプラズマ処理装置の処理ヘッドと基板との関係を示す平面図。
【図５】（ａ）は図１，２に示す基板の製造工程を示す要部平面図、（ｂ）、（ｃ）はそれぞれ（ａ）のＣ−Ｃ線およびＤ−Ｄ線断面図。
【図６】図５の工程に続く基板の製造工程を示し、（ａ）は要部平面図、（ｂ）、（ｃ）はそれぞれ（ａ）のＥ−Ｅ線およびＦ−Ｆ線断面図。
【図７】図６の工程に続く基板の製造工程を示し、（ａ）は要部平面図、（ｂ）は（ａ）のＧ−Ｇ線断面図。
【図８】図７の工程に続く基板の製造工程を示し、（ａ）は要部平面図、（ｂ）、（ｃ）はそれぞれ（ａ）のＨ−Ｈ線断面図、（ｄ）はＩ−Ｉ線断面図。
【図９】図８の工程に続く基板の製造工程を示し、（ａ）は要部平面図、（ｂ）、（ｃ）はそれぞれ（ａ）のＪ−Ｊ線断面図。
【図１０】図９の工程に続く基板の製造工程を示し、（ａ）は要部平面図、（ｂ）は（ａ）のＫ−Ｋ線断面図。
【符号の説明】
【００４６】
１：ＴＦＴ基板（アクティブマトリックス基板）、２：ガラス基板、３：ゲート配線、４：ソース配線、５：ゲート絶縁膜、６：導電体薄膜（他の導電体）、７：コンタクト開口、１０：ＴＦＴ、１１：ゲート電極、１２：ソース電極（ソース配線）、１３：ドレイン電極、１６：画素電極、１７：半導体層、１７ａ：結晶相を含むａ−Ｓｉ膜、１７ｂ：結晶相を含まないａ−Ｓｉ膜、１８：ｎ＋シリコン層、２１：電圧印加電極、２２：セットトレイ（接地電極）、２３：移動機構、Ｍ：プラズマ処理装置、Ｐ：プラズマ処理空間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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