(57)【要約】【課題】  小型かつ高耐圧で、プロセスばらつき、温度に対する変動量の少ない定電圧源を提供する。【解決手段】  出力端子ＶＨＴＭから負荷に電流を供給しないときには、ＰＭＯＳ１０３には電流源１０１の電流が流れ、電流−電圧変換回路１０５には十分な大きさの電流が流れない。したがって、電流−電圧変換回路１０５は、ＰＭＯＳ１０４をオンにするだけのゲート電圧を与えない。その結果、ＶＨＴＭには、ＰＭＯＳ１０３のゲート電圧とゲート−ソース間電圧の和が出力される。出力端子から負荷に電流を供給すると、出力電圧が低下し、ＰＭＯＳ１０３がオフになるため、電流−電圧変換回路１０５を流れる電流が増加する。したがって、電流−電圧変換回路１０５は、ＰＭＯＳ１０４をオンにするだけのゲート電圧を与える。その結果、ＰＭＯＳ１０４は、ＶＨＴＭに電流を供給し、出力電圧を上昇させ、結果として、出力電圧をほぼ一定に保つ。【選択図】  図１
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【特許請求の範囲】
【請求項１】
供給電圧から所定の電圧を生成して出力する定電圧源において、
Ｐ型基板上に形成された、出力電圧を確定するための第１のＰＭＯＳトランジスタと、
出力電流を供給するための第２のＰＭＯＳトランジスタと、
出力電流を供給しないときには、前記第２のＰＭＯＳトランジスタのゲート−ソース間に閾値電圧を超えない電圧を与え、出力電流を供給するときには、前記閾値電圧を超える電圧を与える第１の手段を有することを特徴とする定電圧源。
【請求項２】
前記第１の手段は、
ソースが出力端子に接続されている前記第１のＰＭＯＳトランジスタの前記ソース側に接続された第１の電流源と、
前記第１のＰＭＯＳトランジスタのドレイン側に接続された第２の電流源と、
前記供給電圧と前記第２の電流源の間に、前記第１の電流源および前記第１のＰＭＯＳトランジスタと並列に接続された電流−電圧変換回路および電圧確定回路を有し、
前記電流−電圧変換回路は、ドレインが出力端子に接続され、ソースが前記供給電圧に接続された前記第２のＰＭＯＳトランジスタのゲートに接続され、
前記第２の電流源は、その電流値が前記第１の電流源の電流値よりも大きい、請求項１に記載の定電圧源。
【請求項３】
前記第１のＰＭＯＳトランジスタは、ＰＭＯＳソースフォロアー回路を構成する、請求項１または２に記載の定電圧源。
【請求項４】
前記第２のＰＭＯＳトランジスタはソース接地である、請求項１から３のいずれか１項に記載の定電圧源。
【請求項５】
前記電流−電圧変換回路は抵抗を含む、請求項２から４のいずれか１項に記載の定電圧源。
【請求項６】
前記電圧確定回路は抵抗を含む、請求項２から５のいずれか１項に記載の定電圧源。
【請求項７】
前記電圧確定回路はトランジスタを含む、請求項２から５のいずれか１項に記載の定電圧源。
【請求項８】
請求項１から７の定電圧源を含む駆動回路によって電気熱変換素子に電流を流し、熱エネルギーを発生させてインクの吐出を行い、前記駆動回路と前記電気熱変換素子は同一基板上に形成されているインクジェット記録ヘッド。
【請求項９】
請求項１から７の定電圧源を含む駆動回路によって電気熱変換素子に電流を流し、熱エネルギーを発生させてインクの吐出を行い、前記駆動回路と前記電気熱変換素子は同一基板上に形成されているインクジェット記録ヘッドを有する記録装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インクジェット記録ヘッドを駆動する駆動回路の定電圧源に関する。
【背景技術】
【０００２】
インクジェット記録法（液体噴射記録）を用いたプリンタ装置は、プリント時における騒音の発生が無視し得る程度に極めて小さいという点に加えて、高速記録が可能であり、しかも普通紙にプリントできるという点において最近関心を集めている。この種の記録ヘッドの電気熱変換素子（ヒータ）とその駆動回路は、半導体プロセス技術を用いて同一基板上に形成することができる（例えば、特許文献１参照）。図３は、従来技術のインクジェット方式の記録装置に搭載される記録ヘッドの駆動回路構成を示す図である。
【０００３】
図３に示すように、６０１はインクを吐出するための熱を発生する電気熱変換素子（ヒータ）、６０２はヒータ６０１に所望の電流を供給するためのパワートランジスタ、６０６は各ヒータ６０１に電流を供給し、記録ヘッドのノズルからインクを吐出するか否かを決定する画像データを一時的に格納するシフトレジスタであり、シフトレジスタ６０６には、転送クロック信号入力端子（ＣＬＫ）と、ヒータ６０１をＯＮ／ＯＦＦさせる画像データをシリアルに入力する画像データ入力端子（ＤＡＴＡ）が設けられている。６０５は各ヒータ６０１に対する画像データをヒータごとに記録保持するためのラッチ回路であり、シフトレジスタ６０６の出力を入力とし、ラッチタイミングを制御するためのラッチ信号を入力するラッチ信号入力端子（ＬＴ）が設けられている。６０４はＡＮＤ回路であって、ラッチ回路６０５の出力とヒータ６０１に電流を流すタイミングを決定するヒート信号（ＨＥ）を入力としている。ＡＮＤ回路６０４の出力は、電圧変換回路６０３を介してパワートランジスタ６０２のゲートに入力される。
【０００４】
電圧変換回路６０３の回路構成を説明すると、７０８はＡＮＤ回路６０４からの画像データを反転させる第１のインバータ回路、７０７は第１のインバータ回路７０８から出力される信号をさらに反転させる第２のインバータ回路である。７０２、７０３はそれぞれＰＭＯＳ、ＮＭＯＳトランジスタで第１のＣＭＯＳインバータ回路を構成している。７０１は第１のＣＭＯＳインバータ回路をＡＮＤ回路の出力電圧（ロジック部の電源電圧は一般的に５Ｖ以下）である５Ｖ以下で駆動可能とするために、電圧発生回路６０７から出力される内部電源ラインＶＨＴＭから供給される電圧を分割するための第１のバッファ用ＰＭＯＳである。７０５、７０６、７０４はそれぞれＰＭＯＳ、ＮＭＯＳトランジスタで第２のＣＭＯＳインバータ回路と第２のバッファ用ＰＭＯＳである。ここで、第１のバッファ用ＰＭＯＳ７０１のゲートは、対をなす第２のＣＭＯＳインバータ回路の出力部である７０２、７０３の接続部に接続されている。また、第２のバッファ用ＰＭＯＳ７０４のゲートも同様に対をなす第１のＣＭＯＳインバータ回路の出力部である７０５、７０６の接続部に接続されており、また、電圧変換回路の出力ともなっている。
【０００５】
電圧発生回路６０７の出力電圧ＶＨＴＭは、ＣＭＯＳインバータのブレークダウン耐圧およびＭＯＳのゲート耐圧を越えることなく、可能な限り高く設定することが望ましく（ただし、電圧変換回路６０３の保護の観点からむやみに高くすることはできない）、可能であればヒータの電源ラインＶＨと共有しても良い。これは、パワートランジスタ６０２をオンしたときに、パワートランジスタ６０２の抵抗をできるだけ下げるためである。しかしながら、通常のヒータへの駆動電圧は、２０Ｖ以上の高い値に設定される場合が多く、またＣＭＯＳインバータのブレークダウン耐圧は１５Ｖ程度までのプロセスで作られることが多い。また、ＭＯＳのゲート耐圧はゲート酸化膜に依存するため、ゲート酸化膜の絶縁耐圧より十分低い電圧とする必要があり、電圧変換回路の最適な電圧とヒータの駆動電圧が一致することは難しく、電圧変換回路の電源ラインを別に設けることは、システム全体のコストアップにも繋がる。
【０００６】
そこで、従来の技術では、電圧発生回路６０７を図４、図５に示すような回路構成で定電圧ＶＨＴＭを生成している。図４に示す例は、ソースフォロアー回路により構成された例であり、抵抗Ｒ０、Ｒ１の分圧比により、ヒータの電源ラインＶＨから任意の電圧を作り出し、これにバッファとしてのＮＭＯＳトランジスタＴ１と抵抗Ｒ２から構成されるソースフォロアー回路を接続し、ＮＭＯＳトランジスタＴ１のソースを電圧発生回路６０７の出力端として構成している。
【０００７】
図５に示す例は、ＰＭＯＳトランジスタを多段にダイオード接続した例であり、定電圧ＶＨＴＭ＝ヒータ電源電圧ＶＨ―（ＰＭＯＳのＶＧＳ電圧）×（ＰＭＯＳの個数）で求められる。ただし、ＰＭＯＳのＶＧＳ電圧はゲートとソース間に発生する電圧であり、次式で求められる。
ＶＧＳ＝Ｖｔｈ＋（２×Ｉ５／（μn×Ｃox×Ｗ／Ｌ））1/2
ここで、Ｉ５は、Ｉ５＝（定電圧ＶＨＴＭ／抵抗Ｒ５）で設定される電流値、μnは移動度、Ｃoxは単位面積当たりの酸化膜容量、Ｗはゲート幅、Ｌはゲート長である。
【特許文献１】特開平５−１８５５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した定電圧ＶＨＴＭを得るための各回路には以下のような問題点がある。
【０００９】
定電圧ＶＨＴＭとヒータ電源電圧ＶＨとの差が大きい場合、図５に示したようなＰＭＯＳを多段にダイオード接続した構成にすると、出力インピーダンスを低くするためには電流駆動能力のあるゲート幅Ｗの大きなＰＭＯＳを多段に設ける必要があり、この回路を実現するためのチップ面積が大きくなるという問題点がある。
【００１０】
また、回路を半導体プロセスにて作製した場合、電流値に対するＰＭＯＳのＶＧＳ電圧特性にはばらつきがあるため、同じ電流値であっても発生するＶＧＳ電圧値にはばらつきが生じる。このとき、定電圧ＶＨＴＭ＝ヒータ電源電圧ＶＨ―（ＰＭＯＳのＶＧＳ電圧）×（ＰＭＯＳの個数）で求められるため、ＰＭＯＳのＶＧＳ電圧値のばらつきをＰＭＯＳの個数倍した変動値が、ＶＨＴＭ電圧値の変動値となり、ＰＭＯＳのＶＧＳ電圧特性の影響を大きく受けることになる。
【００１１】
同様に、温度変化などによるＶＧＳ電圧の変動値に対しても、ＰＭＯＳの個数倍した変動値がＶＨＴＭ電圧値の変動値となるため、ＰＭＯＳのＶＧＳ電圧の変動による影響を大きく受けることになる。
【００１２】
また、図４に示したようなＮＭＯＳのソースフォロアー回路の場合には、Ｐ型基板を用いた半導体回路、例えば、一般的な５Ｖ系ＣＭＯＳプロセスでソースフォロアー回路を形成すると、出力電圧として５Ｖ以上を出力したい場合には基板とＮＭＯＳのソース間との電圧が５Ｖ以上となり、耐圧上問題がある。さらに、図４に示したような回路をＰＭＯＳのソースフォロアー回路で構成した場合、電流を回路内に引き込む方向には効率よく駆動できるが、電流を出力する方向には効率よく駆動できないため、定電圧源として用いることができない。
【００１３】
本発明の目的は、小型かつ高耐圧で、プロセスばらつき、温度に対して変動量の少ない定電圧源を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の定電圧源は、出力電圧を確定するための第１のＰＭＯＳトランジスタと、出力電流を供給するための第２のＰＭＯＳトランジスタと、出力電流を供給しないときには、第２のＰＭＯＳトランジスタのゲート−ソース間に閾値電圧を超えない電圧を与え、出力電流を供給するときには、閾値電圧を超える電圧を与える第１の手段を有することを特徴とする。
【００１５】
この第１の手段は、具体的には、ソースが出力端子に接続されている第１のＰＭＯＳトランジスタのソース側に接続された第１の電流源と、第１のＰＭＯＳトランジスタのドレイン側に接続された第２の電流源と、供給電圧と第２の電流源の間に、第１の電流源および第１のＰＭＯＳトランジスタと並列に接続された電流−電圧変換回路および電圧確定回路を有する。ここで、電流−電圧変換回路は、ドレインが出力端子に接続され、ソースが供給電圧に接続された第２のＰＭＯＳトランジスタのゲートに接続されている。また、第２の電流源は、その電流値が第１の電流源の電流値よりも大きい。
【００１６】
また、第１のＰＭＯＳトランジスタは、ＰＭＯＳソースフォロアー回路を構成するのが望ましい。さらに、第２のＰＭＯＳトランジスタはソース接地であるのが望ましい。
【００１７】
以上のような回路構成をとると、定電圧源の出力端子から負荷に電流を供給しないときには、第１のＰＭＯＳトランジスタには第１の電流源の電流が流れ、電流−電圧変換回路には十分な大きさの電流が流れない。したがって、電流−電圧変換回路は、第２のＰＭＯＳトランジスタをオンにするだけのゲート電圧を与えない。その結果、出力端子には、第１のＰＭＯＳのゲート電圧とゲート−ソース間電圧の和が出力される。一方、出力端子から負荷に電流を供給すると、出力電圧が低下し、第１のＰＭＯＳトランジスタがオフになるため、電流−電圧変換回路を流れる電流が増加する。したがって、電流−電圧変換回路は、第２のＰＭＯＳトランジスタをオンにするだけのゲート電圧を与える。その結果、第２のＰＭＯＳトランジスタは、出力端子に電流を供給し、出力電圧を上昇させ、結果として、出力電圧をほぼ一定に保つ。
【発明の効果】
【００１８】
以上説明したように、本発明によれば、ＰＭＯＳを用いるので、耐圧上の問題が少ない。また、電流駆動能力の大きなＰＭＯＳの個数が１個と少なく、従来の定電圧源に比べて、小さなチップ面積で回路を構成でき、かつ、ＰＭＯＳのＶＧＳ電圧特性のばらつき、変動に対して非常に強い。
【発明を実施するための最良の形態】
【００１９】
次に、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２０】
図１は本発明の一実施形態の定電圧源の構成を概略的に示す図である。図２はその具体的な回路構成の一例を示す図である。
【００２１】
本実施形態は、図１に示すように基準電圧ＶＲＥＦと、出力電圧ＶＨＴＭを出力するＰＭＯＳ１０３によるソースフォロアー回路と、電流源１０１、１０２と、出力電圧ＶＨＴＭから流れ出す負荷電流を供給するためのＰＭＯＳ１０４によるＰＭＯＳソース接地回路と、ＰＭＯＳ１０４のＶＧＳ電圧を設定する電流−電圧変換回路１０５、電圧確定回路１０６から構成され、これらはＰ型基板上に形成されている。ここで、ＰＭＯＳのＶＧＳ電圧はゲートとソース間に発生する電圧である。また、電流−電圧変換回路１０５、電圧確定回路１０６はそれぞれ抵抗で構成されており、電圧確定回路でＰＭＯＳソースフォロアー回路のドレイン電圧を設定している。
【００２２】
図２に示す例では、図１の電流源１０２をＮＭＯＳ１１０、１１１で、電流源１０１をＰＭＯＳ１１５、１１６で、電流−電圧変換回路を抵抗１０９で、電圧確定回路をＮＭＯＳトランジスタ１１２でそれぞれ構成している。
【００２３】
本実施形態の動作について、図１に示した回路について説明する。
【００２４】
出力電圧ＶＨＴＭは基準電圧として設定されているＶＲＥＦ端子にゲートが接続されたＰＭＯＳ１０３からなるＰＭＯＳソースフォロアー回路により設定され、出力電圧ＶＨＴＭ＝（ＶＲＥＦ電圧＋ＰＭＯＳ１０３のＶＧＳ電圧）となる。また、電流源１０１は電流値Ｉ１、電流源１０２は電流値Ｉ２とすると、この電流値はＩ１＜Ｉ２となるように設定されており、電流−電圧変換回路１０５には（Ｉ２−Ｉ１）の電流値が流れることになる。このとき、ＰＭＯＳ１０４のＶＧＳ電圧は（Ｉ２−Ｉ１）の電流値と電流−電圧変換回路１０５により決まる電圧となり、この電圧値＜Ｖｔｈとなるように設定する。ここで、ＶｔｈはＰＭＯＳトランジスタがオンするために必要な閾値電圧である。したがって、ＰＭＯＳ１０４はオフ状態である。
【００２５】
ここで、出力電圧ＶＨＴＭ端子から負荷電流が流れ出す（ＰＭＯＳ１０３を流れていた電流Ｉ１がＶＨＴＭ端子から流れ出す）ことによってＶＨＴＭ電圧は設定電圧よりも低下する。このとき、ＰＭＯＳ１０３のソース電圧はＶＨＴＭ電圧と同電位であり、一方、ＰＭＯＳ１０３のゲート端子はＶＲＥＦ端子に接続されているため、ＰＭＯＳ１０３のＶＧＳ電圧は小さくなり、このＶＧＳ電圧がＰＭＯＳのオン可能な閾値電圧Ｖｔｈよりも小さくなると、ＰＭＯＳ１０３はオフする。
【００２６】
その結果、電流源１０２へ電流を供給する電流経路はＰＭＯＳ１０３のドレイン端子からの経路ではなく、ヒータ電源電圧ＶＨから電流−電圧変換回路１０５、電圧確定回路１０６を介しての経路となる。このとき、電流源１０２の電流値Ｉ２と電流−電圧変換回路１０５により決まる電圧がＰＭＯＳ１０４のＶＧＳ電圧となり、この電圧が、出力電圧ＶＨＴＭ端子からの負荷電流を十分供給できるＶＧＳ電圧となるように設定すれば、ＰＭＯＳ１０４を介してヒータ電源電圧ＶＨから出力電圧ＶＨＴＭに電流が供給され、出力電圧ＶＨＴＭの電圧が上昇する。
【００２７】
この回路構成によると、出力インピーダンスの低い定電圧源を実現するには、ＰＭＯＳ１０４の面積を十分大きくするだけでよく、複数個のＰＭＯＳの全てに大きな面積を持たせる必要がある図５に示した従来の回路構成と比較して、小さい面積となる。また、基準電圧ＶＲＥＦ電圧が一定であれば、出力電圧ＶＨＴＭは上述のように、基準電圧ＶＲＥＦ端子がゲートに接続されるＰＭＯＳ１０３のＶＧＳ電圧のみで決まるため、出力電圧ＶＨＴＭの設定電圧に対するプロセス工程の影響によるＶＧＳ電圧のばらつきは、ＰＭＯＳ１個分の特性ばらつきにより決まり、従来の回路構成がＰＭＯＳのプロセス工程ばらつきの影響を多段に接続したＰＭＯＳの個数倍されて受けるのに比べて、プロセス工程のばらつきに非常に強い構成となる。さらに、温度変化などによるＶＧＳ電圧の変動に対しても、ＰＭＯＳ１０３の１個分のＶＧＳ電圧の影響となるため、ＶＧＳ電圧の変動に対しても強い構成となる。
【００２８】
さらに、図１に示す本実施形態では、Ｐ型基板を用いた半導体集積回路において、ＰＭＯＳトランジスタと抵抗だけが使用されている。ＰＭＯＳトランジスタはＮウェル中に作り込まれているため、ＮウェルとＰ型基板とに許される限りの高電圧に接続することが出来るものとなっている。ＮウェルとＰ型基板は一般的に濃度が薄いため、高耐圧となる。
【００２９】
次に、図２に示した回路について説明する。
【００３０】
図２に示す例では、図１の電流源１０２をＮＭＯＳ１１０、１１１で、電流源１０１をＰＭＯＳ１１５、１１６で、電流−電圧変換回路を抵抗１０９で、電圧確定回路をＮＭＯＳトランジスタ１１２でそれぞれ構成している。ここで、ＶＨＴＭ電圧は図１の回路構成と同様に（ＶＲＥＦ電圧＋ＰＭＯＳ１０７のＶＧＳ電圧）となり、図１の基準電圧ＶＲＥＦに相当する電圧は以下の式により決定される。
ＶＲＥＦ＝Ｒ２２／（Ｒ２１＋Ｒ２２）×（ＶＨ−ＶＧＳ１１５−ＶＧＳ１１１−ＶＧＳ１１２）
ただし、ＶＧＳ１１５＝ＰＭＯＳ１１５のゲート−ソース間電圧、ＶＧＳ１１１＝ＮＭＯＳ１１１のゲート−ソース間電圧、ＶＧＳ１１２＝ＮＭＯＳ１１２のゲート−ソース間電圧である。
【００３１】
ここで、それぞれ、ＰＭＯＳ１１６に流れる電流値＝Ｉ３、ＮＭＯＳ１１１に流れる電流値＝Ｉ４とすると、Ｉ３＜Ｉ４と設定しているとき、（Ｉ４−Ｉ３）の電流がヒータ電源電圧から抵抗１０９、ＮＭＯＳ１１２を介してＮＭＯＳ１１１に流れ込む。このとき、ＰＭＯＳ１０８のＶＧＳ電圧＝（Ｉ４−Ｉ３）×（抵抗１０９の抵抗値）＜Ｖｔｈとなるように設定する。ここで、ＶｔｈはＰＭＯＳトランジスタがオンするために必要な閾値電圧であり、ＰＭＯＳ１０８はオフ状態である。
【００３２】
ここで、出力電圧ＶＨＴＭ端子から負荷電流が流れ出すことによってＶＨＴＭ電圧が設定電圧よりも低下すると、ＶＲＥＦ端子にゲートが接続されたＰＭＯＳ１０７のソース電圧が低下することとなり、ＰＭＯＳ１０７のＶＧＳ電圧が小さくなりオフする。そのため、ＮＭＯＳ１１２の初期電流（Ｉ４−Ｉ３）に加えて、ＰＭＯＳ１１６から流れ出していたのと同様の電流値Ｉ３が、ヒータ電源電圧ＶＨに接続している抵抗１０９を介してＮＭＯＳ１１２に新たに流れ込み、その結果、ＮＭＯＳ１１２に流れ込む電流値＝Ｉ４となる。このとき、（抵抗１０９の抵抗値）×（ＮＭＯＳ１１２の電流値Ｉ４）がＰＭＯＳ１０８のＶＧＳ電圧となり、この電圧が、出力電圧ＶＨＴＭからの電流を十分供給できるＶＧＳ電圧となるように設定すれば、ＰＭＯＳ１０８を介してヒータ電源電圧ＶＨから出力電圧ＶＨＴＭに電流が供給され、出力電圧ＶＨＴＭの電圧が上昇する。
【００３３】
なお、ここで、Ｉ３＝Ｉ４と設定してもよい。このとき、出力電圧ＶＨＴＭ端子から負荷電流が流れ出す前の状態において、Ｉ３＝Ｉ４であるから、ＰＭＯＳ１０８のＶＧＳ電圧＝０Ｖとなり、ＰＭＯＳ１０８はオフ状態である。ここで、出力電圧ＶＨＴＭ端子から負荷電流が流れ出し、ＶＨＴＭ電圧が設定電圧よりも低下すると、ＰＭＯＳ１０７のＶＧＳ電圧が小さくなりオフする。このとき、ＮＭＯＳ１１２に流れ込む電流値＝Ｉ４となり、その結果、（抵抗１０９の抵抗値）×（ＮＭＯＳ１１２の電流値Ｉ４）がＰＭＯＳ１０８のＶＧＳ電圧となり、この電圧が、出力電圧ＶＨＴＭからの電流を十分供給できるＶＧＳ電圧となるように設定すれば、ＰＭＯＳ１０８を介してヒータ電源電圧ＶＨから出力電圧ＶＨＴＭに電流が供給され、出力電圧ＶＨＴＭの電圧が上昇する。
【００３４】
また、図２に示す本実施形態では、定電流回路にＮＭＯＳを使用しているが、基板とソース間の電圧は５Ｖ以下となり、耐圧上の問題はない。また、ＮＭＯＳ１１２のドレイン電圧はヒータ電源電圧と同等の耐圧が求められるが、ブレークダウン電圧の大きな素子、例えば、ＤＭＯＳトランジスタ（Ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳ ｔｒａｎｓｉｓｔｏｒ）を使うことにより、高耐圧の定電圧回路を作製してもよい。
【００３５】
次に、上述のいずれかの実施例の回路構造を有するインクジェット記録ヘッド用基体について説明する。図６は、インクジェット記録ヘッド用基体の詳細構成を示す斜視図である。
【００３６】
図６に示すように、インクジェット記録ヘッド用基体は、複数の吐出口８００に連通した液路８０５を形成するための流路壁部材８０１と、インク供給口８０３を有する天板８０２とを組み付けることにより、インクジェット記録方式の記録ヘッド８１０を構成できる。この場合、インク供給口８０３から注入されるインクが内部の共通液室８０４へ蓄えられて各液路８０５へ供給され、その状態で基体８０８、発熱部８０６を駆動することで吐出口８００からインクの吐出がなされる。
【００３７】
また、図６に示す記録ヘッド８１０をインクジェット記録装置本体に装着し、装置本体から記録ヘッド８１０へ付与される信号をコントロールすることにより、高速記録、高画質記録を実現できるインクジェット記録装置を提供することができる。
【００３８】
次に、図６に示す記録ヘッド８１０を用いたインクジェット記録装置について説明する。図７は、本発明に係る実施形態のインクジェット記録装置９００を示す外観斜視図である。
【００３９】
図７において、記録ヘッド８１０は、駆動モータ９０１の正逆回転に連動して駆動力伝達ギア９０２、９０３を介して回転するリードスクリュー９０４の螺旋溝９２１に対して係合するキャリッジ９２０上に搭載されており、駆動モータ９０１の駆動力によってキャリッジ９２０と共にガイド９１９に沿って矢印ａ又はｂ方向に往復移動可能となっている。不図示の記録媒体給送装置によってプラテン９０６上に搬送される記録用紙Ｐ用の紙押え板９０５は、キャリッジ移動方向に沿って記録用紙Ｐをプラテン９０６に対して押圧する。
【００４０】
フォトカプラ９０７、９０８は、キャリッジ９２０に設けられたレバー９０９のフォトカプラ９０７、９０８が設けられた領域での存在を確認して駆動モータ９０１の回転方向の切換等を行うためのホームポジション検知手段である。支持部材９１０は記録ヘッド８１０の全面をキャップするキャップ部材９１１を支持し、吸引手段９１２はキャップ部材９１１内を吸引し、キャップ内開口５１３を介して記録ヘッド８１０の吸引回復を行う。移動部材９１５は、クリーニングブレード９１４を前後方向に移動可能にし、クリーニングブレード９１４及び移動部材９１５は、本体支持板９１６に支持されている。クリーニングブレード９１４は、図示の形態でなく周知のクリーニングブレードが本実施形態にも適用できることは言うまでもない。また、レバー９１７は、吸引回復の吸引を開始するために設けられ、キャリッジ９２０と係合するカム９１８の移動に伴って移動し、駆動モータ９０１からの駆動力がクラッチ切換等の公知の伝達手段で移動制御される。記録ヘッド８１０に設けられた発熱部８０６に信号を付与し、駆動モータ９０１等の各機構の駆動制御を司る記録制御部（不図示）は、装置本体側に設けられている。
【００４１】
上述のような構成のインクジェット記録装置９００は、記録媒体給送装置によってプラテン９０６上に搬送される記録用紙Ｐに対し、記録ヘッド８１０が記録用紙Ｐの全幅にわたって往復移動しながら記録を行うものであり、記録ヘッド８１０は、前述の各実施形態の回路構造を有するインクジェット記録ヘッド用基体を用いて製造されているため、高精度で高速な記録が可能となる。
【００４２】
次に、上述した装置の記録制御を実行するための制御回路の構成について説明する。図８はインクジェット記録装置９００の制御回路の構成を示すブロック図である。制御回路を示す同図において、１７００は記録信号を入力するインタフェース、１７０１はＭＰＵ、１７０２はＭＰＵ１７０１が実行する制御プログラムを格納するプログラムＲＯＭ、１７０３は各種データ（上記記録信号やヘッドに供給される記録データ等）を保存しておくダイナミック型のＲＡＭである。１７０４は記録ヘッド１７０８に対する記録データの供給制御を行うゲートアレイであり、インタフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３間のデータ転送制御も行う。１７１０は記録ヘッド１７０８を搬送するためのキャリアモータ、１７０９は記録紙搬送のための搬送モータである。１７０５はヘッドを駆動するヘッドドライバ、１７０６，１７０７はそれぞれ搬送モータ１７０９、キャリアモータ１７１０を駆動するためのモータドライバである。
【００４３】
上記制御構成の動作を説明すると、インタフェース１７００に記録信号が入るとゲートアレイ１７０４とＭＰＵ１７０１との間で記録信号がプリント用の記録データに変換される。そして、モータドライバ１７０６、１７０７が駆動されると共に、ヘッドドライバ１７０５に送られた記録データに従って記録ヘッドが駆動され、印字が行われる。
【００４４】
以上の説明においては、インクジェット記録ヘッド用基体をインクジェット方式の記録ヘッドに採用した例について説明したが、本発明に基づく基体構造は、たとえば、サーマルヘッド用基体にも応用できるものである。
【００４５】
本発明は、特にインクジェット記録方式の中でも、熱エネルギーを利用してインクを吐出する方式の記録ヘッド、記録装置において、優れた効果をもたらすものである。
【００４６】
その代表的な構成や原理については、例えば、米国特許第４，７２３，１２９号明細書、同第４，７４０，７９６号明細書に開示されている基本的な原理を用いて行うものが好ましい。この方法はいわゆるオンデマンド型、コンティニュアス型のいずれにも適用可能であるが、特に、オンデマンド型の場合には、液体（インク）が保持されているシートや液路に対応して配置されている電気熱変換体に、記録情報に対応していて該沸騰を越える急速な温度上昇を与える少なくとも一つの駆動信号を印加することによって、電気熱変換体に熱エネルギーを発生せしめ、記録ヘッドの熱作用面に膜沸騰させて、結果的にこの駆動信号に一対一対応し液体（インク）内の気泡を形成出来るので有効である。この気泡の成長、収縮により吐出用開口を介して液体（インク）を吐出させて、少なくとも一つの滴を形成する。この駆動信号をパルス形状とすると、即時適切に気泡の成長収縮が行なわれるので、特に応答性に優れた液体（インク）の吐出が達成でき、より好ましい。このパルス形状の駆動信号としては、米国特許第４，４６３，３５９号明細書、同第４，３４５，２６２号明細書に記載されているようなものが適している。なお、上記熱作用面の温度上昇率に関する発明の米国特許第４，３１３，１２４号明細書に記載されている条件を採用すると、さらに優れた記録を行なうことができる。
【００４７】
記録ヘッドの構成としては、上述の各明細書に開示されているような吐出口、液路、電器熱変換体の組み合わせ構成（直線状液流路または直角液流路）の他に熱作用部が屈曲する領域に配置されている構成を開示する米国特許第４，５５８，３３３号明細書、米国特許第４，４５９，６００号明細書を用いた構成も本発明に含まれるものである。加えて、複数の電気熱変換体に対して、共通するスリットを電気熱変換体の吐出部とする構成を開示する特開昭５９−１２３６７０号公報や熱エネルギーの圧力波を吸収する開口を吐出部に対応させる構成を開示する特開昭５９−１３８４６１号公報に基づいた構成としても本発明は有効である。
【００４８】
更に、記録装置が記録出来る最大記録媒体の幅に対応した長さを有するフルラインタイプの記録ヘッドとしては、上述した明細書に開示されているような複数記録ヘッドの組み合わせによって、その長さを満たす構成や一体的に形成された一個の記録ヘッドとしての構成のいずれでもよいが、本発明は、上述した効果を一層有効に発揮することができる。
【００４９】
図９に示すように、インクジェット記録ヘッド８１０は、複数の吐出口８００を有する記録ヘッド部８１１と、この記録ヘッド部８１１に供給するためのインクを保持するインク容器８１２とを備える。インク容器８１２は、境界線Ｋを境に記録ヘッド部８１１に着脱可能に設けられている。インクジェット記録ヘッド８１０には、図７に示す記録装置に搭載された時にキャリッジ側からの電気信号を受け取るための電気的コンタクト（不図示）が設けられており、この電気信号によってヒータが駆動される。インク容器８１２内部には、インクを保持するために繊維質状若しくは多孔質状のインク吸収体が設けられており、これらのインク吸収体によってインクが保持されている。
【００５０】
これに対して、図７に示すインクジェット記録ヘッド８１０は、記録ヘッド部８１１とインク容器８１２とが一体的に構成されている。
【００５１】
尚、本発明は、その趣旨を逸脱しない範囲で上記実施形態を修正又は変更したものに適用可能である。
【００５２】
本発明は、複数の機器（例えばホストコンピュータ、インタフェース機器、リーダ、プリンタなど）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機、ファクシミリ装置等）に適用してもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態の定電圧源の回路構成を示した図である。
【図２】図１の回路構成における定電流源をＰＭＯＳ、ＮＭＯＳを用いて構成した定電圧源を示した図である。
【図３】従来技術のインクジェット方式の記録装置に搭載される記録ヘッドの回路構成を示した図である。
【図４】図３に示す従来の定電圧発生回路のみの構成を示す回路図である。
【図５】図３に示す従来の他の定電圧発生回路のみの構成を示す回路図である。
【図６】インクジェット記録ヘッド用基体の詳細構成を示す斜視図である。
【図７】本発明に係る実施形態のインクジェット記録装置を示す外観斜視図である。
【図８】インクジェット記録装置の制御回路の構成を示すブロック図である。
【図９】図７に示すインクジェット記録ヘッドの別形態を説明する外観斜視図である。
【符号の説明】
【００５４】
１０１、１０２  定電流源
１０３、１０４、１０７、１０８、１１５、１１６  ＰＭＯＳトランジスタ
１０５、１０６、１０９、１１３、１１４  抵抗
１１０〜１１２  ＮＭＯＳトランジスタ
６０１  電気熱変換素子（ヒータ）
６０２  パワートランジスタ
６０３  電圧変換回路
６０４  ＡＮＤ回路
６０５  ラッチ回路
６０６  シフトレジスタ
６０７  電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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