(57)【要約】      （修正有）【課題】多層配線技術を用いて、従来チップ面積の増加の一因となっていたトーナメント分配および合成回路の小型化、低コスト化およびトーナメント分配および合成回路の通過特性の均一化、伝送線路のインピーダンスの調整を図る。【解決手段】Ｉ番目の層の１点を基点とし、４個の伝送線路Ｉ１、Ｉ２、Ｉ３、Ｉ４が接続され、４個の伝送線路の基点とは逆の端に、各々ビアホールＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４の一端が接続され、４個のビアホールＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４の他端を基点に、Ｊ番目の層において、ビアホールＶＩ１を基点として４個の伝送線路Ｊ１、Ｊ２、Ｊ３、Ｊ４が接続されており、Ｊ番目の層全体では１６個の伝送線路が形成されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
Ｒ個の配線層を有する多層基板またはモノリシック集積回路においてＩ番目の層の１点を基点とし、Ｎ（Ｉ）個の伝送線路Ｉ１、Ｉ２、‥が接続され、前記Ｎ（Ｉ）個の伝送線路の前記基点とは逆の端に、各々ビアホールが接続され、前記Ｎ（Ｉ）個の前記ビアホールがＪ番目の層に接続され、前記Ｎ（Ｉ）個の前記ビアホールの各々を基点に、前記Ｊ番目の層において、各々Ｎ（Ｊ）個の伝送線路Ｊ１、Ｊ２、‥が接続され、前記Ｉ番目の層から数えて前記ビアホールで接続されている層でｍ番目の層の伝送線路の数をＮ（Ｑ）としたとき、前記Ｉ番目の層から数えて前記ビアホールで接続されている層で前記ｍ番目の層において、Ｎ（Ｉ）×Ｎ（Ｊ）×Ｎ（Ｋ）×…×Ｎ（Ｑ）個のトーナメント状の分岐端子をもつこと、を特徴とするトーナメント分配および合成回路。
【請求項２】
最大で、前記Ｒ個の層の全てを接続したＮ（１）×Ｎ（２）×Ｎ（３）×…×Ｎ（Ｒ）個のトーナメント状の前記分岐端子をもつことを特徴とする請求項１に記載のトーナメント分配および合成回路。
【請求項３】
前記Ｉ番目の層の１点を前記基点とし、２つの伝送線路Ｉ１、Ｉ２が接続され、前記伝送線路Ｉ１およびＩ２の前記基点とは逆の端に、各々前記ビアホールが接続され、２つの前記ビアホールが前記Ｊ番目の層に接続され、２つの前記ビアホールの各々を基点に、前記Ｊ番目の層において、各々２つの伝送線路Ｊ１、Ｊ２が接続され、前記Ｉ番目の層から数えて前記ビアホールで接続されている層で前記ｍ番目の層において、２のｍ乗個のトーナメント状の前記分岐端子をもつことを特徴とする請求項１に記載のトーナメント分配および合成回路。
【請求項４】
最大で、前記Ｒ個の層の全てを接続した２のＲ乗個のトーナメント状の前記分岐端子をもつことを特徴とする請求項３に記載のトーナメント分配および合成回路。
【請求項５】
任意のＸ番目の層の任意の伝送線路Ｘ１と、前記ビアホールにより前記伝送線路Ｘ１と直接つながれたＹ番目の層の２つの伝送線路Ｙ１、Ｙ２が、基板上面から見て前記伝送線路Ｘ１と直交していることを特徴とする請求項３に記載のトーナメント分配および合成回路。
【請求項６】
２つないしそれ以上の配線層に形成された複数の前記伝送線路の間に、電気的にグラウンドとなる金属層を有することを特徴とする請求項１〜５のいずれかに記載のトーナメント分配および合成回路。
【請求項７】
１つもしくは複数の前記伝送線路がコプレーナ線路で形成されることを特徴とする請求項１〜６のいずれかに記載のトーナメント分配および合成回路。
【請求項８】
１つもしくは複数の前記伝送線路にインピーダンス調整用のスタブ線路が接続されることを特徴とする請求項１〜７のいずれかに記載のトーナメント分配および合成回路。
【請求項９】
前記伝送線路の垂直方向の厚みが各々異なる場合に、最も厚い前記伝送線路がトーナメント構造の頂上配線を形成することを特徴とする請求項１〜８のいずれかに記載のトーナメント分配および合成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信に使われるマイクロ波、およびミリ波帯で使用される多層配線技術を用いたトーナメント分配および合成回路に関する。
【背景技術】
【０００２】
従来のマイクロ波、ミリ波帯向けのアナログ集積回路は、配線層は２層程度であり、かつ２層のうち１層は、金属の厚みが薄く電流容量が小さい場合や、クロスコネクションのためのエアブリッジであった。このため、インダクタやスタブ等のパッシブ回路の面積は、主となる１つの配線層で形成され、トーナメント分配および合成回路を囲む面積であるチップ面積の増大を招いていた［非特許文献１］。
【０００３】
図１４に従来のモノリシック集積回路におけるトーナメント分配および合成回路の例を示し、図１４（ａ）は平面図、（ｂ）はＡ−Ａ′での断面図である。
【０００４】
図１５には図１４に示したトーナメント分配および合成回路の電磁界シミュレーションによる通過特性を示し、（ａ）は通過損失を、（ｂ）は通過位相を示す。この電磁界シミュレーションでは半導体基板の比誘電率を１２．５、配線層は１つのみとし、導体は金とした。線路の幅は２０μｍとし、トーナメントの１つの経路の長さは３２０μｍとした。
【０００５】
このように従来のモノリシック集積回路におけるトーナメント分配および合成回路は１つの配線層で実現しており、伝送線路間の結合を抑えるためには、線路間の距離を離す必要があるため、面積が大きくなる。また線路長が長くなり、損失が大きくなるという間題がある。
【０００６】
この問題を解決するため、多層配線技術を用いた３次元ＭＭＩＣ技術が提案されている［非特許文献２］。３次元ＭＭＩＣ技術は配線層を増やし、インダクタやスタブ等のパッシブ回路を複数の配線層を使って形成することができるため、チップ面積の低減が可能である。本発明はこのような多層配線技術を用いて、従来チップ面積の増加の一因となっていたトーナメント分配および合成回路の小型化を図るものである。
【０００７】
【非特許文献１】伊藤康之、高木直、「ＭＭＩＣ技術の基礎と応用」ｐ１−２、およびｐ２００−２０１、リアライズ社、平成８年発行
【非特許文献２】相川正義、徳満恒雄、山崎王義、豊田一彦、「３次元ＭＭＩＣの技術展開」、ＮＴＴＲ＆Ｄ、ＶｏＬ４５，Ｎｏ．１２，ｐｐ．１２６１−１２６８，１９９６
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のマイクロ波、ミリ波帯向けのアナログ集積回路は、配線層は２層程度であり、かつ２層のうち１層は、金属の厚みが薄く電流容量が小さい場合や、クロスコネクションのためのエアブリッジであった。このため、インダクタやスタブ等のパヅシブ回路の面積は、主となる１つの配線層で形成され、チップ面積の増大を招いていた。
【０００９】
本発明は、上記の課題を解決すべくなされたもので、多層配線技術を用いて、従来チップ面積の増加の一因となっていたトーナメント分配および合成回路の小型化、低コスト化およびトーナメント分配および合成回路の通過特性の均一化、伝送線路のインピーダンスの調整を図るトーナメント分配および合成回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この目的を達成するため、本発明においては、Ｒ個の配線層を有する多層基板またはモノリシック集積回路においてＩ番目の層の１点を基点とし、Ｎ（Ｉ）個の伝送線路Ｉ１、Ｉ２、‥が接続され、前記Ｎ（Ｉ）個の伝送線路の前記基点とは逆の端に、各々ビアホールが接続され、前記Ｎ（Ｉ）個の前記ビアホールがＪ番目の層に接続され、前記Ｎ（Ｉ）個の前記ビアホールの各々を基点に、前記Ｊ番目の層において、各々Ｎ（Ｊ）個の伝送線路Ｊ１、Ｊ２、‥が接続され、前記Ｉ番目の層から数えて前記ビアホールで接続されている層でｍ番目の層の伝送線路の数をＮ（Ｑ）としたとき、前記Ｉ番目の層から数えて前記ビアホールで接続されている層で前記ｍ番目の層において、Ｎ（Ｉ）×Ｎ（Ｊ）×Ｎ（Ｋ）×…×Ｎ（Ｑ）個のトーナメント状の分岐端子をもっている。
【００１１】
この場合、最大で、前記Ｒ個の層の全てを接続したＮ（１）×Ｎ（２）×Ｎ（３）×…×Ｎ（Ｒ）個のトーナメント状の前記分岐端子をもってもよい。
【００１２】
この場合、前記Ｉ番目の層の１点を前記基点とし、２つの伝送線路Ｉ１、Ｉ２が接続され、前記伝送線路Ｉ１およびＩ２の前記基点とは逆の端に、各々前記ビアホールが接続され、２つの前記ビアホールがＪ番目の層に接続され、２つの前記ビアホールの各々を基点に、Ｊ番目の層において、各々２つの伝送線路Ｊ１、Ｊ２が接続され、前記Ｉ番目の層から数えて前記ビアホールで接続されている層で前記ｍ番目の層において、２のｍ乗個のトーナメント状の前記分岐端子をもってもよい。
【００１３】
この場合、最大で、前記Ｒ個の層の全てを接続した２のＲ乗個のトーナメント状の前記分岐端子をもってもよい。
【００１４】
この場合、任意のＸ番目の層の任意の伝送線路Ｘ１と、前記ビアホールにより前記伝送線路Ｘ１と直接つながれたＹ番目の層の２つの伝送線路Ｙ１、Ｙ２が、基板上面から見て前記伝送線路Ｘ１と直交していてもよい。
【００１５】
これらの場合、２つないしそれ以上の配線層に形成された複数の前記伝送線路の間に、電気的にグラウンドとなる金属層を有してもよい。
【００１６】
これらの場合、１つもしくは複数の前記伝送線路がコプレーナ線路で形成されてもよい。
【００１７】
これらの場合、１つもしくは複数の前記伝送線路にインピーダンス調整用のスタブ線路が接続されてもよい。
【００１８】
これらの場合、前記伝送線路の垂直方向の厚みが各々異なる場合に、最も厚い前記伝送線路がトーナメント構造の頂上配線を形成してもよい。
【発明の効果】
【００１９】
本発明にかかるトーナメント分配および合成回路においては、複数の配線層にビアを介して、垂直方向に分岐されるため、トーナメントを構成する面積の増加を抑える事ができる。またＭＭＩＣにおける多層配線技術では、ビアの長さは数ミクロン程度と短いため、線路長の増加も抑えることができる。
【００２０】
また、全ての層を接続することもできる。
【００２１】
また、各々の分岐点における分岐数が２の場合、同一断面上に伝送線路を配置することができ、占有面積を大きく低減できる。
【００２２】
また、分岐数が２の場合にも全ての層を接続することができる。
【００２３】
また、Ｘ番目の層の伝送線路と、ビアホールＶＸ１によりＸ番目の層と直接つながれたＹ番目の層の伝送線路Ｙ１、Ｙ２が、基板上面から見て直交している場合、Ｘ番目の層の伝送線路Ｘ１と、Ｙ番目の層の伝送線路Ｙ１、Ｙ２との結合が弱まり、かつ、構造的に対称なため、トーナメントの各経路の特性の均一性を高めることができる。
【００２４】
また、トーナメントを形成する伝送線路間の結合を弱めるため、配線層間にグラウンド層を挟むことが効果的である。
【００２５】
また、伝送線路としてコプレーナ線路を実現し、線路幅とグラウンドまでのギャップの距離を変えることで、線路のインピーダンスを変更できる。
【００２６】
また、同一配線層にインピーダンス調整用のスタブ線路を接続することが容易である。
【００２７】
また、最も厚みが大きい金属層をトーナメント構造の頂上配線に用いることで、線路幅の増加を防ぎ、より小型化を図ることができる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を用いて本発明の実施の形態について説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２９】
本発明の第１の実施の形態について図１を用いて説明する。図１は本発明の第１の実施の形態のトーナメント分配および合成回路の回路構成を示す図であり、先ず、図１の構成を説明する。
【００３０】
図１はＲ（Ｒは２以上の整数）個の配線層の内、３層（Ｉ、Ｊ、Ｋ層、なおＪ層はＩ層とビアホールで接続されておればよく、Ｉ層の次のＩ＋１層でなくても良い。Ｋ層も同じくＪ層とビアホールで接続されておればよく、Ｊ＋１層でなくても良い）の配線層を用いた場合のトーナメント型分配および合成回路を示しており、３層（ｍ＝３、ｍは２以上の整数でＩ番目の層から数えてビアホールで接続されている層のｍ個の層の数を示す）の配線層を有する多層基板またはモノリシック集積回路においてＩ番目の層の１点を基点とし、４個（Ｎ（Ｉ）＝４、Ｎ（Ｉ）は２以上の整数）の伝送線路Ｉ１、Ｉ２、Ｉ３、Ｉ４が接続され、４個の伝送線路の基点とは逆の端（分岐端子ＴＩ１、ＴＩ２、ＴＩ３、ＴＩ４）に、各々ビアホール（Ｖｉａ  Ｈｏｌｅ）ＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４の一端が接続され、４個のビアホールＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４の他端がＪ番目の層に接続され、この４個のビアホールＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４の他端を基点に、Ｊ番目の層において、例えばビアホールＶＩ１を基点として４個（Ｎ（Ｊ）＝４、Ｎ（Ｊ）は２以上の整数）の伝送線路Ｊ１、Ｊ２、Ｊ３、Ｊ４が接続されており、Ｊ番目の層全体では１６個の伝送線路が形成されている。それぞれ１６個の伝送線路の端（分岐端子ＴＪ１、ＴＪ２、ＴＪ３、ＴＪ４等）から１６個のビアホールを介して次のＫ番目の層へと接続される。図１ではＫ番目の層の伝送線路は図示していない。
【００３１】
図１に示す３層の場合（ｍ＝３）には、３層目での１つのビアホールへ接続する伝送線路数Ｎ（Ｋ）をＮ（Ｉ）、Ｎ（Ｊ）と同じ４とすれば、３層目でのトーナメント状の分岐端子数はＮ（Ｉ）×Ｎ（Ｊ）×Ｎ（Ｋ）＝４×４×４＝６４となる。
【００３２】
このようにビアホールで接続されている層でｍ番目の層の伝送線路の数をＮ（Ｑ）としたとき、ｍ個の層の全てを接続するトーナメント状のｍ層目での最大の分岐端子数Ｎ（ｋ）はＮ（Ｉ）×Ｎ（Ｊ）×Ｎ（Ｋ）×…×Ｎ（Ｑ）個となる。なお、分岐端子数Ｎ（ｋ）は２以上の整数であり、１≦ｋ≦ｍである。
【００３３】
本第１の実施の形態のトーナメント分配および合成回路は、複数の配線層にビアを介して、垂直方向に分岐されるため、トーナメントを構成する面積の増加を抑える事ができる。またＭＭＩＣにおける多層配線技術では、ビアの長さは数ミクロン程度と短いため、線路長の増加も抑えることができる。
【００３４】
次に第２の実施の形態について、図２、図８、図９を用いて説明する。図２は本発明の第２の実施の形態のトーナメント分配および合成回路の回路構成を示す断面図であり、先ず、図２の構成を説明する。
【００３５】
図２はＩ番目の層の一点を基点とし、２つの伝送線路（Ｎ（Ｉ）＝２）Ｉ１、Ｉ２が接続され、伝送線路Ｉ１およびＩ２の基点とは逆の端（分岐端子）に、２つのビアホールＶＩ１、ＶＩ２の一方が接続され、ビアホールＶＩ１、ＶＩ２の他端がＪ番目の層に接続され、ビアホールＶＩ１、ＶＩ２を基点に、Ｊ番目の層において、各々２つの伝送線路（Ｎ（Ｊ）＝２）Ｊ１、Ｊ２およびＪ３、Ｊ４（ビアホールＶＩ２に対する２つの伝送線路Ｊ１、Ｊ２に対応する）が接続され、伝送線路Ｊ１、Ｊ２、Ｊ３、Ｊ４の端にビアホールＶＪ１、ＶＪ２、ＶＪ３、ＶＪ４の一端が接続され、ビアホールＶＪ１、ＶＪ２、ＶＪ３、ＶＪ４の他端がＫ番目の層に接続され、ビアホールＶＪ１、ＶＪ２、ＶＪ３、ＶＪ４を基点に、Ｋ番目の層において、各々２つの伝送線路（Ｎ（Ｋ）＝２）Ｋ１、Ｋ２とＫ３、Ｋ４とＫ５、Ｋ６とＫ７、Ｋ８とが接続されている。
【００３６】
図２に示す３層の場合には３層目であるＫ番目の層でのトーナメント状の分岐端子数は２３（２ｍ、ｍ＝３）＝８となる。このようにｍ個の層の全てを接続するトーナメント状のｍ層目における最大の分岐端子数は２のｍ乗個である。
【００３７】
図２に示すように、各々の分岐点における分岐数が２の場合、同一断面上に伝送線路を配置することができ、占有面積を大きく低減できる。
【００３８】
本第２の実施の形態のトーナメント分配および合成回路の特性を、電磁界シミュレーションにより通過損失と通過位相の計算を行った結果を図９（ａ）、（ｂ）に示す。電磁界シミュレーションでは配線層は３つ（ｍ＝３）とし、その回路構成を図８に示す。図８（ａ）は平面図であり、（ｂ）は断面図を示す。
【００３９】
配線層は基板側から、Ｍｅｔ１、Ｍｅｔ２、Ｍｅｔ３とし、半導体基板の厚みを２５０μｍ、比誘電率を１２．５、配線層部分の誘電率はポリイミドの誘電率３．５、配線層は金とし、配線層間の厚みを２．５μｍとして計算した。４分配のトーナメントとし、Ｍｅｔ３から入力し、ビアを介してＭｅｔ２およびＭｅｔ１に接続され、Ｍｅｔ１層で４つに分配される。
【００４０】
伝送線路の幅は２０μｍ、トーナメントの１つの経路の長さは１８５μｍとした。ビアホールの面積は一辺が２０μｍの方形とした。図９（ａ）に通過損失、（ｂ）に通過位相の電磁界シミュレーションで得られた通過特性（ＳパラメータのＳ（１、５）、Ｓ（２、５）、Ｓ（３、５）、Ｓ（４、５））の結果を示す。なお、Ｓ（１、５）は端子１から端子５までの通過特性を示し、他のＳ（２、５）、Ｓ（３、５）、Ｓ（４、５）についてもＳ（１、５）と同じ表現で示している。
【００４１】
比較のため、図１５（ａ）、（ｂ）に図１４に示す従来のトーナメント分配および合成回路の電磁界シミュレーションによる通過損失と通過位相の結果を示す。図１４では半導体基板の比誘電率を１２．５、配線層は１つのみとし、導体は金とした。線路の幅は２０μｍとし、トーナメントの１つの経路の長さは３２０μｍとした。
【００４２】
図９、図１５より、２０ＧＨｚ以下の周波数帯では、図１４の従来の平面的なトーナメント分配および合成回路の方が通過損失および通過位相のばらつきが小さく優れているが、２０ＧＨｚ以上の高い周波数では本第２の実施の形態のトーナメント分配および合成回路の方が通過損失は少なく、通過損失および通過位相のばらつきも小さい、優れた特性を示していることが分かる。
【００４３】
一方、チップ面積は図１４に記載の従来構成では７１０００μｍ２であり、図８に示す本第２の実施の形態のトーナメント分配および合成回路では８１００μｍ２となり、従来の構成に比べ１／９程度と大幅に低減できている。
【００４４】
次に第３の実施の形態について、図３、図１０、図１１を用いて説明する。図３は本発明の第３の実施の形態のトーナメント分配および合成回路の回路構成を示す図であり、先ず、図３の構成を説明する。
【００４５】
図３おいて、任意のＸ番目の層の任意の伝送線路Ｘ１と、ビアホールＶＸ１により伝送線路Ｘ１と直接つながれたＹ番目の層の２つの伝送線路Ｙ１、Ｙ２が、基板上面から見て伝送線路Ｘ１と直交していることを特徴としており、Ｘ番目の層の伝送線路と、ビアホールＶＸ１によりＸ番目の層と直接つながれたＹ番目の層の伝送線路Ｙ１、Ｙ２が、基板上面から見て直交している場合、Ｘ番目の層の伝送線路Ｘ１と、Ｙ番目の層の伝送線路Ｙ１、Ｙ２との結合が弱まり、かつ、構造的に対称なため、トーナメントの各経路の特性の均一性を高めることができる。
【００４６】
図１１（ａ）、（ｂ）に本第３の実施の形態のトーナメント分配および合成回路の特性を、電磁界シミュレーションにより通過損失と通過位相の計算を行った結果を示す。図１０に示すように配線層は４つとし、基板側から、Ｍｅｔ１、Ｍｅｔ２、Ｍｅｔ３、Ｍｅｔ４とし、Ｍｅｔ３とＭｅｔ２を使った４分配または４合成のトーナメント分配および合成回路とした（図１０にはＭｅｔ１とＭｅｔ４は図示せず）。半導体基板および多層配線部分の条件は図９で示したシミュレーションと同じである。図１１より、図９、１５のトーナメント分配および合成回路の通過特性と比べ、特性のばらつきがほとんどないことが確認できる。
【００４７】
次に第４の実施の形態について、図４、図１２、図１３を用いて説明する。図４は本発明の第４の実施の形態のトーナメント分配および合成回路の回路構成を示す断面図であり、先ず、図４の構成を説明する。
【００４８】
図４は３つの配線層（Ｉ、Ｊ、Ｋ番目の層）に形成された伝送線路のＩ番目の層の伝送線路Ｉ１、Ｉ２とＪ番目の層の伝送線路Ｊ１、Ｊ２、Ｊ３、Ｊ４の間に、電気的にグラウンド（ＧＮＤ）となる金属層を有することを特徴とするトーナメント分配および合成回路である。トーナメントを形成する伝送線路間の結合が大きいと、各々の分岐端子における通過特性にばらつきが生じる。このばらつきを抑えるためには、伝送線路間の結合を弱めるため、グラウンド層を挟むことが効果的である。
【００４９】
図１３（ａ）、（ｂ）に本第４の実施の形態のトーナメント分配および合成回路の特性を、電磁界シミュレーションにより通過損失と通過位相の計算を行った結果を示す。図１２に示すように配線層は４つとし、基板側から、Ｍｅｔ１、Ｍｅｔ２、Ｍｅｔ３、Ｍｅｔ４とし、Ｍｅｔ３をグラウンドとした。Ｍｅｔ４にトーナメントの頂上が来る４分配または４合成のトーナメント分配および合成回路とした。
【００５０】
半導体基板および多層配線部分の条件は図９で示したシミュレーションと同じである。図１３より、図９、１５のトーナメント分配および合成回路の通過特性と比べ、通過損失が大きくなっているが、特性のばらつきが小さくなっていることがわかる。
【００５１】
次に第５の実施の形態について、図５を用いて説明する。図５は本発明の第５の実施の形態のトーナメント分配および合成回路の回路構成を示す断面図（ａ）と側面図（ｂ）であり、先ず、図５の構成を説明する。
【００５２】
図５は１つもしくは複数の伝送線路がコプレーナ線路（ｃｏｐｌａｎａｒ  ｗａｖｅｇｕｉｄｅ）で形成されることを特徴とするトーナメント分配および合成回路である。
【００５３】
従来の平面的なトーナメント分配および合成回路では、線路としてはマイクロストリップ線路を用いる事が多く、線路のインピーダンスを変えるためには、線路の幅を変える必要がある。しかし、線路間の結合を抑えるために線路間の距離を離すことが必要で、また電流容量の制限から細い線路が使えない場合もあり、自由度が小さい。本第５の実施の形態のトーナメント分配および合成回路を構成する伝送線路は、図５（ａ）に示すように垂直方向にトーナメント状態となっており、水平方向の領域に余裕がある。この特性により、図５（ｂ）に示すように同一配線層にグラウンドを配置し、コプレーナ線路を容易に実現できる。コプレーナ線路は線路幅とグラウンドまでのギャップの距離を変えることで、線路のインピーダンスを変更できる。
【００５４】
次に第６の実施の形態について、図６を用いて説明する。図６は本発明の第６の実施の形態のトーナメント分配および合成回路の回路構成を示す図であり、先ず、図６の構成を説明する。
【００５５】
図６は１つもしくは複数の伝送線路にインピーダンス調整用のスタブ線路が接続されることを特徴とするトーナメント分配および合成回路である。
【００５６】
従来の平面的なトーナメント分配および合成回路では、トーナメントの各段にインビーダンス調整用のスタブを加えることは、レイアウト上大きくなるという間題がある。本第６の実施の形態のトーナメント分配および合成回路を構成する伝送線路は、図６に示すように垂直方向にトーナメント状態となっており、水平方向の領域に余裕があるため、図６に示すように同一配線層にインピーダンス調整用のスタブ線路を接続することが容易である。
【００５７】
次に第７の実施の形態について、図７を用いて説明する。図７は本発明の第７の実施の形態のトーナメント分配および合成回路の回路構成を示す断面図であり、先ず、図７の構成を説明する。
【００５８】
図７は伝送線路の垂直方向の厚みが各々異なる場合に、最も厚い伝送線路がトーナメント構造の頂上配線を形成することを特徴とするトーナメント分配および合成回路である。
【００５９】
ＦＥＴ等の増幅素子の出力部の合成回路のように、大きな電流が流れる場合は伝送線路の電流容量を考慮しなくてはならない。特にトーナメントの頂上部分における電流は各経路の電流の和となり最も大きくなる。そこで、各配線層の金属の厚みが異なる場合において、最も厚みが大きい金属層をトーナメント構造の頂上配線に用いることで、線路幅の増加を防ぎ、より小型化を図ることができる。
【００６０】
現状の多層配線ＭＭＩＣ技術ではパターン精度を高めるためには各配線層の平坦性が重要であり、多層配線層の下層部分（基板側）は厚い金属配線を形成しにくいが上層配線を厚くする事は容易である。
【図面の簡単な説明】
【００６１】
【図１】第１の実施の形態のトーナメント分配および合成回路の回路構成を示す図。
【図２】第２の実施の形態のトーナメント分配および合成回路の回路構成を示す断面図。
【図３】第３の実施の形態のトーナメント分配および合成回路の回路構成を示す図。
【図４】第４の実施の形態のトーナメント分配および合成回路の回路構成を示す断面図。
【図５】第５の実施の形態のトーナメント分配および合成回路の回路構成を示す断面図（ａ）と側面図（ｂ）。
【図６】第６の実施の形態のトーナメント分配および合成回路の回路構成を示す図。
【図７】第７の実施の形態のトーナメント分配および合成回路の回路構成を示す断面図。
【図８】第２の実施の形態の電磁界シミュレーションに用いた回路構成を示す図。
【図９】第２の実施の形態の電磁界シミュレーション結果を示す図。
【図１０】第３の実施の形態の電磁界シミュレーションに用いた回路構成を示す図。
【図１１】第３の実施の形態の電磁界シミュレーション結果を示す図。
【図１２】第４の実施の形態の電磁界シミュレーションに用いた回路構成を示す図。
【図１３】第４の実施の形態の電磁界シミュレーション結果を示す図。
【図１４】従来のトーナメント分配および合成回路の回路構成を示す図。
【図１５】従来のトーナメント分配および合成回路の電磁界シミュレーション結果を示す図。
【符号の説明】
【００６２】
Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｊ１、Ｊ２、Ｊ３、Ｊ４、Ｋ１、Ｋ２、Ｋ３、Ｋ４、Ｋ５、Ｋ６、Ｋ７、Ｋ８、Ｘ１、Ｘ２、Ｙ１、Ｙ２、Ｙ３、Ｙ４    伝送線路
ＴＩ１、ＴＩ２、ＴＩ３、ＴＩ４、ＴＪ１、ＴＪ２、ＴＪ３、ＴＪ４    分岐端子
ＶＩ１、ＶＩ２、ＶＩ３、ＶＩ４、ＶＸ１、ＶＸ２    ビアホール
【図１】
2005302773.tif 000003
【図２】
2005302773.tif 000004
【図３】
2005302773.tif 000005
【図４】
2005302773.tif 000006
【図５】
2005302773.tif 000007
【図６】
2005302773.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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