(57)【要約】      （修正有）【課題】電荷結合素子の電荷電圧変換率の向上および素子の微細化に対応してフローティング・ディフュージョンの長さを縮小した素子を提供する。【解決手段】アウトプットゲート電極に対して転送電極と異なる側の第１絶縁膜上に配置される電荷検出トランジスタのゲート電極と、転送チャネルの終端側に隣接する基板領域に形成する高濃度不純物拡散層であって前記電荷検出トランジスタのゲート電極と電気的に導通するフローティング・ディフュージョンと、アウトプットゲート電極あるいは電荷検出トランジスタのゲート電極のいずれか一方の上面および側面を覆うように形成された第２絶縁膜とを備え、アウトプットゲート電極と電荷検出トランジスタのゲート電極が、第２絶縁膜によって隔てられる電荷結合素子を用いる。【選択図】図１
2005285794.tif 000002
【特許請求の範囲】
【請求項１】
表面に第１絶縁膜が形成された半導体基板と、
基板表面の所定経路に沿って電荷を転送するように形成した不純物拡散層である転送チャネルと、
転送チャネル上方に形成された第１絶縁膜と、チャネルの経路方向に沿って第１絶縁膜上に、複数配置される転送電極と、
転送チャネル終端側の転送電極の横に並んで、第１絶縁膜上に配置されるアウトプットゲート電極と、
アウトプットゲート電極に対して転送電極と異なる側の第１絶縁膜上に配置される電荷検出トランジスタのゲート電極と、
転送チャネルの終端側に隣接する基板領域に形成する高濃度不純物拡散層であって前記電荷検出トランジスタのゲート電極と電気的に導通するフローティング・ディフュージョンと、
アウトプットゲート電極あるいは電荷検出トランジスタのゲート電極のいずれか一方の上面および側面を覆うように形成された第２絶縁膜とを備え、
アウトプットゲート電極と電荷検出トランジスタのゲート電極が、第２絶縁膜によって隔てられることを特徴とする電荷結合素子。
【請求項２】
前記転送電極は、前記経路に沿って交互に配置される複数組の第１および第２転送電極の対からなり、
前記第２絶縁膜は、各第１転送電極の上面および側面を覆うように形成されて各第１転送電極と各第２転送電極とを隔てる膜である請求項１記載の電荷結合素子。
【請求項３】
電荷検出トランジスタのゲート電極に対してアウトプットゲート電極と異なる側の第１絶縁膜上に配置されるリセットトランジスタのゲート電極をさらに備え、
電荷検出トランジスタのゲート電極とリセットトランジスタのゲート電極は、前記第２絶縁膜によって隔てられることを特徴とする請求項１または２記載の電荷結合素子。
【請求項４】
半導体基板表面の所定経路に沿って電荷を転送するために前記経路に不純物拡散層である転送チャネルを形成する工程と、
少なくとも転送チャネル上の基板表面に第１絶縁膜を形成する工程と、
第１絶縁膜に開口を形成して不純物を注入し、転送チャネルの経路終端と隣接する領域に高濃度不純物拡散層であるフローティング・ディシュージョンを形成する工程と、
転送チャネル上方のチャネルの経路方向に沿って第１絶縁膜上に複数の第１転送電極を配置すると共に、フローティング・ディフュージョンと導通した電荷検出トランジスタのゲート電極を配置する工程と、
第１転送電極と電荷検出トランジスタのゲート電極の上面および側面を覆うように第２絶縁膜を形成する工程と、
前記経路に沿って第１転送電極と交互に並ぶように第２転送電極を転送チャネル上方に配置すると共に、第１もしくは第２転送電極と電荷検出トランジスタのゲート電極との間にアウトプットゲート電極を配置する工程とを備える電荷結合素子の製造方法。
【請求項５】
半導体基板表面の所定経路に沿って電荷を転送するために前記経路に不純物拡散層である転送チャネルを形成する工程と、
少なくとも転送チャネル上の基板表面に第１絶縁膜を形成する工程と、
第１絶縁膜に開口を形成して不純物を注入し、転送チャネルの経路終端と隣接する領域に高濃度不純物拡散層であるフローティング・ディシュージョンを形成する工程と、
転送チャネル上方の第１絶縁膜上に、チャネルの伸びる方向に複数の第１転送電極を配置すると共に、転送チャネル終端の第１もしくは第２転送電極の横側に並ぶアウトプットゲート電極を配置する工程と、
第１転送電極とアウトプットゲート電極との上面および側面を覆うように第２絶縁膜を形成する工程と、
前記経路に沿って第１転送電極と交互に並ぶように第２転送電極を転送チャネル上方に配置すると共に、フローティング・ディフュージョンと導通した電荷検出トランジスタのゲート電極を配置する工程とを備える電荷結合素子の製造方法。
【請求項６】
請求項１〜４の何れか一つに記載の電荷結合素子あるいは請求項５に記載の製造方法によって製造された電荷結合素子を備えてなる一次元イメージセンサ。
【請求項７】
請求項１〜４の何れか一つに記載の電荷結合素子あるいは請求項５に記載の製造方法によって製造された電荷結合素子を備えてなる二次元イメージセンサ。
【請求項８】
請求項１〜４の何れか一つに記載の電荷結合素子あるいは請求項５に記載の製造方法によって製造された電荷結合素子を備えてなるシリアル・パラレル・シリアル方式の遅延素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電荷結合素子およびその製造方法に関し、より詳細には微細化及び電荷電圧変換率の向上に好適な電荷結合素子およびその製造方法に関する。
【背景技術】
【０００２】
CCDを用いたデバイスの代表的なものとして、一次元イメージセンサ、二次元イメージセンサ、あるいはシリアル・パラレル・シリアル（ＳＰＳ）方式の遅延素子などがよく知られている。図７は、CCDの一例として従来の一次元イメージセンサの構成を示す説明図である。また、図８は、従来の二次元イメージセンサの構成を示す説明図である。さらに、図９は、従来のSPS方式の遅延素子の構成を示す説明図である。図７および４に示すように、前記イメージセンサは、光電変換素子２、トランスファーゲート４、垂直転送チャンネル６、水平転送チャンネル８、電荷電圧変換部(信号出力部) １２、アンプ１４を備える。また、前記遅延素子は、垂直転送チャンネル６、水平転送チャンネル８、電荷電圧変換部(信号出力部) １２、アンプ１４、電圧電荷変換部（信号入力部）１６を備える。
【０００３】
これらのデバイスは何れも、転送チャンネルを通して矢印で示すように信号電荷の転送を行い、前記転送チャネルを順次転送されてきた信号電荷は、出力部１２において電荷電圧変換され、その後に続くアンプ１４を動作させる。このとき出力部１２の電荷電圧変換は、水平転送チャネル８から見て、前記チャネルを通して転送された信号電荷による負荷容量の充電動作と考えられる。図６は、従来の電荷結合素子の電荷電圧変換部の構成を示す説明図である。また、図１０は、従来のCCDにおける水平転送チャネル８の出力付近の断面構成を模式的に示した説明図である。図１０に示すＣＣＤの水平チャネル８において、ＦＤ（フローティング・ディフュージョン）容量（ＣFD）は、ＦＤ接合容量（Ｃd）、MOSアンプゲート容量（Cg）、その他の寄生容量（Cf）の全容量とすれば、
CFD＝Ｃd＋Cg＋Cf
で与えられ、検出用MOSFET３０からの検出信号（ΔVout）は、フローティング・ディフュージョンの中に注入された信号電荷（Qsig）により、
ΔＶout＝Qsig／ＣFD                           （１）
で表される。
【０００４】
なお、図１０において、１８は転送ゲートφ1、２０は転送ゲートφ2、２２は最終ゲート（ＯＧ）、２４はフローティング・ディフュージョン、２６はリセットトランジスタのゲート（ＲＧ）、２８はリセット・ドレイン（ＲＤ）、３０は検出用ＭＯＳＦＥＴである。
【０００５】
ところで、近年、イメージセンサなどデバイスの小型化、高性能化が進むにつれ電荷電圧変換率の向上が求められている。これを実現するためには前式（１）において、一定の信号電荷に対しΔＶoutが大きくなるようにすればよく、そのためにはＣFDを小さくすればよい。すなわち、フローティング・ディフュージョンの面積の削減や検出用ＭＯＳＦＥＴの配線などによる寄生容量の削減を図ればよい。このため、図６のCに示すフローティング・ディフュージョン２４の幅の絞込みやアウトプットゲート２２とリセットゲート２８との間でまるフローティング・ディフュージョン２４の長さDの短縮や、図１０に示すフローティング・ディフュージョン２４と検出用ＭＯＳＦＥＴ３０との間の距離を削減する方法が知られている。さらに、フローティング・ディフュージョン２４と検出用ＭＯＳＦＥＴ３０との接続に用いられるメタル配線の影響を低減することを目的としてフローティング・ディフュージョン２４内で検出用ＭＯＳＦＥＴ３０のゲートとの接続を行う方法が知られている。これらの従来技術による電荷結合素子は、アウトプットゲート２２、リセットゲート３６並びに検出用ＭＯＳＦＥＴ３０のゲートは、その製造工程において同一の工程により形成されていた。これは、ゲート下の電位が均一になるように構成することによって、素子動作時にフローティング・ディフュージョン２４の電位設定のマージンが広くなるようにし、CCD電荷検出回路の動作点を十分に確保することを目的としている（例えば、特許文献１参照）。
【特許文献１】特開平６−２７５８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述のように、イメージセンサなどのデバイスは小型化、高性能化が進むにつれ電荷電圧変換率の向上が求められている。このためには前述のように、例えばフローティング・ディフュージョンの長さ方向を短縮することが好ましい。ところが、アウトプットゲート、リセットゲート並びに検出用ＭＯＳＦＥＴは同一工程で形成するため、互いに隣接して配置される例えばアウトプットゲートと検出用ＭＯＳＦＥＴのゲートの間やリセットゲートと検出用ＭＯＳＦＥＴのゲートの間にそれぞれゲート間ギャップを確保する必要がある。このために、アウトプットゲート、リセットゲート並びに検出用ＭＯＳＦＥＴは、前述の設計マージンを含めた間隔を置いて配置される。電荷電圧変換率の向上および素子の微細化が進むにつれて、これが、フローティング・ディフュージョンの長さ方向を縮小化する上で制約となっている。
【課題を解決するための手段】
【０００７】
本発明は、表面に第１絶縁膜が形成された半導体基板と、基板表面の所定経路に沿って電荷を転送するように形成した不純物拡散層である転送チャネルと、転送チャネル上方に形成された第１絶縁膜と、チャネルの経路方向に沿って第１絶縁膜上に複数配置される転送電極と、転送チャネル終端側の転送電極の横に並んで、第１絶縁膜上に配置されるアウトプットゲート電極と、アウトプットゲート電極に対して転送電極と異なる側の第１絶縁膜上に配置される電荷検出トランジスタのゲート電極と、転送チャネルの終端側に隣接する基板領域に形成する高濃度不純物拡散層であって前記電荷検出トランジスタのゲート電極と電気的に導通するフローティング・ディフュージョンと、アウトプットゲート電極あるいは電荷検出トランジスタのゲート電極のいずれか一方の上面および側面を覆うように形成された第２絶縁膜とを備え、アウトプットゲート電極と電荷検出トランジスタのゲート電極が、第２絶縁膜によって隔てられることを特徴とする電荷結合素子を提供する。
【発明の効果】
【０００８】
本発明の電荷結合素子は、アウトプットゲート電極と電荷検出トランジスタのゲート電極が、第２絶縁膜を介して隔てられるので、アウトプットゲート電極と電荷検出トランジスタのゲート電極間ギャップのマージンが不要となり、フローティング・ディフュージョン部の長さ方向を縮小化することが可能になる。これによって、転送効率の上昇、電荷電圧変換率の向上が期待できる。
転送効率の上昇は、アウトプットゲート電極と電荷検出トランジスタのゲート電極の距離が狭くなる為である。また電荷電圧変換率の向上により信号振幅が大きくなるので、電荷検出部後段のアンプで発生するノイズが相対的に小さくなりＳ/Ｎの改善が図れる。即ち低ノイズ化がはかれる。
【発明を実施するための最良の形態】
【０００９】
本発明の電荷結合素子は、表面に第１絶縁膜が形成された半導体基板と、基板表面の所定経路に沿って電荷を転送するように形成した不純物拡散層である転送チャネルと、転送チャネル上方に形成された第１絶縁膜と、チャネルの経路方向に沿って第１絶縁膜上に複数配置される転送電極と、転送チャネル終端側の転送電極の横に並んで、第１絶縁膜上に配置されるアウトプットゲート電極と、アウトプットゲート電極に対して転送電極と異なる側の第１絶縁膜上に配置される電荷検出トランジスタのゲート電極と、転送チャネルの終端側に隣接する基板領域に形成する高濃度不純物拡散層であって前記電荷検出トランジスタのゲート電極と電気的に導通するフローティング・ディフュージョンと、アウトプットゲート電極あるいは電荷検出トランジスタのゲート電極のいずれか一方の上面および側面を覆うように形成された第２絶縁膜とを備え、アウトプットゲート電極と電荷検出トランジスタのゲート電極が、第２絶縁膜によって隔てられることを特徴とする。
【００１０】
前記転送電極は、前記経路に沿って交互に配置される複数組の第１および第２転送電極の対からなり、前記第２絶縁膜は、各第１転送電極の上面および側面を覆うように形成されて各第１転送電極と各第２転送電極とを隔てる膜であってもよい。このようにすれば、第１転送電極と各第２転送電極とを隔てる絶縁膜を形成する工程で、アウトプットゲート電極と電荷検出トランジスタのゲート電極を隔てる絶縁膜を同時に形成されるので、従来に比べて工程数を増やすことなく本発明の電荷結合素子を製造することができ、特性の優れた素子をコストを上げることなく製造することが可能になる。
【００１１】
また、電荷検出トランジスタのゲート電極に対してアウトプットゲート電極と異なる側の第１絶縁膜上に配置されるリセットトランジスタのゲート電極をさらに備え、電荷検出トランジスタのゲート電極とリセットトランジスタのゲート電極は、前記第２絶縁膜によって隔てられるように構成してもよい。このようにすれば、リセットトランジスタのゲート電極を含めてフローティング・ディフュージョンの長さを短縮することができ、従って電荷電圧変換率を向上することができる。
【００１２】
また別の観点から、本発明は、半導体基板表面の所定経路に沿って電荷を転送するために前記経路に不純物拡散層である転送チャネルを形成する工程と、少なくとも転送チャネル上の基板表面に第１絶縁膜を形成する工程と、第１絶縁膜に開口を形成して不純物を注入し、転送チャネルの経路終端と隣接する領域に高濃度不純物拡散層であるフローティング・ディシュージョンを形成する工程と、転送チャネル上方のチャネルの経路方向に沿って第１絶縁膜上に複数の第１転送電極を配置すると共に、フローティング・ディフュージョンと導通した電荷検出トランジスタのゲート電極を配置する工程と、第１転送電極と電荷検出トランジスタのゲート電極の上面および側面を覆うように第２絶縁膜を形成する工程と、前記経路に沿って第１転送電極と交互に並ぶように第２転送電極を転送チャネル上方に配置すると共に、第１もしくは第２転送電極と電荷検出トランジスタのゲート電極との間にアウトプットゲート電極を配置する工程とを備える電荷結合素子の製造方法を提供する。
【００１３】
本発明の製造方法によれば、電荷検出トランジスタのゲート電極を配置する工程と、電荷検出トランジスタのゲート電極の上面および側面を覆うように第２絶縁膜を形成する工程と、第１もしくは第２転送電極と電荷検出トランジスタのゲート電極との間にアウトプットゲート電極を配置する工程とを備えるので、電荷検出トランジスタのゲート電極とアウトプットゲート電極との間に第２絶縁膜が形成され、アウトプットゲート電極と電荷検出トランジスタのゲート電極間ギャップのマージンが不要となり、フローティング・ディフュージョン部の長さ方向を縮小化することが可能になる。これによって、電荷電圧変換率の向上が期待できる。しかも、電荷検出トランジスタのゲート電極の配置は、第１転送電極の配置と同じ工程で行われ、電荷検出トランジスタのゲート電極の上面および側面を覆う絶縁膜の形成は、第１転送電極を覆う絶縁膜の形成と同じ工程で行われ、アウトプットゲート電極の配置は第２転送電極の配置と同じ工程で行われるので、電荷検出トランジスタのゲート電極、アウトプットゲート電極およびそれらを隔てる絶縁膜を形成するための新たな工程を追加する必要がない。従って、コストを上昇させることなく特性の優れた電荷結合素子を製造することができる。
【００１４】
あるいは、本発明は、半導体基板表面の所定経路に沿って電荷を転送するために前記経路に不純物拡散層である転送チャネルを形成する工程と、少なくとも転送チャネル上の基板表面に第１絶縁膜を形成する工程と、第１絶縁膜に開口を形成して不純物を注入し、転送チャネルの経路終端と隣接する領域に高濃度不純物拡散層であるフローティング・ディシュージョンを形成する工程と、転送チャネル上方の第１絶縁膜上に、チャネルの伸びる方向に複数の第１転送電極を配置すると共に、転送チャネル終端の第１もしくは第２転送電極の横側に並ぶアウトプットゲート電極を配置する工程と、第１転送電極とアウトプットゲート電極との上面および側面を覆うように第２絶縁膜を形成する工程と、前記経路に沿って第１転送電極と交互に並ぶように第２転送電極を転送チャネル上方に配置すると共に、フローティング・ディフュージョンと導通した電荷検出トランジスタのゲート電極を配置する工程とを備える電荷結合素子の製造方法を提供する。
【００１５】
本発明の製造方法によれば、アウトプットゲート電極を配置する工程と、アウトプットゲート電極との上面および側面を覆うように第２絶縁膜を形成する工程と、電荷検出トランジスタのゲート電極を配置する工程とを備えるので、アウトプットゲート電極と電荷検出トランジスタのゲート電極との間に第２絶縁膜が形成されるので、アウトプットゲート電極と電荷検出トランジスタのゲート電極間ギャップのマージンが不要となり、フローティング・ディフュージョン部の長さ方向を縮小化することが可能になる。これによって、電荷電圧変換率の向上が期待できる。しかも、アウトプットゲート電極の配置は、第１転送電極の配置と同じ工程で行われ、アウトプットゲート電極の上面および側面を覆う絶縁膜の形成は、第１転送電極を覆う絶縁膜の形成と同じ工程で行われ、電荷検出トランジスタのゲート電極の配置は第２転送電極の配置と同じ工程で行われるので、アウトプットゲート電極、電荷検出トランジスタのゲート電極およびそれらを隔てる絶縁膜を形成するための新たな工程を追加する必要がない。従って、コストを上昇させることなく特性の優れた電荷結合素子を製造することができる。
また、この発明の1次元イメージセンサ、二次元イメージセンサ、あるいはＳＰＳ方式の遅延素子は、前述の電荷結合素子を備えていてもよく、あるいは前述の電荷結合素子の製造方法によって製造された素子であってもよい。
この発明による電荷結合素子、あるいは、この発明の製造方法によって製造された電荷結合素子は、従来の電荷結合素子に換えて一次元イメージセンサ、二次元イメージセンサあるいはSPS方式の遅延素子に用いることができる。この場合、フローティング・ディフュージョン部の長さ方向が縮小化できて、電荷電圧変換率の向上が期待できるので、特性の改善された一次元イメージセンサ、二次元イメージセンサあるいはSPS方式の遅延素子を得ることができる。この発明による前記電荷結合素子は、電荷電圧変換部を構成するフローティング・ディフュージョン部の長さが従来素子と異なる点を除いて、図７〜９に示す従来素子と同様の構成であってもよい。
【００１６】
以下に図面を参照しながら、本発明の電荷結合素子（CCD）を詳細に説明する。
（実施の形態）
この実施形態は、アウトプットゲート並びにリセットゲートを上層電極で形成し、フローティング・ディフュージョンの検出用ＭＯＳＦＥＴのゲートを下層電極にするゲート構成を備える電荷結合素子である。図１は、本発明の電荷結合素子において、フローティング・フュージョンに検出用MOSFETのゲートが配置される電荷電圧変換部の構成を示す説明図である。１８は転送ゲートφ１、２０は転送ゲートφ２、２２はアウトプットゲート、２４はフローティング・ディフュージョン部、２６はリセットトランジスタのゲート、２８はリセット・ドレインを示す。
【００１７】
次に、この実施の形態の電荷結合素子の製造方法について説明する。図２および１０は、この実施形態の電荷結合素子の製造方法の一例を示す工程断面図である。まず、図２（ａ）に示すように、Ｎ型シリコン基板１の表面にフォトレジスト膜２７を選択的に配置し、このフォトレジスト膜２７をマスクにしてボロンを１０×１０12／ｃｍ2注入し、フォトレジスト膜２７を除去した後に１２００℃程度で約１０時間の熱処理を行って深さ８μｍのＰウェル３７を形成する。次に、図２（ｂ）に示す用に、フォトレジスト膜２９を選択的に配置し、これをマスクにしてリンまたは砒素を１×１０12〜１×１０13／ｍ2程度、Ｐウェル２の表面部に選択的に注入し、フォトレジスト膜２９を除去した後に１０００℃、３〜４時間の熱処理を行ってＮウェル３６を形成する。次に、図２（ｃ）に示すように、厚さ８０ｎｍの第１絶縁膜３２を形成する。次に、第１絶縁膜３２にコンタクト孔３３を設ける。そして、コンタクト孔３３からリンなどの不純物を注入して後の熱処理工程でＮ+型のコンタクト部３９と、フローティング・ディフュージョン２４およびリセット・ドレイン２８となるＮ型拡散層を形成する。
【００１８】
次に、図３（ａ）に示すように、多結晶シリコン膜などを堆積してパターニングを行い転送電極および検出用ＭＯＳＦＥＴゲート電極となる下層電極４０を形成する。そして、熱酸化などにより第２絶縁膜３８を形成する。次に、図３（ｂ）に示すように、多結晶シリコン膜などを堆積し、パターニングを行って転送電極、出力ゲート電極およびリセットトランジスタのゲート電極となる上層電極４１を形成する。次に厚さ１μｍのＢＰＳＧ膜などの層間絶縁膜３４を堆積し、接続孔を設けて金属配線４２を形成する。前述のように、この製造方法では、下層電極４０を形成する工程で検出用ＭＯＳＦＥＴゲート電極を形成し、その両側にそれぞれ隣接する出力ゲート電極およびリセットトランジスタのゲート電極を、上層電極４１を形成する工程で形成する。下層電極４０の形成後、その表面に第２絶縁膜３８が形成されるので、互いに隣接する検出用ＭＯＳＦＥＴゲート電極と出力ゲート電極の間隔あるいは検出用ＭＯＳＦＥＴゲート電極とリセットトランジスタのゲート電極の間隔を短縮することができる。これらの電極間の間隔は図１にＥで示しているが、極言すればＥ＝０を設計値とすることもできる。これによって、フローティング・ディフュージョン２４の長さＤを短縮することができ、従ってフローティング・ディフュージョン容量を小さくして電荷電圧変換率を向上することができる。
【００１９】
次に、本発明の電荷結合素子の駆動方法について説明する。電荷結合素子は、転送チャネル上に配置された複数の転送ゲートに駆動クロック電圧を印加して、転送ゲート下の転送チャネルに電位（ポテンシャル）分布の溝を作ってそのポテンシャル分布を順次シフトし、それによって転送チャネルに蓄積された電荷（転送電荷）を転送チャネルの入力側から出力側へ転送する。図１に示すようにこの転送ゲートφ１ １８および転送ゲートφ２ ２０は、別個の電極（上層電極、下層電極）が交互に重なり合うように構成されている。  そして、前記の各電極（上層電極、下層電極）が２つで一組の構成となっている。図４は、電荷結合素子を駆動するために、転送ゲートφ１ １８および転送ゲートφ２ ２０に印加する駆動クロックの波形を示す波形説明図である。
また、図５は、図４に示す駆動クロックで電荷結合素子を駆動する、この発明の電荷電圧変換部のポテンシャルの分布と電荷の流れを示す説明図である。図４に示すように、転送ゲートφ１ １８および転送ゲートφ２ ２０には、駆動クロックφ1、φ2をそれぞれ印加して電荷結合素子を駆動する。転送チャネル下の電荷は、駆動クロックの時刻ｔ1のときに転送ゲートφ１ １８から転送ゲートφ２ ２０へ転送される。転送ゲートφ２ ２０へ転送された電荷が、時刻ｔ１のときにはアウトプットゲート２２のポテンシャル障壁を越えないが、時刻ｔ2のときにアウトプットゲート２２のポテンシャルの障壁を越えて、フローティング・ディフュージョン２４に存在するポテンシャルの井戸へと移動するように、アウトプットゲート２２に所定の電圧が印加される。アウトプットゲート２２、フローティング・ディフュージョン２４、リセットトランジスタのゲート２６が配置された部分のポテンシャルの分布と電荷の流れは図５に示すとおりである。図５で、ポテンシャルの矢印の先端方向は、ポテンシャルが低いことを示している。また、図中に太い曲線の矢印で示されたものは、電荷の流れである。図中に太い矢印で示すように、電荷はポテンシャルが高い方から低いほうへ流れる。
【００２０】
また、本発明の異なる実施態様として、図３に示す製造方法において、下層電極４０を形成する工程で出力ゲート電極およびリセットトランジスタのゲート電極を形成し、それらの電極に挟まれて配置される検出用ＭＯＳＦＥＴゲート電極を、上層電極４１を形成する工程で形成してもよい。このようにしても、下層電極４０の形成後、その表面に第２絶縁膜３８が形成されるので、互いに隣接する検出用ＭＯＳＦＥＴゲート電極と出力ゲート電極の間隔あるいは検出用ＭＯＳＦＥＴゲート電極とリセットトランジスタのゲート電極の間隔を短縮することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の電荷結合素子の電荷電圧変換部の構成を示す説明図である。
【図２】本発明の電荷結合素子の製造工程を示す第1の工程断面図である。
【図３】本発明の電荷結合素子の製造工程を示す第２の工程断面図である。
【図４】本発明の電荷結合素子を駆動するために、転送ゲートに印加する駆動クロックの波形を示す波形説明図である。
【図５】この発明の電荷結合素子の、電荷電圧変換部のポテンシャルの分布と電荷の流れを示す説明図である。
【図６】従来技術の電荷結合素子の電荷電圧変換部の構成を示す説明図である。
【図７】従来の一次元イメージセンサの構成を示す説明図である。
【図８】従来の二次元イメージセンサの構成を示す説明図である。
【図９】従来のSPS方式の遅延素子の構成を示す説明図である。
【図１０】従来のCCDにおける水平転送チャネルの出力付近の断面構成を模式的に示した説明図である。
【符号の説明】
【００２２】
２    光電変換素子
４    トランスファーゲート
６    垂直転送チャネル
８    水平転送チャネル
１２    電荷電圧変換部(信号出力部)
１４    アンプ
１６    電圧電荷変換部（信号入力部）
１８    転送ゲートφ１
２０    転送ゲートφ２
２２    アウトプットゲート
２４    フローティング・ディフュージョン
２６    リセットトランジスタのゲート
２７、２９    フォトレジスト
２８    リセット・ドレイン
３０    検出用MOSFET
３１    検出用MOSFETゲート
３２    第１絶縁膜
３３    開口
３４    層間絶縁膜
３５    N型シリコン基板
３６    Nウェル
３７    Pウェル
３８    第２絶縁膜
３９    コンタクト
４０    下層電極
４１    上層電極
４２    金属配線
Ｃ    フローティング・ディフュージョンの幅
Ｄ    フローティング・ディフュージョンの長さ
Ｅ    検出用ＭＯＳＦＥＴゲート電極と出力ゲート電極の間隔、検出用ＭＯＳＦＥＴ  ゲート電極とリセットトランジスタのゲート電極の間隔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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