(57)【要約】      （修正有）【課題】集積回路素子と接続先配線基板の間に接続されるインターポーザにおいて、マトリックス状に配置された信号ビア導体間のクロストークを低減できるインターポーザを提供する。【解決手段】集積回路素子30の線膨張率と接続先配線基板20の線膨張率との間の線膨張率を有して集積回路素子30と接続先配線基板20との熱膨張歪を緩和するインターポーザ10にあって、その誘電体層11の厚さ方向に貫通しその面上にマトリックス状に配置されたビア導体において、グランドビア導体に導通するグランド面導体GPを誘電体層に内層することにより課題を解決する。【選択図】図１
2005056961.tif 000002
【特許請求の範囲】
【請求項１】
集積回路素子の線膨張率と接続先配線基板の線膨張率との中間の線膨張率を有し、前記集積回路素子と前記接続先配線基板との熱膨張歪を緩和するためのインターポーザにおいて、
セラミック誘電体層の第一主表面側に前記積回路素子を接続する第一側パッドアレイが形成され、
前記セラミック誘電体層の第二主表面側に前記集積回路素子の信号を授受する前記接続先配線基板に接続される第二側パッドアレイが形成され、  
前記セラミック誘電体層を厚さ方向に貫通し、前記第一側パッドアレイと前記第二側パッドアレイとに導通するビア導体が縦横複数個ずつのマトリックス状に配置され、
前記ビア導体は  前記集積回路素子の信号出力、グランドにそれぞれ導通する信号ビア導体とグランドビア導体を有し、該信号ビア導体とグランドビア導体とが前記マトリックス状配置の少なくとも一部を構成し、
前記セラミック誘電体層の前記第一主表面と前記第二主表面との間に前記グランドビア導体に導通するグランド面導体を有するグランド層が設けられ、
隣接するビア導体間の結合に伴なうクロストークを減少することを特徴とするインターポーザ。
【請求項２】
集積回路素子の線膨張率と接続先配線基板の線膨張率との中間の線膨張率を有し、前記集積回路素子と前記接続先配線基板との熱膨張歪を緩和するためのインターポーザにおいて、
セラミック誘電体層の第一主表面側に前記集積回路素子を接続する第一側パッドアレイが形成され、
前記セラミック誘電体層の第二主表面側に前記集積回路素子の信号を授受する前記接続先配線基板に接続される第二側パッドアレイが形成され、  
前記セラミック誘電体層を厚さ方向に貫通し、前記第一側パッドアレイと前記第二側パッドアレイとに導通するビア導体が縦横複数個ずつのマトリックス状に配置され、
前記ビア導体は  前記集積回路素子の信号出力、グランドにそれぞれ導通する信号ビア導体とグランドビア導体を有し、
さらに前記ビア導体は前記第二主表面側は接続先配線基板のグランドに導通し、前記第一主表面側は開放にされたダミィ・グランドビア導体を有し、
前記信号ビア導体と、前記グランドビア導体と、前記ダミィ・グランドビア導体とが前記マトリックス状配置の少なくとも一部を構成し、
前記ダミィ・グランドビア導体は前記マトリックスの外周に有って、前記ダミィ・グランドビア導体に導通するグランド面導体を有するグランド層が前記セラミック誘電体層の厚さ方向の中央と前記第一主表面との間に設けられ、
隣接するビア導体間の結合に伴なうクロストークを減少することを特徴とするインターポーザ。
【請求項３】
前記マトリックス状配置のビア導体において、前記マトリックスの最外周部を構成するようにグランドビア導体が周回状に配列され、該グランドビア導体周回路に囲まれた領域に前記信号ビア導体を配列した請求項1又は請求項２に記載のインターポーザ。
【請求項４】
少なくとも一部の最隣接するグランドビア導体同士の軸線が一直線に位置するように配列されたグランドビア導体列と、最隣接する信号ビア導体の軸線が一直線に位置するように配列された信号ビア導体列とにおいて、隣接する一対の前記グランドビア導体列の間に信号ビア導体を一列又は二列に配列した請求項１ないし請求項３のいずれか一項に記載のインターポーザ。
【請求項５】
前記グランド面導体に導通する金属導体を前記セラミック誘電体層の周側面に形成した請求項１ないし請求項４のいずれか一項に記載のインターポーザ。
【請求項６】
前記信号ビア導体の軸線に垂直な断面の外径をdとし、最近接する隣接信号の軸線間距離をSとしたときに、d＜S≦3dを満たす請求項1ないし請求項５のいずれか一項に記載のインターポーザ。
【請求項７】
前記グランドビア導体と前記ダミィ・グランドビア導体とは同一の前記グランド面導体に導通し、該グランド面導体はインターポーザの厚さ方向において，厚さの中央から前記第一主表面までの間に配置された請求項１ないし請求項６のいずれか一項に記載のインターポーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路素子を配線基板に接続するための誘電体を使用したインターポーザである。
【背景技術】
【０００２】
ＬＳＩやＩＣなどの半導体部品を搭載したり、あるいは基板内部に伝送線路、フィルタなどの回路素子を形成した配線基板として、セラミック等の誘電体を用いた配線基板が使用されている。このような配線基板に信号用（電気信号の送受）あるいは電源用（直流電源の供給）、グランド用（電気信号の接地）などの複数のビア導体を形成し、信号線の特性インピーダンスの精度並びに周波数特性を安定向上させることが行なわれている。例えば、配線基板の両面に形成された信号伝送線路の特性インピーダンスと信号ビア導体の特性インピーダンスを整合させる方法が特許文献１に提案されている。即ち、この両面に形成された信号伝送線路を接続する信号ビア導体に隣接してグランドビア導体を配置することで、信号ビア導体の特性インピーダンスを前記信号伝送線路の特性インピーダンスに精度良く一致させる。これによって、高速論理回路の信号波形の劣化を最小にしてその伝播を向上させる、というものである。
【０００３】
【特許文献１】特開平６−３７４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、このようなビア導体においては、クロック周波数1GHz以上の高速論理回路にこの配線基板を適用する場合には、高速論理回路の信号を伝送する信号ビア導体の高周波帯における特性インピーダンスZ0の安定性と隣接の信号ビア導体に与える電磁干渉、いわゆるクロストークが問題になる。特に、高速論理回路として、ＭＰＵ、ＤＳＰあるいはＲＡＭなどのＬＳＩを配線基板に実装し、繰り返し周期TPがTP≦1nS、立ち上り、立下り時間ｔｒ、tfがｔr,ｔf≦１００ｐSという急峻な高速パルス信号を配線基板を通して伝送する場合には、その高速パルス信号の周波数帯域はその高調波信号を含めて数百MHzから10GHz以上の周波数に亙る広帯域の高周波信号になる。このような高速パルス信号を伝送する信号ビア導体に隣接した他の信号ビア導体にクロストークを生じてＬＳＩの高速論理回路の性能に少なからぬ影響（ノイズ・マージンの低下あるいは信号波形の歪等）を及ぼすことが多い。
【０００５】
本発明の課題は、高速論理回路の急峻な高速パルス信号を伝送する際に、隣接した信号ビア導体間に発生する電磁干渉、即ちクロストークを低減するインターポーザを提供することにある。
【課題を解決するための手段及び発明の効果】
【０００６】
上記課題を解決するために本発明の第一の構成は、集積回路素子の線膨張率と接続先配線基板の線膨張率との中間の線膨張率を有し、該集積回路素子と該接続先配線基板との熱膨張歪を緩和するためのインターポーザにおいて、
セラミック誘電体層の第一主表面側に集積回路素子を接続する第一側パッドアレイが形成され、
セラミック誘電体層の第二主表面側に該集積回路素子の信号を授受する接続先配線基板に接続される第二側パッドアレイが形成され、  
セラミック誘電体層を厚さ方向に貫通し、第一側パッドアレイと第二側パッドアレイとに導通するビア導体が縦横複数個ずつのマトリックス状に配置され、
ビア導体は  集積回路素子の信号出力、グランドにそれぞれ導通する信号ビア導体とグランドビア導体を有し、信号ビア導体とグランドビア導体とがマトリックス状配置の少なくとも一部を構成し、
セラミック誘電体層の前記第一主表面と前記第二主表面との間にグランドビア導体に導通するグランド面導体を有するグランド層が設けられ、
隣接するビア導体間の結合に伴なうクロストークを減少することを特徴とする。
【０００７】
このように、集積回路素子の線膨張率と接続先配線基板の線膨張率との中間の線膨張率を有するインターポーザ（例えば、線膨張係数7〜8×10-6/℃）を、フリップチップを使用した集積回路素子(例えば、線膨張係数2〜3×10-6/℃）と樹脂製基板（例えば、線膨張係数15〜20×10-6/℃）を使用した接続先配線基板の間に挟み込むことによって集積回路素子と接続先配線基板との熱膨張歪を緩和する。具体的には、線膨張係数差によって、集積回路素子と該インターポーザ、及びインターポーザと接続先配線基板間にて、端子間の面内方向の相対変位が生じようとするが、これが端子間のハンダ接合によって拘束されるため、端子間のハンダ接続部には剪断応力が付加される。この場合、インターポーザの要部をなす板状基体を、ヤング率の高いセラミック材料にて構成しておくとインターポーザの剛性が高められと共に、線膨張率差が存在しても、インターポーザの弾性変形量は少なく留まるから、結果的にハンダ接合部に作用する剪断変形も小さくなり、接続部の剥離や断線等の不具合を防ぐことができる。
【０００８】
又、信号ビア導体の特性インピーダンスは単体の場合に対してマトリックス状に配置されると、対象の信号ビア導体（以降、単に「対象線路」ともいう）を囲む隣接した信号ビア導体（以降、単に「線路」ともいう）の数Ｍに対応して、対象線路の特性インピーダンスZ0を低減する。即ち、充填された誘電体の比誘電率をεrとし、線路の線径をｄ、隣接する線路の中心間距離をSとしたときに、その特性インピーダンスZ0は略次のように与えられる。Z0≒｛138/（εr）1/2｝{(M＋1)/M}log10{S/(M)1/(M＋1)d}-----(201)。よってS/dを小さくして、かつ隣接線路数Mを大きくすればその特性インピーダンスZ0を一層小さくできる。さらにマトリックス状に配置された信号ビア導体にグランドビア導体（ビア導体が接続先配線基板のグランドに導通する、即ち接地されている）を列状に分散配置することにより、対象線路の特性インピーダンスZ0を一層低減することが可能である。具体的には、図９の(A)に示すように、信号ビア導体を列状に形成し、その両側をグランドビア導体列で挟み込む配置(以降、該配置を「信号／グランドビア導体マルチライン配置」という)にすることによって、各信号ビア導体の特性インピーダンスZ0を一層低減することができる。さらに、各グランドビア導体列をインターポーザの厚さ方向の中央付近に位置するグランド層のグランド面導体に導通させることにより、その接地インピーダンスを適切に小さくして、グランドビア導体列のアースポテンシャルを十分に安定化することができる。これによって、対象線路の特性インピーダンスZ0を一層小さくすることができる。
【０００９】
その最隣接する信号ビア導体間のクロストークは、その特性インピーダンスZ0が小さいほど、クロストーク信号Vbを小さく (図１１参照、詳細は後述)できる。上記のように、信号ビア導体をマトリックス配置しかつ、信号／グランドビア導体マルチライン配置をし、かつグランドビア導体列に導通するグランド面導体を採用することにより、信号ビア導体の特性インピーダンスZ0を十分に小さくできるので、対象線路で電気信号を伝送するときに隣接線路に生じるクロストークは、その線路間（信号ビア導体間）の結合係数γが小さくなって、近端クロストーク信号及び遠端クロストーク信号を低減することができる。なお、グランドビア導体に導通するグランド面導体は誘電体層の厚さの中央付近に形成されると、グランドビア導体の接地インピーダンスを最適にすることが理論的に考えられる。しかしながら、インターポーザの第一主表面に接続される集積回路素子の形状、またその第二主表面に接続される接続先配線基板のグランド条件（多層基板の何層目にグランド層が配置されているか、その大きさなど）によっては、グランド面導体の位置を誘電体層の第一主表面側に近いところに、あるいはその反対に第二主表面側に近いところに設けた方が、アースポテンシャルの均衡上から好ましいことがある。よって、一概に、グランド面導体のいずれの位置が最適であると決めることは難しいので、インターポーザと集積回路素子、及び接続先配線基板の実装・配置状況に基づいて個別に最適位置を決定することが望ましい。
【００１０】
また、上記課題を解決するために本発明の第二の構成は、集積回路素子の線膨張率と接続先配線基板の線膨張率との中間の線膨張率を有し、該集積回路素子と該接続先配線基板との熱膨張歪を緩和するためのインターポーザにおいて、
セラミック誘電体層の第一主表面側に集積回路素子を接続する第一側パッドアレイが形成され、
セラミック誘電体層の第二主表面側に該集積回路素子の信号を授受する接続先配線基板に接続される第二側パッドアレイが形成され、  
セラミック誘電体層を厚さ方向に貫通し、第一側パッドアレイと第二側パッドアレイとに導通するビア導体が縦横複数個ずつのマトリックス状に配置され、
ビア導体は  集積回路素子の信号出力、グランドにそれぞれ導通する信号ビア導体とグランドビア導体を有し、
さらにビア導体は第二主表面側は接続先配線基板のグランドに導通し、前記第一主表面側は開放されたダミィ・グランドビア導体を有し、
信号ビア導体と、グランドビア導体と、ダミィ・グランドビア導体とがマトリックス状配置の少なくとも一部を構成し、
ダミィ・グランドビア導体はマトリックスの外周に有って、ダミィ・グランドビア導体に導通するグランド面導体を有するグランド層がセラミック誘電体層の厚さ方向の中央と前記第一主表面との間に設けられ、
隣接するビア導体間の結合に伴なうクロストークを減少することを特徴とする。
【００１１】
このようにすると、前記第一の構成において得られる様々な効果に加えて、安定なアースポテンシャルと十分に低い接地インピーダンスを有するダミィ・グランドビア導体列でマトリックス状に配列された信号ビア導体を包囲する電磁遮蔽フェンスを形成することができる。この電磁遮蔽フェンスに隣接する信号ビア導体の特性インピーダンスZ0を十分小さくできると同時に、インターポーザの外部からインターポーザ内部にある各信号ビア導体に侵入する数々の電磁干渉、例えば携帯電話,無線LAN等が発する高周波電磁界、あるいはコンピュータが生ずるデジタルノイズ等を、このダミィ・グランドビア導体列が構成する電磁遮蔽フェンスによって除去・軽減することができる。又、ダミィ・グランドビア導体列を信号ビア導体列に隣接配置すると、各信号ビア導体列の特性インピーダンスZ0を一層小さくすることができるので、最隣接した信号ビア導体間のクロストークを極めて小さい最小限にすることが出来る。（図19参照）また、ダミィ・グランドビア導体に導通するグランド面導体の厚さ方向の位置は、その中央から第一主表面側に寄った位置に設けることが、後述の理由により好ましい。概ね中央と第一主表面との中点付近にグランド面導体を設けるとその効果が最適になることを、高周波シミュレーション等の検討で確認できている。
【００１２】
又、本発明のインターポーザは、マトリックス状配置のビア導体において、マトリックスの最外周部を構成するようにグランドビア導体が周回状に配列され、グランドビア導体周回路に囲まれた領域に信号ビア導体を配列するように構成することもできる。このようにすると、周回状のグランドビア導体列で矩形の外部導体を形成し、その内側にマトリックス状の信号ビア導体からなる内導体を配置した多芯の同軸ケーブルと略等価な構造になり、各信号ビア導体の特性インピーダンスZ0を低くすると共にGHz以上の広帯域高周波においてそのインピーダンスを安定にすることが可能であり、数GHz〜10GHzの高速クロックパルスを電気信号として伝送する本発明のインターポーザの高周波性能を向上することができる。
【００１３】
又、本発明のインターポーザは、  少なくとも一部の最隣接するグランドビア導体同士の軸線が一直線に位置するように配列されたグランドビア導体列と、最隣接する信号ビア導体の軸線が一直線に位置するように配列された信号ビア導体列とにおいて、隣接する一対のグランドビア導体列の間に信号ビア導体を一列又は二列に配列するように構成することもできる。このように構成すると、グランドビア導体列と信号ビア導体列が信号／グランドビア導体マルチライン配置を形成して、信号ビア導体を内部導体線路、グランドビア導体を接地導体とするストリップ線路と略等価な構造の分布定数線路を形成することになる。その結果、各信号ビア導体の特性インピーダンスZ0を前記の広帯域高周波(1GHz〜10GHz）に亙って安定に［図９の(103)式参照］できると同時に、該信号ビア導体である結合線路（対象線路と観測線路）をグランドビア導体で外部に対して遮蔽する電気的環境が形成される。このため該結合線路の特性インピーダンスZ0を低減してその線路間のクロストークを大幅に低減すると共に、インターポーザの外部から侵入するEMC(Electro Magnetic Compatibility)電磁干渉に伴なう種々のノイズを低減することもできる。
【００１４】
又本発明のインターポーザは、グランド面導体に導通する金属導体をセラミック誘電体層の周側面に形成することもできる。このように構成すると、インターポーザは外部から飛来する高周波電波並びに各種の電気的ノイズ等をインターポーザの側面に形成された金属導体／金属膜で遮蔽して、その内側にある信号ビア導体に伝達されることを低減・防止することができる。この観点から、インターポーザの側面の全周囲にこの金属導体を形成するとEMC対策の効果が最良となることが分かる。
【００１５】
又、本発明のインターポーザは、信号ビア導体の軸線に垂直な断面の外径をdとし、最近接する隣接信号の軸線間距離をSとしたときに、d＜S≦3dを満たすように構成してもよい。このようにすると、前記の(201)式にM＝2(対象信号ビア導体の周囲に左右各1つ，計2つのビア導体が距離Sで配置されている）、S＝3dを適用してZ0≒78/（εr）1/2  ------(202)を得る。いま、誘電体をアルミナとして比誘電率εrをεr＝9とすれば、(202)式よりZ0≒26（Ω）------(203) となる。よって、d＜S≦3d------ (204)の範囲にある本発明のインターポーザは各信号ビア導体の特性インピーダンスZ0は26（Ω）以下に小さくすることでき、そのクロストークを十分に低減することが可能である。
【００１６】
又、本発明のインターポーザは、グランドビア導体とダミィ・グランドビア導体とは同一のグランド面導体に導通し、グランド面導体はインターポーザの厚さ方向において，厚さの中央から前記第一主表面までの間に配置することが好ましい。このように構成すると、ダミィ・グランドビア導体列とグランドビア導体列のアースポテンシャル、即ち接地電位を、広帯域高周波において安定かつ十分に低インピーダンスとすることができるため、インターポーザの高周波性能を向上することが可能である。即ち、雑音の少ない良好な高周波信号あるいはGHz帯高速クロックパルス信号を伝送することができる。又、グランド面導体をインターポーザの厚さ方向の中央からその第一主表面寄りに配置すると、ダミィ・グランドビア導体はグランド面導体との導通点から第一主表面側にある開放端までの長さを、より短くできる。これによって、各信号ビア導体はその長さの大半を接続先配線基板とグランド面導体の間に挟まれることになり、各信号ビア導体が電気信号を伝送するときに、そこから放射される電磁界をこのグランド面導体と接続先配線基板（グランド層）で遮蔽・低減することができる。この結果として、マトリックス配置された信号ビア導体の不要輻射（電磁干渉）を抑圧・低減することができ、ノイズ発生の少ない優れたインターポーザを提供すること可能である。
【発明を実施するための最良の形態】
【００１７】
以下、添付の図面を参照しつつ本発明の最良形態を説明する。図１に本発明のインターポーザ１０を主基板２０並びに集積回路素子３０に実装した状態を示す。インターポーザ１０は比誘電率εrが比較的高いセラミックの誘電体層１１で構成されその中間にはグランドビア導体列等を接地するグランド面導体GPが形成されている。ここで集積回路素子３０はＭＰＵ(Micro Processor Unit)，ＤＳＰ(Digital Signal Processor)．ＲＡＭ(Random Access Memory)等のＬＳＩを使用したFlip Chip 又はＣＳＰ(Chip Size Package) を示す。又インターポーザ１０の接続先配線基板である主基板２０（又は集積回路素子30を主基板に接続するための中継基板あるいはBGA:Ball Grid Array/PGA: Pin Grid Array実装するパッケージ）はエポキシ樹脂、ポリイミド樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂、ＰＰＥ（ポリフェニレンエーテル）樹脂等の樹脂基板あるいは前記の樹脂とガラス繊維やポリイミド繊維等の有機繊維との複合材料を用いた基板で構成される。
【００１８】
次に、このインターポーザ１０の構造について図２を用いて簡単に説明する。(2A)はこのインターポーザ１０の厚さ方向の断面図(側面からみた断面図）であり、そのFF断面の構造(上面からみた断面図）を(2B)に示す。先ず(2A)において、インターポーザ１０の主要部をなす誘電体層（セラミック誘電体層）１１は厚さ0.45〜0.75mmで、その材料にはアルミナ又はLTCC(名称をLow Temperature Cofire Ceramic といい、ホウケイ酸系ガラス或いはホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを重量比40〜60%添加したガラスセラミック)を使用されている。その誘電体層１１の厚さ方向にまっすぐに貫通するビア導体はその軸線と垂直な断面の断面形状が円形でその外径はdで、最隣接したビア導体に対する軸線間距離、即ちピッチはSで等間隔に配列されている。
【００１９】
通常、このビア導体の配列の両端は集積回路素子３０のグランド端子に導通するグランドビア導体GV1,GV2が位置し、その間に集積回路素子３０の信号出力端子にそれぞれ導通する信号ビア導体SV1、SV2、------、SV9が配置されている。該誘電体層１１の第一主表面MS1側には第一側パッドアレイGPA11、SPA11、SPA12-----、GPA12が形成され、第二主表面MS2側には第二側パッドアレイGPA21、SPA21、SPA22、----、GPA22が形成され、接続用のハンダボール(ハンダバンプ）GSB11,GSB21他を介して集積回路素子３０又は接続先配線基板２０のそれぞれの相手先端子（電極パッド）に導通されている。グランドビア導体GV1、GV2、---のアースポテンシャル及び接地インピーダンスを向上するために、誘電体層１１の内側にグランド面導体GP1が設けられて各グランドビア導体を接続している。なお、ハンダボール形成時のハンダ広がりを防ぐため、パッドアレイ部を除いた誘電体層１１の両表面(第一主表面MS1と第二主表面MS2）に誘電体薄膜CTF1とCTF2が形成されている。(2A)のFF断面を表わした(2B)において、ビア導体はマトリックス状（格子状又は千鳥状に整然と配置されたものばかりでなく、ビア導体間の間隔が不均等な群状に配置されたものも含む）配置され、ビア導体マトリックスMTXの最外周部にグランドビア導体GV1,GV2他が配列され、その内側領域に軸線間距離（ピッチ）Sで信号ビア導体SV1、SV2他が配列されている。誘電体層１１の外縁にはグランドビア導体列GVLを導通するグランド面導体GP1が形成されて、グランドビア導体列GVLの接地インピーダンスを低減すると共に、その内側に配置された信号ビア導体SVの特性インピーダンスZ0の低減及びEMC電磁干渉の低減を図っている。多数を占める信号ビア導体SVで構成されるビア導体マトリックスMTXには、信号ビア導体SVの数NSとグランドビア導体GVの数NGが最適の比率になるように、例えばNG：NS＝1：2で、少数のグランドビア導体GVが列を形成して分散配置され、信号ビア導体SV間のクロストークを低減するようにインターポーザ１０が構成されている。
【００２０】
集積回路素子３０としてSi製ICチップを適用した場合にその熱膨張係数2.6ppm/℃と、接続先配線基板20に樹脂基板を適用した場合にその熱膨張係数15〜20ppm/℃との間の熱膨張歪を緩和するために、インターポーザ１０の誘電体層11の熱膨張係数は3〜8ppm/℃の範囲にあることが好ましい。この誘電体層11の誘電体には焼成温度が1000℃以上の高温焼成セラミック（アルミナ、酸化物系の絶縁性エンジニアリングセラミック、非酸化物系の絶縁性エンジニアリングセラミック等）と焼成温度が700℃〜800℃程度の低温焼成セラミック（ホウケイ酸ガラス、シリカなどを成分とした）を用いることもできる。なお、前記ビア導体を形成する導体金属としては、高温焼成セラミックに対しては1000℃を越える焼成時の高温で酸化したり蒸発したりしない、タングステン、モリブデン、タンタル及びニオブ等の高融点金属を、低温焼成セラミックに対しては同時焼成法を採用する場合に融点が比較的に低く導電性に優れた銅、銀及び金を使用することが出来る。
【００２１】
本発明のインターポーザ１０の製造工程を簡単に説明すると次のようになる。先ず、セラミックグリーンシートの形成技術を使用してアルミナグリーンシートを複数枚作製する。このアルミナグリーンシートにビア(貫通孔）をドリル加工、パンチング加工又はレーザ加工で穿設する。次に、スクリーン印刷装置を使用して導電性金属を含むペーストをこのアルミナグリーンシートに印刷して、そのアルミナグリーンシートの両面に接続用パッドアレイ及びグランド面導体を形成すると共にそのビア内部に該ペーストを充填する。そして、ペーストが充填されたアルミナグリーンシートを、接続用パッドアレイが第一主表面と第二主表面に露出し、グランド面導体が内層となるように積層し、圧着した後に焼成炉に移す。焼成炉において、この積層アルミナグリーンシートを千数百℃に加熱することにより、アルミナ及びペースト中の金属が同時に焼結して両表面のパッドアレイ、内層のグランド面導体及び貫通ビア導体を備えたインターポーザ１０が得られる。なお、パッドアレイのハンダ流れ防止のために前記アルミナグリーンシートの両表面にパッドアレイ部分を残して別のアルミナ薄膜シートを形成することもある。
【００２２】
ここでインターポーザ１０の集積回路素子３０が接続される第一主表面MS1からみた、ビア導体の配置の一例について説明する。ビア導体の配置は集積回路素子３０であるFlip Chip の電極端子の配置に合わせてそれぞれの位置が定まり、各ビア導体は千鳥の格子状に配置されている。この実施例では隣接する同列上の間隔(中心間距離）は230μm、上下の列の間隔は138μｍであり、最隣接するビア導体間の軸線間距離、即ちピッチSはS＝180μmになっている。各ビア導体の外径(線径）dはd＝90μｍであるから、インピーダンスの特性上でS＝2dの最適配置となっている。
【００２３】
次にグランドビア導体列GVLがマトリックス状に配置された信号ビア導体SVに分散配列、即ち幾条かの帯状に配列されている場合について、図３と図４を用いて、その構造を簡単に説明する。図３の説明は図１と同様であるので省略する。
又、図４において、厚さ方向の断面図(4A)の説明は図２の(2A)と略同様であるで、そのGG断面を示す(4B)を使用してビア導体の配列についてその特徴を説明する。マトリックス状のビア導体はグランドビア導体列GVL1、GVL2、GVL3、GVL4、GVL5と信号ビア導体列SVL1、SVL2、SVL3、SVL4、SVL5、SVL6の計11ラインで構成されている。一列又は二列の信号ビア導体列は一対のグランドビア導体列でそれぞれ挟まれる配置となっており、各信号ビア導体の特性インピーダンスZ0が低減して隣接信号ビア導体間のクロストークを低減すると共に外来雑音の侵入を低減できるようにしている。
【００２４】
又、グランド面導体GP3に導通するダミィ・グランドビア導体列がマトリックス状ビア導体の最外周部に配置されている場合について、図５と図６を用いて説明する。図５の構成については前述と同様であるので説明を省略する。図６の(6A)の厚さ方向の断面図に示すように、ダミィ・グランドビア導体DGV101、DGV102が誘電体層１１の両端に配置され、誘電体層１１の厚さ方向の中央から集積回路素子30が接続される第一主表面MS1寄りの位置でグランド面導体GP3に導通している。そのHH断面図を(6B)に示す。マトリックス状に配置されたビア導体の最外周をダミィ・グランドビア導体列DGVL100が取り囲み、その内側にグランドビア導体列GVL100、GVL200が信号ビア導体列SVLを挟むように配置されている。このように配置すると各信号ビア導体SVの特性インピーダンスZ0が一層低下してそのクロストークを低減することができる。さらに、外来雑音の侵入を低減・防止してそのEMC除去性能を向上する。
【００２５】
ダミィ・グランドビア導体列DGVLを有するインターポーザ１０の側面に金属導体MSWを形成した場合について図７を用いて説明する。各ビア導体の配列並びにグランド面導体GP4の構造等は前述と同様であるので省略する。インターポーザ１０の全側面に、(7A)、(7B)に示すように、金属導体MSWが、その誘電体層11の周側面を覆うように金属薄膜（その膜厚は高周波信号の表皮効果を考慮して1μm以上10μm以下になっている）として形成されている。その金属薄膜の形成は蒸着、メッキ又は印刷焼成のいずれの方法でも可能である。この金属導体MSGは外来雑音及び高周波電波に対して遮蔽板として働き、その内部への侵入を防止して、信号ビア導体SVに外部から電磁干渉することを低減・防止することができる。これと反対に、インターポーザ１０が高速クロックパルス等の高速デジタル信号を伝送する際に、その伝送路（信号ビア導体SV）から発生する電磁干渉を外部に放射・送出することを防止・低減することもできる。このように本発明のインターポーザ１０は高品質の信号授受ができる優れたインターポーザである。
【００２６】
次に、最隣接した信号ビア導体SV間の結合に伴なう相互インピーダンスZM、及びその信号ビア導体SVと隣接したグランドビア導体列との間に生じる特性インピーダンZ0を導出し、次のクロストー解析の準備を行なう。先ず、最隣接する信号ビア導体SV1、SV2の結合に伴なう相互インピーダンスZMと線間結合容量C12は図８に示す(101)と(102)で与えられる。又、図９の(9A)に示すように、前記信号ビア導体列を間隙Dをもって上下２列に配置し、その上下を間隔bを有する接地金属導体(金属平板)で覆った線路の特性インピーダンスZ0は、(9B)に示す(103)式で表わせることを、分布定数線路の解析の結果として見出した。
【００２７】
次に隣接する信号ビア導体SV間のクロストークについて配置の条件と所要のパラメータ及び定量的な関係式についてその要点を説明する。ビア導体を分布定数線路（以降、単に「線路」という）と考えて隣接するビア導体間、即ち隣接する線路間の電磁干渉、いわゆる「クロストーク」について図１０、図１１、図１２、図１３を用いて解析する。図１０において、クロストークが生じるパラメータを(10A)に、隣接線路の関係を(10B)に、隣接する線路の構造と結合を(10C)に、線路の基本回路とクロストークの関係を(10D)に示す。線路間には(10A)に示す各結合（線路の軸線に垂直な面で捉えた）と(10C)に示す各結合(線路の軸線に平行な面で捉えた）が存在し、特に結合容量C12と相互インダクタンスLMがクロストークを生じる主因である。(10D)の基本回路において、数GHzの高速クロックパルス等の電気信号を伝送する線路１を「対象線路」とし、それに隣接して前記結合により対象線路に生じる電界及び磁界による電磁干渉を受ける線路２を「観測線路」とする。観測線路である線路２の両端で干渉信号を生じ、信号源のパルスジェネレータ側を近端クロストーク信号Vb、線路１の終端側を遠端クロストーク信号Vfという。このクロストーク信号の大きさは、図１１の(1)式と(2)式に示されるように、主に線間の結合係数γと伝送信号の立ち上り時間tr（高速クロック信号のパルスの前縁／後縁の急峻の程度、即ちクロック信号の高調波で定まる広帯域高周波の上限周波数に相当する）と、線路長leで定まる。本インターポーザではTEM(Transverse Electromagnetic)線路（電界・磁界が線路に直交した面内に形成され、信号の進行方向には電界・磁界が生じない）線路とみなされk≒1になるので、この近端クロストーク信号Vbを取り上げてその線路の特性を解析評価する。
【００２８】
次にこの結合係数γを導出するための準備として図１２と図１３を用いてその関係式を纏める。図１２の(12A)に所要のパラメータを整理し、図１１の(3)式から結合係数γをγ＝C12／C11≒Z0／ZM------ (10) と求めた。この(10)式で求まるγを導くための線路間の関係パラメータを(12B)に示し、線路間の結合容量C12と相互インピーダンスZMの関係、並びに対象線路の特性インピーダンスZ0（通常これらのインピーダンスは上記相互インピーダンスに対比して「自己インピーダンス」と呼ばれている）と接地容量C11の関係を図１３に纏めた。なお、線路間の相互インピーダンスZMは図８の(8A)に示すように線路の線径dと線間ピッチSで一義的に定まるが、対象線路の自己インピーダンスZ0は線路の環境条件（対象線路の周囲条件：信号ビア導体列とグランドビア導体列の配置関係、あるいは信号ビア導体SVの数NSとグランドビア導体GVの数NGとの比率n等）によって異なる。
【００２９】
次にインターポーザ１０にマトリックス状に配されたビア導体マトリックスMTXにおいて、信号ビア導体列SVLとグランドビア導体列GVLの代表的な配置とその配置における、信号ビア導体SVである対象線路／観測線路(以降、単に「線路」という)の自己インピーダンスZ0について解析する。信号ビア導体SVの数NSとグランドビア導体GVの数NGの比率n（n＝NS/NG）がn＝2となるとき、即ち図１４の(A)に示すように、一対のグランドビア導体列GVL1、GVL2の間に２列の信号ビア導体列SVL1、SVL2が中心間距離S（ビア導体の配置ピッチSに等しい）の等間隔に配置されている場合について解析する。この信号ビア導体列SVL1、SVL2とグランドビア導体列GVL1、GVL2の配置は、(B)の［解析1］に示すように、グランドビア導体列GVL1を接地金属板1(GND)に、グランドビア導体列GVL2を接地金属板2(GND)に等価な構造とし、その間に配置された2列の信号ビア導体列SVL1、SVL2を上下2列の結合ストリップ導体列とする、マルチライン形式ストリップ線路に等価であると考えられる。このとき、対象線路と観測線路間の結合係数γは、(B)の［解析2］に示すように線路の自己インピーダンスZ0と線路間の相互インピーダンスZMによって求まる。ここで、両線路間の相互インダクタンスZMは前記図８の(8B)に示す(102)式の相互インピーダンスZMで与えられ、又両線路のそれぞれの自己インピーダンスZ0は前記図９の(9B)に示される(103)式の特性インピーダンスZ0で与えられる。
【００３０】
この図１４で与えられる結合係数γを、グランドビア導体列GVLが無い場合、即ち全てのビア導体が信号ビア導体SVである場合を比較の基準として、図１５に纏めた。さらに後述の高周波シミュレーションの結果と対比できるようにするために、各高周波シミュレーションに採用されたビア導体の配置条件（パラメータ）を、信号ビア導体列SVL／グランドビア導体列GVLに適用して結合係数γの具体的数値を試算した。
【００３１】
この結合係数γを使用して、図１１の関係式から近端クロストーク信号Vb(1)式を導出すると、そのクロストークは図１６のように求まる。この解析結果から、本発明のインターポーザ10において、一対のグランドビア導体列GVLの間に２列の信号ビア導体列SVLが配置されたとき、即ち分散比率nがn＝2の場合に、グランドビア導体列GVLが無い(グランドビア導体GVを分散配置しない)場合の約半分にクロストークを低減できることが分かる。なお、クロストークの解析に適用する条件として、ビア導体の外径dをd＝90μm、対象線路が伝送する高速クロックパルス(繰り返し周波数f＝6GHz)のパルス立ち上がり時間trをtr≒20psec  (1psec＝10-12sec)、インターポーザ10の誘電体層11のアルミナの比誘電率εrをεr＝9とした。
【００３２】
ここで、ダミィ・グランドビア導体DGV101、グランドビア導体DGV101とそれに導通するグランド面導体GP4の具体的構造とその働きについて、図１７を用いて簡単に説明する。グランドビア導体GV101とダミィ・グランドビア導体DGV101は先ず、インターポーザ１０においてグランド面導体GP4に導通した後、さらに接続先配線基板20の1つであるパッケージのグランド層GLに導通され、そのアースポテンシャルが十分適切になるようにしている。なお、ダミィ・グランドビア導体DGV101は第一主表面側に実装されたLSIチップ３０の電極端子には接続されずその先端は開放状態になっている。即ち、ダミィ・グランドビア導体DGV101はLSI Chip の外側に位置し、その上端には電極パッドは形成されずその上方には空間が形成されている。このような構造とすることで、ダミィ・グランドビア導体DGV101とグランドビア導体GV101の間に挟まれた信号ビア導体SV101、SV102の特性インピーダンスZ0を十分に小さくして、その間のクロストークを低減している。
【実施例１】
【００３３】
最後に、本発明のインターポーザの性能を確認するために、高周波シミュレーションを行なったのでその結果について説明する。図１８、図１９及び図２０に、グランド面導体GPに非導通のグランドビア導体列GVLとグランド面導体GPに非導通のダミィ・グランドビア導体列DGVLの間に２列の信号ビア導体列SVLが配置されたとき、グランド面導体GPに導通した１つのグランドビア導体列GVLとグランド面導体GPに導通した１つのダミィ・グランドビア導体列DGVLの間に２列の信号ビア導体列SVLが配置（図１７の構造）されたとき、及びグランドビア導体GVが無い場合（即ち、全部のビア導体が信号ビア導体SVのとき）の３つの場合における、クロストークの観測結果を示す。6GHzの高速クロックパルスを対象線路に給電して、本発明のインターポーザを第一主表面側(集積回路素子に導通する)側から第二主表面(接続先配線基板に導通)に伝送したときに、それに隣接した観測線路の第一主表面に生じた近端クロストーク信号Vbを調べたものである。電圧波形の大きな信号波形は対象線路を伝送する給電信号［図１０の（10Ｄ）と対比して参照］Vkであり、小さい信号波形が近端クロストーク信号Vbであり、その信号Vbの尖頭値を給電信号Vkに対比させてクロストーク・ノイズ（Vb/Vk）（％）の大きさを表示した。各電圧波形の上側にインターポーザの一つの実施形態におけるビア導体の配置条件を示す。なおこの高周波シミュレーションはSPICE回路シミュレータ（アプライド・シミュレーション・テクノロジ 社のApsim SPICE）を使用してpsec単位の高速過渡現象を解析した。
【００３４】
図１８、図１９及び図２０の高周波シミュレーション結果（クロストークの大きさ）を前述の図１６のクロストーク解析結果に併記した。この場合のビア導体の長さleはle＝5d＝450μｍになっており、このビア導体の分布定数線路をこの高速クロックパルスVkが伝播する伝播時間は、その伝播速度をvp＝C/(εr)1/2として,但しCは光速でC=3×1010(cm/S)、概ね5psec以下であり、高速クロックパルスVkの立上り時間tr≒20psecよりも短い極めて高速な観測を行ってクロストークの調査分析を行った。この図１６における高周波線路解析の結果と、高周波シミュレーションの結果とを比較してみると両者は良好に一致しており、本発明のインターポーザの性能が優れていることがこの双方の結果からよく分かる。（図１８に示される）グランド面導体GPに非導通のダミィ・グランドビア導体列DGVLを配置した場合に比べて、（図１９に示される）グランド面導体GPに導通したダミィ・グランドビア導体列DGVLを配置した場合の方が、隣接する信号ビア導体SV間のクロストークが一層少なく、その電磁干渉防止性能が優れていることが分かる。これはダミィ・グランドビア導体列DGVLがグランド面導体GPに導通することによって、その接地インピーダンスが小さくなってアースポテンシャルが良好になり、それに隣接した各信号ビア導体SVの特性インピーダンスZ0が一層に小さくなって、そのクロストークがさらに低減するためであると考えられる。又、この配置における信号ビア導体SVの特性インピーダンスZ0は高周波シミュレーションの結果として、Z0＝28.8（Ω）と十分に小さく、高周波線路の解析で導出した図１５の(109)式で比誘電率εrをアルミナのεr＝9としたときの、Z0＝84/(9)1/2≒28（Ω）に良く一致することが分かる。このように、ダミィ・グランドビア導体DGVはクロストークを低減すると共に、前述のように、それぞれの信号ビア導体SVが発生する不要輻射を遮蔽・低減して周囲に放射する電磁波、電気ノイズを低減することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明のインターポーザを集積回路素子と接続先配線基板に接続した構造模式図。
【図２】本発明のインターポーザの構造を表わす構造模式図。
【図３】本発明の別構造のインターポーザを集積回路素子と接続先配線基板に接続した構造模式図。
【図４】本発明の別構造のインターポーザの構造を表わす構造模式図。
【図５】ダミィ・グランドビア導体を用いた本発明のインターポーザを集積回路素子と接続先配線基板に接続した構造模式図。
【図６】ダミィ・グランドビア導体を用いた本発明インターポーザの構造を表わす構造模式図。
【図７】誘電体層の周側面にメタライズした本発明インターポーザの構造を表わす構造模式図。
【図８】信号ビア導体である対象線路とそれに隣接した観測線路の配置並びに相互インピーダンスを表す図。
【図９】２列の信号ビア導体列の上下を接地金属導体で覆ったストリップ線路の配置並びに特性インピーダンスZ0を示す図。
【図１０】信号ビア導体である対象線路とそれに隣接した観測線路の電磁干渉を説明する図。
【図１１】図１０の電磁干渉におけるクロストークの関係式を表わす図。
【図１２】図１１のクロストークにおける結合係数γの関係式を表わす図。
【図１３】図１２の結合係数γを求めるための線路インピーダンスと結合容量を導出する図。
【図１４】一対のグランドビア導体列の間に２列の信号ビア導体列を配置したビア導体マトリックスの構成並びにその結合度の解析を表わす図。
【図１５】図１４のビア導体マトリックスの構成に対する結合係数γの導出結果を表わした図。
【図１６】図１５の結合係数γから導いたクロストーク・ノイズを表わした図。
【図１７】本発明のインターポーザにおけるダミィ・グランドビア導体の構造を表わす構造模式図。
【図１８】一対のグランドビア導体列の間に２列の信号ビア導体列を配置した場合における高周波シミュレーションで観測したクロストーク信号波形を表わす図。
【図１９】グランドビア導体列とダミィ・グランドビア導体列の間に2列の信号ビア導体列を配置した場合における高周波シミュレーションで観測したクロストーク信号波形を表わす図。
【図２０】グランドビア導体列が無い場合における高周波シミュレーションで観測したクロストーク信号波形を表わす図。
【符号の説明】
【００３６】
10  インターポーザ
20  接続先配線基板（主基板、パッケージ）
30  集積回路素子
SVL  信号ビア導体列
GVL  グランドビア導体列
DGVL  ダミィ・グランドビア導体列
GV  グランドビア導体
SV  信号ビア導体
DGV  ダミィ・グランドビア導体
GP  グランド面導体
Z0  特性インピーダンス(自己インピーダンス）
ZM  相互インピーダンス
Vb  近端クロストーク信号
Vf  遠端クロストーク信号
γ  結合係数
MTX  ビア導体マトリックス
11  誘電体層
PA  第一側パッドアレイ、第二側パッドアレイ
MS1  第一主表面
MS2  第二主表面
ｄ  ビア導体の軸線に垂直な円形断面の外径（ビア導体の線径、線路の外径）
S  最隣接するビア導体の軸線間距離（ビア導体のピッチ）
ｎ  分散比率
εr  比誘電率
le  ビア導体の長さ(線路長)
tr  高速クロックパルスの立上り時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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