(57)【要約】      （修正有）【課題】集積回路素子と接続先配線基板の間に接続されるインターポーザにおいて、マトリックス状に配置された信号ビア導体間のクロストークを低減できるインターポーザを提供する。【解決手段】集積回路素子30の線膨張率と接続先配線基板20の線膨張率との間の線膨張率を有して集積回路素子30と接続先配線基板20との熱膨張歪を緩和するインターポーザ10にあって、その誘電体層の厚さ方向に貫通しその面上にマトリックス状に配置されたビア導体において、グランドビア導体を一直線上に配列したグランドビア導体列を配置することにより課題を解決する。【選択図】図１
2005056959.tif 000002
【特許請求の範囲】
【請求項１】
集積回路素子の線膨張率と接続先配線基板の線膨張率との中間の線膨張率を有し、前記集積回路素子と前記接続先配線基板との熱膨張歪を緩和するためのインターポーザにおいて、
セラミック誘電体層の第一主表面側に前記集積回路素子を接続する第一側パッドアレイが形成され、
前記セラミック誘電体層の第二主表面側に前記集積回路素子の信号を授受する前記接続先配線基板に接続される第二側パッドアレイが形成され、  
前記セラミック誘電体層を厚さ方向に貫通し、前記第一側パッドアレイと前記第二側パッドアレイとに導通するビア導体が縦横複数個ずつのマトリックス状に配置され、
前記ビア導体は  前記集積回路素子の信号出力、グランドにそれぞれ導通する信号ビア導体とグランドビア導体を有し、最隣接した該グランドビア導体同士の各軸線が一直線上に位置するように配置されたグランドビア導体列が前記マトリックス状配置の少なくとも一部を構成し、
隣接するビア導体間の結合に伴なうクロストークを減少することを特徴とするインターポーザ。
【請求項２】
隣接する一対の前記グランドビア導体列の間に複数の前記信号ビア導体を１列に配列した請求項１に記載のインターポーザ。
【請求項３】
隣接する一対の前記グランドビア導体列の間に複数の前記信号ビア導体を２列に配列した請求項1に記載のインターポーザ。
【請求項４】
前記信号ビア導体の軸線に垂直な断面の外径をdとし、最近接する隣接信号の軸線間距離をSとしたときに、d＜S≦3dを満たす請求項1ないし請求項３のいずれか一項に記載のインターポーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路素子を配線基板に接続するための誘電体を使用したインターポーザである。
【背景技術】
【０００２】
ＬＳＩやＩＣなどの半導体部品を搭載したり、あるいは基板内部に伝送線路、フィルタなどの回路素子を形成した配線基板として、セラミック等の誘電体を用いた配線基板が使用されている。このような配線基板に信号用（電気信号の送受）あるいは電源用（直流電源の供給）、グランド用（電気信号の接地）などの複数のビア導体を形成し、信号線の特性インピーダンスの精度並びに周波数特性を安定向上させることが行なわれている。例えば、配線基板の両面に形成された信号伝送線路の特性インピーダンスと信号ビア導体の特性インピーダンスを整合させる方法が特許文献１に提案されている。即ち、この両面に形成された信号伝送線路を接続する信号ビア導体に隣接してグランドビア導体を配置することで、信号ビア導体の特性インピーダンスを前記信号伝送線路の特性インピーダンスに精度良く一致させる。これによって、高速論理回路の信号波形の劣化を最小にしてその伝播を向上させる、というものである。
【０００３】
【特許文献１】特開平６−３７４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、このようなビア導体においては、クロック周波数1GHz以上の高速論理回路にこの配線基板を適用する場合には、高速論理回路の信号を伝送する信号ビア導体の高周波帯における特性インピーダンスZ0の安定性と隣接の信号ビア導体に与える電磁干渉、いわゆるクロストークが問題になる。特に、高速論理回路として、ＭＰＵ、ＤＳＰあるいはＲＡＭなどのＬＳＩを配線基板に実装し、繰り返し周期TPがTP≦1nS、立ち上り、立下り時間ｔｒ、tfがｔr,ｔf≦１００ｐSという急峻な高速パルス信号を配線基板を通して伝送する場合には、その高速パルス信号の周波数帯域はその高調波信号を含めて数百MHzから10GHz以上の周波数に亙る広帯域の高周波信号になる。このような高速パルス信号を伝送する信号ビア導体に隣接した他の信号ビア導体にクロストークを生じてＬＳＩの高速論理回路の性能に少なからぬ影響（ノイズ・マージンの低下あるいは信号波形の歪等）を及ぼすことが多い。
【０００５】
本発明の課題は、高速論理回路の急峻な高速パルス信号を伝送する際に、隣接した信号ビア導体間に発生する電磁干渉、即ちクロストークを低減するインターポーザを提供することにある。
【課題を解決するための手段及び発明の効果】
【０００６】
上記課題を解決するために本発明は、集積回路素子の線膨張率と接続先配線基板の線膨張率との中間の線膨張率を有し、該集積回路素子と該接続先配線基板との熱膨張歪を緩和するためのインターポーザにおいて、
セラミック誘電体層の第一主表面側に集積回路素子を接続する第一側パッドアレイが形成され、
セラミック誘電体層の第二主表面側に該集積回路素子の信号を授受する接続先配線基板に接続される第二側パッドアレイが形成され、  
セラミック誘電体層を厚さ方向に貫通し、第一側パッドアレイと前記第二側パッドアレイとに導通するビア導体が縦横複数個ずつのマトリックス状に配置され、
ビア導体は  集積回路素子の信号出力、グランドにそれぞれ導通する信号ビア導体とグランドビア導体を有し、最隣接したグランドビア導体同士の各軸線が一直線上に位置するように配置されたグランドビア導体列がマトリックス状配置の少なくとも一部を構成し、
隣接するビア導体間の結合に伴なうクロストークを減少することを特徴とする。
【０００７】
このように、集積回路素子の線膨張率と接続先配線基板の線膨張率との中間の線膨張率を有するインターポーザ（例えば、線膨張係数7〜8×10-6/℃）を、フリップチップを使用した集積回路素子(例えば、線膨張係数2〜3×10-6/℃）と樹脂製基板（例えば、線膨張係数15〜20×10-6/℃）を使用した接続先配線基板の間に挟み込むことによって集積回路素子と接続先配線基板との熱膨張歪を緩和する。具体的には、線膨張係数差によって、集積回路素子とインターポーザ、及びインターポーザと接続先配線基板間にて、端子間の面内方向の相対変位が生じようとするが、これが端子間のハンダ接合によって拘束されるため、端子間のハンダ接続部には剪断応力が付加される。この場合、インターポーザの要部をなす板状基体を、ヤング率の高いセラミック材料にて構成しておくとインターポーザの剛性が高められと共に、線膨張率差が存在しても、インターポーザの弾性変形量は少なく留まるから、結果的にハンダ接合部に作用する剪断変形も小さくなり、接続部の剥離や断線等の不具合を防ぐことができる。
【０００８】
又、信号ビア導体の特性インピーダンスは単体の場合に対してマトリックス状に配置されると、対象の信号ビア導体（以降、単に「対象線路」ともいう）を囲む隣接した信号ビア導体（以降、単に「線路」ともいう）の数Ｍに対応して、対象線路の特性インピーダンスZ0を低減することができることがよく知られている。即ち、充填された誘電体の比誘電率をεrとし、線路の線径をｄ、隣接する線路の中心間距離をSとしたときに、その特性インピーダンスZ0は略次のように与えられる。Z0≒｛138/（εr）1/2｝{(M＋1)/M}log10{S/(M)1/(M＋1)d}-----(201)。よってS/dを小さくして、かつ隣接線路数Mを大きくすればその特性インピーダンスZ0を一層小さくできる。さらにマトリックス状に配置された信号ビア導体にグランドビア導体（ビア導体が接続先配線基板のグランドに導通する、即ち接地されている）を列状に分散配置することにより、対象線路の特性インピーダンスZ0を一層低減することが可能である。具体的には、図１１の(A)及び図１２の(A)に示すように、信号ビア導体を列状に形成し、その両側をグランドビア導体列で挟み込む配置(以降、該配置を「信号／グランドビア導体マルチライン配置」という)にすることによって、各信号ビア導体の特性インピーダンスZ0を一層低減することができる。最隣接する信号ビア導体間のクロストークは、その特性インピーダンスZ0が小さいほど、クロストーク信号Vbを小さく(図9参照、詳細は後述)できる。上記のように、信号ビア導体をマトリックス配置しかつ、信号／グランドビア導体マルチライン配置を採用することにより、信号ビア導体の特性インピーダンスZ0を十分に小さくできるので、対象線路で電気信号を伝送するときに隣接線路に生じるクロストークは、その線路間（信号ビア導体間）の結合係数γが小さくなって、近端クロストーク信号及び遠端クロストーク信号を低減することができる。（詳細は後述）。
【０００９】
又、本発明のインターポーザは、隣接する一対のグランドビア導体列の間に複数の信号ビア導体を１列に配列した構成とすることもできる。このように信号ビア導体とグランドビア導体を信号／グランドビア導体マルチライン配置すると、信号ビア導体である対象線路の特性インピーダンスZ0を十分に低減(図１１参照、詳細は後述）して、結合係数γを約γ≦1/10と著しく小さくすることができる。この結果、そのクロストークをグランドビア導体が分散配置されない場合（ビア導体は全て信号ビア導体のとき）に比べて極めて小さい1/4以下に低減できることが、解析および高周波シミュレーション(詳細後述、図１４参照）の結果から判った。      
【００１０】
又、本発明のインターポーザは、隣接する一対のグランドビア導体列の間に複数の信号ビア導体を２列に配列する構成にしてもよい。このように信号ビア導体とグランドビア導体を信号／グランドビア導体マルチライン配置すると、前記信号ビア導体である対象線路の特性インピーダンスZ0を十分に低減(図１２参照、詳細は後述）して、結合係数γを約γ≦1/4と小さくすることができる。この結果、そのクロストークをグランドビア導体が分散配置されない場合（ビア導体は全て信号ビア導体のとき）に比べて1/2以下に低減できることが、解析および高周波シミュレーション(詳細後述、図１４参照）の結果から判った。又、高周波伝送線路の形態という別の観点でその特徴を分析してみると、信号ビア導体を内部導体線路、グランドビア導体を接地導体とするストリップ線路と略等価な構造の分布定数線路を形成することになり、該信号ビア導体である結合線路（対象線路と観測線路）をグランドビア導体で外部に対して遮蔽する電気的環境が形成される。このため該結合線路の特性インピーダンスZ0を低減してその線路間のクロストークを大幅に低減すると共に、インターポーザの外部から侵入するEMC(Electro Magnetic Compatibility)電磁干渉に伴なう種々のノイズを低減することもできる。
【００１１】
又、本発明のインターポーザは、信号ビア導体の軸線に垂直な断面の外径をdとし、最近接する隣接信号の軸線間距離をSとしたときに、d＜S≦3dを満たす構成とすることもできる。このように構成すると、（当然にS＝dでは各ビア導体が互いにショートしてしまうのでこの条件は含まれないが）、前記の(201)式にM＝2(対象信号ビア導体の周囲に左右各1つ，計2つのビア導体が距離Sで配置されている）、S＝3dを適用してZ0≒78/（εr）1/2  ------(202)を得る。いま、誘電体をアルミナとして比誘電率εrをεr＝9とすれば、(202)式よりZ0≒26（Ω）------(203) となる。よって、d＜S≦3d------ (204)の範囲にある本発明のインターポーザは各信号ビア導体の特性インピーダンスZ0は26（Ω）以下に小さくすることでき、そのクロストークを十分に低減することが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、添付の図面を参照しつつ本発明の最良形態を説明する。図１に本発明のインターポーザ１０を主基板２０並びに集積回路素子３０に実装した状態を示す。
ここで集積回路素子３０はＭＰＵ (Micro Processor Unit)，ＤＳＰ(Digital Signal Processor)．ＲＡＭ(Random Access Memory)等のＬＳＩを使用したFlip Chip 又はＣＳＰ(Chip Size Package) を示す。又インターポーザ１０の接続先配線基板である主基板２０はエポキシ樹脂、ポリイミド樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂、ＰＰＥ（ポリフェニレンエーテル）樹脂等の樹脂基板あるいは前記の樹脂とガラス繊維やポリイミド繊維等の有機繊維との複合材料を用いた基板で構成される。
【００１３】
次に、このインターポーザ１０の構造について図２を用いて簡単に説明する。(2A)はこのインターポーザ１０の厚さ方向の断面図(側面からみた断面図）であり、そのFF断面の構造(上面からみた断面図）を(2B)に示す。先ず(2A)において、インターポーザ１０の主要部をなす誘電体層（セラミック誘電体層）１１は厚さ0.45〜0.75mmで、その材料にはアルミナ又はLTCC(名称をLow Temperature Cofire Ceramic といい、ホウケイ酸系ガラス或いはホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを重量比40〜60%添加したガラスセラミック)を使用されている。その誘電体層１１の厚さ方向にまっすぐに貫通するビア導体はその軸線と垂直な断面の断面形状が円形でその外径はdで、最隣接したビア導体に対する軸線間距離、即ちピッチはSで等間隔に配列されている。
【００１４】
通常、このビア導体の配列の両端は集積回路素子３０のグランド端子に導通するグランドビア導体GV1,GV2が位置し、その間に集積回路素子３０の信号出力端子にそれぞれ導通する信号ビア導体SV1、SV2、------、SV9が配置されている。該誘電体層１１の第一主表面MS1側には第一側パッドアレイGPA11、SPA11、SPA12-----、GPA12が形成され、第二主表面MS2側には第二側パッドアレイGPA21、SPA21、SPA22、----、GPA22が形成され、接続用のハンダボール(ハンダバンプ）GSB11,GSB21他を介して集積回路素子３０又は接続先配線基板２０のそれぞれの相手先端子（電極パッド）に導通されている。なお、ハンダボール形成時のハンダ広がりを防ぐため、パッドアレイ部を除いた誘電体層１１の両表面(第一主表面MS1と第二主表面MS2）に誘電体薄膜CTF1とCTF2が形成されている。(2A)のFF断面を表わした(2B)において、ビア導体はマトリックス状（格子状又は千鳥状に整然と配置されたものばかりでなく、ビア導体間の間隔が不均等な群状に配置されたものも含む）に配置され、ビア導体マトリックスMTXの外周領域にグランドビア導体GV1,GV2---が配列され、その内側領域に軸線間距離（ピッチ）Sで信号ビア導体SV1、SV2---が配列されている。多数を占める信号ビア導体SVで構成されるビア導体マトリックスMTXには、信号ビア導体SVの数NSとグランドビア導体GVの数NGが最適の比率になるように、例えばNG：NS＝1：2で、少数のグランドビア導体GVが列を形成して分散配置され、信号ビア導体SV間のクロストークを低減するようにインターポーザ１０が構成されている。
【００１５】
前記集積回路素子３０としてSi製ICチップを適用した場合にその熱膨張係数2.6ppm/℃と、接続先配線基板20に樹脂基板を適用した場合にその熱膨張係数15〜20ppm/℃との間の熱膨張歪を緩和するために、インターポーザ１０の誘電体層11の熱膨張係数は3〜8ppm/℃の範囲にあることが好ましい。この誘電体層11の誘電体には焼成温度が1000℃以上の高温焼成セラミック（アルミナ、酸化物系の絶縁性エンジニアリングセラミック、非酸化物系の絶縁性エンジニアリングセラミック等）と焼成温度が700℃〜800℃程度の低温焼成セラミック（ホウケイ酸ガラス、シリカなどを成分とした）を用いることもできる。なお、ビア導体を形成する導体金属としては、高温焼成セラミックに対しては1000℃を越える焼成時の高温で酸化したり蒸発したりしない、タングステン、モリブデン、タンタル及びニオブ等の高融点金属を、低温焼成セラミックに対しては同時焼成法を採用する場合に融点が比較的に低く導電性に優れた銅、銀及び金を使用することが出来る。
【００１６】
本発明のインターポーザ１０の製造工程を簡単に説明すると次のようになる。先ず、セラミックグリーンシートの形成技術を使用してアルミナグリーンシートを作製する。このアルミナグリーンシートにビア(貫通孔）をドリル加工、パンチング加工又はレーザ加工で穿設する。次に、スクリーン印刷装置を使用して導電性金属を含むペーストをこのアルミナグリーンシートに印刷して、そのアルミナグリーンシートの両面に接続用パッドアレイを形成すると共にそのビア内部に該ペーストを充填する。そして、ペーストが充填されたアルミナグリーンシートを焼成炉に移して千数百℃に加熱することにより、アルミナ及びペースト中の金属が同時に焼結して両表面のパッドアレイ並びに貫通ビア導体を備えたインターポーザ１０が得られる。なお、パッドアレイのハンダ流れ防止のためにアルミナグリーンシートの両表面にパッドアレイ部分を残して別のアルミナ薄膜シートを形成することもある。
【００１７】
ここで図３を用いて、インターポーザ１０の集積回路素子３０が接続される第一主表面MS1からみた、ビア導体の配置について説明する。該ビア導体の配置は集積回路素子３０であるFlip Chip の電極端子の配置に合わせてそれぞれの位置が定まり、各ビア導体は千鳥の格子状に配置されている。この実施例では隣接する同列上の間隔(中心間距離）は230μm、上下の列の間隔は138μｍであり、最隣接するビア導体間の軸線間距離、即ちピッチSはS＝180μmになっている。各ビア導体の外径(線径）dはd＝90μｍであるから、インピーダンスの特性上でS＝2dの最適配置となっている。
【００１８】
次に、最隣接した信号ビア導体SV間の結合に伴なう相互インピーダンスZM、及びその信号ビア導体SVと隣接したグランドビア導体列との間に生じる特性インピーダンすZ0を導出し、次のクロストーク解析の準備を行なう。先ず、最隣接する信号ビア導体SV1、SV2の結合に伴なう相互インピーダンスZMと線間結合容量C12は図４に示す(101)と(102)で与えられる。又、信号ビア導体SVをピッチSの等間隔に配置した信号ビア導体列の上下を、間隔bを有する接地金属導体(金属平板)で覆った線路(対象とする信号ビア導体SV)の特性インピーダンスZ0は、図５の(5A)に示すように、ストリップ線路に複数の結合線路を配置した場合と同様な電気的条件となり、その特性インピーダンスZ0は図５の
(5B)に示される(103)式で与えられることを、高周波線路の解析の結果として見出した。さらに、図６の(6A)に示すように、前記信号ビア導体列を中心間距離Dで上下２列に配置し、その上下を間隔bを有する接地金属導体(金属平板)で覆った線路の特性インピーダンスZ0は、(6B)に示す(104)式で表わせることを、分布定数線路の解析の結果として見出した。
【００１９】
次に隣接する信号ビア導体SV間のクロストークについて配置の条件と所要のパラメータ及び定量的な関係式についてその要点を説明する。ビア導体を分布定数線路（以降、単に「線路」という）と考えて隣接するビア導体間、即ち隣接する線路間の電磁干渉、いわゆる「クロストーク」について図７、図８、図９、図１０を用いて解析する。図７において、クロストークが生じるパラメータを(7A)に、隣接線路の関係を(7B)に、隣接する線路の構造と結合を(7C)に、線路の基本回路とクロストークの関係を(7D)に示す。線路間には(7A)に示す各結合（線路の軸線に垂直な面で捉えた）と(7C)に示す各結合(線路の軸線に平行な面で捉えた）が存在し、特に結合容量C12と相互インダクタンスLMがクロストークを生じる主因である。(7D)の基本回路において、数GHzの高速クロックパルス等の電気信号を伝送する線路１を「対象線路」とし、それに隣接して前記結合により対象線路に生じる電界及び磁界による電磁干渉を受ける線路２を「観測線路」とする。観測線路である線路２の両端で干渉信号を生じ、信号源のパルスジェネレータ側を近端クロストーク信号Vb、線路１の終端側を遠端クロストーク信号Vfという。このクロストーク信号の大きさは、図８の(1)式と(2)式に示されるように、主に線間の結合係数γと伝送信号の立ち上り時間tr（高速クロック信号のパルスの前縁／後縁の急峻の程度、即ちクロック信号の高調波で定まる広帯域高周波の上限周波数に相当する）と、線路長leで定まる。本インターポーザではTEM(Transverse Electromagnetic)線路（電界・磁界が線路に直交した面内に形成され、信号の進行方向には電界・磁界が生じない）線路とみなされk≒1になるので、この近端クロストーク信号Vbを取り上げてその線路の特性を解析評価する。
【００２０】
次にこの結合係数γを導出するための準備として図９と図１０を用いてその関係式を纏める。図９の(9A)に所要のパラメータを整理し、図８の(3)式から結合係数γをγ＝C12／C11≒Z0／ZM------ (10) と求めた。この(10)式で求まるγを導くための線路間の関係パラメータを(9B)に示し、線路間の結合容量C12と相互インピーダンスZMの関係、並びに対象線路の特性インピーダンスZ0（通常これらのインピーダンスは上記相互インピーダンスに対比して「自己インピーダンス」と呼ばれている）と接地容量C11の関係を図１０に纏めた。なお、線路間の相互インピーダンスZMは図４の(4A)に示すように線路の線径dと線間ピッチSで一義的に定まるが、対象線路の自己インピーダンスZ0は線路の環境条件（対象線路の周囲条件：信号ビア導体列とグランドビア導体列の配置関係、あるいは信号ビア導体SVの数NSとグランドビア導体GVの数NGとの比率n等）によって異なる。
【００２１】
次にインターポーザ１０にマトリックス状に配されたビア導体マトリックスMTXにおいて、信号ビア導体列SVLとグランドビア導体列GVLの代表的な配置とその配置における、信号ビア導体SVである対象線路／観測線路(以降、単に「線路」という)の自己インピーダンスZ0について解析する。先ず、信号ビア導体SVの数NSとグランドビア導体GVの数NGの分散比率n（n＝NS/NG）がn＝1となるとき、即ち、図１１の(A)に示すようにグランドビア導体列GVL1、GVL2と信号ビア導体列SVL1、SVL2が、各列の中心間距離がS（ビア導体の配置ピッチSに等しい）の等間隔となるように交互に配置された場合について解析する。この信号ビア導体列SVL1とグランドビア導体列GVL1、GVL2の配置は、(B)の解析1に示すように、グランドビア導体列GVL1を接地金属板1(GND)に、グランドビア導体列GVL2を接地金属板2(GND)に等価な構造とし、その間に配置された信号ビア導体列SVL1を横一列の結合ストリップ導体とする、マルチライン形式ストリップ線路に等価であると考えることができる。このとき、対象線路と観測線路間の結合係数γは、(B)の解析2に示すように線路の自己インピーダンスZ0と線路間の相互インピーダンスZMによって求まる。ここで、両線路間の相互インダクタンスZMは図４の(4B)に示す(102)式の相互インピーダンスZMで与えられ、又両線路のそれぞれの自己インピーダンスZ0は前記図５の(5B)に示される(103)式の特性インピーダンスZ0で与えられる。
【００２２】
次に、信号ビア導体SVの数NSとグランドビア導体GVの数NGの比率n（n＝NS/NG）がn＝2となるとき、即ち図１2の(A)に示すように、一対のグランドビア導体列GVL1、GVL2の間に２列の信号ビア導体列SVL1、SVL2が中心間距離S（ビア導体の配置ピッチSに等しい）の等間隔に配置されている場合について解析する。この信号ビア導体列SVL1、SVL2とグランドビア導体列GVL1、GVL2の配置は、(B)の解析1に示すように、グランドビア導体列GVL1を接地金属板1(GND)に、グランドビア導体列GVL2を接地金属板2(GND)に等価な構造とし、その間に配置された2列の信号ビア導体列SVL1、SVL2を上下2列の結合ストリップ導体列とする、マルチライン形式ストリップ線路に等価であると考える。このとき、対象線路と観測線路間の結合係数γは、(B)の解析2に示すように線路の自己インピーダンスZ0と線路間の相互インピーダンスZMによって求まる。ここで、両線路間の相互インダクタンスZMは前記図４の(4B)に示す(102)式の相互インピーダンスZMで与えられ、又両線路のそれぞれの自己インピーダンスZ0は前記図６の(6B)に示される(104)式の特性インピーダンスZ0で与えられる。
【００２３】
これらの図１１及び図１２で与えられる結合係数γを、グランドビア導体列GVLが無い場合、即ち全てのビア導体が信号ビア導体SVである場合を比較の基準として、図13に纏めた。さらに後述の高周波シミュレーションの結果と対比できるようにするために、各高周波シミュレーションに採用されたビア導体の配置条件（パラメータ）を、それぞれの信号ビア導体列SVL／グランドビア導体列GVLの組合せ欄に適用して結合係数γの具体的数値を試算した。
【００２４】
この結合係数γを使用して、図8の関係式から近端クロストーク信号Vb(1)式を導出すると、そのクロストークは図１４のように求まる。この解析結果から、本発明のインターポーザ10において、一対のグランドビア導体列GVLの間に１列又は２列の信号ビア導体列SVLが配置されたとき、即ち分散比率nがn≦2の場合に、グランドビア導体列GVLが無い(グランドビア導体GVを分散配置しない)場合の約1/2以下にクロストークを大幅低減できることが分かる。なお、クロストークの解析に適用する条件として、ビア導体の外径dをd＝90μm、対象線路が伝送する高速クロックパルス(繰り返し周波数f＝6GHz)のパルス立ち上がり時間trをtr≒20psec  (1psec＝10-12sec)、インターポーザ10の誘電体層11のアルミナの比誘電率εrをεr＝9とした。
【実施例１】
【００２５】
最後に、本発明のインターポーザの性能を確認するために、高周波シミュレーションを行なったのでその結果について説明する。図１５、図１６及び図１７に、グランドビア導体列GVLが無いとき、一対のグランドビア導体列の間に２列の信号ビア導体列SVLが配置されたとき、一対のグランドビア導体列の間に１列の信号ビア導体列SVLが配置されたときの３つの場合における、クロストークの観測結果を示す。6GHzの高速クロックパルスを対象線路に給電して、本発明のインターポーザを第一主表面側(集積回路素子に導通する)側から第二主表面(接続先配線基板に導通)に伝送したときに、それに隣接した観測線路の第一主表面に生じた近端クロストーク信号Vbを調べたものである。電圧波形の大きな信号波形は対象線路を伝送する給電信号［図７の（７Ｄ）と対比して参照］Vkであり、小さい信号波形が近端クロストーク信号Vbであり、その信号Vbの尖頭値を給電信号Vkに対比させてクロストーク・ノイズ（Vb/Vk）（％）の大きさを表示した。各電圧波形の上側にインターポーザの一つの実施形態におけるビア導体の配置条件を示す。なおこの高周波シミュレーションはSPICE回路シミュレータ（アプライド・シミュレーション・テクノロジ社のApsim SPICE）を使用してpsec単位の高速過渡現象の解析を行なった。
【００２６】
図１５、図１６及び図１７の高周波シミュレーション結果（クロストークの大きさ）を前記の図１４のクロストーク解析結果に併記した。この場合のビア導体の長さleはle＝5d＝450μｍになっており、このビア導体の分布定数線路をこの高速クロックパルスVkが伝播する伝播時間は、その伝播速度をvp＝C/(εr)1/2として,但しCは光速でC=3×1010(cm/S)、概ね5psec以下であり、高速クロックパルスVkの立上り時間tr≒20psecよりも短い極めて高速な観測を行ってクロストークの調査分析を行った。この図１４における高周波線路解析の結果と、高周波シミュレーションの結果とを比較してみると両者は良好に一致しており、本発明のインターポーザの性能が優れていることがこの双方の結果からよく分かる。
【図面の簡単な説明】
【００２７】
【図１】本発明のインターポーザを集積回路素子と接続先配線基板に接続した構造模式図。
【図２】本発明のインターポーザの構造を表わす構造模式図。
【図３】本発明のインターポーザのビア導体の格子状配置を示す構造模式図。
【図４】信号ビア導体である対象線路とそれに隣接した観測線路の配置並びに相互インピーダンスを表す図。
【図５】１列の信号ビア導体列の上下を接地金属導体で覆ったストリップ線路の配置並びに特性インピーダンスZ0を示す図。
【図６】２列の信号ビア導体列の上下を接地金属導体で覆ったストリップ線路の配置並びに特性インピーダンスZ0を示す図。
【図７】信号ビア導体である対象線路とそれに隣接した観測線路の電磁干渉を説明する図。
【図８】図７の電磁干渉におけるクロストークの関係式を表わす図。
【図９】図８のクロストークにおける結合係数γの関係式を表わす図。
【図１０】図９の結合係数γを求めるための線路インピーダンスと結合容量を導出する図。
【図１１】一対のグランドビア導体列の間に１列の信号ビア導体列を配置したビア導体マトリックスの構成並びにその結合度の解析を表わす図。
【図１２】一対のグランドビア導体列の間に２列の信号ビア導体列を配置したビア導体マトリックスの構成並びにその結合度の解析を表わす図。
【図１３】図１１及び図１２のビア導体マトリックスの構成に対する結合係数γの導出結果を表わした図。
【図１４】図１３の結合係数γから導いたクロストーク・ノイズを表わした図。
【図１５】グランドビア導体列が無い場合における高周波シミュレーションで観測したクロストーク信号波形を表わす図。
【図１６】一対のグランドビア導体列の間に２列の信号ビア導体列を配置した場合における高周波シミュレーションで観測したクロストーク信号波形を表わす図。
【図１７】一対のグランドビア導体列の間に１列の信号ビア導体列を配置した場合における高周波シミュレーションで観測したクロストーク信号波形を表わす図。
【符号の説明】
【００２８】
10  インターポーザ
20  接続先配線基板
30  集積回路素子
SVL  信号ビア導体列
GVL  グランドビア導体列
GV  グランドビア導体
SV  信号ビア導体
Z0  特性インピーダンス(自己インピーダンス）
ZM  相互インピーダンス
Vb  近端クロストーク信号
Vf  遠端クロストーク信号
γ  結合係数
MTX  ビア導体マトリックス
11  誘電体層
PA  第一側パッドアレイ、第二側パッドアレイ
MS1  第一主表面
MS2  第二主表面
ｄ  ビア導体の軸線に垂直な円形断面の外径（ビア導体の線径、線路の外径）
S  最隣接するビア導体の軸線間距離（ビア導体のピッチ）
ｎ  分散比率
εr  比誘電率
le  ビア導体の長さ(線路長)
tr  高速クロックパルスの立上り時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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