(57)【要約】【課題】本発明は、ディジタル回路設計支援装置に関し、信頼性が向上し、しかも、多様なディジタル回路の設計が柔軟に、かつ安価に実現されることを目的とする。【解決手段】ハードウェア記述言語によって予め定義され、かつレジスタと組み合わせ回路との組み合わせからなるディジタル回路の内部における布線と、ディジタル回路と外部との間の布線との双方もしくは何れか一方を示す未定の語を含んで構成されたテンプレートが予め登録されたデータベースと、内部における布線と、ディジタル回路と外部との間の布線とがレジスタに対する情報の引き渡しとして予め定義されたディジタル回路の設計仕様が格納された記憶手段と、未定の語に設計仕様として定義されたレジスタに対する情報の引き渡しを示す語を代入することによって、ディジタル回路をハードウエア記述言語で示すステートメントの列を生成する仕様反映手段とを備えて構成される。【選択図】      図１
2005309584.tif 000002
【特許請求の範囲】
【請求項１】
ハードウェア記述言語によって予め定義され、かつレジスタと組み合わせ回路との組み合わせからなるディジタル回路の内部における布線と、前記ディジタル回路と外部との間の布線との双方もしくは何れか一方を示す未定の語を含んで構成されたテンプレートが予め登録されたデータベースと、
前記内部における布線と、前記ディジタル回路と前記外部との間の布線とが前記レジスタに対する情報の引き渡しとして予め定義された前記ディジタル回路の設計仕様が格納された記憶手段と、
前記テンプレートに含まれる未定の語に、前記設計仕様として定義されたレジスタに対する情報の引き渡しを示す語を代入することによって、前記ディジタル回路を前記ハードウエア記述言語で示すステートメントの列を生成する仕様反映手段と
を備えたことを特徴とするディジタル回路設計支援装置。
【請求項２】
請求項１に記載のディジタル回路設計支援装置において、
前記ディジタル回路には、
前記設計仕様で定まる数Ｎのレジスタが含まれ、
前記設計仕様には、
前記数Ｎのレジスタにかかわる布線が予め定義され、
前記テンプレートには、
前記数Ｎが前記設計仕様で定まるレジスタの１つのみに関連する未定の語が含まれ、
前記仕様反映手段は、
前記テンプレートに含まれ、かつ前記１つのみに関連する未定の語を含むと共に、その未定の語に関連するステートメントのブロックを前記代入の開始に先行してそのブロックがＮ個連なった列に変換する
ことを特徴とするディジタル回路設計支援装置。
【請求項３】
ハードウェア記述言語によって予め定義され、かつレジスタと組み合わせ回路との組み合わせからなるディジタル回路の種類毎に、内部における布線と、該当するディジタル回路と外部との間の布線との双方もしくは何れか一方を示す未定の語を含んで構成されたテンプレートの集合が予め登録されたデータベースと、
前記ディジタル回路の種類毎に、前記内部における布線と、該当するディジタル回路と外部との間の布線とがレジスタに対する情報の引き渡しとして予め定義された設計仕様が格納された記憶手段と、
前記記憶手段に格納された要求仕様に含まれる前記ディジタル回路の種類毎に、前記データベースに登録されたテンプレートに含まれる未定の語に、前記設計仕様として定義されたレジスタに対する情報の引き渡しを示す語を代入することによって、これらの種類のディジタル回路を前記ハードウエア記述言語で示すステートメントの列を生成する仕様反映手段と
を備えたことを特徴とするディジタル回路設計支援装置。
【請求項４】
請求項３に記載のディジタル回路設計支援装置において、
前記データベースにテンプレートが予め格納された特定の種類の前記ディジタル回路には、
前記設計仕様で定まる数Ｎのレジスタが含まれ、
前記設計仕様には、
前記数Ｎのレジスタにかかわる布線が予め定義され、
前記データベースに登録され、かつ前記特定の種類のディジタル回路に対応するテンプレートには、
前記数Ｎが前記設計仕様で定まるレジスタの１つのみに関連する未定の語が含まれ、
前記仕様反映手段は、
前記テンプレートに含まれ、かつ前記１つのみに関連する未定の語を含むと共に、その未定の語に関連するステートメントのブロックを前記代入の開始に先行してそのブロックがＮ個連なった列に変換する
ことを特徴とするディジタル回路設計支援装置。
【請求項５】
請求項１ないし請求項４の何れか１項に記載のディジタル回路設計支援装置において、
前記データベースに登録されるべきテンプレートと、前記記憶手段に格納されるべき設計仕様との双方もしくは何れか一方を通信リンクを介してユーザから取得し、かつ前記通信リンクを介して前記ユーザに前記仕様反映手段によって生成されたステートメントの列を提供する制御手段を備えた
ことを特徴とするディジタル回路設計支援装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハードウェア記述言語に基づくディジタル回路の設計に供され、かつ所望の仕様が反映されたソースプログラムを生成するディジタル回路設計支援装置に関する。
【背景技術】
【０００２】
近年、ディジタル回路の設計は、ハードウエア記述言語等が適用されることによって検査やドキュメント化の効率化が図られつつある。
このようなディジタル回路の設計の過程は、一般に、下記の「仕様設計」、「ＲＴＬ設計」、「ゲートレベル設計」、「回路設計」、「レイアウト設計」および「デザインルールチェック」から構成される。
(1) 要求仕様（図１４(1))に基づいて行われる下記の「ソフトウエアインタフェース設計」、「外部インタフェース設計」および「アーキテクチャ設計」の下で、所望のディジタル回路（ここでは、ＬＳＩとして構成されると仮定する。）の構成が「レジスタと組み合わせ回路とで構成された回路ブロック」の単位に展開される「仕様設計」
・  ソフトウエアとの関連性におけるハードウエアの機能や動作（例えば、アドレッシングのモード）を決定する「ソフトウエアインタフェース設計」
・  所望のディジタル回路が他のＬＳＩ等と連係して作動するためのインタフェース（例えば、引き渡されるべき情報の内容、その引き渡しを可能とする制御信号およびこれらの制御信号のタイミング）を決定する「外部インタフェース設計」
・  所望のディジタル回路に備えられるべきモジュールや機能ブロックの構成および機構（例えば、単位クロック周期当たりに確保されるべき処理量とハードウエア資源との対応付け）を決定する「アーキテクチャ設計」
(2) 上述した「仕様設計」の結果として与えられる設計仕様（図１４(2))に含まれる個々の回路ブロックについて、クロックに同期して入力され得る情報（制御信号の論理値を含む。）の全ての態様に応じてレジスタの出力に個別に得られるべき情報をＲＴＬ(Register Transfer Level) 記述で表現する「ＲＴＬ設計」
(3) さらに、個々のＲＴＬ記述で示されるレジスタや組み合わせ回路（アンドゲートやフリップフロップのような基本的なセルの組み合わせとして構成される。）を示す回路図を生成する「ゲートレベル設計」
(4) これらのセルを構成するトランジスタの特性を勘案しつつ何れのセルの機能も確度高く安定に達成される布線や配置を決定する「回路設計」
(5) 個々のセルをチップ上に配置し、セル間の配線の経路を決定する「レイアウト設計」
(6) 上記の配置や布線が所定の規則に適合するか否かを確認する「デザインルールチェック」
また、上記の「ＲＴＬ設計」に後続して行われる「ゲートレベル設計」「回路設計」および「デザインルールチェック」の過程では、一般に、「Netlist記述」 で示される回路が設計自動化支援システム（ＥＤＡ）によって適宜論理合成されることによって、設計の効率化や信頼性が確保される。
【０００３】
なお、本発明に関連する先行技術としては、後述する特許文献１ないし特許文献３にそれぞれ開示されるように、「ネットリストやＲＴＬ記述で与えられる旧資産を流用しても不具合の解析に手間取らず、作業効率の向上が図られる論理回路設計支援装置等」と、「内部回路に負荷されるべきＩ／Ｆブロックを用意に選択し、短時間で回路設計を可能とする回路設計支援装置等」と、「人手を使わず、またＨＤＬ種類個別にプログラムを用意することなく、容易に多種のＨＤＬ同期を変換可能なＨＤＬ仕様変換システム等」とがある。
【特許文献１】特開平１１−４５２９１号公報（要約）
【特許文献２】特開２０００−１２３０５５号公報（要約）
【特許文献３】特開２０００−１４８８０４号公報（要約）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上述した従来例では、「ＲＴＬ設計」は、「仕様設計」の下で生成された設計仕様（図１４(2))の各項目が人手を介して区分され、さらに、その項目に適合し、かつ所望のハードウエア記述言語に適応したステートメントの列（図１４(3))が順次コーディングされる作業として実現されていた。
したがって、上記のコーディングの作業の過程では、誤りが発生し、これらの誤りの確認および訂正に無用に工数を要する可能性が高く、しかも、このような誤りは完全に排除されるとは限らなかった。
【０００５】
例えば、ＣＰＵバス・インタフェース部のように、『「ＣＰＵによって与えられ得るアドレス」の値が多様であるほど、「構成が類似した基本回路（異なるバス間に介装されるインタフェース回路だけではなく、入力ポート、出力ポート等が該当する。）」が多数備えられるディジタル回路』の「ＲＴＬ設計」の過程では、「これらの基本回路に個別に対応し、かつ下記の特徴がある多数のステートメント」が正確にコーディングされなければならない。
・  上記の異なるアドレスに個別に対応する。
・  『「バスを介してＣＰＵと相互に引き渡されるべき個々の情報」を示し、かつユニークであってバス上における該当する情報の配置を示す添え番号』が含まれ得る名称（以下、「情報識別子」という。）が規定の形式（列記され得る。）で含まれる。
【０００６】
しかし、近年、既述の手順により設計されるディジタル回路やＬＳＩについては、技術の進展や高機能化の要求に応じて規模がさらに増加し、かつ構成が複雑化する傾向にあるために、信頼性および効率が安価に高められる設計手法が強く要望されていた。
本発明は、既存のツールの構成が基本的に変更されることなく信頼性が向上し、しかも、多様なディジタル回路の設計が柔軟に、かつ安価に実現されるディジタル回路設計支援装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
第一の発明では、ハードウェア記述言語によって予め定義され、かつレジスタと組み合わせ回路との組み合わせからなるディジタル回路の内部における布線と、ディジタル回路と外部との間の布線との双方もしくは何れか一方を示す未定の語を含んで構成されたテンプレートがデータベースに予め登録される。記憶手段には、内部における布線と、ディジタル回路と外部との間の布線とがレジスタに対する情報の引き渡しとして予め定義されたディジタル回路の設計仕様が格納される。仕様反映手段は、テンプレートに含まれる未定の語に、設計仕様として定義されたレジスタに対する情報の引き渡しを示す語を代入することによって、ディジタル回路をハードウエア記述言語で示すステートメントの列を生成する。
【０００８】
すなわち、ディジタル回路に多数のレジスタが備えられる場合であっても、設計仕様が精度よく適正に与えられる場合には、誤りを伴うことなく自動的に上記のステートメントの列が生成される。
したがって、これらのレジスタに対応するステートメントが人手を介してコーディングされていた従来例に比べて、大きな規模のディジタル回路の設計が大幅に効率的に実現される。
【０００９】
第二の発明では、ディジタル回路には、既知の複数のレジスタが備えられる。設計仕様には、複数のレジスタにかかわる布線が予め定義される。
すなわち、ディジタル回路に多数のレジスタが備えられる場合であっても、これらのレジスタにかかわる内部および外部の布線が設計仕様として適正に与えられる場合には、そのディジタル回路をハードウエア記述言語で示すステートメントの列が誤りを伴うとなく自動的に生成される。
【００１０】
したがって、これらのレジスタに対応するステートメントが人手を介してコーディングされていた従来例に比べて、多様であって大きな規模のディジタル回路の設計が大幅に効率的に実現される。
第三の発明では、ディジタル回路には、設計仕様で定まる数Ｎのレジスタが含まれる。設計仕様には、設計仕様で定まる数Ｎのレジスタにかかわる布線が予め定義される。テンプレートには、数Ｎが設計仕様で定まるレジスタの１つのみに関連する未定の語が含まれる。仕様反映手段は、テンプレートに含まれ、かつ１つのみに関連する未定の語を含むと共に、その未定の語に関連するステートメントのブロックを代入の開始に先行してそのブロックがＮ個連なった列に変換する。
【００１１】
すなわち、ディジタル回路に備えられるレジスタの数が設計仕様に基づいて決定される場合であっても、これらのレジスタにかかわる内部および外部との布線が設計仕様として適正に与えられる場合には、テンプレートのサイズが増加することなく、そのディジタル回路をハードウエア記述言語で示すステートメントの列が自動的に生成される。
したがって、上述したレジスタの数が設計仕様の如何にかかわらず既知の値として与えられる第二の発明に比べて、多様なディジタル回路の設計が大幅に効率的に実現される。
【００１２】
第四の発明では、仕様反映手段は、ブロックをそのブロックがＮ個連なった列に変換されることに起因するハードウエア記述言語の規約との不整合を是正する。
すなわち、テンプレートに含まれ、かつ単一のレジスタのみにかかわる未定の語に関連するステートメントのブロックがこのブロックのＮ個の列に変換されても、これらのブロックの列を含むステートメントの列と、ハードウエア記述言語との整合が維持される。
【００１３】
したがって、このような整合の維持を図る処理が確実に行われることによって、所望のディジタル回路の設計の効率が高く維持される。
第五の発明では、ハードウェア記述言語によって予め定義され、かつレジスタと組み合わせ回路との組み合わせからなるディジタル回路の種類毎に、内部における布線と、該当するディジタル回路と外部との間の布線との双方もしくは何れか一方を示す未定の語を含んで構成されたテンプレートの集合がデータベースに予め登録される。記憶手段には、ディジタル回路の種類毎に、内部における布線と、該当するディジタル回路と外部との間の布線とがレジスタに対する情報の引き渡しとして予め定義された設計仕様が格納される。仕様反映手段は、記憶手段に格納された要求仕様に含まれるディジタル回路の種類毎に、データベースに登録されたテンプレートに含まれる未定の語に、設計仕様として定義されたレジスタに対する情報の引き渡しを示す語を代入することによって、これらの種類のディジタル回路をハードウエア記述言語で示すステートメントの列を生成する。
【００１４】
すなわち、ディジタル回路に多数のレジスタが備えられる場合であっても、設計仕様が精度よく適正に与えられる場合には、誤りを伴うことなく自動的に上記のステートメントの列が生成される。
したがって、これらのレジスタに対応するステートメントが人手を介してコーディングされていた従来例に比べて、大きな規模のディジタル回路の設計が大幅に効率的に実現される。
【００１５】
第六の発明では、データベースにテンプレートが予め格納された特定の種類のディジタル回路には、既知の複数のレジスタが備えられる。設計仕様には、複数のレジスタにかかわる布線が予め定義される。
すなわち、特定の種類のディジタル回路に多数のレジスタが備えられる場合であっても、これらのレジスタにかかわる内部および外部の布線が設計仕様として適正に与えられる場合には、そのディジタル回路をハードウエア記述言語で示すステートメントの列が誤りを伴うとなく自動的に生成される。
【００１６】
したがって、これらのレジスタに対応するステートメントが人手を介してコーディングされていた従来例に比べて、多様であって大きな規模のディジタル回路の設計が大幅に効率的に実現される。
第七の発明では、データベースにテンプレートが予め格納された特定の種類のディジタル回路には、設計仕様で定まる数Ｎのレジスタが含まれる。設計仕様には、数Ｎのレジスタにかかわる布線が予め定義される。データベースに登録され、かつ特定の種類のディジタル回路に対応するテンプレートには、数Ｎが設計仕様で定まるレジスタの１つのみに関連する未定の語が含まれる。仕様反映手段は、テンプレートに含まれ、かつ１つのみに関連する未定の語を含むと共に、その未定の語に関連するステートメントのブロックを代入の開始に先行してそのブロックがＮ個連なった列に変換する。
【００１７】
すなわち、ディジタル回路に備えられるレジスタの数が設計仕様に基づいて決定される場合であっても、これらのレジスタにかかわる内部および外部との布線が設計仕様として適正に与えられる場合には、テンプレートのサイズが増加することなく、そのディジタル回路をハードウエア記述言語で示すステートメントの列が自動的に生成される。
したがって、上述したレジスタの数が設計仕様の如何にかかわらず既知の値として与えられる第六の発明に比べて、多様なディジタル回路の設計が大幅に効率的に実現される。
【００１８】
第八の発明では、仕様反映手段は、ブロックをそのブロックがＮ個連なった列に変換されることに起因するハードウエア記述言語の規約との不整合を是正する。
すなわち、テンプレートに含まれ、かつ単一のレジスタのみにかかわる未定の語に関連するステートメントのブロックがこのブロックのＮ個の列に変換されても、これらのブロックの列を含むステートメントの列と、ハードウエア記述言語との整合が維持される。
【００１９】
したがって、このような整合の維持を図る処理が確実に行われることによって、所望のディジタル回路の設計の効率が高く維持される。
第九の発明では、マンマシンインタフェース手段は、記憶手段に格納された設計仕様とハードウエア記述言語との適合性をチェックし、その結果をディジタル回路設計支援装置の操作者に通知する。
【００２０】
すなわち、設計仕様がハードウエア記述言語に整合しない場合には、その設計仕様の修正の必要制が操作者に伝えられる。
したがって、ハードウエア記述言語に整合しない設計仕様に基づくディジタル回路の設計が無用に開始され、かつ中断されることに起因する工程の遅れや資源の無駄使いが回避される。
【００２１】
第十の発明では、マンマシンインタフェース手段は、不整合をハードウエア記述言語の規約に基づいて是正する。
すなわち、設計仕様とハードウエア記述言語との不整合は、必ずしも操作者の判断や操作が介在することなく是正される。
したがって、ディジタル回路の設計の工程がさらに効率化される。
【００２２】
第十一の発明では、制御手段は、データベースに登録されるべきテンプレートと、記憶手段に格納されるべき設計仕様との双方もしくは何れか一方を通信リンクを介してユーザから取得し、かつ通信リンクを介してユーザに仕様反映手段によって生成されたステートメントの列を提供する。
上記のユーザは、本発明にかかわるディジタル回路設計支援装置を有していない場合であっても、上記の通信リンクを介するそのディジタル回路設計支援装置へのアクセスに供される情報端末や通信端末を有する場合には、所望のディジタル回路の効率的な設計を可能とするサービスの提供を受けることができる。
【００２３】
したがって、このようなディジタル回路の設計が頻繁には行われず、あるいは設計の対象となるディジタル回路の規模が平均的に小さい場合であっても、これらのディジタル回路の設計が効率的に、かつ安価に達成される。
【発明の効果】
【００２４】
上述したように第一、第二、第五および第六の発明では、従来例に比べて、大きな規模のディジタル回路の設計が大幅に効率的に実現される。
また、第三および第七の発明では、多様なディジタル回路の設計が大幅に効率的に実現される。
さらに、第四および第八の発明では、所望のディジタル回路の設計の効率が高く維持される。
【００２５】
また、第九の発明では、ハードウエア記述言語に整合しない設計仕様に基づくディジタル回路の設計が無用に開始され、かつ中断されることに起因する工程の遅れや資源の無駄使いが回避される。
さらに、第十の発明では、ディジタル回路の設計の工程がさらに効率化される。
また、第十一の発明では、ディジタル回路の設計が頻繁には行われず、あるいは設計の対象となるディジタル回路の規模が平均的に小さい場合であっても、これらのディジタル回路の設計が効率的に、かつ安価に達成される。
【００２６】
したがって、これらの発明が適用されることによって行われる装置やシステムの設計では、工数の削減が図られ、かつ設計仕様の多様な変更に対する柔軟であって速やかな適応が可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、図面に基づいて本発明の実施形態について詳細に説明する。
図１は、本発明の第一および第二の実施形態を示す図である。
図において、コンピュータ１１は、インタネット等の通信網（図示されない。）との間に敷設された通信リンク１２の一端に接続された通信ポートを有し、かつデータベースとして供される外部記憶１３に併せて、マンマシンインタフェースに供される表示装置１４、キーボード１５およびマウス１６を周辺装置として有する。
[第一の実施形態]
図２は、本発明の第一の実施形態の動作フローチャートである。
【００２８】
以下、図１および図２を参照して本発明の第一の実施形態の動作を説明する。
コンピュータ１１は、表示装置１４、キーボード１５およびマウス１６を介してハードウェア設計技術者（ユーザ）とのマンマシンインタフェースをとり、そのハードウェア設計技術者（ユーザ）との対話の過程で冗長性が排除されつつ与えられた設計仕様を図３に示すように体系的に集約され、かく外部記憶１３上の所定の記憶領域に「入力データベース」として登録する。
【００２９】
ここに、図３に示す設計仕様は、例えば、図５に示すように、ＣＰＵ（図示されない。）の入出力ポートを構成し、そのＣＰＵのバスとのインタフェースをとる「ＣＰＵバスインタフェース部」の回路を示し、例えば、下記の通りに構成される。
(1) 上記のバスを介して与えられるアドレスが共通であり、そのアドレスで示される入出力ポートについて実現されるべき機能（ここでは、「リード」と「ライト」との２通りのみであると仮定し、それぞれ文字「Ｒ」、「Ｗ」で表記する。）に個別に対応したレコードの組み合わせがアドレスの降順（または昇順）に配置される。
(2) このような組み合わせに含まれ、かつ機能「リード」に対応したレコード（以下、「Ｒレコード」という。）は、下記の３つのフィールドから構成される。
・  該当するアドレスが予め格納される「アドレス」フィールド
・  該当する機能「リード」を示す文字「Ｒ」が予め格納される「機能」フィールド
・  『データバス（以下では、ＭＳＢからＬＳＢに至る１６ビット「Ｄ１５」〜「Ｄ０」）上にビット単位に割り付けられ、かつ該当するビットを介してＣＰＵに引き渡されるべき情報』を示すユニークな情報識別子（以下では、データバス上における位置を示す添え番号（＝０〜１５）が括弧と共に適宜付加されると仮定する。）が予め格納される「機能」フィールド
(3) また、機能「ライト」に対応したレコード（以下、「Ｗレコード」という。）は、下記の３つのフィールドから構成される。
・  該当するブロックに含まれるレジスタに始動時に保持されるべき初期値が予め格納される「アドレス」フィールド（なお、この「アドレス」フィールドは、該当するアドレスが上記のＲレコードと共通であるため、記憶領域のサイズの低減を目的として、このような初期値の格納に供される。）
・  該当する機能「ライト」を示す文字「Ｗ」が予め格納される「機能」フィールド
・  データバス上にビット単位に割り付けられ、かつ該当するビットを介してＣＰＵから外部に引き渡されるべき情報を示すユニークな情報識別子（以下では、データバス上における位置を示す添え番号（＝０〜１５）が括弧と共に適宜付加されると仮定する。）が予め格納される「情報識別子」フィールド
なお、図３(1) に示すＲレコードにおいて、「アドレス」フィールドにはアドレスとして１６進数の「１０００」（＝０ｘ０１０００）が格納され、かつ「機能」フィールドには文字「Ｒ」が格納されると共に、「情報識別子」フィールドには、データバス上のビット「Ｄ１５」〜「Ｄ０」にそれぞれ割り付けられた情報を個別に示す情報識別子として「ＣＮＴＥ(１５)」〜「ＣＮＴＥ(０)」が格納される。
【００３０】
図３(2) に示すＷレコードにおいて、「アドレス」フィールドには既述の初期値として１６進数の「００００」（＝０ｘ００００）が格納され、かつ「機能」フィールドには文字「Ｗ」が格納されると共に、「情報識別子」フィールドには、データバス上のビット「Ｄ１５」〜「Ｄ０」にそれぞれ割り付けられた情報を個別に示す情報識別子として「ＣＮＴＥ(１５)」〜「ＣＮＴＥ(０)」が格納される。
【００３１】
図３(3) に示すＲレコードにおいて、「アドレス」フィールドにはアドレスとして１６進数の「１００２」（＝０ｘ０１００２）が格納され、かつ「機能」フィールドには文字「Ｒ」が格納されると共に、「情報識別子」フィールドには、データバス上のビット「Ｄ１５」〜「Ｄ０」に割り付けられた情報を個別に示す情報識別子として、「ＬＭＰ＿ＴＳＴ」、「０」、「０」、「０」、「０」、「０」、「０」、「０」、「０」、「ＬＥＤ７」、「ＬＥＤ６」、「ＬＥＤ５」、「ＬＥＤ４」、「０」、「ＬＥＤ２」、「ＬＥＤ１」が格納される。なお、上記の情報識別子「０」は、定数として「０」が常に出力されることを意味する。
【００３２】
図３(4) に示すＷレコードにおいて、「アドレス」フィールドには既述の初期値として１６進数の「８０７Ｂ」（＝０ｘ８０７Ｂ）が格納され、かつ「機能」フィールドには文字「Ｗ」が格納されると共に、「情報識別子」フィールドには、データバス上のビット「Ｄ１５」、「Ｄ６」〜「Ｄ３」、「Ｄ１」、「Ｄ０」にそれぞれ割り付けられた情報を個別に示す情報識別子として、「ＬＭＰ＿ＴＳＴ」、「ＬＥＤ７」、「ＬＥＤ６」、「ＬＥＤ５」、「ＬＥＤ４」、「ＬＥＤ２」、「ＬＥＤ１」が格納される。なお、データバス上のビット「Ｄ１４」〜「Ｄ７」、「Ｄ２」に個別に対応する「情報識別子」フィールドに格納された文字「＊」は、ＣＰＵから該当するビットとして外部に引き渡される有効な情報が無いことを意味する。
【００３３】
ところで、このような設計仕様の下で、図４に示すＣＰＵバスインタフェース部の回路を生成する「ゲートレベル設計」で参照されるべきＲＴＬ記述によるステートメントは、図５に示すように、一般に、下記の「エンティティ部」、「シグナル宣言部」、「シグナル出力部」、「ライトプロセス部」および「リードプロセス部」から構成される。
・  「エンティティ部」には、該当する回路ブロックと外部との間で引き渡されるべき個々の情報について、付与されたユニークな情報識別子と、引き渡しが行われるべき方向（「書き込み」または「読み出し」の何れか一方）とに併せて、属性（形式やバス上の配置を含む。）が定義される。
・  「シグナル宣言部」には、該当する回路ブロックの内部で引き渡されるべき個々の情報について、付与されたユニークな情報識別子と、属性（形式や対応するバス上の配置を含む。）が定義される。
・  「シグナル出力部」には、該当する回路ブロックと外部との間で引き渡されるべき情報の情報識別子（「エンティティ部」で定義される。）と、その回路ブロックの内部で引き渡されるべき情報の情報識別子（「シグナル出力部」で定義される。）との間の対応関係が定義される。
・  「ライトプロセス部」には、既述のアドレスが付与された個々のレジスタに保持されるべき情報が『「シグナル宣言部」に定義された情報識別子』として表記され、これらのレジスタについて、始動時に保持されるべき初期値に併せて、データバス上のビット毎の対応関係が定義される。
・  「リードプロセス部」には、既述のアドレスが付与された個々のレジスタに保持されるべき情報が『「シグナル宣言部」に定義された情報識別子』として表記され、これらのレジスタについて、付与されたアドレス（バスを介して与えられる。）と、データバス上のビット毎の対応関係とが定義される。
【００３４】
また、コンピュータ１１の主記憶の特定の記憶領域には、上述した「エンティティ部」、「シグナル宣言部」、「シグナル出力部」、「ライトプロセス部」および「リードプロセス部」にそれぞれ対応し、かつ何れも後述する処理の手順に基づいて確定されるべき変数を含むと共に、予め十分に評価および標準化が図られた適正なステートメントの列として生成された「テンプレートＥ」、「テンプレートＳ」、「テンプレートＯ」、「テンプレートＷ」、「テンプレートＲ」が予め格納される。
【００３５】
「テンプレートＥ」には、図６に示すように、該当する回路ブロックと外部との間で引き渡される信号の内、既述の「ＣＰＵバスインタフェース部」に必須の信号の信号識別子ＸＲＳＴ、ＣＫ、ＡＤＤＲ、ＷＲ＿ＥＮ、ＷＲ＿ＤＡＴＡ、ＲＤ＿ＥＮ、ＲＤ＿ＤＡＴＡと、これらの必須の信号の属性とに併せて、設計仕様に応じて付加されるべき信号の信号識別子（「％Ｓ＿ＩＤ％」と表記される。）と、その信号の属性（「％ａ％」と表記される。）と、該当する回路ブロックに付与されたユニークな識別子（「％ＩＤ％」と表記される。）とが規定の形式で含まれる。なお、上記の信号識別子ＸＲＳＴ、ＣＫ、ＡＤＤＲ、ＷＲ＿ＥＮ、ＷＲ＿ＤＡＴＡ、ＲＤ＿ＥＮ、ＲＤ＿ＤＡＴＡで示される信号は、それぞれリセット信号、クロック信号、アドレス信号、ライトイネーブル信号、書き込みデータ信号、リードイネーブル信号、読み出しデータ信号である。
【００３６】
「テンプレートＳ」には、該当する回路ブロックの内部で引き渡され、かつ図７に示すように、設計仕様に応じて付加されるべき信号の信号識別子（「％ｓ＿ｉｄ％」と表記される。）と、その信号の属性（「％ａ％」と表記される。）とが規定の形式で含まれる。
「テンプレートＯ」には、該当する回路ブロックの外部との間で引き渡され、かつ図８に示すように、設計仕様に応じて付加されるべき情報の情報識別子（「％Ｓ＿ＩＤ％」と表記される。）と、その信号の属性（「％ａ％」と表記される。）とが規定の形式で含まれる。
【００３７】
「テンプレートＷ」には、図９に示すように、下記の項目が規定の形式で含まれる。
・  該当する回路ブロックに含まれるレジスタの内、設計仕様に応じて始動時に初期値が格納されるべき個々のレジスタの内容を示す信号識別子（「％ｓ＿ｉｄ％」と表記される。）およびその初期値（「％ｉｖ％」と表記される。）
・  設計仕様として与えられる書き込みアドレス（「％Ｗ＿ＡＤＤ％」と表記される。）と
・  その書き込みアドレスが付与されたレジスタ（の内容）を示す信号識別子（「％ｓ＿ｉｄ％」と表記される。）
・  データバス上の１６ビットの内、このレジスタに書き込まれるべき所望のビット（の集合）（「％ＷＲ＿Ｄ（ｖａｌｉｄ）％」と表記される。）
「テンプレートＲ」には、図１０に示すように、下記の項目が規定の形式で含まれる。
・  設計仕様として与えられる読み出しアドレス（「％Ｒ＿ＡＤＤ％」と表記される。）
・  その読み出しアドレスが付与されたレジスタ（の内容）を示す信号識別子（「％ｓ＿ｉｄ％」と表記される。）
さらに、コンピュータ１１は、上述したハードウェア設計技術者（ユーザ）によって指定され、あるいは予めスケジュールとして決定された契機に、「入力データベース」より図３に示す設計仕様を読み出し（図２(1))、この設計仕様を参照することによって下記の処理を順次行う。
(1) 主記憶上に確保され、かつ編集処理に供される作業領域に、上述した「テンプレートＥ」、「テンプレートＳ」、「テンプレートＯ」、「テンプレートＷ」、「テンプレートＲ」を複写する（図２(2))。
【００３８】
なお、以下では、このようにして複写され、かつ後述する処理の過程で更新されるテンプレートについては、それぞれ「テンプレートｅ」、「テンプレートｓ」、「テンプレートｏ」、「テンプレートｗ」、「テンプレートｒ」と称する。
(2) 「テンプレートｅ」の編集
・  『既述のハードウェア設計技術者（ユーザ）によって指定され、あるいは設計仕様の一部として与えられ、かつ該当する回路ブロックとして構成される「ＣＰＵバスインタフェース部」を示すユニークな識別子（ここでは、「ｓａｍｐｌｅ」であると仮定する。）』で、既述の「％ＩＤ％」と表記される２つの識別子を置換する（図２(3)、図１１(1)))。
・  設計仕様に含まれる全ての有効なＷレコードから「情報識別子フィールド」に格納された情報識別子「ＣＮＴＥ(１５)」〜「ＣＮＴＥ(０)」、「ＬＭＰ＿ＴＳＴ」、「ＬＥＤ７」、「ＬＥＤ６」、「ＬＥＤ５」、「ＬＥＤ４」、「ＬＥＤ２」、「ＬＥＤ１」、…を取得する（図２(4))。
・  これらの情報識別子「ＣＮＴＥ(１５)」〜「ＣＮＴＥ(０)」、「ＬＭＰ＿ＴＳＴ」、「ＬＥＤ７」、「ＬＥＤ６」、「ＬＥＤ５」、「ＬＥＤ４」、「ＬＥＤ２」、「ＬＥＤ１」、…で示される個々の情報について、「ＲＴＬ記述に適合した情報識別子」と「データバス上の配置に基づいて一意に定まる属性」との対を特定する（図２(5))。なお、情報識別子「ＣＮＴＥ」で示される情報の属性(＝std＿logic＿vector(15 downto 0)は、「データバス上の１６ビットの全ての値の組み合わせとして表される数値（または情報）」を意味する。また、情報識別子「ＬＭＰ＿ＴＳＴ」、「ＬＥＤ７」、「ＬＥＤ６」、「ＬＥＤ５」、「ＬＥＤ４」、「ＬＥＤ２」、「ＬＥＤ１」で示される各情報の属性（＝std＿logic)は、データバス上に配置された既定の単一のビットを意味する。
・  『既述の「％Ｓ＿ＩＤ％」、「％ａ％」の双方を含むステートメント』に代えて、「そのステートメントがこれらの対の数Ｋ１に等しいＫ１個連なることによって構成されるステートメントの列」を付加する（図２(6)、図１１(2)))。
・  これらのステートメントに、個別に対応する対に含まれる情報識別子と属性とで『既述の文字列「％Ｓ＿ＩＤ％」、「％ａ％」』を置換する処理を一括して施す(図２(7)、図１１(3)))。
(3) 「テンプレートｓ」の編集
・  設計仕様に含まれる全ての有効なＷレコードおよびＲレコードの「情報識別子フィールド」に格納された情報識別子「ＣＮＴＥ(１５)」〜「ＣＮＴＥ(０)」、「ＬＭＰ＿ＴＳＴ」、「ＬＥＤ７」、「ＬＥＤ６」、「ＬＥＤ５」、「ＬＥＤ４」、「ＬＥＤ２」、「ＬＥＤ１」、…を取得し、かつマージする（図２(8))。
・  これらの情報識別子を小文字に変換し、『これらの小文字の情報識別子「ｃｎｔｅ（１５)」〜「ｃｎｔｅ（０)」、「ｌｍｐ＿ｔｓｔ」、「ｌｅｄ７」、「ｌｅｄ６」、「ｌｅｄ５」、「ｌｅｄ４」、「ｌｅｄ２」、「ｌｅｄ１」、…の先頭にレジスタの出力を意味する文字列「ｒ＿」が個別に付加されることによって得られる内部信号識別子「ｒ＿ｃｎｔｅ(１５)」〜「ｒ＿ｃｎｔｅ(０)」、「ｒ＿ｌｍｐ＿ｔｓｔ」、「ｒ＿ｌｅｄ７」、「ｒ＿ｌｅｄ６」、「ｒ＿ｌｅｄ５」、「ｒ＿ｌｅｄ４」、「ｒ＿ｌｅｄ２」、「ｒ＿ｌｅｄ１」、…』と「データバス上の配置に基づいて一意に定まる属性」との対を特定する（図２(9))。なお、内部信号識別子「ｒ＿ｃｎｔｅ」で示される情報の属性（＝std＿logic＿vector(15 downto 0) は、「データバス上の１６ビットの全ての値の組み合わせとして表される数値（または情報）」を意味する。また、情報識別子「ｒ＿ｌｍｐ＿ｔｓｔ」、「ｒ＿ｌｅｄ７」、「ｒ＿ｌｅｄ６」、「ｒ＿ｌｅｄ５」、「ｒ＿ｌｅｄ４」、「ｒ＿ｌｅｄ２」、「ｒ＿ｌｅｄ１」で示される各情報の属性(＝std＿logic)は、データバス上に配置された既定の単一のビットを意味する。
・  『既述の「％ｓ＿ｉｄ％」、「％ａ％」の双方を含むステートメント』に代えて、「そのステートメントがこれらの対の数Ｋ２に等しいＫ２個連なることによって構成されるステートメントの列」を生成する（図２(10)、図１１(4)))。
・  これらのステートメントに、個別に対応する対に含まれる内部信号識別子と属性とで『既述の文字列「％ｓ＿ｉｄ％」、「％ａ％」』を置換する処理を一括して施す（図２(11)、図１１(5)))。
(4) 「テンプレートｏ」の編集
・  『既述の「％Ｓ＿ＩＤ％」、「％ｓ＿ｉｄ％」の双方を含むステートメント』に代えて、「そのステートメントが既述の対の数Ｋ１に等しいＫ１個連なることによって構成されるステートメントの列」を生成する（図２(12)、図１１(6)))。
・  情報識別子「ＣＮＴＥ」、「ＬＭＰ＿ＴＳＴ」、「ＬＥＤ７」、「ＬＥＤ６」、「ＬＥＤ５」、「ＬＥＤ４」、「ＬＥＤ２」、「ＬＥＤ１」に、記述の内部信号識別子「ｒ＿ｃｎｔｅ」、「ｒ＿ｌｍｐ＿ｔｓｔ」、「ｒ＿ｌｅｄ７」、「ｒ＿ｌｅｄ６」、「ｒ＿ｌｅｄ５」、「ｒ＿ｌｅｄ４」、「ｒ＿ｌｅｄ２」、「ｒ＿ｌｅｄ１」が個別に対応付けられることによってなるＫ１個の対を取得する。
・  既述の通りに生成されたステートメントに、『上記の対の内、個別に対応する対に含まれる情報識別子と内部信号識別子とで既述の文字列「％Ｓ＿ＩＤ％」、「％ｓ＿ｉｄ％」を置換する処理』を一括して施す（図２(13)、図１１(7)))。
(5) 「テンプレートｗ」の編集
・  『既述の「％ｓ＿ｉｄ％」、「％ｉｖ％」の双方を含むステートメント（以下、「第一のステートメント」という。）』に代えて、「そのステートメントが既述の対の数Ｋ２に等しいＫ２個連なることによって構成されるステートメントの列（以下、「第一のステートメントの列」という。）」を生成する（図２(14)、図１２(1))。
・  設計仕様に含まれる有効なレコードＷの数Ｋ３を計数する（図２(15))。
・  ステートメント「if （ADDR=%W＿ADD%) then」（以下、「第二のステートメント」という。）と、このステートメントに後続するステートメント「%s＿id% <= %WR＿D(valid)」（以下、「第三のステートメント」という。）との列に代えて、その列がＫ３個連なって構成されたステートメントの列（以下、「第二のステートメントの列」という。）を生成する（図２(16)、図１２(2))。
・  Ｋ２個の第一のステートメントに個別に含まれる文字列「％ｓ＿ｉｄ％」、「％ｉｖ％」として、設計仕様の対応するＷレコードの「情報識別子」フィールドの内容にビット単位に対応する内部信号識別子と、そのＷレコードの「アドレス」フィールドに格納されている初期値をビット単位に示す数字とを設定する（図２(17)、図１２(3))。
・  Ｋ３個の第二のステートメントに個別に含まれる文字列「％Ｗ＿ＡＤＤ％」に代えて、設計仕様の対応するＲレコードの「アドレス」フィールドに格納されているアドレス（書き込みアドレス）を設定する（図２(18)、図１２(4))。
・  Ｋ３個の第三のステートメントに個別に含まれる文字列「％ｓ＿ｉｄ％」に代えて、内部信号識別子「ｒ＿ｃｎｔｅ(15)」〜「ｒ＿ｃｎｔｅ(0)」、「ｒ＿ｌｍｐ＿ｔｓｔ」、「ｒ＿ｌｅｄ７」、「ｒ＿ｌｅｄ６」、「ｒ＿ｌｅｄ５」、「ｒ＿ｌｅｄ４」、「ｒ＿ｌｅｄ２」、「ｒ＿ｌｅｄ１」を設定する（図２(19)、図１２(5))。
・  Ｋ３個の第三のステートメントに個別に含まれる文字列「％ＷＲ＿Ｄ（ｖａｌｉｄ）」に代えて、データバス上のビットを個別に示す予約語「ＷＲ＿ＤＡＴＡ（１５）」〜「ＷＲ＿ＤＡＴＡ（０）」の内、上記の内部信号識別子「ｒ＿ｃｎｔｅ(15)」〜「ｒ＿ｃｎｔｅ(0)」、「ｒ＿ｌｍｐ＿ｔｓｔ」、「ｒ＿ｌｅｄ７」、「ｒ＿ｌｅｄ６」、「ｒ＿ｌｅｄ５」、「ｒ＿ｌｅｄ４」、「ｒ＿ｌｅｄ２」、「ｒ＿ｌｅｄ１」で個別に示される内部信号が割り付けられデータバス上の配置に適合した予約語を設定する（図２(20)図１２(6)))。
(6) 「テンプレートｒ」の編集
・  設計仕様に含まれる有効なレコードＲの数Ｋ４を計数する（図２(21))。
・  ステートメント「if （ADDR=%R＿ADD%) then」（以下、「第四のステートメント」という。）と、このステートメントに後続するステートメント「RD＿DATA <= %s＿id」（以下、「第五のステートメント」という。）の列に代えて、その列がＫ４個連なって構成されたステートメントの列（以下、「第三のステートメントの列」という。）を生成する（図２(22)、図１３(1))。
・  Ｋ４個の第四のステートメントに個別に含まれる文字列「％Ｒ＿ＡＤＤ％」に代えて、設計仕様の対応するＲレコードの「アドレス」フィールドに格納されているアドレス（読み出しアドレス）を設定する（図２(23)、図１３(2))。
・  Ｋ４個の第五のステートメントに個別に含まれる文字列「％ｓ＿ｉｄ％」に代えて、上記の有効なレコードＲの「情報識別子」フィールドに格納された有効な情報識別子に対応する内部信号識別子「ｒ＿ｃｎｔｅ(15)」〜「ｒ＿ｃｎｔｅ(0)」、「ｒ＿ｌｍｐ＿ｔｓｔ」、「ｒ＿ｌｅｄ７」、「ｒ＿ｌｅｄ６」、「ｒ＿ｌｅｄ５」、「ｒ＿ｌｅｄ４」、「ｒ＿ｌｅｄ２」、「ｒ＿ｌｅｄ１」を設定する（図２(24)、図１３(3))。
【００３９】
すなわち、図３に示す形式で設計仕様が適正に与えられる場合には、アドレスバスを介して多数の異なる書き込みアドレスや読み出しアドレスが与えられる場合であっても、これらのアドレスに個別に対応したレジスタを「ＲＴＬ記述」で示すステートメントが自動的に、かつ確度高く行われる。
したがって、従来例に比べて、大規模のディジタル回路やＬＳＩの設計が大幅に効率的に、かつ確実に実現され、その設計に要する工数の削減により低廉化が図られると共に、要求仕様の多様な変更に対する柔軟であって速やかな適応が可能となる。
【００４０】
なお、本実施形態では、テンプレートｗの編集の過程で、図１２(4) に示すように、２番目以降のif命令がelseif命令に書き換えられることによって、「ＲＴＬ設計」に後続して行われる「ゲートレベル設計」等に要する処理量の削減が図られている。
しかし、このような命令の書き換えは、「ＲＴＬ記述」の規約に整合し、かつ上記の処理の削減が要求されない場合には、行われなくてもよい。
【００４１】
また、本実施形態では、既述の処理の過程で発生し得るエラーからの回復を実現する処理の手順が示されていない。
しかし、このようなエラーからの回復を実現する処理は、例えば、要求仕様や設計仕様として入力された情報にハードウェア記述言語（ＶＨＤＬ(Very High speed Integrated Circuit Hardware Description Language)、Ｖｅｒｉｌｏｇ−ＨＤＬ、ＥＤＩＦ等であってもよい。）に整合しない情報が含まれる場合には、その旨を示すエラーメッセージが通知されることによって、操作者やユーザに該当する情報の修正を促す処理として実現され、あるいはその修正がハードウェア記述言語の規約の下で可能な場合には、自動的に修正を図ることによって実現されてもよい。
【００４２】
さらに、本実施形態では、「ＲＴＬ設計」に本発明が適用されている。
しかし、本発明が適用されることによって生成され、かつ後続する設計の工程において参照されるべき情報は、「ＲＴＬ記述」にかわる「Ｎｅｔｌｉｓｔレベルの記述」、あるいは論理合成を目的としない「ビヘイビアレベルの記述」で表記されてもよい。
また、本実施形態では、ＣＰＵバスインタフェースの「ＲＴＬ設計」に本発明が適用されている。
【００４３】
しかし、本発明は、このようなＣＰＵバスインタフェースに限定されず、下記の条件が成立する場合には、「回路ブロック単位に外部との情報の引き渡しに供される布線が一定ではなく、あるいは該当する布線として既述のデータバスやアドレスバスが介在しないディジタル回路」の設計にも適用可能である。
・  「外部や内部における情報の引き渡しに供される布線に付与されたユニークな名称」が設計仕様として定義される。
・  「書き込みや読み出し以外の多様な機能」を実現する回路ブロックであっても、「これらの機能に個別に対応し、しかも、機能毎に形式および内容が定まる情報の組み合わせからなるレコード」が設計仕様に含まれる。
【００４４】
さらに、本実施形態では、各テンプレートに予め含まれ、かつ先頭と末尾とに文字「％」が付加されてなる文字列は、設計仕様に適合した値や文字列が代入されるべき位置の特定に供されている。
しかし、このような文字列は、上記の位置の特定のみに限定されず、『「該当する文字列に代えて代入されるべき数もしくは文字列」の特定、または生成を実現する処理』の形態や手順を示す情報が併せて含まれることによって、処理の簡略化が図られてもよく、かつ処理手順が「ソフトウエアとして予めコーディングされた手順」に限定される場合に比べて、処理の柔軟性が高められてもよい。
[第二の実施形態]
以下、図１を参照して本発明の第二の実施形態について説明する。
【００４５】
本実施形態の特徴は、コンピュータ１１によって行われる下記の処理の手順にある。
コンピュータ１１は、下記の処理を行う。
・  データベース１３に予め登録された認証情報に基づいて、通信リンク１２を介してアクセスするユーザの認証を行う。
・  このような認証の下で識別されたユーザから通信リンク１２を介して引き渡された設計仕様（既述のテンプレートが含まれてもよい。）をデータベース１３に登録する。
・  既述の第一の実施形態と同様の手順に基づいて、このような設計仕様に基づくＲＴＬ設計を行い、その設計の過程で生成された「ＲＴＬ記述によるステートメントの列」（識別されたエラーの形態や要因を含んでもよい。）をデータベース１３に保存すると共に、これらのステートメントの情報量、またはＲＴＬ設計に実際に所要した処理量と、該当するユーザの属性その他とに基づいた課金額（所定の定額料金制に適合した課金額であってもよい。）を算出する（ただし、何らかのエラーが識別され、かつＲＴＬ設計が正常に完結しなかった場合には、課金額の算出および課金が省略されることによって、ユーザによる利用の促進と利便性の向上とが図られてもよい。）。
・  このようなＲＴＬ設計の完了時に、通信リンク１２を介してユーザ宛に、その旨に併せて、上記の課金額を通知する。
・  通信リンク１２を介して行われるユーザとのマンマシンインタフェースの手順に基づいて、その通信リンク１２を介してユーザ宛に、上述したＲＴＬ記述によるステートメントの列を提供する。
【００４６】
したがって、本実施形態によれば、専用のハードウエアその他の設備がなく、あるいはＲＴＬ設計の頻度が少ない多くのユーザに対して、効率的なＲＴＬ設計を実現するサービスが汎用の情報端末を介して提供される。
なお、本実施形態では、通信リンク１２を介して行われるマンマシンインタフェースの過程でユーザと相互に交換される情報の形式が具体的に示されていない。
【００４７】
しかし、このような形式は、例えば、Ｅメールに添付可能な適正なファイル、あるいはＣＳＶファイルのように汎用の情報交換に適した多様なファイルの形式として規定されてもよい。
また、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲において多様な形態による実施形態が可能であり、かつ構成装置の一部もしくは全てに如何なる改良が施されてもよい。
【００４８】
以下、上述した各実施形態に開示された発明を階層的・多面的に整理し、付記項として列記する。
（付記１）  ハードウェア記述言語によって予め定義され、かつレジスタと組み合わせ回路との組み合わせからなるディジタル回路の内部における布線と、前記ディジタル回路と外部との間の布線との双方もしくは何れか一方を示す未定の語を含んで構成されたテンプレートが予め登録されたデータベースと、
前記内部における布線と、前記ディジタル回路と前記外部との間の布線とが前記レジスタに対する情報の引き渡しとして予め定義された前記ディジタル回路の設計仕様が格納された記憶手段と、
前記テンプレートに含まれる未定の語に、前記設計仕様として定義されたレジスタに対する情報の引き渡しを示す語を代入することによって、前記ディジタル回路を前記ハードウエア記述言語で示すステートメントの列を生成する仕様反映手段と
を備えたことを特徴とするディジタル回路設計支援装置。
（付記２）  付記１に記載のディジタル回路設計支援装置において、
前記ディジタル回路には、
既知の複数のレジスタが備えられ、
前記設計仕様には、
前記複数のレジスタにかかわる布線が予め定義された
ことを特徴とするディジタル回路設計支援装置。
（付記３）  付記１に記載のディジタル回路設計支援装置において、
前記ディジタル回路には、
前記設計仕様で定まる数Ｎのレジスタが含まれ、
前記設計仕様には、
前記数Ｎのレジスタにかかわる布線が予め定義され、
前記テンプレートには、
前記数Ｎが前記設計仕様で定まるレジスタの１つのみに関連する未定の語が含まれ、
前記仕様反映手段は、
前記テンプレートに含まれ、かつ前記１つのみに関連する未定の語を含むと共に、その未定の語に関連するステートメントのブロックを前記代入の開始に先行してそのブロックがＮ個連なった列に変換する
ことを特徴とするディジタル回路設計支援装置。
（付記４）  付記３に記載のディジタル回路設計支援装置において、
前記仕様反映手段は、
前記ブロックをそのブロックがＮ個連なった列に変換に変換されることに起因する前記ハードウエア記述言語の規約との不整合を是正する
ことを特徴とするディジタル回路設計支援装置。
（付記５）  ハードウェア記述言語によって予め定義され、かつレジスタと組み合わせ回路との組み合わせからなるディジタル回路の種類毎に、内部における布線と、該当するディジタル回路と外部との間の布線との双方もしくは何れか一方を示す未定の語を含んで構成されたテンプレートの集合が予め登録されたデータベースと、
前記ディジタル回路の種類毎に、前記内部における布線と、該当するディジタル回路と外部との間の布線とがレジスタに対する情報の引き渡しとして予め定義された設計仕様が格納された記憶手段と、
前記記憶手段に格納された要求仕様に含まれる前記ディジタル回路の種類毎に、前記データベースに登録されたテンプレートに含まれる未定の語に、前記設計仕様として定義されたレジスタに対する情報の引き渡しを示す語を代入することによって、これらの種類のディジタル回路を前記ハードウエア記述言語で示すステートメントの列を生成する仕様反映手段と
を備えたことを特徴とするディジタル回路設計支援装置。
（付記６）  付記５に記載のディジタル回路設計支援装置において、
前記データベースにテンプレートが予め格納された特定の種類のディジタル回路には、
既知の複数のレジスタが備えられ、
前記設計仕様には、
前記複数のレジスタにかかわる布線が予め定義された
ことを特徴とするディジタル回路設計支援装置。
（付記７）  付記５に記載のディジタル回路設計支援装置において、
前記データベースにテンプレートが予め格納された特定の種類の前記ディジタル回路には、
前記設計仕様で定まる数Ｎのレジスタが含まれ、
前記設計仕様には、
前記数Ｎのレジスタにかかわる布線が予め定義され、
前記データベースに登録され、かつ前記特定の種類のディジタル回路に対応するテンプレートには、
前記数Ｎが前記設計仕様で定まるレジスタの１つのみに関連する未定の語が含まれ、
前記仕様反映手段は、
前記テンプレートに含まれ、かつ前記１つのみに関連する未定の語を含むと共に、その未定の語に関連するステートメントのブロックを前記代入の開始に先行してそのブロックがＮ個連なった列に変換する
ことを特徴とするディジタル回路設計支援装置。
（付記８）  付記７に記載のディジタル回路支援装置において、
前記仕様反映手段は、
前記ブロックをそのブロックがＮ個連なった列に変換されることに起因する前記ハードウエア記述言語の規約との不整合を是正する
ことを特徴とするディジタル回路設計支援装置。
（付記９）  付記１ないし付記８の何れか１項に記載のディジタル回路設計支援装置において、
前記記憶手段に格納された設計仕様と前記ハードウエア記述言語との適合性をチェックし、その結果を前記ディジタル回路設計支援装置の操作者に通知するマンマシンインタフェース手段を備えた
ことを特徴とするディジタル回路設計支援装置。
（付記１０）  付記９に記載のディジタル回路設計支援装置において、
前記マンマシンインタフェース手段は、
前記不整合を前記ハードウエア記述言語の規約に基づいて是正する。
【００４９】
ことを特徴とするディジタル回路設計支援装置。
（付記１１）  付記１ないし付記１０の何れか１項に記載のディジタル回路設計支援装置において、
前記データベースに登録されるべきテンプレートと、前記記憶手段に格納されるべき設計仕様との双方もしくは何れか一方を通信リンクを介してユーザから取得し、かつ前記通信リンクを介して前記ユーザに前記仕様反映手段によって生成されたステートメントの列を提供する制御手段を備えた
ことを特徴とするディジタル回路設計支援装置。
【図面の簡単な説明】
【００５０】
【図１】本発明の第一および第二の実施形態を示す図である。
【図２】本発明の第一の実施形態の動作フローチャートである。
【図３】設計仕様の一例を示す図である。
【図４】本実施形態によって生成されるバスインタフェース部の構成例を示す図である。
【図５】ＲＴＬ記述によるステートメントの構成を示す図である。
【図６】テンプレートＥの構成を示すである。
【図７】テンプレートＳの構成を示すである。
【図８】テンプレートＯの構成を示すである。
【図９】テンプレートＷの構成を示すである。
【図１０】テンプレートＲの構成を示すである。
【図１１】本実施形態によって生成されるステートメントの列を示す図（１／３）である。
【図１２】本実施形態によって生成されるステートメントの列を示す図（２／３）である。
【図１３】本実施形態によって生成されるステートメントの列を示す図（３／３）である。
【図１４】従来例におけるＲＴＬ設計の手順を示す図である。
【符号の説明】
【００５１】
１１  コンピュータ
１２  通信リンク
１３  データベース
１４  表示装置
１５  キーボード
１６  マウス
【図１】
2005309584.tif 000003
【図２】
2005309584.tif 000004
【図３】
2005309584.tif 000005
【図４】
2005309584.tif 000006
【図５】
2005309584.tif 000007
【図６】
2005309584.tif 000008
【図７】
2005309584.tif 000009
【図８】
2005309584.tif 000010
【図９】
2005309584.tif 000011
【図１０】
2005309584.tif 000012
【図１１】
2005309584.tif 000013
【図１２】
2005309584.tif 000014
【図１３】
2005309584.tif 000015
【図１４】
2005309584.tif 000016