(57)【要約】【課題】  ＭＯＳＦＥＴはソース−ドレイン間に寄生ｐｎダイオードを有しており、Ｆａｓｔ  Ｒｅｃｏｖｅｒｙ  Ｄｉｏｄｅ（ＦＲＤ）として利用される。しかし、ｐｎ接合ダイオードは高速スイッチング動作や低消費電力化を妨げる要因となるので、その場合は外付けのショットキーバリアダイオードを外付けしており、装置の拡大や部品点数の増大となる問題があった。【解決手段】  ＭＯＳＦＥＴの隣り合うゲート電極間のチャネル層を貫通する溝を設け、溝内にショットキー金属層を設ける。これにより溝底部がショットキーバリアダイオードとなるので、ＭＯＳＦＥＴの拡散領域にショットキーバリアダイオードを内蔵できる。これにより装置の小型化と部品点数の削減を実現できる。【選択図】    図１
2005285913.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該基板表面に設けた逆導電型のチャネル層と、
前記一導電型半導体基板に絶縁膜を介して接するゲート電極と、
前記基板表面で、前記ゲート電極と絶縁膜を介して隣り合う一導電型のソース領域と、
前記ソース領域間の前記半導体基板に前記チャネル層を貫通して設けられた溝と、
少なくとも前記チャネル層より下方の前記溝に露出した前記一導電型半導体基板とショットキー接合を形成する第１の金属層と、
前記第１の金属層、前記チャネル層、前記ソース領域と接続する第２の金属層とを具備することを特徴とする半導体装置。
【請求項２】
一導電型半導体基板と、
前記基板表面に設けた逆導電型のチャネル層と、
前記基板に設けられ、前記チャネル層を貫通する複数の第１の溝と、
前記基板に前記第１の溝と交互に配置される前記チャネル層を貫通する第２の溝と、
前記第１の溝に絶縁膜を介して埋設されたゲート電極と、
前記基板表面で前記ゲート電極と前記絶縁膜を介して隣り合う一導電型のソース領域と、
少なくとも前記チャネル層より下方の前記第２の溝に露出した前記一導電型半導体基板とショットキー接合を形成する第１の金属層と、
前記第１の金属層、前記チャネル層、前記ソース領域と接続する第２の金属層とを具備することを特徴とする半導体装置。
【請求項３】
前記第１の金属層は、前記ソース領域および前記チャネル層の一部と接して設けられ、前記第２の金属層は、前記第１の金属層を介して前記ソース領域および前記チャネル層と接続することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
一導電型半導体基板表面に絶縁膜を介して接するゲート電極を形成する工程と、
前記一導電型半導体基板に逆導電型のチャネル層を形成し、該チャネル層表面に一導電型不純物領域を形成する工程と、
前記ゲート電極間の前記半導体基板に前記チャネル層を貫通する溝を形成してソース領域を形成する工程と、
少なくとも前記チャネル層より下方の前記溝に露出した前記一導電型半導体基板とショットキー接合を形成する第１の金属層を形成する工程と、
前記第１の金属層、前記チャネル層、前記ソース領域と接続する第２の金属層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
一導電型半導体基板表面に逆導電型のチャネル層を形成する工程と、
一導電型半導体基板に前記チャネル層を貫通する複数の第１の溝を形成する工程と、
前記第１の溝に絶縁膜を形成してゲート電極を形成する工程と、
前記チャネル層表面に一導電型不純物領域を形成する工程と、
該第１の溝と交互に配置される第２の溝を形成し、ソース領域を形成する工程と、
少なくとも前記チャネル層より下方の前記第２の溝に露出した前記一導電型半導体基板とショットキー接合を形成する第１の金属層を形成する工程と、
前記第１の金属層、前記チャネル層、前記ソース領域と接続する第２の金属層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記ソース領域は、前記一導電型不純物領域を溝で分割して形成することを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の金属層を全面に形成し、更に全面に第２の金属層を形成することを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にＭＯＳＦＥＴにショットキーバリアダイオードを内蔵させた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のＭＯＳＦＥＴの構造をｎチャネル型を例に図１４に示す。
【０００３】
ＭＯＳＦＥＴ２００は、半導体基板１３０と、チャネル層１３３と、ソース領域１３４と、ゲート酸化膜１３５と、ゲート電極１３６とから構成される。
【０００４】
半導体基板１３０は、ｎ＋型のシリコン半導体基板１３１の上にｎ−型のエピタキシャル層１３２を積層するなどしてなり、ｎ−型エピタキシャル層１３２はドレイン領域となる。
【０００５】
チャネル層１３３は、フィールド部の半導体基板表面にｐ＋型のイオンをドーズ量１．０×１０１３〜１．０×１０１４ｃｍ−２で注入して設けた不純物拡散領域である。
【０００６】
ソース領域１３４は、チャネル層１３３表面に、リンまたは砒素をイオン注入して設けたｎ＋型不純物拡散領域であり、全面にアルミニウムまたはその合金をスパッタして設けたソース電極１３９とコンタクトする。
【０００７】
また、寄生バイポーラトランジスタの動作を抑制し、アバランシェ破壊に対する強度を向上するためのボディ領域１４０が設けられる。
【０００８】
ゲート酸化膜１３５は、半導体基板表面に設けた熱酸化膜であり、駆動電圧に応じて数百Åの厚みを有する。
【０００９】
ゲート電極１３６は、隣接するチャネル層１３３表面のソース領域１３４の間で、ゲート酸化膜１３５を介して設けられる。ポリシリコンに不純物を導入して低抵抗化を図ってゲート電極１３６とし、周囲を覆うソース電極１３９とは酸化膜１３７等により絶縁される（例えば特許文献１参照。）。
【特許文献１】特開２０００−４０８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１５（Ａ）には、上記のＭＯＳＦＥＴの回路図を示す。
【００１１】
ＭＯＳＦＥＴ２００はソース−ドレイン間に寄生ｐｎ接合ダイオードＤｐｎを有しており、図はＭＯＳＦＥＴの寄生ダイオードを概念的に表示したものである。
【００１２】
一般的に、ブリッジ回路の付加がＬ成分のとき、寄生ｐｎ接合ダイオードＤｐｎは、Ｆａｓｔ  Ｒｅｃｏｖｅｒｙ  Ｄｉｏｄｅ（ＦＲＤ）として用いられ、例えば、モータードライブ用途などではこれを利用している。
【００１３】
しかし、寄生ｐｎ接合ダイオードＤｐｎは順方向の立ち上がり電圧ＶＦが０．６Ｖ程度と高く、高速スイッチング動作や低消費電力を阻む要因となる。また、ｐｎ接合ダイオードの場合、順方向電圧印加時（オン状態）ではｐ型領域からｎ型領域へキャリア（ホール）の注入がある。そして、逆方向電圧印加時（オフ状態）にすると、まずｎ型領域に蓄積されたキャリアの流出または再結合が行われた後、空乏層が広がり出す。すなわち、オフ状態になる前にこのキャリアの流出または再結合のための時間（逆回復時間：Ｔｒｒ）が発生し、この時間も高速動作を阻む要因となる。
【００１４】
つまり、モータードライブ用途等、高速スイッチング動作をそれほど要求されないものについては、寄生ｐｎ接合ダイオードＤｐｎを利用できるが、高速動作が要求される場合には不適当である。
【００１５】
そこで、外付けでショットキーバリアダイオードを用いる場合が多く、図１５（Ｂ）がその回路図となる。
【００１６】
このようにすることで、ＭＯＳＦＥＴのソース−ドレイン間には寄生ｐｎ接合ダイオードＤｐｎと、外付けショットキーバリアダイオードＤsbdとが並列に接続されたことになる。
【００１７】
ｐｎ接合ダイオードの順方向の立ち上がり電圧ＶＦは０．６Ｖ程度であり、ショットキーバリアダイオードの順方向の立ち上がり電圧ＶＦは０．４Ｖ程度である。すなわち図の如く両者が並列接続されていても、先に動作するのはショットキーバリアダイオードＤsbdとなる。
【００１８】
つまりショットキーバリアダイオードＤsbdを外付けにすることで、ＭＯＳＦＥＴのＶＦが低減できる。さらに、キャリアが蓄積されることもないので、逆回復時間Ｔｒｒが低減できる利点がある。
【００１９】
しかし、外付けでショットキーバリアダイオードＤsbdを用いると、部品点数が増加し、低コストおよび小型化には限界があった。
【００２０】
また、ＭＯＳＦＥＴではソース領域とボディ領域をショートさせて使用するが、ボディ領域の抵抗は高く、実際にはソース−ボディ間にはその抵抗による電位差が生じてしまう。この電位差が０．６Ｖ以上になると、ソース−ボディ−ドレイン間が寄生バイポーラ動作を起こし、電流値が急激に増幅して破壊にいたる問題がある。
【課題を解決するための手段】
【００２１】
本発明は、かかる課題に鑑みてなされ、第１に、一導電型半導体基板と、該基板表面に設けた逆導電型のチャネル層と、前記一導電型半導体基板に絶縁膜を介して接するゲート電極と、前記基板表面で、前記ゲート電極と絶縁膜を介して隣り合う一導電型のソース領域と、前記ソース領域間の前記半導体基板に前記チャネル層を貫通して設けられた溝と、少なくとも前記チャネル層より下方の前記溝に露出した前記一導電型半導体基板とショットキー接合を形成する第１の金属層と、前記第１の金属層、前記チャネル層、前記ソース領域と接続する第２の金属層とを具備することにより解決するものである。
【００２２】
第２に、一導電型半導体基板と、前記基板表面に設けた逆導電型のチャネル層と、前記基板に設けられ、前記チャネル層を貫通する複数の第１の溝と、前記基板に前記第１の溝と交互に配置される前記チャネル層を貫通する第２の溝と、前記第１の溝に絶縁膜を介して埋設されたゲート電極と、前記基板表面で前記ゲート電極と前記絶縁膜を介して隣り合う一導電型のソース領域と、少なくとも前記チャネル層より下方の前記第２の溝に露出した前記一導電型半導体基板とショットキー接合を形成する第１の金属層と、前記第１の金属層、前記チャネル層、前記ソース領域と接続する第２の金属層とを具備することにより解決するものである。
【００２３】
また、前記第１の金属層は、前記ソース領域および前記チャネル層の一部と接して設けられ、前記第２の金属層は、前記第１の金属層を介して前記ソース領域および前記チャネル層と接続することを特徴とするものである。
【００２４】
第３に、一導電型半導体基板表面に絶縁膜を介して接するゲート電極を形成する工程と、前記一導電型半導体基板に逆導電型のチャネル層を形成し、該チャネル層表面に一導電型不純物領域を形成する工程と、前記ゲート電極間の前記半導体基板に前記チャネル層を貫通する溝を形成してソース領域を形成する工程と、少なくとも前記チャネル層より下方の前記溝に露出した前記一導電型半導体基板とショットキー接合を形成する第１の金属層を形成する工程と、前記第１の金属層、前記チャネル層、前記ソース領域と接続する第２の金属層を形成する工程と、を具備することにより解決するものである。
【００２５】
第４に、一導電型半導体基板表面に逆導電型のチャネル層を形成する工程と、一導電型半導体基板に前記チャネル層を貫通する複数の第１の溝を形成する工程と、前記第１の溝に絶縁膜を形成してゲート電極を形成する工程と、前記チャネル層表面に一導電型不純物領域を形成する工程と、該第１の溝と交互に配置される第２の溝を形成し、ソース領域を形成する工程と、少なくとも前記チャネル層より下方の前記第２の溝に露出した前記一導電型半導体基板とショットキー接合を形成する第１の金属層を形成する工程と、前記第１の金属層、前記チャネル層、前記ソース領域と接続する第２の金属層を形成する工程と、を具備することにより解決するものである。
【００２６】
また、前記ソース領域は、前記一導電型不純物領域を溝で分割して形成することを特徴とするものである。
【００２７】
また、前記第１の金属層を全面に形成し、更に全面に第２の金属層を形成することを特徴とするものである。
【発明の効果】
【００２８】
本実施形態によれば、ＭＯＳＦＥＴの拡散領域内にショットキーバリアダイオードを内蔵させることができる。ショットキーバリアダイオードであれば、オン動作におけるキャリアの注入がないため、オフ動作開始時にキャリアの流出および再結合がなくなり、逆回復時間Ｔｒｒを低減できる。
【００２９】
また、ｐｎ接合ダイオードと比較して順方向の立ち上がり電圧も低くできるので、高効率のＭＯＳＦＥＴを提供できる。
【００３０】
さらに、従来では外付けであったショットキーバリアダイオードをＭＯＳＦＥＴに内蔵させることができるので、部品点数の削減による低コスト化、および装置の小型化が実現できる。
【００３１】
また、第１の金属層および／または第２の金属層を溝側壁に沿ってチャネルの深さ方向に設けることにより、ボディ抵抗が低くなる。従って、ボディ領域を設けなくても、寄生バイポーラトランジスタの動作を抑制し、アバランシェ破壊に対する強度を向上させることができる。
【発明を実施するための最良の形態】
【００３２】
本発明の実施の形態をｎチャネル型ＭＯＳＦＥＴを例に図１から図１３を用いて詳細に説明する。
【００３３】
まず、図１から図５に第１の実施形態を説明する。図１はＭＯＳＦＥＴの構造を示す断面図である。
【００３４】
ＭＯＳＦＥＴ１００は、一導電型半導体基板１０と、チャネル層１３と、絶縁膜１５と、ゲート電極１６と、ソース領域２０と、溝１９と、第１の金属層２１と、第２の金属層２３とから構成される。
【００３５】
一導電型半導体基板１０は、ｎ＋型シリコン半導体基板１１上にエピタキシャル成長法などにより、ｎ−型半導体層１２を積層したものであり、ｎ−型半導体層１２はドレイン領域となる。
【００３６】
チャネル層１３は、ｎ−型半導体層１２の表面に設けたｐ＋型の不純物拡散領域であり、チャネル層１３表面にはリンまたは砒素をイオン注入後拡散したソース領域２０が設けられる。
【００３７】
隣り合うソース領域２０間の基板１０表面に、駆動電圧に応じて数百Åの膜厚の熱酸化膜からなるゲート酸化膜１５が設けられ、その上にゲート電極１６が設けられる。ゲート電極１６は不純物を含むポリシリコン等の半導体層（または導電体層）を所定の形状にパターニングしたものであり、基板１０表面とゲート絶縁膜１５を介して接しており、ＭＯＳ構造となっている。ゲート電極１６と隣り合う位置にソース領域２０が配置される。
【００３８】
ゲート電極１６の周囲（側面および上面）は、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等の層間絶縁膜１７により被覆される。
【００３９】
溝１９は、ソース領域２０間の半導体基板に設けられ、チャネル層１３を貫通しｎ−型半導体層１２に達している。溝１９の側壁には、ソース領域２０およびチャネル層１３の端部が露出し、チャネル層１３より下方の溝１９底部には、ｎ−型半導体層１２が露出する。溝１９は、耐圧系列により開口部は０．２μｍ〜５μｍ程度、深さは１〜１０μｍ程度である。
【００４０】
第１の金属層２１は、例えばＭｏ等のショットキー金属層であり、溝１９の内壁を被覆してチャネル層１３より下方の溝１９に露出したｎ−型半導体層１２とショットキー接合を形成する。これにより、ハッチングで示す部分がショットキーバリアダイオード４０となる。ショットキー金属層２１は、他にＴｉ、Ｗ、Ｎｉ、Ａｌ等でもよい。
【００４１】
図では、第１の金属層２１は全面に設けられているが、これに限らず少なくともチャネル層１３より下方の溝１９に露出したｎ−型半導体層１２とショットキー接合を形成するように、すなわち少なくともハッチング部分の溝１９内壁に設けられればよい。また、溝１９はショットキー金属層２１で埋設されてもよい。
【００４２】
第２の金属層２３は、ソース電極を構成するＡｌ等の金属電極層であり、全面に設けられ、ショットキー金属層２１を介してチャネル層１３、ソース領域２０と接続する。また、金属電極層２３は、ショットキーバリアダイオード４０のアノード電極となる。
【００４３】
尚、既述の如くショットキー金属層２１が溝１９底部のみに設けられていれば、ソース領域２０及びチャネル層１３は、金属電極層２３と直接接続する。また、溝１９がショットキー金属層２１で埋設される場合には金属電極層２３は基板１０表面に設けられ、ショットキー金属層２１とコンタクトする。
【００４４】
これによりＭＯＳＦＥＴ１００にショットキーバリアダイオード４０を内蔵した構造となる。ソース−ドレイン間の寄生ｐｎ接合ダイオードもあるが、ショットキーバリアダイオードの方が順方向の立ち上がり電圧が低いため、ショットキーバリアダイオードとして動作することになる。この点については既述のショットキーバリアダイオードを外付けにした場合と同じである（図１５（Ｂ）参照）。
【００４５】
しかし、本実施形態では、ショットキーバリアダイオードをＭＯＳＦＥＴの拡散領域内に内蔵することができるので、部品点数の削減による低コスト化と小型化を実現できる。また、ショットキーバリアダイオードにすることにより逆回復時間Ｔｒｒの増加による損失を抑制し、高効率、高周波化が可能となる。
【００４６】
更に、ショットキー金属層２１および／または金属電極層２３を溝１９側壁に沿ってチャネル層１３の深さ方向（基板１０に垂直方向）に設けることにより、ボディ抵抗が低くなる。これにより、ボディ領域を設けなくても、寄生バイポーラトランジスタの動作を抑制し、アバランシェ破壊に対する強度を向上させることができる。
【００４７】
次に図２から図５を参照して本発明のＭＯＳＦＥＴの製造方法をｎチャネル型を例に説明する。
【００４８】
第１工程（図２）：一導電型半導体基板表面に絶縁膜を介して接するゲート電極を形成する工程。
【００４９】
まず、ｎ＋型シリコン半導体基板１１上にエピタキシャル成長法などによりｎ−型半導体層１２を積層したｎ型半導体基板１０を準備する。ｎ−型半導体層１２は、ＭＯＳＦＥＴのドレイン領域となる。
【００５０】
基板１０表面を、８００℃程度で酸化し、駆動電圧により数百Å程度のゲート酸化膜１５を形成する。
【００５１】
ゲート酸化膜１５上全面に例えばポリシリコンをデポジションして半導体層（または導電体層）１６を設ける。半導体層１６には低抵抗化を図るため不純物が導入される。そして半導体層１６およびゲート酸化膜１５を所定の形状にパターニングし、半導体層よりなるゲート電極１６を形成する。
【００５２】
また、半導体層１６は、アモルファスシリコンをＳＰＥ（Ｓｏｌｉｄ−ｐｈａｓｅ  Ｅｐｉｔａｘｙ：固相エピタキシャル成長）により単結晶化したものや、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  Ｅｐｉｔａｘｙ：分子線エピタキシ）により、シリコン分子をデポジションしてシリコン単結晶層を形成したものでもよい。
【００５３】
第２工程（図３）：一導電型半導体基板に逆導電型のチャネル層を形成し、チャネル層表面に一導電型不純物領域を形成する工程。
【００５４】
ゲート電極をマスクとしてｎ−型半導体層１２表面に、ｐ型のイオンを例えばドーズ量１．０×１０１３〜１．０×１０１４ｃｍ−２で注入後、拡散してチャネル層１３を形成する。
【００５５】
また、チャネル層１３表面に例えばリンまたはヒ素などのｎ型不純物を注入・拡散してｎ＋型不純物領域１４を形成する。すなわち、ｎ＋型不純物領域１４は、２つのゲート電極１５間のチャネル層１３表面に設けられる。
【００５６】
第３工程（図４）：ゲート電極間の半導体基板にチャネル層を貫通する溝を形成してソース領域を形成する工程。
【００５７】
全面にＰＳＧ膜等の絶縁膜１７を形成しパターンニングを行いゲート電極１６の側面および上面を層間絶縁膜１７で被覆する。層間絶縁膜１７は、一部がｎ型不純物領域１４表面に延在するようにパターンニングされる。このようにパターンニングすることにより、マスクの合わせずれのマージンを確保でき、ゲート酸化膜１５のエッチングを防ぐことができる。（図４（Ａ））。
【００５８】
その後、ゲート電極１６間の基板１０表面が露出するようにレジストによるマスクを設けて基板１０を異方性エッチングし、チャネル層１３を貫通してｎ−型半導体層１２に達する溝１９を形成する。例えば溝１９は、耐圧系列により開口部は０．２μｍ〜５μｍ程度、深さは１〜１０μｍ程度である。
【００５９】
また、このとき同時にｎ＋型不純物領域１４は溝１９により分割され、ソース領域２０が形成される。そして、溝１９内壁には、ソース領域２０とチャネル層１３の一部が露出し、またチャネル層１３より下方の溝１９底部では、ｎ−型半導体層１２が露出する。
【００６０】
このようにレジストマスクを設けてゲート電極１６側壁を覆う層間絶縁膜１７より内側に溝１９を設けることにより、ソース領域２０は、基板１０表面と溝１９内壁に露出し、後の工程で形成されるソース電極とコンタクトする（図４（Ｂ））。
【００６１】
第４工程（図５）：少なくともチャネル層より下方の溝に露出した一導電型半導体基板とショットキー接合を形成する第１の金属層を形成する工程。
【００６２】
全面に、例えばＭｏ等のショットキー金属層２１を形成する。ショットキー金属層２１は層間絶縁膜１７、ソース領域２０表面及び溝１９内壁を覆って設けられる。そして、チャネル層１３より下方に露出したｎ−型半導体層１２とショットキー接合を形成する。
【００６３】
これにより、図のハッチング部分がショットキーバリアダイオード４０となる。尚、本実施形態では全面にショットキー金属層２１を形成したが、マスクを設ける等して、溝１９内壁の少なくともチャネル層より下方で、ｎ−型半導体層１２とショットキー接合を形成するように金属層２１を付着できれば、全面に設けなくてもよい。また、内壁のみでなく、ショットキー金属層２１が溝１９内に埋設されてもよい。
【００６４】
第５工程（図１参照）：第１の金属層、チャネル層、ソース領域と接続する第２の金属層を形成する工程。
【００６５】
全面に、シリコンを含むＡｌ等をスパッタするなどして、ソース電極となる金属層２３を形成する。ソース電極２３はショットキー金属層２１全面とコンタクトし、ソース領域２０およびチャネル層１３とコンタクトする。また、ショットキーバリアダイオード４０のアノード電極となる。
【００６６】
図６を参照して第２の実施形態を示す。
【００６７】
第１の実施形態では図１のごとく、層間絶縁膜１７より内側の基板１０表面に溝１９が設けられているが、第２の実施形態では、図６（Ａ）のごとく、層間絶縁膜１７側面と溝１９側壁が同一面になるように溝１９を設ける。
【００６８】
ソース領域２０は、溝１９側壁のみでソース電極２３とコンタクトするため、ソースコンタクト抵抗が多少増加するが、その場合はソース領域２０を深く形成すればよい。
【００６９】
第２の実施形態ではゲート電極１６側壁を覆う層間絶縁膜１７端部と溝１９側壁が同一面となる溝１９が形成され、溝１９の底部が拡大するのでショットキー接合面積が向上する。
【００７０】
図６（Ｂ）および図６（Ｃ）を参照して第２の実施形態の製造方法を説明する。尚、第１の実施形態と異なるのは第３工程のみであり、他の工程は同一であるので説明は省略する。
【００７１】
第３工程：ゲート電極間の半導体基板にチャネル層を貫通する溝を形成してソース領域を形成する工程。
【００７２】
全面にＰＳＧ膜等の絶縁膜１７を形成し、所望のパターンのレジストマスクにより絶縁膜１７および基板表面をエッチングする。これにより、ゲート電極１６は側面および上面が層間絶縁膜１７で覆われ、同時に、ゲート電極１６側壁を覆う層間絶縁膜１７端部と溝１９側壁が同一面となる溝１９が形成される。
【００７３】
例えば溝１９の開口部は、０．５μｍ〜５μｍ程度、溝の深さは１〜１０μｍ程度である。このように本実施形態では、溝１９形成のためのレジストマスクの形成工程が不要となり、後の工程でショットキー金属層を形成した場合にショットキー接合面積が向上する。
【００７４】
このとき同時にｎ＋型不純物領域１４は溝１９により分割され、ソース領域２０が形成される。そして、溝１９内壁には、ソース領域２０とチャネル層１３の一部が露出し、またチャネル層１３より下方の溝１９底部では、ｎ−型半導体層１２が露出する。
【００７５】
その後、第１の実施形態の第４工程と同様に、図６（Ｃ）のごとくショットキー金属層２１を形成してショットキーバリアダイオード４０を形成する。更に第５工程を経て図６（Ａ）に示す最終構造を得る。
【００７６】
次に、図７から図１３を参照して、第３の実施形態を説明する。第３の実施形態は、トレンチ構造のＭＯＳＦＥＴに本発明を適用したものである。
【００７７】
図７には、第３の実施形態のトレンチ型ＭＯＳＦＥＴの構造を示す。
【００７８】
基板５０はｎ＋型のシリコン半導体基板５１の上にエピタキシャル成長法などにより、ｎ−型半導体層５２を積層したものであり、ｎ−型半導体層５２はＭＯＳＦＥＴのドレイン領域となる。
【００７９】
その表面にはｐ型の不純物を拡散したチャネル層５３を設ける。第１の溝５４と第２の溝５９は共にチャネル層５３を貫通し、ドレイン領域５２まで到達して設けられる。第１の溝５４は内壁がゲート酸化膜５５で被膜され、ポリシリコン等の導電材料が埋設されてゲート電極５６となる。また、基板５０表面でゲート電極５６と絶縁膜５５を介して隣り合うｎ＋型のソース領域６０を設ける。
【００８０】
第２の溝５９は、第１の溝５４と交互に設けられる。第２の溝５９の側壁には、ソース領域６０、チャネル層５３の一部が露出する。少なくともチャネル層５３より下方の第２の溝５９に露出したｎ−型半導体層５２とショットキー接合を形成するショットキー金属層６１により、第２の溝５９底部がショットキーバリアダイオード４０となる。ショットキー金属層６１は、第２の溝５９側壁に露出したソース領域６０およびチャネル層５３と接して設けられる。
【００８１】
ソース電極６２は、全面にＡｌ等からなる金属電極層を設けてなり、ショットキー金属層６１を介してチャネル層５３、ソース領域６０と接続する。
【００８２】
トレンチ構造のＭＯＳＦＥＴにすることにより、セル密度の向上が可能となり、オン抵抗の低減に寄与できる。
【００８３】
図８から図１３には、上記のＭＯＳＦＥＴの製造方法を示す。
【００８４】
第１工程（図８）：一導電型半導体基板表面に逆導電型のチャネル層を形成する工程。
【００８５】
まず、ｎ＋型シリコン半導体基板５１にｎ−型のエピタキシャル層を積層するなどしてドレイン領域５２を形成した基板５０を準備する。基板５０表面に酸化膜（不図示）を形成した後、予定のチャネル層５３の部分の酸化膜をエッチングする。この酸化膜をマスクとして全面にドーズ量１．０×１０１３ｃｍ−２で例えばＢ（ボロン）を注入した後、拡散してｐ型のチャネル層５３を形成する。
第２工程（図９）：一導電型半導体基板にチャネル層を貫通する複数の第１の溝を形成する工程。
【００８６】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成し、レジスト膜によるマスクを第１の溝となる部分を除いてかけて、ＣＶＤ酸化膜をドライエッチングして部分的に除去し、チャネル層５３が露出した開口部を形成する。
【００８７】
更に、ＣＶＤ酸化膜をマスクとして開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、チャネル層５３を貫通してドレイン領域５２まで達する複数の第１の溝５４を形成する。
第３工程（図１０）：第１の溝に絶縁膜を形成してゲート電極を形成する工程。
【００８８】
ダミー酸化をして第１の溝５４内壁とチャネル層５３表面にダミー酸化膜（不図示）を形成してドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜とマスクとなったＣＶＤ酸化膜を同時にフッ酸などの酸化膜エッチャントにより除去する。これにより、後の工程においてゲート酸化膜が安定して形成できる。また高温で熱酸化することにより第１の溝５４の開口部に丸みをつけ、溝５４開口部での電界集中を避ける効果もある。
【００８９】
その後、ゲート酸化膜５５を形成する。すなわち、熱酸化して第１の溝５４内及びチャネル層５３表面にゲート酸化膜５５を閾値に応じて例えば厚み約数百Åに形成する。
【００９０】
更に、第１の溝５４内にはポリシリコン等の導電材料を埋設し、ゲート電極５６形成する。ポリシリコンには不純物を導入して低抵抗化が図られている。
第４工程（図１１）：チャネル層表面に一導電型不純物領域を形成する工程。
【００９１】
全面にＡｓ等のｎ型不純物をドーズ量１０１５ｃｍ−２台程度でイオン注入後拡散し、チャネル層５３表面にｎ＋型不純物領域５７を形成する（図１１（Ａ））。
【００９２】
その後、層間絶縁膜となるＣＶＤ酸化膜等の絶縁膜５８をデポジションし、リフローする。これによりｎ＋型不純物領域５７が所定の深さに拡散される（図１１（Ｂ））。
【００９３】
第５工程（図１２）：第１の溝と交互に配置される第２の溝を形成し、ソース領域を形成する工程。
【００９４】
隣り合う第１の溝５４間が露出するようにレジストマスクＰＲを設け、絶縁膜５８および基板５０をエッチングし、第１の溝５４と交互に配置される第２の溝５９を形成する。この開口幅は例えば０．５〜２μｍ程度であり、深さはチャネル層５３を貫通していればよく、２μｍ程度で十分である。
【００９５】
また、第２の溝５９形成により、ｎ＋型不純物領域５７が分割され、ソース領域６０が形成される。第２の溝５９内壁には、ソース領域６０の一部とチャネル層５３の一部が露出する。
【００９６】
第６工程（図１３）：少なくともチャネル層より下方の第２の溝に露出した一導電型半導体基板とショットキー接合を形成する第１の金属層を形成する工程。
【００９７】
その後、全面にショットキー金属層６１を堆積する。ショットキー金属層６１は、第２の溝５９に露出したｎ−型半導体層５２とショットキー接合を形成する。これにより、ハッチング部分がショットキーバリアダイオード４０となる。
【００９８】
尚、図ではショットキー金属層６１は第２の溝５９内に埋設されているが、マスク等により選択的にショットキー金属層６１が形成できる場合は、少なくともチャネル層より下方の第２の溝に露出したｎ−型半導体層５２とショットキー接合を形成するように、金属層を形成してもよい。
【００９９】
第２の溝５９側壁に露出したソース領域６０およびチャネル層５３は、ショットキー金属層６１とコンタクトする。
【０１００】
第７工程（図７）：第１の金属層、前記チャネル層、前記ソース領域と接続する第２の金属層を形成する工程。
【０１０１】
全面に、ソース電極となるＡｌ等の金属電極層６２を形成する。金属電極層６２は、ショットキー金属層６１を介して、ソース領域６０、チャネル層５３と接続する。また金属電極層６２はショットキーバリアダイオード４０のアノード電極となる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の半導体装置を説明するための断面図である。
【図２】本発明の半導体装置の製造方法を説明するための断面図である。
【図３】本発明の半導体装置の製造方法を説明するための断面図である。
【図４】本発明の半導体装置の製造方法を説明するための断面図である。
【図５】本発明の半導体装置の製造方法を説明するための断面図である。
【図６】本発明の半導体装置の製造方法を説明するための断面図である。
【図７】本発明の半導体装置を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明するための断面図である。
【図９】本発明の半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の半導体装置の製造方法を説明するための断面図である。
【図１２】本発明の半導体装置の製造方法を説明するための断面図である。
【図１３】本発明の半導体装置の製造方法を説明するための断面図である。
【図１４】従来の半導体装置を説明する断面図である。
【図１５】従来の半導体装置を説明する回路図である。
【符号の説明】
【０１０３】
１０    基板
１１    ｎ＋型シリコン半導体基板
１２    ｎ−型半導体層
１３    チャネル層
１４    ｎ＋型不純物領域    
１５    ゲート酸化膜
１６    ゲート電極
１７    層間絶縁膜
１９    溝
２０    ソース領域
２１    ショットキー金属層
２３    金属電極層
５０    基板
５１    ｎ＋型シリコン半導体基板
５２    ｎ−型半導体層
５３    チャネル層
５４    第１の溝    
５５    ゲート酸化膜
５６    ゲート電極
５７    ｎ＋型不純物領域    
５８    層間絶縁膜
５９    第２の溝
６０    ソース領域
６１    ショットキー金属層
６２    金属電極層
１００  ＭＯＳＦＥＴ
２００  ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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