(57)【要約】【課題】消去電圧の低減が困難で、これが単一の電源電圧駆動を実現する上で障害となりつつある。【解決手段】データの格納に必要なビット数Ｍの（Ｎ＋１）倍、たとえば１１倍の容量を有する格納領域Ｂ０〜Ｂ１０内で任意のＭビットのメモリセル群にデータの初期値Ｖ０を格納する。データの書き換え指示があったときは、初期値Ｖ１０を消去して同じメモリセル群に新たなデータ値を書き込む代わりに、未使用の他のＭビットのメモリセル群を選択して新たなデータ値Ｖ１を書き込む。この動作をデータの書き換え指示のたびに行うことにより、新たなデータ値Ｖ１〜Ｖ１０の書き込みを最大１０回まで実行できる。読み出し時には最新の値を読み出すことによって、消去を用いることがないデータ書き換えが可能となる。【選択図】図４
2005149617.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリトランジスタからなるメモリセルが行列状に配置されているメモリセルアレイと、
前記メモリセルアレイに格納しているデータの書き換えを最大でＮ回（Ｎ：正の整数）制御するメモリ周辺回路と、を有し、
前記メモリ周辺回路は、前記データの格納に必要なビット数Ｍの（Ｎ＋１）倍の容量を有する格納領域内で任意のＭビットのメモリセル群に前記データの初期値を格納し、当該データの書き換え指示があったときは、前記初期値を消去して同じメモリセル群に新たなデータ値を書き込む代わりに、前記（Ｎ＋１）×Ｍビットの格納領域内で未使用の他のＭビットのメモリセル群を選択して新たなデータ値を書き込み、データの書き換え指示のたびに、前記未使用の他のＭビットのメモリセル群の選択、および、当該未使用のメモリセル群への新たなデータ値の書き込みが前記（Ｎ＋１）×Ｍビットの格納領域内で最大Ｎ回繰り返されるように前記メモリセルアレイを制御する
不揮発性半導体メモリ装置。
【請求項２】
前記メモリ周辺回路は、前記メモリセルアレイに対しデータの書き換え指示があるたびに、新たに書き込もうとするデータのビット数Ｍと、その最大の書き換え可能回数Ｎとに応じて、当該データに専用の（Ｎ＋１）×Ｍビットの格納領域を確保する制御を行う
請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記メモリ周辺回路は、データの読み出し時に、読み出し指示を受けたデータに対応した前記（Ｎ＋１）×Ｍビットの格納領域内で最後に書き込まれたＭビットのメモリセル群から値を読み出す
請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記メモリ周辺回路は、入力される信号に応じて最大の書き換え回数Ｎをデータごとに変更可能に構成されている
請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
前記メモリトランジスタのそれぞれが、
半導体基板の表面領域に規定されている第１導電型のチャネル形成領域と、
前記チャネル形成領域の一方の側に形成され、前記メモリ周辺回路に電気的に接続されている第１のソース・ドレイン領域と、
前記チャネル形成領域の他方の側に形成され、前記メモリ周辺回路に電気的に接続されている第２のソース・ドレイン領域と、
少なくとも前記チャネル形成領域の上に形成され複数の誘電体膜からなる電荷蓄積膜と、
前記電荷蓄積膜の上に形成され、前記メモリ周辺回路に電気的に接続されているゲート電極と、を有し、
前記電荷蓄積膜を構成する最下層の誘電体膜と前記半導体基板との間に形成されている伝導帯側のバリアハイトが、二酸化珪素とシリコンとのバリアハイトより低く設定され、
前記メモリ周辺回路は、データの書き込み時に、第１の電圧と第２の電圧を生成し、生成した前記第１の電圧を前記第１のソース・ドレイン領域の電位を基準として前記第２のソース・ドレイン領域に印加し、生成した前記第２の電圧を前記ゲート電極に印加し、前記第２のソース・ドレイン領域側で電離衝突によりホットエレクトロンを発生させ、発生させた前記ホットエレクトロンを前記第２のソース・ドレイン領域側から前記電荷蓄積膜に注入させる
請求項１に記載の不揮発性半導体メモリ装置。
【請求項６】
前記チャネル形成領域は、少なくとも前記第２のソース・ドレイン領域側の端部に、前記チャネル形成領域の他の領域より高濃度な第１導電型の高濃度チャネル領域を有している
請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
前記半導体基板が前記メモリ周辺回路に電気的に接続され、
前記メモリ周辺回路は、前記ホットエレクトロンの注入時に、前記半導体基板と前記第２のソース・ドレイン領域との間に形成されるＰＮ接合を逆バイアスする電圧を生成し、生成した前記電圧を前記半導体基板に印加する
請求項５に記載の不揮発性半導体メモリ装置。
【請求項８】
前記半導体基板が前記メモリ周辺回路に電気的に接続され、
前記メモリ周辺回路は、データの書き込み時に、互いの電位差が前記第２の電圧と等しい第１極性の電圧と第２極性の電圧を生成し、生成した前記第１極性の電圧を前記ゲート電極に印加し、生成した前記第２極性の電圧を前記半導体基板に印加する
請求項５に記載の不揮発性半導体メモリ装置。
【請求項９】
前記メモリセルアレイと前記メモリ周辺回路とを含むメモリブロックと、
論理回路ブロックと、を有し、
前記メモリ周辺回路内のトランジスタの最も厚いゲート絶縁膜の膜厚が、前記論理回路ブロック内の入出力トランジスタのゲート絶縁膜の膜厚と同じに設定され、
前記メモリ周辺回路がデータの書き込み時に生成する前記第１極性の電圧の絶対値および前記第２極性の電圧の絶対値のそれぞれが、前記入出力トランジスタの耐圧および／またはバーンイン電圧の絶対値以下に設定されている
請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
不揮発性メモリトランジスタからなるメモリセルが行列状に配置されているメモリセルアレイに格納しているデータの書き換えを最大でＮ回（Ｎ：正の整数）実行する不揮発性半導体メモリ装置の動作方法であって、
前記データの格納に必要なビット数Ｍの（Ｎ＋１）倍の容量を有する格納領域内で任意のＭビットのメモリセル群に前記データの初期値を格納する書き込みステップと、
前記データの書き換え指示があったときは、前記初期値を消去して同じメモリセル群に新たなデータ値を書き込む代わりに、前記（Ｎ＋１）×Ｍビットの格納領域内で未使用の他のＭビットのメモリセル群を選択して新たなデータ値を書き込み、データの書き換え指示のたびに、前記未使用の他のＭビットのメモリセル群の選択、および、当該未使用のメモリセル群への新たなデータ値の書き込みを前記（Ｎ＋１）×Ｍビットの格納領域内で最大Ｎ回繰り返す書き換えステップと、
を含む不揮発性半導体メモリ装置の動作方法。
【請求項１１】
前記メモリトランジスタのそれぞれが、
半導体基板の表面領域に規定されている第１導電型のチャネル形成領域と、
前記チャネル形成領域の一方の側に形成され、前記メモリ周辺回路に電気的に接続されている第１のソース・ドレイン領域と、
前記チャネル形成領域の他方の側に形成され、前記メモリ周辺回路に電気的に接続されている第２のソース・ドレイン領域と、
少なくとも前記チャネル形成領域の上に形成され複数の誘電体膜からなる電荷蓄積膜と、
前記電荷蓄積膜の上に形成され、前記メモリ周辺回路に電気的に接続されているゲート電極と、を有し、
前記電荷蓄積膜を構成する最下層の誘電体膜と前記半導体基板との間に形成されている伝導帯側のバリアハイトが、二酸化珪素とシリコンとのバリアハイトより低く設定され、
前記メモリ周辺回路は、データの書き込み時に、第１の電圧と第２の電圧を生成し、生成した前記第１の電圧を前記第１のソース・ドレイン領域の電位を基準として前記第２のソース・ドレイン領域に印加し、生成した前記第２の電圧を前記ゲート電極に印加し、前記第２のソース・ドレイン領域側で電離衝突によりホットエレクトロンを発生させ、発生させた前記ホットエレクトロンを前記第２のソース・ドレイン領域側から前記電荷蓄積膜に注入させる
請求項１０に記載の不揮発性半導体メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイに格納しているデータの書き換え回数が最大でＮ回（Ｎ：正の整数）と決められている不揮発性半導体メモリ装置と、その動作方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリトランジスタは、大別すると、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(Floating Gate)型と、電荷蓄積手段（電荷トラップ等）が平面的に離散化された、たとえばＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor)型がある。
【０００３】
ＦＧ型の不揮発性メモリトランジスタにおいては、半導体基板またはウェルの上に第１の誘電体膜、ポリシリコンなどからなるフローティングゲートＦＧ、たとえばＯＮＯ(Oxide-Nitride-Oxide)膜などからなる第２の誘電体膜、および、コントロールゲートがこの順で積層されている。
【０００４】
ＭＯＮＯＳ型不揮発性メモリトランジスタにおいては、半導体基板またはウェルの上にボトム誘電体膜、電荷蓄積を主体的に担っている窒化膜〔ＳｉｘＮｙ（０＜ｘ＜１、０＜ｙ＜１）〕、トップ誘電体膜、およびゲート電極が順次積層されている。
ＭＯＮＯＳ型不揮発性メモリトランジスタにおいては、窒化膜中またはトップ誘電体膜と窒化膜との界面近傍に、電荷蓄積手段としてのキャリアトラップが空間的に（すなわち、面方向および膜厚方向に）離散化して拡がっている。このため、電荷保持特性が、ボトム誘電体膜の膜厚のほかに、窒化膜中のキャリアトラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【０００５】
ボトム誘電体膜に、欠陥等に起因して局所的なリーク電流パスが発生した場合、ＦＧ型メモリトランジスタにおいては、蓄積されていた電荷の多くがリークパスを通って基板側へリークし、電荷保持特性が低下しやすい。これに対し、ＭＯＮＯＳ型メモリトランジスタにおいては、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な蓄積電荷がリークパスを通して局所的にリークするに過ぎず、メモリトランジスタ全体の電荷保持特性が低下しにくい。このため、ＭＯＮＯＳ型メモリトランジスタにおいては、ボトム誘電体膜の薄膜化による電荷保持特性の低下の問題はＦＧ型メモリトランジスタほど深刻ではない。
【０００６】
不揮発性メモリ装置は、大きく分けて、スタンドアロン型とロジック回路混載型が知られている。スタンドアロン型では、専用メモリＩＣのメモリ素子として不揮発性メモリトランジスタが使用される。ロジック回路混載型では、システム・オン・チップのコアとしてメモリブロックと論理回路ブロックを有し、メモリブロック内でデータを不揮発的に保持するメモリ素子として不揮発性メモリトランジスタが使用される。
【０００７】
ロジック回路混載型の不揮発性メモリ装置の多くでは、１メモリトランジスタ型のメモリセルが用いられている。
ＦＧ型における１メモリトランジスタセルの代表例として、インテル社のＥＴＯＸセルが知られている。ＥＴＯＸセルをアレイ配置する際に、ソースを共有した共通ソース型のメモリセルアレイ方式が採用されている。
ＭＯＮＯＳ型の１メモリトランジスタセルは、セル面積が縮小化でき、低電圧化が容易な点で注目が集まっている。その代表例として、サイファン・セミコンダクタ社のＮＲＯＭと称される高密度メモリセルが知られている。ＮＲＯＭセルは、電荷蓄積手段として離散化されたキャリアトラップを利用しているため、セル内の異なる２領域にそれぞれ電荷注入を行うことにより２ビット／セルのデータ記憶が可能である。ＮＲＯＭセルをアレイ配置するに際し、行方向に隣接するセル間で不純物拡散層を共有させ、２ビットデータの記憶または読み出し時に、不純物拡散層の機能をソースとドレインで入れ替えて用いるバーチャルグランドアレイ方式を採用している。
【０００８】
ＥＴＯＸセルおよびＮＲＯＭセルのデータ書き込みにおいては、ＦＮトンネル注入に比べ低電圧化が容易なチャネルホットエレクトロン（ＣＨＥ）注入が用いられる。ＣＨＥ注入書き込みにおいては、ソースとドレインに電界を印加し、ソース側からチャネルに供給された電子をチャネルのドレイン側端でエネルギー的に励起し、ホットエレクトロンを発生させる。発生したホットエレクトロンのうち、ボトム誘電体膜のエネルギー障壁高さ（二酸化珪素膜の場合、３．２ｅＶ）を超えるホットエレクトロンが、電荷蓄積手段（フローティングゲートまたはキャリアトラップ）に注入される。
【０００９】
ところが、ＦＧ型メモリセルのＣＨＥ注入書き込みにおいては、３．２ｅＶと高いエネルギー障壁高さを超えるほど電子を励起するには、ゲートに１０Ｖ以上の電圧を印加する必要がある。この書き込みゲート電圧は、１８Ｖ以上が必要であったＦＮトンネル書き込み時と比べると低いが、電源電圧２．５〜５．０Ｖに比べてかなり高い。ＭＯＮＯＳ型メモリセルのＣＨＥ注入書き込み時のゲート印加電圧は、ＦＧ型メモリセルのＣＨＥ注入書き込み時のゲート印加電圧より低いが、電源電圧よりは高い。たとえばＮＲＯＭの場合、データ書き込み時に必要なゲート印加電圧は９Ｖである。
このため、ＦＧ型、ＭＯＮＯＳ型を問わず、メモリ周辺回路内の昇圧回路において電源電圧を昇圧して書き込みゲート電圧を生成する必要がある。
【００１０】
メモリ周辺回路内の、昇圧回路および昇圧後の書き込みゲート電圧を印加する回路においては、高耐圧トランジスタが必要となる。高耐圧トランジスタは、メモリ周辺回路内の電源電圧仕様の他のトランジスタ、論理回路ブロックの論理トランジスタとプロセスの共通性が低い。このため、高耐圧トランジスタ専用の工程が必要であり、このことがロジック回路混載型メモリＩＣの製造コストの低減を阻害している。
【００１１】
このような実情に鑑みて、本出願人は、ＣＨＥ注入とは異なる電荷注入モードである電離衝突を利用して電荷を注入する不揮発性半導体メモリ装置を既に出願している（特許文献１参照）。
【００１２】
この出願に記載の技術によって電荷注入時の印加電圧を低減できる。ところが、とくにゲート長が１００ｎｍより短くなるほどにメモリセルの微細化が進み、それにともなって動作電圧をたとえば５Ｖ以下に低減する要求が高くなってきている。上記した電荷注入（データ書き込み）時の印加電圧の低減のみでは、この５Ｖ以下の低電圧動作の要求に十分に対応できない。つまり、このような微細メモリセルでは、蓄積電荷を引き抜きあるいは逆極性の電荷を注入することによってデータを消去するときの電圧（消去電圧）を低減する必要がある。とくにデータの書き込みに比べ消去の速度は一般的に遅く、消去電圧を低減すると書き換え動作が遅くなるなどメモリの動作速度に与える影響が大きいことから消去電圧は低減しにくい。その結果、メモリセルの微細化が進めば進むほどにデータを消去する際の電圧を下げる点で改善が余り進まず、このことが不揮発性メモリ装置全体の低電圧動作を著しく阻害するようになってきている。その結果として、単一の電源電圧を昇圧せずに用いてメモリセル動作を行う単一電源駆動の実現が困難となり、あるいは、ロジック混載の用途ではメモリ周辺回路のトランジスタとロジックトランジスタとでプロセスの共通化がしにくいなど、消去電圧の低減が困難であることに関して数々の問題が顕在化しつつある。
なお、データの書き込み時に電荷を注入しデータの消去時に蓄積電荷を引き抜く（または逆極性の電荷を注入する）場合と、データの消去時にすべてのメモリセルに電荷を注入しデータを書き込む時に任意のメモリセルから蓄積電荷を引き抜く（または逆極性の電荷を注入する）場合がある。
【特許文献１】国際公開第ＷＯ ０３／０２８１１１ Ａ１号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明が解決しようとする課題は、メモリセルの微細化および低電圧化を進め単一の電源電圧駆動あるいはロジック混載メモリを実現する上で、データの書き込みと消去を行う動作時の電圧の低減が困難であることが大きな障害となりつつあるということである。
【課題を解決するための手段】
【００１４】
本発明にかかる不揮発性半導体メモリ装置は、不揮発性メモリトランジスタからなるメモリセルが行列状に配置されているメモリセルアレイと、前記メモリセルアレイに格納しているデータの書き換えを最大でＮ回（Ｎ：正の整数）制御するメモリ周辺回路と、を有し、前記メモリ周辺回路は、前記データの格納に必要なビット数Ｍの（Ｎ＋１）倍の容量を有する格納領域内で任意のＭビットのメモリセル群に前記データの初期値を格納し、当該データの書き換え指示があったときは、前記初期値を消去して同じメモリセル群に新たなデータ値を書き込む代わりに、前記（Ｎ＋１）×Ｍビットの格納領域内で未使用の他のＭビットのメモリセル群を選択して新たなデータ値を書き込み、データの書き換え指示のたびに、前記未使用の他のＭビットのメモリセル群の選択、および、当該未使用のメモリセル群への新たなデータ値の書き込みが前記（Ｎ＋１）×Ｍビットの格納領域内で最大Ｎ回繰り返されるように前記メモリセルアレイを制御する。
【００１５】
本発明では、好適に、前記メモリ周辺回路は、前記メモリセルアレイに対しデータの書き換え指示があるたびに、新たに書き込もうとするデータのビット数Ｍと、その最大の書き換え可能回数Ｎとに応じて、当該データに専用の（Ｎ＋１）×Ｍビットの格納領域を確保する制御を行う。
また、好適に、前記メモリ周辺回路は、データの読み出し時に、読み出し指示を受けたデータに対応した前記（Ｎ＋１）×Ｍビットの格納領域内で最後に書き込まれたＭビットのメモリセル群から値を読み出す。
また、好適に、前記メモリ周辺回路は、入力される信号に応じて最大の書き換え回数Ｎをデータごとに変更可能に構成されている。
【００１６】
本発明の不揮発性半導体メモリ装置で、あるデータの書き込みを行う場合、そのデータの書き込み指示がメモリ周辺回路に与えられるとする。するとメモリ周辺回路によって、データのビット数Ｍのみならず、その最大の書き換え回数Ｎに応じて、当該データの格納領域がメモリセルアレイ内で確保される。この格納領域の容量は（Ｎ＋１）×Ｍビットである。あるいは、データのビット数Ｍが予めわかっている場合は、たとえば、そのＭビットデータの格納領域を（Ｎ＋１）個分予め用意しているブロック構成でもよい。これらの格納領域はあくまで当該データ専用であり、他のデータの格納には用いられない。そして、メモリ周辺回路の制御によってメモリセルアレイの当該格納領域に、書き込み指示があったデータの初期値が書き込まれ、格納される。
つぎに、このデータの書き換え指示があるとする。今までの不揮発性半導体メモリ装置では、既に書き込まれているデータの初期値を消去して、同じアドレスに新たなデータ値を書き込んでいた。ところが、本発明では、そのような書き換え方法に代わって、データの書き換え指示があるたびに、そのデータに割り当てられた格納領域内で未使用のＭビットのメモリセル群を選択し、選択したメモリセル群に新たなデータ値を書き込む制御がメモリ周辺回路によって実行される。このような未使用のＭビットのメモリセル群の選択と書き込みは、データの書き換え制御があるたびに行われ、そのたびにＭビットずつ未使用のメモリセルが格納領域内で減っていく。この格納領域のビット数は（Ｎ＋１）×Ｍと決められ、初期値の書き込み後に残りの未使用の領域はＮ×Ｍビットであることから、このような書き換え方法による回数の最大値はＮ回ということになる。また、データごとに最大の書き換え回数Ｎを指定することもでき、その場合、データのビット数Ｍと最大の書き換え回数Ｎにおうじて異なる容量の格納領域が柔軟に確保される。
データの読み出し時には、そのデータに割り当てられた格納領域内で最後に書き込まれたデータの値が読み出される。
【００１７】
本発明にかかる不揮発性半導体メモリ装置の動作方法は、不揮発性メモリトランジスタからなるメモリセルが行列状に配置されているメモリセルアレイに格納しているデータの書き換えを最大でＮ回（Ｎ：正の整数）実行する不揮発性半導体メモリ装置の動作方法であって、前記データの格納に必要なビット数Ｍの（Ｎ＋１）倍の容量を有する格納領域内で任意のＭビットのメモリセル群に前記データの初期値を格納する書き込みステップと、前記データの書き換え指示があったときは、前記初期値を消去して同じメモリセル群に新たなデータ値を書き込む代わりに、前記（Ｎ＋１）×Ｍビットの格納領域内で未使用の他のＭビットのメモリセル群を選択して新たなデータ値を書き込み、データの書き換え指示のたびに、前記未使用の他のＭビットのメモリセル群の選択、および、当該未使用のメモリセル群への新たなデータ値の書き込みを前記（Ｎ＋１）×Ｍビットの格納領域内で最大Ｎ回繰り返す書き換えステップと、を含む。
【発明の効果】
【００１８】
本発明によれば、データの書き換え指示があったときに、実際に消去を行わないが、データの格納値を消去してから新たなデータ値を書き込む従来の書き換え動作と等価な擬似書き換えオペレーションが実行できる。すなわち、常に当該データを最大（Ｎ＋１）個格納できるメモリ空間を用意し、書き換え指示ごとに、実際に新たなデータ値を書き込むメモリセル群を、たとえばシフトしながら次々に未使用のメモリセル群に新たなデータ値を書き込んでいくことと、当該データの読み出し対象を書き込みが最新のものに限定することにより、上記消去を使わない擬似書き換えオペレーションが実現できる。この擬似書き換えオペレーションでは、使用するメモリ空間が大きくなり書き換え回数も制限されるが、実際の動作は書き込みだけであり、単一極性の電源電圧駆動が可能となる。つまり、たとえばデータの書き込み時に電子を注入する場合、メモリトランジスタのソースを基準にドレインに正電圧を印加し、これとは別にゲートに正の電圧を印加することから、データの書き換えが正の電源電圧駆動で実行できる。その結果、メモリ周辺回路の構成を簡素にできるという利益が得られる。また、そのメモリ周辺回路を構成するトランジスタの製造プロセスを、ロジック混載時のロジックトランジスタの製造プロセスと完全に共通にすることを可能とする途が開けるという点でも利益が大きい。さらに、データの書き込み動作電圧は低減できるが、消去電圧の低減が困難な書き込み・消去オペレーションを採用する場合に適した動作方法が実現できる。なお、前述したように、ここでいうデータの書き込みと消去は、電荷の注入と引き抜きとの関係において一義的ではない。
【発明を実施するための最良の形態】
【００１９】
一般に、現在主流の汎用の不揮発性半導体メモリ装置は、書き換え回数１０万回を保障する場合が多い。しかし、不揮発性半導体メモリ装置があらゆる書き換え可能なデータの記録媒体として広く用いられてきていることから、適当なアプリケーションに限れば、書き換え回数は数回から多くても数１０回という場合も増えている。たとえば、著作権者の利益を護るため書き換え回数が制限される場合がある。あるいは、システムＬＳＩなどの分野では、顧客の要望に応じて一部の機能を電気的に選択し、あるいは、所定の特性値（たとえば供給電圧値）を顧客の要望に応じて変更するように構成され、そのために電気的にデータの書き換えが可能な不揮発性メモリセルアレイがＩＣの一部に埋め込まれている場合がある。これらの用途では、入力されるデータのビット数Ｍ、あるいは、その最大の書き換え回数Ｎが予め決められていることが多い。
【００２０】
たとえば、本発明を適用するアプリケーションとして、供給電圧値を変更するために抵抗を調整するようなアナログトリミング用途がある。このような用途では、データの書き換え回数は最大でも１０回程度で十分であることが分かっている。上記アナログトリミング機能を持たせるために不揮発性メモリセルアレイをロジック回路と混載したＭＯＮＯＳ型不揮発性メモリ装置（以下、ロジック混載メモリ装置という）を例として、以下、本発明の実施の形態の詳細を記述する。
このロジック混載メモリ装置は、メモリブロックと、論理回路ブロックとを有する。
【００２１】
図１に、メモリブロックの概略構成を示す。
図１に図解したメモリブロックは、メモリセルアレイ（ＭＣＡ）１と、メモリセルアレイの動作を制御するメモリ周辺回路とからなる。
メモリ周辺回路は、カラムバッファ２ａ、ロウバッファ２ｂ、プリロウデコーダ（ＰＲ．ＤＥＣ）３、メインロウデコーダ（ＭＲ．ＤＥＣ）４、カラムデコーダ（Ｃ．ＤＥＣ）５、入出力回路（Ｉ／Ｏ）６、カラムゲートアレイ（Ｃ．ＳＥＬ）７、ソース線駆動回路（ＳＬＤ）８、および、ウェル充放電回路（Ｗ．Ｃ／ＤＣ）９を有する。メモリ周辺回路は、とくに図解していないが、必要に応じて電源電圧を若干昇圧して、当該昇圧後の電圧をメインロウデコーダ４、ソース線駆動回路８、ウェル充放電回路９に供給する電源回路、および電源供給を制御する制御回路を含む。なお、メモリ周辺回路からメモリセルアレイ１に出力することができる最大の電圧範囲を±５Ｖとすると、外部から供給される電源電圧が２．５Ｖ以下の場合は上述した昇圧が必要となるが、電源電圧が５Ｖの場合、昇圧は不要である。
【００２２】
メインロウデコーダ４は、プリロウデコーダ３により指定されたワード線に所定電圧を印加するワード線駆動回路（ＷＬＤ）を含む。
入出力回路６は、プログラムおよび読み出しデータのバッファ（ＢＵＦ）のほか、データの書き込みまたは読み出し時等にビット線ＢＬに所定電圧を印加するビット線駆動回路（ＢＬＤ）、センスアンプ（ＳＡ）を含む。
【００２３】
本実施の形態では、メモリセルアレイ１に対するデータの書き換え方法に特徴があり、その方法はメモリ周辺回路がメモリセルアレイ１を制御することにより実行される。より詳細に、本実施の形態にかかる不揮発性メモリ装置は、書き込むデータのビット数Ｍと最大の書き換え回数Ｎとに応じた容量の格納領域を、データごとにメモリセルアレイ１の内部で確保する。この方法は、データのビット数Ｍや最大書き換え回数がデータごとにまちまちであり、また、これらが予め分からない場合に好適である。その方法により規定されたデータの格納領域を図２と図３に模式的に示す。
【００２４】
図２に示す例では、データ１は４バイトで、その最大書き換え回数１０回、データ２は８バイトで、その最大書き換え回数が３回と定められている場合を示す。図２に示す例では、データ１についての格納領域Ｒ１が最初の（１０＋１）×４＝４４バイトに定められ、続く（３＋１）×８＝３２バイトがデータ２についての格納領域Ｒ２に定められる。これらのデータごとの格納領域Ｒ１，Ｒ２のアドレス範囲の情報は、メモリセルアレイ１の他の領域に書き換え可能に保持させてもよいし、あるいは、他のメモリに書き換え可能に保持させてもよい。または、このアドレス範囲の情報を外部から入力し、その情報によりメモリセルアレイのアクセス範囲を制限する、いわゆるマスクレジスタをメモリセルアレイに具備させる構成でもよい。
【００２５】
図２に示すようにデータの格納範囲Ｒ１，Ｒ２，…をメモリセルアレイ１内で詰めて決定すると、メモリセルの利用効率は高いが、アドレス範囲の指定が複雑である。
そこで、図３に示すように、データの格納範囲を、ワード線セクタを最小単位としてその倍数で規定することができる。図３では、データ１の格納範囲Ｒ１が３ワード線セクタ分（６０バイト）、データ２の格納範囲Ｒ２が２ワード線セクタ分（４０バイト）確保されている。なお、データ１の最大書き換え回数が１０回であり、データ２の最大書き換え回数が３回と定められている場合でも、メモリセルアレイの容量としては、さらに多い回数の書き換えが可能に構成してある。つまり、図３では、メモリ容量から可能なデータ１の値（４バイト）の保持数は、１つの初期値と１４つの新たなデータ値とで合計１５であることから、データ１の書き換え回数は１４回である。また、メモリ容量から可能なデータ２の値（８バイト）の保持数は、１つの初期値と４つの新たなデータ値とで合計５であることから、データ２の書き換え回数は４回である。これらメモリ容量から可能なデータ１と２の書き換え可能回数１４回と４回は、それぞれデータ１，２で規定されている最大の書き換え回数１０回と３回より多く、その分、各格納領域Ｒ１とＲ２でメモリセルが余分に存在し、メモリセルの利用効率としては図２の場合より低い。しかし、図３に示すデータの格納方法は、ワード線セクタを最小単位として格納領域を選択し、これによるアドレス指定を含めたメモリ周辺回路の制御を簡素にできるという利点がある。
図２および図３では、それぞれの格納領域Ｒ１，Ｒ２，…においては、たとえば左上の隅を原点としたアドレスが決められているとすると、アドレスが若い順に、データの初期値、最初の書き換えによる新たなデータ値１、つぎの書き換えによる新たなデータ値２、…、が順次格納される。
【００２６】
ところで、データのビット数Ｍと最大書き換え回数Ｎが一定の場合、図４に示すようにメモリセルアレイ１を構成させることもできる。図４は、最大書き換え回数Ｎ＝１０の場合を示す。この場合、ビット長Ｍが一定の１１個のブロックＢ０〜Ｂ１０にメモリセルアレイ１が区分されている。データ１は、その初期値Ｖ０がブロックＢ０に格納され、最初の書き換えによる新たなデータ値Ｖ１がブロックＢ１に格納され、２回目の書き換えによる新たなデータ値Ｖ２がブロックＢ２に格納され、これが繰り返され、そして最後の書き換えによる値Ｖ１０がブロックＢ１０に格納される。
【００２７】
つぎに、この図４に示す格納領域の構成を前提として、メモリ周辺回路のデータ書き込みおよび書き換え時の制御動作を簡単に記述する。
最初に、データ１の書き込み動作を説明する。まず、図示しないチップイネーブル信号が“ハイ（Ｈ）”の状態で、アドレス端子に入力されたアドレス信号Ａ１〜Ａｍ＋ｎがアドレスバッファ（カラムバッファ２ａおよびロウバッファ２ｂ）を介して、プリロウデコーダ３およびカラムデコーダ５に入力される。
入力されたアドレス信号の一部はプリロウデコーダ３によりデコードされ、アドレス信号により指定された所定のワード線ＷＬが選択され、選択されたワード線ＷＬｓｅｌ．にメインロウデコーダ４内のワード線駆動回路（ＷＬＤ）により所定の電圧が印加される。
データ１の書き込み時には、入力されるアドレス信号により図４に示す最初の行のワード線が選択され、ワード線駆動回路から所定のハイレベルの正電圧、たとえば３．３Ｖが選択されたワード線ＷＬｓｅｌ．に印加され、非選択のワード線ＷＬｕｎｓｅｌ．はたとえば０Ｖで保持される。
【００２８】
残りのアドレス信号はカラムデコーダ５によりデコードされ、アドレス信号により指定された列選択線ＹＬが選択され、これに所定電圧が印加される。
列選択線ＹＬに所定電圧が印加されることにより、カラムゲートアレイ７内の所定のビット線選択トランジスタが導通状態に推移され、これに応じて、メモリセルアレイ１内でデータ１の初期値Ｖ０を格納するブロックＢ０に対応したＭ本の選択ビット線ＢＬｓｅｌ．が、入出力回路６に接続される。
【００２９】
制御信号ＣＳによって制御されたソース線駆動回路８により、書き込み時には接地電位ＧＮＤがソース線ＳＬに印加される。
また、制御信号ＣＳ´によって制御されたウェル充放電回路９により、メモリセルアレイのウェルが書き込み時にのみ、所定の逆バイアス電圧（たとえば負電圧）に充電される。
【００３０】
これにより、データ１の書き込み時に、入出力バッファ内のデータ１の初期値Ｖ０に応じて、そのビットが「１」の場合にハイレベルの電圧が、そのビットが「０」の場合にローレベルの電圧が、それぞれ選択されたＭ本のビット線ＢＬｓｅｌ．に印加される。その結果、これら選択されたＭ本のビット線ＢＬｓｅｌ．と、選択されて励起されたワード線ＷＬｓｅｌ．との交点にあるＭ個のメモリセル群にデータ１の初期値Ｖ０が書き込まれ、格納される。具体的に、書き込みデータ１の初期値Ｖ０に応じて、その「１」のビットに対応した選択ビット線に３．３Ｖ程度の正電圧が印加され、「０」のビットに対応した選択ビット線に０Ｖが印加される。このうち選択ビット線に正電圧（３．３Ｖ）が印加されたメモリセルに、電離衝突（たとえば２次電離衝突）によるホットエレクトロンが注入され、その結果、メモリセルのしきい値が上昇して記憶データが「１」となる。選択ビット線が０Ｖで維持される「０」のビットに対応したメモリセルでは電離衝突が生じないでしきい値が上昇しないことから、記憶データが「０」となる。
【００３１】
後述するようにビット線方向に長い平行ストライプ状にウェルが分割されている場合、図１の構成では、ウェル選択をカラムアドレスに基づいて行うとよい。２次電離衝突によるホットエレクトロン注入書き込みでは、ウェルを負にバイアスすることが望ましく、この場合、選択されたウェルに、たとえば−１．０〜−３．５Ｖ程度が印加される。
【００３２】
つぎに、データ１の書き換え動作を説明する。
まず、データ１の書き込み時と同様、チップイネーブル信号が“ハイ（Ｈ）”の状態で、アドレス端子に入力されたアドレス信号Ａ１〜Ａｍ＋ｎがアドレスバッファを介して、プリロウデコーダ３およびカラムデコーダ５に入力される。
入力されたアドレス信号の一部はプリロウデコーダ３によりデコードされ、アドレス信号により指定された所定のワード線ＷＬが選択され、選択されたワード線ＷＬｓｅｌ．にメインロウデコーダ４内のワード線駆動回路（ＷＬＤ）により所定の電圧が印加される。
データ１の書き換えであることから、入力されるアドレス信号により図４に示す最初の行のワード線が選択され、ワード線駆動回路から所定のハイレベルの正電圧、たとえば３．３Ｖが選択されたワード線ＷＬｓｅｌ．に印加され、非選択のワード線ＷＬｕｎｓｅｌ．はたとえば０Ｖで保持される。
【００３３】
残りのアドレス信号はカラムデコーダ５によりデコードされ、アドレス信号により指定された列選択線ＹＬが選択され、これに所定電圧が印加される。
列選択線ＹＬに所定電圧が印加されることにより、カラムゲートアレイ７内の所定のビット線選択トランジスタが導通状態に推移され、これに応じて、メモリセルアレイ１内でデータ１の最初の書き換えによる新たなデータ値Ｖ１を格納するブロックＢ１に対応した、つぎのＭ本の選択ビット線ＢＬｓｅｌ．が、入出力回路６に接続される。なお、このときブロックＢ０に対するアクセスが禁止される。
【００３４】
この時までに、入出力バッファ内にデータ１の新たなデータ値Ｖ１が入力されている。したがって、データ１の新たなデータ値Ｖ１に応じて、そのビットが「１」の場合にハイレベルの電圧（３．３Ｖ）が、そのビットが「０」の場合にローレベルの電圧（０Ｖ）が、それぞれ選択されたＭ本のビット線ＢＬｓｅｌ．に印加される。その結果、これら選択されたブロックＢ１に対応したＭ本のビット線ＢＬｓｅｌ．と、選択されて励起されたワード線ＷＬｓｅｌ．との交点にあるＭ個のメモリセル群（ブロックＢ１）にデータ１の新たなデータ値Ｖ１が書き込まれ、格納される。
【００３５】
以後、同様にして、データ１の書き換え指示があるたびに、その新たなデータ値Ｖ２，…，Ｖ１０を順次、ブロックＢ２，…，Ｂ１０と異なる領域に書き込んでいく。そのたびに古いブロックにアクセス禁止が設定される。このため、書き換え回数が任意の時点でデータ１の読み出しを行う場合、最新の書き換え時に値が格納されたブロックへのアクセスしかできない。
なお、データ２、データ３、…と他のデータを格納する必要がある場合も、その基本的なデータの初期値の書き込みと、その書き換えの方法は、上記したデータ１の場合と同じである。
【００３６】
このように、３．３Ｖあるいは２．５Ｖ程度の電源電圧によるデータ書き換えの駆動を実現するには、メモリトランジスタの構造、データの書き込み方法などに工夫を行う必要がある。以下に、本実施の形態で適用可能なメモリセルアレイ方式、メモリトランジスタの断面構造、ならびに、データの書き込みと読み出しの方法などについて詳細に説明する。
【００３７】
図５は、ソース分離ＮＯＲ型の不揮発性メモリ装置の等価回路図である。図６は、その平面図、図７は、図６にＡ−Ａ’線で示す断面からみた鳥瞰図である。
メモリセルを構成するメモリトランジスタＭ１１〜Ｍ３３が行列状に配置され、これらトランジスタ間がワード線、ビット線および分離型ソース線によって配線されている。
列（ＣＯＬＵＭＮ）方向に隣接するメモリトランジスタＭ１１、Ｍ１２およびＭ１３の各ドレインがビット線ＢＬ１に接続され、各ソースがソース線ＳＬ１に接続されている。列方向に隣接するメモリトランジスタＭ２１、Ｍ２２およびＭ２３の各ドレインがビット線ＢＬ２に接続され、各ソースがソース線ＳＬ２に接続されている。列方向に隣接するメモリトランジスタＭ３１、Ｍ３２およびＭ３３の各ドレインがビット線ＢＬ３に接続され、各ソースがソース線ＳＬ３に接続されている。
行（ＲＯＷ）方向に隣接するメモリトランジスタＭ１１、Ｍ２１およびＭ３１の各ゲートがワード線ＷＬ１に接続されている。行方向に隣接するメモリトランジスタＭ１２、Ｍ２２およびＭ３２の各ゲートがワード線ＷＬ２に接続されている。行方向に隣接するメモリトランジスタＭ１３、Ｍ２３およびＭ３３の各ゲートがワード線ＷＬ３に接続されている。
メモリセルアレイ全体では、図５に図解したセル配置およびセル間接続が繰り返されている。
【００３８】
微細ＮＯＲ型セルアレイにおいては、図７に示すように、Ｐ型半導体基板ＳＵＢまたは図示を省略したＰウェルの表面領域にトレンチまたはＬＯＣＯＳなどから素子分離絶縁層ＩＳＯが形成されている。素子分離絶縁層ＩＳＯは、列（ＣＯＬＵＭＮ）方向に長い平行ライン形状を有する。ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔に形成され、それぞれのワード線が素子分離絶縁層ＩＳＯにほぼ直交している。
ワード線と半導体基板ＳＵＢとの間に、ボトム誘電体膜、主電荷蓄積膜、トップ誘電体膜からなる３層の積層膜（電荷蓄積膜）が形成されている。ゲート線の幅（ゲート長）が０．１８μｍ以下、たとえば０．１３μｍに微細化されている。
素子分離絶縁層ＩＳＯの間隔内の半導体基板表面領域においては、Ｎ型不純物が高濃度に導入されて第１のソース・ドレイン領域（以下、ソース領域という）Ｓと第２のソース・ドレイン領域（以下、ドレイン領域という）Ｄとが交互に形成されている。ソース領域Ｓとドレイン領域Ｄの行(ＲＯＷ)方向の寸法は、素子分離絶縁層ＩＳＯの間隔で規定される。ソース領域Ｓとドレイン領域Ｄの列（ＣＯＬＵＭＮ)方向の寸法は、ワード線ＷＬ１〜ＷＬ４の間隔で規定される。ソース領域Ｓとドレイン領域Ｄは、その寸法と配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【００３９】
隣接する２本のワード線の間で、ワード線に沿って細長い自己整合コンタクト部ＳＡＣが開口されている。自己整合コンタクト部ＳＡＣ内においては、オフセット絶縁層ＯＦおよびサイドウォール絶縁層ＳＷによりワード線が被覆されている。
ソース領域Ｓまたはドレイン領域Ｄに一部重なるように、自己整合コンタクト部ＳＡＣ内に導電性材料が互い違いに埋め込まれ、これによりビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣが形成されている。ビットコンタクト・プラグＢＣは、ドレイン領域Ｄに対し行（ＲＯＷ）方向の一方端部に重なっている。ソースコンタクト・プラグＳＣは、ソース領域Ｓに対し行（ＲＯＷ）方向の他方端部に重なっている。その結果、ビットコンタクト・プラグＢＣとソースコンタクト・プラグＳＣは、図７に示すように、互い違いに形成されている。これは、ビットコンタクト・プラグＢＣはビット線と接続され、ソースコンタクト・プラグＳＣはソース線と接続されるからである。
【００４０】
ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成では、自己整合コンタクト部ＳＡＣ全域を埋め込むように導電材料を堆積し、導電材料の上に、エッチングマスク用のレジストを形成する。このとき、レジストを自己整合コンタクト部の幅より一回り大きくし、また、レジストの一部を素子分離絶縁層に重ねる。レジストをマスクとしてレジスト周囲の導電材料をエッチングにより除去する。これにより、ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣが同時に形成される。
図示しない絶縁膜でコンタクト周囲の凹部が埋め込まれている。この絶縁膜上を、ビットコンタクト・プラグＢＣ上に接触するビット線ＢＬ１，ＢＬ２，…と、ソースコンタクト・プラグＳＣ上に接触するソース線ＳＬが交互に形成されている。ビット線とソース線は、列（ＣＯＬＵＭＮ）方向に長い平行ラインの形状を有している。
【００４１】
微細ＮＯＲ型セルアレイは、ビット線またはソース線に対するコンタクト形成が、自己整合コンタクト部ＳＡＣの形成と、プラグＢＣ，ＳＣの形成により達成される。自己整合コンタクト部ＳＡＣの形成によって、ワード線との絶縁分離が達成される。自己整合コンタクト部ＳＡＣの形成時に、ソース領域Ｓまたはドレイン領域Ｄの表出面が均一に形成される。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成は、自己整合コンタクト部コンタクトＳＡＣ内のソース領域Ｓまたはドレイン領域Ｄの表出面に対して行う。各プラグの基板接触面は、列（ＣＯＬＵＭＮ）方向のサイズが自己整合コンタクト部ＳＡＣ形成時に決められ、コンタクト面積のバラツキが小さい。
ビットコンタクト・プラグＢＣまたはソースコンタクト・プラグＳＣと、ワード線との絶縁分離が容易である。ワード線形成時に一括してオフセット絶縁層ＯＦを形成し、その後、絶縁膜の成膜と全面エッチング（エッチバック）を行うだけでサイドウォール絶縁層ＳＷが形成される。ビットコンタクト・プラグＢＣとソースコンタクト・プラグＳＣ、ビット線とソース線は、それぞれ同一階層の導電層をパターンニングして形成される。このため、配線構造が極めて簡素であり、工程数も少なく、製造コストを低く抑えるのに有利な構造となっている。
【００４２】
図８に、メモリトランジスタの行方向（以下、チャネル方向という）の拡大断面図を示す。
図８においては、ドレイン領域Ｄとソース領域Ｓとの間に挟まれ、ワード線ＷＬが交差する部分が、当該メモリトランジスタのチャネル形成領域ＣＨである。チャネル形成領域ＣＨに、ドレイン領域Ｄに接する高濃度チャネル領域ＨＲが形成されている。高濃度チャネル領域ＨＲは、他のチャネル形成領域ＣＨの部分より高濃度なＰ型となっている。後述するように、高濃度チャネル領域ＨＲは、隣接したチャネル形成領域ＣＨ部分でチャネル方向の電界の集中性を高める役割がある。
【００４３】
高濃度チャネル領域ＨＲを含むチャネル形成領域ＣＨの上に電荷蓄積膜ＧＤが形成され、電荷蓄積膜ＧＤの上にメモリトランジスタのゲート電極（ワード線ＷＬ）が形成されている。ワード線ＷＬは、Ｐ型またはＮ型の不純物が高濃度に導入されて導電化されたドープド多結晶硅素、高融点金属シリサイド、またはドープド多結晶硅素と高融点金属シリサイドとの積層膜からなる。ワード線ＷＬの実効部分、すなわちソース・ドレイン間距離に相当するチャネル方向の長さ（ゲート長）は、０．１８μｍ以下、たとえば１３０ｎｍ程度である。
【００４４】
本実施の形態における電荷蓄積膜ＧＤは、下層から順に、ボトム誘電体膜ＢＴＭ，主電荷蓄積膜ＣＨＳ，トップ誘電体膜ＴＯＰから構成されている。
ボトム誘電体膜ＢＴＭは、たとえば、酸化膜を形成し、これを窒化処理して形成する。ボトム誘電体膜ＢＴＭの膜厚は、たとえば４ｎｍから９．０ｎｍの範囲内で決めることができ、ここでは４〜６ｎｍに設定されている。また、半導体基板がシリコンからなる場合、ボトム誘電体膜ＢＴＭのシリコン基板との伝導体側のバリアハイトが、二酸化シリコン（ＳｉＯ２）とシリコン（Ｓｉ）とのバリアハイトより低く設定されている。
【００４５】
ここで、２次元電離衝突によるチャリアそのものではないが、その発生の元となるＤＡＨＣ(drain avalanche hot carrier)の注入効率Ｐを次式（１）に示す。
【００４６】
［式１］
Ｐ＝Ａ・ｅｘｐ｛−(Ｂ・ｑ・φc)／(ｋ・Ｔe)｝…（１）
式（１）においては、ＡおよびＢは定数、ｑは電子電荷の絶対値(=1.6×10-19Ｃ)、φcはバリアハイト、ｋはボルツマン定数、Ｔeは絶対温度を示す。
【００４７】
式（１）から算出される二酸化シリコンのシリコン基板との伝導帯側のバリアハイト３．２Ｖに対し、酸化窒化（oxynitride)膜のシリコン基板との伝導帯側のバリアハイトが２．０Ｖと低い値を有する。このようなバリアハイトの大小関係の条件を満たすボトム誘電体膜ＢＴＭの他の材料としては、後述するように、アルミニウム、タンタル、チタン、ジルコニウム、ハフニウム、ランタンの酸化物またはシリケイトなどからなる膜を用いることができる。これらの材料のシリコン基板との導電帯側のバリアハイトの概算値は、酸化アルミニウム（Ａｌ２Ｏ３）：２．８ｅＶ、酸化タンタル（Ｔａ２Ｏ５）：１．４５ｅＶ、酸化チタン（ＴｉＯ２）：１．１ｅＶ、酸化ジルコニウム（ＺｒＯ２）：１．４ｅＶ、酸化ハフニウム（ＨｆＯ２）：１．５ｅＶ、酸化イットリウム（Ｙ２Ｏ３）：２．３ｅＶ、珪酸ジルコニウム（ＺｒＳｉＯ４）：１．５ｅＶ、ジルコン酸バリウム（ＢａＺｒＯ３）：０．８ｅＶと、何れも二酸化シリコンのシリコン基板との伝導帯側のバリアハイト３．２Ｖより低く設定されている。
【００４８】
主電荷蓄積膜ＣＨＳは、たとえば８．０ｎｍの窒化シリコン（ＳｉｘＮｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。主電荷蓄積膜ＣＨＳは、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。主電荷蓄積膜ＣＨＳは、フレンケルプール型（ＦＰ型）の電気伝導特性を示す。
トップ誘電体膜ＴＯＰは、主電荷蓄積膜ＣＨＳとの界面近傍に深いキャリアトラップを高密度に形成する必要がある。このため、主電荷蓄積膜ＣＨＳは、たとえば成膜後の窒化膜を熱酸化して形成される。トップ誘電体膜ＴＯＰを高温度ＣＶＤ酸化膜（ＨＴＯ）としてもよい。トップ誘電体膜ＴＯＰがＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ誘電体膜ＴＯＰの膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００４９】
このような構成のメモリトランジスタの製造においては、用意した半導体基板ＳＵＢに対し素子分離絶縁層ＩＳＯおよびＰウェルＷ（図７では省略）を形成する。ドレイン領域Ｄおよびソース領域Ｓとなる不純物領域（第１および第２のソース・ドレイン領域）をイオン注入法により形成する。斜めイオン注入法などにより、高濃度チャネル領域ＨＲを形成する。必要に応じて、閾値電圧調整用のイオン注入を行う。
【００５０】
つぎに、ＰウェルＷおよび素子分離絶縁層ＩＳＯが形成された半導体基板ＳＵＢの上に、電荷蓄積膜ＧＤを形成する。
具体的に、短時間高温熱処理法（ＲＴＯ法）により１０００℃，１０秒の熱処理を行い、オキシナイトライド膜（ボトム誘電体膜ＢＴＭ）を形成する。ボトム誘電体膜ＢＴＭの膜厚は４〜９ｎｍが望ましく、本実施例では５ｎｍとする。ボトム誘電体膜ＢＴＭは、前述したようにシリコン基板との伝導帯側のバリアハイトを低くする意味で二酸化シリコン（ＳｉＯ２）以外の材料の膜、前述したように、たとえば酸化窒化シリコン（ＳｉＯＮ）膜、窒化シリコン（ＳｉＮ）膜、アルミナ膜などの各種シリケイト膜、さらには、その他の高誘電率の材料からなる膜から構成してもよい。
ボトム誘電体膜ＢＴＭ上に、窒化シリコン膜（主電荷蓄積膜ＣＨＳ）を、最終膜厚が８ｎｍとなるように、これより厚めにＬＰ−ＣＶＤ法により堆積する。このＣＶＤは、たとえば、ジクロルシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度７３０℃で行う。
形成した窒化シリコン膜表面を熱酸化法により酸化して、たとえば４．５ｎｍの酸化シリコン膜（トップ誘電体膜ＴＯＰ）を形成する。この熱酸化は、たとえばＨ２Ｏ雰囲気、炉温度９５０℃で行う。これにより、トラップレベル（窒化シリコン膜の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０１３／ｃｍ２の密度で形成される。また、窒化シリコン膜（主電荷蓄積膜ＣＨＳ）が１ｎｍに対し熱酸化シリコン膜（トップ誘電体膜ＴＯＰ）が１．５ｎｍ形成され、この割合で下地の窒化シリコン膜厚が減少し、窒化シリコン膜の最終膜厚が８ｎｍとなる。
【００５１】
ゲート電極（ワード線ＷＬ）となる導電膜とオフセット絶縁層（不図示）との積層膜を積層させ、この積層膜を一括して同一パターンにて加工する。
続いて、図７のメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクト部を形成し、自己整合コンタクト部により表出するドレイン領域Ｄおよびソース領域Ｓ上に、ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣとなるプラグを形成する。
これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上にビット線ＢＬおよびソース線ＳＬを形成した後、必要に応じて層間絶縁層の堆積、コンタクト形成、上層配線の形成を行う。最後に、オーバーコートの成膜とパッドの開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００５２】
つぎに、図５に図解したソース分離ＮＯＲ型の不揮発性メモリセルアレイのバイアス設定例および動作を説明する。
図９（Ａ）は、データ書き込みの動作の概念図、すなわち、ホットエレクトロンが注入の概念図、図９（Ｂ）は、チャネル方向の電子の加速電界Ｅを示す図である。本実施の形態では、電離衝突現象の一種である２次電離衝突によって発生したホットエレクトロン注入により書き込みを行う。
具体的に、図９（Ａ）に示すように、ソース（ソース領域Ｓ）の電圧０Ｖを基準として、ゲート（ワード線ＷＬ）に３〜４Ｖ、ドレイン（ドレイン領域Ｄ）にＶｓｄ＝３．３Ｖを印加する。また、バックバイアスとしてＰウェルＷに、ＰウェルＷと副ソース線（第１のソース・ドレイン領域）ＳＳＬまたは副ビット線（第２のソース・ドレイン領域）ＳＢＬとの間のＰＮ接合を逆バイアスする方向の電圧Ｖｗｅｌｌ、たとえば−３Ｖを印加する。このとき第２のソース・ドレイン領域とウェル間に印加される電圧は、第２のソース・ドレイン領域とウェル間の耐圧より小さい電圧値が選択される。
【００５３】
このバイアス条件下、ソース領域Ｓから供給されチャネルを走行する電子ｅがドレイン領域Ｄ側の空乏層内でシリコン格子に衝突し、あるいは散乱を受け、高エネルギーのホールＨＨとエレクトロンＨＥの対を発生させる。このうち、ホットホールＨＨはＰＮ接合の空乏層中で加速されて２次電離衝突し、さらに電子とホールの対を発生させる。２次電離衝突により発生した電子は、ホットエレクトロンＨＥになってドリフトしながら、その一部がワード線ＷＬ側に向かい垂直方向の電界により更に加速される。高いエネルギーを得たホットエレクトロンＨＥが、ボトム誘電体膜ＢＴＭの電位障壁を乗り越え、主電荷蓄積膜ＣＨＳ中のキャリアトラップに捕獲される。この電荷捕獲領域（記憶部）は、ドレイン側の一部に限定される。
【００５４】
電離衝突により発生したホットエレクトロンＨＥは、単純にチャネル内を加速して高エネルギー化するＣＨＥ注入方式より、より低電界で発生する。
また、この実施の形態では、高濃度チャネル領域ＨＲが設けられているため、図９（Ｂ）に示すように、破線で示す高濃度チャネル領域ＨＲを設けない場合よりチャネル方向の電界の集中性が高く、その結果、チャネル走行電子ｅがシリコン格子に衝突するエネルギーが高くなる。あるいは、同じエネルギーを得るためのソース・ドレイン領域間電圧が低くて済む。本実施の形態においては、高濃度チャネル領域ＨＲの形成は必須ではないが、上記理由により、高濃度チャネル領域ＨＲを形成することが、より望ましい。
さらに、バックバイアスによりＰウェルＷと副ビット線をなすＮ＋不純物領域との間のＰＮ接合が逆バイアスされ、より低いドレイン電圧で空乏層が拡がりやすい。また、ゲート電極の印加電圧も、バックバイアスしない場合に比べ低くしても、必要なホットエレクトロンの注入効率が容易に得られる。
【００５５】
以上より、本実施の形態では、最大動作電圧が従来に比べ低減されている。
たとえば、従来のチャネルホットエレクトロン注入方式では、同じ量の電荷を同程度の時間で主電荷蓄積膜ＣＨＳに注入するためのバイアス条件が、ドレイン電圧４．５Ｖ、ゲート電圧９Ｖほど必要であった。
これに対し、本実施の形態では、ドレイン電圧が２．５〜３．３Ｖ、ゲート電圧が３．３Ｖである。
【００５６】
データの読み出しは、ビットごとに行ってもよいし、ページ読み出しとしてもよい。また、ソース・ドレイン間電圧の印加方向が書き込み時と同じフォワードリード方法、逆のリバースリード方法の何れを採用してもよい。
フォワードリード方法とリバースリード方法は、電荷が蓄積される記憶部に対してソースとドレインが逆転しているが、バイアス電圧値そのものを変える必要性は乏しい。一般に、リバースリード方法が、より感度が高い。ただし、書き込み後の検証読み出しでは、ビット線の電位変化が小さくて済むフォワードリード方法が好ましい。また、ゲート長のスケーリングが進むと、フォワードリード方法でも十分な感度が得られやすい。
【００５７】
メモリセルアレイの各動作に必要な諸電圧は、メモリ周辺回路の各種ドライバ等から供給される。
メモリ周辺回路は、データ書き込み時に、互いの電位差がゲートと基板間に印加すべき第２の電圧（６〜７Ｖ）となる第１極性の電圧（３〜４Ｖ）と第２極性の電圧（−３Ｖ）とをそれぞれ生成する。第１極性の電圧（３〜４Ｖ）をゲート電極、たとえばワード線ＷＬに印加し、第２極性の電圧（−３Ｖ）を半導体基板、たとえばＰウェルＷに印加する。
メモリ周辺回路においては、上記第２の電圧（６〜７Ｖ）を取り扱う回路で通常の電源電圧ＶＣＣ系トランジスタあるいはロジック回路トランジスタより少し耐圧が高いトランジスタ（以下、便宜上、中耐圧トランジスタという）が必要となっていた。ところが、本実施の形態では、第２の電圧を第１極性の電圧（３〜４Ｖ）と第２極性の電圧（−３Ｖ）に分け、それぞれの絶対値を電源電圧ＶＣＣの電圧程度とすることにより、さらには、前述したデータの書き換えに消去を用いないことにより、中耐圧トランジスタを不要にできる。なお、電源電圧ＶＣＣが２．５Ｖと低い場合は、より高い４〜６Ｖ程度の電圧を昇圧回路により発生させる必要がある。
【００５８】
本実施の形態の不揮発性メモリでは、データ書き込み時に電荷注入効率が従来のソースサイドＣＨＥ注入より高い２次電離衝突によるホットエレクトロン注入を利用している。また、データの書き換え時に消去を用いないことにより、メモリ周辺回路のトランジスタの耐圧を最大で４〜６Ｖ程度に抑制することが可能となった。
従来の不揮発性メモリでは、いわゆるＶＰＰ系と称される１０数Ｖから、場合によっては２０Ｖを超える高耐圧のトランジスタを必要としていた。このようなトランジスタの形成はＶＣＣ系トランジスタあるいはロジック回路トランジスタとのプロセスの共通性が低いうえ、これを生成する昇圧回路の規模が大きくなり、電力消費も大きいものであった。これらの点で、本実施の形態の不揮発性メモリは優れている。
【００５９】
ところで、４〜６Ｖ程度の耐圧は一般的なＶＣＣ系の回路でも必要とされている。つまり、ＶＣＣ系の回路の入出力（Ｉ／Ｏ）段に使用され、外部からの信号の影響を受けるＩ／Ｏトランジスタは、通常の使用電圧は電源電圧ＶＣＣであっても他のトランジスタより高い耐圧となるように設計されているのが普通である。あるいは、ゲート絶縁膜厚等のプロセスパラメータを他の高速ロジックトランジスタと変えてある場合もある。そして、Ｉ／Ｏトランジスタのバーンイン電圧は６Ｖ程度であり、数秒間の印加で破壊されないことを、その信頼性スペックにうたっていることが多い。また、Ｉ／Ｏトランジスタの耐圧はバーンイン電圧より高い。
【００６０】
本実施の形態では、Ｉ／Ｏトランジスタの少なくともプロセスは、メモリ周辺回路のオフセット付き中耐圧トランジスタと同じとしている。Ｉ／Ｏトランジスタは、他のロジックトランジスタとプロセスが同じ場合と、若干異なる場合がある。しかし、いずれにしても、メモリ周辺回路とロジック部のプロセスは少なくとも一部、より望ましくは全てで共通化されている。
このことは、上述した書き込み方法の採用に付随して可能となっている。つまり、上記書き込み方法によって１００μ秒の高速書き込みが可能となり、フラッシュメモリの実用上必要な書き換え回数は最大でも数１０回を考慮すると、その積算の印加時間は数ｍ秒（実際には、プログラムデータの論理により確率的にその半分程度）であり、これはＩ／Ｏトランジスタのバーンインの条件より遥かに緩やかな使用環境である。また、マージンを十分とりたいときでも、プロセスそのものは、Ｉ／Ｏトランジスタや通常のロジック回路トランジスタと共通にする。さらにマージンをとりたい場合、本実施の形態では少なくともゲート絶縁膜仕様は共通とし、ドレイン側の不純物分布のプロファイルに差をつけるなどにより対処する。
【００６１】
つぎに、不揮発性メモリ装置の製造例を、図面を用いて説明する。
図１０は、メモリセルアレイの形成領域とメモリ周辺回路または論理回路ブロックの形成領域と示す不揮発性メモリ装置の断面図である。
図解した構造においては、メモリセルアレイと、メモリ周辺回路または論理回路ブロックの形成領域は、ともにウェル・イン・ウェル（ＷＩＷ）構造の分離がなされている。メモリトランジスタが形成されるＰウェルＷの周囲に、基板深部に深いＮ＋不純物領域１０ａと基板表面に達するＮ型の不純物領域１１とからなるＮウェルＮＷａが形成されている。同様に、メモリ周辺回路または論理回路ブロックの形成領域においても、Ｐウェル１２の周囲に、基板深部に深いＮ＋不純物領域１０ｂと基板表面に達するＮ型の不純物領域１３とからなるＮウェルＮＷｂが形成されている。
【００６２】
Ｐウェル１２上には、たとえば、数ｎｍ〜１０数ｎｍ程度の熱酸化シリコンからなるゲート絶縁膜１７を介して、ドープド多結晶珪素からなるゲート電極１８が形成されている。Ｎウェル１３上には、同様なゲート絶縁膜１７を介して、たとえば逆の導電型を有した不純物を添加したドープド多結晶珪素からなるゲート電極１９が形成されている。
ゲート電極１８両側のＰウェル１２表面に、Ｎ型のソース・ドレイン不純物領域２０が形成されている。ゲート電極１９両側のＮウェル１３表面に、Ｐ型のソース・ドレイン不純物領域２１が形成されている。
両ゲート電極１８，１９とゲート絶縁膜１７との積層パターンの両側面に、酸化シリコン系の絶縁膜からなるサイドウォール絶縁層２２が形成されている。
【００６３】
トランジスタのゲート電極１８，１９の上に、とくに図解していないが、必要に応じて設けたオフセット絶縁層と、全面に形成された層間絶縁膜によりゲート電極１８，１９の周囲が絶縁層で覆われている。また、ソース・ドレイン不純物領域２０，２１に接続するコンタクトが形成されている。配線層がコンタクト上に接し、メモリトランジスタのビット線等と同じアルミ配線層から形成されている。
【００６４】
この不揮発性メモリ装置の製造は、まず、Ｐ型シリコンウェハ等の半導体基板ＳＵＢを用意し、たとえばトレンチアイソレーション法により、必要に応じて素子分離絶縁層ＩＳＯを半導体基板ＳＵＢに形成する。素子分離絶縁層ＩＳＯの形成では、エッチングマスク層を基板上に形成して、異方性エッチングにより基板を所定深さ掘り、絶縁物でトレンチ内を埋め込む。トレンチ間の基板表面の絶縁物を、たとえばレジストをマスクにしたエッチングにより一部除去した後、ＣＭＰ(Chemical Mechanical Polishing)を行う。絶縁物の一部除去は、ＣＭＰの際に研磨量が絶縁膜の凸部の面積に依存し、あるいは大面積の凸部でディッシング(dishing)などの研磨不均一を起しやすいことから、面積の大小による不具合を是正するため、ＣＭＰ前に凸部の縁部のみ残してトレンチ間で突出する絶縁膜の大部分を予め除去するために行う。
これら工程では、トレンチエッチングマスク層の形成用の第１マスク“ＴＥＲ”と、埋め込み絶縁膜の一部除去用の第２マスク“ＡＩＭ”といった２枚のフォトマスクが必要である。
【００６５】
半導体基板ＳＵＢ上に、第３マスク“ＤＮＷ”を用いてレジストパターンを形成する。このレジストパターンをマスクとしてイオン注入を行い、その開口部下方の基板深部に深いＮ＋不純物領域１０ａ，１０ｂを形成する。
レジストパターンを除去後、異なるパターンおよび条件のレジスト形成とイオン注入を行って、Ｐウェルの形成を行う。このレジストのパターンニングでは第４マスク“ＰＷＬ”を用いる。これにより、メモリトランジスタ用のＰウェルＷと、周辺回路および論理回路用のＰウェル１２がウェハの異なる領域に同時形成される。
【００６６】
レジストを除去後、同じような手順にて異なるパターンおよび条件のレジスト形成とイオン注入を行い、Ｎウェルの形成を行う。このレジストのパターンニングでは第５マスク“ＮＷＬ”を用いる。これにより、メモリトランジスタ用のＮウェルＮＷａがＰウェルＷの周囲に形成され、周辺回路および論理回路用のＮウェルＮＷｂがウェハの異なる領域に同時形成される。
レジストの除去後、異なるパターンおよび条件のレジスト形成とイオン注入を２回繰り返す。これによって、メモリトランジスタとセレクトトランジスタのしきい値電圧の調整をそれぞれ行う。メモリトランジスタのしきい値電圧調整用としては第６マスク“ＭＶＡ”、セレクトトランジスタのしきい値電圧調整用としては第７マスク“ＳＥＬ−ＶＡ”を用いる。
【００６７】
これらの工程においては、熱酸化法により酸化シリコンからなるボトム誘電体膜ＢＴＭを形成し、その上にＬＰ−ＣＶＤ法などで窒化膜（電荷蓄積膜）ＣＨＳを堆積する。主電荷蓄積膜ＣＨＳ表面を熱酸化するなどの方法により、主電荷蓄積膜ＣＨＳ上にトップ誘電体膜ＴＯＰを形成する。
形成した第トップ誘電体膜ＴＯＰの上に、第８マスク“ＧＴＥＴ（ＯＮＯ−ＥＴ）”を用いて、メモリトランジスタ領域を覆うレジストパターンを形成する。レジストをマスクにして、周辺回路および論理回路側のＯＮＯ膜をエッチングにより除去する。
【００６８】
レジストを除去後、露出した基板およびウェルＷの表面を数ｎｍ〜１０数ｎｍ程度熱酸化し、周辺回路および論理回路に共通のゲート絶縁膜１７ａを形成する。
メモリトランジスタの素子分離絶縁層ＳＩＯに挟まれたＰウェルの能動領域に、第９マスク“ＢＮ”を用いてレジストパターンを形成し、イオン注入を行う。これにより、たとえば、Ｎ＋不純物領域からなるドレイン領域Ｄおよびソース領域Ｓが形成される。
第１０マスク“ＢＮ２（Ｎ＋II）”を用いたレジスト形成とイオン注入により、ドレイン領域Ｄおよびソース領域Ｓの一部、たとえばビットコンタクトが形成される側半分の長さに更に不純物の追加注入を行う。これにより、不純物領域の配線抵抗によるトランジスタ特性のバラツキが低減される。
【００６９】
レジスト除去後、全面にドープド多結晶珪素からなるゲート導電膜を成膜する。ゲート導電膜の上に第１１マスク“１ＰＳ”を用いてレジストを形成し、異方性エッチングを行って、ワード線ＷＬおよびゲート電極１８，１９を形成する。
レジストの除去後、メモリトランジスタ領域のみ開口するレジストを第１２マスク“Ｃｈ-stp”を用いて形成する。レジストをマスクにＰ型不純物を浅くイオン注入する。このとき、ワード線ＷＬおよび素子分離絶縁層ＩＳＯが自己整合マスクとなり、ワード線ＷＬ間のＰウェル表面にチャネルストップ用のＰ型不純物領域が形成される。
【００７０】
レジスト除去後、周辺回路および論理回路のＮＭＯＳ側のゲート電極周囲を開口するレジストを第１３マスク“ＨＶ−ＮＬＤ”を用いて形成し、イオン注入を行う。これにより、メモリ周辺回路および論理回路のＮＭＯＳトランジスタ用のＮ＋型ソース・ドレイン不純物領域２０が形成される。
同様にして、ＰＭＯＳ側のＰ＋型ソース・ドレイン不純物領域２１を、第１４マスク“ＨＶ−ＰＬＤ”を用いて形成する。
【００７１】
更に高濃度のソース・ドレイン不純物領域を、第１５マスク“ＮＳＤ”と第１６マスク“ＰＳＤ”を用いて、周辺回路および論理回路のＮＭＯＳ側とＰＭＯＳ側にそれぞれ形成する。このうち高濃度のＮ型不純物の導入の際は、メモリトランジスタのコンタクトが形成される部分に対し、コンタクト抵抗低減のために不純物が追加注入される。
【００７２】
その後、第１７マスク“１ＡＣ”を用いたビットコンタクトおよびソースコンタクトの同時形成、第１８マスク“１Ａｌ”を用いたビット線ＢＬとソース線ＳＬおよび他の配線の形成、オーバーコート膜の成膜、第１９マスク“ＰＡＤ”を用いた電極パッドの開口を行って、当該不揮発性メモリ装置を完成させる。
【００７３】
論理回路用の低耐圧・高速トランジスタは、ＮＭＯＳトランジスタＮＬＴおよびＰＭＯＳトランジスタＰＬＴともに、それぞれ最適化された濃度のウェル１０３または１０４に形成されている。ソース・ドレイン不純物領域１０５，１０６が極限まで高濃度，薄層化されている。ゲート絶縁膜厚が３〜８ｎｍ、ゲート長が０．２５μｍ程度とスケーリングされている。
【００７４】
以上より、本実施の形態に係る不揮発性メモリ装置の製造方法においては、メモリ周辺回路と論理回路のメモリトランジスタを同じサイズで同時形成することにより、製造工程の共通性が高いだけ製造工程が簡単で歩留り向上もしやすい利点がある。具体的に上記例では、マスク枚数で７枚、レジストパターンの形成工程が７工程、イオン注入工程が６工程、異方性エッチング工程が１工程不要となる。実際にコスト計算した結果、従来の製造方法で製造したＭＮＯＳ型半導体メモリ装置に比べ、チップコストで２５％程度の低減ができることを確認した。
なお、前述したように、耐圧が６Ｖ低程度のロジック回路のＩ／Ｏトランジスタを採用することができる。この場合、不純物濃度の最適化に関する第１３マスクと第１４マスクも不要となり、レジストパターンの形成およびイオン注入の各工程が削減され、その結果、さらなるコスト低減が達成できる。
【００７５】
本実施の形態においては、注入電荷の保持領域の下方のチャネル形成領域の一部の途中にピンチオフ点が存在すると、フォワードリードがより有効に行えるため望ましい。
そのためには、たとえば、書き込み時に印加する電圧の値および印加時間を調整して、ゲート絶縁膜ＧＤに対し、ドレイン側のＮ型不純物領域（ドレイン領域Ｄ）と高濃度チャネル領域ＨＲとの境界からチャネル中央側に少なくとも２０ｎｍ以上にまでホットエレクトロンを注入するとよい。この場合の中性閾値電圧、すなわちチャネルドープにのみ依存した注入電荷が存在しない領域下方の閾値電圧を、平均値で１．５Ｖ以下に予め設定しておくことが望ましい。
このようにすると、注入電荷の保持領域の下方のチャネル形成領域の全てがピンチオフせず、かつ中性閾値電圧が十分低いため、電荷注入による閾値電圧変化をフォワードリードにより容易に検出できる。
【００７６】
非選択セルからのオフリーク電流低減のためは、読み出し時に非選択ワード線を若干、負電圧でバイアスするとよい。あるいは、ソース線を若干、正方向にバイアスしてもよい。たとえば、非選択ワード線に０Ｖを印加して、かわりに全てのソース線に、望ましくは０Ｖより大きく０．５Ｖ以下の電圧、たとえば０．３Ｖを印加してもよい。
【００７７】
１つのシステムまたはサブシステムそのものを１つのＬＳＩで実現することを目的としたシステムＬＳＩは、その多くに不揮発性メモリを搭載する。このシステムＬＳＩ用途の不揮発性メモリは、ＣＭＯＳプロセスとの共通性と、高速性を基本とした種々の高い性能が求められている。
本実施の形態の不揮発性メモリ装置は、ＦＧ型のフローティングゲートや、ソースサイド注入方式のＭＯＮＯＳ型など、特殊なゲート構造を不要としながら高速動作を実現している。したがって、プロセス工程数、フォトマスク枚数が少ないうえ、ＣＭＯＳプロセスとの共通性が高く、システムＬＳＩなどの混載用途の不揮発性メモリとして高い総合性能を有しているという利点がある。
【００７８】
以下に、メモリセルアレイ方式、トランジスタ構造などの関する変形例を記述する。
図１１に、メモリセルアレイ（ＭＣＡ）１の回路構成の一例を示す。このアレイ構成は階層化されたビット線およびソース線を有し、いわゆるＳＳＬ（Separated Source Line）型と称される。図１２に、このメモリセルアレイの平面図を示す。図１３に、図１２のＢ−Ｂ´線に沿った断面側から見た鳥瞰図を示す。
このメモリセルアレイでは、ビット線が主ビット線と副ビット線に階層化され、ソース線が主ソース線と副ソース線に階層化されている。
図１１に示すように、主ビット線ＭＢＬ１にセレクトトランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２にセレクトトランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。また、主ソース線ＭＳＬ１にセレクトトランジスタＳ１２を介して副ソース線ＳＳＬ１が接続され、主ソース線ＭＳＬ２にセレクトトランジスタＳ２２を介して副ソース線ＳＳＬ２が接続されている。
【００７９】
副ビット線ＳＢＬ１と副ソース線ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえば、ｎ＝６４）が並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つのセレクトトランジスタ（Ｓ１１とＳ１２、または、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位のブロックが構成される。
【００８０】
ワード方向に隣接するメモリトランジスタＭ１１，Ｍ２１の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎの各ゲートがワード線ＷＬｎに接続されている。
ワード方向に隣接するセレクトトランジスタＳ１１は選択ゲート線ＳＧ１１により制御され、セレクトトランジスタＳ２１は選択ゲート線ＳＧ２１により制御される。同様に、ワード方向に隣接するセレクトトランジスタＳ１２は選択ゲート線ＳＧ１２により制御され、セレクトトランジスタＳ２２は選択ゲート線ＳＧ２２により制御される。なお、主ソース線ＭＳＬ１とＭＳＬ２を共通化し、セレクトトランジスタＳＧ１１とＳＧ２１を共通の選択ゲート線により制御させるようにしてもよい。
【００８１】
メモリセルアレイにおいては、図１３に図解したように、半導体基板ＳＵＢの表面にＰウェルＷが形成されている。ＰウェルＷは、たとえばトレンチに絶縁物を埋め込んで形成された、平行ストライプのパターン形状の素子分離絶縁層ＩＳＯにより、行方向に絶縁分離されている。なお、ウェル・イン・ウェル（ＷＩＷ）構造の採用も可能である。
素子分離絶縁層ＩＳＯにより分離された各Ｐウェル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いに距離をおいた平行ストライプのウェル部分にＮ型不純物が高濃度に導入され、これにより、第２のソース・ドレイン領域としての副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）、および、第１のソース・ドレイン領域としての副ソース線ＳＳＬ１，ＳＳＬ２（以下、ＳＳＬと表記）が形成されている。
副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に直交する平行ストライプのパターン形状を有し、内部に電荷蓄積手段を含む積層絶縁膜（電荷蓄積膜）が形成されている。電荷蓄積膜の上に、ゲート電極を兼用する各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、ＷＬと表記）が形成されている。
副ビット線ＳＢＬと副ソース線ＳＳＬとの間のＰウェルＷの部分のうち、各ワード線ＷＬと交差する部分がメモリトランジスタのチャネル形成領域である。チャネル形成領域に接する副ビット線（第２のソース・ドレイン領域）の部分がドレイン、チャネル形成領域に接する副ソース線（第１のソース・ドレイン領域）の部分がソースとして機能する。
ワード線ＷＬの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクト・プラグＢＣと、副ソース線ＳＳＬに達するソースコンタクト・プラグＳＣと、が形成されている。これらのコンタクト・プラグＢＣ，ＳＣは、たとえばポリシリコンまたは高融点金属などからなる導電体、たとえばプラグであり、ビット方向のメモリトランジスタ６４個ごとに設けられている。
絶縁層上に、ビットコンタクト・プラグＢＣ上に接する主ビット線ＭＢＬ１，ＭＢＬ２，…（以下、ＭＢＬと表記）と、ソースコンタクト・プラグＳＣ上に接する主ソース線ＭＳＬ１，ＭＳＬ２，…（以下、ＭＳＬと表記）とが交互に形成されている。主ビット線と主ソース線は、列方向に長い平行ストライプのパターン形状を有する。
【００８２】
図解したメモリセルアレイは、ビット線およびソース線が階層化され、メモリセルごとにビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣを形成する必要がない。したがって、コンタクト抵抗のセル間のバラツキは基本的にない。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣは、たとえば６４個のメモリセルごとに設けられる。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。この場合、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込んだ後、通常のフォトリソグラフィとエッチングによりコンタクトを開口し、導電材料をコンタクト内に埋め込む。
【００８３】
副ビット線（第２のソース・ドレイン領域）ＳＢＬ，副ソース線（第１のソース・ドレイン）ＳＳＬを不純物領域で構成した疑似コンタクトレス構造となっている。このため、無駄な空間が殆どないことから、各層の形成をウェハプロセス限界の最小寸法Ｆで行った場合、８Ｆ２に近い非常に小さいセル面積が実現できる。
ビット線とソース線が階層化されており、セレクトトランジスタＳ１１またはＳ２１が非選択の単位ブロックにおける並列メモリトランジスタ群を主ビット線ＭＢＬから切り離す。このため、主ビット線ＭＢＬの容量が著しく低減され、高速化、低消費電力化に有利である。セレクトトランジスタＳ１２またはＳ２２の働きで、副ソース線ＳＳＬを主ソース線ＭＳＬから切り離して、低容量化することができる。
更なる高速化のためには、副ビット線ＳＢＬおよび副ソース線ＳＳＬを、シリサイドを張りつけた不純物領域で形成し、主ビット線ＭＢＬおよび主ソース線ＭＳＬをメタル配線とするとよい。
【００８４】
メモリトランジスタ構造についても、種々変形が可能である。以下、これらの変形例を説明する。
メモリトランジスタは、半導体基板に形成されている必要は必ずしもない。本発明の“チャネル形成領域が表面領域に規定される半導体基板”は、基板バルクのほかウェルを含む。ＳＯＩ型基板構造の場合、基板上に絶縁膜が形成され、絶縁膜上にＳＯＩ半導体層が形成されている。この場合のＳＯＩ半導体層を、本発明の“チャネル形成領域が表面領域に規定される半導体基板”として用いることができる。
【００８５】
図１４は、メモリトランジスタ構造の変形例を示す断面図である。
図１４に図解したメモリトランジスタにおいては、Ｎ型の不純物領域からなるドレイン領域Ｄおよびソース領域Ｓの内側端（ドレイン領域Ｄ側のみでも可）に、より低濃度なＮ型の低濃度不純物領域ＬＤＤを有している。高濃度チャネル領域ＨＲは、たとえばドレイン領域Ｄ側の低濃度不純物領域ＬＤＤのチャネル中央側端に接して形成されている。
【００８６】
低濃度不純物領域ＬＤＤの形成は、たとえば図１３に示すメモリセルアレイにおいては、ドレイン領域Ｄ（図１３の場合、副ビット線ＳＢＬに相当）とソース領域Ｓ（図１３の場合、副ソース線ＳＳＬに相当）とを平行ライン形状でウェル内に形成する過程で形成できる。すなわち、平行ライン形状のマスク層をウェル上に形成して、そのマスク層周囲のウェル表面に、先ず、低濃度でＮ型不純物をイオン注入して低濃度不純物領域ＬＤＤを形成する。つぎに、マスク層の幅方向の２つの側面にサイドウォール形状のスペーサ層を形成して、このスペーサ層周囲のウェル表面に、より高濃度でＮ型不純物をイオン注入してドレイン領域Ｄとソース領域Ｓを形成する。
高濃度チャネル領域ＨＲは、マスク層の形成直後あるいは低濃度不純物領域ＬＤＤ形成時のイオン注入後に、Ｐ型不純物を斜めイオン注入法によりマスク層の一方端部下方に導入することで形成できる。
【００８７】
高濃度チャネル領域ＨＲを有することは必須ではないが、高濃度チャネル領域ＨＲを形成した場合、これを有しない素子構造に比べ、電子の注入効率が高い。
高濃度チャネル領域ＨＲと低濃度不純物領域ＬＤＤの双方を形成した場合、さらに望ましい。この場合、チャネル走行キャリア（電子）にとっては、低濃度不純物領域ＬＤＤが低抵抗領域と機能するので、隣接した高濃度チャネル領域ＨＲの相対的な抵抗比が高くなり、高濃度チャネル領域ＨＲで、より大きな電圧降下が生じやすくなる。そのため、チャネル方向電界の急峻性が高濃度チャネル領域ＨＲで更に高まり、その分、電子注入効率が高くなる。したがって、さらなる高速書き込みが可能となる。
【００８８】
メモリトランジスタの電荷蓄積手段に離散化された導電体を用いてもよい。ここでは、この電荷蓄積手段として、ゲート誘電体膜中に埋め込まれたとえば１０ｎｍ以下の粒径を有する多数の互いに絶縁された導電体（以下、小粒径導電体と称する）を用いたメモリトランジスタを説明する。
【００８９】
図１５は、電荷蓄積手段としての小粒径導電体を用いたメモリトランジスタの構造を示す断面図である。
図１５に図解したメモリトランジスタにおいては、ゲート誘電体膜ＧＤが、ボトム誘電体膜ＢＴＭ、その上に形成された電荷蓄積手段としての離散的な小粒径導電体ＭＣ、および小粒径導電体ＭＣを覆う誘電体膜ＤＦとからなる。
その他の構成、すなわちＰウェルＷ、チャネル形成領域ＣＨ、（高濃度チャネル領域ＨＲ）、第２のソース・ドレイン領域（ドレイン領域Ｄまたは副ビット線ＳＢＬ）、第１のソース・ドレイン領域（ソース領域Ｓまたは副ソース線ＳＳＬ）、および、ゲート電極（ワード線ＷＬ）は、図８と同様である。
【００９０】
小粒径導電体ＭＣは、たとえば、微細な非晶質ＳｉＸＧｅ１−Ｘ（０≦ｘ≦１）または多結晶ＳｉＸＧｅ１−Ｘ（０≦ｘ≦１）等の導電体により構成されている。小粒径導電体ＭＣのサイズ（直径）は、好ましくは１０ｎｍ以下、たとえば４．０ｎｍ程度である。個々の小粒径導電体同士が誘電体膜ＤＦで空間的に、たとえば４ｎｍ程度の間隔で分離されている。
本例におけるボトム誘電体膜ＢＴＭは、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とした。
【００９１】
図１５に図解したメモリトランジスタの製造方法について説明する。
ＰウェルＷ，ドレイン領域Ｄ，ソース領域Ｓ（および高濃度チャネル領域ＨＲ）を形成後、前述したと同様な方法によりボトム誘電体膜ＢＴＭを成膜する。
たとえばＬＰ−ＣＶＤ法を用いたＳｉＸＧｅ１−Ｘ成膜の初期過程に生じるＳｉＸＧｅ１−Ｘの小粒径導電体ＭＣの集合体をボトム誘電体膜ＢＴＭ上に形成する。ＳｉＸＧｅ１−Ｘの小粒径導電体ＭＣは、シラン（ＳｉＨ４）あるいはジクロルシラン（ＤＣＳ）とゲルマン（ＧｅＨ４）と水素を原料ガスとして用い、５００℃〜９００℃程度の成膜温度で形成される。小粒径導電体ＭＣの密度、大きさは、シランあるいはジクロルシランと水素の分圧あるいは流量比を調整することによって制御できる。水素分圧が大きい方が小粒径導電体ＭＣのもととなる核の密度を高くできる。あるいは、非化学量論的組成のＳｉＯＸをシランあるいはジクロルシランと酸化二窒素（Ｎ２Ｏ）を原料ガスとして５００℃〜８００℃程度の成膜温度で形成し、その後９００℃〜１１００℃の高温でアニールすることで、ＳｉＯ２と小粒径導電体相が分離し、ＳｉＯ２に埋め込まれた小粒径導電体ＭＣの集合体が形成される。
小粒径導電体ＭＣを埋め込むように、誘電体膜ＤＦを、たとえば７ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがジクロルシラン（ＤＣＳ）と酸化二窒素（Ｎ２Ｏ）の混合ガス、基板温度がたとえば７００℃とする。このとき小粒径導電体ＭＣは誘電体膜ＤＦに埋め込まれる。
その後、ワード線ＷＬとなる導電膜を成膜し、これを一括してパターンニングする工程を経て、当該メモリトランジスタを完成させる。
【００９２】
このように形成された小粒径導電体ＭＣは、平面方向に離散化されたキャリアトラップとして機能する。個々の小粒径導電体ＭＣは、数個の注入電子を保持できる。なお、小粒径導電体ＭＣを更に小さくして、これに単一電子を保持させてもよい。
【００９３】
ところで、メモリトランジスタのゲート誘電体膜ＧＤの構造は、実施の形態で主に説明したＭＯＮＯＳ型に用いられる３層の誘電体膜および上記小粒径導電体型に限定されない。ゲート誘電体膜の要件は、電荷トラップ等の電荷蓄積手段が離散化されていることであり、これらの要件を満たす種々の他の構成を採用可能である。
たとえば、いわゆるＭＮＯＳ型等のように、二酸化珪素等からなるボトム誘電体膜ＢＴＭと、その上に形成された窒化珪素等からなる電荷保持能力を有した膜ＣＨＳとの２層構成であってもよい。
【００９４】
また、酸化アルミニウムＡｌ２Ｏ３、酸化タンタルＴａ２Ｏ５、酸化ジルコニウムＺｒＯ２等の金属酸化物等からなる誘電体膜も多くのトラップを含むことが知られており、ＭＯＮＯＳ型またはＭＮＯＳ型と同じ様な膜構造においては、電荷保持能力を有した膜ＣＨＳとして採用可能である。
さらに、ボトム誘電体膜の材料として、その他の金属酸化物を上げると、たとえば、チタン、ハフニウム、ランタンの酸化物よりなる膜があり、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。
ボトム誘電体膜の材料として、酸化アルミニウム（Ａｌ２Ｏ３）が選択された場合には、たとえば、塩化アルミニウム（ＡｌＣｌ３）と二酸化炭素（ＣＯ２）と水素（Ｈ２）をガスの原料としたＣＶＤ法、またはアルミニウムアルコキシド（Ａｌ（Ｃ２Ｈ５Ｏ）３，Ａｌ（Ｃ３Ｈ７Ｏ）３，Ａｌ（Ｃ４Ｈ９Ｏ）３等）の熱分解を用いる。
ボトム誘電体膜の材料として、酸化タンタル（Ｔａ２Ｏ５）が選択された場合には、たとえば、塩化タンタル（ＴａＣｌ５）と二酸化炭素（ＣＯ２）と水素（Ｈ２）をガスの原料としたＣＶＤ法、またはＴａＣｌ２（ＯＣ２Ｈ５）２Ｃ５Ｈ７Ｏ２、あるいはＴａ（ＯＣ２Ｈ５）５の熱分解を用いる。
ボトム誘電体膜の材料として、酸化ジルコニウム（ＺｒＯＸ）が選択された場合には、たとえば、Ｚｒを酸素雰囲気中でスパッタリングする方法を用いる。
【００９５】
同様に、電荷蓄積膜は、二酸化珪素、窒化珪素、酸化窒化珪素に限られず、たとえば、酸化アルミニウムＡｌ２Ｏ３、酸化タンタルＴａ２Ｏ５、酸化ジルコニウムＺｒＯ２のいずれの材料から選択してもよい。なお、これらの金属酸化物の形成方法については、上述した通りである。
さらに、トップ誘電体膜ＴＯＰは、その他の金属酸化膜として、チタン、ハフニウム、ランタンの酸化物よりなる膜でもよいし、あるいはタンタル、チタン、ジルコニウム、ハフニウム、ランタンのシリケイトよりなる膜を採用することもできる。
【００９６】
本実施の形態によれば、いわゆる消去を行わないデータ書き換え方法により、消去電圧の低減を考慮する必要がなくなり、書き込み時の電圧を低減するだけで動作全体の低電圧化が図れるようになった。書き込み時の低電圧化については、電離衝突を利用したホットエレクトロン注入を利用し、また、ボトム誘電体膜ＢＴＭの材料選択によってバリアハイトを低減し、さらには、高濃度チャネル領域ＨＲの濃度をある程度高くすることにより、単一の電源電圧で動作が可能となった。バックバイアスを行うとさらに電荷の注入効率が上がり、２．５〜３．３Ｖ程度の電源電圧での駆動が可能となる。なお、上述した記述でデータ書き込みは、電子を選択的に注入するとしたが、その他、電子を引き抜く、ホールを注入するあるいはホールを引き抜くなどのオペレーションで行うことができる。それらに対応してデータの消去を、電子を注入する、ホールを引き抜くあるいはホールを注入するなどのオペレーションで行ってもよい。
このような、消去を行わないデータ書き換え方法の採用は、適切なアプリケーションを選択することにより実現できる。
【図面の簡単な説明】
【００９７】
【図１】実施の形態にかかる不揮発性メモリ装置のメモリブロックの概略構成を示すブロック図
【図２】メモリセルアレイのデータの格納領域を模式的に示す図
【図３】メモリセルアレイのワード線セクタを単位としたデータの格納領域を模式的に示す図
【図４】メモリセルアレイのデータの格納領域をブロックで規定した場合の模式図
【図５】ソース分離ＮＯＲ型メモリセルアレイの等価回路図
【図６】ソース分離ＮＯＲ型メモリセルアレイの平面図
【図７】図６のＡ−Ａ’線に沿った断面側から見た鳥瞰図
【図８】メモリトランジスタのチャネル方向の拡大断面図
【図９】データ書き込みの動作の概念図と、そのチャネル方向の電子の加速電界を示す図
【図１０】メモリセルアレイの形成領域とメモリ周辺回路または論理回路ブロックの形成領域と示す不揮発性メモリ装置の断面図
【図１１】メモリセルアレイの変形例を示す等価回路図
【図１２】変形例のメモリセルアレイの平面図
【図１３】図１２のＢ−Ｂ´線に沿った断面側から見た鳥瞰図
【図１４】メモリトランジスタ構造の変形例を示す断面図
【図１５】電荷蓄積手段としての小粒径導電体を用いたメモリトランジスタ構造の変形例を示す断面図
【符号の説明】
【００９８】
１…メモリセルアレイ、２ａ〜９…メモリ周辺回路、ＢＬ１等…ビット線、ＢＴＭ…ボトム誘電体膜（最下層の誘電体膜）、ＣＨ…チャネル形成領域、ＣＨＳ…主電荷蓄積膜、ＴＯＰ…トップ誘電体膜、ＧＤ…電荷蓄積膜、ＨＲ…高濃度チャネル領域、Ｍ１１等…メモリトランジスタ、Ｓ…ソース領域、Ｄ…ドレイン領域、ＭＢＬ１等…主ビット線、ＭＳＬ１等…主ソース線、ＳＢＬ１等…副ビット線、ＳＬ１等…ソース線、ＳＳＬ１等…副ソース線、ＳＵＢ…半導体基板、Ｗ…Ｐウェル、ＷＬ１等…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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