(57)【要約】【課題】スミアー効果の少ないバーチャル・フェーズ（Ｖｉｒｔｕａｌ  Ｐｈａｓｅ；ＶＰ）方式の電荷結合デバイス（Ｃｈａｒｇｅ  ｃｏｕｐｌｅｄ  ｄｅｖｉｃｅ；ＣＣＤ）イメージ・センサーを提供する。【解決手段】電荷結合デバイス（２００）は、２相ゲート構造を有し、クロック誘起の暗電流を本質的に低減するのに役立つクロック式障壁ピクセルのアーキテクチャを含む。電荷を蓄積しないクロック式障壁領域を形成する第１のクロック・ゲート（２０８）は第１のクロック信号入力（２０９）につながれる。クロック式井戸領域を形成する第２のクロック・ゲート（２０５）は第１のクロック・ゲート（２０８）に隣接しており、第２のクロック信号入力（２０６）につながれる。第１のクロック信号は第２のクロック信号と異なる電位レベルを有し、第１のクロック信号と第２のクロック信号とは同期している。【選択図】図２
2005057772.tif 000002
【特許請求の範囲】
【請求項１】
電荷結合デバイスにおいて、
クロック式障壁領域を形成するために、第１のクロック信号に結合した第１のクロック・ゲートを有し、前記クロック式障壁領域は電荷を蓄積せず、
前記第１のクロック・ゲートに隣接し、第２のクロック信号に結合した第２のクロック・ゲートを有し、該第２のクロック・ゲートはクロック式井戸領域を形成し、前記第１のクロック信号は前記第２のクロック信号とは異なる電位レベルを有し、かつ前記第１のクロック信号は前記第２のクロック信号と同期している、ことを特徴とする電荷結合デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体式イメージ・センサーに関するものであって、更に詳細には、高感度で、青色光に高い応答を有し、スミアー効果が小さく、また電荷を電圧に変換する前に単一キャリア衝突電離過程を利用して集積電荷を増倍するバーチャル・フェーズ（Ｖｉｒｔｕａｌ  Ｐｈａｓｅ；ＶＰ）電荷結合デバイス（Ｃｈａｒｇｅ  ｃｏｕｐｌｅｄ  ｄｅｖｉｃｅ；ＣＣＤ）イメージ・センサーに関する。
【背景技術】
【０００２】
典型的なイメージ・センサーは入射する光子を電子に変換することによって光を検出する。変換された電子はピクセルのイメージ・センシング領域・アレイで集積（収集）される。集積が完了した後、収集された電子はＣＣＤ移送過程によって適当な蓄積領域に輸送され、更にその蓄積領域から検出ノードに輸送されて、そこで電子の電荷が電圧に変換される。この結果電圧は次にセンサーの出力端子に供給される。フル・フレーム（Ｆｕｌｌ  Ｆｒａｍｅ；ＦＦ）及びフレーム転送（Ｆｒａｍｅ  Ｔｒａｎｓｆｅｒ；ＦＴ）デバイスでは、イメージ領域アレイ・レジスタのコラム・ピクセルに直接集積され、ＦＴデバイスではフレーム・データを１つのブロックとしてすべてのコラムが並列的にメモリ領域アレイ・ピクセルに転送される。ＦＴセンサー設計及び動作の一例はハイネチェック（Ｈｙｎｅｃｅｋ）に与えられた米国特許第５，４３０，４８１号に見出すことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、ＦＴイメージ・センサーはスミアーという問題を抱えている。電荷転送過程において、転送速度は高いものの、輸送される電荷データは入射光に曝される。これは、輸送されたピクセル中に不要な電荷が生成及び集積する原因となり、それが転送される電荷を汚染し、スミアーを引き起こす。この問題を回避するために、フレーム・インターライン転送（Ｆｒａｍｅ  Ｉｎｔｅｒｌｉｎｅ  Ｔｒａｎｓｆｅｒ；ＦＩＴ）アーキテクチャが過去に開発された。これについては、例えば関口に発行された米国特許第５，４４２，３９５号に述べられている。このアーキテクチャでは、電荷はまず、ＦＦ及びＦＴデバイスのようにイメージ・センシング領域アレイのコラム・レジスタ中には位置していない特殊なフォト・サイトに集積される。集積サイクルが完了した後、フォト・サイトから電荷は入射光を遮蔽したコラム・レジスタ中に転送され、そこから更に蓄積領域に転送される。このように電荷は転送過程において常に入射光から遮蔽されるので顕著なスミアーは発生しない。メモリ領域を持たず、イメージ・センシング領域から直接行なう読み出し時に光を遮断するために機械的シャッタを使用するイメージ・センサーはＦＦイメージ・センサーと呼ばれる。ＦＦ、ＦＴ、及びＦＩＴの３つのタイプのセンサーはすべてＶＰ技術を用いて構築することができる。この技術の詳細については、Ｈｙｎｅｃｅｋに発行された米国特許第４，２２９，７５２号に述べられている。ＶＰ技術は電荷輸送のために少数のクロック・ラインを使用することと、高い量子効率を有することが特徴的であるが、クロックによって誘起される電荷による擬似的な暗電流が少量発生するという問題を有する。この問題はセンサー感度を上げて雑音を減らすために電荷増倍を利用する設計では欠点となる。電荷増倍を利用するＣＣＤイメージ・センサー設計の一例は、いずれもＨｙｎｅｃｅｋに発行された米国特許第５，３３７，３４０号及び米国特許第６，２７８，１４２Ｂ１号に述べられている。電荷増倍器はそこに入力するすべての電荷を増倍するので、その中には暗電流も、クロックによって誘起される擬似的な暗電流も含まれる。これは低レベル光での応用においてセンサー性能を大きく制限する。デバイスを冷却することで通常の暗電流の生成は減らすことができるが、クロック誘起の擬似的な暗電流は低温で逆に増加する。
【課題を解決するための手段】
【０００４】
本発明の１つの目的は従来技術での制限を克服することである。本発明の別の目的は、スミアー効果を最小限に抑制する実際的なイメージ・センサー設計を提供することと、クロックによって誘起される暗電流の生成を大幅に低減するアーキテクチャを提供することである。本発明の更に別の目的は、シリアル・レジスタ及び電荷増倍レジスタでの擬似的な電荷生成を抑制する実用的な高性能イメージ・センサー設計を提供することである。イメージ・センシング領域及びメモリ領域にクロック式障壁を備えたピクセル・アーキテクチャを導入し、２相ゲート構造を採用することによって本発明のこの目的及びその他の目的を達成することができる。
【実施例１】
【０００５】
図１で、符号１００は標準的な従来技術のＶＰ  ＣＣＤデバイスのＣＣＤチャネル中央に沿って取った断面図を簡略化して表しており、それと一緒にゲート・バイアス・レベルを高、低と変化させた場合の、各種デバイス区分での対応するチャネル電位分布を示している。ｐ形基板１０１はその表面付近にｎ形埋め込みチャネル注入領域１０２を有する。酸化物層１０４が基板をポリシリコンのゲート電極１０５から分離しており、後者は金属配線１０６によって一括してバイアス端子につながれている。ｐ＋形バーチャル・フェーズの注入領域１０３はゲート電極１０５相互間に注入されている。電荷転送の方向性は基板表面付近のポリシリコン・ゲート電極１０５及びＶＰゲート領域１０３の直下に追加の注入１０７及び１０８を行なうことによって導入される。この構造は、過剰な移動電荷を排除した後、ゲート・バイアスが低レベルの場合はセグメント１１６、１１２、１１９、１１０、１１５、１１６によって、またゲート・バイアスが高レベルの場合はセグメント１１６、１１３、１１４、１１１、１１５、１１６によって示される電位分布を各ピクセル中に生成する。井戸１１１に蓄積される電荷パケット１１８はゲート１０５に低バイアスが印加されたときにレベル１１０に転送され、井戸１１６に流れて電荷パケット１１７となる。ゲート１０５に高バイアスが印加されたときは、井戸１１６からの電荷パケット１１７は井戸１１１に流れて、そこで電荷パケット１１８となる。ポリシリコン・ゲート１０５に高及び低バイアスを反復印加することによって、電荷パケットはＣＣＤレジスタに沿ってイメージ領域ピクセルからメモリ領域ピクセルに輸送され、更にメモリ領域ピクセルからシリアル・レジスタを経由して最終の検出のための電荷検出ノードに送られて、出力電圧へ変換される。このことは当業者には良く知られているので、これ以上の詳細について説明することはしない。しかし、注目すべき重要な点は、ポリシリコン・ゲートのバイアスが高から低へ遷移するときの、井戸電位ステップ１１４の減少である。ステップ１１４はより小さいステップ１１９に大幅に縮小される。電位ステップの減少は、ゲートのクロック電圧振幅の低減及び電荷転送効率（Ｃｈａｒｇｅ  Ｔｒａｎｓｆｅｒ  Ｅｆｆｉｃｉｅｎｃｙ；ＣＴＥ）の改善のために有利である。電位ステップの減少はポリシリコン・ゲート１０５下のシリコンと二酸化シリコンとの界面に正孔が蓄積したことの結果である。しかし、界面に正孔が蓄積することによる逆の効果も１つある。すなわち、再びゲートが低から高バイアスに遷移するとき、正孔がチャネル・ストップ及びｐ＋形領域１０３に抜け出すのであるが、この過程において衝突電離を引き起こす。この衝突電離は新しい電子−正孔対を生成し、電子は井戸に集積されて望ましくないクロック誘起の暗電流となる。障壁領域１１３と井戸領域１１１はどちらも１つの電極１０５の下に形成されるため、この問題を回避するためにそれらの電位レベルを別々に制御しようと考えてもそれはできない。これは１つのゲート電極だけで電荷転送を行うＶＰ  ＣＣＤ技術の簡略化の報いである。
【０００６】
従って、電荷増倍を利用し、そのピクセルがＶＰ技術のすべての特長を引き継ぐうえに、クロック誘起の擬似的な暗電流を生成することのないＶＰ  ＦＦ、ＦＴ、及びＦＩＴ  ＣＣＤイメージ・センサーを設計することが望まれる。
【０００７】
この問題に対する１つの解決策は図２に符号２００で示されている。この例では、単一層のポリシリコン・ゲート電極１０５の代わりに、より複雑な二重層のポリシリコン・ゲート電極２０５及び２０８が使用されている。２００の中で、領域２０１ないし２０７は図１の１００の中の領域１０１ないし１０７と同じものである。ゲート電極２０８はクロック式障壁電極（Ｃｌｏｃｋｅｄ  Ｂａｒｒｉｅｒ  ｅｌｅｃｔｒｏｄｅ）と呼ばれるが、ゲート電極２０５が金属配線２０６によってまとめてバイアス端子につながれるのと同じように、金属配線２０９によってまとめてバイアス端子につながれる。新しいポリシリコン・ゲート電極構造２０５及び２０８によってシリコン基板２０１中に生成する結果の電位分布は図１の１００に示した先の電位分布と類似している。２００に示す電位分布セグメント及び電子電荷の輸送は、図１の１００に符号１１０ないし１１９で示した同じ電位分布セグメント及び電子電荷の輸送に対応して、符号２１０ないし２１９で示されている。唯一の差異は電位レベル２１２及び２１３が、ゲート２０５と２０８とに別々の異なるクロック・バイアスを印加することによってレベル２１０及び２１１とは独立に制御されることである。ゲート２０５に印加されるクロック・バイアスはゲート２０８に印加されるクロック・バイアスと同位相である。このことが正孔の蓄積なしで所望のより小さい電位ステップ２１９を実現する。クロックを与えたときに、シリコンと二酸化シリコンとの界面に正孔が蓄積することを防止することによって、望ましくないクロック誘起の暗電流生成を排除する。これは、ＶＰ  ＣＣＤ技術のその他すべての特長を継承しながら、これらデバイスの低レベル光に対する動作性能を大幅に改善する。注目に値する点は、レベル２１２と２１３との間で電位を変化させるクロック式障壁（Ｃｌｏｃｋｅｄ  Ｂａｒｒｉｅｒ；ＣＢ）は電荷を蓄積しないことである。電荷はＣＢ領域を介して隣接する蓄積用井戸に迅速に転送されるだけである。この特徴は、電荷を蓄積するようになっていて、その目的に沿った適当な井戸容量を有する必要のあるその他の類似の２ポリ・ゲート構造とは際立って異なる点である。ＣＢ井戸には電荷が蓄積しないため、ＣＢ井戸容量は非常に小さくすることができる。従って、得られた領域を井戸のために割り当てることができる。これはＶＰ  ＣＣＤ技術の電荷処理能力を継承する。
【０００８】
並列アレイ型ピクセルと同様に、新しいＣＣＤレジスタ設計を採用することによって、センサーのシリアル・レジスタ及び電荷増倍レジスタ中での望ましくないクロック誘起の暗電流発生は回避される。新しいＣＣＤレジスタ設計の略式断面が図３に符号３００として示されている。ｐ形にドープされたシリコン基板３０１はその表面付近にｎ形にドープした埋め込み層３０２を有する。シリコン表面上の酸化物層３０４は基板３０１をポリシリコン・ゲート３０５、３０７、及び３０９から分離する。第１のポリシリコン堆積層はフィールド・プレート・ゲート３０５を形成し、それらは金属配線３０６によってバイアス端子につながれる。第２のポリシリコン層は酸化物誘電体層によって第１の層から分離されて、分離独立的にバイアスできるゲート電極３０７及び３０９を形成する。これらもそれぞれの金属配線３０８及び３１０を用いて対応するバイアス端子につながれる。各ゲート３０７及び３０９の下に部分的に適当な障壁注入領域３０３を配置することによって、電荷転送の方向性が与えられる。各ピクセルに望ましい電位分布を生じさせるためのその他の可能性及びその他の注入組合せが当業者には考えられるため、これ以上の詳細についてここで述べる必要はない。上述のゲート構造は移動電荷が部分的に排除された後で、各ピクセル中にセグメント３１４、３１５、３１１、３１２、及び３１３で表される電位分布を生成する。この例では、ゲート３０７は高バイアス・レベルにバイアスされ、ゲート３０９は低バイアス・レベルにバイアスされている。円印３１７はピクセル中の電子電荷の転送を表す。ここで注目すべき重要な事実は、フィールド・プレート電極３０５には直流バイアス電圧が印加されるが、クロック・バイアスは印加されないということである。フィールド・プレート電極をこのゲート構造に採用することには２つの利点がある。フィールド・プレートは、高濃度にドープしたｐ＋形チャネル・ストップを使用せずに、図面に垂直な方向で電荷を閉じ込めるのに適した電位分布を生成するために使用される。これによって、チャネル・ストップ内での衝突電離によって引き起こされる望ましくないクロック誘起の暗電流の発生源が排除される。第２の利点は、このピクセル構造が電荷増倍レジスタに採用されて、電子増倍のきっかけを与えるために必要な高バイアス・レベルに電荷増倍ゲートをバイアスしなければならないときに、電位分布をよりうまく制御できるということである。
【０００９】
本発明のシリアル・レジスタの詳細な設計をより深く理解するために、可能なレイアウト例を簡略化した図面で４００として図４に示す。４００はＣＣＤメモリ領域とシリアル・レジスタとの間のインタフェース領域の詳細についても示している。メモリ領域はｐ＋形にドープされたチャネル・ストップ４０１によって分離された複数のＣＣＤコラムを含む。簡単のために、障壁領域４０５及び井戸領域４０４を備えた従来型のＶＰ  ＣＣＤゲート構造４０３のみを示している。しかし、２００に示した新しいＣＢ  ＶＰ  ＣＣＤ構造によって容易に置き換えられることは当業者には明らかであろう。ゲート４０３はバーチャル・井戸領域４０２とバーチャル障壁領域４０６とのインタフェースとなり、後者はシリアル・レジスタのフィールド・プレート領域４０７とのインタフェースとなっている。第１のポリシリコン層から形成されるフィールド・プレート領域４０７は開口部４１５及びノッチ４１３を有し、ゲート４０９及び４１０を形成する第２のポリシリコン層がそれらの上を覆っている。金属配線４０８、４１１、及び４１２がゲート、フィールド・プレート、及びバイアス端子を接続する。電荷転送の方向性はゲート４０９及び４１０の下に障壁領域４１４及び４１６を注入することによって与えられる。メモリ領域からシリアル・レジスタに転送される電荷はバーチャル障壁領域４０６からフィールド・プレート領域４２２の下を流れ、更にゲート４０９の下を流れる。電荷は、従来の設計で用いられる伝統的なｐ＋形チャネル・ストップに代わって適当な電位障壁を構成する注入領域４１７及び４１８によって閉じ込められてこれらの領域に留まる。従って、シリアル・レジスタ中で電荷を輸送するゲート４０９及び４１０がｐ＋形チャネル・ストップと重なることはあり得ないことは明らかである。このことによって、電荷増倍のために必要な高いバイアス下においても、クロック誘起の擬似的な暗電流の生成は回避される。この設計で導入された重要な特徴はシリアル・レジスタのブルーミング保護（ｂｌｏｏｍｉｎｇ  ｐｒｏｔｅｃｔｉｏｎ）である。これはゲート４０９下にアンチ・ブルーミング障壁を導入することによって実現される。これらのゲート下に、レジスタの電荷増倍区分での過剰な電荷増倍によってあるいはメモリからレジスタへ転送されるデータの数本のラインが加えられることによって電荷が多量に蓄積しても、過剰電荷は隣接ゲート４１０下の電荷信号を破壊することなく、ドレイン４１９に向かって無害のままでオーバーフローすることができる。オーバーフロー電荷を収集するドレイン４１９は配線４２０によってバイアス端子につながれる。ドレインはアクティブ・デバイス領域４２３の縁とのインタフェースとなる。当業者には、ドレイン４１９を廃してそれの代わりに上で述べた別の完全なシリアル・レジスタ構造を配置することによって、オーバーフロー電荷を領域４２２と類似な別の電荷閉じ込め領域を通してこのレジスタに転送できることも明らかであろう。このように複数のレジスタを互いに隣接して配置し、それらのゲートを一緒に並列接続し、最終的にオーバーフロー電荷がこの構造から排出される前に、互の間でオーバーフロー電荷が転送されるようにできる���このオプション的な設計は高ダイナミック・レンジの信号を扱うデバイスを構築する場合に重要である。
【００１０】
シリアル・レジスタがセンサーのイメージングあるいはメモリ領域とのインタフェースとならない場合には、その隣に別の周辺電荷集積ドレインを配置することができる。これは図５に５００で示してある。この図で構成要素５０７ないし５２３は図４の４００に示した構成要素４０７ないし４２３と同一である。違いは電荷閉じ込め電位障壁注入領域５１７であり、今回の場合はそれが連続的にレジスタの長手方向に沿って走っていることである。２つ目の差異は領域４２２と等価な領域が排除されたことである。この領域はここでは必要ない。それはシリアル・レジスタへの電荷の転送が平行な方向には行なわれないからである。周辺電荷集積ドレイン５２４は配線５２５によって適当なバイアス端子につながれる。このドレインはアクティブ・デバイス領域５２３の縁とのインタフェースともなる。
【００１１】
図６の符号６００はＦＩＴイメージ・センシング領域ピクセルの簡略化した設計レイアウトである。領域６０１は各ピクセルの境界を縁取るｐ＋形にドープされたチャネル・ストップである。ピクセルはフォト・サイト領域６０４を含み、それはｎ＋形にドープされた領域によって、あるいは領域１０３と類似なピン止めされた（埋め込まれた）フォトダイオードによって構成されよう。フォトダイオード６０４もまた、アンチ・ブルーミング障壁６０５及びアンチ・ブルーミング・ドレイン６０６とのインタフェースとなる。アンチ・ブルーミング障壁及びドレインはコラムＣＣＤチャネル６１０中を輸送される電荷データの破壊を防止するために、ピクセルから過剰な電荷を取り除く。アンチ・ブルーミング・ドレインにバイアスを供給するための金属配線接続及びコンタクト領域は簡単のため図面からは省いた。フォトダイオードからコラム・チャネル６１０への電荷転送は適当なパルスをゲート６０２に供給することによって作動する。このゲートは第１のポリシリコン層から形成されよう。第２のポリシリコン層はＣＢゲート６０３の形成に使用されよう。簡単のため、ゲート金属相互配線６１１及び６１２は、対応するコンタクト領域とともに図面には模式的にしか示していない。また、通常はコラムＣＣＤチャネルを覆うフォト・サイトの光遮蔽は図面から省いている。バーチャル・フェーズ領域はバーチャル障壁領域６０７とバーチャル・井戸領域６０８とで構成される。電荷がコラムＣＣＤチャネル６１０を輸送されるときに、フォト・サイト領域６０４からＣＣＤレジスタ６１０への電荷の流れを防止するために、適当な電荷転送電位障壁を構成する注入領域６０９がポリシリコン・ゲート６０２の下に配置されている。
【００１２】
電荷センシングのためにイメージ・センシング領域に上述のピクセルを採用したＦＩＴセンサーは次のように動作する。集積期間の終了後、集積された電荷は特別なパルスをゲート６０２に供給することによって、フォト・サイト６０４からコラムＣＣＤレジスタ６１０に転送される。このパルスを供給する期間の終了後、電荷はコラムＣＣＤレジスタ６１０に転送され、イメージ・センシング領域に隣接するメモリ領域アレイに送られる。コラム６１０での電荷転送は標準的なクロック・パルスをゲート６０３及び６０２に供給することによって実行される。
【００１３】
フォト・サイト６０４からの電荷転送及びレジスタ６１０内の電荷転送過程をより深く理解するために、簡略化したタイミング図を７００として図７に示した。標準よりも高い振幅を有し、レベル７０６と７０４との間でパルス脈動する特殊なパルス７０１がフォト・サイト電荷転送を実行する。このパルスはゲート６０２のみに供給される。レジスタ６１０内部の電荷転送はパルス７０２をゲート６０２に供給すると同時にパルス７０３をゲート６０３に供給することによって実行される。パルス７０２及び７０３は標準的な振幅を有し、パルス７０３はレベル７０８と７０７との間でパルス脈動し、パルス７０２はレベル７０６と７０５との間でパルス脈動する。レベル７０６と７０８とは同一のバイアス電圧を有してよい。レベル７０７と７０５とは、レベル７０６及び７０８とは異なるが、同一のバイアス電圧を有することもできる。
【００１４】
上述のデバイス・アーキテクチャはＦＦ、ＦＴ、及びＦＩＴの概念に基づいている。通常、ＶＰ  ＣＣＤデバイス中に存在する少量のクロック誘起暗電流は、ＣＢピクセル・アーキテクチャをイメージ及びメモリ領域ピクセル用として設計し、またフィールド・プレートで囲まれた２相ゲート構造をシリアル・レジスタ及び電荷増倍レジスタ用として設計することによって、これらのデバイスからは排除される。
【００１５】
新規なシリアル・レジスタ及び電荷増倍レジスタを有し、フィールド・プレートで囲まれた２相ゲート構造を備え、クロック誘起の暗電流の発生を大幅に抑制した新規なＣＢ  ＦＴ及び  ＦＩＴ  ＣＣＤイメージ・センサーの好適な実施の形態について説明してきたが、これは例示目的の説明であり、それに限定する意図のものではない。当業者は本発明の教えるところに従って、各種の修正や変形を思いつくであろう。従って、ここに開示する本発明の特定の実施の形態に対して、特許請求の範囲に定義した本発明の範囲および精神から外れることなく、各種の変更が可能であることを理解されるべきである。
【００１６】
以上の説明に関し更に以下の項目を開示する。
（１）電荷結合デバイスであって、
クロック式障壁領域を形成するために、第１のクロック信号に結合した第１のクロック・ゲートを有し、クロック式障壁領域は電荷を蓄積せず、
第１のクロック・ゲートに隣接し、第２のクロック信号に結合した第２のクロック・ゲートを有し、該第２のクロック・ゲートはクロック式井戸領域を形成し、第１のクロック信号は第２のクロック信号とは異なる電位レベルを有し、かつ第１のクロック信号は第２のクロック信号と同期している、電荷結合デバイス。
（２）上記（１）に記載のデバイスであって、第１のクロック信号が第２のクロック信号よりも低い電位レベルを有しているデバイス。
（３）上記（１）に記載のデバイスであって、更に、第２のクロック・ゲートに隣接するバーチャル・ゲートを含むデバイス。
（４）上記（３）に記載のデバイスであって、バーチャル・ゲートがバーチャル障壁とバーチャル・井戸とを含んでいるデバイス。
（５）上記（１）に記載のデバイスであって、第２のクロック・ゲートが第１のクロック・ゲートと重なっているデバイス。
（６）上記（５）に記載のデバイスであって、更に、第１のクロック・ゲートと第２のクロック・ゲートとの間に絶縁層を含むデバイス。
（７）上記（１）に記載のデバイスであって、更に、アンチ・ブルーミング・ドレインを含むデバイス。
（８）上記（７）に記載のデバイスであって、更に、アンチ・ブルーミング・ドレインに隣接してアンチ・ブルーミング障壁を含むデバイス。
（９）電荷結合デバイス（２００）は、２相ゲート構造を有し、クロック誘起の暗電流を本質的に低減するのに役立つクロック式障壁ピクセルのアーキテクチャを含む。電荷を蓄積しないクロック式障壁領域を形成する第１のクロック・ゲート（２０８）は第１のクロック信号入力（２０９）につながれる。クロック式井戸領域を形成する第２のクロック・ゲート（２０５）は第１のクロック・ゲート（２０８）に隣接しており、第２のクロック信号入力（２０６）につながれる。第１のクロック信号は第２のクロック信号と異なる電位レベルを有し、第１のクロック信号と第２のクロック信号とは同期している。
【図面の簡単な説明】
【００１７】
【図１】標準的な従来技術のＶＰ  ＣＣＤデバイスのＣＣＤチャネル中央における模式的断面図であり、各種のデバイス区分について、ゲート・バイアス・レベルを高低に変えた場合の対応するチャネル電位分布を一緒に示す模式的断面図。
【図２】本発明に従うクロック式障壁を備えたＶＰ  ＣＣＤデバイスのＣＣＤチャネル中央における模式的断面図であり、各種デバイス区分について、ゲート・バイアス・レベルを高、低と変化させた場合の対応するチャネル電位分布を一緒に示す模式的断面図。
【図３】本発明に従って、フィールド・プレートによって取り囲まれた２相ゲート構造のＣＣＤチャネル中央における模式的断面図であり、各種デバイス区分において、ゲート・バイアス・レベルを高、低のうちの一方として低レベルに設定した場合の対応するチャネル電位分布を一緒に示す模式的断面図。
【図４】図３のフィールド・プレートで囲まれた２相ゲート構造を用いたＣＣＤレジスタの模式的上面図であり、イメージ蓄積領域とのインタフェースとなるシリアル・レジスタの詳細も示しており、また電荷オーバーフロー障壁及びシリアル・レジスタのアンチ・ブルーミング・ドレインの詳細も示す模式的上面図。
【図５】図３のフィールド・プレートで囲まれた２相ゲート構造を用いたＣＣＤレジスタの模式的上面図であり、イメージ・メモリ領域とのインタフェースとならないし電荷増倍のためにも使用されるシリアル・レジスタの詳細も示しており、また電荷オーバーフロー障壁及びシリアル・レジスタのアンチ・ブルーミング・ドレインの詳細も示す模式的上面図。
【図６】ＶＰ  ＦＩＴ  ＣＣＤセンサーのイメージ・センシング領域のＣＣＤレジスタの模式的上面図であり、過剰電荷を集積するためのアンチ・ブルーミング・ドレインを備え、横方向アンチ・ブルーミング障壁を有する、光電荷集積用のフォト・サイト領域を示すとともに、イメージ・メモリ領域への電荷の高速転送のために使用されるコラムＣＣＤチャネルの詳細も示す模式的上面図。
【図７】ＶＰ  ＦＩＴ  ＣＣＤイメージ・センサーのフォト・サイトからコラム・レジスタへの集積電荷の転送を引き起こす電荷転送パルス及び光電荷のイメージ・メモリ領域への転送を引き起こす後続のパルス・シーケンスの詳細を示す模式的タイミング図。
【符号の説明】
【００１８】
１００  標準的な従来技術のＶＰ  ＣＣＤ
１０１  ｐ形基板
１０２  ｎ形埋め込みチャネル注入領域
１０３  ｐ＋形バーチャル・フェーズ注入領域
１０４  酸化物層
１０５  ポリシリコン・ゲート電極
１０６  金属配線
１０７，１０８  追加の注入領域
１１０，１１２，１１５，１１６，１１９  電位セグメント
１１１  井戸
１１３  障壁領域
１１４  電位ステップ
１１６  井戸
１１７，１１８  電荷パケット
１１９  電位ステップ
２０５，２０８  二重層ポリシリコン・ゲート電極
２０６，２０９  金属配線
２１０，２１１，２１２，２１３  電位レベル
２１９  電位ステップ
３０１  ｐ形にドープされたシリコン基板
３０２  ｎ形にドープされたシリコン基板
３０３  障壁注入領域
３０４  酸化物層
３０５，３０７，３０９  ポリシリコン・ゲート
３０６  金属配線
３０７，３０９  ゲート電極
３０８，３１０  金属配線
３１１，３１２，３１３，３１４，３１５  電位セグメント  ４０１  ｐ＋形にドープされたチャネル・ストップ
４０３  従来のＶＰ  ＣＣＤゲート構造
４０４  井戸領域
４０５  障壁領域
４０６  バーチャル障壁領域
４０７  フィールド・プレート領域
４０８，４１１，４１２  金属配線
４０９，４１０  ゲート
４１４，４１６  障壁領域
４１７，４１８  障壁注入領域
４１９  ドレイン
４２０  配線
４２１  アンチ・ブルーミング障壁注入領域
４２２  フィールド・プレート領域
４２３  アクティブ・デバイス領域
５１７  電荷閉じ込め電位障壁注入領域
５２３  アクティブ・デバイス領域
５２４  周辺電荷集積ドレイン
６０１  ｐ＋形にドープされたチャネル・ストップ
６０２  ポリシリコン・ゲート
６０３  ＣＢゲート
６０４  フォト・サイト領域
６０５  アンチ・ブルーミング障壁
６０６  アンチ・ブルーミング・ドレイン
６０７  バーチャル障壁領域
６０８  バーチャル・井戸領域
６０９  電荷転送電位障壁注入領域
６１０  コラムＣＣＤチャネル
６１１，６１２  ゲート金属相互接続配線
７０１，７０２，７０３  パルス
７０４，７０５，７０６，７０７，７０８  電位レベル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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