(57)【要約】【課題】複雑な回路を必要とせずに比較的高いビットレートに適応させた変換器を提供する。【解決手段】本願発明のデュオバイナリ−バイナリ信号変換器は、論理ゲートと結合させた一対の比較器を含む。各比較器は、変換器に加えられたデュオバイナリ・エンコードされたアナログ信号のコピーを受信し、そしてこの受信信号の大きさと対応するしきい電圧との比較に基づいてバイナリ出力を作成する。これらの比較器の出力は、論理ゲートに供給され、論理ゲートはそのデュオバイナリ・エンコードされた信号に対応したバイナリ・シーケンスを作成する。本発明の代表的な変換器は、約４０Ｇｂ／ｓ程度の速いビットレートでも比較的良好に動作でき、またデュオバイナリ信号法を利用するデータ伝送システム向けの適当な集積デバイス（たとえば、ＡＳＩＣ）に好都合に組み込むことができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
入力信号の第１のコピーを受信して第１のバイナリ信号を作成するように適応させた第１の比較器と、
前記入力信号の第２のコピーを受信して第２のバイナリ信号を作成するように適応させた第２の比較器と、
前記第１および第２のバイナリ信号に基づいて第３のバイナリ信号を作成するように適応させた論理ゲートとを備え、
前記入力信号はデュオバイナリ・シーケンスに対応し、そして、
前記第３のバイナリ信号は前記デュオバイナリ・シーケンスの１つのバイナリ表現であることを特徴とするデバイス。
【請求項２】
前記入力信号は１つのアナログ信号であり、
前記論理ゲートは排他的ＯＲゲートを備え、
前記入力信号は約１０Ｇｂ／ｓを超えるビットレートに対応することを特徴とする請求項１に記載のデバイス。
【請求項３】
前記入力信号を受信して前記第１および第２のコピーを作成するように適応させたスプリッタをさらに備えており、
前記スプリッタは、Ｔｂが前記入力信号に対応したビット周期であるとして約１／２Ｔｂの帯域幅を有し、そして
前記第１および第２の比較器と前記論理ゲートのそれぞれは約１／Ｔｂの帯域幅を有することを特徴とする請求項１に記載のデバイス。
【請求項４】
各比較器に関し、
第１の入力ポートに加えられた電圧が第２の入力ポートに加えられた電圧と比べて等しいか大きい場合に、前記対応するバイナリ信号は２進「０」を有し、そして、
前記第１の入力ポートに加えられた電圧が前記第２の入力ポートに加えられた電圧と比べてより小さい場合に、前記対応するバイナリ信号は２進「１」を有することを特徴とする請求項１に記載のデバイス。
【請求項５】
前記第１の比較器に関し、
前記第１のコピーがその第１の入力ポートに加えられて、そして、
前記第１のしきい電圧がその第２の入力ポートに加えられており、並びに、
前記第２の比較器に関して、
前記第２のしきい電圧がその第１の入力ポートに加えられ、そして、
前記第２のコピーがその第２の入力ポートに加えられることを特徴とする請求項４に記載のデバイス。
【請求項６】
各比較器に関して
対応するしきい電圧が前記第１の入力ポートに加えられ、そして、
前記第２の入力ポートに前記対応する信号コピーが加えられることを特徴とする請求項４に記載のデバイス。
【請求項７】
（Ａ）第１および第２の２進値を作成するために第１および第２のしきい電圧を有する電気信号の大きさを比較する工程と、
（Ｂ）第３の２進値を作成するために前記第１および第２の２進値に論理関数を適用する工程と、
（Ｃ）第３の２進値からなるシーケンスを作成するために工程（Ａ）および（Ｂ）を反復する工程とを含み、
前記電気信号は１つのデュオバイナリ・シーケンスに対応し、
第３の値からなる前記シーケンスは前記デュオバイナリ・シーケンスの１つのバイナリ表現であることを特徴とする信号処理方法。
【請求項８】
工程（Ａ）について、
各しきい電圧に関して、
前記電気信号の大きさが前記しきい電圧と比べて等しいか大きい場合に、前記対応する２進値は２進「０」を有し、そして、
前記電気信号の大きさが前記しきい電圧と比べてより小さい場合に、前記対応する２進値は２進「１」を有することを特徴とする請求項７に記載の方法。
【請求項９】
工程（Ａ）について、
前記電気信号の大きさが前記第１のしきい電圧と比べて等しいか大きい場合に、前記第１の２進値は「０」であり、
前記電気信号の大きさが前記第１のしきい電圧と比べてより小さい場合に、前記第１の２進値は「１」であり、
前記電気信号の大きさが前記第２のしきい電圧と比べて等しいか小さい場合に、前記第２の２進値は「０」であり、そして、
前記電気信号の大きさが前記第２のしきい電圧と比べてより大きい場合に、前記第２の２進値は「１」であることを特徴とする請求項７に記載の方法。
【請求項１０】
デュオバイナリ信号法を使用するように設計されたデータ伝送システムであって、
入力信号の第１のコピーを受信して第１のバイナリ信号を作成するように適応させた第１の比較器と、
前記入力信号の第２のコピーを受信して第２のバイナリ信号を作成するように適応させた第２の比較器と、
前記第１および第２のバイナリ信号に基づいて第３のバイナリ信号を作成するように適応させた論理ゲートとを備えたデバイスを含み、
前記入力信号はデュオバイナリ・シーケンスに対応し、
前記第３のバイナリ信号は前記デュオバイナリ・シーケンスの１つのバイナリ表現であることを特徴とするデータ伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信装置に関し、より具体的にはデュオバイナリ信号をデコードするための装置に関する。
【背景技術】
【０００２】
デュオバイナリ信号法（Ｄｕｏｂｉｎａｒｙ  Ｓｉｇｎａｌｉｎｇ）は１９６０年代に導入され、それ以降、通信システムにおいて多くの用途が見いだされてきた。デュオバイナリ信号法の原理は、その教示を参照により本明細書に組み込むものとする、たとえばＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ、Ｖｏｌ．８２（１９６３年５月）２１４〜２１８頁に掲載されたＡ．Ｌｅｎｄｅｒによる記事で説明されている。簡単に述べると、デュオバイナリ信号法は、たとえば、「＋１」、「０」および「−１」という３つの信号レベルを使用している。各信号間隔（タイムスロット）の間に、これらのレベルのうちの１つ（すなわち、デュオバイナリ記号）に対応した信号が送信されている。デュオバイナリ信号は、典型的には、ある種の変換法則を用いて対応するバイナリ信号から作成されている。この２つの信号は同じ情報を伝達しているが、デュオバイナリ信号の帯域幅は、信号対雑音比を犠牲にして、バイナリ信号の帯域幅と比べて２分の１に狭めることができる。さらに、このデュオバイナリ信号は、受信器の位置においてエラー補正アルゴリズムの実現を可能にするようなある種の記号間相関（ＩＳＣ）データを有するようにして生成することができる。
【０００３】
対応するバイナリ・シーケンスａｋからデュオバイナリ・シーケンスｂｋ（ここで、ｋ＝１，２，３，．．．）を生成させるためには異なる多くの変換が提唱されている。上で引用したＬｅｎｄｅｒの記事に記載されているこうした変換の１つを次に示す。ある任意のｋ＝ｍに関して、ａｍ＝０であるときには、ｂｍ＝０である。ａｍ＝１であるときには、ｂｍは＋１と−１のいずれかに等しく、このｂｍの極性は、ｂｍに先行する最後の非ゼロ記号ｂｍ−ｉの極性（ここで、ｉは正の整数）に基づいて決定される。より具体的には、ｉが奇数の場合では、ｂｍの極性はｂｍ−ｉの極性と同じになり、またｉが偶数の場合には、ｂｍの極性はｂｍ−ｉの極性と反対となる。この変換の特性のために、デュオバイナリ・シーケンスは、連続するタイムスロットにおける「＋１」レベルや「−１」レベルの間での遷移を有することがない。起きる可能性があるのは（ｉ）「０」レベルと「＋１」レベルの間での遷移、並びに（ｉｉ）「０」レベルと「−１」レベルの間での遷移だけである。既知のｂｋからのａｋの再構成は、比較的簡単明瞭である。より具体的には、ｂｍ＝±１であるときには、ａｍ＝１であり、かつｂｍ＝０であるときには、ａｍ＝０である。
【０００４】
表１は、上述の変換をさらに例証するためにＬｅｎｄｅｒの記事で得られた例を再掲したものである。
【表１】
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【非特許文献１】Ａ．Ｌｅｎｄｅｒ、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ、Ｖｏｌ．８２（１９６３年５月）２１４〜２１８頁
【特許文献１】米国特許第５，８９２，８５８号
【特許文献２】米国特許第４，０８６，５６６号
【特許文献３】米国特許第４，９４１，０８０号
【特許文献４】米国特許第６，４８０，４０５号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
デュオバイナリ−バイナリ（Ｄuobinary-to-Ｂinary：Ｄ／Ｂ）の信号変換器は、対応するデュオバイナリ・エンコード信号からバイナリ・シーケンスを再構成するためにデータ伝送システムの受信器側エンドで使用されるデバイスである。従来技術の典型的なＤ／Ｂ変換器の１つは、以下でより詳細に記載するような全波整流器を用いて実現されている。しかし、こうした変換器に関する問題点の１つは、たとえば回路の物理的サイズがそのデータレートに対応する波長に相当する場合など比較的高いデータ伝送レートにおいて、そのパフォーマンスが悪影響を受けることである。現在のテクノロジ・レベルでは、こうした問題は約１０Ｇｂ／ｓのデータレートで発生している。
【課題を解決するための手段】
【０００６】
従来技術の問題点に対して、本発明の原理に従って、実施の一形態では論理ゲートと結合させた一対の比較器を含むようなデュオバイナリ−バイナリ信号変換器によって対処している。各比較器は変換器に加えられたデュオバイナリ・エンコードされたアナログ信号のコピーを受信しており、また各比較器は、この受信信号の大きさと対応するしきい電圧との比較に基づいてバイナリ出力を作成するように設計されている。これらの比較器の出力は、論理ゲートに供給されており、論理ゲートはそのデュオバイナリ・エンコードされた信号に対応したバイナリ・シーケンスを作成している。本発明の代表的な変換器は、約４０Ｇｂ／ｓ程度の速いビットレートでも比較的良好に動作することが可能であり、またデュオバイナリ信号法を利用しているデータ伝送システム向けの適当な集積デバイス（たとえば、ＡＳＩＣ）に好都合に組み込むことができる。
【０００７】
実施の一形態では、本発明は、入力信号の第１のコピーを受信して第１のバイナリ信号を作成するように適応させた第１の比較器と、入力信号の第２のコピーを受信して第２のバイナリ信号を作成するように適応させた第２の比較器と、これら第１および第２のバイナリ信号に基づいて第３のバイナリ信号を作成するように適応させた論理ゲートと、を備えるデバイスであって、この入力信号はデュオバイナリ・シーケンスに対応しており、かつこの第３のバイナリ信号はデュオバイナリ・シーケンスの１つのバイナリ表現であるようなデバイスである。
【０００８】
別の実施形態では、本発明は、（Ａ）第１および第２の２進値を作成するために第１および第２のしきい電圧を有する電気信号の大きさを比較する工程と、（Ｂ）第３の２進値を作成するためにその第１および第２の２進値に論理関数を適用する工程と、（Ｃ）第３の２進値からなるシーケンスを作成するためにこの工程（Ａ）および工程（Ｂ）を反復する工程と、を含む信号処理方法であって、この電気信号は１つのデュオバイナリ・シーケンスに対応しており、かつ第３の値からなるこのシーケンスはデュオバイナリ・シーケンスの１つのバイナリ表現であるような信号処理方法である。
【０００９】
さらに別の実施形態では、本発明は、デュオバイナリ信号法を使用するように設計されたデータ伝送システムであって、入力信号の第１のコピーを受信して第１のバイナリ信号を作成するように適応させた第１の比較器と、この入力信号の第２のコピーを受信して第２のバイナリ信号を作成するように適応させた第２の比較器と、これら第１および第２のバイナリ信号に基づいて第３のバイナリ信号を作成するように適応させた論理ゲートと、を備えているデバイスを含むと共に、この入力信号はデュオバイナリ・シーケンスに対応しており、かつこの第３のバイナリ信号はデュオバイナリ・シーケンスの１つのバイナリ表現であるようなデータ伝送システムである。
【発明を実施するための最良の形態】
【００１０】
本発明に関するその他の態様、特徴および利点は、以下の詳細な説明、添付の特許請求の範囲、並びに添付の図面からより十分に明らかにされよう。
【００１１】
本明細書における実施の一形態やある実施形態に対する言及は、その実施形態に関連して記載したある特定の特徴、構造あるいは特性を本発明の少なくとも１つの実施形態に含めることが可能であることを意味している。本明細書内のさまざまな箇所に「実施の一形態では」という言い回しを用いているが、この言い回しは必ずしもそのすべてが同じ実施形態を意味するものではなく、また独立のあるいは代替的な実施形態が別の実施形態と互いに相容れないことを意味するものでもない。
【００１２】
図１は、デュオバイナリ信号法を利用している代表的なデータ伝送システム１００のブロック図である。より具体的には、システム１００は、入力されたバイナリデータ・シーケンスｃｋ（たとえば、疑似ランダム・ビットストリーム（ＰＲＢＳ））に対応した情報を伝送チャンネル１０６を介して伝送するように設計されている。シーケンスｃｋは、システム１００の出力の位置においてシーケンスｃ'ｋに復元される。送信器側エンドには、システム１００は、記号間相関（ＩＳＣ）データをシーケンスｃｋに導入するように設計されているプリコーダ１０２を有している。得られる相関済みバイナリ・シーケンスｐｋは、バイナリ−デュオバイナリ（Ｂ／Ｄ）エンコーダ１０４に加えられており、このエンコーダ１０４によって対応するデュオバイナリ・シーケンスｄｋが作成される。システム１００内でプリコーダ１０２およびエンコーダ１０４の役割をすることができる代表的な回路に関するさらなる詳細は、たとえば、その教示を参照により本明細書に組み込むものとする米国特許第５，８９２，８５８号において知ることができる。
【００１３】
伝送チャンネル１０６は、伝送リンクの一方のエンドに結合させた送信器と、この伝送リンクのもう一方のエンドに結合させた任意選択の受信器とを有している（ただし、これらはいずれも図１に明瞭に図示していない）。デュオバイナリ・シーケンスｄｋに基づいて、送信器は適当な通信信号を作成し、この信号を伝送リンクに与えている。このリンクの遠位側エンドにおいては、受信器（あるとした場合）は、この通信信号を受信し、図１でｓ（ｔ）と表した対応するアナログ信号を作成している。実施の一形態では、チャンネル１０６は、（ｉ）電気・光変調器と結合させたレーザーを備えた送信器と、（ｉｉ）フォトダイオードを備えた受信器とを、これら送信器および受信器が光ファイバと結合されるようにして有している。別の実施形態では、チャンネル１０６は、ワイヤレス媒体を介して互いに通信している無線周波数（ＲＦ）送信器およびＲＦ受信器を有している。さらに別の実施形態では、チャンネル１０６は、たとえば、回路基板上のマイクロストリップ線などの導体と結合させた電気波形発生器を有している。
【００１４】
伝送チャンネル１０６によって出力された信号ｓ（ｔ）は、シーケンスｐｋと同一である（ただし、その大部分が伝送チャンネル１０６の不完全性のために起こり得るようなエラーの場合を除く）ようなバイナリ・シーケンスｐ'ｋを作成するためにＤ／Ｂ変換器１０８に加えられる。デコーダ１１０は、プリコーダ１０２の符号化を逆転させてシーケンスｃ'ｋを作成する。デコーダ１１０は、シーケンスｐｋのＩＳＣを利用してシーケンスｐ'ｋ内のエラーを発見して補正するように設計されることがある。デコーダ１１０の代表的な実現形態の１つはその教示を参照により本明細書に組み込むものとする米国特許第４，０８６，５６６号に記載されている。
【００１５】
図２は、システム１００のＤ／Ｂ変換器１０８として使用可能な代表的な従来技術のＤ／Ｂ変換器２０８のブロック図を表している。変換器２０８は、スライサ２１４と結合させている全波整流器（Ｆull-Ｗave Ｒectifier：ＦＷＲ）２１２を含んでいる。ＦＷＲ２１２は、負の波形では極性を逆転させており、一方正の波形では実質的に不変のままとさせるようにして、信号ｓ（ｔ）を整流済み信号ｓ'（ｔ）に変換している。ＦＷＲ２１２の例示的な実施形態は、米国特許第４，９４１，０８０号および同第６，４８０，４０５号で知ることができ、この両者の教示を参照により本明細書に組み込むものとする。次いでスライサ２１４は、当技術分野で知られるようにして信号ｓ'（ｔ）を処理してシーケンスｐ'ｋを生成させている。
【００１６】
変換器２０８は比較的低い周波数／ビットレートで動作するようには容易に適応できるが、比較的高いビットレート（たとえば、約１０Ｇｂ／ｓ）では同様のことは言えない。詳細には、ＦＷＲ２１２のＲＦ信号の波長がある種の回路寸法に匹敵する場合、寄生回路効果によってＦＷＲのパフォーマンス、したがって変換器２０８のパフォーマンスに悪影響を及ぼす。その結果、比較的高いビットレートで適正に機能すると共に、比較的小型であり、電源効率がよくかつ安価であるようにした変換器２０８の設計は困難となることがある。
【００１７】
図３は、本発明の実施の一形態に従ってシステム１００内のＤ／Ｂ変換器１０８として使用することができるＤ／Ｂ変換器３０８のブロック図を表している。以上の説明から当業者であれば理解するであろうように、変換器３０８は、約１０Ｇｂ／ｓ以上で比較的適正に実行でき、またこれは、従来技術の変換器２０８と異なり、実現する際のサイズを小さくできまた費用を少なくできる。さらに、変換器３０８は、さらに高速のビットレートで動作させるように比較的簡単明瞭な方式で適応させることができ、また変換器３０８は、システム１００向けの集積デバイス（たとえば、特定用途向け集積回路（ＡＳＩＣ））内に比較的容易に組み込むことに適している。
【００１８】
変換器３０８に加えられた信号ｓ（ｔ）は、Ｔｂをシーケンスｃｋのビット周期であるとして約１／２Ｔｂの帯域幅を有することが好ましい広帯域スプリッタ３１２を用いて２つの信号コピーであるｓａ（ｔ）とｓｂ（ｔ）に分割されている。コピーｓａ（ｔ）は、その非反転入力が第１のしきい電圧Ｖ１を受け取っているような第１の比較器３１４ａの反転入力に加えられる。同様に、コピーｓｂ（ｔ）は、その反転入力が第２のしきい電圧Ｖ２を受け取っているような第２の比較器３１４ｂの非反転入力に加えられる。各比較器３１４の出力ｘは、以下のようにして生成されるディジタル信号である。Ｖ−≧Ｖ＋のときは、ｘ＝０であり、またＶ−＜Ｖ＋のときはｘ＝１である（ここで、Ｖ−とＶ＋は比較器の反転と非反転の入力のそれぞれに加えられた電圧である）。各比較器３１４の出力は、シーケンスｐ’ｋを発生させている排他的ＯＲ（ＸＯＲ）ゲート３１６に加えられている。比較器３１４ａ、比較器３１４ｂ、およびＸＯＲゲート３１６のそれぞれは、約１／Ｔｂの帯域幅を有することが好ましい。
【００１９】
図４は、変換器３０８の例示的な一構成をグラフで表したものである。より具体的には、しきい電圧Ｖ１およびＶ２は約Ｖ０／２の値と−Ｖ０／２の値に設定している（ここで、Ｖ０は信号コピーｓａ（ｔ）およびｓｂ（ｔ）のデュオバイナリ信号レベルに対応する電圧である）。図４に表した信号トレースは、デュオバイナリ・シーケンス「＋１，０，−１」に対応している。
【００２０】
表２は、図４に従って構成した変換器３０８の動作を表したものである。
【表２】
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表２に示しているように、このような構成とした変換器３０８によって、図４に表した信号がバイナリ・シーケンス「１０１」に正確に変換されることになる。
【００２１】
図５は、本発明の別の実施形態に従ってシステム１００のＤ／Ｂ変換器１０８として使用することができるＤ／Ｂ変換器５０８のブロック図を表している。変換器５０８は変換器３０８（図３）と同様であり、広帯域スプリッタ５１２と、２つの比較器５１４ａ〜ｂと、論理ゲート５１６と、を含んでいる。しかし、変換器５０８と３０８の違いの１つは、変換器５０８では、各信号コピーが対応する比較器５１４の非反転入力に加えられていることである。この２つの変換器の別の違いは、論理ゲート５１６が排他的ＮＯＲ（ＸＮＯＲ）ゲートであることである。
【００２２】
表３は、図４に従って構成した変換器５０８の動作を表したものである。
【表３】
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表３に示しているように、変換器５０８は、変換器３０８と同様に、図４に表した信号を正確に変換し、「１０１」シーケンスを生成させることになる。
【００２３】
比較的高いビットレートに適応させた本発明の変換器は、従来技術の変換器にある複雑なマイクロ波・マッチング回路（たとえば、図２の変換器２０８）が不要となるので有利である。さらに、本発明者ら自体による研究によって、リン酸インジウムベースの集積回路内に実現させた本発明の変換器は、（ｉ）堅牢かつ比較的安価であること、並びに（ｉｉ）４０Ｇｂ／ｓ程度の高いビットレートで比較的良好に動作することが実証されている。
【００２４】
本発明について例示的な実施形態を参照しながら記載してきたが、この記載は限定の意味と解釈されるように意図したものではない。本発明の変換器をアナログ信号を受信するように記載しているが、これらの変換器は、ディジタル信号を受信するように構成することも同様に可能である。データ・シーケンスは非ゼロ復帰（ＮＲＺ）またはゼロ復帰（ＲＺ）信号によって表現することができる。本発明の変換器は、その構成が異なるようにして適当に選択できるような一対の比較器に基づくことができる。論理ゲートは、当技術分野で知られている適当な論理素子の組み合わせとして実現することができる。たとえば、ＸＮＯＲゲート５１６（図５）は、インバータを後ろに従えたＸＯＲゲートとして実現することができる。本発明の変換器を利用する伝送システムは、データのプリコードおよび対応するデコードを用いて動作させたり、これらを行わずに動作させるように構成することができる。上述の説明では例示的なデータレート（たとえば、１０Ｇｂ／ｓ）を使用しているが、本発明の変換器は、選択された別のビットレートで動作するように設計することも同様に可能である。記載した実施形態、並びに本発明の別の実施形態に関するさまざまな修正は、本発明が属する分野の当業者には明らかであり、添付の特許請求の範囲に表したような本発明の原理および趣旨の域内にあるものと見なすことができる。
【００２５】
添付の方法に関する請求項内の工程（存在する場合）は、対応する名称付けを有するある具体的なシーケンスの形で記載しているが、こうした請求項の記載がこれらの工程のうちの幾つかまたはすべてを実現させるためのシーケンスを特に示していない限り、これらの工程は必ずしもこの特定のシーケンスの形での実現に限定するように意図したものではない。
【図面の簡単な説明】
【００２６】
【図１】デュオバイナリ信号法を利用している代表的なデータ伝送システムのブロック図である。
【図２】図１のシステムで使用することができる代表的な従来技術のＤ／Ｂ変換器のブロック図である。
【図３】図１のシステムで使用することができる、本発明の実施の一形態によるＤ／Ｂ変換器のブロック図である。
【図４】図３のＤ／Ｂ変換器の例示的な一構成を表したグラフである。
【図５】図１のシステムで使用することができる、本発明の別の実施形態によるＤ／Ｂ変換器のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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