(57)【要約】【課題】  外部装置（ホスト）と間で非同期で動作する半導体装置において、ホストとの高速なアクセスを実現すること。【解決手段】  本半導体装置は、所定のデータ処理を行い、処理結果を処理済みデータ記憶部に出力するデータ処理回路１５２と、処理済みデータ記憶部のデータをアクセスするアクセス回路１４０と、外部装置との信号のやり取りを制御する外部インターフェース回路１３０と、内部クロックと非同期で読み出し可能なプリフェッチデータ記憶部１３６と、前記アクセス回路１４０が処理済みデータ記憶部１５０に記憶されているデータを読み出して前記プリフェッチデータ記憶部１３６に格納するように制御するプリフェッチ制御回路１３８と含む。データ送信部１３２は、外部装置１０からのリード要求を受けると、前記プリフェッチデータ記憶部１３６に格納されているデータを内部クロックと非同期で読み出して、読み出したデータを外部装置１０に向け送信する。【選択図】        図３
2005149292.tif 000002
【特許請求の範囲】
【請求項１】
外部装置と非同期で動作して所定のデータ処理を行い、外部装置からのリード要求に基づき処理後のデータを送信する半導体装置であって、
所定のデータ処理を行い、処理結果を処理済みデータ記憶部に出力するデータ処理回路と、
処理結果が記憶されている処理済みデータ記憶部のデータをアクセスするアクセス回路と、
外部装置との信号のやり取りを制御する外部インターフェース回路と、
内部クロックと非同期で読み出し可能なプリフェッチデータ記憶部と、
前記アクセス回路が処理済みデータ記憶部に記憶されているデータを読み出して前記プリフェッチデータ記憶部に格納するように制御するプリフェッチ制御回路とを含み、
前記外部インターフェース回路は、
外部装置からのリード要求を受けると、前記プリフェッチデータ記憶部に格納されているデータを内部クロックと非同期で読み出して、読み出したデータを外部装置に向け送信するデータ送信部と、
を含むことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記プリフェッチ制御回路は、
外部装置からのリード要求に先駆けて、前記アクセス回路が処理済みデータ記憶部に記憶されているデータを読み出して読み出したデータをプリフェッチデータ記憶部へ格納するように制御することを特徴とする半導体装置。
【請求項３】
請求項１乃至２のいずれかにおいて、
前記プリフェッチ制御回路は、
前記アクセス回路が、処理済みデータ記憶部に記憶されるデータストリームの最後のデータに達するまで順次読み出して読み出したデータをプリフェッチデータ記憶部へ格納するように制御することを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記アクセス回路が前記処理済みデータ記憶部からデータストリームの最初のデータを受け取ってから当該データストリームの最後のデータを前記プリフェッチデータ記憶部へ出力するまでの間をプリフェッチ有効期間として通知するためのプリフェッチ可能期間通知信号を生成する回路を含み、
前記プリフェッチ制御回路は、
前記プリフェッチ可能期間通知信号に基づき、プリフェッチ用のデータ読み出し要求を行うか否か判断し、前記アクセス回路に対して処理済みデータ記憶部に記憶されているデータの読み出し要求を行うことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記処理済みデータ記憶部から前記プリフェッチデータ記憶部へのデータストリームを構成する各データ送信が、次の送信又は所定回後の送信で終了であることを通知するためのデータ終了通知信号を生成する回路を含み、
前記プリフェッチ制御回路は、
前記データ終了通知信号に基づき、プリフェッチ用のデータ読み出しの終了時期を判断し、前記アクセス回路に対して処理済みデータ記憶部に記憶されているデータの読み出し要求を終了することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に外部装置と非同期で動作して所定のデータ処理を行い、外部装置からのリード要求に基づき処理後のデータを送信する半導体装置に関する。
【背景技術】
【０００２】
ホスト（ＣＰＵ等）である外部装置と非同期で動作する半導体装置（データ処理装置）においては、外部装置からのリード要求（内部クロックと非同期な信号）を内部クロックに同期したリード要求（同期信号）に変換してからアクセス処理を行うことが必要であるため、タイムラグが発生していた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
係るタイムラグの発生によりホストとの間で高速なアクセスを必要とする場合や大量のデータを転送する場合には、必要時間内にデータの転送を行うことが困難であるという問題点があった。
【０００４】
本発明は以上のような問題点に鑑みてなされたものであり、その目的とするところは、外部装置（ホスト等）と間で非同期で動作する半導体装置において、ホストとの高速なアクセスを実現することを目的とする。
【課題を解決するための手段】
【０００５】
（１）本発明は、外部装置と非同期で動作して所定のデータ処理を行い、外部装置からのリード要求に基づき処理後のデータを送信する半導体装置であって、
所定のデータ処理を行い、処理結果を処理済みデータ記憶部に出力するデータ処理回路と、
処理結果が記憶されている処理済みデータ記憶部のデータをアクセスするアクセス回路と、
外部装置との信号のやり取りを制御する外部インターフェース回路と、
内部クロックと非同期で読み出し可能なプリフェッチデータ記憶部と、
前記アクセス回路が処理済みデータ記憶部に記憶されているデータを読み出して前記プリフェッチデータ記憶部に格納するように制御するプリフェッチ制御回路とを含み、
前記外部インターフェース回路は、
外部装置からのリード要求を受けると、前記プリフェッチデータ記憶部に格納されているデータを内部クロックと非同期で読み出して、読み出したデータを外部装置に向け送信するデータ送信部と、
を含むことを特徴とする。
【０００６】
ここにおいて外部装置とは半導体装置（ＩＣ）の外部装置であり、例えばホストとして機能する装置（プロセッサ等）である。
【０００７】
本半導体装置は前記外部装置と同期を取らず、非同期で動作する。例えばデータ処理回路が行うデータ処理やアクセス回路が行うアクセスやプリフェッチ制御回路が行うプリフェッチ制御は、内部クロックに同期して動作し、外部装置とは非同期で動作する。
【０００８】
プリフェッチデータ記憶部は、内部クロックと非同期で読み出し可能であり、データ送信部は前記プリフェッチデータ記憶部に格納されているデータを内部クロックと非同期で読み出すことができる。
【０００９】
例えばプリフェッチデータ記憶部に記憶されている一連のデータストリームを、データ送信部が順次読み出して外部装置に送信する構成であれば、データ送信部は前記プリフェッチデータ記憶部に格納されているデータを内部クロックと非同期で読み出すことができる。
【００１０】
またプリフェッチ制御回路は、外部装置からのリード要求に先駆けて、アクセス回路が処理済みデータ記憶部に記憶されているデータを読み出してよみだしたデータをプリフェッチデータ記憶部へ格納するように制御する。
【００１１】
例えばデータ処理装置が受けたデータ処理要求をトリガとして、処理済みデータ記憶部に記憶されているデータを読み出してプリフェッチデータ記憶部にプリフェッチする処理を開始するようにしても良い。
【００１２】
また例えば処理済みデータ記憶部に処理済みのデータが出力されるのを検出して、処理済みデータ記憶部に記憶されているデータを読み出してプリフェッチデータ記憶部にプリフェッチする処理を開始するようにしても良い。
【００１３】
本発明では、外部装置からのアクセス要求に先駆けて処理済みデータ記憶部に出力された処理結果のデータをプリフェッチデータ記憶部にプリフェッチすることができる。
【００１４】
本発明によれば、外部装置からリード要求があった場合すでにプリフェッチされているデータを内部クロックと非同期で読み出して、読み出したデータを外部装置に向け送信する。従って外部装置からのリード要求（内部クロックと非同期な信号）を内部クロックに同期したリード要求（同期信号）に変換してからアクセス処理を行うことによるタイムラグの発生を防止することができ、非同期で動作する外部装置からの高速なアクセスを実現することができる。
【００１５】
（２）本発明の半導体装置は、
前記プリフェッチ制御回路は、
外部装置からのリード要求に先駆けて、前記アクセス回路が処理済みデータ記憶部に記憶されているデータを読み出して読み出したデータをプリフェッチデータ記憶部へ格納するように制御することを特徴とする。
【００１６】
（３）本発明の半導体装置は、
前記プリフェッチ制御回路は、
前記アクセス回路が、処理済みデータ記憶部に記憶されるデータストリームの最後のデータに達するまで順次読み出して読み出したデータをプリフェッチデータ記憶部へ格納するように制御することを特徴とする。
【００１７】
（４）本発明の半導体装置は、
前記アクセス回路が前記処理済みデータ記憶部からデータストリームの最初のデータを受け取ってから当該データストリームの最後のデータを前記プリフェッチデータ記憶部へ出力するまでの間をプリフェッチ有効期間として通知するためのプリフェッチ可能期間通知信号を生成する回路を含み、
前記プリフェッチ制御回路は、
前記プリフェッチ可能期間通知信号に基づき、プリフェッチ用のデータ読み出し要求を行うか否か判断し、前記アクセス回路に対して処理済みデータ記憶部に記憶されているデータの読み出し要求を行うことを特徴とする。
【００１８】
（５）本発明の半導体装置は、
前記処理済みデータ記憶部から前記プリフェッチデータ記憶部へのデータストリームを構成する各データ送信が、次の送信又は所定回後の送信で終了であることを通知するためのデータ終了通知信号を生成する回路を含み、
前記プリフェッチ制御回路は、
前記データ終了通知信号に基づき、プリフェッチ用のデータ読み出しの終了時期を判断し、前記アクセス回路に対して処理済みデータ記憶部に記憶されているデータの読み出し要求を終了することを特徴とする。
【発明を実施するための最良の形態】
【００１９】
１．半導体装置
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００２０】
図１はＣＰＵなどのホストと非同期で動作する半導体装置の一例である。
【００２１】
ＣＰＵなどのホスト（外部装置）１０と非同期で動作する半導体装置（データ処理装置）２０は、例えばホストインターフェース３０、アクセス回路４０、処理済みデータ記憶部５０、データ処理ブロック５２を含む。
【００２２】
ここでデータ処理ブロック５２は、本半導体装置２０の目的とするデータ処理を行い、処理後のデータを処理済みデータ記憶部（ＦＩＦＯ）５０に格納する処理を行う。例えば半導体装置がＪＰＥＧモジュールである場合には、ＪＰＥＧデコード処理等を行う。
【００２３】
処理済みデータ記憶部５０は、例えばＦＩＦＯとして構成することができる。
【００２４】
アクセス回路４０は、処理済みデータ記憶部（ＦＩＦＯ）５０のデータをアクセスする処理を行う。
【００２５】
ホストインターフェース回路３０は、ホスト（外部装置）とのデータの送受信やそれに伴う内部回路との同期制御等を行う。
【００２６】
図２は、ホスト（外部装置）と非同期で動作する半導体装置（データ処理装置）において、内部クロックと同期を取る際に発生するタイムラグについて説明するための図である。
【００２７】
リードイネーブル１２は、リード要求があることを示すホストからの信号である。リードアドレス１４は、読み出すアドレスを通知するホストからの信号である。
【００２８】
リードデータ２２は、リード要求に対応してリードされたホストへの送信データである。
【００２９】
内部クロック７０は、半導体装置内部の基準クロックであり、ホストと非同期で動作している。
【００３０】
７２〜７６は、ＲＥｎサンプル、ＲＥｎサンプル２、ＲＥｎサンプル３であり、ホストからのリードイネーブル１２を内部クロック７０に同期して１クロックづつづらしてサンプリングした信号である。
【００３１】
外部リード要求認識７８は、サンプリングした信号７２〜７６に基づき、ホストからのリード要求（リードイネーブル）を認識したことを半導体装置内部に伝える信号である。
【００３２】
ＲＥｎサンプル７２は、内部クロック７０と非同期の信号であるリードイネーブル１２の変化を検出すると次の内部クロック７０の立ち上がりのタイミングで第１のレベル（例えばＨレベル）から第２のレベル（例えばＬレベル）に変化する信号である。ＲＥｎサンプル２（７４）、ＲＥｎサンプル３（７６）は、ＲＥｎサンプルの変化に基づいて外部リード要求認識７８を生成するためのサンプリング信号である。これらのサンプリング信号にもとづいて、内部クロック７０と非同期であるリードイネーブル１２に基づき、内部クロック７０に同期した外部リード要求認識７８が生成される。
【００３３】
内部リードアクセス８０は、ホストからのリードアドレス１４に対応して、内部のアクセス回路に対しアクセスアドレスを通知する信号である。
【００３４】
内部リード要求８２は、ホストからのリードアドレス１４に対応して、内部のアクセス回路に対しリード要求を行う信号である。
【００３５】
内部リード応答８４は、内部のアクセス回路が内部リード要求８２を受け付けたことを応答する信号である。図２では最短時間アクセスのケースとしてリード要求に即時応答できた場合を示しているが、内部回路の状態によりすぐに応答できず、アクセスタイムが多くなる場合もある。
【００３６】
内部リードデータ８６は、内部リード要求に応じてアクセス回路がリードしたデータである。
【００３７】
ホストからのリード要求（リードイネーブル１２）があると、内部でそれに対応したリード要求を生成する必要がある。ここでホストからのリード要求（リードイネーブル）は、内部クロック７０と同期していないため、内部でリードイネーブルを認識して内部クロック７０に同期した内部リード要求８２を生成する場合にはリード要求の度に３クロック以上のタイムラグが発生する。
【００３８】
本実施の形態では、係るタイムラグによる遅延を防止するために、取り扱うデータは１かたまり（ストリーム）になっているという特徴を利用して、内部クロックと非同期で動作可能な非同期インターフェース側に予めホストが要求するデータをプリフェッチしておくという構成を有している。このような構成をとることにより、ホストは既に非同期インターフェース側にあるデータを受け取ることが可能となり、内部クロックと同期をとる処理に伴い発生するタイムラグ（例えば図２で説明したようなタイムラグ）の発生を防止することができる。
【００３９】
図３は本実施の形態の半導体装置の機能ブロック図の一例である。
【００４０】
本実施の形態の半導体装置１２０は、ＣＰＵなどのホスト（外部装置）１０と非同期で動作する半導体装置（データ処理装置）１２０であり、ホストインターフェース１３０、アクセス回路１４０、処理済みデータ記憶部１５０、データ処理部１５２、プリフェッチデータ記憶部１３６、プリフェッチ制御回路１３８を含む。
【００４１】
データ処理部１５２は、本半導体装置（データ処理装置）１２０の目的とするデータ処理を行い、処理後のデータを処理済みデータ記憶部（ＦＩＦＯ）１５０に格納する処理を行う。例えば半導体装置がＪＰＥＧモジュールである場合には、ＪＰＥＧデコード処理等を行う。
【００４２】
処理済みデータ記憶部１５０は、例えばＦＩＦＯとして構成することができる。
【００４３】
アクセス回路１４０は、処理済みデータ記憶部（ＦＩＦＯ）１５０のデータをアクセスする処理を行う。
【００４４】
プリフェッチデータ記憶部１３６は、内部クロックと非同期で読み出し可能な記憶部であり、処理済みデータ記憶部１５０のデータがプリフェッチされる。
【００４５】
プリフェッチ制御回路１３８は、アクセス回路１４０が処理済みデータ記憶部１５０に記憶されているデータを読み出して前記プリフェッチデータ記憶部１３６に格納するように制御する。
【００４６】
またプリフェッチ制御回路１３８は、外部装置（ホスト）１０からのリード要求に先駆けて、アクセス回路１４０が処理済みデータ記憶部１５０に記憶されているデータを読み出して読み出したデータをプリフェッチデータ記憶部１３６へ格納するように制御する処理を行うようにしてもよい。
【００４７】
またプリフェッチ制御回路１３８は、アクセス回路１４０が、処理済みデータ記憶部１５０に記憶されるデータストリームの最後のデータに達するまで順次読み出して読み出したデータをプリフェッチデータ記憶部１３６へ格納するように制御するようにしてもよい。
【００４８】
ホストインターフェース回路１３０は、外部装置（ホスト）１０との信号のやり取りを制御する外部インターフェース回路として機能する。
【００４９】
ホストインターフェース回路１３０は、非同期制御部１３２と、同期制御部１３４とを含む。
【００５０】
非同期制御部１３２は、内部のクロックとは非同期で動作する処理の制御を行う。非同期制御部１３２はデータ送信部１３３を含む。データ送信部１３３は、外部装置（ホスト）１０からのリード要求を受けると、前記プリフェッチデータ記憶部１３６に格納されているデータを内部クロックと非同期で読み出して、読み出したデータを外部装置（ホスト）１０に向け送信する処理を行う。
【００５１】
同期制御部１３４は、内部のクロックと同期して行う処理の制御を行う。
【００５２】
アクセス回路１４０は、プリフェッチ制御信号生成回路１４２を含むように構成してもよい。
【００５３】
プリフェッチ制御信号生成回路１４２は、アクセス回路１４０が前記処理済みデータ記憶部１５０からデータストリームの最初のデータを受け取ってから当該データストリームの最後のデータを前記プリフェッチデータ記憶部へ出力するまでの間をプリフェッチ有効期間として通知するためのプリフェッチ可能期間通知信号（ACTIVE）１６０を生成する処理を行うようにしてもよい。
【００５４】
この場合プリフェッチ制御回路１３８は、プリフェッチ可能期間通知信号（ACTIVE）１６０に基づき、プリフェッチ用のデータ読み出し要求を行うか否か判断し、前記アクセス回路１４０に対して処理済みデータ記憶部１５０に記憶されているデータの読み出し要求を行うようにしてもよい。
【００５５】
プリフェッチ制御信号生成回路１４２は、処理済みデータ記憶部１５０から前記プリフェッチデータ記憶部１３６へのデータストリームを構成する各データ送信が、次の送信又は所定回後の送信で終了であることを通知するためのデータ終了通知信号（NEXTLAST）１７０を生成するようにしてもよい。
【００５６】
この場合プリフェッチ制御回路１３８は、データ終了通知信号（NEXTLAST）１７０に基づき、プリフェッチ用のデータ読み出しの終了時期を判断し、前記アクセス回路１４０に対して処理済みデータ記憶部１５０に記憶されているデータの読み出し要求を終了するようにしてもよい。
【００５７】
ここで内部バスインターフェース１９０とは、内部クロックに同期して動作する回路であり、ホストインターフェース１３０の同期制御部１３４、アクセス回路１４０、データ処理部１５２を含む。
【００５８】
またホストバスインターフェース１９２は内部クロックに非同期して動作可能な回路であり、ホストインターフェース１３０の同期制御部１３４、プリフェッチデータ記憶部１３６を含む。
【００５９】
図４は、プリフェッチ制御回路がプリフェッチ制御を行うためのインターフェースの一例について説明するための図である。
【００６０】
本実施の形態ではアクセス回路１４０にホストインターフェース１３０のプリフェッチ制御回路１３８がプリフェッチ制御を行うためのインターフェースを持たせている。
【００６１】
ACTIVE１６０は、アクセス回路がＦＩＦＯ（処理済みデータ記憶部）１５０から最初のデータを受け取って最後のデータをホストインターフェースに出力する間HIGHになっている信号であり、プリフェッチが有効な期間をしめす。ACTIV１６０は、アクセス回路１４０が処理済みデータ記憶部（ＦＩＦＯ）１５０からデータストリームの読み出しを開始してホストインターフェースへの出力が終了するまでの間アクティブになるようなプリフェッチ可能期間通知信号として機能する。
【００６２】
EMPTY１６２は、アクセス回路１４０がデータを持っていないことを示す信号である。
【００６３】
HREQ１６４は、ホストインターフェース１３０のアクセス回路に対するデータ要求信号である。
【００６４】
HACK１６６は、アクセス回路のホストインターフェース１３０からのHREQ１６４に対するデータ応答信号である。
【００６５】
HDATA１６８は、アクセス回路１４０からホストインターフェースへの出力データである。
【００６６】
NEXTLAST１７０は、ホストインターフェースへのデータ送信がその次の送信で最後であることを示す信号である。NEXTLAST１７０は、ホストインターフェースへのデータストリームの送信が、次の送信又は後所定回数の送信で終了であることを示すデータ終了通知信号として機能する。
【００６７】
FREQ１７２は、アクセス回路１４０のＦＩＦＯ（処理済みデータ記憶部）１５０に対するデータ要求信号である。
【００６８】
FACK１７４は、ＦＩＦＯ（処理済みデータ記憶部）１５０のアクセス回路１４０からのFREQ１７２に対するデータ応答信号である。
【００６９】
FDATA１７６は、ＦＩＦＯ（処理済みデータ記憶部）１５０からアクセス回路１４０への出力データである。
【００７０】
FDATAEND１７８は、ＦＩＦＯ（処理済みデータ記憶部）１５０からのデータが終了したことを示す信号である。
【００７１】
ここでACTIVE１６０，NEXTLAST１７０は、プリフェッチ用制御信号生成回路１４２が生成する。
【００７２】
またプリフェッチ用制御信号生成回路１４２が、ホストからのアクセス要求に先駆けて所定のイベント（データ処理要求やＦＩＦＯへのデータ出力）を検出してFREQ１７２を発行するようにしてもよい。
【００７３】
図５は、本実施の形態のタイミングチャート図である。
【００７４】
同図のタイミングチャートは、ホストインターフェースのプリフェッチ動作にたいして必要となる１かたまりのデータ（データストリーム）を送るときの一連の動作を示している。
【００７５】
IはACTIVE１６０がＬレベルでＦＩＦＯ（処理済みデータ記憶部）１５０から最初のデータがアクセス回路１４０にきていない状態である。
【００７６】
IIはACTIVE１６０がＬレベルのときにホストインターフェースからデータ要求HREQ１６４がきた状態である。この場合は不正なデータ要求であることが明らかであるため、インターフェースのハングアップ状態を避けるためにダミーのデータ応答HACK１６６を行う。
【００７７】
IIIはＦＩＦＯ（処理済みデータ記憶部）１５０から最初のデータがアクセス回路１４０にきて、アクセス回路１４０にデータがあり、ホストインターフェースからのアクセスが可能になった状態である。このときACTIVE１６０がＨレベルになり、EMPTY１６２がＬレベルになる。
【００７８】
IVはアクセス回路１４０にデータがあり、ホストインターフェースがデータ要求を行った状態である。アクセス回路１４０は同じタイミングでデータ応答を行い、有効なデータをホストインターフェースに出力している。
【００７９】
Vはアクセス回路１４０にデータがなくなり、ＦＩＦＯ（処理済みデータ記憶
部）１５０からデータをうけとっていない状態である。この場合EMPTY１６２がＨレベルになり、アクセス回路１４０はホストインターフェースからのデータ要求に対してすぐに応答しない。
【００８０】
VIはＦＩＦＯ（処理済みデータ記憶部）１５０からアクセス回路１４０にデータがきて、ホストインターフェースから既にきていたデータ要求に応答できるようになった状態である。
【００８１】
VIIはＦＩＦＯ（処理済みデータ記憶部）１５０からアクセス回路１４０に最後のデータがきた状態である。このときFDATAEND１７８がＨレベルになる。
【００８２】
VIIIは、ホストインターフェース１３０に応答したデータが１かたまりのデータ（データストリーム）における最後から１つ前のデータである状態である。NEXTLAST１７０がこの要求期間のみＨレベルになる。
【００８３】
IXはホストインターフェース１３０からの最後のデータ要求に対して応答し、データ転送が終了した状態である。ACTIVE１６０がＬレベルになる。
【００８４】
ここでアクセス回路１４０がホストインターフェースに対してNEXTLAST１７０で一つ前のデータであることを通知することにより、非同期同期間のタイムラグ分早くデータの最後のタイミングがいつであるかを通知するためである。
【００８５】
図６は、本実施の形態の半導体装置において、ホストからのデータ要求に対してデータを送信する際の動作について説明するためのタイミングチャート図である。
【００８６】
リードイネーブル２１２は、リード要求があることを示すホストからの信号である。リードアドレス２１４は、読み出すアドレスを通知するホストからの信号である。
【００８７】
リードデータ２２２は、リード要求に対応してリードされたホストへの送信データである。本実施の形態ではホストへ送信されるデータは、内部とは非同期でリード可能なプリフェッチデータ記憶部から読み出される。
【００８８】
内部クロック２７０は、半導体装置内部の基準クロックであり、ホストと非同期で動作している。
【００８９】
外部リード要求認識２７８は、内部クロックとは同期を取らずに、リードイネーブル２１２に基づき生成されるホストからのリード要求（リードイネーブル）を認識したことを半導体装置内部に伝える信号である。
【００９０】
プリフェッチデータ２９０は、本実施の形態でホストからのリード要求（リードイネーブル２１２とリードアドレス２１４）に先駆けて処理済みデータ記憶部１５０から読み出されて、ホストインターフェースのプリフェッチデータ記憶部１３６に記憶されているデータである。
【００９１】
プリフェッチデータ２９０は、ホストからのリード要求よりも前に発生する所定のイベント（例えば半導体装置に対する処理要求発生イベント等）発生によりプリフェッチが開始される。
【００９２】
内部リードアクセス２８０は、ホストからのリードアドレス２１４がくる前に、内部リード要求２８２に同期して予め予想されるアクセスアドレス（処理済みデータ記憶部に記憶されている１かたまりのデータ（データストリーム）の先頭アドレスを指定する）をアクセスアドレスとして内部のアクセス回路に対し通知する信号である。
【００９３】
内部リード要求２８２は、ホストからのリード要求よりも前に発生する所定のイベント（例えば半導体装置に対する処理要求発生イベント等）発生に対応して、内部のアクセス回路に対しリード要求を行う信号である。
【００９４】
内部リード応答２８４は、内部のアクセス回路が内部リード要求２８２を受け付けたことを応答する信号である。
【００９５】
内部リードデータ２８６は、内部リード要求に応じてアクセス回路が処理済みデータ記憶部１５０からリードしたデータである。このデータはプリフェッチデータとして、プリフェッチデータ記憶部１３６に記憶される。
【００９６】
本実施の形態では、ホストからのリード要求（リードイネーブル２１２とリードアドレス２１４）よりも前に発生する所定のイベント（例えば半導体装置に対する処理要求発生イベント等）発生に対応して、処理済みデータ記憶部（ＦＩＦＯ）に記憶された処理済みのデータを一連のデータストリームの最後まで、プリフェッチデータ記憶部にプリフェッチしておく。この動作は内部クロックに同期して行われる。
【００９７】
そしてホストからのリード要求（リードイネーブル２１２とリードアドレス２１４）に対し、内部クロックと同期をとる事なしにプリフェッチデータ記憶部に記憶されたプリフェッチデータを、リードデータ２２２として読み出す。
【００９８】
このため図２の場合のようにホストからのリード要求（リードイネーブル）があるたびに、内部クロックに対応したリード要求を生成する必要がないため、ホストからの各リード要求のたびに発生するタイムラグを防止することができる。
【００９９】
本実施の形態では、係るタイムラグによる遅延を防止するために、取り扱うデータは１かたまり（ストリーム）になっているという特徴を利用して、内部と非同期で動作可能な非同期インターフェース側に予めホストが要求するデータを用意しておくという構成を有している。このような構成をとることにより、ホストは既に非同期インターフェース側にあるデータを受け取ることが可能となり、内部に同期して読み出す処理に伴い発生するタイムラグ（例えば図２で説明したようなタイムラグ）の発生を防止することができる。
【０１００】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【０１０１】
【図１】ＣＰＵなどのホストと非同期で動作する半導体装置の一例である。
【図２】ホスト（外部装置）と非同期で動作する半導体装置（データ処理装置）において、内部クロックと同期を取る際に発生するタイムラグについて説明するための図である。
【図３】本実施の形態の半導体装置の機能ブロック図の一例である。
【図４】プリフェッチ制御回路がプリフェッチ制御を行うためのインターフェースの一例について説明するための図である。
【図５】本実施の形態のタイミングチャート図である。
【図６】本実施の形態のタイミングチャート図である。
【符号の説明】
【０１０２】
１０  ホスト（外部装置）、１２０  半導体装置（データ処理装置）、１３０  ホストインターフェース、１３２  非同期制御部、１３４  同期制御部、１３６  プリフェッチデータ制御部、１３８  プリフェッチ制御回路、１４０  アクセス回路、１４２  プリフェッチ用制御信号生成回路、１５０  処理済みデータ記憶部、１５２  データ処理部、１６０  プリフェッチ可能期間通知信号（ACTIVE）、１７０  データ終了通知信号（NEXTLAST）
【図１】
2005149292.tif 000003
【図２】
2005149292.tif 000004
【図３】
2005149292.tif 000005
【図４】
2005149292.tif 000006
【図５】
2005149292.tif 000007
【図６】
2005149292.tif 000008