(57)【要約】【課題】  電子シャッター動作等の基板方向に電荷を引き抜く手段を有する固体撮像装置において、外乱による画質の劣化を少なくできると共に、アナログ或いはデジタル処理する周辺回路を同一半導体基板に形成することが可能な構造を提供する。【解決手段】  光電変換部は光発生キャリア蓄積層４、第１及び第２のＭＯＳＦＥＴを取り囲む第２導電型の第１の分離層９、基板１と画素を分離し、第１の分離層と導通する第２導電型の第１の埋め込み層２を有し、周辺回路はそれを囲む第２導電型の第２の分離層１９、基板と画素を分離し、第２の分離層と導通する第２導電型の第２の埋め込み層１２を有する。そして、基板１をより深くバイアスすることで第１の埋め込み層２のみがパンチスルー状態となるようにする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
２次元若しくは１次元の第１導電型の光発生キャリア蓄積層を有し、前記光発生キャリア蓄積層に接する第１導電型の低濃度層を有し、第１の拡散層をソース、前記光発生キャリア蓄積層をドレインとする第１のＭＯＳＦＥＴを有し、前記第１の拡散層をソース若しくはドレインとする第２のＭＯＳＦＥＴを有する光電変換部と、ＣＭＯＳで構成される論理回路若しくはアナログ回路の周辺回路とを有する固体撮像装置おいて、
前記光電変換部は前記光発生キャリア蓄積層、前記第１及び第２のＭＯＳＦＥＴを取り囲む第２導電型の第１の分離層と、基板と前記画素を分離し、前記第１の分離層と導通する第２導電型の第１の埋め込み層とを有し、
前記周辺回路はそれを囲む第２導電型の第２の分離層と、前記基板と前記画素を分離し、前記第２の分離層と導通する第２導電型の第２の埋め込み層とを有し、
定常状態においては前記第１の分離層、第１の埋め込み層及び前記第２の分離層、第２の埋め込み層はそれぞれ前記基板に対して逆バイアスであり、前記基板をより深くバイアスすることで前記第１の埋め込み層のみがパンチスルー状態となることを特徴とする固体撮像装置。
【請求項２】
前記第１の埋め込み層は、第２の埋め込み層よりも高濃度であることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記パンチスルー状態の時には、前記光発生キャリア蓄積層が空乏状態となることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記第２のＭＯＳＦＥＴの下部に第２導電型のチャネルストッパーを有し、前記チャネルストッパーは前記第１の埋め込み層よりも浅く位置していることを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記第１又は第２の分離層は数回のイオン打ち込みにより形成されることを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
前記第２の分離層は、前記周辺回路の第２導電型のウェルと同一工程にて形成されることを特徴とする請求項１に記載の固体撮像装置。
【請求項７】
前記周辺回路の第２導電型ウェルは、前記第１導電型ウェルを囲んで形成されており、且つ、前記第２の分離層及び前記埋め込み層と導通していないことを特徴とする請求項１に記載の固体撮像装置。
【請求項８】
前記周辺回路の第２導電型ウェルと第２の分離層及び埋め込み層の間にある第１導電型の層はフローティング若しくは高抵抗により固定電位に接続されていることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
２次元若しくは１次元の第１導電型の光発生キャリア蓄積層を有し、前記光発生キャリア蓄積層に接する第１導電型の低濃度層を有し、前記光発生キャリア蓄積層から電荷転送を行うゲート電極を有する光電変換部と、ＣＭＯＳで構成される論理回路若しくはアナログ回路の周辺回路とを有する固体撮像装置において、
前記光電変換部は前記光発生キャリア蓄積層、前記第１及び第２のＭＯＳＦＥＴを取り囲む第２導電型の第１の分離層と、基板と前記画素を分離し、前記第１の分離層と導通する第２導電型の第１の埋め込み層とを有し、
前記周辺回路はそれを囲む第２導電型の第２の分離層と、前記基板と前記画素を分離し、前記第２の分離層と導通する第２導電型の第２の埋め込み層とを有し、
定常状態においては前記第１の分離層、第１の埋め込み層及び第２の分離層、前記第２の埋め込み層はそれぞれ前記基板に対して逆バイアスであり、前記基板をより深くバイアスすることで前記第１の埋め込み層のみがパンチスルー状態となることを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に、電子シャッター動作等の基板方向へ蓄積電荷を引き抜く手段を有するイメージセンサにアナログ、デジタル処理する周辺回路を同一半導体基板に形成した固体撮像装置に関するものである。
【背景技術】
【０００２】
従来、ＣＭＯＳセンサ及びＣＣＤセンサにおいて完全空乏転送なる技術を用いて、画素中の電荷を全て、フローティングディフュージョン（Floating Diffusion：ＦＤ）に転送する技術がある。ＣＣＤにおいては、ヴァーティカルオーバフロードレインという機能があり、画素に蓄積した電荷が所定の量に達すると、基板に電荷を逃がし、それ以上電荷を蓄積しない動作である。
【０００３】
また、意図的に基板に高い電圧を印加し、画素に蓄積した電荷を全て基板に逃がすこともできる。これは、いわゆる電子シャッター動作である。
【０００４】
ここで、従来は、例えば、特開平５−２５１６７９号公報に記載されているようにＣＣＤデバイスとＣＭＯＳ素子を作り込む構造が提案されている（特許文献１）。図８は同公報の構成を示す。図８において、１００１は基板でありｐ型である。１００４はｎ型の光キャリア蓄積部、１００２はＣＣＤ及びセンサホトダイオードの基板の影響から保護するところのｐ型の埋め込み層である。
【０００５】
１００３はｎ型の低濃度領域であり、主にエピタキシャル層にて形成される。１００５は光キャリア蓄積部の上面に位置し、外乱、暗電流を抑圧するためのｐ型層である。１００６は光キャリア蓄積部からＣＣＤチャネル１０１０に電荷を転送するための転送ゲートであり、ポリシリコン等が使われる。１００７、１００８はＣＣＤの転送ゲート、１００９は周辺ＣＭＯＳ回路と横方向に分離するための層である。即ち、１００９で囲まれた領域がＣＣＤ部分１０００である。
【０００６】
１１００のＰＭＯＳ領域においてはゲート１０１４、ソース、ドレイン１０１５、Ｎウェル（Ｎエピ：１０１３）、基板との寄生素子を抑圧するためのｎ型埋め込み層１０１２より成る。また、１２００のＮＭＯＳ領域においてはゲート１０２４、ソース、ドレイン１０２５）、Ｐウェル１０２３、基板との寄生素子を抑圧するためのｎ型埋め込み層１０２２より成っている。
【特許文献１】特開平５−２５１６７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１の構造では、ｎ型光キャリア蓄積部１００４から基板へのバーティカルオーバーフローを行うことが出来ない。即ち、ｎ型光キャリア蓄積部１００４、ｎ型低濃度領域１００３から基板１００１への経路はｎ−ｐ−ｐであり、バーティカルオーバーフローを行うための構造ｎ−ｐ−ｎではない。そのため、スメア等を生じてしまう。また、一方で、ＣＭＯＳセンサにおいては、かかる電子シャッター動作を行うとラッチアップという過電流が流れる状態に陥りやすく、素子の構造もかかる動作には対応していなかった。
【０００８】
本発明は、上記従来の問題点に鑑みなされたもので、その目的は、電子シャッター動作等の基板方向に電荷を引き抜く手段を有する固体撮像装置において、外乱による画質の劣化を少なくできると共に、アナログ或いはデジタル処理する周辺回路を同一半導体基板に形成することが可能な構造を提供することにある。
【０００９】
即ち、本発明は、電子シャッター動作等の基板方向へ蓄積電荷を引き抜く手段を有するイメージセンサにアナログ或いはデジタル処理する周辺回路を同一半導体基板に形成する構造を提案するものである。そのためには、
（１）画素（ｎ）−埋め込み層（ｐ）−基板（ｎ）の構造を設け、基板と画素を電気的に分離する。
（２）画素直下のｐ形の埋め込み層は基板に電圧を加えることでパンチスルー動作を行うことが出来、それにより画素部分をリセットする。
（３）周辺回路も直下にｐ形の埋め込み層を設け、基板と周辺回路を電気的に分離する。
（４）（３）の埋め込み層は（２）の動作の際にパンチスルー動作を生じない。
という要件が必要である。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決するため、２次元若しくは１次元の第１導電型の光発生キャリア蓄積層を有し、前記光発生キャリア蓄積層に接する第１導電型の低濃度層を有し、第１の拡散層をソース、前記光発生キャリア蓄積層をドレインとする第１のＭＯＳＦＥＴを有し、前記第１の拡散層をソース若しくはドレインとする第２のＭＯＳＦＥＴを有する光電変換部と、ＣＭＯＳで構成される論理回路若しくはアナログ回路の周辺回路とを有する固体撮像装置おいて、前記光電変換部は前記光発生キャリア蓄積層、前記第１及び第２のＭＯＳＦＥＴを取り囲む第２導電型の第１の分離層と、基板と前記画素を分離し、前記第１の分離層と導通する第２導電型の第１の埋め込み層とを有し、前記周辺回路はそれを囲む第２導電型の第２の分離層と、前記基板と前記画素を分離し、前記第２の分離層と導通する第２導電型の第２の埋め込み層とを有し、定常状態においては前記第１の分離層、第１の埋め込み層及び前記第２の分離層、第２の埋め込み層はそれぞれ前記基板に対して逆バイアスであり、前記基板をより深くバイアスすることで前記第１の埋め込み層のみがパンチスルー状態となることを特徴とする。
【００１１】
また、本発明は、２次元若しくは１次元の第１導電型の光発生キャリア蓄積層を有し、前記光発生キャリア蓄積層に接する第１導電型の低濃度層を有し、前記光発生キャリア蓄積層から電荷転送を行うゲート電極を有する光電変換部と、ＣＭＯＳで構成される論理回路若しくはアナログ回路の周辺回路とを有する固体撮像装置において、前記光電変換部は前記光発生キャリア蓄積層、前記第１及び第２のＭＯＳＦＥＴを取り囲む第２導電型の第１の分離層と、基板と前記画素を分離し、前記第１の分離層と導通する第２導電型の第１の埋め込み層とを有し、前記周辺回路はそれを囲む第２導電型の第２の分離層と、前記基板と前記画素を分離し、前記第２の分離層と導通する第２導電型の第２の埋め込み層とを有し、定常状態においては前記第１の分離層、第１の埋め込み層及び第２の分離層、前記第２の埋め込み層はそれぞれ前記基板に対して逆バイアスであり、前記基板をより深くバイアスすることで前記第１の埋め込み層のみがパンチスルー状態となることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、完全空乏化にて画素信号を読み出す光センサで、且つ、基板（垂直）方向に画素信号をリセットできるセンサにおいて、周辺回路部分を空乏化できないような濃度にて分離層を形成することにより、イメージセンサの駆動系、前処理、後処理の回路のオンチップ化により外乱による画質の劣化が少ない固体撮像装置を得ることができる。
【発明を実施するための最良の形態】
【００１３】
次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。
【００１４】
（第１の実施形態）
図１は本発明による固体撮像装置の第１の実施形態を示す断面図である。なお、以下の全ての実施形態においては一次元或いは二次元の固体撮像装置について説明する。図中１はｎ型の基板、２はｐ型の埋め込み層、３はｎ型のエピ層であり、ｎウェルを用いても良い。埋め込み層２は主にイオンプランテーションを用いて形成している。そのため、基板１、ｎ型のエピ層３は同一エピタキシャル層であることが多い。
【００１５】
４は電荷蓄積層であり、ｎ型である。５は電荷蓄積層４の上方に位置し、表面の暗電流等を抑圧するｐ型の表面不活性化層である。６はフローティングディフージョン層（ＦＤ）８に電荷蓄積層４の電荷を送るための転送ゲートである。７、１１はＦＤ８をリセットするためのゲート、ドレインである。１０は７、８、１１よりなるＭＯＳＦＥＴの基板内での導通を防ぐためのチャネルストップ層である。９は画素同士の分離に用いる横方向の分離層である。１３はｎ領域を示す。
【００１６】
２０はアナログ、デジタル処理を行うための周辺ＣＭＯＳ回路を表しており、２１、２２はＰＭＯＳのソース／ドレインとゲートであり、２３、２４はＮＭＯＳのソース／ドレインとゲートであり、２５はｐウェルである。ここで、周辺回路を囲むようにｐ型埋め込み層１２、基板１との横方向分離層（ｐ型）１９を配置している。なお、本図中、動作、作用に直接関係がないことから表面の酸化膜分離（ＬＯＣＯＳ）等は省略している。
【００１７】
次に、本実施形態のイメージセンサの動作について説明する。まず、画素部分に光が当たることで発生した電荷（本実施形態の場合は電子）は電荷蓄積層４に蓄積される。蓄積終了の際には、電荷蓄積層４にある電荷を転送ゲート６を介してＦＤ８に完全転送する。即ち、転送後には電荷蓄積層４には全く電荷は存在しない。そのため、再び、画素は蓄積状態に入る。
【００１８】
通常は上記動作であるが、より短い蓄積時間の情報を得るために、一括で電荷蓄積層４より基板１に電荷を捨てる手法がある。いわゆる、電子シャッター動作と呼ばれるものである。以下、その動作を説明する。
【００１９】
まず、蓄積中に基板１を２０Ｖほど変化させる（定常状態では、基板１は、例えば、５Ｖ程度で、それに対して分離層９、埋め込み層２、分離層１９、埋め込み層１２は０Ｖである）。これにより、埋め込み層２がパンチスルーし、基板１、埋め込み層２、ｎ型エピ層３が導通状態になる。それと共に、電荷蓄積層４から基板１に対しポテンシャルの勾配が単調減少となり、電荷蓄積層４から基板１へ電荷（電子）が移動する。これにより、リセット動作を行う。
【００２０】
また、これとは別に飽和付近になると、ＦＤ８等へ電荷を漏洩させないためにバーティカルオーバーフロー機能がある。この場合には、基板電位を１０Ｖ程度に設定し、予め基板１に漏れ易い電位関係に設定しておくことが必要である。このように画素部分を縦方向にリセット、オーバーフローさせるためには、基板が極めて高い電圧に遷移することが分かる。
【００２１】
このような時にでも、周辺回路（ＣＭＯＳ等）２０が変動しないようにしなければならない。そのためには、埋め込み層１２及び横方向の分離層１９を高濃度にし、パンチスルーが生じないようにする。濃度的には、１０１８／ｃｍ３程度の濃度が必要である。
【００２２】
このように周辺回路が変動を受けないように、且つ、画素はリセット動作を行えるようにしたのが本発明の特徴である。これにより、スミア、ブルーミングのないセンサで、且つ、一括リセット可能なセンサ画素を提供でき、更に、通常のＣＭＯＳ回路を搭載可能な事により処理系、駆動系までオンチップしたイメージセンサを実現可能である。
【００２３】
（第２の実施形態）
図２は本発明の第２の実施形態を示す断面図である。図２では図１と同一部分は同一符号を付している。本実施形態では、画素部分の分離領域及び周辺回路部の分離領域をそれぞれ多段のイオン打ち込みにより形成している。図２において、２０９、２１０、２１１は画素部分の分離領域、２１９、２２０は周辺回路部の分離領域である。
【００２４】
図１における画素の分離層９のように上方から拡散させる手法だと分離幅が狭く出来ないが、深さ４ミクロン程度ならば分離層９の幅は最低でも４ミクロン程度となってしまう。第２の実施形態では、高エネルギーイオン打ち込みにより所望の数ヶ所の深さに形成することで非常に狭い分離層を形成することが可能となる。
【００２５】
また、図２中それぞれは繋がっていないように見えるが、分離領域２０９、２１０、２１１において表面から埋め込み層２にかけてポテンシャルの障壁が形成されており、分離層２０９、２１０、２１１は導通状態である。同様に分離領域２１９、２２０においても、表面から埋め込み層１２にかけてポテンシャルの障壁が形成されており、分離領域２１９、２２０、埋め込み層１２は導通状態である。よって、ｎ領域３と基板１、ｎ領域１３と基板１は電気的にそれぞれ分離されているため、第１の実施形態と同様の効果が得られ、且つ、狭い分離幅の素子が形成可能となる。なお、他の部位は第１の実施形態と同様の構成であるため説明を省略する。
【００２６】
（第３の実施形態）
図３は本発明の第３の実施形態を示す。図３では図１と同一部分は同一符号を付している。本実施形態では、図１に対し分離層１９とＮＭＯＳ用のＰＷＬ（Ｐウェル：３２５）を同一工程で行い、工程の簡略化を行っている。その他の構成は図１と同様である。
【００２７】
（第４の実施形態）
図４は本発明の第４の実施形態を示す。図４では図１と同一部分は同一符号を付している。本実施形態では、第１の実施形態に対し多重のウェルを形成し、寄生素子の動作を抑圧する構造である。図中４１４はＰＭＯＳ用Ｎウェルであり、４１３はＰＭＯＳ用Ｎウェル４１４を取り囲むように形成したＰウェルであり、ＮＭＯＳ用Ｐウェルを兼用している。Ｐウェル４１３と分離層１９及び１２は電気的に接触することなく、ｎ領域４１２を介してそれぞれ分離されている。ｎ領域４１２は固定電位もしくはフローティングである。
【００２８】
図４の構造にするのは以下の理由による。まず、前述のように基板１は電子シャッター（リセット動作）時に非常に大きな電圧変化をする。そのため、周辺回路部分は電気的に導通しなくても、互いに生じる容量により、カップリングし変動する可能性が大きい。そこで、カップリングにより変動してもその影響を緩和するための緩衝層としてｎ層４１２を形成している。この際、ｎ層４１２、埋め込み層１２、基板１のｎ−ｐ−ｎの経路の寄生素子を介して基板１に大電流が流れないようにｎ層４１２はフローティグもしくは高抵抗にて固定電位とするのが良い。これにより、周辺回路がより安定に動作可能となる。
【００２９】
（第５の実施形態）
図５は本発明の第５の実施形態を示す。本実施形態では、第４の実施形態の図４と同様に基板１の電位変動を抑えるため緩衝層５０３を設けている。５０２は画素直下の埋め込み層であるが、基板全面に配置している。一般に、光センサ用の埋め込み層は可視センサにおいて４〜５ミクロン程度の深さであるのに対して、周辺のＣＭＯＳ回路は１〜２ミクロン程度の深さである。その他の構成は図１と同様である。
【００３０】
本実施形態においては、基板１に高電圧が印加された際に埋め込み層５０２、緩衝層５０３が空乏状態となり、非常に厚い空乏層となる。これにより、周辺部分離層１９及び１２と基板１の間の容量は極めて小さなものとなり、周辺部分離層の電位変化が抑圧され、ひいては周辺のウェル層の電位変化を抑圧できる。
【００３１】
また、構造としても埋め込み層５０２は高エネルギーイオン打ち込みにて形成されることが多く、そのエネルギーは３ＭｅＶ以上である。この際はイオンの阻止層を形成する技術が難しく、むしろ全面に打ち込む方が容易であるため、工程の簡略化も行える。
【００３２】
（第６の実施形態）
図６は本発明の第６の実施形態を示す。本実施形態では、第２の実施形態に対して画素部分からＦＤ８への転送部分をＰｏｌｙにて覆った構造である。図中４０６は転送ゲート、４０７はＦＤ、４０８は電荷蓄積層４とＦＤ４０７の分離層であるが、転送を制御する上での部位であり、場合によってはなくても良い。ここでも分離領域２１０はＦＤ４０７の直下に配置され、基板方向からの漏れこみを抑圧する役割をしている。その他の構成は図２と同様である。
【００３３】
（第７の実施形態）
図７は本発明の第７の実施形態を示す。図中７０６は転送ゲート、７０７、７０８はＣＣＤの転送電極である。７０５はＣＣＤチャネル領域であり、７１０はこのチャネル領域の直下に位置するバリア層で、基板１からＣＣＤチャネルへの漏れ込みを防いでいる。
【００３４】
ＣＣＤを用いたイメージセンサにおいても、本実施形態の概念は使用でき、電荷蓄積部４から埋め込み層２を介して基板１へのリセット動作（電子シャッター動作）を前述と同様に行うことが出来、その際にも周辺回路が影響を受けないようにすることができることは言うまでもない。その他の構成は図１と同様である。
【００３５】
なお、前述の全ての実施形態において部位のＰＮの極性が全く反対で、且つ、電位関係を逆にすれば同様の効果が得られることは言うまでもない。
【図面の簡単な説明】
【００３６】
【図１】本発明の固体撮像装置の第１の実施形態を示す断面図である。
【図２】本発明の第２の実施形態を示す断面図である。
【図３】本発明の第３の実施形態を示す断面図である。
【図４】本発明の第４の実施形態を示す断面図である。
【図５】本発明の第５の実施形態を示す断面図である。
【図６】本発明の第６の実施形態を示す断面図である。
【図７】本発明の第７の実施形態を示す断面図である。
【図８】従来例の固体撮像装置を示す断面図である。
【符号の説明】
【００３７】
１  基板
２  埋め込み層
３  エピ層
４  電荷蓄積層
５  表面不活性化層
６  転送ゲート
７  ゲート
８  フローティングディフージョン層（ＦＤ層）
９  分離層
１０  チャネルストップ層
１１  ドレイン
１２  埋め込み層
１３  ｎ領域
１９  分離層
２０  周辺ＣＭＯＳ回路
２１  ＰＭＯＳのソース／ドレイン
２２  ＰＭＯＳのゲート
２３  ＮＭＯＳのソース／ドレイン
２４  ＮＭＯＳのゲート
２５  Ｐウェル
２０９〜２１１  画素部分の分離領域
２１９、２２０  周辺回路部の分離領域
３２５  Ｐウェル
４０６  転送ゲート
４０７  ＦＤ
４０８  分離層
４１２  ｎ領域
４１３  Ｐウェル
４１４  Ｎウェル
５０２  埋め込み層
５０３  緩衝層
７０５  ＣＣＤチャネル領域
７０６  転送ゲート
７０７、７０８  転送電極
７１０  バリア層
【図１】
2005166731.tif 000003
【図２】
2005166731.tif 000004
【図３】
2005166731.tif 000005
【図４】
2005166731.tif 000006
【図５】
2005166731.tif 000007
【図６】
2005166731.tif 000008
【図７】
2005166731.tif 000009
【図８】
2005166731.tif 000010