(57)【要約】【課題】  セルサイズの微細化に適した構造を有する半導体記憶装置およびその製造方法を提供する。【解決手段】  半導体記憶装置は、主表面を有するシリコン基板１と、シリコン基板１の主表面上に間隔をあけて形成されたｎ＋拡散層７（７Ａ，７Ｂ）と、ｎ＋拡散層７上にそれぞれ形成され、主表面よりも上方に突出するように主表面上に堆積されたＨＤＰ酸化膜１０（１０Ａ，１０Ｂ）と、ＨＤＰ酸化膜１０Ａ，１０Ｂ間に形成された電荷保持層としてのＯＮＯ膜（酸化膜２、窒化膜３、酸化膜４の積層膜）と、ＯＮＯ膜２，３，４上からＨＤＰ酸化膜１０Ａ，１０Ｂ上に延在するゲート電極（ポリシリコン膜５およびドープトポリシリコン膜１１）とを備える。【選択図】        図１０
2005057187.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に間隔をあけて形成された第１と第２の不純物領域と、
前記第１と第２の不純物領域上にそれぞれ形成され、前記主表面よりも上方に突出するように前記主表面上に堆積された第１と第２の絶縁膜と、
前記第１と第２の絶縁膜間に形成されたＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜と、
前記ＯＮＯ膜上から前記第１と第２の絶縁膜上に延在するゲート電極とを備えた半導体記憶装置。
【請求項２】
前記第１と第２の絶縁膜の上面は、前記ＯＮＯ膜の上面よりも上方に位置し、
前記ゲート電極は、前記ＯＮＯ膜上に下方に突出する突出部を有し、
前記突出部の側壁上から前記不純物領域に達するようにサイドウォール絶縁膜を形成し、
前記サイドウォール絶縁膜で覆われていない前記不純物領域の表面にシリサイド膜を形成した、請求項１に記載の半導体記憶装置。
【請求項３】
半導体基板の主表面上にＯＮＯ膜を形成する工程と、
前記ＯＮＯ膜上に第１の導電膜と該第１の導電膜上にマスク膜とを形成する工程と、
前記マスク膜を用いてエッチングを行なうことによりＯＮＯ膜および第１の導電膜に前記主表面に達する開口部を形成する工程と、
前記開口部内の前記半導体基板表面に不純物を注入して不純物領域を形成する工程と、
前記開口部内に絶縁膜を堆積する工程と、
前記マスク膜を除去する工程と、
前記第１の導電膜および前記絶縁膜を覆うように第２の導電膜を形成する工程とを備えた半導体記憶装置の製造方法。
【請求項４】
前記開口部の壁面にサイドウォール絶縁膜を形成する工程と、
前記不純物領域において前記サイドウォール絶縁膜に囲まれた領域上にシリサイド膜を形成する工程とをさらに備えた、請求項３に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関し、特に、電荷保持層としてＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜を用いる不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置のうち、特に微細化に適した構造として、たとえばＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型不揮発性半導体装置などが従来から知られている。
【０００３】
従来のＳＯＮＯＳ型半導体記憶装置における、セルアレイ形成のフローについて、以下に説明する。
【０００４】
まず、シリコン基板上に、酸化膜、窒化膜、酸化膜の３層構造膜（ＯＮＯ膜）をＣＶＤ法などによって形成する。なお、上記のＯＮＯ膜は、当該セルにおける電荷保持層となる。
【０００５】
次に、セルアレイの拡散層配線領域部が開口したレジストパターンでＯＮＯ膜を除去した後、たとえばＡｓなどを注入（イオン濃度としてはたとえば３．０×１０１５（１／ｃｍ２）程度）し、ｎ＋拡散層領域を形成する。
【０００６】
そして、レジストを除去し、上記のｎ＋拡散層領域を酸化することにより、該領域上に素子分離領域を形成する。なお、この際、拡散層領域以外の領域については、残留しているＯＮＯ膜の窒化膜の効果により酸化されない。
【０００７】
さらに、ゲート電極となるポリシリコンなどをＣＶＤ法などによって成膜する。そして、ワード線パターンをレジストで形成し、ゲート電極以外の領域のポリシリコンを除去する。
【０００８】
以上のプロセスにより、ＳＯＮＯＳ型半導体記憶装置のセルが形成される。
【特許文献１】特開２００１−３５１９９３号公報
【特許文献２】特開２０００−９１４５０号公報
【特許文献３】特開平１０−１２７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記のような半導体記憶装置の製造方法においては、以下のような問題があった。
【００１０】
上述したセルアレイ部形成のフローにおいては、所定のパターンでＯＮＯ膜を除去し、その除去された領域にｎ＋拡散層領域を形成し、該拡散層領域表面に素子分離領域としてのＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）領域を形成する。これにより、各素子間のＯＮＯ膜が分離されている。
【００１１】
ここで、上記のＬＯＣＯＳ領域の形成ステップにおいて、熱酸化処理によって拡散層（Ａｓなど）がゲート長方向に拡散し、このセルにおける実効的なゲート長が短くなる場合がある。これは、セルサイズの微細化（スケーリング）に対する障害となる。
【００１２】
これに対し、上記のゲート長への影響を考慮して、ＬＯＣＯＳ領域を形成せず、また、ＯＮＯ膜をエッチングして分離することなく製造されるＳＯＮＯＳ型の半導体記憶装置が考案されている。
【００１３】
しかしながら、この場合においては、ＯＮＯ膜は、注入される拡散層（Ａｓ）を透過させるスルー膜として用いられることとなり、該ＯＮＯ膜（電荷保持層）の電気的信頼性が低下する。また、ＯＮＯ膜が各素子間で分離されていないため、セルサイズを縮小した場合、電荷が拡散して隣接するセルに影響を及ぼす可能性がある。
【００１４】
ところで、特開２００１−３５１９９３号公報（従来例１）においては、シリコン基板の凹凸部分にＨＤＰ酸化膜を埋め込み、さらにＣＭＰ法を用いて研磨することにより、不純物拡散領域上にのみ該ＨＤＰ酸化膜を残すようにした半導体記憶装置が開示されている。
【００１５】
また、特開２０００−９１４５０号公報（従来例２）においては、ソース、ドレイン拡散層および制御ゲートの表面に、低抵抗化のためにチタンシリサイド膜が形成された不揮発性半導体記憶装置が開示されている。
【００１６】
さらに、特開平１０−１２７５０号公報（従来例３）においては、メモリセルの電荷蓄積部となる浮遊ゲートが、電気的に互いに接続された２層の多結晶シリコン膜から形成され、この２層の多結晶シリコン膜とワード線（多結晶シリコン膜）との間に酸化シリコン膜が形成された不揮発性半導体記憶装置が開示されている。
【００１７】
しかしながら、従来例１は、フローティングゲートとコントロールゲートとを備えた不揮発性メモリを開示したものであって、ＯＮＯ膜を電荷保持層とする本発明とは全く前提が異なるものである。
【００１８】
また、従来例２においては、シリサイド膜が形成された拡散層に直交してゲートが配置される構造は開示されていない。
【００１９】
さらに、従来例３においては、２層の多結晶シリコン膜が電荷保持層となり、ＯＮＯ膜を電荷保持層とする本発明とは構成が異なるものである。
【００２０】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、ＯＮＯ膜を電荷保持層とする半導体記憶装置において、実効ゲート長が短くなることを防ぎ、セルサイズの微細化に適した構造を有する半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明に係る半導体記憶装置は、主表面を有する半導体基板と、半導体基板の主表面上に間隔をあけて形成された第１と第２の不純物領域と、第１と第２の不純物領域上にそれぞれ形成され、主表面よりも上方に突出するように主表面上に堆積された第１と第２の絶縁膜と、第１と第２の絶縁膜間に形成されたＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜と、ＯＮＯ膜上から第１と第２の絶縁膜上に延在するゲート電極とを備える。
【００２２】
本発明に係る半導体記憶装置の製造方法は、半導体基板の主表面上にＯＮＯ膜を形成する工程と、ＯＮＯ膜上に第１の導電膜と該第１の導電膜上にマスク膜とを形成する工程と、マスク膜を用いてエッチングを行なうことによりＯＮＯ膜および第１の導電膜に主表面に達する開口部を形成する工程と、開口部内の半導体基板表面に不純物を注入して不純物領域を形成する工程と、開口部内に絶縁膜を堆積する工程と、マスク膜を除去する工程と、第１の導電膜および絶縁膜を覆うように第２の導電膜を形成する工程とを備える。
【発明の効果】
【００２３】
本発明によれば、ＯＮＯ膜を電荷保持層とする半導体記憶装置において、ＬＯＣＯＳ領域を形成せずに不純物領域とゲート電極との絶縁を実現することができるので、熱酸化処理による不純物の拡散に起因して実効ゲート長が短くなることを抑制することができる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明に基づく半導体記憶装置およびその製造方法の実施の形態について、図１から図１１を用いて説明する。
【００２５】
本実施の形態に係る半導体記憶装置は、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリであって、図１０に示すように、主表面を有する半導体基板としてのシリコン基板１と、シリコン基板１の主表面上に間隔をあけて形成された第１と第２の不純物領域としてのｎ＋拡散層７（７Ａ，７Ｂ）と、ｎ＋拡散層７上にそれぞれ形成され、主表面よりも上方に突出するように主表面上に堆積された第１と第２の絶縁膜としてのＨＤＰ酸化膜１０（１０Ａ，１０Ｂ）と、ＨＤＰ酸化膜１０Ａ，１０Ｂ間に形成されたＯＮＯ膜（酸化膜２、窒化膜３、酸化膜４の積層膜）と、ＯＮＯ膜２，３，４上からＨＤＰ酸化膜１０Ａ，１０Ｂ上に延在するゲート電極（ポリシリコン膜５およびドープトポリシリコン膜１１）とを備える。
【００２６】
なお、ＨＤＰ酸化膜１０の上面は、ＯＮＯ膜２，３，４の上面よりも上方に位置し、ゲート電極５，１１は、ＯＮＯ膜２，３，４上に下方に突出する突出部１２を有し、突出部１２の側壁上から不純物領域に達するようにサイドウォール絶縁膜８を形成し、サイドウォール絶縁膜８で覆われていないｎ＋拡散層７の表面にシリサイド膜９（９Ａ，９Ｂ）が形成されている。
【００２７】
また、ＨＤＰ酸化膜とは、高密度プラズマ（ＨＤＰ；Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）を用いて形成された酸化膜を意味する。
【００２８】
上記の構成において、ゲート電極（ポリシリコン膜５およびドープトポリシリコン膜１１）とｎ＋拡散層７とはＨＤＰ酸化膜１０によって絶縁される。したがって、ＳＯＮＯＳメモリのセルの形成において、ＬＯＣＯＳ領域の形成工程を省略することができ、該工程における熱処理によって不純物領域の拡散が促進され、実効的なゲート長が短くなることを抑制することができる。この結果、ＳＯＮＯＳメモリのスケーリングにおいて有利となる。
【００２９】
また、従来のＳＯＮＯＳメモリにおいては、ＬＯＣＯＳ領域形成時の高温の熱処理によって、シリサイド膜が凝集するため、拡散層配線を低抵抗化することが困難な場合があった。これに対し、本実施の形態に係るＳＯＮＯＳメモリにおいては、セル形成時にＬＯＣＯＳ領域の形成が不要であり、拡散層配線を低抵抗化するために、ｎ＋拡散層７の表面にシリサイド膜９を形成することが可能となる。
【００３０】
ｎ＋拡散層７の表面にシリサイド膜９を形成することで、該拡散層７の電気抵抗を低減させることができる。ここで、サイドウォール絶縁膜８を用いることで、ｎ＋拡散層７上に、シリサイド膜９を自己整合的に形成するサリサイド（Ｓａｌｉｃｉｄｅ；Ｓｅｌｆ−Ａｌｉｇｎｅｄ−Ｓｉｌｉｃｉｄｅ）プロセスを適用することができる。
【００３１】
次に、上記のＳＯＮＯＳメモリの製造方法について、図１から図１０を用いて説明する。
【００３２】
本実施の形態に係るＳＯＮＯＳメモリ（半導体記憶装置）の製造方法は、図１から図１０に示すように、シリコン基板１の主表面上にＯＮＯ膜２，３，４を形成する工程（図１）と、ＯＮＯ膜２，３，４上に第１の導電膜としてのポリシリコン膜５とポリシリコン膜５上にマスク膜としての窒化膜６とを形成する工程（図２）と、窒化膜６を用いてエッチングを行なうことによりＯＮＯ膜２，３，４およびポリシリコン膜５に主表面に達する開口部を形成する工程（図３）と、開口部内のシリコン基板１表面に不純物を注入してｎ＋拡散層７を形成する工程（図４）と、開口部内に絶縁膜としてのＨＤＰ酸化膜１０を堆積する工程（図７，図８）と、窒化膜６を除去する工程（図９）と、ポリシリコン膜５およびＨＤＰ酸化膜１０を覆うように第２の導電膜としてのドープトポリシリコン膜１１を形成する工程（図１０）とを備える。
【００３３】
なお、上記の製造方法は、ｎ＋拡散層７を形成する工程と開口部内にＨＤＰ酸化膜１０を堆積する工程との間に、該開口部の壁面にサイドウォール絶縁膜８を形成する工程（図５）と、ｎ＋拡散層７においてサイドウォール絶縁膜８に囲まれた領域上にシリサイド膜９を形成する工程（図６）とをさらに備える。以上の工程の実施により、図１０に示す構造の半導体記憶装置が形成される。
【００３４】
以上の工程の実施により、上述したとおり、スケーリングにおいて有利なＳＯＮＯＳメモリを提供することができる。
【００３５】
上述したＳＯＮＯＳメモリの製造フローについて、以下に、さらに詳細に説明する。
【００３６】
まず、図１に示すように、シリコン基板１上に酸化膜２、窒化膜３、酸化膜４の３層からなる積層構造膜（ＯＮＯ膜）を、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などによって形成する。なお、このＯＮＯ膜が、ＳＯＮＯＳメモリにおける電荷保持層となる。
【００３７】
次に、図２に示すように、ＯＮＯ膜２，３，４上に、５０ｎｍ以上１００ｎｍ以下程度の厚さでポリシリコン膜５を形成し、該ポリシリコン膜５上に１００ｎｍ程度の厚さで窒化膜６を形成する。なお、ポリシリコン膜５および窒化膜６はたとえばＣＶＤ法などによって形成される。
【００３８】
窒化膜６上に、セルアレイの拡散層配線領域のパターンに対応したレジストパターンを形成し、窒化膜６をたとえばドライエッチングなどによって除去する。さらに、レジストの除去後、窒化膜６をマスクとしてポリシリコン膜５およびＯＮＯ膜２，３，４を順次エッチングして除去し、拡散層配線領域に開口部を形成する。これにより図３に示す構造が得られる。
【００３９】
次に、上記の拡散層配線領域に、たとえばＡｓなどの不純物（ｎ＋拡散層７）を注入する。ここで、注入エネルギーおよび注入量（イオン濃度）の一例としては、たとえば、４０（ＫｅＶ）で１．０×１０１５（１／ｃｍ２）の場合などが考えられる。これにより図４に示す構造が得られる。
【００４０】
ＣＶＤ法などを用いて、たとえばＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化膜などの絶縁膜を５０ｎｍ程度堆積し、その後、異方性ドライエッチングを行なうことで、図５に示すように、開口部内の壁面にサイドウォール絶縁膜８を形成する。
【００４１】
たとえばＣｏ，Ｎｉ，Ｔｉなどをスパッタ法により堆積し、４００℃程度でランプアニ−ル処理を行ない、図６に示すように、サイドウォール絶縁膜８に囲まれたｎ＋拡散層７表面にシリサイド膜９を形成する。そして、再度８００℃程度でランプアニ−ル処理を行ない、シリサイド幕９の抵抗を低減させる。
【００４２】
次に、図７に示すように、たとえば高密度プラズマ（ＨＤＰ）ＣＶＤ法を用いて、ＨＤＰ酸化膜１０を３００ｎｍ程度堆積する。
【００４３】
そして、図８に示すように、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などを用いて、ＨＤＰ酸化膜１０を研磨し、ポリシリコン膜５上の窒化膜６を露出させる。
【００４４】
さらに、酸性溶液を加えることにより、図９に示すように、窒化膜６を除去する。そして、本実施の形態に係るＳＯＮＯＳメモリにおいてゲート電極となるポリシリコン膜５にたとえばＰなどの不純物を５（ＫｅＶ）以上１０（ＫｅＶ）以下程度で２．０×１０１５（１／ｃｍ２）程度注入し、該シリコン膜５をｎ型に変える。
【００４５】
そして、図１０に示すように、ＣＶＤ法などを用いて、ｎ型のドープトポリシリコン膜１１をポリシリコン膜５上に堆積させる。ここで、ドープトポリシリコン膜１１には、ゲート電極の抵抗を低減させるため、Ｐなどのｎ型の不純物がドープされている。ここで、該シリコン膜１１を堆積させる際は、ウエハを１枚ずつ処理する方式（枚葉式処理）を採用することが好ましい。これにより、シリサイド膜９に作用する熱処理時間を短くすることができ、ＳＯＮＯＳメモリのビット線の抵抗をより低減させることができる。
【００４６】
次に、ドープトポリシリコン膜１１上に、ワード線のパターンに対応したレジストパターンを形成し、ワード線以外の領域のシリコン膜５，１１を除去する。
【００４７】
図１１は、本実施の形態に係る半導体記憶装置の上面図である。図１１において、ＨＤＰ酸化膜１０の下部に形成されたｎ＋拡散層７（ビット線）とゲート電極としてのシリコン膜５，１１（ワード線）とは、該酸化膜１０によって電気的に分離されている。
【００４８】
本実施の形態においては、以上の構成により、従来のＳＯＮＯＳメモリよりもビット線などが低抵抗であり、かつ、不純物領域の拡散が抑制されスケーリングに適したＳＯＮＯＳメモリを提供することが可能となる。
【００４９】
なお、本実施の形態に係るＳＯＮＯＳメモリの特徴を、たとえばＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリなどに適用することは、当初から予定されている。
【００５０】
以上、本発明の実施の形態について説明したが、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【００５１】
【図１】本発明の１つの実施の形態に係る半導体記憶装置の製造工程の第１工程を示した断面図である。
【図２】本発明の１つの実施の形態に係る半導体記憶装置の製造工程の第２工程を示した断面図である。
【図３】本発明の１つの実施の形態に係る半導体記憶装置の製造工程の第３工程を示した断面図である。
【図４】本発明の１つの実施の形態に係る半導体記憶装置の製造工程の第４工程を示した断面図である。
【図５】本発明の１つの実施の形態に係る半導体記憶装置の製造工程の第５工程を示した断面図である。
【図６】本発明の１つの実施の形態に係る半導体記憶装置の製造工程の第６工程を示した断面図である。
【図７】本発明の１つの実施の形態に係る半導体記憶装置の製造工程の第７工程を示した断面図である。
【図８】本発明の１つの実施の形態に係る半導体記憶装置の製造工程の第８工程を示した断面図である。
【図９】本発明の１つの実施の形態に係る半導体記憶装置の製造工程の第９工程を示した断面図である。
【図１０】本発明の１つの実施の形態に係る半導体記憶装置の断面図である。
【図１１】本発明の１つの実施の形態に係る半導体記憶装置の上面図である。
【符号の説明】
【００５２】
１  シリコン基板、２，４  酸化膜、３，６  窒化膜、５  ポリシリコン膜、７  ｎ＋拡散層、８  サイドウォール絶縁膜、９  シリサイド膜、１０  ＨＤＰ酸化膜、１１  ドープトポリシリコン膜、１２  突出部。
【図１】
2005057187.tif 000003
【図２】
2005057187.tif 000004
【図３】
2005057187.tif 000005
【図４】
2005057187.tif 000006
【図５】
2005057187.tif 000007
【図６】
2005057187.tif 000008
【図７】
2005057187.tif 000009
【図８】
2005057187.tif 000010
【図９】
2005057187.tif 000011
【図１０】
2005057187.tif 000012
【図１１】
2005057187.tif 000013