(57)【要約】      （修正有）【課題】領域内で時間多重化されたエミュレーションシステムを提供する。【解決手段】領域内時間多重エミュレーションシステムは、設計回路をエミュレートするためのエミュレータを含む。エミュレータは、バッファ入出力ピンと再構成可能な論理素子とを有する複数の再構成可能な論理回路を含む。再構成可能な論理回路は、論理素子をクロックするための少なくとも１つのユーザクロックと、再構成可能な論理回路間のエミュレーション信号の経路指定を時間多重化し、少なくとも１つのユーザクロックとは独立した少なくとも１つの信号経路指定クロックとを用いて、設計回路をエミュレートするように再構成可能である。【選択図】図５
2005051751.tif 000002
【特許請求の範囲】
【請求項１】
設計回路をエミュレートするエミュレータであって、
複数の再構成可能な論理素子を各々含む複数の再構成可能な論理回路、
第１クロック信号によりクロックされる第１の複数の再構成可能な論理素子を含む上記複数の再構成可能な論理回路の第１の再構成可能な論理回路、及び
第２クロック信号によりクロックされる第２の複数の再構成可能な論理素子を含む上記複数の再構成可能な論理回路の第２の再構成可能な論理回路を含み、上記第１の再構成可能な論理回路の入出力部分及び上記第２の再構成可能な論理回路の入出力部分が、上記第１及び第２クロック信号から独立した１つ又はそれ以上の信号経路指定クロック信号によりクロックされることを特徴とするエミュレータ。
【請求項２】
上記第１クロック信号と上記第２クロック信号とが同じクロック信号であることを特徴とする請求項１に記載のエミュレータ。
【請求項３】
上記複数の再構成可能な論理回路に相互接続する少なくとも１つの相互接続回路を更に含み、上記第１の再構成可能な回路の入出力部が、第１の信号経路指定クロック信号によりクロックされ、上記第２の再構成可能な回路の入出力部が、第２の信号経路指定クロック信号によりクロックされ、上記少なくとも１つの相互接続回路の第１部分が、上記第１の信号経路指定クロック信号によりクロックされ、更に、上記少なくとも１つの相互接続装回路の第２部分が、上記第２の信号経路指定クロック信号によりクロックされるようにしたことを特徴とする請求項１に記載のエミュレータ。
【請求項４】
上記複数の再構成可能な論理回路は、複数のフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）を含むことを特徴とする請求項１に記載のエミュレータ。
【請求項５】
上記複数の相互接続回路の各々が、上記複数の相互接続回路の他の相互接続回路への、及びそこからの時間多重データ転送用の複数のマルチプレクサを含むことを特徴とする請求項１に記載のエミュレータ。
【請求項６】
上記複数の再構成可能な論理回路の第３サブセットは、上記第１及び第２の時間ドメインとは異なる第３の時間ドメイン内の少なくとも一部においてクロックされることを特徴とする請求項１に記載のエミュレータ。
【請求項７】
上記複数の再構成可能な論理回路の第１の再構成可能な論理回路と、上記複数の相互接続回路の第１相互接続回路との間に位置し、単一のワイヤ又はトレースを介して、上記第１の再構成可能な論理回路と上記第１相互接続部との間に同時双方向データ転送を提供する双方向データ転送接続を更に含むことを特徴とする請求項１に記載のエミュレータ。
【請求項８】
上記第１の再構成可能な論理回路は、上記双方向データ転送接続の電圧レベルの少なくとも１部に基づく、上記第１相互接続回路によりアサートされる信号値を求めるための検出ロジックを含むことを特徴とする請求項７に記載のエミュレータ。
【請求項９】
上記の検出ロジックは、上記第１の再構成可能な論理回路によりアサートされる信号値の少なくとも１部に基づいて、上記第１相互接続によりアサートされる信号値を求めるためでもあることを特徴とする請求項８に記載のエミュレータ。
【請求項１０】
エミュレーションシステム用の複数経路指定チップであって、
再構成可能な静的経路指定回路、
上記再構成可能な静的経路指定回路へ入力を送るとともにそこからの出力を受入れるように連結され、第１クロック信号によりクロックされる第１入出力回路セット、及び
上記再構成可能な静的経路指定回路へ入力を送るとともにそれからの出力を受入れるように連結され、上記第１クロック信号とは異なる第２クロック信号によりクロックされる第２入出力回路セット
を含むことを特徴とする複数経路指定チップ。
【請求項１１】
上記第１及び第２入出力回路セットの各々は、複数の１からｎまでのデマルチプレクサ及び複数のｎから１までのマルチプレクサを含み、上記ｎは１より大きい整数であることを特徴とする請求項１０に記載の複数経路指定チップ。
【請求項１２】
上記再構成可能な静的経路指定回路へ入力を送るとともにそれからの出力を受いれるように連結された第３入出力回路セットを含み、上記第３入出力セットは、上記第１及び第２クロック信号とは異なる第３クロック信号によりクロックされることを特徴とする請求項１０に記載の複数経路指定チップ。
【請求項１３】
第１の複数の再構成可能な論理回路、
第２の複数の再構成可能な論理回路、
第３の複数の再構成可能な論理回路、
上記第１の複数の再構成可能な論理回路及び上記第２の複数の再構成可能な論理回路に連結されるとともに、それらの間に位置する第１時間多重相互接続、及び
上記第２の複数の再構成可能な論理回路及び上記第３の再構成可能な論理回路に結合されるとともに、それらの間に位置する第２時間多重相互接続を含み、上記第２時間多重相互接続のクロックは、上記第１時間多重相互接続のクロックとは独立していることを特徴とするエミュレーションシステム。
【請求項１４】
上記第１の複数の再構成可能な論理回路の各々、上記第２の複数の再構成可能な論理回路の各々、及び  上記第３の再構成可能な論理回路の各々は、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）であることを特徴とする請求項１３に記載のエミュレーションシステム。
【請求項１５】
上記第１の時間多重相互接続は、複数経路指定チップの第１入出力回路セットを含み、更に、上記第２の多重相互接続は、上記複数経路指定チップの第２入出力回路セットを含むことを特徴とする請求項１３に記載の上記エミュレーションシステム。
【請求項１６】
上記第１時間多重相互接続は、第１の複数のマルチプレクサとデマルチプレクサを含み、更に、上記第２時間多重相互接続は、第２の複数のマルチプレクサとデマルチプレクサとを含むことを特徴とする請求項１３に記載の上記エミュレーションシステム。
【請求項１７】
第１チップ、
第２チップ、
上記第１チップと第２チップとの間に位置し、単一のワイヤ又はトレースを介して上記第１チップと上記第２チップとの間で同時の双方向データ転送を提供する双方向データ転送接続
を含むことを特徴とするシステム。
【請求項１８】
上記第１チップは、上記双方向データ転送接続の電圧レベルの少なくとも１部に基づいて上記第２チップによりアサートされた信号値を求めるための検出ロジックを含むことを特徴とする請求項１７に記載のシステム。
【請求項１９】
上記検出ロジックは、上記第１チップによりアサートされた信号値の少なくとも１部に基づいて上記第２チップによりアサートされた信号値を求めるためであることを特徴とする請求項１８に記載のシステム。
【請求項２０】
上記システムは、エミュレータを含み、上記第１チップは、複数の再構成可能な論理回路の第１の再構成可能な論理回路を含むことを特徴とする請求項１７に記載のシステム。
【請求項２１】
上記第２チップは、上記複数の再構成可能な論理回路を相互接続する複数の相互接続回路の第１相互接続回路を含むことを特徴とする請求項２０に記載のシステム。
【請求項２２】
上記第２チップは、上記複数の再構成可能な論理回路の第２の再構成可能な論理回路を含むことを特徴とする請求項２０に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エミュレーションシステムの分野に関する。より詳細には、本発明は、エミュレーションシステムの能力を増大させる手法に関する。
【背景技術】
【０００２】
設計回路をエミュレートするためのエミュレーションシステムは、本技術分野においては周知である。一般的に、従来のエミュレーションシステムは、既存の汎用フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）と汎用経路指定チップとを用いて形成されている。エミュレートの対象となる設計回路は、この設計回路の「公式的」記述を機械語に翻訳し、設計回路を複数のＦＰＧＡ及び経路指定チップの論理素子（ＬＥ）にマッピングすることによって、エミュレーションシステム上で「現実のもの」とされる。
【０００３】
設計回路が次第に大きくなり、膨大な数のトランジスタを含む設計となるのに平行して、このような設計回路をエミュレートするために、エミュレーションシステムも同様に、規模の拡大を求められてきた。大規模エミュレーションシステムには、通常、複数のＦＰＧＡ間に信号を経路指定するために、極めて多数の経路指定チップと極めて多数のＦＰＧＡが含まれる。しかし、エミュレーションシステムに含まれるＦＰＧＡの数が膨大なものになると、これらＦＰＧＡを出入りする多数の入出力信号の同時経路指定に適切な自由度を与えるために、相当数の経路指定チップが必要とされ、それに法外な費用がかかるようになってきた。
【０００４】
「仮想ワイヤによる論理エミュレーション」という題名のジョナサン・Ｂａｂｂその他（以下、「Ｂａｂｂその他」）による論文は、「時間多重化」又は「仮想のワイヤ」と呼ばれ、この問題に対する一つの解決策を与えている。時間多重化を用いることによって、ＦＰＧＡの多重論理出力は、単一の物理的出力を、ある所定クロックサイクルにおいてその単一の物理的出力上に信号を出力することが可能なただ１つの論理出力と共有する。従って、論理出力は、単一の物理的出力上に多重化される。同様に、ＦＰＧＡに対する物理的入力は、ある所定クロックサイクルにおいて物理的入力上に入力信号を受入れることが可能なただ１つ論理入力とともに、多重論理入力により共有される。複数のＦＰＧＡを相互接続する任意の経路指定チップだけでなく、Ｂａｂｂその他のシステムにおける全てのＦＰＧＡも同じクロック信号（Ｂａｂｂその他、ｐ．５，§２．１を参照）によりクロックされる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
Ｂａｂｂその他のシステムに関する１つの問題は、システムが同期信号を提供する同期ロジックをエミュレートするように本来設計されており、非同期ロジックをエミュレートするための非同期信号の時間多重化をサポートしないことにある。むしろ、そのような非同期信号は、専用のＦＰＧＡの物理入力及び出力に対して直結配線しなくてはならないが、時間多重同期信号の相互接続は、ユーザ用に自動的に設定されている。（Ｂａｂｂその他、ｐ．５，§２．１参照）
その上に、時間多重化を使用したとしても、或いは、非同期信号が、専用の入力及び出力に対して直結配線されているシステムにおいても、他の問題が存在する。その問題の１つは、エミュレーションシステムにおいてクロック信号を同期させるという問題である。システム全体の規模を縮小するために時間多重化を用いるにもかかわらず、上記システムは、それでも依然として比較的に大きいままであることがある。そのようなシステムは、規模が数メートル平方にまで及ぶ可能性がある。そのような広い区域にわたって高周波のクロック信号を同期させることは多くの問題を引き起こす。
【０００６】
従って、従来の時間多重化の不利な点を取除き、改善された能力を備えたエミュレーションシステムをもつことが望ましい。以下により詳細に説明するように、本発明は、これら目的及び他の所望の目的を実現するエミュレーションシステムを提供する。これは当業者にとって、以下の説明から明らかなものとなるであろう。
【課題を解決するための手段】
【０００７】
領域内で時間多重化されたエミュレーションシステムがここに説明される。エミュレータは、バッファ入出力ピンと再構成可能な論理素子とを有する複数の再構成可能な論理回路を含む。再構成可能な論理回路は、論理素子をクロックするための少なくとも１つのユーザクロックと、再構成可能な論理回路間のエミュレーション信号の経路指定を時間多重化するための、少なくとも１つのユーザクロックとは独立した少なくとも１つの信号経路指定クロックを使用することによって、設計回路をエミュレートするように再構成可能である。結果として、同期信号だけでなく非同期信号も、エミュレーションシステムのマッピング・ソフトウェアにより自動的に経路指定することができる。
本発明は添付図面に示される例示的であり限定ではない実施形態により説明されるが、その中で同じ参照番号は、同じ要素示す。
【発明を実施するための最良の形態】
【０００８】
下記の記述において、説明のために、本発明を十分理解してもらうために、特定の数値、部品及びコンフィギュレーションが明らかにされる。しかしながら、本発明は、上記の具体的な詳細なしに実践される可能性があるということは、当業者にとって明白なこととなるであろう。その他に、本発明を不明瞭にしないために公知の部分は、省略されるか又は簡略化される。
【０００９】
図１は本発明の教示を織り込む例示的エミュレーションシステムを示すブロック図である。図示されるように、エミュレーションシステム１０は、ホストシステム１２とエミュレータ１４とを含む。ホストシステム１２は、特に本発明の教示が織り込まれた設計回路マッピング機能２２を含む。１実施形態において、設計回路マッピング機能２２はソフトウェアで実現される。この実施形態では、設計回路マッピング・ソフトウェア２２は、ホストシステム１２の適合する記憶媒体（示されていない）中に記憶され、ホストシステム１２のプロセッサ（示されていない）による実行のためホストシステム１２のメモリ（示されていない）にロードされる。設計回路マッピング機能２２を除いては、ホストシステム１２は、従来の技術で公知の従来型のエミュレーションシステムに見られる広範な種類のホストシステムを表すことを意図しているので、これ以上説明されない。
【００１０】
エミュレータ１４は、示されるように相互に連結された、本発明の教示が織り込まれたエミュレーション・アレイ及び相互接続ネットワーク１６と、コンフィギュレーション・ユニット１８と、ホスト・インタフェース２０とを含む。エミュレーション・アレイ及び相互接続ネットワーク１６を除いては、エミュレータ１４は、従来のエミュレータに見られる広範囲の種類の構成要素を表すことを意図しており、その機能及び構成は、当業者にはよく知られているので、これ以上記述しない。以下により詳細に述べられるように、エミュレーション・アレイ及び相互接続ネットワーク１６は、多数の再構成可能な回路の中に分散された形でパッケージ化され、領域内時間多重化の方法で相互接続される多数の再構成可能な論理素子（ＬＥ）を含む。
【００１１】
（本発明を織り込むのに適した）エミュレーション・アレイ及び相互接続ネットワーク１２の具体例が、バルビエその他に与えられた米国特許第５，５７４，３８８号に開示されており、その全開示事項をここに参照文献として援用する。領域内時間多重化が、エミュレーション・アレイ及び相互接続ネットワーク１６に織り込む方法、以下により詳細に述べられる。
【００１２】
図２は、本発明の１実施形態とともに用いることができる再構成可能な論理回路の１実施形態を示すブロック図である。上記実施形態は、専用すなわち特殊用途のフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）タイプである。以下、単にＦＰＧＡとする。このアプリケーションの目的として、“ＦＰＧＡ”という用語は、全ての再構成可能な回路を意味するものであって、市場に出回っている典型的な汎用のＦＰＧＡだけを意味するものではない。ＦＰＧＡ１００は、ＬＥアレイ１０２及びバッファ入出力ピン１１３を含む。ＬＥアレイ１０２は、ユーザクロック１１８によりクロックされる多重再構成可能なＬＥを含む。従来の技術では公知であるように、再構成可能なＬＥは、設計回路の様々な論理回路を実現させるために用いられるのに対して、バッファ入出力ピン１１３は、ＦＰＧＡ１００へ又はそれからの時間多重入出力を提供するのに用いられる。バッファ入出力ピン１１３の各々は、入力ピンか出力ピンかのどちらかになるよう静的に構成され得る。この静的なコンフィギュレーションは、例えばコンフィギュレーション・レジスタとしてのような広範な様々の従来の方法のいずれかで実現され得る。
【００１３】
さらに重要なことは、図２に示されるように、バッファ入出力ピン１１３のそれぞれは、複数の異なる論理入出力のための入出力であるということである。上記図示された実施形態では、説明を容易にするために、それぞれのバッファ入出力ピン１１３は、２つの異なる論理入出力に対する入出力であるが、他の実施形態では、それぞれのバッファ入出力ピン１１３は、３つ又はそれ以上の異なる論理入出力に対する入出力である。論理入出力は、ＦＰＧＡ相互クロスバー・ネットワーク・ステージ０の１１４ａ／１１４ｂへの入力又はそれからの出力に対応する。これらの論理入出力は、入出力回路１１５によるバッファ入出力ピン１１３で時間多重化され、２対１のマルチプレクサと入出力回路１１６とを含み、それが信号経路指定クロック１１７を用いる１対２のデマルチプレクサを含む。図示されるように、入出力回路１１５及び１１６により実施される２対１の多重化のための６４の論理入出力をサポートするのにわずか３２本のバッファ入出力ピン１１３が必要なだけである。
【００１４】
図２に示されるように、入出力１１５及び１１６は、信号経路指定クロック１１７によりクロックされるのに対して、ＬＥは異なる単一のクロック信号（又は複数の信号）、ユーザクロック１１８、によりクロックされる。信号経路指定クロック１１７のそれぞれが、ユーザクロック１１８より高い周波数を有するという関係を除いては、信号経路指定クロック１１７は、ユーザクロック１１８とは独立している。このアプリケーションの目的のためには、信号経路指定クロックの「関連する」ユーザクロックは、入出力ピンの入出力信号が作られるか又はその予定である論理素子をクロックするために使用されるユーザクロックである。
【００１５】
図２に示される実施形態においては、それぞれの信号経路指定クロック１１７は、上記の「関連する」ユーザクロック１１８より高い周波数のものであり、そのため、信号がＦＰＧＡ１００の内部で変えられるより更に頻繁にＦＰＧＡ１００から出力されることが可能になる。従って、信号は、ＦＰＧＡ１００の内部に向かう信号の変化とは非同期的にＦＰＧＡ１００の中へ又はその外へと転送され得る。典型的には、信号経路指定時間ドメインにおけるクロック信号の周波数は、ユーザ時間ドメインにおけるクロック信号の周波数の１０倍から１００倍である。しかしながら、異なる実施形態は異なる周波数比とすることができる。
【００１６】
バッファ入出力ピン１１３のそれぞれの入出力回路１１５及び１１６の１実施形態が、同一の信号経路指定クロック１１７によりクロックされる。他の実施形態では、異なるバッファ入出力ピン１１３に対する入出力回路１１５及び１１６は、単一の信号経路指定クロックよりもむしろ異なる信号経路指定クロックによりクロックすることができる。
【００１７】
また、ＦＰＧＡは、メモリ１１２、コンテキスト・バス１０６、走査レジスタ１０８、及びトリガ回路１１０を含むことが望ましい。メモリ１１２は、記憶素子で設計回路をエミュレートするためのＦＰＧＡ１００の使用を容易にする。コンテキスト・バス１０６、走査レジスタ１０８、及びトリガ回路１１０は、ＦＰＧＡ１００のためにオンチップ統合デバッギング機能を提供する。これらの構成要素は、「統合デバッギング手段を持つフィールド・プログラマブル・ゲートアレイ」と題する、米国特許出願番号第０８／５４２，８３８号に説明されており、この開示事項全てをここに参照文献として援用する。
【００１８】
また、ＬＥ相互クロスバー・ネットワーク１０４は、ＦＰＧＡ１００に統合される。ＬＥ相互クロスバー・ネットワーク１０４は、以下により説明されるように、ＬＥアレイ１０２のＬＥ、メモリ１１２、及びＦＰＧＡ１００のバッファ入出力ピン１１３を相互接続する。
【００１９】
更に、１実施形態によれば、ＦＰＧＡ相互クロスバー・ネットワーク・ステージ０の１１４ａ／１１４ｂの対応する部分も、ＦＰＧＡ１００に統合されると有利である。ＦＰＧＡ相互クロスバー・ネットワーク・ステージ０の１１４ａ／１１４ｂの様々な部分は、これも以下により詳細に述べられるが、ＦＰＧＡ相互クロスバー・ネットワークの残りとともに論理基板の複数のＦＰＧＡ１００と論理基板の入出力接続とを相互接続する。
【００２０】
１実施形態において、ＬＥアレイ１０２は、１２８の再構成可能なＬＥを含むのに対して、メモリ１１２は、８ビットの入力と８ビットの出力を用い、またＦＰＧＡ１００は、３２のバッファ入出力ピン１１３を有する。
【００２１】
図３は、本発明の１実施形態によるＬＥ相互クロスバー・ネットワークを示すブロック図である。上記の図示された実施形態に関しては、ＬＥ相互クロスバー・ネットワーク１０４は、クロスバー４００の４つのサブネットワークを含む。クロスバー回路は、多重入力を受入れ、上記入力を該回路の多重出力にマッピングする相互接続回路である。各入力は上記多重出力のいずれにでもマッピングされ得る。どの入力がどの出力にマッピングされるかは、クロスバー回路をプログラムすることにより識別される。このようなクロスバー回路は、当業者にはよく知られており、従って本発明に関係するときを除いてこれ以上は説明しない。
【００２２】
上記の図示された実施形態に関しては、第１の２つのサブネットワーク４００が、７２入力を１６０出力にマッピングするために用いられ、第２の２つのサブネットワーク４００は、６４の入力を１６０の出力にマッピングするために用いられる。各サブネットワーク４００は、ステージ０、ステージ１、及びステージ２の３ステージを含む。第１の２つのサブネットワーク４００のステージ０は９つの８×８クロスバー４２０を含むのに対して、サブネットワーク４００のうちの最後の２つのステージ０は、８つの８×８クロスバー４２０を含む。そして次に、第１の２つのサブネットワーク４００のステージ１は、８つの９×２０クロスバー４４０を含むのに対して、最後の２つのサブネットワーク４００のステージ１は、８つの８×２０クロスバー・４４０を含む。４つ全てのサブネットワーク４００のステージ２は、２０の８×８クロスバー・４６０を含む。
【００２３】
ＦＰＧＡのＬＥがチップに実装されてＦＰＧＡ入出力ピンに相互接続される方法を含むＦＰＧＡが説明されてきた。どのようにして複数のＦＰＧＡが、論理基板上と論理基板の入出力ピンとに相互接続されるかが以下に説明される。
【００２４】
図４は、本発明の１実施形態によるエミュレータ中に使用することができる回路基板のブロック図である。示されるように複数のＦＰＧＡ６１０と相互に「バタフライ」状に連結された複数経路指定チップ（ＲＣ）６２０とを含む回路基板６００が示されている。１実施形態において、各ＦＰＧＡ６１０は、図２のＦＰＧＡ１００である。それぞれの複数ＲＣ６２０は、クロスバー６２２と領域内時間多重化とをサポートするための関連の回路とを含む。
【００２５】
ＦＰＧＡ相互ネットワーク・ステージ０は、複数のＦＰＧＡ６１０で機能分散形で実行されるということを、上記説明から思い出す必要がある。セット的に、複数のＲＣ６２０は、ＦＰＧＡ相互ネットワーク・ステージ１を実行する。上記２ステージは、複数のＦＰＧＡ６１０を、回路基板６００上に、更に、回路基板６００の入出力ピン６４０に対し相互接続する。（次により詳細に考察されるように、ＦＰＧＡ相互ネットワーク・ステージ１も、基板相互ネットワーク・ステージ０のように「兼用」する。）
従って、複数のＦＰＧＡ６１０のいずれかにより出力される信号は、他のいかなるＦＰＧＡ６１０に回路基板６００上で又は基板外で経路指定されるかどちらにせよ、複数のＲＣ６２０を介して、経路指定することができる。同様に、回路基板６００への入力信号は、基板に実装されている複数のＦＰＧＡ６１０のいずれか１つに経路指定されるか、もしくは基板外で再経路指定されるかのどちらかにすることができる。複数ＲＣ６２０のそれぞれは、少なくとも１つの入出力ピンの１セットが、他の１つの信号経路指定時間ドメインに従ってクロックされることによって、複数の異なる信号経路指定時間ドメインにおいて有利に作動することができる。従って、複数ＲＣ６２０中に及びそれから外へ転送される上記信号は、時間多重化されて、異なる時間ドメインを、エミュレータの異なる領域の全体にわたって分散させることができる。この領域内時間多重化は、以下でより詳細に説明される。
【００２６】
示される上記実施形態において、基板６００は、２４のＦＰＧＡ６１０及び１６のＲＣ６２０を含む。しかしながら、代替の実施形態では、異なる数のＦＰＧＡ及びＲＣを含むことができるということも考えるべきである。
【００２７】
図５は、本発明の１実施形態による領域内時間多重化の概念を示するブロック図である。２つのＦＰＧＡ５０１及び５０３、それに複数ＲＣ５０２が図示されている。図示された実施形態においては、複数のＦＰＧＡ５０１及び５０３はいずれも図２の複数のＦＰＧＡ１００であり、図４の同一のもしくは異なる基板６００上に位置することが可能である。追加の複数のＲＣ５０２は、上記エミュレータ内のそれらの設置位置次第で、ＦＰＧＡ５０１及び５０３との間に信号を経路指定をする必要があることも考えるべきである。図による説明を容易にするために、ＦＰＧＡ５０１及び５０３の内部回路は、ブロック５０５及び５０７として示し、また図２に示されるような複数のＦＰＧＡの他の内部回路と同様に、上記再構成可能な論理素子、相互素子クロスバー・ネットワーク、及びＦＰＧＡ相互クロスバー・ネットワーク・ステージ０を表すことが意図されている。
【００２８】
図示されたように、ＦＰＧＡ５０１の内部回路は、クロック信号５０８（ｃｌｋｌ）によりユーザ時間ドメイン内でクロックされるのに対して、信号の入出力に対する入出力回路５１５はクロック信号５０９（ｃｌｋ２）により信号経路指定時間ドメインにおいてクロックされる。前述のごとく、クロック信号５０９（ｃｌｋ２）がクロック信号５０８より高い周波数のものであることを除いては、クロック信号５０８及び５０９（ｃｌｋ２）はお互いに独立している。
【００２９】
ＦＰＧＡ５０１の内部回路５０５からの出力信号は、入出力回路５１５の２対１のマルチプレクサへ入力され、ピン５１８を介してＦＰＧＡ５０１から出力される。ＲＣ５０２への入力信号は、入出力ピン５２１で受け取られて、入出力回路５２４へ与えられ、信号が多重分離されてＲＣ５０２の静的経路指定回路５０６へ入力される。静的経路指定回路５０６の出力は入出力回路５２７へ提供される。入出力回路５２７のそれぞれはまた２対１のマルチプレクサを含み、入出力ピン５３０の１つに出力信号を提供する。出力信号は、ＦＰＧＡ５０３の入出力ピン５３３に経路指定され、それから入出力回路５３６のデマルチプレクサにより多重分離されてＦＰＧＡ５０３の内部回路５０７へ入力される。
【００３０】
上記図示された実施形態において、図５の静的経路指定回路５０６は図４のクロスバー６２２である。静的経路指定回路５０６は、エミュレータのプログラミング過程の一部として、特定の入力を特定の出力に経路指定するように構成されている。回路５０６の静的性質からして、上記回路５０６はクロックされない。
【００３１】
図５に図示されているように、ＦＰＧＡ５０１の内部回路５０５は、クロック信号５０８（ｃｌｋｌ）によりユーザ時間ドメイン内でクロックされ、マルチプレクサ５１５及びデマルチプレクサ５２４は、クロック信号５０９（ｃｌｋ２）により信号経路指定時間ドメインおいてクロックされ、マルチプレクサ５２７及びデマルチプレクサ５３６は、クロック信号５１０（ｃｌｋ３）により他の信号経路指定時間ドメインにおいてクロックされ、そしてＦＰＧＡ５０３の内部回路５０７はクロック信号５１１（ｃｌｋ４）により他のユーザ時間ドメインでクロックされる。
【００３２】
従って、２つのユーザ時間ドメインと２つの信号経路指定時間ドメインが、クロック信号５０８，５０９，５１０と５１１によりクロックされるとして図５に示される。図示されているように、異なる入出力ピンのセット、及びＲＣ５０２の関連する入出力回路が、異なるクロック信号によりクロックされる。従って、信号は、上記信号を上記信号が入力されたのとは異なるセットから出力することによって、ＲＣ５０２への信号の入力と非同期的にＲＣ５０２から外へ転送できれば有利である。
【００３３】
本発明の代わりの実施形態においては、ユーザクロック信号５０８及び５１１が同じクロック信号である。従って、他の実施形態においては、内部回路５０５及び５０７は共に同じ時間ドメイン内にある。
【００３４】
本発明の他の実施形態においては、複数のＲＣが２つのＦＰＧＡを相互接続するのに用いられる。従って、図５に図示される上記実施形態においては、追加のＲＣはＲＣ５０２の代わりをすることができた。これらの追加のＲＣのそれぞれは、クロック信号５０９又は５１０の信号経路指定時間ドメイン内で又は追加の信号経路指定時間ドメイン（示されていない）によりクロックされ得た。
【００３５】
従って、図５は、２つの異なる信号経路指定時間ドメインがエミュレータの全体にわたって分散される領域内時間多重化を示している。示されているように、エミュレータの異なる領域は、異なる信号経路指定時間ドメインクロック信号に従ってクロックされる。追加の信号経路指定時間ドメイン（示されていない）も、エミュレータの全体にわたって分散できることも考えるべきである。
【００３６】
本発明の代替実施形態においては、信号は、ＲＣ５０２を通じて経路指定されずに、直接にＦＰＧＡ５０１の入出力ピン５１０から、ＦＰＦＡ５０３の入出力ピン５３３へ又はそれから経路指定される。入出力回路５１５及び５３６は共に、信号経路指定クロック５０９又は信号経路指定クロック５１０のいずれか１つによりクロックされる。従って、この他の実施形態では、例え経路指定チップが用いられなくとも、複数のＦＰＧＡ間の信号経路指定は、ユーザクロック信号とは独立する信号によりクロックされる。
【００３７】
本発明の他の代替実施形態においては、信号経路指定クロック５０９及び信号経路指定クロック５１０は、同一のクロック信号である。従って、ＲＣ５０２の全ての入出力が、他の実施形態における同一の信号経路指定クロック５１０によりクロックされるが、信号経路指定クロック５１０は、ユーザクロック５０８及び５１１から依然として独立している。従って、情報は、複数のＦＰＧＡの内部回路範囲内で、信号の変化とは非同期的にこれらＦＰＧＡへ入力されるか又はそれから出力され得る。
【００３８】
図６は、回路基板６００で使用するのに適した複数ＲＣ６２０の１実施形態をより詳細に示すブロック図である。説明を容易にするために、２つの入出力ピン６３３及び６３４と関連の回路のみが図６に図示されている。ＲＣ６２０の残りの入出力ピンは、同様の関連する回路を有するということを考えるべきである。入出力ピン６３３は、ドライバー６６０及びドライバー６６５により、入力又は出力のどちらかとして使用できる。入出力ピン６３３が入力になるのであれば、ドライバー６６０が使用され、また入出力ピン６３３が出力になるのであれば、ドライバー６６５が使用される。入力として作動する場合は、ピン６３３で受け取られる信号がラッチ６５５に与えられ、クロック信号５０９の立ち下がりエッジでピン６３３の値をラッチする。これらのラッチされた信号は、ドライバー６７０により相互接続部６７５に入力されるであろう。ドライバー６６０又はドライバー６６５を作動状態にすることは、エミュレータのプログラミングの一部として実行される。
【００３９】
入出力ピン６３３を介するＲＣ６２０からの出力はラッチ６８５及びスイッチ６９０により制御される。相互接続部６７５からの出力は、ドライバー６８０を介してラッチ６８５に与えられる。ラッチ６８５はクロック信号５０９によりクロックされてクロック信号５０９の立ち上がりエッジでそれぞれのドライバー６８０からの値をラッチする。ラッチ６８５の出力はクロック信号５０９の立ち上がりエッジにより制御されるスイッチ６９０に与えられる。ラッチ６８５の１つにラッチされた値は、クロック信号５０９に制御されるように、スイッチ６９０により出力される。
【００４０】
同様に、入出力ピン６３４はドライバー６６１及びドライバー６６７により入力又は出力のどちらかとして使用される。入出力ピン６３４が入力になるのであれば、ドライバー６６１が使用され、入出力ピン６３４が出力になるのであれば、ドライバー６６７が使用される。入力として作動するときは、ピン６３４で受け取られた信号は、ラッチ６５６に提供され、クロック信号５１０の立ち立ち下がりエッジでピン６３４の値をラッチする。これらのラッチされた信号は、ドライバー６７１により相互接続部６７５に入力される。
【００４１】
入出力ピン６３４を介するＲＣ６２０からの出力は、ラッチ６８６及びスイッチ６９１により制御される。相互接続部６７５からの出力は、ドライバー６８１を介してラッチ６８６に提供される。ラッチ６８６は、クロック信号５１０によりクロックされ、クロック信号５１０の立ち上がりエッジで各ドライバー６８１からの値をラッチする。ラッチ６８６の出力は、クロック信号５１０の立ち上がりエッジにより制御されるスイッチ６９１に与えられる。ラッチ６８６の１つからのラッチされた値は、クロック信号５１０により制御され、スイッチ６９１により出力される。
【００４２】
図６に示される実施形態では、ドライバー６７０及びドライバー６８０と相互接続部６７５は、ＲＣ６２０の「静的」部分と言われて、破線で囲まれた四角形により示されている。ＲＣ６２０の静的部分は、クロック信号に基づいて作動するのではなく、信号は、サンプリングされた際のクロック周波数を考慮せず、静的な部分からサンプリングすることができる。同様に、ラッチ６５５及び６８５，ドライバー６００及び６６５，及びスイッチ６９０は、ＲＣ６２０の「動的」部分と言われる。
【００４３】
従って、図６に図示されるように、ＲＣ６２０の２つの異なる入出力は、２つの異なるクロック信号によりクロックされ、２つの異なる信号経路指定時間ドメインで作動している。この分離は、時間ドメインがただ単にＲＣ６２０を通して経路指定することによって有利に変えることが可能となる。換言すれば、信号が、クロック信号５０９によりクロックされる時間ドメイン内で、入出力ピン６３３を介してＲＣ６２０に入力され、クロック信号５１０によりクロックされる時間ドメイン内で、入出力ピン６３４を介してＲＣ６２０から出力することができるということである。
【００４４】
本発明の代替実施形態では、ラッチ６８５及び６８６が含まれず、ドライバー６８０及び６８１の出力は、直接にスイッチ６９０及び６９１に各々入力される。この代替実施形態においては、クロック信号５０９によりクロックされる追加のラッチ（示されていない）が、スイッチ６９０とドライバー６６５との間に配置され、そしてクロック信号５１０によりクロックされる他のラッチ（示されていない）が、スイッチ６９０とドライバー６６７との間に配置される。
【００４５】
本発明の１実施形態によれば、ＲＣ６２０は、２つの異なる信号経路指定クロック信号によりクロックされ、そして入出力ピンは、異なるセットにグループ別にされ、各セットは、異なる信号経路指定時間ドメイン内でクロックされる。１つの形態によれば、ＲＣ６２０の一方側の入出力ピンは、第一セットの一部分になるのに対して、ＲＣ６２０のもう一方側の入出力ピンは、第二のセットの一部分となる。
【００４６】
本発明の代替実施形態によれば、ＲＣ６２０の追加セットの入出力ピンは、追加のクロック信号によりクロックされる。入出力ピンの１つのセットは、１から（ｘ−１）の範囲とした数のピンを含むことがあり、ここで、ｘは、ＲＣ６２０上の入出力ピンの総数に等しい。これらの異なるセットの各々は、異なる時間ドメインでクロックされる。一つのＲＣ６２０が、常時、ｘまでの異なる信号経路指定時間ドメインをサポートできる。
【００４７】
示された実施形態においては、マルチプレクサ及びデマルチプレクサは、本発明の領域内時間多重化をサポートするのに用いられる。本発明の代替実施形態は、多重論理信号により単一の物理信号を共用するために、様々な従来のメカニズムの内のいずれをも利用することができる。図７ａ、ｂにそのような代替形態を説明する。
【００４８】
図７ａは、本発明の１実施形態による領域内時間多重化をサポートするために用いることができる出力レジスタを示すブロック図である。並列入力、シリアル出力シフトレジスタ７２０が、４つのレジスタセル７２１，７２２，７２３、及び７２４を含んだ状態で示されている。レジスタ７２０への入力は、ラッチ７１５ａ−７１５ｄを介した、内部回路７１１，７１２，７１３及び７１４からのものである。内部回路７１１，７１２，７１３及び７１４は、広範囲な回路のいずれにあってもよい。内部回路７１１，７１２，７１３及び７１４、そしてラッチ７１５ａ−７１５ｄは、内部クロック信号７１７によりクロックされ、更に、レジスタ７２０は、時間多重クロック信号７１８によりクロックされる。データは、並列接続されているセル７２１，７２２，７２３及び７２４に入力されて、次に、まずセル７２４から始まるシリアル出力として連続的にシフトされる。従って、内部回路７１１，７１２，７１３及び７１４から受入れられる４つの論理内部信号は、単一の出力信号７２５を介して出力される。示された実施形態においては、クロック信号７１８は、クロック信号７１７の周波数の４倍の周波数を有する。従って、クロック信号７１７のサイクルごとに４つのデータ信号の新しいセットがレジスタ７２０に転送されて、単一の信号がクロック信号７１８のサイクルごとにレジスタ７２０から外にシフトされる。
【００４９】
図７ｂは、本発明の１実施形態による領域内時間多重化をサポートするために用いられる可能性がある入力レジスタを示するブロック図である。４つのセル７３１，７３２，７３３及び７３４を含むシリアル入力、並列出力シフトレジスタが図示されている。シフトレジスタ７３０への入力はシリアル入力７３５から連続的に送り込まれ、入力データは、セル７３４からセル７３１までシフトされる。上記図示された実施形態では、クロック信号７３８は、クロック信号７３７の周波数の４倍の周波数を有する。従って、クロック信号７３７のサイクルごとに新しいセットの４つのデータ信号をレジスタ７３０からラッチ７４５ａ−７４５ｄを通して内部回路７４１，７４２，７４３と７４４に転送することができる。内部回路７４１，７４２，７４３、及び７４４は広い範囲の回路のいずれいずれにあってもよい。
【００５０】
図８は、本発明の１実施形態によるＦＰＧＡ相互クロスバー・ネットワークのロジックを示すブロック図である。前述のように、ＦＰＧＡ相互クロスバー・ネットワーク７５０は、信号が回路基板上の複数のＦＰＧＡのいずれかの間で経路指定されるように、回路基板上の複数のＦＰＧＡを相互接続する。さらに、ＦＰＧＡ相互クロスバー・ネットワーク７５０は、信号が回路基板入出力接続と複数のＦＰＧＡとの間で経路指定できるように、複数のＦＰＧＡを回路基板入出力接続に相互接続する。論理信号の相互接続は図８に示されている。上述のように、これらの信号の実物理転送は、本発明の領域内時間多重化を用いて実施される。
【００５１】
ＦＰＧＡ相互クロスバー・ネットワーク７５０における信号の経路指定は、ＦＰＧＡレベルと回路基板レベルの双方にまたがる。ＦＰＧＡレベル７０１と基板レベル７０２との間の分離を識別する区分線７００が図８に示されている。クロスバー２３０（ステージ１１４ａ／１１４ｂに対応する）が、４のＦＰＧＡ６１０に実装されている。しかし、ＦＰＧＡ相互クロスバー・ネットワークの第二のステージは、基板レベル７０２に実装されている。２４のＦＰＧＡ（４×２４＝９６）の４つのクロスバー２３０の各々からの入出力信号（１６）は、１６のＲＣ６３１の“ＦＰＧＡ側”と連結される。１６のＲＣ６３１の「基板側」に２８×１６＝４４８信号が論理基板の入出力接続６４０へ、またそこから連結される。
【００５２】
また、多重信号経路指定時間ドメインは図８にも図示されている。複数のＦＰＧＡの出力は、クロスバー２３０からの信号経路指定時間ドメイン７０３内にある。上述のように、ＦＰＧＡからの異なるセットの入出力又は異なるＦＰＧＡは、異なる信号経路指定時間ドメイン内とすることができる。同様に、複数のＲＣ６３１は信号経路指定時間ドメイン７０４内にある。上述のように、１つのＲＣ又は複数の異なるＲＣからの入出力の異なるセットは異なる信号経路指定時間ドメイン内にある可能性がある。
【００５３】
前述の実施形態に関して、ここでは２４のＦＰＧＡ６１０があり、それぞれが６４の入出力接続を有し、回路基板６００上に配置され、４４８の入出力接続を備え、合計の｛（２４×６４）＋４４８｝又は｛１５３６＋４４８｝がＦＰＧＡ相互クロスバー・ネットワーク７５０により一緒に相互接続される。
【００５４】
図９は本発明の１実施形態によるバックプレーン・アセンブリのブロック図である。バックプレーン・アセンブリ８００は回路基板８２０を相互接続するために用いられる。回路基板８２０は、図４の論理基板６００もしくは外部装置とインタフェースをとるための入出力基板になる可能性がある。換言すれば、バックプレーン・アセンブリ８００は、論理基板６００に配置された複数のＦＰＧＡを相互にそしてまた外部装置と相互接続するのに用いられる。バックプレーン・アセンブリ８００は、バックプレーン８１０及び多数のマトリックス基板８３５から構成されている。バックプレーン８１０は、回路基板８２０を受入れるために用いられるのに対して、マトリックス基板８３５は、様々な回路基板８２０へまたそれからの信号を相互接続するために用いられる。
【００５５】
ＦＰＧＡ相互クロスバー・ネットワーク・ステージ１はまた基板相互クロスバー・ネットワーク・ステージ０を「兼ねる」ということを前述のことから思い出してもらいたい。２８のＲＣ８０５の１６のセットは、基板相互クロスバー・ネットワーク・ステージ１を一括して実行する。２ステージでは、共に基板相互クロスバー・ネットワークを実行する。上述のように、ＲＣ６２０及び８３７の入出力の異なるセットは異なる時間ドメイン内にあってもよい。その上、クロスバー１０１０入出力の各々は本発明の領域内時間多重回路とともに構成され得る。
【００５６】
図１０は本発明１実施形態による基板相互クロスバー・ネットワークの論理表示を図示するブロック図である。前述のように、基板相互クロスバー・ネットワーク９０５は２つの物理形式レベル、つまり基板レベル７０２と点線９００で分けられたバックプレーン・レベル９０２にまたがる。示されるように、上記図示された実施形態については、ステージ０は２３の１２４×１２４クロスバー６３１から構成され、それぞれが２８の基板入出力接続を有するのに対して、ステージ１は２８の２７×２７クロスバー９４０から構成され、それぞれが２３の“基板側”入出力接続を備えている。２３のクロスバー６３１の２８の基板入出力接続と２８のクロスバー９４０の２３の“基板側”入出力接続は“バタフライ”方式で相互に接続される。その上に、それぞれのクロスバー９４０はまた４つの“クレート側”入出力接続を有する。論理信号の相互接続は図１０に図示されている。上述のように、これらの信号の実物理転送は本発明の領域内時間多重化を用いて実施される。
【００５７】
信号は、それらのチップの間の物理接続を介して、上述のエミュレータの２つのチップの間に転送される。本発明の１実施形態によれば、物理接続のそれぞれは同時双方向データ転送ができる。図１１は、本発明の１実施形態による単一の接続による同時双方向データ転送を図示するブロック図である。図示されるように、２つのチップ１１０２と１１０４が接続１１０８を介して接続されている。接続１１０８は、ワイヤ及び回路基板トレースの両方を含む広い範囲の従来の接続媒体を代表することを意図している。本発明の１実施形態により、上述した複数のＦＰＧＡと複数のＲＣは、チップ１１０２及び１１０４に同様に一緒に接続されている。説明を容易にするために、２つのチップの間の単一の接続のみが図示されている。追加の信号もまた類似の方法でチップの間で転送され得ることを考えるべきである。
【００５８】
チップ１１０２及び１１０４は、接続１１０８を介して同時に信号を相互に転送することができる。チップ１１０２及び１１０４は、図示されているように、各ドライバーと検出ロジックとを有する入出力回路を含む。チップ１１０２により出力される出力信号１１２１は、ドライバー１１２２を介して駆動されて接続部１１０８に接続される。平行して、チップ１１０４により出力される出力信号１１３２は、ドライバー１１３３を介して駆動されて接続部１１０８につながる。信号が駆動されて接続部１１０８につながった後、検出ロジック１１２５及び１１３５はそれぞれ接続部１１０８の電圧レベルのサンプルを抽出する。接続部１１０８のサンプル電圧に基づき、おそらく出力信号１１３２だけでなく、検出ロジック１１３５もチップ１１０２により駆動される出力信号１１２１を表すチップ１１０４の内部回路に入力信号１１３１を供給する。同様に、接続部１１０８のサンプル電圧に基づき、おそらく出力信号１１２１だけでなく検出ロジック１１２５もチップ１１０４により駆動される出力信号１１３２を表すチップ１１０２の内部回路に入力信号を供給する。
【００５９】
当業者にはよく知られているように、接続部にある特定値を駆動することが、接続部の特定の電圧レベルをアサートすることによって実行される。論理ゼロの値は、典型的には、０．０ボルトから０．５ボルトの範囲内にあり、そして論理１の値は、典型的には１．８ボルトから２．４ボルトの範囲内にある。検出ロジック１１２５及び１１３５は、下記の手順に従って他のチップに駆動される値を求めるために、部分的にこれらの電圧範囲を用いる。接続部１１０８の電圧レベルが０．５ボルトより低い場合には、両方のチップは、論理ゼロを駆動していたことになる。接続部１１０８の電圧レベルが１．８ボルトより高い場合には、両チップは、論理１を駆動していたことになる。しかしながら、もし電圧レベルが０．５ボルトと１．８ボルトの間にある場合には、チップの片方は論理ゼロを駆動していたことになるのに対して、もう一方は論理１を駆動していたことになる。図示されているように、検出ロジック１１２５及び１１３５は、両方とも入力として各チップにより駆動される出力信号を受け取る。本発明によれば、検出ロジック１１２５は、接続部１１０８での電圧レベルが０．５ボルトと１．８ボルトの間の状態では、チップ１１０４により出力される信号は、チップ１１０２により出力される信号の逆であるということを推断することができる。同様に、検出ロジック１１３５は、接続部１１０８での電圧レベルが０．５ボルト１．８ボルトの間にある状態では、チップ１１０２により出力された信号はチップ１１０４により出力される信号の逆であることが推断できる。
【００６０】
従って、２つのチップ間の単一の物理接続は、それらのチップの間に信号を双方向に同時に転送するために用いられ得る。
上述の説明の中で、領域内時間多重化は、２つの論理接続が１つの物理接続に対応する２対１の多重化を用いるものとして述べられている。本発明の代わりの実施形態は、ｍ物理接続がｎ論理接続に対応する多重化のための入力及び出力の異なる数を用いることができて、ここではｎ＞ｍで、ｍマルチプレクサに対してｎを用いる。
【００６１】
上述の説明の中で、エミュレータは、複数のＦＰＧＡを含むものとして述べられている。代替実施形態では、他の再構成可能な論理素子がエミュレータの中でＦＰＧＡよりもむしろ用いられる。
【００６２】
また上述の説明の中で、ピンを含むチップに言及されている。チップが回路基板に表面実装されているような、チップがピンを含まない実施形態においても、本発明はまた実施され得るということを考えるべきである。
【００６３】
従って、エミュレータを異なる領域に分けることによって、おのおのが分離した時間ドメインになり、非同期ロジックを、非同期信号を専用のピンに直結することなく、エミュレートすることができる。その上、クロック信号を同期する問題が、エミュレータの全体的な大きさに係わらず、単純化されるので有利である。システム全体にわたって同一のクロック信号を経路指定する必要がなく、エミュレータ内のクロック信号は、もはやそのような広い領域にわたって同期化される必要はない。
【００６４】
本発明のエミュレーションシステムが、上述した実施形態の観点から述べられてきたが、当業者は、本発明が上述の実施形態に限られるものではないということを認識するであろう。本発明は、添付クレームの精神と範囲内で修正や変更を加えて実施することができる。従って、上記の説明は、本発明を限定するものではなく、例示的なものと見なすべきである。
【図面の簡単な説明】
【００６５】
【図１】本発明の教示を織り込んだ例示的エミュレーションシステムを示すブロック図である。
【図２】本発明の１実施形態で用いることができる例示的な再構成可能な論理回路を示すブロック図である。
【図３】本発明による１実施形態による相互ＬＥクロスバー・ネットワークを示すブロック図である。
【図４】本発明の１実施形態によるエミュレータに用いられ得る回路基板のブロック図である。
【図５】本発明の１実施形態による領域内時間多重化の概念を図示するブロック図である。
【図６】本発明の１実施形態での使用に適した複数経路指定チップの１実施形態を示すブロック図である。
【図７】本発明の１実施形態による領域内時間多重化をサポートするために使用可能なシフトレジスタを示すブロック図である。
【図８】本発明の１実施形態による相互再構成可能な論理回路クロスバー・ネットワークのロジックを示すブロック図である。
【図９】本発明の１実施形態によるバックプレーン・アセンブリのブロック図である。
【図１０】本発明の１実施形態による基板相互クロスバー・ネットワークのロジックを示すブロック図である。
【図１１】本発明の１実施形態による単一接続を介した同時双方向データ転送を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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