(57)【要約】  【課題】  画像処理用の並列演算装置において、メモリに配置してある画像に対して、異なる形式（フレーム形式／フィールド形式）で読み出しを行う場合、プログラムの切り替えや、ＤＭＡの発行が必要になる。また、共通のプログラムを使用した場合、不要なメモリアクセスが発生する場合がある。  【解決手段】  データメモリ４をアクセスするアドレスのビット順序を、アドレス変換器７において制御信号９により変更することにより、順次アクセスを有効なアクセス順序に変換する。それにより、任意に読み出し／書き込みの形式をフレーム形式、フィールド形式いずれも選択可能となる。また、条件に該当しないアドレスの読み出し要求を無効にし、その場合は演算装置に固定のデータが入力されるようにする。それにより、不要なメモリアクセスを行わず、消費電力を低減することができる。【選択図】  図３２
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【特許請求の範囲】
【請求項１】
複数の要素演算手段と、
前記要素演算手段のそれぞれからアクセス可能なデータメモリと、
前記要素演算手段がアクセスする前記データメモリへのアドレスを制御信号に従って、前記アドレスのビット配置を変更することにより変換するアドレス変換手段と
を備えた並列演算装置。
【請求項２】
前記アドレス変換手段は、前記ビット配置の変更において、アドレスデータの下位から１ビット目、２ビット目、３ビット目のビットを、それぞれ下位から２ビット目、３ビット目、１ビット目に配置するように構成されている請求項１に記載の並列演算装置。
【請求項３】
前記アドレス変換手段は、前記ビット配置の変更において、アドレスデータの下位から１ビット目、２ビット目、３ビット目のビットを、それぞれ下位から３ビット目、１ビット目、２ビット目に配置するように構成されている請求項１に記載の並列演算装置。
【請求項４】
前記アドレス変換手段は、前記ビット配置の変更において、アドレスデータの下位から１ビット目、２ビット目、３ビット目、４ビット目、５ビット目のビットを、それぞれ下位から１ビット目、３ビット目、４ビット目、５ビット目、２ビット目に配置するように構成されている請求項１に記載の並列演算装置。
【請求項５】
前記アドレス変換手段は、前記ビット配置の変更において、アドレスデータの下位から１ビット目、２ビット目、３ビット目、４ビット目、５ビット目のビットを、それぞれ下位から１ビット目、５ビット目、２ビット目、３ビット目、４ビット目に配置するように構成されている請求項１に記載の並列演算装置。
【請求項６】
前記アドレス変換手段は、前記ビット配置の変更において、アドレスデータの下位から１ビット目、２ビット目、３ビット目、４ビット目、５ビット目のビットを、それぞれ下位から５ビット目、１ビット目、２ビット目、３ビット目、４ビット目に配置する状態と、それぞれ下位から５ビット目、２ビット目、３ビット目、４ビット目、１ビット目に配置する状態とに切り替えるように構成されている請求項１に記載の並列演算装置。
【請求項７】
前記アドレス変換手段は、前記ビット配置の変更において、アドレスデータの下位から１ビット目、２ビット目、３ビット目、４ビット目、５ビット目のビットを、それぞれ下位から５ビット目、４ビット目、１ビット目、２ビット目、３ビット目に配置する状態と、それぞれ下位から５ビット目、１ビット目、２ビット目、３ビット目、４ビット目に配置する状態とに切り替えるように構成されている請求項１に記載の並列演算装置。
【請求項８】
前記アドレス変換手段は、前記ビット配置の変更において、アドレスデータの下位から１ビット目、２ビット目、３ビット目、４ビット目、５ビット目のビットを、それぞれ下位から４ビット目、１ビット目、２ビット目、３ビット目、５ビット目に配置する状態と、それぞれ下位から４ビット目、２ビット目、３ビット目、５ビット目、１ビット目に配置する状態とに切り替えるように構成されている請求項１に記載の並列演算装置。
【請求項９】
前記アドレス変換手段は、前記ビット配置の変更において、アドレスデータの下位から１ビット目、２ビット目、３ビット目、４ビット目、５ビット目のビットを、それぞれ下位から４ビット目、５ビット目、１ビット目、２ビット目、３ビット目に配置する状態と、それぞれ下位から４ビット目、１ビット目、２ビット目、３ビット目、５ビット目に配置する状態とに切り替えるように構成されている請求項１に記載の並列演算装置。
【請求項１０】
前記アドレス変換手段として、請求項２に記載のアドレス変換手段と請求項３に記載のアドレス変換手段との両方を備えた並列演算装置。
【請求項１１】
前記アドレス変換手段として、請求項４から請求項９までに記載の複数のアドレス変換手段のうち少なくとも何れか２つ以上のアドレス変換手段を備えた並列演算装置。
【請求項１２】
複数の要素演算手段と、
前記要素演算手段のそれぞれからアクセス可能なデータメモリと、
条件に該当しないアドレスの読み出し要求を無効にするとともに前記要素演算手段に対して固定のデータを入力させるように制御するデータ切替手段と
を備えた並列演算装置。
【請求項１３】
複数の要素演算手段と、
前記要素演算手段のそれぞれからアクセス可能なデータメモリと、
前記要素演算手段がアクセスする前記データメモリへのアドレスを制御信号に従って、前記アドレスのビット配置を変更することにより変換するアドレス変換手段と、
条件に該当しないアドレスの読み出し要求を無効にするとともに前記要素演算手段に対して固定のデータを入力させるように制御するデータ切替手段と
を備えた並列演算装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理、画像コーデック等に用いられる並列演算装置に関する。
【背景技術】
【０００２】
近年、デジタル映像機器の技術進歩が著しく、画像の圧縮／伸張処理、フィルタリング等の画像処理の機会が増えている。そのような画像処理を行う場合、ＳＩＭＤ（Single Instruction stream Multiple Data streams：単一命令ストリーム・多重データストリーム）型の並列演算装置が多く使用されている。しかし、技術競争の中で、それらの装置の消費電力やメモリ使用量の制限は厳しく、尚且つ、技術進歩により画像処理の複雑度は増している。
【０００３】
複雑度が増している画像処理の一例として、フレーム形式またはフィールド形式でメモリに格納されている画像に対して、フレーム形式で処理する場合とフィールド形式で処理する場合がある。ここで、フレーム形式とはトップフィールドとボトムフィールドが交互に画像を形成している形式を言い、フィールド形式とはトップフィールドとボトムフィールドが固まりとして別の位置に配置されている形式を言う。
【０００４】
図３３にフレーム形式とフィールド形式を示す。図３３のＴｉ（ｉ＝０〜３１）はトップフィールドを示し、Ｂｉ（ｉ＝０〜３１）はボトムフィールドを示す。また、図３３の横の３桁の２進数はアドレスを示す。尚、説明のため横８×縦８画素の画像を例として示している。
【０００５】
場合によってフレーム形式またはフィールド形式で処理する例として、例えば、ＭＰＥＧの動き補償処理がある。動き補償処理にはフレーム予測とフィールド予測が存在する。フレーム予測はフレーム形式の画像から予測するのに対し、フィールド予測はフィールド形式の画像から予測する。この場合、フレーム形式またはフィールド形式で格納されているデータに対して、フレーム形式での読み出しを行い、且つフィールド形式での読み出しも行う。
【０００６】
同様の例として、ＭＰＥＧのＤＣＴ（Discrete Cosine Transform）処理が挙げられる。ＤＣＴ処理にはフレームＤＣＴとフィールドＤＣＴの２種類があり、フレームＤＣＴはフレーム形式の画像に対して処理するのに対し、フィールドＤＣＴはフィールド形式の画像に対して処理する。
【０００７】
上記では読み出しについて述べたが、書き込みに関しても同様のことが言える。
【０００８】
また、あるアドレスのデータを読み出す場合、読み出しの必要がない場合がある。例えば、ＭＰＥＧ復号化の符号化データの読み出しが挙げられる。このとき、符号化ブロックパターン（ＣＢＰ（Coded Block Pattern））と呼ばれるデータを利用する。ＣＢＰはマクロブロック内のブロックがそれぞれ符号化されているか、符号化されていないかを判断するために用いる。あるブロックに対するＣＢＰの値が“０”の場合は、そのブロックは符号化されておらず、符号化データはすべて“０”であるため、読み出す必要はない。
【０００９】
ここで問題となるのは、データメモリ内の画像データが要望する形式で格納されていない場合、データを読み出す順序を変えなければならないことである。例えば、図３３の（ａ）のように画像が配置されているとすると、フレーム形式で読み出す場合はアドレス０００，００１，０１０，・・・，１１１の順次アドレスで読み出しを行えばよいが、フィールド形式で読み出す場合は、アドレス０００，０１０，１００，１１０，００１，０１１，１０１，１１１という順で読み出しを行わなければならない。
【００１０】
特許文献１はアドレスを１ビットローテートすることによってこの問題を解決している。図３４に特許文献１の演算装置の構成図を示す。特許文献１の演算装置はＳＩＭＤ型の並列演算装置であり、８つの要素プロセッサ１６を備えている。図３５に要素プロセッサ１６内の構成を示す。データメモリ１８には図３３（ａ）に示したようなフレーム形式で画像が格納される。データアドレス格納メモリ１９にはデータの読み出し順序をアドレスで示したものを記憶している。
【００１１】
図３７（ａ）にフレーム形式で読み出す場合のデータアドレス格納メモリ１９を示し、図３７（ｂ）にフィールド形式で読み出す場合のデータアドレス格納メモリ１９を示す。図３７の値は２進表記であり、括弧内は１０進表記したものである。
【００１２】
図３６にデータアドレス変換回路２０の内部構成を示す。変換手段選択信号２４はデータアドレス格納メモリ１９にフレーム形式用またはフィールド形式用のどちらの読み出し順序が格納されているかで切り替わる。フレーム形式用の読み出し順序が格納されている場合は左に１ビットローテートさせ、フィールド形式用の読み出し順序が格納されている場合は右に１ビットローテートさせるようにローテート回路２８をセットする。フレーム／フィールド選択信号２５は読み出す形式を選択するために使用し、データアドレス格納メモリ１９に格納されている読み出し順序と異なる形式で読み出したい場合はローテート後アドレス２６を選択し、そうではない場合は変換前アドレス２１を選択するようにアドレス変換セレクタ２７を設定する。
【００１３】
ローテート回路２８の動作を図３８に示す。図３８（ａ）はデータアドレス格納メモリ１９にフレーム形式用の読み出し順序が格納されている場合であり、図３８（ｂ）はデータアドレス格納メモリ１９にフィールド形式用の読み出し順序が格納されている場合である。
【００１４】
図３８（ａ）を例に説明すると、データアドレス変換回路２０に図３８（ａ）のような変換前アドレス２１を上部から順に入力すると、前半の４アドレスはトップフィールドに対するアドレスに変換され、後半の４アドレスはボトムフィールドに対するアドレスに変換される。
【００１５】
この手法によれば、図３３の（ａ）のようにフレーム形式でメモリに配置されている画像に対してフィールド形式で画像を取得することができる。
【特許文献１】特開平７−１２１６８７公報（第５−６頁、第１，２，５図）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、上記の方法ではフレーム形式で配置することを前提としており、フィールド形式で配置してある画像に対して、フレーム形式で取得したい場合などに利用することができない。
【００１７】
また、メモリ１ラインに対して対象画像の１ラインを配置することを想定しており、対象画像の１ラインがメモリ１ラインよりもサイズが大きい場合は対応できない。
【００１８】
もし、フィールド形式で格納されている画像に対して、フレーム形式で読み出したい場合のように、上記の方法で対応できない場合は、読み出すデータのアドレスを操作する必要が出てくる。そのアドレス操作を演算装置で処理した場合、読み出す形式に対応したプログラムが必要となり、プログラムサイズが増大する。また、書き込む場合も同様の問題が発生する。
【００１９】
この解決法として、要望する形式にデータを置き直すという方法があるが、演算装置でロード／ストアを繰り返すことによって解決する手法は演算装置の処理量が増加する。また、ＤＭＡ（Direct Memory Access）により解決する手法は、ＤＭＡ命令発行回数が増加するという問題がある。また、アドレスに対する変換テーブルを用意しておくという方法もあるが、変換の種類に対応した変換テーブルが必要となり、必要なメモリサイズが増大する。
【００２０】
また、特許文献１の手法は、アドレスによって読み出しを制御する機構が存在しないため、不要なメモリからの読み出しを抑制することができない。そのため、読み出したデータが必要でないデータであった場合、不要なメモリへのアクセスが発生しており、無駄な電力が発生する。不要なデータが格納されているアドレスにアクセスしようとした場合、読み出し命令を発行しなければよいが、その判断を演算装置でした場合、演算装置のプログラムが複雑化する。
【課題を解決するための手段】
【００２１】
本発明は、上記の課題を解決するために次のような手段を講じる。
【００２２】
第１の解決手段として、本発明による並列演算装置は、複数の要素演算手段と、前記要素演算手段のそれぞれからアクセス可能なデータメモリと、前記要素演算手段がアクセスする前記データメモリへのアドレスを制御信号に従って、前記アドレスのビット配置を変更することにより変換するアドレス変換手段とを備えた構成とされている。
【００２３】
この構成による作用は次のとおりである。データメモリ内の画像データをフレーム形式で配置することを前提にしている場合に、制御信号の設定によってアドレス変換手段を制御して、要素演算手段のデータメモリアクセスのアドレスを元のままとしてフレーム形式でアクセスする状態と、前記アドレスを別アドレスに変換することによりフィールド形式でアクセスする状態とに切り替えることが可能である。あるいは、データメモリ内の画像データをフィールド形式で配置することを前提にしている場合に、制御信号の設定によってアドレス変換手段を制御して、要素演算手段のデータメモリアクセスのアドレスを元のままとしてフィールド形式でアクセスする状態と、前記アドレスを別アドレスに変換することによりフレーム形式でアクセスする状態とに切り替えることが可能である。このように、本発明の並列演算装置によれば、フレーム形式とフィールド形式のどちらの形式でもアクセス可能となる。
【００２４】
上記構成において、前記アドレス変換手段が行う前記ビット配置の変更については、種々のものがある。以下に列記する。
【００２５】
（１）アドレス変換手段は、アドレスデータの下位から１ビット目、２ビット目、３ビット目のビットを、それぞれ下位から２ビット目、３ビット目、１ビット目に配置することにより、ビット配置の変更を行う。
【００２６】
８画素を処理の単位とする場合で、かつ、データメモリ内の画像データをフレーム形式で配置することを前提にしている場合に、上記アドレス変換を行えばフィールド形式でアクセスすることも可能となる。
【００２７】
（２）アドレス変換手段は、アドレスデータの下位から１ビット目、２ビット目、３ビット目のビットを、それぞれ下位から３ビット目、１ビット目、２ビット目に配置することにより、ビット配置の変更を行う。
【００２８】
８画素を処理の単位とする場合で、かつ、データメモリ内の画像データをフィールド形式で配置することを前提にしている場合に、上記アドレス変換を行えばフレーム形式でアクセスすることも可能となる。
【００２９】
（３）アドレス変換手段は、アドレスデータの下位から１ビット目、２ビット目、３ビット目、４ビット目、５ビット目のビットを、それぞれ下位から１ビット目、３ビット目、４ビット目、５ビット目、２ビット目に配置することにより、ビット配置の変更を行う。
【００３０】
１６画素を処理の単位とし、メモリの幅の制約のためにメモリの１ラインに画像データの１ラインを配置できないことから配置できない部分を次のラインに配置する場合で、かつ、データメモリ内の画像データをフレーム形式で配置することを前提にしている場合に、上記アドレス変換を行えばフィールド形式でアクセスすることも可能となる。この場合に、アクセスする形式によってプログラムを備える必要もないため、コードサイズ削減になり、また、データを置き直すという処理も必要ないため、処理量削減に繋がる。
【００３１】
（４）アドレス変換手段は、アドレスデータの下位から１ビット目、２ビット目、３ビット目、４ビット目、５ビット目のビットを、それぞれ下位から１ビット目、５ビット目、２ビット目、３ビット目、４ビット目に配置することにより、ビット配置の変更を行う。
【００３２】
１６画素を処理の単位とし、メモリの幅の制約のためにメモリの１ラインに画像データの１ラインを配置できないことから配置できない部分を次のラインに配置する場合で、かつ、データメモリ内の画像データをフィールド形式で配置することを前提にしている場合に、上記アドレス変換を行えばフレーム形式でアクセスすることも可能となる。この場合に、アクセスする形式によってプログラムを備える必要もないため、コードサイズ削減になり、また、データを置き直すという処理も必要ないため、処理量削減に繋がる。
【００３３】
（５）アドレス変換手段は、アドレスデータの下位から１ビット目、２ビット目、３ビット目、４ビット目、５ビット目のビットを、それぞれ下位から５ビット目、１ビット目、２ビット目、３ビット目、４ビット目に配置する状態と、それぞれ下位から５ビット目、２ビット目、３ビット目、４ビット目、１ビット目に配置する状態とに切り替えて、ビット配置の変更を行う。
【００３４】
１６画素を処理の単位とし、メモリの幅の制約のためにメモリの１ラインに画像データの１ラインを配置できないことから配置できない部分を１６ライン下の位置に配置する場合で、かつ、データメモリ内の画像データをフレーム形式で配置することを前提にしている場合に、上記アドレス変換を行えばフィールド形式でアクセスすることも可能となる。この場合に、アクセスする形式によってプログラムを備える必要もないため、コードサイズ削減になり、また、データを置き直すという処理も必要ないため、処理量削減に繋がる。また、アドレスの変換テーブルを使用する必要がないため、必要とするメモリサイズが増大することはない。
【００３５】
（６）アドレス変換手段は、アドレスデータの下位から１ビット目、２ビット目、３ビット目、４ビット目、５ビット目のビットを、それぞれ下位から５ビット目、４ビット目、１ビット目、２ビット目、３ビット目に配置する状態と、それぞれ下位から５ビット目、１ビット目、２ビット目、３ビット目、４ビット目に配置する状態とに切り替えて、ビット配置の変更を行う。
【００３６】
１６画素を処理の単位とし、メモリの幅の制約のためにメモリの１ラインに画像データの１ラインを配置できないことから配置できない部分を１６ライン下の位置に配置する場合で、かつ、データメモリ内の画像データをフィールド形式で配置することを前提にしている場合に、上記アドレス変換を行えばフレーム形式でアクセスすることも可能となる。この場合に、アクセスする形式によってプログラムを備える必要もないため、コードサイズ削減になり、また、データを置き直すという処理も必要ないため、処理量削減に繋がる。また、アドレスの変換テーブルを使用する必要がないため、必要とするメモリサイズが増大することはない。
【００３７】
（７）アドレス変換手段は、アドレスデータの下位から１ビット目、２ビット目、３ビット目、４ビット目のビットを、それぞれ下位から４ビット目、１ビット目、２ビット目、３ビット目、５ビット目に配置する状態と、それぞれ下位から４ビット目、２ビット目、３ビット目、５ビット目、１ビット目に配置する状態とに切り替えて、ビット配置の変更を行う。
【００３８】
１６画素を処理の単位とし、メモリの幅の制約のためにメモリの１ラインに画像データの１ラインを配置できないことから配置できない部分を８ライン下の位置に配置する場合で、かつ、データメモリ内の画像データをフレーム形式で配置することを前提にしている場合に、上記アドレス変換を行えばフィールド形式でアクセスすることも可能となる。この場合に、アクセスする形式によってプログラムを備える必要もないため、コードサイズ削減になり、また、データを置き直すという処理も必要ないため、処理量削減に繋がる。また、アドレスの変換テーブルを使用する必要がないため、必要とするメモリサイズが増大することはない。
【００３９】
（８）アドレス変換手段は、アドレスデータの下位から１ビット目、２ビット目、３ビット目、４ビット目、５ビット目のビットを、それぞれ下位から４ビット目、５ビット目、１ビット目、２ビット目、３ビット目に配置する状態と、それぞれ下位から４ビット目、１ビット目、２ビット目、３ビット目、５ビット目に配置する状態とに切り替えて、ビット配置の変更を行う。
【００４０】
１６画素を処理の単位とし、メモリの幅の制約のためにメモリの１ラインに画像データの１ラインを配置できないことから配置できない部分を８ライン下の位置に配置する場合で、かつ、データメモリ内の画像データをフィールド形式で配置することを前提にしている場合に、上記アドレス変換を行えばフレーム形式でアクセスすることも可能となる。この場合に、アクセスする形式によってプログラムを備える必要もないため、コードサイズ削減になり、また、データを置き直すという処理も必要ないため、処理量削減に繋がる。また、アドレスの変換テーブルを使用する必要がないため、必要とするメモリサイズが増大することはない。
【００４１】
なお、上記（１）と（２）のアドレス変換手段の両方を備え、必要に応じて使い分けるように構成するのでもよい。また、上記（３）〜（８）の複数のアドレス変換手段のうち少なくとも何れか２つ以上のアドレス変換手段を備え、必要に応じて使い分けるように構成するのでもよい。
【００４２】
第２の解決手段として、本発明による並列演算装置は、複数の要素演算手段と、前記要素演算手段のそれぞれからアクセス可能なデータメモリと、条件に該当しないアドレスの読み出し要求を無効にするとともに前記要素演算手段に対して固定のデータを入力させるように制御するデータ切替手段とを備えた構成とされている。
【００４３】
この構成による作用は次のとおりである。ＭＰＥＧの場合、マクロブロック内のブロックがそれぞれ符号化されているかいないかを判断するためにＣＢＰ（符号化ブロックパターン）を用いるが、このＣＢＰの値が“０”でそのブロックが符号化されていない場合には、符号化データはすべて“０”であって、読み出す必要はない。データ切替手段は、ＣＢＰの値が“０”の場合のように条件に該当しないアドレスの読み出し要求の場合には、この要求を無効にするとともに要素演算手段に対して固定のデータを入力させるように制御する。このようにして、条件に該当しない場合の不要なデータの読み出しをアドレス値により停止するので、不要なメモリアクセスを行わずにすみ、消費電力を低減することができる。また、不要なデータかどうかをプログラムにより判断しているわけではないので、プログラムが複雑化することもない。
【００４４】
第３の解決手段として、本発明による並列演算装置は、複数の要素演算手段と、前記要素演算手段のそれぞれからアクセス可能なデータメモリと、前記要素演算手段がアクセスする前記データメモリへのアドレスを制御信号に従って、前記アドレスのビット配置を変更することにより変換するアドレス変換手段と、条件に該当しないアドレスの読み出し要求を無効にするとともに前記要素演算手段に対して固定のデータを入力させるように制御するデータ切替手段とを備えた構成とされている。
【００４５】
この構成によれば、上記第１の解決手段の作用効果と上記第２の解決手段の作用効果をともに発揮することができる。
【発明の効果】
【００４６】
本発明の並列演算装置によれば、データメモリ内の画像データの配置がフレーム形式、フィールド形式のいずれであるかにかかわらず、どちらの形式でも読み出し可能である。また、並列演算装置が処理結果を出力するのがフレーム形式、フィールド形式のいずれであるかにかかわらず、どちらの形式でも書き込み可能である。
【００４７】
また、メモリの幅の制約によって、画像の１ラインのデータがメモリの複数ラインに配置される場合でも本発明のアドレス変換手段を用いれば、要望の形式で取得することが可能となる。そのことにより、読み出す形式によってプログラムを備える必要もないため、コードサイズ削減になり、また、データを置き直すという処理も必要ないため、処理量削減に繋がる。
【００４８】
また、アドレスの変換テーブルを使用していないため、必要とするメモリサイズが増大することはない。
【００４９】
また、不要なデータの読み出しをアドレス値により停止することにより、不要なメモリアクセスを行わず、消費電力を低減することができ、また、不要なデータかどうかをプログラムにより判断しているわけではないので、プログラムが複雑化することもない。
【発明を実施するための最良の形態】
【００５０】
以下、本発明にかかわる並列演算装置の実施の形態を図面を参照しながら説明する。
【００５１】
（実施の形態１）
図１に本発明の実施の形態１における並列演算装置の構成を示す。要素プロセッサ群１はＳＩＭＤ型の演算装置であり、メモリ制御信号２に読み出し要求を出力することにより、その時点の変換後アドレス３の指し示す場所のデータをデータメモリ４から読み出す。そして、処理を実行し、メモリ制御信号２に書き込み要求を出力することにより、その時点の変換後アドレス３の指し示す場所に結果を書き込む。
【００５２】
データメモリ４には要素プロセッサ５の入出力データが格納されている。データメモリ４は要素プロセッサ５に均等に割り付けられている。アドレス格納レジスタ６にはアドレス変換器７に入力される変換前アドレス８が格納されており、その値は要素プロセッサ群１により操作可能である。アドレス格納レジスタ６は複数存在してもよい。アドレス変換器７では、アドレス格納レジスタ６からの変換前アドレス８を変換し、変換後アドレス３を生成する。アドレス変換器７は外部からの制御信号９により、変換方法を切り替える。
【００５３】
データメモリ４への書き込みについて並列演算装置の動作を説明する。要素プロセッサ群１はメモリ制御信号２に書き込み要求を出力する。データメモリ４は書き込み要求を受け取ると、アドレス変換器７によって変換前アドレス８を変換した変換後アドレス３の指し示す場所に各要素プロセッサ５から出力してくるデータを格納する。
【００５４】
データメモリ４からの読み出しについて並列演算装置の動作を説明する。要素プロセッサ群１はメモリ制御信号２に読み出し要求を出力する。データメモリ４は読み出し要求を受け取ると、アドレス変換器７によって変換前アドレス８を変換した変換後アドレス３の指し示す場所のデータを各要素プロセッサ５に出力する。
【００５５】
順次アドレスをアドレス変換器７に入力する場合、読み出しまたは書き込み毎に要素プロセッサ群１によりアドレス格納レジスタ６の値を１インクリメントさせる。
【００５６】
尚、図１は説明のためにデータメモリ４の幅は１２８ビット、要素プロセッサ５の数は８としているが、これに限ったものではない。
【００５７】
アドレス変換器７では、アドレス値のビット順序を変更することにより、順次アクセスを有効なアクセス順序に変更し、それにより前記問題を解決する。また、外部からの制御信号９により、ビット順序変更の操作を切り替える。
【００５８】
図２は実施の形態１におけるアドレス変換器７内の構成を示している。図２において、アドレス変換セレクタ１２は制御信号９が“０”の場合は“Ａ”を選択し、制御信号９が“１”の場合は“Ｂ”を選択するように動作する。図３はその場合のアドレス変換器７の動作を示している。
【００５９】
図３において、２行目が制御信号９の値であり、３行目がビット順序変更方法を示している。ここで［ｉ］（ｉ＝０〜４）は変換前アドレス８の下位から（ｉ＋１）ビット目のビットを指す。図３の制御信号９が“１”の場合を例に説明すると、変換前アドレス８の下位から３ビット目のビット（［２］）を最下位の１ビット目の位置に配置し、１ビット目（［０］）を２ビット目配置し、２ビット目（［１］）を３ビット目に配置することにより、アドレスを変換している。
【００６０】
図４は１画素１６ビットの横８×縦８画素の画像がフレーム形式でデータメモリ４に配置された場合を示す。
【００６１】
この場合、順次アドレスをアドレス格納レジスタ６に与え、図３に示す変換動作に従うとすると、制御信号９を“１”に設定する。こうすることにより、順次アドレスが有効なアドレス順に変換され、その変換後アドレス３を用いて順に読み出すことにより、画像を図３３（ｂ）で示すようなフィールド形式で取得することが可能である。
【００６２】
また、制御信号９を“０”に設定することにより、画像を図３３（ａ）で示すようなフレーム形式で取得することが可能である。
【００６３】
具体的に説明する。図３において、制御信号９が“０”の場合のビット順序変更方法の第１行目から第８行目までに、アドレス参照符号ｔ１，ｂ１，ｔ２，ｂ２，ｔ３，ｂ３，ｔ４，ｂ４を示す。これは図４に示すフレーム形式に対応している。これが、制御信号９が“１”の場合には、ｔ１，ｔ２，ｔ３，ｔ４，ｂ１，ｂ２，ｂ３，ｂ４のようにフィールド形式に変換されている。
【００６４】
以上のように、本実施の形態によれば、フレーム形式、フィールド形式、それぞれの形式に対応したプログラムや、データの再配置を必要とせず、制御信号９を切り替えることによって、フレーム形式、フィールド形式、どちらの形式でも取得可能である。
【００６５】
（実施の形態２）
本発明の実施の形態２における並列演算装置の構成は実施の形態１で示した図１と同様である。ただし、アドレス変換器７内の構成が異なる。図５は実施の形態２におけるアドレス変換器７内の構成を示している。図６はその場合のアドレス変換器７の動作を示している。
【００６６】
図７は１画素１６ビットの横８×縦８画素の画像がフィールド形式でデータメモリ４に配置された場合を示す。
【００６７】
この場合、順次アドレスをアドレス格納レジスタ６に与え、図６に示す変換動作に従うとすると、制御信号９を“１”に設定する。こうすることにより、順次アドレスが有効なアドレス順に変換され、その変換後アドレス３を用いて順に読み出すことにより、画像をフレーム形式で取得することが可能である。
【００６８】
また、制御信号９を“０”に設定することにより、画像をフィールド形式で取得することが可能である。
【００６９】
具体的に説明する。図６において、制御信号９が“０”の場合のビット順序変更方法の第１行目から第８行目までに、アドレス参照符号ｔ１，ｔ２，ｔ３，ｔ４，ｂ１，ｂ２，ｂ３，ｂ４を示す。これは図７に示すフィールド形式に対応している。これが、制御信号９が“１”の場合には、ｔ１，ｂ１，ｔ２，ｂ２，ｔ３，ｂ３，ｔ４，ｂ４のようにフレーム形式に変換されている。
【００７０】
以上のように、本実施の形態によれば、フレーム形式、フィールド形式、それぞれの形式に対応したプログラムや、データの再配置を必要とせず、制御信号９を切り替えることによって、フレーム形式、フィールド形式、どちらの形式でも取得可能である。
【００７１】
（実施の形態３）
本発明の実施の形態３における並列演算装置の構成は実施の形態１で示した図１と同様である。ただし、アドレス変換器７内の構成が異なる。図８は実施の形態３におけるアドレス変換器７内の構成を示している。図９はその場合のアドレス変換器７の動作を示している。
【００７２】
図１０は１画素１６ビットの横１６×縦１６画素の画像がフレーム形式でデータメモリ４に配置された場合を示す。メモリの１ラインに画像の１ラインを配置することができないが、配置できない部分は次のラインに配置している。図１１に画像とメモリ配置の関係を示す。
【００７３】
この場合、順次アドレスをアドレス格納レジスタ６に与え、図９に示す変換動作に従うとすると、制御信号９を“１”に設定する。こうすることにより、順次アドレスが有効なアドレス順に変換され、その変換後アドレス３を用いて順に読み出すことにより、最初の読み出しで画像１ライン中の左８画素、次の読み出しで残りの右８画素を読み出すというように画像１ライン分読み出すのに２回の読み出しが必要となるが、画像をフィールド形式で取得することが可能である。
【００７４】
また、制御信号９を“０”に設定することにより、画像をフレーム形式で取得することが可能である。
【００７５】
具体的に説明する。図９において、制御信号９が“０”の場合のビット順序変更方法の第１行目から第１６行目までに、アドレス参照符号ｔ１，ｔ２，ｂ１，ｂ２，ｔ３，ｔ４，ｂ３，ｂ４，ｔ５，ｔ６，ｂ５，ｂ６，ｔ７，ｔ８，ｂ７，ｂ８……を示す。これは図１０に示すフレーム形式に対応している。これが、制御信号９が“１”の場合には、ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６，ｔ７，ｔ８………ｂ１，ｂ２，ｂ３，ｂ４，ｂ５，ｂ６，ｂ７，ｂ８……のようにフィールド形式に変換されている。
【００７６】
以上のように、本実施の形態によれば、フレーム形式、フィールド形式、それぞれの形式に対応したプログラムや、データの再配置を必要とせず、制御信号９を切り替えることによって、フレーム形式、フィールド形式、どちらの形式でも取得可能である。
【００７７】
（実施の形態４）
本発明の実施の形態４における並列演算装置の構成は実施の形態１で示した図１と同様である。ただし、アドレス変換器７内の構成が異なる。図１２は実施の形態４におけるアドレス変換器７内の構成を示している。図１３はその場合のアドレス変換器７の動作を示している。
【００７８】
図１４は１画素１６ビットの横１６×縦１６画素の画像がフィールド形式でデータメモリ４に配置された場合を示す。メモリの１ラインに画像の１ラインを配置することができないが、配置できない部分は次のラインに配置している。
【００７９】
この場合、順次アドレスをアドレス格納レジスタ６に与え、図１３に示す変換動作に従うとすると、制御信号９を“１”に設定する。こうすることにより、順次アドレスが有効なアドレス順に変換され、その変換後アドレス３を用いて順に読み出すことにより、最初の読み出しで画像１ライン中の左８画素、次の読み出しで残りの右８画素を読み出すというように画像１ライン分読み出すのに２回の読み出しが必要となるが、画像をフレーム形式で取得することが可能である。
【００８０】
また、制御信号９を“０”に設定することにより、画像をフィールド形式で取得することが可能である。
【００８１】
具体的に説明する。図１３において、制御信号９が“０”の場合のビット順序変更方法に、アドレス参照符号ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６，ｔ７，ｔ８………ｂ１，ｂ２，ｂ３，ｂ４，ｂ５，ｂ６，ｂ７，ｂ８……を示す。これは図１４に示すフィールド形式に対応している。これが、制御信号９が“１”の場合には、ｔ１，ｔ２，ｂ１，ｂ２，ｔ３，ｔ４，ｂ３，ｂ４，ｔ５，ｔ６，ｂ５，ｂ６，ｔ７，ｔ８，ｂ７，ｂ８……のようにフレーム形式に変換されている。
【００８２】
以上のように、本実施の形態によれば、フレーム形式、フィールド形式、それぞれの形式に対応したプログラムや、データの再配置を必要とせず、制御信号９を切り替えることによって、フレーム形式、フィールド形式、どちらの形式でも取得可能である。
【００８３】
（実施の形態５）
本発明の実施の形態５における並列演算装置の構成は実施の形態１で示した図１と同様である。ただし、アドレス変換器７内の構成が異なる。図１５は実施の形態５におけるアドレス変換器７内の構成を示している。図１６はその場合のアドレス変換器７の動作を示している。
【００８４】
図１７は１画素１６ビットの横１６×縦１６画素の画像がフレーム形式でデータメモリ４に配置された場合を示す。メモリの１ラインに画像の１ラインを配置することができないが、配置できない部分は１６ライン下の位置に配置している。
【００８５】
図１８に画像とメモリ配置の関係を示す。メモリ幅よりも大きい幅の画像データをメモリに配置する場合、ＤＭＡの性能によって、ＤＭＡ命令を２回発行する必要があり、その場合はこのように配置される場合が往々にしてある。
【００８６】
この場合、順次アドレスをアドレス格納レジスタ６に与え、図１６に示す変換動作に従うとすると、制御信号９を“０”に設定する。こうすることにより、順次アドレスが有効なアドレス順に変換され、その変換後アドレス３を用いて順に読み出すことにより、最初の読み出しで画像１ライン中の左８画素、次の読み出しで残りの右８画素を読み出すというように画像１ライン分読み出すのに２回の読み出しが必要となるが、画像をフレーム形式で取得することが可能である。
【００８７】
また、制御信号９を“１”に設定することにより、画像をフィールド形式で取得することが可能である。
【００８８】
具体的に説明する。図１６において、制御信号９が“０”の場合のビット順序変更方法に、アドレス参照符号ｔ１，ｔ２，ｂ１，ｂ２，ｔ３，ｔ４，ｂ３，ｂ４，ｔ５，ｔ６，ｂ５，ｂ６，ｔ７，ｔ８，ｂ７，ｂ８……を示す。これは図１７に示すフレーム形式ｔ１，ｂ１，ｔ３，ｂ３……ｔ２，ｂ２，ｔ４，ｂ４……を変換したものであり、やはりフレーム形式となっている。これが、制御信号９が“１”の場合には、ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６，ｔ７，ｔ８………ｂ１，ｂ２，ｂ３，ｂ４，ｂ５，ｂ６，ｂ７，ｂ８……のようにフィールド形式に変換されている。
【００８９】
以上のように、本実施の形態によれば、フレーム形式、フィールド形式、それぞれの形式に対応したプログラムや、データの再配置を必要とせず、制御信号９を切り替えることによって、フレーム形式、フィールド形式、どちらの形式でも取得可能である。
【００９０】
（実施の形態６）
本発明の実施の形態６における並列演算装置の構成は実施の形態１で示した図１と同様である。ただし、アドレス変換器７内の構成が異なる。図１９は実施の形態６におけるアドレス変換器７内の構成を示している。図２０はその場合のアドレス変換器７の動作を示している。
【００９１】
図２１は１画素１６ビットの横１６×縦１６画素の画像がフィールド形式でデータメモリ４に配置された場合を示す。メモリの１ラインに画像の１ラインを配置することができないが、配置できない部分は１６ライン下の位置に配置している。
【００９２】
この場合、順次アドレスをアドレス格納レジスタ６に与え、図２０に示す変換動作に従うとすると、制御信号９を“０”に設定する。こうすることにより、順次アドレスが有効なアドレス順に変換され、その変換後アドレス３を用いて順に読み出すことにより、最初の読み出しで画像１ライン中の左８画素、次の読み出しで残りの右８画素を読み出すというように画像１ライン分読み出すのに２回の読み出しが必要となるが、画像をフレーム形式で取得することが可能である。
【００９３】
また、制御信号９を“１”に設定することにより、画像をフィールド形式で取得することが可能である。
【００９４】
具体的に説明する。図２０において、制御信号９が“０”の場合のビット順序変更方法に、アドレス参照符号ｔ１，ｔ２，ｂ１，ｂ２，ｔ３，ｔ４，ｂ３，ｂ４，ｔ５，ｔ６，ｂ５，ｂ６，ｔ７，ｔ８，ｂ７，ｂ８……を示す。これは図２１に示すフィールド形式ｔ１，ｔ３，ｔ５，ｔ７……ｂ１，ｂ３，ｂ５，ｂ７……ｔ２，ｔ４，ｔ６，ｔ８……ｂ２，ｂ４，ｂ６，ｂ８……を変換したものであり、フレーム形式に変換されている。これが、制御信号９が“１”の場合には、ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６，ｔ７，ｔ８………ｂ１，ｂ２，ｂ３，ｂ４，ｂ５，ｂ６，ｂ７，ｂ８……のようにフィールド形式に変換されている。
【００９５】
以上のように、本実施の形態によれば、フレーム形式、フィールド形式、それぞれの形式に対応したプログラムや、データの再配置を必要とせず、制御信号９を切り替えることによって、フレーム形式、フィールド形式、どちらの形式でも取得可能である。
【００９６】
（実施の形態７）
本発明の実施の形態７における並列演算装置の構成は実施の形態１で示した図１と同様である。ただし、アドレス変換器７内の構成が異なる。図２２は実施の形態７におけるアドレス変換器７内の構成を示している。図２３はその場合のアドレス変換器７の動作を示している。
【００９７】
図２４は１画素１６ビットの横１６×縦１６画素の画像がフレーム形式でデータメモリ４に配置された場合を示す。メモリの１ラインに画像の１ラインを配置することができないが、配置できない部分は８ライン下の位置に配置している。
【００９８】
図２５に画像とメモリ配置の関係を示す。ＭＰＥＧで使用されるブロックと呼ばれる横８×縦８画素の画像をひと固まりに配置でき、４つのブロックから形成されるマクロブロックと呼ばれる画像を符号化または復号化順に並べることになるため、このように配置する場合が往々にしてある。
【００９９】
この場合、順次アドレスをアドレス格納レジスタ６に与え、図２３に示す変換動作に従うとすると、制御信号９を“０”に設定する。こうすることにより、順次アドレスが有効なアドレス順に変換され、その変換後アドレス３を用いて順に読み出すことにより、最初の読み出しで画像１ライン中の左８画素、次の読み出しで残りの右８画素を読み出すというように画像１ライン分読み出すのに２回の読み出しが必要となるが、画像をフレーム形式で取得することが可能である。
【０１００】
また、制御信号９を“１”に設定することにより、画像をフィールド形式で取得することが可能である。
【０１０１】
具体的に説明する。図２３において、制御信号９が“０”の場合のビット順序変更方法に、アドレス参照符号ｔ１，ｔ２，ｂ１，ｂ２，ｔ３，ｔ４，ｂ３，ｂ４，ｔ５，ｔ６，ｂ５，ｂ６，ｔ７，ｔ８，ｂ７，ｂ８……を示す。これは図２４に示すフレーム形式ｔ１，ｂ１，ｔ３，ｂ３，ｔ５，ｂ５……ｔ２，ｂ２，ｔ４，ｂ４，ｔ６，ｂ６……を変換したものであり、やはりフレーム形式に変換されている。これが、制御信号９が“１”の場合には、ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６，ｔ７，ｔ８………ｂ１，ｂ２，ｂ３，ｂ４，ｂ５，ｂ６，ｂ７，ｂ８……のようにフィールド形式に変換されている。
【０１０２】
以上のように、本実施の形態によれば、フレーム形式、フィールド形式、それぞれの形式に対応したプログラムや、データの再配置を必要とせず、制御信号９を切り替えることによって、フレーム形式、フィールド形式、どちらの形式でも取得可能である。
【０１０３】
（実施の形態８）
本発明の実施の形態８における並列演算装置の構成は実施の形態１で示した図１と同様である。ただし、アドレス変換器７内の構成が異なる。図２６は実施の形態８におけるアドレス変換器７内の構成を示している。図２７はその場合のアドレス変換器７の動作を示している。
【０１０４】
図２８は１画素１６ビットの横１６×縦１６画素の画像がフィールド形式でデータメモリ４に配置された場合を示す。メモリの１ラインに画像の１ラインを配置することができないが、配置できない部分は８ライン下の位置に配置している。
【０１０５】
この場合、順次アドレスをアドレス格納レジスタ６に与え、図２７に示す変換動作に従うとすると、制御信号９を“０”に設定する。こうすることにより、順次アドレスが有効なアドレス順に変換され、その変換後アドレス３を用いて順に読み出すことにより、最初の読み出しで画像１ライン中の左８画素、次の読み出しで残りの右８画素を読み出すというように画像１ライン分読み出すのに２回の読み出しが必要となるが、画像をフレーム形式で取得することが可能である。
【０１０６】
また、制御信号９を“１”に設定することにより、画像をフィールド形式で取得することが可能である。
【０１０７】
具体的に説明する。図２７において、制御信号９が“０”の場合のビット順序変更方法に、アドレス参照符号ｔ１，ｔ２，ｂ１，ｂ２，ｔ３，ｔ４，ｂ３，ｂ４，ｔ５，ｔ６，ｂ５，ｂ６，ｔ７，ｔ８，ｂ７，ｂ８……を示す。これは図２８に示すフィールド形式ｔ１，ｔ３，ｔ５，ｔ７……ｔ２，ｔ４，ｔ６，ｔ８……ｂ１，ｂ３，ｂ５，ｂ７……ｂ２，ｂ４，ｂ６，ｂ８……を変換したものであり、フレーム形式に変換されている。これが、制御信号９が“１”の場合には、ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６，ｔ７，ｔ８………ｂ１，ｂ２，ｂ３，ｂ４，ｂ５，ｂ６，ｂ７，ｂ８……のようにフィールド形式に変換されている。
【０１０８】
以上のように、本実施の形態によれば、フレーム形式、フィールド形式、それぞれの形式に対応したプログラムや、データの再配置を必要とせず、制御信号９を切り替えることによって、フレーム形式、フィールド形式、どちらの形式でも取得可能である。
【０１０９】
尚、実施の形態１から実施の形態８において、それぞれのアドレス変換器７内の構成を示したが、それぞれのアドレス変換器７を組み合わせることも可能であり、その場合は、制御信号９によって、数種類の変換方法を切り替えることとなる。そうすることによって、例えば、実施の形態１と実施の形態２を組み合わせることにより、１画素１６ビットの横８×縦８画素の画像がフレーム形式またはフィールド形式でメモリに配置された場合でも、どちらの形式でも読み出し可能となる。
【０１１０】
また、実施の形態１から実施の形態８は説明のために１画素１６ビットの横８×縦８画素の画像及び１画素１６ビットの横１６×縦１６画素の画像を示したが、その限りではない。
【０１１１】
（実施の形態９）
図２９に本発明の実施の形態９における並列演算装置の構成を示す。図２９において図１と同じ構成については同じ符号を用い説明を省略する。本実施の形態９ではアドレス変換器７は存在せず、データ切替器１３を設けている。
【０１１２】
データ切替器１３では、要素プロセッサ群１からのメモリ制御信号２に読み出し要求を入力した場合、同時にアドレス格納レジスタ６からアドレスを入力し、そのアドレスが条件を満たしているか判断する。アドレスが条件を満たしている場合は、読み出し要求をデータメモリ４に出力し、データ切替信号１４を用いて、データ切替セレクタ１５をメモリ入出力データ１０が要素プロセッサ５に入力されるようにセットする。
【０１１３】
アドレスが条件を満たしていない場合は、読み出し要求をデータメモリ４に出力せず、データ切替セレクタ１５を、“０”が要素プロセッサ５に入力されるようにセットする。
【０１１４】
メモリ制御信号２に書き込み要求を出力した場合は、データ切替器１３は常に書き込み要求をデータメモリ４に出力し、データ切替セレクタ１５を要素プロセッサ５の出力データがデータメモリ４へ出力されるようセットする。
【０１１５】
ＭＰＥＧ復号化のＣＢＰ（符号化ブロックパターン）により読み出しを制御する場合を示す。
【０１１６】
符号化データは図２８のように配置されているとする。このとき、アドレス０００００〜００１１１はＹ０ブロック、０１０００〜０１１１１はＹ１ブロック、１００００〜１０１１１がＹ２ブロック、１１０００〜１１１１１がＹ３ブロックとする。ここで、Ｙｎ（ｎ＝０〜３）ブロックはマクロブロック内の輝度成分に対する横８×縦８画素のブロックである。この場合、あるブロックに対応するＣＢＰのビットの値が“０”ならば、そのブロックのデータを読み出す必要はない。
【０１１７】
図３０に４：２：０フォーマット時のＣＢＰのビット構成を示す。
【０１１８】
例えば、ＣＢＰの最上位ビットが“０”であるならば、Ｙ０ブロックの符号化データを読み出す必要はない。
【０１１９】
データ切替器１３は、入力されるアドレスを変換テーブルにより変換し、その値が示すＣＢＰのビットの値が“０”ならば読み出し要求を無効にし、データ切替信号１４を用いて、各要素プロセッサ５に“０”が入力されるように、データ切替セレクタ１５をセットする。
【０１２０】
ブロックに対応するＣＢＰのビットの値が“１”ならば、読み出し要求をデータメモリ４に出力し、データ切替セレクタ１５をメモリ入出力データ１０が要素プロセッサ５に入力されるようにセットする。
【０１２１】
入力アドレスの変換テーブルを図３１に示す。
【０１２２】
この方法により、不要なデータの読み出しをアドレス値により停止し、そのことによって、不要なメモリアクセスを行わず、消費電力を低減することができる。
【０１２３】
（実施の形態１０）
図３２に本発明の実施の形態１０における並列演算装置の構成を示す。図３２において図１と同じ構成については同じ符号を用い説明を省略する。本実施の形態１０ではアドレス変換器７とデータ切替器１３の両方を設けている。
【０１２４】
データメモリ４への書き込みについて並列演算装置の動作を説明する。
【０１２５】
要素プロセッサ群１はメモリ制御信号２に書き込み要求を出力する。書き込み要求信号を受け取ったデータ切替器１３は書き込み要求をデータメモリ４に出力し、データ切替セレクタ１５を要素プロセッサ５の出力データがデータメモリ４へ出力されるようセットする。データメモリ４は書き込み要求を受け取ると、アドレス変換器７によって変換前アドレス８を変換した変換後アドレス３の指し示す場所に各要素プロセッサ５から出力してくるデータを格納する。
【０１２６】
データメモリ４からの読み出しについて並列演算装置の動作を説明する。
【０１２７】
要素プロセッサ群１はメモリ制御信号２に読み出し要求を出力し、データ切替器１３はその信号を受け取ると、アドレス変換器７からの変換後アドレス３が条件を満たしているか判断し、条件が満たされる場合は読み出し要求をデータメモリ４に出力し、データ切替セレクタ１５をメモリ入出力データ１０が要素プロセッサ５に入力されるようにセットする。データメモリ４は読み出し要求を受け取ると、アドレス変換器７からの変換後アドレス３の指し示す場所のデータを各要素プロセッサ５に出力する。
【０１２８】
また、変換後アドレス３が条件を満たしていない場合は、データ切替器１３は読み出し要求をデータメモリ４に出力せず、データ切替セレクタ１５を“０”が要素プロセッサ５に入力されるようにセットする。そして、各要素プロセッサ５には“０”が入力されることになる。
【０１２９】
この方法により、フレーム形式、フィールド形式、それぞれの形式に対応したプログラムや、データの再配置を必要とせず、制御信号９を切り替えることによって、フレーム形式、フィールド形式、どちらの形式でも取得可能である。また、不要なデータの読み出しをアドレス値により停止し、そのことによって、不要なメモリアクセスを行わず、消費電力を低減することができる。
【産業上の利用可能性】
【０１３０】
本発明は、デジタル映像機器のフィルタ演算等の画像処理や画像コーデック等に用いられるＳＩＭＤ型等の並列演算装置において、ＭＰＥＧの動き補償処理、ＤＣＴ処理をフレーム形式、フィールド形式で実行する場合の技術として有用である。
【図面の簡単な説明】
【０１３１】
【図１】本発明の実施の形態１〜８における並列演算装置の構成図
【図２】本発明の実施の形態１におけるアドレス変換器内の構成図
【図３】本発明の実施の形態１におけるアドレス変換器の動作図
【図４】本発明の実施の形態１における１画素１６ビット横８×縦８画素の画像をフレーム形式で配置した場合のメモリマップ
【図５】本発明の実施の形態２におけるアドレス変換器内の構成図
【図６】本発明の実施の形態２におけるアドレス変換器の動作図
【図７】本発明の実施の形態２における１画素１６ビット横８×縦８画素の画像をフィールド形式で配置した場合のメモリマップ
【図８】本発明の実施の形態３におけるアドレス変換器内の構成図
【図９】本発明の実施の形態３におけるアドレス変換器の動作図
【図１０】本発明の実施の形態３における１画素１６ビット横１６×縦１６画素の画像をフレーム形式で配置した場合のメモリマップ
【図１１】本発明の実施の形態３における画像のメモリマップと空間イメージとの関係図
【図１２】本発明の実施の形態４におけるアドレス変換器内の構成図
【図１３】本発明の実施の形態４におけるアドレス変換器の動作図
【図１４】本発明の実施の形態４における１画素１６ビット横１６×縦１６画素の画像をフィールド形式で配置した場合のメモリマップ
【図１５】本発明の実施の形態５におけるアドレス変換器内の構成図
【図１６】本発明の実施の形態５におけるアドレス変換器の動作図
【図１７】本発明の実施の形態５における１画素１６ビット横１６×縦１６画素の画像をフレーム形式で配置した場合のメモリマップ
【図１８】本発明の実施の形態５における画像のメモリマップと空間イメージとの関係図
【図１９】本発明の実施の形態６におけるアドレス変換器内の構成図
【図２０】本発明の実施の形態６におけるアドレス変換器の動作図
【図２１】本発明の実施の形態６における１画素１６ビット横１６×縦１６画素の画像をフィールド形式で配置した場合のメモリマップ
【図２２】本発明の実施の形態７におけるアドレス変換器内の構成図
【図２３】本発明の実施の形態７におけるアドレス変換器の動作図
【図２４】本発明の実施の形態７における１画素１６ビット横１６×縦１６画素の画像をフレーム形式で配置した場合のメモリマップ
【図２５】本発明の実施の形態７における画像のメモリマップと空間イメージとの関係図
【図２６】本発明の実施の形態８におけるアドレス変換器内の構成図
【図２７】本発明の実施の形態８におけるアドレス変換器の動作図
【図２８】本発明の実施の形態８における１画素１６ビット横１６×縦１６画素の画像をフィールド形式で配置した場合のメモリマップ
【図２９】本発明の実施の形態９における並列演算装置の構成図
【図３０】ＣＢＰのビット構成
【図３１】本発明の実施の形態９における入力アドレスの変換テーブル
【図３２】本発明の実施の形態１０における並列演算装置の構成図
【図３３】フレーム形式、フィールド形式の説明図
【図３４】特許文献１における並列演算装置の構成図
【図３５】特許文献１における要素プロセッサ内の構成図
【図３６】特許文献１におけるデータアドレス変換回路内の構成図
【図３７】特許文献１におけるデータアドレス格納メモリ
【図３８】特許文献１におけるローテート回路の動作図
【符号の説明】
【０１３２】
１  要素プロセッサ群
２  メモリ制御信号
３  変換後アドレス
４  データメモリ
５  要素プロセッサ
６  アドレス格納レジスタ
７  アドレス変換器
８  変換前アドレス
９  制御信号
１０  メモリ入出力データ
１１  アドレスデータ
１２  アドレス変換セレクタ
１３  データ切替器
１４  データ切替信号
１５  データ切替セレクタ
１６  要素プロセッサ
１７  要素プロセッサ群
１８  データメモリ
１９  データアドレス格納メモリ
２０  データアドレス変換回路
２１  変換前アドレス
２２  変換後アドレス
２３  メモリ入出力データ
２４  変換手段選択信号
２５  フレーム／フィールド選択信号
２６  ローテート後アドレス
２７  アドレス変換セレクタ
２８  ローテート回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
2005182499.tif 000036
【図３５】
2005182499.tif 000037
【図３６】
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【図３７】
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【図３８】
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