(57)【要約】【課題】  論理回路の動作速度を向上させることが可能な不揮発性メモリを含む半導体装置及びその製造方法を提供する。【解決手段】  論理回路領域において、第３のゲート電極膜４０と第１のゲート電極膜３７を積層し、Ｎ型トランジスタ及びＰ型トランジスタ共に表面チャネル領域を持つような相補型ＭＯＳ論理回路を構成する。【選択図】  図１１
2005166822.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体と、
前記半導体基体上に積層された、トンネル絶縁膜、第１のゲート電極膜、第２のゲート電極膜、インターゲート絶縁膜、及び第３のゲート電極膜からなる第１のゲートと、前記トンネル絶縁膜に接する前記半導体基体を挟むように、前記半導体基体の表面領域に形成されたソース及びドレイン領域とを備えた第１のＭＯＳトランジスタを少なくとも一つ有する不揮発性メモリセルと、
前記不揮発性メモリセルから離れて前記半導体基体上に積層された、ゲート絶縁膜、前記第１のゲート電極膜及び前記第３のゲート電極膜からなる第２のゲートと、前記ゲート絶縁膜に接する前記半導体基体を挟むように、前記半導体基体の表面領域に形成されたソース及びドレイン領域とを備えた第２のＭＯＳトランジスタを有する相補型ＭＯＳ論理回路とを
具備したことを特徴とする不揮発性メモリを含む半導体装置。
【請求項２】
前記インターゲート絶縁膜の一部に開口部があり、前記開口部を介して前記第３のゲート電極膜と前記第２のゲート電極膜とが接続されていることを特徴とする請求項１に記載の不揮発性メモリを含む半導体装置。
【請求項３】
前記メモリセルが、メモリセルトランジスタと、電流経路が前記メモリセルトランジスタの一端に接続された選択トランジスタとの、２つの第１のＭＯＳトランジスタによって構成されていることを特徴とする請求項１又は請求項２に記載の不揮発性メモリを含む半導体装置。
【請求項４】
半導体基体の素子形成領域を囲むように素子分離領域を形成する工程と、
前記素子形成領域にトンネル絶縁膜を形成する工程と、
前記素子形成領域のうち、相補型ＭＯＳ論理回路を形成する論理回路領域における前記トンネル絶縁膜を剥離する工程と、
前記論理回路領域における前記半導体基体上に、ゲート絶縁膜を形成する工程と、
前記トンネル絶縁膜及び前記ゲート絶縁膜上に第１のゲート電極膜を形成する工程と、
前記素子形成領域のうち、不揮発性メモリセルを形成するメモリセル領域における前記第１のゲート電極膜上に第２のゲート電極膜を形成する工程と、
前記メモリセル領域における前記トンネル絶縁膜、前記第１のゲート電極膜及び第２のゲート電極膜を選択的にパターニングする工程と、
前記メモリセル領域における前記第２のゲート電極膜上にインターゲート絶縁膜を形成する工程と、
前記メモリセル領域における前記インターゲート絶縁膜上、及び前記論理回路領域における前記第１のゲート電極膜上に第３のゲート電極膜を形成する工程と、
前記第３のゲート電極膜に不純物を導入する工程と、
前記メモリセル領域における前記第３のゲート電極膜、前記インターゲート絶縁膜、前記第２のゲート電極膜、及び前記第１のゲート電極膜と、前記論理回路領域における前記第３のゲート電極膜及び前記第１のゲート電極膜とを選択的にパターニングする工程と、
パターニングされた前記第３のゲート電極膜をマスクにして、前記半導体基体表面に不純物を導入してソース及びドレイン領域を形成する工程とを
有することを特徴とする不揮発性メモリを含む半導体装置の製造方法。
【請求項５】
前記インターゲート絶縁膜を形成する工程と、前記第３のゲート電極膜を形成する工程との間に、前記メモリセル領域における前記インターゲート絶縁膜の一部に開口部を形成する工程を有することを特徴とする請求項１に記載の不揮発性メモリを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
これまで、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリが広く使われている。また、最近は、ＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリの両方の特長を兼ね備えたフラッシュメモリも提案されている。
【０００３】
更に、上述のような様々なフラッシュメモリ回路と論理回路等を一つのチップにして、システムオンチップと呼ばれる複数機能を混載したＬＳＩの需要も高まっている。
【０００４】
フラッシュメモリと論理回路を混載したＬＳＩの場合、フラッシュメモリを構成するメモリ素子の構造は、通常使われるＭＯＳトランジスタとは異なる。即ち、フラッシュメモリにおいては、複数のゲート電極が、それぞれ異なるゲート絶縁膜を介して積層された構造になる。このため、フラッシュメモリと論理回路を混載したＬＳＩ製造工程数は、それぞれ単独でＬＳＩを製造する工程数よりも多くなり、それが価格に反映する。
【０００５】
また、フラッシュメモリに対する性能の要求と、論理回路に対する性能の要求とがそれぞれ異なる。このため、どちらかの性能の要求を優先的に対応するような製造工程が用いられる。例えば、フラッシュメモリのトンネル酸化膜の性能を優先する場合、そのトンネル酸化膜を先ず形成し、その後に素子分離を形成する素子構造及び製造方法を用いる（例えば、特許文献１参照。）。
【０００６】
これにより、比較的性能の優れたフラッシュメモリと論理回路を混載したＬＳＩを提供することを可能にしている。
【０００７】
しかし、今後のフラッシュメモリと論理回路を混載したＬＳＩにおいては、更に、論理回路の動作速度の向上が求められるため、論理回路の微細化により適した素子構造及び製造方法を追求することが必要である。
【特許文献１】特開２００２−６４１５７号公報（第１６頁、図１３）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明はこのような事情に鑑みてなされたもので、その目的は論理回路の動作速度を向上させることが可能な不揮発性メモリを含む半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、本発明の第１の態様は、不揮発性メモリを含む半導体装置として、半導体基体と、前記半導体基体上に積層された、トンネル絶縁膜、第１のゲート電極膜、第２のゲート電極膜、インターゲート絶縁膜、及び第３のゲート電極膜からなる第１のゲートと、前記トンネル絶縁膜に接する前記半導体基体を挟むように、前記半導体基体の表面領域に形成されたソース及びドレイン領域とを備えた第１のＭＯＳトランジスタを少なくとも一つ有する不揮発性メモリセルと、前記不揮発性メモリセルから離れて前記半導体基体上に積層された、ゲート絶縁膜、前記第１のゲート電極膜及び前記第３のゲート電極膜からなる第２のゲートと、前記ゲート絶縁膜に接する前記半導体基体を挟むように、前記半導体基体の表面領域に形成されたソース及びドレイン領域とを備えた第２のＭＯＳトランジスタを有する相補型ＭＯＳ論理回路とを具備したことを特徴とする。
【００１０】
また、本発明の第２の態様は、不揮発性メモリを含む半導体装置の製造方法として、半導体基体の素子形成領域を囲むように素子分離領域を形成する工程と、前記素子形成領域にトンネル絶縁膜を形成する工程と、前記素子形成領域のうち、相補型ＭＯＳ論理回路を形成する論理回路領域における前記トンネル絶縁膜を剥離する工程と、前記論理回路領域における前記半導体基体上に、ゲート絶縁膜を形成する工程と、前記トンネル絶縁膜及び前記ゲート絶縁膜上に第１のゲート電極膜を形成する工程と、前記素子形成領域のうち、不揮発性メモリセルを形成するメモリセル領域における前記第１のゲート電極膜上に第２のゲート電極膜を形成する工程と、前記メモリセル領域における前記トンネル絶縁膜、前記第１のゲート電極膜及び第２のゲート電極膜を選択的にパターニングする工程と、前記メモリセル領域における前記第２のゲート電極膜上にインターゲート絶縁膜を形成する工程と、前記メモリセル領域における前記インターゲート絶縁膜上、及び前記論理回路領域における前記第１のゲート電極膜上に第３のゲート電極膜を形成する工程と、前記第３のゲート電極膜に不純物を導入する工程と、前記メモリセル領域における前記第３のゲート電極膜、前記インターゲート絶縁膜、前記第２のゲート電極膜、及び前記第１のゲート電極膜と、前記論理回路領域における前記第３のゲート電極膜及び前記第１のゲート電極膜とを選択的にパターニングする工程と、パターニングされた前記第３のゲート電極膜をマスクにして、前記半導体基体表面に不純物を導入してソース及びドレイン領域を形成する工程とを有することを特徴とする。
【発明の効果】
【００１１】
以上、詳述したように、本発明によれば第３のゲート電極膜を相補型ＭＯＳ論理回路のゲート電極として用いることにより、電極構造として比較的容易に表面チャネル型のＭＯＳトランジスタが形成できる。このため、論理回路の動作速度の向上が可能な不揮発性メモリを含む半導体装置が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例を、図面を参照して説明する。
【実施例１】
【００１３】
本発明による第１の実施例は以下に示す回路構成をとる。
【００１４】
先ず、不揮発性メモリは、２つの第１のＭＯＳトランジスタでメモリセルが構成されたフラッシュメモリである。また、第１のＭＯＳトランジスタはトンネル絶縁膜、第１のゲート電極膜と第２のゲート電極膜を積層した浮遊ゲート電極膜、インターゲート絶縁膜、及び第３のゲート電極膜である制御ゲート電極膜とを積層した第１のゲートを有する。
【００１５】
一方、周辺回路等も含めた論理回路は、第２のＭＯＳトランジスタで構成された相補型ＭＯＳ論理回路である。第２のＭＯＳトランジスタは、ゲート絶縁膜である第１のゲート絶縁膜或いは第２のゲート絶縁膜と、ゲート絶縁膜上に第１のゲート電極膜と第３のゲート電極膜とを積層した第２のゲートを有する。
【００１６】
また、第１のゲート絶縁膜の膜厚は、第２のゲート絶縁膜の膜厚よりも厚い。これは、トランジスタの電源電圧に対応させるためである。即ち、第１のゲート絶縁膜を有する第２のＭＯＳトランジスタは高電圧トランジスタとして、第２のゲート絶縁膜を有する第２のＭＯＳトランジスタは低電圧トランジスタとして形成されている。
【００１７】
図１は本発明による第１の実施例における不揮発性メモリのブロック図である。不揮発性メモリ１０はメモリセルアレイ１１、カラムデコーダ１２、センスアンプ１３、ロウデコーダ１４、１５及びソース線ドライバ１６を備えている。
【００１８】
メモリセルアレイ１１はマトリックス状に配置された複数個のメモリセルＭＣを有している。それぞれのメモリセルは、互いに電流経路が直列に接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴを有している。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。また、カラム方向で隣接するメモリセルＭＣは選択トランジスタのソース領域、あるいはメモリセルトランジスタＭＴのドレイン領域を共有している。
【００１９】
ロウ方向におけるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬに共通して接続され、同じように、選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧに共通して接続されている。また、カラム方向におけるメモリセルＭＣのメモリセルトランジスタＭＴのドレインはビット線に共通して接続されている。更に、メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＳＬに共通して接続され、それらがソース線ドライバ１６に接続される。
【００２０】
図１に示したメモリセルアレイ１１の一部の領域を平面の模式図として図２に示す。半導体基体であるシリコン基板２０に、素子分離領域２１ａによって区分けされた長方形の素子領域２１が形成されている。その素子領域２１に直交して複数の素子領域２１を跨ぐようにして、第１のゲート電極膜であるワード線１４ａ、１４ｂ及びセレクトゲート線１５ａ、１５ｂが形成されている。
【００２１】
ワード線１４ａ、１４ｂと素子領域２１が交差する部分にメモリセルトランジスタが形成され、一方、セレクトゲート線１５ａ、１５ｂと素子領域２１が交差する部分に選択トランジスタが形成されている。また、ワード線１４ａ、１４ｂと素子領域２１が交差する部分にはメモリセルトランジスタごとに分離された浮遊ゲート電極膜（図示せず）が形成されている。
【００２２】
素子領域２１には、ワード線１４ａ、１４ｂとセレクトゲート線１５ａ、１５ｂを挟むようにしてコンタクトプラグ２２が形成され、それらを接続するように図示しないビット線が素子領域２１に沿って形成されている。２つのコンタクトプラグ２２に挟まれたメモリセルトランジスタと選択トランジスタによって一つのメモリセル１１ａが形成されている。
【００２３】
図３乃至図１１は本発明による半導体装置の製造方法の第１の実施例を工程順に示す断面図である。各図の上側に示した各図の（ａ）は、本実施例における不揮発性メモリの製造方法を工程順に示す断面図であり、各図の下側に示した各図の（ｂ）は、本実施例おける相補型ＭＯＳ論理回路の製造方法を工程順に示す断面図である。また、図１１（ａ）及び（ｂ）は本発明による半導体装置の第１の実施例を示している。
【００２４】
各図（ａ）の不揮発性メモリの断面は、以下のようである。図３（ａ）乃至図６（ａ）は、図２のＸ−Ｘ断面を拡大して示し、図７（ａ）乃至図１３（ａ）は、図２のＹ−Ｙ断面を拡大して示す。一方、各図（ｂ）の相補型ＭＯＳ回路の断面は、特に断面方向を変えずに示す。
【００２５】
次に、実際の工程の説明に入る。先ず、図３（ａ）及び（ｂ）に示すように、半導体基体としてＰ型のシリコン基板３０を用意する。
【００２６】
続いて、素子分離工程を説明する。図示しないシリコン酸化膜、シリコン窒化膜等をシリコン基板３０上に積層する。次に、リソグラフィ法、ドライエッチング法等を用い、シリコン酸化膜、シリコン窒化膜等にパターンを形成する。次に、形成されたパターンをマスクにして、シリコン基板３０の領域に、ドライエッチング法により溝を形成する。続いて、ＣＶＤ法を用い、溝への埋め込みも含め、シリコン基板３０の全面にシリコン酸化膜を形成する。更に、ＣＭＰ法、エッチング法等を用い、表面を平坦化しながらシリコン基板３０の溝の中に、素子分離領域３１であるシリコン酸化膜を残存させる。
【００２７】
次に、図３（ｂ）の相補型ＭＯＳ論理回路領域にウェル領域を形成する。イオン注入法等を用い、Ｐ型ウェル領域３２へは硼素等を、Ｎ型ウェル領域３３へは燐、砒素等の不純物を導入する。ドーズ量として１Ｅ１１ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。不純物を導入しない領域は、リソグラフィ法等を用いてマスクをする。イオン注入後、熱処理を行い、不純物を活性化する。また、Ｐ型のシリコン基板３０を使用しているため、Ｐ型ウェル領域３２は形成しない場合もある。
【００２８】
図３（ａ）の不揮発性メモリ領域には、通常、ウェル領域は形成しない。特に必要であればイオン注入法等を用い、Ｐ型ウェル領域を形成する。また、Ｎ型ウェル領域を先ず形成し、その中にＰ型ウェルを埋め込む二重ウェル構造としても良い。
【００２９】
次に、ＭＯＳトランジスタのチャネル領域を形成する。イオン注入法等を用い、不揮発性メモリ領域及び相補型ＭＯＳ論理回路のＮチャネルＭＯＳトランジスタとなるＰウェル領域には硼素等を、相補型ＭＯＳ論理回路のＰチャネルＭＯＳトランジスタとなるＮウェル領域には燐、砒素等の不純物を導入する。この時、不純物ドーピングが不要な領域はリソグラフィ法等を用い、マスクにより覆う。
【００３０】
次に不揮発性メモリ領域及び相補型ＭＯＳ論理回路領域、それぞれのゲート構造形成の工程を説明する。先ず、シリコン酸化膜を熱酸化法により、シリコン基板上に例えば１０ｎｍ程度形成する。次に、リソグラフィ法等を用い、図４（ａ）に示すように、不揮発性メモリ領域上のシリコン酸化膜をトンネル絶縁膜３４として残す。一方、相補型ＭＯＳ論理回路領域のシリコン酸化膜は剥離する。
【００３１】
次に、図４（ｂ）に示すように、相補型ＭＯＳ論理回路領域のシリコン基板３０上に、第１のゲート絶縁膜及び第２のゲート絶縁膜を形成する。先ず、熱酸化法により、シリコン酸化膜をシリコン基板３０上に１５ｎｍ程度成長する。次に、リソグラフィ法等を用い、相補型ＭＯＳ論理回路領域における高電圧トランジスタ３５ａ領域のシリコン酸化膜を第１のゲート絶縁膜３５として残し、他の相補型ＭＯＳ論理回路領域におけるシリコン酸化膜を剥離する。
【００３２】
続いて、図５（ｂ）に示すように、熱酸化法により、第２のゲート絶縁膜３６であるシリコン酸化膜を、低電圧トランジスタ３６ａ領域のシリコン基板３０上に３ｎｍ程度成長する。最終的に、トンネル酸化膜３４の膜厚は１２ｎｍ程度、第１のゲート絶縁膜の膜厚は１６ｎｍ程度、及び第２の膜厚は３ｎｍ程度である。以上の工程により、相補型ＭＯＳ論理回路における複数の電圧に対応したトランジスタのゲート絶縁膜を形成できる。
【００３３】
更に、図５（ａ）、（ｂ）に示すように、ＣＶＤ法により、第１のゲート電極膜３７となる多結晶シリコン膜を５０ｎｍ程度形成する。
【００３４】
続いて、相補型ＭＯＳ論理回路領域上に図示しないシリコン酸化膜をマスクとして形成した後、ＣＶＤ法により、第２のゲート電極膜３８である燐添加多結晶シリコン膜を５０ｎｍ程度形成する。図５（ａ）に示すように、不揮発性メモリ領域の第１のゲート電極膜３７に第２のゲート電極膜３８が積層される。
【００３５】
次に、図６（ａ）に示すように、不揮発性メモリ領域に関し、リソグラフィ法、ドライエッチング法等を用い、第２のゲート電極膜３８、第１のゲート電極膜３７及びトンネル絶縁膜３４を選択的にエッチングする。一方、相補型ＭＯＳ論理回路領域においても第２のゲート電極膜３４及びマスクとして使用された図示しないシリコン酸化膜は、図６（ｂ）に示すように、エッチングにより除去される。
【００３６】
続いて、インターゲート絶縁膜３９となる積層の絶縁膜を形成する。即ち、ＣＶＤ法を用い、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を同一の膜形成装置のなかで連続して形成し、全体の膜厚は、例えば１５ｎｍ程度とする。以上により、不揮発性メモリ領域におけるメモリセルのゲート構造の形成工程が、制御ゲート電極膜形成工程を残してほぼ終了した。
【００３７】
次に、トランジスタ形成工程を説明する。図６（ａ）の工程まで終了した不揮発性メモリ領域における、図２に示した平面の模式図のＹ−Ｙ断面を図７（ａ）に示す。図に示されるように、素子領域上の長手方向では、シリコン基板３０の上に、トンネル絶縁膜３４、第１のゲート電極膜３７、第２のゲート電極膜３８及びインターゲート絶縁膜３９が積層された構造になっている。これ以降、図１３まではＹ−Ｙ断面を用いて説明する。
【００３８】
一方、相補型ＭＯＳ論理回路領域の断面は、これまでと同じであり、以降も変わらない。従って、図７（ｂ）は図６（ｂ）と同様の図である。
【００３９】
先ず、リソグラフィ法及びエッチング法等を用い、不揮発性メモリ領域を図示しないマスク膜で覆い、相補型ＭＯＳ論理回路上のインターゲート絶縁膜３９を剥離する。次に、不揮発性メモリ領域及び相補型ＭＯＳ論理回路領域の両方に、ＣＶＤ法により、多結晶シリコン膜を５０ｎｍ程度形成する。
【００４０】
続いて、イオン注入法等を用い、不純物を多結晶シリコン膜に導入する。相補型ＭＯＳ論理回路領域におけるＮチャネルＭＯＳトランジスタ領域、及び、不揮発性メモリ領域へは、例えば燐、砒素等のＮ型不純物を、相補型ＭＯＳ論理回路領域におけるＰチャネルＭＯＳトランジスタ領域へは、例えば硼素等の不純物をドーピングする。ドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度である。その後、熱処理を行い、多結晶シリコン膜に導入された不純物を活性化する。
【００４１】
次に、リソグラフィ法、ドライエッチング法等を用い、多結晶シリコン膜を選択的にエッチングする。これにより、図８（ａ）に示すように、不揮発性メモリ領域に第３のゲート電極膜４０を形成する。一方、相補型ＭＯＳ論理回路領域では、図８（ｂ）に示すように、第３のゲート電極膜４０及び第１のゲート電極膜３７が連続して選択的にエッチングされる。
【００４２】
更に、相補型ＭＯＳ論理回路領域はマスクで覆い、不揮発性メモリ領域の第３のゲート電極膜４０をマスクにして、図９（ａ）に示すように、インターゲート絶縁膜３９、第２のゲート電極膜３８及び第１のゲート電極膜３７を選択的にエッチングする。その後、図９（ｂ）に示すように、相補型ＭＯＳ論理回路領域上のマスクを除去する。
【００４３】
次に、不揮発性メモリ領域及び相補型ＭＯＳ論理回路領域共に、第３のゲート電極膜４０をマスクにして、イオン注入法等を用い、不純物をシリコン基板３０中に導入し、接合深さが比較的浅いソース及びドレイン領域（図示せず）を形成する。Ｐ型の領域へは、例えば硼素、Ｎ型の領域は、例えば燐、砒素等をドーピングする。ドーズ量として１Ｅ１３ｃｍ−２〜１Ｅ１５ｃｍ−２程度である。
【００４４】
更に、第３のゲート電極膜４０上にＣＶＤ法によるシリコン窒化膜等の絶縁膜を形成した後、方向性を持つドライエッチング法等により、図１０（ａ）及び（ｂ）に示すように、側壁絶縁膜４１を形成する。
【００４５】
不揮発性メモリ領域における、トンネル絶縁膜３４、第１のゲート電極膜３７、第２のゲート電極膜３８、インターゲート絶縁膜３９、及びに第３のゲート電極膜４０よって形成された積層ゲート構造が第１のゲートである。相補型ＭＯＳ論理回路領域における第１のゲート絶縁膜３５或いは第２のゲート絶縁膜３６、第１のゲート電極膜３７及び第３のゲート電極膜４０によって形成された積層ゲート構造が第２のゲートでる。
【００４６】
更に、不揮発性メモリ領域及び相補型ＭＯＳ論理回路領域ともに、第３のゲート電極膜４０及び側壁絶縁膜４１をマスクにして、イオン注入法等を用い、不純物をシリコン基板３０中に導入し、接合深さが比較的深いソース及びドレイン領域を形成する。Ｐ型の領域へは、例えば硼素、Ｎ型の領域は、例えば燐、砒素等のドーピングを行う。ドーズ量として１Ｅ１５ｃｍ−２〜５Ｅ１６ｃｍ−２程度である。先に述べた比較的浅いソース及びドレイン領域とを合せて、図１０（ａ）及び（ｂ）に示す、最終のソース及びドレイン領域４２とする。
【００４７】
次に、不揮発性メモリ領域及び相補型ＭＯＳ論理回路領域ともに、コバルト膜を形成し、また、必要であればＴｉ或いはＴｉＮ等のキャップ膜を更にコバルト膜上に形成し、熱処理を行うことによって、下地のシリコンと反応させる。一方、下地が絶縁膜の場合、コバルト膜は反応しない。次に、残存するコバルト膜をエッチング法等により除去する。図１１（ａ）及び（ｂ）に示すように、第３のゲート電極膜４０並びにソース及びドレイン領域４２上にコバルトシリサイドであるサリサイド電極膜４３が形成される。
【００４８】
その後、プラズマＣＶＤ法等を用い、図示しないシリコン酸化膜等をシリコン基板３０全面に形成する。このシリコン酸化膜等に、更に、コンタクト孔を開口した後、ビット線等を含む金属配線層を形成する。さらに、必要に応じてシリコン酸化膜等の形成、コンタクト孔の開口、及び金属配線層の形成を繰り返して行い、多層配線構造を形成する。更に、全面を表面保護膜で覆い、パッド部を開口して不揮発性メモリを含む半導体装置を完成させる。
【００４９】
本実施例によれば、相補型ＭＯＳ論理回路におけるＮチャネルＭＯＳトランジスタは、不揮発性メモリの浮遊ゲート電極と同様に、Ｎ型シリコン膜のゲート電極であるのに対し、相補型ＭＯＳ論理回路におけるＰチャネルＭＯＳトランジスタはＰ型シリコン膜のゲート電極である。従って、ＮチャネルＭＯＳトランジスタだけでなく、ＰチャネルＭＯＳトランジスタもそのチャネル領域はシリコン基板の表面近くに形成される。
【００５０】
一方、ＰチャネルＭＯＳトランジスタのゲート電極膜を、不揮発性メモリに整合させ、従来用いられているＮ型シリコン膜にした場合、ＰチャネルＭＯＳトランジスタのチャネル領域は、シリコン基板の内部に形成される。両者を比較した場合、シリコン基板の表面近くにチャネル領域を持つトランジスタのほうが、動作速度は大きい。従って、本実施例では、論理回路の動作速度の向上が可能な不揮発性メモリを含む半導体装置が得られる。
【００５１】
また、第３のゲート電極により、相補型ＭＯＳ論理回路のゲート電極及び不揮発性メモリの制御ゲート電極膜を形成するため、第３のゲート電極膜形成後の熱処理時間が少なくなり、論理回路を構成するトランジスタの微細化により適した構造になる。これにより、動作速度の大きい不揮発性メモリを含む半導体装置が得られる。
【００５２】
また、相補型ＭＯＳ論理回路に対し、使用電圧に対応したゲート絶縁膜の膜厚を有するトランジスタを用いることにより、ゲート耐圧を満足させ、かつ、動作速度も大きい不揮発性メモリを含む半導体装置が得られる。
【実施例２】
【００５３】
本発明による第２の実施例は、基本に第１の実施例と同じ構成である。異なる点は、不揮発性メモリ領域の一部において、第３のゲート電極膜が開口部を介して第２の電極膜と接続していることである。
【００５４】
不揮発性メモリは、２つの第１のＭＯＳトランジスタでメモリセルが構成されたフラッシュメモリである。また、第１のＭＯＳトランジスタはトンネル絶縁膜、第１のゲート電極膜と第２のゲート電極膜を積層した浮遊ゲート電極膜、インターゲート絶縁膜、及び第３のゲート電極膜である制御ゲート電極膜とを積層した第１のゲートを有する。
【００５５】
一方、周辺回路等も含めた論理回路には、第２のＭＯＳトランジスタで構成された相補型ＭＯＳ論理回路が含まれている。第２のＭＯＳトランジスタは、ゲート絶縁膜である第１のゲート絶縁膜或いは第２のゲート絶縁膜と、ゲート絶縁膜上に第１のゲート電極膜と第３のゲート電極膜を積層した第２のゲートを有する。
【００５６】
また、第１のゲート絶縁膜の膜厚は、第２のゲート絶縁膜の膜厚よりも厚い。これは、トランジスタの電源電圧に対応させるためである。即ち、第１のゲート絶縁膜を有する第２のＭＯＳトランジスタは高電圧トランジスタとして、第２のゲート絶縁膜を有する第２のＭＯＳトランジスタは低電圧トランジスタとして形成されている。
【００５７】
図１２は実施例２におけるメモリセルアレイの一部領域の平面の模式図である。図２に示した実施例１におけるメモリセルアレイの一部領域の平面の模式図と基本的な構成は同じであるため、異なる部分について説明する。
【００５８】
図のなかで、セレクトワード線１５ａ、１５ｂの部分に一部広がりがあり、制御ゲートコンタクト２３が形成されている。セレクトゲート線は第３のゲート電極膜からなる選択トランジスタＳＴの制御ゲート電極であり、その下に第１のゲート電極膜及び第２のゲート電極膜からなる浮遊ゲート電極（図示せず）が存在する。制御ゲートコンタクト２３はセレクトゲート線と浮遊ゲートを接続するための領域である。
【００５９】
図１３乃至図１６は本発明による半導体装置の製造方法の第２の実施例を工程順に示す断面図である。また、図１８は本発明による半導体装置の第２の実施例を示す。
【００６０】
第１の実施例における図３乃至図７の不揮発性メモリ領域におけるインターゲート絶縁膜を形成する工程までは同一の工程をとるため図面は省略し、それ以降の工程について説明する。
【００６１】
また、各図の上段に示した各図（ａ）は不揮発性メモリにおける図１４のＹ−Ｙ断面を拡大して示し、中段に示した各図（ｂ）は相補型ＭＯＳ論理回路領域の断面を示す。また、各図の下段に示した各図（ｃ）は不揮発性メモリにおける図１２のＹ´−Ｙ´断面を拡大して示す。
【００６２】
不揮発性メモリにおけるＹ−Ｙ断面においては、先ず、図１３（ａ）に示すように、半導体基体であるＰ型のシリコン基板３０上には、トンネル絶縁膜３４、第１のゲート電極膜３７、第２のゲート電極膜３８及びインターゲート絶縁膜３９が積層されている。
【００６３】
一方、Ｙ´−Ｙ´断面は図１３（ｃ）に示すように、素子分離領域３１上に第１のゲート電極膜３７、第２のゲート電極膜３８及びインターゲート絶縁膜３９が積層されている。
【００６４】
また、相補型ＭＯＳ論理回路領域には、図１３（ｂ）に示すように、第１のゲート絶縁膜３５、第２のゲート絶縁膜３６、第１のゲート電極膜３７及びインターゲート絶縁膜３９が積層されている。
【００６５】
次に、不揮発性メモリのおける図１４（ａ）の断面領域はマスクで覆い、図１４（ｃ）に示すように、第２のゲート電極膜３８上のインターゲート膜３９の一部に、リソグラフィ法、ドライエッチング法等を用い、図１２で示した制御ゲートコンタクト２３の開口を行う。なお、図１４（ｂ）に示すように、相補型ＭＯＳ論理回路領域のインターゲート膜３９は制御ゲートコンタクト２３の開口と共に剥離する。
【００６６】
更に、ＣＶＤ法により第３のゲート電極膜４０である多結晶シリコン膜をシリコン基板３０の全面に、例えば３０ｎｍ程度形成する。
【００６７】
次に、リソグラフィ法、ドライエッチング法等を用い、多結晶シリコン膜を選択的にエッチングする。これにより、図１５（ａ）に示すように、不揮発性メモリ領域に第３のゲート電極膜４０を形成する。一方、相補型ＭＯＳ論理回路領域では、図１５（ｂ）に示すように、第３のゲート電極膜４０及び第１のゲート電極膜３７が連続して選択的にエッチングされる。
【００６８】
更に、相補型ＭＯＳ論理回路領域はマスクで覆い、不揮発性メモリ領域の第３のゲート電極膜４０をマスクにして、インターゲート絶縁膜３９、第２のゲート電極膜３８及び第１のゲート電極膜３７を選択的にエッチングする。その後、相補型ＭＯＳ論理回路領域上のマスクを除去する。これらの一連の工程のより、図１５（ｃ）に示すように、第３のゲート電極４０が第２のゲート電極３８と開口部において接続する。
【００６９】
以下の工程は第１の実施の形態と同様の工程をとるため、簡単に説明する。
【００７０】
不揮発性メモリ領域及び相補型ＭＯＳ論理回路領域共に、第３のゲート電極膜４０をマスクにして、イオン注入法等を用い、不純物をシリコン基板３０中に導入し、接合深さが比較的浅いソース及びドレイン領域（図示せず）を形成する。
【００７１】
更に、第３のゲート電極膜４０上にＣＶＤ法によるシリコン窒化膜等の絶縁膜を形成した後、方向性を持つドライエッチング法等により、図１６（ａ）、（ｂ）及び（ｃ）に示すように、側壁絶縁膜４１を形成する。
【００７２】
不揮発性メモリ領域及び相補型ＭＯＳ論理回路領域ともに、第３のゲート電極膜４０及び側壁絶縁膜４１をマスクにして、イオン注入法等を用い、不純物をシリコン基板３０中に導入し、接合深さが比較的深いソース及びドレイン領域を形成する。先に述べた比較的浅いソース及びドレイン領域とを合せて、最終のソース及びドレイン領域４２とする。
【００７３】
次に、不揮発性メモリ領域及び相補型ＭＯＳ論理回路領域ともに、コバルト膜を形成し、熱処理を行う。第３のゲート電極膜４０並びにソース及びドレイン領域４２上にコバルトシリサイドであるサリサイド電極膜４３が形成される。
【００７４】
その後、プラズマＣＶＤ法等を用い、図示しないシリコン酸化膜等をシリコン基板３０全面に形成する。このシリコン酸化膜等に、更に、コンタクト孔を開口した後、ビット線等を含む金属配線層を形成する。さらに、必要に応じてシリコン酸化膜等の形成、コンタクト孔の開口、及び金属配線層の形成を繰り返して行い、多層配線構造を形成する。更に、全面を表面保護膜で覆い、パッド部を開口して不揮発性メモリを含む半導体装置を完成させる。
【００７５】
本実施例によれば、先に述べた実施例１による効果に加え、更に、次のような効果が得られる。
【００７６】
不揮発性メモリにおいて、第２のゲート電極膜と第３のゲート電極膜を接続することにより、選択トランジスタおけるセレクトゲートと上層に形成される金属配線との接続が容易な不揮発性メモリを有する半導体装置が得られる。
【実施例３】
【００７７】
本発明による第３の実施例は、図１７にブロック図により示した、複数の構造の不揮発性メモリと論理回路を含むシステムＬＳＩとしての半導体装置である。
【００７８】
システムＬＳＩ５０は論理回路領域とメモリ領域とを有している論理回路領域には、例えば、ＣＰＵ５１が設けられている。また、メモリ領域には、３種類の不揮発性メモリが設けられている。即ち、上記の第１の実施例及び第２の実施例で説明した１つのメモリセルが２つトランジスタで構成される第１の不揮発性メモリ５２、ＮＡＮＤ型である第２の不揮発性メモリ５３、及び１つのメモリセルが３つトランジスタで構成される第３の不揮発性メモリ５４である。
【００７９】
このシステムＬＳＩにおいては、第１の不揮発性メモリ５２をＣＰＵ５１と同一チップに搭載することにより、ＣＰＵ５１のファームウエアを格納する読出し専用メモリとして使用できる。
【００８０】
第２の不揮発性メモリ５３の回路ブロック図を図１８に示す。メモリセル１１ｂは積層構造のゲートを有する１つのトランジスタで構成され、周辺にワード線１４ａと接続するカラムデコーダ１２、センスアンプ１３、ビット線１５ａと接続するロウデコーダ１５及びソース線１６ａを備えている。
【００８１】
第３の不揮発性メモリ５４の回路ブロック図を図１９に示す。メモリセル１１ｃは２つのトランジスタと、その２つのトランジスタ挟まれた積層構造のゲートを有する１つのトランジスタとで構成されている。周辺にワード線と接続するカラムデコーダ１２、センスアンプ１３、ビット線と接続するロウデコーダ１４及びソース線と接続するソース線ドライバ１６を備えている。
【００８２】
システムＬＳＩ５０は第１の実施例で示した半導体装置の製造方法と基本的に同一の方法をとることによって、半導体装置として完成させることが出来る。即ち、第１の不揮発性メモリ５２、第２の不揮発性メモリ５３、及び第３の不揮発性メモリ５４、これらの不揮発性メモリは同一の工程及び条件で形成出来るため、製造方法を簡略化できる。
【００８３】
また、第２の不揮発性メモリ５３、第３の不揮発性メモリ５４をそれぞれ単独に含む半導体装置へ上記の製造方法を適用することも可能である。
【００８４】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００８５】
例えば、トンネル絶縁膜、第１のゲート絶縁膜、第２のゲート絶縁膜、及びインターゲート絶縁膜のゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜に限らず、酸素及び窒素の両方を様々な組成で含んだシリコン窒酸化膜、或いはハフニウム酸化膜、ジルコニウム酸化膜、チタン酸化膜、アルミニウム酸化膜等の金属酸化膜、また、これらの膜の複合膜、或いは積層構造を用いた膜であっても良いことは勿論である。
【００８６】
また、第１のゲート電極膜、第２のゲート電極膜及び第３のゲート電極膜は多結晶シリコン膜ではなく、アモルファスシリコン膜であっても良い。また、それらのゲート電極膜の材料並びにソース及びドレイン領域に形成するサリサイド構造の材料としては、コバルトに限らず、チタン、ニッケル、タングステン、チタン、モリブデン等のサリサイド構造であっても良い。
【００８７】
更に、上記金属のシリサイド或いは窒化物も含めて積層構造のゲート電極膜を形成することもできる。
【００８８】
また、金属配線はアルミニウム、銅、金、銀、タングステン等から選択して用いることができ、また、バリヤメタルを上述の材料の下層に敷くことによって、下地絶縁膜との密着性、コンタクト領域での反応抑制等の利点が得られる。この場合はバリヤメタルとして、タングステン、モリブデン、チタン等の金属、タングステンシリサイド、モリブデンシリサイド、チタンシリサイド等の金属シリサイド、或いは窒化チタン、窒化タングステン等の金属窒化物を形成した構造をとっても良い。
【００８９】
また、半導体基体としてシリコン基板以外に、ＳＯＩ基板、ＧａＡｓ等の化合物半導体基板等を用いることができる。
【００９０】
また、積層ゲート構造として、不揮発性メモリだけではなく、他の種類の素子へも適用可能なこと勿論である。
【００９１】
また、半導体装置としては、種々の不揮発性メモリ単独であっても、或いはそれらと種々のロジック回路との混載であっても適用できることは勿論である。
【００９２】
更に、本発明として、以下の付記に記載されているような半導体装置及びその製造方法の構成が考えられる。
【００９３】
付記１として、第１のＭＯＳトランジスタにおける第１のゲート電極膜、第２のゲート電極膜、及び第３のゲート電極膜がＮ型シリコン膜であり、第２のＭＯＳトランジスタにおけるＮ型ＭＯＳトランジスタの第１のゲート電極膜及び第３のゲート電極膜がＮ型シリコン膜であり、かつ、第２のＭＯＳトランジスタにおけるＰ型ＭＯＳトランジスタの第１のゲート電極膜及び第３のゲート電極膜がＰ型シリコン膜であることを特徴とする請求項１に記載の不揮発性メモリを含む半導体装置。
【００９４】
付記２として、第３のゲート電極膜、並びにソース及びドレイン領域上に、金属シリサイド膜が形成されていることを特徴とする請求項１に記載の不揮発性メモリを含む半導体装置。
【００９５】
付記３として、第３のゲート電極膜と前記第２のゲート電極膜との間に、極薄絶縁膜を有することを特徴とする請求項２に記載の不揮発性メモリを含む半導体装置。
【００９６】
付記４として、相補型ＭＯＳ回路が、それぞれ膜厚が異なるゲート絶縁膜を有する複数の第２のＭＯＳトランジスタによって構成されていることを特徴とする請求項１に記載の不揮発性メモリを含む半導体装置。
【００９７】
付記５として、選択トランジスタにおいて、インターゲート絶縁膜の一部に開口部があり、第３のゲート電極膜がその開口部を介して第１のゲート電極膜に接続することを特徴とする請求項２に記載の不揮発性メモリを含む半導体装置。
【００９８】
付記６として、第２のゲート電極膜を形成する工程が、Ｎ型不純物が添加されたシリコン膜を形成する工程であることを特徴とする請求項４に記載の不揮発性メモリを含む半導体装置の製造方法。
【００９９】
付記７として、第３のゲート電極膜を形成する工程が、不純物を添加しないシリコン膜を形成する工程であり、並びに第３のゲート電極膜に不純物を導入する工程において、相補型ＭＯＳ論理回路を形成する領域のうち、Ｐ型ＭＯＳトランジスタ領域にはＰ型不純物を導入し、Ｎ型ＭＯＳトランジスタ領域にはＮ型不純物を導入し、かつ、不揮発性メモリセルを形成する領域にはＮ型不純物を導入することを特徴とする請求項４に記載の不揮発性メモリを含む半導体装置の製造方法。
【０１００】
付記８として、ソース及びドレイン領域を形成する工程の後に、第３のゲート電極膜及びソース及びドレイン領域上に金属シリサイド膜を形成する工程を有することを特徴とする請求項４に記載の不揮発性メモリを含む半導体装置の製造方法。
【０１０１】
付記９として、インターゲート絶縁膜の一部に開口部を形成する工程と、第３のゲート電極膜を形成する工程との間に、第１のゲート電極膜上に極薄絶縁膜を形成する工程を有することを特徴とする請求項５に記載の不揮発性メモリを含む半導体装置の製造方法。
【０１０２】
付記１０として、半導体基体上にゲート絶縁膜を形成する工程が、膜厚が異なる複数のゲート絶縁膜を順次形成する工程であることを特徴とする請求項４又は請求項５のいずれか１項に記載の不揮発性メモリを含む半導体装置の製造方法。
【図面の簡単な説明】
【０１０３】
【図１】本発明による半導体装置の第1の実施例における不揮発性メモリの回路ブロック図。
【図２】本発明による半導体装置の第1の実施例における不揮発性メモリの平面の模式図。
【図３】本発明による半導体装置の製造方法の第1の実施例における断面の模式図。
【図４】本発明による半導体装置の製造方法の第1の実施例における断面の模式図。
【図５】本発明による半導体装置の製造方法の第1の実施例における断面の模式図。
【図６】本発明による半導体装置の製造方法の第1の実施例における断面の模式図。
【図７】本発明による半導体装置の製造方法の第1の実施例における断面の模式図。
【図８】本発明による半導体装置の製造方法の第1の実施例における断面の模式図。
【図９】本発明による半導体装置の製造方法の第1の実施例における断面の模式図。
【図１０】本発明による半導体装置の製造方法の第1の実施例における断面の模式図。
【図１１】本発明による半導体装置の製造方法の第1の実施例における断面の模式図。
【図１２】本発明による半導体装置の第２の実施例における不揮発性メモリの回路ブロック図。
【図１３】本発明による半導体装置の製造方法の第２の実施例における断面の模式図。
【図１４】本発明による半導体装置の製造方法の第２の実施例における断面の模式図。
【図１５】本発明による半導体装置の製造方法の第２の実施例における断面の模式図。
【図１６】本発明による半導体装置の製造方法の第２の実施例における断面の模式図。
【図１７】本発明による半導体装置の第３の実施例におけるシステムＬＳＩのブロック図。
【図１８】本発明による半導体装置の第３の実施例における不揮発性メモリの回路ブロック図。
【図１９】本発明による半導体装置の第３の実施例における不揮発性メモリの回路ブロック図。
【符号の説明】
【０１０４】
１０  不揮発性メモリ
１１  メモリセルアレイ
１１ａ、１１ｂ、１１ｃ  メモリセル
１２  カラムデコーダ
１３  センスアンプ
１４，１５  ロウデコーダ
１４ａ、１４ｂ  ワード線
１５ａ、１５ｂ  セレクトゲート線
１６  ソース線ドライバ
２０、３０  シリコン基板
２１素子領域
２１ａ  素子分離領域
２２  コンタクトプラグ
３１  素子分離領域
３２  Ｐ型ウェル領域
３３  Ｎ型ウェル領域
３４  トンネル絶縁膜
３５  第１のゲート絶縁膜
３５ａ  高電圧トランジスタ
３６  第２のゲート絶縁膜
３６ａ  低電圧トランジスタ
３７  第１のゲート電極膜
３８  第２のゲート電極膜
３９  インターゲート絶縁膜
４０  第３のゲート電極膜
４１  側壁絶縁膜
４２  ソース及びドレイン領域
４３  サリサイド電極膜
２３  制御ゲートコンタクト
５０  システムＬＳＩ
５１  ＣＰＵ
５２  第１の不揮発性メモリ
５３  第２の不揮発性メモリ
５４  第３の不揮発性メモリ
【図１】
2005166822.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005166822.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2005166822.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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