(57)【要約】【課題】  Ｐ型ＭＩＳトランジスタのドレイン電流を確保し、かつＮ型ＭＩＳトランジスタのゲート絶縁膜のリーク電流を低下する。【解決手段】  同一チップ内にＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタを有する。そして、このＮ型ＭＩＳトランジスタのゲート絶縁膜はＰ型ＭＩＳトランジスタのゲート絶縁膜よりも厚い。また、ゲート絶縁膜としてシリコン酸化膜及びこのシリコン酸化膜上に形成された高誘電率膜を有する場合は、Ｎ型ＭＩＳトランジスタのシリコン酸化膜が、Ｐ型ＭＩＳトランジスタのシリコン酸化膜よりも厚い。【選択図】      図１０
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【特許請求の範囲】
【請求項１】
同一チップ内にＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタを有する半導体装置において、
前記Ｎ型ＭＩＳトランジスタのゲート絶縁膜が、前記Ｐ型ＭＩＳトランジスタのゲート絶縁膜よりも厚いことを特徴とする半導体装置。
【請求項２】
同一チップ内にＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタを有し、前記Ｎ型ＭＩＳトランジスタ及び前記Ｐ型ＭＩＳトランジスタは、ゲート絶縁膜としてシリコン酸化膜及びこのシリコン酸化膜上に形成された高誘電率膜を有する半導体装置において、
前記Ｎ型ＭＩＳトランジスタのシリコン酸化膜が、前記Ｐ型ＭＩＳトランジスタのシリコン酸化膜よりも厚いことを特徴とする半導体装置。
【請求項３】
前記Ｎ型ＭＩＳトランジスタのチャネル領域はＰ型半導体で形成された表面チャネル型であり、Ｐ型ＭＩＳトランジスタのチャネル領域はＮ型半導体で形成された埋め込みチャネル型であることを特徴とする請求項２記載の半導体装置。
【請求項４】
同一チップ内に周辺回路及び内部回路を有し、前記周辺回路及び前記内部回路はＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタから構成される半導体装置において、
前記周辺回路を構成するＮ型ＭＩＳトランジスタのゲート絶縁膜と前記周辺回路を構成するＰ型ＭＩＳトランジスタのゲート絶縁膜は膜厚が同じで、
前記内部回路を構成するＮ型ＭＩＳトランジスタのゲート絶縁膜は、前記内部回路を構成するＰ型ＭＩＳトランジスタのゲート絶縁膜よりも厚く、前記周辺回路を構成するＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのゲート絶縁膜厚よりも薄いことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は同一チップ内にＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタを有する半導体装置に関するものである。
【背景技術】
【０００２】
ＣＭＯＳで構成される半導体集積回路装置は、ゲート長の縮小とシリコン酸化膜の薄膜化により高性能化および低消費電力化を実現している。しかし、シリコン酸化膜の薄膜化に伴い、シリコン酸化膜のリーク電流が増加し、スタンバイ電流が増加してしまう。例えば、０．１３μｍ世代のシリコン酸化膜厚は２．０〜１．７ｎｍであり、シリコン酸化膜をこれ以下に薄膜化すると、シリコン酸化膜厚のリーク電流が０．１Ａ／ｃｍ２を超えてしまう。これに対し、ゲート絶縁膜としてＡ１２０３，ＨｆＯ２等の高誘電率材料を用い、実効酸化膜厚を薄くする試みがなされている。
【０００３】
しかし、ゲート絶縁膜として高誘電率材料を用いた場合、高誘電率膜中の固定電荷が大きいため、クーロン散乱によりチャネル移動度が低下してしまう。これに対し、シリコン酸化膜を高誘電率膜と半導体基板の間に形成し、固定電荷を半導体基板から遠ざけることで、チャネル移動度の低下を防止するという対策がなされている（例えば、特許文献１参照）。
【０００４】
【特許文献１】特願平６−２０９０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
リーク電流としてゲート絶縁膜中を流れる電子は、Ｐ型ＭＩＳトランジスタでは少数キャリアであり、Ｎ型ＭＩＳトランジスタでは多数キャリアである。このことから、従来の半導体装置のようにＰ型ＭＩＳトランジスタとＮ型ＭＩＳトランジスタの実効シリコン酸化膜厚が同じなら、Ｐ型ＭＩＳトランジスタのリーク電流は、Ｎ型ＭＩＳトランジスタのものより１／３程度小さい。このため、Ｐ型ＭＩＳトランジスタにおいて、ゲート絶縁膜がリーク電流で決まる膜厚以上に厚くなり、ドレイン電流が低下し、スイッチング速度が低下してしまうという問題がある。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、その目的は、Ｐ型ＭＩＳトランジスタのドレイン電流を確保し、かつＮ型ＭＩＳトランジスタのゲート絶縁膜のリーク電流を低下することができる半導体装置を得るものである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、同一チップ内にＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタを有する。そして、このＮ型ＭＩＳトランジスタのゲート絶縁膜は、Ｐ型ＭＩＳトランジスタのゲート絶縁膜よりも厚い。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００８】
本発明は以上説明したように、Ｐ型ＭＩＳトランジスタのドレイン電流を確保し、かつＮ型ＭＩＳトランジスタのゲート絶縁膜のリーク電流を低下することができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１は本発明の半導体装置を形成するチップのレイアウト概念図である。図１に示すように、チップ内には、内部論理回路１１やＳＲＡＭメモリアレイ１２等の内部回路と、Ｉ／Ｏ回路１３等の周辺回路が形成されている。この周辺回路及び内部回路は、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタから構成される。
【００１０】
以下、本実施の形態１にかかる半導体装置の製造工程を図面を用いて説明する。まず、図２に示すように、半導体基板１４の表面を素子分離１５により各領域に分離する。これらの領域は、図面の左から順に、周辺回路のＮ型ＭＩＳトランジスタが形成されるＰ型ＷＥＬＬ１６、周辺回路のＰ型ＭＩＳトランジスタが形成されるＮ型ＷＥＬＬ１７、内部回路のＮ型ＭＩＳトランジスタが形成されるＰ型ＷＥＬＬ１８、内部回路のＰ型ＭＩＳトランジスタが形成されるＮ型ＷＥＬＬ１９である。次に、イオンを注入し、図面の左の領域から順に、Ｐ型チャンネル領域２１、Ｎ型チャンネル領域２２、Ｐ型チャンネル領域２３、Ｐ型チャンネル領域２４を形成する。そして、半導体基板１４の表面に第１のシリコン酸化膜２５を形成する。
【００１１】
次に、図３に示すように、内部回路が形成されるＰ型ＷＥＬＬ１８及びＮ型ＷＥＬＬ１９上の第１のシリコン酸化膜２５を除去する。そして、図４に示すように、全面に第２のシリコン酸化膜２６を形成する。
【００１２】
次に、図５に示すように、内部回路のＰ型ＭＩＳトランジスタが形成されるＮ型ＷＥＬＬ１９上の第２のシリコン酸化膜２６を除去し、全面に第３のシリコン酸化膜２７を形成する。ここで、周辺回路を構成するＮ型ＭＩＳトランジスタのゲート絶縁膜と周辺回路を構成するＰ型ＭＩＳトランジスタのゲート絶縁膜は膜厚が同じで、内部回路を構成するＮ型ＭＩＳトランジスタのゲート絶縁膜は内部回路を構成するＰ型ＭＩＳトランジスタのゲート絶縁膜よりも１．０ｎｍ程度厚く、周辺回路を構成するＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのゲート絶縁膜厚よりも０．５ｎｍ程度薄い。具体的には、ゲート電圧が周辺回路で１．５Ｖ、内部回路で０．８Ｖの場合、合計のシリコン酸化膜厚は、周辺回路で２．０ｎｍ、内部回路のＮ型ＭＩＳトランジスタで１．０ｎｍ、内部回路のＰ型ＭＩＳトランジスタで０．６ｎｍ程度とする。
【００１３】
次に、図６に示すように、Ａ１２０３，ＨｆＯ２等の高誘電率膜３０を全面に形成する。そして、図７に示すように、高誘電率膜３０上に多結晶シリコンからなるゲート電極３１，３２，３３，３４を形成する。ただし、Ｎ型ＭＩＳトランジスタのゲート電極３１，３３にはＮ型、Ｐ型ＭＩＳトランジスタのゲート電極３２，３４にはＰ型イオンを注入する。
【００１４】
次に、図８に示すように、１０ｎｍ程度のシリコン酸化膜を全面に形成し、エッチバックすることによりゲート電極３１，３２，３３，３４の側面にスペーサ３５を形成する。そして、ゲート電極３１，３２，３３，３４及びスペーサ３５をマスクとして、高誘電率膜３０、第３のシリコン酸化膜２７、第２のシリコン酸化膜２６及び第１のシリコン酸化膜２５をスパッタエッチにより除去する。さらに、ゲート電極３１，３２，３３，３４及びスペーサ３５をマスクとしてイオン注入し、浅い拡散領域３６，３７，３８，３９を形成する。ただし、Ｎ型ＭＩＳトランジスタの浅い拡散領域３６，３８にはＮ型、Ｐ型ＭＩＳトランジスタの浅い拡散領域３７，３９にはＰ型イオンを注入する。
【００１５】
次に、図９に示すように、７０ｎｍ程度の絶縁膜を全面に形成し、エッチバックすることによりゲート及びシリコン酸化膜の側面にスペーサ４０を形成する。そして、ゲート電極３１，３２，３３，３４及びスペーサ４０をマスクとしてイオン注入し、深い拡散領域４１，４２，４３，４４を形成する。
【００１６】
次に、図１０に示すように、ゲート電極３１，３２，３３，３４の上面、及び、深い拡散領域４１，４２，４３，４４の上面に、ＣｏＳｉ２膜４５を選択的に形成する。なお、図示は省略するが、この後に層間膜及び配線層を形成する。
【００１７】
以上の工程により得られた実施の形態１に係る半導体装置は、Ｎ型ＭＩＳトランジスタのゲート絶縁膜が、Ｐ型ＭＩＳトランジスタのゲート絶縁膜よりも厚い。これにより、Ｐ型ＭＩＳトランジスタのドレイン電流を確保し、かつＮ型ＭＩＳトランジスタのゲート絶縁膜のリーク電流を低下することができる。
【００１８】
また、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタは、ゲート絶縁膜としてシリコン酸化膜及びこのシリコン酸化膜上に形成された高誘電率膜を有する。そして、Ｎ型ＭＩＳトランジスタのシリコン酸化膜が、Ｐ型ＭＩＳトランジスタのシリコン酸化膜よりも厚い。これにより、上記と同様の効果を奏する他、Ｎ型ＭＩＳトランジスタのチャネル移動度の低下を抑制することができる。
【００１９】
また、Ｎ型ＭＩＳトランジスタのチャネル領域２３はＰ型半導体で形成された表面チャネル型であり、Ｐ型ＭＩＳトランジスタのチャネル領域２４はＮ型半導体で形成された埋め込みチャネル型である。これにより、Ｐ型ＭＩＳトランジスタのチャネル移動度を向上させることができる。特に、高誘電率材料をゲート絶縁膜に用いた場合、フラットバンド電圧（ＶＦＢ）が負にシフトしやすいが、この構成により、所定のしきい電圧（−０．２〜−０．５Ｖ）を得ることができる。
【００２０】
また、同一チップ内に周辺回路及び内部回路を有し、この周辺回路及び内部回路は、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタから構成される。そして、周辺回路を構成するＮ型ＭＩＳトランジスタのゲート絶縁膜と前記周辺回路を構成するＰ型ＭＩＳトランジスタのゲート絶縁膜は膜厚が同じある。一方、内部回路を構成するＮ型ＭＩＳトランジスタのゲート絶縁膜は、内部回路を構成するＰ型ＭＩＳトランジスタのゲート絶縁膜よりも厚く、周辺回路を構成するＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのゲート絶縁膜厚よりも薄い。このように周辺回路を構成するＭＩＳトランジスタのゲート絶縁膜を内部回路を構成するＭＩＳトランジスタのゲート絶縁膜より厚く設定したのは、周辺回路は内部回路よりも電源電圧が高いからである。また、周辺回路を構成するＭＩＳトランジスタのゲート絶縁膜厚の膜厚をＰ型とＮ型で同一としたのは、周辺回路のゲート絶縁膜リーク電流は内部回路のゲート絶縁膜リーク電流より小さく、ゲート絶縁膜のリーク電流を考慮した膜厚設定をする必要がないからである。
【００２１】
なお、上記の実施の形態の場合、周辺回路を構成するＮ型ＭＩＳトランジスタのリーク電流は０．１〜１．０ｍＡ、周辺回路を構成するＰ型ＭＩＳトランジスタのリーク電流は０．０１〜０．１ｍＡ、内部回路を構成するＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのリーク電流は１．０〜１００ｍＡとなる。
【００２２】
実施の形態２．
以下、本実施の形態２にかかる半導体装置の製造工程を図面を用いて説明する。ただし、実施の形態１と同様の構成要素には同じ番号を付し、説明を省略する。
【００２３】
まず、実施の形態１の図１〜図３と同様の製造工程を行う。そして、図１１に示すように、内部回路のＰ型ＭＩＳトランジスタが形成されるＮ型ＷＥＬＬ１９に窒素イオンを１×１０１５／ｃｍ２程度注入する。
【００２４】
次に、図１２に示すように、第２のシリコン酸化膜５０を１．０ｎｍ程度形成する。この際に、窒素イオンが注入された領域では酸化レートが減少するので第２のシリコン酸化膜５０が薄く形成される。
【００２５】
さらに、実施の形態１と同様の製造工程を行い、図１３に示すような実施の形態２に係る半導体装置を得る。この半導体装置は実施の形態１にかかる半導体装置と同様の効果を有する。さらに、実施の形態２に係る半導体装置は、実施の形態１にかかる半導体装置よりも、少ない工程数で製造することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の半導体装置を形成するチップのレイアウト概念図である。
【図２】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その１）である。
【図３】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その２）である。
【図４】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その３）である。
【図５】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その４）である。
【図６】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その５）である。
【図７】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その６）である。
【図８】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その７）である。
【図９】本発明の実施の形態１における半導体装置を示す断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造工程を示す断面図（その１）である。
【図１１】本発明の実施の形態２における半導体装置の製造工程を示す断面図（その２）である。
【図１２】本発明の実施の形態２における半導体装置の製造工程を示す断面図（その３）である。
【図１３】本発明の実施の形態２における半導体装置を示す断面図である。
【符号の説明】
【００２７】
１１  内部論理回路（内部回路）
１２  メモリアレイ（内部回路）
１３  Ｉ／Ｏ回路（周辺回路）
２５  シリコン酸化膜（ゲート絶縁膜）
２６  シリコン酸化膜（ゲート絶縁膜）
２７  シリコン酸化膜（ゲート絶縁膜）
３０  高誘電率膜（ゲート絶縁膜）
５０  シリコン酸化膜（ゲート絶縁膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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