(57)【要約】【課題】電源投入時のコールドスタート時にリセットが必要な半導体装置において、非同期リセットの解除時にフリップフロップが誤動作しないようにする。【解決手段】半導体装置は、複数のフリップフロップ群６〜８と、クロック信号が入力されるクロック入力端子２と、クロック信号の動作タイミングとは非同期な非同期リセット信号が入力される非同期リセット入力端子１と、非同期リセット信号のリセット解除タイミングをクロック信号と同期させることにより、同期リセット解除信号を発生する同期リセット解除回路９と、同期リセット解除信号を各フリップフロップ群６〜８にそれぞれ略同一のタイミングで分配するリセットバッファ５ａ〜５ｂとを有し、各フリップフロップ群６〜８に対して、非同期リセット信号に基づいてクロック信号と非同期にリセット動作を開始し、同期リセット解除信号に基づいてクロック信号と同期してリセット動作を解除する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
非同期リセット端子を有し、入力されるクロック信号の動作タイミングに同期して動作する複数のフリップフロップを備えた半導体装置において、
前記クロック信号が入力されるクロック入力端子と、
前記クロック信号の動作タイミングとは非同期なリセット信号を成すリセット開始信号及びリセット解除信号が入力される非同期リセット入力端子と、
前記非同期リセット入力端子と前記複数のフリップフロップの非同期リセット端子との間に接続され、前記非同期リセット入力端子から前記リセット解除信号が入力されたときに、該リセット解除信号によるリセット解除の動作タイミングを、前記クロック入力端子から初期化対象の前記複数のフリップフロップに入力される前記クロック信号の動作タイミングと同期させて同期リセット解除信号を発生する同期リセット解除手段と、
前記同期リセット解除手段と前記複数のフリップフロップの非同期リセット端子との間に接続され、前記同期リセット解除手段からの信号を、前記初期化対象の複数のフリップフロップの非同期リセット端子に分配する手段とを有し、
前記初期化対象の複数のフリップフロップに対して、前記リセット開始信号に基づいて前記クロック信号の動作タイミングと非同期にリセット動作を開始し、前記同期リセット解除信号に基づいて前記クロック信号の動作タイミングと同期して前記リセット動作を解除することを特徴とする半導体装置。
【請求項２】
前記同期リセット解除手段は、
前記リセット信号が入力される非同期リセット端子、前記クロック信号が入力されるクロック端子、及び前記リセット信号が入力されるデータ端子を有する同期化フリップフロップを有し、
前記同期リセット解除手段は、
前記リセット開始信号が入力されたときに、前記クロック信号の動作タイミングと非同期な非同期リセット開始信号を発生すると共に、前記リセット解除信号が入力されたときに、該リセット解除信号によるリセット解除の動作タイミングを前記クロック端子に入力される前記クロック信号の動作タイミングと同期化させて同期リセット解除信号を発生し、
前記初期化対象の複数のフリップフロップに対して、前記非同期リセット開始信号に基づいて該クロック信号の動作タイミングと非同期にリセット動作を開始し、前記同期リセット解除信号に基づいて前記クロック信号の動作タイミングと同期して前記リセット動作を解除することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記同期リセット解除手段は、複数の同期化フリップフロップを備えたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記同期リセット解除手段は、
前記クロック信号が入力されるクロック端子、及び前記リセット信号が入力されるデータ端子を有する同期化フリップフロップを少なくとも有する複数の同期化フリップフロップと、
前記リセット信号が入力される第１の入力端子、及び前記複数の同期化フリップフロップの出力が入力される第２の入力端子を有し、該第１及び第２の入力端子の入力に対する論理演算を行い、前記クロック信号の動作タイミングとは非同期に論理レベルをＨｉｇｈ及びＬｏｗのうちの一方の状態に遷移させてなる第１の出力と、前記クロック信号の動作タイミングと同期して前記論理レベルをＨｉｇｈ及びＬｏｗのうちの他方の状態に戻してなる第２の出力とを生成する組み合わせ論理回路とを備え、
前記初期化対象の複数のフリップフロップに対して、前記第１の出力に基づいて該クロック信号の動作タイミングと非同期にリセット動作を開始し、前記第２の出力に基づいて前記クロック信号の動作タイミングと同期して前記リセット動作を解除することを特徴とする請求項１に記載の半導体装置。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置で生成される駆動パルスによって駆動されることを特徴とする固体撮像装置。
【請求項６】
請求項１〜４のいずれかに記載の半導体装置で生成される駆動パルスによって駆動される固体撮像装置と、該固体撮像装置から出力されるアナログ信号をデジタル信号に変換する手段と、該デジタル信号を処理する手段とを有することを特徴とするカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びこれを用いた固体撮像装置に関し、特に半導体装置のリセット回路の改良に関する。
【背景技術】
【０００２】
従来、半導体装置のリセット回路は、例えば特許文献１に開示されている同期リセット回路があるが、電源投入時のコールドスタート時にリセットが必要な半導体装置には非同期リセットが用いられることが多い。しかし、非同期リセット解除のタイミングとクロックの立ち上りのタイミングが非常に近くなった場合、フリップフロップの動作が確定しなくなる。
【０００３】
図６は、これを解決するための従来例の半導体装置のリセット回路を示す。このリセット回路は、データ端子Ｄ、クロック端子Ｃ、出力端子Ｑ、及び非同期リセット端子Ｒを有する複数のフリップフロップ群６〜８と、クロック信号が入力されるクロック入力端子２と、クロック信号の動作タイミングとは非同期なリセット信号が入力される非同期リセット入力端子１と、非同期リセット入力端子１から入力されたリセット信号をフリップフロップ群６〜８の非同期リセット端子Ｒに分配するためのリセットバッファ５ａ〜５ｄと、非同期リセット入力端子１から入力されたリセット信号をクロック入力端子２から入力されたクロック信号と同期化する２段の同期化フリップフロップ（データ端子Ｄ、クロック端子Ｃ、及び出力端子Ｑを有する）１０１、１０２と、信号が入力されるデータ入力端子１０６Ａ〜１０６Ｃと、フリップフロップ群６〜８のリセット動作をクロック信号に同期して解除するためのＡＮＤゲート１０３〜１０５と、クロック入力端子２から入力されたクロック信号を分配するためのクロックバッファ３ａ〜３ｅとで構成される。
【０００４】
このうち、クロックバッファ３ａ〜３ｅは、クロック入力端子２から入力されたクロック信号を同一のタイミングでフリップフロップ群６〜８のクロック端子Ｃに分配するために、半導体装置の配置配線設計工程でフリップフロップの配置に応じて挿入されるバッファであり、それぞれツリー状に接続される。
【０００５】
また、リセットバッファ５ａ〜５ｄも、非同期リセット入力端子１から入力されたリセット信号を同一のタイミングでフリップフロップ群６〜８の非同期リセット端子Ｒに分配するために、半導体装置の配置配線設計工程でフリップフロップの配置に応じて挿入されるバッファであり、ツリー状に接続される。
【０００６】
以下、図６、図７を参照して、従来回路の動作を説明する。
【０００７】
図７は、図６に示す従来例のリセット回路の動作を示すタイミングチャートである。図中の（ａ）は電源電圧の波形、（ｂ）はクロック入力端子２に入力されるクロック信号の波形、（ｃ）は非同期リセット端子１に入力される非同期リセット信号の波形（非同期リセット波形；Ｌｏｗ状態はリセット開始信号、Ｈｉｇｈ状態はリセット解除信号）、（ｄ）はフリップフロップ群６〜８、同期化フリップフロップ１０１、１０２の各クロック端子Ｃに入力されるクロック信号の波形（クロック端子波形）、（ｅ）は、フリップフロップ群６の非同期リセット端子Ｒに入力される信号の波形、（ｆ）は、フリップフロップ群７の非同期リセット端子Ｒに入力される信号の波形、（ｇ）は、フリップフロップ群８の非同期リセット端子Ｒに入力される信号の波形、（ｈ）は同期化フリップフロップ１０２の出力端子Ｑから出力される同期リセット信号の波形（Ｔ１同期リセット波形）、（ｉ）は、フリップフロップ群６〜８の出力端子Ｑから出力される信号波形（フリップフロップ出力波形）をそれぞれ示す。
【０００８】
まず、図７(ａ)に示すように電源が投入され電源電圧が上昇してから、図７(ｂ)に示すように時刻ｔ１で、クロック入力端子２にクロック信号が入力される。
【０００９】
次いで、図７(ｃ)に示すように電源電圧、クロック信号の動作が安定してから、時刻ｔ２〜ｔ３の間でクロック信号の動作タイミングとは非同期に、非同期リセット信号の論理レベルをＨｉｇｈ状態にすることにより、リセット解除信号が非同期リセット入力端子１に入力される。
【００１０】
このとき、フリップフロップ群６〜８のクロック端子Ｃ及び同期化フリップフロップ１０１、１０２のクロック端子Ｃの波形は、図７(ｄ)のようにクロックバッファ３ａ〜３ｅのセル遅延と配線遅延により、クロック入力端子２に入力された波形より時間ｄ１１分の遅延が生じる。
【００１１】
同様に、フリップフロップ群６〜８の非同期リセット端子Ｒの波形も、リセットバッファ５ａ〜５ｄのセル遅延と配線遅延により、非同期リセット入力端子１の入力波形より遅延が生じる。このとき、フリップフロップ群６の非同期リセット端子Ｒの波形が図７(ｅ)、フリップフロップ群７の非同期リセット端子Ｒの波形が図７(ｆ)、フリップフロップ群８の非同期リセット端子Ｒの波形が図７(ｇ)、といったようにそれぞれのフリップフロップの非同期リセット端子Ｒまでの非同期リセット信号（リセット解除信号）の遅延がばらつく（時間ｄ１２〜ｄ１４参照）。
【００１２】
このとき、非同期リセット信号のリセット解除タイミングとクロック信号の立上りエッジの動作タイミングが非常に近い場合、非同期リセット解除は、図７(ｄ)に示すように、フリップフロップ群６では、時刻ｔ３〜ｔ４で時間ｄ１２分遅延した非同期リセット信号のリセット解除タイミングが時刻ｔ３〜ｔ４で時間ｄ１１分遅延した３つ目のクロック信号の立上りエッジｅ１のタイミングよりも早くなっているため、その立上りエッジｅ１の動作タイミングで行われ、フリップフロップ群７〜８では、時刻ｔ４〜ｔ５で時間ｄ１３、ｄ１４分遅延した非同期リセット信号のリセット解除タイミングが３つ目のクロック信号の立上りエッジｅ１の動作タイミングよりも遅くなっているため、その次のクロック信号の立上りエッジｅ２の動作タイミングで行われる。
【００１３】
この場合、仮にフリップフロップ群６〜８のリセット解除を非同期リセット信号のリセット解除信号のみで行った場合、前述の通り、異なるタイミングでリセットが解除されるため、誤動作が生じる。
【００１４】
しかし、フリップフロップ群６〜８のデータ端子Ｄは、ＡＮＤゲート１０３〜１０５に接続されており、ＡＮＤゲート１０３〜１０５の入力端子には、データ入力端子１０６Ａ〜１０６Ｃからの各入力信号と、同期化フリップフロップ１０１〜１０２によってクロック信号と同期化した同期リセット信号とが入力され、両入力の論理積（ＡＮＤ）をとる論理演算を行うことにより同期リセット回路として作用する。
【００１５】
しかも、ＡＮＤゲート１０３〜１０５に入力される同期リセット信号の入力波形、すなわち同期化フリップフロップ１０２から出力されるＴ１同期リセット波形は、図７(ｈ)に示すように、非同期リセット信号のリセット解除信号が入力されてから２つ目のクロック信号の立上りエッジｅ２の動作タイミングに同期してその論理レベルがＬｏｗ状態からＨｉｇｈ状態に変化するため、フリップフロップ群６〜８のデータ端子Ｄに入力される波形は、図７(ｄ)に示すクロック信号の立上りエッジｅ２の時点まではその論理レベルがＬｏｗ状態に固定される。
【００１６】
従って、フリップフロップ群６〜８の出力波形は、図７(ｉ)に示すように、図７(ｄ)に示すクロック信号の立上りエッジｅ３の動作タイミングで一斉にリセット解除され、これによりフリップフロップ群６〜８の動作が開始する。
【００１７】
以上のように、図６に示すリセット回路によれば、コールドスタート時のリセットが可能であり、かつリセット解除タイミングに起因するフリップフロップの誤動作を防止することができる。
【特許文献１】特開平７−１６８６５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、上述した従来のリセット回路では、同期リセット信号をフリップフロップのデータ端子に入力しているため、フリップフロップの入力データに同期リセット回路が必要となり、回路規模が大きくなるほか、入力データの信号遅延時間を増加させるという問題点がある。
【００１９】
さらに、同期リセット信号の配線は、配置配線設計工程でのフリップフロップの配置位置を考慮せずに結線されているため、同期リセット信号配線は配線長が長大になる傾向があり、半導体装置のチップ面積を増大させるという問題点があった。
【００２０】
本発明は、このような従来の事情を考慮してなされたもので、電源投入時のコールドスタート時にリセットが必要な半導体装置において、非同期リセットの解除時にフリップフロップが誤動作しないようにすることを目的とする。
【課題を解決するための手段】
【００２１】
本発明は、上記課題を鑑みてなされたものであって、非同期リセット端子を有し、クロックに同期して動作する複数のフリップフロップを備えた半導体装置において、半導体装置の外部より入力された非同期リセット信号のリセット終了タイミングを、初期化対象の該フリップフロップのクロックと同期させる同期リセット解除手段と、該同期リセット解除手段にて発生したリセット信号を該フリップフロップの非同期リセット端子にほぼ同一のタイミングで分配する手段を有し、該フリップフロップをクロックと非同期にリセット開始し、クロックと同期してリセット解除することを特徴とする。
【００２２】
すなわち、本発明の第１の側面では、非同期リセット端子を有し、入力されるクロック信号の動作タイミングに同期して動作する複数のフリップフロップを備えた半導体装置において、前記クロック信号が入力されるクロック入力端子と、前記クロック信号の動作タイミングとは非同期なリセット信号を成すリセット開始信号及びリセット解除信号が入力される非同期リセット入力端子と、前記非同期リセット入力端子と前記複数のフリップフロップの非同期リセット端子との間に接続され、前記非同期リセット入力端子から前記リセット解除信号が入力されたときに、該リセット解除信号によるリセット解除の動作タイミングを、前記クロック入力端子から初期化対象の前記複数のフリップフロップに入力される前記クロック信号の動作タイミングと同期させて同期リセット解除信号を発生する同期リセット解除手段と、前記同期リセット解除手段と前記複数のフリップフロップの非同期リセット端子との間に接続され、前記同期リセット解除手段からの信号を、前記初期化対象の複数のフリップフロップの非同期リセット端子にそれぞれ分配する手段とを有し、前記初期化対象の複数のフリップフロップに対して、前記リセット開始信号に基づいて前記クロック信号の動作タイミングと非同期にリセット動作を開始し、前記同期リセット解除信号に基づいて前記クロック信号の動作タイミングと同期して前記リセット動作を解除することを特徴とする。
【００２３】
また、本発明の第２の側面では、前記同期リセット解除手段は、前記リセット信号が入力される非同期リセット端子、前記クロック信号が入力されるクロック端子、及び前記リセット信号が入力されるデータ端子を有する同期化フリップフロップを有し、前記同期リセット解除手段は、前記リセット開始信号が入力されたときに、前記クロック信号の動作タイミングと非同期な非同期リセット開始信号を発生すると共に、前記リセット解除信号が入力されたときに、該リセット解除信号によるリセット解除の動作タイミングを前記クロック端子に入力される前記クロック信号の動作タイミングと同期化させて同期リセット解除信号を発生し、前記初期化対象の複数のフリップフロップに対して、前記非同期リセット開始信号に基づいて該クロック信号の動作タイミングと非同期にリセット動作を開始し、前記同期リセット解除信号に基づいて前記クロック信号の動作タイミングと同期して前記リセット動作を解除することを特徴とする。
また、本発明の第３の側面では、本発明の第２の側面に加えて前記同期リセット解除手段が複数の同期化フリップフロップを備えたことを特徴とする。また、本発明の第４の側面では、前記同期リセット解除手段は、前記クロック信号が入力されるクロック端子、及び前記リセット信号が入力されるデータ端子を有する同期化フリップフロップを少なくとも有する複数の同期化フリップフロップと、前記リセット信号が入力される第１の入力端子、及び前記複数の同期化フリップフロップの出力が入力される第２の入力端子を有し、該第１及び第２の入力端子の入力に対する論理演算を行い、前記クロック信号の動作タイミングとは非同期に論理レベルをＨｉｇｈ及びＬｏｗのうちの一方の状態に遷移させてなる第１の出力と、前記クロック信号の動作タイミングと同期して前記論理レベルをＨｉｇｈ及びＬｏｗのうちの他方の状態に戻してなる第２の出力とを生成する組み合わせ論理回路とを備え、前記初期化対象の複数のフリップフロップに対して、前記第１の出力に基づいて該クロック信号の動作タイミングと非同期にリセット動作を開始し、前記第２の出力に基づいて前記クロック信号の動作タイミングと同期して前記リセット動作を解除することを特徴とする。  さらに、本発明の第５の側面に係る固体撮像装置は、上記いずれかの半導体装置で生成される駆動パルスによって駆動されることを特徴とする。
【００２４】
さらに、本発明の第６の側面に係る撮像システムは、上記いずれかの半導体装置で生成される駆動パルスによって駆動される固体撮像装置と、該固体撮像装置から出力されるアナログ信号をデジタル信号に変換する手段と、該デジタル信号を処理する手段とを有することを特徴とする。
【発明の効果】
【００２５】
本発明によれば、コールドスタート時のリセットが可能であり、かつ、リセット解除タイミングに起因するフリップフロップの誤動作を防止することが可能であり、フリップフロップの入力データの同期リセット回路は不要となる。このため、回路規模が小さくなるほか、入力データの信号遅延時間の減少を図ることが可能となる。また同期リセット回路のための信号配線が不要になることにより、配線面積が削減でき、半導体装置のチップ面積を減少させることが可能である。
【発明を実施するための最良の形態】
【００２６】
次に、本発明に係る半導体装置及びこれを用いた固体撮像装置を実施するための最良の形態について図１〜図５を参照して詳細に説明する。
【実施例１】
【００２７】
図１は、第１実施例に係る半導体装置のブロック図を示す。この半導体装置は、データ端子Ｄ、クロック端子Ｃ、非同期リセット端子Ｒ、及び出力端子Ｑを有する複数のフリップフロップ群６〜８と、クロック信号が入力されるクロック入力端子２と、クロック信号の動作タイミングとは非同期なリセット信号（リセット開始信号及びリセット解除信号）が入力される非同期リセット入力端子１と、非同期リセット入力端子１及び複数のフリップフロップ群６〜８の非同期リセット端子Ｒとの間に接続され且つ２段の同期化フリップフロップ（データ端子Ｄ、クロック端子Ｃ、非同期リセット端子Ｒ、及び出力端子Ｑを有する）４ａ、４ｂで構成される同期リセット解除回路９と、同期リセット解除回路９及び複数のフリップフロップ群６〜８の非同期リセット端子Ｒとの間に接続される複数のリセットバッファ５ａ〜５ｄと、クロック入力端子２と複数のフリップフロップ群６〜８との間に接続される複数のクロックバッファ３ａ〜３ｄとを備えている。
【００２８】
非同期リセット入力端子１は、半導体装置全体の初期化を行うためのリセット信号を入力する端子であり、同期リセット解除回路９、リセットバッファ５ａ〜５ｄを介して各フリップフロップ群６〜８の非同期リセット端子Ｒに接続される。
【００２９】
クロック入力端子２は、半導体装置のフリップフロップを制御するクロックパルスを入力する端子であり、クロックバッファ３ａ〜３ｄを介して各フリップフロップ群６〜８のクロック端子Ｃに接続され、これと並列に同期リセット解除回路９に接続される。
【００３０】
同期リセット解除回路９を成す２段の同期化フリップフロップ４ａ、４ｂの非同期リセット端子Ｒは、非同期リセット入力端子１に、またクロック端子Ｃは、クロック入力端子２にそれぞれ並列に接続される。１段目の同期化フリップフロップのデータ端子Ｄは、非同期リセット入力端子１に接続される。１段目の同期化フリップフロップの出力端子Ｑは、２段目の同期化フリップフロップのデータ端子Ｄに接続される。２段目の同期化フリップフロップの出力端子Ｑは、同期リセット解除回路９の出力端子として、リセットバッファ５ａ〜５ｄを介して各フリップフロップ群６〜８の非同期リセット端子Ｒに接続される。
【００３１】
２段の同期化フリップフロップ４ａ〜４ｂ及び複数のフリップフロップ群６〜８は、それぞれクロック端子Ｃに入力されるクロック信号の立上りエッジの動作タイミングで、データ端子Ｄに入力される信号の状態を取り込み、次のクロック信号の立上りエッジの動作タイミングまで保持し、かつ非同期リセット端子Ｒの入力により、データ端子Ｄ、クロック端子Ｃの入力状態に関係なく、現在の動作状態をリセットする。
【００３２】
クロックバッファ３ａ〜３ｄは、半導体装置の配置配線設計工程時に、フリップフロップ群６〜８の配置位置に応じて、クロック入力端子２とフリップフロップ群６〜８の各クロック端子Ｃの間に挿入されるものであり、ツリー状に結線され、クロック入力端子２から入力された波形がフリップフロップ群６〜８の各クロック端子Ｃまでほぼ同一に到達するように、クロックバッファ３ａ〜３ｄのセル遅延とそれぞれを結線する配線の遅延（配線遅延）とが調整される。
【００３３】
リセットバッファ５ａ〜５ｄも、上記と同様に、半導体装置の配置配線設計工程時に、フリップフロップ６〜８の配置位置に応じて、同期リセット解除回路９の出力端子とフリップフロップ群６〜８の各々の非同期リセット端子Ｒの間に挿入されるものであり、ツリー状に結線され、同期リセット解除回路９の出力端子Ｑから出力された波形がフリップフロップ群６〜８の各非同期リセット端子Ｒまでほぼ同一に到達するように、リセットバッファ５ａ〜５ｄのセル遅延とそれぞれを結線する配線の遅延（配線遅延）とが調整される。
【００３４】
ここで、クロック入力端子２からフリップフロップ群６〜８の各クロック端子Ｃまでの遅延（クロック遅延）と、同期リセット解除回路９の出力端子Ｑからフリップフロップ群６〜８の各非同期リセット端子Ｒまでの遅延（リセット遅延）とは、ほぼ同一に調整されている。
【００３５】
同期リセット解除回路９は、２段の同期化フリップフロップ４ａ及び４ｂで構成され、そのクロック端子Ｃは、クロックバッファ３ａ〜３ｄを介することなく、クロック入力端子２に接続される。
【００３６】
同期化フリップフロップ４ａ及び４ｂの非同期リセット端子Ｒ及び同期化フリップフロップ４ａのデータ端子Ｄは、非同期リセット入力端子１に接続される。また、１段目の同期化フリップフロップ４ａの出力端子Ｑは、２段目の同期化フリップフロップ４ｂのデータ端子Ｄに接続され、フリップフロップのメタステーブル対策がとられている。さらに、２段目の同期化フリップフロップ４ｂの出力端子Ｑは、同期リセット解除回路９の出力端子であり、リセットバッファ５ａ〜５ｄを介してフリップフロップ群６〜８の非同期リセット端子Ｒに接続される。
【００３７】
次に、図１、図２を参照して、本実施例の動作を説明する。
【００３８】
図２は、図１に示す半導体装置の動作を示すフローチャートを示す。図中の（ａ）は電源電圧の波形、（ｂ）はクロック入力端子２に入力されるクロック信号の波形、（ｃ）は非同期リセット端子１に入力される非同期リセット信号の波形（非同期リセット波形；Ｌｏｗ状態はリセット開始信号、Ｈｉｇｈ状態はリセット解除信号）、（ｄ）は同期化フリップフロップ４ａの出力波形（Ｔ１波形）、（ｅ）は同期化フリップフロップ４ｂの出力波形（Ｔ２波形）、（ｆ）はフリップフロップ群６〜８の各クロック端子Ｃに入力されるクロック信号の波形（クロック端子波形）、（ｇ）は、フリップフロップ群６の非同期リセット端子Ｒに入力される信号の波形、（ｈ）は、フリップフロップ群７の非同期リセット端子Ｒに入力される信号の波形、（ｉ）は、フリップフロップ群８の非同期リセット端子Ｒに入力される信号の波形、（ｊ）は、フリップフロップ群６〜８の出力端子Ｑから出力される信号波形（フリップフロップ出力波形）をそれぞれ示す。
【００３９】
まず、図２(ａ)に示すように電源が投入され電源電圧が上昇してから、図２(ｂ)に示すようにクロック入力端子２に１つ目のクロック信号が入力される（時刻ｔ１）。
【００４０】
次いで、図２(ｃ)に示すように電源電圧、クロック信号の動作が安定してから、フリップフロップ群６〜８の非同期リセット端子Ｒに入力すべき非同期リセット信号の論理レベルをＨｉｇｈ状態にすることにより、リセット解除信号が非同期リセット入力端子１に入力される。
【００４１】
ここで、非同期リセット入力端子１は、同期化フリップフロップ４ａ〜４ｂの非同期リセット端子Ｒに接続されているため、同期リセット解除回路９のリセット開始信号は、図２(ｅ)に示すように非同期リセット信号として働き、コールドスタート状態でも非同期リセット入力端子１に入力される非同期リセット信号の論理レベルをＬｏｗ状態にすることによって、フリップフロップ群６〜８を初期化することができる。
【００４２】
また、非同期リセット入力端子１は、同期化フリップフロップ４ａのデータ端子Ｄにも接続されているため、上記の論理レベルがＨｉｇｈ状態に対応するリセット解除信号は、同期化フリップフロップ４ａのクロック端子Ｃに入力されたクロック信号の立上りエッジｅ１の動作タイミング（時刻ｔ３）に同期するように同期化される。
【００４３】
このとき、図２(ｃ)に示すように、２つ目のクロック信号の立上りエッジと同一時刻ｔ２でリセット解除を行った場合、同期化フリップフロップ４ａの出力端子Ｑの信号波形（Ｔ１波形）には、図２(ｄ)の示すように非常に短い期間ではあるが、メタステーブルが発生する。このメタステーブルをフリップフロップ群６〜８の非同期リセット端子Ｒに伝播させないため、次段の同期化フリップフロップ４ｂによって再度クロック信号で同期化する。
【００４４】
これにより、２段目の同期化フリップフロップ４ｂの出力、すなわち同期リセット解除回路９の出力であるＴ２波形として、図２(ｅ)に示すように、図２(ｂ)に示す４つ目のクロック信号の立上りエッジｅ２の動作タイミング（時刻ｔ４）に同期したリセット解除信号が作られる。この際、リセット解除信号は、４つ目のクロック信号の立上りエッジｅ２の動作タイミング（時刻ｔ４）に対し、フリップフロップのセル遅延分の時間ｄ２だけ遅延が生じる。
【００４５】
また、フリップフロップ群６〜８の各クロック端子Ｃの入力波形は、図２(ｆ)に示すようにクロックバッファ３ａ〜３ｄのセル遅延と配線遅延により、クロック入力端子２の入力波形より時間ｄ１分の遅延が生じる。
【００４６】
これと同様に、フリップフロップ群６〜８の各非同期リセット端子Ｒの入力波形も、リセットバッファ５ａ〜５ｄのセル遅延と配線遅延により、同期リセット解除回路９の出力端子の波形より遅延が生じ、その遅延時間は、上記の遅延時間ｄ１とほぼ同一となる。
【００４７】
ここで、配置配線設計工程の結果、同期リセット解除回路９とフリップフロップ群６〜８の非同期リセット端子Ｒ間の遅延にばらつきが生じ、例えば、フリップフロップ群６の非同期リセット端子Ｒの波形が図２(ｇ)、フリップフロップ群７の非同期リセット端子Ｒの波形が図２(ｈ)、フリップフロップ群８の非同期リセット端子Ｒの波形が図２(ｉ)のようになり、それぞれの遅延時間がｄ３、ｄ４、及びｄ５とばらついた場合を考える。
【００４８】
このとき、図２(ｃ)に示す４つ目のクロック信号の立上りエッジｅ２の動作タイミング（時刻ｔ４）は、フリップフロップ群６〜８の各クロック端子Ｃでは、図２(ｆ)に示すクロック信号の立上りエッジｅ３の動作タイミング（時刻ｔ４より時間ｄ１分遅延した時刻）に対応し、その遅延時間はｄ１となる。
【００４９】
一方、図２(ｃ)に示すように、４つ目のクロック信号の立上りエッジｅ２の動作タイミング（時刻ｔ２）で同期化されたリセット解除信号が、同期リセット解除回路９からフリップフロップ群６の非同期リセット端子Ｒに到達する時間は、ｄ２＋ｄ３となる。これと同様に、リセット解除信号が同期リセット解除回路９からフリップフロップ群７、８の非同期リセット端子Ｒに到達する時間は、それぞれｄ２+ｄ４、ｄ２+ｄ５となる。
【００５０】
上記の遅延時間ｄ２は、同期化フリップフロップ４ａのセル遅延によるものであり、ｄ３〜ｄ５の遅延ばらつきに対し十分に大きいため、フリップフロップ群６〜８の同期リセット解除タイミングは、図２(ｆ)に示す４つ目のクロック信号の立上りエッジｅ３の動作タイミング（時刻ｔ４より時間ｄ１分遅延した時刻）より十分に遅れることとなる。これにより、フリップフロップ群６〜８は、図２(ｆ)に示す４つ目のクロック信号の立上りエッジｅ４の動作タイミングで一斉にリセット解除され、図２(ｊ)に示すような波形を出力する。
【００５１】
従って、本実施例によれば、このように如何なる動作タイミングでリセット解除信号が入力されても、同期リセット解除回路９により、クロック信号の動作タイミングと同期してリセット解除が行われるため、フリップフロップの誤動作を防止できる。
【実施例２】
【００５２】
図３は、本実施例に係る半導体装置のブロック図を示す。この半導体装置は、図１に示す同期リセット解除回路９が２段の同期化フリップフロップ（データ端子Ｄ、クロック端子Ｃ、及び出力端子Ｑを有する）４ｃ〜４ｄとＡＮＤゲート（組み合わせ論理回路）１０とで構成される点と、クロック入力端子２とそのクロックパルスが供給される同期化フリップフロップ４ｃ〜４ｄとの間にクロックバッファ３ａ、３ｅが接続される点とが異なるのみで、その他の部分は図１と同じ構成であり、対応する部分は同じ参照番号を付してその詳細な説明を省略する。
【００５３】
同期リセット解除回路９のうち、１段目の同期化フリップフロップ４ｃのデータ端子Ｄは、非同期リセット入力端子１に接続される。１段目の同期化フリップフロップ４ｃの出力端子Ｑは、２段目の同期化フリップフロップ４ｄのデータ端子Ｄに接続される。２段目の同期化フリップフロップ４ｄの出力端子Ｑは、ＡＮＤゲート１０の２つの入力端子の一方に接続される。ＡＮＤゲート１０の２つの入力端子の他方は、非同期リセット入力端子１に接続され、ＡＮＤゲート１０の出力端子は、同期リセット解除回路９の出力端子として、リセットバッファ５ａ〜５ｄを介して各フリップフロップ群６〜８の非同期リセット端子Ｒに接続される。
【００５４】
次に、図３、図４を参照して、本実施例の動作を説明する。
【００５５】
図４は、図３に示す半導体装置の動作を示すフローチャートを示す。図中の（ａ）は電源電圧の波形、（ｂ）はクロック入力端子２に入力されるクロック信号の波形、（ｃ）はフリップフロップ群６〜８、同期化フリップフロップ４ｃ、４ｄの各クロック端子Ｃに入力されるクロック信号の波形（クロック端子波形）、（ｄ）は非同期リセット端子１に入力される非同期リセット信号の波形（非同期リセット波形；Ｌｏｗ状態はリセット開始信号、Ｈｉｇｈ状態はリセット解除信号）、（ｅ）は同期化フリップフロップ４ａの出力波形（Ｔ１波形）、（ｆ）は同期リセット解除回路９の出力波形（Ｔ２波形）、（ｇ）は、フリップフロップ群６の非同期リセット端子Ｒに入力される信号の波形、（ｈ）は、フリップフロップ群７の非同期リセット端子Ｒに入力される信号の波形、（ｉ）は、フリップフロップ群８の非同期リセット端子Ｒに入力される信号の波形、（ｊ）は、フリップフロップ群６〜８の出力端子Ｑから出力される信号波形（フリップフロップ出力波形）をそれぞれ示す。
【００５６】
まず、図４(ａ)に示すように電源が投入され電源電圧が上昇してから、図４(ｂ)に示すようにクロック入力端子２に１つ目のクロック信号が入力される（時刻ｔ１）。
【００５７】
このとき、図４(ｃ)に示すようにフリップフロップ群６〜８のクロック端子Ｃ及び同期化フリップフロップ４ｃ〜４ｄのクロック端子Ｃのクロック波形は、クロックバッファ３ａ〜３ｅのセル遅延と配線遅延により、クロック入力端子２に入力されたクロック信号の波形より時間ｄ１分の遅延が生じる。
【００５８】
次いで、図４(ｄ)に示すように電源電圧、クロック信号の動作が安定してから、フリップフロップ群６〜８の非同期リセット端子Ｒに入力すべき非同期リセット信号の論理レベルをＨｉｇｈ状態にすることにより、リセット解除信号が非同期リセット入力端子１に入力される。
【００５９】
このとき、非同期リセット入力端子１は、同期化フリップフロップ４ｃのデータ端子Ｄに接続されているため、上記の論理レベルがＨｉｇｈ状態に対応するリセット解除信号は同期化フリップフロップ４ｃのクロック端子Ｃに入力されたクロック信号の立上りエッジの動作タイミングと同期するように同期化される。ここで、図４(ｄ)に示すように同期化フリップフロップ４ｃに供給される３つ目のクロック信号の立上りエッジと同一時刻（時刻ｔ３から時間ｄ１分遅延した時刻）で、非同期リセット信号の論理レベルをＨｉｇｈ状態にしてリセット解除を行った場合、同期化フリップフロップ４ｃの出力端子Ｑから出力されるＴ１波形は、図４(ｅ)に示すように非常に短い期間ではあるが、メタステーブルが発生し、その後で４つ目のクロック信号の立上りエッジｅ１の動作タイミング（時刻ｔ４から時間ｄ１遅延した時刻）と同期するように同期化される。このときのメタステーブルをフリップフロップ群６〜８の非同期リセット端子Ｒに伝播させないため、次段の同期化フリップフロップ４ｄによって再度クロック信号で同期化する。
【００６０】
次いで、２段目の同期化フリップフロップ４ｄからの出力波形と非同期リセット入力端子１の出力波形とをＡＮＤゲート１０に入力し、両波形の論理レベルの論理積（ＡＮＤ）をとる論理演算を行うことによって、同期リセット解除回路９の出力波形（ＡＮＤゲート１０の出力波形）Ｔ２として、図４(ｆ)に示すように、図４(ｃ)に示す５つ目のクロック信号の立上りエッジｅ２の動作タイミング（時刻ｔ５から時間ｄ１遅延した時刻）と同期したリセット解除信号が作られる。
【００６１】
なお、本実施例の構成の場合、同期化フリップフロップ４ｄの出力端子Ｑからの出力波形の論理レベルがＬｏｗ状態に確定する以前にリセット解除を行うと、フリップフロップ群６〜８の非同期リセット端子Ｒの動作が不定となり、誤動作を生ずる場合も考えられるが、本実施例では以下に説明するように、この点を改善している。
【００６２】
同期リセット解除回路９の出力端子Ｄのリセット解除信号は、５つ目のクロック信号の立上りエッジｅ２の動作タイミング（時刻ｔ５から時間ｄ１遅延した時刻）に対し、同期化フリップフロップ４ｄのセル遅延とＡＮＤゲート１０のセル遅延の和であるｄ２だけ遅延が生じる。そして、非同期リセット端子Ｒの波形は、リセットバッファ５ａ〜５ｄのセル遅延と配線遅延により、同期リセット解除回路９の出力端子よりさらに遅延が生じ、その遅延時間は、前述のｄ１とほぼ同一となる。
【００６３】
ここで、配置配線設計工程の結果、同期リセット解除回路９とフリップフロップ群６〜８の非同期リセット端子Ｒ間の遅延にばらつきが生じる場合を考える。
【００６４】
例えば、フリップフロップ群６の非同期リセット端子Ｒの波形が図４(ｇ)、フリップフロップ群７の非同期リセット端子Ｒの波形が図４(ｈ)、フリップフロップ群８の非同期リセット端子Ｒの波形が図４(ｉ)のようになり、それぞれの遅延時間がｄ３、ｄ４、ｄ５とばらついた場合であっても、図４(ｃ)に示す６つ目のクロック信号の立上りエッジｅ３の動作タイミング（時刻ｔ６から時間ｄ１遅延した時刻）より十分手前でリセット解除信号が到達すれば、そのクロック信号の立上りエッジｅ３の動作タイミングで、フリップフロップ群６〜８が一斉にリセット解除され、図４(ｊ)に示すような波形を出力するようになる。
【００６５】
すなわち、本実施例では、配置配線設計工程で、同期リセット解除回路９の出力から、フリップフロップ群６〜８の非同期リセット端子Ｒまでの遅延時間がクロック信号の１周期より十分小さくなるように、リセットバッファ５ａ〜５ｄのツリー状の配置配線を設計すれば、前述した第１実施例と同様に、如何なるタイミングでリセット解除信号が入力されても、フリップフロップの誤動作を防止できる。
【実施例３】
【００６６】
図５は、本実施例に係る半導体装置を用いた固体撮像装置のブロック図を示す。本実施例は、発振器２１、前述した半導体装置を用いたパルス発生装置２２、固体撮像装置２６、アナログ−デジタル変換装置２７、デジタル信号処理装置２８とで構成される撮像システムであって、パルス発生装置２２は、前述した同期リセット解除回路２３と、前述した初期化対象のフリップフロップ群を有する分周回路２４及びパルス発生回路２５とで構成される半導体装置である。この撮像システムは、例えばデジタルカメラに利用される。
【００６７】
次に、図５を参照して、本実施例の動作を説明する。
【００６８】
まず、発振器２１で発生したクロック３２はパルス発生装置２２に入力され、分周回路２４及びパルス発生回路２５に分配される。分周回路２４及びパルス発生回路２５は、複数のフリップフロップを有し、各フリップフロップのクロック入力端子に発振器２１からのクロック３２が入力される。パルス発生回路２５を構成するフリップフロップの出力は、駆動パルス３４として、固体撮像装置２６に、またＡＤクロック３５として、アナログ−デジタル変換装置２７にそれぞれ入力される。固体撮像装置２６は、駆動パルス３４が入力されることによって動作し、アナログ信号３６を出力する。アナログ信号３４は、アナログ−デジタル変換装置２７に入力され、ＡＤクロック３５によって逐次デジタル信号３７に変換される。デジタル信号３７は、分周回路から出力された分周クロック３３をトリガとしてデジタル信号処理装置２８に取り込まれる。
【００６９】
パルス発生装置２２は、発振器２１からのクロック３２とは非同期なリセット信号３０によって初期化される。同期リセット解除回路２３から出力される内部リセット信号３１は、パルス発生回路２５及び分周回路２４に含まれるフリップフロップの非同期リセット端子に入力される。この内部リセット信号３１は、前述した実施例の同期リセット解除回路の出力信号と同様に、同期リセット解除回路２３によってリセット時は非同期リセット信号として働き、リセット解除時は発振器２１からのクロック３２と同期したリセット解除信号として働くため、リセット信号３０に如何なるタイミングでリセット解除信号が入力されても、パルス発生回路２５及び分周回路２４の誤動作を防止できる。また、パルス発生装置２２のコールドスタート時は、リセット信号３０としてクロック３２と非同期のリセット解除信号が入力されるまで、駆動パルス３４、ＡＤクロック３５、分周クロック３３の各信号の論理レベルはＬｏｗ状態に固定されるため、固体撮像装置２６、アナログ−デジタル変換装置２７、デジタル信号処理装置２８の誤動作を防止できる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１実施例に係る半導体装置の構成を示すブロック図である。
【図２】図１に示す半導体装置の動作を説明するタイミングチャートである。
【図３】本発明の第２実施例に係る半導体装置の構成を示すブロック図である。
【図４】図２に示す半導体装置の動作を説明するタイミングチャートである。
【図５】本発明の第３実施例に係る半導体装置を用いた固体撮像装置の構成を示すブロック図である。
【図６】従来例の半導体装置の構成を示すブロック図である。
【図７】図６に示す半導体装置の動作を説明するタイミングチャートである。
【符号の説明】
【００７１】
１  非同期リセット入力端子
２  クロック入力端子
３ａ、３ｂ、３ｃ、３ｄ、３ｅ  クロックバッファ
４ａ、４ｂ、４ｃ、４ｄ  同期化フリップフロップ
５ａ、５ｂ、５ｃ、５ｄ  リセットバッファ
６、７、８  フリップフロップ群
９  同期リセット解除回路
１０  ＡＮＤゲート
２１  発振器
２２  パルス発生装置
２３  同期リセット解除回路
２４  分周回路
２５  パルス発生回路
２６  固体撮像装置
２７  アナログ−デジタル変換装置
２８  デジタル信号処理装置
３０  リセット信号
３１  内部リセット信号
３２  クロック
３３  分周クロック
３４  駆動パルス
３５  ＡＤクロック
３６  アナログ信号
３７  デジタル信号
１０１、１０２  同期化フリップフロップ
１０３、１０４、１０５  ＡＮＤゲートを用いた同期リセット回路
１０６Ａ、１０６Ｂ、１０６Ｃ  データ入力端子
【図２】
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【図４】
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【図７】
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【図１】
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【図３】
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【図５】
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【図６】
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