(57)【要約】【課題】  複数のチップに対するデータの書き込み時間を低減することが可能な半導体記憶装置及びその製造方法を提供する。【解決手段】  半導体基板１にはメモリセルアレイが形成されている。メモリセルアレイは、メモリトランジスタ２３のフローティングゲート２９に電子９０が注入されるか否かでデータの書き込みが行われる第１のメモリセル領域と、メモリトランジスタ４３にチャネル領域として機能するｐ型の不純物領域５５が形成されるか否かでデータが書き込まれる第２のメモリセル領域とを有している。【選択図】        図３
2005057111.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、複数のメモリセルから成るメモリセルアレイと
を備え、
前記複数のメモリセルのそれぞれは、
フローティングゲートを含むｐチャネルＭＯＳトランジスタであるメモリトランジスタと、
前記メモリトランジスタを選択するための選択用トランジスタと
を有し、
前記メモリセルアレイは、
前記メモリトランジスタの前記フローティングゲートに電子が注入されるか否かでデータが書き込まれる第１のメモリセル領域と、
前記メモリトランジスタのソース領域とドレイン領域との間の前記半導体基板の上面内に、チャネル領域として機能するｐ型の不純物領域が形成されるか否かでデータが書き込まれる第２のメモリセル領域と
を有する、半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置の製造方法であって、
（ａ）複数チップに区分されたウェハ状態の前記半導体基板を準備する工程と、
（ｂ）前記半導体基板の前記複数チップのそれぞれに前記第１，２のメモリセル領域を形成するとともに、各前記第２のメモリセル領域にデータを書き込む工程と
を備え、
前記工程（ｂ）は、
（ｂ−１）前記半導体基板にｐ型不純物を導入し、前記半導体基板の前記複数チップのぞれぞれに前記不純物領域を形成する工程を含む、半導体記憶装置の製造方法。
【請求項３】
（ｃ）前記工程（ｂ）の後に、前記第１のメモリセル領域にテストデータを書き込む工程と、
（ｄ）前記メモリセルアレイの全領域に紫外線を照射する工程と
を更に備える、請求項２に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリセルアレイを備える半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置には、メモリ領域のすべてに対してデータの書き込みが可能であって、書き込んだデータを消去するときには紫外線を利用するＥＰＲＯＭ（ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）がある。
【０００３】
ＥＰＲＯＭでは、フローティングゲートに電子を注入することによってデータを書き込み、フローティングゲートから電子を放出させることによってデータを消去している。
【０００４】
ＥＰＲＯＭを内蔵するマイクロコンピュータ（以後「マイコン」と呼ぶ）などのロジックＩＣでは、通常、パッケージング工程を実行する前にウェハ状態ですべてのメモリセルに書き込みを行ってテストを実行し、その後、テストデータを紫外線にて一括消去している。そして、ウェハ状態でのテストが完了したロジックＩＣは、ＥＰＲＯＭ内のすべてのデータが消去された状態でアセンブリ工程が実行され、モールド樹脂によるパッケージングが行われる。その後、完成品に対して電気的テストが行われる。
【０００５】
このようなロジックＩＣのパッケージに、紫外線を照射する窓が設けられていない場合には、パッケージング後には、ＥＰＲＯＭのデータを消去することができない。従って、紫外線照射用の窓が無い完成品では、内蔵されているＥＰＲＯＭは、データの書き込みしかできないためワンタイムＰＲＯＭとして機能する。
【０００６】
なお、半導体記憶装置に関する技術が特許文献１，２に開示されている。
【０００７】
【特許文献１】特開平５−２８７７５号公報
【特許文献２】特開２０００−１５６０９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のようなＥＰＲＯＭを内蔵するマイコンでは、完成品に対してスクリーニング試験を行う際、ＲＯＭライターもしくはテスターを用いてＥＰＲＯＭの一部に所定のデータを書き込み、そのデータをスクリーニング用プログラムとして使用している。そして、完成品に対してスクリーニング用プログラムを書き込む際には、ＲＯＭライターやテスターの性能の制約により、１つのデバイスごとにしかデータを書き込むことができない。また、ウェハ状態でスクリーニング用プログラムを書き込む場合でも、テスターの性能の制約により、１チップごとにしかデータを書き込むことができない。そのため、複数のデバイスあるいはチップに対してパッケージング後に使用するデータを書き込むのに時間を要していた。
【０００９】
そこで、本発明は上述の問題に鑑みて成されたものであり、複数のチップに対するデータの書き込み時間を低減することが可能な半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の半導体記憶装置は、半導体基板と、前記半導体基板に形成され、複数のメモリセルから成るメモリセルアレイとを備え、前記複数のメモリセルのそれぞれは、フローティングゲートを含むｐチャネルＭＯＳトランジスタであるメモリトランジスタと、前記メモリトランジスタを選択するための選択用トランジスタとを有し、前記メモリセルアレイは、前記メモリトランジスタの前記フローティングゲートに電子が注入されるか否かでデータが書き込まれる第１のメモリセル領域と、前記メモリトランジスタのソース領域とドレイン領域との間の前記半導体基板の上面内に、チャネル領域として機能するｐ型の不純物領域が形成されるか否かでデータが書き込まれる第２のメモリセル領域とを有する。
【００１１】
また、この発明の半導体記憶装置の製造方法は、上記半導体記憶装置の製造方法であって、（ａ）複数チップに区分されたウェハ状態の前記半導体基板を準備する工程と、（ｂ）前記半導体基板の前記複数チップのそれぞれに前記メモリセルアレイを形成するとともに、各前記第２のメモリセル領域にデータを書き込む工程とを備え、前記工程（ｂ）は、（ｂ−１）前記半導体基板にｐ型不純物を導入し、前記半導体基板の前記複数チップのぞれぞれに前記不純物領域を形成する工程を含む。
【発明の効果】
【００１２】
この発明の半導体記憶装置によれば、半導体基板にｐ型の不純物領域を形成するか否かによって第２のメモリセル領域にデータを書き込んでいる。不純物領域はｐ型不純物を半導体基板に導入することによって形成することができるため、ウェハ状態の半導体基板に複数チップを形成する際のウェハ工程において、ｐ型の不純物領域を複数チップに対して同時に形成することができる。従って、複数チップの第２のメモリセル領域にデータを一括して書き込むことができる。その結果、１チップごとにデータ書き込みを行う場合よりも、複数のチップに対してデータを短時間で書き込むことができる。
【００１３】
更に、第２のメモリセル領域へのデータの書き込みが不純物領域を設けることによって行われるため、メモリセルアレイが第１のメモリセル領域のみから成る半導体記憶装置の製造方法に対して、不純物領域を形成する工程を追加するだけで、第２のメモリセル領域にデータを書き込むことができる。
【００１４】
更に、不純物領域はｐ型不純物を半導体基板に導入することによって形成することができるため、第２のメモリセル領域のデータ内容が異なる半導体記憶装置を複数形成する場合であっても、不純物導入用のマスクを変更するだけで対応できる。
【００１５】
また、この発明の半導体記憶装置の製造方法によれば、複数チップに区分されたウェハ状態の半導体基板にｐ型不純物を導入することによって第２のメモリセル領域にデータを書き込んでいる。従って、複数チップの第２のメモリセル領域に所定のデータを一括して書き込むことができる。その結果、１チップごとにデータ書き込みを行う場合よりも、複数のチップに対してデータを短時間で書き込むことができる。
【００１６】
更に、第２のメモリセル領域へのデータの書き込みがｐ型不純物の半導体基板への導入によって行われているため、メモリセルアレイが第１のメモリセル領域のみから成る場合の製造方法に対して、不純物導入工程を追加するだけで、同一のメモリセルアレイに第１，２のメモリセル領域を形成することができる。
【００１７】
更に、第２のメモリセル領域のデータ内容が異なる半導体記憶装置を複数形成する場合であっても、不純物導入用のマスクを変更するだけで対応できる。
【発明を実施するための最良の形態】
【００１８】
図１は本発明の実施の形態に係る半導体記憶装置１００の構成を示す回路図である。また、図２は本実施の形態に係る半導体記憶装置１００の構造を示す平面図であって、図３は図２の矢視Ａ−Ａ及び矢視Ｂ−Ｂの断面構造を示す図である。なお、図３の左側に矢視Ａ−Ａの断面構造を、右側に矢視Ｂ−Ｂの断面構造をそれぞれ示している。
【００１９】
まず、半導体記憶装置１００の回路構成について説明する。図１に示されるように、半導体記憶装置１００は、複数本のワード線ＷＬと、複数本のビット線ＢＬと、複数のメモリセルから成るメモリセルアレイ１０とを備えている。メモリセルアレイ１０は、データの書き込み及び消去が可能な第１のメモリセル領域２０と、データが予め書き込まれており、データの消去が不可能な第２のメモリセル領域４０とから成る。本実施の形態では、ワード線ＷＬが延在している方向を「行方向」、ビット線ＢＬが延在している方向を「列方向」と呼ぶ。
【００２０】
第１のメモリセル領域２０は複数のメモリセル２１を有し、メモリセル２１は、データを記憶するメモリトランジスタ２３と、メモリトランジスタ２３を選択するための選択用トランジスタ２２とから成る。また、第２のメモリセル領域４０は複数のメモリセル４１を有し、メモリセル４１は、データを記憶するメモリトランジスタ４３と、メモリトランジスタ４３を選択するための選択用トランジスタ４２とから成る。
【００２１】
複数のメモリセル２１は行列状に配列されており、複数のメモリセル４１は行列状に配列されている。更に、メモリセル２１，４１は、両者が一体となって行列状に配列されている。本実施の形態では、行方向に一列に並ぶメモリセル２１，４１が共通のワード線ＷＬに接続されている。
【００２２】
選択用トランジスタ２２，４２及びメモリトランジスタ２３，４３のそれぞれはｐチャネルＭＯＳトランジスタである。選択用トランジスタ２２，４２の各ゲートはワード線ＷＬに接続されており、各ソースにはプラスの電位が与えられる。メモリトランジスタ２３，４３の各ドレインはビット線ＢＬに接続されている。選択用トランジスタ２２のドレインとメモリトランジスタ２３のソースとは相互に接続されており、選択用トランジスタ４２のドレインとメモリトランジスタ４３のソースとは相互に接続されている。メモリトランジスタ２３，４３の各ゲートは周囲から電気的に絶縁されている。そのため、当該ゲートはフローティングゲートと呼ばれている。以後、メモリトランジスタ２３，４３の各ゲートは「フローティングゲート」と呼ぶ。
【００２３】
第１のメモリセル領域２０へのデータの書き込みは、メモリトランジスタ２３のフローティングゲートに電子を注入することによって行われる。フローティングゲートに電子が注入されると、メモリトランジスタ２３にはチャネル領域が形成されオン状態となる。従って、データが書き込まれたメモリセル２１が接続されているワード線ＷＬに選択用トランジスタ２２のソースよりも低い電位を印加してワード線ＷＬを活性化させ、選択用トランジスタ２２をオンさせると、メモリトランジスタ２３及び選択用トランジスタ２２のソース・ドレイン間に電流が流れる。
【００２４】
また、書き込まれたデータの消去は、メモリトランジスタ２３のフローティングゲートから電子を放出させることによって行う。フローティングゲートから電子が放出されると、メモリトランジスタ２３はオフとなる。従って、ワード線ＷＬを活性化し選択用トランジスタ２２がオンしたとしても、メモリトランジスタ２３及び選択用トランジスタ２２のソース・ドレイン間には電流が流れない。
【００２５】
メモリトランジスタ２３のフローティングゲートへの電子の注入は、例えば、選択用トランジスタ２２のソースの電位よりも低い電位を、メモリトランジスタ２３のドレイン及び選択用トランジスタ２２のゲートに印加し、ホットエレクトロンを発生させ、当該ホットエレクトロンをメモリトランジスタ２３のフローティングゲートに注入することによって行う。また、メモリセル２１に書き込まれたデータの消去は、例えば、メモリセル２１に紫外線を照射することによって行う。
【００２６】
第２のメモリセル領域４０には、上述のように予めデータが書き込まれている。メモリセル４１のうち、データが書き込まれているメモリセル４１ａにおいては、メモリトランジスタ４３のフローティングゲートに電子が注入されているか否かに関わらず、メモリトランジスタ４３にはチャネル領域が形成されており常にオン状態である。従って、メモリセル４１ａのデータを消去することはできない。そして、データが書き込まれているメモリセル４１ａが接続されているワード線ＷＬを活性化し選択用トランジスタ４２をオンさせると、メモリトランジスタ４３及び選択用トランジスタ４２のソース・ドレイン間に電流が流れる。
【００２７】
また、メモリセル４１のうち、データが書き込まれていないメモリセル４１ｂでは、メモリトランジスタ４３のフローティングゲートに電子が注入されていない限り、当該メモリトランジスタ４３はオフしている。本実施の形態では、第２のメモリセル領域４０におけるメモリトランジスタ４３のフローティングゲートに電子が注入されることは想定していない。そのため、データが書き込まれていないメモリセル４１ｂでは、ワード線ＷＬを活性化し選択用トランジスタ４２がオンしたとしても、メモリトランジスタ４３及び選択用トランジスタ４２のソース・ドレイン間には電流が流れない。
【００２８】
このように、第１のメモリセル領域２０及び第２のメモリセル領域４０のいずれにおいても、メモリセルにデータが書き込まれている場合には、選択用トランジスタがオンすると、その選択用トランジスタに接続されたメモリトランジスタが選択されて、メモリトランジスタ及び選択用トランジスタのソース・ドレイン間に電流が流れる。一方、データが書き込まれていない場合には電流が流れない。そして、メモリトランジスタ及び選択用トランジスタのソース・ドレイン間に電流が流れるか否かで、デジタル値の“０”，“１”を判断することができる。
【００２９】
なお、図１には図示していないが、本実施の形態に係る半導体記憶装置１００は、ワード線ＷＬやビット線ＢＬを選択するデコーダや、メモリセル２１，４１に流れる電流を検出するセンスアンプなどの周辺回路も備えている。
【００３０】
次に、本実施の形態に係る半導体記憶装置１００の構造について図２，３を参照して説明する。以下では、複数のメモリセル２１の構造及び複数のメモリセル４１の構造はそれぞれで互いに同じであるため、一つのメモリセル２１及び一つのメモリセル４１に着目して、半導体記憶装置１００の構造について説明する。
【００３１】
なお図２中のメモリセル２１ａは、メモリセル２１のうちのデータが書き込まれたものであり、メモリセル４１ａは上述のようにメモリセル４１のうちデータが書き込まれたものである。また図２では、図面の煩雑さを避けるために、図３中の配線３３，５３、層間絶縁膜６０及び半導体領域２４〜２６，４４〜４６の記載を省略している。
【００３２】
図２，３に示されるように、例えばｎ型シリコン基板である半導体基板１の上面内に素子分離絶縁膜２が形成されている。そして、半導体基板１には、第１のメモリセル領域２０と第２のメモリセル領域４０とが形成されている。
【００３３】
第１のメモリセル領域２０が形成されている半導体基板１の上面内には、不純物領域２４〜２６が互いに離れて形成されている。不純物領域２４，２６は、選択用トランジスタ２２のソース領域及びメモリトランジスタ２３のドレイン領域としてそれぞれ機能する。そして、不純物領域２５は、選択用トランジスタ２２のドレイン領域及びメモリトランジスタ２３のソース領域の両方として機能する。
【００３４】
第２のメモリセル領域４０が形成されている半導体基板１の上面内には、不純物領域４４〜４６が互いに離れて形成されている。不純物領域４４，４６は、選択用トランジスタ４２のソース領域及びメモリトランジスタ４３のドレイン領域としてそれぞれ機能する。そして、不純物領域４５は、選択用トランジスタ４２のドレイン領域及びメモリトランジスタ４３のソース領域の両方として機能する。
【００３５】
不純物領域２４，２５の間の半導体基板１の上面上には、選択用トランジスタ２２のゲート絶縁膜２８が設けられており、そのゲート絶縁膜２８上にゲート２７が設けられている。そして、不純物領域４４，４５の間の半導体基板１の上面上には、選択用トランジスタ４２のゲート絶縁膜４８が設けられており、そのゲート絶縁膜４８上にゲート４７が設けられている。図２に示されるように、行方向に一列に並ぶメモリセル２１，４１においては、ゲート２７，４７は相互に接続されており、一体となって１本のワード線ＷＬを構成している。
【００３６】
不純物領域２５，２６の間の半導体基板１の上面上には、メモリトランジスタ２３のゲート絶縁膜３０が設けられており、そのゲート絶縁膜３０上にフローティングゲート２９が設けられている。そして、不純物領域４５，４６の間の半導体基板１の上面上には、メモリトランジスタ４３のゲート絶縁膜５０が設けられており、そのゲート絶縁膜５０上にフローティングゲート４９が設けられている。図３に示されるように、各フローティングゲート２９，４９は周囲から電気的に絶縁されている。
【００３７】
データが書き込まれているメモリセル２１ａにおいては、フローティングゲート２９に電子９０が注入されている。これにより、メモリトランジスタ２３のしきい値電圧が低下し、不純物領域２５，２６の間の半導体基板１の上面内にチャネル領域３５が形成される。
【００３８】
一方、データが予め書き込まれているメモリセル４１ａにおいては、不純物領域４５，４６の間の半導体基板１の上面内にｐ型の不純物領域５５が形成されている。不純物領域５５はメモリトランジスタ４３のチャネル領域として機能し、この不純物領域５５の存在によって、フローティングゲート４９に電子が注入されているか否かに関わらず、メモリトランジスタ４３はしきい値電圧が低下し常にオン状態となる。
【００３９】
このように、メモリセル４１ａでは、メモリトランジスタ４３のチャネル領域として機能する不純物領域５５が予め半導体基板１に形成されており、これによって、メモリトランジスタ４３には予めデータが書き込まれている。従って、メモリセル２１ａとは異なり、メモリセル４１ａに書き込まれたデータを電気的に消去できない。
【００４０】
なお図示していないが、データが書き込まれていないメモリセル４１ｂにおいては、不純物領域５５は設けられておらず、予めチャネル領域は形成されていない。
【００４１】
半導体基板１の上面上には、ゲート絶縁膜２８，３０，４８，５０、ゲート２７，４７及びフローティングゲート２９，４９を覆って層間絶縁膜６０が形成されている。層間絶縁膜６０内には、それを貫通して、不純物領域２６，４６にそれぞれ電気的に接続されているコンタクトプラグ３１，５１が設けられている。そして、層間絶縁膜６０上には、コンタクトプラグ３１，５１にそれぞれ接触する配線３３，５３が設けられている。配線３３は、列方向に一列に並ぶメモリセル２１間では相互に接続されており１本のビット線ＢＬを構成している。また、配線５３も同様に、列方向に一列に並ぶメモリセル４１間では相互に接続されており１本のビット線ＢＬを構成している。
【００４２】
なお、図示していないが、行方向に一列に並ぶメモリセル２１，４１においては、不純物領域２４，４４は相互に接続されており、ビット線ＢＬの複数本おきにそれらに電気的に接続されたコンタクトプラグが層間絶縁膜６０内に設けられている。そして、そのコンタクトプラグに接触する配線が層間絶縁膜６０上に設けられており、この配線に所定のプラス電位を印加することによって、図１に示されるように、各選択用トランジスタ２２，４２のソースにプラス電位が印加される。
【００４３】
また、ワード線ＷＬを構成しているゲート２７，４７に電気的に接続されたコンタクトプラグが、ビット線ＢＬの複数本おきに層間絶縁膜６０内に設けられている。そして、そのコンタクトプラグに接触する配線が層間絶縁膜６０上に設けられており、この配線に所定の電位を印加することによって、ワード線ＷＬが活性化される。
【００４４】
本実施の形態に係る半導体記憶装置１００では、第１のメモリセル領域２０へのデータの書き込みは電気的に行うことができ、第１のメモリセル領域２０に書き込まれたデータの消去には紫外線が使用されるため、パッケージに紫外線照射用の窓を設けるか否かで、本半導体記憶装置１００をＥＥＰＲＯＭとして機能させるか、ワンタイムＰＲＯＭとして機能させるかを決定することができる。すなわち、本半導体記憶装置１００のパッケージに紫外線照射用の窓を設けない場合には、完成品における第１のメモリセル領域２０のデータを消去できないため、第１のメモリセル領域２０のデータをすべて消去した状態でパッケージング工程を実行することによって半導体記憶装置１００をワンタイムＰＲＯＭとして用いることができ、紫外線照射用の窓を設けた場合には、完成品であっても第１のメモリセル領域２０のデータを消去することができるためＥＥＰＲＯＭとして用いることができる。
【００４５】
以上のように、本実施の形態に係る半導体記憶装置１００では、半導体基板１にｐ型の不純物領域５５を形成するか否かで、第２のメモリセル領域４０にデータを書き込んでいる。不純物領域５５はｐ型不純物を半導体基板１に導入することによって形成することができるため、ウェハ状態の半導体基板１に複数のチップを形成するウェハ工程において、ｐ型の不純物領域５５を複数チップに対して同時に形成することができる。従って、ブートデータ等の変更予定の無いデータを複数のチップの第２のメモリセル領域４０に予め一括して書き込むことができる。また、本実施の形態に係る半導体記憶装置１００をマイコン等に組み込んだ場合には、パッケージング後のスクリーニングテストで使用されるデータ等を、複数のチップの第２のメモリセル領域４０に予め一括して書き込むことができる。その結果、従来のように１チップごとにデータ書き込みを行う場合よりも、複数のチップに対してデータを短時間で書き込むことができる。
【００４６】
更に、第２のメモリセル領域４０へのデータの書き込みが不純物領域５５を設けることによって行われるため、メモリセルアレイ１０が第１のメモリセル領域２０のみから成る半導体記憶装置の製造方法に対して、不純物領域５５を形成する工程を追加するだけで、第２のメモリセル領域４０にデータを書き込むことができる。
【００４７】
更に、不純物領域５５はｐ型不純物を半導体基板１に導入することによって形成することができるため、第２のメモリセル領域４０のデータ内容が異なる半導体記憶装置１００を複数形成する場合であっても、不純物導入用のマスクを変更するだけで対応できる。
【００４８】
更に、第１のメモリセル領域２０及び第２のメモリセル領域４０ともに、選択用トランジスタ及びメモリトランジスタから成るメモリセルを備えており、かつ同一のメモリセルアレイに第１のメモリセル領域２０及び第２のメモリセル領域４０が設けられているため、メモリセルアレイ１０が第１のメモリセル領域２０のみから成る半導体記憶装置で使用されるデコーダ及びセンスアンプ等の周辺回路を、本半導体記憶装置１００にも利用することができる。従って、メモリセルアレイ１０に第２のメモリセル領域４０を設けた場合であっても周辺回路を変更する必要が無い。
【００４９】
なお本実施の形態では、データが書き込まれていないメモリセル２１，４１ｂは互いに同じ構造であるため、パッケージング工程前の第１のメモリセル領域２０に対する書き込みテストで、不純物領域５５が形成されていないメモリトランジスタ４３のフローティングゲート４９に、誤って電子が注入される可能性がある。しかしながら、パッケージング前にメモリセルアレイ１０の全領域に紫外線を照射することによって、フローティングテート４９に誤って注入された電子を放出させることができる。そのため、パッケージング後において、不純物領域５５が形成されていないメモリセル４１のメモリトランジスタ４３はオフし、第２のメモリセル領域４０では、予め書き込まれたデータのみが存在することになる。
【００５０】
次に、本実施の形態に係る半導体記憶装置１００の製造方法について説明する。図４〜７は本実施の形態に係る半導体記憶装置１００の製造方法を工程順に示す断面図である。以下に、図４〜７を参照して半導体記憶装置１００の製造方法について説明する。なお、図４〜７と後述する図８，９は、図１の矢視Ａ−Ａ及び矢視Ｂ−Ｂに相当する位置での断面構造を示している。
【００５１】
まず、複数チップに区分されたウェハ状態の半導体基板１を準備し、当該半導体基板１の上面内に素子分離絶縁膜２を形成する。そして、図４に示されるように、半導体基板１上に所定の開口パターンを有するレジスト７０を形成する。
【００５２】
次に図５に示されるように、レジスト７０をマスクに用いて、ボロンなどのｐ型不純物７１を半導体基板１にその上方からイオン注入する。これにより、複数チップに対してｐ型不純物７１が同時に導入されて、半導体基板１の複数チップのぞれぞれに不純物領域５５が形成される。そして、レジスト７０を除去する。
【００５３】
次に図６に示されるように、半導体基板１の上面上に、膜状のゲート絶縁膜材料７２とゲート材料７３とをこの順に形成する。そして、図７に示されるように、ゲート絶縁膜材料７２及びゲート材料７３を選択的にエッチングして、ゲート絶縁膜２８，３０，４８，５０、ゲート２７，４７及びフローティングゲート２９，４９を形成する。次に、イオン注入法を用いて不純物領域２４〜２６，４４〜４６を半導体基板１の上面内に形成する。これにより、複数チップのそれぞれにおいて、選択用トランジスタ２２，４２とメモリトランジスタ２３，４３とが完成する。
【００５４】
このように、本実施の形態では、半導体基板１の複数チップのぞれぞれに第１のメモリセル領域２０と第２のメモリセル領域４０とを形成する過程で不純物領域５５が形成される。言い換えれば、半導体基板１の複数チップのそれぞれに第１のメモリセル領域２０と第２のメモリセル領域４０とが形成されるとともに、各第２のメモリセル領域４０にデータが書き込まれる。
【００５５】
そして、層間絶縁膜６０、コンタクトプラグ３１，５１及び配線３３，５３を順次形成して、図３に示される半導体記憶装置１００が得られる。その後、第１のメモリセル領域２０に対して書き込みテストが実行される。そして、メモリセルアレイ１０の全領域に紫外線が照射され、第１のメモリセル領域２０に書き込まれたテストデータが消去される。最後に、パッケージング工程が実行される。
【００５６】
以上のように、本実施の形態に係る半導体記憶装置１００の製造方法では、複数チップに区分されたウェハ状態の半導体基板１にｐ型不純物７１を導入することによって第２のメモリセル領域４０にデータを書き込んでいる。従って、複数チップの第２のメモリセル領域４０に所定のデータを一括して書き込むことができる。その結果、従来のように１チップごとにデータ書き込みを行う場合よりも、複数のチップに対してデータを短時間で書き込むことができる。
【００５７】
更に、第２のメモリセル領域４０へのデータの書き込みがｐ型不純物７１の半導体基板１への導入によって行われているため、メモリセルアレイ１０が第１のメモリセル領域２０のみから成る場合の製造方法に対して、不純物導入工程を追加するだけで、第２のメモリセル領域４０にデータを書き込むことができる。
【００５８】
更に、第２のメモリセル領域４０のデータ内容が異なる半導体記憶装置１００を複数形成する場合であっても、不純物導入用のマスクを変更するだけで対応できる。
【００５９】
また、第１のメモリセル領域２０に対して書き込みテスト実行する際、不純物領域５５が形成されていないメモリトランジスタ４３のフローティングゲート４９に誤って電子が注入されたとしても、その後に、メモリセルアレイ１０の全領域に紫外線を照射しているため、フローティングテート４９に誤って注入された電子を放出させることができる。その結果、不純物領域５５が形成されていないメモリトランジスタ４３は確実にオフし、不要なデータが第２のメモリセル領域４０に書き込まれることを防止することができる。
【００６０】
なお、本実施の形態に係る製造方法では、ゲート絶縁膜材料７２及びゲート材料７３を形成する前にｐ型不純物７１を導入しているが、図８に示されるように、ゲート絶縁膜材料７２及びゲート材料７３を形成した後に、ゲート材料７３上にレジスト７０を設けて、当該レジスト７０をマスクに用いてｐ型不純物７１を半導体基板１に導入することによって不純物領域５５を形成しても良い。また図９に示されるように、層間絶縁膜６０及びコンタクトプラグ３１，５１を形成した後に、層間絶縁膜６０上にレジスト７０を設けて、当該レジスト７０をマスクに用いてｐ型不純物７１を半導体基板１に導入することによって不純物領域５５を形成しても良い。
【００６１】
また本実施の形態では、メモリトランジスタのゲートが一層構造である半導体記憶装置について説明したが、フローティングゲートとコントロールゲートとから成る２層構造のゲートを有するメモリトランジスタを備える半導体記憶装置にも本発明を適用することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【図２】本発明の実施の形態に係る半導体記憶装置の構造を示す平面図である。
【図３】本発明の実施の形態に係る半導体記憶装置の構造を示す断面図である。
【図４】本発明の実施の形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態に係る半導体記憶装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００６３】
１  半導体基板、１０  メモリセルアレイ、２０  第１のメモリセル領域、２１，２２  メモリセル、２２，４２  選択用トランジスタ、２３，４３  メモリトランジスタ、２９，４９  フローティングゲート、４０  第２のメモリセル領域、４５，４６，５５  不純物領域、７１  ｐ型不純物。
【図１】
2005057111.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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