(57)【要約】【課題】  ソフトエラー耐性を向上させつつ高速動作が担保できる半導体記憶装置を提供する。【解決手段】  ＳＯＩ（Silicon  On  Insulator）基板に形成されたメモリセルを含む半導体記憶装置である。メモリセルは、ソース及びドレインが一対のインバータＩＮＶ１，ＩＮＶ２の入力ノードＮ１，Ｎ２と出力ノードＮ３，Ｎ４との間に直列接続される複数のｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８から構成され、一対のインバータＩＮＶ１，ＩＮＶ２を相互に接続する一対の抵抗付加トランジスタ群ＴＮＧ１，ＴＮＧ２を含み、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８は、しきい値電圧が０Ｖ以下のデプレッション型トランジスタであって、ゲートがワード線ＷＬに接続され、ゲート電圧が低電位電源線ＶＳＳと同電位の場合にソース−ドレイン間が導通している。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＳＯＩ（Silicon  On  Insulator）基板に形成されたメモリセルを含む半導体記憶装置であって、
前記メモリセルは、
ソースが高電位電源線に接続される第１導電型の負荷トランジスタと、ソースが低電位電源線に接続される第２導電型の駆動トランジスタとを含み、前記負荷トランジスタと前記駆動トランジスタのゲート同士が接続されて入力ノードを構成し、前記負荷トランジスタと前記駆動トランジスタのドレイン同士が接続されて出力ノードを構成する一対のインバータと、
ソース及びドレインが前記一対のインバータの一方のインバータの前記入力ノードと他方のインバータの前記出力ノードとの間に直列接続される複数の第２導電型の抵抗付加トランジスタを含み、前記一対のインバータを相互に接続する一対の抵抗付加トランジスタ群と、
ソース及びドレインが前記一対のインバータの前記出力ノードとビット線との間に接続され、ゲートがワード線に接続される１対の第２導電型の転送トランジスタと、
を含み、
前記抵抗付加トランジスタは、しきい値電圧が０Ｖ以下のデプレッション型トランジスタであって、ゲートがワード線に接続され、ゲート電圧が前記低電位電源線と同電位の場合にソース−ドレイン間が導通している、半導体記憶装置。
【請求項２】
請求項１において、
前記抵抗付加トランジスタは、ボディ電位がフローティング状態となっている、半導体記憶装置。
【請求項３】
請求項１及び２のいずれかにおいて、
前記負荷トランジスタ及び前記駆動トランジスタは、ソースとボディとを接続するボディコンタクトを有する、半導体記憶装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記抵抗付加トランジスタは、ボディ内にソース及びドレインと導電型が同じ不純物が導入された不純物領域を有する、半導体記憶装置。
【請求項５】
請求項４において、
前記不純物領域は、前記ボディのチャネル形成領域に設けられている、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、ＳＲＡＭ（Static  Random  Access  Memory）メモリセルを備える半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＳＲＡＭの集積度の向上に伴い、ソフトエラーの防止対策が重要となっている。このようなソフトエラーの防止対策としては、時定数を利用して記憶ノードの電位を支えるものがある（特許文献１参照）。しかし、時定数を利用することは、メモリセルのアクセス時の動作速度の低下を引き起こす要因になる。また、半導体装置の微細化に伴い、十分な容量の確保が困難となっており、他の要素技術と併用した対策では大幅なプロセス変更を強いられ、コストアップが避けられない。また、ソフトエラー耐性の向上技術の一つとしてＳＯＩ技術の適用が提案されているが、ＳＯＩ技術のみでは十分な耐性向上の効果は得られていない。
【特許文献１】特開平５−１９８１８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、上記事情に鑑みてなされたものであり、その目的は、ソフトエラー耐性を向上させつつ高速動作が担保できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００４】
（１）本発明は、ＳＯＩ（Silicon  On  Insulator）基板に形成されたメモリセルを含む半導体記憶装置であって、前記メモリセルは、ソースが高電位電源線に接続される第１導電型の負荷トランジスタと、ソースが低電位電源線に接続される第２導電型の駆動トランジスタとを含み、前記負荷トランジスタと前記駆動トランジスタのゲート同士が接続されて入力ノードを構成し、前記負荷トランジスタと前記駆動トランジスタのドレイン同士が接続されて出力ノードを構成する一対のインバータと、ソース及びドレインが前記一対のインバータの一方のインバータの前記入力ノードと他方のインバータの前記出力ノードとの間に直列接続される複数の第２導電型の抵抗付加トランジスタを含み、前記一対のインバータを相互に接続する一対の抵抗付加トランジスタ群と、ソース及びドレインが前記一対のインバータの前記出力ノードとビット線との間に接続され、ゲートがワード線に接続される１対の第２導電型の転送トランジスタと、を含み、前記抵抗付加トランジスタは、しきい値が０Ｖ以下のデプレッション型トランジスタであって、ゲートがワード線に接続され、ゲート電圧が前記低電位電源線と同電位の場合にソース−ドレイン間が導通している半導体記憶装置に関するものである。
【０００５】
本発明によれば、抵抗付加トランジスタは、ゲートがワード線に接続されているため、メモリセルへのアクセス時には低抵抗となり、非アクセス時には、アクセス時に比べて高抵抗となる。すなわち、メモリセルの非アクセス時にデータ保持動作が行われている場合には、抵抗付加トランジスタが高抵抗であるため、この抵抗付加トランジスタのソース−ドレイン間抵抗によって、α線などの入射によるデータ反転を防止することができる。
【０００６】
ただし、本発明では、インバータの入力ノード電位が抵抗付加トランジスタのしきい値電圧の影響を受けて不安定となることを防止すべく、抵抗付加トランジスタとしてしきい値が０Ｖ以下のデプレッション型トランジスタを採用する。本発明のように抵抗付加トランジスタとしてデプレッション型トランジスタを採用した場合、通常のトランジスタに比べてゲート電圧が０Ｖの場合における抵抗値が低く抑えることができるため、メモリセルのスタンバイ時の消費電流が増加するのを抑制することができるが、ソフトエラー対策に必要なループ時定数の確保が十分でない場合がある。
【０００７】
そこで、本発明では、インバータの入出力ノード間に複数の抵抗付加トランジスタを直列接続している。これにより、インバータの入出力ノード間に抵抗付加トランジスタの接続個数分の抵抗値を付加することにより、インバータラッチのループ時定数の増大を図ることができる。さらに、複数の抵抗付加トランジスタが入出力ノードに直列接続されていることにより、α線などの入射時において、各抵抗付加トランジスタのソース−ドレイン間電圧が分割されるため、複数の抵抗付加トランジスタの一部において、ゲート−ソース間電圧がマイナスになることによって抵抗が増大し、入出力ノード間の電流をより制限することができ、ノード電位の変化を効果的に遅らせることができる。
【０００８】
また、本発明では、インバータの入出力ノード間にゲート電圧が０Ｖの場合に（メモリセルの非アクセス時に）ソース−ドレイン間が導通している抵抗付加トランジスタを設けているため、メモリセルを構成するインバータラッチのループを切断することがないため、データ保持動作を確実に担保することができる。さらに、メモリセルのアクセス時には、ワード線からのセル選択信号の印加により抵抗付加トランジスタのソース−ドレイン間は、非アクセス時に比べて低抵抗状態となるため、書き込み／読み出し動作の速度が低下することがない。
【０００９】
（２）本発明の半導体記憶装置において、前記抵抗付加トランジスタは、ボディ電位がフローティング状態となっていてもよい。このようにすれば、記憶ノードが高電位側の抵抗付加トランジスタにおいて、スタンバイ時にボディ電位が高電位側の電源電圧付近まで上昇することによってしきい値が下がり、これを利用してしきい値を若干プラス側（エンハンスメント側）に設定しておくことができる。すなわち、非アクセス時の抵抗を増やしながら、スタンバイ時の消費電流の増加を抑制することができる。
【００１０】
（３）本発明の半導体記憶装置において、前記負荷トランジスタ及び前記駆動トランジスタは、ソースとボディとを接続するボディコンタクトを有していてもよい。このようにすれば、インバータを構成する各トランジスタのゲート容量を増大させることによって、記憶ノードに容量を付加することができる。すなわち、α線などの入射時において記憶ノードの電位を維持するためのループ時定数を増すことができる。
【００１１】
（４）本発明の半導体記憶装置において、前記抵抗付加トランジスタは、ボディ内にソース及びドレインと導電型が同じ不純物が導入された不純物領域を有していてもよい。このようにすれば、抵抗付加トランジスタにおいてメモリセルの非アクセス時にソース−ドレイン間を導通させるための通電領域を確保することができる。この場合において、前記不純物領域は、ボディのチャネル形成領域に設けることにより抵抗付加トランジスタをデプレッション化することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に好適な実施の形態について、図面を参照しながら説明する。
【００１３】
図１は、本実施の形態の半導体記憶装置であるＳＲＡＭメモリセル（以下、単にメモリセルという）の等価回路を示す図である。
【００１４】
本実施の形態のメモリセルは、ＳＯＩ基板を用いて形成された１０個のＭＯＳトランジスタによって構成される。ｐ型（第１導電型）負荷トランジスタＴＰ１と、ｎ型（第２導電型）駆動トランジスタＴＮ１とで第１のＣＭＯＳインバータＩＮＶ１が形成される。また、ｐ型付加トランジスタＴＰ２と、ｎ型駆動トランジスタＴＮ２とで第２のＣＭＯＳインバータＩＮＶ２が形成される。ｐ型負荷トランジスタＴＰ１，ＴＰ２は、ソースが高電位電源線ＶＤＤ（電源電圧Ｖｄｄ）に接続されている。ｎ型駆動トランジスタＴＮ１，ＴＮ２は、ソースが低電位電源線ＶＳＳ（電源電圧Ｖｓｓ）に接続されている。ｐ型負荷トランジスタＴＰ１とｎ型駆動トランジスタＴＮ１とは、ゲート同士が接続され、その接続ノードが第１のＣＭＯＳインバータＩＮＶ１の入力ノードＮ１を構成する。ｐ型負荷トランジスタＴＰ１とｎ型駆動トランジスタＴＮ１とは、ドレイン同士が接続され、その接続ノードが第１のＣＭＯＳインバータＩＮＶ１の出力ノードＮ３を構成する。ｐ型負荷トランジスタＴＰ２のゲートとｎ型駆動トランジスタＴＮ２のゲートとが接続されて、その接続ノードが第２のＣＭＯＳインバータＩＮＶ２の入力ノードＮ２を構成する。ｐ型負荷トランジスタＴＰ２のドレインとｎ型駆動トランジスタＴＮ２のドレインとが接続され、その接続ノードが第２のＣＭＯＳインバータＩＮＶ２の出力ノードＮ４を構成する。
【００１５】
第１，第２のＣＯＭＳインバータＩＮＶ１，ＩＮＶ２は、出力ノードＮ３と入力ノードＮ２とがソース及びドレインが直列接続されたｎ型抵抗付加トランジスタＴＮ５，ＴＮ６からなる第１の抵抗付加トランジスタ群ＴＮＧ１を介して接続され、入力ノードＮ１と出力ノードＮ４とがソース及びドレインが直列接続されたｎ型抵抗付加トランジスタＴＮ７，ＴＮ８からなる第２の抵抗付加トランジスタ群ＴＮＧ２を介して接続されてフリップフロップを構成する。このフリップフロップは、ゲートがワード線ＷＬに接続され、所定の選択電位によってオン／オフされる１対のｎ型転送トランジスタＴＮ３，ＴＮ４によりビット線ＢＬ，反転ビット線／ＢＬに接続される。また、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２は、それぞれの入出力ノードが相互に接続されていることにより、インバータラッチのループ保持動作により各インバータの入力ノードＮ１，Ｎ２の電位が相補的な関係となり、また記憶ノードとなる各インバータの出力ノードＮ３，Ｎ４の電位も相補的な関係となる。
【００１６】
そして、本実施の形態のメモリセルは、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の入出力ノード間に、一対の抵抗付加トランジスタ群ＴＮＧ１，ＴＮＧ２を設けることにより、α線などの入射時における記憶データの反転を防止している。抵抗付加トランジスタ群ＴＮＧ１，ＴＮＧ２を構成するｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８は、しきい値電圧Ｖｔが０Ｖ以下のデプレッション型トランジスタである。すなわち、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８は、メモリセルの非アクセス時（ゲート電圧が低電位側の電源電圧Ｖｓｓの場合）に、ソース−ドレイン間が導通している。具体的には、ゲート電圧が低電位側の電源電圧Ｖｓｓの場合に、ソース−ドレイン間に数十ｎＡ〜数μＡ程度の電流が流れていればよい。また、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８は、ゲートがワード線ＷＬに接続されることにより、メモリセルへのアクセス時にはソース−ドレイン間が低抵抗となって動作速度を保証し、非アクセス時にはソース−ドレイン間がアクセス時に比べて高抵抗となってインバータラッチのループ時定数を従来のメモリセル構造に比べて増大させて、α線などが入射した場合のノード電位の変化を効果的に遅らせることができる。
【００１７】
次に、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８について図２に示される断面図を用いてより詳細に説明する。ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８は、ＳＯＩ基板を構成する絶縁膜１０上に、ｐ型半導体層からなるボディ１１と、ボディ１１の両側に設けられるｎ型半導体層からなるソース／ドレイン１２とが形成されている。ボディ１１の上には、ゲート絶縁膜１３を介してポリシリコンなどからなるゲート１４が形成されている。なお、各トランジスタは、ＳＴＩ１６により素子分離されている。また、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８は、ボディ１１のゲート絶縁膜１３直下のチャネル形成領域にｎ型不純物が導入された不純物領域１５が設けられて、デプレッション化されている。これにより、本実施の形態のメモリセルでは、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８において非アクセス時にソース−ドレイン間を導通させるための通電領域を確保することができる。
【００１８】
また、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８は、ＳＯＩ基板に形成されることにより、図２に示すように、ボディ１１の電位がフローティング状態となるフローティングボディ型のＭＯＳトランジスタとなる。このように、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８としてフローティングボディ型のＭＯＳトランジスタを採用すれば、記憶ノードが高電位側のｎ型抵抗付加トランジスタにおいて、スタンバイ時にボディ１１の電位が高電位側の電源電圧Ｖｄｄ付近まで上昇することによってしきい値が下がり、これを利用してしきい値電圧Ｖｔを若干プラス側（エンハンスメント側）に設定しておくことができる。すなわち、非アクセス時の抵抗を増やしながら、スタンバイ時の消費電流の増加を抑制することができる。
【００１９】
なお、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８は、ソースとボディとを接続するボディコンタクトを有していてもよい。このようなボディコンタクト設けた場合には、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８のボディ１１の電位をスイッチング動作に関係なく安定化させることができる。
【００２０】
また、本実施の形態のメモリセルは、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２において、ｐ型負荷トランジスタＴＰ１，ＴＰ２とｎ型駆動トランジスタＴＮ１，ＴＮ２とは、ボディとソースが接続されたボディコンタクトを有することができる。このようにすれば、各トランジスタのゲート容量を増大させることによって、記憶ノードとなる出力ノードＮ１，Ｎ２に容量を付加することができる。すなわち、α線などの入射時において出力ノードＮ１，Ｎ２の電位を維持するためのループ時定数を増すことができる。なお、この場合においてｎ型転送トランジスタＴＮ３，ＴＮ４についてもボディを低電位電源線ＶＳＳに接続するボディコンタクトを有していることが望ましいが、ｎ型転送トランジスタＴＮ３，ＴＮ４のパスゲートリークやｎ型駆動トランジスタＴＮ１，ＴＮ２との関係における電流増幅率比が問題とならない場合には、ｎ型転送トランジスタＴＮ３，ＴＮ４のボディがフローティング状態であってもよい。
【００２１】
また、本実施の形態のメモリセルでは、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８としてデプレッション型トランジスタを採用することで、インバータＩＮＶ１，ＩＮＶ２の高電位側の入力ノード電位を大幅に降下させることがなく、スタンバイ時の消費電流の増大を抑制することができる。以下に、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８としてデプレッション型トランジスタを採用したことによる消費電流の抑制効果についてより詳細に説明する。
【００２２】
まず、メモリセルの非アクセス時において、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２では、各インバータＩＮＶ１，ＩＮＶ２はラッチ動作を行い、入力ノードＮ１，Ｎ２の電位が相補的な関係となって安定したスタンバイ状態となる。具体的には、入力ノードＮ１，Ｎ２の一方のノード電位が高電位ＨＩＧＨ（電圧Ｖｄｄ）となり、他方のノード電位が低電位ＬＯＷ（電圧Ｖｓｓ）となる。
【００２３】
しかし、本実施形態のメモリセルでは、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の入力ノードＮ１，Ｎ２と出力ノードＮ３，Ｎ４との間に、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８からなる第１，第２の抵抗付加トランジスタ群ＴＮＧ１，ＴＮＧ２が直列的に接続されている。この第１，第２の抵抗付加トランジスタ群ＴＮＧ１，ＴＮＧ２を構成するｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８を通常のＭＯＳトランジスタとした場合、メモリセルへのアクセス時においては、各インバータＩＮＶ１，ＩＮＶ２の入力ノードＮ１，Ｎ２の電位は、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８のしきい値電圧Ｖｔの分だけ電圧降下した状態で安定化しようとする。すなわち、入力ノード電位が高電位ＨＩＧＨとなるべきインバータのｐ型負荷トランジスタＴＰ１（ＴＰ２）のゲートには、高電位ＨＩＧＨからしきい値電圧２Ｖｔ分だけ電圧降下した電圧Ｖｄｄ−２Ｖｔが印加されている状態が続くことになり、ｐ型負荷トランジスタＴＰ１（ＴＰ２）が完全にオフ状態とならないためｐ型負荷トランジスタＴＰ１（ＴＰ２）とｎ型負荷トランジスタＴＮ１（ＴＮ２）との間に貫通電流が流れることになる。そして、このような貫通電流がスタンバイ状態においても常時流れているメモリセルが大量に集積化された場合には、多大な消費電流の増加を招くことになる。
【００２４】
そこで、本実施の形態のメモリセルでは、第１，第２の抵抗付加トランジスタ群ＴＮＧ１，ＴＮＧ２を構成するｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８としてしきい値電圧Ｖｔが０Ｖ以下となるデプレッション型トランジスタを採用することにより、入力ノードＮ１，Ｎ２の電位の相補的な関係を保ちつつ、スタンバイ時における高電位ＨＩＧＨ側の入力ノード電位の電圧降下の影響を低減させている。
【００２５】
具体的には、高電位ＨＩＧＨとなるべき出力ノードＮ３（Ｎ４）に接続されたｎ型抵抗付加トランジスタＴＮ５，ＴＮ６（ＴＮ７，ＴＮ８）は、しきい値電圧Ｖｔが０Ｖ以下であるため、高電位ＨＩＧＨ側の入力ノード電位をほとんど降下させることがない。このため、高電位ＨＩＧＨ側のｐ型負荷トランジスタＴＰ１（ＴＰ２）を確実にオフさせることができる。これにより、第１，第２のＣＭＯＳインバータの入力ノードＮ１，Ｎ２の論理状態は適切に保たれるため、記憶データの保持動作に影響を与えることなく、スタンバイ時の消費電流を効果的に抑制することができる。
【００２６】
次に、図３を用いて本実施の形態のメモリセルにおけるソフトエラー対策の効果を説明する。
【００２７】
図３の実線は、α線などが単発で入射した場合のメモリセル内の出力ノードＮ３（あるいはＮ４）の電位変化を示している。ノード電位がＨＩＧＨ（電圧Ｖｄｄ）であったとき、α線などが単発でトランジスタに入射すると、極めて短時間だけ、ＬＯＷ（電圧Ｖｓｓ）に変化する。その後、発生した電荷は再結合などで急速に消えてゆくが、一旦ノード電位が逆転すると、メモリセルの記憶データが反転してしまうことがある。このような現象は、電源電圧が低電圧化するほど顕著になる。
【００２８】
しかし、本実施の形態のメモリセルでは、非アクセス時にデータ保持動作が行われている場合に、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８が高抵抗である。このため、図３の破線で示すように、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８のソース−ドレイン間抵抗によってインバータラッチのループ時定数を増大させて、α線などの入射時に出力ノードＮ３，Ｎ４のノード電位が低電位側の電源電圧Ｖｓｓ側に変化する時間を遅らせることができる。すなわち、記憶データの反転を効果的に防止することができる。
【００２９】
また、本実施の形態のメモリセルによれば、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８は、ゲートがワード線ＷＬに接続されているため、メモリセルへのアクセス時には低抵抗となり、非アクセス時には、アクセス時に比べて高抵抗となるため、スタンバイ時の電流増大を抑制することができる。また、ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８は、ゲート電圧が低電位側の電源電圧Ｖｓｓの場合に（メモリセルの非アクセス時に）ソース−ドレイン間が導通しているため、メモリセルを構成するインバータラッチのループを切断することがない。従って、本実施の形態のメモリセルによれば、非アクセス時に高抵抗となるｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８を設けているにも関わらず、データ保持動作を確実に担保することができる。さらに、本実施の形態のメモリセルでは、アクセス時においてワード線ＷＬからのセル選択信号の印加によりｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８のソース−ドレイン間は、非アクセス時に比べて大幅に低抵抗状態となるため、書き込み／読み出し動作の速度が低下することがない。
【００３０】
また、本実施形態のメモリセルでは、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の入出力ノード間のそれぞれに２つのｎ型抵抗付加トランジスタＴＮ５，ＴＮ６及びＴＮ７，ＴＮ８を直列接続している。これにより、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の入出力ノード間にｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８の接続個数分の抵抗値を付加することにより、インバータラッチのループ時定数の増大を図ることができる。
【００３１】
さらに、本実施形態のメモリセルでは、複数のｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８が入出力ノードに直列接続されていることにより、ｎ型抵抗付加トランジスタＴＮ５，ＴＮ６（ＴＮ７，ＴＮ８）の接続ノードＮ５（Ｎ６）の電位が、α線などの入射時における入出力ノードの電位変化に応じて、入出力ノード間の電位差を分圧した電位となる。すなわち、本実施の形態のメモリセルでは、スタンバイ時において、α線などの入射による各ｎ型抵抗付加トランジスタＴＮ５〜ＴＮ８のソース−ドレイン間電圧が減少し、更にα線などが入射した側のｎ型抵抗付加トランジスタＴＮ６（ＴＮ７）のゲート−ソース間電圧が必ず０Ｖ以下になるため、入出力ノード間の電流をより一層制限することができ、ノード電位の変化を効果的に遅らせることができる。
【００３２】
以上に本発明に好適な実施の形態について説明したが、本発明は上述したものに限られず、発明の要旨の範囲内で種々の変形態様により実施することができる。例えば、本実施の形態では、第１，第２のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の入出力ノード間に直列接続される第１，第２の抵抗付加トランジスタ群を構成するｎ型抵抗付加トランジスタがそれぞれ２個の場合について説明したが、第１，第２の抵抗付加トランジスタ群は、各々３個以上のｎ型抵抗付加トランジスタが接続されてもよい。また、各抵抗付加トランジスタ群を構成するｎ型抵抗付加トランジスタの個数は、同数であってもよいし、異なっていてもよい。また、本実施の形態におけるｎ型抵抗付加トランジスタＴＮ６，ＴＮ７以外のｎ型抵抗付加トランジスタのゲート電位は、高電位側の電源電圧Ｖｄｄに固定されていてもよい。
【図面の簡単な説明】
【００３３】
【図１】本実施の形態のＳＲＡＭメモリセルを示す等価回路図。
【図２】本実施の形態のＳＲＡＭメモリセルを構成する抵抗付加トランジスタの断面図。
【図３】α線入射時のＳＲＡＭメモリセル内のノード電位を示す特性図。
【符号の説明】
【００３４】
ＴＰ１，ＴＰ２  ｐ型負荷トランジスタ、ＴＮ１，ＴＮ２  ｎ型駆動トランジスタ、ＴＮ３，ＴＮ４  ｎ型転送トランジスタ、ＴＮＧ１  第１の抵抗付加トランジスタ群、ＴＮＧ２  第２の抵抗付加トランジスタ群、ＴＮ５〜ＴＮ８  ｎ型抵抗付加トランジスタ、ＩＮＶ１  第１のＣＭＯＳインバータ、ＩＮＶ２  第２のＣＭＯＳインバータ、Ｎ１，Ｎ２  入力ノード、Ｎ３，Ｎ４  出力ノード
【図１】
2005302123.tif 000003
【図２】
2005302123.tif 000004
【図３】
2005302123.tif 000005