(57)【要約】【課題】  強誘電体メモリ素子において、幾つもの非破壊読み出し方法が検討されてきているが、“１”、“０”の差が小さいことやプロセス的な信頼性の問題等、それぞれ課題を抱えており、未だ実現していないが、本発明は、単純マトリクス構造メモリ素子に好適な非破壊読み出し方法を提供する。【解決手段】  本発明にかかる非破壊読み出し型強誘電体メモリは、強誘電体メモリ素子に直列配置された一対の記録用セルと参照用セルとに１ｂｉｔ情報を書き込む工程と、一対の記録用セルと参照用セルとに書き込まれた１ｂｉｔ情報に対し、パルスを印加した際の応答を、読み出し側に備えられた共振回路によりある共振周波数で共振させて出力させた出力信号を非破壊読み出しする工程と、を含む【選択図】      図１
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【特許請求の範囲】
【請求項１】
強誘電体メモリの非破壊読み出しを行う方法であり、強誘電体メモリ素子にパルスを加えた際の応答を、読み出し側に備えられた共振回路によりある共振周波数で共振させて出力させることを特徴とする。
【請求項２】
請求項１において、印加パルスは、Ｓｉｎ波、三角波、方形波、いずれでも良く、単極あるいは双極のいずれでも良く、パルスの振幅は、Ｖｃ以下とすることを特徴とする。
【請求項３】
強誘電体メモリ素子の容量をＣ、共振周波数をｆ、とすると、ＣがΔＣだけ変化すると、共振周波数はΔｆだけ変化して、その情報を取り出すことを特徴とする。
【請求項４】
任意時間における共振周波数ｆ＋Δｆを応答信号に変換して、情報を取り出すことを特徴とする。
【請求項５】
強誘電体の分極状態を用いて、ある情報を記録させているとき、一方の分極Ｐ１状態を反映してΔｆ１変調が発生し、逆の分極Ｐ２状態を反映してΔｆ２変調が発生するとき、Δｆ１とΔｆ２とは、逆の極性を有することを特徴とする。
【請求項６】
請求項１〜５において、２つのメモリ素子からの応答を合成して、１ビットの情報とする。
【請求項７】
請求項１〜５において、平行な第１ビット線及び第２ビット線の中心に交差するワード線を挟んで直列に繋がった同一容量の２つの強誘電体キャパシタに１ビットデータを蓄積する構造からなる選択トランジスタを有さないことを特徴とする。
【請求項８】
請求項６及び７において、２つのメモリ素子は記録用素子と参照用素子とに分かれることを特徴とする。
【請求項９】
請求項６〜８において、２つのメモリ素子からの応答を合成した後、同時に読み出すことを特徴とする。
【請求項１０】
請求項６〜８において、強誘電体材料としてＰｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ3を使用することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体の残留分極のヒステリシス特性をデータ保持に利用した強誘電体メモリに関するものであり、特に非破壊読み出し強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体材料はヒステリシス特性を有し、この特性を利用する不揮発性メモリを形成し、データを記録できることが一般に知られている。従来、これらのメモリの読み出し法は、読み出すために読み出すために選択されたメモリセルへの再書込みを必要とする、分極反転電流を利用する破壊読出しが行われている。この際、再書き込み動作の存在による、読み出し速度低下の問題や、疲労の問題は、Ｆｌａｓｈメモリに対するデメリットとして、ネックになっている。そのため、以前より非破壊読み出し方法が検討されてきているが、“１”、“０”の差が小さいこと、１Ｔ型のように電流の差を読み出す方式ではプロセス的な信頼性の問題があること、等、いろいろな問題を抱えている。
【０００３】
【特許文献１】特開平５−５５６６４
【特許文献２】特開平５−１２９６２２
【特許文献３】特開平６−２７５０６２
【発明の開示】
【発明が解決しようとする課題】
【０００４】
非破壊読み出しの場合、“１”と“０”の信号量の差が小さいという問題点がある。そのために、例えば下記のように工夫された読み出し方法が提案されている。
【０００５】
特開平５−５５６６４：Ｖｃ以下のパルスを加えて、微分誘電率の差を読み出す。
特開平５−１２９６２２：Ｖｃ以下の両極パルスを加えて、電流応答の第２高調波成分の位相を検出する。
特開平６−２７５０６２：Ｖｃ以下の両極パルスを加えて、電流応答の第２高調波成分の位相を検出する。
【０００６】
各先行例についてだが、微分誘電率の差をデータ読み出しに用いる方法（特開平５−５５６６４）に関しては、微分誘電率の差は極小であり、通常の読み出しで検出することは困難を極める。また、読み出しサイクルを続けることやデータディスターブ等の影響により、差は簡単にキャンセルされてしまう。
【０００７】
高調波成分の差を位相検出する方法（特開平５‐１２９６２２、特開平６−２７５０６２）に関しては、殆どノイズの中から微小な信号を拾うようなものであり、読み出し感度に大きな問題を抱えている。
【０００８】
また、これ以外にも微小バイアス印加時の電流の差を読み出す非破壊読み出し方法が提案されているが、微小バイアス印加時の電流の差は、強誘電体素子のスイッチングに起因する差であり、時間と共に差がなくなっていく傾向がある。これは、最初の“１”と“０”の差が大きければ大きいほど顕著になり、実質、非破壊読み出しは不可能である。
【課題を解決するための手段】
【０００９】
上記、課題を解決するために、本発明は以下の手段を用いる。
【００１０】
（ａ）本発明は、強誘電体メモリの非破壊読み出しを行う方法であり、強誘電体メモリ素子にパルスを加えた際の応答を、読み出し側に備えられた共振回路によりある共振周波数で共振させて出力させることを特徴とする（図１）。
【００１１】
（ｂ）（ａ）において、印加パルスは、Ｓｉｎ波、三角波、方形波、いずれでも良く、単極あるいは双極のいずれでも良い。また、パルスの振幅は、キャパシタに用いた強誘電体薄膜の抗電圧（Ｖｃ）以下であれば良いが、読み出し信号が検出される範囲でなるべく小さい電圧が良い。何故ならば、例えば、素子構造に単純マトリクス構造を用いる場合、選択トランジスタを持たないため、書き込み時及び読み出し時共に、印加パルスの振幅（電圧）のうち、部分的に非選択キャパシタに常に印加されるからである。この場合、印加電圧が小さいほど、非選択キャパシタからの余分なビット線容量が小さくなり、動作速度に反映されるからである。
【００１２】
（ｃ）（ａ）において、共振させる方法は、ＬＣ共振器に代表されるが、トランジスタによる代替手法を用いても良い（図２）。
【００１３】
（ｄ）（ａ）〜（ｃ）において、強誘電体メモリ素子の容量をＣ、共振周波数をｆ、とすると、ｆ＝１／（２π√（ＬＣ））（Ｌはインダクタンス）の関係式が成り立つことが知られている。すなわち、ＣがΔＣだけ変化すると、共振周波数はΔｆだけ変化する。本発明は、記録情報を読み出す際に、共振周波数の変化分を記録情報として非破壊で取り出すことを特徴とする。すなわち、任意時間における共振周波数ｆ＋Δｆを応答信号に変換して、情報を取り出すことを特徴とする。ここで、応答信号への変換は、通例ＦＭ復調の方法を用いるが、他の方法でも良い（図１）。
【００１４】
（ｅ）本発明において、強誘電体キャパシタに、ある情報（“０”及び“１”）を記録させているとき、分極Ｐ１状態のとき、Δｆ１は印加電圧と同じ極性で増幅され、逆の情報を記録させているとき、すなわち分極Ｐ２状態のとき、Δｆ２は印加電圧と逆の極性として増幅されることを特徴とする。
【００１５】
（ｆ）本発明において、例えば、１つのメモリ素子に１ビットの情報を記録する、所謂、単純マトリクス型強誘電体メモリが存在する。一方、（ａ）〜（ｅ）を更に有効に取り出すためには、２つのメモリ素子からの応答を合成して、１ビットの情報とし、かつ、２つのメモリ素子は記録用素子と参照用素子とに分かれることが、本発明には好適である。参照用メモリ素子は共用でも各ビットに１個でも良く、共用であればメモリ容量増大の効果があり、各ビットに１個あれば、各信号線に読み出し信号を加えるタイミングを制御する負担が軽減される（図３）。
【００１６】
（ｇ）（ｆ）において、本発明の非破壊読み出し方法について、更に説明を行う。図４は、１つのメモリ素子を１ビットとして用いる場合の例である。読み出す情報は、メモリ素子からの応答を処理して生成したパルスの位相であるため、それを判断するための基準となるパルスが必要になる。そのため、本実施例においては、読み出し用の出力パルスを別途引き回して基準パルスとした。この場合、基準パルスが通る経路は一定であるが、メモリ素子に行く読み出しパルスの経路は、選択メモリ素子のアドレスにより変わり、一定ではない。そのため、途中の経路のどこかに選択アドレスの情報を入れて基準パルスあるいは応答パルスの位相を補正するための制御回路が必要になる。そのため、ここでは基準パルスの経路に遅延補正回路を挟んだ。ただし、同等の機能を持つ他の回路でも良く、例えば、各信号線に読み出し信号を加えるタイミングを制御する方法でも良い。位相差検出については、メモリ素子からの応答と基準パルスの位相差を検出し、それがある範囲に入れば“１”であり入らなければ“０”である、といったように判定する。この判定の方法については、メモリ素子からの応答と基準パルスとを合成してできたパルスの振幅で判断しても良いし、別の方法でも良い。図５〜７は、２つのメモリ素子を１ビットとして用いる場合の例である。いずれの場合も、読み出しパルスを２つのメモリ素子に対して与えて、その応答を合成して１ビットの情報とする。２つのメモリ素子は記録用素子と参照用素子とに分かれる。参照用素子は共用でも各ビットに１個でも良く、共用であればメモリ容量増大の効果があるが、図４の例と同じで位相を補正する手段が必要となる。ただし、図４の例と違い任意の比率で参照用素子を混ぜることができるため、図４の例に比べて位相を補正する手段を簡略化できるか、参照用素子と検出マージンとの関係によっては位相を補正する手段を省くこともできる（図８）。一方、参照用素子が各ビットに１個あれば、記録用素子と参照用素子との関係はどのビットについても変わらないようにできるため、位相を補正する手段を省くことができる。２つのメモリ素子からの応答を合成するタイミングは、（１）共振させる以前、（２）共振させた後の出力、（３）さらに応答信号に変換させた後、のいずれかが良く、（１）、（２）、（３）の順で読み出し回路を共用化することができるが、（３）、（２）、（１）の順で読み出しの信頼性が高くなる。
【００１７】
（ｈ）（ａ）〜（ｇ）において、データ書き込み動作に関しては各メモリにおける典型的な方法を用いれば良い。例えば、本発明が対象とする強誘電体メモリの１形態として、単純マトリクス型強誘電体メモリについて説明する。単純マトリックス型強誘電体メモリの回路は図９の通りであり、ワード線とビット線とが交差する位置に配置された１個のキャパシタによりひとつのメモリ素子が成り立つ。データの書き込みについては通例に従う。そのひとつの例として、非選択メモリ素子にかかる電圧が選択メモリ素子にかかる電圧の１／３となる、１／３Ｖルールにおける書き込み例について説明する。選択メモリ素子に“０”あるいは“１”を書き込む場合、ワード線およびビット線に対して図１０あるいは図１１のシーケンスで電圧を加える。各線に対する電圧を変更するタイミングをずらしているのは、非選択メモリセルに動作電圧の１／３以上の電圧がかかるのを防ぐためであり、図の通りに行うのが望ましいが、同様の動作を行えば図の例に限定されるものではない。図１０あるいは図１１のシーケンスで電圧を加える場合の選択メモリ素子および非選択メモリ素子にかかる電圧は、図１２あるいは図１３の通りである。それぞれにおける４番目のシーケンスで“０”あるいは“１”の書き込みが行われる。一方で、読み出し動作時には、選択ワード線ＷＬ１のみに所定のパルスを加え、他のワード線およびビット線には電圧を一切加えない。この際、ＷＬ１に加えるパルスの電圧および周波数は、非選択メモリ素子に対してデータの反転を起こさない電圧および周波数が好ましく、充分低い電圧、好ましくは書き込み電圧の１／３以下であるか、電圧が多少高くてもデータの反転を起こさない高周波数であることが好ましい。
【００１８】
（ｉ）本発明を用いることは、大容量メモリを実現することに他ならない。（ａ）〜（ｈ）を用いて、図１４のメモリアレイを実現することが出来る。この時、メモリアレイは、直列に配置された２つのキャパシタに１ｂｉｔを記憶する構造であり、これを１ユニットセルとして、平面状に単純マトリクス構造を取っている。さらに、単純マトリクス構造を複数層積層したものが図１３であり、全てのセルにデータ書き込みを行う回路のみが、Ｓｉウエハ上に形成されており、書き込み回路は、全てキャパシタセルの下面に設置されている。これを１ブロックとして、複数個のブロックを組み合わせ、全ブロックを同時に、或いは、時間差を取って非破壊で読み出す回路とを組み合わせて、大容量を実現したのが図１５である。
【発明を実施するための最良の形態】
【００１９】
（ａ）本発明が用いるキャパシタ構造について、実施例を用いて説明する。
【００２０】
１．ワードライン（ＷＬ）、２．ビットライン（ＢＬ）、３．データ書き込み用第１強誘電体層（Ｃａ）、４．データ参照用第２強誘電体層（Ｃｂ）からなる、単純マトリクス型強誘電体メモリ素子素子を作製した。この時の素子構造図は、図３ａのようであった。
【００２１】
強誘電体材料にはＰｂ（Ｚｒ，Ｔｉ，Ｎｂ）Ｏ3薄膜を用いた。スピンコート法を用い、ＰＺＴ形成用ゾルゲル溶液中に、予めＮｂ及びＳｉを添加して膜厚１５０ｎｍのＰＺＴＮ（１１０／２０／６０／２０）薄膜を６５０℃の酸素雰囲気下で作製した。
【００２２】
実際に試作した素子の、断面図は図１６のようになっており、本素子は、０．６ｕｍルールで形成されており、全てのキャパシタは０．６ｕｍ×０．６ｕｍの面積の微小キャパシタからなっている。この時の、代表的なヒステリシス特性を、図１７に示す。
【００２３】
また、試作した素子の等価回路図は図１８のようであった。
【００２４】
（ｂ）次に、全ての記憶用キャパシタに参照用セルを直列に積層配置し、非選択容量を最小限に抑制し、形成した単純マトリクス型強誘電体メモリ素子を試作した。
【００２５】
１．ワードライン（ＷＬ）、５．第１ビットライン（ＢＬａ）、６．第２ビットライン（ＢＬｂ）、３．第１強誘電体層（Ｃａ）、４．第２強誘電体層（Ｃｂ）からなる、単純マトリクス型強誘電体メモリ素子素子を作製した（図３ｂ）。
【００２６】
直列に配置された２つのキャパシタ（記録用セル＋参照用セル）の拡大写真は図１９のようであった。また、この時の記録用セル及び参照用セルの特性は、図２０のようにほとんど等しく、良好な特性を示した。
【００２７】
また、試作した素子の等価回路図は図２１のようであった。本実施例における、全ての書き込み用キャパシタに同一ワード線を介して、参照用キャパシタが直列に配置された構造を用いるメリットは、非選択容量が小さく抑えられることに加えて、同一ワード線に印加された電源ノイズが、完全にキャンセルされることである。
【００２８】
このように、試作した強誘電体メモリ素子に書き込んだデータを、０．１Ｖ振幅パルスで、図２２に示すように書き込み信号を読み出すことが出来た。
【００２９】
また本発明を用いて、試作した２層に積層した５００ｋｂｉｔ容量の素子断面図を図２３に示す。尚、本メモリ素子は良好なメモリ特性を示した。
【００３０】
（ｃ）本発明が用いる読み出し方法について、以下の実施例を元に更に詳細に検証を行った。
【００３１】
強誘電体メモリ素子（具体的には強誘電体キャパシタ）に対して、Ｓｉｎ波や方形波、三角波等の形でパルスを加える。
【００３２】
そのときの応答を読み出し、ＬＣ共振回路で共振させる。この際、パルスの電圧に応じて強誘電体キャパシタの容量が変化し、同時に、容量変化に応じて共振周波数が変化する。この時に変調された波形は、図２４のようであった。
【００３３】
ここで、図２５は、強誘電体の分極方向と容量変化の関係を示したものであるが、一般に知られているように、容量変化の方向は記録状態によって逆転する。そのため、容量変化の方向が共振周波数の変化の方向にも当然反映されるため、記録（分極）状態によって共振周波数の変化方向も逆転するわけである。
【００３４】
そのため、共振周波数を電圧などの応答信号に変換させると、図２６のように“１”あるいは“０”により位相が反転した応答信号が得られる。
【００３５】
実際には、容量変化は小さいため、元の共振周波数に対して１０-4〜１０-7倍程度の変化しか生じない。さらにこの変化は電圧に比例するが、非破壊読み出しという性質上低電圧しか加えられないため、周波数変化はさらに小さくなる。
【００３６】
これらは、以下の（１）式に従う。
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【００３７】
この変化を取り出すことは周波数検出だからこそ可能である。
比較例として、強誘電体キャパシタに＋３Ｖあるいは−３Ｖを印加して、“０”か”１”にプリチャージしデータを書き込んだ後、微小振幅（０．２Ｖ）のＳｉｎ波を印加し、その際の応答信号（マイナーループ）から直接差分を取り出すことを試みた（図２７）。種々検討を行ったところ、図２８のような結果が得られた。図２８ａは、時間と電流値の関係を、２８ｂは、電流の一次微分を、加えて２８ｃは、電流の二次微分を示している。
【００３８】
以上の結果、主要な信号に付いては“１”と“０”との間にほとんど差がないことがわかり、例え分極方向による差が、若干あったとしても、欲しい情報はノイズに埋もれてかき消されてしまうことがわかった。
【００３９】
この原因として、強誘電体薄膜に対して微小電圧を加えると、１サイクル目のみ分極状態の違いがマイナーループ形状に現れるものの（図２９）、２サイクル目以後は同一のマイナーループを描く（図３０）ため、線形誘電率などの主要な情報に関しては“１”“０”の差がなくなる（非線形誘電率は、線形誘電率の＜１／１０００である。）。実測したマイナーループを図３０に示すが、中心から対称な円形状をしており、このことは、すなわち、特開平５−５５６６４：Ｖｃ以下のパルスを加えて、微分誘電率の差を読み出す方法、特開平５−１２９６２２：Ｖｃ以下の両極パルスを加えて、電流応答の第２高調波成分の位相を検出する方法、及び特開平６−２７５０６２：Ｖｃ以下の両極パルスを加えて、電流応答の第２高調波成分の位相を検出する方法等の既出願の非破壊読み出し方式が成立しないことを意味している。
【００４０】
以上より、本発明を用いることで、非破壊読み出しに際して問題となる“１”と“０”の差の小ささや、サイクルに伴う差分の減少等の問題に縛られない、非破壊読み出しを行うことができる。さらに、通例の読み出し方法では、強誘電体素子サイズの減少に伴い読み出しマージンΔＱの減少が問題になるが、本発明による方法では、ｆ＝１／（２π√（ＬＣ））の関係より、ΔＣ／Ｃ∝Δｆ／ｆを読み出しルールに用いるため、強誘電体素子サイズの減少に伴う影響が通例よりも小さく、高集積化に対して有利になる。
【図面の簡単な説明】
【００４１】
【図１】実施の形態にかかる、パルスを加えた際の応答を、読み出し側に備えられた共振回路によりある共振周波数で共振させて出力させることを特徴とする強誘電体メモリ素子の構成を示す図である。
【図２】実施の形態にかかる、トランジスタによるＬＣ共振器の代替回路を示す図である。
【図３】実施の形態にかかる、２つのメモリ素子からの応答を合成して、１ビットの情報とし、かつ、２つのメモリ素子は記録用素子と参照用素子とに分かれることを特徴とする強誘電体メモリ素子を示す図である。
【図４】実施の形態にかかる、１つのメモリ素子を１ビットとして用いる場合のシーケンスの例を示す図である。
【図５】実施の形態にかかる、２つのメモリ素子を１ビットとして用いる場合のシーケンスの例（その１）を示す図である。
【図６】実施の形態にかかる、２つのメモリ素子を１ビットとして用いる場合のシーケンスの例（その２）を示す図である。
【図７】実施の形態にかかる、２つのメモリ素子を１ビットとして用いる場合のシーケンスの例（その３）を示す図である。
【図８】実施の形態にかかる、２つのメモリ素子を１ビットとして用いる場合の分極状態と入出力信号を示す図である。
【図９】実施の形態にかかる、１／３Ｖルール或いは１／２Ｖルールを用いて、データの書き込み動作を行うことを特徴とする単純マトリクス型強誘電体メモリ素子の等価回路を示す図である。
【図１０】実施の形態にかかる、１／３Ｖルールにおける“０”書き込み時のワード線、ビット線動作状態を示す図である。
【図１１】実施の形態にかかる、１／３Ｖルールにおける“１”書き込み時のワード線、ビット線動作状態を示す図である。
【図１２】実施の形態にかかる、１／３Ｖルールにおける“０”書き込み時のメモリ素子にかかる電圧の印加状態を示す図である。
【図１３】実施の形態にかかる、１／３Ｖルールにおける“１”書き込み時のメモリ素子にかかる電圧の印加状態を示す図である。
【図１４】実施の形態にかかる、書き込み回路上に、直列に配置された２つのキャパシタに１ｂｉｔを記憶する構造を１ユニットセルとした平面状単純マトリクス構造を複数層積層して形成したブロックを示す図である。
【図１５】実施の形態にかかる、書き込み回路上に、直列に配置された２つのキャパシタに１ｂｉｔを記憶する構造を１ユニットセルとした平面状単純マトリクス構造を複数層積層して形成したブロックを多数集積し、全ブロックを一括に読み出す回路を組み合わせた本発明の非破壊読み出し型強誘電体メモリ素子を示す図である。
【図１６】実施の形態にかかる、各ビット線に一つの参照用強誘電体キャパシタを備えることを特徴とする、強誘電体メモリ素子の断面を示す図である。
【図１７】実施の形態にかかる、０．６ｕｍ×０．６ｕｍ  ＰＺＴＮキャパシタのヒステリシス曲線を示す図である。
【図１８】実施の形態にかかる、各ビット線毎に一つの参照用キャパシタを有するメモリ素子の等価回路を示す図である。
【図１９】実施の形態にかかる、全ての記憶用キャパシタに参照用キャパシタを直列に積層配置して形成した単純マトリクス型強誘電体メモリ素子における、直列に積層配置された２つのキャパシタの断面ＳＥＭ像を示す図である。
【図２０】実施の形態にかかる、全ての記憶用キャパシタに参照用キャパシタを直列に積層配置して形成した単純マトリクス型強誘電体メモリ素子における、直列に積層配置された２つのキャパシタのヒステリシス曲線を示す図である。
【図２１】実施の形態にかかる、全ての記憶用キャパシタに参照用キャパシタを直列に積層配置して形成した単純マトリクス型強誘電体メモリ素子の等価回路を示す図である。
【図２２】実施の形態にかかる、全ての記憶用キャパシタに参照用キャパシタを直列に積層配置して形成したユニットセルに振幅０．２Ｖのパルスを印加して、ＦＭ変調された読み出し信号、並びに、さらにＦＭ復調された読み出し信号を示す図である。
【図２３】実施の形態にかかる、全ての記憶用キャパシタに参照用キャパシタを直列に積層配置して形成した容量２５０ｋｂｉｔの単純マトリクス型メモリアレイを２層積層して形成した、本発明の容量５００ｋｂｉｔ積層型メモリ素子のＳＥＭ断面像を示す図である。
【図２４】実施の形態にかかる、読み出しパルスの電圧に応じて強誘電体キャパシタの容量が変化し、その容量変化に応じて共振周波数が変調された際の波形を示す図である。
【図２５】実施の形態にかかる、強誘電体の分極方向と容量変化の関係を示す図である。
【図２６】実施の形態にかかる、読み出しパルスの電圧に応じて強誘電体キャパシタの容量が変化し、その容量変化に応じて共振周波数が変調された際の波形にＦＭ復調を施し、その時のデータ記録状態（分極の方向）によって読み出し信号波形が反転していることを示す図である。
【図２７】実施の形態にかかる、従来法による、応答信号から直接差分を取り出すためのシーケンスを示す図である。
【図２８】実施の形態にかかる、従来法による、応答信号から直接差分を取り出すことを試みた際の信号波形の比較を示す図である。（２０ａ：時間と電流値の関係、２０ｂ：電流の一次微分、２０ｃ：電流の二次微分（第二高調波成分））
【図２９】実施の形態にかかる、従来法による、応答信号から直接差分を取り出すことを試みた際、強誘電体薄膜に対して微小電圧を加えると、１サイクル目のみ分極状態の違いがマイナーループ形状に現れることを示す図である。
【図３０】実施の形態にかかる、従来法による、応答信号から直接差分を取り出すことを試みた際、強誘電体薄膜に対して微小電圧を加えると、２サイクル目以後は同一のマイナーループを描くことを示す図である。
【符号の説明】
【００４２】
Ｃ１，Ｃ２：キャパシタ、Ｒ１，Ｒ２：抵抗、ζ：制動係数、ｆｃ：カットオフ周波数、Ｃ１１，Ｃ１２，Ｃ２１，Ｃ１１ａ，Ｃ１１ｂ，Ｃ１２ａ，Ｃ１２ｂ，Ｃ２１ａ，Ｃ２１ｂ，Ｃ２２ａ，Ｃ２２ｂ：強誘電体キャパシタ、ＷＬ，ＷＬ１，ＷＬ２，１ＷＬ，２ＷＬ：ワードライン、ＢＬ１，Ｂｌａ，ＢＬｂ，ＢＬ１，ＢＬ２，１ＢＬ，２ＢＬ，ＢＬ１ａ，ＢＬ１ｂ，ＢＬ２ａ，ＢＬ２ｂ：ビットライン、ＮＦ，Ｎｆａ，ＮＦｂ，１ＮＦ，２ＮＦ：ＰＺＴＮ強誘電体薄膜、ＳＯ，１ＳＯ，２ＳＯ，３ＳＯ：ＳｉＯ2層間絶縁膜。
【図１】
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【図２】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１８】
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【図２０】
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【図２１】
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【図２９】
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【図３０】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１９】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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