(57)【要約】【課題】  半導体基板１に、この半導体基板１の表裏を貫通する中心導電体２と、この導電体の外周を環状に取り囲む誘電体４と、さらにこの誘電体の外周を取り囲む環状導電体３との三要素を有する伝送線路を形成する伝送線路形成方法であって、プロセス時間が短く、量産性に優れたものを提供すること。【解決手段】  半導体基板１にこの基板の表面１ａ側から基板内に止まる所定の深さをもつ環状の溝を形成して、その溝で囲まれた基板の材料を表面１ａに対して垂直に延びる芯として残す。溝内の内側の周面、外側の周面にそれぞれ導電体を膜状に付着させる。溝内の互いに対向する導電体の間の空間に誘電体４を充填する。半導体基板１の裏面１ｂ側から誘電体４が露出するまで研磨を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板にこの基板の表面側から基板内に止まる所定の深さをもつ環状の溝を形成して、上記溝で囲まれた基板の材料を上記表面に対して垂直に延びる芯として残す第１の工程と、
上記溝内の内側の周面、外側の周面にそれぞれ導電体を膜状に付着させる第２の工程と、
上記溝内の互いに対向する上記導電体の間の空間に誘電体を充填する第３の工程と、
上記半導体基板の裏面側から上記誘電体が露出するまで研磨を行う第４の工程と、を含む伝送線路形成方法。
【請求項２】
請求項１に記載の伝送線路形成方法において、
上記第２の工程を金属ＣＶＤ法によって行うことを特徴とする伝送線路形成方法。
【請求項３】
請求項１に記載の伝送線路形成方法において、
上記第３の工程を、上記溝内の互いに対向する上記導電体の間の空間に流動性をもつ樹脂を充填した後、その充填された樹脂を硬化させることによって行うことを特徴とする伝送線路形成方法。
【請求項４】
請求項１に記載の伝送線路形成方法において、
上記第１の工程で、互いに平行な複数の芯を残すように、複数の閉ループが接したパターンで上記溝を形成することを特徴とする伝送線路形成方法。
【請求項５】
半導体基板に設けられた、この半導体基板の表裏を貫通する中心導電体と、この中心導電体の外周を環状に取り囲む誘電体と、さらにこの誘電体の外周を取り囲む環状導電体との三要素を有し、
上記中心導電体が、上記基板と同一材料からなる芯と、この芯の周りを取り囲む導電体とからなることを特徴とする伝送線路。
【請求項６】
請求項５に記載の伝送線路において、
上記中心導電体が互いに平行に複数設けられ、
上記誘電体は、上記各中心導電体の外周をそれぞれ環状に取り囲むとともに一体になっていることを特徴とする伝送線路。
【請求項７】
請求項５に記載の伝送線路を備え、
上記中心導電体と環状導電体の端面にそれぞれ突起電極が設けられていることを特徴とする半導体チップ。
【請求項８】
請求項７に記載の半導体チップが積層され、積層方向に隣り合う半導体チップの伝送線路同士が上記突起電極を介して接続されていることを特徴とする半導体集積回路ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は伝送線路形成方法に関する。より詳しくは、この発明は、半導体基板に、この半導体基板の表裏を貫通する中心導電体と、この導電体の外周を環状に取り囲む誘電体と、さらにこの誘電体の外周を取り囲む環状導電体との三要素を有する伝送線路を形成する方法に関する。
【０００２】
また、この発明は、そのような伝送線路形成方法によって形成された伝送線路、その伝送線路を備えた半導体チップおよび半導体集積回路ユニットに関する。
【背景技術】
【０００３】
ＬＳＩ（大規模集積回路）の集積度の向上に伴い、動作周波数が高くなっている。例えば、汎用プロセッサのクロック周波数は、２ＧＨｚを越えるようになっている。ＬＳＩの動作周波数が高くなることは、同期動作時間を短縮することになる。一方、ＬＳＩに求められる高機能化のため、チップサイズは大きくなる傾向にある。ＬＳＩ内部の信号の特にＬＳＩチップの一端から他端に向かうような信号は、配線とその周囲にある誘電体で構成される電気容量および配線材の電気抵抗で決定される遅延が大きい。このため、信号遅延が同期動作時間を満足できなくなってきている。
【０００４】
これに対する解決手段として、例えば特許文献１（特開平１０−２２３８３３号公報）には、チップを複数積層してなるマルチチップ半導体装置において、少なくとも一つのチップが半導体基板の表裏を貫通する接続プラグを有し、その接続プラグを介して他のチップと電気的に接続されているものが提案されている。これにより、配線長を短くし同期動作時間内で信号が到達できるように試みられている。
【特許文献１】特開平１０−２２３８３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ＬＳＩの動作速度が大きくなると、配線容量と配線抵抗による遅延のほか、配線を伝わる電気信号の伝播にともなう遅延も問題になってきている。これは、ＬＳＩを構成するシリコンには、移動度の異なるキャリアが存在し、遅いキャリアによる影響が現れ、信号伝播が遅くなることが知られるようになった。
【０００６】
シリコン基板中の遅いキャリアによる信号伝播の遅延を回避するには、シリコン基板の配線に対向する面（通常、基準電位（接地電位）として扱われている）を移動度の大きい導電体で覆い、配線を伝わる信号に対してシリコン中のキャリアが影響しない構造にすると解決できる。例えば、同軸構造の貫通電極を設けて、芯線を信号、シールドを共通電位（接地電位）とすることで、信号に対してシリコン中のキャリアが影響しないようにできる。
【０００７】
そこで、本出願人は先に、半導体基板に同軸構造の貫通電極を形成する手法として、半導体基板に対して深い底を有する孔をあけ、シールドとなる導電体を形成した後、誘電体を形成し、さらに、芯線となる導電体を形成するプロセスを提案した（特願２００３−１８９４１３号）。
【０００８】
その提案した方法では、まず図８Ａに示すように、半導体基板１０１に表面１０１ａ側から底１１１ｂを有する深孔１１１を形成する。
【０００９】
次に図８Ｂに示すように、深孔１１の側面１１１ａ、底面１１１ｂおよび半導体基板の表面１０１ａに均一な厚さに導電体１１２を付着させる。この導電体１１２のうち深孔１１１の側面１１１ａに付着した部分は、後にシールドとなる部分である。
【００１０】
次に図８Ｃに示すように、誘電体１１３を形成する。例えば、誘電体１１３の材料として液体状の樹脂を深孔１１１に充填し硬化したのち、図示しないレジストマスクを形成し異方性の高いエッチング法によって開口部１１４を形成して、その周りに硬化した樹脂からなる誘電体１１３を残す。
【００１１】
次に図８Ｄに示すように、開口部１１４内に芯線となる第２の導電体１１５を充填する。この第２の導電体１１５を充填するには、金属ＣＶＤ法による。もしくは、開口部１１４内に金属ＣＶＤ法で薄い導電体を形成した後、電解めっきで開口部１１４内を充填する。
【００１２】
次に図８Ｅに示すように、第２の導電体１１５と誘電体１１３をパターン加工して、半導体基板１０１上に第３の導電体からなる配線１１６を形成する。
【００１３】
次に図８Ｆに示すように、半導体基板１０１の裏面１０１ｂを研磨などの方法により芯線１１５が露出するレベル１０１ｃまで後退させる。後退した裏面（１０１ｃで示す）に、誘電体１１３に対応する部分を除いて、第４の導電体１１７Ａ，１１７Ｂ，１１７Ｃを形成する。１１７Ａは芯線１１５につながる部分、１１７Ｂ，１１７Ｃはシールド１１２につながる部分である。
【００１４】
しかしながら、このプロセスでは、開口部１１４内に芯線となる第２の導電体１１５を充填する工程（図８Ｄ）で非常に長時間かかり、量産性に問題がある。
【００１５】
すなわち、導電体１１５の充填に金属ＣＶＤ法を用いる場合は、導電体は成長面の法線方向にたいして均一に付着していく。付着に伴い空間が狭くなると表面に付着する早さが遅くなり、結果として完全充填に時間がかかる、もしくは、中央部に若干の空洞部を残すことになる。また、導電体１１５の充填に電気めっき法を用いる場合は、電解液中の金属イオンがめっきにより消費されるとめっき付着が遅くなる。開口部１１４内の底部では金属イオンが供給されにくく、めっき付着が遅くなって、中央に気泡を残す形になりやすい。金属イオンが開口部１１４内の底部まで届く時間を待つと改善できるが、プロセス時間が長くなってしまい、量産性に劣るようになる。
【００１６】
そこで、この発明の課題は、半導体基板に、この半導体基板の表裏を貫通する中心導電体と、この導電体の外周を環状に取り囲む誘電体と、さらにこの誘電体の外周を取り囲む環状導電体との三要素を有する伝送線路を形成する伝送線路形成方法であって、プロセス時間が短く、量産性に優れたものを提供することにある。
【００１７】
また、この発明の課題は、そのような伝送線路形成方法によって形成された伝送線路、その伝送線路を備えた半導体チップおよび半導体集積回路ユニットを提供することにある。
【課題を解決するための手段】
【００１８】
上記課題を解決するため、この発明の伝送線路形成方法は、
半導体基板にこの基板の表面側から基板内に止まる所定の深さをもつ環状の溝を形成して、上記溝で囲まれた基板の材料を上記表面に対して垂直に延びる芯として残す第１の工程と、
上記溝内の内側の周面、外側の周面にそれぞれ導電体を膜状に付着させる第２の工程と、
上記溝内の互いに対向する上記導電体の間の空間に誘電体を充填する第３の工程と、
上記半導体基板の裏面側から上記誘電体が露出するまで研磨を行う第４の工程と、を含む。
【００１９】
この発明の伝送線路形成方法によれば、半導体基板に、この半導体基板の表裏を貫通する中心導電体と、この導電体の外周を環状に取り囲む誘電体と、さらにこの誘電体の外周を取り囲む環状導電体との三要素を有する伝送線路が形成される。ここで、中心導電体は、上記基板の材料からなる芯と、上記導電体のうち上記芯の周り（すなわち上記溝内の内側の周面）を覆う部分とからなる。環状導電体は、上記導電体のうち上記溝内の外側の周面を覆う部分からなる。
【００２０】
この発明の伝送線路形成方法では、開口部（空間）を導電体で完全充填する工程を必要としない。その代わりに、上記溝内の内側の周面、外側の周面にそれぞれ導電体を膜状に付着させる第２の工程を含むが、「膜状に付着」させるだけであるから、完全充填を行う場合に比して、この第２の工程は短時間で完了する。また、上記溝内の互いに対向する導電体の間の空間に誘電体を充填する第３の工程を含むが、例えば液体状の樹脂を使えば、この第３の工程は短時間に容易に完了する。なお、樹脂充填後に硬化を行えば、十分な電気的特性と機械的特性を実現できる。
【００２１】
しかも、この発明の伝送線路形成方法では、中心導電体と環状導電体とが同時に形成されるので、工程数を少なくできる。
【００２２】
したがって、この発明の伝送線路形成方法は、プロセス時間が短く、量産性に優れるものである。
【００２３】
なお、上記導電体の膜厚は、この伝送線路が伝送する信号の表皮深さ（skin depth）以上に設定されているのが望ましい。高周波信号に対しては、表皮効果が存在し、信号の周波数や導電体の抵抗率などに依存して一定の深さまでしか信号電流に寄与しないことが知られている。約１ＧＨｚの信号に対しては、２μｍ程度の深さまでしか信号電流は流れない。そこで、上記導電体の膜厚をこの伝送線路が伝送する信号の表皮深さ以上に設定しておけば、伝送線路をなす中心導電体、環状導電体として十分に機能することが期待できる。
【００２４】
一実施形態の伝送線路形成方法では、上記第２の工程を金属ＣＶＤ法によって行うことを特徴とする。
【００２５】
この一実施形態の伝送線路形成方法では、上記第２の工程を金属ＣＶＤ（化学気相成長）法によって行うので、上記溝内の内側の周面、外側の周面に導電体を「膜状に付着」させることが容易にできる。また、この第２の工程は短時間で完了する。
【００２６】
一実施形態の伝送線路形成方法では、上記第３の工程を、上記溝内の互いに対向する上記導電体の間の空間に流動性をもつ樹脂を充填した後、その充填された樹脂を硬化させることによって行うことを特徴とする。
【００２７】
この一実施形態の伝送線路形成方法では、流動性をもつ樹脂を用いているので、上記空間が短時間で充填される。したがって、この第３の工程は短時間に容易に完了する。なお、樹脂充填後に硬化を行っているので、十分な電気的特性と機械的特性を実現できる。
【００２８】
一実施形態の伝送線路形成方法では、上記第１の工程で、互いに平行な複数の芯を残すように、複数の閉ループが接したパターンで上記溝を形成することを特徴とする。
【００２９】
この一実施形態の伝送線路形成方法によれば、上記第１の工程で、互いに平行な複数の芯が残る。この結果、形成される伝送線路は、半導体基板に、この半導体基板の表裏を貫通する互いに平行な複数の中心導電体と、上記各中心導電体の外周をそれぞれ環状に取り囲むとともに一体になった誘電体と、さらにこの誘電体の外周を取り囲む環状導電体との三要素を有するものとなる。伝送線路の中心導電体が互いに平行に複数設けられているので、伝送可能な信号の種類が増える。
【００３０】
この発明の伝送線路は、
半導体基板に設けられた、この半導体基板の表裏を貫通する中心導電体と、この中心導電体の外周を環状に取り囲む誘電体と、さらにこの誘電体の外周を取り囲む環状導電体との三要素を有し、
上記中心導電体が、上記基板と同一材料からなる芯と、この芯の周りを取り囲む導電体とからなることを特徴とする。
【００３１】
この発明の伝送線路は、上記発明の伝送線路形成方法によって、短時間で量産性良く作製される。また、この伝送線路は、半導体基板の表裏を貫通する中心導電体と、この中心導電体の外周を環状に取り囲む誘電体と、さらにこの誘電体の外周を取り囲む環状導電体との三要素を有するので、信号遅延が少ない。
【００３２】
なお、上記中心導電体をなす導電体と環状導電体の膜厚をこの伝送線路が伝送する信号の表皮深さ（skin depth）以上に設定しておけば、半導体基板中の遅いキャリアによる信号遅延を起こすことなく、信号を伝送できる。
【００３３】
一実施形態の伝送線路は、上記中心導電体が互いに平行に複数設けられ、上記誘電体は、上記各中心導電体の外周をそれぞれ環状に取り囲むとともに一体になっていることを特徴とする。
【００３４】
この一実施形態の伝送線路は、上記発明の伝送線路形成方法において、上記第１の工程で互いに平行な複数の芯を残すことによって、容易に形成される。伝送線路の中心導電体が互いに平行に複数設けられているので、伝送可能な信号の種類が増える。
【００３５】
この発明の半導体チップは、上記発明の伝送線路を備え、上記中心導電体と環状導電体の端面にそれぞれ突起電極が設けられていることを特徴とする。
【００３６】
この発明の半導体チップを積層し、積層方向に隣り合う半導体チップの伝送線路同士を上記突起電極を介して接続すれば、複数の半導体チップを通して積層方向（縦方向）に延びる伝送線路を形成できる。
【００３７】
この発明の半導体集積回路ユニットは、上記発明の半導体チップが積層され、積層方向に隣り合う半導体チップの伝送線路同士が上記突起電極を介して接続されていることを特徴とする。
【００３８】
この発明の半導体集積回路ユニットでは、複数の半導体チップを通して積層方向（縦方向）に延びる伝送線路が形成されている。この伝送線路を通して、半導体チップの積層方向に信号が伝送される。上記伝送線路が、半導体基板の表裏を貫通する中心導電体と、この中心導電体の外周を環状に取り囲む誘電体と、さらにこの誘電体の外周を取り囲む環状導電体との三要素を有するので、信号遅延が少ない。
【発明を実施するための最良の形態】
【００３９】
以下、この発明を図示の実施の形態により詳細に説明する。
【００４０】
（第１実施形態）
図１は、この発明の一実施形態の伝送線路の概略構成を模式的に示している。この伝送線路は、半導体基板１の表裏１ａ，１ｂ間を貫通する中心導電体２と、この中心導電体２の外周を環状に取り囲む誘電体４と、さらにこの誘電体４の外周を取り囲む環状導電体としてのシールド３との三要素を有する。中心導電体２は円柱状の外形を有し、半導体基板１の表裏１ａ，１ｂに対して垂直に延びている。シールド３は断面円形で、中心導電体２と同軸になっている。詳しくは後述するが、中心導電体２は半導体基板１と同一材料（この例では、シリコン）からなる芯と、その芯の周りを取り囲む金属膜との２層構造になっている。シールド３は半導体基板１に設けられた孔を覆う金属膜からなっている。
【００４１】
この伝送線路は、この発明の伝送線路形成方法を適用した次に述べるプロセスによって作製される。
【００４２】
まず、図２および図３Ａ（図２におけるＡ−Ａ′線断面を示す）に示すように、半導体基板１にこの基板１の表面１ａ側から基板１内に止まる所定の深さをもつリング状の溝２１を形成して、溝２１で囲まれた基板１の材料を表面１ａに対して垂直に延びる芯２２として残す（第１の工程）。
【００４３】
このリング状の溝２１の形成は、ＲＩＥ（リアクティブ・イオン・エッチング）などの異方性の高いエッチング法で行う。さらに形状の制御性をよくするためには、下方向へのエッチングと側壁の保護とを繰り返すタイムモジュレーション法などを用いるとよい。
【００４４】
この例では、リング状の溝２１の寸法は、外径２２μｍ、内径３μｍ、深さ５５μｍとした。
【００４５】
次に、図３Ｂに示すように、金属ＣＶＤ（化学気相成長）法によって、芯２２の周り（すなわち溝２１内の内側の周面）、溝２１内の外側の周面２１ａ、溝２１の底面２１ｂおよび基板表面１ａに第１の導電体２３を膜状に付着させる（第２の工程）。この第１の導電体２３のうち芯２２の周りを覆う部分は、最終的には既述の中心導電体２の一部となる。また、第１の導電体２３のうち溝２１内の外側の周面２１ａを覆う部分は、最終的にはシールド３となる。
【００４６】
この例では、金属ＣＶＤ法を用いるので、第１の導電体２３をほぼ均一な厚さで膜状に付着させることができる。また、第１の導電体２３を膜状に付着させるだけであるから、溝内に導電体を完全充填する場合に比して、この工程は短時間で完了する。
【００４７】
第１の導電体２３として半導体基板中に拡散しやすい銅などの材料を用いる場合、先に薄くＴｉＮなどの拡散を防止する膜を形成して、拡散性が高い膜と拡散を防止する膜との２層構造とするのが望ましい。２層構造とする場合には、連続して金属ＣＶＤを行う。一方、第１の導電体２３がタングステンなど半導体基板に拡散しにくい材料からなる場合には、単層構造でもよい。
【００４８】
導電体の厚さを、想定する信号の周波数から決定される表皮効果の厚さ以上に形成すれば、信号電流はすべて導電体を流れる。したがって、導電体２３よりも深い位置になる半導体基板１のキャリアは動かず、遅いキャリアに対する高周波特性への影響を受けないようにできる。この例では、導電体２３は均一に２μｍの厚さとなるように付着した。これにより、１ＧＨｚ以上の信号周波数に対して良好な高周波特性が得られる。したがって、伝送線路をなす中心導電体２、シールド３として十分に機能することが期待できる。
【００４９】
この例では、第１の導電体２３として銅を用いることとしたため、半導体基板１への拡散防止膜としてＴｉＮを１００ｎｍ程度付着させてから、銅を２μｍ付着させた。金属ＣＶＤ法を用い、連続処理した。
【００５０】
次に、図３Ｃに示すように、溝２１内の互いに対向する導電体２３の間の空間（以下「残りの空間」という。）に第１の誘電体２４を充填する（第３の工程）。基板表面１ａも第１の誘電体２４で覆う。
【００５１】
具体的には、溝２１内の残りの空間に流動性をもつ樹脂として液体状のポリアミド樹脂を滴下し、真空脱泡して上記残りの空間を完全充填した後、３５０℃の温度でその充填された樹脂を硬化させてポリイミド樹脂とする。流動性をもつ樹脂を用いることにより、上記溝２１内の残りの空間が短時間で充填される。したがって、この工程は短時間に容易に完了する。なお、樹脂充填後に硬化を行っているので、十分な電気的特性と機械的特性を実現できる。硬化後の第１の誘電体２４の表面は平坦になっている。
【００５２】
または、有機珪素化合物を用いたＣＶＤ法を用いて完全充填を行っても構わない。その場合には、例えばオゾンを含有した酸素ガスとともにＴＥＯＳ（テトラエチルオルソシリケート）の蒸気を基板に吹き付け、１００ｈＰａ程度にチャンバ圧力を制御する。基板を３００〜４００℃まで加熱することにより、溝２１内の残りの空間を完全に酸化珪素で埋め込むことができる。絶縁耐圧の高い誘電体２４の形成が可能となる。
【００５３】
次に、図３Ｄに示すように、ホトリソグラフィ（ホトレジストの塗布、露光、現像を含む。以下同様。）を行って、硬化した第１の誘電体２４の表面にレジスト２５を設ける。レジスト２５は、中心導電体（芯２２およびその周りの導電体２３）の直上に相当する領域に開口２６を有する。この開口２６は、後述する工程で中心導電体に配線を接続するための開口である。
【００５４】
次に、図３Ｅに示すように、レジスト２５をマスクにして第１の誘電体２４のうち中心導電体の直上に相当する部分を除去する。酸素プラズマを用いたＲＩＥ法を用いるとよい。
【００５５】
なお、レジスト２５をマスクにしてＲＩＥを行う代わりに、図３Ｃの工程後の段階で、第１の誘電体２４の上にクロムやチタンなどのスパッタ膜のような金属膜（図示せず）を数百ｎｍ程度蒸着後、図３Ｄの工程を実施しても良い。その場合、さらに、レジスト２５をマスクにして、その金属膜の一部をウエットエッチング除去する。そのようにして形成した金属膜パターンをマスクにしてＲＩＥを行う。すると、マスクの耐性が格段に上がるため、エッチング加工の異方性が確保できる。
【００５６】
上述のように第１の誘電体２４を加工した後、図３Ｆに示すように、ホトレジストを除去する。もしくは、金属膜パターンを用いた場合は、その金属膜パターンも除去する。
【００５７】
次に、図３Ｇに示すように、第１の誘電体２４の上面に全面的に第２の導電体２７を形成する。この第２の導電体２７の形成は、金属ＣＶＤ法で付着させてもよいが、金属ＣＶＤ法で薄く膜を付着させた後、電解めっきで厚さを厚くする方法を用いてもよい。この例では、第２の導電体２７を、金属ＣＶＤ法のみで２μｍの厚さに形成した。
【００５８】
次に、図３Ｈに示すように、ホトリソグラフィを行って、付着した第２の導電体２７の表面にレジスト２８を設ける。このレジスト２８は、中心導電体（芯２２およびその周りの導電体２３）につながる配線パターンを残すためのマスクである。
【００５９】
このレジスト２８をマスクにして、図３Ｉに示すように、第２の導電体２７をパターン加工する。破線部分２７ｄが除去された部分を示している。このパターン加工には、ウエットエッチング処理などを用いる。この例では、ＦｅＣｌ3の水溶液でエッチングした。この後、レジスト２８を除去する。
【００６０】
次に、図３Ｊに示すように、パターン加工した第２の導電体２７を覆うように、第２の誘電体２９を形成する。この第２の誘電体２９の形成には、液体状の樹脂を塗布し硬化してもよいし、ＣＶＤ法、スパッタ法などを用いてもよい。この例では、ポリアミド樹脂をスピン塗布し硬化させた。
【００６１】
次に、図３Ｋに示すように、ホトリソグラフィを行って、形成した第２の誘電体２７の表面にレジスト３０を設ける。このレジスト３０は、第２の誘電体２９と第１の誘電体２４のうち、シールド（溝内の外側の周面を覆う導電体２３）の直上に相当する部分を除去するためのマスクである。
【００６２】
次に、図３Ｌに示すように、このレジスト３０をマスクとして、第２の誘電体２９と第１の誘電体２４のうち、シールドの直上に相当する部分２９ｄ，２４ｄを除去する。図３Ｅの工程と同じプロセスが利用できる。この後、図３Ｍに示すように、レジスト３０を除去する。
【００６３】
次に、図３Ｎに示すように、第２の誘電体２９を覆うように、第３の導電体３１を形成する。この第３の導電体３１は、シールドにつながる配線となる。
【００６４】
半導体基板１上の配線領域には、第１の誘電体２４と第２の誘電体２７とがエッチングされた段差が存在する。このため、この例では、第３の導電体３１として、金属ＣＶＤ法で銅を数１００ｎｍ堆積させ、電解めっきで銅を１０μｍ程度まで厚くした。その後、エッチング性をもつスラリーで研磨するいわゆるＣＭＰ（ケミカル・メカニカル・ポリッシング）法で表面を平坦化した。この表面平坦化は、作製された半導体チップを縦方向に積層する場合に、同軸構造での接続に有利となる。
【００６５】
次に、図３Ｏに示すように、半導体基板１の裏面１ｂ側から第１の誘電体２４が露出するレベル１ｃまで研磨を行う（第４の工程）。
【００６６】
この例では、半導体基板１の厚さが５０μｍになるまで研磨した。この時、第１の導電体２３のうち、底部２３ｄ（図３Ｎ）が除去されて、中心導電体になる部分２２Ａと、シールドになる部分２３Ｂ，２３Ｃとは電気的に分離される。
【００６７】
次に、図３Ｐに示すように、後退した裏面（１ｃで示す）全面に、第４の導電体３２を付着させる。この第４の導電体３２は、中心導電体の裏面側の一部、およびシールドの裏面側の一部となる。この第４の導電体３２としては、ＣＶＤやスパッタなどで薄い膜を形成しさらに電解めっきなどで厚さを厚くしてもよい。
【００６８】
第４の導電体３２として半導体基板中に拡散しやすい銅などの材料を用いる場合、先に薄くＴｉＮなどの拡散を防止する膜を形成して、拡散性が高い膜と拡散を防止する膜との２層構造とするのが望ましい。２層構造とする場合には、連続して金属ＣＶＤを行う。一方、第４の導電体３２がタングステンなど半導体基板に拡散しにくい材料からなる場合には、単層構造でもよい。
【００６９】
この例では、第４の導電体３２として銅を用いることとしたため、半導体基板１への拡散防止膜としてＴｉＮを１００ｎｍ程度付着させてから、銅を２μｍ付着させた。金属ＣＶＤ法を用い、連続処理した。
【００７０】
次に、図３Ｑに示すように、ホトリソグラフィを行って、形成した第４の導電体３２の表面（露出面）にレジスト３３を設ける。このレジスト３３は、第４の導電体３２のうちの中心導電体となる部分とシールドとなる部分とを分離するためのマスクであり、第１の誘電体２４に対応する領域に環状の開口３３ｏを有する。
【００７１】
次に、図３Ｒに示すように、レジスト３３をマスクにして、第４の導電体３２をパターン加工する。この第４の導電体３２のパターン加工には、図３Ｉの工程と同じプロセスが利用できる。これにより、第４の導電体３２のうち、中心導電体となる部分３２Ａと、シールドとなる部分３２Ｂ，３２Ｃとが電気的に分離される。
【００７２】
次に、図３Ｓに示すように、パターン加工した第４の導電体３２Ａ，３２Ｂ，３２Ｃを覆うように、第４の誘電体３４を形成する。この第４の誘電体３４の形成には、第２の誘電体２９を形成した工程（図３Ｊ）と同じプロセスが利用できる。
【００７３】
次に、図３Ｔに示すように、ホトリソグラフィを行って、形成した第４の誘電体３４の表面（露出面）にレジスト３５を設ける。このレジスト３５は第１の誘電体２４に対応する領域に環状に設けられ、第４の導電体３２Ａ，３２Ｂ，３２Ｃに対応する領域に開口を有する。この開口は、後述する工程で第４の導電体３２Ａ，３２Ｂ，３２Ｃに配線を接続するための開口である。
【００７４】
次に、図３Ｕに示すように、レジスト３５をマスクにして第４の誘電体３４をパターン加工する。この後、レジスト３５を除去する。ここでは、図３Ｅ〜図３Ｆの工程と同じプロセスが利用できる。
【００７５】
なお、図３Ｓ〜図３Ｕの工程は、特に中心導電体２とシールド３（図１参照）との間の絶縁を確保したい場合に利用するプロセスであり、中心導電体２とシールド３との間の絶縁が実装状態により十分確保できるようであれば、省略してもよい。
【００７６】
このようにして、半導体基板１に、この半導体基板１の表裏を貫通する中心導電体２と、この中心導電体２の外周を環状に取り囲む誘電体４と、さらにこの誘電体４の外周を取り囲むシールド３との三要素を有する伝送線路が形成される。
【００７７】
このプロセスでは、特に、図３Ｂの工程で、金属ＣＶＤ法を用いて第１の導電体２３をほぼ均一な厚さで膜状に付着させるだけであるから、溝内に導電体を完全充填する場合に比して、短時間で完了する。また、図３Ｃの工程で、流動性をもつ樹脂を用いているので、溝２１内の残りの空間を短時間で充填できる。または、有機珪素化合物を用いたＣＶＤ法を用いているので、絶縁耐圧の高い誘電体の形成ができる。しかも、このプロセスでは、中心導電体２とシールド３とが同時に形成されるので、工程数を少なくできる。したがって、プロセス時間が短く、簡便で量産性に優れる。
【００７８】
（第２実施形態）
この発明の別の実施形態の、１つのシールドの中に互いに平行な複数の中心導電体を備えた伝送線路について説明する。
【００７９】
図４Ａは伝送線路が作製される半導体基板１の平面レイアウトを示している。図４Ｂ〜図４Ｇはプロセスを説明するための、図４ＡにおけるＢ−Ｂ′線断面に相当する図である。
【００８０】
図４Ａおよび図４Ｂから分かるように、まず、半導体基板１にこの基板１の表面１ａ側から基板１内に止まる所定の深さをもつ日の字状の溝４１を形成して、溝４１で囲まれた基板１の材料（この例ではシリコン）を表面１ａに対して垂直に互いに平行に延びる２つの角柱状の芯４０Ａ，４０Ｂとして残す。
【００８１】
日の字状の溝４１のパターンは、互いに平行な２つの芯４０Ａ，４０Ｂを残すように、２つの閉ループが接したパターンに相当する。
【００８２】
この日の字状の溝４１の形成は、ＲＩＥ（リアクティブ・イオン・エッチング）などの異方性の高いエッチング法で行う。さらに形状の制御性をよくするためには、下方向へのエッチングと側壁の保護とを繰り返すタイムモジュレーション法などを用いるとよい。
【００８３】
この例では、日の字状の溝４１のパターン寸法は、外側の周面は２２μｍ□であり、それぞれ３μｍ×６μｍの２つの芯４０Ａ，４０Ｂが残るものとした。
【００８４】
次に、図４Ｃに示すように、芯４０Ａ，４０Ｂの周り、溝４１内の外側の周面４１ａ、溝４１の底面４１ｂおよび基板表面１ａに第１の導電体４２を膜状に付着させる。この第１の導電体４２のうち芯４０Ａ，４０Ｂの周りを覆う部分は、最終的には中心導電体の一部となる。また、第１の導電体４２のうち溝４１内の外側の周面４１ａを覆う部分は、最終的にはシールドとなる。この例では、第１の導電体４２の厚さは２μｍとした。この工程では、図３Ｂの工程と同じプロセスを利用する。
【００８５】
次に、図４Ｄに示すように、溝４１内の互いに対向する導電体４２の間の空間に第１の誘電体４３を充填する。基板表面１ａも第１の誘電体４３で覆う。この工程では、図３Ｃの工程と同じプロセスを利用する。
【００８６】
次に、先の実施形態における図３Ｄから図３Ｎの工程と同様に、図４Ｅに示すように、第１の誘電体４３をパターン加工して第１の導電体４２を露出させ第２の導電体（図示の４４Ａ，４４Ｂを含む。）を形成し、さらにその第２の導電体をパターン加工して芯４０Ａ，４０Ｂにつながる配線４４Ａ，４４Ｂを形成する。その後、第２の誘電体４６を形成し、さらにその第２の誘電体４６を配線４４Ａ，４４Ｂを覆うようにパターン加工し、さらにその第２の誘電体４６を覆うように第３の導電体４７を形成する。
【００８７】
次に、図４Ｆに示すように、半導体基板１の裏面１ｂ側から第１の誘電体４３が露出するレベル１ｃまで研磨を行う。この時、第１の導電体４２のうち、底部が除去されて、中心導電体になる部分４３Ａ，４３Ｂと、シールドになる部分４４Ｃ，４４Ｄとは電気的に分離される。この工程では、図３Ｏの工程と同じプロセスを利用する。
【００８８】
次に、先の実施形態における図３Ｐから図３Ｒの工程と同様に、図４Ｇに示すように、後退した裏面（１ｃで示す）全面に第４の導電体（図示の４８Ａ，４８Ｂ，４８Ｃ，４８Ｄを含む。）を付着させ、その第４の導電体をパターン加工して電極として必要な部分４８Ａ，４８Ｂ，４８Ｃ，４８Ｄを残す。第４の導電体のうち、１つの芯４０Ａにつながる部分４８Ａと、別の芯４０Ｂにつながる部分４８Ｂと、シールドにつながる部分４８Ｃ，４８Ｄとは、電気的に分離された状態となる。
【００８９】
必要であれば、先の実施形態における図３Ｓから図３Ｕの工程に対応する工程を加えて、電極４８Ａ，４８Ｂ，４８Ｃ，４８Ｄ間に誘電体を設けても良い。
【００９０】
このようにして、図４Ｂの工程で２つの芯４０Ａ，４０Ｂを残すことによって、１つのシールドの中に互いに平行な２つの中心導電体を備えた伝送線路を作製することができる。
【００９１】
この結果、形成される伝送線路は、図４Ｇに示すように、半導体基板１に、この半導体基板１の表裏を貫通する互いに平行な２つの中心導電体４０Ａ，４４Ａ；４０Ｂ，４４Ｂと、各中心導電体の外周をそれぞれ環状に取り囲むとともに一体になった誘電体４３と、さらにこの誘電体４３の外周を取り囲むシールド４２Ｃ，４２Ｄとの三要素を有するものとなる。伝送線路の中心導電体が互いに平行に２つ設けられているので、伝送可能な信号の種類が増える。
【００９２】
この実施形態では、２芯の伝送線路の例について説明したが、当然ながら、さらに多芯であっても良い。その場合、図４Ｂの工程で互いに平行な多数の芯を残すようにする。
【００９３】
（第３実施形態）
図５Ａ，図５Ｂを用いて、図１に示した同軸タイプの伝送線路を縦方向に積層接続する実施形態について説明する。この実施形態は、半導体基板の表面側に積層接続のための突起電極を形成する点に特徴がある。
【００９４】
なお、同軸タイプの伝送線路の場合を例に挙げるが、多芯タイプの伝送線路でも同等のプロセスで実現可能である。
【００９５】
簡単のため、図３Ｕの状態からスタートするものとして説明する。まず、図５Ａに示すように、第３の導電体３１のうち中心導電体２２，２３Ａの直上に相当する部分をエッチングなどで除去し、第５の誘電体５１を形成する。このエッチングは、図３Ｈの工程と同じプロセスが利用できる。第５の誘電体５１の形成は、図３Ｊの工程と同じプロセスが利用できる。続いて、第５の誘電体５１の表面にレジストマスク（図示せず）を形成し、第２の導電体２９を露出させるように開口５２Ａを形成すると同時に、第３の導電体３１を露出するように開口５２Ｂ，５２Ｃを形成する。これらの開口５２Ａ，５２Ｂ，５２Ｃの位置は、上方向に積層される同軸タイプの別の伝送線路の裏面側の電極３２Ａ，３２Ｂ，３２Ｃの位置と一致させる。なお、図５Ａでは、開口５２Ａ，５２Ｂ，５２Ｃの位置がこの伝送線路自身の電極３２Ａ，３２Ｂ，３２Ｃの位置と一致するように示しているが、接続される相手の伝送線路の電極位置との一致のみが重要で、この伝送線路自身の電極位置と一致している必要性はない。この工程では、図３Ｄの工程と同じプロセスが利用できる。
【００９６】
続いて、図５Ｂに示すように、この上に第５の導電体（図示の５４Ａ，５４Ｂ，５４Ｃを含む。）を形成し、ホトリソグラフィおよびエッチングを行って、この第５の導電体を第２の導電体２９につながる部分５４Ａと第３の導電体３１につながる部分５４Ｂ，５４Ｃとに分離する。第５の導電体の形成には図３Ｇの工程と同じプロセスが、ホトリソグラフィおよびエッチングには図３Ｈの工程と同じプロセスが利用できる。
【００９７】
最後に、導電体部分５４Ａ，５４Ｂ，５４Ｃ上にそれぞれ突起電極５６Ａ，５６Ｂ，５６Ｃを形成する。この工程には、公知の突起電極形成法が利用できる。このようにして、伝送経路の中心導電体２２，２３上に突起電極５６Ａ、シールド２３Ｂ，２３Ｃ上に突起電極５６Ｂ，５６Ｃを形成する。
【００９８】
図６は、図５Ｂの状態のもの、すなわち半導体基板の表面側に伝送経路の中心導電体２２，２３につながる突起電極５６Ａ、シールド２３Ｂ，２３Ｃ上につながる突起電極５６Ｂ，５６Ｃを設けたものを４組（それぞれ符号７１，７２，７３，７４で示す。）だけ縦方向に積層接続した状態を示している。図５Ｂの工程まではウエハ状態でのプロセスであるが、図６の工程以降は、ウエハ状態で積層をしてもよいし、ダイシングしてチップ状態になったものを積層してもよい。この例では、半導体チップ７１，７２，７３，７４を４つ縦方向に積層接続したものとして説明する。積層した半導体チップ７１，７２，７３，７４の間には、機械的強度の補強を目的とした封止材６１がそれぞれ充填されている。この例では、封止材６１として液状のエポキシ樹脂を用いた。
【００９９】
図７は、上記４つの半導体チップ７１，７２，７３，７４をモジュール基板７０上に積層してなる半導体集積回路ユニットを斜めから見たところを示している。この図７の例では、半導体チップ７１，７２，７３，７４は同一サイズのように描かれているが、電極位置が上下隣り合うチップ間で一致していれば、チップの外形には拘束されない。
【０１００】
また、モジュール基板である７０は、配線のみを形成したインターポーザ的なものであってもよく、他の半導体チップであってもよく、通常のプリント配線基板などであってもよい。
【０１０１】
このようにして、半導体チップの表裏を貫通して伝送線路を設け、突起電極を介してそれらの伝送線路を縦方向に積層接続する。これにより、この半導体集積回路ユニットでは、半導体基板１中の遅いキャリアの影響を抑え、半導体チップ７１，７２，７３，７４間で高速信号を安定に伝えるとともに、配線長さを効率的に短くし高機能化することができる。
【図面の簡単な説明】
【０１０２】
【図１】この発明の一実施形態の伝送線路の概略構成を模式的に示す斜視図である。
【図２】この発明の一実施形態の同軸タイプの伝送線路を形成するプロセスを説明する斜視図である。
【図３Ａ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｂ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｃ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｄ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｅ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｆ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｇ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｈ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｉ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｊ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｋ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｌ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｍ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｎ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｏ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｐ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｑ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｒ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｓ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｔ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図３Ｕ】上記同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図４Ａ】この発明の一実施形態の２芯タイプの伝送線路を形成するプロセスを説明する平面図である。
【図４Ｂ】上記２芯タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図４Ｃ】上記２芯タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図４Ｄ】上記２芯タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図４Ｅ】上記２芯タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図４Ｆ】上記２芯タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図４Ｇ】上記２芯タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図５Ａ】図１に示した同軸タイプの伝送線路を縦方向に積層接続するために、半導体基板の表面側に積層接続のための突起電極を形成するプロセスを説明する工程断面図である。
【図５Ｂ】図１に示した同軸タイプの伝送線路を縦方向に積層接続するために、半導体基板の表面側に積層接続のための突起電極を形成するプロセスを説明する工程断面図である。
【図６】図１に示した同軸タイプの伝送線路が縦方向に積層接続された状態を示す断面図である。
【図７】図１に示した同軸タイプの伝送線路を備えた４つの半導体チップをモジュール基板上に積層してなる半導体集積回路ユニットを示す斜視図である。
【図８Ａ】従来の同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図８Ｂ】上記従来の同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図８Ｃ】上記従来の同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図８Ｄ】上記従来の同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図８Ｅ】上記従来の同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【図８Ｆ】上記従来の同軸タイプの伝送線路を形成するプロセスを説明する工程断面図である。
【符号の説明】
【０１０３】
１  半導体基板
２  中心導電体
３  シールド
４  誘電体
２１  リング状の溝
２２，４０Ｂ，４０Ｃ  芯
４１  日の字状の溝
５６Ａ，５６Ｂ，５６Ｃ  突起電極
７１，７２，７３，７４  半導体チップ
【図１】
2005285972.tif 000003
【図２】
2005285972.tif 000004
【図３Ａ】
2005285972.tif 000005
【図３Ｂ】
2005285972.tif 000006
【図３Ｃ】
2005285972.tif 000007
【図３Ｄ】
2005285972.tif 000008
【図３Ｅ】
2005285972.tif 000009
【図３Ｆ】
2005285972.tif 000010
【図３Ｇ】
2005285972.tif 000011
【図３Ｈ】
2005285972.tif 000012
【図３Ｉ】
2005285972.tif 000013
【図３Ｊ】
2005285972.tif 000014
【図３Ｋ】
2005285972.tif 000015
【図３Ｌ】
2005285972.tif 000016
【図３Ｍ】
2005285972.tif 000017
【図３Ｎ】
2005285972.tif 000018
【図３Ｏ】
2005285972.tif 000019
【図３Ｐ】
2005285972.tif 000020
【図３Ｑ】
2005285972.tif 000021
【図３Ｒ】
2005285972.tif 000022
【図３Ｓ】
2005285972.tif 000023
【図３Ｔ】
2005285972.tif 000024
【図３Ｕ】
2005285972.tif 000025
【図４Ａ】
2005285972.tif 000026
【図４Ｂ】
2005285972.tif 000027
【図４Ｃ】
2005285972.tif 000028
【図４Ｄ】
2005285972.tif 000029
【図４Ｅ】
2005285972.tif 000030
【図４Ｆ】
2005285972.tif 000031
【図４Ｇ】
2005285972.tif 000032
【図５Ａ】
2005285972.tif 000033
【図５Ｂ】
2005285972.tif 000034
【図６】
2005285972.tif 000035
【図７】
2005285972.tif 000036
【図８Ａ】
2005285972.tif 000037
【図８Ｂ】
2005285972.tif 000038
【図８Ｃ】
2005285972.tif 000039
【図８Ｄ】
2005285972.tif 000040
【図８Ｅ】
2005285972.tif 000041
【図８Ｆ】
2005285972.tif 000042