(57)【要約】【課題】同期または非同期モードでモードレジスタをセッティングすることができるＭＲＳを含むＰＳＲＡＭとする。【解決手段】動作モードを設定するＭＲＳ２２と、ＭＲＳの動作を制御するモードレジスタ制御手段２４と、外部制御信号をバッファリングする多数の制御信号バッファ２６，２８，３０，３６と、アドレス信号をバッファリングするアドレスバッファ３２と、クロック信号をバッファリングするクロックバッファ３４と、クロックバッファから出力された内部クロックを感知してモードレジスタ制御手段を制御する非同期制御信号を発生する同期および非同期感知手段３８とを含み、全てのバッファは、非同期モードの場合、チップ選択信号により制御され、同期モードの場合、チップ選択信号と係わりなくクロックバッファから出力された内部クロックに同期して動作する。【選択図】図１
2005302252.tif 000002
【特許請求の範囲】
【請求項１】
動作モードを設定するＭＲＳと、
前記ＭＲＳの動作を制御するモードレジスタ制御手段と、
外部制御信号をバッファリングする多数の制御信号バッファと、
アドレス信号をバッファリングするアドレスバッファと、
クロック信号をバッファリングするクロックバッファと、
前記クロックバッファから出力された内部クロックを感知して前記モードレジスタ制御手段を制御する非同期制御信号を発生する同期および非同期感知手段とを含み、
前記多数の制御信号バッファ、アドレスバッファおよびクロックバッファは、非同期モードの場合、チップ選択信号により制御され、同期モードの場合、前記チップ選択信号と係わりなく前記クロックバッファから出力された内部クロックに同期して動作することを特徴とする同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項２】
前記多数の制御信号バッファは、
ＣＲＥ信号をバッファリングするＣＲＥバッファと、
チップ選択信号／ＣＳ１をバッファリングする／ＣＳ１バッファと、
書込み活性化信号／ＷＥをバッファリングする／ＷＥバッファと、
有効アドレス入力検出信号／ＡＤＶをバッファリングする／ＡＤＶバッファとを含むことを特徴とする請求項１に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項３】
前記モードレジスタ制御手段は、
前記アドレスバッファから出力されたアドレス信号を前記ＭＲＳに格納する動作を制御するＭＲＳ書込み信号を発生するＭＲＳ書込み信号発生部と、
前記ＭＲＳに格納されたアドレスのアップデート動作を制御するＭＲＳアップデート信号を発生するＭＲＳアップデート信号発生部とを含むことを特徴とする請求項１に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項４】
前記ＭＲＳ書込み信号発生部は、前記多数の制御信号バッファから出力された制御信号により制御され、前記非同期制御信号に応じ前記ＭＲＳ書込み信号を発生することを特徴とする請求項３に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項５】
前記ＭＲＳ書込み信号発生部は、出力端子の電位を維持するラッチ手段をさらに含むことを特徴とする請求項４に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項６】
前記ＭＲＳ書込み信号発生部は、出力端子の電位の変化する時点でパルスを発生するパルス発生器をさらに含むことを特徴とする請求項４に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項７】
前記ＭＲＳアップデート信号発生部は、前記多数の制御信号バッファから出力された制御信号により制御され、前記ＭＲＳアップデート信号を発生することを特徴とする請求項３に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項８】
前記ＭＲＳアップデート信号発生部は、出力端子の電位を維持するラッチ手段をさらに含むことを特徴とする請求項７に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項９】
前記ＭＲＳアップデート信号発生部は、出力端子の電位の変化する時点でパルスを発生するパルス発生器をさらに含むことを特徴とする請求項７に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項１０】
同期および非同期感知手段は、
非同期モード時に非同期検出信号を発生する非同期検出部と、
同期モード時に同期検出信号を発生する同期検出部と、
前記非同期検出信号および同期検出信号を利用して前記非同期制御信号を発生する非同期制御信号発生部とを含むことを特徴とする請求項２に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項１１】
前記非同期検出部は、前記／ＣＳ１バッファから出力された信号を利用して前記非同期検出信号を発生することを特徴とする請求項１０に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項１２】
前記非同期検出部は、出力端子の電位を維持するラッチ手段をさらに含むことを特徴とする請求項１１に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項１３】
前記同期検出部は、前記／ＣＳ１バッファおよび前記クロックバッファから出力された信号を利用して前記同期検出信号を発生することを特徴とする請求項１０に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項１４】
前記同期検出部は、出力端子の電位を維持するラッチ手段をさらに含むことを特徴とする請求項１３に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項１５】
前記非同期制御信号発生部は、前記／ＣＳ１バッファから出力された信号、前記非同期検出信号および前記同期検出信号を利用して前記非同期制御信号を発生することを特徴とする請求項１０に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項１６】
前記非同期制御信号発生部は、出力端子の電位を維持するラッチ手段をさらに含むことを特徴とする請求項１５に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項１７】
前記非同期制御信号発生部は、前記ＭＲＳから出力された信号に応じ前記ラッチ手段から出力された信号を選択的に伝送する伝送手段をさらに含むことを特徴とする請求項１６に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【請求項１８】
前記非同期制御信号発生部は、前記ＭＲＳから出力された信号に応じ出力端子の電位を予め設けられた電位に初期化する初期化手段をさらに含むことを特徴とする請求項１５に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＳＲＡＭ（pseudo ＳＲＡＭ）に関し、より詳しくは同期および非同期モードでモードレジスタをセッティングすることができるモードレジスタセット（Mode Register Set：以下、ＭＲＳと記す）を含むＰＳＲＡＭに関する。
【背景技術】
【０００２】
一般に、ダイナミックランダムアクセスメモリＤＲＡＭは、キャパシタに電荷の形で情報を記憶し、このキャパシタの蓄積電荷をアクセストランジスタを経て対応するビットラインに読み出した後、感知増幅器により増幅してデータを読み出す。
このようなＤＲＡＭにおいては、メモリセルは１つのトランジスタと１つのキャパシタで構成されるため、その占有面積が小さく大記憶容量のメモリを小さい面積で実現することができる。
【０００３】
一方、最近のメモリ装置の高速動作、消費電流の低減および処理システムの小型化等の目的のため、メモリ装置の素子の微細化が進められている。この素子の微細化に伴い、メモリセルキャパシタの面積も小さくなり、したがってメモリセルキャパシタの容量値が小さくなる。メモリセルキャパシタの容量値が小さくなると、キャパシタに対し同一の電圧レベルのデータを書込んでも維持電荷量が低減される。
【０００４】
このような維持電荷量の低減を補うため、周期的にリフレッシュ動作が行われる。このリフレッシュ動作において、メモリセルキャパシタに格納されたデータをビットラインに読み出したあと感知増幅器により増幅し、この増幅データを本来のメモリセルキャパシタに再び書き込む。
【０００５】
したがって、微細化された素子においてデータ維持特性が劣化した場合、このようなデータ維持特性の劣化を補うためにはリフレッシュ周期を短くする必要がある。しかし、リフレッシュ周期を短くした場合、リフレッシュ動作の間に外部の処理装置はこのＤＲＡＭでアクセスすることができないため、処理システムの性能が低下する。
【０００６】
さらに、リフレッシュ間隔が短くなった場合、リフレッシュ動作のための消費電流が増加する。特に、バッテリ駆動型携帯機器等のデータ維持モードにおいて求められる低いスタンバイ電流条件を満たすことができず、このような低消費電流が求められるバッテリ駆動型の携帯機器等の用途に適用することができなくなる。
【０００７】
このようなＤＲＡＭのリフレッシュの問題を解消する方法の１つとして、ＤＲＡＭをＳＲＡＭ（Static Random Access Memory）のように動作させる擬似ＳＲＡＭ（以下、ＰＳＲＡＭと記す）が知られている。
ＰＳＲＡＭにおいては、メモリアクセスサイクルのうち１サイクル内で通常のデータの読出しおよび書込みを行うサイクルと、リフレッシュを行うリフレッシュサイクルが連続して行われる。１つのアクセスサイクル時にリフレッシュが行われるため、外部アクセスに対しリフレッシュを隠すことができＤＲＡＭを外観上ＳＲＡＭとして動作させることができる。
【０００８】
図１２は、従来の技術に係るＰＳＲＡＭの主な部分を示すブロック図である。
ＰＳＲＡＭはＭＲＳ（Mode Register Set）２、モードレジスタ制御部４、ＣＲＥバッファ６、／ＣＳ１バッファ８、／ＷＥバッファ１０およびアドレスバッファ１２を含む。
モードレジスタ制御部４は、ＣＲＥバッファ６から出力されたＣＲＥ、／ＣＳ１バッファ８から出力されたチップ選択信号ＣＳＢおよび／ＷＥバッファ１０から出力された書込み活性化信号ＷＥＢを利用し、アドレスバッファ制御信号ＲＥＧＡＤＤＩＮ、ＭＲＳ書込み信号ＲＥＧＷＲおよびＭＲＳアップデート信号ＲＥＧＵＰを出力する。
アドレスバッファ１２は、モードレジスタ制御部４から出力されたアドレスバッファ制御信号ＲＥＧＡＤＤＩＮに応じ入力されたアドレスをアドレスストローブラッチなく直接出力する。
【０００９】
図１３は、図１２に示したＭＲＳ２を示す詳細な回路図である。
ＭＲＳ２は多数の単位ＭＲＳを含むが、各単位ＭＲＳは直列に連結された２つのレジスタ１４，１６で構成され、ＭＲＳ書込み信号ＲＥＧＷＲおよびインバータＩＶ１により反転された信号により制御され、アドレスバッファ１２から出力されたアドレスＡＤＤＲＥＧ＜０＞を第１のレジスタ１４に選択的に伝送する伝送ゲートＴＧ１と、ＭＲＳアップデート信号ＲＥＧＵＰおよびインバータＩＶ２により反転された信号により制御され、第１のレジスタ１４から出力されたアドレスを第２のレジスタ１６に選択的に伝送する伝送ゲートＴＧ２とを含む。ここで、レジスタ１４，１６はそれぞれ２つのインバータＩＶ３，ＩＶ４およびＩＶ５，ＩＶ６を含む反転ラッチ形態を有する。
【００１０】
図１４は、図１２に示したモードレジスタ制御部４を示す詳細な回路図である。
モードレジスタ制御部４はインバータＩＶ７，ＩＶ８，ＩＶ９、ＮＡＮＤゲートＮＤ１、ＮＯＲゲートＮＲ１および２つのハイパルス発生器１８，２０を含む。
インバータＩＶ７はＣＲＥ信号を反転し、インバータＩＶ８は書込み活性化信号ＷＥＢを反転し、インバータＩＶ９はチップ選択信号ＣＳＢを反転する。
ＮＡＮＤゲートＮＤ１は、インバータＩＶ８およびインバータＩＶ９から出力された信号等の否定論理積演算を行う。
ＮＯＲゲートＮＲ１は、インバータＩＶ７およびＮＡＮＤゲートＮＤ１から出力された信号等の否定論理和演算を行ってアドレスバッファ制御信号ＲＥＧＡＤＤＩＮを発生する。
第１のハイパルス発生器１８は、ＣＲＥ信号を利用してハイパルスを有するＭＲＳアップデート信号ＲＥＧＵＰを発生し、第２のハイパルス発生器２０はアドレスバッファ制御信号ＲＥＧＡＤＤＩＮを利用してハイパルスを有するＭＲＳ書込み信号ＲＥＧＷＲを発生する。
【００１１】
ここで、アドレスバッファ制御信号ＲＥＧＡＤＤＩＮはチップ選択信号ＣＳＢがローレベルに活性化され、書込み活性化信号ＷＥＢがローレベルに活性化された状態でＣＲＥ信号がハイレベルに活性化されるとハイレベルに活性化される。すなわち、ＮＡＮＤゲートＮＤ１はチップ選択信号ＣＳＢおよび書込み活性化信号ＷＥＢが全てローレベルのときローレベルを有する信号を出力し、ＮＯＲゲートＮＲ１はＣＲＥがハイレベルのときＮＡＮＤゲートＮＤ１から出力されたローレベルを有する信号によりハイレベルを有する信号を出力する。
【００１２】
ＭＲＳ書込み信号ＲＥＧＷＲは、アドレスバッファ制御信号ＲＥＧＡＤＤＩＮを利用してハイパルス発生器２０から生成される。すなわち、アドレスバッファ制御信号ＲＥＧＡＤＤＩＮがハイレベルに活性化された後、第１のハイパルス発生器１８の遅延時間のあいだ遅延し、ハイパルスを有するＭＲＳ書込み信号ＲＥＧＷＲが生成され、アドレスバッファ１２から出力されたアドレスＲＥＧＡＤＤ＜０：ｘ＞をＭＲＳ２の第１のレジスタ１４に書込む。
【００１３】
ＭＲＳアップデート信号ＲＥＧＵＰは、ＣＲＥ信号を利用してハイパルス発生器１８から生成される。すなわち、ＣＲＥ信号がローレベルに非活性化されるとき、第１のハイパルス発生器１８はハイパルスを有するＭＲＳアップデート信号ＲＥＧＵＰを生成して第１のレジスタ１４に格納されたアドレスを第２のレジスタ１６にアップデートする。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、現在、製品市場で求められる仕様を満たすためには、多品種少量生産をもって生産性を考慮する必要があり、同期、非同期、同期および非同期併用等多様なモードを同時に支援できなければならない。しかし、従来の技術に係るＰＳＲＡＭは非同期で動作するため、同期または同期および非同期併用等のモードでは使用できないという問題点がある。
【００１５】
前記した問題点を解決するための本発明の目的は、同期および非同期感知回路を用いて同期および非同期併用モードでモードレジスタセッティングが可能で、生産性を向上させることにある。
また、前記した問題点を解決するための本発明の他の目的は、同期および非同期併用であると共に単一チップに具現してレイアウト面積を減少させることにある。
【課題を解決するための手段】
【００１６】
請求項１に記載の発明は、同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
動作モードを設定するＭＲＳと、
前記ＭＲＳの動作を制御するモードレジスタ制御手段と、
外部制御信号をバッファリングする多数の制御信号バッファと、
アドレス信号をバッファリングするアドレスバッファと、
クロック信号をバッファリングするクロックバッファと、
前記クロックバッファから出力された内部クロックを感知して前記モードレジスタ制御手段を制御する非同期制御信号を発生する同期および非同期感知手段とを含み、
前記多数の制御信号バッファ、アドレスバッファおよびクロックバッファは、非同期モードの場合、チップ選択信号により制御され、同期モードの場合、前記チップ選択信号と係わりなく前記クロックバッファから出力された内部クロックに同期して動作することを特徴としている。
【００１７】
請求項２に記載の発明は、請求項１に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記多数の制御信号バッファは、
ＣＲＥ信号をバッファリングするＣＲＥバッファと、
チップ選択信号／ＣＳ１をバッファリングする／ＣＳ１バッファと、
書込み活性化信号／ＷＥをバッファリングする／ＷＥバッファと、
有効アドレス入力検出信号／ＡＤＶをバッファリングする／ＡＤＶバッファとを含むことを特徴としている。
【００１８】
請求項３に記載の発明は、請求項１に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記モードレジスタ制御手段は、
前記アドレスバッファから出力されたアドレス信号を前記ＭＲＳに格納する動作を制御するＭＲＳ書込み信号を発生するＭＲＳ書込み信号発生部と、
前記ＭＲＳに格納されたアドレスのアップデート動作を制御するＭＲＳアップデート信号を発生するＭＲＳアップデート信号発生部とを含むことを特徴としている。
【００１９】
請求項４に記載の発明は、請求項３に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記ＭＲＳ書込み信号発生部は、前記多数の制御信号バッファから出力された制御信号により制御され、前記非同期制御信号に応じ前記ＭＲＳ書込み信号を発生することを特徴としている。
【００２０】
請求項５に記載の発明は、請求項４に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記ＭＲＳ書込み信号発生部は、出力端子の電位を維持するラッチ手段をさらに含むことを特徴としている。
【００２１】
請求項６に記載の発明は、請求項４に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記ＭＲＳ書込み信号発生部は、出力端子の電位の変化する時点でパルスを発生するパルス発生器をさらに含むことを特徴としている。
【００２２】
請求項７に記載の発明は、請求項３に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記ＭＲＳアップデート信号発生部は、前記多数の制御信号バッファから出力された制御信号により制御され、前記ＭＲＳアップデート信号を発生することを特徴としている。
【００２３】
請求項８に記載の発明は、請求項７に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記ＭＲＳアップデート信号発生部は、出力端子の電位を維持するラッチ手段をさらに含むことを特徴としている。
【００２４】
請求項９に記載の発明は、請求項７に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記ＭＲＳアップデート信号発生部は、出力端子の電位の変化する時点でパルスを発生するパルス発生器をさらに含むことを特徴としている。
【００２５】
請求項１０に記載の発明は、請求項２に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
同期および非同期感知手段は、
非同期モード時に非同期検出信号を発生する非同期検出部と、
同期モード時に同期検出信号を発生する同期検出部と、
前記非同期検出信号および同期検出信号を利用して前記非同期制御信号を発生する非同期制御信号発生部とを含むことを特徴としている。
【００２６】
請求項１１に記載の発明は、請求項１０に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記非同期検出部は、前記／ＣＳ１バッファから出力された信号を利用して前記非同期検出信号を発生することを特徴としている。
【００２７】
請求項１２に記載の発明は、請求項１１に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記非同期検出部は、出力端子の電位を維持するラッチ手段をさらに含むことを特徴としている。
【００２８】
請求項１３に記載の発明は、請求項１０に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記同期検出部は、前記／ＣＳ１バッファおよび前記クロックバッファから出力された信号を利用して前記同期検出信号を発生することを特徴としている。
【００２９】
請求項１４に記載の発明は、請求項１３に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記同期検出部は、出力端子の電位を維持するラッチ手段をさらに含むことを特徴としている。
【００３０】
請求項１５に記載の発明は、請求項１０に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記非同期制御信号発生部は、前記／ＣＳ１バッファから出力された信号、前記非同期検出信号および前記同期検出信号を利用して前記非同期制御信号を発生することを特徴としている。
【００３１】
請求項１６に記載の発明は、請求項１５に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記非同期制御信号発生部は、出力端子の電位を維持するラッチ手段をさらに含むことを特徴としている。
【００３２】
請求項１７に記載の発明は、請求項１６に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記非同期制御信号発生部は、前記ＭＲＳから出力された信号に応じ前記ラッチ手段から出力された信号を選択的に伝送する伝送手段をさらに含むことを特徴としている。
【００３３】
請求項１８に記載の発明は、請求項１５に記載の同期および非同期併用ＭＲＳを含むＰＳＲＡＭにおいて、
前記非同期制御信号発生部は、前記ＭＲＳから出力された信号に応じ出力端子の電位を予め設けられた電位に初期化する初期化手段をさらに含むことを特徴としている。
【発明の効果】
【００３４】
本発明に係るＰＳＲＡＭによれば、同期および非同期感知回路を用いて同期および非同期併用モードでモードレジスタセッティングが可能で、生産性を向上させることができるという効果がある。
さらに、本発明に係るＰＳＲＡＭによれば、同期および非同期併用であると共に単一チップに具現可能であるため、レイアウト面積を減少させることができるという効果がある。
【発明を実施するための最良の形態】
【００３５】
前述の目的およびその他の目的と、本発明の特徴および利点は図面と関連した次の詳細な説明を介しより明らかになるはずである。
以下、図面を参照しながら本発明に係る実施の形態を詳しく説明する。
【００３６】
図１は、本発明に係るＰＳＲＡＭの主な部分を示すブロック図である。
ＰＳＲＡＭはＭＲＳ２２、モードレジスタ制御部（モードレジスタ制御手段）２４、ＣＲＥバッファ（制御信号バッファ）２６、／ＣＳ１バッファ（制御信号バッファ）２８、／ＷＥバッファ（制御信号バッファ）３０、アドレスバッファ３２、ＣＬＫバッファ（クロックバッファ）３４、／ＡＤＶバッファ（制御信号バッファ）３６並びに同期および非同期感知部（同期および非同期感知手段）３８を含む。ここで、全てのバッファは非同期モードの場合／ＣＳ１バッファ２８から出力された信号ＣＳＢにより制御され、同期モードの場合ＣＳＢと係わりなくＣＬＫバッファ３４から出力された内部クロックＣＬＫＩＮに同期して動作する。
【００３７】
前記のような構成を有するＰＳＲＡＭは、動作モードを設定するＭＲＳ２２から出力されたレジスタ出力値である非同期セット信号ＭＲＳＡＳＹＮＣに応じ非同期または同期で動作する。すなわち、非同期セット信号ＭＲＳＡＳＹＮＣがローレベルであれば非同期で動作し、ハイレベルであればクロックＣＬＫに同期して動作する。
さらに、ＰＳＲＡＭが同期および非同期混用の場合、非同期セット信号ＭＲＳＡＳＹＮＣがローレベルの同期状態で、書込み動作は非同期、読出し動作はクロックＣＬＫに同期して動作する。
【００３８】
同期および非同期感知部３８は、クロックＣＬＫに対するチップ選択信号のセットアップ時間の最大値ｔＣＳｍａｘ（たとえば、２０ｎｓ）以前にクロックＣＬＫが入力されるとモードレジスタセッティングが同期で動作し、入力されないと非同期セット信号ＭＲＳＡＳＹＮＣがローレベルに設けられて同期モードであっても非同期で動作する。
さらに、同期および非同期感知部３８はクロックバッファ２２から出力されたパルスクロックＣＬＫＰ４Ｚ、チップ選択信号バッファ２８から出力された信号ＣＳＢおよび非同期セット信号ＭＲＳＡＳＹＮＣを利用して非同期制御信号ＡＳＹＮＣを出力するが、非同期制御信号ＡＳＹＮＣは非同期セット信号ＭＲＳＡＳＹＮＣがハイレベルであれば常にハイレベルに設けられ、ローレベルであればクロックＣＬＫがクロックＣＬＫに対するチップ選択信号のセットアップ時間の最大値ｔＣＳｍａｘ以前に入力されるとローレベルに設けられ、入力されないとハイレベルに設けられる。
【００３９】
図２は、図１に示した／ＡＤＶバッファ３６を示す詳細な回路図である。
／ＡＤＶバッファ３６は、有効アドレス検出信号／ＡＤＶおよび非同期セット信号ＭＲＳＡＳＹＮＣの否定論理和演算を行うＮＯＲゲートＮＲ１１と、ＮＯＲゲートＮＲ１１から出力された信号を反転するインバータＩＶ１２と、インバータＩＶ１２から出力された信号をクロックバッファ３４から出力された内部クロックＣＬＫＩＮおよびインバータＩＶ１３により反転された信号により制御され選択的に伝送する伝送ゲートＴＧ１１と、伝送ゲートＴＧ１１を介し伝送された信号をラッチするラッチ部（ラッチ手段）４０と、クロックバッファ３４から出力されたパルスクロックＣＬＫＰ４Ｚおよびラッチ部４０にラッチされた信号の否定論理積演算を行うＮＡＮＤゲートＮＤ１１と、ＮＡＮＤゲートＮＤ１１から出力された信号を反転してパルス有効アドレス検出信号ＡＤＶＰＺを発生するインバータＩＶ１６を含む。ここで、ラッチ部４０は反転ラッチ形態であり、相互の出力端子が入力端子に接続されたインバータＩＶ１４，ＩＶ１５を含む。
さらに、／ＡＤＶバッファ３６はＮＯＲゲートＮＲ１１から出力された信号を反転してバッファリング有効アドレス検出信号ＡＤＶＢ２を出力するインバータＩＶ１１と、ラッチ部４０の入力端子をパワーアップ信号ＰＷＲＵＰに応じハイレベルにプルアップするリセットＰＭＯＳトランジスタＰＴ１１を含む。
【００４０】
図３は、図１に示した同期および非同期感知部３８を示す詳細なブロック図である。
同期および非同期感知部３８はチップ選択信号感知部４２、非同期検出部４４、同期検出部４６および非同期制御信号発生部４８を含む。
チップ選択信号感知部４２は、クロックＣＬＫに対するチップ選択信号／ＣＳ１の最大セットアップ時間値ｔＣＳｍａｘを感知したパルス信号ＭＩＸＤＥＴＰＺを出力する。
非同期検出部４４は、チップ選択信号感知部４２から出力されたパルス信号ＭＩＸＤＥＴＰＺを利用して非同期設定を感知した非同期検出信号ＭＩＸＤＥＴを出力する。
同期検出部４６は、クロックバッファ３４から出力されたパルスクロックＣＬＫＰ４Ｚを利用して同期設定を感知した同期検出信号ＮＯＭＩＸＢを出力する。
非同期制御信号発生部４８は、非同期検出信号ＭＩＸＤＥＴおよび同期検出信号ＮＯＭＩＸＢを利用して非同期セット信号ＭＲＳＡＳＹＮＣに応じ非同期制御信号ＡＳＹＮＣを発生する。
【００４１】
図４は、図３に示したチップ選択信号感知部４２を示す詳細なブロック図である。
チップ選択信号感知部４２は、チップ選択信号バッファ２８から出力された信号ＣＳＢを所定時間遅延する遅延器５０と、遅延器５０から出力された信号を利用してハイパルス信号ＭＩＸＤＥＴＰＺを発生するハイパルス発生器（パルス発生器）５２とを含む。ここで、遅延器５０の遅延時間はクロックＣＬＫに対するチップ選択信号／ＣＳ１の最大セットアップ時間値ｔＣＳｍａｘに該当する時間である。
したがって、チップ選択信号ＣＳＢが所定時間ｔＣＳｍａｘのあいだクロックＣＬＫが入力されない場合、ハイパルス信号ＭＩＸＤＥＴＰＺを発生する。
【００４２】
図５は、図３に示した非同期検出部４４を示す詳細な回路図である。
非同期検出部４４は、チップ選択信号ＣＳＢがインバータＩＶ１７により反転された信号に応じノードＮ１をプルアップするＰＭＯＳトランジスタＰＴ１２と、チップ選択信号感知部４２から出力された信号ＭＩＸＤＥＴＰＺおよびインバータＩＶ１７から出力された信号に応じノードＮ１をプルダウンするＮＭＯＳトランジスタＮＴ１１，ＮＴ１２と、ノードＮ１の電位をラッチするラッチ部（ラッチ手段）５４と、ラッチ部５４から出力された信号を反転して非同期検出信号ＭＩＸＤＥＴを出力するインバータＩＶ１８と、パワーアップ信号ＰＷＲＵＰに応じノードＮ１の電位をハイレベルに初期化するＰＭＯＳトランジスタＰＴ１３を含む。ここで、ラッチ部５４は反転ラッチ形態であり、相互の出力端子が入力端子に接続されたインバータＩＶ１９，ＩＶ２０を含む。
【００４３】
図６は、図３に示した同期検出部４６を示す詳細な回路図である。
同期検出部４６は、チップ選択信号ＣＳＢがインバータＩＶ２１により反転された信号に応じノードＮ２をプルアップするＰＭＯＳトランジスタＰＴ１４と、クロックバッファ３４から出力されたパルスクロックＣＬＫＰ４ＺおよびインバータＩＶ２１から出力された信号に応じノードＮ２をプルダウンするＮＭＯＳトランジスタＮＴ１３，ＮＴ１４と、ノードＮ２の電位をラッチするラッチ部（ラッチ手段）５６と、ラッチ部５６から出力された信号を反転して同期検出信号ＮＯＭＩＸＢを出力するインバータＩＶ２２と、パワーアップ信号ＰＷＲＵＰに応じノードＮ２の電位をハイレベルに初期化するＰＭＯＳトランジスタＰＴ１５を含む。ここで、ラッチ部５６は反転ラッチ形態であり、相互の出力端子が入力端子に接続されたインバータＩＶ２３，ＩＶ２４を含む。
【００４４】
図７は、図３に示した非同期制御信号発生部４８を示す詳細な回路図である。
非同期制御信号発生部４８は、チップ選択信号ＣＳＢがインバータＩＶ２５により反転された信号に応じノードＮ３をプルアップするＰＭＯＳトランジスタＰＴ１６と、同期検出信号ＮＯＭＩＸＢがインバータＩＶ２５により反転された信号および非同期検出信号ＭＩＸＤＥＴの否定論理和演算を行うＮＯＲゲートＮＲ１２と、ＮＯＲゲートＮＲ１２から出力された信号およびインバータＩＶ２５から出力された信号に応じノードＮ３をプルダウンするＮＭＯＳトランジスタＮＴ１５，ＮＴ１６と、ノードＮ３の電位をラッチするラッチ部（ラッチ手段）５８と、ラッチ部５８から出力された信号を反転するインバータＩＶ２７と、非同期セット信号ＭＲＳＡＳＹＮＣおよびインバータＩＶ２８により反転された信号により制御されインバータＩＶ２７から出力された信号を選択的に伝送する伝送ゲート（伝送手段）ＴＧ１２と、伝送ゲートＴＧ１２を介し伝送された信号を反転して非同期制御信号ＡＳＹＮＣを出力するインバータＩＶ２９と、パワーアップ信号ＰＷＲＵＰに応じノードＮ３の電位をハイレベルに初期化するＰＭＯＳトランジスタ（初期化手段）ＰＴ１７と、非同期セット信号ＭＲＳＡＳＹＮＣに応じノードＮ４の電位をローレベルに初期化するＮＭＯＳトランジスタ（初期化手段）ＮＴ１７を含む。ここで、ラッチ部５８は反転ラッチ形態であり、相互の出力端子が入力端子に接続されたインバータＩＶ３０，ＩＶ３１を含む。
【００４５】
図８は、図１に示したモードレジスタ制御部２４を示す詳細な回路図である。
モードレジスタ制御部２４は、ＭＲＳ書込み信号発生部６０およびＭＲＳアップデート信号発生部６２を含む。
【００４６】
ＭＲＳ書込み信号発生部６０は、チップ選択信号ＣＳＢがインバータＩＶ３２により反転された信号に応じノードＮ５をプルアップするＰＭＯＳトランジスタＰＴ１８と、有効アドレス検出信号バッファ３６から出力されたパルス信号ＡＤＶＰＺ、ＣＲＥバッファ２６から出力された信号ＣＲＥおよび書込み活性化信号ＷＥＢがインバータＩＶ３３により反転された信号に応じノードＮ５をチップ選択信号ＣＳＢを印加する直列に連結されたＮＭＯＳトランジスタＮＴ１８，ＮＴ１９およびＮＴ２０と、非同期制御信号ＡＳＹＮＣに応じノードＮ５をノードＮ６に連結するＮＭＯＳトランジスタＮＴ２１と、ノードＮ５の電位をラッチするラッチ部（ラッチ手段）６４と、ラッチ部６４から出力された信号を所定時間遅延する遅延部６６と、遅延部６６から出力された信号ＭＲＳＳＥＴを利用してハイパルスを有するＭＲＳ書込み信号ＲＥＧＷＲを出力するハイパルス発生器（パルス発生器）６８を含む。ここで、ラッチ部６４は反転ラッチ形態であり、相互の出力端子が入力端子に接続されたインバータＩＶ３４，ＩＶ３５を含む。
【００４７】
ＭＲＳアップデート信号発生部６２は、チップ選択信号ＣＳＢおよび遅延器７４から出力された信号の否定論理積演算を行うＮＡＮＤゲートＮＤ１２と、ＮＡＮＤゲートＮＤ１２から出力された信号に応じノードＮ７をプルアップするＰＭＯＳトランジスタＰＴ２０と、書込み活性化信号ＷＥＢを利用してハイパルスを発生するハイパルス発生器（パルス発生器）７０と、非同期制御信号ＡＳＹＮＣ、ハイパルス発生器７０から出力された信号およびＭＲＳ書込み信号発生部６０の遅延器６６から出力された信号ＭＲＳＳＥＴに応じノードＮ７を接地に接続する直列に連結されたＮＭＯＳトランジスタＮＴ２２，ＮＴ２３およびＮＴ２４と、非同期制御信号ＡＳＹＮＣがインバータＩＶ３６により反転された信号およびＭＲＳ書込み信号ＲＥＧＷＲに応じノードＮ７を接地に接続する直列に連結されたＮＭＯＳトランジスタＮＴ２５，ＮＴ２６と、ノードＮ７の電位をラッチするラッチ部（ラッチ手段）７２と、ラッチ部７２から出力された信号を所定時間遅延する遅延部７４と、遅延部７４から出力された信号ＲＥＧＵＰＤおよびチップ選択信号ＣＳＢの否定論理積演算を行うＮＡＮＤゲートＮＤ１３と、ＮＡＮＤゲートＮＤ１３から出力された信号を反転するインバータＩＶ３７と、インバータＩＶ３７から出力された信号を利用してハイパルスを有するＭＲＳアップデート信号ＲＥＧＵＰを出力するハイパルス発生器（パルス発生器）７６を含む。ここで、ラッチ部７２は反転ラッチ形態であり、相互の出力端子が入力端子に接続されたインバータＩＶ３８，ＩＶ３９を含む。
【００４８】
図９は、非同期モードから同期モードにセッティングされる場合、図１に示したＰＳＲＡＭの動作を示すタイミング図である。
非同期モードでは非同期セット信号ＭＲＳＡＳＹＮＣがハイレベルであるため、非同期制御信号ＡＳＹＮＣは常にハイレベルとなる。
このとき、ＣＲＥ信号がハイレベルにイネーブルされ、チップ選択信号ＣＳＢと書込み活性化信号ＷＥＢがローレベルに活性化されると、ＭＲＳ書込み信号発生部６０の遅延器６６から出力された信号ＭＲＳＳＥＴがハイレベルとなる。
したがって、ハイパルスを有するＭＲＳ書込み信号ＲＥＧＷＲが発生し、ＭＲＳ２２の第１のレジスタ１４にアドレスバッファ３２から出力されたアドレスＲＥＧＡＤＤが書き込まれる。
一方、ＣＳＢとＷＥＢがハイレベルになると、非同期制御信号ＡＳＹＮＣがハイレベルになって同期モードにセッティングされ、ＭＲＳアップデート信号ＲＥＧＵＰが発生してＭＲＳ２２の第１のレジスタ１４に格納されたアドレスが第２のレジスタ１６にアップデートされる。
【００４９】
図１０は、混用モードから非同期モードにセッティングされる場合、図１に示したＰＳＲＡＭの動作を示すタイミング図である。
混用モードでは、パルスクロックＣＬＫＰ４ＺがローレベルであるためＮＯＭＩＸＢがハイレベルであり、ＭＩＸＤＥＴＰＺのハイパルスによりＭＩＸＤＥＴがローレベルとなる。
このとき、非同期セット信号ＭＲＳＡＳＹＮＣがローレベルでＣＳＢがローレベルであるため、非同期制御信号ＡＳＹＮＣはハイレベルとなる。
一方、ＣＲＥ信号がハイレベルにイネーブルされ、チップ選択信号ＣＳＢと書込み活性化信号ＷＥＢがローレベルに活性化されると、ＭＲＳ書込み信号発生部６０の遅延器６６から出力された信号ＭＲＳＳＥＴがハイレベルとなる。
したがって、ハイパルスを有するＭＲＳ書込み信号ＲＥＧＷＲが発生し、ＭＲＳ２２の第１のレジスタ１４にアドレスバッファ３２から出力されたアドレスＲＥＧＡＤＤが書き込まれる。
一方、ＣＳＢとＷＥＢがハイレベルになると、ＭＲＳアップデート信号ＲＥＧＵＰが発生しＭＲＳ２２の第１のレジスタ１４に格納されたアドレスが第２のレジスタ１６にアップデートされる。さらに、非同期セット信号ＭＲＳＡＳＹＮＣがハイレベルになり非同期モードにセッティングされる。
【００５０】
図１１は、同期モードから非同期モードにセッティングされる場合、図１に示したＰＳＲＡＭの動作を示すタイミング図である。
同期モードでは、非同期セット信号ＭＲＳＡＳＹＮＣがローレベルでＣＳＢがハイレベルであるため、非同期制御信号ＡＳＹＮＣがローレベルとなる。
ＣＳＢおよびＷＥＢがクロックＣＬＫに同期して発生し、／ＡＤＶバッファ３６はパルスクロックＣＬＫＰ４Ｚに同期されたハイパルスを有するストローブ信号ＡＤＶＰＺを発生してＭＲＳ書込み信号ＲＥＧＷＲがハイレベルとなる。
ＭＲＳ書込み信号ＲＥＧＷＲがハイレベルになると、遅延器７４により遅延した信号ＲＥＧＵＰＤがハイレベルとなり、ＣＳＢがハイレベルになるとハイパルスを有するＭＲＳアップデート信号ＲＥＧＵＰが発生してレジスタ値を最終的にアップデートする。さらに、非同期セット信号ＭＲＳＡＳＹＮＣがハイレベルとなり、非同期制御信号ＡＳＹＮＣがハイレベルとなって非同期モードにセッティングされる。
【００５１】
以上のように、本実施形態に係るＰＳＲＡＭによれば、同期および非同期感知回路を用いて同期および非同期併用モードでモードレジスタセッティングが可能で、生産性を向上させることができる。
【００５２】
さらに、本実施形態に係るＰＳＲＡＭによれば、同期および非同期併用であると共に単一チップに具現可能であるため、レイアウト面積を減少させることができる。
【００５３】
なお、本発明は、前記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。
【図面の簡単な説明】
【００５４】
【図１】本発明に係るＰＳＲＡＭの主な部分を示すブロック図である。
【図２】図１に示した／ＡＤＶバッファを示す詳細な回路図である。
【図３】図１に示した同期および非同期感知部を示す詳細なブロック図である。
【図４】図３に示したチップ選択信号感知部を示す詳細なブロック図である。
【図５】図３に示した非同期検出部を示す詳細な回路図である。
【図６】図３に示した同期感知部を示す詳細な回路図である。
【図７】図３に示した非同期制御信号発生部を示す詳細な回路図である。
【図８】図１に示したモードレジスタ制御部を示す詳細な回路図である。
【図９】非同期モードから同期モードにセッティングする場合、図１に示したＰＳＲＡＭの動作を示すタイミング図である。
【図１０】混用モードから非同期モードにセッティングする場合、図１に示したＰＳＲＡＭの動作を示すタイミング図である。
【図１１】同期モードから非同期モードにセッティングする場合、図１に示したＰＳＲＡＭの動作を示すタイミング図である。
【図１２】従来の技術に係るＰＳＲＡＭの主な部分を示すブロック図である。
【図１３】図１２に示したＭＲＳを示す詳細な回路図である。
【図１４】図１２に示したモードレジスタ制御部を示す詳細な回路図である。
【符号の説明】
【００５５】
１４  第１のレジスタ
１６  第２のレジスタ
２２  ＭＲＳ
２４  モードレジスタ制御部（モードレジスタ制御手段）
２６  ＣＲＥバッファ（制御信号バッファ）
２８  ／ＣＳ１バッファ（制御信号バッファ）
３０  ／ＷＥバッファ（制御信号バッファ）
３２  アドレスバッファ
３４  ＣＬＫバッファ（クロックバッファ）
３６  ／ＡＤＶバッファ（制御信号バッファ）
３８  同期および非同期感知部（同期および非同期感知手段）
４０，５４，５６，５８，６４，７２  ラッチ部（ラッチ手段）
４２  チップ選択信号感知部
４４  非同期検出部
４６  同期検出部
４８  非同期制御信号発生部
５０，６６，７４  遅延器
５２，６８，７０，７６  ハイパルス発生器（パルス発生器）
６０  ＭＲＳ書込み信号発生部
６２  ＭＲＳアップデート信号発生部
ＴＧ１２  伝送ゲート（伝送手段）
ＰＴ１７  ＰＭＯＳトランジスタ（初期化手段）
ＮＴ１７  ＰＭＯＳトランジスタ（初期化手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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