(57)【要約】【課題】  ＴＦＴアレイ基板における半導体配線の耐静電気特性を改善し、ＴＦＴアレイ基板の製造歩留まりを向上させることを目的とする。【解決手段】  第１メタル層からなる多数のゲート配線１１Ｌと、第２メタル層からなり、ゲート配線１１Ｌに交差させて配置された多数のソース配線１５Ｌと、半導体層からなるＴＦＴ半導体部１４Ｔを有するＴＦＴ１０５と、上記半導体層からなり、ソース配線１５Ｌ下に配置され、ソース配線１５Ｌに沿って伸延させた半導体配線１４Ｌと、上記半導体層からなり、これらの半導体配線１４Ｌを連結する半導体連結部１４Ｊとを備える。この半導体連結部１４Ｊは、連結される半導体配線１４Ｌとともに一連の半導体パターンとして形成される。【選択図】  図６
2005302818.tif 000002
【特許請求の範囲】
【請求項１】
第１メタル層からなる多数のゲート配線と、
第２メタル層からなり、上記ゲート配線に交差させて配置された多数のソース配線と、
上記第１メタル層からなるゲート電極、上記第２メタル層からなるソース電極及びドレイン電極、並びに、上記第１メタル層及び上記第２メタル層間に形成される絶縁膜及び半導体層により構成されるＴＦＴと、
上記半導体層からなり、上記ソース配線下に配置され、上記ソース配線に沿って伸延させた半導体配線と、
上記半導体層からなり、２以上の半導体配線とともに一連の半導体パターンを形成し、これらの半導体配線を連結する半導体連結部とを備えたことを特徴とするＴＦＴアレイ基板。
【請求項２】
上記半導体連結部は、表示領域外において２以上の半導体配線を連結することを特徴とする請求項１に記載のＴＦＴアレイ基板。
【請求項３】
上記半導体連結部は、表示領域の対向する端辺側において２以上の半導体配線を接続することを特徴とする請求項２に記載のＴＦＴアレイ基板。
【請求項４】
上記半導体パターンは、ソース配線下に配置された２以上の半導体配線を表示領域の端辺に平行な半導体配線により接続した形状からなることを特徴とする請求項２に記載のＴＦＴアレイ基板。
【請求項５】
上記半導体連結部は、表示領域内において隣接する半導体配線を連結することを特徴とする請求項１に記載のＴＦＴアレイ基板。
【請求項６】
上記半導体連結部は、上記ゲート配線上に配置され、ゲート配線に沿って伸延させるとともに、活性化領域を不連続にするためのゲート配線との非重複領域を有することを特徴とする請求項５に記載のＴＦＴアレイ基板。
【請求項７】
第１メタル層からなり、ゲート配線に対して平行に位置され、互いに接続された多数の補助容量電極を備え、
上記半導体連結部は、上記補助容量配線上に配置され、補助容量配線に沿って伸延させることを特徴とする請求項５に記載のＴＦＴアレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＦＴアレイ基板に係り、さらに詳しくは、表示領域内にＴＦＴがマトリクス配置され、液晶表示装置等に用いられるＴＦＴアレイ基板における半導体パターンの改良に関する。
【背景技術】
【０００２】
液晶表示装置は、画像表示を行う液晶表示パネルとその制御回路からなり、液晶表示パネルは、ＴＦＴアレイ基板、カラーフィルタ基板間に液晶を封入して構成される。ＴＦＴアレイ基板は、ガラスなどからなる絶縁性の透明基板上に多数の画素電極が形成され、各画素電極ごとに薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が形成されている。一方、ＴＦＴアレイ基板に対向して配置されるカラーフィルタ基板は、ガラスなどからなる絶縁性の透明基板上に共通電極が形成され、画素電極及び共通電極間の電界により液晶分子の配向方向を制御して画像表示を行っている。
【０００３】
また、ＴＦＴアレイ基板には、多数のゲート配線が形成されるとともに、これらのゲート配線に交差させて多数のソース配線が形成されている。ゲート配線及びソース配線は、ともにＣｒ，Ａｌ，Ｍｏ等からなるメタル層をパターニングして形成される。ただし、ゲート配線及びソース配線をこれらの交点において導通させないように、ガラス基板上に形成された第１メタル層を用いてゲート配線を形成する一方、第１メタル層上に絶縁膜を介して形成された第２メタル層を用いてソース配線が形成される。
【０００４】
また、ＴＦＴは、第１メタル層からなるゲート電極と、第２メタル層からなるソース電極及びドレイン電極と、第１メタル層及び第２メタル層間に形成された絶縁膜及び半導体層とにより構成される。このＴＦＴは、ゲート配線の電位に基づいてオンオフ制御され、ＴＦＴがオン状態の場合、ソース電極に接続されたソース配線の電位が、ドレイン電極に接続された画素電極に書き込まれる。
【０００５】
上述したＴＦＴアレイ基板では、ゲート配線との交点においてソース配線が断線し易くなる。このようなソース配線の断線を防止する従来の方法として、ＴＦＴを構成する半導体層をソース配線下に形成する技術が知られている（例えば、特許文献１）。また、第１メタル層を用いて、ゲート配線に平行な補助容量配線（Ｃｓ電極）を形成しているＴＦＴアレイ基板の場合であれば、補助容量配線とソース配線との交点においても、同様の問題が生ずる。このため、ソース配線下に配置された半導体層は、ソース配線に沿って伸延させた半導体配線として形成される。
【特許文献１】特開平１１−２４２２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この様なＴＦＴアレイ基板は、その製造工程において、パターニング処理後の半導体層に静電気に起因すると思われる損傷が観察されることを発明者らは発見した。図１６は、この様子の一例を示した図である。この図は、ＴＦＴアレイ基板上の表示領域の下端部を拡大して示した図であり、ソース配線（不図示）に沿って伸延させた半導体配線１４Ｌの終端部とその周辺部が示されている。この半導体配線１４Ｌは、ソース配線に沿って表示領域を上下方向に横断し、最も外側のゲート配線１１Ｌ（又は補助容量配線１１Ｃ）と交差している。このため、その終端部は当該ゲート配線１１Ｌよりも外側に突出して配置されている。
【０００７】
この半導体配線１４Ｌの終端部からゲート配線１１Ｌ（又は補助容量配線１１Ｃ）の交点にかけて損傷が生じており、ゲート配線１１Ｌとの交点における絶縁膜が損傷を受け、絶縁破壊が生ずる場合があった。上述した通り、当該交点上には、その後の工程によりソース配線が形成されることから、絶縁膜の欠陥によって、ゲート配線１１Ｌ及びソース配線が短絡した場合、縦横に１本ずつの線状欠陥が発生するという問題が生じていた。
【０００８】
この様な絶縁膜の欠陥が発生する原因の一つとして、ドライエッチング装置において、エッチング処理後のＴＦＴアレイ基板を下部電極から持ち上げる際に発生する剥離帯電が考えられる。すなわち、剥離帯電によって発生した電荷が、突出している半導体配線１４Ｌの先端から半導体配線１４Ｌの側端部を伝わってゲート配線１１Ｌに流れることによって、半導体配線１４Ｌの側端部と、当該側端部とゲート配線１１Ｌとの交点における絶縁膜に損傷を与えていると考えられる。
【０００９】
図１７は、ドライエッチング処理の一例を示した図である。ドライエッチング装置は、真空チャンバー２００内に上部電極２０１及び下部電極２０２を対向配置させてプラズマを発生させてエッチング処理が行なわれる。エッチング処理時には、下部電極２０２上にＴＦＴアレイ基板１００が配置され、ＴＦＴアレイ基板１００上面のレジストが形成されていない領域がエッチングされる。エッチング処理後のＴＦＴアレイ基板１００は、その下面にピン２０３を当接させて下部電極２０２から持ち上げられ、搬送アーム２０４をＴＦＴアレイ基板１００下面に挿入して上記真空チャンバー２００から搬出される。
【００１０】
このピンアップ時に、パターニング直後の半導体配線が剥離帯電し、その電荷がアンテナ状に突出させた半導体配線の終端部付近を損傷させ、第１メタル層との交点における絶縁膜に損傷を与えていると考えられる。図１６では、最も外側にゲート配線１１Ｌが配置されている場合について説明したが、ゲート配線１１Ｌよりも外側に補助容量配線１１Ｃが配置されている場合であれば、補助容量配線１１Ｃとの交点において絶縁膜の欠陥が発生する。この場合、補助容量配線１１Ｃとソース配線が短絡され、線状欠陥が発生することになる。
【００１１】
さらに、その後の製造工程においても静電気により半導体配線１４Ｌに電荷が蓄積される可能性があり、上述したドライエッチング工程における剥離帯電はその一例に過ぎない。半導体配線１４Ｌに電荷が蓄積された場合、上述した様な線状欠陥を生じさせる場合だけでなく、ＴＦＴを破壊して点欠陥を生じさせる場合も考えられる。
【００１２】
本発明は、上記の事情に鑑みてなされたものであり、半導体配線の耐静電気特性を改善し、ＴＦＴアレイ基板の製造歩留まりを向上させることを目的とする。また、高品質のＴＦＴアレイ基板を安価に提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明によるＴＦＴアレイ基板は、第１メタル層からなる多数のゲート配線と、第２メタル層からなり、上記ゲート配線に交差させて配置された多数のソース配線と、上記第１メタル層からなるゲート電極、上記第２メタル層からなるソース電極及びドレイン電極、並びに、上記第１メタル層及び上記第２メタル層間に形成される絶縁膜及び半導体層により構成されるＴＦＴと、上記半導体層からなり、上記ソース配線下に配置され、上記ソース配線に沿って伸延させた半導体配線と、上記半導体層からなり、２以上の半導体配線とともに一連の半導体パターンを形成し、これらの半導体配線を連結する半導体連結部とを備えて構成される。この様な構成により、製造工程を複雑化することなく、各半導体配線の面積を増大させることができ、静電気による欠陥の発生を抑制することができる。
【００１４】
また、本発明によるＴＦＴアレイ基板は、上記半導体連結部が、表示領域外において２以上の半導体配線を連結するように構成される。この様な構成により、開口率を低下させる等の表示品質の低下を生じさせることなく、ＴＦＴアレイ基板における半導体配線の面積を増大させることができる。
【００１５】
また、本発明によるＴＦＴアレイ基板は、上記半導体連結部が、表示領域の対向する端辺側において２以上の半導体配線を接続するように構成される。
【００１６】
また、本発明によるＴＦＴアレイ基板は、上記半導体パターンが、ソース配線下に配置された２以上の半導体配線を表示領域の端辺に平行な半導体配線により接続した形状からなる。
【００１７】
また、本発明によるＴＦＴアレイ基板は、表示領域内において隣接する半導体配線を連結するように構成される。この様な構成により、表示領域内において半導体配線を連結することができる。
【００１８】
また、本発明によるＴＦＴアレイ基板は、上記半導体連結部が、上記ゲート配線上に配置され、ゲート配線に沿って伸延させるとともに、活性化領域を不連続にするためのゲート配線との非重複領域を有するように構成される。この様な構成により、開口率を低下させることなく、表示領域内において半導体配線を連結することができる。
【００１９】
また、本発明によるＴＦＴアレイ基板は、第１メタル層からなり、ゲート配線に対して平行に位置され、互いに接続された多数の補助容量電極を備え、上記半導体連結部が、上記補助容量配線上に配置され、補助容量配線に沿って伸延させるように構成される。この様な構成により、開口率を低下させることなく、表示領域内において半導体配線を連結することができる。
【発明の効果】
【００２０】
本発明によれば、２以上の半導体配線を連結する半導体連結部と、これらの半導体配線とを一連の半導体パターンとして形成することによって、製造工程を複雑化することなく、各半導体配線の面積を増大させることができ、静電気による欠陥の発生を抑制することができる。従って、半導体配線の耐静電気特性を改善し、ＴＦＴアレイ基板の製造歩留まりを向上させることができる。また、表示品質を低下させることなく、ＴＦＴアレイ基板における半導体配線の面積を増大させることにより、高品質のＴＦＴアレイ基板を安価に提供することができる。
【発明を実施するための最良の形態】
【００２１】
実施の形態１．
図１は、本発明によるＴＦＴアレイ基板を含む液晶表示装置の一構成例を示した図である。図中の１００はＴＦＴアレイ基板、１０１は制御基板、１０２はゲート駆動モジュール、１０３はソース駆動モジュールである。また、１０４は表示領域、１０５はＴＦＴ、１１Ｌはゲート配線、１５Ｌはソース配線であり、いずれもＴＦＴアレイ基板１００上に形成されている。
【００２２】
ＴＦＴアレイ基板１００には、多数のゲート配線１１Ｌが平行に形成されるとともに、これらのゲート配線１１Ｌに交差させて多数のソース配線１５Ｌが平行に形成されている。さらに、ゲート配線１１Ｌ及びソース配線１５Ｌの各交点ごとにＴＦＴ１０５が形成され、各ＴＦＴ１０５には、画素電極がそれぞれ接続されている。これらの画素電極が配置された矩形領域が表示領域１０４であり、各ゲート配線１１Ｌは表示領域１０４を左右方向に横断するように形成され、各ソース配線１５Ｌは表示領域１０４を上下方向に横断するように形成されている。
【００２３】
上記ＴＦＴ１０５は、ゲート電極及びソース電極が、ゲート配線１１Ｌ及びソース配線１５Ｌにそれぞれ接続され、ドレイン電極が画素電極に接続されている。このため、各ＴＦＴ１０５は、ゲート配線１１Ｌの電位に基づいてオンオフ制御され、オン時におけるソース配線１５Ｌの電位が画素電極に書き込まれる。なお、ＴＦＴアレイ基板１００は、ガラス基板上に共通電極及びカラーフィルタを形成したカラーフィルタ基板と張り合わされ、その間隙に液晶を封入して液晶表示パネルを構成しているが、図１では、カラーフィルタ基板を省略して示している。
【００２４】
制御基板１０１は、外部から入力される画像信号に基づいて、ゲート駆動モジュール１０２及びソース駆動モジュール１０３を制御し、画像表示を行なっている。ゲート駆動モジュール１０２は、ゲートドライバ回路が絶縁性フィルム上に形成されたＴＣＰ（Tape Carrier Package）と呼ばれる可撓性の薄型回路であり、制御基板１０１の出力信号に基づいてゲート配線１１Ｌを駆動している。同様にして、ソース駆動モジュール１０３は、ソースドライバ回路が絶縁性フィルム上に形成されたＴＣＰであり、制御基板１０１の出力信号に基づいてソース配線１５Ｌを駆動している。
【００２５】
図２は、ＴＦＴアレイ基板１００上の一画素を拡大して示した平面図である。ＴＦＴアレイ基板１００上の一画素は、ＴＦＴ１０５と、コンタクトホール２１を介して当該ＴＦＴ１０５のドレイン電極１５Ｄに接続された画素電極１７からなる。画素電極１７は、ゲート配線１１Ｌ及びソース配線１５Ｌに囲まれるとともに、画素電極１７を横断する補助容量配線１１Ｃが形成されている。
【００２６】
ソース配線１５Ｌの下層には、ソース配線１５Ｌに沿って伸延させた半導体配線１４Ｌが形成されている。この半導体配線１４Ｌの幅は、ソース配線１５Ｌよりも狭く、ソース配線１５Ｌと重複させて配置され、表示領域１０４を上下方向に横断している。補助容量配線１１Ｃは、画素容量を増大させるため、画素電極１７の中央付近を横断するように形成された電極であり、ゲート配線１１Ｌと平行に配置され、ソース配線１５Ｌと交差しながら表示領域１０４を左右方向に横断している。
【００２７】
ＴＦＴ１０５は、ゲート配線１１Ｌ及びソース配線１５Ｌの交点付近に形成され、ソース電極１５Ｓ、ドレイン電極１５Ｄ、ゲート電極１１Ｇ及びＴＦＴ半導体部１４Ｔにより構成される。ソース電極１５Ｓは、ソース配線１５ＬをＴＦＴ領域へ分岐させたパターンからなる。ゲート電極１１Ｇは、ゲート配線１１Ｌの一部であり、ＴＦＴ領域内に形成された配線部分からなる。また、ＴＦＴ半導体部１４Ｔは、半導体配線１４ＬをＴＦＴ領域へ分岐させたパターンからなる。
【００２８】
図３（ａ）には、図２のＡ−Ａ切断線による断面図が示され、図３（ｂ）には、図２のＢ−Ｂ切断線による断面図が示されている。ＴＦＴ１０５は、ゲート電極１１ＧがＴＦＴ半導体部１４Ｔよりも下層（絶縁性基板１０側）に配置されたバックチャネル型ＴＦＴである。
【００２９】
ＴＦＴ１０５が形成されたＴＦＴ領域では、絶縁性基板１０上にゲート電極１１Ｇが形成されるとともに、ゲート電極１１Ｇ上に絶縁膜１２を介してＴＦＴ半導体部１４Ｔが形成されている。また、ソース電極１５Ｓ及びドレイン電極１５Ｄは、ＴＦＴ半導体部１４Ｔ上においてチャネル領域２０を挟んで対向するように形成されている。さらに、ソース電極１５Ｓ、ドレイン電極１５Ｄ及びチャネル領域２０上には層間絶縁膜１６が形成されている。ドレイン電極１５Ｄ上の層間絶縁膜１６には、コンタクトホール２１が形成されており、このコンタクトホール２１を介して、画素電極１７がドレイン電極１５Ｄに接続されている。
【００３０】
絶縁性基板１０は、ガラス等を素材とする透明性及び絶縁性を有する基板である。ゲート電極１１Ｇは、絶縁性基板１０上に形成されたＣｒ，Ａｌ，Ｍｏ等からなる第１メタル層をパターニングして形成される。絶縁膜１２は、第１メタル層をより上方の層から絶縁するＳｉＮｘ等からなる。ＴＦＴ半導体部１４ＴはシリコンＳｉ等を主成分とする半導体層により形成されており、絶縁膜１２上に形成されたノンドープ層と、当該ノンドープ層上に形成されたコンタクト層の２層からなる。チャネル領域２０では、コンタクト層がエッチングにより除去されてノンドープ層のみが残されている。ソース電極１５Ｓ及びドレイン電極１５Ｄは、ＴＦＴ半導体部１４Ｔ上に形成されたＣｒ，Ａｌ，Ｍｏ等からなる第２メタル層をパターニングして形成される。層間絶縁膜１６は、第２メタル層をより上方の層から絶縁するＳｉＮｘ等からなる。
【００３１】
画素電極領域では、絶縁性基板１０上に絶縁膜１２及び層間絶縁膜１６を介して画素電極１７が形成されている。この画素電極１７はＩＴＯ（Indium Tin Oxide）等からなる透明電極である。画素電極領域内の一部に形成される補助容量配線１１Ｃには、上記第１メタル層が用いられる。すなわち、補助容量配線１１Ｃは絶縁性基板１０上に形成され、絶縁膜１２を介して画素電極１７と対向しており、この補助容量配線１１Ｃを基準電位に保持することによって画素容量を増大させている。
【００３２】
ソース配線１５Ｌが形成されたソース配線領域では、絶縁膜１２を介して絶縁性基板１０上に半導体配線１４Ｌが形成されている。この半導体配線１４Ｌ上に、半導体配線１４Ｌよりも広幅のソース配線１５Ｌが形成され、さらに、ソース配線１５Ｌ上に層間絶縁膜１６が形成されている。半導体配線１４Ｌには、上記半導体層が用いられ、ソース配線１５Ｌには、上記第２メタル層が用いられる。
【００３３】
ソース配線１５Ｌ及びゲート配線１１Ｌの交差領域では、上記第１メタル層からなるゲート配線１１Ｌが絶縁性基板１０上に形成されており、このゲート配線１１Ｌ上に絶縁膜１２を介して半導体配線１４Ｌ及びソース配線１５Ｌが形成されている。全く同様にして、ソース配線１５Ｌ及び補助容量配線１１Ｃの交差領域では、上記第１メタル層からなる補助容量配線１１Ｃが絶縁性基板１０上に形成されており、この補助容量配線１１Ｃ上に絶縁膜１２を介して半導体配線１４Ｌ及びソース配線１５Ｌが形成されている。
【００３４】
図４は、図２のＴＦＴアレイ基板１００の製造工程の一例を示した平面図であり、ＴＦＴ領域及びその周辺が示されている。また、図５は、当該製造工程におけるＡ−Ａ断面を示した断面図である。まず、スパッタ法又は蒸着法により、絶縁性基板１０上にＣｒ，Ａｌ，Ｔｉ，Ｔａ，Ｍｏ，Ｗ，Ｎｉ等からなる第１メタル層を成膜する。この第１メタル層をパターニングすることにより、ゲート配線１１Ｌ、ゲート電極１１Ｇ及び補助容量配線１１Ｃが形成される（図５（ａ））。
【００３５】
次に、プラズマＣＶＤ法等によって、絶縁膜１２、ノンドープ層及びコンタクト層を連続して成膜する（図５（ｂ））。絶縁膜１２は、窒化シリコンＳｉＮｘ、酸化シリコンＳｉＯｘ等からなる。半導体層は、非晶質シリコン、多結晶シリコン等からなり、コンタクト層は、当該シリコン層にリン、砒素等のｎ型不純物がドーピングされたｎ＋シリコンからなる。この半導体層はドライエッチングによりパターニングされ、半導体配線１４Ｌ及びＴＦＴ半導体部１４Ｔが形成される（図４（ａ），図５（ｃ））。
【００３６】
次に、スパッタ法又は蒸着法により、Ｃｒ，Ａｌ，Ｔｉ，Ｔａ，Ｍｏ，Ｗ，Ｎｉ等からなる第２メタル層を成膜し、この第２メタル層をパターニングして、ソース配線１５Ｌ、ソース電極１５Ｓ及びドレイン電極１５Ｄが形成される。続いて、ソース電極１５Ｓ及びドレイン電極１５Ｄをマスクとして、チャネル領域２０をエッチングし、ノンドープ層を残してコンタクト層を除去する（図４（ｂ），図５（ｄ））。
【００３７】
次に、窒化シリコンＳｉＮｘ、酸化シリコンＳｉＯｘ、有機ポリマー等からなる層間絶縁膜１６を成膜し、この絶縁膜１２をパターニングして、ドレイン電極１５Ｄ上にコンタクトホール２１を形成する（図５（ｅ））。最後に、ＩＴＯ等からなる透明導電膜を成膜し、この透明導電膜をパターニングすることによって、コンタクトホール２１を含む画素電極領域に画素電極１７が形成される（図４（ｃ），図５（ｆ））。
【００３８】
図６は、本発明の実施の形態１によるＴＦＴアレイ基板１００の要部について一構成例を示した平面図であり、絶縁性基板１０上に形成された半導体パターン１４０が示されている。この半導体パターン１４０は、多数の半導体配線１４Ｌと、これらの半導体配線１４Ｌを連結する２本の半導体連結部１４Ｊからなり、半導体層のドライエッチングによって一体的形状として同時に形成される。
【００３９】
半導体配線１４Ｌは、ゲート配線１１Ｌ及び補助容量配線１１Ｃと交差しながら表示領域１０４を上下に横断している。ゲート配線１１Ｌとの交点ごとに、半導体配線１４ＬからＴＦＴ半導体部１４Ｔが分岐しているが、図６では省略している。半導体連結部１４Ｊは、表示領域１０４の対向する２端辺（図６では上端辺及び下端辺）の近傍に、これらの端辺に平行となるように形成され、全ての半導体配線１４Ｌの終端部を表示領域１０４よりも外側において連結している。このため、図示した通り、半導体パターン１４０は梯子状の形状からなる。
【００４０】
図７には、図６の領域Ａ１（表示領域１０４の上端辺付近）を拡大した平面図が示されている。ＴＦＴアレイ基板１００の上端部には、ソース駆動モジュール１０３の端子が接続されるパッド１７Ｐが配置されている。このパッド１７Ｐは、ＩＴＯ等により形成され、コンタクトホール２２を介して、表示領域１０４から引き出されたソース配線１５Ｌに接続されている。一方、ソース配線１５Ｌに沿って表示領域１０４から引き出された半導体配線１４Ｌは、半導体連結部１４Ｊにより互いに連結されている。
【００４１】
図８には、図６の領域Ａ２（表示領域１０４の下端辺付近）を拡大した平面図が示されている。ＴＦＴアレイ基板１００の下端部では、表示領域１０４から引き出されたソース配線１５Ｌが終端している。一方、ソース配線１５Ｌに沿って表示領域１０４から引き出された半導体配線１４Ｌは、半導体連結部１４Ｊにより互いに連結されている。
【００４２】
従来のＴＦＴアレイ基板では、半導体配線１４Ｌがそれぞれ独立パターンとして形成されていた。これに対し、本実施の形態によるＴＦＴアレイ基板では、半導体配線１４Ｌ及び半導体連結部１４Ｊを一連の形状パターンとして形成し、２以上の半導体配線１４Ｌを半導体連結部１４Ｊにより連結している。このため、各半導体配線１４Ｌの面積を増大させ、半導体配線１４Ｌの電位を安定化させることができるので、静電気による欠陥の発生を抑制することができる。すなわち、半導体層のドライエッチング工程において、あるいは、その後の製造工程において、半導体配線１４Ｌが帯電した場合に、電荷量が同じであれば、その放電等によって受ける損傷を抑制することができ、ＴＦＴアレイ基板の製造歩留まりを向上させることができる。
【００４３】
特に、本実施の形態では、表示領域１０４の外側において半導体配線１４Ｌを連結しているため、ＴＦＴアレイ基板の開口率を低減することなく実現することができる。また、全ての半導体配線１４Ｌを連結することによって効果的に欠陥の発生を抑制することができる。従って、液晶表示装置の表示品質を低下させることなく、ＴＦＴアレイ基板を安価に、また安定して提供することが可能となる。
【００４４】
図９は、本発明の実施の形態１によるＴＦＴアレイ基板１００の要部について他の構成例を示した図であり、絶縁性基板１０上に形成された半導体パターン１４１が示されている。この半導体パターン１４１も、図６の場合と同様、全ての半導体配線１４Ｌが、表示領域１０４に形成された半導体連結部１４Ｊによって連結されている。
【００４５】
各半導体配線１４Ｌは、半導体連結部１４Ｊによって、その一方の終端部が隣接する一方の半導体配線１４Ｌに連結され、他方の終端部が隣接する他方の半導体配線１４Ｌに連結されている。つまり、隣接する半導体配線１４Ｌを順に直列接続し、全ての半導体配線１４Ｌがいわゆる一筆書きとなるように連結され、蛇行パターンを形成している。この様な半導体パターン１４１を用いた場合であっても、全ての半導体配線１４Ｌを表示領域１０４外において連結することができ、図６の場合と同様の作用効果を奏することができる。
【００４６】
なお、本実施の形態では、半導体配線１４Ｌの終端部を連結する場合について説明したが、本発明は、このような場合には限定されない。すなわち、終端部であるか否かにかかわらず、半導体配線１４Ｌを互いに連結し、その面積を増大させることができれば、静電気による欠陥の発生を抑制することができ、本発明による効果を奏する。
【００４７】
実施の形態２．
実施の形態１では、全ての半導体配線１４Ｌを連結する場合について説明した。これに対し、本実施の形態では、各半導体配線１４Ｌを他のいずれかの半導体配線１４Ｌと連結し、全ての半導体配線１４Ｌがいずれかに属する２以上の半導体パターンを形成する場合について説明する。
【００４８】
図１０は、本発明の実施の形態２によるＴＦＴアレイ基板１００の要部について一構成例を示した図であり、絶縁性基板１０上に形成された２つの半導体パターン１４２ａ，１４２ｂが示されている。各半導体パターン１４２ａ，１４２ｂは、それぞれが多数の半導体配線１４Ｌを一方の終端部において連結した櫛歯形状からなり、隣接する半導体配線１４Ｌは互いに異なる半導体パターン１４２ａ，１４２ｂに属している。つまり、櫛歯形状の半導体パターン１４２ａ，１４２ｂが、一方の歯を他方の歯間に順に挿入して組み合わせられた状態で対向配置されている。
【００４９】
この場合、実施の形態１のように、全ての半導体配線１４Ｌを連結して１つの半導体パターンを形成しているわけではないが、各半導体配線１４Ｌは、少なくとも他のいずれかの半導体配線１４Ｌと連結され、半導体パターン１４２ａ，１４２ｂのいずれかに属している。換言すれば、実施の形態１と同様、独立して形成された半導体配線１４Ｌはなく、従来のＴＦＴアレイ基板に比べて各半導体配線１４Ｌの面積を増大させることができる。
【００５０】
図１１は、本発明の実施の形態２によるＴＦＴアレイ基板１００の要部について他の構成例を示した図であり、絶縁性基板１０上に形成された多数の半導体パターン１４３が示されている。各半導体パターン１４３は、２つの半導体配線１４Ｌを連結して構成される。このため、独立して形成された半導体配線１４Ｌはなく、従来のＴＦＴアレイ基板に比べて各半導体配線１４Ｌの面積を増大させることができる。
【００５１】
本実施の形態によれば、絶縁性基板１０上には２以上の半導体パターンが形成されている。各半導体パターンは、半導体連結部１４Ｊによって連結された２以上の半導体配線１４Ｌからなり、全ての半導体配線１４Ｌが、いずれかの半導体パターンに属している。このため、各半導体配線１４Ｌの面積を増大させて、各半導体配線１４Ｌの電位を安定化させ、静電気による欠陥の発生を抑制することができる。
【００５２】
実施の形態３．
実施の形態１及び２では、表示領域１０４外において半導体配線１４Ｌを連結する場合の例について説明した。これに対し、本実施の形態では、表示領域１０４内において半導体配線１４Ｌを連結する場合について説明する。
【００５３】
図１２は、本発明の実施の形態３によるＴＦＴアレイ基板１００の要部について一構成例を示した図であり、絶縁性基板１０上に形成された半導体パターン１４４が示されている。この半導体パターン１４４は、多数の半導体配線１４Ｌと、これらの半導体配線１４Ｌを表示領域１０４内において連結する半導体連結部１４Ｋからなる。半導体連結部１４Ｋは、ゲート配線１１Ｌ上に形成され、ゲート配線１１Ｌ及びソース配線１５Ｌの交点において、隣接する半導体配線１４Ｌを連結している。このため、開口率を低減することなく、表示領域１０４内において半導体配線１４Ｌを連結することができる。
【００５４】
ここで、半導体連結部１４Ｋをゲート配線１１Ｌに沿って伸延させ、半導体配線１４Ｌを連結した場合、隣接するＴＦＴ１０５が繋がってしまうという問題が発生する。すなわち、半導体層のうち、ゲート配線１１Ｌ上に位置する領域は、ゲート配線１１Ｌの電位によって活性化される。この活性化領域が、ゲート配線１１Ｌ方向に隣接するＴＦＴ１０５について連続した領域となれば、これらのＴＦＴ１０５間で電流が流れ、ＴＦＴ１０５を正常に動作させることができない。このため、ＴＦＴ１０５間で活性化領域を連続させない構成にする必要がある。
【００５５】
図１３は、図１２の半導体連結部１４Ｋを拡大して示した平面図である。半導体連結部１４Ｋは、おおむねゲート配線１１Ｌに沿って伸延させて形成されるが、ゲート配線１１Ｌと重複していない非重複領域を有し、隣接するＴＦＴ１０５の活性領域は、この非重複領域において一端途切れ、不連続となっている。
【００５６】
ここでは、ゲート配線１１Ｌ及び半導体連結部１４Ｋは、その配線幅を狭めたくびれ部１１ｎ，１４ｎをそれぞれ有し、半導体連結部１４Ｋのくびれ部１４ｎをゲート配線１１Ｌと重複することなく、ゲート配線１１Ｌのくびれ部１１ｎを通過させている。つまり、半導体連結部１４Ｋにゲート配線１１Ｌと重複しない領域を設けて、活性化領域を一端途切れさせている。従って、隣接するＴＦＴ１０５の活性化領域を不連続にしつつ、隣接する半導体配線１４Ｌを連結することができる。
【００５７】
図１４は、図１２の半導体連結部１４Ｋが補助電極配線１１Ｃ上に形成される場合の例を示した平面図である。この半導体連結部１４Ｋは、補助電極配線１１Ｃ上に形成され、補助電極配線１１Ｃ及びソース配線１５Ｌの交点において、隣接する半導体配線１４Ｌを連結している。このため、図１３に示した場合と同様、開口率を低減することなく、表示領域１０４内において半導体配線１４Ｌを連結することができる。
【００５８】
図１５は、本発明の実施の形態３によるＴＦＴアレイ基板１００の要部について他の構成例を示した図であり、絶縁性基板１０上に形成された半導体パターン１４５が示されている。この半導体パターン１４５は、表示領域１０４内に多数の半導体連結部１４Ｋが形成されるとともに、表示領域１０４外にも半導体連結部１４Ｊが形成されている。このため、より効果的に製造歩留まりを向上させることができる。
【００５９】
本実施の形態によれば、半導体連結部１４Ｋをゲート配線１１Ｌに沿って伸延させて、表示領域１０４内において隣接する半導体配線１４Ｌを連結している。その際、上記半導体連結部１４Ｋの一部をゲート配線１１Ｌと重複させることなく形成し、隣接するＴＦＴ１０５の活性化領域を不連続にすることによって、これらのＴＦＴ１０５が結合してしまうのを防止している。従って、半導体配線１４Ｌの面積を表示領域１０４内において増大させ、静電気による欠陥の発生を抑制することができる。
【００６０】
従って、表示領域１０４の外側に半導体連結部１４Ｊを設けることなく、半導体配線１４Ｌを連結することができる。さらに、表示領域１０４内の半導体連結部１４Ｋと、表示領域１０４外の半導体連結部１４Ｋとを形成することにより、静電気による欠陥の発生をより効果的に抑制することもできる。
【００６１】
なお、図１３及び図１４では、半導体連結部１４Ｋが、ゲート電極１１Ｌ又は補助電極配線１１Ｃ上に形成される場合の例について説明したが、半導体連結部１４Ｋは、表示領域１０４内の任意の位置に形成することができる。すなわち、表示領域１０４内において半導体配線１４Ｌを連結させることができれば、半導体配線１４Ｌの面積を表示領域１０４内において増大させ、静電気による欠陥の発生を抑制することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明によるＴＦＴアレイ基板を含む液晶表示装置の一構成例を示した図である。
【図２】ＴＦＴアレイ基板１００上の一画素を拡大して示した平面図である。
【図３】図２のＴＦＴアレイ基板１００におけるＡ−Ａ切断線及びＢ−Ｂ切断線による断面図である。
【図４】ＴＦＴアレイ基板の製造工程の一例を示した平面図である。
【図５】ＴＦＴアレイ基板の製造工程の一例を示した断面図である。
【図６】本発明の実施の形態１によるＴＦＴアレイ基板１００の要部について一構成例を示した平面図である。
【図７】図６の領域Ａ１（表示領域１０４の上端辺付近）を拡大した平面図が示されている。
【図８】図６の領域Ａ２（表示領域１０４の下端辺付近）を拡大した平面図が示されている。
【図９】本発明の実施の形態１によるＴＦＴアレイ基板１００の要部について他の構成例を示した図である。
【図１０】本発明の実施の形態２によるＴＦＴアレイ基板１００の要部について一構成例を示した図である。
【図１１】本発明の実施の形態２によるＴＦＴアレイ基板１００の要部について他の構成例を示した図である。
【図１２】本発明の実施の形態３によるＴＦＴアレイ基板１００の要部について一構成例を示した図である。
【図１３】図１２の半導体連結部１４Ｋを拡大して示した平面図である。
【図１４】図１２の半導体連結部１４Ｋが補助電極配線１１Ｃ上に形成される場合の例を示した平面図である。
【図１５】本発明の実施の形態３によるＴＦＴアレイ基板１００の要部について他の構成例を示した図である。この様なＴＦＴアレイ基板の製造工程において、パターニング処理後の半導体層に静電気に起因すると思われる損傷が観察されることを発明者らは発見した。図１６は、この様子の一例を示した図である。
【図１６】従来のＴＦＴアレイ基板におけるパターニング処理後の半導体層の損傷の一例を示した図である。
【図１７】ドライエッチング処理の一例を示した図である。
【符号の説明】
【００６３】
１０  絶縁性基板
１１Ｌ  ゲート配線
１１Ｇ  ゲート電極
１１Ｃ  補助容量配線
１２  絶縁膜
１４Ｊ，１４Ｋ  半導体連結部
１４Ｔ  ＴＦＴ半導体部
１４Ｌ  半導体配線
１５Ｌ  ソース配線
１５Ｓ  ソース電極
１５Ｄ  ドレイン電極
１６  層間絶縁膜
１７  画素電極
２０  チャネル領域
２１  コンタクトホール
１００  ＴＦＴアレイ基板
１０１  制御基板
１０２  ゲート駆動モジュール
１０３  ソース駆動モジュール
１０４  表示領域
１４０，１４１，１４２ａ，１４２ｂ，１４３〜１４５  半導体パターン
１０５  ＴＦＴ
【図１】
2005302818.tif 000003
【図２】
2005302818.tif 000004
【図３】
2005302818.tif 000005
【図４】
2005302818.tif 000006
【図５】
2005302818.tif 000007
【図６】
2005302818.tif 000008
【図７】
2005302818.tif 000009
【図８】
2005302818.tif 000010
【図９】
2005302818.tif 000011
【図１０】
2005302818.tif 000012
【図１１】
2005302818.tif 000013
【図１２】
2005302818.tif 000014
【図１３】
2005302818.tif 000015
【図１４】
2005302818.tif 000016
【図１５】
2005302818.tif 000017
【図１６】
2005302818.tif 000018
【図１７】
2005302818.tif 000019