(57)【要約】【課題】  十分なリフレッシュ機能を確保しつつ、リフレッシュのアクセスオーバーヘッドの軽減を実現しうる半導体記憶装置を提供する。【解決手段】  半導体記憶装置の周辺回路中には、内部リフレッシュ制御回路１２が設けられている。内部リフレッシュ制御回路において、リフレッシュ基本クロック生成回路１２１で外部クロックとは非同期でリフレッシュ基本クロック１２６が生成され、これに応じて、最終的にリフレッシュ要求信号１２７が活性化される。リフレッシュ要求信号が活性化された状態で通常アクセスが実行されると、内部ＲＯＷ系制御回路１２４において、内部リフレッシュ信号などを用いて、合成内部ＲＡＳ３４が生成される。この合成内部ＲＡＳ３４に応じて、ＲＡＳサイクル中でリフレッシュのための動作が行なわれる。【選択図】    図３
2005149567.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタ及びトランジスタを有するメモリセルの複数個を行列状に配置してなるメモリセルアレイと、
上記メモリセルアレイの行方向に配置された複数のメモリセルに接続される複数のワード線と、
上記メモリセルアレイの列方向に配置された複数のメモリセルに接続される複数のワード線と、
内部クロックを生成する内部クロック生成部と、
外部から入力される外部クロックをトリガとし、メモリアクセス信号及び上記内部クロックに応答して、上記メモリセルアレイ中の各メモリセルの内部アドレスを生成する内部アドレス生成部と、
上記内部アドレスに応答して、複数のメモリアクセスサイクルのうち少なくとも１つのメモリアクセスサイクルにおいてリフレッシュのための動作を行なうよう制御する内部リフレッシュ制御手段と
を備えている半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
上記少なくとも１つのメモリアクセスサイクルにおいて、メモリセルに対するリードライトが可能な期間であるメモリアクティブ期間よりも前にリフレッシュのための動作を行なう，半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
上記内部リフレッシュ制御手段は、上記メモリアクセス信号のアクティブエッジあるいは上記内部クロックの先頭クロックエッジを起動タイミングとしてリフレッシュのための動作を行なう，半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
上記少なくとも１つのメモリアクセスサイクルにおいて、メモリセルに対するリードライトが可能な期間であるメモリアクティブ期間よりも後にリフレッシュのための動作を行なう，半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
上記内部リフレッシュ制御手段は、上記メモリアクセス信号のインアクティブエッジ又はメモリインアクティブエッジ後の上記内部クロックの先頭クロックエッジを起動タイミングとしてリフレッシュのための動作を行なう，半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、
上記内部リフレッシュ制御手段は、上記複数のメモリアクセスサイクルのうち相連続する２つのＲＡＳサイクルに跨ってリフレッシュのための動作を行なう，半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、
上記内部リフレッシュ制御手段は、上記メモリアクセス信号のインアクティブエッジ又はメモリインアクティブエッジ後の上記内部クロックの先頭クロックエッジを起動タイミングとしてリフレッシュのための動作を行なう，半導体記憶装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体記憶装置において、
上記内部リフレッシュ制御手段は、２以上のメモリアクセスサイクルごとに１回だけのリフレッシュのための動作を行なう，半導体記憶装置。
【請求項９】
請求項１〜７のうちいずれか１つに記載の半導体記憶装置において、
上記外部クロックの周波数を検知する外部クロック周波数検知部をさらに備え、
上記内部リフレッシュ制御手段は、上記外部クロック周波数検知部の出力に応答して、上記外部クロックの周波数によって上記複数のメモリアクセスサイクルにおける上記リフレッシュのための動作を行なう頻度を変更する，半導体記憶装置。
【請求項１０】
請求項９記載の半導体記憶装置において、
上記内部リフレッシュ制御手段は、上記外部クロックの周波数が所定値以下のときには各メモリアクセスサイクルごとにリフレッシュのための動作を行なう一方、上記外部クロックの周波数が所定値を越えたときには複数のメモリアクセスサイクルごとにリフレッシュのための動作を行なう，半導体記憶装置。
【請求項１１】
請求項９又は１０記載の半導体記憶装置において、
上記内部リフレッシュ制御手段は、テストモード信号又はバッテリー動作信号を受けたときに、上記複数のメモリアクセスサイクルにおける上記リフレッシュのための動作を行なう頻度を変更する，半導体記憶装置。
【請求項１２】
請求項１〜７のうちいずれか１つに記載の半導体記憶装置において、
モード設定用のモードレジスタをさらに備え、
上記内部リフレッシュ制御手段は、上記モードレジスタに設定されたモードに応じて、上記複数のメモリアクセスサイクルにおける上記リフレッシュのための動作を行なう頻度を変更する，半導体記憶装置。
【請求項１３】
請求項１〜７のうちいずれか１つに記載の半導体記憶装置において、
検査時に、接続・切断状態が設定されるヒューズ素子を用いた状態設定回路をさらに備え、
上記内部リフレッシュ制御手段は、上記状態設定回路のヒューズ素子の状態に応じて、各メモリアクセスサイクルごとにリフレッシュのための動作を行なうか、複数のメモリアクセスサイクルごとにリフレッシュのための動作を行なうかを切り替える，半導体記憶装置。
【請求項１４】
請求項１〜１３のうちいずれか１つに記載の半導体記憶装置において、
上記内部アドレス生成部は、上記リフレッシュのための動作が終了してから一定時間が経過した後に上記メモリアクセスサイクルが生成されない場合には、上記内部アドレスを生成する，半導体記憶装置。
【請求項１５】
請求項１４記載の半導体記憶装置において、
上記内部アドレス生成部は、上記リフレッシュのための動作が終了してから一定時間が経過した後における最初の外部クロックの立ち下がりに応じて、リフレッシュのための動作のトリガをかける，半導体記憶装置。
【請求項１６】
請求項１〜１５のうちいずれか１つに記載の半導体記憶装置において、
上記内部リフレッシュ制御手段は、上記外部クロックの一定数をもってリフレッシュ周期とし、各リフレッシュ周期ごとに所定回数だけしかリフレッシュを行なわない，半導体記憶装置。
【請求項１７】
請求項１〜１６のうちいずれか１つに記載の半導体記憶装置において、
上記内部リフレッシュ制御手段は、上記内部クロックの周期を、データ保持時間を保持時間内に必要なリフレッシュ回数で除して求めた時間に基づいて設定する，半導体記憶装置。
【請求項１８】
請求項１〜１７のうちいずれか１つに記載の半導体記憶装置において、
トランジスタ、抵抗、ＭＯＳ容量等の素子形成工程と配線工程からなるＣＭＯＳプロセスで作られるダイナミックランダムアクセスメモリである，半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特にダイナミックランダムアクセスメモリ（以下ＤＲＡＭ）のデータ保持動作（リフレッシュ）の制御方法に関するものである。
【背景技術】
【０００２】
近年、ＩＴ技術の進展に伴い、パーソナルコンピュータ（ＰＣ）やワークステーション（ＷＳ）などのコンピュータや、携帯電話，ＰＤＡなどの携帯機器や、ＤＶＤ，デジタルテレビ（ＤＴＶ）に代表されるデジタル民生機器などの様々な技術分野において、揮発性メモリであるＤＲＡＭが使用されている。また、低消費電力やデータ転送レートの向上を目指して、ＤＲＡＭをロジック回路やアナログ回路と同一チップ上に混載した大規模集積回路であるシステムＬＳＩが開発されている。
【０００３】
特に、システムＬＳＩ上に混載されるＤＲＡＭには、同時に作り込まれるロジック回路部の性能を低下させないことと、ＬＳＩとしてのコストを大幅に上昇させないことが主に求められる。また、ロジック回路部の性能を重視した，いわゆるロジックベースと呼ばれるＤＲＡＭプロセスを構築する必要がある。しかしながら、このロジックベースのＤＲＡＭプロセスは、ＤＲＡＭ本来のセルサイズ，データ保持時間に関する性能について、汎用ＤＲＡＭと同等の性能を発揮することができない。
【０００４】
図２１は、ＤＲＡＭ・ロジック混載型デバイス中におけるビット線上置き型ＤＲＡＭメモリセルの一般的な構造を示す断面図である。ＤＲＡＭメモリセルは、メモリセルトランジスタ４１５と、メモリセルキャパシタ４１４とによって構成されている。半導体基板４０１内には、ディープＮウェル４０２と、ディープＮウェル４０３によって囲まれるＰウェル４０３と、素子分離４０４と、メモリセルトランジスタ４１５のドレイン領域４０５と、メモリセルトランジスタ４１５のソース領域４０６とが形成されている。また、半導体基板４０１上には、ゲート絶縁膜４０９を挟んで設けられ、メモリセルトランジスタ４１５のゲート電極として機能するワード線４２と、コンタクト４１３を介してドレイン領域４０５に接続されるビット線４３と、ソース領域４０６に接続されるメモリセルキャパシタ４１４とが設けられている。メモリセルキャパシタ４１４は、ソース領域４０６に接続される電極であるストレージノード４１１と、他方の電極であるセルプレート４１２と、ストレージノード４１１とセルプレート４１２との間に設けられた容量絶縁膜４２０とを備えている。
【０００５】
同図に示すように、コンタクト４１３のアスペクト比（コンタクト高さとコンタクト径との比）には上限があるという微細加工上の制約から、コンタクト径を大きくすることやメモリセルの高さを低くして、デバイスの縦方向寸法を低減することにより加工余裕度を持たせることがある。その結果、メモリセルサイズが汎用ＤＲＡＭに比べ大きくなるとともに、ストレージノード４１１とセルプレート４１２との間で容量絶縁膜４２０を挟んで形成されるメモリセルキャパシタの容量（Ｃｓ）が１／４程度かそれ以下に減少してしまう。
【０００６】
一般に、ＤＲＡＭのメモリセルのデータ読出し動作は、以下の通りである。まず、ワード線４２をハイレベルにしてアクセスされたメモリセルトランジスタをオン状態にし、メモリセルキャパシタと、１／２ＶＤＤプリチャージ状態にあるビット線４３とを接続状態にする。これにより、メモリセルキャパシタの容量Ｃｓとビット線容量Ｃｂとに応じて電荷が再分配され、ビット線４３において電荷に応じた微小電位ΔＶが生じる。そして、差動検知増幅器（センスアンプ）により、このビット線の電位とプリチャージ状態にある参照ビット線の電位１／２ＶＤＤとの電位差が差動検知され、フル論理レベルまで増幅された後、外部へ出力される。
【０００７】
ここで、メモリセルキャパシタの両電極間の電圧をＶｓ、メモリセルキャパシタに蓄積されている電荷をＱｓ＝ＣｓｘＶｓとすると、微小電位ΔＶは、
ΔＶ＝１／２ＶＤＤ
＋｛（Ｖｓ−１／２ＶＤＤ）×（Ｃｓ／（Ｃｂ＋Ｃｓ）｝
となる。つまり、電極間電圧Ｖｓと、容量Ｃｂ，Ｃｓの比（容量比Ｃｂ／Ｃｓ）とにより、微小ΔＶが決定されることがわかる。メモリセルへのアクセスが行なわれずにデータ保持状態が続くと、メモリセルにはＤＣ的なリークや、その周辺のメモリセルへのアクセスに伴う動作ノイズによるリーク、などのさまざまなリークが生じる。そのため、メモリセルキャパシタに蓄積している電荷が次第に減少し、電極間電圧Ｖｓが低下すると、センスアンプで検知できないレベルまで微小電位ΔＶが低下するおそれがある。このセンスアンプによって電位を検知しうる限界に達するまでの時間が、データ保持時間となる。このため、特にシステムＬＳＩにおいて、汎用ＤＲＡＭに比べてメモリセルキャパシタの容量Ｃｓが小さいという状況の中で、汎用ＤＲＡＭと同等のデータ保持時間を確保するためには、ビット線容量Ｃｂを低減して容量比Ｃｂ／Ｃｓを同等にする必要がある。
【０００８】
一方、混載用ＤＲＡＭコアは、システム全体にフレキシブルに対応するため、数Ｍｂｉｔの小容量のＤＲＡＭから数１０Ｍｂｉｔの比較的大容量のＤＲＡＭまでの混載に対応する必要がある。この際、特に小容量のＤＲＡＭの混載時には、トランジスタ，抵抗，ＭＯＳ容量等の素子形成工程と配線工程とを含み、工程が簡略されたＰｕｒｅＣＭＯＳプロセスで製造される。一般に、ＤＲＡＭメモリセルサイズの５〜１０倍程度のメモリセルサイズを有するスタティックランダムアクセスメモリ（ＳＲＡＭ）を搭載する場合に比較して、できる限り小さなコアサイズを実現しチップコスト優位性を保つ必要がある。そのため、周辺回路の回路規模の増大を避けるためには、メモリセルアレイサイズを汎用ＤＲＡＭの１／２程度とあまり小さくできないため、ビット線容量Ｃｂの低減が困難であり、容量比Ｃｂ／Ｃｓが大きくなる傾向がある。
【０００９】
さらに、消費電力の低減やロジック回路部とのインターフェース高速化のためレベルシフタを使用しないようにするためにデータ系回路の駆動電圧をロジック電圧と同一するというような対応をしている。そのため、微細化が進み、例えば０．１３μｍプロセスでの１．２Ｖというように、非常に低いロジック電圧なった場合、メモリセルにおける蓄積電荷量が非常に少なくなる。このためビット線読み出し電位が理想状態でも１００ｍＶ以下とかなり小さくなり、数ｍｓと汎用ＤＲＡＭ並みのデータ保持時間を確保できなくなっている。そのためデータ保持動作を頻繁に行わなければならず、このデータ保持動作（以下、リフレッシュ動作という）がアクセスオーバーヘッドとなっている。
【００１０】
図２３は、従来の混載用ＤＲＡＭコアの構成を示すブロック回路図である。また、図２４は、従来の混載用ＤＲＡＭコア内の信号のタイミング図である。
【００１１】
図２３に示すように、ＤＲＡＭコアは、多数のメモリセル４１がマトリックス状に配置されたメモリセルアレイ１と、ＲＡＳ等の外部制御信号，アドレス，データなど、外部との信号の入出力や外部制御信号やアドレスよりＤＲＡＭ内部の制御信号を生成する周辺回路１００６とを備えている。
【００１２】
メモリセルアレイ１には、メモリセルアレイ１の第１の方向に沿って延びるワード線４２と、メモリセルアレイ１の上記第１の方向とは実質的に直行する第２の方向に沿って延びるビット線４３とが設けられている。また、周辺回路１００６のうちメモリセルアレイ１に近接する領域には、ワード線４２を選択するロウデコーダ１００２と、メモリセルのデータの読み出し，再書き込みを行なうセンスアンプや，ビット線４３とセンスアンプ等との接続をオン・オフするコラムスイッチなどを配置したセンスアンプ／コラムスイッチ１００３と、センスアンプの制御及びビット線の選択を行なうセンス制御回路／コラムデコーダ１００４と、メインビット線４４を介してメモリセルアレイ１とその外部との間におけるデータの入出力を行なうためのメインアンプ及びライトアンプから構成されるデータバス入出力回路１００５とが設けられている。
【００１３】
周辺回路１００６には、さらに、ＲＡＳ（行アドレスストローブ）２１，ＣＡＳ（列アドレスストローブ）２２，ＷＥ（ライトイネーブル）２３，ＣＬＫ（クロック）２４，ＲＥＦ（リフレッシュ）信号２５，テスト信号２６等を入力するためのコマンド入力回路１００７と、アドレス信号２７を入力するためのアドレス入力回路１００８と、入力データバス４６を介してデータ入出力回路１００５に接続されData-in 信号（入力データ信号）２８を入力するためのデータ入力回路１００９と、出力データバス４７を介してデータ入出力回路５に接続されData-out信号（出力データ信号）２９を出力するためのデータ出力回路１０１０と、ロウデコーダ１００２を制御するためのロウ制御回路１００１１と、カウンタアドレス信号３６を生成するためのアドレスカウンタ１０１３と、ロウアドレスプリデコード信号３７を生成するためのロウアドレスプリデコーダ１０１４とが設けられている。
【００１４】
ここで、コマンド入力回路１００７は、ＲＡＳ２１，ＣＡＳ２２，ＷＥ信号２３，ＣＬＫ信号２４，ＲＥＦ信号２５，テスト信号２６などの外部からのコマンド（外部制御信号）に応答して、ＲＡＳＣＭＤ３１やＲＥＦＣＭＤ３２等の内部制御信号を生成し、ロウ制御回路１０１１，ロウアドレスプリデコーダ１０１４等の各制御回路にこの内部制御信号を送る。アドレス制御回路１００８は、アドレス信号２７に応答して、ロウアドレス信号３５をロウアドレスプリデコーダ１０１４に送る。
【００１５】
そして、以上のように構成された従来のＤＲＡＭコアにおいては、図２４のタイムチャートに示すような各種動作が行なわれる。
【００１６】
通常動作時は、ＲＡＳ２１が活性状態になるとＡＣＴコマンドが入力され、これを受けてＲＡＳＣＭＤ３１が活性化される。そして、ＲＡＳＣＭＤ３１を受けてロウ制御回路１１において内部ＲＡＳ１０３３が活性化され、内部ＲＡＳ１０３３がロウデコーダ１００２及びセンス制御回路１００４に入力される。メモリアレイ１においては、内部ＲＡＳ１０３３に基づいてワード線４２が活性化され、選択されたメモリセルのデータがビット線４３に読み出され、センスアンプ１００３によってデータが増幅されて検知される。
【００１７】
リフレッシュ動作時には、ＲＥＦ信号２５がアクティブになるとＲＥＦコマンドが入力され、これを受けてＲＥＦＣＭＤ３２が活性化される。そして、通常動作時と同様に、ＲＥＦＣＭＤ３２を受けてロウ制御回路１０１１において内部ＲＡＳ１０３３が活性化され、内部ＲＡＳ１０３３がロウデコーダ２及びセンス制御回路１００４に入力される。また、リフレッシュ動作時、ロウプリデコーダ１０１４において、ＲＥＦＣＭＤ３２に応じ、外部から入力されるロウアドレス信号３５の代りに、アドレスカウンタ１０１３で生成されたカウンタアドレス信号３６からロウプリデコード信号３７が生成され、このロウプリデコード信号３７がロウデコーダ１００２に送られる。メモリアレイ１においては、内部ＲＡＳ１０３３に基づいてワード線４２が活性化され、選択されたメモリセルのデータがビット線４３に読み出され、センスアンプ１００３によってデータが増幅された後、メモリセルにデータの再書き込が行なわれる。この一連の動作によって、メモリセルのデータが揮発することなく保持される。
【００１８】
なお、リフレッシュ動作を起動させるための信号としては、外部よりＲＥＦ信号を入力する代わりに、特許文献１に示されるような既存の外部信号（／ＣＥ、／ＯＥ、／ＷＥ）の組み合わせを用いる場合もある。
【００１９】
さらに、リフレッシュ動作が不要な半導体記憶装置として、特許文献２に開示されているように、外部からのアクセス制御であるリードないしはライトコマンドの入力がないことを検知した結果により、内部的にリフレッシュ信号を生成し、自動的にリフレッシュを行なうと同時に外部コマンドの入力停止するものが知られている。ただし、この特許宇文献２の技術は、連続ランダムアクセスやページ動作が継続する場合にはリフレッシュ動作が入らないという点で、実用化には適しない。
【特許文献１】特開昭６１−０８２３９７号公報（要約書）
【特許文献２】特開２００１−２１００７４号公報（要約書）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上記従来の半導体記憶装置においては、以下のような不具合があった。図２４のタイミングチャートに示されるように、リフレッシュの期間においては、メモリセルアレイをリフレッシュのために占有しているために、一定期間（図２４での例では３クロック間）、外部からのアクセスが不可となる。よって、リフレッシュ周期内におけるデータアクセスが可能な期間の占有率は相対的に低下していき、画像処理などで多用される連続したランダムアクセスや長いページの連続アクセスができなくなってしまう。
【００２１】
さらに、近年、ＤＲＡＭ・ロジック混載デバイスの製造技術として、ロジックとのさらなるコンパチビリティと、ＳＲＡＭよりも小面積であるという優位性とを引き出すために、ＰｕｒｅＣＭＯＳプロセスにおけるロジックトランジスタのゲート絶縁膜の形成とメモリセルキャパシタの容量絶縁膜の形成とを同時に行なう技術が開発されている。
【００２２】
図２２は、ＰｕｒｅＣＭＯＳプロセス技術によって形成されるプレーナ型ＤＲＡＭメモリセルの一般的な構造を示す断面図である。同図に示すように、ＤＲＡＭメモリセルは、図２１に示すメモリセルと基本的には同じ構成要素を含んでいるが、この場合はＰチャネル型のメモリセルトランジスタであるので、図２１に示すディープＮウェル領域４０２は設けられておらず、図２１に示すＰウェル４０３に代えてＮウェル４２１が設けられ、ドレイン領域４０５及びソース領域４０６はＰ型領域である。そして、メモリセルキャパシタ４１４はプレーナ型構造を有しており、容量絶縁膜４２０はロジックトランジスタ（図示せず）のゲート絶縁膜と同時に形成された酸化膜からなり、セルプレート４１２はワード線４２と同時に形成されたポリサイド膜からなる。
【００２３】
図２２に示す構造において、メモリセルキャパシタ４１４自体が２次元形状を有することから、メモリセルキャパシタ４１４の容量が小さくなり、かつ、薄膜のゲート酸化膜を用いるためにセルプレート−基板間のリークが多くなる。その結果、メモリセルアレイのサイズを汎用ＤＲＡＭの１／１０前後まで小さくしても電荷保持時間は数１００μｓとさらに短くなる。ここまで短くなると、数サイクルに１回リフレッシュを行わなければならないため、画像処理などで多用される連続したランダムアクセスや長いページの連続アクセスがさらに困難になってしまう。
【００２４】
本発明の目的は、十分なリフレッシュ機能を確保しつつ、リフレッシュのアクセスオーバーヘッドの軽減を実現しうる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２５】
本発明の半導体記憶装置は、リフレッシュが必要なメモリセルを備えた半導体記憶装置を前提とし、内部クロックを内部で生成しておいて、外部クロックをトリガとして、メモリアクセス信号と内部クロックに応答して、内部アドレスを生成し、この内部アドレスに応答して、メモリアクセスサイクル中でリフレッシュのための動作を行なうように構成されている。
【００２６】
これにより、内部リフレッシュ制御手段により、外部からのリフレッシュ指令とは切り離してリフレッシュのための動作が行なわれるので、アクセスオーバーヘッドを解消することが可能になる。
【００２７】
リフレッシュのための動作は、メモリアクセスサイクルにおいてメモリアクティブ期間よりも前後いずれか、あるいは２つのメモリアクセスサイクルに跨らせることができる。
【００２８】
また、２以上のメモリアクセスサイクルごとに１回だけのリフレッシュのための動作を行なうことにより、外部クロック周波数が高い場合に過剰なリフレッシュ動作を抑制することができる。特に、外部クロックの周波数によって複数のメモリアクセスサイクルにおけるリフレッシュのための動作を行なう頻度を変更することが効果的である。
【００２９】
モードレジスタの設定や、ヒューズ素子の設定に応じて、リフレッシュの行なう頻度を変更してもよい。
【００３０】
また、リフレッシュのための動作が終了してから一定時間が経過した後にメモリアクセスサイクルが生成されない場合には、内部アドレスを生成することにより、ページ動作などによって長期間の間メモリアクセスがない場合におけるリフレッシュを確保することができる。
【００３１】
あるリフレッシュ周期ごとに所定回数だけしかリフレッシュを行なわないことにより、過剰なリフレッシュ動作を回避することができ、低消費電力化を実現することができる。
【発明の効果】
【００３２】
本発明の半導体装置によると、ＤＲＡＭにおいて、データ保持動作（リフレッシュ）に関して外部からのリフレッシュ信号を与えなくともデータ保持動作を行わせることが可能になり、制御を簡便にし、いわゆるリフレッシュフリーＤＲＡＭを実現し、アクセスオーバーヘッドを低減と仕様の簡略化をおこなうことできる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
図１は、第１の実施形態の半導体記憶装置（混載用ＤＲＡＭコア）の構成を示すブロック回路図である。図２は、第１の実施形態の半導体記憶装置内の合成内部ＲＡＳ系信号による制御状態の遷移を示す図である。図３は、第１の実施形態の半導体記憶装置内の内部リフレッシュ制御回路（内部リフレッシュ制御手段）などの構成を詳細に示すブロック回路図である。図４は、第１の実施形態の半導体記憶装置内の各種信号のタイミング図である。
【００３４】
図１に示すように、ＤＲＡＭコアは、多数のメモリセル４１がマトリックス状に配置されたメモリセルアレイ１と、ＲＡＳ等の外部制御信号，アドレス，データなど、外部との信号の入出力や外部制御信号やアドレスよりＤＲＡＭ内部の制御信号を生成する周辺回路６とを備えている。
【００３５】
メモリセルアレイ１には、メモリセルアレイ１の第１の方向に沿って延びるワード線４２と、メモリセルアレイ１の上記第１の方向とは実質的に直行する第２の方向に沿って延びるビット線４３とが設けられている。また、周辺回路６のうちメモリセルアレイ１に近接する領域には、ワード線４２を選択するロウデコーダ２と、メモリセルのデータの読み出し，再書き込みを行なうセンスアンプや，ビット線４３とセンスアンプ等との接続をオン・オフするコラムスイッチなどを配置したセンスアンプ／コラムスイッチ３と、センスアンプの制御及びビット線の選択を行なうセンス制御回路／コラムデコーダ４と、メインビット線４４を介してメモリセルアレイ１とその外部との間におけるデータの入出力を行なうためのメインアンプ及びライトアンプから構成されるデータバス入出力回路５とが設けられている。
【００３６】
周辺回路６には、さらに、ＲＡＳ（行アドレスストローブ）２１，ＣＡＳ（列アドレスストローブ）２２，ＷＥ（ライトイネーブル）２３，ＣＬＫ（クロック）２４，テスト信号２６等を入力するためのコマンド入力回路７と、アドレス信号２７を入力するためのアドレス入力回路８と、入力データバス４６を介してデータ入出力回路５に接続されData-in 信号（入力データ信号）２８を入力するためのデータ入力回路９と、出力データバス４７を介してデータ入出力回路５に接続されData-out信号（出力データ信号）２９を出力するためのデータ出力回路１０と、ロウデコーダ２を制御するためのロウ制御回路１１と、合成内部ＲＡＳ（内部ＲＯＷ信号）３４を生成する内部リフレッシュ制御回路１２と、メモリセルアレイ内のメモリセルを順次走査していくカウンタアドレス信号３６を生成するためのアドレスカウンタ１３と、ロウアドレスプリデコード信号３７を生成するためのロウアドレスプリデコーダ１４とが設けられている。つまり、図２３に示す従来のＤＲＡＭコアとは異なり、ＤＲＡＭコアの外部ではなく、ＤＲＡＭコア内で生成された内部アドレスに応答して、リフレッシュを行なう内部リフレッシュ制御回路１２を備えているのが本実施形態の特徴である。
【００３７】
なお、本実施形態及び後述の各実施形態にいう「外部」とは、ＤＲＡＭコア以外の部分を示すので、ＤＲＡＭ・ロジック混載型デバイスのロジック部や他のデバイスを含んでいる。また、本発明はＤＲＡＭ・ロジック混載型デバイスだけでなく、汎用ＤＲＡＭとして機能する半導体記憶装置にも適用されるので、その場合には、「外部」とはＤＲＡＭチップ以外のデバイスを示す。
【００３８】
ここで、コマンド入力回路７は、ＲＡＳ２１，ＣＡＳ２２，ＷＥ信号２３，ＣＬＫ２４，テスト信号２６などの外部からのコマンド（外部制御信号）に応答して、ＲＡＳＣＭＤ３１やＲＥＦＣＭＤ３２等の内部制御信号を生成する。アドレス制御回路８は、アドレス信号２７に応答して、ロウアドレス信号３５を生成する。
【００３９】
以下、本実施形態の半導体記憶装置の動作の詳細について説明する。
【００４０】
図２に示すように、ＲＡＳサイクル（メモリアクセスサイクル）５１中において、まず、内部リフレッシュ区間５３でリフレッシュ（ＲＥＦ）とプリチャージ（ＰＲＥ）とを行ない、その後、Ｒ／Ｗ用ＲＡＳアクティブ区間で通常アクセスを行なう。
【００４１】
ここで、本実施形態及び後述する各実施形態において、リフレッシュ区間とは、リフレッシュそのものの動作と、リフレッシュが終了した後に、ワード線，ビット線等の電位を元の状態に戻しておくためのプリチャージ動作とを含む区間である。したがって、リフレッシュ区間とは、リフレッシュのために必要な動作を行なう期間、言い換えると、リフレッシュのための動作を行なう期間のことを示している。
【００４２】
このような動作によって、リフレッシュフリー、すなわち外部よりリフレッシュコマンドを入れることなくリフレッシュを行ない、かつリフレッシュオーバーヘッドなくすことができる。このような制御状態の遷移を実現している構成について説明する。
【００４３】
図１に示す回路において、ロウ制御回路１１で生成された通常動作用の通常内部ＲＡＳ３３は内部リフレッシュ制御回路１２に入力され、内部リフレッシュ制御回路１２において、通常リードライト動作及びリフレッシュ動作を制御するための合成内部ＲＡＳ３４と、内部リフレッシュ信号３８とが生成される。アドレスカウンタ１３においては、内部リフレッシュ制御回路１２から内部リフレッシュ信号３８を受けて、リフレッシュアドレス（カウンタアドレス３６）が生成され、アドレスインクリメントされる。また、ロウプリデコーダ１４においては、内部リフレッシュ信号３８に応答して、通常動作時には外部入力のロウアドレス３５を、リフレッシュ時にはアドレスカウンタ１３で生成されたカウンタアドレス３６を用いてロウプリデコード信号３７が生成され、ロウプリデコード信号３７はロウデコーダ２に入力される。
【００４４】
図３に示すように、ロウ制御回路１１には、コマンド入力回路７から出力されるＲＡＳＣＭＤ（同期内部ＲＡＳ）３１を遅延させるための第３遅延回路１１１（Ｄel３）及び第４遅延回路１１２（Ｄel４）と、ＮＡＮＤ回路１１３と、インバータ回路１１４とが設けられている。内部リフレッシュ制御回路１２には、リフレッシュ基本クロック信号１２６を生成するためのリフレッシュ基本クロック生成回路１２１と、リフレッシュ要求信号１２７を生成するためのリフレッシュ要求信号生成回路１２２と、内部リフレッシュ信号３８を生成するための内部リフレッシュ信号生成回路１２３と、合成内部ＲＡＳ（内部ＲＯＷ制御信号）３４を生成するための内部ＲＯＷ系制御回路（ＡＮＤ機能）１２４と、コマンド入力回路７から出力されるＲＡＳＣＭＤ３１を遅延させるための第１遅延回路１５１（遅延量Ｄel１）と、インバータ回路１５２と、ＮＡＮＤ回路１５３と、インバータ回路１５４と、ＮＯＲ回路１５５と、インバータ回路１５６と、リフレッシュ基本クロック１２６を遅延させるための第２遅延回路１６１（Ｄel２）と、インバータ回路１６２と、ＮＡＮＤ回路１６３と、インバータ回路１６４とが設けられている。ここで、第３遅延回路１１１の遅延量Ｄel３により、リフレッシュ動作（リフレッシュ＋プリチャージ）に必要な時間（マージン込み）が設定され、第４遅延回路１１２の遅延量Ｄel４により、通常ランダムアクセス（特に列方向のアクセス）に必要なメモリアクティブ期間が調整される。このとき、第２遅延回路１６１の遅延量Ｄel２により、リフレッシュ要求ＲＥＳＥＴ信号１２８のパルス幅が確保される。
【００４５】
ここで、第１〜第３遅延回路の各遅延量の間には、下記の関係
Ｄel１＜Ｄel３
Ｄel２＜Ｄel３
がある。
【００４６】
内部リフレッシュ制御回路１２においては、発振回路であるリフレッシュ基本クロック生成回路１２１において、外部クロックとは非同期でリフレッシュ基本クロック１２６が生成され、リフレッシュ基本クロック１２６はリフレッシュ要求信号生成回路１２２に入力される。そして、リフレッシュ基本クロック１２６に応答して、第２遅延回路１６１，インバータ回路１６３，インバータ回路１６４を経て、図４のタイミング図に示されるタイミングで第２リセット信号１３０が生成される。そして、リフレッシュ要求信号生成回路１２２がリセットされた後に、リフレッシュ基本クロック１２６によってリフレッシュ要求信号１２７が活性化される。
【００４７】
次に、リフレッシュ要求信号１２７が活性化された状態で通常アクセスが実行されると、ＲＡＳＣＭＤ３１が外部クロック（ＣＬＫ２４）に同期して活性化されるとともに、内部リフレッシュ制御回路において第１リセット信号１２９が生成され、リフレッシュ要求信号１２７がリセットされる。内部リフレッシュ信号生成回路１２３においては、リフレッシュ要求信号１２７のリセットを受けて内部リフレッシュ信号３８が生成される。そして、内部ＲＯＷ系制御回路１２４において、内部リフレッシュ信号などを用いて、図４に示すタイミングで合成内部ＲＡＳ３４が生成される。
【００４８】
一方、通常アクセス動作においては、第３遅延回路１１１と第４遅延回路１１２と含む，ロウ制御回路１１内の通常内部ＲＡＳ生成部において通常内部ＲＡＳ３３が生成される。そして、内部ＲＯＷ系制御回路１２４において、通常動内部ＲＡＳ３３を用いて、図４に示すタイミングで内部ＲＡＳ３４（ＡＣＴＩＶＥ）が生成される。これによって、図４に示すように、ＲＡＳサイクル内でリフレッシュ動作（ＲＥＦ）を行なった後、通常アクセス動作（ＡＣＴＩＶＥ）を行なうことができる。このとき、第１遅延回路１５１の遅延量Ｄel１と、第３遅延回路１１１の遅延量Ｄel３とにより、ＲＡＳサイクルにおける内部リフレッシュ区間５３とＲ／Ｗ用ＲＡＳアクティブ区間との時間調整が行なわれる。したがって、ＤＲＡＭコアの外部からリフレッシュ指令を行なうことが不要になるので、ランダムアクセスを繰り返し行ないつつ、ＤＲＡＭキャパシタにデータを保持することが可能になる。
【００４９】
さらに、図４に示すように、リフレッシュ要求信号１２７がアクティブになった後、次のリフレッシュ基本クロック１２６が入力されるまでに通常アクセスが実行されない場合には、次のリフレッシュ基本クロック１２６が入力されると同時に第２リセット信号１３０が生成され、リフレッシュ要求信号１２７がリセットされる。そして、内部リフレッシュ信号生成回路１２３により、リフレッシュ要求信号１２７のリセットを受けて内部リフレッシュ信号３８が生成され、内部ＲＯＷ系制御回路１２４により、内部リフレッシュ信号３８を用いて合成内部ＲＡＳ３４が生成され、リフレッシュ動作が行なわれる。リフレッシュ要求信号１２７は、第２リセット信号１３０によってリセットされた後、直ちにリフレッシュ基本クロック１２６によって活性化され、通常アクセス又は次のリフレッシュ基本クロックの入力に備えることになる。これにより、非ＲＡＳサイクルにおいても、リフレッシュ動作が確保される。例えば、ページ動作などのために通常アクセスがない場合には、リフレッシュが不十分になるような不具合を回避することができる。
【００５０】
以上により、メモリアクセスの有無にかかわらず、ＤＲＡＭコアの外部からのリフレッシュ指令がなくても、ＤＲＡＭキャパシタにデータを保持することが可能になる。
【００５１】
ここで、リフレッシュ基本クロック生成回路１２１のクロックサイクル（周期）について説明する。本実施形態においては、リフレッシュ基本クロック生成回路１２１内部にヒューズ素子やメタルスイッチを配置し、メモリ部の検査結果から、当該ＤＲＡＭメモリセルにおける必要なデータ保持時間を算出し、その算出結果に基づいて以下のような設定を行なうことができる。たとえば、内部クロックであるリフレッシュ基本クロック１２６の周期を、データ保持時間をデータ保持時間内に必要なリフレッシュ回数で除して求めた時間よりも短かい時間，実質的に同じ時間もしくはそれよりも長い時間のいずれかに設定しうるように構成することにより、例えば、様々な外乱（電圧，温度，ノイズ）があっても全メモリ空間を完全にリフレッシュできるように設定したり、リフレッシュメモリアレイや、リフレッシュメモリセル自体を限定したりする場合、長周期のリフレッシュにすることができ、低消費電力化を図ることができる。
【００５２】
（第２の実施形態）
図５は、第２の実施形態の半導体記憶装置（混載用ＤＲＡＭコア）内の合成内部ＲＡＳ系信号による制御状態の遷移を示す図である。図６は、第２の実施形態の半導体記憶装置内の内部リフレッシュ制御回路（内部リフレッシュ制御手段）などの構成を詳細に示すブロック回路図である。図７は、第２の実施形態の半導体記憶装置内の各種信号のタイミング図である。
【００５３】
本実施形態のＤＲＡＭコア全体の回路構成は、第１の実施形態の図１に示すとおりであるので、説明を省略する。また、図６において、図３と同一の機能を有する要素には同一の符号を付与して、その説明を省略する。
【００５４】
図５に示すように、ＲＡＳサイクル（メモリアクセスサイクル）５１中において、まず通常アクセス（Ｒ／Ｗ用ＲＡＳアクティブ）を行ない、その後、内部リフレッシュ区間５３において、リフレッシュ（ＲＥＦ）を行なうことで、リフレッシュフリーで、すなわちＤＲＡＭコアの外部からリフレッシュコマンドを入れることなく、リフレッシュを行ない、かつリフレッシュオーバーヘッドなくすことができる。第１の実施形態に比べると、本実施形態においては、ＲＡＳサイクルの終期に内部リフレッシュ区間５３を設定している点が特徴である。
【００５５】
第１の実施形態の内部リフレッシュ制御回路１２においては、図３に示すように、ＮＡＮＤ回路１５３は、ＲＡＳＣＭＤ３１と、第１遅延回路１５１の出力の反転信号とのＮＡＮＤ演算を行なう。しかし、図６に示すように、本実施形態の内部リフレッシュ制御回路においては、ＮＡＮＤ回路１５３は、ＲＡＳＣＭＤ３１の反転信号と、第１遅延回路１５１（遅延量Ｄel１’）の出力とのＮＡＮＤ演算を行なう点が、第１の実施形態と異なっている。これにより、図５に示すような制御状態の遷移が実現されている。
【００５６】
また、本実施形態においても、内部リフレッシュ回路１２には、第３遅延回路１１１（遅延量Ｄel３’）と第４遅延回路１１２（遅延量Ｄel４’）とが設けられている。ここで、第３遅延回路１１１の遅延量Ｄel３’は、通常ランダムアクセスに必要なメモリアクティブ期間を確保するとともに、連続でランダムアクセスが生成し、かつ前サイクルのプリチャージ期間に内部リフレッシュ動作が行われた場合に次サイクルへリフレッシュ動作がオーバラップする時間を調整するように定められている。第４遅延回路１１２の遅延量Ｄel４’は、上記次サイクルへのリフレッシュ動作オーバラップ時間を調整するように定められている。本実施形態においても、第１の実施形態と同様の第２遅延回路１６１（遅延量Ｄel２’）が設けられている。そして、第１〜第３遅延回路の各遅延量の間には、下記の関係
Ｄel１’＜Ｄel３’
Ｄel２’＜Ｄel３’
がある。
【００５７】
すなわち、本実施形態の内部リフレッシュ制御回路においても、発振回路であるリフレッシュ基本クロック生成回路１２１で外部クロックと非同期でリフレッシュ基本クロック１２６が生成され、リフレッシュ基本クロック１２６はリフレッシュ要求信号生成回路１２２に入力される。その際、第２遅延回路１６１，インバータ回路１６３，インバータ回路１６４を経て、図７のタイミング図に示されるタイミングで第２リセット信号１３０が生成される。そして、リフレッシュ要求信号生成回路１２２がリセットされた後に、リフレッシュ基本クロック１２６によってリフレッシュ要求信号１２７が活性化される。以上の動作自体は第１の実施形態とほとんど同じである。
【００５８】
次に、リフレッシュ要求信号が活性化された状態で通常アクセスが実行されると、ＲＡＳＣＭＤ３１が外部クロックに同期して活性化される。また、ＲＡＳ２１が非活性状態になると、ＲＡＳＣＭＤ３１が外部クロック（ＣＬＫ２４）に同期して非活性化されるととともに、内部リフレッシュ制御回路において第１リセット信号１２９が生成され、リフレッシュ要求信号１２７がリセットされる。内部リフレッシュ信号生成回路１２３においては、リフレッシュ要求信号１２７のリセットを受けて内部リフレッシュ信号３８が生成される。そして、内部ＲＯＷ系制御回路１２４において、内部リフレッシュ信号などを用いて、図７に示すタイミングで合成内部ＲＡＳ３４が生成される。
【００５９】
一方、通常アクセス動作においては、第３遅延回路１１１と第４遅延回路１１２とを備えているロウ制御回路１１内の通常内部ＲＡＳ生成部において通常内部ＲＡＳ３３が生成される。上述のように、第３遅延回路１１１の遅延量Ｄel３’は、通常ランダムアクセスに必要なメモリアクティブ期間（図５に示すＲ／Ｗ用ＲＡＳアクティブ）を確保するとともに、連続でランダムアクセスが生成され、かつ前サイクルのプリチャージ期間に内部リフレッシュ動作が行われた場合に次サイクルへリフレッシュ動作がオーバラップする時間（図５に示すＲＥＦの前のＰＲＥ）を調整するように定められている。第４遅延回路１１２の遅延量Ｄel４’は、上記次サイクルへのリフレッシュ動作オーバラップ時間（図５に示すＲＥＦの後のＰＲＥ）を調整するように定められている。
【００６０】
そして、ロウ制御回路１１内の通常内部ＲＡＳ生成部において通常内部ＲＡＳ３３が生成される。そして、内部ＲＯＷ系制御回路１２４において、通常内部ＲＡＳを用いて、図７に示すタイミングで合成内部ＲＡＳ３４（ＡＣＴＩＶＥ）が生成される。これによって、図７に示すように、ＲＡＳサイクル内でリフレッシュ動作（ＲＥＦ）を行なった後、通常アクセス動作（ＡＣＴＩＶＥ）を行なうことできる。したがって、ＤＲＡＭコアの外部からリフレッシュ指令を行なうことが不要になるので、ランダムアクセスを繰り返し行ないつつ、ＤＲＡＭキャパシタにデータを保持することが可能になる。
【００６１】
さらに、図７に示すように、リフレッシュ要求信号１２７がアクティブになった後、次のリフレッシュ基本クロック１２６が入力されるまでに通常アクセスが実行されない場合には、第１の実施形態と同じ動作が行なわれる。これにより、第１の実施形態と同様に、メモリアクセスの有無にかかわらず、ＤＲＡＭコアの外部からのリフレッシュ指令がなくても、ＤＲＡＭキャパシタにデータを保持することが可能になる。
【００６２】
本実施形態においては、リフレッシュがＲＡＳサイクルの初期ではなく終期に行なわれる点を除くと、基本的には第１の実施形態と同じリフレッシュ動作が得られるので、第１の実施形態と同じ作用効果を発揮することができる。加えて、本実施形態では、ＲＡＳサイクル内でのアクセスが先に行なわれ、第１の実施形態よりも早めにデータを取り出せるので、ＤＲＡＭメモリを利用した制御がより迅速に行なわれる利点がある。
【００６３】
（第３の実施形態）
図８は、第３の実施形態の半導体記憶装置（混載用ＤＲＡＭコア）の構成を示すブロック回路図である。図９は、第３の実施形態に係るサイクル検出回路の構成を示す回路図である。図１０は、第３の実施形態に係るサイクル検出回路の動作を示すタイミング図である。図１１は、第３の実施形態の半導体記憶装置内の内部リフレッシュ制御回路などの構成を詳細に示すブロック回路図である。図１２は、第３の実施形態の半導体記憶装置内の各種信号のタイミング図である。図８において、図１と同一の機能を有する要素には同一の符号を付与して、その説明を省略する。
【００６４】
図８に示すように、本実施形態の混載用ＤＲＡＭコアの特徴は、第１の実施形態の構成に加えて、サイクル検出回路１５が設けられている点である。サイクル検出回路１５は、ＲＡＳＣＭＤ３１の活性化回数をカウントし、リフレッシュ実施サイクルを検出し、サイクル検出信号３９を生成する回路である。この回路は、図９に示すように、複数のカウンター６２からなるＮビットカウンター６１を備えている。また、Ｎビットカウンター６１の最下位ビットに係るカウンター６２の出力信号Ｂ0 ２０１と、メタルスイッチやヒューズ素子等で選択される任意のビットに係るカウンター６２の出力信号Ｂ1 ２０２，出力信号Ｂ2 ２０３，…の論理和を演算する回路を備えている。
【００６５】
図１１に示すように、本実施形態の内部リフレッシュ制御回路には、サイクル検出信号３９を反転するためのインバータ１６５と、インバータ１６５の出力（サイクル検出信号３９の反転信号）と、ＲＡＳＣＭＤ３１とのＮＡＮＤ演算を行なうＮＡＮＤ回路１６８と、ＮＡＮＤ回路１６８の出力を反転するためのインバータ１６９とが設けられている。その他の基本的な回路構成は、第１の実施形態における図３に示す構成と同じである。
【００６６】
本実施形態においては、内部リフレッシュ制御回路１２とサイクル検出回路１５とにより、２回以上のＲＡＳサイクルごとに１回だけのリフレッシュ区間を組み込むリフレッシュ制御手段が構成されている。
【００６７】
また、本実施形態においても、内部リフレッシュ回路１２には、第３遅延回路１１１（遅延量Ｄel３”）と第４遅延回路１１２（遅延量Ｄel４”）とが設けられている。ここで、第３遅延回路１１１の遅延量Ｄel３”は、                                  ように定められている。第４遅延回路１１２の遅延量Ｄel４”は、                                ように定められている。本実施形態においても、第１の実施形態と同様の第２遅延回路１６１（Ｄel２”）が設けられている。そして、第１〜第３遅延回路の各遅延量の間には、下記の関係
Ｄel１”＜Ｄel３”
Ｄel２”＜Ｄel３”
がある。
【００６８】
図１０に示すように、本実施形態のサイクル検出回路１５は、４サイクル内の先頭サイクルを検出する回路であるが、スイッチを切り替えることにより２Ｎサイクル（Ｎ＝１，…）の先頭サイクルを検出することが可能である。また、カウンター６２の出力信号Ｂ1 ２０１の反転信号と、出力信号Ｂ2 ２０２，Ｂ3 ２０３，…の反転信号との論理和により、２Ｎサイクル（Ｎ＝１，…）の最終サイクルを検出することも可能である。サイクル検出信号３９は、内部リフレッシュ制御回路１２に入力され、内部リフレッシュ信号を生成するか否かが決定される。
【００６９】
すなわち、図１１及び図１２に示すように、サイクル検出信号３９の反転信号とＲＡＳＣＭＤ３１とがＮＡＮＤ回路１６５に入力され、ＮＡＮＤ回路１６５の演算結果により、内部リフレッシュ信号生成回路１２３の出力である内部リフレッシュ信号を出力するか否かが決定されることになる。
【００７０】
本実施形態においては、図１１に示すように、第１の実施形態における内部リフレッシュ制御回路（図３参照）に対してサイクル検出による内部リフレッシュ信号の処理を行なったが、第２の実施形態における内部リフレッシュ制御回路（図６参照）に対して、同様の処理を行なうことができるのはいうまでもない。本実施形態のように、第１の実施形態の内部リフレッシュ制御回路を用いる場合は、複数のメモリアクセスサイクル毎に一回、特定のメモリアクティブ期間において、メモリ制御信号のアクティブエッジあるいは第１のクロックの先頭クロックエッジで内部リフレッシュを行なうことになる。第２の実施形態の内部リフレッシュ制御回路を用いる場合は、特定のメモリインアクティブ期間において、メモリ制御信号のインアクティブエッジあるいは第１のクロックの先頭クロックエッジで内部リフレッシュを行なうことになる。
【００７１】
また、本実施形態においては、サイクル検出信号３９がロウレベルのとき，つまり，非検出時に一定時間以上メモリアクセスが行われない場合でも、リフレッシュ基本クロック１２６により自動的にリフレッシュが行なわれる。以上により、メモリセル保持特性の優劣や最大ページ長等のシステム要求からくる最大ＲＡＳサイクル時間などのスペックなどに鑑み、スイッチ素子により、任意の複数サイクルに一回のリフレッシュを設定することができるため、必要以上にリフレッシュを行わないので消費電力が低減される。
【００７２】
特に、ＰｕｒｅＣＭＯＳプロセスを用いて製造されるＤＲＡＭや、ＰｕｒｅＣＭＯＳプロセスと特性がほぼ同等の混載ＤＲＡＭプロセスで製造されるＤＲＡＭの場合には有効である。
【００７３】
なお、ＲＡＳサイクルごとにリフレッシュを行なう場合（つまり、ＲＡＳサイクルと同じ数だけリフレッシュを行なう場合）でも、リフレッシュ区間を２つのＲＡＳサイクルに跨るようにしてもよい。
【００７４】
（第４の実施形態）
図１３は、第４の実施形態の半導体記憶装置（混載用ＤＲＡＭコア）内の合成内部ＲＡＳ系信号による制御状態の遷移を示す図である。図１４は、第４の実施形態の半導体記憶装置内の内部リフレッシュ制御回路などの構成を詳細に示すブロック回路図である。図１５は、第４の実施形態の半導体記憶装置内の各種信号のタイミング図である。本実施形態において、ＤＲＡＭコア全体の構成は、図８に示す第３の実施形態に係る構成と同一であるので説明を省略する。
【００７５】
図１３に示すように、本実施形態においては、２回のＲＡＳサイクル５１（メモリアクセスサイクル）中に１回内部データ記憶保持動作を行なう。図１３に示す例では、最初のＲＡＳサイクルにおいて、前半部で通常アクセス（Ｒ／Ｗ用ＲＡＳアクティブ）を行ない、後半部で内部リフレッシュ（ＲＥＦ）を行なう。次のＲＡＳサイクルで、通常アクセスを行なう前に、内部リフレッシュ後のプリチャージ（ＰＲＥ）を行なう。このように、内部リフレッシュ区間５３を２つのＲＡＳサイクルに跨って行なうことにより、ＤＲＡＭコアの外部からリフレッシュ指令を行なうことが不要になる。しかも、以下に説明するように、リフレッシュを行ない、かつリフレッシュオーバーヘッド（過剰リフレッシュ）を解消することが可能になる。
【００７６】
また、図１４に示すように、本実施形態のロウ制御回路１１には、第３遅延回路１１１（遅延量Ｄel１"'）と、第４遅延回路１１２（遅延量Ｄel"'）とに加えて、第５遅延回路１７１（遅延量Ｄel５）と、サイクル検出信号３９を反転するためのインバータ回路１６６とが設けられている。さらに、各遅延回路１１１，１１２，１７１及びインバータ回路１６６からの出力を選択するための選択回路（ＴＧ）１７２〜１７５と、選択回路１７２，１７３の出力信号を反転するためのインバータ１７５とを備えている。そして、ＮＡＮＤ回路１１３は、インバータ１７５の出力信号と選択回路１７４，１７５の出力信号とのＮＡＮＤ演算を行なう。
【００７７】
また、本実施形態においても、内部リフレッシュ回路１２には、第３遅延回路１１１（遅延量Ｄel３"' ）と第４遅延回路１１２（遅延量Ｄel４"' ）とが設けられている。本実施形態においても、第１の実施形態と同様の第２遅延回路１６１（Ｄel２"' ）が設けられている。そして、第１〜第３遅延回路の各遅延量の間には、下記の関係
Ｄel１"' ＜Ｄel３"'
Ｄel２"' ＜Ｄel３"'
がある。
【００７８】
図１４に示す内部リフレッシュ制御回路において、サイクル検出信号３９は、第３の実施形態のサイクル検出回路１５（図９）中で、２回のＲＡＳサイクルに１回サイクル検出信号を出力するようにスイッチ素子を設定することにより生成される。まず、サイクル検出信号３９に応答して、サイクル検出信号３９の反転信号とＲＡＳＣＭＤ３１とがＮＡＮＤ回路１６７に入力される。そして、ＮＡＮＤ回路１６５の演算結果により、内部リフレッシュ信号生成回路１２３の出力である内部リフレッシュ信号が生成される。
【００７９】
そのとき、図１５に示すように、最初のＲＡＳサイクルにおいては、サイクル検出信号３９がハイレベルであるため、通常アクセスを行なった後、プリチャージ（メモリインアクティブ）期間において、内部リフレッシュを行ない、最後に後半サイクルの通常アクセスを行なう。次回のＲＡＳサイクルにおいては、サイクル検出信号３９がロウレベルであるため、通常アクセスを行なった後にも、内部リフレッシュは行われない。
【００８０】
ここで、初回のＲＡＳサイクルと次回のＲＡＳサイクルとにおけるそれぞれの通常アクセスの起動タイミングとそのサイクル時間とは、図１４に示すロウ制御回路１１におけるサイクル検出信号３９に応じて変更される。すなわち、最初のＲＡＳサイクルにおいては、サイクル検出信号３９がハイレベルとなるので、通常内部ＲＡＳ３３は、ＲＡＳＣＭＤ３１の立ち下がりを受けるとすぐに活性化される。そして、第５遅延回路１７１により、通常ランダムアクセスに必要なメモリアクティブ期間のみを確保する遅延時間（Ｄel５）が経過した後に、通常内部ＲＡＳ３３がリセットされる。次回のＲＡＳサイクルにおいては、サイクル検出信号３９がロウレベルとなるので、ＲＡＳＣＭＤ３１の立ち下がりを受けてリフレッシュ要求信号１２７が入力されても、活性化されない。初回のＲＡＳサイクルのプリチャージ期間に内部リフレッシュ動作が行われた場合には、次回のＲＡＳサイクルへリフレッシュ動作がオーバラップする時間を調整するために、第３遅延回路１１１による遅延時間（Ｄel３"'）が経過した後に、通常内部ＲＡＳ３３が活性化される。そして、通常ランダムアクセスに必要なメモリアクティブ期間と、前回のＲＡＳサイクル（初回のＲＡＳサイクル）のプリチャージ期間に内部リフレッシュ動作が行われた場合には、次サイクルへリフレッシュ動作がオーバラップする時間を調整するための第３遅延回路１１１による遅延時間が経過した後、リセットされる。
【００８１】
以上の構成により、２メモリアクセスサイクルに１回の内部リフレッシュを行ない、リフレッシュフリー、すなわち外部よりリフレッシュコマンドを入れることなくリフレッシュを行ない、かつリフレッシュオーバーヘッドなくすことを実現すると共に、メモリアクセスサイクルを広く取ることができるので、動作マージンや動作周波数自体の向上を図ることができる。
【００８２】
なお、第１〜第３の実施形態において、内部リフレッシュ区間が２つのＲＡＳサイクルに跨っていてもよい。
【００８３】
（第５の実施形態）
図１６は、第５の実施形態の半導体記憶装置（混載用ＤＲＡＭコア）内の合成内部ＲＡＳ系信号による制御状態の遷移を示す図である。図１７は、第５の実施形態に係るサイクル検出回路の構成を示す回路図である。図１８は、第５の実施形態に係るサイクル検出回路の動作を示すタイミング図である。図１９は、第５の実施形態の半導体記憶装置内の内部リフレッシュ制御回路などの構成を詳細に示すブロック回路図である。図１６において、図８と同一の機能を有する要素には同一の符号を付与して、その説明を省略する。
【００８４】
図１６に示すように、本実施形態においては、第３の実施形態の図８に示す要素に加えて、クロック周波数検知回路１６が設けられている。クロック周期検知回路１６は、ＣＬＫ２４に応答して、所定のモード設定のもとでクロック周波数を測定し、ＣＬＫ周期判定信号４０を出力する。そして、ＣＬＫ周期判定信号４０は、内部リフレッシュ制御回路１２に入力される。
【００８５】
図１７に示すように、クロック周期検知回路１６は、Ｎ個のカウンター１４４からなるＮビットカウンター１４２と、ＡＮＤ回路１８４と、検知回路活性化信号１４７を生成するための検知回路活性化信号生成回路１４１と、ＣＬＫ周期判定信号４０を生成するためのカウント数判定回路１４３とを備えている。そして、検知回路活性化信号生成回路１４１において、所定のモード設定のためのＴＥＳＴモード信号１４５もしくはバッテリー動作モード信号１４６に応答して、所定のパルス幅の信号ＣＬＫＭＥＡＳ１４７が生成される。また、ＡＮＤ回路１８４により、ＣＬＫＭＥＡＳ１４とＣＬＫ２４とのＡＮＤ演算結果である被測定信号ＣＬＫＣＭＰ１４８が生成され、Ｎビットカウンター１４２においてクロック数がカウントされる。
【００８６】
以下、このときの具体的な動作を図１８を参照しながら説明する。まず、電源投入後、ＲＥＳＥＴ信号のパルスが生成され、これにより、Ｎビットカウンター１４２がリセットされる。次に、テストモードもしくはバッテリー動作モードへのエントリーにより検知回路活性化信号生成回路においてＣＬＫＭＥＡＳ１４７が直ちに生成され、ＣＬＫＭＥＡＳ１４７及びＣＬＫ２４がＡＮＤ回路１８４に入力される。ＡＮＤ回路１８４において、ＣＬＫＭＥＡＳ信号１４７がハイレベルの期間にＣＬＫＣＭＰ信号１４８が生成され、クロック周期測定用のＮビットカウンター１４２がカウントアップされる。そして、ＣＬＫＭＥＡＳ信号１４７の立下りでカウントアップ完了し、カウント数Ｂ0 −Ｂn が保持される。このカウント数Ｂ0 −Ｂn の上位の桁から数ビットの論理をとって周期判定を行ない、ＣＬＫ周期判定信号４０として、ある所定の回数以上であればロウレベルを出力し、それ以下の場合はハイレベルを出力する。
【００８７】
なお、本実施形態の構成に代えて、クロック周期測定回路のカウンター数を減らすために、ＣＬＫとしてマスタークロックなどを分周し、周波数を遅くしたクロックを用いてもよい。
【００８８】
ＣＬＫ周期判定信号４０は、図１９に示すように、ロウレベル時にはサイクル検出信号３９に関係なく、毎ＲＡＳサイクルで内部リフレッシュ信号３８を生成する。またハイレベル時にはサイクル検出信号３９がハイレベルのサイクルのみ内部リフレッシュ信号３８を生成する。
【００８９】
なお、本実施形態においても、内部リフレッシュ回路１２には、第３遅延回路１１１（遅延量Ｄel３""）と第４遅延回路１１２（遅延量Ｄel４""）とが設けられている。本実施形態においても、第１の実施形態と同様の第２遅延回路１６１（Ｄel２""）が設けられている。そして、第１〜第３遅延回路の各遅延量の間には、下記の関係
Ｄel１""＜Ｄel３""
Ｄel２""＜Ｄel３""
がある。
【００９０】
以上の構成により、外部クロックの周波数を検知し、その値によって内部データ保持動作を、ＲＡＳサイクル毎に行なうか、複数のＲＡＳサイクルに一回行なうかを切り替えることが可能になる。特に、バッテリー動作の用に低消費電力が求められ外部クロックの周波数が変化するような場合の内部データ保持動作を自動設定することができる。
【００９１】
ただし、本実施形態におけるＣＬＫ周波数検知回路において、検知回路活性化信号生成回路１４１は、必ずしも設ける必要はなく、単に外部クロックの周波数によって複数のＲＡＳサイクルにおけるリフレッシュのための動作（リフレッシュ区間）を行なう頻度を変更することができる。その場合、本実施形態のような２種類の切り替えだけではなく、例えば、各ＲＡＳサイクルごとにリフレッシュのための動作を行なうか、２回のＲＡＳサイクルごとに１回リフレッシュのための動作を行なうか、３回のＲＡＳサイクルごとに１回リフレッシュのための動作を行なうか、という３種類の動作切り替えを行なっても、本発明の作用効果を奏することが可能である。
【００９２】
さらに、このＣＬＫ周波数検知回路の代わりに、動作モードを記憶するモードレジスタを設け、モードレジスタに設定されたモードに応じて、複数のＲＡＳサイクルにおけるリフレッシュのための動作（リフレッシュ区間）を行なう頻度を変更することができる。例えば、所定の外部ピン設定のもと、既存のアドレス入力ピンないしはデータ入力ピンからか、もしくは専用に設けられた入力ピンからモード設定データを入力設定するか、あるいはヒューズ素子を用いた状態設定回路を設け、メモリ検査時にレーザー等で切断するか電流によって溶断することによって設定し、その設定により内部データ保持動作を、ＲＡＳサイクル毎に行なうか、複数のＲＡＳサイクルに一回行なうかを切り替えることが可能になる。
【００９３】
（第６の実施形態）
図２０は、第６の実施形態の半導体記憶装置内の内部リフレッシュ制御回路などの構成を詳細に示すブロック回路図である。本実施形態において、ＤＲＡＭコア全体の構成は、図１に示す第１の実施形態に係る構成と同一であるので説明を省略する。また、図２０において、図３に示す要素と同一の機能を有するものは同一の番号を付与して、その説明を省略する。
【００９４】
図２０に示すように、本実施形態の内部リフレッシュ制御回路は、内部リフレッシュの回数をカウントするための内部リフレッシュ回数カウンター１３２と、内部リフレッシュ回数カウンター１３２と内部リフレッシュ信号生成回路１２３との各出力のＮＡＮＤ演算を行なうためのＮＡＮＤ回路１６８と、ＮＡＮＤ回路１６８の出力を反転するためのインバータ１６９ととを備えている。その他の部分の構成は第１の実施形態における図３に示す通りである。
【００９５】
なお、本実施形態においても、内部リフレッシュ回路１２には、第３遅延回路１１１（遅延量Ｄel３""' ）と第４遅延回路１１２（遅延量Ｄel４""' ）とが設けられている。本実施形態においても、第１の実施形態と同様の第２遅延回路１６１（Ｄel２""' ）が設けられている。そして、第１〜第３遅延回路の各遅延量の間には、下記の関係
Ｄel１""' ＜Ｄel３""'
Ｄel２""' ＜Ｄel３""'
がある。
【００９６】
本実施形態の内部リフレッシュ回路において、内部リフレッシュ回数カウンター１３１により、ＤＲＡＭメモリセルに対し発行された内部リフレッシュ信号３８の回数が設定値までカウントされる。そして、カウント値が設定値に達する（カウントアップ）と、リフレッシュディセーブル信号１３２がロウレベルになり、それ以降の内部リフレッシュ信号３８の生成が停止されるので、リフレッシュは行われない。上記設定値は、一定のＲＡＳサイクル回数について所定回数のリフレッシュを行なうように定められている。本実施形態においては、内部リフレッシュ回数カウンター１３１のリセットは、電源投入時などにリセット信号で行われると共に、外部クロックであるＣＬＫの所定のクロック数をリフレッシュ周期として、リフレッシュ周期ごとに行われるようにする。これにより、次のリフレッシュ周期に再度リフレッシュを１回目から開始することが可能になる。
【００９７】
本実施形態の内部リフレッシュ制御回路の制御により、過剰なリフレッシュを行なうことによる消費電力の増大を抑制することができ、半導体記憶装置の低消費電力化を図ることができる。
【産業上の利用可能性】
【００９８】
本発明の半導体装置は、コンピュータ，携帯電話，ＰＤＡ，ＤＶＤ，デジタルテレビ（ＤＴＶ）などの様々な分野において用いられるＤＲＡＭを備えた半導体装置、特に、ＤＲＡＭとロジック回路とを混載したシステムＬＳＩに利用することができる。
【図面の簡単な説明】
【００９９】
【図１】第１の実施形態の半導体記憶装置（混載用ＤＲＡＭコア）の構成を示すブロック回路図である。
【図２】第１の実施形態の半導体記憶装置内の合成内部ＲＡＳ系信号による制御状態の遷移を示す図である。
【図３】第１の実施形態の半導体記憶装置内の内部リフレッシュ制御回路などの構成を詳細に示すブロック回路図である。
【図４】第１の実施形態の半導体記憶装置内の各種信号のタイミング図である。
【図５】第２の実施形態の半導体記憶装置（混載用ＤＲＡＭコア）内の合成内部ＲＡＳ系信号による制御状態の遷移を示す図である。
【図６】第２の実施形態の半導体記憶装置内の内部リフレッシュ制御回路などの構成を詳細に示すブロック回路図である。
【図７】第２の実施形態の半導体記憶装置内の各種信号のタイミング図である。
【図８】第３の実施形態の半導体記憶装置（混載用ＤＲＡＭコア）の構成を示すブロック回路図である。
【図９】第３の実施形態に係るサイクル検出回路の構成を示す回路図である。
【図１０】第３の実施形態に係るサイクル検出回路の動作を示すタイミング図である。
【図１１】第３の実施形態の半導体記憶装置内の内部リフレッシュ制御回路などの構成を詳細に示すブロック回路図である。
【図１２】第３の実施形態の半導体記憶装置内の各種信号のタイミング図である。
【図１３】第４の実施形態の半導体記憶装置（混載用ＤＲＡＭコア）内の合成内部ＲＡＳ系信号による制御状態の遷移を示す図である。
【図１４】第４の実施形態の半導体記憶装置内の内部リフレッシュ制御回路などの構成を詳細に示すブロック回路図である。
【図１５】第４の実施形態の半導体記憶装置内の各種信号のタイミング図である。
【図１６】第５の実施形態の半導体記憶装置（混載用ＤＲＡＭコア）内の合成内部ＲＡＳ系信号による制御状態の遷移を示す図である。
【図１７】第５の実施形態に係るサイクル検出回路の構成を示す回路図である。
【図１８】第５の実施形態に係るサイクル検出回路の動作を示すタイミング図である。
【図１９】第５の実施形態の半導体記憶装置内の内部リフレッシュ制御回路などの構成を詳細に示すブロック回路図である。
【図２０】第６の実施形態の半導体記憶装置内の内部リフレッシュ制御回路などの構成を詳細に示すブロック回路図である。
【図２１】ＤＲＡＭ・ロジック混載型デバイス中におけるビット線上置き型ＤＲＡＭメモリセルの一般的な構造を示す断面図である。
【図２２】ＰｕｒｅＣＭＯＳプロセス技術によって形成されるプレーナ型ＤＲＡＭメモリセルの一般的な構造を示す断面図である。
【図２３】従来の混載用ＤＲＡＭコアの構成を示すブロック回路図である。
【図２４】従来の混載用ＤＲＡＭコア内の信号のタイミング図である。
【符号の説明】
【０１００】
１  メモリセルアレイ
２  ロウデコーダ
３  センスアンプ／コラムスイッチ
４  センス制御回路／コラムデコーダ
５  データバス入出力回路（メインアンプ／ライトアンプ）
６  周辺回路
７  コマンド入力回路
８  アドレス入力回路
９  デ−タ入力回路
１０  デ−タ出力回路
１１  ロウ制御回路
１２  内部リフレッシュ制御回路
１３  アドレスカウンタ
１４  ロウアドレスプリデコーダ
１５  サイクル検出回路
１６  クロック周波数検知回路
２１  ＲＡＳ
２２  ＣＡＳ
２３  ＷＥ
２４  ＣＬＫ
２５  ＲＥＦ
２６  テスト信号
２７  アドレス
２８  Data-in 信号
２９  Data-out信号
３１  ＲＡＳＣＭＤ
３２  ＲＥＦＣＭＤ
３３  通常内部ＲＡＳ
３４  合成内部ＲＡＳ
３５  ロウアドレス
３６  カウンタアドレス
３７  ロウプリデコード信号
３８  内部リフレッシュ信号
３９  サイクル検出信号
４０  ＣＬＫ周期判定信号
４１  メモリセル
４２  ワード線
４３  ビット線
４４  メインビット線
４５  コラム選択線
４６  入力データバス
４７  出力データバス
５１  ＲＡＳサイクル
５３  内部リフレッシュ区間
６１  Ｎビットカウンター
６２  カウンター
１２１  リフレッシュ基本クロック生成回路（発振回路）
１２２  リフレッシュ要求生成回路
１２３  内部リフレッシュ信号生成回路
１２４  内部ＲＯＷ系制御回路（ＡＮＤ機能）
１２６  リフレッシュ基本クロック（非同期）
１２７  リフレッシュ要求信号
１２８  リフレッシュ要求ＲＥＳＥＴ
１２９  第１ＲＥＳＥＴ
１３０  第２ＲＥＳＥＴ
１３１  内部リフレッシュ回数カウンター
１３２  リフレッシュディセーブル信号
１４１  検知回路活性化信号生成回路
１４２  Ｎビットカウンター
１４３  カウント数判定回路
１４４  カウンター
１４５  ＴＥＳＴモード信号
１４６  バッテリー動作モード信号
１４７  ＣＬＫＭＥＡＳ信号
１４８  ＣＬＫＣＭＰ信号
２０１  Ｂ０
２０２  Ｂ１
２０３  Ｂｎ
２１１  Ｂ０
２１２  Ｂ１
２１３  Ｂｎ
４１１  ストレージノード
４１２  セルプレート
４１３  コンタクト
４１４  容量素子
４１５  アクセストランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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