(57)【要約】【課題】本発明の目的は、ソース・ドレイン領域を形成するＳｉＧｅ層のシリサイド形成法に係り、Ｇｅによる被シリサイド層の凝集を抑制し、低抵抗のＳｉＧｅ−シリサイドを簡便に形成する技術を提供することにある。【解決手段】上記課題を、歪Ｓｉチャネルを有する半導体装置の製造方法であって、Ｓｉ基板上の緩和状態のＳｉＧｅ層とその上の歪状態のＳｉ層とからなる積層上に、ゲート電極を形成する工程、ゲート電極をマスクとしてソース・ドレイン領域を形成するとともに、その領域の間の少なくとも歪Ｓｉ層にチャネル領域を形成する工程、ソース・ドレイン領域の少なくとも表面層領域をアモルファス化する工程、アモルファス化された領域の直上を少なくとも含めて、金属層を堆積する工程、加熱処理に付して、アモルファス化領域と金属層とを反応させ、アモルファス化領域上に存在する金属層を金属シリサイド層に変換する工程、残存した不用の金属層を除去する工程を含むことを特徴とする半導体装置の製造方法を提供することで解決できる。【選択図】  図１
2005056900.tif 000002
【特許請求の範囲】
【請求項１】
歪Ｓｉチャネルを有する半導体装置の製造方法であって、
Ｓｉ基板上の緩和状態のＳｉＧｅ層とその上の歪状態のＳｉ層とからなる積層上に、ゲート電極を形成する工程、
ゲート電極をマスクとしてソース・ドレイン領域を形成するとともに、その領域の間の少なくとも歪Ｓｉ層にチャネル領域を形成する工程、
ソース・ドレイン領域の少なくとも表面層領域をアモルファス化する工程、
アモルファス化された領域の直上を少なくとも含めて、金属層を堆積する工程、加熱処理に付して、アモルファス化領域と金属層とを反応させ、アモルファス化領域上に存在する金属層を金属シリサイド層に変換する工程、
残存した不用の金属層を除去する工程
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
歪ＳｉＧｅチャネルを有する半導体装置の製造方法であって、
Ｓｉ基板上の歪状態のＳｉＧｅ層とその上の緩和状態のＳｉ層とからなる積層上に、ゲート電極を形成する工程、
ゲート電極をマスクとしてソース・ドレイン領域を形成するとともに、その領域の間の少なくとも歪ＳｉＧｅ層にチャネル領域を形成する工程、
ソース・ドレイン領域の少なくとも表面層領域をアモルファス化する工程、
アモルファス化された領域の直上を少なくとも含めて、金属層を堆積する工程、加熱処理に付して、アモルファス化領域と金属層とを反応させ、アモルファス化領域上に存在する金属層を金属シリサイド層に変換する工程、
残存した不用の金属層を除去する工程
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
ソース・ドレイン領域の少なくとも表面層領域をアモルファス化する工程を、イオン注入で行う請求項１または２に記載の半導体装置の製造方法。
【請求項４】
イオン注入に用いるイオン元素が、Ｓｉ、ＧｅのＩＶｂ族元素、Ｐ、Ａｓ、ＳｂのＶｂ族元素、ハロゲン元素、または不活性ガス元素の少なくとも１つを含む請求項３に記載の半導体装置の製造方法。
【請求項５】
イオン注入に用いるイオン注入量が、１×１０１４／ｃｍ２以上である請求項３または４に記載の半導体装置の製造方法。
【請求項６】
イオン注入が、緩和状態のＳｉＧｅの層内に達するように行う請求項３〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
イオン注入が、歪状態のＳｉＧｅの層内に達するように行う請求項３〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
アモルファス化領域の直上に堆積する金属層が、Ｔｉ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏの少なくとも一つからなる請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、歪Ｓｉチャネルあるいは歪ＳｉＧｅチャネルを有する半導体装置の製造方法に関し、より詳しくは該半導体装置のソース・ドレイン領域をシリサイド化する方法に関する。
【０００２】
【従来の技術】
近年、半導体装置、とりわけＣＭＯＳデバイスの分野では、省資源化が要求されている。それに伴い、高速化、低消費電力化が要求されている。これまでのＭＯＳデバイスでは、ＣＭＯＳにすることで低消費電力化を図ると同時に、ゲート構造を微細化し、ゲート膜を薄膜化することで駆動能力を高め、その結果、動作をより低電圧で行えるようにしてきた。しかし、トランジスタ構造を微細化するには、世代毎で著しい技術革新が必要である。そのことは、費用の投資額の増大と併せて、今後ますます開発サイドでの大きな負担となると予想される。
【０００３】
ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を、より高速化し、より高性能化するための手法として、歪Ｓｉ／ＳｉＧｅ構造を有する基板を用い、チャネル領域を歪Ｓｉに形成することで、電子移動度及び正孔移動度が向上する効果を利用することが従来より提案されている。そのことは、例えばＳｅｍｉｃｏｎｄ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｖｏｌ．１３，１２２５−１２４６（１９９８）（非特許文献１）や、ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇｅｓｔ，３７３−３７６（１９９４）（非特許文献２）で述べられている。
これらの効果は、Ｓｉ／ＳｉＧｅ構造を有する基板内のＳｉとＳｉＧｅとの格子定数を変えることで、Ｓｉ結晶格子に引っ張り歪を与え、Ｓｉのエネルギーバンド構造を変化させることに起因する。そして、この効果をトランジスタに利用すると、トランジスタの駆動能力を向上させることができる。さらに、この様に電子移動度を向上させることで、ＳｉＧｅ−ＭＯＳＦＥＴでは、それに伴ってトランジスタの駆動電流も増加する。
【０００４】
そのため、ＭＯＳＦＥＴの電子移動度を向上させるには歪Ｓｉチャネル（歪Ｓｉ／緩和ＳｉＧｅ積層チャネル）を用い、正孔移動度を向上させるには歪ＳｉＧｅチャネル（緩和Ｓｉ／歪ＳｉＧｅ積層チャネル）を用いることが望まれている。
さらには、これらの効果を最大限に生かし、高速デバイス、特に高周波帯信号処理用のＲＦデバイスへ応用することや、高駆動能力を有する携帯端末用の超低消費電力デバイスへ応用することが検討されている。
また、ＳｉＧｅ層を有する基板をＭＯＳＦＥＴに適用するには、回路の性能を高めるため、基板に形成する拡散層やゲート電極などに用いるポリシリコン層の抵抗を下げることが必要である。そのため、サリサイドと称される自己整合シリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）技術が広く用いられている。
【０００５】
これは、シリコン表面に金属を堆積させた後に熱処理を施すことで、金属と接触しているシリコン領域を選択的にシリコン金属化物（シリサイド）に変換させ、所望の領域の抵抗を下げる技術である。
一般的には、図４ａの如く、シリコン基板（５１）上に素子分離領域（５２）、ゲート絶縁膜（５３）、ポリシリコンゲート電極（５４）、ＬＤＤ領域（５５）、ゲートサイドウォール絶縁膜（５６）、ソース・ドレイン領域（５７）を形成し、その後、シリサイド化させる領域のシリコン表面を露出させる。次にスパッタ法もしくはＣＶＤ法を用い、基板表面全域に渡ってＴｉ、Ｃｏなどの高融点金属（５８）を堆積する。そして６００〜７００℃程度の温度で熱処理を施す。この熱処理によって、ゲート電極のポリシリコンや前記の露出されたソース・ドレイン領域のシリコンが高融点金属（５８）と反応し、その結果、金属シリサイド層（５９）が選択的に形成される（図４ｃ）。その際、シリコン直上以外、例えばシリコン酸化膜などに堆積した高融点金属では、シリサイド化反応は起きない。そして、この未反応の高融点金属（５８´）をウエットエッチングによって除去する。その結果、拡散層やポリシリコンゲート電極上に、選択的に自己整合シリサイド（５９）を形成させることができる。
【０００６】
その際形成されるシリサイド層は、抵抗が高い準安定層である。そのため、通常、８００〜９５０℃で、第２の熱処理を施し、シリサイド層を抵抗が低い安定な層に相転移させる。
また、近年、ゲートポリシリコン電極の線幅やソース・ドレイン領域の幅の微細化に伴い、細線効果が問題となっている。これは、線幅を微細化することで、シリサイド化反応が抑制されたり、あるいは、第２の熱処理でシリサイド層の抵抗が低い安定層への相転移が進行しなくなる現象である。
【０００７】
そのため、例えば非特許文献３では、この問題点に対する改善方法を提案している。その方法は、高融点金属を堆積する前にシリコン層にイオン注入を行い、シリサイド化する領域を前もってアモルファス化させるものである。つまり、シリサイド化する領域を前もってアモルファス化することで、シリサイド化反応を促進させ、その結果、細線効果を回避するものである。この技術は、特開平１１−８２０６号公報（特許文献１）、あるいは、特開２００２−２３７４６６号公報（特許文献２）などでも開示している。
【０００８】
特許文献１では、図５Ａに示す様に、シリコン基板（１０１）上に素子分離領域（１０２）、ゲート絶縁膜（１０３）、ゲートサイドウォール絶縁膜（１０６）を形成し、基板内にＬＤＤ領域（１０５）を有する半導体装置を開示している。その際、ポリシリコンゲート電極（１０４）、ソース・ドレイン領域（１０７）の表面にイオン注入を行うことで、該表面をアモルファスシリコン層（１１０）に変換させている。続いてチタン層（１０８）を堆積した後、熱処理することでシリサイド化反応を起こさせ、該アモルファスシリコン層の上部をチタンシリサイド層（１０９）に変換させている。
【０００９】
また、高速デバイスとして検討されている歪シリコンＭＯＳＦＥＴの分野では、ＳｉＧｅ層を有する仮想基板を用いたデバイス製造技術が数多く提案されている。歪シリコンＭＯＳＦＥＴを高速デバイスに適用するには、拡散配線層の抵抗を下げなければならない。そのため、ＳｉＧｅ層をシリサイド化する技術を確立する必要がある。
しかし、現在のところＳｉＧｅをシリサイド化する先行技術はほとんど無い。このことは、シリコン中にパーセントオーダーで含有されるゲルマニウムが、シリサイド化反応を不均一にするためである。即ち、ＳｉＧｅ層と高融点金属とのシリサイド化反応で、Ｇｅは金属シリサイド層の結晶粒内から結晶粒外に吐き出されてしまう。そのため、シリサイド層の膜厚が不均一になるか、またはＧｅがＳｉＧｅ側に偏析してシリサイド化反応が抑制されてしまう。その結果、局所的にシリサイド層が形成されない領域ができ、凝集が生じる。
【００１０】
そのため、特開平８−７８３６０号公報（特許文献３）では、素子分離膜上にＳｉＧｅ層を堆積し、該ＳｉＧｅ膜をＣｏによってシリサイド化反応させた場合のＳｉＧｅ−Ｃｏシリサイド層のシート抵抗データを開示している。該技術では、図７に示す様な工程で半導体装置を製造している。はじめに素子分離領域（２０２）、ゲート絶縁膜（２０３）、ポリシリコンゲート電極（２０４）、サイドウォール絶縁膜（２０６）、ソース・ドレイン領域（２０７）を有する基板上に、ＳｉＧｅ層（２２０）、酸化膜（２３０）を堆積する。そして、フォトレジスト（２４０）を用いて該酸化膜（２３０）をパターンニングする（図７Ｂ）。続いて、該酸化膜（２３０）をマスクとして、下地であるＳｉＧｅ膜（２２０）をエッチングした後に、マスクとした酸化膜（２３０）を除去する（図７Ｃ）。次に、半導体表面上に金属Ｃｏ膜（２０８）を堆積し、シリサイド化反応させる。続いて、未反応のＣｏを除去して半導体装置のシリコン表面にサリサイド（２０９）を形成させる。図８は、上記半導体装置の素子分離領域（２０２）上でのＳｉＧｅ−Ｃｏシリサイド（２０９）のシート抵抗を示している。この結果から、ＳｉＧｅ層のＧｅ濃度が増加するのに伴って、シリサイド抵抗も増加して行くのが読み取れる。
【００１１】
さらに、特開平２００２−２６１２７４（特許文献４）では、Ｇｅに起因したこのようなシリサイド凝集問題を回避する方法を開示している。この文献は、図６に示す様な素子分離領域（１５２）、ゲート絶縁膜（１５３）、ゲート電極構造（１５４）、ＬＤＤ層領域（１５５）、サイドウォール絶縁膜（１５６）、ソース・ドレイン領域（１５７）を有する半導体装置のＳｉＧｅゲート電極のシリサイドに関するものである。その中で、金属シリサイド（１５９）を形成する際に、ＳｉＧｅ層（１６２）の上層にＳｉ層（１６４）を積層させ、Ｇｅのシリサイド（１５９）への干渉を防止している。つまり、ゲート電極（１５４）を構成するＳｉＧｅ層（１６２）のＧｅが原因で起こるシリサイド凝集を回避することを目的としている。
【００１２】
該技術では、ＳｉＧｅ層（１６２）からＳｉ層（１６４）へのプロセス熱工程で、Ｇｅ拡散を抑制させ、シリサイド凝集を抑制している。そのため、Ｓｉ層（１６４）には、結晶粒径の大きなポリシリコンを用いる必要がある。さらに、Ｓｉ層（１６４）を堆積する前に、塩酸／過酸化水などで処理した後にＳｉＧｅ層（１６２）の表層に酸素を含む層（１６３）を形成し、さらに低温で成膜することで、Ｓｉ膜（１６４）をアモルファスな状態で堆積している。そしてプロセス熱工程で、アモルファス状態のＳｉ膜（１６４）は、結晶粒径の大きなポリシリコンに変換され、その結果、Ｇｅの拡散が抑制される。その結果、Ｓｉ膜（１６４）のシリサイド化反応が円滑に進行し、低抵抗なシリサイド層（１５９）を確保することができる。
【００１３】
【特許文献１】
特開平１１−８２０６号公報
【特許文献２】
特開２００２−２３７４６６号公報
【特許文献３】
特開平８−７８３６０号公報
【特許文献４】
特開平２００２−２６１２７４号公報
【非特許文献１】
Ｓｅｍｉｃｏｎｄ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｖｏｌ．１３，１２２５−１２４６（１９９８）
【非特許文献２】
ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇｅｓｔ，３７３−３７６（１９９４）
１９９２
【非特許文献３】
ＳＹＭＰＯＳＩＵＭ  ＯＮ  ＶＬＳＩ  ＴＥＣＨＮＯＬＯＧＹ  ｐ６６
【００１４】
【発明が解決しようとする課題】
しかし、上記の技術をソース・ドレイン領域のサリサイド化に適用するには幾つかの問題点がある。
つまり、ソース・ドレイン領域にのみシリコン層を堆積させるには、該ソース・ドレイン領域にシリコンを選択的にエピタキシャル成長させるか、または非選択ＣＶＤ法を使ってＳｉ膜を堆積させた後に、フォトアライメント工程を用いて該Ｓｉ膜を加工しなければならない。前者の場合、処理能力の観点から実用レベルでの選択エピタキシャルＣＶＤ法が確立されていない。また、後者の場合、プロセスが煩雑になり、製造コストが増大する。
その上、競り上がったソース・ドレイン領域とゲート電極とのフリンジ容量が増大することで、デバイス特性が劣化する可能性がある。
【００１５】
さらに、これまで一般的に知られているＳｉ−金属シリサイドの凝集の原因は、ＡｓやＢなどのソース・ドレイン領域を形成するための不純物である。それ以外に、イオン注入する際に、注入保護膜である酸化膜からノックオン現象によってシリサイド化される領域に叩き込む酸素なども凝集源とされている。また、シリコンに対するそれら凝集源の濃度は、多くて１％程度であった。
さらに、シリサイド配線は幅広くなるほど抵抗が低くなり、その結果正常なシリサイド反応が進行する。しかし、逆に約０．５μｍ以下の微細な幅になると、結晶が相転移すると共に凝集が発生し、シリサイド層で部分的に断線が起こり、その結果、抵抗が増大してしまう。
そしてＳｉＧｅ層をシリサイド化する場合、Ｓｉに対するＧｅの濃度は多くて数１０％である。そのため、ソース・ドレイン領域を形成させる際の不純物とは、桁違いにＧｅ濃度が高い。
【００１６】
また、前述の特開平８−７８３６０号公報で例示したように、実用上最小評価面積として１ｃｍ２以上を必要とするシート抵抗の測定においても、Ｇｅ濃度の増加に伴って抵抗も増大する。さらに、細線以外に、無限大レベルでの幅広いシリサイド領域を形成する場合にも凝集が顕著に生じている。このことは、通常Ｓｉのシリサイドの凝集とは明らかに異なる異常な凝集が起こっていると考えられる。
そこで、本発明は、ソース・ドレイン領域を形成するＳｉＧｅ層のシリサイド形成法に関し、低抵抗なＳｉＧｅ−シリサイド領域を簡便に形成することを目的としている。つまり、本発明の課題は、ＳｉＧｅ−金属シリサイドの形成法において、Ｇｅによるシリサイド化層の凝集を抑制する技術を提供することにある。
【００１７】
【課題を解決するための手段】
かくして本発明によれば、
歪Ｓｉチャネルを有する半導体装置の製造方法であって、
Ｓｉ基板上の緩和状態のＳｉＧｅ層とその上の歪状態のＳｉ層とからなる積層上に、ゲート電極を形成する工程、
ゲート電極をマスクとしてソース・ドレイン領域を形成するとともに、その領域の間の少なくとも歪Ｓｉ層にチャネル領域を形成する工程、
ソース・ドレイン領域の少なくとも表面層領域をアモルファス化する工程、
アモルファス化された領域の直上を少なくとも含めて、金属層を堆積する工程、加熱処理に付して、アモルファス化領域と金属層とを反応させ、アモルファス化領域上に存在する金属層を金属シリサイド層に変換する工程、
残存した不用の金属層を除去する工程
を含むことを特徴とする半導体装置の製造方法が提供される。
【００１８】
更に本発明によれば、
歪ＳｉＧｅチャネルを有する半導体装置の製造方法であって、
Ｓｉ基板上の歪状態のＳｉＧｅ層とその上の緩和状態のＳｉ層とからなる積層に、
ゲート電極を形成する工程、
ゲート電極をマスクとしてソース・ドレイン領域を形成するとともに、その領域の間の少なくとも歪ＳｉＧｅ層にチャネル領域を形成する工程、
ソース・ドレイン領域の少なくとも表面層領域をアモルファス化する工程、
アモルファス化された領域の直上を少なくとも含めて、金属層を堆積する工程、加熱処理に付して、アモルファス化領域と金属層とを反応させ、アモルファス化領域上に存在する金属層を金属シリサイド層に変換する工程、
残存した不用の金属層を除去する工程
を含むことを特徴とする半導体装置の製造方法が提供される。
【００１９】
【発明の実施の形態】
本発明は、歪Ｓｉチャネルを有する半導体装置、または歪ＳｉＧｅチャネルを有する半導体装置の製造方法であって、
（Ａ）Ｓｉ基板上の緩和状態のＳｉＧｅ層とその上の歪状態のＳｉ層とからなる積層、またはＳｉ基板上の歪状態のＳｉＧｅ層とその上の緩和状態のＳｉ層とからなる積層を製造する工程
（Ｂ）工程（Ａ）で形成した積層上に、ゲート絶縁膜およびゲート電極を形成する工程
（Ｃ）ゲート電極をマスクとしてソース・ドレイン領域を形成するとともに、その領域の間の少なくとも歪状態の層にチャネル領域を形成する工程
（Ｄ）ソース・ドレイン領域の少なくとも表面層領域をアモルファス化する工程、
アモルファス化された領域の直上を少なくとも含めて、金属層を堆積する工程
（Ｅ）アモルファス化領域の直上に金属層を堆積する工程
（Ｆ）加熱処理に付して、アモルファス化領域と金属層とを反応させ、アモルファス化領域上に存在する金属層を金属シリサイド層に変換する工程
（Ｇ）残存した不用の金属層を除去する工程
からなる工程で製造するものである。
そのうち、特に工程（Ｄ）、（Ｅ）、（Ｆ）および（Ｇ）の工程からなるソースおよびドレイン領域をシリサイド化する方法に特徴を有するものである。
【００２０】
また、本発明の歪Ｓｉチャネルを有する半導体装置とは、チャネル領域を少なくとも歪状態のＳｉ層に有する半導体装置を意味し、必ずしも歪状態のＳｉ層にのみチャネル領域を有する半導体装置を意味しているのではない。
同様に、歪ＳｉＧｅチャネルを有する半導体装置とは、チャネル領域を少なくとも歪状態のＳｉＧｅ層に有する半導体装置を意味し、必ずしも歪状態のＳｉＧｅ層にのみチャネル領域を有する半導体装置を意味しているのではない。
さらに、本発明で述べる歪状態とは、ＳｉまたはＳｉＧｅの結晶格子間隔が本来の結晶格子間隔とは異なる状態となることを意味する。
一方、緩和状態とは、ＳｉまたはＳｉＧｅの結晶格子間隔が歪の状態から本来の結晶格子間隔の状態となることを意味する。
また、本発明の半導体装置としては、ＭＯＳトランジスタ、ダイオード、バイポーラトランジスタなどの種々の半導体装置が挙げられる。なかでも、好ましくはＭＯＳトランジスタである。
【００２１】
以下に図１を用いて本発明の半導体装置の製造方法を説明する。
（Ａ）Ｓｉ基板上の緩和状態のＳｉＧｅ層とその上の歪状態のＳｉ層とからなる積層、またはＳｉ基板上の歪状態のＳｉＧｅ層とその上の緩和状態のＳｉ層とからなる積層を製造する工程
【００２２】
（１）Ｓｉ基板上の緩和状態のＳｉＧｅ層とその上の歪状態のＳｉ層とからなる積層の製造
製造方法は、図１（Ａ）に示すように、Ｓｉ基板（１）の表面に、緩和状態のＳｉＧｅ層（２０）を形成し、更にその上に歪状態のＳｉ層（２１）を形成して行うものである。
【００２３】
本発明で使用するＳｉ基板とは、少なくともＳｉＧｅ層を形成させる表面に単結晶のＳｉを有していればよく、Ｓｉのみからなる基板を意味するものではない。そのため、絶縁体の上に単結晶を形成させたＳＯＩ基板、多層ＳＯＩ基板なども用いることができる。
次に、Ｓｉ基板上に形成する緩和状態のＳｉＧｅ層は、Ｓｉ基板上に、ＳｉＧｅを実質的に結晶の状態で形成させることが好ましい。そのため、形成方法としてＣＶＤ法やスパッタリング法などを適用することが好ましい。なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが特に好ましい。
また、形成方法としてエピタキシャル成長法を用いる場合、基板の状態がその上にエピタキシャル成長させる結晶層に影響を与える。特に基板に欠陥やゴミ、傷、汚れ、または自然酸化膜などが存在する場合、その上に形成させる結晶層が劣化するとされている。そのためエピタキシャル成長させる際に、水素ガスによる還元や塩素系ガスによる気層エッチング、真空アニールなどを行い、Ｓｉ基板表面を処理することが好ましい。
【００２４】
またＳｉＧｅ層を緩和状態にするには、Ｓｉ基板上に、０％から段階的にＧｅ濃度を変化させてＳｉＧｅ層を形成し、その上にＧｅ濃度が一定なＳｉＧｅ層を形成することで行うことができる。
通常、エピタキシャル成長法などを用いてＳｉ単結晶基板にＳｉＧｅの結晶層を形成させる場合、Ｇｅ濃度に依存してある一定の膜厚までは歪を内包した状態でＳｉＧｅ結晶層を形成することができる。しかし、一定の膜厚を超えると結晶中に転位などの欠陥が導入され、歪状態が緩和されることが知られている。そして、その歪状態が緩和される際の膜厚を臨界膜厚という。
そのため、Ｓｉ基板上に、ＳｉＧｅ層を臨界膜厚以上の厚みで形成させることで緩和状態のＳｉＧｅ層を形成することもできる。
本発明では、Ｓｉ基板上に０％から段階的にＧｅ濃度を変化させてＳｉＧｅ層を形成し、その上にＧｅ濃度が一定なＳｉＧｅ層を形成して緩和状態のＳｉＧｅ層を形成することが好ましい。
【００２５】
そして、その際のＳｉＧｅ層中のＧｅ濃度は、その上部に形成するＳｉ層に、大きな歪を持たせ、移動度を向上させるためには、Ｇｅ濃度を高くすることが好ましい。しかし、高すぎるとＧｅに起因する凝集が起こる危険性が増す。そのため、ＳｉＧｅ濃度の勾配は、段階的に０〜４０  ％、好ましくは０〜２５％の間で変化させたものが好ましい。
さらに、緩和状態のＳｉＧｅ層の厚みは、上記の方法を用いた場合、１００ｎｍ〜５  μｍ、好ましくは２μｍ以下である。
【００２６】
次に、緩和状態のＳｉＧｅ層上に形成する歪状態のＳｉ層は、単結晶からなるものが好ましく、形成する方法は、ＳｉＧｅ層上に、Ｓｉを実質的に結晶状態で形成させることが好ましい。そのため形成方法としては、ＣＶＤ法やスパッタリング法などを適用することが好ましい。なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが特に好ましい。
また、歪状態のＳｉ層の厚みは、歪状態を維持できる膜厚であれば特には限定されないが、好ましくは３〜３０ｎｍ、さらに好ましくは１５ｎｍである。
【００２７】
さらに、Ｓｉ層およびＳｉＧｅ層を形成する温度は、通常の半導体装置製造プロセスで用いる堆積温度（〜８００℃）を適用することができる。その際、Ｓｉ層は、歪状態で堆積する必要上、なるべく低温で堆積させるのが好ましい。しかし、堆積する膜厚が臨界膜厚と比べて十分に薄い場合、通常の半導体装置製造プロセスで用いられる堆積温度（〜８００℃）でも問題とはならないが、好ましくは４５０℃〜７００℃、さらに好ましくは５００℃である。
【００２８】
（２）Ｓｉ基板上の歪状態のＳｉＧｅ層とその上の緩和状態のＳｉ層とからなる積層の製造
製造方法は、Ｓｉ基板上に歪状態のＳｉＧｅ層を形成し、更に、その上に緩和状態のＳｉ層を形成して行うものである。
本発明で使用するＳｉ基板は、（Ａ）（１）で述べた材料を適用することができる。
また、Ｓｉ基板上に形成するに歪状態のＳｉＧｅ層は、Ｓｉ基板上に、ＳｉＧｅを実質的に結晶の状態で形成させることが好ましい。そのため、形成方法としてＣＶＤ法やスパッタリング法などを適用することが好ましい。なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが特に好ましい。
その際、移動度を向上させるために、チャネル領域を形成するＳｉＧｅ層に大きな歪を持たせることが好ましい。そのため、ＳｉＧｅ層中のＧｅ濃度は高いほうが好ましい。しかし、以降の半導体製造工程での熱処理に耐えてＳｉＧｅ層に歪状態を保持させるには、Ｇｅ濃度は低い方が好ましい。
【００２９】
さらに、ＳｉＧｅ層の厚みは、臨界膜厚以下で、できるだけ薄く形成することが好ましい。
そのため、ＳｉＧｅ層はＳｉＧｅ層中のＧｅ濃度を４０％以下、好ましくは２０％以下とし、３００ｎｍ以下の膜厚、さらには２００ｎｍの膜厚で形成することが好ましい。
【００３０】
また、緩和状態のＳｉ層の厚みは３〜３０ｎｍ、さらには１５ｎｍであることが好ましい。
更に、Ｓｉ層およびＳｉＧｅ層を形成する温度は、通常の半導体装置製造プロセスで用いられる堆積温度（〜８００℃）でも問題とはならないが、好ましくは４５０℃〜７００℃、さらに好ましくは５００℃である。
【００３１】
（Ｂ）工程（Ａ）で形成した積層上に、ゲート絶縁膜およびゲート電極を形成する工程
ゲート絶縁膜（３）およびゲート電極（４）の方法は、公知の方法を適用することができ、特には限定されない。
なお、工程（Ｂ）と後の工程（Ｃ）とはどちらを先に行ってもよい。
以下では工程（Ｂ）を行った後に工程（Ｃ）を行う場合の一例を示す。
例えば、（Ａ）で作成した基板上に熱酸化法などによりゲート絶縁膜（３）を形成する。次に、ゲート絶縁膜上にシランガスの窒素雰囲気中で、熱分解反応を利用して多結晶シリコン膜を堆積させる。そして、多結晶シリコン膜にフォトリソグラフィを施し、エッチングを行って所望の形状のゲート電極（４）を形成する。
【００３２】
また、その後、基板内にＬＤＤ領域（５）およびゲート電極の側面にゲートサイドウォール絶縁膜（６）を形成することが好ましい。
それらの形成方法は、公知の方法を適用することができ、特には限定されない。
例えば、ゲート電極をマスクとし、イオン注入法にて基板内に比較的低いエネルギーで不純物イオンを注入し、ＬＤＤ領域（５）を形成する。次に、少なくともゲート電極を覆うようにしてＣＶＤ法にてシリコン酸化膜を形成する。そして、エッチバックにてゲート電極側面に所望の形状のゲートサイドウォール絶縁膜（６）を形成する。
なお、同一基板上に複数個のＭＯＳを形成する場合など、必要に応じて（Ａ）で形成した積層に素子分離領域（２）を形成してもよい。
【００３３】
（Ｃ）ゲート電極をマスクとしてソース・ドレイン領域を形成するとともに、その領域の間の少なくとも歪状態の層にチャネル領域を形成する工程
ソース・ドレイン領域（７）を形成する方法は、公知の方法を用いることができ、特には限定されない。
そのため、例えば、ゲート電極（またはサイドウォール絶縁膜に囲まれたゲート電極）をマスクとし、イオン注入法にて、基板上の薄いゲート絶縁膜（３）上から基板内に不純物イオンを注入する。
その後、アニール処理を施してソース・ドレイン領域（７）を形成し、ソース・ドレイン領域の間の少なくとも歪状態の層にチャネル領域を形成する。
【００３４】
（Ｄ）ソース・ドレイン領域の少なくとも表面層領域をアモルファス化する工程アモルファス化する方法としては、不純物導入量を比較的正確に制御でき、かつ、加速エネルギーを調節することで不純物の導入深さを調節することができるイオン注入法を用いることが好ましい。
さらに、イオン注入法で用いるイオン種は、ＳｉＧｅ層を効率よくアモルファス化でき、かつＭＯＳＦＥＴの電気的動作に不利益な影響を与えない元素であることが望ましい。
そのため、例えば、質量数の大きなイオン種はイオン半径が大きいため、低イオン注入量でも注入する領域を効率よくアモルファス化することができ、その結果、処理時間を短縮することができる。そのため質量数の大きな原子を用いることが好ましい。
具体的には、ＩＶｂ族元素であるＳｉ、Ｇｅや、Ｖｂ族元素であるＰ、Ａｓ、Ｓｂ、あるいはハロゲン元素、不活性ガス元素などが挙げられるが、なかでも好ましくはＡｓである。更にはそれらを２種類以上組み合わせて用いてもよい。
そして、このように少なくともＳｉＧｅ層をアモルファス化することによって、ＳｉＧｅ層中のＳｉ−Ｇｅの共有結合を切断する。
【００３５】
また、金属シリサイド凝集はＳｉＧｅ層のＧｅによって起こる。そのため、ＳｉＧｅ層のアモルファス化領域は十分に厚く形成することが好ましい。
つまり、イオン注入を、
▲１▼工程（Ａ）の（１）の積層を用いた場合には、緩和状態のＳｉＧｅの層内に達するように行い、さらに好ましくはイオンの平均飛程（平均Ｒｐ）が緩和状態のＳｉＧｅの層内に達するように行う、
▲２▼工程（Ａ）の（２）の積層を用いた場合には、歪状態のＳｉＧｅの層内に達するように行い、さらに好ましくはイオンの平均飛程（平均Ｒｐ）が歪状態のＳｉＧｅの層内に達するように行うことが好ましい。
なお、イオンの平均飛程とは、注入するイオンの積層の上面から積層内に達する距離の平均を意味する。
【００３６】
さらに、イオンをソース・ドレイン領域の奥深くまで注入させるには、アモルファス化で用いるイオン注入エネルギーを大きく設定することが好ましい。しかし、ゲート電極にポリシリコンを用いた場合、ゲート電極の膜厚は、線幅の微細化やプロセス過程の低温化に伴って薄くなる傾向がある。そして、そのことが原因でゲート絶縁膜の電気的特性が劣化してしまうことがある。そのため、ゲート電極にポリシリコンを用いた場合には、イオンは浅く注入することが好ましい。
そのため、イオン注入に用いるイオン注入量は、注入する元素の種類によっても異なるが、概して１×１０１４／ｃｍ２以上、好ましくはて３×１０１４／ｃｍ２、さらには５×１０１４／ｃｍ２に設定することが好ましい。
【００３７】
（Ｅ）アモルファス化された領域の直上を少なくとも含めて、金属層を堆積する工程
シリサイド化反応は、金属とＳｉとが反応することによって起こるものである。しかし、通常、アモルファス化した領域の直上には、ゲート絶縁膜（３）が存在し、Ｓｉ層の表面を覆っている。そのため、予めゲート絶縁膜（３）を除去し、Ｓｉ層を露出させることが必要である。
ゲート絶縁膜は、公知の方法で除去することができ、例えばＨＦ水溶液や無水ＨＦなどで洗浄して除去することができる。
また、堆積する金属は、シリコンと容易に反応し、シリサイド化で一般的に用いられる高融点金属であれば特には限定されない。具体的には、Ｔｉ、Ｖ、Ｃｒ、Ｔａ、Ｎｉ、Ｃｏ、Ｗ、Ｍｏ、Ｐｔなどが挙げられるが、なかでもＴｉ、Ｃｏ、Ｎｉ、Ｗ、Ｍｏが好ましく、さらにはＴｉ、Ｃｏが特に好ましい。また、それらを２種類以上組み合わせて用いてもよい。
さらに、金属層は、例えば、ＣＶＤ法、スパッタ法などの公知の方法で堆積することができる。
【００３８】
（Ｆ）加熱処理に付して、アモルファス化領域と金属層とを反応させ、アモルファス化領域上に存在する金属層を金属シリサイド層に変換する工程
工程（Ｄ）で堆積した金属層（８）とその下のＳｉ層とＳｉＧｅ層内のアモルファス化領域（１０）とを加熱処理することで、工程（Ｄ）のアモルファス化で生成したＧｅは、金属シリサイド層が成長するに連れて金属シリサイド層外へ均一に押し出され、その結果、高抵抗な準安定相（Ｃ４９相と称される）が形成されると考えられる。そして、金属シリサイド膜厚が均一に形成され、その結果、凝集が抑制され、また、後の熱処理工程で高抵抗な準安定相（Ｃ４９相と称される）から低抵抗な安定相（Ｃ５４と称される）への相転移が容易に進行すると考えられる。また、Ｓｉ原子が金属層（８）側に拡散することによって、シリサイド化反応がさらに進行すると考えられる。
【００３９】
シリサイド化する際の加熱温度は、一般には低すぎるとシリサイド化反応が進行しないとされている。しかし、逆に高すぎると、金属層（８）側へのＳｉ原子の吸い上げ現象が顕著になり、その結果、凝集様の膜厚不均一を招くとされている。そのため、シリサイド化で一般的に用いられている４００〜７５０℃の範囲の温度であれば、特には限定されないが、７００℃で、数１０秒程度熱処理を行うことが好ましい。
【００４０】
（Ｇ）残存した不用の金属層を除去する工程
工程（Ｆ）の状態では、アモルファス化させた領域の直上に堆積した金属層は、その下のアモルファス化させた領域と反応して金属シリサイド層となっている。しかし、それ以外の部分は未反応のまま金属が残ったままの状態となっている。そのため、ウエットエッチングなどにより上記の未反応の金属を除去する。
ウエットエッチングに用いるウエットエッチャントとしては、一般に用いられている加熱硫酸やアンモニア過酸化水素水などを用いることができ、特には限定されない。
さらに、ウエットエッチング後、窒素ガス雰囲気中で熱処理を施すことによって、工程（Ｆ）で形成した高抵抗な準安定相（Ｃ４９相と称される）を低抵抗な安定相（Ｃ５４と称される）へ相転移させることが好ましい。
また上記熱処理を、窒素ガス雰囲気中で行う代わりに、真空中やアルゴン雰囲気中で行ってもよい。さらに、この熱処理の温度は、一般にシリサイド化工程で用いられている条件であれば特には限定されず、例えば９００℃前後の温度で、数１０秒程度熱処理することで十分である。
【００４１】
上記工程（Ａ）〜（Ｇ）が、本発明の半導体装置の製造方法である。
上記工程の後に、さらに、公知の方法を用いて、（Ｈ）に示すように保護絶縁膜（２２）、コンタクト構造体（２３）を形成させ、さらにアルミニウムなどの金属で配線（２４）を施してもよい。
【００４２】
実施例１：歪Ｓｉチャネルを有するＮＭＯＳＦＥＴ半導体装置の製造方法
図１（Ａ）に示すように、Ｓｉ基板（１）の上に、エピタキシャル成長法を用い、６００℃でＧｅ濃度を段階的に０〜２５％に変化させたＳｉＧｅ膜を２μｍ積層し、その上にエピタキシャル成長法を用い、６００℃でＧｅ濃度が２５％の緩和状態のＳｉＧｅ層を１μｍ積層させてＳｉＧｅ層（２０）を形成する。
続いて、上記ＳｉＧｅ層（２０）の上に、エピタキシャル成長法を用い、６００℃でＳｉ層（２１）を１５ｎｍ積層させる。
【００４３】
次に、公知の方法を用いて、上記の積層に素子分離領域（２）と、ゲート絶縁膜（３）と、側面がゲートサイドウォール絶縁膜（６）で覆われたゲート電極（４）と、ＬＤＤ領域（５）とを形成する。
【００４４】
そして、サイドウォール絶縁膜に囲まれたゲート電極をマスクとし、イオン注入法を用い、薄いゲート絶縁膜（３）を介して、砒素イオン（Ａｓ＋  ）を５０ｋｅＶ，３×１０１５／ｃｍ２  の条件で注入してソース・ドレイン領域を形成する。
イオン注入後、７００℃、および１０００℃の温度で活性化アニール処理を施し、歪状態のＳｉ層（２１）から緩和状態のＳｉＧｅ層（２０）にかけてＮ型のソース・ドレイン領域（７）を形成する。この際のソース・ドレイン領域の厚みは、おおよそ１５０ｎｍであった。
【００４５】
次に、ソース・ドレイン領域（７）、ゲートポリシリコン電極（４）の上部を、１０ｋｅＶ，３×１０１４／ｃｍ２の条件で砒素イオン（Ａｓ＋  ）を注入し、アモルファス化した。
その際、注入したＡｓイオンの平均飛程Ｒｐは、おおよそ１０ｎｍであった。つまり、Ａｓイオンは、Ｓｉ層（２１）を通過してＳｉ層とＳｉＧｅ層との界面からＳｉＧｅ層内に向かって２ｎｍの深さまで注入され、この近辺を起点にしてアモルファス化が進行したことになる。
このようにして、Ａｓイオンを用いてアモルファス化することによって、Ｎ型のソース・ドレイン領域（７）中に、Ｓｉ層（２１）の表面からＳｉＧｅ層（２０）に渡って深さ１１０ｎｍのアモルファス層を形成させた。
なお、実施例では、Ｓｉ層（２１）は、当初ＳｉＧｅ層上に１５ｎｍの膜厚で形成した。しかし、ゲート酸化工程や数回の洗浄プロセスによってＳｉ層は膜減りし、アモルファス化するためのイオン注入時には８ｎｍとなる。
【００４６】
次に、ＨＦ洗浄によってソース・ドレイン領域（７）の表面のゲート絶縁膜（３）を除去した。そして、ＣＶＤ法、またはスパッタ法を用いて、３００℃の温度にてＴｉ層を３５ｎｍ堆積した。
続いて、Ｎ２の不活性雰囲気下で、７００℃で数１０秒間かけて加熱処理を行い、ソース・ドレイン領域およびゲート電極上に高抵抗な準安定相（Ｃ４９相と称される）を形成した。
次に、加熱硫酸を用いてウエットエッチングし、不用な未反応のＴｉ層を除去した。
続いて、９００℃の不活性雰囲気下で数１０秒間かけて熱処理を施し、高抵抗な準安定相（Ｃ４９相と称される）を低抵抗な安定相（Ｃ５４と称される）に相転移させた。
最後に、保護絶縁膜（２２）、ソース・ドレイン領域およびゲート電極へのコンタクト構造（２３）、アルミ配線（２４）を公知の方法を用いて形成し、低抵抗なシリサイド化領域を有するＮＭＯＳＦＥＴを製造した。
【００４７】
ソース・ドレイン領域に注入するイオンをヒ素（Ａｓ）の代わりにホウ素を用いた以外は、同様な工程にてＰＭＯＳＦＥＴを製造した。
【００４８】
図２および図３は、上記製造方法で得たＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのソース・ドレイン領域におけるＴｉシリサイドのシート抵抗と、該シリサイド化領域に開口した０．３μｍ径のコンタクト構造のコンタクト抵抗のＧｅ濃度依存性を示したものである。
その中で、（○）はＳｉＧｅ−ＮＭＯＳＦＥＴ、（△）はＳｉＧｅ−ＰＭＯＳＦＥＴを示す。
また、ソース・ドレイン領域をアモルファス化せずにシリサイド化した従来のＮＭＯＳ（●）、およびＰＭＯＳ（▲）の結果も示した。
【００４９】
一般に、シリサイド配線は、幅が広いと抵抗が低くなり、正常なシリサイド反応が進行する。しかし、約０．５μｍ以下になると、結晶の相転移と共に凝集が発生してしまい、その結果、部分的にシリサイド配線で断線が起こり、抵抗が増大するとされている。
そのため、従来の製造方法で製造したＮＭＯＳのシリサイド（●）とＰＭＯＳのシリサイド（▲）では、図２に示すように、μｍオーダー以上の広い面積のシート抵抗値において、Ｇｅの濃度が増加するに伴い、抵抗値も増大するのが確認された。特にＮＭＯＳでのシリサイド抵抗では、その現象が顕著であった。また、図３に示す様に、コンタクト抵抗においても、同様な抵抗値の増大が確認された。
これらの現象は、ＳｉＧｅ層中のＧｅが原因で、通常のＳｉのシリサイド化で起こる凝集とは明らかに異なる異常な凝集が誘起されたと考えられる。
【００５０】
それに対し、本発明の製造方法を用いた半導体装置のＮＭＯＳのシート抵抗（○）とＰＭＯＳのシート抵抗（△）とでは、図２に示す様に、従来の製造方法で製造した半導体装置（●および▲）よりもＧｅ濃度の増加に伴う抵抗値の増加が抑制されていた。さらに、コンタクト抵抗においても、図３に示す様に、従来の製造方法で製造した半導体装置よりも抵抗値の増加が抑制されていた。ＮＭＯＳのコンタクト抵抗においは、特に顕著であった。
これらの結果は、本発明の製造方法の特徴であるシリサイド化する前にアモルファス化することが、これらの異常凝集に対して、大変効果があることを証明している。
さらに、凝集の原因とされるＳｉＧｅ層中のＧｅの濃度が従来のＳｉＧｅのシリサイド化では一般に高濃度であるとされている２５％に設定した場合にも、本発明の製造方法が有効であることを実証した。
【００５１】
実施例２：歪ＳｉＧｅチャネルを有するＮＭＯＳＦＥＴ半導体装置の製造方法
Ｓｉ基板上に、エピタキシャル成長法を用いて、５００℃でＧｅ濃度を２０％に固定したＳｉＧｅ膜（２０）を２００ｎｍ形成する。続いて、ＳｉＧｅ層の上にエピタキシャル成長法を用いて、Ｓｉ層２１を１５ｎｍ堆積する。
上記以外は、実施例１と同様な方法にて、歪ＳｉＧｅチャネルを有するＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴを製造した。
なお、ＰＭＯＳＦＥＴ半導体装置の製造では、ポリシリコンのゲート電極への不純物のドーピング濃度を微調整することで、埋め込み型のチャネルとなる歪状態のＳｉＧｅチャネルを有するＭＯＳＦＥＴを容易に製造することができる。
上記の様にして作製した歪ＳｉＧｅチャネルを有するＰ型およびＮ型のＭＯＳＦＥＴについても、従来の半導体装置の製造方法で製造したＭＯＳＦＥＴと比べて、シリサイド抵抗値およびコンタクト抵抗値において、Ｇｅが原因で起こるとされている異常凝集に対して抑制する効果があった。
【００５２】
また、シリサイド化に用いる金属としてＴｉの代わりにＣｏを用いた場合でも同様な効果を有する半導体装置を製造することができた。
【００５３】
【発明の効果】
本発明では、従来のＳｉ基板上の緩和状態のＳｉＧｅ層とその上の歪状態のＳｉ層とからなる積層、またはＳｉ基板上の歪状態のＳｉＧｅ層とその上の緩和状態のＳｉ層とからなる積層を基板に用いた半導体装置において、ソース・ドレイン領域をシリサイド化する際に、シリサイド化する前に該ソース・ドレイン領域をアモルファス化することで、ＳｉＧｅ層中のＧｅが原因で起こる凝集を解決することができ、低抵抗な金属−ＳｉＧｅシリサイド領域を形成することができた。
さらに、アモルファス化をイオン注入法で行うことで、シリサイド化される領域を容易にアモルファス化することができ、その結果、これまで知られていたシリサイド化の際に起こっていた凝集とは桁違いに異なる異常凝集を抑制することができた。
それに伴い、シリサイド層とアルミ配線を繋ぐコンタクト構造とのコンタクト抵抗も低減させることができた。その結果、寄生抵抗を削減でき、従来のＳｉ基板上の緩和状態のＳｉＧｅ層とその上の歪状態のＳｉ層とからなる積層、またはＳｉ基板上の歪状態のＳｉＧｅ層とその上の緩和状態のＳｉ層とからなる積層を基板に用いた半導体装置の電気的特性を向上させることができた。
さらに、イオン注入にＳｉ、ＧｅのＩＶｂ族元素、Ｐ、Ａｓ、ＳｂのＶｂ族元素、ハロゲン元素、または不活性ガス元素を用いることで従来よりも処理時間を短縮し、効率よくアモルファス化することができた。
また、イオン注入をＳｉＧｅの層内に達するように設定することで、シリサイド化での凝集を抑制することができた。
凝集の原因とされるＳｉＧｅ層中のＧｅの濃度が、従来のＳｉＧｅのシリサイド化では一般に高濃度であるとされている２５％に設定した場合にも、本発明の製造方法を適用することができた。
さらに、本発明の低抵抗なシリサイド形成法は、歪Ｓｉチャネルを有する半導体装置、及び歪ＳｉＧｅチャネルを有する半導体装置の両方にも適用することができた。
【図面の簡単な説明】
【図１】Ｓｉ基板上の緩和状態のＳｉＧｅ層とその上の歪状態のＳｉ層とからなる積層を基板とする本発明の製造方法で製造した半導体装置の製造方法の一例を示したものである。
【図２】Ｓｉ基板上の緩和状態のＳｉＧｅ層とその上の歪状態のＳｉ層とからなる積層を基板とする本発明の製造方法で製造した半導体装置の拡散層ＳｉＧｅ−Ｔｉシリサイドのシート抵抗のＧｅ濃度依存性を示したものである。
【図３】Ｓｉ基板上の緩和状態のＳｉＧｅ層とその上の歪状態のＳｉ層とからなる積層を基板とする本発明の製造方法で製造した半導体装置の拡散層ＳｉＧｅ−Ｔｉシリサイドへ開口した０．３５μｍ径のコンタクトホールにおけるコンタクト抵抗のＧｅ濃度依存性を示したものである。
【図４】従来の半導体装置の製造方法を示したものである。
【図５】特許文献１に記載の半導体装置の製造方法を示したものである。
【図６】特許文献４に記載の半導体装置の製造方法を示したものである。
【図７】特許文献３に記載の半導体装置の製造方法を示したものである。
【図８】特許文献１に記載の半導体装置の製造方法の電気的特性を示したものである。
【符号の説明】
１、５１、１０１、１５１、２０１  …Ｓｉ基板
２、５２、１０２、１５２、２０２  …素子分離領域
３、５３、１０３、１５３、２０３  …ゲート絶縁膜
４、５４、１０４、１５４、２０４  …ゲート電極
５、５５、１０５、１５５  …ＬＤＤ領域
６、５６、１０６、１５６、２０６  …ゲートサイドウォール絶縁膜
７、５７、１０７、１５７、２０７  …ソース・ドレイン領域
８、５８、１０８、２０８  …金属層
５８´、１０８´  …金属層のシリサイド反応残膜
９、５９、１０９、１５９、２０９  …金属シリサイド層
１０、１１０、１６１  …アモルファス化領域
２０、１６２、２２０  …ＳｉＧｅ層
２１  …Ｓｉ層
２２  …保護絶縁膜
２３  …コンタクト構造体
２４  …配線
１６３  …酸素を含むＳｉ層
１６４  …Ｓｉ層
２３０  …シリコン酸化膜
２４０  …フォトレジスト
【図１】
2005056900.tif 000003
【図２】
2005056900.tif 000004
【図３】
2005056900.tif 000005
【図４】
2005056900.tif 000006
【図５】
2005056900.tif 000007
【図６】
2005056900.tif 000008
【図７】
2005056900.tif 000009
【図８】
2005056900.tif 000010