(57)【要約】【課題】ＣＰＵが各デバイスに対してアクセスする最適なタイミングを規定するためのウェイトサイクル値決定までの過程の処理効率の向上を図ること。【解決手段】画像形成装置の制御装置は、ＣＰＵ１０１の各デバイスに対するアクセスタイミングを決定するウェイトサイクル値が格納されるウェイトコントローラレジスタ群１０１１を備えたＣＰＵ１０１と、ローカルバス１０８によって接続されている前記各デバイス固有のウェイトサイクル値とＣＰＵ周辺ＡＳＩＣ１０４で生成されたウェイトサイクル値とのベリファイを行うローカルバス制御部１０４１と、ウェイトサイクル値を格納するアクセスウェイトレジスタ群１０４２とを備えたＣＰＵ周辺ＡＳＩＣ１０４を含み構成される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
既知の電子写真プロセスを用いて画像形成を行う画像形成装置の制御装置であって、
前記画像形成装置の制御を行う演算処理手段と、
該演算処理手段により制御されるアドレス、データ等を送る制御バスと、
電源投入時に前記演算処理手段の初期化を行うリセット手段と、
前記制御バスに接続された前記演算処理手段の周辺制御用集積回路と、
該周辺制御用集積回路により前記制御バスから分離された専用バスと、
該専用バスに接続された複数のデバイスと、
前記制御バスに接続され、前記演算処理手段および前記周辺制御用集積回路を制御する制御プログラムを格納する記憶手段と、を含み構成され、
前記リセット手段による前記演算処理手段の初期化に伴い、該演算処理装置の関与を排除したまま前記周辺制御用集積回路が前記専用バスに接続された複数のデバイスに対してアクセスを行うことを特徴とする画像形成装置の制御装置。
【請求項２】
前記周辺制御用集積回路は、該周辺制御用集積回路で生成したウェイトサイクル値と前記複数のデバイス固有のウェイトサイクル値とのベリファイを制御する専用バス制御手段と、該ベリファイの結果決定された最適なウェイトサイクル値を格納する記憶手段と、該記憶手段に格納されているウェイトサイクル値を前記演算処理手段へロードするロード手段と、を備え、
前記演算処理手段は、ウェイトサイクル値を格納する記憶手段と、前記周辺制御用集積回路からロードされたウェイトサイクル値を前記記憶手段に格納する格納手段と、を備えていることを特徴とする請求項１に記載の画像形成装置の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置に用いられる制御装置に関する。
【背景技術】
【０００２】
近年、画像形成装置に対する高速化，高画質化の要求は高まる一方である。また、これに加えて、近年カラードキュメントが一般化したこともあり、カラー化の要求も強くなってきている。これに伴い、ＣＰＵ，ＲＯＭ，ＲＡＭ，各種ＡＳＩＣを中心とした画像形成装置の制御系の処理能力向上が重要な課題となっている。
【０００３】
また、近年の半導体プロセスの進歩に伴い、１つのデバイスに内蔵される機能は増える傾向にある。同時に、画像形成装置全体に要求される機能も増えているため、装置全体に用いられるデバイス数はなかなか減少しない。図５は各デバイスがＣＰＵ制御バスに接続されている構成の制御装置の一例を示すブロック図である。ＣＰＵ５０１のＣＰＵ制御バス５０２には、ＲＯＭ５０３，ＲＡＭ５０４、ＣＰＵ周辺ＡＳＩＣ５０５の他に、各種デバイス５０６，５０７が接続され動作する。図６はローカルバスを用いた制御装置の構成を示すブロック図である。図示のように、ＣＰＵ制御バス５０２の負荷軽減、異なるタイミング体系の整合、別基板搭載時の影響回避等の目的のため、ＣＰＵ制御バス５０２からＡＳＩＣ等を介して分離された専用バス（以下、ローカルバスという）６０１に各種デバイス５０６，５０７を接続するケースも多々見受けられる。ここでは、ＣＰＵ５０１がローカルバス６０１に接続されたデバイス５０６，５０７にアクセスする場合は、ＣＰＵ制御バス５０２からローカルバス生成に用いたＣＰＵ周辺ＡＳＩＣ５０５およびローカルバス６０１を経由してアクセスを行う。ローカルバス６０１の採用により、ＣＰＵ制御バス５０２の負荷が軽減される。
【０００４】
図７は、ウェイトコントローラが内蔵されているＣＰＵが搭載された制御装置の構成を示すブロック図である。この制御装置では、ＣＰＵ制御バス７０１に、ウェイトコントローラ７０２ａが内蔵されているＣＰＵ７０２、ＲＯＭ７０３、ＲＡＭ７０４、ＣＰＵ周辺ＡＳＩＣ７０５が接続され、さらにＣＰＵ周辺ＡＳＩＣ７０５に接続されたローカルバス７０６にデバイス７０７、デバイス７０８が接続されている。この場合、ＲＯＭ７０３、ＲＡＭ７０４、デバイス７０７、デバイス７０８は、それぞれ固有のアクセスタイミングを有するため、システム全体のパフォーマンスを高めるためには、それぞれのデバイスに対して必要となる最短のアクセスタイミングでアクセスを行う必要がある。さらに、ＣＰＵ７０２にはウェイトコントローラ７０２ａが内蔵されているので、各デバイスのアクセスタイミング仕様に基づき、各デバイスのマッピングされているアドレス空間ごとに最適なウェイトサイクル値の設定を初期化ソフトウェアによって行う必要がある（例えば、下記特許文献１，２を参照。）。
【０００５】
図８は、ウェイトサイクル値の設定の手順を示すフローチャートである。まず、ＣＰＵ周辺ＡＳＩＣ７０５が、ＲＯＭ７０３に格納されている初期化処理用ソフトウェアをロードし、各デバイスにアクセスするためのウェイトサイクル値の初期値を設定する（ステップＳ８０１）。次に、ＣＰＵ周辺ＡＳＩＣ７０５は、各デバイスのマッピングされているアドレス空間ごとに最適なウェイトサイクル値を設定する（ステップＳ８０２）。そして、ＣＰＵ７０２は、設定されたウェイトサイクル値に基づいて各デバイスとアクセスを行う（ステップＳ８０３）。
【０００６】
【特許文献１】特開平９−６７１３号公報
【特許文献２】特開２０００−９９４５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記各特許文献に記載の技術では、ＲＯＭ，ＲＡＭ等の汎用デバイスに関しては、データシート等が整備されており、アクセスタイミングも開発初期に明確となっているので、初期化ソフトウェアへの仕様反映は容易に実現可能である。しかし、ローカルバスに接続されるデバイスはＡＳＩＣのような専用デバイスの場合が多く、開発テーマ内で新規に開発するような場合は、アクセスタイミングが決定する時期が遅い。また、ＡＳＩＣの動作クロックによってはＣＰＵからみたアクセスタイミングが異なってしまい、動作クロックの変更のたびに、初期化ソフトウェアを変更する必要がある。このため開発途中でのソフトウェアの変更が必要となり、ハードウェアとソフトウェアの開発がリンクしない場合は、デバイスにアクセスできなくなってしまうという問題が発生するおそれがある。
【０００８】
本発明は、上述した従来技術による問題点を解消するため、ＣＰＵのローカルバスに接続されている各デバイスへのアクセスタイミングを設定するために必要なＣＰＵのウェイトサイクル値の決定をハードウェアのみで行うことができる画像形成装置の制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる画像形成装置の制御装置は、既知の電子写真プロセスを用いて画像形成を行う画像形成装置の制御装置であって、前記画像形成装置の制御を行う演算処理手段と、該演算処理手段により制御されるアドレス、データ等を送る制御バスと、電源投入時に前記演算処理手段の初期化を行うリセット手段と、前記制御バスに接続された前記演算処理手段の周辺制御用集積回路と、該周辺制御用集積回路により前記制御バスから分離された専用バスと、該専用バスに接続された複数のデバイスと、前記制御バスに接続され、前記演算処理手段および前記周辺制御用集積回路を制御する制御プログラムを格納する記憶手段と、を含み構成され、前記リセット手段による前記演算処理手段の初期化に伴い、該演算処理装置の関与を排除したまま前記周辺制御用集積回路が前記専用バスに接続された複数のデバイスに対してアクセスを行うことを特徴とする。
【００１０】
この請求項１の発明によれば、演算処理手段とローカルバスに接続されているデバイスとのアクセスタイミングの決定をハードウェアで行うことができるので、処理効率を向上させることができる。
【００１１】
また、請求項２の発明にかかる画像形成装置の制御装置は、請求項１に記載の発明において、前記周辺制御用集積回路は、該周辺制御用集積回路で生成したウェイトサイクル値と前記複数のデバイス固有のウェイトサイクル値とのベリファイを制御する専用バス制御手段と、該ベリファイの結果決定された最適なウェイトサイクル値を格納する記憶手段と、該記憶手段に格納されているウェイトサイクル値を前記演算処理手段へロードするロード手段と、を備え、前記演算処理手段は、ウェイトサイクル値を格納する記憶手段と、前記周辺制御用集積回路からロードされたウェイトサイクル値を前記記憶手段に格納する格納手段と、を備えていることを特徴とする。
【００１２】
この請求項２の発明によれば、演算処理手段とローカルバスに接続されているデバイスとのアクセスタイミングの決定を容易に短時間で行うことが可能になる。
【発明の効果】
【００１３】
本発明にかかる画像形成装置の制御装置によれば、ＣＰＵが各デバイスに対してアクセスするための最適なタイミングを規定するためのウェイトサイクル値の決定に際して、個々のデバイスごとに所定のソフトウェアを導入する必要がなく、ハードウェアの動作のみで行えるので、処理効率の向上を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下に添付図面を参照して、本発明にかかる画像形成装置の制御装置の好適な実施の形態を詳細に説明する。
【００１５】
（実施の形態１）
図１は、実施の形態１の制御装置の構成を示すブロック図である。この制御装置は、ＣＰＵ（演算処理手段）１０１、ＲＯＭ１０２、ＲＡＭ１０３、ＣＰＵ周辺ＡＳＩＣ（ＣＰＣ周辺制御用集積回路）１０４、およびデバイス１０５，１０６を含み構成される。ＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ１０３、およびＣＰＵ周辺ＡＳＩＣ１０４は、ＣＰＵ制御バス１０７によって接続されている。また、ＣＰＵ周辺ＡＳＩＣ１０４、およびデバイス１０５，１０６は、ローカルバス１０８によって接続されている。ＲＯＭ１０２には、各デバイスへのアクセスに必要なウェイトサイクル値（アクセス時間）の初期値を設定するためのソフトウェア（以下、初期化処理用ソフトウェアという）が格納されている。
【００１６】
また、ＣＰＵ１０１は、ＣＰＵ１０１の各デバイスに対するアクセスタイミングを決定するウェイトサイクル値が格納されるウェイトコントローラレジスタ群１０１１を備えている。ウェイトコントローラレジスタ群１０１１は、レジスタ♯０〜レジスタ♯７により構成されている。ＣＰＵ周辺ＡＳＩＣ１０４は、ローカルバス１０８によって接続されているデバイス１０５，１０６の固有のウェイトサイクル値と前記初期化処理用ソフトウェアまたはＣＰＵ周辺ＡＳＩＣ１０４で生成されたウェイトサイクル値とのベリファイの制御を行うローカルバス制御部１０４１と、ウェイトサイクル値を格納するアクセスウェイトレジスタ群１０４２を備えている。アクセスウェイトレジスタ群１０４２は、レジスタ♯０〜レジスタ♯３により構成されている。
【００１７】
次に、実施の形態１の制御装置の動作を説明する。図２は、この制御装置の動作を説明するためのフローチャートである。まず、ＣＰＵ周辺ＡＳＩＣ１０４が、リセット部（不図示）からのリセット信号が解除されたか否かを検出する（ステップＳ２０１）。リセット信号が解除された場合（ステップＳ２０１：Ｙｅｓ）は、ステップＳ２０２へ進む。リセット信号が解除されていない場合（ステップＳ２０１：Ｎｏ）は、再度ステップＳ２０１の処理を行う。前記リセット部からのリセット信号が解除された場合には（ステップＳ２０１：Ｙｅｓ）、ＣＰＵ周辺ＡＳＩＣ１０４がＲＯＭ１０２に格納されている初期化処理用ソフトウェアをロードし、あるデバイス（例えば、デバイス１０５）の固有のウェイトサイクル値に対してベリファイを行うためのウェイトサイクル値の初期値を設定する（ステップＳ２０２）。
【００１８】
次に、前記デバイス固有のウェイトサイクル値とステップＳ２０２で設定された初期値とのベリファイを開始する（ステップＳ２０３）。このベリファイは、各デバイスのマッピングされているアドレス空間に対するウェイトサイクル値に対して行う。なお、ここではＣＰＵ１０１は干渉しない。そして、ベリファイの結果、ウェイトサイクル値が一致したか否かを検出する（ステップＳ２０４）。この検出はＣＰＵ周辺ＡＳＩＣ１０４が行う。ウェイトサイクル値が一致した場合（ステップＳ２０４：Ｙｅｓ）は、このウェイトサイクル値をアクセスウェイトレジスタ群１０４２へ格納し（ステップＳ２０５）、ステップＳ２０９へ移行する。ウェイトサイクル値が一致しなかった場合（ステップＳ２０４：Ｎｏ）は、ステップＳ２０６へ進む。
【００１９】
ステップＳ２０４においてウェイトサイクル値が一致しなかった場合は（ステップＳ２０４：Ｎｏ）、ＣＰＵ周辺ＡＳＩＣ１０４は、ＣＰＵ周辺ＡＳＩＣ１０４で生成したウェイトサイクル値のインクリメントを行う（ステップＳ２０６）。ここでは、例えば、当該ウェイトサイクル値に対して１単位が加算される。次に、ＣＰＵ周辺ＡＳＩＣ１０４は、ステップＳ２０６を経て生成されたウェイトサイクル値が最大値に達しているか否かを検出する（ステップＳ２０７）。なお、このウェイトサイクル値の最大値は、予め規定されている。ウェイトサイクル値が最大値に達している場合（ステップＳ２０７：Ｙｅｓ）は、ステップＳ２０８へ進む。一方、ウェイトサイクル値が最大値に達していない場合（ステップＳ２０７：Ｎｏ）は、再度ステップＳ２０４へ戻り、新たに生成されたウェイトサイクル値と前記デバイス固有のウェイトサイクル値とのベリファイを行う。すなわち、ウェイトサイクル値を初期値から１単位ずつ増やしながらベリファイが行われることになる。
【００２０】
ステップＳ２０７においてウェイトサイクル値が最大値に達している場合は（ステップＳ２０７：Ｙｅｓ）、ＣＰＵ周辺ＡＳＩＣ１０４は当該エリアのデバイスへのアクセスはない（接続されているデバイスは存在しない）と判断し、ウェイトサイクル値のアクセスウェイトレジスタ群１０４２への格納は行わない（ステップＳ２０８）。
【００２１】
続いて、ＣＰＵ周辺ＡＳＩＣ１０４は、すべてのデバイスのウェイトサイクル値についてのベリファイが終了したか否かを検出する（ステップＳ２０９）。具体的には、各デバイスのマッピングされているアドレス空間ごとのウェイトサイクル値について検出される。すべてのデバイスのウェイトサイクル値についてのベリファイが終了した場合（ステップＳ２０９：Ｙｅｓ）は、処理終了となる。すべてのデバイスのウェイトサイクル値についてのベリファイが終了していない場合（ステップＳ２０９：Ｎｏ）は、他のデバイスのウェイトサイクル値についてのベリファイを開始し（ステップＳ２１０）、ステップＳ２０３の処理に移る。
【００２２】
この後、すべてのデバイスのウェイトサイクル値が確定した時点で、ＣＰＵ周辺ＡＳＩＣ１０４は、アクセスウェイトレジスタ群１０４２からそれらウェイトサイクル値を読み出し、ＣＰＵ１０１へロードする。ＣＰＵ１０１は、ロードされた各デバイスのウェイトサイクル値をウェイトコントローラレジスタ群１０１１の所定のレジスタへ格納する。このようにして、ＣＰＵ１０１は、各デバイスに対してアクセスするための最適なタイミングを規定するためのウェイトサイクル値を取得する。
【００２３】
（実施の形態２）
図３は、実施の形態２の制御装置の構成を示すブロック図である。この制御装置は、ＣＰＵ（演算処理手段）３０１、ＲＯＭ３０２、ＲＡＭ３０３、ＣＰＵ周辺ＡＳＩＣ（ＣＰＣ周辺制御用集積回路）３０４、およびデバイス３０５，３０６を含み構成される。ＣＰＵ３０１、ＲＯＭ３０２、ＲＡＭ３０３、およびＣＰＵ周辺ＡＳＩＣ３０４は、ＣＰＵ制御バス３０７によって接続されている。また、ＣＰＵ周辺ＡＳＩＣ３０４、およびデバイス３０５，３０６は、ローカルバス３０８によって接続されている。ＲＯＭ３０２には、各デバイスへのアクセスに必要なウェイトサイクル値（アクセス時間）の初期値を設定するための初期化処理用ソフトウェアが格納されている。
【００２４】
また、ＣＰＵ３０１は、ＣＰＵ３０１の各デバイスに対するアクセスタイミングを決定するウェイトサイクル値が格納されるウェイトコントローラレジスタ群３０１１と、ＣＰＵ周辺ＡＳＩＣ３０４からのロードされたウェイトサイクル値をウェイトコントローラレジスタ群３０１１に格納する端子ウェイトコントローラ３０１２と、を含み構成されている。ウェイトコントローラレジスタ群３０１１は、レジスタ♯０〜レジスタ♯７により構成されている。ＣＰＵ周辺ＡＳＩＣ３０４は、ローカルバス３０８によって接続されているデバイス３０５，３０６の固有のウェイトサイクル値と前記初期化処理用ソフトウェアまたはＣＰＵ周辺ＡＳＩＣ３０４で生成されたウェイトサイクル値とのベリファイの制御を行うローカルバス制御部３０４１と、ＣＰＵ３０１の端子ウェイトコントローラ３０１２に対してウェイト要求を行うウェイト要求生成部３０４２と、ウェイトサイクル値を格納するアクセスウェイトレジスタ群３０４３と、を含み構成されている。アクセスウェイトレジスタ群３０４３は、レジスタ♯０〜レジスタ♯３により構成されている。
【００２５】
次に、実施の形態２の制御装置の動作を説明する。図４は、この制御装置の動作を説明するためのフローチャートである。まず、ＣＰＵ周辺ＡＳＩＣ３０４が、リセット部（不図示）からのリセット信号が解除されたか否かを検出する（ステップＳ４０１）。リセット信号が解除された場合（ステップＳ４０１：Ｙｅｓ）は、ステップＳ４０２へ進む。リセット信号が解除されていない場合（ステップＳ４０１：Ｎｏ）は、再度ステップＳ４０１の処理を行う。前記リセット部からのリセット信号が解除された場合には（ステップＳ４０１：Ｙｅｓ）、ＣＰＵ周辺ＡＳＩＣ３０４がＲＯＭ３０２に格納されている初期化処理用ソフトウェアをロードし、あるデバイス（例えば、デバイス３０５）の固有のウェイトサイクル値に対してベリファイを行うためのウェイトサイクル値の初期値を設定する（ステップＳ４０２）。
【００２６】
次に、前記デバイス固有のウェイトサイクル値とステップＳ４０２で設定された初期値とのベリファイを開始する（ステップＳ４０３）。このベリファイは、各デバイスのマッピングされているアドレス空間に対するウェイトサイクル値に対して行う。なお、ここではＣＰＵ３０１は干渉しない。そして、ベリファイの結果、ウェイトサイクル値が一致したか否かを検出する（ステップＳ４０４）。この検出はＣＰＵ周辺ＡＳＩＣ３０４が行う。ウェイトサイクル値が一致した場合（ステップＳ４０４：Ｙｅｓ）は、このウェイトサイクル値をアクセスウェイトレジスタ群３０４３へ格納し（ステップＳ４０５）、ステップＳ４０９へ移行する。ウェイトサイクル値が一致しなかった場合（ステップＳ４０４：Ｎｏ）は、ステップＳ４０６へ進む。
【００２７】
ステップＳ４０４においてウェイトサイクル値が一致しなかった場合は（ステップＳ４０４：Ｎｏ）、ＣＰＵ周辺ＡＳＩＣ３０４は、ＣＰＵ周辺ＡＳＩＣ３０４で生成したウェイトサイクル値のインクリメントを行う（ステップＳ４０６）。ここでは、例えば、当該ウェイトサイクル値に対して１単位が加算される。次に、ＣＰＵ周辺ＡＳＩＣ３０４は、ステップＳ４０６を経て生成されたウェイトサイクル値が最大値に達しているか否かを検出する（ステップＳ４０７）。なお、このウェイトサイクル値の最大値は、予め規定されている。ウェイトサイクル値が最大値に達している場合（ステップＳ４０７：Ｙｅｓ）は、ステップＳ４０８へ進む。一方、ウェイトサイクル値が最大値に達していない場合（ステップＳ４０７：Ｎｏ）は、再度ステップＳ４０４へ戻り、新たに生成されたウェイトサイクル値と前記デバイス固有のウェイトサイクル値とのベリファイを行う。すなわち、ウェイトサイクル値を初期値から１単位ずつ増やしながらベリファイが行われることになる。
【００２８】
ステップＳ４０７においてウェイトサイクル値が最大値に達している場合は（ステップＳ４０７：Ｙｅｓ）、ＣＰＵ周辺ＡＳＩＣ３０４は当該エリアのデバイスへのアクセスはない（接続されているデバイスは存在しない）と判断し、ウェイトサイクル値のアクセスウェイトレジスタ群３０４３への格納は行わない（ステップＳ４０８）。
【００２９】
続いて、ＣＰＵ周辺ＡＳＩＣ３０４は、すべてのデバイスのウェイトサイクル値についてのベリファイが終了したか否かを検出する（ステップＳ４０９）。具体的には、各デバイスのマッピングされているアドレス空間ごとのウェイトサイクル値について検出される。すべてのデバイスのウェイトサイクル値についてのベリファイが終了した場合（ステップＳ４０９：Ｙｅｓ）は、処理終了となる。すべてのデバイスのウェイトサイクル値についてのベリファイが終了していない場合（ステップＳ４０９：Ｎｏ）は、他のデバイスのウェイトサイクル値についてのベリファイを開始し（ステップＳ４１０）、ステップＳ４０３の処理に移る。
【００３０】
この後、ＣＰＵ３０１が各デバイスに対してアクセスを試みた場合は、ＣＰＵ周辺ＡＳＩＣ３０４のウェイト要求生成部３０４２がアクセスウェイトレジスタ群３０４３に格納されている該当するデバイスに対応するウェイトサイクル値を読み出し、これをＣＰＵ３０１にロードすると共にウェイト要求信号をアサートする。ＣＰＵ３０１の端子ウェイトコントローラ３０１２は、前記ウェイト要求信号がアサートされている間ＣＰＵ３０１のウェイトサイクル値にロードされたウェイトサイクル値を挿入する。このようにして、ＣＰＵ３０１は、各デバイスに対してアクセスするための最適なタイミングを規定するためのウェイトサイクル値を取得する。
【００３１】
以上説明したように、本発明の画像形成装置の制御装置によれば、ＣＰＵが各デバイスに対してアクセスするための最適なタイミングを規定するためのウェイトサイクル値を取得する過程において、ソフトウェアが関与するのは、ベリファイを行うための初期値を設定する工程のみである。ウェイトサイクル値の確定はハードウェアの動作のみで行うことができる。したがって、本発明の装置では、かかるウェイトサイクル値の決定に際して、個々のデバイスごとに所定のソフトウェアを導入する必要がなく、処理効率の向上を図ることができる。
【産業上の利用可能性】
【００３２】
以上のように、本発明にかかる画像形成装置の制御装置は、画像形成装置に有用であり、特に、デジタル複写機やプリンタ等の画像処理機器に適している。
【図面の簡単な説明】
【００３３】
【図１】実施の形態１の制御装置の構成を示すブロック図である。
【図２】実施の形態１の制御装置の動作を説明するためのフローチャートである。
【図３】実施の形態２の制御装置の構成を示すブロック図である。
【図４】実施の形態２の制御装置の動作を説明するためのフローチャートである。
【図５】各デバイスがＣＰＵ制御バスに接続されている構成の制御装置の一例を示すブロック図である。
【図６】ローカルバスを用いた制御装置の構成を示すブロック図である。
【図７】ウェイトコントローラが内蔵されているＣＰＵが搭載された制御装置の構成を示すブロック図である。
【図８】ウェイトサイクル値の設定手順を示すフローチャートである。
【符号の説明】
【００３４】
１０１，３０１，７０２  ＣＰＵ
１０２，３０２，７０３  ＲＯＭ
１０３，３０３，７０４  ＲＡＭ
１０４，３０４，７０５  ＣＰＵ周辺ＡＳＩＣ
１０５，１０６，３０５，３０６，７０７，７０８  デバイス
１０７，３０７，７０１  ＣＰＵ制御バス
１０８，３０８，７０６  ローカルバス
７０２ａ  ウェイトコントローラ
１０１１，３０１１  ウェイトコントローラレジスタ群
１０４１，３０４１  ローカルバス制御部
１０４２，３０４３  アクセスウェイトレジスタ群
３０１２  端子ウェイトコントローラ
３０４２  ウェイト要求生成部
【図１】
2005056318.tif 000003
【図２】
2005056318.tif 000004
【図３】
2005056318.tif 000005
【図４】
2005056318.tif 000006
【図５】
2005056318.tif 000007
【図６】
2005056318.tif 000008
【図７】
2005056318.tif 000009
【図８】
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