(57)【要約】【課題】新規な集積回路製造方法の提供。【解決手段】半導体基層上に第１の電導性ゲートを形成し、第１の電導性ゲートの側壁上に誘電体を形成して第１の電導性ゲートを浮遊ゲートから絶縁し、第１の電導性ゲート上に浮遊ゲートがその一部を有する浮遊ゲート層を形成し、第１の電導性ゲートの少なくとも一部上から浮遊ゲート層を除去し、浮遊ゲート層上に第２の電導性ゲート層を形成して第１の電導性ゲート上に突出する部分を具えた第２の電導性ゲートの少なくとも一部を与え、第２の電導性ゲート層上に層Ｌ１を形成して突出部が露出されるが層Ｌ１により完全には被覆されないようにし、層Ｌ１に対して選択的に部分Ｐ１の場所で第２の電導性ゲート層を部分的に除去して第１の電導性ゲートの少なくとも一部から第２の電導性ゲート層を除去し、第１の電導性ゲートの近くにおいて第２の電導性ゲート層上に層Ｌ２を形成し、層Ｌ２に対して選択的に層Ｌ１の少なくとも一部、第２の電導性ゲート層および浮遊ゲート層を除去する。【選択図】図３３
2005051244.tif 000002
【特許請求の範囲】
【請求項１】
互いに絶縁された第１の電導性ゲートと、第２の電導性ゲートと電導性浮遊ゲートとを有する非揮発性メモリーセルを有した集積回路の製造方法であって、
（ａ）半導体基層上に第１の電導性ゲートを形成しかつ第１の電導性ゲートの側壁上に誘電体を形成して第１の電導性ゲートを浮遊ゲートから絶縁し、
（ｂ）第１の電導性ゲート上に浮遊ゲートがその一部を有する層（ＦＧ層）を形成し、
（ｃ）第１の電導性ゲートの少なくとも一部上からＦＧ層を除去し、
（ｄ）ＦＧ層上に層（第２の電導性ゲート層）を形成して第１の電導性ゲート上に突出する部分Ｐ１を具えた第２の電導性ゲートの少なくとも一部を与え、
（ｅ）第２の電導性ゲート層上に層Ｌ１を形成して突出部Ｐ１が露出されるが層Ｌ１により完全には被覆されないようにし、
（ｆ）層Ｌ１に対して選択的に部分Ｐ１の場所で第２の電導性ゲート層を部分的に除去して第１の電導性ゲートの少なくとも一部から第２の電導性ゲート層を除去し、
（ｇ）第１の電導性ゲートの近くにおいて第２の電導性ゲート層上に層Ｌ２を形成し、
（ｈ）層Ｌ２に対して選択的に層Ｌ１の少なくとも一部、第２の電導性ゲート層およびＦＧ層を除去する
ことを特徴とする集積回路の製造方法。
【請求項２】
ステップ（ｇ）に際して、第２の電導性ゲート層を他の材料と反応させて層Ｌ２を形成する
ことを特徴とする請求項１に記載の方法。
【請求項３】
反応に際して、第２の電導性ゲート層を酸化する
ことを特徴とする請求項２に記載の方法。
【請求項４】
反応ステップに際して、第２の電導性ゲート層を金属と化学反応せしめついで非反応金属を除去する
ことを特徴とする請求項２に記載の方法。
【請求項５】
さらに第１の電導性ゲートの第１の側において層Ｌ１、第２電導性ゲート層およびＦＧ層を除去するがこれと反対の第２の側においては除去しない
ことを特徴とする請求項１に記載の方法。
【請求項６】
さらに半導体基層中において第１の電導性ゲートの第２の側において浮遊ゲートの近くでメモリーセルのための第１のソース／ドレイン領域を形成しかつ半導体基層中において第１の電導性ゲートの第１の側において第１の電導性ゲートの近くでメモリーセルのための第２のソース／ドレイン領域を形成する
ことを特徴とする請求項５に記載の方法。
【請求項７】
メモリーセルはメモリーセル列の一部であり、
各メモリーセルは互いに絶縁された第１の電導性ゲート、第２の電導性ゲートおよび浮遊ゲートを有しており、
ステップ（ａ）に際して１以上の第１の電導性ラインを形成し、
各電導性ラインは各第１の電導性ゲートの少なくとも一部を与え、
浮遊ゲートはＦＧ層の少なくとも一部を有しており、
ステップ（ｃ）に際して各第１の電導性ゲートの少なくとも一部上からＦＧ層を除去し、
第２の電導性ゲート層は各第２の電導性ゲートの少なくとも一部を与え、
ステップ（ｄ）の終りにおいて第２の電導性ゲート層は各第１の電導性ゲート上に突出する部分を有しており、
ステップ（ｅ）の終りにおいて第２の電導性ゲート層は各第１の電導性ゲート上に露出しており、
ステップ（ｆ）に際して各第１の電導性ゲートの少なくとも一部上から第２の電導性ゲート層が部分的に除去され、
ステップ（ｇ）に際して各第１の電導性ゲート近くにおいて第２の電導性ゲート層上に層Ｌ２が形成される
ことを特徴とする請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は集積回路の製造方法に関するものであり、さらに詳しくは互いに絶縁された第１の電導性ゲートと、第２の電導性ゲートと電導性浮遊ゲートとを有する非揮発性メモリーセルを有した集積回路の製造方法に関するものである。
【背景技術】
【０００２】
図１にアメリカ特許第６，０５７，５７５号に開示されたフラッシュメモリーセルの断面構造を示す。該セルは半導体基層１２０中および上に形成されている。二酸化ケイ素１３０は基層１２０上に熱的に成長したものである。二酸化ケイ素１３０上にはセレクトゲート１４０が形成されている。二酸化ケイ素１５０は基層１２０の領域上に熱的に成長しているがセレクトゲートによっては被覆されていない。セレクトゲート１４０上にはＯＮＯ１５４（二酸化ケイ素層と窒化ケイ素層と二酸化ケイ素層のサンドイッチ構造）が形成されている。浮遊ゲート１６０は誘電体層１５０、１５４上に形成されており、浮遊ゲート１６０の一部はセレクトゲート１４０に重なっている。
【特許文献１】アメリカ特許第６，０５７，５７５号
【０００３】
ＯＮＯ層１６４は浮遊・セレクトゲート上に形成されている。制御ゲート１７０はＯＮＯ層１６４上に形成されている。該制御ゲートは浮遊ゲート１６０とセレクトゲート１４０上に重なっている。Ｎ＋ソースおよびドレイン領域１７４、１７８は基層１２０中に形成されている。
【０００４】
セルは熱電子注入によりセルのチャンネル領域１８０（基層１２０のＰタイプ領域）から浮遊ゲート１６０にプログラムされている。セルは電子のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル操作により浮遊ゲート１６０からソース領域１７８迄消去されている。セルは自己配列（ｓｅｌｆ−ａｌｉｇｎｅｄ）プロセスにより製造され、該プロセスにあっては浮遊ゲート１６０と制御ゲート１７０の左右縁部が単一のマスクにより画定される。
【０００５】
他の自己配列製造プロセスとしてＮａｒｕｋｅ他による「Ａ  Ｎｅｗ  Ｆｌａｓｈ−Ｅｒａｓｅ  ＥＥＰＲＯＭ  Ｃｅｌｌ  ｗｉｔｈ  ａ  Ｓｉｄｅｗａｌｌ  Ｓｅｌｅｃｔ−Ｇａｔｅ  ｏｎ  Ｉｔｓ  Ｓｏｕｒｃｅ  Ｓｉｄｅ」、ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  １９８９年、６０３〜６０６頁に開示されたものがある。このプロセスでは、浮遊ゲートと制御ゲートがまず集積構造に形成され、ついで浮遊ゲートと制御ゲートを含む構造の側壁上の側壁スペーサーとしてセレクトゲートが形成される。
【非特許文献１】Ｎａｒｕｋｅ  ｅｔ  ａｌ．，“Ａ  Ｎｅｗ  Ｆｌａｓｈ−Ｅｒａｓｅ  ＥＥＰＲＯＭ  Ｃｅｌｌ  ｗｉｔｈ  ａ  Ｓｉｄｅｗａｌｌ  Ｓｅｌｅｃｔ−Ｇａｔｅ  ｏｎ  Ｉｔｓ  Ｓｏｕｒｃｅ  Ｓｉｄｅ”，ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  １９８９年，ｐａｇｅｓ  ６０３−６０６
【発明の開示】
【０００６】
この発明は自己配列メモリー構造（異なる特徴が単一のマスクにより画定されている構造）を有するが、これに限定されるものではない。
【０００７】
実施例によっては、浮遊ゲート層（例えばドープされたポリシリコン）はセレクトゲート上に形成される。浮遊ゲート層はセレクトゲートの少なくとも一部から除去される。ある実施例では、これがマスクなしのエッチングにより行われる。誘電体（例えばＯＮＯ）は浮遊ゲート層上に形成され、制御ゲート層は誘電体上に形成される。制御ゲート層はセレクトゲート上に上向きの突起を有している。ついで他の層、例えば窒化ケイ素、は制御ゲート層上に形成されるが、制御ゲート層の突起は露出される。
【０００８】
これには窒化ケイ素を蒸着させ、ついでＣＭＰ（化学機械的研磨）を行うが、ＣＭＰは制御ゲート層突起上で止める。制御ゲート層の露出部分は、セレクトゲートの少なくとも一部上から制御ゲート層が除去されるまで、窒化ケイ素に選択的にエッチングされる。ついで他の層が制御ゲート層の露出部分上に形成される。ある実施例ではこれは熱的に成長した二酸化ケイ素である。ついで窒化ケイ素が除去される。制御ゲート層、ＯＮＯおよび浮遊ゲート層は二酸化ケイ素に選択的にエッチングされて制御ゲートおよび浮遊ゲートを画定する。
【０００９】
図２、３にこの発明の一実施例におけるプロセス中のスプリットゲート・フラッシュメモリーアレイを示す。各メモリーセルは浮遊ゲート１６０、制御ゲート１７０、セレクトゲート１４０を有している。これらのゲートは相互に絶縁されるとともに半導体基層１２０（例えば単結晶シリコン）からも絶縁されている。
【００１０】
各制御ゲート１７０は制御ゲートライン（好ましくはやはり１７０で示される）の一部であって、該ラインはアレイを横断してＹ方向に延在している。実施例によってはＹ方向は行方向であって、各制御ゲートライン１７０はメモリーセルの１行について制御ゲートを提供する。異なる制御ゲートライン１７０を電気的に結合しても結合しなくともよい。浮遊ゲート１６０は制御ゲートの下側にある。各浮遊ゲート１６０の位置は図２中に十字で示してある。各セレクトゲート１４０はセレクトゲートライン（１４０）の一部であって、該ラインはＹ方向にアレイを横断している。基層絶縁領域２２０（フィールド絶縁領域）はＸ方向に延在している。一実施例にあっては、Ｘ方向は列方向（ビットライン）である。各領域２２０は全アレイを横断している。各セレクトゲートライン１４０と各制御ゲートライン１７０は全ての領域２２０上を交差している。
【００１１】
以下の図面にはメモリー製造中の中間製品の断面状態を示す。断面を図２中においてラインＸ−Ｘ’、Ｙ１−Ｙ１’、Ｙ２−Ｙ２’で示す。ラインＸ−Ｘ’は基層絶縁領域２２０間をＸ方向に通っている。ラインＹ１−Ｙ１’はセレクトゲートライン１４０を通ってＹ方向に走っている。ラインＹ２−Ｙ２’は制御ゲートライン１７０を通ってＹ方向に走っている。
【００１２】
実施例によっては、メモリーは以下のように製造される。基層絶縁領域２２０は浅トレンチ絶縁法（ＳＴＩ）によりＰドープ基層１２０中に形成される。より詳しくは図４（Ｙ１−Ｙ１’断面）に示すように、二酸化ケイ素層４１０（酸化パッド）が熱酸化その他の方法により基層１２０上に形成される。窒化ケイ素４２０が二酸化ケイ素４１０上に蒸着され、該窒化ケイ素４２０は写真平板法により形を付けられる。これにはフォトレジストマスク（図示せず）を用いて絶縁トレンチ２２０Ｔを画定する。窒化ケイ素４２０中の開口部を介して二酸化ケイ素４１０と基層１２０をエッチングする。この結果トレンチ２２０Ｔが基層中に形成される。各トレンチ２２０Ｔは全メモリーアレイをＸ方向に横断している。
【００１３】
窒化ケイ素４２０は時限湿式エッチングに掛けられて窒化層の垂直縁部をトレンチ２２０Ｔから凹ませる（図５参照：断面Ｙ１−Ｙ１’）。この時二酸化ケイ素４１０もトレンチから凹ませる。
【００１４】
露出したシリコン表面上に二酸化ケイ素の薄層２２０．１が熱的に成長して、トレンチ２２０Ｔの縁部を丸める。ついで高密度プラズマ法（ＨＤＰ）を使って二酸化ケイ素２２０．２が蒸着される。二酸化ケイ素２２０．２はトレンチを埋めて窒化ケイ素４２０を初期被覆する。二酸化ケイ素２２０．２は化学機械研磨法（ＣＭＰ）により研磨され、この研磨は窒化ケイ素４２０で止まる。平坦な上面が与えられる。
【００１５】
以下図２、３において層２２０．１と層２２０．２は単一の層２２０として示されている。図５に示すように、二酸化ケイ素２２０は、窒化ケイ素４２０と二酸化ケイ素４１０の厚さの合計相当分だけ、基層１２０上に突出している。この突出部分を２２０Ｐにより示す。
【００１６】
窒化ケイ素４２０は二酸化ケイ素２２０まで選択的に除去される（図６：断面Ｙ１−Ｙ１’）。これには湿式エッチング（例えばリン酸を用いて）を使用する。ドーパントが基層１２０に移植されて、メモリーアレイ下側にＮタイプ領域６０４を形成する。またドーパントは基層中のアレイの周りに移植されてＮタイプ領域（図示せず）を形成し、これは基層１２０の上面から領域６０４まで延在している。これらの移植によりメモリーアレイのための完全絶縁されたＰウエル１２０Ｗが生成される。領域６０４は向後の図面には示さない。
【００１７】
二酸化ケイ素２２０はエッチングに掛けられる（図７；断面Ｙ１−Ｙ１’）。このエッチングの水平成分は二酸化ケイ素２２０の側壁を活性領域７１０から横に凹ませる（基層領域はトレンチ２２０Ｔによっては占められていない）。このエッチングは等方性湿式エッチングでよい。緩衝酸化物エッチングまたは希釈ＨＦ（ＤＨＦ）エッチングを使うこともある。このエッチングにより浮遊ゲートと制御ゲート間の容量結合を結果する（アメリカ特許出願第１０／２６２，７８５号参照）。
【特許文献２】アメリカ特許出願第１０／２６２，７８５号
【００１８】
二酸化ケイ素２２０の部分２２０Ｐはエッチングされず、基層１２０の上面から突出したままである。その最終的厚さを例示すると０．１８μｍ製造プロセス（最少ライン幅が０．１８μｍのプロセス）について０．１２μｍである。以下特に断らない限りは例示寸法はこのプロセスについての０．１８μｍである。酸化パッド４１０は二酸化ケイ素２２０のエッチング中に除去される。
【００１９】
二酸化ケイ素１３０が基層１２０の露出部分上に熱的に成長してセレクトトランジスターのためのゲート誘電体を提供する。その厚さの一例は１２０Åである。
【００２０】
図８（断面Ｙ１−Ｙ１’）に示すように、コンフォーマル蒸着プロセス（例えば低圧化学蒸着ＬＰＣＶＤ）により電導性ポリシリコン層１４０が構造上に形成される。ポリシリコン１４０は二酸化ケイ素突出部分２２０Ｐの間の空間を満たす。突出部分２２０Ｐの側壁上に蒸着したポリシリコン部分が相互に会合するので、ポリシリコン上面は平坦となる。
【００２１】
非コンフォーマル蒸着プロセスも公知であろうと発明されたものであろうと使用できる。ポリシリコン１４０の上面が平坦でない場合には、公知の手法（例えばポリシリコン１４０上にフォトレジスト層を回転させた後に同時に同じエッチング速度で全て除去されるまでレジストをエッチングする）により蒸着後に平坦化できる。ポリシリコン１４０の底面は平坦ではなく、突出部分２２０Ｐ上で上下する。ポリシリコン１４０の最終厚さを例示すると活性領域上０．０６μｍである。
【００２２】
窒化ケイ素８１０は例えばＬＰＣＶＤによりポリシリコン１４０上に例えば１５００Åに蒸着される。必要なら窒化ケイ素蒸着前に酸化パッド層（図示せず）をポリシリコン１４０上に形成することもできる。酸化パッド層は図１８に関連して下記される制御ゲートポリシリコン１７０のエッチング中におけるセレクトゲートへの追加的な保護を提供する。実施例によってはポリシリコン１４０および／または窒化ケイ素８１０の上面は平坦でない。
【００２３】
ウエファーはフォトレジスト層（図示せず）により被覆される。このレジストはセレクトゲートライン１４０を画定するように形付けられる（図２、９参照）。各セレクトゲートライン１４０は全アレイを通ってＹ方向に延在している。メモリーアレイの境界を別とすれば、メモリーアレイの配列はライン１４０を画定するマスクと絶縁トレンチ２２０Ｔを画定するマスクとの間の誤整列によっては影響を受けない。
【００２４】
窒化ケイ素８１０はレジスト開口部を介してエッチングされる。レジストは除去され、ポリシリコン１４０は窒化ケイ素８１０により露出されたところでエッチングされ、セレクトゲートライン１４０が形成される（実施例によっては窒化ケイ素８１０を画定するレジストはポリシリコン１４０のエッチング後に除去される）。
【００２５】
図１０（断面Ｘ−Ｘ’）に示すように、構造は酸化されて、セレクトゲートライン１４０の側壁上に二酸化ケイ素１０１０を成長させる。ついで薄いコンフォーマル窒化ケイ素層１０３０が蒸着され、メモリーアレイ上にマスクなしで異方的にエッチングされる。セレクトゲートライン１４０、上に重なる窒化ケイ素８１０および側壁二酸化ケイ素１０１０からなる各構造の側壁上にスペーサーが形成される。窒化ケイ素スペーサーの形成は例えばアメリカ特許第６，３５５，５２４号に開示されている。
【特許文献３】アメリカ特許第６，３５５，５２４号
【００２６】
ブランケット二酸化ケイ素エッチングにより二酸化ケイ素１３０の露出部分が除去され、二酸化ケイ素１５０（図１１：断面Ｘ―Ｘ’）が基層１２０上に所望の厚さ例えば９０Åに熱成長する。
【００２７】
浮遊ゲートポリシリコン１６０は構造上に例えばＬＰＣＶＤにより蒸着され、蒸着中または後にドープされる。層１６０の上面が少なくとも窒化ケイ素８１０の上面と同じ高さになるように、ポリシリコン１６０は充分な厚さを有している。特にポリシリコン１６０の上面はセレクトゲート１４０間に領域１６０Ｔを含んでいる。領域１６０Ｔは少なくとも窒化ケイ素８１０の上面と同じ高さである。
【００２８】
層１６０はＣＭＰプロセスやその他のプロセスにより窒化ケイ素８１０まで平坦化される（図１２参照：断面Ｘ−Ｘ’）。ポリシリコン１６０の上面は窒化ケイ素８１０の上面と同じになる。ＣＭＰプロセスおよびスラリーはポリシリコン層上面中での皿押し作業を不要とすることが知られている。
【００２９】
ついでポリシリコン１６０はメモリーアレイ上のマスクなしでエッチングされる（図１３Ａ：断面Ｘ―Ｘ’、１３Ｂ参照：Ｙ２−Ｙ２’）。トレンチ二酸化ケイ素２２０が露出するとエッチングは停止する。適宜過剰エッチングを施して二酸化ケイ素２２０の上面からポリシリコン１６０を完全に除去する。実施例によっては層１６０の最終厚さは１２００Åである。
【００３０】
選択的に二酸化ケイ素２２０の時限エッチングが行われて、ポリシリコン１６０の表面下の二酸化ケイ素２２０の上面を凹ませる（図１４参照：断面Ｙ２−Ｙ２’）。このエッチングは浮遊ゲートと制御ゲートとの間の容量結合を改善する（上記のアメリカ特許第６，３５５，５２４号参照）。図１４の実施例においては、二酸化ケイ素２２０は基層１２０の上面上に少なくとも０．１０μｍ露出したままである（２２０Ｐ）。実施例によっては、二酸化ケイ素２２０はエッチング後は基層上に突出していない。
【００３１】
ＯＮＯ層１５１０（図１５：断面Ｘ−Ｘ’）が構造上に形成される。例えば、二酸化ケイ素層がポリシリコン１６０上に熱成長されるか、または高温酸化プロセス（ＨＴＯ）により厚さ５０Åに蒸着される（ＨＴＯは例えばアメリカ特許出願公告第２００２／０１９７８８８号に開示されている）。ついで二酸化ケイ素層がＬＰＣＶＤにより厚さ８０Åに蒸着される。ついで別の二酸化ケイ素層がＨＴＯにより厚さ５０Åに蒸着される。これらのプロセスと厚さは一例示に過ぎない。
【特許文献４】アメリカ特許出願公告第２００２／０１９７８８８号
【００３２】
ＯＮＯ１５１０、ポリシリコン１６０および二酸化ケイ素１５０はメモリー周縁領域１５１２（図１５Ｂ）から除去される。適宜なゲート誘電体層１５２０が基層１２０の周縁に公知の手法により形成される。図１５Ｂに示す例にあっては、周縁領域は高圧トランジスター領域１５１２Ｈおよび低圧トランジスター領域１５１２Ｌを有している。
【００３３】
層１５２０は以下のようにして形成される。二酸化ケイ素が厚さ１４０Åで領域１５１２Ｈ、１５１２Ｌに熱成長されるかまたはＨＴＯにより蒸着される。この二酸化ケイ素は低圧領域１５１２Ｌからマスクエッチングにより除去される。他の二酸化ケイ素層が領域１５１２Ｈ、１５１２Ｌに厚さ６０Åで熱酸化により形成される。この結果、高圧領域１５１２Ｈ中での二酸化ケイ素の厚さが１４０Åから２００Åに増加する。ＯＮＯ１５１５（図１５Ａ）中の上面の二酸化ケイ素はこれらのステップ中により厚くおよび／またはより高密度にされる。これに代えて、ＯＮＯ１５１０サンドイッチの全上面二酸化ケイ素層を二酸化ケイ素１５１２の形成中に周縁に形成することもできる。
【００３４】
図１５ＢにＮＭＯＳおよびＰＭＯＳトランジスターのためのウエル１５２２が基層１２０中の周縁領域１５１２に形成される。該ウエルが形成されて、二酸化ケイ素１５２０の公知手法により製造前に、しきい値電圧移植がウエル中に行われる。
【００３５】
制御ゲートポリシリコン層１７０（図１６Ａ：断面Ｘ−Ｘ’、１６Ｂ：周縁領域）がＯＮＯ１５１０と誘電体１５２０上に蒸着される。ポリシリコン１７０は初期ドーピング（「真性」、図１６Ｂ中では「ＩＮＴＲ」と示されている）されない。周縁領域１５１２がマスクされ、ポリシリコン１７０がメモリーアレイ領域中でＮ＋ドープされる。
【００３６】
ポリシリコン１７０の上面は平坦ではない。層１７０は突出部分１７０．１を各セレクトゲートライン１４０上に有している。突出部分１７０．１は、さらなる写真平板による整列なしに、制御ゲートと浮遊ゲートを画定するのに使われる。
【００３７】
図１６Ａに示すように、突出部分１７０．１間で層１７０中に凹部１７０Ｃが形成される。図１７Ａ（断面Ｘ−Ｘ’）に示すように、これらの凹部にはある材料１７１０が充填される。実施例によっては、材料１７１０は窒化ケイ素であって、ポリシリコン１７０上に蒸着されて、ＣＭＰその他のプロセス（例えばエッチングバック）により平坦化される。メモリーアレイ領域はポリシリコン１７０が露出した平坦な上面を有している。
【００３８】
窒化ケイ素１７１０も周縁領域に蒸着されるが（図１７Ｂ）、実施例によっては窒化ケイ素平坦化によってはポリシリコン１７０が周縁には露出されない。これは、浮遊ゲートポリシリコン１６０が周縁においてすでに除去されている、からである。したがって、窒化ケイ素１７１０の平坦化前に、窒化ケイ素１７１０の上面レベルは周縁においてアレイ領域より低くなっている。窒化ケイ素平坦化プロセスは周縁における窒化ケイ素１７１０を残しても残さなくてもよい。図１７Ｂの例では窒化ケイ素１７１０は平坦化中に周縁から完全には除去されない。
【００３９】
ポリシリコン１７０はマスクなしで選択的に窒化ケイ素１７１０にエッチングされる（図１８参照：断面Ｘ−Ｘ’）。このエッチングはポリシリコン部分１７０．１をアタックして、各セレクトゲートライン１４０の少なくとも一部上から除去し、ＯＮＯ１５１０を露出させる。図１８の実施例では、このエッチングはＯＮＯ層の露出後も続いてポリシリコン１７０の上面をＯＮＯ１５１０の上面下に凹ませる。しかしこれは必要ではない。ポリシリコンエッチングはＯＮＯ層が露出したらすぐに停止してもよい。ポリシリコン層１７０のセレクトゲート１４０に近い露出部分の幅Ｗ１は以下に述べる自己整列法により制御ゲートと浮遊ゲートの幅を画定するのに使われる。
【００４０】
実施例によっては、ポリシリコン１７０（セレクトゲート１４０近く）の最少厚さは０．１８μｍであり、幅Ｗ１は０．１８μｍより若干下であって、例えば０．１５５μｍである。図１８において、ポリシリコン１７０の露出部分の上面は凹んでいる。実施例によっては、ポリシリコン１７０はメモリーアレイ領域全体で平坦な上面を有している。
【００４１】
周縁領域（図１７Ｂ）においてポリシリコン１７０は窒化ケイ素１７１０により保護されているので、周縁領域はポリシリコンエッチングにより変化されない。窒化ケイ素平坦化プロセス（図１７Ａに関連して上記）中に周縁において窒化ケイ素１７１０が除去された場合には、ポリシリコンエッチング中ポリシリコン１７０は周縁において追加のマスク（図示せず）により保護できる。
【００４２】
保護層１９１０（図１９：断面Ｘ−Ｘ’）がポリシリコン１７０の露出部分上に形成される。実施例によっては、層１９１０は層１７０の熱酸化により形成された二酸化ケイ素である。二酸化ケイ素１９１０の厚さを例示すると５００Åである。層１９１０はサリサイド（ｓａｌｉｃｉｄｅ）（自己整列ケイ化（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｓｉｌｉｃｉｄａｔｉｏｎ））技術によりポリシリコン１７０上に選択的に形成された電導性金属ケイ化物であってもよい。
【００４３】
上記したように（図１８）、ポリシリコン１７０の上面はセレクトゲート１４０近くで凹まされており、二酸化ケイ素１９１０が凹んだポリシリコン部分の側壁上に形成されており、結果としてＬ形二酸化ケイ素となっている。側壁酸化は窒化ケイ素１７１０下のポリシリコン１７０の一部を消費する。二酸化ケイ素１９１０によって被覆されるポリシリコン部分の全幅Ｗ２（図１９）は以下説明するように浮遊ゲートと制御ゲートとの幅を画定する。実施例によってはＷ２が０．１８μｍである。
【００４４】
上記したように、二酸化ケイ素１９１０の形成前に、ポリシリコン１７０の上面は図１８のエッチングの後で平坦であり得る。その場合には、窒化ケイ素１７１０下のポリシリコン酸化が少ないので、Ｗ２はほぼＷ１に等しい。周縁は窒化ケイ素１７１０により保護されて、このステップ間変化しない。図２０Ａに示す非反射コーティング層（ＡＲＣ）がウエファー上に流れて硬化される。構造はこのステップ後平坦上面を有する。
【００４５】
該ウエファーはフォトレジスト層２０２０により被覆され、このレジストはセレクトゲートライン１４０の一側で二酸化ケイ素１９１０の一部を保護するような形状とされている。図２０Ｂ（平面図）に図２に示す構造に関連してマスク２０２０の一部を示しており、レジスト２０２０は制御ゲートライン１７０の将来の位置に重なっており、近接するセレクトゲートライン１４０間の領域を露出させている。そこでは制御ゲートポリシリコン１７０は除去されている。マスク２０２０の長手方向端部はセレクトゲートライン１４０上どこでもよい。したがってアレイ領域中のマスクの細かい整列は重要ではない。レジスト２０２０は周縁領域１５１２を被覆していない。
【００４６】
ＡＲＣ２０１０と二酸化ケイ素１９１０とが露出したところでレジスト２０２０によりエッチングされ、レジスト２０２０およびＡＲＣ２０１０の残った部分が除去される。得られたメモリーアレイ構造を図２１（断面Ｘ−Ｘ’）に示す。周縁は窒化ケイ素１７１０により保護されて図１７Ｂに示すように残る。窒化ケイ素１７１０は二酸化ケイ素１９１０まで選択的に除去（例えば湿式エッチングにより）される。得られた構造を図２２Ａ（断面Ｘ−Ｘ’）、図２２Ｂ（周縁）に示す。
【００４７】
ついでウエファーがフォトレジスト層（図示せず）で被覆され、該レジストは周縁領域を被覆する形状である。レジストはメモリーアレイは被覆していない。ポリシリコン１７０がアレイ領域において二酸化ケイ素１９１０をマスクとしてエッチングされ、該エッチングは窒化ケイ素選択的なのでエッチングはＯＮＯ１５１０で停止する。得られた構造を図２３（断面Ｘ−Ｘ’）に示す。
【００４８】
ＯＮＯ１５１０とポリシリコン１６０とはアレイ領域中で二酸化ケイ素１９１０をマスクとしてエッチングされる。層１５１０、１６０は二酸化ケイ素１９１０で被覆されていない領域から完全に除去される（図２４：断面Ｘ−Ｘ’）。二酸化ケイ素１９１０と窒化ケイ素層８１０、１０３０とはＯＮＯ１５１０のエッチング中に部分的に除去することができる。浮遊ゲート１６０と制御ゲートライン１７０とはこのステップの終期において完全に画定され図２、３に示すようになる。制御ゲートライン１７０の上面の幅はＷ２であり、図１９に関連して上記したように画定される。
【００４９】
図２４のメモリーは一方ではセレクトゲート１４０との間で、他方では浮遊ゲート１６０および制御ゲート１７０との間で充分な側壁絶縁を有している。該絶縁は層１０１０、１０３０により提供されている。この点では図２４の構造は前記したＮａｒｕｋｅ他の文献で開示されたメモリーに匹敵する。Ｎａｒｕｋｅ他のメモリーでは、浮遊ゲートと制御ゲートとがまず集積構造中に形成され、ついでセレクトゲートが側壁スペーサーとして形成される。
【００５０】
浮遊ゲートと制御ゲートとは集積から突出する「肩部」を有していることがあるので、これらゲートの集積上によい側壁絶縁を形成するには問題がある。側壁絶縁は肩部上で薄くすることができる。セレクトゲートは他のいかなる電導性層と集積されていないので、図２４のセレクトゲート１４０の側壁上にはよい側壁絶縁を形成し易い。しかしこの発明は図２４の実施例に限定されるものではなく、セレクトゲートが他の電導性層と集積されない実施例に限定されるものでもない。
【００５１】
集積された浮遊ゲートと制御ゲートを形成する前にセレクトゲートを形成する利点は次の通りである。両ゲート集積がまず形成された場合には、両ゲートのエッチングが基層１２０（例えば両ゲートがポリシリコンで形成されている場合）中の活性領域を損傷することがある。該活性領域の損傷はセレクトゲート誘電体１３０の形成を邪魔することがある。
【００５２】
実施例によっては、セレクトゲート誘電体１３０は二酸化ケイ素の熱成長層である。浮遊ゲートと制御ゲートが最初に形成されると、二酸化ケイ素１３０を形成した熱酸化が両ゲートの端部を酸化して好ましくない。加えて、実施例によっては、二酸化ケイ素１３０が浮遊ゲート誘電体１５０より厚く、したがって二酸化ケイ素１３０を製造プロセスの早い時点で形成するのが望ましい。
【００５３】
ポリシリコン１６０のエッチング後、周縁領域を保護しているレジストが除去され、周縁領域は図２２Ｂに示すように残る。ポリシリコン１７０は露出され周縁におけるドーピングに利用できる。下記するソース／ドレイン移植中にＮＭＯＳトランジスターゲートはタイプＮにドープでき、ＰＭＯＳトランジスターゲートはタイプＰにドープできる。
【００５４】
ウエファーはフォトレジスト層２５０２（図２５）により被覆され、該レジストは周縁トランジスターゲートを画定する形状であり、レジスト２５０２はメモリー領域を被覆し、露出ポリシリコン１７０がエッチングされ、レジスト２５０２が除去される。
【００５５】
ウエファーはフォトレジスト２６２０で被覆され、該レジストはソースライン１７８（図２６Ａ：断面Ｘ−Ｘ’、図２６Ｂ：誘電体層なしのアレイの平面図）を露出させる形状である。各ソースライン１７８は２個の隣接制御ゲートライン１７０間でメモリーアレイを横断して、２個の制御ゲートラインに付随する２行中の各セルに１個のソース／ドレインを提供する。
【００５６】
マスク開口の左右の端部はセレクトゲートライン１４０または制御ゲートライン１７０上どこでも位置できるので、マスク２６２０の整列は厳密なものでなくともよい。レジスト２６２０は周縁領域をカバーしている。
【００５７】
二酸化ケイ素２２０はマスク２６２０により露出された領域のトレンチ２２０Ｔからエッチングされる。このエッチングは二酸化ケイ素１９１０とソースライン上の活性領域中の二酸化ケイ素１５０を除去する。ついで同じマスクを用いてソースライン移植（Ｎ＋）が行われる。実施例によっては、これは高エネルギー、高投与量移植であって、低エネルギー、低投与量、大角度移植により先行される（角度は例えば１０〜３０度である）。これによりソースライン分散深さ０．１〜０．２μｍが達成される。
【００５８】
これに代えてまずマスク２６２０を形成し、高エネルギーＮ＋移植を二酸化ケイ素２２０のエッチング前に行い、ついで同じマスクを用いて二酸化ケイ素２２０をトレンチからエッチングし、ついで同じマスクを用いて他の低エネルギーＮタイプ移植を行うこともある。最初の（高エネルギー）移植はトレンチ内の二酸化ケイ素２２０により少なくとも部分的にブロックされて、ソースライン１７８のＮタイプ絶縁領域６０４（図６）への短絡が回避される。上記のアメリカ特許第６，３５５，５２４号参照。
【００５９】
レジスト２６２０が除去され、ウエファーがポリシリコン層２７２０（図２７）により被覆されるが、該レジストは全アレイ領域と周縁ＮＭＯＳトランジスター領域を露出するような形状になっている。図２７にＰウエル１５２２Ｐを有した周縁ＮＭＯＳトランジスター領域１５１２ＮとＮウエル１５２２Ｎを有した周縁ＰＭＯＳトランジスター領域１５１２Ｐを示す。ウエル１５２２Ｎ、１５２２Ｐは図１５に示す２個のウエル１５２２のふたつである。集積回路中には多くの領域１５１２Ｎ、１５１２Ｐがあってもよい。
【００６０】
レジスト２７２０はＰＭＯＳトランジスター領域１５１２Ｐをカバーしている。Ｎタイプ移植（Ｎ−）が行われてＮＭＯＳソース／ドレイン領域２７３０ＮのためのＬＤＤ（軽ドープドレイン）延在部分が形成される。この移植は周縁ＮＭＯＳトランジスターのゲートをもドープする。レジスト２７２０はメモリーアレイをカバーしてもしなくてよい。レジスト２７２０がアレイをカバーしない場合には、移植によりソースライン１７８のための追加のドーピングが提供され、またビットライン領域１７４（図２９Ａ）もドープする。
【００６１】
レジスト２７２０が除去され、ウエファー上には他のフォトレジスト層２８２０が形成される。レジスト２８２０はＮＭＯＳ周縁トランジスター領域１５１２Ｎとアレイ領域とをカバーする形状になっている。Ｐタイプ移植（Ｐ−）が行われてＰＭＯＳソース／ドレイン領域２７３０ＰのためのＬＤＤ延在部分が形成されて、周縁ＰＭＯＳトランジスターのゲートがドープされる。
【００６２】
レジスト２８２０が除去され、薄い二酸化ケイ素層２９０４（図２９Ａ：断面Ｘ−Ｘ’、図２９Ｂ：周縁領域）が構造上に適宜な手法（例えばＴＥＯＳ、ＨＴＯ、ＲＴＯ）により蒸着される。基層１２０および層１７０のシリコン面上の二酸化ケイ素２９０４の厚さは例えば２００〜３００Åである。二酸化ケイ素２９０４が熱的（例えばＲＴＯ、急速熱的酸化）に蒸着される場合には、二酸化ケイ素は窒化ケイ素面上でより薄くなる。
【００６３】
薄い窒化ケイ素層２９１０が蒸着され、マスクなしで異方的にエッチングされて周縁トランジスターのゲート上に側壁スペーサーを形成する。スペーサー２９１０はメモリーアレイにも形成される。二酸化ケイ素２９０４はエッチングストッパーとして機能して、基層１２０と周縁ポリシリコンゲート１７０の上面を保護する。ウエファーはフォトレジスト層２９２０（図２９Ｂ）により被覆される。レジストはＰＭＯＳ周縁領域１５１２ＰをカバーするがＮＭＯＳ周縁領域１５１２Ｎとメモリーアレイとは露出させるような形状である。
【００６４】
Ｎ＋移植が行われて、周縁ＮＭＯＳトランジスターのためのＬＤＤ構造が生成され、周縁ＮＭＯＳトランジスターゲートおよびソースライン領域１７８中のドーパントの濃度を増加させ、ビットライン領域１７４をドープする。図２９Ｃは得られたメモリーアレイ構造の上面である。浮遊ゲート、制御ゲート、セレクトゲートおよび重なる窒化ケイ素層がこの移植をマスクするので、アレイ領域中に追加のマスクをする必要はない。
【００６５】
レジスト２９２０が除去され、ウエファーがフォトレジスト層３０２０（図３０）により被覆されるが、このレジストはＮＭＯＳ周縁領域１５１２ＮとメモリーアレイとはカバーするがＰＭＯＳ周縁領域１５１２Ｐは露出させる形状である。Ｐ＋移植が行われてＰＭＯＳトランジスターのためのＬＤＤ構造が形成され、ＰＭＯＳトランジスターゲート中のドーパント濃度を増加させる。
【００６６】
メモリー製造は公知の手法で完成できる。図３１の例では、ブランケット二酸化ケイ素エッチングが二酸化ケイ素２９０４、１５０を制御ゲートライン１７０、ソースライン１７８、ビットライン領域１７４、周縁トランジスターゲートおよびソース／ドレイン領域（図１７０中に図示せず）上から除去する。自己整列ケイ化（サリサイド）により電導性金属ケイ化物層２９３０が露出したシリコン領域上に形成され、インターレベル（ｉｎｔｅｒｌｅｖｅｌ）誘電体３１０４がウエファー上に蒸着される。
【００６７】
誘電体３１０４中にコンタクト開口部がエッチングされて、制御ゲートライン１７０、ソースライン１７８、ビットライン領域１７４、周縁ゲートおよびソース／ドレイン領域（図３１に示されたビットライン領域１７４への開口部のみ）上にケイ化物２９３０が露出される。電導性層３１１０が蒸着されて、ビットラインその他を形成する形状にされる。ビットラインはビットライン領域１７４に接触する。誘電体３１０４が二酸化ケイ素の場合には、セレクトゲート１４０が窒化ケイ素層２９１０、１０３０により保護されているので、層３１０４中のコンタクト開口部を画定するマスク（図示せず）の整列はメモリーアレイ領域中において厳密でない。
【００６８】
図３２にアレイの一実施例の回路を示す。これは前記したアメリカ特許第６，３５５，５２４号に記載されたタイプのＮＯＲアレイであって、各ビットライン３１１０は２行のメモリーセル３２１０により分けられている。セル３２１０はセルのチャンネル領域（セルの浮遊ゲート、セレクトゲート下の基層１２０のＰタイプ領域）から浮遊ゲート１６０への熱電子注入によりプログラムされている。セルは電子のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングにより浮遊ゲート１６０からソースライン領域１７８またはチャンネル領域まで消去される。
【００６９】
この発明はそのような消去またはプログラミング技術またはＮＯＲメモリーアレイに限定されるものではない。また上記構造のアレイに限定されるものでもない。例えば、ソースラインは基層１２０に重なりソースライン基層領域１７８に接触する層からも形成できる。ソースラインは絶縁トレンチを貫通する必要もない。また基層絶縁領域２２０は全アレイを横断する必要もない。
【００７０】
図３３において、基層絶縁領域はソースライン１７８において中断されている。誘電体２２０はソースラインのドープ前にトレンチからエッチングされる必要はない。浅いトレンチ絶縁は他の手法でも形成でき、ＬＯＣＯＳまたは絶縁タイプと置き換えることができる。アメリカ特許第６，３５５，５２４号、アメリカ特許出願第１０／２６２，７８５号、第１０／２６６，３７８号を参照のこと。
【特許文献５】アメリカ特許出願第１０／２６６，３７８号
【００７１】
この発明は多レベルセルメモリー（セルが情報の多ビットを有しているメモリー）にも応用できる。
【図面の簡単な説明】
【００７２】
【図１】従来技術のメモリーセルの断面図である。
【図２】この発明の一実施例によるメモリー製造において得られた中間構造の平面図である。
【図３】図２のメモリーの製造プロセス中における斜視図である。
【図４】図２のメモリーの製造プロセス中における断面図である。
【図５】図２のメモリーの製造プロセス中における断面図である。
【図６】図２のメモリーの製造プロセス中における断面図である。
【図７】図２のメモリーの製造プロセス中における断面図である。
【図８】図２のメモリーの製造プロセス中における断面図である。
【図９】図２のメモリーの製造プロセス中における斜視図である。
【図１０】図２のメモリーの製造プロセス中における断面図である。
【図１１】図２のメモリーの製造プロセス中における断面図である。
【図１２】図２のメモリーの製造プロセス中における断面図である。
【図１３Ａ】図２のメモリーの製造プロセス中における断面図である。
【図１３Ｂ】図２のメモリーの製造プロセス中における断面図である。
【図１４】図２のメモリーの製造プロセス中における断面図である。
【図１５Ａ】図２のメモリーの製造プロセス中における断面図である。
【図１５Ｂ】図２のメモリーの製造プロセス中における断面図である。
【図１６Ａ】図２のメモリーの製造プロセス中における断面図である。
【図１６Ｂ】図２のメモリーの製造プロセス中における断面図である。
【図１７Ａ】図２のメモリーの製造プロセス中における断面図である。
【図１７Ｂ】図２のメモリーの製造プロセス中における断面図である。
【図１８】図２のメモリーの製造プロセス中における断面図である。
【図１９】図２のメモリーの製造プロセス中における断面図である。
【図２０Ａ】図２のメモリーの製造プロセス中における断面図である。
【図２０Ｂ】図２０Ａのメモリーの平面図である。
【図２１】図２のメモリーの製造プロセス中における断面図である。
【図２２Ａ】図２のメモリーの製造プロセス中における断面図である。
【図２２Ｂ】図２のメモリーの製造プロセス中における断面図である。
【図２３】図２のメモリーの製造プロセス中における断面図である。
【図２４】図２のメモリーの製造プロセス中における断面図である。
【図２５】図２のメモリーの製造プロセス中における断面図である。
【図２６Ａ】図２のメモリーの製造プロセス中における断面図である。
【図２６Ｂ】図２のメモリーの製造プロセス中における断面図である。
【図２６Ｃ】図２６Ａのメモリーの平面図である。
【図２７】図２のメモリーの製造プロセス中における断面図である。
【図２８】図２のメモリーの製造プロセス中における断面図である。
【図２９Ａ】図２のメモリーの製造プロセス中における断面図である。
【図２９Ｂ】図２のメモリーの製造プロセス中における断面図である。
【図２９Ｃ】図２９Ａのメモリーの平面図である。
【図３０】図２のメモリーの製造プロセス中における断面図である。
【図３１】図２のメモリーの製造プロセス中における断面図である。
【図３２】図２のメモリーの回路図である。
【図３３】この発明の一実施例のメモリーアレイの平面図である。
【符号の説明】
【００７３】
１２０：  半導体基層
１３０：  二酸化ケイ素
１４０：  セレクトゲート
１６０：  浮遊ゲート
１７０：  制御ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005051244.tif 000007
【図６】
2005051244.tif 000008
【図７】
2005051244.tif 000009
【図８】
2005051244.tif 000010
【図９】
2005051244.tif 000011
【図１０】
2005051244.tif 000012
【図１１】
2005051244.tif 000013
【図１２】
2005051244.tif 000014
【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２７】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図２９Ｃ】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【外国語明細書】
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