(57)【要約】 【課題】  素子本体部の形状を有為に確保することを可能とし、かつ、個々の半導体素子に切断する分離工程を行った際にも、半導体素子の品質および製造歩留まりを有為に確保することを可能とする半導体素子の製造方法を提供する。【解決手段】  工程（１）の孔部形成工程にて、基板１の主表面上における面内の所定領域にマスク層３を形成することにより、マスク層３の形成領域を除く残余領域に、上部が開口した複数の孔部４を形成する。次に、工程（２）の素子本体部形成工程にて、全ての孔部４またはその一部に、化合物半導体からなる素子層を有する素子本体部５を孔部４の上部から突出しない形でエピタキシャル成長させる。その後、工程（３）のエッチング処理工程にて、マスク層３を選択エッチング処理にて除去する。そして、分離工程にて、工程（３）に図示される点線に対応する断面にてダイシングを行い、個々の半導体素子に分離する。【選択図】    図１
2005051100.tif 000002
【特許請求の範囲】
【請求項１】
基板の主表面上にマスク層を形成することにより、該マスク層の形成領域を除く残余領域に、側面が前記マスク層に取り囲まれ、上部が開口した形の複数の孔部を形成する孔部形成工程と、
該孔部形成工程にて形成した全ての孔部またはその一部に、化合物半導体からなる素子層を有する素子本体部を、前記孔部の上部から突出しない形でエピタキシャル成長させる素子本体部形成工程と、
前記素子本体部よりも外側の前記マスク層の形成領域に対応する位置にてダイシングを行い個々の半導体素子に分離する分離工程と、
前記分離工程の後または、前記素子本体部形成工程と前記分離工程との工程間において、前記マスク層に基づく領域を選択エッチング処理にて除去するエッチング処理工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記エッチング処理工程は、前記素子本体部形成工程と前記分離工程の工程間において行うものとすることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記エッチング処理工程は、ウエットエッチングにより行うことを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項４】
前記化合物半導体は、窒化物系化合物半導体とされることを特徴とする請求項１ないし３のいずれか１項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関する。
【背景技術】
【０００２】
化合物半導体よりなる素子層を有する半導体素子は、周知の通り、発光ダイオードやレーザーなどの発光素子や、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）やＨＥＭＴ（High Electron Mobility Transistor）などの超高速トランジスタといった種々の素子に応用され、多くの需要を獲得するに至っている。このような半導体素子を製造する際には、まず、ウエーハ形状とされる基板の主表面上に、面内領域全域に渡る形にて素子層を含む素子本体部をエピタキシャル成長法にて積層形成する。そして、その後、ダイシングなどにて個々の半導体素子に分離する分離工程が行われる。この分離工程としては、ダイシングにてフルカットする方法や、所定の深さまでエッチングした後にダイシングにてカットする方法や、所定の深さまでダイシングにて溝を設けた後に外力によりカットする方法などの分離方法が採用されている。
【０００３】
上記のような分離工程を行った場合、ダイシングやエッチングなどがなされる切断面は個々の半導体素子となるべき側面に対応する。そのため、分離工程にて、半導体素子の側面の平滑性が低下する不具合や、側面を介してクラックなどの欠陥や割れが半導体素子に誘起される不具合を招きやすい。このような不具合は、高硬度の材料や層厚方向に対して低劈開性を示す材料にて分離すべき層が構成される場合、特に発生しやすい。そこで、窒化ガリウム系化合物半導体をサファイア基板上に形成させたウエーハにおいては、予めサファイア基板上の所定領域に保護膜を形成しておき、この保護膜を形成した部分にてウエーハを切断するという方法が提案されている（特許文献１）。
【０００４】
【特許文献１】特開平７−１２２５２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献にて提案されている方法には、次のような問題点がある。それは、対象としている窒化ガリウム系化合物半導体は、特に横方向（層面内方向）にエピタキシャル成長しやすい材料とされる点である。具体的には、保護膜の膜厚を超えて素子本体部をエピタキシャル成長させると、横方向へのエピタキシャル成長が誘起され、素子本体部を所望の形状にて形成できない場合が発生してしまう点である。この問題は、保護膜の材質が上記特許文献にて開示されている二酸化珪素や窒化珪素であっても発生し得る。
【０００６】
上述のような横方向へのエピタキシャル成長に係わる問題が発生すると、素子本体部を所望の膜厚や組成にて形成できず、ひいては、半導体素子の素子機能自体の低下を招くことになる。そこで、本発明の課題は、素子本体部の形状を有為に確保することを可能とし、かつ、個々の半導体素子に切断する分離工程を行った際にも、半導体素子の品質および製造歩留まりを有為に確保することを可能とする半導体素子の製造方法を提供することにある。
【課題を解決するための手段・発明の効果】
【０００７】
上記課題を解決するための本発明の半導体素子の製造方法は、
基板の主表面上にマスク層を形成することにより、該マスク層の形成領域を除く残余領域に、側面が前記マスク層に取り囲まれ、上部が開口した形の複数の孔部を形成する孔部形成工程と、
該孔部形成工程にて形成した全ての孔部またはその一部に、化合物半導体からなる素子層を有する素子本体部を、前記孔部の上部から突出しない形でエピタキシャル成長させる素子本体部形成工程と、
前記素子本体部よりも外側の前記マスク層の形成領域に対応する位置にてダイシングを行い個々の半導体素子に分離する分離工程と、
前記分離工程の後または、前記素子本体部形成工程と前記分離工程との工程間において、前記マスク層に基づく領域を選択エッチング処理にて除去するエッチング処理工程と、
を含むことを特徴とする。
【０００８】
上記本発明においては、素子層を含む素子本体部を積層成長させる前に、孔部形成工程にて、基板の主表面上にマスク層を形成する。この孔部形成工程は、例えば図５の模式図に示すように、基板の主表面上にマスク層３を形成することで、孔部４を形成するものである。図５における左図は基板１の主表面直上にマスク層３を形成する場合に対応し、右図は基板１の主表面上にバッファ層２を介した形でマスク層３を形成する場合に対応する。このように、孔部形成工程にて、側面がマスク層に取り囲まれ、上部が開口した形の複数の孔部（以下、単に孔部とも言う）が形成されることになる。ここで、上部とは、マスク層における基板側とは反対側の主表面に対応するものである。このマスク層の形成は、公知のフォトリソグラフィーやフォトエッチングなどによるパターニング処理にて行うことができる。また、基板主表面上の面内領域に対するマスク層の被覆率は、特に限定されず、基板主表面の面積や形成すべき孔部の底面積などに応じて適宜調整されるものであるが、例えば、５〜３０％程度の範囲とされる。
【０００９】
上記孔部形成工程にて孔部を形成した後、全ての孔部またはその一部に、化合物半導体からなる素子層を有する素子本体部を、孔部の上部から突出しない形でエピタキシャル成長させる。この工程が素子本体部形成工程とされる。ここで、素子本体部を全ての孔部に形成してもよいが、素子本体部を形成する孔部（以下、主孔部とも言う）と、素子本体部を形成しない孔部（以下、副孔部とも言う）とを選別してもよい。そして、この副孔部に対して、例えば、ダイシングの際などの位置決め用としての役割や、マスク層の上部に対応する主表面に素子本体部の構成材料が堆積することを効果的に防止する役割などを担わせることができる。この後者の副孔部の役割について図面を用いて説明する。図４の模式図に示すように、例えば、素子本体部５が形成される主孔部４’の孔径に比べて堆積層６が形成される副孔部４”の孔径を小さく設定しておく。このような主孔部と副孔部とにおいては、マスク層３の上側から供給される素子本体部５の構成原料は、主に主孔部に供給される。しかしながら、素子本体部５の形成過程において層厚が増加すると、主孔部に供給された構成原料が熱的エネルギーにてマスク層３の主表面に叩き上げられる確率が増加し、ひいては、マスク層３の主表面に構成原料が堆積しやすくなる。しかし副孔部を形成しておけば、主孔部からマスク層３の主表面に叩き上げられた構成原料を副孔部に効果的に堆積させることが可能となる。なぜなら、堆積層６の堆積過程における層厚の増加率は、素子本体部５の形成過程における層厚の増加率よりも小さいので、副孔部に供給された構成原料が、再度、マスク層３の主表面に叩き上げられる確率は主孔部のものに比べて小さく抑えられるからである。
【００１０】
また、本発明においては、素子本体部を孔部の上部から突出しない形でエピタキシャル成長させる。そのため、突出させてエピタキシャル成長させた場合に危惧される、突出させた領域での横方向（面内方向）へのエピタキシャル成長については想定する必要がない。この横方向へのエピタキシャル成長は、素子本体部を所望の層厚とできない場合や、所望の組成からずれる場合など、素子本体部の形状に係わる不具合に繋がる。よって、本発明の方法に従えば、そのような不具合は確実に防止され、ひいては、半導体素子の品質を有為に確保することが可能となるとともに、製造歩留まりを有為に確保することが可能となる。また、ここで述べた横方向へのエピタキシャル成長は、ＧａＮ（窒化ガリウム）に代表される窒化物系化合物半導体において顕著であるので、素子層もしくは素子本体部を窒化物系化合物半導体より構成する場合は、特に本発明の製造方法が有効となる。
【００１１】
上記素子本体部形成工程にて、素子本体部をエピタキシャル成長させる方法としては、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法やＭＢＥ（Molecular Beam Epitaxy）法などの公知の気相成長法を用いることができる。また、素子本体部を構成する化合物半導体としては、公知のＧａＡｓ（砒化ガリウム）、ＧａＮ（窒化ガリウム）などのＩＩＩ−Ｖ族半導体や、ＺｎＯ（酸化亜鉛）などのＩＩ−ＶＩ族半導体などである。また、素子本体部が有する素子層は、例えば、発光ダイオードにおける発光層部、レーザーにおける側面が共振面とされる発光層部、ＨＥＭＴにおける能動層および電子供給層から構成される層部などに対応する。つまり、素子層は素子機能の根幹部とされる。
【００１２】
上記素子本体部形成工程の後に、分離工程およびエッチング処理工程を行う。ここで、分離工程とエッチング処理工程との工程順は特に限定されない。そこで、まず、分離工程について述べる。分離工程は、素子本体部よりも外側のマスク層の形成領域に対応する位置にてダイシングを行い、個々の半導体素子に分離する工程とされる。このように、本発明においては、素子本体部の側面に接触することなく分離工程を行うことが可能となる。そのため、分離工程において、素子本体部側面の平滑性が低下する不具合や、素子本体部にクラックや割れが誘起されるといった不具合が発生することを確実に抑制することができる。その結果、素子層の品質を有為に確保することが可能となるとともに、製造歩留まりを有為に確保することが可能となる。
【００１３】
次にエッチング処理工程について述べる。このエッチング処理工程は、マスク層に基づく領域を選択エッチング処理にて除去する工程とされる。つまり、マスク層に該当する領域のみを選択エッチング処理にて除去する。この選択エッチング処理は、公知のウエットエッチングもしくはドライエッチングを用いて行うことができる。但し、マスク層に対して有為な活性を示すエッチング液もしくはエッチングガスが、マスク層や素子本体部の構成材料を考慮して適宜選択される。ここで、選択エッチング処理は、コスト面や利便性の観点などから、特にはエッチング液を用いたウエットエッチングを用いて行うことが望ましい。
【００１４】
また、エッチング処理工程は、特には、素子本体部形成工程と分離工程の工程間において行うのが望ましい。分離工程を行う際には、半導体素子に必要とされる電極やボンディングパットなどが既に形成された状態とされる。これら電極やボンディングパットは、少なくとも素子本体部の上部に形成されるため、マスク層が存在すると、該マスク層と素子本体部との段差に起因して、電極やボンディングパットの蒸着形成が困難となる不具合や、所望の形成個所に蒸着形成ができない不具合といった蒸着形成時における不具合の発生が想定される。このことは、電極やボンディングパットを形成する工程での能率及び歩留まり低下を招くことになる。よって、マスク層を除去するエッチング処理工程は、特に素子本体部形成工程と分離工程の工程間において行うのが望ましく、より具体的には、素子本体部の上部に電極やボンディングパッドなどを形成する前に行うのが望ましい。また、エッチング処理工程を少なくとも素子本体部形成工程と分離工程の工程間において行った場合、分離工程後において行う場合に比べて、マスク層を一括除去する際の作業効率が良いという利点もある。
【００１５】
なお、エッチング処理工程を分離工程後に行う場合は、分離後の個々の半導体素子に残存するマスク層に対応する領域を、エッチング処理工程にて除去することになり、エッチング処理工程を素子本体部形成工程と分離工程との工程間にて行う場合は、マスク層をエッチング処理工程にて除去した後に、マスク層が存在した空間を利用して素子本体部に接触することなく分離工程が行われることになる。
【００１６】
上記のような工程を有する本発明を採用することにより、個々の半導体素子に切断する分離工程を行った際にも、半導体素子の品質および製造歩留まりを有為に確保することが可能となる。ここで、素子層の構成材料がＧａＮに代表される窒化物系化合物半導体からなる場合、本発明の製造方法は特に有効となる。一般の化合物半導体は、ウエットエッチングが容易であることから、ダイシングによる分離の後、エッチング処理でダイシング後のダメージを除去することが可能である。それに対して、窒化物系化合物半導体は化学的に安定なためエッチング処理が極めて困難であり、半導体素子の品質を維持したまま分離するには、価格面および処理能力面で不利なドライエッチング処理を用いた複雑な工程を採用せざるを得ない。このように、窒化物系化合物半導体にて素子層を構成した場合、上記した分離工程に係わる不具合が特に顕在化しやすいので、本発明の製造方法を採用することが特に有効となる。
なお、上記した窒化物系化合物半導体としては、ＧａＮ、ＩｎＮ（窒化インジウム）およびＡｌＮ（窒化アルミニウム）の内の一種とされる化合物または二種以上からなる混晶系化合物を指す。
【００１７】
また、素子層の構成材料がＧａＮに代表される窒化物系化合物半導体からなる場合、基板としては、一般的にＳｉ（シリコン）基板やサファイア基板またはＳｉＣ（炭化シリコン）基板が選択されるが、特には、Ｓｉ基板またはＳｉＣ基板を採用することが望ましい。なぜなら、サファイア基板は、硬度が高く、窒化物系化合物半導体と同じく六方晶系に属するので、分離工程にて基板をダイシングする場合、基板にクラックなどの欠陥が誘起されやすいからである。また、分離工程に係わる作業効率の低下を招くことにもなる。よって、基板として特にＳｉ基板またはＳｉＣ基板を採用することにより、分離工程をより効率よく行うことができるとともに、半導体素子の品質および製造歩留まりを有為に確保することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面を併用して説明する。
図１は本発明に係わる半導体素子の製造方法の基本的な実施形態を説明するものである。まず、工程（１）にて、基板１の主表面上における面内の所定領域にマスク層３を形成する。このようにマスク層３を形成することにより、マスク層３の形成領域を除く残余領域に、複数の孔部４が形成される。この工程（１）が孔部形成工程とされる。このマスク層３の形成は、公知のパターニング処理を用いて行うことができる。工程（１）の後、工程（２）にて、全ての孔部４または、その一部に、化合物半導体からなる素子層を有する素子本体部５を、孔部４の上部から突出しない形でエピタキシャル成長させる。この工程（２）が素子本体部形成工程とされる。この素子本体部５の形成は、ＭＯＶＰＥ法やＭＢＥ法などの公知の気相成長法にて行うことができる。なお、図１においては、全ての孔部４に素子本体部５が形成された形態とされる。
【００１９】
また、基板１およびマスク層３の構成材料は、特に限定されず、素子本体部５の構成材料に応じて適宜選択される。ただし、マスク層３の構成材料は、少なくとも素子本体部５の構成材料とは異種組成のものとされる。例えば、素子本体部５が窒化物系化合物半導体からなる場合、基板１としてＳｉ（シリコン）基板やサファイア基板またはＳｉＣ（炭化シリコン）基板が選択されるが、マスク層３の構成材料としてはＳｉＯ２（酸化シリコン）やＳｉ３Ｎ４（窒化シリコン）といった素子本体部５の構成材料とは異種組成のものが選択される。また、マスク層３の層厚であるが、少なくとも素子本体部５の層厚以上としておけばよく、例えば、４μｍ程度とされる。
【００２０】
次に、工程（３）にて、マスク層３に基づく領域を選択エッチング処理にて除去する。この工程（３）がエッチング処理工程とされる。この選択エッチング処理は、公知のウエットエッチング処理もしくはドライエッチング処理にて行うことができる。ただし、マスク層３のみを選択除去するエッチング液やエッチングガス種が、マスク層３や素子本体部５の構成材料に応じて適宜選択される。例えば、素子本体部５が窒化物系化合物半導体からなり、マスク層３がＳｉＯ２からなる場合、エッチング液として弗酸を用いるといった具合である。
【００２１】
工程（３）の後、半導体素子の構成部位とされるボンディングパットや電極などを、素子本体部５の上部などに形成する。そして、その後、工程（３）に図示される点線に対応する断面にてダイシングを行い、個々の半導体素子に分離する（分離工程）。この分離工程おいては、例えば、基板１をダイシングにてフルカットする方法を用いてもよいし、所定の深さまでダイシングにて溝を設けた後に外力にてカットする方法を用いてもよく、重要な点は、分離工程が素子層の側面に接触することなく素子本体部よりも外側の位置にてダイシングを行うものとされる点である。その結果、素子層の品質を有為に確保することが可能となるとともに、製造歩留まりを有為に確保することが可能となる。
【００２２】
上記のようにして個々の半導体素子が製造される。ここで、半導体素子の種別は特に限定されず、発光ダイオードやレーザーなどの発光素子や、ＭＥＳＦＥＴやＨＥＭＴなどの超高速トランジスタといった種々の素子に対応させることができる。そして、素子層を含む素子本体部においても、その構成材料や構成される層は、製造すべき半導体素子の種別に応じて適宜選択される。例えば、半導体素子が発光ダイオードとされる場合について説明すれば、図２（ａ）のように、ｎ型クラッド層７、活性層８およびｐ型クラッド層９にて構成されるダブルヘテロ構造の素子層１０と、素子層１０の上部に形成される電流拡散層１１とによって素子本体部５をなすこともあれば、図２（ｂ）のように、ダブルへテロ構造の素子層１０をもって素子本体部５となすこともある。また、図２においては、素子本体部５と基板１との間にバッファ層２が形成されてなる。このように、バッファ層を形成する場合は、分離工程にて基板とともにバッファ層をダイシングにてフルカットしてもよいし、上部に素子本体部が位置しない領域のバッファ層を選択エッチング除去した後、基板をダイシングにてカットしてもよい。
【００２３】
ここまでに、図１及び図２を用いて、本発明に係わる半導体素子の製造方法の基本的な実施形態を説明してきたが、請求項の記載に基づく技術的範囲を逸脱しない限り、種々の変形ないし改良を付加することができる。例えば、図１においては素子本体部形成工程と分離工程との工程間にてエッチング処理工程が行われるが、分離工程の後にエッチング処理工程を行うものとしてもよい。その場合は、分離工程にて分離された個々の半導体素子の側面に残存するマスク層が、選択エッチング処理にて除去されることになる。また、例えば図３の工程（１）に示すように、マスク層３を第一マスク層３’と第二マスク層３”とからなるように形成させてもよい。このようにマスク層３を２層より構成させることで、例えば、素子本体部形成工程中に、第一マスク層３’の上部近傍が過度に酸化する不具合や、過度に素子本体部の構成原料と反応して組成変化する不具合などが発生するのを防止することが可能となる。具体的には、第一マスク層３’の構成材料が酸化しやすい材料とされる場合や、素子本体部形成工程にて設定される成長温度（例えば、６００〜１０００℃程度）にて粒子流動が過度に発生する材料とされる場合などである。例えば、第一マスク層３’がＳｉＯ２からなる場合、第二マスク層３”をＳｉ３Ｎ４から構成することで、素子本体部形成工程中にマスク層の形状や組成が変化してしまう不具合を効果的に防止することができる。
【００２４】
図３の工程（１）のように孔部形成工程を行った場合でも、図１と同様に工程（２）にて素子本体部形成工程を行い、工程（３）にてエッチング処理工程を行うことができる。ただし、工程（３）におけるエッチング処理工程では、それぞれ個々に第一マスク層３’および第二マスク層３”が選択エッチング処理されるように、適宜、エッチング液やエッチングガス種が選択される。
【００２５】
上述してきたごとく、本発明に示す素子本体部形成工程および孔部形成工程を採用することにより、素子本体部の形状を有為に確保することを可能とし、かつ、個々の半導体素子に切断する分離工程を行った際にも、半導体素子の品質および製造歩留まりを有為に確保することを可能となる。なお、上記実施形態はあくまで例示的に示すものであって、本発明は上記実施形態に限定されるものではない。
【図面の簡単な説明】
【００２６】
【図１】本発明に係わる半導体素子の製造方法の基本的な実施形態を示す概略図。
【図２】本発明に係わる半導体素子の一実施形態を示す概略図。
【図３】図１における実施形態とは異なる変形形態を示す概略図。
【図４】本発明の孔部形成工程にて形成される孔部の用途説明図。
【図５】本発明の孔部形成工程を説明するための説明図。
【符号の説明】
【００２７】
１  基板
２  バッファ層
３  マスク層
４  孔部
５  素子本体部
【図１】
2005051100.tif 000003
【図２】
2005051100.tif 000004
【図３】
2005051100.tif 000005
【図４】
2005051100.tif 000006
【図５】
2005051100.tif 000007