(57)【要約】【課題】  入出力セル用電源の電圧レベルに応じて入出力セルのドライブ能力を自動調整することが可能な半導体集積回路を提供する。【解決手段】  入出力セル用電源ＶＤＤｃｅｌの電圧レベルが高電圧のとき、抵抗分割回路５０におけるノードＮ１１の電圧レベルは、インバータ回路６０のスレショルド電圧より高く（Ｈレベル）なる。その結果、調整ドライバ部１３０はオフ状態となる。一方、入出力セル用電源ＶＤＤｃｅｌの電圧レベルが低電圧のとき、抵抗分割回路５０におけるノードＮ１１の電圧レベルは、インバータ回路６０のスレショルド電圧より低く（Ｌレベル）なる。その結果、調整ドライバ部１３０はオン状態となる。このように、入出力セル用電源ＶＤＤｃｅｌの電圧レベルの高低に応じて調整ドライバ部１３０をオンオフすることにより、入出力セル１００Ａのドライブ能力を自動調整することができる。【選択図】        図１
2005073041.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の電源を有する半導体集積回路であって、
前記第１の電源の電源電圧を受けて動作する第１の回路と、
前記第１の電源の電源電圧を抵抗分割する抵抗分割回路と、
前記第２の電源の電源電圧を受けて動作し、前記抵抗分割回路によって抵抗分割された電圧レベルが閾値電圧より高いか低いかを判定する判定回路と、
前記判定回路によって判定された信号の電圧レベルを前記第２の電源の電圧レベルから前記第１の電源の電圧レベルに変換するレベルシフタ回路とを備え、
前記第１の回路は、
前記第１の回路に入力される信号をドライブする第１のドライバ部と、
前記第１のドライバ部と並列に接続され、前記第１の回路に入力される信号をドライブする第２のドライバ部とを含み、
前記第２のドライバ部は、前記レベルシフタ回路からの出力に応じてオンオフが切り替えられる、半導体集積回路。
【請求項２】
第１および第２の電源を有する半導体集積回路であって、
前記第１の電源の電源電圧を受けて動作する第１の回路と、
前記第１の電源の電源電圧をそれぞれ抵抗分割する複数の抵抗分割回路と、
前記第２の電源の電源電圧を受けて動作し、前記複数の抵抗分割回路によってそれぞれ抵抗分割された電圧レベルが閾値電圧より高いか低いかをそれぞれ判定する複数の判定回路と、
前記複数の判定回路によってそれぞれ判定された信号の電圧レベルを前記第２の電源の電圧レベルから前記第１の電源の電圧レベルにそれぞれ変換する複数のレベルシフタ回路とを備え、
前記第１の回路は、
前記第１の回路に入力される信号をドライブする第１ドライバ部と、
前記第１のドライバ部と並列に接続され、前記第１の回路に入力される信号をドライブする複数の第２ドライバ部とを含み、
前記複数の第２ドライバ部は、前記複数のレベルシフタ回路からの出力に応じてオンオフがそれぞれ切り替えられる、半導体集積回路。
【請求項３】
前記抵抗分割回路は、
前記第１の電源と第１のノードとの間に接続される第１の抵抗素子と、
前記第１のノードと接地ノードとの間に接続される第２の抵抗素子とを含み、
前記第１の電源の電源電圧は、前記第１のノードにおいて抵抗分割される、請求項１または２に記載の半導体集積回路。
【請求項４】
前記抵抗分割回路は、
前記第１の電源と第１のノードとの間に接続され、ゲートが接地ノードに接続されるＰ型のトランジスタと、
前記第１のノードと接地ノードとの間に接続され、ゲートが電源ノードに接続されるＮ型のトランジスタとを含み、
前記第１の電源の電源電圧は、前記第１のノードにおいて抵抗分割される、請求項１または２に記載の半導体集積回路。
【請求項５】
前記判定回路によって判定された信号を一時的に保持した後に前記レベルシフタ回路に出力するフリップフロップ回路をさらに備え、
前記抵抗分割回路は、
前記第１の電源と第１のノードとの間に接続され、ゲートが接地ノードに接続されるＰ型のトランジスタと、
前記第１のノードと接地ノードとの間に接続され、ゲートが制御信号を受けるトランジスタとを含み、
前記第１の電源の電源電圧は、前記第１のノードにおいて抵抗分割され、
前記制御信号は、前記判定回路によって判定された信号を前記フリップフロップ回路が取り込んだ後に前記トランジスタをオンからオフに切り替える、請求項１または２に記載の半導体集積回路。
【請求項６】
前記判定回路によって判定された信号を一時的に保持した後に前記レベルシフタ回路に出力するフリップフロップ回路をさらに備え、
前記抵抗分割回路は、
前記第１の電源と第１のノードとの間に接続され、ゲートが制御信号を受けるトランジスタと、
前記第１のノードと接地ノードとの間に接続され、ゲートが電源ノードに接続されるＮ型のトランジスタとを含み、
前記第１の電源の電源電圧は、前記第１のノードにおいて抵抗分割され、
前記制御信号は、前記判定回路によって判定された信号を前記フリップフロップ回路が取り込んだ後に前記トランジスタをオンからオフに切り替える、請求項１または２に記載の半導体集積回路。
【請求項７】
リセット制御信号の反転信号に同期して動作し、前記判定回路によって判定された信号を一時的に保持した後に前記レベルシフタ回路に出力するフリップフロップ回路をさらに備え、
前記抵抗分割回路は、
前記第１の電源と第１のノードとの間に接続され、ゲートが接地ノードに接続されるＰ型のトランジスタと、
前記第１のノードと接地ノードとの間に接続され、ゲートが前記リセット制御信号の非反転信号を受けるＮ型のトランジスタとを含み、
前記第１の電源の電源電圧は、前記第１のノードにおいて抵抗分割される、請求項１または２に記載の半導体集積回路。
【請求項８】
リセット制御信号の反転信号に同期して動作し、前記判定回路によって判定された信号を一時的に保持した後に前記レベルシフタ回路に出力するフリップフロップ回路をさらに備え、
前記抵抗分割回路は、
前記第１の電源と第１のノードとの間に接続され、ゲートが前記リセット制御信号の反転信号を受けるＰ型のトランジスタと、
前記第１のノードと接地ノードとの間に接続され、ゲートが電源ノードに接続されるＮ型のトランジスタとを含み、
前記第１の電源の電源電圧は、前記第１のノードにおいて抵抗分割される、請求項１または２に記載の半導体集積回路。
【請求項９】
第１および第２の電源を有する半導体集積回路であって、
前記第１の電源の電源電圧を受けて動作する第１の回路と、
前記第１の電源の電源電圧を複数に抵抗分割する抵抗分割回路と、
前記第２の電源の電源電圧を受けて動作し、前記抵抗分割回路によって複数に抵抗分割された電圧レベルが閾値電圧より高いか低いかをそれぞれ判定する複数の判定回路と、
前記複数の判定回路によってそれぞれ判定された信号の電圧レベルを前記第２の電源の電圧レベルから前記第１の電源の電圧レベルにそれぞれ変換する複数のレベルシフタ回路とを備え、
前記第１の回路は、
前記第１の回路に入力される信号をドライブする第１ドライバ部と、
前記第１のドライバ部と並列に接続され、前記第１の回路に入力される信号をドライブする複数の第２ドライバ部とを含み、
前記複数の第２ドライバ部は、前記複数のレベルシフタ回路からの出力に応じてオンオフがそれぞれ切り替えられる、半導体集積回路。
【請求項１０】
前記抵抗分割回路は、
前記第１の電源と接地ノードとの間に複数のノードを介して直列に接続される複数の抵抗素子を含み、
前記第１の電源の電源電圧は、前記複数のノードにおいてそれぞれ抵抗分割される、請求項９に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関し、より特定的には、２種類の電源を有する半導体集積回路に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）の高集積化に伴い、内部回路用電源と入出力セル用電源とを有する半導体集積回路が増えている。内部回路用電源の電圧レベルは低電圧で一定なのに対し、入出力セル用電源の電圧レベルは外部とのインターフェイスのため高電圧から低電圧までさまざまな電圧レベルに対応する必要がある。しかし、入出力セル用電源は、一般に、電圧レベルが高電圧のときに比べて低電圧のときに出力ドライバに対するドライブ能力が低下する。
【０００３】
特許文献１に記載された従来の出力回路装置は、電源電圧の出力値を検出し当該検出結果に基づいて制御信号を出力する検出回路と、当該制御信号に応じて出力トランジスタの駆動電圧を変化させる電流駆動制御部とを備え、電源電圧が一定でない場合に電源電圧の出力値に応じて出力トランジスタの駆動電圧を変化させることによって、出力トランジスタの出力ラインでノイズが発生するのを防止する。
【０００４】
特許文献２に記載された従来のバッファ回路は、基本バッファと、追加バッファと、当該基本バッファおよび追加バッファの少なくとも１つを選択して実負荷駆動回路に挿入する選択回路と、当該選択回路の選択切替を制御する制御回路とを備え、負荷状態に応じて基本バッファおよび追加バッファの少なくとも１つを選択することによって、負荷に対応したドライブ能力を得る。
【０００５】
特許文献３に記載された従来のドライブ能力制御回路は、ドライブ能力が可変な出力回路のドライブ能力を補正するものであって、ダミー出力バッファおよび出力ドライバに冗長ビットを設けて桁上げを回避するような構成とすることにより、出力ドライバの切り替え時におけるグリッチノイズの発生を抑止する。
【特許文献１】特開平７−２４９９７８号公報
【特許文献２】特開２００１−８５９８６号公報
【特許文献３】特開平７−３６５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
内部回路用電源と入出力セル用電源とを有する従来の半導体集積回路は、一般に、ドライブ能力調整入力によって入出力セル用電源のドライブ能力を調整する。この場合、入出力セル用電源の電圧レベルに対応したドライブ能力調整用の制御信号を入出力セルの外部から入力する必要があった。
【０００７】
また、特許文献１に記載された従来の出力回路装置は、出力トランジスタの駆動電圧を電源電圧に応じて調整するものであって、当該出力回路装置のドライブ能力を調整することはできないという問題点があった。
【０００８】
また、特許文献２に記載された従来のバッファ回路は、当該バッファ回路の負荷に応じてドライブ能力を調整するものであって、電源電圧の変化には対応していないという問題点があった。
【０００９】
また、特許文献３に記載された従来のドライブ能力制御回路は、ダミー出力バッファに接続した抵抗負荷に応じてドライブ能力を調整するものであって、電源電圧の変化には対応していないという問題点があった。
【００１０】
それゆえに、この発明の目的は、入出力セル用電源の電圧レベルに応じて入出力セルのドライブ能力を自動調整することが可能な半導体集積回路を提供することである。
【課題を解決するための手段】
【００１１】
この発明は、第１および第２の電源を有する半導体集積回路であって、第１の電源の電源電圧を受けて動作する第１の回路と、第１の電源の電源電圧を抵抗分割する抵抗分割回路と、第２の電源の電源電圧を受けて動作し、抵抗分割回路によって抵抗分割された電圧レベルが閾値電圧より高いか低いかを判定する判定回路と、判定回路によって判定された信号の電圧レベルを第２の電源の電圧レベルから第１の電源の電圧レベルに変換するレベルシフタ回路とを備える。第１の回路は、第１の回路に入力される信号をドライブする第１のドライバ部と、第１のドライバ部と並列に接続され、第１の回路に入力される信号をドライブする第２のドライバ部とを含む。第２のドライバ部は、レベルシフタ回路からの出力に応じてオンオフが切り替えられる。
【発明の効果】
【００１２】
この発明によれば、入出力セル用電源の電圧レベルに応じて入出力セルのドライブ能力を自動調整することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１４】
［実施の形態１］
図１は、この発明の実施の形態１による半導体集積回路１Ａの主要な回路構成を示した回路図である。
【００１５】
図１を参照して、実施の形態１の半導体集積回路１Ａは、バッファ回路２０と、レベルシフタ回路３０ｓ，３０ｔと、出力パッド４０と、抵抗分割回路５０と、インバータ回路６０と、入出力セル１００Ａとを備える。
【００１６】
バッファ回路２０は、内部回路用電源ＶＤＤｉｎｔの電源電圧を受けて動作する。バッファ回路２０は、内部信号Ｓｉｎｔをバッファリングして、レベルシフタ回路３０ｓに出力する。レベルシフタ回路３０ｓは、バッファリングされた内部信号Ｓｉｎｔの電圧レベルを、内部回路用電源ＶＤＤｉｎｔの電圧レベルから入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換する。入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換された内部信号Ｓｉｎｔは、入出力セル１００Ａを経て、出力パッド４０に出力される。
【００１７】
抵抗分割回路５０は、抵抗素子５１，５２を有する。抵抗素子５１，５２は、入出力セル用電源ＶＤＤｃｅｌと接地ノードとの間にノードＮ１１を介して直列に接続される。インバータ回路６０は、ノードＮ１１において抵抗分割された電圧を反転し、レベルシフタ回路３０ｔに出力する。インバータ回路６０は、内部回路用電源ＶＤＤｉｎｔの電源電圧を受けて動作する。レベルシフタ回路３０ｔは、反転されたノードＮ１１の電圧レベルを、内部回路用電源ＶＤＤｉｎｔの電圧レベルから入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換する。レベルシフタ回路３０ｓ，３０ｔを代表したレベルシフタ回路３０の回路構成の一例について、次に説明する。
【００１８】
図２は、レベルシフタ回路３０ｓ，３０ｔを代表したレベルシフタ回路３０の回路構成の一例を示した回路図である。
【００１９】
図２を参照して、レベルシフタ回路３０は、バッファ回路３１と、Ｎチャネルトランジスタ３２，３４と、インバータ回路３３と、Ｐチャネルトランジスタ３５，３６とを備える。
【００２０】
バッファ回路３１は、入力信号ＬＩＮをバッファリングする。Ｎチャネルトランジスタ３２は、ノードＮ３１と接地ノードとの間に接続され、ゲートがバッファ回路３１の出力を受ける。インバータ回路３３は、バッファ回路３１の出力を反転する。Ｎチャネルトランジスタ３４は、ノードＮ３２と接地ノードとの間に接続され、ゲートがインバータ回路３３の出力を受ける。Ｐチャネルトランジスタ３５は、入出力セル用電源ＶＤＤｃｅｌとノードＮ３１との間に接続され、ゲートがノードＮ３２に接続される。Ｐチャネルトランジスタ３６は、入出力セル用電源ＶＤＤｃｅｌとノードＮ３２との間に接続され、ゲートがノードＮ３１に接続される。ノードＮ３２から出力信号ＬＯＵＴが出力される。
【００２１】
入力信号ＬＩＮは、内部回路用電源ＶＤＤｉｎｔの電圧レベルを有する。入力信号ＬＩＮがＨレベル（論理ハイ）のとき、Ｎチャネルトランジスタ３２はオンし、Ｎチャネルトランジスタ３４はオフとなる。これにより、ノードＮ３１が接地レベルとなり、Ｐチャネルトランジスタ３６がオンする。したがって、出力信号ＬＯＵＴは、入出力セル用電源ＶＤＤｃｅｌの電圧レベルとなる。一方、入力信号ＬＩＮがＬレベル（論理ロー）のとき、Ｎチャネルトランジスタ３２はオフし、Ｎチャネルトランジスタ３４はオンとなる。このため、出力信号ＬＯＵＴは接地レベルとなる。
【００２２】
このように、レベルシフタ回路３０は、内部回路用電源ＶＤＤｉｎｔの電圧レベルを有する入力信号ＬＩＮを、入出力セル用電源ＶＤＤｃｅｌの電圧レベルを有する出力信号ＬＯＵＴに変換する。
【００２３】
再び図１を参照して、入出力セル１００Ａは、前段バッファ部１１０と、通常ドライバ部１２０と、調整ドライバ部１３０と、オフトランジスタ部１４０とを含む。通常ドライバ部１２０および調整ドライバ部１３０は、ノードＮ１とノードＮ２との間に並列に接続される。
【００２４】
前段バッファ部１１０は、Ｐチャネルトランジスタ１１１と、Ｎチャネルトランジスタ１１２とを有する。Ｐチャネルトランジスタ１１１は、入出力セル用電源ＶＤＤｃｅｌとノードＮ１との間に接続され、ゲートがレベルシフタ回路３０ｓの出力端子に接続される。Ｎチャネルトランジスタ１１２は、ノードＮ１と接地ノードとの間に接続され、ゲートがレベルシフタ回路３０ｓの出力端子に接続される。
【００２５】
通常ドライバ部１２０は、Ｐチャネルトランジスタ１２１と、Ｎチャネルトランジスタ１２２とを有する。Ｐチャネルトランジスタ１２１は、入出力セル用電源ＶＤＤｃｅｌとノードＮ２との間に接続され、ゲートがノードＮ１に接続される。Ｎチャネルトランジスタ１２２は、ノードＮ２と接地ノードとの間に接続され、ゲートがノードＮ１に接続される。
【００２６】
調整ドライバ部１３０は、Ｐチャネルトランジスタ１３１，１３２と、Ｎチャネルトランジスタ１３３，１３４と、インバータ回路１３５とを有する。Ｐチャネルトランジスタ１３１，１３２は、入出力セル用電源ＶＤＤｃｅｌとノードＮ２との間に直列接続される。Ｎチャネルトランジスタ１３３，１３４は、ノードＮ２と接地ノードとの間に直列接続される。Ｐチャネルトランジスタ１３２およびＮチャネルトランジスタ１３３のゲートは、ともにノードＮ１に接続される。インバータ回路１３５は、入力端子がレベルシフタ回路３０ｔの出力端子およびＮチャネルトランジスタ１３４のゲートに接続され、出力端子がＰチャネルトランジスタ１３１のゲートに接続される。このように、調整ドライバ部１３０は、クロックドゲート方式の回路構成を有する。
【００２７】
オフトランジスタ部１４０は、Ｐチャネルトランジスタ１４１と、Ｎチャネルトランジスタ１４２とを有する。Ｐチャネルトランジスタ１４１は、入出力セル用電源ＶＤＤｃｅｌとノードＮ２との間にダイオード接続される。Ｎチャネルトランジスタ１２２は、ノードＮ２と接地ノードとの間にダイオード接続される。
【００２８】
次に、実施の形態１の半導体集積回路１Ａにおける入出力セル１００Ａのドライブ能力自動調整機能について説明する。
【００２９】
図１を参照して、入出力セル用電源ＶＤＤｃｅｌの電圧レベルが高電圧のとき、抵抗分割回路５０におけるノードＮ１１の電圧レベルは、インバータ回路６０のスレショルド電圧より高く（Ｈレベル）なる。ノードＮ１１の信号は、内部回路用電源ＶＤＤｉｎｔの電源電圧を受けて動作するインバータ回路６０によって、ＨレベルからＬレベルに反転される。インバータ回路６０から出力されたＬレベルの信号は、レベルシフタ回路３０ｔにおいて、内部回路用電源ＶＤＤｉｎｔの電圧レベルから入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換される。入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換されたＬレベルの信号は、調整ドライバ部１３０に入力される。
【００３０】
調整ドライバ部１３０において、Ｎチャネルトランジスタ１３４は、レベルシフタ回路３０ｔから出力されたＬレベルの信号を受けてオフとなる。また、Ｐチャネルトランジスタ１３１は、インバータ回路１３５によって反転されたＨレベルの信号を受けてオフとなる。したがって、調整ドライバ部１３０のドライブ能力を担うＰチャネルトランジスタ１３２およびＮチャネルトランジスタ１３３は、入出力セル用電源ＶＤＤｃｅｌおよび接地ノードからそれぞれ分離した状態となる。その結果、調整ドライバ部１３０はオフ状態となる。すなわち、入出力セル１００Ａに入力される信号は、前段バッファ部１１０を介して通常ドライバ部１２０のみによってドライブされたのち、オフトランジスタ部１４０を介して出力パッド４０に出力される。
【００３１】
一方、入出力セル用電源ＶＤＤｃｅｌの電圧レベルが低電圧のとき、抵抗分割回路５０におけるノードＮ１１の電圧レベルは、インバータ回路６０のスレショルド電圧より低く（Ｌレベル）なる。ノードＮ１１の信号は、内部回路用電源ＶＤＤｉｎｔの電源電圧を受けて動作するインバータ回路６０によって、ＬレベルからＨレベルに反転される。インバータ回路６０から出力されたＨレベルの信号は、レベルシフタ回路３０ｔにおいて、内部回路用電源ＶＤＤｉｎｔの電圧レベルから入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換される。入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換されたＨレベルの信号は、調整ドライバ部１３０に入力される。
【００３２】
調整ドライバ部１３０において、Ｎチャネルトランジスタ１３４は、レベルシフタ回路３０ｔから出力されたＨレベルの信号を受けてオンとなる。また、Ｐチャネルトランジスタ１３１は、インバータ回路１３５によって反転されたＬレベルの信号を受けてオンとなる。したがって、調整ドライバ部１３０のドライブ能力を担うＰチャネルトランジスタ１３２およびＮチャネルトランジスタ１３３は、入出力セル用電源ＶＤＤｃｅｌおよび接地ノードとそれぞれ接続した状態となる。その結果、調整ドライバ部１３０はオン状態となる。すなわち、入出力セル１００Ａに入力される信号は、前段バッファ部１１０を介して通常ドライバ部１２０および調整ドライバ部１３０によってドライブされたのち、オフトランジスタ部１４０を介して出力パッド４０に出力される。
【００３３】
このように、入出力セル用電源ＶＤＤｃｅｌの電圧レベルの高低を抵抗分割回路５０を介して判定し、その判定結果を入出力セル１００Ａに入力して調整ドライバ部１３０をオンオフすることにより、入出力セル１００Ａのドライブ能力を自動調整することができる。なお、調整ドライバ部１３０のオンオフ切替閾値は、抵抗分割回路５０における抵抗素子５１，５２の抵抗比を変えるか、インバータ６０のスレショルド電圧の値を変えるかによって調整することが可能である。
【００３４】
以上のように、実施の形態１によれば、抵抗分割回路５０によって抵抗分割された入出力セル用電源ＶＤＤｃｅｌの電圧レベルの高低に応じて調整ドライバ部１３０をオンオフすることにより、入出力セル１００Ａのドライブ能力を自動調整することができる。
【００３５】
［実施の形態１の変形例］
図３は、この発明の実施の形態１による半導体集積回路１Ａの変形例である半導体集積回路１Ａ−１の主要な回路構成を示した回路図である。
【００３６】
図３を参照して、実施の形態１の半導体集積回路１Ａ−１は、入出力セル１００Ａが入出力セル１００Ａ−１に置き換えられた点においてのみ、図１の半導体集積回路１Ａと異なる。入出力セル１００Ａ−１は、クロックドゲート方式の回路構成を有する調整ドライバ部１３０が、パスゲート方式の回路構成を有する調整ドライバ１５０に置き換えられた点においてのみ、図１の入出力セル１００Ａと異なる。したがって、図１の半導体集積回路１Ａと重複する部分の説明は、ここでは繰り返さない。
【００３７】
調整ドライバ部１５０は、インバータ回路１５１，１５２と、トランスファゲート１５３，１５４と、Ｐチャネルトランジスタ１５５，１５７と、Ｎチャネルトランジスタ１５６，１５８とを有する。
【００３８】
インバータ回路１５１は、入力がレベルシフタ回路３０ｔの出力端子に接続され、出力がノードＮ３に接続される。インバータ回路１５２は、入力がノードＮ３に接続され、出力がノードＮ４に接続される。トランスファゲート１５３は、ノードＮ３，Ｎ４からの信号に応じて、ノードＮ１とノードＮ５とを電気的に接続／分離する。トランスファゲート１５４は、ノードＮ３，Ｎ４からの信号に応じて、ノードＮ１とノードＮ６とを電気的に接続／分離する。Ｐチャネルトランジスタ１５５は、入出力セル用電源ＶＤＤｃｅｌとノードＮ５との間に接続され、ゲートがノードＮ４に接続される。Ｎチャネルトランジスタ１５６は、ノードＮ６と接地ノードとの間に接続され、ゲートがノードＮ３に接続される。Ｐチャネルトランジスタ１５７は、入出力セル用電源ＶＤＤｃｅｌとノードＮ７との間に接続され、ゲートがノードＮ５に接続される。Ｎチャネルトランジスタ１５８は、ノードＮ７と接地ノードとの間に接続され、ゲートがノードＮ６に接続される。このように、調整ドライバ部１５０は、パスゲート方式の回路構成を有する。
【００３９】
図４は、この発明の実施の形態１による半導体集積回路１Ａの他の変形例である半導体集積回路１Ａ−２の主要な回路構成を示した回路図である。
【００４０】
図４を参照して、実施の形態１の半導体集積回路１Ａ−２は、入出力セル１００Ａが入出力セル１００Ａ−２に置き換えられた点においてのみ、図１の半導体集積回路１Ａと異なる。入出力セル１００Ａ−２は、クロックドゲート方式の回路構成を有する調整ドライバ部１３０が、セレクタ方式の回路構成を有する調整ドライバ１６０に置き換えられた点においてのみ、図１の入出力セル１００Ａと異なる。したがって、図１の半導体集積回路１Ａと重複する部分の説明は、ここでは繰り返さない。
【００４１】
調整ドライバ部１６０は、インバータ回路１６１，１６２と、ＯＲゲート１６３と、ＡＮＤゲート１６４と、Ｐチャネルトランジスタ１６５と、Ｎチャネルトランジスタ１６６とを有する。
【００４２】
インバータ回路１６１は、入力がレベルシフタ回路３０ｔの出力端子に接続され、出力がノードＮ８に接続される。インバータ回路１６２は、入力がノードＮ８に接続され、出力がＡＮＤゲート１６４の一方の入力端子に接続される。ＯＲゲート１６３は、入力がノードＮ１，Ｎ８に接続され、出力がＰチャネルトランジスタ１６５のゲートに接続される。ＡＮＤゲート１６４は、入力がインバータ回路１６２の出力端子およびノードＮ１に接続され、出力がＮチャネルトランジスタ１６６のゲートに接続される。Ｐチャネルトランジスタ１６５は、入出力セル用電源ＶＤＤｃｅｌとノードＮ９との間に接続され、ゲートがＯＲゲート１６３の出力端子に接続される。Ｎチャネルトランジスタ１６６は、ノードＮ９と接地ノードとの間に接続され、ゲートがＡＮＤゲート１６４の出力端子に接続される。このように、調整ドライバ部１６０は、セレクタ方式の回路構成を有する。
【００４３】
以上のように、実施の形態１の半導体集積回路１Ａは、クロックドゲート方式の調整ドライバ部１３０を、パスゲート方式の調整ドライバ部１５０またはセレクタ方式の調整ドライバ部１６０に置き換えることができる。調整ドライバ部が置き換えられた半導体集積回路１Ａ−１，１Ａ−２も、半導体集積回路１Ａと同様の効果を奏する。
【００４４】
［実施の形態２］
図５は、この発明の実施の形態２による半導体集積回路１Ｂの主要な回路構成を示した回路図である。
【００４５】
図５を参照して、実施の形態２の半導体集積回路１Ｂは、抵抗分割回路５０が抵抗分割回路７０Ｂに置き換えられた点においてのみ、実施の形態１の半導体集積回路１Ａと異なる。したがって、実施の形態１の半導体集積回路１Ａと重複する部分の説明は、ここでは繰り返さない。
【００４６】
抵抗分割回路７０Ｂは、Ｐチャネルトランジスタ７１Ｂと、Ｎチャネルトランジスタ７２Ｂとを有する。Ｐチャネルトランジスタ７１Ｂは、入出力セル用電源ＶＤＤｃｅｌとノードＮ１１との間に接続され、ゲートが接地ノードに接続される。Ｎチャネルトランジスタ７２Ｂは、ノードＮ１１と接地ノードとの間に接続され、ゲートが電源ノードに接続される。なお、「電源ノード」と記す場合は、内部回路用電源ＶＤＤｉｎｔであっても入出力セル用電源ＶＤＤｃｅｌであってもかまわない。
【００４７】
Ｐチャネルトランジスタ７１Ｂは、ゲートが接地ノードに接続されることで、常にオン状態となる。同様に、Ｎチャネルトランジスタ７２Ｂは、ゲートが電源ノードに接続されることで、常にオン状態となる。こうして、Ｐチャネルトランジスタ７１ＢおよびＮチャネルトランジスタ７２Ｂにはそれぞれオン抵抗が生じ、抵抗分割回路７０Ｂは、入出力セル用電源ＶＤＤｃｅｌの電圧レベルを抵抗分割する。
【００４８】
入出力セル用電源ＶＤＤｃｅｌの電圧レベルの高低を抵抗分割回路７０Ｂを介して判定し、その判定結果を入出力セル１００Ａに入力して調整ドライバ部１３０をオンオフすることにより、入出力セル１００Ａのドライブ能力を自動調整することができる。なお、調整ドライバ部１３０のオンオフ切替閾値は、抵抗分割回路７０ＢにおけるＰチャネルトランジスタ７１ＢとＮチャネルトランジスタ７２Ｂとのオン抵抗比を変えるか、インバータ６０のスレショルド電圧の値を変えるかによって調整することが可能である。また、調整ドライバ部１３０は、実施の形態１の変形例において説明した調整ドライバ部１５０，１６０であってもかまわない。
【００４９】
以上のように、実施の形態２によれば、抵抗分割回路７０Ｂによって抵抗分割された入出力セル用電源ＶＤＤｃｅｌの電圧レベルの高低に応じて調整ドライバ部をオンオフすることにより、入出力セル１００Ａのドライブ能力を自動調整することができる。
【００５０】
［実施の形態３］
図６は、この発明の実施の形態３による半導体集積回路１Ｃの主要な回路構成を示した回路図である。
【００５１】
図６を参照して、実施の形態３の半導体集積回路１Ｃは、抵抗分割回路５０が抵抗分割回路７０Ｃに置き換えられ、フリップフロップ回路８０Ｃが付加された点においてのみ、実施の形態１の半導体集積回路１Ａと異なる。したがって、実施の形態１の半導体集積回路１Ａと重複する部分の説明は、ここでは繰り返さない。
【００５２】
抵抗分割回路７０Ｃは、Ｐチャネルトランジスタ７１Ｃと、Ｎチャネルトランジスタ７２Ｃとを有する。Ｐチャネルトランジスタ７１Ｃは、入出力セル用電源ＶＤＤｃｅｌとノードＮ１１との間に接続され、ゲートが接地ノードに接続される。Ｎチャネルトランジスタ７２Ｃは、ノードＮ１１と接地ノードとの間に接続され、ゲートは制御信号ＰＣを受ける。Ｐチャネルトランジスタ７１Ｃは、ゲートが接地ノードに接続されることで、常にオン状態となる。したがって、Ｎチャネルトランジスタ７２Ｃがオン状態のとき、Ｐチャネルトランジスタ７１ＣおよびＮチャネルトランジスタ７２Ｃにオン抵抗が生じる。一方、Ｎチャネルトランジスタ７２Ｃは、制御信号ＰＣのＨレベル／Ｌレベルに応じてオンオフが変化する。
【００５３】
フリップフロップ回路８０Ｃは、インバータ回路６０とレベルシフタ回路３０ｔとの間に接続される。フリップフロップ回路８０ＣのＴ入力端子には、クロック信号ＣＬＫが入力される。
【００５４】
次に、実施の形態３の半導体集積回路１Ｃにおける入出力セル１００Ａのドライブ能力自動調整機能について説明する。
【００５５】
図６を参照して、まず、制御信号ＰＣをＨレベルに設定する。これを受けて、抵抗分割回路７０ＣのＮチャネルトランジスタ７２Ｃがオンする。これにより、Ｐチャネルトランジスタ７１ＣおよびＮチャネルトランジスタ７２Ｃにはそれぞれオン抵抗が生じ、抵抗分割回路７０Ｃは、入出力セル用電源ＶＤＤｃｅｌの電圧レベルを抵抗分割する。
【００５６】
入出力セル用電源ＶＤＤｃｅｌの電圧レベルが高電圧のとき、抵抗分割回路７０ＣにおけるノードＮ１１の電圧レベルは、インバータ回路６０のスレショルド電圧より高く（Ｈレベル）なる。ノードＮ１１の信号は、内部回路用電源ＶＤＤｉｎｔの電源電圧を受けて動作するインバータ回路６０によって、ＨレベルからＬレベルに反転される。インバータ回路６０から出力されたＬレベルの信号は、クロック信号ＣＬＫに同期して、フリップフロップ回路８０Ｃに取り込まれる。フリップフロップ回路８０Ｃが信号を取り込んだ後、制御信号ＰＣをＨレベルからＬレベルに変化させる。これにより、抵抗分割回路７０ＣのＮチャネルトランジスタ７２Ｃがオフする。
【００５７】
フリップフロップ回路８０Ｃにいったん取り込まれた信号は、クロック信号ＣＬＫの立ち上がりに同期してレベルシフタ回路３０ｔに出力される。フリップフロップ回路８０Ｃから出力されたＬレベルの信号は、レベルシフタ回路３０ｔにおいて、内部回路用電源ＶＤＤｉｎｔの電圧レベルから入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換される。入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換されたＬレベルの信号は、調整ドライバ部１３０に入力される。
【００５８】
調整ドライバ部１３０において、Ｎチャネルトランジスタ１３４は、レベルシフタ回路３０ｔから出力されたＬレベルの信号を受けてオフとなる。また、Ｐチャネルトランジスタ１３１は、インバータ回路１３５によって反転されたＨレベルの信号を受けてオフとなる。したがって、調整ドライバ部１３０のドライブ能力を担うＰチャネルトランジスタ１３２およびＮチャネルトランジスタ１３３は、入出力セル用電源ＶＤＤｃｅｌおよび接地ノードからそれぞれ分離した状態となる。その結果、調整ドライバ部１３０はオフ状態となる。すなわち、入出力セル１００Ａに入力される信号は、前段バッファ部１１０を介して通常ドライバ部１２０のみによってドライブされたのち、オフトランジスタ部１４０を介して出力パッド４０に出力される。
【００５９】
一方、入出力セル用電源ＶＤＤｃｅｌの電圧レベルが低電圧のとき、抵抗分割回路７０ＣにおけるノードＮ１１の電圧レベルは、インバータ回路６０のスレショルド電圧より低く（Ｌレベル）なる。ノードＮ１１の信号は、内部回路用電源ＶＤＤｉｎｔの電源電圧を受けて動作するインバータ回路６０によって、ＬレベルからＨレベルに反転される。インバータ回路６０から出力されたＨレベルの信号は、クロック信号ＣＬＫに同期して、フリップフロップ回路８０Ｃに取り込まれる。フリップフロップ回路８０Ｃが信号を取り込んだ後、制御信号ＰＣをＨレベルからＬレベルに変化させる。これにより、抵抗分割回路７０ＣのＮチャネルトランジスタ７２Ｃがオフする。
【００６０】
フリップフロップ回路８０Ｃにいったん取り込まれた信号は、クロック信号ＣＬＫの立ち上がりに同期してレベルシフタ回路３０ｔに出力される。フリップフロップ回路８０Ｃから出力されたＨレベルの信号は、レベルシフタ回路３０ｔにおいて、内部回路用電源ＶＤＤｉｎｔの電圧レベルから入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換される。入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換されたＨレベルの信号は、調整ドライバ部１３０に入力される。
【００６１】
調整ドライバ部１３０において、Ｎチャネルトランジスタ１３４は、レベルシフタ回路３０ｔから出力されたＨレベルの信号を受けてオンとなる。また、Ｐチャネルトランジスタ１３１は、インバータ回路１３５によって反転されたＬレベルの信号を受けてオンとなる。したがって、調整ドライバ部１３０のドライブ能力を担うＰチャネルトランジスタ１３２およびＮチャネルトランジスタ１３３は、入出力セル用電源ＶＤＤｃｅｌおよび接地ノードとそれぞれ接続した状態となる。その結果、調整ドライバ部１３０はオン状態となる。すなわち、入出力セル１００Ａに入力される信号は、前段バッファ部１１０を介して通常ドライバ部１２０および調整ドライバ部１３０によってドライブされたのち、オフトランジスタ部１４０を介して出力パッド４０に出力される。
【００６２】
このように、入出力セル用電源ＶＤＤｃｅｌの電圧レベルの高低を抵抗分割回路７０Ｃを介して判定し、その判定結果を入出力セル１００Ａに入力して調整ドライバ部１３０をオンオフすることにより、入出力セル１００Ａのドライブ能力を自動調整することができる。なお、調整ドライバ部１３０のオンオフ切替閾値は、抵抗分割回路７０ＣにおけるＰチャネルトランジスタ７１ＣとＮチャネルトランジスタ７２Ｃとのオン抵抗比を変えるか、インバータ６０のスレショルド電圧の値を変えるかによって調整することが可能である。また、調整ドライバ部１３０は、実施の形態１の変形例において説明した調整ドライバ部１５０，１６０であってもかまわない。
【００６３】
以上のように、実施の形態３によれば、抵抗分割回路７０Ｃによって抵抗分割された入出力セル用電源ＶＤＤｃｅｌの電圧レベルの高低に応じて調整ドライバ部をオンオフすることにより、入出力セル１００Ａのドライブ能力を自動調整することができる。また、フリップフロップ回路８０Ｃが信号を取り込んだ後に制御信号ＰＣをＨレベルからＬレベルに変化させることによって、Ｎチャネルトランジスタ７２Ｃのオン抵抗による電力消費を低減することができる。
【００６４】
［実施の形態４］
図７は、この発明の実施の形態４による半導体集積回路１Ｄの主要な回路構成を示した回路図である。
【００６５】
図７を参照して、実施の形態４の半導体集積回路１Ｄは、抵抗分割回路７０Ｃが抵抗分割回路７０Ｄに置き換えられた点においてのみ、実施の形態３の半導体集積回路１Ｃと異なる。したがって、実施の形態３の半導体集積回路１Ｃと重複する部分の説明は、ここでは繰り返さない。
【００６６】
抵抗分割回路７０Ｄは、Ｐチャネルトランジスタ７１Ｄと、Ｎチャネルトランジスタ７２Ｄとを有する。Ｐチャネルトランジスタ７１Ｄは、入出力セル用電源ＶＤＤｃｅｌとノードＮ１１との間に接続され、ゲートは制御信号ＰＣを受ける。Ｎチャネルトランジスタ７２Ｄは、ノードＮ１１と接地ノードとの間に接続され、ゲートが電源ノードに接続される。Ｐチャネルトランジスタ７１Ｄは、制御信号ＰＣのＨレベル／Ｌレベルに応じてオンオフが変化する。一方、Ｎチャネルトランジスタ７２Ｄは、ゲートが電源ノードに接続されることで、常にオン状態となる。したがって、Ｐチャネルトランジスタ７１Ｄがオン状態のとき、Ｐチャネルトランジスタ７１ＤおよびＮチャネルトランジスタ７２Ｄにオン抵抗が生じる。
【００６７】
図７を参照して、まず、制御信号ＰＣをＬレベルに設定する。これを受けて、抵抗分割回路７０ＤのＰチャネルトランジスタ７１Ｄがオンする。これにより、Ｐチャネルトランジスタ７１ＤおよびＮチャネルトランジスタ７２Ｄにはそれぞれオン抵抗が生じ、抵抗分割回路７０Ｄは、入出力セル用電源ＶＤＤｃｅｌの電圧レベルを抵抗分割する。フリップフロップ回路８０Ｃが信号を取り込んだ後、制御信号ＰＣをＬレベルからＨレベルに変化させる。これにより、抵抗分割回路７０ＤのＰチャネルトランジスタ７１Ｄがオフする。
【００６８】
入出力セル用電源ＶＤＤｃｅｌの電圧レベルの高低を抵抗分割回路７０Ｄを介して判定し、その判定結果を入出力セル１００Ａに入力して調整ドライバ部１３０をオンオフすることにより、入出力セル１００Ａのドライブ能力を自動調整することができる。なお、調整ドライバ部１３０のオンオフ切替閾値は、抵抗分割回路７０ＤにおけるＰチャネルトランジスタ７１ＤとＮチャネルトランジスタ７２Ｄとのオン抵抗比を変えるか、インバータ６０のスレショルド電圧の値を変えるかによって調整することが可能である。また、調整ドライバ部１３０は、実施の形態１の変形例において説明した調整ドライバ部１５０，１６０であってもかまわない。
【００６９】
以上のように、実施の形態４によれば、抵抗分割回路７０Ｃによって抵抗分割された入出力セル用電源ＶＤＤｃｅｌの電圧レベルの高低に応じて調整ドライバ部をオンオフすることにより、入出力セル１００Ａのドライブ能力を自動調整することができる。また、フリップフロップ回路８０Ｃが信号を取り込んだ後に制御信号ＰＣをＬレベルからＨレベルに変化させることによって、Ｐチャネルトランジスタ７１Ｄのオン抵抗による電力消費を低減することができる。
【００７０】
［実施の形態５］
図８は、この発明の実施の形態５による半導体集積回路１Ｅの主要な回路構成を示した回路図である。
【００７１】
図８を参照して、実施の形態５の半導体集積回路１Ｅは、抵抗分割回路５０が抵抗分割回路７０Ｅに置き換えられ、フリップフロップ回路８０Ｅが付加された点においてのみ、実施の形態１の半導体集積回路１Ａと異なる。したがって、実施の形態１の半導体集積回路１Ａと重複する部分の説明は、ここでは繰り返さない。
【００７２】
抵抗分割回路７０Ｅは、Ｐチャネルトランジスタ７１Ｅと、Ｎチャネルトランジスタ７２Ｅとを有する。Ｐチャネルトランジスタ７１Ｅは、入出力セル用電源ＶＤＤｃｅｌとノードＮ１１との間に接続され、ゲートが接地ノードに接続される。Ｎチャネルトランジスタ７２Ｅは、ノードＮ１１と接地ノードとの間に接続され、ゲートは制御信号ＲＥＳＥＴを受ける。Ｐチャネルトランジスタ７１Ｅは、ゲートが接地ノードに接続されることで、常にオン状態となる。したがって、Ｎチャネルトランジスタ７２Ｅがオン状態のとき、Ｐチャネルトランジスタ７１ＥおよびＮチャネルトランジスタ７２Ｅにオン抵抗が生じる。一方、Ｎチャネルトランジスタ７２Ｅは、制御信号ＲＥＳＥＴのＨレベル／Ｌレベルに応じてオンオフが変化する。
【００７３】
フリップフロップ回路８０Ｅは、インバータ回路６０とレベルシフタ回路３０ｔとの間に接続される。フリップフロップ回路８０ＥのＴ入力端子には、制御信号ＲＥＳＥＴが反転入力される。
【００７４】
次に、実施の形態５の半導体集積回路１Ｅにおける入出力セル１００Ａのドライブ能力自動調整機能について説明する。
【００７５】
図８を参照して、制御信号ＲＥＳＥＴがＨレベル（リセット状態）時には、抵抗分割回路７０ＥのＮチャネルトランジスタ７２Ｅがオンする。これにより、Ｐチャネルトランジスタ７１ＥおよびＮチャネルトランジスタ７２Ｅにはそれぞれオン抵抗が生じ、抵抗分割回路７０Ｅは、入出力セル用電源ＶＤＤｃｅｌの電圧レベルを抵抗分割する。
【００７６】
ここで、入出力セル用電源ＶＤＤｃｅｌの電圧レベルが高電圧のとき、抵抗分割回路７０ＥにおけるノードＮ１１の電圧レベルは、インバータ回路６０のスレショルド電圧より高く（Ｈレベル）なる。ノードＮ１１の信号は、内部回路用電源ＶＤＤｉｎｔの電源電圧を受けて動作するインバータ回路６０によって、ＨレベルからＬレベルに反転される。インバータ回路６０から出力されたＬレベルの信号は、フリップフロップ回路８０Ｅに取り込まれる。制御信号がＬレベル（リセット解除状態）になると、抵抗分割回路７０ＥのＮチャネルトランジスタ７２Ｅがオフする。このとき、フリップフロップ回路８０Ｅは、制御信号ＲＥＳＥＴのＨレベル時にインバータ回路６０から取り込んだＬレベルの信号を保持する。
【００７７】
フリップフロップ回路８０Ｅにいったん取り込まれた信号は、制御信号ＲＥＳＥＴの立ち下がりに同期してレベルシフタ回路３０ｔに出力される。フリップフロップ回路８０Ｅから出力されたＬレベルの信号は、レベルシフタ回路３０ｔにおいて、内部回路用電源ＶＤＤｉｎｔの電圧レベルから入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換される。入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換されたＬレベルの信号は、調整ドライバ部１３０に入力される。
【００７８】
調整ドライバ部１３０において、Ｎチャネルトランジスタ１３４は、レベルシフタ回路３０ｔから出力されたＬレベルの信号を受けてオフとなる。また、Ｐチャネルトランジスタ１３１は、インバータ回路１３５によって反転されたＨレベルの信号を受けてオフとなる。したがって、調整ドライバ部１３０のドライブ能力を担うＰチャネルトランジスタ１３２およびＮチャネルトランジスタ１３３は、入出力セル用電源ＶＤＤｃｅｌおよび接地ノードからそれぞれ分離した状態となる。その結果、調整ドライバ部１３０はオフ状態となる。すなわち、入出力セル１００Ａに入力される信号は、前段バッファ部１１０を介して通常ドライバ部１２０のみによってドライブされたのち、オフトランジスタ部１４０を介して出力パッド４０に出力される。
【００７９】
一方、入出力セル用電源ＶＤＤｃｅｌの電圧レベルが低電圧のとき、抵抗分割回路７０ＥにおけるノードＮ１１の電圧レベルは、インバータ回路６０のスレショルド電圧より低く（Ｌレベル）なる。ノードＮ１１の信号は、内部回路用電源ＶＤＤｉｎｔの電源電圧を受けて動作するインバータ回路６０によって、ＬレベルからＨレベルに反転される。インバータ回路６０から出力されたＨレベルの信号は、フリップフロップ回路８０Ｅに取り込まれる。制御信号がＬレベル（リセット解除状態）になると、抵抗分割回路７０ＥのＮチャネルトランジスタ７２Ｅがオフする。このとき、フリップフロップ回路８０Ｅは、制御信号ＲＥＳＥＴのＨレベル時にインバータ回路６０から取り込んだＨレベルの信号を保持する。
【００８０】
フリップフロップ回路８０Ｅにいったん取り込まれた信号は、制御信号ＲＥＳＥＴの立ち下がりに同期してレベルシフタ回路３０ｔに出力される。フリップフロップ回路８０Ｅから出力されたＨレベルの信号は、レベルシフタ回路３０ｔにおいて、内部回路用電源ＶＤＤｉｎｔの電圧レベルから入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換される。入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換されたＨレベルの信号は、調整ドライバ部１３０に入力される。
【００８１】
調整ドライバ部１３０において、Ｎチャネルトランジスタ１３４は、レベルシフタ回路３０ｔから出力されたＨレベルの信号を受けてオンとなる。また、Ｐチャネルトランジスタ１３１は、インバータ回路１３５によって反転されたＨレベルの信号を受けてオンとなる。したがって、調整ドライバ部１３０のドライブ能力を担うＰチャネルトランジスタ１３２およびＮチャネルトランジスタ１３３は、入出力セル用電源ＶＤＤｃｅｌおよび接地ノードとそれぞれ接続した状態となる。その結果、調整ドライバ部１３０はオン状態となる。すなわち、入出力セル１００Ａに入力される信号は、前段バッファ部１１０を介して通常ドライバ部１２０および調整ドライバ部１３０によってドライブされたのち、オフトランジスタ部１４０を介して出力パッド４０に出力される。
【００８２】
このように、入出力セル用電源ＶＤＤｃｅｌの電圧レベルの高低を抵抗分割回路７０Ｅを介して判定し、その判定結果を入出力セル１００Ａに入力して調整ドライバ部１３０をオンオフすることにより、入出力セル１００Ａのドライブ能力を自動調整することができる。なお、調整ドライバ部１３０のオンオフ切替閾値は、抵抗分割回路７０ＥにおけるＰチャネルトランジスタ７１ＥとＮチャネルトランジスタ７２Ｅとのオン抵抗比を変えるか、インバータ６０のスレショルド電圧の値を変えるかによって調整することが可能である。また、調整ドライバ部１３０は、実施の形態１の変形例において説明した調整ドライバ部１５０，１６０であってもかまわない。
【００８３】
以上のように、実施の形態５によれば、抵抗分割回路７０Ｅによって抵抗分割された入出力セル用電源ＶＤＤｃｅｌの電圧レベルの高低に応じて調整ドライバ部をオンオフすることにより、入出力セル１００Ａのドライブ能力を自動調整することができる。また、フリップフロップ回路８０Ｅが信号を取り込んだ後にリセット状態を解除することによって、Ｎチャネルトランジスタ７２Ｅのオン抵抗による電力消費を低減することができる。
【００８４】
［実施の形態６］
図９は、この発明の実施の形態６による半導体集積回路１Ｆの主要な回路構成を示した回路図である。
【００８５】
図９を参照して、実施の形態６の半導体集積回路１Ｆは、抵抗分割回路７０Ｅが抵抗分割回路７０Ｆに置き換えられ、インバータ回路９０が付加された点においてのみ、実施の形態５の半導体集積回路１Ｅと異なる。したがって、実施の形態５の半導体集積回路１Ｅと重複する部分の説明は、ここでは繰り返さない。
【００８６】
抵抗分割回路７０Ｆは、Ｐチャネルトランジスタ７１Ｆと、Ｎチャネルトランジスタ７２Ｆとを有する。Ｐチャネルトランジスタ７１Ｆは、入出力セル用電源ＶＤＤｃｅｌとノードＮ１１との間に接続され、ゲートはインバータ回路９０を介して制御信号ＲＥＳＥＴを受ける。Ｎチャネルトランジスタ７２Ｆは、ノードＮ１１と接地ノードとの間に接続され、ゲートが電源ノードに接続される。Ｐチャネルトランジスタ７１Ｆは、制御信号ＲＥＳＥＴのＨレベル／Ｌレベルに応じてオンオフが変化する。一方、Ｎチャネルトランジスタ７２Ｆは、ゲートが電源ノードに接続されることで、常にオン状態となる。したがって、Ｐチャネルトランジスタ７１Ｆがオン状態のとき、Ｐチャネルトランジスタ７１ＦおよびＮチャネルトランジスタ７２Ｆにオン抵抗が生じる。
【００８７】
図９を参照して、制御信号ＲＥＳＥＴがＨレベル（リセット状態）時には、抵抗分割回路７０ＦのＮチャネルトランジスタ７１Ｆがオンする。これにより、Ｐチャネルトランジスタ７１ＦおよびＮチャネルトランジスタ７２Ｆにはそれぞれオン抵抗が生じ、抵抗分割回路７０Ｆは、入出力セル用電源ＶＤＤｃｅｌの電圧レベルを抵抗分割する。制御信号がＬレベル（リセット解除状態）になると、抵抗分割回路７０ＦのＮチャネルトランジスタ７１Ｆがオフする。このとき、フリップフロップ回路８０Ｅは、制御信号ＲＥＳＥＴのＨレベル時にインバータ回路６０から取り込んだＨレベルの信号を保持する。
入出力セル用電源ＶＤＤｃｅｌの電圧レベルの高低を抵抗分割回路７０Ｆを介して判定し、その判定結果を入出力セル１００Ａに入力して調整ドライバ部１３０をオンオフすることにより、入出力セル１００Ａのドライブ能力を自動調整することができる。なお、調整ドライバ部１３０のオンオフ切替閾値は、抵抗分割回路７０ＦにおけるＰチャネルトランジスタ７１ＦとＮチャネルトランジスタ７２Ｆとのオン抵抗比を変えるか、インバータ６０のスレショルド電圧の値を変えるかによって調整することが可能である。また、調整ドライバ部１３０は、実施の形態１の変形例において説明した調整ドライバ部１５０，１６０であってもかまわない。
【００８８】
以上のように、実施の形態６によれば、抵抗分割回路７０Ｆによって抵抗分割された入出力セル用電源ＶＤＤｃｅｌの電圧レベルの高低に応じて調整ドライバ部をオンオフすることにより、入出力セル１００Ａのドライブ能力を自動調整することができる。また、フリップフロップ回路８０Ｅが信号を取り込んだ後にリセット状態を解除することによって、Ｎチャネルトランジスタ７１Ｆのオン抵抗による電力消費を低減することができる。
【００８９】
［実施の形態７］
図１０は、この発明の実施の形態７による半導体集積回路１Ｇの主要な回路構成を示した回路図である。
【００９０】
図１０を参照して、実施の形態７の半導体集積回路１Ｇは、入出力セル１００Ａが入出力セル１００Ｇに置き換えられ、レベルシフタ回路３０ｔ、抵抗分割回路５０およびインバータ回路６０がそれぞれ２段並列に設けられた点においてのみ、実施の形態１の半導体集積回路１Ａと異なる。入出力セル１００Ｇは、調整ドライバ部１３０が調整ドライバ部１３０ａ，１３０ｂの２段に置き換えられた点においてのみ、実施の形態１の入出力セル１００Ａと異なる。したがって、実施の形態１の半導体集積回路１Ａと重複する部分の説明は、ここでは繰り返さない。
【００９１】
調整ドライバ部１３０ａ，１３０ｂは、ノードＮ１とノードＮ２との間に互いに並列に接続される。調整ドライバ部１３０ａ，１３０ｂの具体的な回路構成は、実施の形態１の調整ドライバ部１３０と同様なので、ここでは説明を繰り返さない。調整ドライバ１３０ａに対して、レベルシフタ回路３０ｔａ、抵抗分割回路５０ａおよびインバータ回路６０ａが実施の形態１と同様に設けられる。また、調整ドライバ１３０ｂに対して、レベルシフタ回路３０ｔｂ、抵抗分割回路５０ｂおよびインバータ回路６０ｂが実施の形態１と同様に設けられる。
【００９２】
抵抗分割回路５０ａは、抵抗素子５１ａ，５２ａを有する。抵抗素子５１ａ，５２ａは、入出力セル用電源ＶＤＤｃｅｌと接地ノードとの間にノードＮ１２を介して直列に接続される。抵抗分割回路５０ｂは、抵抗素子５１ｂ，５２ｂを有する。抵抗素子５１ｂ，５２ｂは、入出力セル用電源ＶＤＤｃｅｌと接地ノードとの間にノードＮ１３を介して直列に接続される。
【００９３】
なお、図１０において、レベルシフタ回路、抵抗分割回路、インバータ回路および調整ドライバ部を、レベルシフタ回路３０ｔａ，３０ｔｂ、抵抗分割回路５０ａ，５０ｂ、インバータ回路６０ａ，６０ｂおよび調整ドライバ部１３０ａ，１３０ｂのように２段並列に設けたのは一例であり、一般には、複数段並列に設けることが可能である。
【００９４】
次に、実施の形態７の半導体集積回路１Ｇにおける入出力セル１００Ｇのドライブ能力自動調整機能について説明する。ただし、インバータ回路６０ａのスレショルド電圧は、インバータ回路６０ｂのスレショルド電圧よりも高いものとする。
【００９５】
図１０を参照して、入出力セル用電源ＶＤＤｃｅｌの電圧レベルが高電圧のとき、抵抗分割回路５０ａにおけるノードＮ１２の電圧レベルは、インバータ回路６０ａのスレショルド電圧より高く（Ｈレベル）なる。同時に、抵抗分割回路５０ｂにおけるノードＮ１３の電圧レベルは、インバータ回路６０ｂのスレショルド電圧より高く（Ｈレベル）なる。ノードＮ１２，Ｎ１３の信号は、内部回路用電源ＶＤＤｉｎｔの電源電圧を受けて動作するインバータ回路６０ａ，６０ｂによって、ＨレベルからＬレベルにそれぞれ反転される。インバータ回路６０ａ，６０ｂから出力されたＬレベルの信号は、レベルシフタ回路３０ｔａ，３０ｔｂにおいて、内部回路用電源ＶＤＤｉｎｔの電圧レベルから入出力セル用電源ＶＤＤｃｅｌの電圧レベルにそれぞれ変換される。レベルシフタ回路３０ｔａ，３０ｔｂにおいて入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換されたＬレベルの信号は、調整ドライバ部１３０ａ，１３０ｂにそれぞれ入力される。
【００９６】
調整ドライバ部１３０ａ，１３０ｂにおいて、Ｎチャネルトランジスタ１３４ａ，１３４ｂは、レベルシフタ回路３０ｔａ，３０ｔｂから出力されたＬレベルの信号を受けてそれぞれオフとなる。また、Ｐチャネルトランジスタ１３１ａ，１３１ｂは、インバータ回路１３５ａ，１３５ｂによって反転されたＨレベルの信号を受けてそれぞれオフとなる。したがって、調整ドライバ部１３０ａのドライブ能力を担うＰチャネルトランジスタ１３２ａおよびＮチャネルトランジスタ１３３ａは、入出力セル用電源ＶＤＤｃｅｌおよび接地ノードからそれぞれ分離した状態となる。同じく、調整ドライバ部１３０ｂのドライブ能力を担うＰチャネルトランジスタ１３２ｂおよびＮチャネルトランジスタ１３３ｂは、入出力セル用電源ＶＤＤｃｅｌおよび接地ノードからそれぞれ分離した状態となる。その結果、調整ドライバ部１３０ａ，１３０ｂはともにオフ状態となる。すなわち、入出力セル１００Ｇに入力される信号は、前段バッファ部１１０を介して通常ドライバ部１２０のみによってドライブされたのち、オフトランジスタ部１４０を介して出力パッド４０に出力される。
【００９７】
次に、入出力セル用電源ＶＤＤｃｅｌの電圧レベルが中電圧のとき、抵抗分割回路５０ａにおけるノードＮ１２の電圧レベルは、インバータ回路６０ａのスレショルド電圧より低く（Ｌレベル）なる。一方、抵抗分割回路５０ｂにおけるノードＮ１３の電圧レベルは、インバータ回路６０ｂのスレショルド電圧より高く（Ｈレベル）なる。ノードＮ１２の信号は、内部回路用電源ＶＤＤｉｎｔの電源電圧を受けて動作するインバータ回路６０ａによって、ＬレベルからＨレベルに反転される。一方、ノードＮ１３の信号は、内部回路用電源ＶＤＤｉｎｔの電源電圧を受けて動作するインバータ回路６０ｂによって、ＨレベルからＬレベルに反転される。インバータ回路６０ａ，６０ｂから出力された信号は、レベルシフタ回路３０ｔａ，３０ｔｂにおいて、内部回路用電源ＶＤＤｉｎｔの電圧レベルから入出力セル用電源ＶＤＤｃｅｌの電圧レベルにそれぞれ変換される。レベルシフタ回路３０ｔａ，３０ｔｂにおいて入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換された信号は、調整ドライバ部１３０ａ，１３０ｂにそれぞれ入力される。
【００９８】
調整ドライバ部１３０ａにおいて、Ｎチャネルトランジスタ１３４ａは、レベルシフタ回路３０ｔａから出力されたＨレベルの信号を受けてオンとなる。また、Ｐチャネルトランジスタ１３１ａは、インバータ回路１３５ａによって反転されたＬレベルの信号を受けてオンとなる。一方、調整ドライバ部１３０ｂにおいて、Ｎチャネルトランジスタ１３４ｂは、レベルシフタ回路３０ｔｂから出力されたＬレベルの信号を受けてオフとなる。また、Ｐチャネルトランジスタ１３１ｂは、インバータ回路１３５ｂによって反転されたＨレベルの信号を受けてオフとなる。したがって、調整ドライバ部１３０ａのドライブ能力を担うＰチャネルトランジスタ１３２ａおよびＮチャネルトランジスタ１３３ａは、入出力セル用電源ＶＤＤｃｅｌおよび接地ノードとそれぞれ接続した状態となる。一方、調整ドライバ部１３０ｂのドライブ能力を担うＰチャネルトランジスタ１３２ｂおよびＮチャネルトランジスタ１３３ｂは、入出力セル用電源ＶＤＤｃｅｌおよび接地ノードからそれぞれ分離した状態となる。その結果、調整ドライバ部１３０ａはオン状態となるのに対し、調整ドライバ部１３０ｂはオフ状態となる。すなわち、入出力セル１００Ｇに入力される信号は、前段バッファ部１１０を介して通常ドライバ部１２０および調整ドライバ部１３０ａによってドライブされたのち、オフトランジスタ部１４０を介して出力パッド４０に出力される。
【００９９】
最後に、入出力セル用電源ＶＤＤｃｅｌの電圧レベルが低電圧のとき、抵抗分割回路５０ａにおけるノードＮ１２の電圧レベルは、インバータ回路６０ａのスレショルド電圧より低く（Ｌレベル）なる。同時に、抵抗分割回路５０ｂにおけるノードＮ１３の電圧レベルは、インバータ回路６０ｂのスレショルド電圧より低く（Ｌレベル）なる。ノードＮ１２，Ｎ１３の信号は、内部回路用電源ＶＤＤｉｎｔの電源電圧を受けて動作するインバータ回路６０ａ，６０ｂによって、ＬレベルからＨレベルにそれぞれ反転される。インバータ回路６０ａ，６０ｂから出力されたＨレベルの信号は、レベルシフタ回路３０ｔａ，３０ｔｂにおいて、内部回路用電源ＶＤＤｉｎｔの電圧レベルから入出力セル用電源ＶＤＤｃｅｌの電圧レベルにそれぞれ変換される。レベルシフタ回路３０ｔａ，３０ｔｂにおいて入出力セル用電源ＶＤＤｃｅｌの電圧レベルに変換されたＨレベルの信号は、調整ドライバ部１３０ａ，１３０ｂにそれぞれ入力される。
【０１００】
調整ドライバ部１３０ａ，１３０ｂにおいて、Ｎチャネルトランジスタ１３４ａ，１３４ｂは、レベルシフタ回路３０ｔａ，３０ｔｂから出力されたＨレベルの信号を受けてそれぞれオンとなる。また、Ｐチャネルトランジスタ１３１ａ，１３１ｂは、インバータ回路１３５ａ，１３５ｂによって反転されたＬレベルの信号を受けてそれぞれオンとなる。したがって、調整ドライバ部１３０ａのドライブ能力を担うＰチャネルトランジスタ１３２ａおよびＮチャネルトランジスタ１３３ａは、入出力セル用電源ＶＤＤｃｅｌおよび接地ノードとそれぞれ接続した状態となる。同じく、調整ドライバ部１３０ｂのドライブ能力を担うＰチャネルトランジスタ１３２ｂおよびＮチャネルトランジスタ１３３ｂは、入出力セル用電源ＶＤＤｃｅｌおよび接地ノードとそれぞれ接続した状態となる。その結果、調整ドライバ部１３０ａ，１３０ｂはともにオン状態となる。すなわち、入出力セル１００Ｇに入力される信号は、前段バッファ部１１０を介して通常ドライバ部１２０および調整ドライバ部１３０ａ，１３０ｂによってドライブされたのち、オフトランジスタ部１４０を介して出力パッド４０に出力される。
【０１０１】
このように、入出力セル用電源ＶＤＤｃｅｌの電圧レベルの高中低を抵抗分割回路５０ａ，５０ｂを介して判定し、その判定結果を入出力セル１００Ｇに入力して調整ドライバ部１３０ａ，１３０ｂをそれぞれオンオフすることにより、入出力セル１００Ｇのドライブ能力を細かく自動調整することができる。入出力セル１００Ｇのドライブ能力をより細かく自動調整するには、調整ドライバ部１３０ａ，１３０ｂおよびそれらに各々付随した回路の段数を増やせばよい。なお、実施の形態７で説明した複数段のドライブ能力自動調整機能は、実施の形態１〜６に対しても適用することが可能である。また、調整ドライバ部１３０ａ，１３０ｂは、いずれも、実施の形態１の変形例において説明した調整ドライバ部１５０，１６０であってもかまわない。
【０１０２】
以上のように、実施の形態７によれば、複数の抵抗分割回路によってそれぞれ抵抗分割された入出力セル用電源ＶＤＤｃｅｌの電圧レベルに応じて複数の調整ドライバ部をそれぞれオンオフすることにより、入出力セル１００Ｇのドライブ能力を細かく自動調整することができる。
【０１０３】
［実施の形態８］
図１１は、この発明の実施の形態８による半導体集積回路１Ｈの主要な回路構成を示した回路図である。
【０１０４】
図１１を参照して、実施の形態８の半導体集積回路１Ｈは、２つの抵抗分割回路５０ａ，５０ｂが１つの抵抗分割回路５０ｃに置き換えられた点においてのみ、実施の形態７の半導体集積回路１Ｇと異なる。したがって、実施の形態７の半導体集積回路１Ｇと重複する部分の説明は、ここでは繰り返さない。
【０１０５】
抵抗分割回路５０ｃは、抵抗素子５１ｃ，５２ｃ，５３ｃを有する。抵抗素子５１ｃは、入出力セル用電源ＶＤＤｃｅｌとノードＮ１２との間に接続される。抵抗素子５２ｃは、ノードＮ１２とノードＮ１３との間に接続される。抵抗素子５３ｃは、ノードＮ１３と接地ノードとの間に接続される。ノードＮ１２は、インバータ回路６０ａの入力端子に接続される。ノードＮ１３は、インバータ回路６０ｂの入力端子に接続される。このように、抵抗分割回路５０ｃは、レベルシフタ回路３０ｔａ，３０ｔｂ、インバータ回路６０ａ，６０ｂおよび調整ドライバ部１３０ａ，１３０ｂに対して共通に設けられる。
【０１０６】
なお、図１１において、レベルシフタ回路、インバータ回路および調整ドライバ部を、レベルシフタ回路３０ｔａ，３０ｔｂ、インバータ回路６０ａ，６０ｂおよび調整ドライバ部１３０ａ，１３０ｂのように２段並列に設けたのは一例であり、一般には、抵抗分割回路５０ｃの分割数に合わせて複数段並列に設けることが可能である。
【０１０７】
次に、実施の形態８の半導体集積回路１Ｈにおける入出力セル１００Ｈのドライブ能力自動調整機能について説明する。ただし、インバータ回路６０ａのスレショルド電圧は、インバータ回路６０ｂのスレショルド電圧よりも高いものとする。
【０１０８】
図１１を参照して、入出力セル用電源ＶＤＤｃｅｌの電圧レベルが高電圧のとき、抵抗分割回路５０ｃにおいて、ノードＮ１２の電圧レベルは、インバータ回路６０ａのスレショルド電圧より高く（Ｈレベル）なる。同時に、ノードＮ１３の電圧レベルは、インバータ回路６０ｂのスレショルド電圧より高く（Ｈレベル）なる。その結果、調整ドライバ部１３０ａ，１３０ｂはともにオフ状態となる。すなわち、入出力セル１００Ｇに入力される信号は、前段バッファ部１１０を介して通常ドライバ部１２０のみによってドライブされたのち、オフトランジスタ部１４０を介して出力パッド４０に出力される。
【０１０９】
次に、入出力セル用電源ＶＤＤｃｅｌの電圧レベルが中電圧のとき、抵抗分割回路５０ｃにおいて、ノードＮ１２の電圧レベルは、インバータ回路６０ａのスレショルド電圧より高く（Ｈレベル）なる。一方、ノードＮ１３の電圧レベルは、インバータ回路６０ｂのスレショルド電圧より低く（Ｌレベル）なる。その結果、調整ドライバ部１３０ａはオン状態となるのに対し、調整ドライバ部１３０ｂはオフ状態となる。すなわち、入出力セル１００Ｇに入力される信号は、前段バッファ部１１０を介して通常ドライバ部１２０および調整ドライバ部１３０ａによってドライブされたのち、オフトランジスタ部１４０を介して出力パッド４０に出力される。
【０１１０】
最後に、入出力セル用電源ＶＤＤｃｅｌの電圧レベルが低電圧のとき、抵抗分割回路５０ｃにおいて、ノードＮ１２の電圧レベルは、インバータ回路６０ａのスレショルド電圧より低く（Ｌレベル）なる。同時に、ノードＮ１３の電圧レベルは、インバータ回路６０ｂのスレショルド電圧より低く（Ｌレベル）なる。その結果、調整ドライバ部１３０ａ，１３０ｂはともにオン状態となる。すなわち、入出力セル１００Ｇに入力される信号は、前段バッファ部１１０を介して通常ドライバ部１２０および調整ドライバ部１３０ａ，１３０ｂによってドライブされたのち、オフトランジスタ部１４０を介して出力パッド４０に出力される。
【０１１１】
このように、入出力セル用電源ＶＤＤｃｅｌの電圧レベルの高中低を抵抗分割回路５０ｃを介して判定し、その判定結果を入出力セル１００Ｇに入力して調整ドライバ部１３０ａ，１３０ｂをそれぞれオンオフすることにより、入出力セル１００Ｇのドライブ能力を細かく自動調整することができる。入出力セル１００Ｇのドライブ能力をより細かく自動調整するには、調整ドライバ部１３０ａ，１３０ｂおよびそれらに各々付随した回路の段数を抵抗分割回路５０ｃの分割数に合わせて増やせばよい。なお、調整ドライバ部１３０ａ，１３０ｂは、いずれも、実施の形態１の変形例において説明した調整ドライバ部１５０，１６０であってもかまわない。
【０１１２】
以上のように、実施の形態８によれば、抵抗分割回路５０ｃによって複数に抵抗分割された入出力セル用電源ＶＤＤｃｅｌの電圧レベルに応じて複数の調整ドライバ部をそれぞれオンオフすることにより、入出力セル１００Ｇのドライブ能力を細かく自動調整することができる。
【０１１３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１１４】
【図１】この発明の実施の形態１による半導体集積回路１Ａの主要な回路構成を示した回路図である。
【図２】レベルシフタ回路３０ｓ，３０ｔを代表したレベルシフタ回路３０の回路構成の一例を示した回路図である。
【図３】この発明の実施の形態１による半導体集積回路１Ａの変形例である半導体集積回路１Ａ−１の主要な回路構成を示した回路図である。
【図４】この発明の実施の形態１による半導体集積回路１Ａの他の変形例である半導体集積回路１Ａ−２の主要な回路構成を示した回路図である。
【図５】この発明の実施の形態２による半導体集積回路１Ｂの主要な回路構成を示した回路図である。
【図６】この発明の実施の形態３による半導体集積回路１Ｃの主要な回路構成を示した回路図である。
【図７】この発明の実施の形態４による半導体集積回路１Ｄの主要な回路構成を示した回路図である。
【図８】この発明の実施の形態５による半導体集積回路１Ｅの主要な回路構成を示した回路図である。
【図９】この発明の実施の形態６による半導体集積回路１Ｆの主要な回路構成を示した回路図である。
【図１０】この発明の実施の形態７による半導体集積回路１Ｇの主要な回路構成を示した回路図である。
【図１１】この発明の実施の形態８による半導体集積回路１Ｈの主要な回路構成を示した回路図である。
【符号の説明】
【０１１５】
１Ａ〜１Ｈ  半導体集積回路、２０  バッファ回路、３０，３０ｓ，３０ｔ，３０ｔａ，３０ｔｂ  レベルシフタ回路、４０  出力パッド、５０，７０Ｂ〜７０Ｆ，５０ａ〜５０ｃ  抵抗分割回路、６０，６０ａ，６０ｂ，９０  インバータ回路、８０Ｃ，８０Ｅ  フリップフロップ回路、１００Ａ，１００Ｇ  入出力セル、１１０  前段バッファ部、１２０  通常ドライバ部、１３０，１３０ａ，１３０ｂ，１５０，１６０  調整ドライバ部、１４０  オフトランジスタ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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