(57)【要約】【課題】ＵＴＯＰＩＡバスに流れるＡＴＭセルのトラフィックに影響を与えずに、バス制御装置と複数ＰＨＹ装置間の動作シーケンスの正常性を確認する。【解決手段】バス制御装置１０はＰＨＹ装置のＩＤ（識別番号）を含む応答要求信号を、ＴＸバス６０により複数ＰＨＹ装置１１に送り、当該ＰＨＹ装置１１は応答要求信号を受けて、自己のＰＨＹ装置のＩＤを含む応応答信号を、ＲＸバス７０によりバス制御装置１０に返信する。要求信号検出回路３０は応答要求信号からＰＨＹ装置のＩＤを検出し、応答信号検出回路４０は応答信号からＰＨＹ装置のＩＤを検出し、ＩＤ比較回路５５は両者のＩＤを比較し、両者のＩＤが一致すると、応答要求信号に対して応答信号が正常に返ることを認識しバス制御装置１０と当該ＰＨＹ装置１１間でのシーケンスの正常完了を確認する。【選択図】      図１
2005051539.tif 000002
【特許請求の範囲】
【請求項１】
バスマスタとして機能するバス制御装置と、バスマスタに従属して制御されるスレーブとして機能する複数のＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）装置と、前記バス制御装置と前記複数のＰＨＹ装置とを接続するバスと、前記バスに流れるＡＴＭ（非同期転送モード）セルを監視し、前記バス制御装置と前記複数のＰＨＹ装置間で行われるＡＴＭセルの送受信動作が正常なシーケンスで行われているかを監視する監視装置とを有することを特徴とするシーケンス状態監視システム。
【請求項２】
請求項１に記載のシーケンス状態監視システムにおいて、
前記バスは、ＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ａｎｄ  Ｏｐｅｒａｔｉｏｎ  ＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ）レベル２インタフェースによる、前記バス制御装置から前記複数のＰＨＹ装置にＡＴＭセルを送信する送信バスと前記バス制御装置が前記複数のＰＨＹ装置からＡＴＭセルを受信する受信バスとを有することを特徴とするシーケンス状態監視システム。
【請求項３】
請求項１と請求項２のいずれか一項に記載のシーケンス状態監視システムにおいて、
前記バス制御装置は、
応答を要求する応答要求信号をＡＴＭセルに挿入する手段と、
応答要求信号が挿入されたＡＴＭセルを、前記送信バスを介して、当該ＰＨＹ装置宛に送信する手段を有し、
前記ＰＨＹ装置は、
前記バス制御装置からの応答要求信号が挿入されたＡＴＭセルを受けて応答要求信号を認識し、応答要求信号に対して応答する応答信号をＡＴＭセルに挿入する手段と、
応答信号が挿入されたＡＴＭセルを、前記受信バスを介して、前記バス制御装置に送信する手段を有し、
前記監視装置は、
前記送信バスを流れるＡＴＭセルを取り込み、このＡＴＭセルから応答要求信号を検出する要求信号検出手段と、
前記受信バスを流れるＡＴＭセルを取り込み、このＡＴＭセルから応答信号を検出する応答信号検出手段と、
検出された応答要求信号と検出された応答信号とを比較して、検出された応答信号が、検出された応答要求信号に対して期待すべき応答信号であるかを判定する手段とを有することを特徴とするシーケンス状態監視システム。
【請求項４】
請求項１と請求項２のいずれか一項に記載のシーケンス状態監視システムにおいて、
前記バス制御装置は、
応答が要求されるＰＨＹ装置の識別番号を含む応答要求信号をＡＴＭセルに挿入する手段と、
応答が要求されるＰＨＹ装置の識別番号を含む応答要求信号が挿入されたＡＴＭセルを、前記送信バスを介して、前記複数のＰＨＹ装置に送信する手段を有し、
前記ＰＨＹ装置は、
前記バス制御装置から、応答が要求されるＰＨＹ装置の識別番号を含む応答要求信号が挿入されたＡＴＭセルを受けて、応答要求を認識し、自己のＰＨＹ装置の識別番号を応答信号としてＡＴＭセルに挿入する手段と、
自己のＰＨＹ装置の識別番号を含む応答信号が挿入されたＡＴＭセルを、前記受信バスを介して、前記バス制御装置に送信する手段を有し、
前記監視装置は、
前記送信バスを流れるＡＴＭセルを取り込み、このＡＴＭセルの内の応答要求信号からＰＨＹ装置の識別番号を検出する要求信号検出手段と、
前記受信バスを流れるＡＴＭセルを取り込み、このＡＴＭセルの内の応答信号からＰＨＹ装置の識別番号を検出する応答信号検出手段と、
要求信号検出手段により検出されたＰＨＹ装置の識別番号と、応答信号検出手段により検出されたＰＨＹ装置の識別番号とを比較し、両者が一致するとき、応答要求信号に対して、期待すべき応答信号であると判定し、両者が不一致のとき、応答要求信号に対して、期待すべき応答信号でない判定する判定手段とを有することを特徴とするシーケンス状態監視システム。
【請求項５】
請求項１と請求項２のいずれか一項に記載のシーケンス状態監視システムにおいて、
前記バス制御装置は、
応答が要求されるＰＨＹ装置の識別番号を含む応答要求信号を、ＡＴＭセル内の予め定められた位置のデータバイトに挿入して、ＡＴＭセルを生成する手段と、
このＡＴＭセルを、前記送信バスを介して、前記複数のＰＨＹ装置に送信する手段を有し、
前記ＰＨＹ装置は、
前記バス制御装置から、ＡＴＭセルを受けて、応答要求信号を認識し、自己のＰＨＹ装置の識別番号を含む応答信号を、ＡＴＭセル内の予め定められた位置のデータバイトに挿入して、ＡＴＭセルを生成する手段と、
このＡＴＭセルを、前記受信バスを介して、前記バス制御装置に送信する手段を有し、
前記監視装置は、
前記送信バスを流れるＡＴＭセルを取り込み、応答要求信号が挿入されているデータバイトの位置を特定し、このデータバイトから、ＰＨＹ装置の識別番号を検出する要求信号検出手段と、
前記受信バスを流れるＡＴＭセルを取り込み、応答信号が挿入されているデータバイトの位置を特定し、このデータバイトから、ＰＨＹ装置の識別番号を検出する応答信号検出手段と、
要求信号検出手段により検出されたＰＨＹ装置の識別番号と、応答信号検出手段により検出されたＰＨＹ装置の識別番号とを比較し、両者が一致するとき、応答要求信号に対して、期待すべき応答信号であると判定し、両者が不一致のとき、応答要求信号に対して、期待すべき応答信号でない判定する判定手段とを有することを特徴とするシーケンス状態監視システム。
【請求項６】
請求項３〜５のいずれか一項に記載のシーケンス状態監視システムにおいて、
前記応答信号検出手段と前記要求信号検出手段と前記判定手段は、複数のＰＨＹ装置の各々に対応して備えられることを特徴とするシーケンス状態監視システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＵＴＯＰＩＡレベル２インタフェースによるバスで接続され、ＡＴＭセルを送受信するバス制御装置と複数ＰＨＹ装置の動作異常を監視する監視方式に関する。
【背景技術】
【０００２】
ＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ａｎｄ  Ｏｐｅｒａｔｉｏｎ  ＰＨＹＩｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ）レベル２規定のバスを用いて、バス制御装置と複数ＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）装置間で高速なＡＴＭ（非同期転送モード）セルを送受信するシステムにおいて、バス制御装置とＰＨＹ装置間での送受信動作のシーケンスの異常の検出には、送受信する全てのデータのパリティをチェックする方法が採用されている。
【０００３】
【特許文献１】特開２００３−６０６７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
バス制御装置とＰＨＹ装置間の動作シーケンスの異常は、バスが高トラヒックであるときに発生する確率が高い。高トラヒックなバスを流れる高速データから、動作シーケンスの異常を検出するには、膨大なデータを解析しなければならない。通常のモニタ装置は、バスの高トラヒック時における全てのデータを取ることは困難であるという課題がある。
【０００５】
本発明の目的は、ＵＴＯＰＩＡバスに流れるＡＴＭセルのトラフィック状態に関わらず、バス制御装置と複数ＰＨＹ装置間の送受信動作シーケンスの正常性を確認する技術を提供する。
【課題を解決するための手段】
【０００６】
本発明のシーケンス状態監視システムは、バスマスタとして機能するバス制御装置と、バスマスタに従属して制御されるスレーブとして機能する複数のＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）装置と、前記バス制御装置と前記複数のＰＨＹ装置とを接続するバスと、前記バスに流れるＡＴＭ（非同期転送モード）セルを監視し、前記バス制御装置と前記複数のＰＨＹ装置間で行われるＡＴＭセルの送受信動作が正常なシーケンスで行われているかを監視する監視装置とを有することを特徴とする。
【０００７】
また、本発明のシーケンス状態監視システムは、前記バスが、ＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ａｎｄ  Ｏｐｅｒａｔｉｏｎ  ＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ）レベル２インタフェースによる、前記バス制御装置から前記複数のＰＨＹ装置にＡＴＭセルを送信する送信バスと前記バス制御装置が前記複数のＰＨＹ装置からＡＴＭセルを受信する受信バスとを有することを特徴とする。
【０００８】
さらに、本発明のシーケンス状態監視システムは、前記バス制御装置が、応答を要求する応答要求信号をＡＴＭセルに挿入する手段と、応答要求信号が挿入されたＡＴＭセルを、前記送信バスを介して、当該ＰＨＹ装置宛に送信する手段を有し、前記ＰＨＹ装置は、前記バス制御装置からの応答要求信号が挿入されたＡＴＭセルを受けて応答要求信号を認識し、応答要求信号に対して応答する応答信号をＡＴＭセルに挿入する手段と、応答信号が挿入されたＡＴＭセルを、前記受信バスを介して、前記バス制御装置に送信する手段を有し、前記監視装置は、前記送信バスを流れるＡＴＭセルを取り込み、このＡＴＭセルから応答要求信号を検出する要求信号検出手段と、前記受信バスを流れるＡＴＭセルを取り込み、このＡＴＭセルから応答信号を検出する応答信号検出手段と、検出された応答要求信号と検出された応答信号とを比較して、検出された応答信号が、検出された応答要求信号に対して期待すべき応答信号であるかを判定する手段とを有することを特徴とする。
【０００９】
また、本発明のシーケンス状態監視システムは、前記バス制御装置が、応答が要求されるＰＨＹ装置の識別番号を含む応答要求信号をＡＴＭセルに挿入する手段と、応答が要求されるＰＨＹ装置の識別番号を含む応答要求信号が挿入されたＡＴＭセルを、前記送信バスを介して、前記複数のＰＨＹ装置に送信する手段を有し、前記ＰＨＹ装置は、前記バス制御装置から、応答が要求されるＰＨＹ装置の識別番号を含む応答要求信号が挿入されたＡＴＭセルを受けて、応答要求を認識し、自己のＰＨＹ装置の識別番号を応答信号としてＡＴＭセルに挿入する手段と、自己のＰＨＹ装置の識別番号を含む応答信号が挿入されたＡＴＭセルを、前記受信バスを介して、前記バス制御装置に送信する手段を有し、前記監視装置は、前記送信バスを流れるＡＴＭセルを取り込み、このＡＴＭセルの内の応答要求信号からＰＨＹ装置の識別番号を検出する要求信号検出手段と、前記受信バスを流れるＡＴＭセルを取り込み、このＡＴＭセルの内の応答信号からＰＨＹ装置の識別番号を検出する応答信号検出手段と、要求信号検出手段により検出されたＰＨＹ装置の識別番号と、応答信号検出手段により検出されたＰＨＹ装置の識別番号とを比較し、両者が一致するとき、応答要求信号に対して、期待すべき応答信号であると判定し、両者が不一致のとき、応答要求信号に対して、期待すべき応答信号でない判定する判定手段とを有することを特徴とする。
【００１０】
さらに、本発明のシーケンス状態監視システムは、前記バス制御装置が、応答が要求されるＰＨＹ装置の識別番号を含む応答要求信号を、ＡＴＭセル内の予め定められた位置のデータバイトに挿入して、ＡＴＭセルを生成する手段と、このＡＴＭセルを、前記送信バスを介して、前記複数のＰＨＹ装置に送信する手段を有し、前記ＰＨＹ装置は、前記バス制御装置から、ＡＴＭセルを受けて、応答要求信号を認識し、自己のＰＨＹ装置の識別番号を含む応答信号を、ＡＴＭセル内の予め定められた位置のデータバイトに挿入して、ＡＴＭセルを生成する手段と、このＡＴＭセルを、前記受信バスを介して、前記バス制御装置に送信する手段を有し、前記監視装置は、前記送信バスを流れるＡＴＭセルを取り込み、応答要求信号が挿入されているデータバイトの位置を特定し、このデータバイトから、ＰＨＹ装置の識別番号を検出する要求信号検出手段と、前記受信バスを流れるＡＴＭセルを取り込み、応答信号が挿入されているデータバイトの位置を特定し、このデータバイトから、ＰＨＹ装置の識別番号を検出する応答信号検出手段と、要求信号検出手段により検出されたＰＨＹ装置の識別番号と、応答信号検出手段により検出されたＰＨＹ装置の識別番号とを比較し、両者が一致するとき、応答要求信号に対して、期待すべき応答信号であると判定し、両者が不一致のとき、応答要求信号に対して、期待すべき応答信号でない判定する判定手段とを有することを特徴とする。
【００１１】
また、本発明のシーケンス状態監視システムは、前記応答信号検出手段と前記要求信号検出手段と前記判定手段が、複数のＰＨＹ装置の各々に対応して備えられることを特徴とする。
【発明の効果】
【００１２】
本発明の第１の効果として、シーケンス状態監視装置は、ＵＴＯＰＩＡバス上に流れる応答要求信号と応答信号を、単に、監視するよう構成されているので、バス制御装置と複数のＰＨＹ装置間のＵＴＯＰＩＡバス上で行われるＡＴＭセルの送受信に影響を及ぼさず、バス制御装置と複数ＰＨＹ装置間のシーケンスが正常に完了しているかを確認することができるという効果がある。
【００１３】
本発明の第２の効果として、シーケンス状態監視装置は、応答要求信号と応答信号とを監視する手段をＰＨＹ装置毎に備えるよう構成されているので、複数ＰＨＹ装置からの応答信号を同時に待つことができ、そして、応答信号を返答するＰＨＹ装置を特定でき、ＰＨＹ装置毎にシーケンスの正常性を認識できるという効果がある。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態について図面を参照して詳細に説明する。
【００１５】
図１は、本発明の第１の実施の形態の構成ブロック図である。
【００１６】
図１を参照して、本発明の第１の実施の形態によるシステムは、バスマスタとして機能するバス制御装置１０と、バスマスタに従属して制御されるスレーブとして機能する複数のＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ：物理レイヤプロトコル）装置１１−１、１１−２、１１−３と、シーケンス状態監視装置２０と、バス制御装置１０と複数のＰＨＹ装置１１−１、１１−２、１１−３とをインタフェースする、ＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ａｎｄ  Ｏｐｅｒａｔｉｏｎ  ＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ）レベル２による送信バス（ＴＸバス）６０と受信バス（ＲＸバス）７０とを有して構成される。
【００１７】
本システムは、バス制御装置１０が、ＰＨＹ装置１１に対して応答を要求する応答要求信号を、ＴＸバス６０を介して、ＰＨＹ装置１１に送る機能と、ＰＨＹ装置１１が、応答要求信号に対して応答する応答信号を、ＲＸバス７０を介して、バス制御装置１０に返す機能と、ＴＸバス６０とＲＸバス７０上を流れる応答要求信号と応答信号とを監視し、応答要求信号に対して、応答信号が正常に返るかを確認する機能を有して構成される。
【００１８】
まず、ＴＸバス６０とＲＸバス７０上を流れる信号を説明する。
【００１９】
図２は、ＴＸバス６０とＲＸバス７０上を流れる信号を説明するための図である。
【００２０】
ＴＲＣＬＫ信号は、クロック信号である。
【００２１】
ＴＸＤＡＴＡ［７：０］信号は、バス制御装置１０がＰＨＹ装置１１へ送信するＡＴＭセル信号（以降、送信ＡＴＭセル信号）で、図３に示されるように、複数ヘッダバイト（図３では、５バイトで、Ｈ１バイト、〜、Ｈ５バイト）からなるヘッダ信号と複数データバイト（図３では、４８バイトで、Ｄ０バイト、〜、Ｄ４７バイト）からなるデータ信号とから構成される。記号［７：０］は、各バイトが８ビットで構成されていることを意味する。
【００２２】
ＴＸＡＤＤＲ［４：０］信号は、送信ＡＴＭセル信号すなわちＴＸＤＡＴＡ［７：０］信号の送信先であるＰＨＹ装置１１のアドレスを４ビットで示す信号である。
【００２３】
ＴＸＳＯＣ信号は、送信ＡＴＭセル信号の先頭位置を示す信号である。
【００２４】
ＴＸＥＮＢ＿Ｂ信号は、ＡＴＭセル信号の送信を許可（イネーブル）する信号である。
【００２５】
ＲＸＤＡＴＡ［７：０］信号は、バス制御装置１０がＰＨＹ装置１１から受信するＡＴＭセル信号（以降、受信ＡＴＭセル信号）で、図４に示されるように、複数ヘッダバイト（図４では、５バイトで、Ｈ１バイト、〜、Ｈ５バイト）からなるヘッダ信号と複数データバイト（図４では、４８バイトで、Ｄ０バイト、〜、Ｄ４７バイト）からなるデータ信号とから構成される。記号［７：０］は、各バイトが８ビットで構成されていることを意味する。
【００２６】
ＲＸＡＤＤＲ［４：０］信号７２は、受信ＡＴＭセル信号すなわちＲＸＤＡＴＡ［７：０］信号の送信元であるＰＨＹ装置１１のアドレスを４ビットで示す信号である。
【００２７】
ＲＸＳＯＣ信号は、受信ＡＴＭセル信号の先頭位置を示す信号である。
【００２８】
ＲＸＥＮＢ＿Ｂ信号は、ＡＴＭセル信号の受信を許可（イネーブル）する信号である。
【００２９】
図１を参照して、バス制御装置１０は、複数のＰＨＹ装置１１−１、１１−２、１１−３に対して、ＴＸバス６０を介して、応答を要求する応答要求信号を含むＴＸＤＡＴＡ［７：０］信号６５と、ＴＲＣＬＫ信号６１と、ＴＸＡＤＤＲ［４：０］信号６２と、ＴＸＥＮＢ＿Ｂ信号６３と、ＴＸＳＯＣ信号６４とを送信し、ＲＸバス７０を介して、ＴＲＣＬＫ信号６１と同じ信号であるＴＲＣＬＫ信号７１と、ＲＸＡＤＤＲ［４：０］信号７２と、ＲＸＥＮＢ＿Ｂ信号７３を送信する機能と、複数のスレーブのＰＨＹ装置１１−１、１１−２、１１−３から、ＲＸバス７０を介して、応答要求信号に対する応答信号を含むＲＸＤＡＴＡ［７：０］信号７５と、ＲＸＳＯＣ信号７４とを受信する機能を有する。
【００３０】
また、バス制御装置１０は、送信するＴＸＤＡＴＡ［７：０］信号６５を構成する複数のデータバイトの内の予め定められた一つのデータバイトに、応答が要求されるＰＨＹ装置のＩＤ（識別番号）を応答要求信号として挿入する機能を有する。すなわち、バス制御装置１０は、先頭のヘッダバイトＨ１から、予め定められたバイト数（以降、遅延バイト数）だけ遅らせた位置のデータバイトに、応答が要求されるＰＨＹ装置のＩＤ（識別番号）を応答要求信号として挿入する機能を有する。また、バス制御装置１０は、応答要求信号を挿入するデータバイトの位置を外部から設定される応答要求信号挿入位置設定機能を有する。
【００３１】
複数のＰＨＹ１１−１、１１−２、１１−３の各々は、固有のアドレスが付与され、バス制御装置１０から、ＴＸバス６０を介して、応答要求信号を含むＴＸＤＡＴＡ［７：０］信号６５と、ＴＲＣＬＫ信号６１と、ＴＸＡＤＤＲ［４：０］信号６２と、ＴＸＥＮＢ＿Ｂ信号６３と、ＴＸＳＯＣ信号６４とを受信する機能と、バス制御装置１０に対して、ＲＸバス７０を介して、応答要求信号に対する応答信号を含むＲＸＤＡＴＡ［７：０］信号７５と、ＲＸＳＯＣ信号７４とを返信する機能を有する。
【００３２】
また、ＰＨＹ１１は、バス制御装置１０に返信するＲＸＤＡＴＡ［７：０］信号７５を構成する複数のデータバイトのうちの、予め定められた一つのデータバイトに、自己ＰＨＹ装置のＩＤ（識別番号）を応答信号として挿入する機能を有する。すなわち、ＰＨＹ１１は、先頭のヘッダバイトＨ１から、予め定められた遅延バイト数だけ遅らせた位置のデータバイトに、自己ＰＨＹ装置のＩＤ（識別番号）を応答信号として挿入する機能を有する。
【００３３】
シーケンス状態監視装置２０の構成を説明する。
【００３４】
図１を参照して、シーケンス状態監視装置２０は、要求信号検出回路３０と、応答信号検出回路４０と、ＩＤ比較回路５５と，記憶制御部２１と、記憶部２２と，表示部２３とを備え、バス制御装置１０からＰＨＹ装置１１−１、１１−２、１１−３へ送信される応答要求信号に対して、ＰＨＹ装置１１−１、１１−２、１１−３から応答信号が、正常に、返えるかを確認する機能を有する。
【００３５】
要求信号検出回路３０は、ＴＸＡＤＤＲラッチ回路３１と、ＴＡＤＲ比較回路３２と、ＴＸＥｎａｂｌｅ信号生成回路３３と、ＴＸシフトレジスタ回路３４と、ＴＸＤＡＴＡラッチ回路３５とを有し、ＴＸバス６０に流れる応答要求信号を検出するよう構成されている。
【００３６】
ＴＸＡＤＤＲラッチ回路３１は、ＴＸバス６０からの、クロック信号であるＴＲＣＬＫ信号６１により、ＴＸバス６０からの、ＡＴＭセルの送信先であるＰＨＹ装置のアドレスを示すＴＸＡＤＤＲ［４：０］信号６２をラッチしてＴＡＤＲ＿Ｌ［４：０］信号３６を生成し、この信号３６をＴＡＤＲ比較回路３２に送る機能を有する。
【００３７】
ＴＡＤＲ比較回路３２は、ＴＡＤＲ＿Ｌ［４：０］信号３６の内容すなわちＡＴＭセルの送信先であるＰＨＹ装置のアドレスと、応答が要求されるＰＨＹ装置のアドレス“Ｎ”と比較し、比較結果を示すＴＣｏｍｐ＿Ｎ＿Ｂ信号３７をＴＸＥｎａｂｌｅ信号生成回路３３へ送る機能を有する。また、ＴＡＤＲ比較回路３２は、応答が要求されるＰＨＹ装置のアドレス“Ｎ”を、外部から設定できる機能を有する。
ＴＣｏｍｐ＿Ｎ＿Ｂ信号３７は、ＴＡＤＲ＿Ｌ［４：０］信号３６の内容で示されるＰＨＹ装置のアドレスと、応答が要求されるＰＨＹ装置のアドレス“Ｎ”との一致により、Ｌｏｗレベルを取り、有意になる。
【００３８】
ＴＸＥｎａｂｌｅ信号生成回路３３は、ＴＸバス６０からの、ＡＴＭセル信号の送信をイネーブルする信号であるＴＸＥＮＢ＿Ｂ信号６３と、ＴＸバス６０からの、ＡＴＭセル信号の先頭位置を示す信号であるＴＸＳＯＣ信号６４と、ＴＡＤＲ比較回路３２からのＴＣｏｍｐ＿Ｎ＿Ｂ信号３７とを受け、Ｔｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号３８を生成し、この信号３８をＴＸシフトレジスタ回路３４へ送る機能を有する。
【００３９】
ＴＸシフトレジスタ回路３４は、ＴＸＥｎａｂｌｅ信号生成回路３３からのＴｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号３８を予め定められた遅延バイト数だけ遅延して、ＴＸＤＡＴＡ［７：０］信号内で応答要求信号、すなわち、応答が要求されるＰＨＹ装置のＩＤ（識別番号）、が挿入されているデータバイトの位置を示すＴＬａｔｃｈ＿ｅｎｂ＿Ｎ＿Ｂ信号３９を生成し、この信号３９をＴＸＤＡＴＡラッチ回路３５と記憶制御部２１に送る機能を有する。ＴＸシフトレジスタ回路３４は、遅延バイト数を外部から設定される機能を有する。
【００４０】
ＴＸＤＡＴＡラッチ回路３５は、ＴＬａｔｃｈ＿ｅｎｂ＿Ｎ＿Ｂ信号３９により、ＴＸＤＡＴＡ［７：０］信号６５内の応答要求信号、すなわち、応答が要求されるＰＨＹ装置のＩＤ（識別番号）、をラッチしてＴＤ＿Ｌ［７：０］信号５６を生成し、このＴＤ＿Ｌ［７：０］信号５６をＩＤ比較回路５５と記憶部２２に送る機能を有する。ＴＬａｔｃｈ＿ｅｎｂ＿Ｎ＿Ｂ信号３９は、応答が要求されるＰＨＹ装置のＩＤ（識別番号）であるＴＤ＿Ｌ［７：０］信号５６が記憶部２２に書きこまれるとき、記憶部２２にフラグを立てるのにも使用される。
【００４１】
応答信号検出回路４０は、ＲＸＡＤＤＲラッチ回路４１と、ＲＡＤＲ比較回路４２と、遅延回路４３と、ＲＸＥｎａｂｌｅ信号生成回路４４、ＲＸシフトレジスタ回路４５と、ＲＸＤＡＴＡラッチ回路４６とを有し、ＲＸバス７０に流れる応答信号を検出するよう構成されている。
【００４２】
応答信号検出回路４０を構成するＲＸＡＤＤＲラッチ回路４１とＲＡＤＲ比較回路４２とＲＸＥｎａｂｌｅ信号生成回路４４とＲＸシフトレジスタ回路４５とＲＸＤＡＴＡラッチ回路４６の各々は、要求信号検出回路３０を構成するＴＸＡＤＤＲラッチ回路３１とＴＡＤＲ比較回路３２とＴＸＥｎａｂｌｅ信号生成回路３３とＴＸシフトレジスタ回路３４とＴＸＤＡＴＡラッチ回路３５の各々と同様で、応答信号検出回路４０には、さらに遅延回路４３が追加構成されている。
【００４３】
ＲＸＡＤＤＲラッチ回路４１は、ＲＸバス７０からの、クロック信号であるＴＲＣＬＫ信号７１により、ＲＸバス７０からの、ＡＴＭセル信号すなわちＲＸＤＡＴＡ［７：０］信号の送信元であるＰＨＹ装置のアドレスを示すＲＸＡＤＤＲ［４：０］信号７２をラッチしてＲＡＤＲ＿Ｌ［４：０］信号４７を生成し、この信号をＲＡＤＲ比較回路３２に送る機能を有する。
【００４４】
ＲＡＤＲ比較回路４２は、ＲＡＤＲ＿Ｌ［４：０］信号４７の内容、すなわちＡＴＭセルの送信元のＰＨＹ装置のアドレスと、応答が要求されるＰＨＹ装置のアドレス“Ｎ”と比較し、比較結果を示すＲＣｏｍｐ＿Ｎ＿Ｂ信号４８を遅延回路４３に送る機能を有する。ＲＣｏｍｐ＿Ｎ＿Ｂ信号４８は、ＲＡＤＲ＿Ｌ［４：０］信号４７の内容で示されるＰＨＹ装置のアドレスと応答が要求されるＰＨＹ装置のアドレス“Ｎ”との一致により、Ｌｏｗレベルを取り、有意になる。
【００４５】
ＲＸバス７０上の、ＡＴＭセル信号の先頭位置を示す信号であるＲＸＳＯＣ信号７４のタイミングが、ＴＸバス６０上の、送信ＡＴＭセル信号の先頭位置を示す信号であるＴＸＳＯＣ信号６４のタイミングに比べ、１クロック分遅延するため、遅延回路４３は、Ｒｃｏｍｐ＿Ｎ＿Ｂ信号４８をＴＲＣＬＫ信号７１の１クロック分だけ遅延させ、ＲＸバスからのＲＸＳＯＣ信号７４と同一位相のＲＣｏｍｐ＿Ｎ＿ｄｅｌａｙ＿Ｂ信号４９を生成し、この信号４９をＲＸＥｎａｂｌｅ信号生成回路４４に送る機能を有する。
【００４６】
ＲＸＥｎａｂｌｅ信号生成回路４４は、ＲＸバス７０からの、ＡＴＭセル信号の受信をイネーブルする信号であるＲＸＥＮＢ＿Ｂ信号７３と、ＲＸバス７０からの、ＡＴＭセル信号の先頭位置を示す信号であるＲＸＳＯＣ信号７４と、遅延回路４３からのＲＣｏｍｐ＿Ｎ＿ｄｅｌａｙ＿Ｂ信号４９とを受け、Ｒｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号５０を生成し、この信号５０をＲＸシフトレジスタ回路４５へ送る機能を有する。
【００４７】
ＲＸシフトレジスタ回路４５は、ＲＸＥｎａｂｌｅ信号生成回路４４からのＲＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号５０を予め定められた遅延バイト数だけ遅延して、ＲＸＤＡＴＡ［７：０］信号内の、応答信号、すなわち応答を返したＰＨＹ装置のＩＤ（識別番号）、が挿入されているデータバイトの位置を示すＲＬａｔｃｈ＿ｅｎｂ＿Ｎ＿Ｂ信号５１を生成し、この信号５１をＲＸＤＡＴＡラッチ回路４６に送る機能を有する。
【００４８】
ＲＸＤＡＴＡラッチ回路４６は、ＲＸシフトレジスタ回路４５からのＲＬａｔｃｈ＿ｅｎｂ＿Ｎ＿Ｂ信号５１により、ＲＸバスからのＲＸＤＡＴＡ［７：０］信号７５内の応答信号をラッチして、応答を返したＰＨＹ装置のアドレスを示すＲＤ＿Ｌ［７：０］信号５７を生成し、この信号５７をＩＤ比較回路５５へ送る機能を有する。
【００４９】
ＩＤ比較回路５５は、要求信号検出回路３０からの、応答要求信号、すなわち応答が要求されるＰＨＹ装置のＩＤ（識別番号）、を示すＴＤ＿Ｌ［７：０］信号５６と、応答信号検出回路４０からの、応答信号すなわち応答したＰＨＹ装置のＩＤ（識別番号）を示すＲＤ＿Ｌ［７：０］信号５７とを比較し、両者のＩＤ（識別番号）が一致するとき、応答要求信号に対して期待すべき応答信号が得られたと見なしフラグを消すことを示すＦＣ＿Ｂ信号５８を有意にし、このＦＣ＿Ｂ信号５８を記憶制御部２１へ送る機能を有する。
【００５０】
記憶部２２は、応答が要求されるＰＨＹ装置のＩＤ（識別番号）であるＴＤ＿Ｌ［７：０］信号５６を記憶するＩＤ記憶エリアと、応答要求信号に対して期待すべき応答信号が得られずに、シーケンスが正常に完了していないことを示すフラグを記憶する（立てる）フラグエリアを有している。また、記憶部２２は、フラグエリアに記憶されているフラグ情報を表示部２３に送る機能を有する。
【００５１】
記憶制御部２１は、ＴＬａｔｃｈ＿ｅｎｂ＿Ｎ＿Ｂ信号３９により、ＴＤ＿Ｌ［７：０］信号５６を記憶部２２のＩＤ記憶エリアに格納するとともにフラグを立てるよう制御する機能を有する。また、記憶制御部２１は、フラグを消すことを示すＦＣ＿Ｂ信号５８を受信すると，シーケンスが正常に完了したと判断し記憶部２２からフラグをクリアする（消す）よう制御する機能を有する。
【００５２】
表示部２３は、ＰＨＹ装置のＩＤ（識別番号）毎にフラグ情報を表示する機能を有する。
【００５３】
次に、動作について図面を参照して詳細に説明する。
【００５４】
図３は、データ送信時のタイミングチャートで、図４は、データ受信時のタイミングチャートである。
【００５５】
図３と図４を主体に、図１および図２を併せ参照して動作を説明する。
【００５６】
まず、マスタのバス制御装置１０とスレーブのＰＨＹ装置１１間でＡＴＭセルを送受信する動作を説明する。
【００５７】
図３を参照して、マスタのバス制御装置１０は、クロックであるＴＲＣＬＫ信号６１に同期して動作する。
【００５８】
マスタのバス制御装置１０は、ＴＸＡＤＤＲ［４：０］信号６２を出力し、どのスレーブ、すなわち、ＰＨＹ装置１１−１、１１−２、１１−３の内のどのＰＨＹ装置（以降、送信先ＰＨＹ装置と称す）、にＡＴＭセルを送信するかを示す。
【００５９】
このとき、バス制御装置１０は、ＴＸＥＮＢ＿Ｂ信号６３をＨｉｇｈレベルにし（図３の＜１＞）、ＡＴＭセルの送信先のＰＨＹ装置１１のアドレスをＴＸＡＤＤＲ［４：０］信号６２に挿入してＴＸバス６０に送信する。
【００６０】
さらに、バス制御装置１０は、ＴＲＣＬＫ信号６１の、次のクロックの立ち上がり（図３の＜２＞）で、ＡＴＭセルの送信を許可（イナーブル）するＴＸＥＮＢ＿Ｂ信号６３をＬｏｗレベルにして有意にする（図３の＜３＞）と同時に、ＡＴＭセル信号の先頭位置を示すＴＸＳＯＣ信号６４をＨｉｇｈレベルにして有意にし（図３の＜４＞）、ＴＸＤＡＴＡ［７：０］信号６５に有効なＡＴＭセルを挿入し、これらのＴＸＥＮＢ＿Ｂ信号６３とＴＸＳＯＣ信号６４とＴＸＤＡＴＡ［７：０］信号６５をＴＸバス６０に送信する。ここで、ＴＸＤＡＴＡ［７：０］信号６５に有効なＡＴＭセルを挿入するとき、バス制御装置１０は、送信するＴＸＤＡＴＡ［７：０］信号６５を構成する複数のデータバイトのうちの、予め定められた位置の１つのデータバイトに、応答が要求されるＰＨＹ装置のＩＤ（識別番号）を応答要求信号として挿入する。すなわち、バス制御装置１０は、先頭のヘッダバイトＨ１から、予め定められた遅延バイト数だけ遅らせた位置のデータバイトに、ここでは、先頭から５バイトだけ遅延するＤ０バイトに、応答が要求されるＰＨＹ装置のＩＤ（識別番号）を応答要求信号として挿入する（図３の＜５＞）。
【００６１】
ＰＨＹ装置１１の各々は、ＴＸＡＤＤＲ［４：０］信号６２とＴＸＥＮＢ＿Ｂ信号６３とＴＸＳＯＣ信号６４を受け、自分宛のアドレスを認識し、そして、ＴＸＳＯＣ信号６４が有意になるタイミング（図３の＜４＞）を知りＡＴＭセル信号の先頭位置、ここではヘッダバイトＨ１、を認識して、有効ＡＴＭセルとしてＴＸＤＡＴＡ［７：０］信号６５を受信する。そして、このＴＸＤＡＴＡ［７：０］信号６５を受信したＰＨＹ装置１１は、ＴＸＤＡＴＡ［７：０］信号６５内の予め定められた位置の１つのデータバイトに、ここでは、Ｄ０バイトに、自己ＰＨＹ装置のＩＤ（識別番号）を含む応答要求信号を検出する。
【００６２】
次に、マスタのバス制御装置１０が、応答要求信号を検出したＰＨＹ装置１１からのＡＴＭセルを受信する動作を説明する。
【００６３】
図４を参照して、バス制御装置１０は、ＲＸＡＤＤＲ［４：０］信号７２を出力し、どのスレーブ、すなわち、どのＰＨＹ装置１１、からのＡＴＭセルを受信するかを示す。
【００６４】
このとき、バス制御装置１０は、ＲＸＥＮＢ＿Ｂ信号７３をＨｉｇｈレベルにし（図４の＜１＞）、どのＰＨＹ装置１１からのＡＴＭセルを受信するかを示すアドレスをＲＸＡＤＤＲ［４：０］信号７２に挿入して、これらのＲＸＥＮＢ＿Ｂ信号７３とＲＸＡＤＤＲ［４：０］信号７２をＲＸバス７０に送信する。
【００６５】
さらに、バス制御装置１０は、ＴＲＸＣＬＫ信号７１の、次のクロックの立ち上がり（図４の＜２＞）で、ＡＴＭセルの受信を許可（イナーブル）するＲＸＥＮＢ＿Ｂ信号７３をＬｏｗレベルにして有意にする（図４の＜３＞）。
【００６６】
ＰＨＹ装置１１は、ＲＸＡＤＤＲ［４：０］信号７２により自分宛のアドレスを確認し、そして、ＲＸＥＮＢ＿Ｂ信号７３がＬｏｗレベルであることを確認すると、ＡＴＭセル信号の先頭位置を示すＲＸＳＯＣ信号７４をＨｉｇｈレベルにして有意にし（図４の＜４＞）、ＲＸＤＡＴＡ［７：０］信号７５に有効なＡＴＭセルを挿入して、これらのＲＸＳＯＣ信号７４とＲＸＤＡＴＡ［７：０］信号７５を、ＲＸバス７０を介して、バス制御装置１０に送る。このとき、当該ＰＨＹ装置１１は、ＲＸＤＡＴＡ［７：０］信号７５に有効なＡＴＭセルを挿入するとき、ＲＸＤＡＴＡ［７：０］信号６５内の予め定められた位置の１つのデータバイトに、ここでは、Ｄ０バイトに、自己ＰＨＹ装置のＩＤ（識別番号）を応答信号として挿入する（図４の＜５＞）。
【００６７】
バス制御装置１０は、ＲＸＥＮＢ＿Ｂ信号７３がＬｏｗレベルを取っている間（図４の＜３＞）にＲＸＳＯＣ信号７４のＨｉｇｈレベル（図４の＜４＞）を認識すると、有効ＡＴＭセルとしてＲＸＤＡＴＡ［７：０］信号７５の受信を開始する。
【００６８】
次に、要求信号検出回路３０の動作を説明する。
【００６９】
図３を参照して、要求信号検出回路３０のＴＸＡＤＤＲラッチ回路３１は、ＴＸバス６０からＴＸＡＤＤＲ［４：０］信号６２を取りこみ、ＴＲＣＬＫ信号６１のクロックの立ち上がりタイミング（図３の＜２＞）でＴＸＡＤＤＲ［４：０］信号６２をラッチしＴＡＤＲ＿Ｌ［４：０］信号３６を生成し（図３の＜６＞）、この信号３６をＴＡＤＲ比較回路３２に送る。
【００７０】
ＴＡＤＲ比較回路３２は、ＴＡＤＲ＿Ｌ［４：０］信号３６の内容、すなわちＡＴＭセルの送信先のＰＨＹ装置のアドレスと、応答が要求されるＰＨＹ装置のアドレス“Ｎ”と比較し、比較の結果、両者が一致しているとき、ＬｏｗレベルのＴＣｏｍｐ＿Ｎ＿Ｂ信号３７を生成し、一方、両者が一致していないとき、ＨｉｇｈレベルのＴＣｏｍｐ＿Ｎ＿Ｂ信号３７を生成し、このＴＣｏｍｐ＿Ｎ＿Ｂ信号３７をＴＸＥｎａｂｌｅ信号生成回路３３へ送る。ここで、応答が要求されるＰＨＹ装置のアドレス“Ｎ”が“０”である場合、ＴＡＤＲ＿Ｌ［４：０］信号３６の内容が０をとる間（図３の＜６＞）、ＴＣｏｍｐ＿０＿Ｂ信号３７は、有意を示すＬｏｗレベルをとる（図３の＜７＞）。
【００７１】
ＴＸＥｎａｂｌｅ信号生成回路３３は、ＴＸバス６０からのＴＸＥＮＢ＿Ｂ信号６３が有意を示すＬｏｗレベルであるとき（図３の＜３＞）、そして、ＴＸバス６０からのＴＸＳＯＣ信号６４が有意を示すＨｉｇｈレベルであるとき（図３の＜４＞）、ＴＣｏｍｐ＿Ｎ＿Ｂ信号３７がＬｏｗレベル（図３の＜７＞）を取るタイミングで、Ｔｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号３８を、有意を示すＬｏｗレベルにし（図３の＜８＞）、この信号３８をＴＸシフトレジスタ回路３４へ送る。Ｔｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号３８が有意を示すＬｏｗレベルをとる時間は、ＴＲＣＬＫ信号６１の１クロック分である（図３の＜８＞）。
【００７２】
ＴＸシフトレジスタ回路３４は、Ｔｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号３８がＬｏｗレベルになる（図３の＜８＞）タイミングで、先頭のヘッダバイトＨ１から、応答要求信号、すなわち応答を要求されるＰＨＹ装置のＩＤ（識別番号）、が挿入されているデータバイト（ここでは、Ｄ０バイト）までの位置を示す遅延バイト数に相当する値を初期値としてカウンタに設定し、このカウンタのカウント値を、ＴＲＣＬＫ信号６１のクロックの立ち上がり毎に、１ずつ少なくし、カウント値が０になるとき（図３の＜９＞）、ＴＬａｔｃｈ＿ｅｎｂ＿Ｎ＿Ｂ信号３９をＬｏｗレベルにして有意にし（図３の＜１０＞）、この信号３９をＴＸＤＡＴＡラッチ回路３５と記憶制御部２１に送る。
【００７３】
ＴＸＤＡＴＡラッチ回路３５は、ＴＬａｔｃｈ＿ｅｎｂ＿Ｎ＿Ｂ信号３９が有意を示すＬｏｗレベルを取るとき（図３の＜１０＞）、ＴＸバス６０からのＴＸＤＡＴＡ［７：０］信号６５、ここでは、Ｄ０バイト内の応答要求信号すなわち応答が要求されるＰＨＹ装置のＩＤ（識別番号）、をラッチしてＴＤ＿Ｌ［７：０］信号５６を生成し（図３の＜１１＞）、このＴＤ＿Ｌ［７：０］信号５６をＩＤ比較回路５５と記憶部２２に送る。尚、このラッチは、ＦＣ＿Ｂ信号５８の立ち下がりのタイミングでクリアされる（図４の＜１３＞）。
【００７４】
記憶制御部２１は、ＴＸシフトレジスタ回路３４からのＴＬａｔｃｈ＿ｅｎｂ＿Ｎ＿Ｂ信号３９の立ちあがりを検出すると（図３の＜１２＞）、ＴＸＤＡＴＡラッチ回路３５からの、応答が要求されるＰＨＹ装置のＩＤ（識別番号）を示すＴＤ＿Ｌ［７：０］信号５６を、記憶部２２の、ＩＤ記憶エリアに格納するとともに、記憶部２２の、当該ＰＨＹ装置のＩＤ（識別番号）に対応するフラグエリアにフラグを立てる。
【００７５】
次に、応答信号検出回路４０の動作を説明する。
【００７６】
図４を参照して、応答信号検出回路４０は、要求信号検出回路３０と同様な動作をするが、応答信号検出回路４０は、ＲＸＡＤＤＲ比較回路４３の後に遅延回路４３を備え、ＲＸＥＮＢ＿Ｂ信号７３とＲＸＳＯＣ信号７４の各々と、ＴＸＥＮＢ＿Ｂ信号６３とＴＸＳＯＣ信号６４の各々との、タイミングの違いを補正するよう動作する。
【００７７】
ＲＸＡＤＤＲラッチ回路４１は、ＲＸバス７０からのＲＸＡＤＤＲ［４：０］信号７２を取りこみ、ＴＲＣＬＫ信号７１のクロックの立ち上がりのタイミング（図４の＜２＞）でＲＸＡＤＤＲ［４：０］信号７２をラッチし、ＲＡＤＲ＿Ｌ［４：０］信号４７を生成し、この信号４７をＲＡＤＲ比較回路３２に送る。
【００７８】
ＲＡＤＲ比較回路４２は、ＲＡＤＲ＿Ｌ［４：０］信号４７の内容、すなわちＡＴＭセルの送信元のＰＨＹ装置のアドレスと、応答が要求されるＰＨＹ装置のアドレス“Ｎ”と比較し、比較の結果、両者が一致しているとき、ＬｏｗレベルのＲＣｏｍｐ＿Ｎ＿Ｂ信号４８を生成し、一方、両者が一致していないとき、ＨｉｇｈレベルのＲＣｏｍｐ＿Ｎ＿Ｂ信号４８を生成し、このＲＣｏｍｐ＿Ｎ＿Ｂ信号４８を遅延回路４３に送る。ここで、応答が要求されるＰＨＹ装置のアドレス“Ｎ”が“０”である場合、ＲＡＤＲ＿Ｌ［４：０］信号４７の内容が０をとる間（図４の＜６＞）、ＲＣｏｍｐ＿０＿Ｂ信号４８は、有意を示すＬｏｗレベルをとる（図４の＜７＞）。
【００７９】
遅延回路４３は、Ｒｃｏｍｐ＿Ｎ＿Ｂ信号４８をＴＸＣＬＫ信号７１の１クロック分ずらしてＲＣｏｍｐ＿Ｎ＿ｄｅｌａｙ＿Ｂ信号４９を生成し、この信号をＲＸＥｎａｂｌｅ信号生成回路４４に送る。
【００８０】
ＲＸＥｎａｂｌｅ信号生成回路４４は、ＲＸバス７０からのＲＸＥＮＢ＿Ｂ信号７３が有意を示すＬｏｗレベルであるとき（図４の＜３＞）、そして、ＲＸバス７０からのＲＸＳＯＣ信号７４が有意を示すＨｉｇｈレベルであるとき（図４の＜４＞）、ＲＣｏｍｐ＿Ｎ＿ｄｅｌａｙ＿Ｂ信号４９がＬｏｗレベル（図４の＜７ｄ＞）を取るタイミングでＲＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号５０をＬｏｗレベルにして有意にし（図４の＜８＞）、この信号５０をＲＸシフトレジスタ回路４５へ送る。ここで、ＲＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号５０が有意を示すＬｏｗレベルをとる時間は、ＴＲＣＬＫ信号７１の１クロック分である（図４の＜８＞）。
【００８１】
ＲＸシフトレジスタ回路４５は、ＲＣｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号５０が有意を示すＬｏｗレベルになるタイミング（図４の＜８＞）で、先頭のヘッダバイトＨ１から、応答信号すなわち応答を返すＰＨＹ装置のＩＤ（識別番号）、が挿入されているデータバイト（ここでは、Ｄ０バイト）までの位置を示す遅延バイト数に相当する値を初期値としてカウンタに設定し、このカウンタのカウント値を、ＴＲＣＬＫ信号７１のクロックの立ち上がり毎に、１ずつ少なくし、カウント値が０になるとき（図４の＜９＞）、ＲＬａｔｃｈ＿ｅｎｂ＿Ｎ＿Ｂ信号５１をＬｏｗレベルにして有意にし（図４の＜１０＞）、この信号５１をＲＸＤＡＴＡラッチ回路４６に送る。
【００８２】
ＲＸＤＡＴＡラッチ回路４６は、ＲＬａｔｃｈ＿ｅｎｂ＿Ｎ＿Ｂ信号５１が有意を示すＬｏｗレベルを取るとき（図４の＜１０＞）、ＲＸバス７０からのＲＸＤＡＴＡ［７：０］信号７５のＤ０バイトをラッチして、応答を返すＰＨＹ装置のＩＤ（識別番号）を示すＲＤ＿Ｌ［７：０］信号５７を生成し（図４の＜１１＞）、このＲＤ＿Ｌ［７：０］信号５７をＩＤ比較回路５５に送る。尚、ラッチはＦＣ＿Ｂ信号５８の立ち上がりのタイミングでクリアされる（図４の＜１４＞）。
【００８３】
ＩＤ比較回路５５は、要求信号検出回路３０からの、応答が要求されるＰＨＹ装置のＩＤ（識別番号）を示すＴＤ＿Ｌ［７：０］信号５６と、応答信号検出回路４０からの、応答したＰＨＹ装置のＩＤ（識別番号）を示すＲＤ＿Ｌ［７：０］信号５７とを比較し、両者のＩＤ（識別番号）が一致するとき、応答要求に対して期待すべき応答が得られたと見なしフラグを消すことを指示するＦＣ＿Ｂ信号５８をＬｏｗレベルにして有意にし（図４の＜１２＞）、このＦＣ＿Ｂ信号５８を記憶制御部２１へ送る。
【００８４】
記憶制御部２１は、ＩＤ比較回路５５から、有意を示すＬｏｗレベルのＦＣ＿Ｂ信号５８を受信すると，シーケンスが正常に完了したと判断し記憶部２２からフラグをクリアする（消す）よう制御する。
【００８５】
記憶部２２は、記憶制御部２１の制御により、当該ＰＨＹ装置のＩＤ（識別番号）に対応するフラグをクリアする（消す）とともに、フラグ情報、ここではフラグが立っていない旨、を表示部２３に送る。
【００８６】
表示部２３は、当該ＰＨＹ装置のＩＤ（識別番号）に対応するフラグが立っていない旨を表示する。
【００８７】
ユーザは、表示部２３から、当該ＰＨＹ装置のＩＤ（識別番号）に対応するフラグが立っていないことを認識し、バス制御装置１０と当該ＰＨＹ装置間のシーケンスが正常に完了したことを確認できる。また、ユーザは、表示部２３から、当該ＰＨＹ装置のＩＤ（識別番号）に対応するフラグが立っていることを認識するとき、当該ＰＨＹ装置がシーケンスを正常に完了しなく、応答信号を返さないことを認識する。
【００８８】
次に、本発明の第２の実施の形態について説明する。
【００８９】
図５は、本発明の第２の実施の形態の構成ブロック図の第一部分で、図６は、本発明の第２の実施の形態の構成ブロック図の第二部分である。
【００９０】
第１の実施の形態は、応答が要求されるＰＨＹ装置の１台が指定され、このＰＨＹ装置とバス制御装置間のシーケンス状態を監視するシステムであったが、第２の実施の形態は、複数のＰＨＹ装置の全てのシーケンス状態を監視するシステムである。
【００９１】
図５と図６を参照して、本発明の第２の実施の形態によるシステムは、バスマスタであるバス制御装置１０と、スレーブである複数のＰＨＹ装置１１−１、１１−２、１１−３と、シーケンス状態監視装置２００と、これらのバス制御装置１０とＰＨＹ装置１１−１、１１−２、１１−３とをインタフェースする、ＵＴＯＰＩＡレベル２による送信バスであるＴＸバス６０と受信バスであるＲＸバス７０とを有して構成される。シーケンス状態監視装置２００のみが、第１の実施形態と異なり、その他の構成部は、第１の実施の形態を構成する構成部と同じである。ゆえに、シーケンス状態監視装置２００以外の構成部は、第１の実施の形態を構成する構成部と同一の符号が付与されている。
【００９２】
シーケンス状態監視装置２００は、要求信号検出回路３００と、応答信号検出回路４００と、複数のＩＤ比較回路５５―１，５５―２，５５―３と，記憶制御部２１と、記憶部２２と，表示部２３とを有して構成される。
【００９３】
記憶制御部２１と記憶部２２と表示部２３との各々は、第１の実施形態を構成する記憶制御部２１と記憶部２２と表示部２３と同一のものである。
【００９４】
要求信号検出回路３００は、ＴＸＡＤＤＲラッチ回路３１と、複数のＰＨＹ装置１１−１、１１−２、１１−３の各々に対応して備えられるＴＡＤＲ比較＿０回路３２１とＴＡＤＲ比較＿１回路３２２とＴＡＤＲ比較＿２回路３２３と、論理和回路３３０と、ＴＸＥｎａｂｌｅ信号生成回路３３１と、ＴＣｏｍｐラッチ回路３３２と、ＴＸシフトレジスタ回路３４と、選択回路３３３と、複数のＰＨＹ装置１１−１、１１−２、１１−３の各々に対応して備えられるＴＸＤＡＴＡラッチ＿０回路３５１とＴＸＤＡＴＡラッチ＿１回路３５２とＴＸＤＡＴＡラッチ＿２回路３５３とを有して構成されている。
【００９５】
ＴＸＡＤＤＲラッチ回路３１とＴＸシフトレジスタ回路３４は、第１の実施の形態のものと同一である。
【００９６】
ＴＡＤＲ比較＿０回路３２１とＴＡＤＲ比較＿１回路３２２とＴＡＤＲ比較＿２回路３２３の各々は、ＴＡＤＲ＿Ｌ［４：０］信号３６の内容、すなわちＡＴＭセルの送信先のＰＨＹ装置のアドレスと、応答が要求されるＰＨＹ装置１１−１、１１−２，１１−３の固有アドレス “０”、“１”、“２”の各々と比較し、比較結果を示すＴＣｏｍｐ＿０＿Ｂ信号３７１とＴＣｏｍｐ＿１＿Ｂ信号３７２とＴＣｏｍｐ＿２＿Ｂ信号３７３を生成し、これらの信号を論理和回路３３０とＴＣｏｍｐラッチ回路３３２に送る機能を有する。
【００９７】
論理和回路３３０は、ＴＣｏｍｐ＿０＿Ｂ信号３７１とＴＣｏｍｐ＿１＿Ｂ信号３７２とＴＣｏｍｐ＿２＿Ｂ信号３７３とを論理和し、論理和ＴＣｏｍｐ＿Ｎ＿Ｂ信号３７を出力しＴＸＥｎａｂｌｅ信号生成回路３３へ送る機能を有する。
【００９８】
ＴＣｏｍｐラッチ回路３３２は、ＴＣｏｍｐ＿０＿Ｂ信号３７１とＴＣｏｍｐ＿１＿Ｂ信号３７２とＴＣｏｍｐ＿２＿Ｂ信号３７３をラッチして選択回路３３３と記憶制御部２１に出力する機能を有する。
【００９９】
ＴＸＥｎａｂｌｅ信号生成回路３３１は、ＴＸバス６０からのＴＸＥＮＢ＿Ｂ信号６３とＴＸバス６０からのＴＸＳＯＣ信号６４と論理和回路３３０からのＴＣｏｍｐ＿Ｎ＿Ｂ信号３７とでＴｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号３８を生成し、この信号３８をＴＸシフトレジスタ回路３４へ送る機能を有する。
【０１００】
ＴＸシフトレジスタ回路３４は、Ｔｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号３８を予め定められた遅延バイト数だけ遅延して、ＴＬａｔｃｈ＿ｅｎｂ＿Ｎ＿Ｂ信号３９を生成し、この信号３９を選択回路３３３に送る機能を有する。
【０１０１】
選択回路３３３は、ラッチされたＴＣｏｍｐ＿０＿Ｂ信号３７１とＴＣｏｍｐ＿１＿Ｂ信号３７２とＴＣｏｍｐ＿２＿Ｂ信号３７３とＴＬａｔｃｈ＿ｅｎｂ＿Ｎ＿Ｂ信号３９とに基づき、ＡＴＭセルが送信されているＰＨＹ装置を決定し、ＴＸＤＡＴＡラッチ＿０回路３５１とＴＸＤＡＴＡラッチ＿１回路３５２とＴＸＤＡＴＡラッチ＿２回路３５３とのうちの一つの回路を選択する選択信号を生成し、この選択信号をＴＸＤＡＴＡラッチ＿０回路３５１とＴＸＤＡＴＡラッチ＿１回路３５２とＴＸＤＡＴＡラッチ＿２回路３５３に送る機能を有する。
【０１０２】
ＴＸＤＡＴＡラッチ＿０回路３５１とＴＸＤＡＴＡラッチ＿１回路３５２とＴＸＤＡＴＡラッチ＿２回路３５３は、選択回路３３３からの選択信号により選択され、選択された回路は、ＴＸバス６０からのＴＸＤＡＴＡ［７：０］信号６５をラッチして、ＴＤ＿Ｌ０［７：０］信号５６１とＴＤ＿Ｌ１［７：０］信号５６２とＴＤ＿Ｌ２［７：０］信号５６３との内のいずれかの信号を生成し、この信号を記憶部２２と当該ＩＤ比較回路５５に送る機能を有する。
【０１０３】
応答信号検出回路４００は、ＲＸＡＤＤＲラッチ回路４１と、複数のＰＨＹ装置１１−１、１１−２、１１−３の各々に対応して備えられるＲＡＤＲ比較＿０回路４８１とＲＡＤＲ比較＿１回路４８２とＲＡＤＲ比較＿２回路４８３と、論理和回路４３０と、ＲＸＥｎａｂｌｅ信号生成回路４４１と、ＲＣｏｍｐラッチ回路４３２と、ＲＸシフトレジスタ回路４５と、選択回路４３３と、複数のＰＨＹ装置の１１−１、１１−２、１１−３の各々に対応して備えられるＲＸＤＡＴＡラッチ＿０回路４６１とＲＸＤＡＴＡラッチ＿１回路４６２とＲＸＤＡＴＡラッチ＿２回路４６３と、遅延回路４３１とを有して構成される。
【０１０４】
ＲＸＡＤＤＲラッチ回路４１とＲＡＤＲ比較＿０回路４８１とＲＡＤＲ比較＿１回路４８２とＲＡＤＲ比較＿２回路４８３と論理和回路４３０とＲＸＥｎａｂｌｅ信号生成回路４４１とＲＣｏｍｐラッチ回路４３２とＲＸシフトレジスタ回路４５と選択回路４３３とＲＸＤＡＴＡラッチ＿０回路４６１とＲＸＤＡＴＡラッチ＿１回路４６２とＲＸＤＡＴＡラッチ＿２回路４６３の各々は、要求信号検出回路３００を構成するＴＸＡＤＤＲラッチ回路３１とＴＡＤＲ比較＿０回路３２１とＴＡＤＲ比較＿１回路３２２とＴＡＤＲ比較＿２回路３２３と論理和回路３３０とＴＸＥｎａｂｌｅ信号生成回路３３１とＴＣｏｍｐラッチ回路３３２とＴＸシフトレジスタ回路３４と選択回路３３３とＴＸＤＡＴＡラッチ＿０回路３５１とＴＸＤＡＴＡラッチ＿１回路３５２とＴＸＤＡＴＡラッチ＿２回路３５３の各々と同じ機能である。
【０１０５】
遅延回路４３１は、論理和回路４３０からのＲｃｏｍｐ＿Ｎ＿Ｂ信号４８をＴＲＣＬＫ信号７１の１クロック分だけ遅延させ、ＲＣｏｍｐ＿Ｎ＿ｄｅｌａｙ＿Ｂ信号４９を生成し、この信号４９をＲＸＥｎａｂｌｅ信号生成回路４４１に送る機能を有する。
【０１０６】
ＩＤ比較回路５５−１は、ＴＤ＿Ｌ０［７：０］信号５６１とＲＤ＿Ｌ０［７：０］信号５７１とを比較し、両者が一致するとき、ＦＣ０＿Ｂ信号５８を有意にし、このＦＣ０＿Ｂ信号５８を記憶制御部２１に送り、ＩＤ比較回路５５−２は、ＴＤ＿Ｌ１［７：０］信号５６２とＲＤ＿Ｌ１［７：０］信号５７２とを比較し、両者が一致するとき、ＦＣ１＿Ｂ信号５８１を有意にし、このＦＣ１＿Ｂ信号５８２を記憶制御部２１に送り、ＩＤ比較回路５５−３は、ＴＤ＿Ｌ２［７：０］信号５６３とＲＤ＿Ｌ２［７：０］信号５７３を比較し、両者が一致するとき、ＦＣ２＿Ｂ信号５８３を有意にし、このＦＣ２＿Ｂ信号５８を記憶制御部２１に送る機能を有する。
【０１０７】
動作を説明する。
【０１０８】
図５と図６を参照して、要求信号検出回路３００のＴＸＡＤＤＲラッチ回路３１は、バス制御装置１０からのＴＸＡＤＤＲ［４：０］信号６２をＴＲＣＬＫ信号６１によりラッチし、ＴＡＤＲ＿Ｌ［４：０］信号３６を生成し、この信号３６をＴＡＤＲ比較＿０回路３２１とＴＡＤＲ比較＿１回路３２２とＴＡＤＲ比較＿２回路３２３に送る。
【０１０９】
複数のＰＨＹ装置１１−１，１１−２、１１−３の各々に対応して備えられるＴＡＤＲ比較＿０回路３２１とＴＡＤＲ比較＿１回路３２２とＴＡＤＲ比較＿２回路３２３の各々は、ＴＡＤＲ＿Ｌ［４：０］信号３６の内容、すなわちＡＴＭセルの送信先のＰＨＹ装置のアドレスと、各ＰＨＹ装置の固有アドレス“０”と“１”と“２”の各々とを比較して、比較結果を示すＴＣｏｍｐ＿０＿Ｂ信号３７１とＴＣｏｍｐ＿１＿Ｂ信号３７２とＴＣｏｍｐ＿２＿Ｂ信号３７３を生成し、これらの信号を論理和回路３３０とＴＣｏｍｐラッチ回路３３２に送る。ＴＣｏｍｐ＿０＿Ｂ信号３７１とＴＣｏｍｐ＿１＿Ｂ信号３７２とＴＣｏｍｐ＿２＿Ｂ信号３７３の各々は、比較結果が一致であれば、Ｌｏｗレベルを取り、比較結果が不一致であれば、Ｈｉｇｈレベルを取る。
【０１１０】
論理和回路３３０は、ＴＣｏｍｐ＿０＿Ｂ信号３７１とＴＣｏｍｐ＿１＿Ｂ信号３７２とＴＣｏｍｐ＿２＿Ｂ信号３７３とを論理和し、論理和ＴＣｏｍｐ＿Ｎ＿Ｂ信号３７をＴＸＥｎａｂｌｅ信号生成回路３３１へ送る。ＴＣｏｍｐ＿０＿Ｂ信号３７１とＴＣｏｍｐ＿１＿Ｂ信号３７２とＴＣｏｍｐ＿２＿Ｂ信号３７３のうちのどれか一つが、比較結果で一致してＬｏｗレベルを取れば、論理和ＴＣｏｍｐ＿Ｎ＿Ｂ信号３７は、Ｌｏｗレベルを取り、一方、ＴＣｏｍｐ＿０＿Ｂ信号３７１とＴＣｏｍｐ＿１＿Ｂ信号３７２とＴＣｏｍｐ＿２＿Ｂ信号３７３のうちのどれも、比較結果で一致せずにＨｉｇｈレベル取れば、論理和ＴＣｏｍｐ＿Ｎ＿Ｂ信号３７は、Ｈｉｇｈレベルを取る。
【０１１１】
ＴＸＥｎａｂｌｅ信号生成回路３３１は、ＴＸバス６０からのＴＸＥＮＢ＿Ｂ信号６３とＴＸＳＯＣ信号６４と論理和回路３３０からのＴＣｏｍｐ＿Ｎ＿Ｂ信号３７とで、ＴＸバス６０からのＴＲＣＬＫ信号６１により、Ｔｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号３８を生成し、この信号３８をＴＸシフトレジスタ回路３４へ送る。
【０１１２】
ＴＣｏｍｐラッチ回路３３２は、ＴＣｏｍｐ＿０＿Ｂ信号３７１とＴＣｏｍｐ＿１＿Ｂ信号３７２とＴＣｏｍｐ＿２＿Ｂ信号３７３を、ＴＸＥＮＢ＿Ｂ信号６３によりラッチして、ラッチされた信号を選択回路３３３と記憶制御部２１に送る。
【０１１３】
ＴＸシフトレジスタ回路３４は、Ｔｃｏｍｐ＿ｅｎｂ＿Ｎ＿Ｂ信号３８がＬｏｗレベルになるとき、予め定められた初期値をカウンタに設定し、このカウンタのカウント値を、ＴＲＣＬＫ信号６１のクロックの立ち上がり毎に、１ずつ少なくし、カウント値が０になるとき、ＴＬａｔｃｈ＿ｅｎｂ＿Ｎ＿Ｂ信号３９をＬｏｗレベルにアサートし、この信号３９を選択回路３３３に送る。
【０１１４】
選択回路３３３は、ＴＣｏｍｐラッチ回路３３２でラッチされたＴＣｏｍｐ＿０＿Ｂ信号３７１とＴＣｏｍｐ＿１＿Ｂ信号３７２とＴＣｏｍｐ＿２＿Ｂ信号３７３と、ＴＸシフトレジスタ回路３４からのＴＬａｔｃｈ＿ｅｎｂ＿Ｎ＿Ｂ信号３９とに基づいて、ＡＴＭセルが送信されているＰＨＹ装置を決定し、ＴＸＤＡＴＡラッチ＿０回路３５１とＴＸＤＡＴＡラッチ＿１回路３５２とＴＸＤＡＴＡラッチ＿２回路３５３とのうちの一つの回路を選択する選択信号を生成し、この選択信号をＴＸＤＡＴＡラッチ＿０回路３５１とＴＸＤＡＴＡラッチ＿１回路３５２とＴＸＤＡＴＡラッチ＿２回路３５３に送る。
【０１１５】
ＴＸＤＡＴＡラッチ＿０回路３５１とＴＸＤＡＴＡラッチ＿１回路３５２とＴＸＤＡＴＡラッチ＿２回路３５３の内から、選択回路３３３からの選択信号により選択された回路は、ＴＲＣＬＫ信号６１の立ちあがりのタイミングで、ＴＸバス６０からのＴＸＤＡＴＡ［７：０］信号６５をラッチして、ＴＤ＿Ｌ０［７：０］信号５６１とＴＤ＿Ｌ１［７：０］信号５６２とＴＤ＿Ｌ２［７：０］信号５６３の内のいずれかの信号を生成し、この信号を記憶部２２と当該ＩＤ比較回路５５に送る。ラッチは、各ＰＨＹ１１−１，１１−２，１１−３に対応するＦＣ０＿Ｂ信号５８１、ＦＣ１＿Ｂ信号５８２、ＦＣ２＿Ｂ信号５８３が有意を示すＬｏｗレベルを取るタイミングでクリアされる。ここで、ＴＤ＿Ｌ０［７：０］信号５６１とＴＤ＿Ｌ１［７：０］信号５６２とＴＤ＿Ｌ２［７：０］信号の各々の内容は、応答を要求されるＰＨＹ装置１１−１，１１−２、１１−３の各々のＩＤ（識別番号）である。
【０１１６】
記憶制御部２１は、ＴＣｏｍｐラッチ回路３３２からのラッチされたＴＣｏｍｐ＿０＿Ｂ信号３７１とＴＣｏｍｐ＿１＿Ｂ信号３７２とＴＣｏｍｐ＿２＿Ｂ信号３７３の各々により、ＴＤ＿Ｌ０［７：０］信号５６１とＴＤ＿Ｌ１［７：０］信号５６２とＴＤ＿Ｌ２［７：０］信号５６３の各々を記憶部２２に記憶するよう制御するとともに、記憶部２２にフラグを立てるよう制御する。
【０１１７】
記憶部２２は、記憶制御部２１の制御により、ＰＨＹ装置のアドレス“Ｎ”毎のフラグエリアにフラグを立て、ＩＤ記憶エリアにＴＤ＿ＬＮ［７：０］信号（ここで、Ｎは、ＰＨＹ装置のアドレス）すなわち応答を要求されるＰＨＹ装置のＩＤ（識別番号）を記憶する。
【０１１８】
応答信号検出回路４００は、要求信号検出回路３００と同様な動作をし、ＲＤ＿Ｌ０［７：０］信号５７１とＲＤ＿Ｌ１［７：０］信号５７２とＲＤ＿Ｌ２［７：０］信号５７３の各々を、該ＩＤ比較回路５５に送る。ここで、ＲＤ＿Ｌ０［７：０］信号５７１とＲＤ＿Ｌ１［７：０］信号５７２とＲＤ＿Ｌ２［７：０］信号５７３の各々の内容は、応答要求に対して応答したＰＨＹ装置のＩＤ（識別番号）である。
【０１１９】
ＩＤ比較回路５５―１は、要求信号検出回路３００からのＴＤ＿Ｌ０［７：０］信号５６１と応答信号検出回路４００からのＲＤ＿Ｌ０［７：０］信号５７１とを比較し、一致すればＦＣ０＿Ｂ信号５８１をＬｏｗレベルにして有意にし、このＦＣ０＿Ｂ信号５８１を記憶制御部２１に送る。ＩＤ比較回路５５―２は、ＴＤ＿Ｌ１［７：０］信号５６２とＲＤ＿Ｌ１［７：０］信号５７２とを比較し、一致すればＦＣ０＿Ｂ信号５８２をＬｏｗレベルにして有意にし、このＦＣ０＿Ｂ信号５８２を記憶制御部２１に送る。ＩＤ比較回路５５―２は、ＴＤ＿Ｌ２［７：０］信号５６３とＲＤ＿Ｌ２［７：０］信号５７３とを比較し、一致すればＦＣ０＿Ｂ信号５８３をＬｏｗレベルにして有意にし、このＦＣ０＿Ｂ信号５８３を記憶制御部２１に送る。
【０１２０】
記憶制御部２１は、有意を示すＬｏｗレベルのＦＣ０＿Ｂ信号５８１、ＦＣ１＿Ｂ信号５８２、ＦＣ２＿Ｂ信号５８３を受けて、当該フラグをクリアするよう記憶部２２を制御する。
【０１２１】
記憶部２２は、記憶制御部２１の制御により、当該ＰＨＹ装置のＩＤ（識別番号）に対応するフラグをクリアする（消す）とともに、フラグ情報、ここではフラグが立っていない旨、と、当該ＰＨＹ装置のＩＤ（識別番号）を表示部２３に送る。
【０１２２】
表示部２３は、当該ＰＨＹ装置のＩＤ（識別番号）に対応するフラグが立っていない旨を表示する。
【０１２３】
ユーザは、表示部２３から、当該ＰＨＹ装置のＩＤ（識別番号）に対応するフラグが立っていないことを認識し、バス制御装置１０と当該ＰＨＹ装置間のシーケンスが正常に完了したことを確認できる。また、ユーザは、表示部２３から、当該ＰＨＹ装置のＩＤ（識別番号）に対応するフラグが立っていることを認識するとき、当該ＰＨＹ装置がシーケンスを正常に完了しなく、応答信号を返さないことを認識する。
【０１２４】
以上述べたように、シーケンス状態監視装置２００は、各ＰＨＹ装置に対応して、ＰＨＹ装置のアドレスを調べるＴＡＤＲ比較回路とＲＡＤＲ比較回路とを備えているので、ＡＴＭセルの送受信を実行しているＰＨＹ装置を識別して知ることができる。
【０１２５】
また、シーケンス状態監視装置２００は、ＰＨＹ装置毎に、ＴＸＤＡＴＡラッチ回路とＲＸＤＡＴＡラッチ回路とを備えているので、ＰＨＹ装置からの応答信号を待っている間でも他のＰＨＹ装置への応答要求信号を検出することができ、複数のＰＨＹ装置から同時に応答信号を待つことができる。
【０１２６】
また、ＴＸシフトレジスタ回路３４とＲＸシフトレジスタ回路４５のカウンタの初期値を変更することで、応答要求信号、すなわち応答が要求されるＰＨＹ装置のＩＤ（識別番号）及び、応答信号、すなわち応答するＰＨＹ装置のＩＤ（識別番号）を挿入するＡＴＭセル内のデータバイトの位置を変更することが可能である。
【図面の簡単な説明】
【０１２７】
【図１】本発明の第１の実施の形態の構成ブロック図である
【図２】信号を説明するための図である。
【図３】データ送信時のタイミングチャートある。
【図４】データ受信時のタイミングチャートである。
【図５】本発明の第２の実施の形態の構成ブロック図の第一部分である。
【図６】本発明の第２の実施の形態の構成ブロック図の第二部分である。
【符号の説明】
【０１２８】
１０    バス制御装置
１１    ＰＨＹ装置
２０、２００    シーケンス状態監視装置
２１    記憶制御部
２２    記憶部
２３    表示部
３０、３００    要求信号検出回路
３１    ＴＸＡＤＤＲラッチ回路
３２    ＴＡＤＲ比較回路
３３    ＴＸＥｎａｂｌｅ信号生成回路
３４    ＴＸシフトレジスタ回路
３５    ＴＸＤＡＴＡラッチ回路
４０、４００    応答信号検出回路
４１    ＲＸＡＤＤＲラッチ回路
４２    ＲＡＤＲ比較回路
４３    遅延回路
４４    ＲＸＥｎａｂｌｅ信号生成回路
４５    ＲＸシフトレジスタ回路
４６    ＲＸＤＡＴＡラッチ回路
５５    ＩＤ比較回路
５６    ＴＤ＿Ｌ［７：０］信号
５７    ＲＤ＿Ｌ［７：０］信号
５８    ＦＣ＿Ｂ信号
６０    ＴＸバス
６１、７１    ＴＲＣＬＫ信号
６２    ＴＸＡＤＤＲ［４：０］信号
６３    ＴＸＥＮＢ＿Ｂ信号
６４    ＴＸＳＯＣ信号
６５    ＴＸＤＡＴＡ［７：０］信号
７０    ＲＸバス
７１    ＲＣＬＫ信号
７２    ＲＸＡＤＤＲ［４：０］信号
７３    ＲＸＥＮＢ＿Ｂ信号
７４    ＲＸＳＯＣ信号
７５    ＲＸＤＡＴＡ［７：０］信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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