(57)【要約】【課題】  セルサイズ拡大を抑制できるレイアウト構成を提供する。【解決手段】  ゲート配線１０は、Ｐ＋型層８上においてトレンチ６が延設された方向に延設された部位１００と、この部位１００に対して垂直方向に延設された部位１０１とを有し、部位１０１が部位１００の複数箇所に設けられた構成とされる。ソース配線２０は、Ｎ＋型層４のうち各トレンチ６の間に位置する部分上においてトレンチ６が延設された方向に延設された部位２００と、この部位２００に対して垂直方向に延設された部位２０１とを有し、部位２０１が部位２００の複数箇所に設けられた構成とされる。そして、ゲート配線１０における各部位１０１の間の隙間に、ソース配線２０における部位２０１が入り込むように配置され、Ｎ＋型層４のうち部位１０１の下方にコンタクトホール４ａが形成され、このコンタクトホール４ａ内に酸化膜１３を介してゲート配線１０が入り込んだ構成とされる。【選択図】        図２
2005166724.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）と、
前記半導体基板（５）のセル部に形成され、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達し、所定の方向に延設された複数のトレンチ（６）と、
前記複数のトレンチ（６）の内壁面に形成された第１導電型のチャネル層（７）と、
前記チャネル層（７）の上に形成された第２導電型の第４半導体層（８）と、
前記第４半導体層（８）を第１ゲート層、前記第２半導体層（３）を第２ゲート層として、前記第１、第２ゲート層と電気的に接続される第１ゲート配線（１０）と、
前記第３半導体層（４）をソース層として、該ソース層と電気的に接続されるソース配線（２０）と、
前記基板（１）の裏面に形成されたドレイン電極（１２）とを備え、
前記ゲート配線（１０）は、前記第４半導体層（８）上において前記複数のトレンチ（６）が延設された方向に延設された第１部位（１００）と、この第１部位（１００）に対して垂直方向に延設された第２部位（１０１）とを有して構成され、前記第２部位（１０１）が前記第１部位（１００）の複数箇所に設けられた構成となっており、
前記ソース配線（２０）は、前記第３半導体層（４）のうち前記複数のトレンチ（６）の間に位置する部分上において前記複数のトレンチ（６）が延設された方向に延設された第３部位（２００）と、この第３部位（２００）に対して垂直方向に延設された第４部位（２０１）とを有して構成され、前記第４部位（２０１）が前記第３部位（２００）の複数箇所に設けられた構成となっており、
前記第１部位（１００）に対して複数箇所に設けられた前記第２部位（１０１）の間の隙間に、前記ソース配線（２０）における前記第４部位（２０１）が入り込むように配置され、
さらに、前記第３半導体層（４）のうち、前記第２部位（１０１）の下方には、コンタクトホール（４ａ）が形成されていると共に、このコンタクトホール（４ａ）内に絶縁膜（１３）を介して前記ゲート配線（１０）が入り込んだ構成となっていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記コンタクトホール（４ａ）は、前記第２部位（１０１）の下方に位置する前記チャネル層（７）が除去されるように形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）と、
前記半導体基板（５）のセル部に形成され、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達し、所定の方向に延設された複数のトレンチ（６）と、
前記複数のトレンチ（６）の内壁面に形成された第１導電型のチャネル層（７）と、
前記チャネル層（７）の上に形成された第２導電型の第４半導体層（８）と、
前記第４半導体層（８）を第１ゲート層として、この第１ゲート層と電気的に接続されるゲート配線（１０）と、
前記第２半導体層（３）を第２ゲート層として、この第２ゲート層と電気的に接続されるゲートパッド（１１５）と、
前記第３半導体層（４）をソース層として、該ソース層と電気的に接続されるソース配線（２０）と、
前記基板（１）の裏面に形成されたドレイン電極（１２）とを備え、
前記ゲート配線（１０）は、前記第４半導体層（８）上において前記複数のトレンチ（６）が延設された方向と垂直に延設された第１部位（１１０）と、この第１部位（１１０）に対して垂直方向に延設された第２部位（１１１）とを有して構成され、前記第２部位（１１１）が前記第１部位（１１０）の複数箇所に設けられた構成となっており、
前記ソース配線（２０）は、前記第３半導体層（４）のうち前記複数のトレンチ（６）の間に位置する部分上において前記複数のトレンチ（６）が延設された方向と垂直に延設された第３部位（２１０）と、この第３部位（２１０）に対して垂直方向に延設された第４部位（２１１）とを有して構成され、前記第４部位（２１１）が前記第３部位（２１０）の複数箇所に設けられた構成となっており、
前記第１部位（１１０）に対して複数箇所に設けられた前記第２部位（１１１）の間の隙間に、前記ソース配線（２０）における前記第４部位（２１１）が入り込むように配置され、
さらに、前記セル部における前記第３半導体層（４）のうち、前記複数のトレンチ（６）が形成された領域とは異なる領域に、コンタクトホールが形成されており、このコンタクトホールを通じて、前記ゲートパッド（１１５）と前記第２半導体層（３）とが電気的に接続されていることを特徴とする炭化珪素半導体装置。
【請求項４】
第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）と、
前記半導体基板（５）のセル部に形成され、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達し、所定の方向に延設された複数のトレンチ（６）と、
前記複数のトレンチ（６）の内壁面に形成された第１導電型のチャネル層（７）と、
前記チャネル層（７）の上に形成された第２導電型の第４半導体層（８）と、
前記第４半導体層（８）を第１ゲート層、前記第２半導体層（３）を第２ゲート層として、前記第１、第２ゲート層と電気的に接続されるゲート配線（１０）と、
前記第３半導体層（４）をソース層として、該ソース層と電気的に接続されるソース配線（２０）と、
前記基板（１）の裏面に形成されたドレイン電極（１２）とを備え、
前記ゲート配線（１０）は、前記第４半導体層（８）上において前記複数のトレンチ（６）が延設された方向と垂直に延設された第１部位（１１０）と、この第１部位（１１０）に対して垂直方向に延設された第２部位（１１１）とを有して構成され、前記第２部位（１１１）が前記第１部位（１１０）の複数箇所に設けられた構成となっており、
前記ソース配線（２０）は、前記第３半導体層（４）のうち前記複数のトレンチ（６）の間に位置する部分上において前記複数のトレンチ（６）が延設された方向と垂直に延設された第３部位（２１０）と、この第３部位（２１０）に対して垂直方向に延設された第４部位（２１１）とを有して構成され、前記第４部位（２１１）が前記第３部位（２１０）の複数箇所に設けられた構成となっており、
前記第１部位（１１０）に対して複数箇所に設けられた前記第２部位（１１１）の間の隙間に、前記ソース配線（２０）における前記第４部位（２１１）が入り込むように配置され、
さらに、前記セル部における前記第３半導体層（４）のうち、前記第１部位（１１０）の下方に位置する部分にコンタクトホールが形成されており、前記第２半導体層（３）のうち前記コンタクトホールによって露出した部分をコンタクト部（３ａ）として、このコンタクト部（３ａ）にて前記ゲート配線（１０）と前記第２半導体層（３）とが電気的に接続されていることを特徴とする炭化珪素半導体装置。
【請求項５】
前記第４部位（２１１）は、Ｎｉ膜で構成されていることを特徴とする請求項３または４に記載の炭化珪素半導体装置。
【請求項６】
第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）と、
前記半導体基板（５）のセル部に形成され、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達し、所定の方向に延設された複数のトレンチ（６）と、
前記複数のトレンチ（６）の内壁面に形成された第１導電型のチャネル層（７）と、
前記チャネル層（７）の上に形成された第２導電型の第４半導体層（８）と、
前記第４半導体層（８）を第１ゲート層、前記第２半導体層（３）を第２ゲート層として、前記第１、第２ゲート層と電気的に接続されるゲート配線（１０）と、
前記第３半導体層（４）をソース層として、該ソース層と電気的に接続されるソース配線（２０）と、
前記基板（１）の裏面に形成されたドレイン電極（１２）とを備え、
前記ゲート配線（１０）は、前記第４半導体層（８）上において前記複数のトレンチ（６）が延設された方向に延設された第１部位（１００）と、この第１部位（１００）に対して垂直方向に延設された第２部位（１０１）とを有して構成され、これら第１、第２部位（１００、１０１）がメッシュ状に組み合わされた構成となっており、
前記ソース配線（２０）は、前記第３半導体層（４）のうち前記複数のトレンチ（６）の間に位置する部分上において前記複数のトレンチ（６）が延設された方向に延設された第３部位（２００）と、この第３部位（２００）に対して垂直方向に延設された第４部位（２０１）とを有して構成され、前記第４部位（２０１）と前記第３部位（２００）とがメッシュ状に組み合わされた構成となっており、
さらに、前記第３半導体層（４）のうち、前記第２部位（１０１）の下方には、コンタクトホール（４ａ）が形成されていると共に、このコンタクトホール（４ａ）内に絶縁膜（１３）を介して前記ゲート配線（１０）が入り込んだ構成となっていることを特徴とする炭化珪素半導体装置。
【請求項７】
第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）と、
前記半導体基板（５）のセル部に形成され、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達し、所定の方向に延設された複数のトレンチ（６）と、
前記複数のトレンチ（６）の内壁面に形成された第１導電型のチャネル層（７）と、
前記チャネル層（７）の上に形成された第２導電型の第４半導体層（８）と、
前記第４半導体層（８）を第１ゲート層、前記第２半導体層（３）を第２ゲート層として、前記第１、第２ゲート層と電気的に接続されるゲート配線（１０）と、
前記第３半導体層（４）をソース層として、該ソース層と電気的に接続されるソース配線（２０）と、
前記基板（１）の裏面に形成されたドレイン電極（１２）とを備え、
前記ゲート配線（１０）は、前記第４半導体層（８）上において前記複数のトレンチ（６）が延設された方向に延設された第１部位（１００）と、この第１部位（１００）に対して垂直方向に延設された第２部位（１０１）とを有して構成され、前記第２部位（１０１）が前記第１部位（１００）の複数箇所に設けられた構成となっており、
前記ソース配線（２０）は、前記第３半導体層（４）のうち前記複数のトレンチ（６）の間に位置する部分上において前記複数のトレンチ（６）が延設された方向に延設された構成となっており、
さらに、前記第３半導体層（４）および前記チャネル層（７）のうち、前記第２部位（１０１）の下方は、前記第２半導体層（３）の表面の位置まで除去されており、この除去された位置に前記第２半導体層（３）のコンタクト部（３ａ）が形成され、前記第２部位（１０１）と電気的に接続された構成となっていることを特徴とする炭化珪素半導体装置。
【請求項８】
第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）と、
前記半導体基板（５）のセル部に形成され、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達し、所定の方向に延設された複数のトレンチ（６）と、
前記複数のトレンチ（６）の内壁面に形成された第１導電型のチャネル層（７）と、
前記チャネル層（７）の上に形成された第２導電型の第４半導体層（８）と、
前記第４半導体層（８）を第１ゲート層、前記第２半導体層（３）を第２ゲート層として、前記第１、第２ゲート層と電気的に接続されるゲート配線（１０）と、
前記第３半導体層（４）をソース層として、該ソース層と電気的に接続されるソース配線（２０）と、
前記基板（１）の裏面に形成されたドレイン電極（１２）とを備え、
前記ゲート配線（１０）は、前記第４半導体層（８）上において前記複数のトレンチ（６）が延設された方向に延設された第１部位（１００）と、この第１部位（１００）に対して垂直方向に延設された第２部位（１０１）とを有して構成され、前記第２部位（１０１）が前記第１部位（１００）の複数箇所に設けられた構成となっており、
前記ソース配線（２０）は、前記第３半導体層（４）のうち前記複数のトレンチ（６）の間に位置する部分上において前記複数のトレンチ（６）が延設された方向に延設された構成となっており、
さらに、前記第２半導体層（３）、前記第３半導体層（４）および前記チャネル層（７）のうち、前記第２部位（１０１）の下方は、前記第２半導体層（３）の表面の位置まで除去されており、この除去された位置に前記第２半導体層（３）のコンタクト部（３ａ）が形成され、前記第２部位（１０１）と電気的に接続された構成となっていることを特徴とする炭化珪素半導体装置。
【請求項９】
第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）と、
前記半導体基板（５）のセル部に形成され、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達し、所定の方向に延設された複数のトレンチ（６）と、
前記複数のトレンチ（６）の内壁面に形成された第１導電型のチャネル層（７）と、
前記チャネル層（７）の上に形成された第２導電型の第４半導体層（８）と、
前記第４半導体層（８）を第１ゲート層、前記第２半導体層（３）を第２ゲート層として、前記第１、第２ゲート層と電気的に接続されるゲート配線（１０）と、
前記第３半導体層（４）をソース層として、該ソース層と電気的に接続されるソース配線（２０）と、
前記基板（１）の裏面に形成されたドレイン電極（１２）とを備え、
前記ゲート配線（１０）は、前記第４半導体層（８）上において前記複数のトレンチ（６）が延設された方向に延設された構成となっており、
前記ソース配線（２０）は、前記第３半導体層（４）のうち前記複数のトレンチ（６）の間に位置する部分上において前記複数のトレンチ（６）が延設された方向に延設された構成となっており、
さらに、前記チャネル層（７）のうち、前記第４半導体層（８）と前記第２半導体層（３）との間に位置する部位の一部に、第２導電型のイオン注入層（３０）が形成されており、該イオン注入層（３０）を通じて前記第４半導体層（８）と前記第２半導体層（３）とが接続された構成となっていることを特徴とする炭化珪素半導体装置。
【請求項１０】
前記イオン注入層（３０）が形成された位置において、前記イオン注入層（３０）よりも上の前記チャネル層（７）および前記第３半導体層（４）が除去されていることを特徴とする請求項９に記載の炭化珪素半導体装置。
【請求項１１】
第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）と、
前記半導体基板（５）のセル部に形成され、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達し、所定の方向に延設された複数のトレンチ（６）と、
前記複数のトレンチ（６）の内壁面に形成された第１導電型のチャネル層（７）と、
前記チャネル層（７）の上に形成された第２導電型の第４半導体層（８）と、
前記第４半導体層（８）を第１ゲート層、前記第２半導体層（３）を第２ゲート層として、前記第１、第２ゲート層と電気的に接続されるゲート配線（１０）と、
前記第３半導体層（４）をソース層として、該ソース層と電気的に接続されるソース配線（２０）と、
前記基板（１）の裏面に形成されたドレイン電極（１２）とを備え、
前記ゲート配線（１０）は、前記第４半導体層（８）上において前記複数のトレンチ（６）が延設された方向と垂直に延設されたライン（１２１）を有した構成となっており、
前記ソース配線（２０）は、前記第３半導体層（４）のうち前記複数のトレンチ（６）の間に位置する部分上において前記複数のトレンチ（６）が延設された方向と垂直に延設されたライン（２２１）を有した構成となっており、
さらに、前記ゲート配線（１０）における前記ライン（１２１）の下方において、前記チャネル層（７）のうち、前記第４半導体層（８）と前記第２半導体層（３）との間に位置する部位の一部に、第２導電型のイオン注入層（３０）が形成されており、該イオン注入層（３０）を通じて前記第４半導体層（８）と前記第２半導体層（３）とが接続された構成となっていることを特徴とする炭化珪素半導体装置。
【請求項１２】
前記ゲート配線（１０）は、前記セル部を囲むように配置された外周ライン（１２２）を有し、
前記第３半導体層（４）のうち前記外周ライン（１２２）とオーバラップする部分にコンタクトホール（４ｃ）が形成されており、このコンタクトホールを通じて、前記外周ライン（１２２）と前記第２半導体層（３）とが電気的に接続された構成となっていることを特徴とする請求項１１に記載の炭化珪素半導体装置。
【請求項１３】
第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）と、
前記半導体基板（５）のセル部に形成され、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達し、所定の方向に延設された複数のトレンチ（６）と、
前記複数のトレンチ（６）の内壁面に形成された第１導電型のチャネル層（７）と、
前記チャネル層（７）の上に形成された第２導電型の第４半導体層（８）と、
前記第４半導体層（８）を第１ゲート層として、前記第１ゲート層と電気的に接続される第１ゲート配線（１０）と、
前記第２半導体層（３）を第２ゲート層として、前記第２ゲート層と電気的に接続される第２ゲート配線（７１）と、
前記第３半導体層（４）をソース層として、該ソース層と電気的に接続されるソース配線（２０）と、
前記基板（１）の裏面に形成されたドレイン電極（１２）とを備え、
前記第１ゲート配線（１０）は、前記第４半導体層（８）上において前記複数のトレンチ（６）が延設された方向と垂直に延設されたライン（１２１）を有した構成となっており、
前記ソース配線（２０）は、前記第３半導体層（４）のうち前記複数のトレンチ（６）の間に位置する部分上において前記複数のトレンチ（６）が延設された方向と垂直に延設されたライン（２２１）を有した構成となっており、
前記第２ゲート配線（７１）は、前記セル部を囲むように形成された配置された外周ライン（７３）を有し、
前記第３半導体層（４）のうち前記外周ライン（７３）とオーバラップする部分にコンタクトホール（４ｃ）が形成されており、このコンタクトホールを通じて、前記外周ライン（７３）と前記第２半導体層（３）とが電気的に接続された構成となっていることを特徴とする炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｊ−ＦＥＴを備えた炭化珪素半導体装置に関するものである。
【背景技術】
【０００２】
従来、炭化珪素半導体基板を用いてＪ−ＦＥＴを形成した炭化珪素半導体装置が提案されている（例えば、特許文献１など参照）。この炭化珪素半導体装置の断面構成を図１５に示す。
【０００３】
この炭化珪素半導体装置では、Ｎ＋型基板Ｊ１の表面にＮ−型ドリフト層Ｊ２とＰ＋型第１ゲート層Ｊ３およびＮ＋型ソース層Ｊ５が順に形成された基板Ｊ６が用いられている。そして、その基板にＮ＋型ソース層Ｊ５およびＰ＋型第１ゲート層Ｊ３を貫通するトレンチＪ７を設け、そのトレンチＪ７内にＮ−型チャネル層Ｊ８とＰ＋型第２ゲート層Ｊ９を配置した構成としている。
【０００４】
このような構造により、Ｐ＋型第１、第２ゲート層Ｊ３、Ｊ９でＮ−型チャネル層Ｊ８を挟み込み、Ｐ＋型第１、第２のゲート層Ｊ３、Ｊ９に電圧を印加していない状態においても、Ｐ＋型第１、第２ゲート層Ｊ３、Ｊ９から延びる空乏層によってＮ−型チャネル層Ｊ７側が完全に空乏化されるノーマリオフ型のＪ−ＦＥＴを構成している。
【０００５】
一方、半導体デバイス技術として、セルサイズの小型化を図るために、様々な研究がなされている。このようなセルサイズの小型化を図るために、炭化珪素半導体装置においても、配線構造のレイアウト構成が重要になってくる。
【０００６】
例えば、従来より、図１６に示されるような断面構成を有する縦型パワーＭＯＳＦＥＴが知られている（例えば、特許文献２参照）。この縦型パワーＭＯＳＦＥＴでは、Ｐ型ベース層Ｊ１１およびソース領域Ｊ１２とを貫通するようにトレンチＪ１３を設け、そのトレンチＪ１３内に酸化膜Ｊ１４を介してゲート電極Ｊ１５を設けている。そして、ゲート電極Ｊ１５に電気的に接続されるゲート配線と、ソース領域Ｊ１２およびＰ型ベース層Ｊ１１に電気的に接続されるソース配線Ｊ１６とが、それぞれ電気的に分離された形で備えられた構成とされている。
【０００７】
このような構成では、Ｎ＋型ソース層Ｊ１２とＰ型ベース層Ｊ１１とが共通電極とされるため、あまりソース配線のレイアウトに困難性がないし、セルサイズの小型化も図りやすい。
【特許文献１】特開２００３−０６８７６１号公報
【特許文献２】特開２００３−１８８３８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述したような構造のＪ−ＦＥＴを備えた炭化珪素半導体装置では、Ｎ＋型ソース層に電気的に接続されるソース配線と、Ｐ＋型第１ゲート層およびＰ＋型第２ゲート層に電気的に接続されるゲート配線とが、基板主表面側にともに配置されることになる。このため、ソース配線のレイアウトがゲート配線によって制約され、困難性が高まる。そして、ソース配線やゲート配線のレイアウトによっては、セルサイズ拡大につながり、好ましくない。
【０００９】
本発明は上記点に鑑みて、Ｊ−ＦＥＴを形成した炭化珪素半導体装置におけるソース配線とゲート配線において、セルサイズ拡大を抑制できるレイアウト構成を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の炭化珪素半導体装置では、第１導電型の炭化珪素からなる基板（１）の上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型の第１半導体層（２）、炭化珪素からなる第２導電型の第２半導体層（３）、炭化珪素からなる第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）と、半導体基板（５）のセル部に形成され、第３、第２半導体層（４、３）を貫通して第１半導体層（２）まで達し、所定の方向に延設された複数のトレンチ（６）と、複数のトレンチ（６）の内壁面に形成された第１導電型のチャネル層（７）と、チャネル層（７）の上に形成された第２導電型の第４半導体層（８）と、第４半導体層（８）を第１ゲート層、第２半導体層（３）を第２ゲート層として、第１、第２ゲート層と電気的に接続される第１ゲート配線（１０）と、第３半導体層（４）をソース層として、該ソース層と電気的に接続されるソース配線（２０）と、基板（１）の裏面に形成されたドレイン電極（１２）とを備えている。
【００１１】
そして、ゲート配線（１０）は、第４半導体層（８）上において複数のトレンチ（６）が延設された方向に延設された第１部位（１００）と、この第１部位（１００）に対して垂直方向に延設された第２部位（１０１）とを有して構成され、第２部位（１０１）が第１部位（１００）の複数箇所に設けられた構成となっており、ソース配線（２０）は、第３半導体層（４）のうち複数のトレンチ（６）の間に位置する部分上において複数のトレンチ（６）が延設された方向に延設された第３部位（２００）と、この第３部位（２００）に対して垂直方向に延設された第４部位（２０１）とを有して構成され、第４部位（２０１）が第３部位（２００）の複数箇所に設けられた構成となっており、第１部位（１００）に対して複数箇所に設けられた第２部位（１０１）の間の隙間に、ソース配線（２０）における第４部位（２０１）が入り込むように配置され、さらに、第３半導体層（４）のうち、第２部位（１０１）の下方には、コンタクトホール（４ａ）が形成されていると共に、このコンタクトホール（４ａ）内に絶縁膜（１３）を介してゲート配線（１０）が入り込んだ構成となっていることを特徴としている。
【００１２】
このように、第２部位（１０１）の間の隙間に、ソース配線（２０）における第４部位（２０１）が入り込むように配置されるようにすることで、セルサイズ拡大を抑制できるレイアウト構成とすることができる。この場合、第３半導体層（４）のうち、第２部位（１０１）の下方には、コンタクトホール（４ａ）が形成され、このコンタクトホール（４ａ）内に絶縁膜（１３）を介してゲート配線（１０）が入り込んだ構成とされる。
【００１３】
請求項２に記載の発明では、コンタクトホール（４ａ）は、第２部位（１０１）の下方に位置するチャネル層（７）が除去されるように形成されていることを特徴としている。このような構成とすれば、コンタクトホール（４ａ）の面積を大きくすることができ、ゲート配線（１０）と第２半導体層（３）とのコンタクト抵抗を低下させることができる。
【００１４】
請求項３に記載の発明では、ゲート配線（１０）は、第４半導体層（８）上において複数のトレンチ（６）が延設された方向と垂直に延設された第１部位（１１０）と、この第１部位（１１０）に対して垂直方向に延設された第２部位（１１１）とを有して構成され、第２部位（１１１）が第１部位（１１０）の複数箇所に設けられた構成となっており、ソース配線（２０）は、第３半導体層（４）のうち複数のトレンチ（６）の間に位置する部分上において複数のトレンチ（６）が延設された方向と垂直に延設された第３部位（２１０）と、この第３部位（２１０）に対して垂直方向に延設された第４部位（２１１）とを有して構成され、第４部位（２１１）が第３部位（２１０）の複数箇所に設けられた構成となっており、第１部位（１１０）に対して複数箇所に設けられた第２部位（１１１）の間の隙間に、ソース配線（２０）における第４部位（２１１）が入り込むように配置され、さらに、セル部における第３半導体層（４）のうち、複数のトレンチ（６）が形成された領域とは異なる領域に、コンタクトホールが形成されており、このコンタクトホールを通じて、ゲートパッド（１１５）と第２半導体層（３）とが電気的に接続されていることを特徴としている。
【００１５】
このような構成としても、請求項１と同様の効果を得ることができる。
【００１６】
請求項４に記載の発明では、ゲート配線（１０）は、第４半導体層（８）上において複数のトレンチ（６）が延設された方向と垂直に延設された第１部位（１１０）と、この第１部位（１１０）に対して垂直方向に延設された第２部位（１１１）とを有して構成され、第２部位（１１１）が第１部位（１１０）の複数箇所に設けられた構成となっており、ソース配線（２０）は、第３半導体層（４）のうち複数のトレンチ（６）の間に位置する部分上において複数のトレンチ（６）が延設された方向と垂直に延設された第３部位（２１０）と、この第３部位（２１０）に対して垂直方向に延設された第４部位（２１１）とを有して構成され、第４部位（２１１）が第３部位（２１０）の複数箇所に設けられた構成となっており、第１部位（１１０）に対して複数箇所に設けられた第２部位（１１１）の間の隙間に、ソース配線（２０）における第４部位（２１１）が入り込むように配置され、さらに、セル部における第３半導体層（４）のうち、第１部位（１１０）の下方に位置する部分にコンタクトホールが形成されており、第２半導体層（３）のうちコンタクトホールによって露出した部分をコンタクト部（３ａ）として、このコンタクト部（３ａ）にてゲート配線（１０）と第２半導体層（３）とが電気的に接続されていることを特徴としている。
【００１７】
このような構成としても、請求項１と同様の効果を得ることができる。
【００１８】
請求項５に記載の発明では、第４部位（２１１）は、Ｎｉ膜で構成されていることを特徴としている。このように、第４部位（２１１）をＮｉ膜で構成するようにすれば、より微細なセルに対しても対応することが可能となる。
【００１９】
請求項６に記載の発明では、ゲート配線（１０）は、第４半導体層（８）上において複数のトレンチ（６）が延設された方向に延設された第１部位（１００）と、この第１部位（１００）に対して垂直方向に延設された第２部位（１０１）とを有して構成され、これら第１、第２部位（１００、１０１）がメッシュ状に組み合わされた構成となっており、
ソース配線（２０）は、第３半導体層（４）のうち複数のトレンチ（６）の間に位置する部分上において複数のトレンチ（６）が延設された方向に延設された第３部位（２００）と、この第３部位（２００）に対して垂直方向に延設された第４部位（２０１）とを有して構成され、第４部位（２０１）と第３部位（２００）とがメッシュ状に組み合わされた構成となっており、さらに、第３半導体層（４）のうち、第２部位（１０１）の下方には、コンタクトホール（４ａ）が形成されていると共に、このコンタクトホール（４ａ）内に絶縁膜（１３）を介してゲート配線（１０）が入り込んだ構成となっていることを特徴としている。
【００２０】
このような構成としても、請求項１と同様の効果を得ることができる。
【００２１】
請求項７に記載の発明では、ゲート配線（１０）は、第４半導体層（８）上において複数のトレンチ（６）が延設された方向に延設された第１部位（１００）と、この第１部位（１００）に対して垂直方向に延設された第２部位（１０１）とを有して構成され、第２部位（１０１）が第１部位（１００）の複数箇所に設けられた構成となっており、ソース配線（２０）は、第３半導体層（４）のうち複数のトレンチ（６）の間に位置する部分上において複数のトレンチ（６）が延設された方向に延設された構成となっており、さらに、第３半導体層（４）およびチャネル層（７）のうち、第２部位（１０１）の下方は、第２半導体層（３）の表面の位置まで除去されており、この除去された位置に第２半導体層（３）のコンタクト部（３ａ）が形成され、第２部位（１０１）と電気的に接続された構成となっていることを特徴としている。
【００２２】
このような構成としても、請求項１と同様の効果を得ることができる。
【００２３】
請求項８に記載の発明では、ゲート配線（１０）は、第４半導体層（８）上において複数のトレンチ（６）が延設された方向に延設された第１部位（１００）と、この第１部位（１００）に対して垂直方向に延設された第２部位（１０１）とを有して構成され、第２部位（１０１）が第１部位（１００）の複数箇所に設けられた構成となっており、ソース配線（２０）は、第３半導体層（４）のうち複数のトレンチ（６）の間に位置する部分上において複数のトレンチ（６）が延設された方向に延設された構成となっており、さらに、第２半導体層（３）、第３半導体層（４）およびチャネル層（７）のうち、第２部位（１０１）の下方は、第２半導体層（３）の表面の位置まで除去されており、この除去された位置に第２半導体層（３）のコンタクト部（３ａ）が形成され、第２部位（１０１）と電気的に接続された構成となっていることを特徴としている。
【００２４】
このような構成としても、請求項１と同様の効果を得ることができる。
【００２５】
請求項９に記載の発明では、ゲート配線（１０）は、第４半導体層（８）上において複数のトレンチ（６）が延設された方向に延設された構成となっており、ソース配線（２０）は、第３半導体層（４）のうち複数のトレンチ（６）の間に位置する部分上において複数のトレンチ（６）が延設された方向に延設された構成となっており、さらに、チャネル層（７）のうち、第４半導体層（８）と第２半導体層（３）との間に位置する部位の一部に、第２導電型のイオン注入層（３０）が形成されており、該イオン注入層（３０）を通じて第４半導体層（８）と第２半導体層（３）とが接続された構成となっていることを特徴としている。
【００２６】
このような構成としても、請求項１と同様の効果を得ることができる。
【００２７】
請求項１０に記載の発明では、イオン注入層（３０）が形成された位置において、イオン注入層（３０）よりも上のチャネル層（７）および第３半導体層（４）が除去されていることを特徴としている。このような構成の場合、イオン注入層（３０）の形成時に深い位置へのイオン注入が必要とされないことから、製造時に高エネルギーのイオン注入装置が必要とされないようにできる。
【００２８】
請求項１１に記載の発明では、ゲート配線（１０）は、第４半導体層（８）上において複数のトレンチ（６）が延設された方向と垂直に延設されたライン（１２１）を有した構成となっており、ソース配線（２０）は、第３半導体層（４）のうち複数のトレンチ（６）の間に位置する部分上において複数のトレンチ（６）が延設された方向と垂直に延設されたライン（２２１）を有した構成となっており、さらに、ゲート配線（１０）におけるライン（１２１）の下方において、チャネル層（７）のうち、第４半導体層（８）と第２半導体層（３）との間に位置する部位の一部に、第２導電型のイオン注入層（３０）が形成されており、該イオン注入層（３０）を通じて第４半導体層（８）と第２半導体層（３）とが接続された構成となっていることを特徴としている。
【００２９】
このような構成としても、請求項１と同様の効果を得ることができる。そして、このような構成の場合、例えば、請求項１２に示されるように、第３半導体層（４）のうちゲート配線（１０）における外周ライン（１２２）とオーバラップする部分にコンタクトホール（４ｃ）が形成され、このコンタクトホールを通じて、外周ライン（１２２）と第２半導体層（３）とが電気的に接続された構成とすることができる。
【００３０】
請求項１３に記載の発明では、第１ゲート配線（１０）は、第４半導体層（８）上において複数のトレンチ（６）が延設された方向と垂直に延設されたライン（１２１）を有した構成となっており、ソース配線（２０）は、第３半導体層（４）のうち複数のトレンチ（６）の間に位置する部分上において複数のトレンチ（６）が延設された方向と垂直に延設されたライン（２２１）を有した構成となっており、第２ゲート配線（７１）は、セル部を囲むように形成された配置された外周ライン（７３）を有し、第３半導体層（４）のうち外周ライン（７３）とオーバラップする部分にコンタクトホール（４ｃ）が形成されており、このコンタクトホールを通じて、外周ライン（７３）と第２半導体層（３）とが電気的に接続された構成となっていることを特徴としている。
【００３１】
このような構成としても、請求項１と同様の効果を得ることができる。
【００３２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００３４】
（第１実施形態）
本発明の一実施形態を適用した炭化珪素半導体装置について説明する。図１に、本実施形態における炭化珪素半導体装置の断面図を示す。以下、この図に基づいて炭化珪素半導体装置の構成について説明する。
【００３５】
図１に示すように、炭化珪素半導体装置には、例えば１×１０１９ｃｍ−３以上の不純物濃度とされたＮ＋型基板（基板）１と、例えば１×１０１５〜５×１０１６ｃｍ−３の不純物濃度とされたＮ−型ドリフト層（第１半導体層）２と、例えば１×１０１８〜５×１０１９ｃｍ−３の不純物濃度とされたＰ＋型層（第２半導体層）３と、例えば１×１０１８〜５×１０２０ｃｍ−３の不純物濃度とされたＮ＋型層（第３半導体層）４とが備えられている。これらＮ＋型基板１、Ｎ−型ドリフト層２、Ｐ＋型層３およびＮ＋型層４は、炭化珪素によって構成されており、これらによって半導体基板５が構成されている。
【００３６】
半導体基板５の内部側には、多数のＪ−ＦＥＴが備えられたセル部が形成される。図１は、そのセル部の一部を示した断面図に相当している。
【００３７】
セル部（Ｊ−ＦＥＴ形成領域）における半導体基板５の主表面側には、Ｎ＋型層４およびＰ＋型層３を貫通してＮ＋型ドリフト層２まで達するトレンチ６が形成されている。このトレンチ６は、図１中ではすべて図示されていないが、実際には複数個所定間隔に並べられた状態で形成されている。この複数のトレンチ６それぞれの内壁面には、例えば１μｍ以下の厚さ、５×１０１５〜５×１０１６ｃｍ−３の不純物濃度とされたチャネル層となるＮ−型エピタキシャル層（以下、Ｎ−型エピ層という）７と、１×１０１８〜５×１０２０ｃｍ−３の不純物濃度とされたＰ＋型層（第５半導体層）８とが順に成膜されている。
【００３８】
Ｊ−ＦＥＴにおいては、Ｐ＋型層３、８によって第１ゲート層と第２ゲート層が構成され、Ｎ＋型層４によってソース層が構成される。そして、半導体基板５の表面に形成せれた層間絶縁膜９を介して、半導体基板５の上部にはゲート配線１０とソース配線２０とが形成されている。
【００３９】
ゲート配線１０は、第１ゲート層を成すＰ＋型層８および第２ゲート層を成すＰ＋型層３と電気的に接続されている。一方、ソース層を成すＮ＋型層４には、ソース配線２０が電気的に接続されている。このソース配線２０は、層間絶縁膜９を介して、ゲート配線１０から電気的に分離された構成となっている。これらゲート配線１０とソース配線２０とのレイアウト構成の詳細については、後述する。
【００４０】
そして、半導体基板５の裏面側にはＮ＋型基板１と電気的に接続されたドレイン電極１２が形成され、このような構成によって複数のＪ−ＦＥＴによるセル部が構成されている。以上のように、Ｊ−ＦＥＴによるセル部が備えられた炭化珪素半導体装置が構成されている。
【００４１】
続いて、図１に示す炭化珪素半導体装置の一部断面斜視レイアウト図を図２に示す。この図に基づいて、ゲート配線１０およびソース配線２０のレイアウト構成について説明する。なお、図２においては、第２ベース層を成すＰ＋型層３のうちゲート配線１０と接触するコンタクト部、および、ソース層を成すＮ＋型層４のうちソース１１と接触するコンタクト部の数を簡略化しているが、実際にはセル毎にコンタクト部が複数箇所設けられている。
【００４２】
ゲート配線１０は、図２の領域Ａに示されるように、第２ゲート層を成すＰ＋型層８の各表面と、第１ゲート層を成すＰ＋型層８の各表面とに接触するように形成されている。具体的には、図２中には示されていないが、層間絶縁膜９（図１参照）にはコンタクトホールが形成されており、このコンタクトホールを介してゲート配線９とＰ＋型層８とが電気的に接続されている。また、図２中の点線で示したように、選択エッチングによって、Ｎ＋型ソース層４にもコンタクトホール４ａが形成されており、その中に、酸化膜（絶縁膜）１３を介してゲート配線９が埋め込まれ、Ｐ＋型層３と電気的に接続されている。
【００４３】
このゲート配線９は、例えば、Ｐ＋型半導体とオーミック接触可能な材質であるＮｉ膜と、その上に積層されたＮｉおよびＡｌの合金膜とから構成される。
【００４４】
そして、図中に示されるように、セル部のうち複数のＪ−ＦＥＴが形成された領域内では、ゲート配線１０は、トレンチ６および第１ゲート層８が延設された方向、つまりこれらの長手方向に延設された部位（第１部位）１００と、その部位１００に対して垂直方向に延設された部位（第２部位）１０１とによって構成されている。部位１０１は、部位１００内の複数箇所に設けられ、各箇所において部位１００の両側に延設された構成となっている。また、部位１００は、例えば３μｍ程度の幅のＮｉ膜とその上に積層された８μｍ程度の幅のＮｉおよびＡｌの合金膜とから構成され、部位１０１は、例えばＮｉ膜のみによって構成されている。Ｎｉ膜の幅はトレンチ６の幅と同等とされ、例えば３μｍ程度に設定されている。すなわち、部位１００のように各Ｐ＋型層８に流す電流が集合する電流密度が高くなる位置はＮｉ膜だけでなく幅広の合金膜で構成し、部位１０１のように個々のＰ＋型層８に接続される位置はＮｉ膜１０３のみで構成したものとしている。
【００４５】
このような構成の部位１００、１０１が各セル毎に備えられている。そして、各部位１００、１０１の下方において、層間絶縁膜９（図１参照）に例えば１μｍ×１μｍの大きさのコンタクトホールが複数個形成され、各部位１００とＰ＋型層８とがコンタクト部８ａで電気的に接続されていると共に、各部位１０１とＰ＋型層３とがコンタクト部３ａで電気的に接続された構成とされている。このように、ゲート配線１０を通じて、各セルの第１ゲート層を成すＰ＋型層８および第２ゲート層を成すＰ＋型層３が外部と電気的に接続され、外部から各ゲート層の電位を制御できるようになっている。
【００４６】
一方、ソース配線２０は、図２の領域Ｂに示されるように、Ｎ＋型ソース層を成すＮ＋型層４の表面と接触するように形成されている。このソース領域１０は、例えば、Ｎ型層とオーミック接触可能な材質であるＮｉおよびＡｌの合金層から構成される。
【００４７】
そして、ソース配線２０も、図２に示されるように、セル部のうち複数のＪ−ＦＥＴが形成された領域内では、トレンチ６および第１ゲート層を成すＰ＋型層８の長手方向と平行に延設された部位２００と、その部位２００に対して垂直方向に延設された部位２０１とによって構成されている。部位２０１は、部位２００内の複数箇所に設けられ、各箇所において部位２００の両側に延設された構成となっている。ただし、セル部の最も外側に位置する場所においては、部位２０１は部位２００の片側にのみ設けられている。
【００４８】
また、部位２００と部位２０１は、共に、例えば８μｍ程度の幅のＮｉおよびＡｌの合金膜から構成されている。そして、各部位２０１がゲート配線１０における各部位１０１の隙間に入り込むように配置された構成となっている。
【００４９】
このような構成の部位２００、２０１が各セルに備えられている。そして、各部位２０１の下方において、層間絶縁膜９（図１参照）に例えば２μｍ×２μｍの大きさのコンタクトホールが複数個形成され、各部位２０１とＮ＋型層４とがコンタクト部４ｂで電気的に接続された構成となっている。このように、ソース配線２０を通じて、各セルのソース層を成すＮ＋型層４が外部と電気的に接続された構成となっている。
【００５０】
このように構成された炭化珪素半導体装置において、セル部に形成されたＪ−ＦＥＴはノーマリオフで作動する。この作動は、ゲート配線１０への印加電圧によって制御され、以下のようにダブルゲート駆動が行われる。
【００５１】
すなわち、ゲート配線１０の電位に基づいて、第１、第２ゲート層となるＰ＋型層３、８の双方からＮ−型エピ層７側に延びる空乏層の延び量が制御される。例えば、ゲート配線１０に電圧を印加していない時には、Ｎ−型エピ層７がＰ＋型層３、８の双方から延びる空乏層によってピンチオフされる。これにより、ソース−ドレイン間の電流がオフされる。そして、Ｐ＋型層３、８とＮ−型エピ層７との間に順バイアスをかけると、Ｎ−型エピ層７に延びる空乏層の延び量が縮小される。これにより、チャネル領域が設定されて、ソース−ドレイン間に電流が流される。
【００５２】
以上の説明したように、本実施形態では、第１、第２ゲート層となるＰ＋型層８およびＰ＋型層３の電位を同電位で制御するダブルゲート構造において、ゲート配線１０とソース配線２０のレイアウト構成を示した。このような構成によれば、Ｊ−ＦＥＴを形成した炭化珪素半導体装置におけるソース配線２０とゲート配線１０において、セルサイズ拡大を抑制できるレイアウト構成とすることが可能となる。
【００５３】
（第２実施形態）
本発明の第２実施形態について説明する。図３に、本実施形態における炭化珪素半導体装置を上面から見たときのレイアウト図を示す。また、本図中に、炭化珪素半導体装置を構成する各部位のサイズを示す。これら各サイズの単位は図中には記載されていないが、すべてμｍである。
【００５４】
本実施形態は、第１実施形態と異なり、第１、第２ゲート層となるＰ＋型層８およびＰ＋型層３の電位を独立して制御するダブルゲート構造を採用する場合において、ゲート配線およびソース配線の好適なレイアウトを示すものである。この他の部分に関しては、炭化珪素半導体装置の構成について第１実施形態と同様であるため、ここでは異なる部分についてのみ説明する。
【００５５】
図３に示されるように、セル部のうち複数のＪ−ＦＥＴが形成された領域内では、ゲート配線１０は、トレンチ６および第１ゲート層８が延設された方向、つまりこれらの長手方向に垂直に延設された部位（第１部位）１１０と、その部位１１０に対して垂直方向（長手方向方向と平衡）に延設された部位（第２部位）１１１とによって構成されている。部位１１１は、部位１１０内の複数箇所に設けられ、各箇所において部位１１０の両側に延設された構成となっている。また、部位１１０は、例えば３μｍ程度の幅のＮｉ膜１１０ａとその上に積層された８μｍ程度の幅のＮｉおよびＡｌの合金膜１１０ｂとから構成され、部位１１１は、例えばＮｉ膜１１１ａのみによって構成されている。Ｎｉ膜１１１ａの幅はトレンチ６の幅と同等とされ、例えば３μｍ程度に設定されている。すなわち、部位１１０のように各Ｐ＋型層８に流す電流が集合する電流密度が高くなる位置はＮｉ膜１１０ａだけでなく幅広の合金膜１１０ｂで構成し、部位１１１のように個々のＰ＋型層８に接続される位置はＮｉ膜１１１ａのみで構成したものとしている。
【００５６】
このような構成の部位１１０、１１１が各セル毎に備えられている。そして、各部位１１１の下方において、層間絶縁膜９（図１参照）に例えば１μｍ×１μｍの大きさのコンタクトホールが複数個形成されており、各部位１０ｂとＰ＋型層８とコンタクト部８ｂにて電気的に接続されている。
【００５７】
また、複数のＪ−ＦＥＴが形成された領域外では、ゲート配線１０は、部位１１１と平行に延設された８μｍ程度の幅の共通ライン１１２と、第１ゲートパッド１１３の下方のほぼ全域に形成され、共通ライン１１２に電気的に接続された部位１１４とによって構成されている。そして、各セルに備えられたゲート配線１０の部位１１０が、複数のＪ−ＦＥＴが形成された領域を挟んでトレンチ６および第１ゲート層８の長手方向の一方側に引き延ばされ、共通ライン１１２に接続された構成となっている。このため、ゲート配線１０における部位１１０、１１１、共通ライン１１２および部位１１４を通じて、各セルの第１ゲート層を成すＰ＋型層８が第１ゲートパッド１１３に電気的に接続され、第１ゲートパッド１１３を介して外部から各ゲート層の電位を制御できるようになっている。
【００５８】
一方、複数のＪ−ＦＥＴが形成された領域外において、各セルに対して第１ゲートパッド１１３が備えられた側と同じ側に、第２ゲート層を成すＰ＋型層３と電気的に接続される第２ゲートパッド１１５が備えられている。具体的には、この領域において、ソース層４を貫通するようにコンタクトホールが形成されており、コンタクトホールを介してＰ＋型層３と第２ゲートパッド１１５とが直接接触するように構成されている。
【００５９】
ソース配線２０も、図３に示されるように、セル部のうち複数のＪ−ＦＥＴが形成された領域内では、トレンチ６および第１ゲート層８の長手方向と垂直に延設された部位（第３部位）２１０と、その部位２１０に対して垂直方向に延設された部位（第４部位）２１１とによって構成されている。部位２１０は、ゲート配線１０における部位１１０から例えば３０もしくは４０μｍ離れた位置に形成されている。部位２１１は、部位２１０内の複数箇所に設けられ、各箇所において部位２１０の両側に延設された構成となっている。ただし、セル部の最も外側に位置する場所においては、部位２１１は部位２１０の片側にのみ設けられている。
【００６０】
また、部位２１０と部位２１１は、共に、例えば８μｍ程度の幅のＮｉおよびＡｌの合金膜から構成されている。そして、各部位２１１がゲート配線１０における各部位１１１の隙間に入り込むように配置された構成となっている。具体的には、部位２１０からゲート配線１０の部位１１１の先端位置までの距離が例えば２μｍ程度とされている。また、部位２１１の先端位置からゲート配線１０の部位１１０までの距離が例えば４μｍ程度とされ、各部位２１１とゲート配線１０の部位１１１との間隔が例えば２μｍ程度とされている。このような構成の部位２１０、２１１が各セルに備えられている。そして、各部位２１１の下方において、層間絶縁膜９（図１参照）に例えば２μｍ×２μｍの大きさのコンタクトホールが複数個形成されており、各部位２１１とＮ＋型層４とがコンタクト部４ｂにて電気的に接続されている。
【００６１】
また、複数のＪ−ＦＥＴが形成された領域外では、ソース配線２０は、部位２１１と平行に延設されたソースパッド２１２によって構成されている。そして、各セルに備えられたソース配線２０の部位２１０が、複数のＪ−ＦＥＴが形成された領域を挟んでトレンチ６および第１ゲート層８の長手方向の他方側、つまりゲートパッド１１３とは反対側に引き延ばされ、ソースパッド２１２に接続された構成となっている。このため、ソース配線２０における部位２１０、２１１を通じて、各セルのソース層を成すＮ＋型層４がソースパッド２１２に電気的に接続され、ソースパッド２１２を介して外部と電気的に接続されるようになっている。
【００６２】
以上の説明したように、第１、第２ゲート層となるＰ＋型層８およびＰ＋型層３の電位を独立して制御するダブルゲート構造においては、本実施形態のようにゲート配線１０およびソース配線２０をレイアウトすることができる。これにより、Ｊ−ＦＥＴを形成した炭化珪素半導体装置におけるソース配線２０とゲート配線１０において、セルサイズ拡大を抑制できるレイアウト構成とすることが可能となる。
【００６３】
（第３実施形態）
本発明の第２実施形態について説明する。図４に、本実施形態における炭化珪素半導体装置を上面から見たときのレイアウト図を示す。本実施形態は、第１実施形態と同様、第１、第２ゲート層となるＰ＋型層８およびＰ＋型層３を同電位で制御するダブルゲート構造を採用する場合において、ゲート配線１０およびソース配線２０の好適なレイアウトを示すものである。この他の部分に関しては、炭化珪素半導体装置の構成について第１実施形態と同様であり、また、レイアウト構成についても、第３実施形態とほぼ同様であるため、第３実施形態に対して異なる部分についてのみ説明する。
【００６４】
図４に示されるように、本実施形態では、ゲート配線１０のうち、トレンチ６および第１ゲート層８の長手方向に垂直に延設された部位１１０の下方において、層間絶縁膜９（図１参照）およびＮ＋型層４に１μｍ×１μｍの大きさのコンタクトホールが複数個形成されており、各部位１１０と第２ゲート層を成すＰ＋型層３とコンタクト部３ａにて電気的に接続された構成となっている。
【００６５】
そして、第３実施形態に示した共通ライン１１２の場所全域がゲートパッド１１３とされている。
【００６６】
このように、第１、第２ゲート層となるＰ＋型層８およびＰ＋型層３を同電位に制御するダブルゲート構造においては、本実施形態のようにゲート配線１０およびソース配線２０をレイアウトすることができる。これにより、Ｊ−ＦＥＴを形成した炭化珪素半導体装置におけるソース配線２０とゲート配線１０において、セルサイズ拡大を抑制できるレイアウト構成とすることが可能となる。
【００６７】
（第４実施形態）
本発明の第４実施形態について説明する。図５に、本実施形態における炭化珪素半導体装置を上面から見たときのレイアウト図を示す。本実施形態は、第２実施形態と同様、第１、第２ゲート層となるＰ＋型層８およびＰ＋型層３の電位を独立して制御するダブルゲート構造を採用する場合において、ゲート配線およびソース配線の好適なレイアウトを示すものである。この他の部分に関しては、炭化珪素半導体装置の構成について第３実施形態と同様であるため、異なる部分についてのみ説明する。
【００６８】
図５に示されるように、本実施形態では、ソース配線２０のうち、トレンチ６および第１ゲート層８の長手方向に並行に延設された部位２１１が、トレンチ６から第２実施形態よりも短い距離、例えば１μｍの位置に形成されたものとしている。また、この部位２１１の先端からゲート配線１０における部位１１０までの距離も第２実施形態よりも短い距離、例えば２μｍとされている。そして、ソース配線２０のうち、トレンチ６および第１ゲート層８の長手方向に並行に延設された部位２１１が、Ｎｉ膜によって構成されたものとしている。
【００６９】
このように、ソース配線２０における部位２１１がゲート配線１０における部位１１０から近い位置に形成されるような場合には、部位２１１をＮｉ膜で構成するようにすれば、より微細なセルに対しても対応することが可能となる。
【００７０】
（第５実施形態）
本発明の第５実施形態について説明する。図６に、本実施形態における炭化珪素半導体装置を上面から見たときのレイアウト図を示す。本実施形態は、第３実施形態と同様、第１、第２ゲート層となるＰ＋型層８およびＰ＋型層３を同電位に制御するダブルゲート構造を採用する場合において、第４実施形態に示したようなレイアウトでソース配線２０の部位２１１を形成したものである。
【００７１】
このように、ソース配線２０における部位２１１がゲート配線１０における部位１１０から近い位置に形成されるような場合にも、ゲート配線１０における各部位１１０と第２ゲート層を成すＰ＋型層３とがコンタクト部３ａにて電気的に接続された構成とすることが可能である。
【００７２】
（第６実施形態）
本発明の第６実施形態について説明する。図７に、本実施形態における炭化珪素半導体装置の一部断面斜視レイアウト図を示す。
【００７３】
本実施形態は、第１実施形態に対して、選択エッチングによってＮ＋型層４に形成したコンタクトホール４ａが、Ｎ−型エピ層７のうちゲート配線１０における部位１０１の下方に位置する部分まで除去するように形成されていることが異なる。すなわち、コンタクトホール４ａのサイズを第１実施形態よりも大きく設定し、ゲート配線１０のうちコンタクトホール４ａ表面の酸化膜１３内に埋め込まれる部分の面積が大きくなるようにすることで、ゲート配線１０と第２ゲート層を成すＰ＋型層３とのコンタクト面積が大きくなるようにしている。このようにすれば、よりゲート配線１０と第２ゲート層を成すＰ＋型層３とのコンタクト抵抗が低下し、炭化珪素半導体装置のオン抵抗を低下させることができる。
【００７４】
（第７実施形態）
本発明の第７実施形態について説明する。図８に、本実施形態における炭化珪素半導体装置の一部断面斜視レイアウト図を示す。
【００７５】
本実施形態は、多層配線構造を採用することにより、第１実施形態に対して、さらなるセルサイズ縮小を図ったものである。
【００７６】
具体的には、各トレンチ６のピッチが第１実施形態よりも短く設定されている。また、各トレンチ６の間において１列にソース層を構成するＮ＋型層４におけるソース配線２０とのコンタクト部４ｂと第２ゲート層を構成するＰ＋型層３におけるゲート配線１０とのコンタクト部３ａとが並べられた構成とされている。
【００７７】
そして、ソース配線２０は、トレンチ６の間に配置された同じ列のコンタクト部４ｂが連結され、かつ、各コンタクト部４ｂが隣接する列の各コンタクト部４ｂと連結されるように、部位２００と部位２０１とがメッシュ状に組み合わされたレイアウトとされている。また、ゲート配線１０も、同じトレンチ６内のＰ＋型層８の各コンタクト部８ａが連結され、かつ、各コンタクト部８ａが隣接する列におけるＰ＋型層３の各コンタクト部３ａと連結されるように、部位１００と部位１０１とがメッシュ状に組み合わされたレイアウトとされている。これらソース配線２０とゲート配線１０とは、別々の層として構成され、図示しない層間絶縁膜を介して各層が電気的に絶縁された状態とされている。
【００７８】
このように、第１、第２ゲート層となるＰ＋型層８およびＰ＋型層３を同電位に制御するダブルゲート構造を採用する場合において、ソース配線２０とゲート配線１０とを多層配線構造とすることにより、よりセルサイズ縮小を図ることが可能となる。
【００７９】
（第８実施形態）
本発明の第８実施形態について説明する。図９に、本実施形態における炭化珪素半導体装置の一部断面斜視レイアウト図を示す。
【００８０】
本実施形態も、多層配線構造を採用することにより、第１実施形態に対して、さらなるセルサイズ縮小を図ったものである。
【００８１】
本実施形態は、第１実施形態に対して、第２ゲート層を成すＰ＋型層３とゲート配線１０との電気的接続と、ソース層を成すＮ＋型層４とソース配線２０との電気的接続を変更したものである。その他は第１実施形態と同様である。
【００８２】
図９に示されるように、本実施形態では、Ｐ＋型層３のうちゲート配線１０と電気的に接続が成されるコンタクト部３ａの位置する部分において、隣接するトレンチ６内に配置されたＰ＋型層８の間のＮ＋型層４およびＮ−型エピ層７が除去されるようにしている。
【００８３】
図中領域Ａで示したように、ゲート配線１０は、同じトレンチ６内のＰ＋型層８の各コンタクト部８ａが連結され、かつ、各コンタクト部８ａが隣接する列におけるＰ＋型層３の各コンタクト部３ａと連結されるように、メッシュ状にレイアウトされている。そして、半導体基板５の表面に形成された層間絶縁膜９（図１参照）の上にゲート配線１０が配置され、層間絶縁膜９に形成されたコンタクトホールを介し、コンタクト部３ａを通じてＰ＋型層３と接続され、コンタクト部８ａを介してＰ＋型層８と接続された状態とされている。
【００８４】
また、図中領域Ｂで示したように、ソース配線２０は、隣接するトレンチ６に挟まれたソース層を成すＮ＋型層４の各コンタクト部４ｂが連結されるように、ストライプ状にレイアウトされている。そして、ゲート配線１０の表面に形成された図示しない層間絶縁膜の上にソース配線２０が配置され、層間絶縁膜に形成されたコンタクトホールを介し、コンタクト部４ｂを通じてＮ＋型層４と接続された状態とされている。
【００８５】
このように、第１、第２ゲート層となるＰ＋型層８およびＰ＋型層３を同電位に制御するダブルゲート構造を採用する場合において、ソース配線２０とゲート配線１０とを多層配線構造とすれば、各トレンチ６の間隔を第１実施形態よりも狭くすることが可能であり、よりセルサイズ縮小を図ることが可能となる。
【００８６】
（第９実施形態）
本発明の第９実施形態について説明する。図１０に、本実施形態における炭化珪素半導体装置の一部断面斜視レイアウト図を示す。
【００８７】
本実施形態も、多層配線構造を採用することにより、第１実施形態に対して、さらなるセルサイズ縮小を図ったものである。
【００８８】
本実施形態は、Ｐ＋型層３のうちゲート配線１０と電気的に接続が成されるコンタクト部３ａの位置する部分において、トレンチ６およびＰ＋型層８の長手方向に垂直にトレンチを設け、その位置を全体的に凹ませた構成としている。このため、第１ゲート層を成すＰ＋型層８におけるゲート配線１０とのコンタクト部８ａは、交互に、高さが違う構成とされている。
【００８９】
その他の構成については、第８実施形態と同様であり、ゲート配線１０はメッシュ状に、ソース配線２０はストライプ状にレイアウトされている。
【００９０】
このように、第１、第２ゲート層となるＰ＋型層８およびＰ＋型層３を同電位に制御するダブルゲート構造を採用する場合において、ソース配線２０とゲート配線１０とを多層配線構造とすれば、各トレンチ６の間隔を第１実施形態よりも狭くすることが可能であり、よりセルサイズ縮小を図ることが可能となる。
【００９１】
（第１０実施形態）
本発明の第１０実施形態について説明する。図１１に、本実施形態における炭化珪素半導体装置の一部断面斜視レイアウト図を示す。
【００９２】
本実施形態は、Ｎ−型エピ層７の一部、具体的には、チャネル領域とされない部分にＢやＡｌなどのＰ型不純物をイオン注入することにより、Ｐ＋型層（イオン注入層）３０によって第１ゲート層を成すＰ＋型層８と第２ゲート層を成すＰ＋型層３とが連結された構成としたものである。
【００９３】
すなわち、隣接するトレンチ６に挟まれたＮ＋型層４では、コンタクト部４ｂが１列に並べられた状態とされるが、コンタクト部４ｂと対向する位置のＮ−型エピ層７をすべてチャネル層として機能させなくても良い。このため、Ｎ−型エピ層７のうち、コンタクト部４ｂのうち最もトレンチ６の長手方向先端位置に配置されるものと対向する部位をチャネル層として機能させるとすれば、その隣に位置するコンタクト部４ｂと対向する部位はチャネル層として機能させなくても良い。
【００９４】
したがって、例えば、コンタクト部４ｂの１個おき、もしくは数個おきに、それと対向する部位のＮ−型−型エピ層７をチャネル層として機能させないようにし、その部位にＰ型不純物をイオン注入するようにすれば、Ｐ＋型層３０によってＰ＋型層８とＰ＋型層３とが接続された構成とされる。
【００９５】
このような構成とすれば、図中領域Ａや領域Ｂに示したように、ゲート配線１０やソース配線２０を共に、Ｐ＋型層８やＮ＋型層５と平行となるストライプ形状という簡単なレイアウトとすることが可能となる。また、多層配線構造としなくても各トレンチ６の間隔を第１実施形態よりも狭くすることが可能であり、よりセルサイズ縮小を図ることが可能となる。
【００９６】
このように、本実施形態の構成とすることで、第１、第２ゲート層となるＰ＋型層８およびＰ＋型層３を同電位に制御するダブルゲート構造を採用する場合において、よりセルサイズ縮小を図ることが可能となる。
【００９７】
（第１１実施形態）
本発明の第１１実施形態について説明する。図１２に、本実施形態における炭化珪素半導体装置の一部断面斜視レイアウト図を示す。
【００９８】
本実施形態は、第１０実施形態と同様に、Ｎ−型エピ層７のうち、チャネル領域とされない部分において、第１ゲート層を成すＰ＋型層８と第２ゲート層を成すＰ＋型層３とが連結するものであるが、本実施形態ではＰ＋型層３０よりも上にＮ−型エピ層７およびＮ＋型層４が形成されていないことが異なる。
【００９９】
すなわち、第１０実施形態では図１１に示されるようにＰ＋型層３よりも上に位置するＮ−型エピ層７およびＮ＋型層４の表面からイオン注入することでＰ＋型層３０を形成しているが、本実施形態ではそれらを除去してからイオン注入することでＰ＋型層３０を形成するようにしている。その他については第１０実施形態と同様である。
【０１００】
本実施形態の構成としても、よりセルサイズ縮小を図ることが可能となる。そして、本実施形態の製造工程によれば、深いイオン注入を行わなくてもＰ＋型層３０を形成可能であるため、Ｐ＋型層３０の形成に高エネルギーのイオン注入装置が必要とされない。
【０１０１】
（第１２実施形態）
上記第１０、第１１実施形態では、ゲート配線１０がＰ＋型層８に対して平行に形成され、ソース配線２０がＮ＋型層４に対して平行に形成された場合を例に挙げて説明したが、必ずしも平行とされなくておも良い。この場合のレイアウト構成について、図１３、図１４を参照して説明する。
【０１０２】
図１３は、本実施形態における炭化珪素半導体装置の全体レイアウト構成を示したものである。また、図１４（ａ）、（ｂ）は、図１３の範囲Ａ、Ｂの部分拡大図、（ｃ）、（ｄ）は図１３のＣ−Ｃ断面およびＤ−Ｄ断面図に相当する。
【０１０３】
図１３に示されるように、炭化珪素半導体装置が略正方形状に構成されており、その一辺側にソースパッド４０が配置され、ソースパッド４０とは反対側の辺の一端に第１、第２ゲート層となるＰ＋型層８、３が接続されるゲートパッド５０が配置されている。
【０１０４】
ソースパッド４０やゲートパッド５０の下方には、層間絶縁膜９（図１４（ｃ）参照）を介してＮｉ膜やＮｉおよびＡｌからなる合金層にて構成されるソース配線２０およびゲート配線１０が形成されている。
【０１０５】
ソース配線２０は、ソースパッド４０の下方のほぼ全域に延設された部位２２０と、その部位２２０からソースパッド４０の長手方向に対して垂直に延設された４本のライン２２１とを有して構成されている。
【０１０６】
そして、セル部の内部においては、図１４（ａ）に示されるように、このソース配線２０における各ライン２２１の長手方向と垂直に、ソース層を成すＮ＋型層４のコンタクト部４ｂが各トレンチ６の間に延設されている。つまり、このコンタクト部４ｂとされる場所において、層間絶縁膜９（図１４（ｃ）参照）にコンタクトホールが形成されており、ソース配線２０とＮ＋型層４との電気的接続が成されている。
【０１０７】
また、ゲート配線１０は、ゲートパッド５０の下方ほぼ全域に延設された部位１２０と、４本のライン４１の間に延設された３本の内部ライン１２１と、ソース配線２０の周囲を囲むように構成された外周ライン１２２とを有して構成されている。
【０１０８】
そして、セル部の内部においては、図１４（ａ）に示されるように、このゲート配線１０における各内部ライン１２１の下方において、各内部ライン１２１とオーバラップするようにＰ＋型層３０がイオン注入によって形成されている。このＰ＋型層３０の中央のラインがコンタクト部３０ａとされている。つまり、このコンタクト部３０ａとされる場所において、層間絶縁膜９にコンタクトホールが形成されており、ゲート配線１０とＰ＋型層３０との電気的接続が成されている。このようにして、ゲート配線１０と各ゲート層を成すＰ＋型層３、８との電気的接続が成されている。
【０１０９】
一方、外周部領域においては、図１４（ｂ）に示されるように、トレンチ６の先端がゲート配線１０における外周ライン１２２とオーバラップするようにレイアウトされている。この先端位置において層間絶縁膜９にコンタクトホールが形成され、第１ゲート層を成すＰ＋型層８と外周ライン１２２とがコンタクト部８ａにて接続された構成となっている。また、外周ライン１２２のうちトレンチ６よりもセル部の外周に位置する領域とオーバラップする位置において、Ｎ＋型層４にトレンチ４ｃが形成されており、このトレンチを通じて外周ライン１２２と第２ゲート層を成すＰ＋型層３とが接続された構成となっている。
【０１１０】
さらに、図１４（ｃ）に示されるように、ゲートパッド５０は、ゲート配線１０を含む層間絶縁膜９の表面に形成された保護膜６１の開口部分に形成されている。このゲートパッド５０が形成された領域においては、トレンチ６がセル部から引き延ばされており、セル部と同様にその内部にＰ＋型層８が形成された構成となっている。そして、ゲートパッド５０の下方位置においては、Ｎ＋型層４が除去されていると共に、Ｐ＋型層３およびＰ＋型層８の表層部にイオン注入で形成されたコンタクト部６０が形成され、Ｐ＋型層３およびＰ＋型層８とゲート配線１０との電気的接続が成されている。
【０１１１】
なお、外周部領域においては、トレンチ６と同じ工程によって形成されたトレンチ６２がセル部を囲むように形成されており、このトレンチ６２およびその内壁面に形成されたＮ−型エピ層６３によって絶縁分離が成されている。
【０１１２】
以上説明したように、本実施形態では、ゲート配線１０がＰ＋型層８に対して垂直に形成され、ソース配線２０がＮ＋型層４に対して垂直に形成されるレイアウト構成としている。このような構成においても、第１実施形態と同様の効果を得ることが可能である。
【０１１３】
（第１３実施形態）
上記第１２実施形態では、第１ゲート層と第２ゲート層とが同電位に制御されるダブルゲート構造についての炭化珪素半導体装置のレイアウトの一例を示したが、本実施形態では、第１ゲート層と第２ゲート層との電位が独立して制御可能なダブルゲート構造についての例を示す。
【０１１４】
図１５に、本実施形態における炭化珪素半導体装置の一部断面斜視レイアウト図を示す。この図に示されるように、セル部には、第１ゲート層を成すＰ＋型層８に接続されるゲート配線１０（領域Ａ）とソース層を成すＮ＋型層４に接続されるソース配線２０（領域Ｂ）しか形成されていない。このような構成の炭化珪素半導体装置では、図１５に示されるセル部とは別の場所に第２ゲート層用のゲートパッド（第２ゲートパッド）が形成されることになる。
【０１１５】
図１６に、本実施形態における炭化珪素半導体装置の全体レイアウト構成を示す。また、図１７（ａ）、（ｂ）に、図１６の範囲Ｅ、Ｆの部分拡大図、（ｃ）、（ｄ）に図１６のＧ−Ｇ断面およびＨ−Ｈ断面図を示す。以下、これらの図に基づいて、本実施形態における炭化珪素半導体装置の構成について説明するが、ほぼ第１２実施形態と同様の構成となっているため、異なる部分についてのみ説明する。
【０１１６】
図１６に示されるように、本実施形態では、第１ゲート層となるＰ＋型層８が接続されるゲートパッド５０と、第２ゲート層となるＰ＋型層３が接続されるゲートパッド７０とが、ソース配線２０における内部ライン２２１のうち内側に配置される２本の先端位置において、隣接するように配置されている。
【０１１７】
ゲートパッド５０の下方には、層間絶縁膜９（図１７（ｃ）、（ｄ）参照）を介してＮｉ膜やＮｉおよびＡｌからなる合金層にて構成されるゲート配線１０が形成されている。このゲート配線１０は、ゲートパッド７０と電気的に分離されていることと、第２ゲート層を成すＰ＋型層３に接続されていないこと以外は、第１２実施形態と同様の構成となっている。
【０１１８】
また、ゲートパッド７０の下方には、層間絶縁膜９を介して、ゲート配線７１が形成されている。このゲート配線７１は、ゲートパッド７０の下方のほぼ全域に延設された部位７２と、ゲート配線１０における外周ライン１２２を囲むように構成された外周ライン７３とを有して構成されている。
【０１１９】
そして、ゲート配線１０と第１ゲート層を成すＰ＋型層８との接続は、セル部の内部において行われている。具体的には、図１７（ａ）に示されるように、各トレンチ６内のＰ＋型層８のうち、ゲート配線１０における各内部ライン１２１とオーバラップする領域がコンタクト部８ａとされている。つまり、このコンタクト部８ａとされる場所において、層間絶縁膜９にコンタクトホールが形成されており、ゲート配線１０とＰ＋型層８との電気的接続が成されている。
【０１２０】
このように、本実施形態では、第１ゲート層と第２ゲート層との電位が独立して制御可能なダブルゲート構造について、上述したような構成としている。このような構成においても、第１実施形態と同様の効果を得ることが可能である。
【０１２１】
（他の実施形態）
上記実施形態では、第１導電型がＮ型、第２導電型がＰ型となる炭化珪素半導体装置について説明したが、これらの導電型が逆になるものに関しても本発明を適用することができる。
【図面の簡単な説明】
【０１２２】
【図１】本発明の第１実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２】図１に示す炭化珪素半導体装置の一部断面斜視図である。
【図３】本発明の第２実施形態における炭化珪素半導体装置のレイアウト構成を示した図である。
【図４】本発明の第３実施形態における炭化珪素半導体装置のレイアウト構成を示した図である。
【図５】本発明の第４実施形態における炭化珪素半導体装置のレイアウト構成を示した図である。
【図６】本発明の第５実施形態における炭化珪素半導体装置のレイアウト構成を示した図である。
【図７】本発明の第６実施形態における炭化珪素半導体装置の一部断面斜視図である。
【図８】本発明の第７実施形態における炭化珪素半導体装置の一部断面斜視図である。
【図９】本発明の第８実施形態における炭化珪素半導体装置の一部断面斜視図である。
【図１０】本発明の第９実施形態における炭化珪素半導体装置の一部断面斜視図である。
【図１１】本発明の第１０実施形態における炭化珪素半導体装置の一部断面斜視図である。
【図１２】本発明の第１１実施形態における炭化珪素半導体装置の一部断面斜視図である。
【図１３】本発明の第１２実施形態における炭化珪素半導体装置の全体レイアウト構成を示した図である。
【図１４】（ａ）、（ｂ）は、図１３の範囲Ａ、Ｂの部分拡大図、（ｃ）、（ｄ）は図１３のＣ−Ｃ断面およびＤ−Ｄ断面図である。
【図１５】本発明の第１３実施形態における炭化珪素半導体装置の一部断面斜視図である。
【図１６】図１４に示す炭化珪素半導体装置の全体レイアウト構成を示した図である。
【図１７】（ａ）、（ｂ）は、図１６の範囲Ｅ、Ｆの部分拡大図、（ｃ）、（ｄ）は図１６のＧ−Ｇ断面およびＨ−Ｈ断面図である。
【図１８】従来のＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す図である。
【図１９】従来の縦型パワーＭＯＳＦＥＴの断面構成を示す図である。
【符号の説明】
【０１２３】
１…Ｎ＋型基板、２…Ｎ−型ドリフト層、３、８…Ｐ＋型層、４…Ｎ＋型層、５…半導体基板、６…トレンチ、７…Ｎ−型エピ層、１０…ゲート配線、２０…ソース配線、１００、１０１、１１０〜１１２、１１４…ゲート配線の部位、２００、２０１、２１０、２１１…ソース配線の部位。
【図１】
2005166724.tif 000003
【図２】
2005166724.tif 000004
【図３】
2005166724.tif 000005
【図４】
2005166724.tif 000006
【図５】
2005166724.tif 000007
【図６】
2005166724.tif 000008
【図７】
2005166724.tif 000009
【図８】
2005166724.tif 000010
【図９】
2005166724.tif 000011
【図１０】
2005166724.tif 000012
【図１１】
2005166724.tif 000013
【図１２】
2005166724.tif 000014
【図１３】
2005166724.tif 000015
【図１４】
2005166724.tif 000016
【図１５】
2005166724.tif 000017
【図１６】
2005166724.tif 000018
【図１７】
2005166724.tif 000019
【図１８】
2005166724.tif 000020
【図１９】
2005166724.tif 000021