(57)【要約】【課題】バースト長に応じてバス線のエリアが増大していた。【解決手段】１ワード分のビット幅を有するデータ線１４、１５は、バンク１，２から読み出されたデータを出力スイッチ回路１６に伝送する。複数のセンスアンプ２１は、各バンク１，２のメモリセルからバック・グラウンド・リード・アドレス（ＢＧＡ）に応じて読み出されたデータを検出する。複数の第１の保持回路は、各センスアンプ２１から出力されるデータをそれぞれ保持する。複数の第２の保持回路２３は、ＢＧＡがバースト・アドレスに対して進んでいる時間分遅れて、各第１の保持回路から出力されるデータをそれぞれ保持する。デコーダ２４は、複数の第２の保持回路２３に保持されたデータを対応するデータ線１４，１５にそれぞれ供給する。【選択図】    図１
2005056448.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが配列されたバンクと、
前記バンクから読み出されたデータを伝送する１ワード分のビット幅を有するデータ線と、
前記バンクのメモリセルからリード・アドレスに応じて読み出されたデータを検出する複数のセンスアンプと、
前記各センスアンプから出力されるデータをそれぞれ保持する複数の第１の保持回路と、
前記リード・アドレスがバースト・アドレスに対して進んでいる時間分遅れて、前記各第１の保持回路から出力されるデータをそれぞれ保持する複数の第２の保持回路と、
前記複数の第２の保持回路に保持されたデータを対応する前記データ線にそれぞれ供給するデコーダと
を具備することを特徴とする半導体記憶装置。
【請求項２】
クロック信号に応じて、前記リード・アドレスが前記バースト・アドレスに対して進んでいる時間分、前記リード・アドレスを遅延し、前記第２の保持回路の制御信号を生成する遅延回路をさらに具備することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
複数のメモリセルが配列された第１のバンクと、
複数のメモリセルが配列された第２のバンクと、
前記第１、第２のバンクの一方から読み出されたデータをバースト・アドレスに応じて読み出す出力回路と、
前記第１、第２のバンクの一方が選択され、選択された一方のバンクのデータが前記バースト・アドレスより一定時間進んだリード・アドレスに応じて読み出された後、前記第１、第２のバンクの他方が選択された時、前記リード・アドレスが前記バースト・アドレスに対して進んでいる時間分遅れて前記第１、第２のバンクの他方を選択する選択回路と
を具備することを特徴とする半導体記憶装置。
【請求項４】
前記第１のバンクから読み出されたデータを伝送する１ワード分のビット幅を有する第１のデータ線と、
前記第２のバンクから読み出されたデータを伝送する１ワード分のビット幅を有する第２のデータ線と、
前記第１のバンクのメモリセルから前記リード・アドレスに応じて読み出されたデータを検出する複数の第１のセンスアンプと、
前記第２のバンクのメモリセルから前記リード・アドレスに応じて読み出されたデータを検出する複数の第２のセンスアンプと、
前記第１のセンスアンプから出力されたデータをそれぞれ保持する複数の第１の保持回路と、
前記第２のセンスアンプから出力されたデータをそれぞれ保持する複数の第２の保持回路と、
前記リード・アドレスが前記バースト・アドレスに対して進んでいる時間分遅れて、前記各第１の保持回路から出力されるデータをそれぞれ保持する複数の第３の保持回路と、
前記リード・アドレスが前記バースト・アドレスに対して進んでいる時間分遅れて、前記各第２の保持回路から出力されるデータをそれぞれ保持する複数の第４の保持回路と、
前記複数の第３の保持回路に保持されたデータを対応する前記第１のデータ線にそれぞれ供給する第１のデコーダと、
前記複数の第４の保持回路に保持されたデータを対応する前記第２のデータ線にそれぞれ供給する第２のデコーダと、
前記第１、第２のバンクのうちの一方のバンクのデータを出力した後、前記リード・アドレスが前記バースト・アドレスに対して進んでいる時間分遅れて、他方のバンクのデータを選択するための信号を生成するバンク選択信号発生回路と
を具備することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
クロック信号に応じて、前記リード・アドレスが前記バースト・アドレスに対して進んでいる時間分、前記リード・アドレスを遅延し、前記第３、第４の保持回路の制御信号を生成する遅延回路をさらに具備することを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記バンク選択信号発生回路は、クロック信号に応じて、前記リード・アドレスが前記バースト・アドレスに対して進んでいる時間分、バンク選択信号を遅延する遅延回路をさらに具備することを特徴とする請求項３記載の半導体記憶装置。
【請求項７】
複数のメモリセルが配列された第１のバンクと、
複数のメモリセルが配列された第２のバンクと、
前記第１、第２のバンクの不良ブロックのデータを記憶する複数のメモリセルが配列された冗長記憶部と、
前記不良ブロックのアドレスを記憶するアドレス記憶部と、
前記第１、第２のバンクの一方のデータを読み出すためのアドレスと前記アドレス記憶部に記憶された不良ブロックのアドレスとを比較し、これらが一致した場合、一致信号を出力する比較部と、
前記比較部から一致信号が出力されたとき、前記リード・アドレスが前記バースト・アドレスに対して進んでいる時間分遅れて前記冗長記憶部を選択する選択回路と
を具備することを特徴とする半導体記憶装置。
【請求項８】
前記第１のバンクから読み出されたデータを伝送する１ワード分のビット幅を有する第１のデータ線と、
前記第２のバンク及び前記冗長記憶部から読み出されたデータを伝送する１ワード分のビット幅を有する第２のデータ線と、
前記第１のバンクのメモリセルからリード・アドレスに応じて読み出されたデータを検出する複数の第１のセンスアンプと、
前記第２のバンクのメモリセル及び前記冗長記憶部のメモリセルの一方からリード・アドレスに応じて読み出されたデータを検出する複数の第２のセンスアンプと、
前記複数の第１のセンスアンプから出力されたデータをそれぞれ保持する複数の第１の保持回路と、
前記複数の第２のセンスアンプから出力されたデータをそれぞれ保持する複数の第２の保持回路と、
前記リード・アドレスがバースト・アドレスに対して進でいる時間分遅れて、前記各第１の保持回路から出力されるデータをそれぞれ保持する複数の第３の保持回路と、
前記リード・アドレスが前記バースト・アドレスに対して進でいる時間分遅れて、前記各第２の保持回路から出力されるデータをそれぞれ保持し、前記比較回路から前記一致信号が出力された時、前記リード・アドレスがバースト・アドレスに対して進でいる時間分遅れて、前記各第２の保持回路から出力されるデータをそれぞれ保持する複数の第４の保持回路と、
前記複数の第３の保持回路に保持されたデータを対応する前記第１のデータ線にそれぞれ供給する第１のデコーダと、
前記複数の第４の保持回路に保持されたデータを対応する前記第２のデータ線にそれぞれ供給する第２のデコーダと、
前記第１、第２のバス線に接続され、前記比較回路から前記一致信号が出力された時、前記第１、第２のバンクのうちの一方のバンクのデータを出力した後、前記リード・アドレスがバースト・アドレスに対して進んでいる時間分遅れて、前記冗長記憶部のデータを出力する出力回路と
をさらに具備することを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
複数のメモリセルが配列されたバンクと、
前記バンクから読み出された偶数番目のデータを伝送する１ワード分のビット幅を有する第１のデータ線と、
前記バンクから読み出された奇数番目のデータを伝送する１ワード分のビット幅を有する第２のデータ線と、
前記バンクのメモリセルからリード・アドレスに応じて読み出された偶数番目のデータを検出する複数の第１のセンスアンプと、
前記バンクのメモリセルからリード・アドレスに応じて読み出された奇数番目のデータを検出する複数の第２のセンスアンプと、
前記各第１のセンスアンプから出力されるデータをそれぞれ保持する複数の第１の保持回路と、
前記各第２のセンスアンプから出力されるデータをそれぞれ保持する複数の第２の保持回路と、
前記リード・アドレスがバースト・アドレスに対して進んでいる時間分遅れて、前記各第１の保持回路から出力されるデータをそれぞれ保持する複数の第３の保持回路と、
前記第３の保持回路より１クロック遅れて、前記各第２の保持回路から出力されるデータをそれぞれ保持する複数の第４の保持回路と、
前記各第３の保持回路に保持されたデータを前記第１のデータ線に供給する第１のデコーダと、
前記各第４の保持回路に保持されたデータを前記第２のデータ線に供給する第２のデコーダと、
前記第１、第２のデータ線に接続され、前記第１、第２のデータ線により伝送されたデータを交互に出力する出力回路と
を具備することを特徴とする半導体記憶装置。
【請求項１０】
前記第１、第２のデコーダは、２クロックの周期で動作し、互いに１クロックの位相差を有することを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
所望のデータを前記出力回路から出力する際、前記第１、第２のデコーダは、前記データを出力する１クロック前に、前記データを前記第１、第２のデータ線に出力することを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
それぞれ複数のメモリセルが配列された第１、第２のバンクと、
前記第１のバンクから読み出された偶数番目のデータを伝送する１ワード分のビット幅を有する第１のデータ線と、
前記第１のバンクから読み出された奇数番目のデータを伝送する１ワード分のビット幅を有する第２のデータ線と、
前記第２のバンクから読み出された偶数番目のデータを伝送する１ワード分のビット幅を有する第３のデータ線と、
前記第２のバンクから読み出された奇数番目のデータを伝送する１ワード分のビット幅を有する第４のデータ線と、
前記第１のバンクのメモリセルからリード・アドレスに応じて読み出された偶数番目のデータを前記第１のデータ線に出力し、前記第１のバンクのメモリセルからリード・アドレスに応じて読み出された奇数番目のデータを前記第２のデータ線に出力する第１の出力回路と、
前記第２のバンクのメモリセルからリード・アドレスに応じて読み出された偶数番目のデータを前記第３のデータ線に出力し、前記第２のバンクのメモリセルからリード・アドレスに応じて読み出された奇数番目のデータを前記第４のデータ線に出力する第２の出力回路と、
前記第１乃至第４のデータ線に接続され、前記第１、第２のバンクの選択された一方に対応する第１、第２のデータ線と第３、第４のデータ線のうちの一方から前記偶数番目のデータ及び奇数番目のデータを交互に出力する第３の出力回路と
を具備することを特徴とする半導体記憶装置。
【請求項１３】
前記第１の出力回路は、
前記第１のバンクのメモリセルからリード・アドレスに応じて読み出された偶数番目のデータを検出する複数の第１のセンスアンプと、
前記第１のバンクのメモリセルからリード・アドレスに応じて読み出された奇数番目のデータを検出する複数の第２のセンスアンプと、
前記各第１のセンスアンプから出力されるデータをそれぞれ保持する複数の第１の保持回路と、
前記各第２のセンスアンプから出力されるデータをそれぞれ保持する複数の第２の保持回路と、
前記リード・アドレスがバースト・アドレスに対して進んでいる時間分遅れて、前記各第１の保持回路から出力されるデータをそれぞれ保持する複数の第３の保持回路と、
前記第３の保持回路より１クロック遅れて、前記各第２の保持回路から出力されるデータをそれぞれ保持する複数の第４の保持回路と、
前記各第３の保持回路に保持されたデータを前記第１のデータ線に供給する第１のデコーダと、
前記各第４の保持回路に保持されたデータを前記第２のデータ線に供給する第２のデコーダと
を具備することを特徴とする請求項１２記載の半導体記憶装置。
【請求項１４】
前記第２の出力回路は、
前記第２のバンクのメモリセルからリード・アドレスに応じて読み出された偶数番目のデータを検出する複数の第３のセンスアンプと、
前記第２のバンクのメモリセルからリード・アドレスに応じて読み出された奇数番目のデータを検出する複数の第４のセンスアンプと、
前記各第３のセンスアンプから出力されるデータをそれぞれ保持する複数の第５の保持回路と、
前記各第４のセンスアンプから出力されるデータをそれぞれ保持する複数の第６の保持回路と、
前記リード・アドレスがバースト・アドレスに対して進んでいる時間分遅れて、前記各第５の保持回路から出力されるデータをそれぞれ保持する複数の第７の保持回路と、
前記第７の保持回路より１クロック遅れて、前記各第６の保持回路から出力されるデータをそれぞれ保持する複数の第８の保持回路と、
前記各第７の保持回路に保持されたデータを前記第３のデータ線に供給する第３のデコーダと、
前記各第８の保持回路に保持されたデータを前記第４のデータ線に供給する第４のデコーダと
を具備することを特徴とする請求項１２記載の半導体記憶装置。
【請求項１５】
前記第１、第２のデコーダは、２クロックの周期で動作し、前記第１のデコーダと前記第２のデコーダは互いに１クロックの位相差を有することを特徴とする請求項１３記載の半導体記憶装置。
【請求項１６】
前記第３、第４のデコーダは、２クロックの周期で動作し、前記第３のデコーダと前記第４のデコーダは互いに１クロックの位相差を有することを特徴とする請求項１４記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば不揮発性半導体記憶装置等のバースト・コンティニュアス・リード（Ｂｕｒｓｔ  Ｃｏｎｔｉｎｕｏｕｓ  Ｒｅａｄ）機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
近時、例えばフラッシュメモリのような不揮発性半導体記憶装置、あるいはダイナミックＲＡＭは、大容量化が進んでいる。この大容量の半導体記憶装置からデータを高速に読み出すため、メモリセルアレイは複数のバンクに分割され、各バンクに複数のセンスアンプが配置され、データ線の容量削減が図られている。さらに、外部アドレスとは別の内部アドレスを用いたバースト読み出しのアーキテクチャが適用されている。
【０００３】
図２６は、従来の半導体記憶装置の一例を示している。バンク１０１、１０２に共通に、バースト長と同数のバス線１０３が配置されている。これらバス線１０３の一端に各バンクの出力回路１０４、１０５に含まれる複数のセンスアンプが接続され、他端に出力スイッチ回路１０６が接続されている。出力スイッチ回路１０６は、バス線１０３と同数の同期ラッチ回路１０６ａ及びスイッチ回路１０６ｂを有している。同期ラッチ回路１０６ａは各バス線１０３に伝送されたデータをそれぞれラッチする。これら同期ラッチ回路１０６ａにラッチされたデータは、クロック信号に応じて動作するスイッチ回路１０６ｂにより順次出力される。
【０００４】
尚、バースト・リード・タイプの同期型マスクＲＯＭにおいて、連続読出し動作（ギャップレス・バースト・リード）を可能とした技術が開発されている（特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−１６７５９３号公報
【０００６】
【発明が解決しようとする課題】
上記従来の半導体記憶装置において、複数のバンクに記憶されたデータを連続的に読み出すバースト・コンティニアス・リードを行う際、同期ラッチ回路１０６ａは出力スイッチ回路１０６に設けられ、且つ、両バンク１０１、１０２のデータを保持可能とされている。このため、バンク１０１とバンク１０２の境界に位置するデータを連続して出力することができる。
【０００７】
しかし、上記従来の半導体記憶装置において、センスアンプ部１０４、１０５と出力スイッチ回路１０６の同期ラッチ回路１０６ａを接続するバス線１０３は、バースト長が、例えば８ワード（１ワード：１６ビット）、１２８ビットである場合、１２８本必要となる。しかも、今後バースト長がさらに長くなる傾向があり、バス線１０３のエリアペナルティは一層大きくなる。
【０００８】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、バースト長がさらに長くなった場合においても、バス線のエリアが増大することを防止でき、且つ、確実な読み出し動作が可能な半導体記憶装置を提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明の一態様の半導体記憶装置は、上記課題を解決するため、複数のメモリセルが配列されたバンクと、前記バンクから読み出されたデータを伝送する１ワード分のビット幅を有するデータ線と、前記バンクのメモリセルからリード・アドレスに応じて読み出されたデータを検出する複数のセンスアンプと、前記各センスアンプから出力されるデータをそれぞれ保持する複数の第１の保持回路と、前記リード・アドレスがバースト・アドレスに対して進んでいる時間分遅れて、前記各第１の保持回路から出力されるデータをそれぞれ保持する複数の第２の保持回路と、前記複数の第２の保持回路に保持されたデータを対応する前記データ線にそれぞれ供給するデコーダとを具備している。
【００１０】
また、本発明の他の態様の半導体記憶装置は、複数のメモリセルが配列された第１のバンクと、複数のメモリセルが配列された第２のバンクと、前記第１、第２のバンクの一方から読み出されたデータをバースト・アドレスに応じて読み出す出力回路と、前記第１、第２のバンクの一方が選択され、選択された一方のバンクのデータが前記バースト・アドレスより一定時間進んだリード・アドレスに応じて読み出された後、前記第１、第２のバンクの他方が選択された時、前記リード・アドレスが前記バースト・アドレスに対して進んでいる時間分遅れて前記第１、第２のバンクの他方を選択する選択回路とを具備している。
【００１１】
さらに、本発明の他の態様の半導体記憶装置は、複数のメモリセルが配列された第１のバンクと、複数のメモリセルが配列された第２のバンクと、前記第１、第２のバンクの不良ブロックのデータを記憶する複数のメモリセルが配列された冗長記憶部と、前記不良ブロックのアドレスを記憶するアドレス記憶部と、前記第１、第２のバンクの一方のデータを読み出すためのアドレスと前記アドレス記憶部に記憶された不良ブロックのアドレスとを比較し、これらが一致した場合、一致信号を出力する比較部と、前記比較部から一致信号が出力されたとき、前記リード・アドレスが前記バースト・アドレスに対して進んでいる時間分遅れて前記冗長記憶部を選択する選択回路とを具備している。
【００１２】
また、本発明の他の態様に係る半導体記憶装置は、複数のメモリセルが配列されたバンクと、前記バンクから読み出された偶数番目のデータを伝送する１ワード分のビット幅を有する第１のデータ線と、前記バンクから読み出された奇数番目のデータを伝送する１ワード分のビット幅を有する第２のデータ線と、前記バンクのメモリセルからリード・アドレスに応じて読み出された偶数番目のデータを検出する複数の第１のセンスアンプと、前記バンクのメモリセルからリード・アドレスに応じて読み出された奇数番目のデータを検出する複数の第２のセンスアンプと、前記各第１のセンスアンプから出力されるデータをそれぞれ保持する複数の第１の保持回路と、前記各第２のセンスアンプから出力されるデータをそれぞれ保持する複数の第２の保持回路と、前記リード・アドレスがバースト・アドレスに対して進んでいる時間分遅れて、前記各第１の保持回路から出力されるデータをそれぞれ保持する複数の第３の保持回路と、前記第３の保持回路より１クロック遅れて、前記各第２の保持回路から出力されるデータをそれぞれ保持する複数の第４の保持回路と、前記各第３の保持回路に保持されたデータを前記第１のデータ線に供給する第１のデコーダと、前記各第４の保持回路に保持されたデータを前記第２のデータ線に供給する第２のデコーダと、前記第１、第２のデータ線に接続され、前記第１、第２のデータ線により伝送されたデータを交互に出力する出力回路とを具備している。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。各図面において、同一部分には同一符号を付している。
【００１４】
（第１の実施形態）
図１は、第１の実施形態を概略的に示している。この半導体記憶装置１１は、例えば２つのバンク１、２を有している。これらバンク１、２に対応してそれぞれ出力回路１２、１３が配置されている。これら出力回路１２、１３は、後述するように、センスアンプ、第１、第２のラッチ回路、及びページデコーダを有している。さらに、バンク１、２に対応してバス線１４、１５が配置されている。これらバス線１４、１５は、例えば１６本のラインにより構成されている。バス線１４の一端は、出力回路１２のページデコーダに接続され、バス線１５の一端は、出力回路１３のページデコーダに接続される。これらバス線１４、１５の他端は出力スイッチ回路１６に接続されている。この出力スイッチ回路１６は、バンク選択信号ＳＥＬＬＥＦＴ＿ｓｙｎ，ＳＥＬＲＩＧＨＴ＿ｓｙｎに応じてバス線１４、１５の一方を選択し、選択したバス線のデータをクロック信号に同期して出力する。
【００１５】
図２は、図１のバンク１に対応する構成を示している。バンク１において、メモリセルアレイ（ＭＣＡ）１１ａは、例えばＮＯＲ型のフラッシュＥＥＰＲＯＭにより構成されている。マトリクス状に配置された複数のメモリセルＭＣは、ワード線ＷＬ及びビット線ＢＬに接続されている。ロウデコーダ（ＲＤＣ）１１ｂは、アドレス信号Ａｄｄの一部に応じて対応するワード線ＷＬを選択する。カラムデコーダ（ＣＤＣ）１１ｃは、アドレス信号Ａｄｄの一部に応じて、カラム選択回路（ＣＳ）１１ｄを構成するカラム選択線ＣＳＬを選択する。カラム選択回路１１ｄは、各ビット線ＢＬに接続された複数のトランジスタＴｒを有し、これらトランジスタＴｒはカラム選択線ＣＳＬが活性化されることにより、ビット線ＢＬを選択する。
【００１６】
出力回路１３は、例えば１６ビット（１ワード）×８ワード＝１２８ビット分のセンスアンプユニット１２ａを含んでいる。各センスアンプユニット１２ａの一端は、カラム選択回路１１ｄに接続され、他端はバス線１５の各ラインに接続されている。
【００１７】
図３は、各センスアンプユニット１２ａの一例を示している。センスアンプユニット１２ａは、直列接続されたセンスアンプ２１、非同期ラッチ回路（ＡＬＴ）からなる第１のラッチ回路２２、同期ラッチ回路（ＳＬＴ）からなる第２のラッチ回路２３、及びページデコーダ（ＰＤ）２４により構成されている。第１のラッチ回路２２は、クロック信号に依存しない制御信号ＳＡＬＡＴ及びその反転信号ＳＡＬＡＴＢにより制御される。第２のラッチ回路２３は、クロック信号に依存した制御信号ＤＡＴＡＬＡＴ及びその反転信号ＤＡＴＡＬＡＴＢにより制御される。ページデコーダ２４は、ページアドレスに応じて生成される制御信号ＰＡＧＥ及びその反転信号ＰＡＧＥＢにより制御される。このページデコーダ２４は、メモリセルアレイ１１ａから読み出された１２８ビットのデータを１ページに対応した１ワード、１６ビットのデータにデコードする。
【００１８】
上記構成において、図４を参照して、バースト・コンティニュアス・リードの動作について説明する。図４は、バンク１とバンク２の境界に位置するデータを読み出す場合の動作を示している。図４に示すように、バースト・コンティニュアス・リードは、バースト・アドレスに比べて、メモリセルアレイのデータを読み出すためのバック・グランド・アドレス（ＢＧＡ）が、例えば４クロック分進んでいる。例えばバースト・アドレスが“５７”のとき、ＢＧＡは“６１”となっている。すなわち、バースト・アドレスに対して、４クロック分先にデータが読み出されている。また、メモリセルアレイ１１ａからデータを読み出す場合、１回のアクセスにより、８ワード分のデータが一括して読み出される。この８ワードのデータはページアドレスに応じて制御されるページデコーダ２４により、１ワードずつデコードされ、バス線１５に順次転送される。バス線１５を介して出力スイッチ回路１６に伝送されたデータは、バースト・アドレスに応じて順次出力される。
【００１９】
図４に示すように、バンク１のデータの読み出しが進み、ＢＧＡの最上位ビットＡ２２がハイレベルとなると、バンク選択信号ＳＥＬＬＥＦＴ（ＢＧＡ）が活性化され、バンク１からバンク２に切り替えられる。バンク２から読み出されたデータは、各センスアンプユニット１２ａのセンスアンプ２１により検知される。また、ページアドレスを構成するビットＡ０〜Ａ３のうち、例えばビットＡ３がハイレベルとなると、アドレス遷移検出信号（ＡＴＤ）が出力される。このＡＴＤから任意に設定された遅延時間ＤＬ１経過後、制御信号ＳＡＬＡＴＢが活性化される。この制御信号ＳＡＬＡＴＢに応じて第１のラッチ回路２２が活性化され、センスアンプ２１により検出されたデータが第１のラッチ回路２２に保持される。
【００２０】
上記のように、バンク２が選択されたとき、バースト・アドレスは、４ワード分遅れている。このため、バンク１からバンク２への切り替えと同時に第２のラッチ回路２３の選択も切り替えてしまうと、バンク１において、読み出したデータを全て出力せずに、次のバンクのデータが出力されてしまう。
【００２１】
そこで、第１の実施形態では、バンク切り替え時のバースト・アドレスとＢＧＡの整合性を同期的に保証している。すなわち、バンクが切り替わってから、ＢＧＡがバースト・アドレスに対して進んでいる時間分、この実施形態の場合、４クロック分遅れて、第２のラッチ回路２３を活性化する。つまり、図４に示すように、バンク選択信号ＳＥＬＬＥＦＴ（ＢＧＡ）が活性化されてから、４クロック経過後に制御信号ＤＡＴＡＬＡＴＢを活性化している。さらに、出力スイッチ回路１６を制御する制御信号ＳＥＬＬＥＦＴ＿ｓｙｎ（Ｂｕｒｓｔ）もバンク選択信号ＳＥＬＬＥＦＴ（ＢＧＡ）が活性化されてから、４クロック経過後に活性化している。第２のラッチ回路２３及び出力スイッチ回路１６をこのように制御することにより、バンクが切り替わった際においても、読み出しデータを確実に出力することができる。
【００２２】
図５は、前記制御信号ＤＡＴＡＬＡＴＢを生成する生成回路３０の一例を示している。この生成回路３０は、直列接続された５つのＤ型フリップフロップ回路（ＤＦＦ）３１ａ〜３１ｅ、及び入力端がＤＦＦ３１ｄ、３１ｅの出力端に接続されたＥＸ−ＯＲ回路３２により構成されている。ページアドレスの最上位ビットＡ３の信号は、ＤＦＦ３１ａの入力端に供給されている。各ＤＦＦ３１ａ〜３１ｅには、クロック信号ＣＬＫ、ＣＬＫＢが供給されている。
【００２３】
図６は、ＤＦＦの一例を示している。このＤＦＦは、クロック信号ＣＬＫ、ＣＬＫＢにより制御される２段のラッチ回路により構成されている。
【００２４】
図７は、図５の動作を示している。図７に示すように、ページアドレスの最上位ビットＡ３の信号は、クロック信号ＣＬＫ、ＣＬＫＢに応じて、ＤＦＦ３１ａ〜３１ｅに順次転送される。ＥＸ−ＯＲ回路３２から出力される制御信号ＤＡＴＡＬＡＴＢは、４クロック目にハイレベルとなる。この制御信号ＤＡＴＡＬＡＴＢは、ページアドレスの最上位ビットＡ３の信号が切り替わる毎に４クロック遅れて出力される。このようにして生成された制御信号ＤＡＴＡＬＡＴＢは、第２のラッチ回路２３に供給される。このため、第２のラッチ回路２３は、図４に示すように、ＡＴＤが出力される毎に、ＡＴＤから４クロック遅れて活性化され、８ワードのデータを保持する。
【００２５】
図８は、バンク選択回路４０の一例を示している。図８に示すように、ＢＧＡの最上位ビットＡ２２の信号は、後述する不良アドレスを検出したことを示す一致信号（ＨＩＴＢＲＤ）ともに、ＮＯＲ回路４１に供給される。このＮＯＲ回路４１の出力端からバンク１を選択するバンク選択信号ＳＥＬＲＩＧＨＴ（ＢＧＡ）が出力される。さらに、ＮＯＲ回路４１の出力端に接続されたインバータ回路４２を介してバンク２を選択するバンク選択信号ＳＥＬＬＥＦＴ（ＢＧＡ）が出力される。これらバンク選択信号ＳＥＬＲＩＧＨＴ（ＢＧＡ）、ＳＥＬＬＥＦＴ（ＢＧＡ）に応じてバンク１、バンク２が選択される。
【００２６】
図９は、出力選択回路５０の一例を示している。この出力選択回路５０は、直列接続された４つのＤＦＦ５１ａ〜５１ｄ、及び入力端がＤＦＦ５１ｄの出力端に接続されたインバータ回路５２により構成されている。例えば前記バンク選択信号ＳＥＬＬＥＦＴ（ＢＧＡ）は、ＤＦＦ５１ａの入力端に供給される。各ＤＦＦ５１ａ〜５１ｄには、クロック信号ＣＬＫ、ＣＬＫＢが供給されている。バンク選択信号ＳＥＬＬＥＦＴ（ＢＧＡ）は、クロック信号ＣＬＫ、ＣＬＫＢに応じて、ＤＦＦ５１ａ〜５１ｄに順次転送される。ＤＦＦ５１ｄの出力信号ＳＥＬＬＥＦＴ＿ｓｙｎは、４クロック目にハイレベルとなる。これと同時に、インバータ回路５２から出力される信号ＳＥＬＲＩＧＨＴ＿ｓｙｎは、ローレベルとなる。このようにして生成された制御信号ＳＥＬＬＥＦＴ＿ｓｙｎ、ＳＥＬＲＩＧＨＴ＿ｓｙｎは、出力スイッチ回路１６に供給され、出力スイッチ回路１６は制御信号ＳＥＬＬＥＦＴ＿ｓｙｎ、ＳＥＬＲＩＧＨＴ＿ｓｙｎに応じてバス線１４、１５の一方を選択する。
【００２７】
上記第１の実施形態によれば、クロック信号に同期した複数の第２のラッチ回路２３をバンク１、バンク２にそれぞれ設け、これら第２のラッチ回路２３の出力データをページデコーダ２４によりデコードして、バス線１４、１５に接続している。このため、各バス線１４、１５の数をバースト長に対応した数に比べて格段に削減することができる。したがって、バースト長がさらに長くなった場合においても、バス線を配置するためのスペースを削減することが可能である。
【００２８】
また、クロック信号に同期した第２のラッチ回路２３をバンク１、バンク２のそれぞれに設け、第２のラッチ回路２３をバック・グラウンド・リード・アドレス（ＢＧＡ）がバースト・アドレスに対して進んでいる時間分遅延させて動作させている。さらに、出力スイッチ回路５１は、ＢＧＡがバースト・アドレスに対して進んでいる時間分遅延した制御信号ＳＥＬＬＥＦＴ＿ｓｙｎ、ＳＥＬＲＩＧＨＴ＿ｓｙｎを出力し、出力スイッチ回路１６は、これら制御信号ＳＥＬＬＥＦＴ＿ｓｙｎ、ＳＥＬＲＩＧＨＴ＿ｓｙｎに応じてバス線１４、１５の一方を選択している。すなわち、センスアンプ２１及び第１のラッチ回路２２は、ＢＧＡで選択されるが、第２のラッチ回路２３は、ＢＧＡのバンク切り替え後、４クロック経過後、活性化されて第１のラッチ回路２２の出力データを保持する。さらに、制御信号ＳＥＬＬＥＦＴ＿ｓｙｎ、ＳＥＬＲＩＧＨＴ＿ｓｙｎもＢＧＡに対して４クロック分遅延されて出力される。これにより、ＢＧＡは４クロック分進むが、バースト・アドレスはその影響を受けることがない。したがって、先に選択されたバンクのデータを最後まで出力した後、後続のバンクのデータ出力処理に切り替わる。このため、クロック信号に同期した第２のラッチ回路２３を各バンクに対応して設けた構成において、バンク１、バンク２の境界に位置するデータを確実に読み出し、出力することができる。
【００２９】
（第２の実施形態）
図１０は、第２の実施形態を示すものである。第２の実施形態は、本発名をブロックリダンダンシに適用した場合を示している。例えばＮＯＲ型フラッシュＥＥＰＲＯＭは、不良セルをブロック単位で冗長セルに置き換えるブロックリダンダンシが採用されている。このブロックリダンダンシは、バンク１、バンク２の何れに生じた不良ブロックをも救済可能とするため、バンク１、バンク２とは独立して、冗長ブロック（ＢＬＫＲＤ）６１が設けられている。図１０に示す実施形態の場合、冗長ブロック６１はバンク２に隣接して配置されている。しかし、これは一例であり、バンク１に隣接して配置してもよい。この冗長ブロック６１は、複数の不良ブロックを救済可能な容量を有している。また、この冗長ブロック６１は、バンク２と同様に出力回路１３に接続されている。すなわち、前記カラムデコーダ及びカラム選択回路とは別に、図示せぬ冗長カラムデコーダ及び冗長カラム選択回路が設けられており、これら冗長カラムデコーダ及び冗長カラム選択回路を用いて前記出力回路１３はバンク２と冗長ブロック６１に共用されている。このため、冗長ブロック６１において、選択されたメモリセルアレイは、冗長カラムデコーダにより駆動される冗長カラム選択回路を介して出力回路１３のセンスアンプユニット１２ａに接続される。冗長ブロック６１の選択されたメモリセルから読み出されたデータは、このセンスアンプユニット１２ａを介してバス線１５に供給される。
【００３０】
図１１は、不良アドレス検出回路７０の一例を示している。不良アドレスメモリ７１には、各バンクの不良セルのアドレスが記憶されている。アドレスカウンタ７２は、入力アドレスをカウントし、内部アドレスを生成する。比較回路７３は、アドレスカウンタ７２から供給される内部アドレスと、不良アドレスメモリ７１から供給される不良セルのアドレスとを比較する。この結果、両者が一致した場合、比較回路７３は、前述した一致信号ＨＩＴＢＲＤを出力する。この一致信号ＨＩＴＢＲＤは、図８に示すバンク選択回路４０のＮＯＲ回路４１に供給される。バンク選択回路４０は、この一致信号ＨＩＴＢＲＤに応じてバンク２側を選択するバンク選択信号ＳＥＬＬＥＦＴ（ＢＧＡ）を出力する。
【００３１】
図１２は、第１の実施形態と同一のアーキテクチャに基づいてバースト・コンティニアス・リードを行なう場合において、不良ブロックをアクセスする際の動作を示している。
【００３２】
図１１に示すように、例えばバンク１に不良ブロックＤＢが存在する場合において、この不良ブロックＢＤを冗長ブロック６１の対応するブロックに置き換えする際の動作について、図１２を参照して説明する。バンク１のデータを読み出す場合、バンクを選択するためのビットＡ２２はローレベルとなっている。バンク１のデータの読み出しが進み、ＢＧＡが不良セルのアドレス“６４”と一致すると、比較回路７３から出力される一致信号ＨＩＴＢＲＤがハイレベルとなる。これに伴い、図８に示すバンク選択回路４０は、バンク２側の選択を示すＳＥＬＬＥＦＴ（ＢＧＡ）をハイレベルとする。このため、冗長ブロック６１のアドレス“６４”と対応するメモリセルが選択される。このとき、一致信号ＨＩＴＢＲＤに応じてバンク１，２の読み出しが禁止される。
【００３３】
冗長ブロック６１が選択されたとき、バースト・アドレスは、４ワード分遅れている。このため、バンク１から冗長ブロック６１への切り替えと同時に第２のラッチ回路２３の選択も切り替えてしまうと、バンク１において、読み出したデータを全て出力せずに、冗長ブロック６１のデータが出力されてしまう。
【００３４】
そこで、第２の実施形態では、バンク１から冗長ブロック６１への切り替え時のバースト・アドレスとＢＧＡの整合性を同期的に保証している。すなわち、バンク１から冗長ブロック６１へ切り替わってから、ＢＧＡがバースト・アドレスに対して進んでいる時間分、この実施形態の場合、４クロック分遅れて、第２のラッチ回路２３を活性化する。つまり、図１２に示すように、バンク選択信号ＳＥＬＬＥＦＴ（ＢＧＡ）が活性化されてから、４クロック経過後に制御信号ＤＡＴＡＬＡＴＢを活性化している。さらに、出力スイッチ回路１６を制御する制御信号ＳＥＬＬＥＦＴ＿ｓｙｎ（Ｂｕｒｓｔ）もバンク選択信号ＳＥＬＬＥＦＴ（ＢＧＡ）が活性化されてから、４クロック経過後に活性化している。第２のラッチ回路２３及び出力スイッチ回路１６をこのように制御することにより、バンク１から冗長ブロック６１へ切り替わった際においても、読み出しデータを確実に出力することができる。
【００３５】
尚、上記例は、バンク１の不良ブロックを冗長ブロック６１に置換する場合について説明したが、バンク２の不良ブロックを冗長ブロック６１に置換する場合についてもほぼ同様の動作がなされる。
【００３６】
上記第２の実施形態によれば、バンク内の不良ブロックを冗長ブロック６１に置き換える場合、冗長ブロック６１が選択されてから、ＢＧＡに対するバンク・アドレスの遅れ分だけ遅延して第２のラッチ回路２３を活性化し、且つ出力スイッチ回路１６をＢＧＡに対するバンク・アドレスの遅れ分だけ遅延して冗長ブロック６１が接続されるバス線１５を選択している。このため、不良ブロックを冗長ブロックに置換した場合においても、先に読み出したデータを確実に出力することができる。
【００３７】
また、第２の出力回路を第２のバンク２と冗長ブロック６１とで共有している。このため、回路構成を削減でき、面積を削減することができる。
【００３８】
（第３の実施形態）
上記第１、第２の実施形態において、バーストリードの速度は、外部から供給されるクロック信号をトリガとし、各バンクに設けられた同期ラッチ回路に保持されたデータをデコードし、出力するまでの遅延時間により規定されている。
【００３９】
第３の実施形態は、バーストリードの更なる高速化を可能とするものであり、同期ラッチ回路から出力スイッチ回路までのバス線を二重化することにより、出力スイッチ回路において、次のクロック信号により出力するデータを予め読み出し可能としている。このようにして、次のクロック信号に対して同期ラッチ回路の出力をデコードするための遅延をなくし、データを高速に出力可能としている。
【００４０】
図１３は、第３の実施形態を概略的に示している。この半導体記憶装置１１は、例えば２つのバンク１、２を有している。これらバンク１、２に対応してそれぞれ出力回路１２、１３が配置されている。これら出力回路１２、１３は、第１の実施形態とほぼ同様の構成とされており、複数のセンスアンプユニットを有している。これらセンスアンプユニットは、奇数ページと偶数ページに分けられている。各センスアンプユニットは、後述するように、センスアンプ、第１、第２のラッチ回路、及びページデコーダを有している。
【００４１】
さらに、バンク１に対応して偶数ページのデータを伝送するバス線１１０、及び奇数ページのデータを伝送するバス線１１１が配置されている。また、バンク２に対応して偶数ページのデータを伝送するバス線１１２、及び奇数ページのデータを伝送するバス線１１３が配置されている。これらバス線１１０〜１１３は、１ワード、例えば１６本のラインによりそれぞれ構成されている。バス線１１０の一端は、出力回路１２の偶数ページのページデコーダに接続され、バス線１１１の一端は、出力回路１２の奇数ページのページデコーダに接続されている。また、バス線１１２の一端は、出力回路１３の偶数ページのページデコーダに接続され、バス線１１３の一端は、出力回路１３の奇数ページのページデコーダに接続されている。これらバス線１１０〜１１３の他端は出力スイッチ回路１１４に接続されている。この出力スイッチ回路１１４は、制御信号ＳＥＬＬＥＦＴ＿Ｅ、ＳＥＬＲＩＧＨＴ＿Ｏに応じてバス線１１０、１１１又は１１２、１１３の一方を選択し、選択した一対のバス線のデータを、偶数選択信号ＥＶＥＮ、及び奇数選択信号ＯＤＤに同期して交互に出力する。
【００４２】
図１４は、例えば出力回路１２を構成する偶数ページのセンスアンプユニット１２＿Ｅと、奇数ページのセンスアンプユニット１２＿Ｏの一例を示している。各ページは、１６個のセンスアンプユニットにより構成されている。各センスアンプユニット１２＿Ｅ、１２＿Ｏは、直列接続されたセンスアンプ２１、非同期ラッチ回路（ＡＬＴ）からなる第１のラッチ回路２２、同期ラッチ回路（ＳＬＴ）からなる第２のラッチ回路２３、及びページデコーダ（ＰＤ）２４により構成されている。
【００４３】
第１のラッチ回路２２は、クロック信号に依存しない制御信号ＳＡＬＡＴ及びその反転信号ＳＡＬＡＴＢにより制御される。第２のラッチ回路２３は、クロック信号に依存した制御信号及びその反転信号により制御される。すなわち、偶数ページの第２のラッチ回路２３はＤＡＴＡＬＡＴ＿Ｅ、ＤＡＴＡＬＡＴＢ＿Ｅにより制御され、奇数ページの第２のラッチ回路２３はＤＡＴＡＬＡＴ＿Ｏ、ＤＡＴＡＬＡＴＢ＿Ｏにより制御される。
【００４４】
ページデコーダ２４は、ページアドレスに応じて生成される制御信号及びその反転信号により制御される。すなわち、偶数ページのページデコーダ２４は、ＰＡＧＥ＿Ｅ、ＰＡＧＥＢ＿Ｅにより制御され、奇数ページのページデコーダ２４は、ＰＡＧＥ＿Ｏ、ＰＡＧＥＢ＿Ｏにより制御される。偶数ページのページデコーダ２４は、メモリセルアレイ１１ａから読み出された１２８ビットのデータを偶数ページに対応した１ワード、１６ビットのデータにデコードする。また、奇数ページのページデコーダ２４は、メモリセルアレイ１１ａから読み出された１２８ビットのデータを奇数ページに対応した１ワード、１６ビットのデータにデコードする。
【００４５】
図１５は、前記制御信号ＤＡＴＡＬＡＴＢ＿Ｅ、ＤＡＴＡＬＡＴＢ＿Ｏを生成する生成回路１２０の一例を示している。この生成回路１２０は、図５に示す生成回路３０とほぼ同様の構成とされている。すなわち、直列接続された５つのＤ型フリップフロップ回路（ＤＦＦ）３１ａ〜３１ｅ、及び入力端がＤＦＦ３１ｄ、３１ｅの出力端に接続されたＥＸ−ＯＲ回路３２ａ，３２ｂにより構成されている。ページアドレスの最上位ビットＡ３の信号は、ＤＦＦ３１ａの入力端に供給されている。各ＤＦＦ３１ａ〜３１ｅには、クロック信号ＣＬＫ、ＣＬＫＢが供給されている。ＥＸ−ＯＲ回路３２ａは、ＤＦＦ３１ｃの出力信号Ｄ３とＤＦＦ３１ｄの出力信号Ｄ４とに応じて制御信号ＤＡＴＡＬＡＴＢ＿Ｅを出力する。ＥＸ−ＯＲ回路３２ｂは、ＤＦＦ３１ｄの出力信号Ｄ４とＤＦＦ３１ｅの出力信号Ｄ５とに応じて制御信号ＤＡＴＡＬＡＴＢ＿Ｏを出力する。各ＤＦＦの構成は図６と同様である。
【００４６】
図１６は、図１５の動作を示している。図１７に示すように、ページアドレスの最上位ビットＡ３の信号は、クロック信号ＣＬＫ、ＣＬＫＢに応じて、ＤＦＦ３１ａ〜３１ｅに順次転送される。ＥＸ−ＯＲ回路３２ａから出力される制御信号ＤＡＴＡＬＡＴＢ＿Ｅは、３クロック目にハイレベルとなり、ＥＸ−ＯＲ回路３２ｂから出力される制御信号ＤＡＴＡＬＡＴＢ＿Ｏは、４クロック目にハイレベルとなる。これら制御信号ＤＡＴＡＬＡＴＢ＿Ｅ、ＤＡＴＡＬＡＴＢ＿Ｏは、ページアドレスの最上位ビットＡ３の信号が切り替わる毎に３クロック及び４クロック遅れて出力される。このようにして生成された制御信号ＤＡＴＡＬＡＴＢ＿Ｅは、偶数ページの第２のラッチ回路２３に供給され、制御信号ＤＡＴＡＬＡＴＢ＿Ｏは、奇数ページの第２のラッチ回路２３に供給される。このため、偶数ページの第２のラッチ回路２３は、ＡＴＤから３クロック遅れて活性化され、８ワードのデータを保持する。また、奇数ページの第２のラッチ回路２３は、ＡＴＤから４クロック遅れて活性化され、８ワードのデータを保持する。
【００４７】
図１７は、前記制御信号ＰＡＧＥ＿Ｅ、ＰＡＧＥ＿Ｏを生成する生成回路１３０の一例を示している。この生成回路１３０は、複数のバイナリカウンタ（ＢＣ）１３０ａ〜１３０ｇ、及びデコーダ１３０ｈ、１３０ｉにより構成されている。ＢＣ１３０ａは、クロック信号ＣＬＫを常時カウントする。このＢＣ１３０ａの出力端には、ＢＣ１３０ｂ〜１３０ｄが直列接続されるとともに、ＢＣ１３０ｅ〜１３０ｇが直列接続される。ＢＣ１３０ｂにはクロック信号ＣＬＫと電源電圧ＶＤＤが供給され、ＢＣ１３０ｃにはクロック信号ＣＬＫとアドレスビットＡ１の信号が供給され、ＢＣ１３０ｄにはクロック信号ＣＬＫとアドレスビットＡ２の信号が供給される。ＢＣ１３０ｃ、１３０ｄは、アドレスビットＡ１，Ａ２の信号に応じて、カウンタ１３０ｂの出力信号を順次カウントする。デコーダ１３０ｈにはＢＣ１３０ｃの出力信号Ａ１ＤとＢＣ１３０ｄの出力信号Ａ２Ｄが供給される。デコーダ１３０ｈは、これら信号に基づき、制御信号ＰＡＧＥ＿Ｅ（Ｏ）を出力する。
【００４８】
また、ＢＣ１３０ｅにはクロック信号ＣＬＫと接地電圧ＶＳＳが供給され、ＢＣ１３０ｆにはクロック信号ＣＬＫとアドレスビットＡ１の信号が供給され、ＢＣ１３０ｇにはクロック信号ＣＬＫとアドレスビットＡ２の信号が供給される。ＢＣ１３０ｆ、１３０ｇは、アドレスビットＡ１，Ａ２の信号に応じて、カウンタ１３０ｅの出力信号を順次カウントする。デコーダ１３０ｉにはＢＣ１３０ｆの出力信号Ａ１ＤＤとＢＣ１３０ｇの出力信号Ａ２ＤＤが供給される。デコーダ１３０ｉは、これら信号に基づき、制御信号ＰＡＧＥ＿Ｏ（Ｅ）を出力する。
【００４９】
図１８は、デコーダ１３０ｈから出力される偶数ページの制御信号ＰＡＧＥ＿Ｅと、デコーダ１３０ｉから出力される奇数ページの制御信号ＰＡＧＥ＿Ｏを示している。制御信号ＰＡＧＥ＿Ｅ、ＰＡＧＥ＿Ｏは、それぞれ２クロックの周期を有し、制御信号ＰＡＧＥ＿Ｅと制御信号ＰＡＧＥ＿Ｏは、互いに１クロックの位相差を有している。前記出力スイッチ回路１１４において、奇数、偶数のデコードは１クロック毎に実行される。これに対して、ページデコーダ２４は、２クロック毎にデコードされる。
【００５０】
尚、図１８は、偶数ページに対して奇数ページが１クロック遅れた場合を示している。しかし、開始アドレスによっては、奇数ページに対して偶数ページが１クロック遅れる。この場合の構成及び動作については省略する。
【００５１】
図１９は、バンク選択回路１４０の一例を示している。このバンク選択回路１４０は、図８に示すバンク選択回路と同様であるため、同一部分には同一符号を付し、詳細な説明は省略する。このバンク選択回路１４０は、ＢＧＡの最上位ビットＡ２２の信号と、不良アドレスを検出したことを示す一致信号（ＨＩＴＢＲＤ）に応じて、バンク選択信号ＳＥＬＲＩＧＨＴ（ＢＧＡ）又はＳＥＬＬＥＦＴ（ＢＧＡ）を出力する。
【００５２】
図２０は、出力選択回路１５０の一例を示している。この出力選択回路１５０は、直列接続された４つのＤＦＦ５１ａ〜５１ｄにより構成されている。例えば前記バンク選択信号ＳＥＬＬＥＦＴ（ＢＧＡ）は、ＤＦＦ５１ａの入力端に供給される。各ＤＦＦ５１ａ〜５１ｄには、クロック信号ＣＬＫ、ＣＬＫＢが供給されている。バンク選択信号ＳＥＬＬＥＦＴ（ＢＧＡ）は、クロック信号ＣＬＫ、ＣＬＫＢに応じて、ＤＦＦ５１ａ〜５１ｄに順次転送される。ＤＦＦ５１ｃから出力される信号ＳＥＬＥＦＴ＿Ｅは、３クロック目にハイレベルとなり、ＤＦＦ５１ｄの出力信号ＳＥＬＬＥＦＴ＿Ｏは、４クロック目にハイレベルとなる。このようにして生成された制御信号ＳＥＬＬＥＦＴ＿Ｅ、ＳＥＬＬＥＦＴ＿Ｏは、出力スイッチ回路１６に供給される。
【００５３】
図２１は、前記出力スイッチ回路１１４の一例を示している。出力スイッチ回路１１４は、３２Ｉ／Ｏを１６Ｉ／Ｏにデコードする第１のデコーダ１１４ａ、１１４ｂと、１６Ｉ／Ｏのデータを１ワードにデコードする第２のデコーダ１１４ｃ、１１４ｄにより構成されている。具体的には、出力スイッチ回路１１４は、図２１に示す回路が１６個配置されている。
【００５４】
第１のデコーダ１１４ａは、２つのＡＮＤ回路と、これらＡＮＤ回路の出力信号が供給されるＮＯＲ回路とから構成されている。２つのＡＮＤ回路には、制御信号ＳＥＬＬＦＴ＿Ｅ、バンク２の偶数ページのデータＤＡＴＡＬＥＦＴ＿Ｅ、制御信号ＳＥＬＲＩＧＨＴ＿Ｅ、バンク１の偶数ページのデータＤＡＴＡＬＥＦＴ＿Ｅが供給される。また、第１のデコーダ１１４ｂの２つのＡＮＤ回路には、制御信号ＳＥＬＬＦＴ＿Ｏ、バンク２の奇数ページのデータＤＡＴＡＬＥＦＴ＿Ｏ、制御信号ＳＥＬＲＩＧＨＴ＿Ｏ、バンク１の奇数ページのデータＤＡＴＡＬＥＦＴ＿Ｏが供給される。
【００５５】
第１のデコーダ１１４ａの出力信号は、第２のデコーダ１１４ｃに供給される。この第２のデコーダ１１４ｃは、例えば奇数選択信号ＯＤＤ、偶数選択信号ＥＶＥＮにより制御されるクロックドインバータ回路により構成されている。また、第１のデコーダ１１４ｂの出力信号は、第２のデコーダ１１４ｄに供給される。この第２のデコーダ１１４ｄは、例えば偶数選択信号ＥＶＥＮ、奇数選択信号ＯＤＤにより制御されるクロックドインバータ回路により構成されている。第２のデコーダ１１４ｄの出力端は、第２のデコーダ１１４ｄの出力端に接続されている。
【００５６】
図２２は、前記制御信号ＳＥＬＲＩＧＨＴ＿Ｅ、ＳＥＬＲＩＧＨＴ＿Ｏの生成回路を示している。これら制御信号ＳＥＬＲＩＧＨＴ＿Ｅ、ＳＥＬＲＩＧＨＴ＿Ｏは、出力スイッチ回路１１４の内部に設けられた２つのインバータ回路１１４ｅ、１１４ｆにより、制御信号ＳＥＬＬＥＦＴ＿Ｅ、ＳＥＬＬＥＦＴ＿Ｏを反転して生成される。
【００５７】
図２３は、前記偶数選択信号ＥＶＥＮ及び奇数選択信号ＯＤＤの生成回路の一例を示している。この生成回路１６０は、バイナリカウンタ（ＢＣ）１６０ａ、インバータ回路１６０ｂにより構成されている。バイナリカウンタ（ＢＣ）１６０ａには、最下位アドレスビットＡ０の信号とクロック信号ＣＬＫ及び電源電圧ＶＤＤが供給される。このＢＣ１６０ａの出力端から奇数選択信号ＯＤＤが出力され、この奇数選択信号ＯＤＤをインバータ回路１６０ｂにより反転して偶数選択信号ＥＶＥＮが生成される。したがって、奇数選択信号ＯＤＤと偶数選択信号ＥＶＥＮは１クロック毎に交互に出力される。
【００５８】
図２４は、バースト・コンティニアス・リード動作の一例を示している。図２４を参照して動作について説明する。先ず、外部クロック信号ＣＬＫに同期した信号／ＡＶＤに応じて外部から供給されるアドレス信号（ｅｘ−ＡＤＤ）がラッチされる。このアドレス信号の変化に応じて図示せぬアドレス遷移検出回路の出力信号ＡＴＤがハイレベルとなる。この信号ＡＴＤに応じて次の動作が行なわれる。すなわち、第１レイテンシ経過後、信号ＣＬＫＥＮが立ち上がり、バースト動作が開始される。メモリセルからデータを読み出し、センスアンプ２１によりデータを検知し、第１のラッチ回路２２にセンスアンプ２１からのデータをラッチする動作は、第１の実施形態と同様である。また、第１レイテンシの長さは、任意に設定可能である。
【００５９】
図４に示す第１の実施形態において、同期ラッチ回路からなる第２のラッチ回路（ＳＬＴ）２３は、信号ＡＴＤから４クロック後に非同期ラッチ回路からなる第１のラッチ回路（ＡＬＴ）２２のデータを保持していた。これに対して、第３の実施形態において、第２のラッチ回路（ＳＬＴ）２３は、最初を除き、信号ＡＴＤから３クロック後に偶数ページのデータを保持し、４クロック後に奇数ページのデータを保持する。すなわち、偶数ページのデータは、奇数ページのデータより１クロック前に第２のラッチ回路２３に保持される。ページデコーダ（ＰＤ）２４は、制御信号ＰＡＧＥ＿Ｅ、ＰＡＧＥ＿Ｏに従って、第２のラッチ回路（ＳＬＴ）２３に保持された偶数ページのデータと、奇数ページのデータを交互に対応する第１乃至第４のデータ線１１０〜１１３のいずれかに転送する。出力スイッチ回路１１４は、制御信号ＳＥＬＬＥＦＴ＿Ｅ、ＳＥＬＬＥＦＴ＿Ｏ、ＳＥＬＲＩＧＨＴ＿Ｅ、ＳＥＬＲＩＧＨＴ＿Ｏに従って、選択されたバンクのデータを出力する。例えばバンク１が選択されている場合、出力スイッチ回路１１４は、第１のデータ線１１０から供給される偶数ページのデータと、第２のデータ線１１１から供給される奇数ページのデータを偶数選択信号ＥＶＥＮと、奇数選択信号ＯＤＤに応じて順次出力する。
【００６０】
図２５は、バンク境界におけるリード動作を示している。図２５に示すようにバンク１からバンク２にリード動作が移行する場合、バック・グランド・アドレス（ＢＧＡ）がバンクの境界を通過するとき、図１９に示すバンク選択回路１４０はバンク２を選択するバンク選択信号ＳＥＬＬＥＦＴ（ＢＧＡ）を発生する。図２０に示す出力選択回路１５０は、バンク選択信号ＳＥＬＬＥＦＴから３クロック遅れて信号ＳＥＬＥＦＴ＿Ｅを出力し、４クロック遅れて信号ＳＥＬＥＦＴ＿Ｏを出力する。このため、バンク２の第２のラッチ回路（ＳＬＴ＿Ｌ）に保持されたデータは、バンク１の第２のラッチ回路（ＳＬＴ＿Ｒ）に保持されたデータより遅れて出力スイッチ回路１１４から出力される。
【００６１】
尚、出力スイッチ回路１１４から連続してデータを出力するため、出力すべきデータは、出力のタイミングより１クロック前に出力スイッチ回路１１４に転送されている必要がある。このため、信号ＳＥＬＥＦＴ＿Ｅは、バンク選択信号ＳＥＬＬＥＦＴから３クロック後に発生し、信号ＳＥＬＥＦＴ＿Ｏは、バンク選択信号ＳＥＬＬＥＦＴから４クロック後に発生させている。このような動作により、２つのバンクの境界におけるデータを連続的に読み出すことができる。
【００６２】
上記第３の実施形態によれば、バンク１に対応して、第１、第２のバス線１１０、１１１を設け、バンク２に対応して第３、第４のバス線１１２、１１３を設け、これら第１乃至第４のバス線１１０〜１１３を介して偶数ページ、奇数ページのデータを出力可能としている。第１乃至第４のバス線１１０〜１１３は、それぞれ１６本であるため、第１、第２の実施形態に比べて２倍のビット幅を有している。しかし、従来に比べて格段にエリアペナルティを削減できる。
【００６３】
また、偶数ページ及び奇数ページの一方のデータを出力スイッチ回路１１４から出力しているとき、偶数ページ及び奇数ページの他方のデータは、ページデコーダ２４を介して第１乃至第４のバス線１１０〜１１３のいずれかに出力されている。このため、同期ラッチ回路としての第２のラッチ回路２３から出力スイッチ回路１１４までの遅延を減少でき、高速動作が可能となる。
【００６４】
尚、上記各実施形態は、ＮＯＲ型のフラッシュＥＥＰＲＯＭについて説明した。しかし、これに限定されるものではなく、バースト読み出しを用いたメモリであれば、メモリセルの種類に拘わらず上記各実施形態を適用することができる。
【００６５】
さらに、第２の実施形態と第３の実施形態を組み合わせることも可能である。
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００６６】
【発明の効果】
以上、詳述したように本発明によれば、バス線のエリアが増大することを防止でき、且つ、確実な読み出し動作が可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す構成図。
【図２】図１の一部を具体的に示す構成図。
【図３】図２の一部を具体的に示す回路図。
【図４】図１乃至３の動作を説明するために示すタイミングチャート。
【図５】図３、図４に示す制御信号ＤＡＴＡＬＡＴＢの生成回路の一例を示す回路図。
【図６】図６に示すＤＦＦの一例を示す回路図。
【図７】図５の動作を示すタイミングチャート。
【図８】バンク選択回路の一例を示す回路図。
【図９】出力選択回路の一例を示す回路図。
【図１０】本発明の第２の実施形態を示す構成図。
【図１１】不良アドレス検出回路７０の一例を示す構成図。
【図１２】図１０、図１１の動作を示すタイミングチャート。
【図１３】本発明の第３の実施形態を示す構成図。
【図１４】図１３の一部を具体的に示す回路図。
【図１５】図１３、図１４に示す制御信号ＤＡＴＡＬＡＴＢ＿Ｅ、ＤＡＴＡＬＡＴＢ＿Ｏの生成回路の一例を示す回路図。
【図１６】図１５の動作を示すタイミングチャート。
【図１７】図１３、図１４に示す制御信号ＰＡＧＥ＿Ｅ、ＰＡＧＥ＿Ｏの生成回路の一例を示す回路図。
【図１８】図１７の動作を示すタイミングチャート。
【図１９】バンク選択回路の一例を示す回路図。
【図２０】出力選択回路の一例を示す回路図。
【図２１】出力スイッチ回路１１４の一例を概略的に示す回路図。
【図２２】制御信号ＳＥＬＲＩＧＨＴ＿Ｅ、ＳＥＬＲＩＧＨＴ＿Ｏの生成回路の一例を示す回路図。
【図２３】偶数選択信号ＥＶＥＮ及び奇数選択信号ＯＤＤの生成回路の一例を示す回路図。
【図２４】第３の実施形態に係るバースト・コンティニアス・リード動作の一例を示すタイミングチャート。
【図２５】バンク境界におけるリード動作の一例を示すタイミングチャート。
【図２６】従来の半導体記憶装置の一例を示す構成図。
【符号の説明】
１，２…バンク、１１…半導体記憶装置、１２、１３…出力回路、１４、１５…バス線、１６…出力スイッチ回路、２１…センスアンプ、２２…第１のラッチ回路（非同期ラッチ回路）、２３…第２のラッチ回路（同期ラッチ回路）、２４…ページデコーダ、３０…制御信号ＤＡＴＡＬＡＴＢの生成回路、４０…バンク選択回路、５０…出力選択回路、６１…冗長ブロック、７１…不良アドレスメモリ、７３…比較回路、１１０〜１１３…第１乃至第４のバス線、１１４…出力スイッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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