(57)【要約】【課題】  バイポーラトランジスタとＤＭＯＳトランジスタとが混載された半導体装置に関して、高周波性能が向上された半導体装置及びその製造方法を得る。【解決手段】  ＳＯＩ基板及びトレンチ分離構造を採用し、横型ｎｐｎバイポーラトランジスタ及び横型ｐｎｐバイポーラトランジスタの各ベース領域、各エミッタ領域、及び各コレクタ領域、並びに、横型ｎチャネルＤＭＯＳトランジスタのウェル領域、ソース領域及びドレイン領域は、いずれもＳＯＩ層の上面からＢＯＸ層の上面に達して形成されている。その結果、寄生容量を削減できるため、半導体装置の高周波性能を向上することができる。【選択図】        図２３
2005051016.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板と、
前記半導体層の主面から前記絶縁層に達して形成されたベース領域と、前記半導体層の前記主面から前記絶縁層に達して形成され、前記ベース領域を挟んで対向する、前記ベース領域とは異なる導電型のエミッタ領域及びコレクタ領域とを有するバイポーラトランジスタと、
前記半導体層の前記主面上に形成されたゲート構造と、前記ゲート構造の下方に延在し、前記半導体層の前記主面から前記絶縁層に達して形成された、第１導電型のウェルと、前記ウェルに接し、前記半導体層の前記主面から前記絶縁層に達して形成された、第２導電型の第１のソース・ドレイン領域と、前記ウェルの一部を挟んで前記第１のソース・ドレイン領域に対向し、前記半導体層の前記主面から前記絶縁層に達して前記ウェル内に部分的に形成された、前記第２導電型の第２のソース・ドレイン領域とを有するＤＭＯＳトランジスタと、
前記バイポーラトランジスタと前記ＤＭＯＳトランジスタとの間において、前記半導体層の前記主面から前記絶縁層に達して形成された、トレンチ型の素子分離構造と
を備える、半導体装置。
【請求項２】
前記ゲート構造は、
前記半導体層の前記主面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１の半導体膜と、前記第１の半導体膜上に形成された第２の半導体膜とを含むゲート電極と
を有する、請求項１に記載の半導体装置。
【請求項３】
前記バイポーラトランジスタは、横型ｎｐｎバイポーラトランジスタと、横型ｐｎｐバイポーラトランジスタとを有し、
前記横型ｎｐｎバイポーラトランジスタは、
前記半導体層の前記主面から前記絶縁層に達して形成されたｎ形エミッタ領域と、
前記ｎ形エミッタ領域に接し、前記半導体層の前記主面から前記絶縁層に達して形成されたｐ形ベース領域と、
前記ｎ形エミッタ領域とは反対側で前記ｐ形ベース領域に接し、前記半導体層の前記主面から前記絶縁層に達して形成されたｎ形コレクタ領域と、
前記ｐ形ベース領域と離間し、前記ｎ形コレクタ領域に接し、前記半導体層の前記主面から前記絶縁層に達して形成されたｎ形コレクタ引き出し領域と
を含み、
前記横型ｐｎｐバイポーラトランジスタは、
前記半導体層の前記主面から前記絶縁層に達して形成されたｐ形エミッタ領域と、
前記ｐ形エミッタ領域に接し、前記半導体層の前記主面から前記絶縁層に達して形成されたｎ形ベース領域と、
前記ｎ形ベース領域を挟んで前記ｐ形エミッタ領域に対向し、前記半導体層の前記主面から前記絶縁層に達して形成されたｐ形コレクタ領域と、
前記ｐ形エミッタ領域及び前記ｐ形コレクタ領域と離間し、前記ｎ形ベース領域に接し、前記半導体層の前記主面から前記絶縁層に達して形成されたｎ形ベース引き出し領域と
を含む、請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体層は、カーボンが添加された半導体層である、請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記エミッタ領域及び前記コレクタ領域が形成されている部分の前記半導体層の膜厚は、前記ベース領域が形成されている部分の前記半導体
層の膜厚よりも薄い、請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記ベース領域の導電型はｐ形、前記エミッタ領域の導電型はｎ形であり、
ｐ形不純物が添加された半導体から成り、前記ベース領域上に形成されたベース引き出し電極と、
ｎ形不純物が添加された半導体から成り、前記エミッタ領域上に形成されたエミッタ引き出し電極と
をさらに備える、請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記ベース引き出し電極の側面に形成されたサイドウォール状の絶縁膜をさらに備え、
前記ベース引き出し電極と前記エミッタ引き出し電極とは、前記絶縁膜によって互いに電気的に絶縁されている、請求項６に記載の半導体装置。
【請求項８】
前記ベース領域が形成されている部分の前記半導体層の材質は、シリコンゲルマニウムである、請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
（ａ）半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板を準備する工程と、
（ｂ）前記半導体層の主面から前記絶縁層に達する、トレンチ型の素子分離構造を形成する工程と、
（ｃ）前記素子分離構造によって規定される第１の素子形成領域内において、
バイポーラトランジスタのベース領域を、前記半導体層の前記主面から前記絶縁層に達して形成する工程と、
（ｄ）前記第１の素子形成領域内において、前記ベース領域とは異なる導電型の、前記バイポーラトランジスタのコレクタ領域を、前記ベース領域に接し、前記半導体層の前記主面から前記絶縁層に達して形成する工程と、
（ｅ）前記第１の素子形成領域内において、前記ベース領域とは異なる導電型の、前記バイポーラトランジスタのエミッタ領域を、前記コレクタ領域とは反対側で前記ベース領域に接し、前記半導体層の前記主面から前記絶縁層に達して形成する工程と、
（ｆ）前記素子分離構造によって前記第１の素子形成領域と分離された第２の素子形成領域内において、ＤＭＯＳトランジスタのゲート構造を、前記半導体層の前記主面上に形成する工程と、
（ｇ）前記第２の素子形成領域内において、前記ＤＭＯＳトランジスタの第１導電型のウェルを、前記ゲート構造の下方に延在し、前記半導体層の前記主面から前記絶縁層に達して形成する工程と、
（ｈ）前記第２の素子形成領域内において、前記ＤＭＯＳトランジスタの第２導電型の第１のソース・ドレイン領域を、前記ウェルに接し、前記半導体層の前記主面から前記絶縁層に達して形成する工程と、
（ｉ）前記第２の素子形成領域内において、前記ＤＭＯＳトランジスタの前記第２導電型の第２のソース・ドレイン領域を、前記ウェルの一部を挟んで前記第１のソース・ドレイン領域に対向し、前記半導体層の前記主面から前記絶縁層に達して、前記ウェル内に部分的に形成する工程と
を備える、半導体装置の製造方法。
【請求項１０】
前記工程（ｆ）は、
（ｆ−１）前記半導体層の前記主面上にゲート絶縁膜を形成する工程と、
（ｆ−２）前記工程（ｆ−１）に続けて実行され、前記ゲート絶縁膜上に第１の半導体膜を形成する工程と、
（ｆ−３）前記第１の半導体膜上に第２の半導体膜を形成する工程と、
（ｆ−４）前記第１及び第２の半導体膜をパターニングすることにより、ゲー
ト電極を形成する工程と
を有する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記バイポーラトランジスタは、横型ｎｐｎバイポーラトランジスタと、横型ｐｎｐバイポーラトランジスタとを有し、
前記工程（ｃ）は、
（ｃ−１）前記第１の素子形成領域内において、前記横型ｎｐｎバイポーラトランジスタのｐ形ベース領域を、前記半導体層の前記主面から前記絶縁層に達して形成する工程と、
（ｃ−２）前記第１の素子形成領域内において、前記横型ｐｎｐバイポーラトランジスタのｎ形ベース領域を、前記半導体層の前記主面から前記絶縁層に達して形成する工程と
を有し、
前記工程（ｄ）は、
（ｄ−１）前記工程（ｃ−１）と同一工程によって実行され、前記第１の素子形成領域内において、前記横型ｐｎｐバイポーラトランジスタのｐ形コレクタ領域を、前記ｎ形ベース領域に接し、かつ前記半導体層の前記主面から前記絶縁層に達して形成する工程と、
（ｄ−２）前記工程（ｃ−２）と同一工程によって実行され、前記第１の素子形成領域内において、前記横型ｎｐｎバイポーラトランジスタのｎ形コレクタ領域を、前記ｐ形ベース領域に接し、かつ前記半導体層の前記主面から前記絶縁層に達して形成する工程と
を有し、
前記工程（ｅ）は、
（ｅ−１）前記工程（ｃ−１）と同一工程によって実行され、前記第１の素子形成領域内において、前記横型ｐｎｐバイポーラトランジスタのｐ形エミッタ領域を、前記ｎ形ベース領域に接し、かつ前記半導体層の前記主面から前記絶縁層に達して形成する工程と、
（ｅ−２）前記第１の素子形成領域内において、前記横型ｎｐｎバイポーラトランジスタのｎ形エミッタ領域を、前記ｐ形ベース領域に接し、かつ前記半導体層の前記主面から前記絶縁層に達して形成する工程と
を有し、
（ｘ）前記工程（ｅ−２）と同一工程によって実行され、前記第１の素子形成領域内において、前記ｐ形ベース領域と離間し、前記ｎ形コレクタ領域に接する前記横型ｎｐｎバイポーラトランジスタのｎ形コレクタ引き出し領域と、前記ｐ形エミッタ領域及び前記ｐ形コレクタ領域と離間し、前記ｎ形ベース領域に接する前記横型ｐｎｐバイポーラトランジスタのｎ形ベース引き出し領域とを、前記半導体層の前記主面から前記絶縁層に達して形成する工程をさらに備える、請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ａ）においては、カーボンが添加された前記半導体層を有する前記ＳＯＩ基板が準備される、請求項９〜１１のいずれか一つに記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｄ），（ｅ）よりも前に実行され、前記コレクタ領域及び前記エミッタ領域を形成する予定の領域の前記半導体層を薄膜化する工程をさらに備える、請求項９〜１２のいずれか一つに記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｇ）は、前記工程（ｃ），（ｄ），（ｅ），（ｈ），（ｉ）よりも前に実行される、請求項９〜１３のいずれか一つに記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｆ）は、
いずれも前記工程（ｇ）よりも前に実行され、
（ｆ−１）前記半導体層の前記主面上にゲート絶縁膜を形成する工程と、
（ｆ−２）前記ゲート絶縁膜上に半導体膜を形成する工程と、
（ｆ−３）前記半導体膜をパターニングすることによりゲート電極を形成する
工程と
を有する、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ベース領域の導電型はｐ形、前記エミッタ領域の導電型はｎ形であり、
（ｊ）ｐ形不純物が添加された半導体から成るベース引き出し電極を、前記ベース領域上に形成する工程と、
（ｋ）ｎ形不純物が添加された半導体から成るエミッタ引き出し電極を、前記エミッタ領域上に形成する工程と
をさらに備える、請求項９〜１５のいずれか一つに記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｋ）は前記工程（ｊ）よりも後に実行され、
（ｙ）前記工程（ｊ）と前記工程（ｋ）との間に実行され、前記ベース引き出し電極の側面にサイドウォール状の絶縁膜を形成する工程をさらに備え、
前記ベース引き出し電極と前記エミッタ引き出し電極とは、前記絶縁膜によって互いに電気的に絶縁されている、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ａ）においては、シリコンから成る前記半導体層を有する前記ＳＯＩ基板が準備され、
（ｌ）前記工程（ｃ）よりも前に実行され、前記ベース領域を形成する予定の領域の前記半導体層を除去することにより、凹部を形成する工程と、
（ｍ）前記工程（ｃ）よりも前に実行され、前記凹部内をシリコンゲルマニウムによって充填する工程と
をさらに備える、請求項９〜１７のいずれか一つに記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｌ）及び（ｍ）は、前記工程（ｇ）よりも後に
実行される、請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、特に、バイポーラトランジスタとＤＭＯＳ（Double-diffused MOS）トランジスタとが混載された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高耐圧で大電流を扱う半導体集積回路（ＩＣ）では、従来、バイポーラトランジスタが多く使われてきた。しかし、微細加工技術及びデバイス技術の進展に伴い、近年では、多様な高耐圧のＭＯＳトランジスタがＩＣに内蔵されるようになってきた。高耐圧のＭＯＳトランジスタの一つとしては、同一耐圧・同一面積でもオン時の抵抗を低くできる、ＤＭＯＳトランジスタが知られている。
【０００３】
図７５〜１０４は、縦型ｎｐｎバイポーラトランジスタ、横型ｐｎｐバイポーラトランジスタ、及び横型ｎチャネルＤＭＯＳトランジスタが混載された、従来の半導体装置の製造方法を工程順に示す図である。
【０００４】
図７５を参照して、まず、熱酸化法によって、１μｍ程度の膜厚を有するシリコン酸化膜１０２を、ｐ-形シリコン基板１０１の上面上に形成する。次に、写真製版法によって、開口部１０４ａ〜１０４ｃを有するフォトレジスト１０３を、シリコン酸化膜１０２上に形成する。
【０００５】
図７６を参照して、次に、フォトレジスト１０３をエッチングマスクとして用いて、希フッ酸溶液を用いたウェットエッチング法等によって、シリコン酸化膜１０２を部分的に除去する。これにより、シリコン酸化膜１０２内に開口部１０４ａａ〜１０４ｃｃが形成される。次に、フォトレジスト１０３を除去する。次に、シリコン酸化膜１０２を注入マスクとして用いて、イオン注入法によって、アンチモン又はヒ素等のｎ形不純物１０５を、シリコン基板１０１の上面内に注入する。
【０００６】
図７７を参照して、次に、注入されたｎ形不純物１０５を熱処理によって拡散させることにより、ｎ+形不純物拡散領域１０６ａ〜１０６ｃを、シリコン基板１０１の上面内に形成する。次に、シリコン酸化膜１０２を除去する。
【０００７】
図７８を参照して、次に、エピタキシャル成長法によって、４〜６μｍ程度の膜厚を有するｎ-形シリコン層１０７を全面的に形成する。エピタキシャル成長が進行する過程で、ｎ+形不純物拡散領域１０６ａ〜１０６ｃ内に含まれているｎ形不純物１０５がシリコン層１０７の底面内にも拡散する。
【０００８】
図７９を参照して、次に、熱酸化法によって、０．０５μｍ程度の膜厚を有するシリコン酸化膜１０８を、シリコン層１０７の上面上に形成する。次に、減圧ＣＶＤ法によって、０．１μｍ程度の膜厚を有するシリコン窒化膜１０９を、シリコン酸化膜１０８上に形成する。
【０００９】
図８０を参照して、次に、写真製版法によって、開口部１１１ａ〜１１１ｈを有するフォトレジスト１１０を、シリコン窒化膜１０９上に形成する。次に、フォトレジスト１１０をエッチングマスクとして用いて、ドライエッチング法によって、シリコン窒化膜１０９を部分的に除去する。
【００１０】
図８１を参照して、次に、フォトレジスト１１０を除去する。次に、シリコン窒化膜１０９を酸化マスクとして用いて、熱酸化法によって、０．６μｍ程度の膜厚を有するシリコン酸化膜１１２を形成する。シリコン酸化膜１１２は、素子分離絶縁膜として機能する。
【００１１】
図８２を参照して、次に、シリコン窒化膜１０９を除去する。次に、ＣＶＤ法によって、０．１μｍ程度の膜厚を有するシリコン窒化膜１１３を全面的に形成する。
【００１２】
図８３を参照して、次に、写真製版法によって、開口部１１４ａ〜１１４ｄを有するフォトレジスト１５０を、シリコン窒化膜１１３上に形成する。次に、フォトレジスト１５０をエッチングマスクとして用いて、ドライエッチング法によって、シリコン窒化膜１１３及びシリコン酸化膜１０８を部分的に除去する。
【００１３】
図８４を参照して、次に、フォトレジスト１５０を除去する。次に、ボロンを用いたガス拡散法によって、素子分離用のｐ+形不純物拡散領域１１５（図８４における符号１１５ａ〜１１５ｄ）を、シリコン層１０７内に形成する。具体的には以下の通りである。まず、１０００℃程度の拡散炉を用いて、少量（〜１リットル／分）のＢ2Ｈ6ガス、少量（〜１リットル／分）のＯ2ガス、及び多量（〜５０リットル／分）のＮ2ガスを流しながら、１０〜３０分程度ウェハを熱処理することにより、ボロンデポする。次に、ボロンデポによりウェハ上に堆積されたボロンガラスを、希フッ酸溶液への浸漬によって除去する。次に、ボロンを拡散させるための熱処理を施す。この熱処理によって、０．１μｍ程度の膜厚を有するシリコン酸化膜が、ｐ+形不純物拡散領域１１５ａ〜１１５ｄ上に形成される。ｐ+形不純物拡散領域１１５ａ〜１１５ｄによって、シリコン層１０７は、シリコン層１０７ａ〜１０７ｃに分離される。
【００１４】
図８５を参照して、次に、熱リン酸等を用いてシリコン窒化膜１１３を除去する。次に、ＣＶＤ法によって、０．１μｍ程度の膜厚を有するシリコン窒化膜１１６を全面的に形成する。
【００１５】
図８６を参照して、次に、写真製版法によって、開口部１１７を有するフォトレジスト１５１を、シリコン窒化膜１１６上に形成する。次に、フォトレジスト１５１をエッチングマスクとして用いて、ドライエッチング法によって、シリコン窒化膜１１６及びシリコン酸化膜１０８を部分的に除去する。
【００１６】
図８７を参照して、次に、フォトレジスト１５１を除去する。次に、リンを用いたガス拡散法によって、コレクタ引き出し用のｎ+形不純物拡散領域１１８を、シリコン層１０７ａ内に形成する。具体的には以下の通りである。まず、１０００℃程度の拡散炉を用いて、少量（〜１リットル／分）のＰＨ3ガス、少量（〜１リットル／分）のＯ2ガス、及び多量（〜５０リットル／分）のＮ2ガスを流しながら、１０〜３０分程度ウェハを熱処理することにより、リンデポする。次に、リンデポによりウェハ上に堆積されたリンガラスを、希フッ酸溶液への浸漬によって除去する。次に、リンを拡散させるための熱処理を施す。この熱処理によって、０．１μｍ程度の膜厚を有するシリコン酸化膜が、ｎ+形不純物拡散領域１１８上に形成される。
【００１７】
図８８を参照して、次に、シリコン窒化膜１１６及びシリコン酸化膜１０８を除去する。次に、熱酸化法によって、０．０１〜０．０２μｍ程度の膜厚を有するシリコン酸化膜１１９を形成する。次に、減圧ＣＶＤ法によって、０．４μｍ程度の膜厚を有し、リンが添加されたポリシリコン膜（又はアモルファスシリコン膜）１２０を、全面的に形成する。次に、写真製版法によって、フォトレジスト１２１をポリシリコン膜１２０上に形成する。
【００１８】
図８９を参照して、次に、フォトレジスト１２１をエッチングマスクとして用いて、ドライエッチング法によって、ポリシリコン膜１２０を部分的に除去する。これにより、除去されずに残ったポリシリコン膜１２０として、横型ｎチャネルＤＭＯＳトランジスタのゲート電極が形成される。
【００１９】
図９０を参照して、次に、写真製版法によって、開口部１２３を有するフォトレジスト１２２を形成する。次に、フォトレジスト１２１，１２２を注入マスクとして用いて、イオン注入法によって、ボロン等のｐ形不純物１２４を、シリコン酸化膜１１９を通してシリコン層１０７ｃの上面内に注入する。
【００２０】
図９１を参照して、次に、フォトレジスト１２１，１２２を除去する。次に、注入されたｐ形不純物１２４を熱処理によって拡散させることにより、横型ｎチャネルＤＭＯＳトランジスタのｐ形ウェルとして機能するｐ形不純物拡散領域１２５を、ポリシリコン膜１２０の下方に延在して、シリコン層１０７ｃの上面内に形成する。この熱処理によってポリシリコン膜１２０の表面が熱酸化され、シリコン酸化膜１２６が形成される。
【００２１】
図９２を参照して、次に、写真製版法によって、開口部１２８ａ〜１２８ｅを有するフォトレジスト１２７を形成する。次に、フォトレジスト１２７を注入マスクとして用いて、イオン注入法によって、ボロン等のｐ形不純物１２９を、シリコン酸化膜１１９を通してシリコン層１０７ａ，１０７ｂ及びｐ形不純物拡散領域１２５の各上面内に注入する。
【００２２】
図９３を参照して、次に、フォトレジスト１２７を除去する。次に、注入されたｐ形不純物１２９を熱処理によって拡散させることにより、ｐ形不純物拡散領域１３０ａ〜１３０ｅを、シリコン層１０７ａ，１０７ｂ及びｐ形不純物拡散領域１２５の各上面内に形成する。ｐ形不純物拡散領域１３０ａは縦型ｎｐｎバイポーラトランジスタのベース領域として機能し、ｐ形不純物拡散領域１３０ｂ，１３０ｄは横型ｐｎｐバイポーラトランジスタのコレクタ領域として機能し、ｐ形不純物拡散領域１３０ｃは横型ｐｎｐバイポーラトランジスタのエミッタ領域として機能し、ｐ形不純物拡散領域１３０ｅは横型ｎチャネルＤＭＯＳトランジスタのバックゲートとして機能する。
【００２３】
図９４を参照して、次に、写真製版法によって、開口部１３２を有するフォトレジスト１３１を形成する。次に、フォトレジスト１３１を注入マスクとして用いて、イオン注入法によって、リン等のｎ形不純物１３３を、シリコン酸化膜１１９を通してシリコン層１０７ｃの上面内に注入する。
【００２４】
図９５を参照して、次に、フォトレジスト１３１を除去する。次に、注入されたｎ形不純物１３３を熱処理によって拡散させることにより、横型ｎチャネルＤＭＯＳトランジスタのドレイン領域として機能するｎ形不純物拡散領域１３４を、シリコン層１０７ｃの上面内に形成する。
【００２５】
図９６を参照して、次に、写真製版法によって、開口部１３６ａ〜１３６ｅを有するフォトレジスト１３５を形成する。次に、フォトレジスト１３５をエッチングマスクとして用いて、ドライエッチング法によって、シリコン酸化膜１１９，１２６を部分的に除去する。次に、フォトレジスト１３５を注入マスクとして用いて、イオン注入法によって、ヒ素等のｎ形不純物１３７を、ｐ形不純物拡散領域１３０ａ、ｎ+形不純物拡散領域１１８、シリコン層１０７ｂ、ｐ形不純物拡散領域１２５、及びｎ形不純物拡散領域１３４の各上面内に注入する。
【００２６】
図９７を参照して、次に、フォトレジスト１３５を除去する。次に、注入されたｎ形不純物１３７を熱処理によって拡散させることにより、ｎ+形不純物拡散領域１３８ａ〜１３８ｅを、ｐ形不純物拡散領域１３０ａ、ｎ+形不純物拡散領域１１８、シリコン層１０７ｂ、ｐ形不純物拡散領域１２５、及びｎ形不純物拡散領域１３４の各上面内に形成する。以上の工程により、縦型ｎｐｎバイポーラトランジスタ、横型ｐｎｐバイポーラトランジスタ、及び横型ｎチャネルＤＭＯＳトランジスタが完成する。ｎ+形不純物拡散領域１３８ａは縦型ｎｐｎバイポーラトランジスタのエミッタ領域として機能し、ｎ+形不純物拡散領域１３８ｂは縦型ｎｐｎバイポーラトランジスタのコレクタ領域として機能し、ｎ+形不純物拡散領域１３８ｃは横型ｐｎｐバイポーラトランジスタのベース領域として機能し、ｎ+形不純物拡散領域１３８ｄは横型ｎチャネルＤＭＯＳトランジスタのソース領域として機能し、ｎ+形不純物拡散領域１３８ｅは横型ｎチャネルＤＭＯＳトランジスタのドレイン領域として機能する。
【００２７】
上記の各トランジスタが完成するまでの工程において、従来の半導体装置の製造方法では、９枚（図７５，８０，８３，８６，８８，９０，９２，９４，９６）のフォトマスクが必要となる。
【００２８】
図９７に示した半導体装置の上面構造の一部を、図９８に示す。ｐ+形不純物拡散領域１１５ａ〜１１５ｄは互いに繋がっており、ｐ形不純物拡散領域１３０ｂ，１３０ｄも互いに繋がっている。また、耐圧を確保するために、ｐ形不純物拡散領域１３０ｅ及びｎ+形不純物拡散領域１３８ｄのコーナー部分は湾曲している。
【００２９】
図９９を参照して、次に、ＣＶＤ法によって、０．２μｍ程度の膜厚を有し、不純物が添加されていないシリコン酸化膜１３９を、全面的に形成する。次に、ＣＶＤ法によって、０．６μｍ程度の膜厚を有し、ボロン及びリンが添加されたシリコン酸化膜１４０を、シリコン酸化膜１３９上に形成する。次に、所定の熱処理を施すことにより、シリコン酸化膜１４０を流動化させ、ウェハ表面を平坦化する。
【００３０】
図１００を参照して、次に、写真製版法によって、所定の開口パターンを有するフォトレジスト１５２を形成する。次に、フォトレジスト１５２をエッチングマスクとして用いて、反応性イオン（ＲＩＥ）を用いたドライエッチング法等によって、シリコン酸化膜１４０，１３９，１１９を部分的に除去する。これにより、コンタクトホール１４１ａ〜１４１ｈが形成される。図１００には現れないが、横型ｎチャネルＤＭＯＳトランジスタのゲート電極（ポリシリコン膜１２０）用のコンタクトホールも、同一の工程によって形成される。
【００３１】
図１０１を参照して、次に、フォトレジスト１５２を除去する。次に、０．６μｍ程度の膜厚を有するアルミニウム合金膜（ＡｌＳｉ又はＡｌＣｕ等）を全面的に形成した後、パターニングすることにより、第１層配線１４２ａ〜１４２ｈを形成する。
【００３２】
図１０２を参照して、次に、プラズマＣＶＤ法等によって、０．８μｍ程度の膜厚を有するシリコン酸化膜１４３を全面的に形成する。次に、写真製版法によって、所定の開口パターンを有するフォトレジスト１５３を形成する。次に、フォトレジスト１５３をエッチングマスクとして用いて、反応性イオンを用いたドライエッチング法等によって、シリコン酸化膜１４３を部分的に除去する。これにより、第１層配線１４２ｃに繋がるスルーホール１４４が形成される。
【００３３】
図１０３を参照して、次に、フォトレジスト１５３を除去する。次に、１μｍ程度の膜厚を有するアルミニウム合金膜（ＡｌＳｉ又はＡｌＣｕ等）を全面的に形成した後、パターニングすることにより、第１層配線１４２ｃに接続された第２層配線１４５を形成する。
【００３４】
図１０４を参照して、次に、プラズマＣＶＤ法等によって、保護膜として機能し、０．８μｍ程度の膜厚を有するシリコン窒化膜１４６を、全面的に形成する。以上の工程により、半導体装置が完成する。
【００３５】
なお、バイポーラトランジスタとＤＭＯＳトランジスタとが混載された半導体装置に関する技術は、例えば下記の特許文献１に開示されている。
【００３６】
【特許文献１】特開平５−３２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００３７】
近年、次世代の超高速通信システム（１０Ｇｂ／ｓ以上の光通信システム、無線ＬＡＮ、移動通信システム等）に用いられる、超高周波用のトランジスタが求められている。しかしながら、上記した従来の半導体装置では、トランジスタの高周波性能が不十分であるという問題がある。
【００３８】
本発明はかかる問題を解決するために成されたものであり、バイポーラトランジスタとＤＭＯＳトランジスタとが混載された半導体装置に関して、従来よりも高周波性能が向上された半導体装置及びその製造方法を得ることを目的とするものである。
【課題を解決するための手段】
【００３９】
第１の発明に係る半導体装置は、半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板と、半導体層の主面から絶縁層に達して形成されたベース領域と、半導体層の主面から絶縁層に達して形成され、ベース領域を挟んで対向する、ベース領域とは異なる導電型のエミッタ領域及びコレクタ領域とを有するバイポーラトランジスタと、半導体層の主面上に形成されたゲート構造と、ゲート構造の下方に延在し、半導体層の主面から絶縁層に達して形成された、第１導電型のウェルと、ウェルに接し、半導体層の主面から絶縁層に達して形成された、第２導電型の第１のソース・ドレイン領域と、ウェルの一部を挟んで第１のソース・ドレイン領域に対向し、半導体層の主面から絶縁層に達してウェル内に部分的に形成された、第２導電型の第２のソース・ドレイン領域とを有するＤＭＯＳトランジスタと、バイポーラトランジスタとＤＭＯＳトランジスタとの間において、半導体層の主面から絶縁層に達して形成された、トレンチ型の素子分離構造とを備える。
【００４０】
第２の発明に係る半導体装置の製造方法は、（ａ）半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板を準備する工程と、（ｂ）半導体層の主面から絶縁層に達する、トレンチ型の素子分離構造を形成する工程と、（ｃ）素子分離構造によって規定される第１の素子形成領域内において、バイポーラトランジスタのベース領域を、半導体層の主面から絶縁層に達して形成する工程と、（ｄ）第１の素子形成領域内において、ベース領域とは異なる導電型の、バイポーラトランジスタのコレクタ領域を、ベース領域に接し、半導体層の主面から絶縁層に達して形成する工程と、（ｅ）第１の素子形成領域内において、ベース領域とは異なる導電型の、バイポーラトランジスタのエミッタ領域を、コレクタ領域とは反対側でベース領域に接し、半導体層の主面から絶縁層に達して形成する工程と、（ｆ）素子分離構造によって第１の素子形成領域と分離された第２の素子形成領域内において、ＤＭＯＳトランジスタのゲート構造を、半導体層の主面上に形成する工程と、（ｇ）第２の素子形成領域内において、ＤＭＯＳトランジスタの第１導電型のウェルを、ゲート構造の下方に延在し、半導体層の主面から絶縁層に達して形成する工程と、（ｈ）第２の素子形成領域内において、ＤＭＯＳトランジスタの第２導電型の第１のソース・ドレイン領域を、ウェルに接し、半導体層の主面から絶縁層に達して形成する工程と、（ｉ）第２の素子形成領域内において、ＤＭＯＳトランジスタの第２導電型の第２のソース・ドレイン領域を、ウェルの一部を挟んで第１のソース・ドレイン領域に対向し、半導体層の主面から絶縁層に達して、ウェル内に部分的に形成する工程とを備える。
【発明の効果】
【００４１】
第１及び第２の発明によれば、寄生容量を削減でき、半導体装置の高周波性能を向上することができる。
【発明を実施するための最良の形態】
【００４２】
実施の形態１．
図１〜３０は、横型ｎｐｎバイポーラトランジスタ、横型ｐｎｐバイポーラトランジスタ、及び横型ｎチャネルＤＭＯＳトランジスタが混載された、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す図である。
【００４３】
図１を参照して、まず、ｐ-形シリコン基板２０１を６５０℃程度に加熱した状態で、イオン注入法によって、酸素イオン２５１をシリコン基板２０１内に注入する。酸素イオン２５１の注入条件は、加速電圧が２００ｋｅＶ程度、ドーズ量が４ｅ１７〜２ｅ１８／ｃｍ2程度である。
【００４４】
図２を参照して、次に、アルゴンと酸素との混合ガスの雰囲気中で、１３００℃程度の温度で８時間程度、シリコン基板２０１をアニールする。これにより、０．１〜０．３μｍ程度の膜厚を有するシリコン酸化膜２５２が、シリコン基板２０１の上面から０．２〜０．５μｍ程度の深さに形成される。シリコン酸化膜２５２は埋め込み酸化膜又はＢＯＸ（Buried OXide）層とも称され、シリコン酸化膜２５２よりも上方のシリコン基板２０１（図２におけるシリコン層２５３）は、ＳＯＩ（Silicon On Insulator）層とも称される。
【００４５】
図１，２では、ＳＩＭＯＸ（Separation by IMplanted OXygen）法によってＳＯＩ基板を形成する例について述べたが、貼り合わせ法によってＳＯＩ基板を形成してもよい。貼り合わせ法では、（ａ）ｐ-形の第１のシリコン基板の上面上に、０．１〜０．３μｍ程度の膜厚を有するシリコン酸化膜を形成する工程と、（ｂ）ｐ-形の第２のシリコン基板をシリコン酸化膜上に貼り合わせる工程と、（ｃ）所定の膜厚（０．２〜０．５μｍ程度）だけ残して第２のシリコン基板を研磨することによりＳＯＩ層を形成する工程とが、この順に実行される。
【００４６】
図２に引き続き、図３を参照して、次に、熱酸化法によって、０．１μｍ程度の膜厚を有するシリコン酸化膜２５４を、シリコン層２５３の上面上に形成する。次に、減圧ＣＶＤ法によって、０．１μｍ程度の膜厚を有するシリコン窒化膜２５５を、シリコン酸化膜２５４上に形成する。次に、減圧ＣＶＤ法によって、１μｍ程度の膜厚を有するシリコン酸化膜２５６を、シリコン窒化膜２５５上に形成する。次に、写真製版法によって、所定の開口パターンを有するフォトレジスト２５７を、シリコン酸化膜２５６上に形成する。次に、フォトレジスト２５７をエッチングマスクとして用いて、異方性ドライエッチング法によって、シリコン酸化膜２５６、シリコン窒化膜２５５、及びシリコン酸化膜２５４を部分的に除去することにより、凹部２５８ａ〜２５８ｄを形成する。
【００４７】
図４を参照して、次に、フォトレジスト２５７を除去する。次に、シリコン酸化膜２５６をエッチングマスクとして用いて、反応性イオンを用いたドライエッチング法によって、シリコン層２５３を部分的に除去する。これにより、シリコン層２５３内に凹部２５８ａａ〜２５８ｄｄが形成される。凹部２５８ａａ〜２５８ｄｄの各底面は、シリコン酸化膜２５２によって規定されている。また、凹部２５８ａａ〜２５８ｄｄの各側面は、シリコン層２５３によって規定されている。
【００４８】
図５を参照して、次に、シリコン酸化膜２５６と、凹部２５８ａａ〜２５８ｄｄの各底面を規定している部分のシリコン酸化膜２５２とを除去する。図５に示すように、凹部２５８ａａ〜２５８ｄｄの各底面は、シリコン基板２０１によって規定されている。
【００４９】
図６を参照して、次に、熱酸化法によって、０．１μｍ程度の膜厚を有するシリコン酸化膜２５２ａを、凹部２５８ａａ〜２５８ｄｄの各側面及び各底面上に形成する。
【００５０】
図７を参照して、次に、ＣＶＤ法によって、１μｍ程度の膜厚を有するポリシリコン膜２５９を全面的に形成する。但し、ポリシリコン膜２５９の代わりに、アモルファスシリコン膜又はシリコン酸化膜を形成してもよい。
【００５１】
図８を参照して、次に、ＣＭＰ法によって、シリコン窒化膜２５５が露出するまでポリシリコン膜２５９を除去する。次に、シリコン窒化膜２５５及びシリコン酸化膜２５４を除去する。これにより、シリコン酸化膜２５２ａとポリシリコン膜２５９とを有する素子分離構造が得られる。素子分離構造によって、シリコン層２５３は、シリコン層２５３ａ〜２５３ｃに分離される。
【００５２】
図９を参照して、次に、熱酸化法によって、０．０１〜０．０２μｍ程度の膜厚を有するシリコン酸化膜２１９を、ポリシリコン膜２５９及びシリコン層２５３ａ〜２５３ｃ上に形成する。次に、減圧ＣＶＤ法によって、０．２μｍ程度の膜厚を有し、リンが添加されたポリシリコン膜（又はアモルファスシリコン膜）２６０を、シリコン酸化膜２１９上に形成する。
【００５３】
ポリシリコン膜２６０の形成工程を、シリコン酸化膜２１９の形成工程に続けて実行することにより、ポリシリコン膜２６０によってシリコン酸化膜２１９を保護することができる。
【００５４】
図１０を参照して、次に、写真製版法によって、所定の開口パターンを有するフォトレジスト２８０を、ポリシリコン膜２６０上に形成する。次に、フォトレジスト２８０をエッチングマスクとして用いて、異方性ドライエッチング法によって、シリコン層２５３ａ，２５３ｂの上方に位置する部分のポリシリコン膜２６０を除去する。
【００５５】
図１１を参照して、次に、フォトレジスト２８０を除去する。次に、写真製版法によって、開口部２６２ａ〜２６２ｄを有するフォトレジスト２６１を形成する。次に、フォトレジスト２６１を注入マスクとして用いて、イオン注入法によって、ボロン等のｐ形不純物２６３を、シリコン酸化膜２１９を通してシリコン層２５３ａ，２５３ｂ内に注入する。
【００５６】
図１２を参照して、次に、フォトレジスト２６１をエッチングマスクとして用いて、シリコン酸化膜２１９を部分的に除去する。次に、フォトレジスト２６１を除去する。
【００５７】
図１３を参照して、次に、図１１に示した工程で注入されたｐ形不純物２６３を熱処理によって拡散させることにより、シリコン層２５３ａ，２５３ｂの各上面からシリコン酸化膜２５２の上面にまで到達するｐ形不純物拡散領域２６４ａ〜２６４ｄを、シリコン層２５３ａ，２５３ｂ内に形成する。ｐ形不純物拡散領域２６４ａは横型ｎｐｎバイポーラトランジスタのベース領域として機能し、ｐ形不純物拡散領域２６４ｂ，２６４ｄは横型ｐｎｐバイポーラトランジスタのコレクタ領域として機能し、ｐ形不純物拡散領域２６４ｃは横型ｐｎｐバイポーラトランジスタのエミッタ領域として機能する。次に、ＣＶＤ法によって、０．２μｍ程度の膜厚を有し、不純物が添加されていないポリシリコン膜（又はアモルファスシリコン膜）２６５を、全面的に形成する。
【００５８】
図１４を参照して、次に、写真製版法によって、開口部２６７ａ〜２６７ｆを有するフォトレジスト２６６を、ポリシリコン膜２６５上に形成する。
【００５９】
図１５を参照して、次に、フォトレジスト２６６をエッチングマスクとして用いて、異方性ドライエッチング法によって、ポリシリコン膜２６５，２６０を部分的に除去する。ポリシリコン膜２６５ａは、ｐ形不純物拡散領域２６４ａに接触しており、横型ｎｐｎバイポーラトランジスタのベース引き出し電極として機能する。ポリシリコン膜２６５ｂ，２６５ｄは、それぞれｐ形不純物拡散領域２６４ｂ，２６４ｄに接触しており、いずれも横型ｐｎｐバイポーラトランジスタのコレクタ引き出し電極として機能する。ポリシリコン膜２６５ｃは、ｐ形不純物拡散領域２６４ｃに接触しており、横型ｐｎｐバイポーラトランジスタのエミッタ引き出し電極として機能する。ポリシリコン膜２６５ｅは、横型ｎチャネルＤＭＯＳトランジスタの上層ゲート電極として機能する。リンが添加されたポリシリコン膜２６０は、横型ｎチャネルＤＭＯＳトランジスタの下層ゲート電極として機能する。ポリシリコン膜２６０内に添加されているリンは、後工程の熱処理によってポリシリコン膜２６５ｅ内にも拡散する。これによって、ポリシリコン膜２６０，２６５ｅが一体となって、横型ｎチャネルＤＭＯＳトランジスタのゲート電極として機能する。
【００６０】
図１６を参照して、次に、写真製版法によって、開口部２２３を有するフォトレジスト２２２を形成する。次に、フォトレジスト２２２，２６６を注入マスクとして用いて、イオン注入法によって、ボロン等のｐ形不純物２２４を、シリコン酸化膜２１９を通してシリコン層２５３ｃ内に注入する。開口部２２３を形成する際のフォトマスクのアライメントずれ等に起因して、ポリシリコン膜２６５ｅの上面の一部がフォトレジスト２２２によって覆われない場合も生じ得る。このような場合であっても、ポリシリコン膜２６５ｅの上面はフォトレジスト２６６によって完全に覆われているため、ｐ形不純物２２４がポリシリコン膜２６５ｅ，２６０を突き抜けてその下方のシリコン層２５３ｃ内に注入されることを回避できる。
【００６１】
図１７を参照して、次に、フォトレジスト２２２，２６６を除去する。次に、図１６に示した工程で注入されたｐ形不純物２２４を熱処理によって拡散させることにより、シリコン層２５３ｃの上面からシリコン酸化膜２５２の上面にまで到達するｐ形不純物拡散領域２２５を、ポリシリコン膜２６０，２６５ｅの大半の下方に延在して、シリコン層２５３ｃ内に形成する。ｐ形不純物拡散領域２２５は、横型ｎチャネルＤＭＯＳトランジスタのｐ形ウェル領域として機能する。この熱処理によってポリシリコン膜２６０，２６５ａ〜２６５ｅの各表面が熱酸化され、シリコン酸化膜２２６が形成される。
【００６２】
図１８を参照して、次に、写真製版法によって、開口部２２８ａ〜２２８ｅを有するフォトレジスト２２７を形成する。次に、フォトレジスト２２７を注入マスクとして用いて、イオン注入法によって、ＢＦ2等のｐ形不純物２２９を、シリコン酸化膜２２６を通してポリシリコン膜２６５ａ〜２６５ｄ内に、及びシリコン酸化膜２１９を通してｐ形不純物拡散領域２２５内に、それぞれ注入する。
【００６３】
図１９を参照して、次に、フォトレジスト２２７を除去する。次に、図１８に示した工程で注入されたｐ形不純物２２９を熱処理によって拡散させることにより、シリコン層２５３ｃの上面からシリコン酸化膜２５２の上面にまで到達するｐ形不純物拡散領域２３０を、ｐ形不純物拡散領域２２５内に形成する。ｐ形不純物拡散領域２３０は、横型ｎチャネルＤＭＯＳトランジスタのバックゲートとして機能する。また、ポリシリコン膜２６５ａ〜２６５ｄも全体がｐ形となり、それぞれ上記の引き出し電極として機能できるようになる。
【００６４】
図２０を参照して、次に、写真製版法によって、開口部２３２ａ〜２３２ｆを有するフォトレジスト２３１を形成する。次に、フォトレジスト２３１を注入マスクとして用いて、イオン注入法によって、リン等のｎ形不純物２３３を、シリコン酸化膜２１９を通してシリコン層２５３ａ〜２５３ｃ内に注入する。
【００６５】
図２１を参照して、次に、フォトレジスト２３１を除去する。次に、図２０に示した工程で注入されたｎ形不純物２３３を熱処理によって拡散させることにより、シリコン層２５３ａ〜２５３ｃの各上面からシリコン酸化膜２５２の上面にまで到達するｎ形不純物拡散領域２３４ａ〜２３４ｆを、シリコン層２５３ａ〜２５３ｃ内に形成する。ｎ形不純物拡散領域２３４ａは横型ｎｐｎバイポーラトランジスタのコレクタ領域として機能し、ｎ形不純物拡散領域２３４ｂ〜２３４ｅは横型ｐｎｐバイポーラトランジスタのベース領域として機能する。ｎ形不純物拡散領域２３４ｆは、ｐ形不純物拡散領域２２５に接し、横型ｎチャネルＤＭＯＳトランジスタのドレイン領域として機能する。
【００６６】
図２２を参照して、次に、写真製版法によって、開口部２３６ａ〜２３６ｅを有するフォトレジスト２３５を形成する。次に、フォトレジスト２３５をエッチングマスクとして用いて、ドライエッチング法によって、シリコン酸化膜２１９を部分的に除去する。このエッチングによって、シリコン酸化膜２２６も部分的に除去される。次に、フォトレジスト２３５を注入マスクとして用いて、イオン注入法によって、ヒ素又はリン等のｎ形不純物２３７を、シリコン層２５３ａ、ｎ形不純物拡散領域２３４ａ，２３４ｅ，２３４ｆ、及びｐ形不純物拡散領域２２５内に注入する。
【００６７】
図２３を参照して、次に、フォトレジスト２３５を除去する。次に、図２２に示した工程で注入されたｎ形不純物２３７を熱処理によって拡散させることにより、シリコン層２５３ａ〜２５３ｃの各上面からシリコン酸化膜２５２の上面にまで到達するｎ+形不純物拡散領域２３８ａ〜２３８ｅを、それぞれシリコン層２５３ａ、ｎ形不純物拡散領域２３４ａ、ｎ形不純物拡散領域２３４ｅ、ｐ形不純物拡散領域２２５、及びｎ形不純物拡散領域２３４ｆ内に形成する。この熱処理によって、図２２に示した工程で除去された部分のシリコン酸化膜２１９，２２６が再び形成される。以上の工程により、横型ｎｐｎバイポーラトランジスタ、横型ｐｎｐバイポーラトランジスタ、及び横型ｎチャネルＤＭＯＳトランジスタが完成する。
【００６８】
ｎ+形不純物拡散領域２３８ａは横型ｎｐｎバイポーラトランジスタのエミッタ領域として機能し、ｎ+形不純物拡散領域２３８ｂは横型ｎｐｎバイポーラトランジスタのコレクタ引き出し領域として機能し、ｎ+形不純物拡散領域２３８ｃは横型ｐｎｐバイポーラトランジスタのベース引き出し領域として機能し、ｎ+形不純物拡散領域２３８ｄは横型ｎチャネルＤＭＯＳトランジスタのソース領域として機能し、ｎ+形不純物拡散領域２３８ｅは横型ｎチャネルＤＭＯＳトランジスタのドレイン領域として機能する。
【００６９】
各バイポーラトランジスタのエミッタ領域及びコレクタ領域（ｎ形不純物拡散領域２３４ａ、ｎ+形不純物拡散領域２３８ａ、ｐ形不純物拡散領域２６４ｂ〜２６４ｄ）は、ベース領域（ｐ形不純物拡散領域２６４ａ、ｎ形不純物拡散領域２３４ｃ，２３４ｄ）を挟んで互いに対向している。また、ＤＭＯＳトランジスタのソース領域（ｎ+形不純物拡散領域２３８ｄ）は、ｐ形ウェル領域（ｐ形不純物拡散領域２２５）の一部を挟んでドレイン領域（ｎ形不純物拡散領域２３４ｆ及びｎ+形不純物拡散領域２３８ｅ）に対向している。
【００７０】
上記の各トランジスタが完成するまでの工程において、本実施の形態１に係る半導体装置の製造方法では、８枚（図３，１０，１１，１４，１６，１８，２０，２２）のフォトマスクが必要であり、従来の半導体装置の製造方法よりもフォトマスクの必要枚数を一枚削減できる。
【００７１】
図２３に示した半導体装置の上面構造の一部を、図２４に示す。ｎ形不純物拡散領域２３４ｂ〜２３４ｄは互いに繋がっている。また、耐圧を確保するために、ｐ形不純物拡散領域２３０及びｎ+形不純物拡散領域２３８ｄのコーナー部分は湾曲している。
【００７２】
図２３に引き続き、図２５を参照して、次に、ＣＶＤ法によって、０．２μｍ程度の膜厚を有し、不純物が添加されていないシリコン酸化膜２３９を、全面的に形成する。次に、ＣＶＤ法によって、０．６μｍ程度の膜厚を有し、ボロン及びリンが添加されたシリコン酸化膜２４０を、シリコン酸化膜２３９上に形成する。次に、所定の熱処理を施すことにより、シリコン酸化膜２４０を流動化させ、ウェハ表面を平坦化する。
【００７３】
図２６を参照して、次に、写真製版法によって所定の開口パターンを有するフォトレジストを形成し、そのフォトレジストをエッチングマスクとして用いて、反応性イオンを用いたドライエッチング法等によって、シリコン酸化膜２４０，２３９，２２６，２１９を部分的に除去する。これにより、コンタクトホール２４１ａ〜２４１ｉが形成される。図２６には現れないが、横型ｎチャネルＤＭＯＳトランジスタのゲート電極（ポリシリコン膜２６０，２６５ｅ）用のコンタクトホールも、同一の工程によって形成される。
【００７４】
図２７を参照して、次に、フォトレジストを除去した後、０．６μｍ程度の膜厚を有するアルミニウム合金膜（ＡｌＳｉ又はＡｌＣｕ等）を全面的に形成し、これをパターニングすることによって、第１層配線２４２ａ〜２４２ｉを形成する。
【００７５】
図２８を参照して、次に、プラズマＣＶＤ法等によって、０．８μｍ程度の膜厚を有するシリコン酸化膜２４３を全面的に形成する。次に、写真製版法によって所定の開口パターンを有するフォトレジストを形成し、そのフォトレジストをエッチングマスクとして用いて、反応性イオンを用いたドライエッチング法等によって、シリコン酸化膜２４３を部分的に除去する。これにより、第１層配線２４２ｃに繋がるスルーホール２４４が形成される。
【００７６】
図２９を参照して、次に、フォトレジストを除去した後、１μｍ程度の膜厚を有するアルミニウム合金膜（ＡｌＳｉ又はＡｌＣｕ等）を全面的に形成し、これをパターニングすることによって、第１層配線２４２ｃに接続された第２層配線２４５を形成する。
【００７７】
図３０を参照して、次に、プラズマＣＶＤ法等によって、保護膜として機能し、０．８μｍ程度の膜厚を有するシリコン窒化膜２４６を、全面的に形成する。以上の工程により、半導体装置が完成する。
【００７８】
このように本実施の形態１に係る半導体装置及びその製造方法によれば、ＳＯＩ基板及びトレンチ分離構造を採用し、各バイポーラトランジスタのベース領域、エミッタ領域、及びコレクタ領域、並びにＤＭＯＳトランジスタのウェル領域、ソース領域及びドレイン領域は、いずれもＳＯＩ層の上面からＢＯＸ層の上面に達して形成されている。従って、図９７に示した従来の半導体装置における、ｐ-形シリコン基板１０１とｎ+形不純物拡散領域１０６ａ〜１０６ｃとの間の容量、ｐ+形不純物拡散領域１１５ａ〜１１５ｄとｎ-形シリコン層１０７ａ〜１０７ｃとの間の容量、ｐ形不純物拡散領域１３０ａ〜１３０ｄ，１２５と、ｎ-形シリコン層１０７ａ〜１０７ｃとの間の容量を削減することができ、バイポーラトランジスタとＤＭＯＳトランジスタとが混載された半導体装置に関して、素子の高周波性能を向上することができる。
【００７９】
実施の形態２．
図３１〜４３は、横型ｎｐｎバイポーラトランジスタ、横型ｐｎｐバイポーラトランジスタ、及び横型ｎチャネルＤＭＯＳトランジスタが混載された、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【００８０】
まず、上記実施の形態１と同様の工程を経て、図８に示した構造を得る。図３１を参照して、次に、熱酸化法によって、０．０１〜０．０２μｍ程度の膜厚を有するシリコン酸化膜２１９を、ポリシリコン膜２５９及びシリコン層２５３ａ〜２５３ｃ上に形成する。次に、減圧ＣＶＤ法によって、０．４μｍ程度の膜厚を有し、リンが添加されたポリシリコン膜（又はアモルファスシリコン膜）６２０を、シリコン酸化膜２１９上に形成する。
【００８１】
図３２を参照して、次に、写真製版法によって、所定の開口パターンを有するフォトレジスト６２１を、ポリシリコン膜６２０上に形成する。次に、フォトレジスト６２１をエッチングマスクとして用いて、異方性ドライエッチング法によって、ポリシリコン膜６２０を部分的に除去する。除去されずに残った部分のポリシリコン膜６２０として、横型ｎチャネルＤＭＯＳトランジスタのゲート電極が得られる。
【００８２】
図３３を参照して、次に、写真製版法によって、開口部６２３を有するフォトレジスト６２２を形成する。次に、フォトレジスト６２２，６２１を注入マスクとして用いて、イオン注入法によって、ボロン等のｐ形不純物６２４を、シリコン酸化膜２１９を通してシリコン層２５３ｃ内に注入する。
【００８３】
図３４を参照して、次に、フォトレジスト６２２，６２１を除去する。次に、図３３に示した工程で注入されたｐ形不純物６２４を熱処理によって拡散させることにより、シリコン層２５３ｃの上面からシリコン酸化膜２５２の上面にまで到達するｐ形不純物拡散領域６２５を、ポリシリコン膜６２０の大半の下方に延在して、シリコン層２５３ｃ内に形成する。ｐ形不純物拡散領域６２５は、横型ｎチャネルＤＭＯＳトランジスタのｐ形ウェル領域として機能する。この熱処理によってポリシリコン膜６２０の表面が熱酸化され、シリコン酸化膜６２６が形成される。
【００８４】
図３５を参照して、次に、写真製版法によって、開口部６３２ａ〜６３２ｃを有するフォトレジスト６３１を形成する。次に、フォトレジスト６３１を注入マスクとして用いて、イオン注入法によって、リン等のｎ形不純物６３３を、シリコン酸化膜２１９を通してシリコン層２５３ａ〜２５３ｃ内に注入する。
【００８５】
図３６を参照して、次に、フォトレジスト６３１を除去する。次に、図３５に示した工程で注入されたｎ形不純物６３３を熱処理によって拡散させることにより、シリコン層２５３ａ〜２５３ｃの各上面からシリコン酸化膜２５２の上面にまで到達するｎ形不純物拡散領域６３４ａ〜６３４ｃを、シリコン層２５３ａ〜２５３ｃ内に形成する。ｎ形不純物拡散領域６３４ａは横型ｎｐｎバイポーラトランジスタのコレクタ領域として機能し、ｎ形不純物拡散領域６３４ｂは横型ｐｎｐバイポーラトランジスタのベース領域として機能し、ｎ形不純物拡散領域６３４ｃは横型ｎチャネルＤＭＯＳトランジスタのドレイン領域として機能する。
【００８６】
図３７を参照して、次に、写真製版法によって、開口部６６２ａ〜６６２ｄを有するフォトレジスト６６１を形成する。次に、フォトレジスト６６１を注入マスクとして用いて、イオン注入法によって、ボロン等のｐ形不純物６６３を、シリコン酸化膜２１９を通してｎ形不純物拡散領域６３４ａ，６３４ｂ（シリコン層２５３ａ，２５３ｂ）内に注入する。
【００８７】
図３８を参照して、次に、フォトレジスト６６１をエッチングマスクとして用いて、シリコン酸化膜２１９を部分的に除去する。次に、フォトレジスト６６１を除去する。次に、図３７に示した工程で注入されたｐ形不純物６６３を熱処理によって拡散させることにより、ｎ形不純物拡散領域６３４ａ，６３４ｂの各上面からシリコン酸化膜２５２の上面にまで到達するｐ形不純物拡散領域６６４ａ〜６６４ｄを、ｎ形不純物拡散領域６３４ａ，６３４ｂ内に形成する。ｐ形不純物拡散領域６６４ａは横型ｎｐｎバイポーラトランジスタのベース領域として機能し、ｐ形不純物拡散領域６６４ｂ，６６４ｄは横型ｐｎｐバイポーラトランジスタのコレクタ領域として機能し、ｐ形不純物拡散領域６６４ｃは横型ｐｎｐバイポーラトランジスタのエミッタ領域として機能する。
【００８８】
図３９を参照して、次に、ＣＶＤ法によって、０．２μｍ程度の膜厚を有し、不純物が添加されていないポリシリコン膜（又はアモルファスシリコン膜）６６５を、全面的に形成する。次に、写真製版法によって、開口部６６７ａ〜６６７ｅを有するフォトレジスト６６６を、ポリシリコン膜６６５上に形成する。
【００８９】
図４０を参照して、次に、フォトレジスト６６６をエッチングマスクとして用いて、異方性ドライエッチング法によって、ポリシリコン膜６６５を部分的に除去する。ポリシリコン膜６６５ａは、ｐ形不純物拡散領域６６４ａに接触しており、横型ｎｐｎバイポーラトランジスタのベース引き出し電極として機能する。ポリシリコン膜６６５ｂ，６６５ｄは、それぞれｐ形不純物拡散領域６６４ｂ，６６４ｄに接触しており、いずれも横型ｐｎｐバイポーラトランジスタのコレクタ引き出し電極として機能する。ポリシリコン膜６６５ｃは、ｐ形不純物拡散領域６６４ｃに接触しており、横型ｐｎｐバイポーラトランジスタのエミッタ引き出し電極として機能する。次に、フォトレジスト６６６を除去する。
【００９０】
図４１を参照して、次に、写真製版法によって、開口部６２８ａ〜６２８ｅを有するフォトレジスト６２７を形成する。次に、フォトレジスト６２７を注入マスクとして用いて、イオン注入法によって、ＢＦ2等のｐ形不純物６２９を、ポリシリコン膜６６５ａ〜６６５ｄ内に、及びシリコン酸化膜２１９を通してｐ形不純物拡散領域６２５内に、それぞれ注入する。
【００９１】
図４２を参照して、次に、フォトレジスト６２７を除去する。次に、写真製版法によって、開口部６３６ａ〜６３６ｅを有するフォトレジスト６３５を形成する。次に、フォトレジスト６３５をエッチングマスクとして用いて、ドライエッチング法によって、シリコン酸化膜２１９，６２６を部分的に除去する。次に、フォトレジスト６３５を注入マスクとして用いて、イオン注入法によって、ヒ素又はリン等のｎ形不純物６３７を、ｎ形不純物拡散領域６３４ａ〜６３４ｃ及びｐ形不純物拡散領域６２５内に注入する。
【００９２】
図４３を参照して、次に、フォトレジスト６３５を除去する。次に、図４１，４２に示した工程で注入されたｐ形不純物６２９及びｎ形不純物６３７を熱処理によって拡散させることにより、シリコン層２５３ａ〜２５３ｃの各上面からシリコン酸化膜２５２の上面にまで到達するｎ+形不純物拡散領域６３８ａ〜６３８ｅ及びｐ形不純物拡散領域６３０を形成する。以上の工程により、横型ｎｐｎバイポーラトランジスタ、横型ｐｎｐバイポーラトランジスタ、及び横型ｎチャネルＤＭＯＳトランジスタが完成する。
【００９３】
ｎ+形不純物拡散領域６３８ａは横型ｎｐｎバイポーラトランジスタのエミッタ領域として機能し、ｎ+形不純物拡散領域６３８ｂは横型ｎｐｎバイポーラトランジスタのコレクタ引き出し領域として機能し、ｎ+形不純物拡散領域６３８ｃは横型ｐｎｐバイポーラトランジスタのベース引き出し領域として機能し、ｎ+形不純物拡散領域６３８ｄは横型ｎチャネルＤＭＯＳトランジスタのソース領域として機能し、ｎ+形不純物拡散領域６３８ｅは横型ｎチャネルＤＭＯＳトランジスタのドレイン領域として機能する。また、ｐ形不純物拡散領域６３０は、横型ｎチャネルＤＭＯＳトランジスタのバックゲートとして機能する。
【００９４】
上記の各トランジスタが完成するまでの工程において、本実施の形態２に係る半導体装置の製造方法では、８枚（図３，３２，３３，３５，３７，３９，４１，４２）のフォトマスクが必要であり、従来の半導体装置の製造方法よりもフォトマスクの必要枚数を一枚削減できる。
【００９５】
以降は、図２５〜３０に示した工程と同様の工程を経て、半導体装置が完成する。
【００９６】
このように本実施の形態２に係る半導体装置及びその製造方法によれば、上記実施の形態１により得られる効果に加えて、以下の効果を得ることができる。即ち、本実施の形態２では、高温の熱処理を要するｐ形不純物拡散領域６２５及びｎ形不純物拡散領域６３４ｃの形成工程よりも後に、ｐ形不純物拡散領域６６４ａ〜６６４ｄが形成される。そのため、ｐ形不純物拡散領域６６４ａ〜６６４ｄの横方向の拡散が抑制されて素子サイズが小さくなる。その結果、寄生抵抗及び寄生容量が低減されてＲＣ時定数が小さくなるため、素子の高周波特性をさらに向上することができる。
【００９７】
実施の形態３．
図４４〜４６は、本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。図４４を参照して、まず、エピタキシャル成長法によって、１％足らずのカーボンが添加され、０．５μｍ程度の膜厚を有するｎ-形シリコン層３７０を、ｐ-形シリコン基板２０１の上面上に形成する。但し、ｎ-形シリコン層３７０の代わりにｐ形シリコン層を形成し、ｐ形シリコン層の所定の箇所にｎ形ウェル領域を形成してもよい。
【００９８】
図４５を参照して、次に、シリコン層３７０及びｐ-形シリコン基板２０１を６５０℃程度に加熱した状態で、イオン注入法によって、酸素イオン３５１をシリコン層３７０及びシリコン基板２０１内に注入する。酸素イオン３５１の注入条件は、加速電圧が２００ｋｅＶ程度、ドーズ量が４ｅ１７〜２ｅ１８／ｃｍ2程度である。
【００９９】
図４６を参照して、次に、アルゴンと酸素との混合ガスの雰囲気中で、１３００℃程度の温度で８時間程度、シリコン層３７０及びシリコン基板２０１をアニールする。これにより、０．１〜０．３μｍ程度の膜厚を有するシリコン酸化膜３５２が、シリコン層３７０の上面から０．２〜０．５μｍ程度の深さに形成される。シリコン酸化膜３５２よりも上方にはシリコン層３７０のみが存在し、このシリコン層３７０がＳＯＩ層となる。
【０１００】
図４４〜４６では、ＳＩＭＯＸ法によってＳＯＩ基板を形成する例について述べたが、貼り合わせ法によってＳＯＩ基板を形成してもよい。貼り合わせ法では、（ａ）ｐ-形の第１のシリコン基板の上面上に、０．１〜０．３μｍ程度の膜厚を有するシリコン酸化膜を形成する工程と、（ｂ）ｐ-形の第２のシリコン基板の上面上に、１％足らずのカーボンが添加され、０．５μｍ程度の膜厚を有するｎ-形シリコン層をエピタキシャル成長させる工程と、（ｃ）シリコン層をシリコン酸化膜上に貼り合わせる工程と、（ｄ）所定の膜厚（０．２〜０．５μｍ程度）だけ残して第２のシリコン基板及びシリコン層を研磨する工程とが実行される。
【０１０１】
図４６に引き続き、以降は、図４６に示したＳＯＩ基板を用いて、上記実施の形態１，２で述べた図３以降のプロセスが実行される。
【０１０２】
シリコン結晶に微量のカーボンを添加することで、ＴＥＤ（Transient Enhanced Diffusion）によるボロンの増速拡散を抑制できる。従って、カーボンが添加されたＳＯＩ層を有するＳＯＩ基板を用いて上記実施の形態１，２で述べたプロセスを実行することにより、横型ｎｐｎバイポーラトランジスタのベース領域（ｐ形不純物拡散領域２６４ａ）、横型ｐｎｐバイポーラトランジスタのエミッタ領域及びコレクタ領域（ｐ形不純物拡散領域２６４ｂ，２６４ｄ）、並びに横型ｎチャネルＤＭＯＳトランジスタのバックゲート（ｐ形不純物拡散領域２３０）等の、各ｐ形不純物拡散領域の横方向の拡散を抑制することができる。その結果、素子サイズが小さくなって寄生抵抗及び寄生容量が低減され、ＲＣ時定数が小さくなるため、素子の高周波特性をさらに向上することができる。
【０１０３】
実施の形態４．
図４７〜５８は、横型ｎｐｎバイポーラトランジスタ、横型ｐｎｐバイポーラトランジスタ、及び横型ｎチャネルＤＭＯＳトランジスタが混載された、本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【０１０４】
まず、上記実施の形態１と同様の工程を経て、図１３に示した構造を得る。図４７を参照して、次に、写真製版法によって、開口部４７２ａ〜４７２ｆを有するフォトレジスト４７１を形成する。
【０１０５】
図４８を参照して、次に、フォトレジスト４７１をエッチングマスクとして用いて、異方性ドライエッチング法によって、ポリシリコン膜２６５及びシリコン酸化膜２１９を部分的に除去するとともに、シリコン層２５３ａ，２５３ｂの各上面内に凹部４８０ａ〜４８０ｆを部分的に形成してシリコン層２５３ａ，２５３ｂを薄膜化する。このエッチングによって、ポリシリコン膜２６５はポリシリコン膜４６５ａ〜４６５ｇとなり、シリコン層２５３ａ，２５３ｂはシリコン層４５３ａ，４５３ｂとなる。
【０１０６】
ポリシリコン膜４６５ｂは、ｐ形不純物拡散領域２６４ａに接触しており、横型ｎｐｎバイポーラトランジスタのベース引き出し電極として機能する。ポリシリコン膜４６５ｄ，４６５ｆは、それぞれｐ形不純物拡散領域２６４ｂ，２６４ｄに接触しており、いずれも横型ｐｎｐバイポーラトランジスタのコレクタ引き出し電極として機能する。ポリシリコン膜４６５ｅは、ｐ形不純物拡散領域２６４ｃに接触しており、横型ｐｎｐバイポーラトランジスタのエミッタ引き出し電極として機能する。
【０１０７】
図４９を参照して、次に、写真製版法によって、所定の開口パターンを有するフォトレジスト４２１を形成する。
【０１０８】
図５０を参照して、次に、フォトレジスト４２１をエッチングマスクとして用いて、異方性ドライエッチング法によって、ポリシリコン膜４６５ａ，４６５ｃを除去するとともに、ポリシリコン膜４６５ｇ，２６０を部分的に除去する。ポリシリコン膜４６５ｇは、横型ｎチャネルＤＭＯＳトランジスタの上層ゲート電極として機能する。リンが添加されたポリシリコン膜２６０は、横型ｎチャネルＤＭＯＳトランジスタの下層ゲート電極として機能する。
【０１０９】
図５１を参照して、次に、写真製版法によって、開口部２２３を有するフォトレジスト２２２を形成する。次に、フォトレジスト２２２，４２１を注入マスクとして用いて、イオン注入法によって、ボロン等のｐ形不純物２２４を、シリコン酸化膜２１９を通してシリコン層２５３ｃ内に注入する。
【０１１０】
図５２を参照して、次に、フォトレジスト２２２，４２１を除去する。次に、図５１に示した工程で注入されたｐ形不純物２２４を熱処理によって拡散させることにより、シリコン層２５３ｃ内にｐ形不純物拡散領域２２５を形成する。この熱処理によってポリシリコン膜２６０，４６５ｂ，４６５ｄ〜４６５ｇの各表面が熱酸化され、シリコン酸化膜２２６が形成される。
【０１１１】
図５３を参照して、次に、写真製版法によって、開口部２２８ａ〜２２８ｅを有するフォトレジスト２２７を形成する。次に、フォトレジスト２２７を注入マスクとして用いて、イオン注入法によって、ＢＦ2等のｐ形不純物２２９を、シリコン酸化膜２２６を通してポリシリコン膜４６５ｂ，４６５ｄ〜４６５ｆ内に、及びシリコン酸化膜２１９を通してｐ形不純物拡散領域２２５内に、それぞれ注入する。
【０１１２】
図５４を参照して、次に、フォトレジスト２２７を除去する。次に、図５３に示した工程で注入されたｐ形不純物２２９を熱処理によって拡散させることにより、ｐ形不純物拡散領域２２５内にｐ形不純物拡散領域２３０を形成する。ポリシリコン膜４６５ｂ，４６５ｄ〜４６５ｆは全体がｐ形となり、それぞれ上記の引き出し電極として機能できるようになる。
【０１１３】
図５５を参照して、次に、写真製版法によって、開口部２３２ａ〜２３２ｆを有するフォトレジスト２３１を形成する。次に、フォトレジスト２３１を注入マスクとして用いて、イオン注入法によって、リン等のｎ形不純物２３３を、シリコン酸化膜２１９を通してシリコン層４５３ａ，４５３ｂ，２５３ｃ内に注入する。
【０１１４】
図５６を参照して、次に、フォトレジスト２３１を除去する。次に、図５５に示した工程で注入されたｎ形不純物２３３を熱処理によって拡散させることにより、シリコン層４５３ａ，４５３ｂ，２５３ｃの各上面からシリコン酸化膜２５２の上面にまで到達するｎ形不純物拡散領域４３４ａ〜４３４ｅ，２３４ｆを形成する。ｎ形不純物拡散領域４３４ａは横型ｎｐｎバイポーラトランジスタのコレクタ領域として機能し、ｎ形不純物拡散領域４３４ｂ〜４３４ｅは横型ｐｎｐバイポーラトランジスタのベース領域として機能する。
【０１１５】
図５７を参照して、次に、写真製版法によって、開口部２３６ａ〜２３６ｅを有するフォトレジスト２３５を形成する。次に、フォトレジスト２３５をエッチングマスクとして用いて、ドライエッチング法によって、シリコン酸化膜２１９，２２６を部分的に除去する。次に、フォトレジスト２３５を注入マスクとして用いて、イオン注入法によって、ヒ素又はリン等のｎ形不純物２３７を、シリコン層４５３ａ、ｎ形不純物拡散領域４３４ａ，４３４ｅ，２３４ｆ、及びｐ形不純物拡散領域２２５内に注入する。
【０１１６】
図５８を参照して、次に、フォトレジスト２３５を除去する。次に、図５７に示した工程で注入されたｎ形不純物２３７を熱処理によって拡散させることにより、ｎ+形不純物拡散領域２３８ｄ，２３８ｅと、シリコン層４５３ａ，４５３ｂの各上面からシリコン酸化膜２５２の上面にまで到達するｎ+形不純物拡散領域４３８ａ〜４３８ｃとを形成する。以上の工程により、横型ｎｐｎバイポーラトランジスタ、横型ｐｎｐバイポーラトランジスタ、及び横型ｎチャネルＤＭＯＳトランジスタが完成する。
【０１１７】
ｎ+形不純物拡散領域４３８ａは横型ｎｐｎバイポーラトランジスタのエミッタ領域として機能し、ｎ+形不純物拡散領域４３８ｂは横型ｎｐｎバイポーラトランジスタのコレクタ引き出し領域として機能し、ｎ+形不純物拡散領域４３８ｃは横型ｐｎｐバイポーラトランジスタのベース引き出し領域として機能する。
【０１１８】
上記の各トランジスタが完成するまでの工程において、本実施の形態４に係る半導体装置の製造方法では、９枚（図３，１０，１１，４７，４９，５１，５３，５５，５７）のフォトマスクが必要である。
【０１１９】
以降は、図２５〜３０に示した工程と同様の工程を経て、半導体装置が完成する。
【０１２０】
シリコン層２５３ａ，２５３ｂ，４５３ａ，４５３ｂの各表面から不純物を拡散させる都合上、ｐ形不純物拡散領域２６４ａ〜２６４ｄ、ｎ+形不純物拡散領域４３８ａ、及びｎ形不純物拡散領域４３４ａ〜４３４ｅの各不純物濃度分布は、シリコン層２５３ａ，２５３ｂ，４５３ａ，４５３ｂの各表面における不純物濃度が最も高く、深くなるに従って徐々に不純物濃度が下がっていく分布となる。本実施の形態４に係る半導体装置及びその製造方法によれば、ｎ+形不純物拡散領域４３８ａ及びｎ形不純物拡散領域４３４ａ〜４３４ｅは、表面よりも不純物濃度が低くなった部分のｐ形不純物拡散領域２６４ａ〜２６４ｄと接触するため、上記実施の形態１と比較すると、半導体装置の耐圧を高めることができる。しかも、耐圧を高めるべくｐ形不純物拡散領域２６４ａ〜２６４ｄの不純物濃度自体を下げているわけではないため、ｐ形不純物拡散領域２６４ａ〜２６４ｄとポリシリコン膜４６５ｂ，４６５ｄ〜４６５ｆとの接触抵抗が増大することもない。
【０１２１】
なお、以上の説明では、本実施の形態４に係る発明を上記実施の形態１に適用する例について述べたが、本実施の形態４に係る発明は、上記実施の形態２，３に適用することも可能であり、上記と同様の効果を得ることができる。
【０１２２】
実施の形態５．
近年の高周波対応の縦型バイポーラトランジスタでは、エミッタ及びベースの電極取り出しをポリシリコン又はアモルファスシリコンとし、自己整合的にエミッタ開口位置を決めることができる、ＤＰＳＡ（Double Polysilicon Self-Align）技術が利用されている。ポリシリコン及びアモルファスシリコンは、金属材料よりも粒径が小さく及び加工が容易であるため、微細化された半導体装置にＤＰＳＡ技術を適用すると特に効果的である。本実施の形態５では、上記実施の形態２を基礎として、横型ｎｐｎバイポーラトランジスタにＤＰＳＡ技術が適用された半導体装置及びその製造方法について説明する。
【０１２３】
図５９〜７２は、横型ｎｐｎバイポーラトランジスタ、横型ｐｎｐバイポーラトランジスタ、及び横型ｎチャネルＤＭＯＳトランジスタが混載された、本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【０１２４】
まず、上記実施の形態２と同様の工程を経て、図３８に示した構造を得る。図５９を参照して、次に、ＣＶＤ法によって、０．２μｍ程度の膜厚を有し、不純物が添加されていないポリシリコン膜（又はアモルファスシリコン膜）６６５を、全面的に形成する。次に、ＣＶＤ法によって、０．１５μｍ程度の膜厚を有し、不純物が添加されていないシリコン酸化膜７７４を、ポリシリコン膜６６５上に形成する。
【０１２５】
図６０を参照して、次に、写真製版法によって、開口部７６７ａ〜７６７ｅを有するフォトレジスト７６６を、シリコン酸化膜７７４上に形成する。
【０１２６】
図６１を参照して、次に、フォトレジスト７６６をエッチングマスクとして用いて、異方性ドライエッチング法によって、シリコン酸化膜７７４及びポリシリコン膜６６５を部分的に除去する。次に、フォトレジスト７６６を除去する。
【０１２７】
図６２を参照して、次に、写真製版法によって、開口部７２８を有するフォトレジスト７２７を形成する。次に、フォトレジスト７２７を注入マスクとして用いて、イオン注入法によって、ＢＦ2等のｐ形不純物７２９を、シリコン酸化膜２１９を通してｐ形不純物拡散領域６２５内に注入する。
【０１２８】
図６３を参照して、次に、フォトレジスト７２７を除去する。次に、図６２に示した工程で注入されたｐ形不純物７２９を熱処理によって拡散させることにより、ｐ形不純物拡散領域６３０を形成する。
【０１２９】
図６４を参照して、次に、写真製版法によって、開口部７３６ａ〜７３６ｄを有するフォトレジスト７３５を形成する。次に、フォトレジスト７３５をエッチングマスクとして用いて、ドライエッチング法によって、シリコン酸化膜２１９，６２６を部分的に除去する。次に、フォトレジスト７３５を注入マスクとして用いて、イオン注入法によって、ヒ素又はリン等のｎ形不純物７３７を、ｎ形不純物拡散領域６３４ａ〜６３４ｃ及びｐ形不純物拡散領域６２５内に注入する。
【０１３０】
図６５を参照して、次に、フォトレジスト７３５を除去する。次に、図６４に示した工程で注入されたｎ形不純物７３７を熱処理によって拡散させることにより、ｎ+形不純物拡散領域６３８ｂ〜６３８ｅを形成する。次に、ＣＶＤ法によって、０．１μｍ程度の膜厚を有し、不純物が添加されていないシリコン酸化膜７７５を、全面的に形成する。
【０１３１】
図６６を参照して、次に、写真製版法によって、開口部７７７を有するフォトレジスト７７６を、シリコン酸化膜７７５上に形成する。次に、フォトレジスト７７６をエッチングマスクとして用いて、反応性イオンを用いた異方性ドライエッチング法によって、シリコン酸化膜７７５，２１９を部分的に除去する。ポリシリコン膜６６５ａの側面には、サイドウォール状のシリコン酸化膜７７５ａが残る。次に、フォトレジスト７７６を注入マスクとして用いて、イオン注入法によって、ヒ素やリン等のｎ形不純物７７８を、ｎ形不純物拡散領域６３４ａ内に注入する。
【０１３２】
図６７を参照して、次に、フォトレジスト７７６を除去する。次に、図６６に示した工程で注入されたｎ形不純物７７８を熱処理によって拡散させることにより、ｎ+形不純物拡散領域６３８ａを形成する。次に、ＣＶＤ法によって、０．２μｍ程度の膜厚を有し、不純物が添加されていないポリシリコン膜（又はアモルファスシリコン膜）７８０を、全面的に形成する。次に、イオン注入法によって、ヒ素等のｎ型不純物７８１をポリシリコン膜７８０内に注入する。後工程の熱処理によって、ポリシリコン膜７８０は全体がｎ形となる。
【０１３３】
図６８を参照して、次に、写真製版法によって、所定の開口パターンを有するフォトレジスト７８２を、ポリシリコン膜７８０上に形成する。
【０１３４】
図６９を参照して、次に、フォトレジスト７８２をエッチングマスクとして用いて、ドライエッチング法によって、ポリシリコン膜７８０を部分的に除去する。次に、フォトレジスト７８２を除去する。ポリシリコン膜７８０は、ｎ+形不純物拡散領域６３８ａに接触しており、横型ｎｐｎバイポーラトランジスタのエミッタ引き出し電極として機能する。また、ポリシリコン膜７８０は、シリコン酸化膜２１９，７７５ａ，７７４によって、ポリシリコン膜６６５ａと電気的に絶縁されている。
【０１３５】
図７０を参照して、次に、ＣＶＤ法によって、０．２μｍ程度の膜厚を有し、不純物が添加されていないシリコン酸化膜２３９を、全面的に形成する。次に、ＣＶＤ法によって、０．６μｍ程度の膜厚を有し、ボロン及びリンが添加されたシリコン酸化膜２４０を、シリコン酸化膜２３９上に形成する。次に、所定の熱処理を施すことにより、シリコン酸化膜２４０を流動化させ、ウェハ表面を平坦化する。
【０１３６】
図７１を参照して、次に、写真製版法によって所定の開口パターンを有するフォトレジストを形成し、そのフォトレジストをエッチングマスクとして用いて、反応性イオンを用いたドライエッチング法等によって、シリコン酸化膜２４０，２３９，２１９，７７５，７７４を部分的に除去する。これにより、コンタクトホール７４１，２４１ｂ〜２４１ｉが形成される。コンタクトホール７４１の底面は、ポリシリコン膜７８０によって規定されている。
【０１３７】
図７２を参照して、次に、フォトレジストを除去した後、０．６μｍ程度の膜厚を有するアルミニウム合金膜（ＡｌＳｉ又はＡｌＣｕ等）を全面的に形成し、これをパターニングすることによって、第１層配線７４２，２４２ｂ〜２４２ｉを形成する。第１層配線７４２はポリシリコン膜７８０に接続されている。
【０１３８】
以降は、図２８〜３０に示した工程と同様の工程を経て、半導体装置が完成する。
【０１３９】
このように本実施の形態５に係る半導体装置及びその製造方法によれば、横型ｎｐｎバイポーラトランジスタにＤＰＳＡ技術を適用することができ、微細加工の容易化を図ることができる。
【０１４０】
また、サイドウォール状のシリコン酸化膜７７５ａがポリシリコン膜６６５ａの側面に自己整合的に形成され、ポリシリコン膜６６５ａとポリシリコン膜７８０とは、シリコン酸化膜７７５ａによって電気的に絶縁されている。従って、ポリシリコン膜６６５ａとポリシリコン膜７８０とを互いに近付けて形成することができるため、半導体装置の微細化を図ることができる。
【０１４１】
なお、以上の説明では、本実施の形態５に係る発明を上記実施の形態２に適用する例について述べたが、本実施の形態５に係る発明は、上記実施の形態１，３，４に適用することも可能であり、上記と同様の効果を得ることができる。
【０１４２】
実施の形態６．
近年、超高周波用途のバイポーラトランジスタとして、シリコンゲルマニウムを用いてベース領域が形成されたＨＢＴ（Hetero-junction Bipolar Transistor）技術が研究されている。高周波対応のｎｐｎバイポーラトランジスタを作るためにはベース領域の厚みを薄くする必要があるが、そうすると、コレクタ−エミッタ間の耐圧が低下する。それを補うべくベース領域の不純物濃度を上げていくと、今度は、エミッタ−ベース間の耐圧が低下する。そこで、シリコンよりもバンドギャップが狭いシリコンゲルマニウムを用いてベース領域を形成すると、ベース領域の不純物濃度を上げてもエミッタ−ベース間の耐圧を確保できるので、厚みが薄く濃度が高いベース領域を得ることができる。
【０１４３】
さらに最近では、シリコンゲルマニウムのベース領域にカーボンを添加する技術が注目されている。ベース領域にカーボンを添加することにより、熱処理に起因するボロンの外方拡散を抑制でき、シリコンゲルマニウムの格子歪みを減少できる。その結果、高性能かつ高信頼性を実現できると言われている。
【０１４４】
本実施の形態６では、上記実施の形態２を基礎として、これらの技術を適用した半導体装置及びその製造方法について説明する。
【０１４５】
図７３，７４は、本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態２と同様の工程を経て、図３６に示した構造を得る。図７３を参照して、次に、写真製版法によって、所定の開口パターンを有するフォトレジスト８６１を形成する。次に、フォトレジスト８６１をエッチングマスクとして用いて、反応性イオンを用いた異方性ドライエッチング法によって、ｎ形不純物拡散領域６３４ａ，６３４ｂを部分的に除去する。これにより、シリコン酸化膜２５２にまで到達する凹部８６２ａ〜８６２ｄが、ｎ形不純物拡散領域６３４ａ，６３４ｂ内に形成される。
【０１４６】
図７４を参照して、次に、フォトレジスト８６１を除去する。次に、選択エピタキシャル成長法によって、ボロン等のｐ形不純物が添加されたシリコンゲルマニウム層８６４ａ〜８６４ｄを、凹部８６２ａ〜８６２ｄ内を充填して形成する。ボロンの外方拡散を抑制すべく、シリコンゲルマニウム層には、さらにカーボンが添加されていてもよい。シリコンゲルマニウム層８６４ａは横型ｎｐｎバイポーラトランジスタのベース領域として機能し、シリコンゲルマニウム層８６４ｂ，８６４ｄは横型ｐｎｐバイポーラトランジスタのコレクタ領域として機能し、シリコンゲルマニウム層８６４ｃは横型ｐｎｐバイポーラトランジスタのエミッタ領域として機能する。
【０１４７】
以降は、上記実施の形態２で述べた図３９以降のプロセスが実行される。
【０１４８】
このように本実施の形態６に係る半導体装置及びその製造方法によれば、シリコンゲルマニウムを用いてベース領域が形成されたＨＢＴ技術を適用することにより、高周波対応の横型ｎｐｎバイポーラトランジスタを得ることができる。
【０１４９】
なお、以上の説明では、本実施の形態６に係る発明を上記実施の形態２に適用する例について述べたが、本実施の形態５に係る発明は、上記実施の形態１，３，４，５に適用することも可能である。
【０１５０】
但し、本実施の形態６に係る発明は、上記実施の形態１よりも上記実施の形態２に適用することが望ましい。ｐ形不純物拡散領域６２５を形成した後にシリコンゲルマニウム層８６４ａ〜８６４ｄを形成することにより、ｐ形不純物拡散領域６２５を形成する際の高温の熱処理によって、シリコンゲルマニウム層８６４ａ〜８６４ｄが結晶性を失う可能性を回避することができる。
【図面の簡単な説明】
【０１５１】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】図２３に示した半導体装置の一部上面図である。
【図２５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図３９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図４０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図４１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図４２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図４３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図４４】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４５】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４６】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図４７】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図４８】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図４９】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図５０】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図５１】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図５２】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図５３】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図５４】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図５５】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図５６】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図５７】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図５８】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図５９】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図６０】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図６１】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図６２】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図６３】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図６４】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図６５】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図６６】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図６７】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図６８】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図６９】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図７０】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図７１】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図７２】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図７３】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図７４】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図７５】従来の半導体装置の製造方法を工程順に示す断面図である。
【図７６】従来の半導体装置の製造方法を工程順に示す断面図である。
【図７７】従来の半導体装置の製造方法を工程順に示す断面図である。
【図７８】従来の半導体装置の製造方法を工程順に示す断面図である。
【図７９】従来の半導体装置の製造方法を工程順に示す断面図である。
【図８０】従来の半導体装置の製造方法を工程順に示す断面図である。
【図８１】従来の半導体装置の製造方法を工程順に示す断面図である。
【図８２】従来の半導体装置の製造方法を工程順に示す断面図である。
【図８３】従来の半導体装置の製造方法を工程順に示す断面図である。
【図８４】従来の半導体装置の製造方法を工程順に示す断面図である。
【図８５】従来の半導体装置の製造方法を工程順に示す断面図である。
【図８６】従来の半導体装置の製造方法を工程順に示す断面図である。
【図８７】従来の半導体装置の製造方法を工程順に示す断面図である。
【図８８】従来の半導体装置の製造方法を工程順に示す断面図である。
【図８９】従来の半導体装置の製造方法を工程順に示す断面図である。
【図９０】従来の半導体装置の製造方法を工程順に示す断面図である。
【図９１】従来の半導体装置の製造方法を工程順に示す断面図である。
【図９２】従来の半導体装置の製造方法を工程順に示す断面図である。
【図９３】従来の半導体装置の製造方法を工程順に示す断面図である。
【図９４】従来の半導体装置の製造方法を工程順に示す断面図である。
【図９５】従来の半導体装置の製造方法を工程順に示す断面図である。
【図９６】従来の半導体装置の製造方法を工程順に示す断面図である。
【図９７】従来の半導体装置の製造方法を工程順に示す断面図である。
【図９８】従来の半導体装置の製造方法を工程順に示す断面図である。
【図９９】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１００】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１０１】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１０２】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１０３】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１０４】従来の半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【０１５２】
２０１  シリコン基板、２５２，２５２ａ，３５２  シリコン酸化膜、２５３，３７０，４５３ａ，４５３ｂ  シリコン層、２５９，２６０，２６５ａ〜２６５ｅ，６２０，６６５ａ〜６６５ｄ，７８０  ポリシリコン膜、２２５，２６４ａ〜２６４ｄ，６２５，６６４ａ〜６６４ｄ  ｐ形不純物拡散領域、２３４ａ〜２３４ｆ，４３４ａ〜４３４ｅ，６３４ａ〜６３４ｃ  ｎ形不純物拡散領域、２３８ａ〜２３８ｅ，４３８ａ〜４３８ｃ，６３８ａ〜６３８ｅ  ｎ+形不純物拡散領域、８６２ａ〜８６２ｄ  凹部、８６４ａ〜８６４ｄ  シリコンゲルマニウム層。
【図１】
2005051016.tif 000003
【図２】
2005051016.tif 000004
【図３】
2005051016.tif 000005
【図４】
2005051016.tif 000006
【図５】
2005051016.tif 000007
【図６】
2005051016.tif 000008
【図７】
2005051016.tif 000009
【図８】
2005051016.tif 000010
【図９】
2005051016.tif 000011
【図１０】
2005051016.tif 000012
【図１１】
2005051016.tif 000013
【図１２】
2005051016.tif 000014
【図１３】
2005051016.tif 000015
【図１４】
2005051016.tif 000016
【図１５】
2005051016.tif 000017
【図１６】
2005051016.tif 000018
【図１７】
2005051016.tif 000019
【図１８】
2005051016.tif 000020
【図１９】
2005051016.tif 000021
【図２０】
2005051016.tif 000022
【図２１】
2005051016.tif 000023
【図２２】
2005051016.tif 000024
【図２３】
2005051016.tif 000025
【図２４】
2005051016.tif 000026
【図２５】
2005051016.tif 000027
【図２６】
2005051016.tif 000028
【図２７】
2005051016.tif 000029
【図２８】
2005051016.tif 000030
【図２９】
2005051016.tif 000031
【図３０】
2005051016.tif 000032
【図３１】
2005051016.tif 000033
【図３２】
2005051016.tif 000034
【図３３】
2005051016.tif 000035
【図３４】
2005051016.tif 000036
【図３５】
2005051016.tif 000037
【図３６】
2005051016.tif 000038
【図３７】
2005051016.tif 000039
【図３８】
2005051016.tif 000040
【図３９】
2005051016.tif 000041
【図４０】
2005051016.tif 000042
【図４１】
2005051016.tif 000043
【図４２】
2005051016.tif 000044
【図４３】
2005051016.tif 000045
【図４４】
2005051016.tif 000046
【図４５】
2005051016.tif 000047
【図４６】
2005051016.tif 000048
【図４７】
2005051016.tif 000049
【図４８】
2005051016.tif 000050
【図４９】
2005051016.tif 000051
【図５０】
2005051016.tif 000052
【図５１】
2005051016.tif 000053
【図５２】
2005051016.tif 000054
【図５３】
2005051016.tif 000055
【図５４】
2005051016.tif 000056
【図５５】
2005051016.tif 000057
【図５６】
2005051016.tif 000058
【図５７】
2005051016.tif 000059
【図５８】
2005051016.tif 000060
【図５９】
2005051016.tif 000061
【図６０】
2005051016.tif 000062
【図６１】
2005051016.tif 000063
【図６２】
2005051016.tif 000064
【図６３】
2005051016.tif 000065
【図６４】
2005051016.tif 000066
【図６５】
2005051016.tif 000067
【図６６】
2005051016.tif 000068
【図６７】
2005051016.tif 000069
【図６８】
2005051016.tif 000070
【図６９】
2005051016.tif 000071
【図７０】
2005051016.tif 000072
【図７１】
2005051016.tif 000073
【図７２】
2005051016.tif 000074
【図７３】
2005051016.tif 000075
【図７４】
2005051016.tif 000076
【図７５】
2005051016.tif 000077
【図７６】
2005051016.tif 000078
【図７７】
2005051016.tif 000079
【図７８】
2005051016.tif 000080
【図７９】
2005051016.tif 000081
【図８０】
2005051016.tif 000082
【図８１】
2005051016.tif 000083
【図８２】
2005051016.tif 000084
【図８３】
2005051016.tif 000085
【図８４】
2005051016.tif 000086
【図８５】
2005051016.tif 000087
【図８６】
2005051016.tif 000088
【図８７】
2005051016.tif 000089
【図８８】
2005051016.tif 000090
【図８９】
2005051016.tif 000091
【図９０】
2005051016.tif 000092
【図９１】
2005051016.tif 000093
【図９２】
2005051016.tif 000094
【図９３】
2005051016.tif 000095
【図９４】
2005051016.tif 000096
【図９５】
2005051016.tif 000097
【図９６】
2005051016.tif 000098
【図９７】
2005051016.tif 000099
【図９８】
2005051016.tif 000100
【図９９】
2005051016.tif 000101
【図１００】
2005051016.tif 000102
【図１０１】
2005051016.tif 000103
【図１０２】
2005051016.tif 000104
【図１０３】
2005051016.tif 000105
【図１０４】
2005051016.tif 000106