(57)【要約】【課題】チップサイズに依らず、欠陥起因の不良工程を検出することのできる技術を提供する。【解決手段】  半導体ウエハにチップ単位で回路を作り込む各々の製造工程Ｐ１〜Ｐ３５において、半導体ウエハ上の異物またはパターン欠陥をチップ単位で検出したデータと、プローブ検査工程Ｐ３６において、各々の製造工程Ｐ１〜Ｐ３５を経て完成した各々のチップの良・不良を電気検査により判定したデータとに基づき、致命率算出法を用いて各々の製造工程Ｐ１〜Ｐ３５の歩留まり損失量を算出し、各々の製造工程Ｐ１〜Ｐ３５の歩留まり損失量から異物またはパターン欠陥起因の不良を出す製造工程の検出を行う際に、数個のチップをまとめて架空のチップサイズを求め、架空のチップサイズを用いて計算されたＫＲ（致命率：Kill Ratio）値から各々の製造工程Ｐ１〜Ｐ３５の歩留まり損失量を求める。【選択図】  図１
2005057200.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体ウエハにチップ単位で回路を作り込む各々の製造工程において、前記半導体ウエハ上の異物またはパターン欠陥を前記チップ単位で検出する工程と、
（ｂ）前記各々の製造工程を経て完成した各々のチップの良・不良を電気検査によって判定する工程と、
（ｃ）前記各々の製造工程において検出された前記異物またはパターン欠陥に関するデータと前記電気検査によって判定された前記各々のチップの良・不良に関するデータとに基づき、致命率算出法を用いて前記各々の製造工程の歩留まり損失量を算出する工程と、
（ｄ）前記各々の製造工程の歩留まり損失量から、前記異物またはパターン欠陥起因の不良を出す製造工程の検出を行う工程とを有し、
前記各々の製造工程において複数個のチップをまとめた架空のチップサイズを求め、前記架空のチップサイズを用いて計算されたＫＲ（致命率：Kill Ratio）値から前記各々の製造工程の前記歩留まり損失量を算出することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、前記各々のチップのチップサイズは、約０.９ｃｍ2以下であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法であって、他の架空チップと前記歩留まり損失量の差が顕著になる前記架空チップサイズを用いることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法であって、前記（ａ）工程は、前記半導体ウエハ上の前記異物またはパターン欠陥の数、座標および大きさを測定することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法であって、前記各々の製造工程において検出された前記異物またはパターン欠陥に関するデータと前記電気検査によって判定された前記各々のチップの良・不良に関するデータとは記憶され、前記各々の製造工程の前記架空のチップサイズおよび前記歩留まり損失量は自動計算されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法であって、前記各々の製造工程の前記歩留まり損失量を基にしたグラフを出力することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法であって、前記（ｄ）工程の後に、検出された前記不良を出す製造工程における異物またはパターン欠陥の低減対策を行う工程をさらに含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体装置の製造過程で半導体ウエハ上に発生する異物またはパターン欠陥を管理する検査工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置の製造歩留まりを低下させる原因となる不良にはいくつかの種類があるが、大きく特性不良と機能不良とに分けられる。特性不良とは、製造プロセスのばらつきなどが原因で、半導体装置を構成する素子の特性、例えばトランジスタの動作特性などが設計仕様を満たさない不良であり、機能不良とは、半導体装置を構成する素子が正常に動作しない不良である。
【０００３】
この機能不良に対しては、半導体装置の各々の製造工程において半導体ウエハ上の異物またはパターン欠陥（以下、総称して欠陥と言う）を低減することが必要となる。しかしクリーンルーム内で半導体装置を製造しても、製造装置のチャンバ内または回路が作り込まれた半導体ウエハなどが発塵源となるため、欠陥を皆無にすることができない。そこで半導体装置の各々の製造工程において異物検査装置または外観検査装置といった欠陥検査装置を用いて欠陥の個数を管理し、欠陥の個数を安定に保つことで、半導体装置の製造歩留まりを高く維持する方法がとられている。
【０００４】
例えば、欠陥マップデータ読み込み処理、致命率計算データ読み込み処理を行った後、欠陥毎の致命率算出処理で欠陥マップデータと致命率計算データを用いて欠陥毎の致命率を算出し、チップ毎の致命率算出処理で欠陥毎の致命率を用いてＬＳＩチップ毎の致命率を算出し、歩留まり損失量算出処理でチップ毎の致命率を用いて欠陥マップデータの歩留まり損失量を算出する方法が開示されている（特許文献１参照）。
【特許文献１】特開２００２−２９９４０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以下は、本発明者らによって検討された半導体ウエハ上の欠陥の管理方法であり、その概要は次のとおりである。
【０００６】
まず、半導体ウエハにチップ単位で回路を作り込む前工程において、欠陥検査装置を用いて各々の製造工程における半導体ウエハ上の欠陥数をチップ単位で求める。上記前工程が終わった後、各々のチップの良・不良を電気検査によって判定し、次いで致命率算出法（Kill Ratio法）を用いて各々の製造工程における歩留まり損失量（Yield Loss）を算出する。致命率算出法とは、各々のチップにおいて欠陥検査の結果と電気検査の結果との対応づけを行い、欠陥数によって不良チップの割合を表す手法であり、各々の製造工程において求められた歩留まり損失量から欠陥起因の不良工程を見つけ出すことができる。
【０００７】
図５（ａ）に、ある製造工程における不良チップおよび良チップの数をまとめた表を示す。チップ上に欠陥が１個以上ある不良チップの数をａ個、チップ上に欠陥がない（欠陥が０個）不良チップの数をｂ個、チップ上に欠陥が１個以上ある良チップの数をｃ個、チップ上に欠陥がない（欠陥が０個）良チップの数をｄ個とすると、歩留まり損失量ＤＬＹは次式で表される。すなわち歩留まり損失量ＤＬＹが高いと、欠陥が原因で不良となるチップの割合が高いことになる。
【０００８】
ＤＬＹ＝ＫＲ×（ａ＋ｃ）／Ｎｇ                    式（１）
ＫＲ＝１−Ｙｐ／Ｙｎｐ
Ｎｇ＝ａ＋ｂ＋ｃ＋ｄ
Ｙｐ＝ｃ／（ａ＋ｃ）
Ｙｎｐ＝ｄ／（ｂ＋ｄ）
しかしながら、チップサイズが相対的に小さい場合、例えば０.３ｃｍ2程度では、１つのチップのチップサイズを用いて計算される致命率算出法を活用できないことが、本発明者らによって明らかとなった。すなわちチップサイズが相対的に小さくなるとＫＲ（致命率：Kill Ratio）値の感度が低くなり、その結果、歩留まり損失量が小さくなるので欠陥起因の不良工程を特定することが難しくなる。
【０００９】
図５（ｂ）に、チップサイズが相対的に大きいチップを有する半導体ウエハおよびチップサイズが相対的に小さいチップを有する半導体ウエハの模式図を示す。図中、×印は欠陥であり、各々の半導体ウエハ上に２個の欠陥が存在する。また１つの矩形領域が１つのチップであり、Ａはチップサイズが相対的に大きい４個のチップが設けられた半導体ウエハ、Ｂはチップサイズが相対的に小さい１６個のチップが設けられた半導体ウエハである。
【００１０】
欠陥により不良になると仮定すると、不良チップ（図中、網掛けのハッチングで示す）の割合は、Ａの場合は２／４＝０.５、Ｂの場合は２／１６＝０.１２５となる。つまりチップサイズが小さくなると、欠陥により不良になるチップの割合が小さくなり、各々の製造工程の歩留まり損失量を求めても製造工程間での歩留まり損失量の差が顕著に現れなくなるため、欠陥起因の不良工程を検出することが困難となる。
【００１１】
本発明の目的は、チップサイズに依らず、欠陥起因の不良工程を検出することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、半導体ウエハにチップ単位で回路を作り込む各々の製造工程において半導体ウエハ上の欠陥をチップ単位で検出したデータと、各々の製造工程を経て完成した各々のチップの良・不良を電気検査によって判定したデータとに基づき、致命率算出法を用いて各々の製造工程の歩留まり損失量を算出し、各々の製造工程の歩留まり損失量から欠陥起因の不良を出す製造工程の検出を行う際に、各々の製造工程において複数個のチップをまとめて架空のチップサイズを求め、架空のチップサイズを用いて計算されたＫＲ値から各々の製造工程の歩留まり損失量を求めるものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
チップサイズが相対的に小さいチップを有する半導体ウエハにおいても、欠陥起因の不良を出す製造工程を正しく検出することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
図１は、本実施の形態である半導体装置の製造過程における欠陥検査の結果を歩留まり損失量に換算する手順の一例を説明する工程図である。
【００１９】
まず、複数の製造工程を経て半導体ウエハのチップ毎に回路を作り込む（図１の製造工程Ｐ１〜Ｐ３５）。これら製造工程Ｐ１〜Ｐ３５は、例えば各種材料薄膜を形成する成膜工程、薄膜上にレジストパターンを形成するリソグラフィ工程、薄膜にエッチングを施して薄膜を一定形状に加工するエッチング工程、不純物を添加する不純物注入工程などである。各々の製造工程Ｐ１〜Ｐ３５には検査工程が設けられており、薄膜の膜厚や回路パターンの寸法などの測定、回路パターンの形状などの観察が行われ、さらに欠陥検査装置を用いた半導体ウエハ上の欠陥の数、座標、大きさなどの測定がチップ単位で行われる。チップ単位で検出されたこれら欠陥に関するデータは、システムを管理するコンピュータに蓄積されて製造履歴として記録される。なお、本実施の形態では製造工程数を３５としたが、製造工程数はこれに限定されるものではない。
【００２０】
次に、上記製造工程Ｐ１〜Ｐ３５が終わった後、各々のチップの良・不良を電気検査によって判定する（図１のプローブ検査工程Ｐ３６）。ここではまず半導体ウエハを測定用ステージに搭載し、チップ上に形成された電極パッドにプローブ（探針）を接触させる。あらかじめ電極パッドの配置に合わせてプローブを配置したプローブ・カードを用いてもよい。この状態で信号波形を入力電極パッドから入力させると出力電極パッドから信号波形が出力され、これをテスターが読み取り、各々のチップの良・不良を判定する。得られた各々のチップの良・不良に関するデータは、システムを管理するコンピュータに記録される。
【００２１】
次に、半導体ウエハをカットして１個１個のチップに切り分けた後、プローブ検査工程Ｐ３６で不良と判定されたチップを除外し、良と判定されたチップをパッケージに組み立てる（図１の後工程Ｐ３７）。
【００２２】
一方、各々の製造工程Ｐ１〜Ｐ３５において検出された欠陥に関するデータとプローブ検査工程Ｐ３６において判定された各々のチップの良・不良に関するデータとに基づき、致命率算出法を用いて各々の製造工程Ｐ１〜Ｐ３５の歩留まり損失量を算出する（図１の歩留まり損失量算出工程Ｐ３８）。各々の製造工程Ｐ１〜Ｐ３５の歩留まり損失量は、システムを管理するコンピュータに導入された前記式（１）によって自動計算され、コンピュータに記録される。さらに各々の製造工程Ｐ１〜Ｐ３５の歩留まり損失量を示すグラフ図を出力してもよい。
【００２３】
しかし前述したように、チップサイズが相対的に小さいとＫＲ値の感度が低くなり、製造工程間での歩留まり損失量の差が顕著に表れなくなる。そこで本実施の形態では、複数個のチップをまとめて架空のチップサイズを求め、この架空のチップサイズを用いて計算されたＫＲ値から歩留まり損失量を算出する。
【００２４】
図２に、本実施の形態である半導体ウエハ上のチップ配置を示す概略平面図を示す。図中、×印は欠陥であり、相対的に細い線で囲まれた１つの矩形領域が１つのチップである。チップサイズは相対的に小さく、例えば約０.３ｃｍ2程度である。
【００２５】
半導体ウエハＳＷ上の欠陥によりチップＳＣが不良になると仮定すると、全チップに対する不良チップＦＳＣ（図中、網掛けのハッチングで示す）の割合は８／１４０＝０.０５７となり、半導体ウエハＳＷ上の欠陥による不良率は小さく表れる。しかし、１６のチップＳＣを架空の１つのチップ（図中、相対的に太い線で囲まれた１つの矩形領域）とし、架空のチップサイズを大きくすると、不良チップＦＳＣの割合は６／９＝０.６６７となり、半導体ウエハＳＷ上の欠陥による不良率を大きく表すことができる。従って複数個のチップＳＣをまとめた架空のチップサイズを用いて計算したＫＲ値は、１つのチップＳＣのチップサイズで計算したＫＲ値よりも大きくなり、１つのチップＳＣのチップサイズが相対的に小さい製品においても歩留まり損失量を大きく表すことができる。
【００２６】
次に、架空のチップサイズを用いて算出された各々の製造工程Ｐ１〜Ｐ３５の歩留まり損失量を製造工程毎にまとめた後、欠陥起因の不良を出す製造工程の検出を行う（図１の判定工程Ｐ３９）。架空のチップサイズを用いることにより歩留まり損失量を大きく表すことができるので、製造工程間における歩留まり損失量に差が生じて、欠陥起因の不良工程を正しく検出することができる。
【００２７】
図３は、各々の製造工程における歩留まり損失の一例を示すグラフ図である。図中、●印は、本実施の形態である複数個のチップをまとめた架空のチップサイズを用いて算出した歩留まり損失量を示し、■印は、１つのチップのチップサイズを用いて算出した歩留まり損失量を示し、両者は各々の製造工程で測定された同じ欠陥数を用いて求められている。
【００２８】
１つのチップのチップサイズを用いて算出した各々の製造工程の歩留まり損失量は小さく、製造工程間における歩留まり損失量に明確な差が現れていない。これに対して架空のチップサイズを用いて各々の製造工程の歩留まり損失量を算出した場合は、製造工程間における歩留まり損失量の差が顕著に現れており、どの製造工程が不良原因工程であるかを判断することができる。図３に示す結果からは、製造工程Ｐ３、製造工程Ｐ１９および製造工程Ｐ２９が欠陥起因の不良を出す工程であることがわかり、これら製造工程Ｐ３，Ｐ１９，Ｐ２９へ欠陥低減の指示を行うことができる。
【００２９】
ところで、製造工程間における歩留まり損失量の差を顕著に現すためには、ＫＲ値の感度が最も高くなる架空のチップサイズを用いることが望ましい。しかしこの最適な架空のチップサイズは、図４に示すように、半導体ウエハ上の欠陥数に依存することから、各々の製造工程Ｐ１〜Ｐ３５において架空のチップサイズを同一とするのではなく、半導体ウエハ上の欠陥数に応じて各々の製造工程Ｐ１〜Ｐ３５の最適な架空のチップサイズを決定する必要がある。
【００３０】
図４は、半導体ウエハ上の欠陥数と最適な架空のチップサイズとの関係を示すグラフ図である。このように、欠陥数が相対的に多い場合は、最適な架空のチップサイズは相対的に小さくなり、欠陥数が相対的に少ない場合は、最適な架空のチップサイズは相対的に大きくなる。
【００３１】
半導体ウエハ上の欠陥数から最適な架空のチップサイズを求める計算式は、システムを管理するコンピュータに導入されており、各々の製造工程Ｐ１〜Ｐ３５において半導体ウエハ上の欠陥の数、座標、大きさなどを測定した後、コンピュータにおいて最適な架空のチップサイズが自動算計され、各々の製造工程Ｐ１〜Ｐ３５における最適な架空のチップサイズが決定される。決定された最適な架空のチップサイズは、コンピュータに記録される。
【００３２】
このように、本実施の形態によれば、致命率算出法において、複数個のチップをまとめた架空のチップサイズを用いることにより、ＫＲ値の感度が高くなり、製造工程間における欠陥起因の歩留まり損失量の差が顕著に現れるので、チップサイズに依らず、欠陥起因の不良を出す製造工程を正しく検出することができる。さらに欠陥起因の不良を出す製造工程への早い指示および対策が可能となり、早期に製品の歩留まりを向上させることができる。
【００３３】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３４】
例えば、前記実施の形態では、チップサイズが０.３ｃｍ2程度のチップを例示したが、これに限定されるものではなく、例えば０.９ｃｍ2以下のチップに適用することができる。
【産業上の利用可能性】
【００３５】
本発明の半導体ウエハ上に発生する欠陥を管理する方法は、製造過程において異物の低減を必要とする半導体装置の製造方法に適用することができる。
【図面の簡単な説明】
【００３６】
【図１】本実施の形態である半導体装置の製造過程における欠陥検査の結果を歩留まり損失量に換算する手順の一例を説明する工程図である。
【図２】本実施の形態である半導体ウエハ上のチップ配置の一例を示す概略平面図である。
【図３】各々の製造工程における歩留まり損失量の一例を示すグラフ図である。
【図４】欠陥数と最適な架空のチップサイズとの関係を示すグラフ図である。
【図５】（ａ）は、ある製造工程における不良チップおよび良チップの数をまとめた表であり、（ｂ）は、チップサイズが相対的に大きいチップを有する半導体ウエハおよびチップサイズが相対的に小さいチップを有する半導体ウエハの模式図である。
【符号の説明】
【００３７】
Ａ  半導体ウエハ
Ｂ  半導体ウエハ
ＳＷ  半導体ウエハ
ＳＣ  チップ
ＦＳＣ  不良チップ
【図１】
2005057200.tif 000003
【図２】
2005057200.tif 000004
【図３】
2005057200.tif 000005
【図４】
2005057200.tif 000006
【図５】
2005057200.tif 000007