(57)【要約】【課題】  複数のデータ線の読み出し時に１つのリファレンス電位を共通に利用する回路構成において、１つのデータ線に不具合が生じても、他の正常なデータ線の読み出し動作に影響を及ぼさない半導体読み出し回路を提供する。【解決手段】  複数のデータ線Ｄ１〜Ｄｍの電位を、データ線毎に設けられたセンスアンプ１２を用いて、共通のリファレンスデータ線Ｄｒｅｆの電位と比較することで各別に読み出す半導体読み出し回路であって、センスアンプ１２の読み出し動作開始前に、センスアンプ１２がデータ線の電位とリファレンスデータ線の電位の電位差を各別に検出した出力ＯＵＴ１〜ＯＵＴｍに基づいて、該電位差を各別に小さくするように、各データ線の電位を制御する電流制御回路１３，１４を、データ線毎に備えている。【選択図】  図１
2005182876.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ線の電位を、前記データ線毎に設けられたセンスアンプを用いて、共通のリファレンスデータ線の電位と比較することで各別に読み出す半導体読み出し回路であって、
前記センスアンプの読み出し動作開始前に、前記データ線の電位と前記リファレンスデータ線の電位の電位差を各別に検出して、前記電位差を各別に小さくするように、前記各データ線の電位を制御する制御回路を、前記データ線毎に備えていることを特徴とする半導体読み出し回路。
【請求項２】
前記制御回路が、
前記データ線の電位と前記リファレンスデータ線の電位の電位差を各別に検出する電位差検出回路と、
前記各データ線と、前記リファレンスデータ線以外の所定の固定電位を供給する固定電位線との間の電流量を、対応する前記電位差検出回路の出力電圧に応じて制御する電流制御回路と、を備えて構成されることを特徴とする請求項１に記載の半導体読み出し回路。
【請求項３】
前記電位差検出回路と前記センスアンプが同一回路であることを特徴とする請求項２に記載の半導体読み出し回路。
【請求項４】
前記電位差検出回路が、前記データ線の電位が前記リファレンス電位より高いと前記出力電圧が低下するように構成され、
前記固定電位が接地電位であり、
前記電流制御回路が、前記データ線と前記固定電位線との間に前記電位差検出回路の出力をゲート入力とするＰ型ＭＯＳＦＥＴを備えて構成されていることを特徴とする請求項２または３に記載の半導体読み出し回路。
【請求項５】
前記電位差検出回路が、前記データ線の電位が前記リファレンス電位より高いと前記出力電圧が上昇するように構成され、
前記固定電位が接地電位であり、
前記電流制御回路が、前記データ線と前記固定電位線との間に前記電位差検出回路の出力をゲート入力とするＮ型ＭＯＳＦＥＴを備えて構成されていることを特徴とする請求項２または３に記載の半導体読み出し回路。
【請求項６】
前記電位差検出回路が、前記データ線の電位が前記リファレンス電位より高いと前記出力電圧が低下するように構成され、
前記固定電位が電源電位であり、
前記電流制御回路が、前記データ線と前記固定電位線との間に前記電位差検出回路の出力をゲート入力とするＮ型ＭＯＳＦＥＴを備えて構成されていることを特徴とする請求項２または３に記載の半導体読み出し回路。
【請求項７】
前記電位差検出回路が、前記データ線の電位が前記リファレンス電位より高いと前記出力電圧が上昇するように構成され、
前記固定電位が電源電位であり、
前記電流制御回路が、前記データ線と前記固定電位線との間に前記電位差検出回路の出力をゲート入力とするＰ型ＭＯＳＦＥＴを備えて構成されていることを特徴とする請求項２または３に記載の半導体読み出し回路。
【請求項８】
複数のデータ線の電位を、前記データ線毎に設けられたセンスアンプを用いて、共通のリファレンスデータ線の電位と比較することで各別に読み出す半導体読み出し回路であって、
前記センスアンプの読み出し動作開始前に、前記データ線と前記センスアンプの出力を短絡して、前記データ線の電位と前記リファレンスデータ線の電位の電位差を各別に小さくするように、前記各データ線の電位を制御する制御回路を、前記データ線毎に備えていることを特徴とする半導体読み出し回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のデータ読み出し回路に関する。
【背景技術】
【０００２】
半導体装置内のメモリセルに蓄積されたデータを増幅して読み出す回路としては、下記特許文献１（特開平１０−１１９７４号公報）に開示されている回路がある（図７参照）。この回路構成では、データ線ＤＬ，ＤＬＢのプルアップやメモリセルの電流駆動能力より十分強いドライバがデータ線に設けられており、データ読み出し動作の初期（データ線のイコライズ動作中）にデータ線ＤＬ，ＤＬＢの電位が同電位になるとともに、その電位は所定電位に安定化される。また、データ線ＤＬ，ＤＬＢの電位を若干低めに設定することによりＮ型ＭＯＳＦＥＴが飽和しやすくなり、センスアンプの利得を高くできる。つまり、データ読み出し時のデータ線のイコライズ期間中、データ線電位が所定電位に常に設定され、センスアンプの動作速度を向上させることができる。
【特許文献１】特開平１０−１１９７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来のデータ読み出し方式には以下のような問題がある。
【０００４】
ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の一般的なメモリデバイスでは複数のデータを同時に読み出す仕様となっている。複数のメモリセルからのデータを同時に読み出すためには夫々のメモリセルからの読み出しデータに対してリファレンスとなる信号（図７の従来技術では、メモリセルからの読み出しデータをＤＬ線の信号とした場合、ＤＬＢ線の信号がリファレンスとなる信号に該当する。）が必要となり、そのリファレンスとなる信号を発生させるための回路が読み出しデータ数と同数必要となるので、チップ面積の増大を招く。このチップ面積増大の問題を回避するために、リファレンス信号発生回路を複数の読み出し回路で共有する構成が考えられるが、従来技術の回路構成では、同時に読み出す全てのデータ線ＤＬがデータ読み出し動作の初期（データ線のイコライズ動作中）においてリファレンス線ＤＬＢとショートした状態となっているため、何れかのデータ線ＤＬにプロセス工程途中で不良が発生した場合には、同時に読み出す全てのデータ線ＤＬがリファレンスとなる信号ＤＬＢを介して不良となったデータ線ＤＬに接続されるため、全てのデータ線ＤＬの電圧が安定せず、正常なデータ線の読み出し動作も阻害される。
【０００５】
従って、本発明は、上記問題点に鑑みてなされたもので、複数のデータ線の読み出し時に１つのリファレンス電位を共通に利用する回路構成において、１つのデータ線に不具合が生じても、他の正常なデータ線の読み出し動作に影響を及ぼさない半導体読み出し回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明に係る半導体読み出し回路は、複数のデータ線の電位を、前記データ線毎に設けられたセンスアンプを用いて、共通のリファレンスデータ線の電位と比較することで各別に読み出す半導体読み出し回路であって、前記センスアンプの読み出し動作開始前に、前記データ線の電位と前記リファレンスデータ線の電位の電位差を各別に検出して、前記電位差を各別に小さくするように、前記各データ線の電位を制御する制御回路を、前記データ線毎に備えていることを第１の特徴とする。
【０００７】
上記第１の特徴の本発明に係る半導体読み出し回路によれば、各データ線が、トランジスタ等を介してリファレンスデータ線とショートして同電位となるのではなく、制御回路がデータ線とリファレンスデータ線との間の電位差を検出し、データ線の電位をリファレンスデータ線の電位と同電位となるように制御する。この結果、各データ線は、相互に独立して間接的にリファレンスデータ線との間でイコライズされるので、何れかのデータ線に不具合が生じた場合でも、他の正常なデータ線は、リファレンスデータ線との間で正常にイコライズされるので、不具合の発生したデータ線の影響を受けずに正常に読み出し動作をすることができる。
【０００８】
更に、上記特徴の半導体読み出し回路は、前記制御回路が、前記データ線の電位と前記リファレンスデータ線の電位の電位差を各別に検出する電位差検出回路と、前記各データ線と前記リファレンスデータ線以外の所定の固定電位を供給する固定電位線との間の電流量を、対応する前記電位差検出回路の出力電圧に応じて制御する電流制御回路とを備えて構成されることを第２の特徴とする。この第２の特徴によれば、データ線と固定電位線との間の電流量が、データ線とリファレンスデータ線との間の電位差を検出した出力電圧によって制御されるため、該電流量を、データ線とリファレンスデータ線を同電位となるように制御することができ、上記第１の特徴の制御回路が実現でき、上記第１の特徴の半導体読み出し回路における作用効果を奏することができる。
【０００９】
更に好ましくは、上記第２の特徴の本発明に係る半導体読み出し回路において、前記電位差検出回路と前記センスアンプが同一回路である。これにより、電位差検出回路を別途設ける必要がなく、回路構成の簡素化、回路占有面積の節約が図れる。
【００１０】
更に具体的には、上記第２の特徴の本発明に係る半導体読み出し回路において、前記電位差検出回路が、前記データ線の電位が前記リファレンス電位より高いと前記出力電圧が低下するように構成され、前記固定電位が接地電位であり、前記電流制御回路が、前記電位差検出回路の出力をゲート入力とするＰ型ＭＯＳＦＥＴを備えて構成されている。この構成によれば、データ線の電位がリファレンス電位より高いと電位差検出回路の出力電圧が低下するので、電流制御回路のＰ型ＭＯＳＦＥＴの電流量が増加し、データ線の電位を接地電位に向けて引き下げ、また、データ線の電位がリファレンス電位より低いと電位差検出回路の出力電圧が上昇するので、電流制御回路のＰ型ＭＯＳＦＥＴの電流量が減少し、データ線の電位の引き下げが抑制されるため、データ線の電位が実質的にリファレンス電位に等しくなるように電流制御回路が機能する。この結果、データ線とリファレンスデータ線との間が間接的にイコライズされ、上記第１の特徴の半導体読み出し回路における作用効果を奏することができる。
【００１１】
また、上記第２の特徴の本発明に係る半導体読み出し回路において、前記電位差検出回路が、前記データ線の電位が前記リファレンス電位より高いと前記出力電圧が上昇するように構成され、前記固定電位が接地電位であり、前記電流制御回路が、前記データ線と前記固定電位線との間に前記電位差検出回路の出力をゲート入力とするＮ型ＭＯＳＦＥＴを備えて構成されている。この構成によれば、データ線の電位がリファレンス電位より高いと電位差検出回路の出力電圧が上昇するので、電流制御回路のＮ型ＭＯＳＦＥＴの電流量が増加し、データ線の電位を接地電位に向けて引き下げ、また、データ線の電位がリファレンス電位より低いと電位差検出回路の出力電圧が低下するので、電流制御回路のＮ型ＭＯＳＦＥＴの電流量が減少し、データ線の電位の引き下げが抑制されるため、データ線の電位が実質的にリファレンス電位に等しくなるように電流制御回路が機能する。この結果、データ線とリファレンスデータ線との間が間接的にイコライズされ、上記第１の特徴の半導体読み出し回路における作用効果を奏することができる。
【００１２】
また、上記第２の特徴の本発明に係る半導体読み出し回路において、前記電位差検出回路が、前記データ線の電位が前記リファレンス電位より高いと前記出力電圧が低下するように構成され、前記固定電位が電源電位であり、前記電流制御回路が、前記データ線と前記固定電位線との間に前記電位差検出回路の出力をゲート入力とするＮ型ＭＯＳＦＥＴを備えて構成されている。この構成によれば、データ線の電位がリファレンス電位より低いと電位差検出回路の出力電圧が上昇するので、電流制御回路のＮ型ＭＯＳＦＥＴの電流量が増加し、データ線の電位を電源電位に向けて引き上げ、また、データ線の電位がリファレンス電位より高いと電位差検出回路の出力電圧が低下するので、電流制御回路のＮ型ＭＯＳＦＥＴの電流量が減少し、データ線の電位の引き上げが抑制されるため、データ線の電位が実質的にリファレンス電位に等しくなるように電流制御回路が機能する。この結果、データ線とリファレンスデータ線との間が間接的にイコライズされ、上記第１の特徴の半導体読み出し回路における作用効果を奏することができる。
【００１３】
また、上記第２の特徴の本発明に係る半導体読み出し回路において、前記電位差検出回路が、前記データ線の電位が前記リファレンス電位より高いと前記出力電圧が上昇するように構成され、前記固定電位が電源電位であり、前記電流制御回路が、前記データ線と前記固定電位線との間に前記電位差検出回路の出力をゲート入力とするＰ型ＭＯＳＦＥＴを備えて構成されている。この構成によれば、データ線の電位がリファレンス電位より低いと電位差検出回路の出力電圧が低下するので、電流制御回路のＰ型ＭＯＳＦＥＴの電流量が増加し、データ線の電位を電源電位に向けて引き上げ、また、データ線の電位がリファレンス電位より高いと電位差検出回路の出力電圧が上昇するので、電流制御回路のＰ型ＭＯＳＦＥＴの電流量が減少し、データ線の電位の引き上げが抑制されるため、データ線の電位が実質的にリファレンス電位に等しくなるように電流制御回路が機能する。この結果、データ線とリファレンスデータ線との間が間接的にイコライズされ、上記第１の特徴の半導体読み出し回路における作用効果を奏することができる。
【００１４】
また、上記目的を達成するための本発明に係る別の半導体読み出し回路は、複数のデータ線の電位を、前記データ線毎に設けられたセンスアンプを用いて、共通のリファレンスデータ線の電位と比較することで各別に読み出す半導体読み出し回路であって、前記センスアンプの読み出し動作開始前に、前記データ線と前記センスアンプの出力を短絡して、前記データ線の電位と前記リファレンスデータ線の電位の電位差を各別に小さくするように、前記各データ線の電位を制御する制御回路を、前記データ線毎に備えていることを特徴とする。
【００１５】
上記本発明に係る別の半導体読み出し回路によれば、各データ線が、トランジスタ等を介してリファレンスデータ線と短絡して同電位となるのではなく、制御回路がデータ線とセンスアンプの出力を短絡することにより、データ線の電位をリファレンスデータ線の電位と同電位となるように制御する。この結果、各データ線は、相互に独立して間接的にリファレンスデータ線との間でイコライズされるので、何れかのデータ線に不具合が生じた場合でも、他の正常なデータ線は、リファレンスデータ線との間で正常にイコライズされるので、不具合の発生したデータ線の影響を受けずに正常に読み出し動作をすることができる。
【発明を実施するための最良の形態】
【００１６】
本発明に係る半導体読み出し回路（以下、適宜「本発明回路」という。）の一実施の形態につき、図面に基づいて説明する。
【００１７】
〈第１実施形態〉
図１は、本発明回路１の回路構成を示す回路図である。本実施形態では、複数のメモリアレイＭＡ１〜ＭＡｍを備えた半導体装置を想定し、各メモリアレイにおいて、半導体装置に外部から入力された或いは半導体装置内で生成されたアドレス信号によって夫々１つのメモリセルＭＣが選択され、選択されたメモリセルに記憶されたデータが、メモリアレイ単位に設けられたデータ線Ｄ１〜Ｄｍに微小な電位変化として現れ、そのデータ線Ｄ１〜Ｄｍの電位を共通のリファレンスデータ線Ｄｒｅｆの電位と比較増幅して、各メモリアレイから同時に各１つずつデータを読み出す構成となっている。
【００１８】
本実施形態では、フラッシュメモリの読み出し回路を想定して説明するため、メモリセルとしてフローティングゲート型のフラッシュメモリセルを用いるが、メモリセルＭＣは、特にフラッシュメモリセルに限定されるものではない。メモリアレイＭＡ１〜ＭＡｍは、複数のメモリセルが行方向及び列方向にアレイ状に配列して構成され、同一行のメモリセルの制御ゲートが共通のワード線で駆動され、同一列のメモリセルのドレイン電極が共通のビット線に接続して構成されるのが一般的である。図１の例では、説明の簡単のため便宜的に、各メモリアレイにおいて、ワード線ＷＬは１本、ビット線ＢＬは３本の１×３構成のメモリアレイを例示している。
【００１９】
本発明回路１は、メモリアレイＭＡ１〜ＭＡｍ毎に同じ回路構成の読み出し回路ユニット１０（以下、本発明回路１０と称す。）を備えて構成される。本発明回路１０のデータ線Ｄｉ（ｉ＝１〜ｍ）とメモリアレイＭＡｉ（ｉ＝１〜ｍ）のビット線ＢＬは、列選択回路２とＮ型ＭＯＳＦＥＴ（以下、ＮＭＯＳと記す。）３を介して接続されている。そして、本発明回路１０、列選択回路２、及び、ＮＭＯＳ３は、各メモリアレイＭＡ１〜ＭＡｍに各別に設けられており、メモリアレイ毎の構成は相互に同じである。また、リファレンスデータ線Ｄｒｅｆの電位（以下、リファレンス電位と記す。）Ｖｒｅｆは、リファレンス電位発生回路５で生成され、本発明回路１０の夫々に共通に供給される。
【００２０】
以下、各部の構成につき具体的に説明する。
【００２１】
本発明回路１０は、ゲートがリファレンスデータ線Ｄｒｅｆに、ソースが電源線に、ドレインがデータ線Ｄｉ（ｉ＝１〜ｍ）に接続したＰ型ＭＯＳＦＥＴ（以下、ＰＭＯＳと記す。）１１、リファレンスデータ線Ｄｒｅｆとデータ線Ｄｉを差動入力とする差動増幅型のセンスアンプ１２、ゲートがセンスアンプ１２の出力ＯＵＴｉ（ｉ＝１〜ｍ）に、ソースがデータ線Ｄｉに接続したＰＭＯＳ１３、及び、ゲートがイコライズ信号ＳＥに、ソースが接地線に、ドレインがＰＭＯＳ１３のドレインに接続したＮＭＯＳ１４を備えて構成される。
【００２２】
本実施形態のセンスアンプ１２は、制御信号ＳＡＥＮが“Ｈ”（高）レベル時に活性化される構成となっており、例えば、図６に例示するような既知の回路構成のものを使用する。尚、センスアンプ１２は、差動入力型であれば図６の回路構成に限定されるものではない。本実施形態では、センスアンプ１２は、データ読み出し時に、選択されたメモリセルの記憶データに対応したデータ線Ｄｉの電位変化を、リファレンス電位Ｖｒｅｆと比較増幅して、出力ＯＵＴｉから読み出しデータとして出力する本来の機能と、本発明に特有のイコライズ機能の奏する制御回路の一部として、イコライズ期間中にデータ線Ｄｉの電位ＶＤｉとリファレンス電位Ｖｒｅｆとの電位差を検出する電位差検出回路としての機能を兼ね備える。
【００２３】
また、データ線Ｄｉと接地線との間に挿入されたＰＭＯＳ１３とＮＭＯＳ１４からなる直列回路は、データ線Ｄｉから接地線へ流れる電流量を、データ線Ｄｉの電位ＶＤｉとリファレンス電位Ｖｒｅｆとの電位差の検出出力である出力ＯＵＴｉの電位に応じて制御する電流制御回路として機能する。また、上記直列回路は、イコライズ信号ＳＥによって制御され、イコライズ信号ＳＥが“Ｈ”レベル時に電流経路が形成され、イコライズ動作状態となる。
【００２４】
リファレンス電位発生回路５は、ゲート及びドレインがリファレンスデータ線Ｄｒｅｆに、ソースが電源線に接続したＰＭＯＳ５１、ゲートが制御信号ＰＥに、ソースがリファレンスデータ線Ｄｒｅｆに、ドレインが接地線に接続したＰＭＯＳ５２、ゲートが所定の中間電位Ｖｃｌｍｐに、ドレインがリファレンスデータ線Ｄｒｅｆに接続したＮＭＯＳ５３、ゲートがリファレンス列選択信号ＹＳＢに、ソースがリファレンスビット線ＢＬｒｅｆに、ドレインがＮＭＯＳ５３のソースに接続したＮＭＯＳ４４、及び、制御ゲートがワード線ＷＬに、ソースが接地線に、ドレインがリファレンスビット線ＢＬｒｅｆに接続したリファレンスセルＭＣｒｅｆを備えて構成される。
【００２５】
リファレンス電位発生回路５のＰＭＯＳ５１と、本発明回路１０のＰＭＯＳ１１は、カレントミラー構成になっており、ＰＭＯＳ５１の電流は、リファレンスセルＭＣｒｅｆの電流に等しいので、ＰＭＯＳ５１は、リファレンスセルＭＣｒｅｆの電流に略等価な電流を供給することになる。ＰＭＯＳ５２は、読み出し動作の初期に制御信号ＰＥが“Ｌ”（低）レベルとなりオンし、リファレンス電位Ｖｒｅｆを初期状態に設定する。ＮＭＯＳ５４は列選択回路２の列選択用のＮＭＯＳ２１に、ＮＭＯＳ５３はＮＭＯＳ３に対応し、夫々対応するもの同士が同じ特性（ゲート幅、ゲート長等）を有する。リファレンスセルＭＣｒｅｆは、メモリアレイＭＡ１〜ＭＡｍのメモリセルＭＣと同じ構成のものを用いるが、その閾値電圧の設定は、リファレンスセル所定の値に設定され、該設定値に応じてリファレンス電位Ｖｒｅｆが調整される。本実施形態では、リファレンスセルＭＣｒｅｆの制御ゲートには、メモリアレイＭＡ１〜ＭＡｍのワード線ＷＬが接続されているが、リファレンスセル専用のワード線を別途生成して用いても構わない。尚、図１に示すリファレンス電位発生回路５は一例であり、所定のリファレンス電位Ｖｒｅｆを出力できれば、当該回路構成に限定されるものではない。
【００２６】
列選択回路２は、メモリアレイＭＡｉ（ｉ＝１〜ｍ）の複数（図１では３本だけを示す）のビット線ＢＬの中から１つのビット線ＢＬを選択してワード線ＷＬで選択されたメモリセルＭＣのセル電流を、選択されたビット線ＢＬを介してデータ線Ｄｉに接続する。列選択回路２は、各メモリアレイＭＡｉのビット線ＢＬと同数の列選択用のＮＭＯＳ２１で構成され、各ＮＭＯＳ２１のゲートには、上記アドレス信号をデコードして生成された相異なる列選択信号ＹＳＡが接続し、ＮＭＯＳ２１のソースはビット線ＢＬに、ドレインはＮＭＯＳ３のソースに接続している。
【００２７】
ＮＭＯＳ３、及び、リファレンス電位発生回路５のＮＭＯＳ５３は、夫々ゲートに所定の中間電位Ｖｃｌｍｐを与えることで、各ソース側のビット線ＢＬ及びリファレンスビット線ＢＬｒｅｆの電位を、各ドレイン側のデータ線Ｄｉの電位ＶＤｉとリファレンス電位Ｖｒｅｆに関係なく一定電位に維持し、メモリセルＭＣのセル電流及びリファレンスセルＭＣｒｅｆのセル電流を、夫々データ線Ｄｉとリファレンスデータ線Ｄｒｅｆに伝達する機能を果たす。
【００２８】
次に、本発明回路１とリファレンス電位発生回路５等の周辺回路の回路動作シーケンスを、図２のタイミングチャートを参照して説明する。
【００２９】
先ず、アクセス信号が入力される（或いは発生する）と、同時に入力されたアドレス信号に従い列選択信号ＹＳＡ，ＹＳＢがイネーブル状態となる（時間ｔ１）。このとき、同時にリファレンスデータ線ＤｒｅｆをＰＭＯＳ１１とＰＭＯＳ５１がオンする程度の所定の電圧までディスチャージするため、制御信号ＰＥを“Ｌ”レベル（例えば接地電位）とする。これにより、ＰＭＯＳ１１とＰＭＯＳ５１がオン状態となり、データ線Ｄｉ及びビット線ＢＬのプリチャージが開始する。また同時に、制御信号ＳＡＥＮを“Ｈ”レベルとしてセンスアンプ１２を活性化し、リファレンス電位Ｖｒｅｆとデータ線Ｄｉの電位ＶＤｉの電位差の判定を開始する（時間ｔ１）。このとき、イコライズ信号ＳＥも同時に“Ｈ”レベルとする（時間ｔ１）。もし、このプリチャージ動作により、データ線Ｄｉの電位ＶＤｉがリファレンス電位Ｖｒｅｆよりも上昇した場合、センスアンプ１２の出力ＯＵＴｉは“Ｌ”レベルとなり、ＰＭＯＳ１３はオン状態となって、データ線Ｄｉは、ＰＭＯＳ１３とＮＭＯＳ１４の直列回路を介して接地電位に向けてディスチャージされる。このディスチャージ動作によりデータ線Ｄｉの電位ＶＤｉがリファレンス電位Ｖｒｅｆと同電位になった場合、センスアンプ１２がそれを検知し、出力ＯＵＴｉが中間電位となってＰＭＯＳ１３をオフさせる。この動作により、リファレンス電位Ｖｒｅｆとデータ線Ｄｉの電位ＶＤｉを間接的にイコライズすることができる。この動作では、リファレンスデータ線Ｄｒｅｆとデータ線ＤｉをＭＯＳＦＥＴ等のスイッチング素子を介してショートさせてイコライズしないので、例えば、読み出し対象のメモリセルＭＣに不具合が生じてビット線ＢＬが接地線とショートした場合でも、その影響がリファレンス電位Ｖｒｅｆに及ばない。つまり、不具合が生じていないメモリアレイからの読み出しは正常に実施される。
【００３０】
次に、制御信号ＰＥを“Ｈ”レベルに戻して上記プリチャージ動作を終了し（時間ｔ２）、引き続き、イコライズ信号ＳＥを“Ｌ”レベルに戻すと（時間ｔ３）、ＰＭＯＳ１３とＮＭＯＳ１４の直列回路を介してのイコライズ動作は遮断せれるので、データ線Ｄｉの電位ＶＤｉは、メモリセルＭＣからの電流と、ＰＭＯＳ１１から供給される電流（リファレンスセルＭＣｒｅｆのセル電流に略等しい）との大小関係によって決まる任意の電圧に高速に遷移する。ここで、上述のように、ＰＭＯＳ１１はリファレンスセルのＭＣｒｅｆのセル電流をミラーリングした電流（つまりリファレンスセルと同程度の電流）を供給することになるので、メモリセルＭＣの電流がリファレンスセルＭＣｒｅｆの電流より大きい場合、データ線Ｄｉの電位ＶＤｉは高速に低下する（図２中、破線で示すＶＤｍの波形参照。）。また、メモリセルＭＣの電流がリファレンスセルＭＣｒｅｆの電流より小さい場合は、データ線Ｄｉの電位ＶＤｉは高速に上昇する（図２中、実線で示すＶＤ１の波形参照。）。従って、センスアンプ１２は、データ線Ｄｉの電位ＶＤｉの電位変化をリファレンス電位Ｖｒｅｆと比較増幅して、出力ＯＵＴｉから読み出しデータとして高速に出力することができる。
【００３１】
次に、本発明回路１の別実施形態（第２〜第４実施形態）について説明する。
【００３２】
〈第２実施形態〉
第１実施形態の本発明回路１０では、データ線Ｄｉと接地線との間にＰＭＯＳ１３とＮＭＯＳ１４からなる直列回路を挿入して、データ線Ｄｉから接地線へ流れる電流量を、データ線Ｄｉの電位ＶＤｉとリファレンス電位Ｖｒｅｆとの電位差の検出出力である出力ＯＵＴｉの電位に応じて制御する電流制御回路を構成していた。これに対し、第２実施形態の本発明回路２０では、図３に示すように、ＰＭＯＳ１３をＮＭＯＳ２３に代えて、センスアンプ１２への差動入力の極性を反転させることで、第１実施形態と同様のイコライズ機能を奏するように構成してもよい。尚、第２実施形態の本発明回路２０の回路構成のその他の部分は、第１実施形態と同じであるので、重複する説明は割愛する。
【００３３】
〈第３実施形態〉
また、ビット線ＢＬのプリチャージが寄生容量等の影響により遅い場合には、データ線Ｄｉのプリチャージ時間が長くなるため、データ線Ｄｉとリファレンスデータ線Ｄｒｅｆをイコライズするための電流を、データ線Ｄｉのプリチャージ用の電流と兼用することで、つまり、上記電流制限回路をデータ線Ｄｉと電源線の間に形成することで、プリチャージ時間の短縮化を図ることができる。従って、第３実施形態の本発明回路３０では、図４に示すように、データ線Ｄｉと電源線の間に、ＰＭＯＳ３３とＰＭＯＳ３４の直列回路を挿入し、ＰＭＯＳ３３のゲートをセンスアンプ１２の出力ＯＵＴｉに、ソースをＰＭＯＳ３４のドレインに、ドレインをデータ線Ｄｉに接続し、ＰＭＯＳ３４のゲートをイコライズ信号ＳＥに、ソースを電源線に、ドレインをＰＭＯＳ３３のソースに接続して上記電流制限回路を構成する。この場合、センスアンプ１２に対する差動入力の極性は、第２実施形態と同様に、第１実施形態に対して反転させる。
【００３４】
〈第４実施形態〉
第３実施形態の本発明回路３０では、データ線Ｄｉと電源線との間にＰＭＯＳ３３とＰＭＯＳ４４からなる直列回路を挿入して、電源線からデータ線Ｄｉへ流れる電流量を、データ線Ｄｉの電位ＶＤｉとリファレンス電位Ｖｒｅｆとの電位差の検出出力である出力ＯＵＴｉの電位に応じて制御する電流制御回路を構成していた。これに対し、第４実施形態の本発明回路４０では、図５に示すように、ＰＭＯＳ３３をＮＭＯＳ４３に代えて、センスアンプ１２への差動入力の極性を反転させる（第１実施形態の極性と同じにする）ことで、第３実施形態と同様のプリチャージ兼イコライズ機能を奏するように構成してもよい。
【００３５】
尚、上記各実施形態では、電源電位が接地電位より高い正電位の場合を想定して説明した。電源電位が負電位の場合は、これに対応して、ＭＯＳＦＥＴの極性を反転させる等の回路変更が、適宜本発明の趣旨に沿って可能である。
【００３６】
〈第５実施形態〉
図８に、第５実施形態に係る本発明回路６０の回路構成を示す。上記第１〜第４実施形態の本発明回路１０〜４０では、データ線Ｄｉと接地線または電源線との間にＰＭＯＳとＮＭＯＳ、ＰＭＯＳ同士、或いは、ＮＭＯＳ同士の直列回路を挿入して、データ線Ｄｉの電位ＶＤｉとリファレンス電位Ｖｒｅｆとの電位差を小さくする制御回路を構成していたが、第５実施形態の本発明回路６０では、センスアンプ１２の出力ＯＵＴｉとデータ線Ｄｉの間にゲート入力がイコライズ信号ＳＥのＮＭＯＳ６３を挿入し、第１〜第４実施形態と同様の効果を奏する制御回路を構成している。
【００３７】
第５実施形態の本発明回路６０によれば、各データ線Ｄｉが、ＮＭＯＳ６３を介してデータ線Ｄｉとセンスアンプ１２の出力ＯＵＴｉを短絡することにより、データ線Ｄｉの電位ＶＤｉをリファレンス電位Ｖｒｅｆと同電位となるように制御する。尚、図８では一例として、データ線Ｄｉとセンスアンプ１２の出力ＯＵＴｉを短絡する制御回路を、ＮＭＯＳ６３を用いて構成したが、特に、当該制御回路の短絡用素子はＮＭＯＳに限定されるものではない。
【００３８】
以上、詳細に説明した通り、本発明によれば、夫々のデータ線Ｄｉ（ｉ＝１〜ｍ）はＭＯＳＦＥＴ等のスイッチング素子を介してリファレンスデータ線Ｄｒｅｆとショートさせるのではなく、データ線Ｄｉとリファレンスデータ線Ｄｒｅｆとの間の電位差を、それらを差動入力とするセンスアンプ１２により検知し、データ線Ｄｉの電位ＶＤｉとリファレンス電位Ｖｒｅｆとが同電位となるように制御する制御回路を付加することにより、夫々のデータ線Ｄｉを独立してリファレンスデータ線Ｄｒｅｆとイコライズすることができるので、何れかのデータ線Ｄｉに不具合が生じた場合でも、その他の正常なデータ線Ｄｉの読み出し動作に影響を与えることがなくなる。また、本発明の回路構成を採用することにより、リファレンス電位発生回路５が、読み出しデータ数より少ない数で構成できるので半導体装置のチップサイズを小さくすることができるチップコストの削減に寄与する。
【図面の簡単な説明】
【００３９】
【図１】本発明に係る半導体読み出し回路の第１実施形態の回路構成を示す回路図
【図２】本発明に係る半導体読み出し回路の第１実施形態におけるデータ読み出し動作を示すタイミングチャート
【図３】本発明に係る半導体読み出し回路の第２実施形態の回路構成を示す回路図
【図４】本発明に係る半導体読み出し回路の第３実施形態の回路構成を示す回路図
【図５】本発明に係る半導体読み出し回路の第４実施形態の回路構成を示す回路図
【図６】センスアンプの回路構成例を示す回路図
【図７】従来の半導体読み出し回路の回路構成例を示す回路図
【図８】本発明に係る半導体読み出し回路の第５実施形態の回路構成を示す回路図
【符号の説明】
【００４０】
１：    本発明に係る半導体読み出し回路
１０：  本発明に係る半導体読み出し回路（第１実施形態の読み出し回路ユニット）
１１、１３：  Ｐ型ＭＯＳＦＥＴ
１２：  センスアンプ
１４：  Ｎ型ＭＯＳＦＥＴ 
２：    列選択回路
２１：  Ｎ型ＭＯＳＦＥＴ
３：    Ｎ型ＭＯＳＦＥＴ（ビット線電位クランプ用）
５：    リファレンス電位発生回路
５１、５２：  Ｐ型ＭＯＳＦＥＴ
５３、５４：  Ｎ型ＭＯＳＦＥＴ
２０：  本発明に係る半導体読み出し回路（第２実施形態の読み出し回路ユニット）
２３、２４：  Ｎ型ＭＯＳＦＥＴ
３０：  本発明に係る半導体読み出し回路（第３実施形態の読み出し回路ユニット）
３３、３４：  Ｐ型ＭＯＳＦＥＴ
４０：  本発明に係る半導体読み出し回路（第４実施形態の読み出し回路ユニット）
４３：  Ｎ型ＭＯＳＦＥＴ
４４：  Ｐ型ＭＯＳＦＥＴ
６０：  本発明に係る半導体読み出し回路（第５実施形態の読み出し回路ユニット）
６３：  Ｎ型ＭＯＳＦＥＴ
ＢＬ：  ビット線
ＢＬｒｅｆ：  リファレンスビット線
Ｄ１〜Ｄｍ：  データ線
Ｄｒｅｆ：  リファレンスデータ線
ＭＡ１〜ＭＡｍ：  メモリアレイ
ＭＣ：  メモリセル
ＭＣｒｅｆ：  リファレンスセル
ＯＵＴ１〜ＯＵＴｍ：  センスアンプ出力
ＰＥ：  制御信号（リファレンス電位初期化用）
ＳＡＥＮ：  制御信号（センスアンプ活性化用）
ＳＥ：  イコライズ信号
Ｖｃｌｍｐ：  中間電位
ＶＤ１〜ＶＤｍ：  データ線電位
Ｖｒｅｆ：  リファレンス電位
ＹＳＡ：  列選択信号
ＹＳＢ：  リファレンス列選択信号
ＷＬ：  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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