(57)【要約】【課題】  ＣＡＶ方式を採用する光ディスク装置において、記録パルスのパルス幅を記録速度によらず一定にするためのパルス幅制御回路の回路規模を縮小する。【解決手段】  二つの乗算器を備える従来のパルス幅制御回路を、基準クロックを所定の期間カウントすることにより光ディスクの記録速度に所定の数値を乗じた値を出力するカウンタ１０１と、前記カウンタ１０１の出力値と前記カウンタ１０１の出力値を設定速度毎に定める所定量のビットシフトを行った値とを加算する加算回路１０２と、前記加算回路１０２の出力値に対して設定速度毎に定める所定量のビットシフトを行うビットシフト回路１０３とから構成し、数値の積の形に変形した設定速度の逆数の乗算を前記各回路に処理させることにより、乗算回路を削減することとした。【選択図】    図１
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【特許請求の範囲】
【請求項１】
光ディスク装置の基準クロックに同期して動作し、光ディスクに記録マークを生成するためのレーザーパルスをマルチパルスに分割した際のマルチパルス幅を、記録速度によらず一定の値に保つように制御するパルス幅制御回路において、
前記基準クロックを所定の期間カウントすることにより、所定の記録速度を出力するカウンタと、
前記カウンタの出力値と、記録速度と設定速度とによって定まる所定の値とを加算する加算回路と、
前記加算回路の出力値に対して、設定速度毎に定める所定量のビットシフトを行うビットシフト回路と、
前記ビットシフト回路の出力値に対して、設定速度毎に定める所定のパルス幅を乗算する乗算回路とを備える、
ことを特徴とするパルス幅制御回路。
【請求項２】
光ディスク装置の基準クロックに同期して動作し、光ディスクに記録マークを生成するためのレーザーパルスをマルチパルスに分割した際のマルチパルス幅を、記録速度によらず一定の値に保つように制御するパルス幅制御回路において、
前記基準クロックを設定速度毎に定める所定の期間カウントすることにより、所定の記録速度を出力するカウンタと、
前記カウンタの出力値に対して、設定速度毎に定める所定量のビットシフトを行うビットシフト回路と、
ビットシフト回路の出力値に対して、設定速度毎に定める所定のパルス幅を乗算する乗算回路とを備える、
ことを特徴とするパルス幅制御回路。
【請求項３】
請求項１または請求項２に記載のパルス幅制御回路において、
前記設定速度は１、２、３、４、５、６、８、１０、１２、１６、２０、２４、３２のいずれかの値か、あるいは前記いずれかの数値に２の階乗となる数を乗じた値である、
ことを特徴とするパルス幅制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光ディスクに記録マークの生成、及び消去をするためのレーザー光の照射を制御する記録パルスの幅を、記録速度によらず一定に保つためのパルス幅制御回路に関するものであり、特にＣＡＶ方式を用いた光ディスク装置におけるパルス幅制御回路に関するものである。
【背景技術】
【０００２】
光ディスク装置における光ディスクの回転方式は、主にＣＬＶ方式とＣＡＶ方式とに大別される。ＣＬＶ方式とは、光ディスクの回転速度を光ディスクの半径位置に応じて変化させることにより、光ディスクの半径位置によらずに同じ記録速度でデータの書き込みを行う方式であり、ＣＡＶ方式とは、光ディスクを常に一定の速度で回転させながらデータの書き込みを行う方式である。ＣＡＶ方式はディスク回転の制御がＣＬＶ方式に比べて容易であり、記録速度の高速化に対応できることから、現在の光ディスク装置の多くは、高倍速でのデータの書き込みについてはＣＡＶ方式を採用している。
【０００３】
ＣＡＶ方式は光ディスクの回転数を一定にしているため、半径の異なるディスクの内周とディスクの外周とでは記録線速度（以下、記録速度という）が変化することになる。例えば、光ディスクの最外周の記録速度は内周の記録速度の約２．５倍になる。このため、光ディスクに生成される記録マークを光ディスクの半径位置によらずに最適なものとするためには、データの書き込みの基準となる基準クロックＴの周波数を内周から外周に向けて高めていく必要がある。
【０００４】
ところで、今日のＣＤ−ＲＷやＤＶＤ−Ｒなどの書き換え可能な光ディスク記録媒体は、パワーの異なるレーザー光を光ディスクの記録面に照射することにより、結晶状態とアモルファス状態とを作り出すことができる相変化ディスクが用いられている。ＣＡＶ方式において前記相変化ディスクに最適な記録マークを生成するためには、光ディスクに記録マークを生成するためのレーザーパルスを複数のパルス（以下、マルチパルスと称する）に分割して記録レーザーを照射することが提案されており（特許文献１参照）、ＣＤ−ＲＷの規格書であるオレンジブックパート３においても、記録速度が変化する場合において、マルチパルス幅を一定にして記録パルスを生成する規格が規定されている。
【０００５】
当該規格を満たすためには、ＣＡＶ方式でのデータ書き込みにおいては、内周から外周に向けて記録速度Ｖが変化したときのマルチパルス幅設定値Ｙを以下の数式、Ｙ＝Ｖ／Ａ＊Ｘに基づいて変化させる必要がある。但し、Ｖは記録速度、Ａは設定速度、Ｘは設定速度毎に定めるパルス幅を表す。ここで、パルス幅Ｘは、４倍速の設定速度で記録を行うときの値が０．２Ｔと規定されており、記録速度Ｖが変化しても当該数値は一定である。また、基準クロックＴは、記録倍速に反比例した値をとり、１倍速記録では２３１ｎｓの値を示し、１０倍速記録では２３．１ｎｓの値を示す。
【０００６】
例として図６に、設定速度Ａ＝４、パルス幅Ｘ=０．２で記録を行う際に、記録速度Ｖが内周から外周に向けて変化したときのパルス幅設定値Ｙの値の変化、及びマルチパルス幅の値を示す。図６に示すとおり、設定速度４のとき記録速度Ｖは書き込み位置が外周に向かうにつれて４倍速から１０倍速まで変化しているが、Ｙ＊２３１．３８／Ｖで求められるマルチパルス幅は１１．５７ｎｓで一定となっている。
【０００７】
次に、前記数式を回路として実施する際の従来のパルス幅制御回路のブロック図を図５に示す。図５において、３０１は、基準クロックに同期して動作するカウンタであり、基準クロックを所定の期間カウントすることにより記録速度Ｖを出力する。３０２は、カウンタ３０１の出力Ｖと設定速度Ａの逆数とを乗算する第１の乗算回路である。３０３は前記第１の乗算回路の出力値にパルス幅Ｘを乗算する第２の乗算回路である。
【０００８】
次に、従来のパルス幅制御回路３０４の動作について説明する。カウンタ３０１は、光ディスクの基準クロックを入力し、当該クロックを所定期間カウントすることにより記録速度Ｖを出力する。第１の乗算回路３０２は、カウンタ３０１の出力値に対して設定速度の逆数を乗じて第２の乗算回路３０３に出力する。第２の乗算回路３０３は第１の乗算回路３０２の出力値に対してパルス幅Ｘを乗じることによりパルス幅設定値Ｙを出力する。
【特許文献１】特開平６−２９５４４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来の回路構成では図５に示すように２つの乗算回路によりパルス幅制御回路を構成しているため、回路規模が大きくなるといった問題が生じていた。今後の光ディスク装置においてはデータ書き込み速度の更なる高速化への対応が求められており、そのための制御回路もいっそう複雑なものとなることから、回路規模の縮小化が重要な問題となる。
【００１０】
本発明は上記問題点に鑑みてなされたものであり、小さな回路規模にて構成されるパルス制御回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の請求項1に係るパルス幅制御回路は、光ディスク装置の基準クロックに同期して動作し、光ディスクに記録マークを生成するためのレーザーパルスをマルチパルスに分割した際のマルチパルス幅を、記録速度によらず一定の値に保つように制御するパルス幅制御回路において、前記基準クロックを所定の期間カウントすることにより、所定の記録速度を出力するカウンタと、前記カウンタの出力値と、記録速度と設定速度とによって定まる所定の値とを加算する加算回路と、前記加算回路の出力値に対して、設定速度毎に定める所定量のビットシフトを行うビットシフト回路と、前記ビットシフト回路の出力値に対して、設定速度毎に定める所定のパルス幅を乗算する乗算回路とを備えることを特徴とする。
【００１２】
また、本発明の請求項２に係るパルス幅制御回路は、光ディスク装置の基準クロックに同期して動作し、光ディスクに記録マークを生成するためのレーザーパルスをマルチパルスに分割した際のマルチパルス幅を、記録速度によらず一定の値に保つように制御するパルス幅制御回路において、前記基準クロックを設定速度毎に定める所定の期間カウントすることにより、所定の記録速度を出力するカウンタと、前記カウンタの出力値に対して、設定速度毎に定める所定量のビットシフトを行うビットシフト回路と、ビットシフト回路の出力値に対して、設定速度毎に定める所定のパルス幅を乗算する乗算回路とを備えることを特徴とする。
【００１３】
また、本発明の請求項３に係るパルス幅制御回路は、請求項１または請求項２に記載のパルス幅制御回路において、前記設定速度は１、２、３、４、５、６、８、１０、１２、１６、２０、２４、３２のいずれかの値か、あるいは前記いずれかの数値に２の階乗となる数を乗じた値であることを特徴とする。
【発明の効果】
【００１４】
本発明に係るパルス幅制御回路によれば、設定速度の逆数を分解して数値の積の形に変形し、各項の乗算をカウンタ、加算回路、及びビットシフト回路で処理することとしたので、乗算回路を削減することができ、回路規模の縮小を図ることが可能となる。
【発明を実施するための最良の形態】
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１のパルス幅制御回路の構成を示すブロック図である。図１において、１０１は、基準クロックに同期して動作するカウンタである。１０２は、カウンタ１０１の出力値と設定速度により定められる所定の値を加算する加算回路である。１０３は、加算回路１０２の出力値を設定速度に応じたシフト量のビットシフトを行うビットシフト回路である。
【００１６】
次に図２に示す各数値について説明する。図２は、設定速度として定める１，２，３，４，５，６，８，１０，１２，１６，２０，２４，３２という数字の逆数をそれぞれ変形したものを表している。図２によれば、設定速度の逆数を分解して数値の積の形に変形している。なお、以下においては右辺を図２の左より１項、２項、３項として説明する。
【００１７】
図２において、全ての設定速度の逆数の第１項の値は1／１５で表される。第２項、及び第３項の値は設定速度によって異なり、第２項の値は、設定速度が１，２，４，８，１６のときは１５、設定速度が３，６，１２，２４のときは５、設定速度が５，１０，２０のときは３となる。第３項の値は設定速度が１，３，５のときは２0、設定速度が２，６，１０のときは２-1、設定速度が４，１２，２０のときは２-2、設定速度が８，２４のときは２-3、設定速度が１６のときは２-4、設定速度が３２のときは２-5である。
【００１８】
次に、図２に示す各項の数値と図１に示す各回路との関係について各回路の動作と共に説明する。
図２の第１項の値である１／１５は、カウンタ１０１の出力値に対応する。すなわち、カウンタ１０１は、基準クロックを一定の期間カウントして記録速度Ｖを出力していたところを、カウント期間を変更することによって記録速度Ｖを１／１５とした値を後段の加算回路１０２に出力する
【００１９】
図２の第２項の値である３，５，１５は、加算回路１０２が加算すべき数値に対応する。すなわち、ある数字（以下、被乗算数とする）に３を乗算することは、被乗算数をプラス1ビットシフトした値と被乗算数とを加算することと同等である。例えば、被乗算数が５であれば、５に３を乗じた数である１５は、被乗算数５をプラス1ビットシフトした値である１０に被乗算数である５を加えた値である１５と同等となる。したがって、加算器１０２は、第２項の値が３であるような設定速度の場合には、カウンタ１０１の出力値であるＶ／１５と、Ｖ／１５をプラス1ビットシフトした値とを加算する。なお、プラスｎビットシフトとは、ビットシフトする元の値に２のｎ乗を乗算することを意味する。
【００２０】
同様に、５の乗算は、被乗算数をプラス２ビットシフトした値と被乗算数とを加算することと同等であり、加算器１０２は、第２項の値が５であるような設定速度の場合には、カウンタ１０１の出力値であるＶ／１５と、Ｖ／１５をプラス２ビットシフトした値とを加算する。
【００２１】
また、１５の乗算は、被乗算数をプラス４ビットシフトした値から被乗算数を減算した値と同等である。例えば、被乗算数を４とすると、４に１５を乗算した値である６０は、４をプラス４ビットシフトした値である６４から被乗算数である４を減算した値と同等となる。したがって、加算器１０２は、第２項の値が１５であるような設定速度の場合には、カウンタ１０１の出力値であるＶ／１５をプラス４ビットシフトした値と、Ｖ／１５をビット反転させた値に１を加えた値、すなわち−Ｖ／１５の補数とを加算する。
【００２２】
図２の第３項の値である２の階乗を表す数値は、ビットシフト回路１０３が行うビットシフト量に対応する。すなわち、ビットシフト回路１０３は加算回路１０２の出力値に対して、設定速度が１，３，５のときは２0、設定速度が２，６，１０のときは２-1、設定速度が４，１２，２０のときは２-2、設定速度が８，２４のときは２-3、設定速度が１６のときは２-4、設定速度が３２のときは２-5となるようにビットシフトを行う。
【００２３】
次に、以上のように構成された図１に示すパルス幅制御回路１０５の動作について各設定速度毎に説明する。
設定速度が１，２，４，８，１６，３２のときは、カウンタ１０１は出力値がＶ／１５となるように基準クロックを所定の期間カウントし、後段の加算回路１０２に出力する。加算回路１０２はカウンタ１０１の出力値であるＶ／１５をプラス４ビットシフトした値と、カウンタ１０１の出力値であるＶ／１５をビット反転した値に１を加算した値とを加算し、後段のビットシフト回路１０３に出力する。ビットシフト回路１０３は、加算回路１０２の出力値に対して、設定速度１のときは０ビット、設定速度２のときはマイナス1ビット、設定速度４のときはマイナス２ビット、設定速度８のときはマイナス３ビット、設定速度１６のときはマイナス４ビット、設定速度３２のときはマイナス５ビットとなるようビットシフトを行い、後段の乗算回路１０４に対して出力する。乗算回路１０４は、ビットシフト回路１０３の出力値に対して設定速度Ａに応じたパルス幅Ｘを乗算し、その結果を出力する。
【００２４】
設定速度が３，６，１２，２４のときは、カウンタ１０１は出力値がＶ／１５となるように基準クロックを所定の期間カウントし、後段の加算回路１０２に出力する。加算回路１０２はカウンタ１０１の出力値であるＶ／１５をプラス２ビットシフトした値にカウンター出力値Ｖ／１５を加算した後、後段のビットシフト回路１０３に対して出力する。ビットシフト回路１０３は、加算回路１０２の出力値に対して、設定速度３のときは０ビット、設定速度６のときはマイナス1ビット、設定速度１２のときはマイナス２ビット、設定速度２４のときはマイナス３ビットとなるよう設定速度に応じたビットシフトを行い、後段の乗算回路１０４に対して出力する。乗算回路１０４は、ビットシフト回路１０３の出力値に対して設定速度Ａに応じたパルス幅Ｘを乗算し、その結果を出力する。
【００２５】
設定速度５、１０、２０のときは、カウンタ１０１は出力値がＶとなるように基準クロックを所定の期間カウントし、後段の加算回路１０２に出力する。加算回路１０２はカウンタ１０１の出力値であるＶ／１５をプラス１ビットシフトした値とカウンタ１０１の出力値であるＶ／１５とを加算した後、後段のビットシフト回路１０３に対して出力する。ビットシフト回路１０３は、加算回路１０２の出力値に対して、設定速度５のときは０ビット、設定速度１０のときはマイナス1ビット、設定速度２０のときはマイナス２ビットとなるよう設定速度に応じたビットシフトを行い、後段の乗算回路１０４に対して出力する。乗算回路１０４は、ビットシフト回路１０３の出力値に対して設定速度Ａに応じたパルス幅Ｘを乗算し、その結果を出力する。
【００２６】
以上のように、本発明の実施の形態１のパルス幅制御回路によれば、設定速度の逆数を分解して数値の積の形に変形し、各項の乗算をカウンタ、加算回路、及びビットシフト回路により処理することとしたので、乗算回路を削減することができ、回路規模の縮小を図ることが可能となる。
【００２７】
なお、上記実施の形態１においては、設定速度が１，２，３，４，５，６，８，１０，１２，１６，２０，２４，３２の場合について説明したが、設定速度が前記いずれかの数値に２の階乗となる数を乗じた値である場合であっても、前記ビットシフト回路におけるビットシフト量を変更することにより同様の効果を得ることができる。
【００２８】
（実施の形態２）
図３は、本発明の実施の形態２のパルス幅制御回路の構成を示すブロック図である。図３において、２０１は基準クロックに同期して動作するカウンタである。２０２は、カウンタ２０１の出力値を、設定速度によって決められたシフト量だけビットシフトするビットシフト回路である。２０３は、ビットシフト回路２０２の出力値に対して設定速度ごとにパルス幅設定値を乗算する乗算回路である。２０４はパルス幅制御回路である。
【００２９】
次に図４に示す各数値について説明する。図４は、設定速度として定める１，２，３，４，５，６，８，１０，１２，１６，２０，２４，３２という数字の逆数をそれぞれ変形したものを表している。図４によれば、設定速度の逆数を分解して数値の積の形に変形している。なお、以下においては各数字を図４の左より１項、２項として説明する。
【００３０】
図４において、第１項の値は、設定速度が１，２，４，８，１６，３２のときは１／１，設定速度が３，６，１２，２４のときは１／３、設定速度が５，１０，２０のときは１／５の値をとる。第２項の値は設定速度が１，３，５のときは２0、設定速度が２，６，１０のときは２-1、設定速度が４，１２，２０のときは２-2、設定速度が８，２４のときは２-3、設定速度が１６のときは２-4、設定速度が３２のときは２-5の値をとる。
【００３１】
次に、図４に示す各項の数値と図３に示す各回路との関係について各回路の動作と共に説明する。
図４の第１項の値である１／１，１／３，１／５は、カウンタ２０１の出力値に対応する。すなわち、カウンタ２０１は、一定の期間を基準クロックでカウントして記録速度Ｖを出力していたところを、設定速度に応じてカウントする期間を変更し、出力値である記録速度Ｖを１／１、１／３、あるいは１／５にして出力する。例えば、設定速度が４のときはＶ／１を、設定速度が６のときはＶ／３を、設定速度が５のときはＶ／５を後段のビットシフト回路２０２に出力する。
【００３２】
図４の第２項の値である２の階乗を表す数値は、ビットシフト回路２０２が行うビットシフト量に対応する。すなわち、ビットシフト回路２０２はカウンタ２０１の上記出力値に対して、設定速度が１，３，５のときは２0、設定速度が２，６，１０のときは２-1、設定速度が４，１２，２０のときは２-2、設定速度が８，２４のときは２-3、設定速度が１６のときは２-4、設定速度が３２のときは２-5となるようにビットシフトを行う。
【００３３】
次に、以上のように構成された図３に示すパルス幅制御回路２０４の動作について各設定速度毎に説明する。
設定速度が１，２，４，８，１６，３２のときは、カウンタ２０１は出力値がＶとなるように基準クロックを所定の期間カウントし、記録速度Ｖを後段のビットシフト回路２０２に出力する。
【００３４】
ビットシフト回路２０２は、設定速度１のときはビットシフトなし、設定速度２の時にはビットシフト量マイナス1、設定速度４の時にはビットシフト量マイナス２、設定速度４の時にはビットシフト量マイナス３、設定速度８の時にはビットシフト量マイナス３、設定速度１６の時にはビットシフト量マイナス４、 設定速度３２の時にはビットシフト量マイナス５のビットシフトを行う。ビットシフトの量については、図４に示すように記録速度の逆数を変形した値の第２項の値によって定まる。
【００３５】
乗算回路２０３は、ビットシフト回路２０２の出力値に対して設定速度毎に定めらるパルス幅Ｘを乗算し、その結果を出力する。
【００３６】
設定速度が３，６，１２，２４のときは、カウンタ２０１は出力値がＶ／３となるように基準クロックを所定の期間カウントする。
【００３７】
ビットシフト回路２０２は、設定速度３のときはビットシフトなし、設定速度６の時にはビットシフト量マイナス1, 設定速度１２の時にはビットシフト量マイナス２, 設定速度２４の時にはビットシフト量マイナス３のビットシフトを行う。
【００３８】
乗算回路２０３は、ビットシフト回路２０２の出力値に対して設定速度毎に定めらるパルス幅Ｘを乗算し、その結果を出力する。
【００３９】
設定速度が５，１０，２０のときは、カウンタ２０１は出力値がＶ／５となるように基準クロックを所定の期間カウントする。
【００４０】
ビットシフト回路２０２は、設定速度５のときはビットシフトなし、設定速度１０の時にはビットシフト量マイナス1, 設定速度２０の時にはビットシフト量マイナス２のビットシフトを行う。
【００４１】
乗算回路２０３は、ビットシフト回路２０２の出力値に対して設定速度毎に定めらるパルス幅Ｘを乗算し、その結果を出力する。
【００４２】
以上のように、本発明の実施の形態２のパルス幅制御回路によれば、設定速度の逆数を分解して数値の積の形に変形し、各項の乗算を設定速度毎にカウンタ、及びビットシフト回路により処理することとしたので、乗算回路によることなく設定速度の逆数の乗算をおこなうことが可能となり、回路規模を縮小することが可能となる。
【００４３】
なお、上記実施の形態２においては、設定速度が１，２，３，４，５，６，８，１０，１２，１６，２０，２４，３２の場合について説明したが、実施の形態１の場合と同様に、設定速度が前記いずれかの数値に２の階乗となる数を乗じた値である場合であっても、前記ビットシフト回路におけるビットシフト量を変更することにより同様の効果を得ることができる。
【産業上の利用可能性】
【００４４】
ＣＡＶ方式を採用する光ディスク装置において、本発明に係るパルス幅制御回路を用いることにより、回路規模を縮小することが可能となるため、高倍速の記録書き込みに必要とされる新たな回路の追加が容易となり、高倍速での記録が可能な光ディスク装置の提供が可能となる点において有用である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態１のパルス幅制御回路の構成を説明するためのブロック図である。
【図２】設定速度の逆数を分解して数値の積の形に変形したものである。
【図３】本発明の実施の形態２のパルス幅制御回路の構成を説明するためのブロック図である。
【図４】設定速度の逆数を分解して数値の積の形に変形したものである。
【図５】従来のパルス幅制御回路の構成を説明するためのブロック図である。
【図６】ＣＡＶ方式を採用する光ディスク装置においてパルス幅を一定とする演算例を示す表である。
【符号の説明】
【００４６】
１０１，２０１，３０１    カウンタ
１０２    加算回路
１０３，２０２    ビットシフト回路
１０４，２０３，３０２，３０３    乗算回路
１０５，２０４，３０４    パルス幅制御回路
【図１】
2005166205.tif 000003
【図２】
2005166205.tif 000004
【図３】
2005166205.tif 000005
【図４】
2005166205.tif 000006
【図５】
2005166205.tif 000007
【図６】
2005166205.tif 000008