(57)【要約】【課題】  信頼性の高い半導体装置、およびその半導体装置を製造する方法を提供する。【解決手段】  素子分離領域(STI)２０により素子分離された半導体基板３０中に、ソース領域４０およびドレイン領域５０が離間して設けられている。ソース領域４０とドレイン領域５０との間の半導体基板３０は選択的に除去されゲート電極用の凹部が形成され、当該凹部にゲート電極用の凹部が形成されている。ゲート電極用の凹部８２に、ゲート絶縁膜６０およびゲート被覆層７０を介してゲート電極８０が形成されている。ゲート絶縁膜６０は、その下面がソース側エクステンション領域４２およびドレイン領域５０の下面より下に位置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板中に形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板に形成された凹部にゲート絶縁膜を介して設けられたゲート電極と、
を備え、
前記ゲート絶縁膜の下面が前記ソース領域および前記ドレイン領域の下面より下に設けられたことを特徴とする半導体装置。
【請求項２】
前記ソース領域と前記ゲート電極との間に介在するソース側壁絶縁膜と、
前記ドレイン領域と前記ゲート電極との間に介在するドレイン側壁絶縁膜と、
前記ソース側壁絶縁膜の下に形成され、前記ソース領域と接合するソース側エクステンション領域と、
前記ドレイン側壁絶縁膜の下に形成され、前記ドレイン領域と接合するドレイン側エクステンション領域と、
をさらに備え、
前記ゲート絶縁膜の下面が前記ソース側エクステンション領域および前記ドレイン側エクステンション領域の下面より下に設けられたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜が、ハフニウム、ジルコニウムまたはアルミニウムを含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜と前記ゲート電極との間に、金属またはシリサイドからなるゲート被覆層をさらに備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板中に第１および第２のイオン注入領域を離間して形成する工程と、
前記第１のイオン注入領域と前記第２のイオン注入領域に挟まれた前記半導体基板の領域を選択的に除去し凹部を形成する工程と、
前記第１および第２のイオン注入領域に含まれる不純物を前記凹部の深さより浅い位置まで下方に拡散させる工程と、
前記半導体基板のエッチング領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板中に第１および第２のイオン注入領域を離間して形成する工程と、
前記第１のイオン注入領域と前記第２のイオン注入領域に挟まれた前記半導体基板の領域を選択的に除去して第１および第２の凹部を形成する工程と、
前記第１および第２の凹部の底部に第３および第４のイオン注入領域をそれぞれ形成する工程と、
前記第１および第２の凹部に絶縁物を埋め込む工程と、
前記第３のイオン注入領域と前記第４のイオン注入領域に挟まれた前記半導体基板の領域を前記第３および第４のイオン注入領域の下面より下まで選択的に除去してゲート電極用凹部を形成する工程と、
前記第１および第２のイオン注入領域に含まれる不純物を下方に拡散させて前記第３および第４のイオン注入領域にそれぞれ接合させる工程と、
前記第３のイオン注入領域と前記第４のイオン注入領域との間の前記半導体基板の領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。より具体的には、本発明はエレベーテッド・ソースドレイン構造を有する電界効果トランジスタおよび製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化が進展するのにともない、MOS型電界効果トランジスタ(MOSFET)がスケーリング則にしたがって微細化されている。MOSFETが微細化するにしたがってMOSFETのチャネルがますます短くなるとともに、ゲートと基板との間に設けられるゲート絶縁膜がより一層薄膜化している（たとえば、特許文献１参照）。
【特許文献１】特開２０００−２３２２２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、MOSFETの微細化が進むにつれて、MOSFETの短チャネル化によるパンチスルーや、ゲート絶縁膜の薄膜化によるリーク電流が生じやすくなり、MOSFETの動作安定性を図る上で障害となっている。
【０００４】
本発明はこうした課題に鑑みてなされたものであり、その目的は、信頼性の高い半導体装置、およびその半導体装置を製造する方法の提供にある。
【０００５】
また、本発明の他の目的は、ゲート電極と基板との間のリーク電流が抑制された半導体装置、およびその半導体装置を製造する方法の提供にある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置のある態様は、半導体基板と、前記半導体基板中に形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板に形成された凹部にゲート絶縁膜を介して設けられたゲート電極と、を備え、前記ゲート絶縁膜の下面が前記ソース領域および前記ドレイン領域の下面より下に設けられたことを特徴とする。
【０００７】
これによれば、ゲート絶縁膜が障壁となり、ソース領域とドレイン領域との間に導電経路が形成されにくくなるので、ソース領域とドレイン領域との間のパンチスルーが抑制される。
【０００８】
上記態様において、前記ソース領域と前記ゲート電極との間に介在するソース側壁絶縁膜と、前記ドレイン領域と前記ゲート電極との間に介在するドレイン側壁絶縁膜と、前記ソース側壁絶縁膜の下に形成され、前記ソース領域と接合するソース側エクステンション領域と、前記ドレイン側壁絶縁膜の下に形成され、前記ドレイン領域と接合するドレイン側エクステンション領域と、をさらに備え、前記ゲート絶縁膜の下面が前記ソース側エクステンション領域および前記ドレイン側エクステンション領域の下面より下に設けられてもよい。
【０００９】
これによれば、拡散領域にエクステンションが設けられた構成において、ゲート絶縁膜が障壁となり、ソース側エクステンション領域とドレイン側エクステンション領域との間に導電経路が形成されにくくなるので、ソース側エクステンション領域とドレイン側エクステンション領域との間のパンチスルーが抑制される。
【００１０】
また上記態様において、前記ゲート絶縁膜が、ハフニウム、ジルコニウムまたはアルミニウムを含んでもよい。この場合のゲート絶縁膜とは、いわゆるhigh-k絶縁膜であり、ゲート電極と半導体基板との間のリーク電流を抑制することができる。
【００１１】
この場合、前記ゲート絶縁膜と前記ゲート電極との間に、金属またはシリサイドからなるゲート被覆層をさらに備えてもよい。これにより、チャネル電位を好適に制御することができる。
【００１２】
本発明の半導体装置の製造方法のある態様は、半導体基板中に第１および第２のイオン注入領域を離間して形成する工程と、前記第１のイオン注入領域と前記第２のイオン注入領域に挟まれた前記半導体基板の領域を選択的に除去し凹部を形成する工程と、前記第１および第２のイオン注入領域に含まれる不純物を前記凹部の深さより浅い位置まで下方に拡散させる工程と、前記半導体基板のエッチング領域上にゲート絶縁膜を介してゲート電極を形成する工程と、を備えることを特徴とする。
【００１３】
これによれば、ソース領域とドレイン領域との間のパンチスルーが抑制された信頼性の高い半導体装置を製造することができる。
【００１４】
本発明の半導体装置の製造方法の他の態様は、半導体基板中に第１および第２のイオン注入領域を離間して形成する工程と、前記第１のイオン注入領域と前記第２のイオン注入領域に挟まれた前記半導体基板の領域を選択的に除去して第１および第２の凹部を形成する工程と、前記第１および第２の凹部の底部に第３および第４のイオン注入領域をそれぞれ形成する工程と、前記第１および第２の凹部に絶縁物を埋め込む工程と、前記第３のイオン注入領域と前記第４のイオン注入領域に挟まれた前記半導体基板の領域を前記第３および第４のイオン注入領域の下面より下まで選択的に除去してゲート電極用凹部を形成する工程と、前記第１および第２のイオン注入領域に含まれる不純物を下方に拡散させて前記第３および第４のイオン注入領域にそれぞれ接合させる工程と、前記第３のイオン注入領域と前記第４のイオン注入領域との間の前記半導体基板の領域上にゲート絶縁膜を介してゲート電極を形成する工程と、を備えることを特徴とする。
【００１５】
これによれば、ソース側エクステンション領域とドレイン側エクステンション領域との間のパンチスルーが抑制された信頼性の高い半導体装置を製造することができる。
【００１６】
なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。
【発明の効果】
【００１７】
本発明の装置によれば、半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る半導体装置およびその製造方法について、図面を参照しながら具体的に説明する。
図１は、実施形態に係る半導体装置１０の概略構造を示す断面図である。また図２は、実施形態に係る半導体装置１０の概略構造を示す平面図である。半導体基板３０は、周知の方法で素子分離領域(STI)２０により素子分離されている。素子分離された半導体基板３０中に、ソース領域４０およびドレイン領域５０が離間して設けられている。ソース領域４０とドレイン領域５０との間の半導体基板３０は選択的に除去されゲート電極用の凹部が形成されている。ゲート電極用の凹部８２に、ゲート絶縁膜６０を介してゲート電極８０が形成されている。ゲート絶縁膜６０とゲート電極８０との間には、必要に応じてゲート被覆層７０が設けられる。ゲート被覆層７０によりゲート電極８０の仕事関数が補正される。
【００１９】
このように、半導体装置１０は、ゲート電極８０の領域が半導体基板３０に掘り込まれたリセス構造を有すると同時に、半導体基板３０のSi領域に対して、ソース領域４０およびドレイン領域５０がせり上がって設けられたいわゆるエレベーテッド・ソースドレイン構造を有する。
【００２０】
本実施形態では、半導体基板３０としてウエハ表面の面方位が(110)であるSi(110)基板を用いる。Si(110)基板は、(111)面がウエハ表面に対して垂直であるため、エッチング時に壁がウエハ表面に対して垂直に切り立った凹構造を形成するのに適している。
【００２１】
ソース領域４０およびドレイン領域５０の下端部は、それぞれソース側エクステンション領域４２およびドレイン側エクステンション領域５２と接合する。ソース側エクステンション領域４２およびドレイン側エクステンション領域５２のゲート電極８０の側の端部は、ゲート絶縁膜６０により遮られている。
【００２２】
ソース領域４０、ドレイン領域５０およびゲート電極８０の側壁は半導体基板３０の主面に対して垂直となっている。
【００２３】
ソース領域４０の垂直な側壁に沿って、ソース領域４０の側壁とソース側エクステンション領域４２とゲート絶縁膜６０とで囲われた領域には、ソース側壁絶縁膜４４が埋め込まれている。また、ソース側壁絶縁膜４４とは離れて、ドレイン領域５０の垂直な側壁に沿って、ドレイン領域５０の側壁とドレイン側エクステンション領域５２とゲート絶縁膜６０とで囲われた領域には、ドレイン側壁絶縁膜５４が埋め込まれている。
【００２４】
ゲート絶縁膜６０は、酸化シリコンなどの絶縁膜でもよいが、ハフニウム、ジルコニウムまたはアルミニウムを含むいわゆるhigh-k絶縁膜が好ましい。これによれば、ゲート電極８０と半導体基板３０との間に生じるリーク電流をより効果的に抑制することができる。
【００２５】
また、ゲート絶縁膜６０は、その下面がソース領域４０、ソース側エクステンション領域４２、ドレイン領域５０およびドレイン側エクステンション領域５２の下面より下に位置しているため、ソース領域４０とドレイン領域５０との間に導電経路が形成されにくくなり、ソース領域４０とドレイン領域５０との間のパンチスルーが抑制される。
【００２６】
図３乃至１２は、実施形態に係る半導体装置の製造工程を示す断面図である。まず、図３に示すように、周知の方法で半導体基板３０を素子分離領域(STI)２０で素子分離する。本実施形態では、半導体基板３０としてSi(110)基板を用いる。なお、STI２０に代えて、またはSTI２０に加えて、半導体基板３０と同じ導電型不純物を高濃度含むチャネルストパを用いてもよい。
【００２７】
次に、図４に示すように、半導体基板３０の上に低温形成酸化シリコン(LTO)膜１００を形成する。LTO膜１００の典型的な膜厚は200nm、図４のソース−ドレイン方向の長さ（以下単に「長さＬ」とよぶ）は200nmである。続いて、LTO膜１００をマスクとして半導体基板３０に、砒素(As)、リン(P)などのドナーまたはボロン(B)、アルミニウム(Al)などのアクセプタを不純物としてイオン注入して、イオン注入領域１０２およびイオン注入領域１０４を形成する。不純物の典型的なドーズ量は3×1015cm-2である。
【００２８】
次に、図５に示すように、半導体基板３０を希フッ酸(DHF)溶液に浸漬し、LTO膜１００を等方的にウエットエッチングする。LTO膜１００の膜厚が200nm、長さＬが200nmの場合のエッチング深さの典型例は、エッチングレート約25nm/minで70nmである。これにより、LTO膜１００は膜厚が130nm、長さＬが60nmのサイズにスリミングされる。
【００２９】
次に、図６に示すように、半導体基板３０を、50℃以下のTMAH(Tetramethylammonium Hydroxide)などのアルカリ系エッチング溶液でウエットエッチングする。アルカリ系エッチング溶液によるSi(110)基板のエッチング速度は、ウエハ表面に垂直な(111)面が他の面方位に比べて約100倍遅い。また、イオン注入により非晶質化した半導体基板３０の領域はエッチングされない。このため、イオン注入により非晶質化したイオン注入領域１０２およびイオン注入領域１０４とDHF等方性エッチングでスリミングされたLTO膜１００とをマスクとして、半導体基板３０を結晶異方性エッチングすることができる。これにより、垂直面である(111)面が残るように半導体基板３０が加工され、イオン注入領域１０２とイオン注入領域１０４とに挟まれた領域に一対の凹部が形成される。この一対の凹部の深さは、典型的には、100nmである。
【００３０】
次に、図７に示すように、結晶異方性エッチングにより形成された半導体基板３０の溝の底部に、SC-2（塩酸・過酸化水素水溶液）洗浄によりケミカル酸化膜を形成した後、イオン注入領域１０２およびイオン注入領域１０４の形成に用いた不純物と同じ導電型の不純物をイオン注入してケミカル酸化膜を除去する。半導体基板３０の溝の底部へのイオン注入により、ソース側エクステンション領域４２およびドレイン側エクステンション領域５２が形成される。ソース側エクステンション領域４２およびドレイン側エクステンション領域５２にイオン注入される不純物の典型的なドーズ量は、注入エネルギー3keVで、1×1015cm-2である。ソース側エクステンション領域４２およびドレイン側エクステンション領域５２の深さ方向の厚みは、典型的には10nmである。
【００３１】
次に、図８に示すように、半導体基板３０の溝を高密度プラズマプロセスによりシリコン酸化膜等の酸化物で埋め込み、ソース側壁絶縁膜４４およびドレイン側壁絶縁膜５４を形成する。続いて、化学的機械的研磨により半導体基板３０の上のLTO膜１００を除去し、ゲート形成領域のSi表面を露出させる。
【００３２】
次に、図９に示すように、TMAHなどのアルカリ系エッチング溶液で、半導体基板３０をウェットエッチングする。このときのエッチング深さは、図６に示した工程で形成された一対の凹部の深さより深くする。たとえば、上記一対の凹部の深さを100nmとした場合にウェットエッチングで半導体基板３０を掘り進める深さは、典型的には110nmである。
【００３３】
次に、図１０に示すように、シリコン酸化膜等の犠牲酸化膜１１０を半導体基板３０等の露出面に形成した後、活性化アニールによりイオン注入領域１０２およびイオン注入領域１０４に含まれる不純物を下方へ拡散させる。イオン注入領域１０２およびイオン注入領域１０４の拡散は、活性化アニールの処理条件により制御可能であり、イオン注入領域１０２およびイオン注入領域１０４の下面を、ソース側エクステンション領域４２およびドレイン側エクステンション領域５２の下面に一致させる。イオン注入領域１０２およびイオン注入領域１０４を、ソース側エクステンション領域４２およびドレイン側エクステンション領域５２にそれぞれ接合させる。その後、犠牲酸化膜１１０をフッ酸により除去する。拡散後のイオン注入領域１０２およびイオン注入領域１０４は、それぞれソース領域４０およびドレイン領域５０となる。
【００３４】
次に、図１１に示すように、半導体基板３０、ソース側エクステンション領域４２、ドレイン側エクステンション領域５２、ソース側壁絶縁膜４４、ドレイン側壁絶縁膜５４、ソース領域４０、ドレイン領域５０およびSTI２０の露出面にゲート絶縁膜６０を成膜する。ゲート絶縁膜６０の成膜方法としては、ALD(Atomic Layer Deposition)法またはCVD(Chemical Vapor Deposition)法が好適である。ゲート絶縁膜６０に用いられるhigh-k絶縁膜の具体例としては、ハフニウム酸化物、ジルコニウム酸化物、アルミニウム酸化物、ハフニウムシリケート、ジルコニウムシリケート、アルミニウムシリケート等が例示される。ゲート絶縁膜６０の膜厚は、典型的には、５nmである。
【００３５】
続いて、ゲート絶縁膜６０の上に、後述するゲート電極に応じて、ゲート電極の仕事関数を調節するためのチタン(Ti)、タンタル(Ta)などの金属で形成される金属膜またはシリサイド膜からなるゲート被覆層７０が形成される。これにより、チャネル電位を好適に制御することができる。
【００３６】
ゲート被覆層７０に用いられるシリサイド膜の材料としては、タングステンシリサイド、モリブデンシリサイド、チタンシリサイド、コバルトシリサイド、ニッケルシリサイドなどが例示される。
【００３７】
なお、シリサイド膜をゲート絶縁膜６０の上に直接成膜してもよいが、polySi層をゲート絶縁膜６０の上のゲート形成領域にパターニングした後、Tiなどのシリサイド形成用メタルをpolySi層上に堆積させ、熱処理によりシリサイド反応を起こさせることによりサリサイドを形成してもよい。
【００３８】
また、シリサイド膜の形成後またはシリサイド膜の形成時において、シリサイド反応の際Siを吸い上げて反応するTiなどの金属をシリサイド膜に付与することにより、ゲート絶縁膜６０との界面までシリサイド膜のフルシリサイド化が進行するように補助することが可能である。
【００３９】
次に、図１２に示すように、ゲート形成領域にタングステンなどの金属からなるゲート電極８０を形成する。ゲート電極８０は、STI２０、ソース領域４０およびドレイン領域５０の上面より上にせり出させることが可能である。最後に、不要なゲート絶縁膜６０およびゲート被覆層７０をエッチングにより除去することにより、図１に記載の半導体装置１０が得られる。
【００４０】
このように、ソース領域４０、ドレイン領域５０等を予め形成した後で、ゲート絶縁膜６０、ゲート被覆層７０およびゲート電極８０を形成するいわゆるゲートラスト工程により半導体装置１０を製造することにより、半導体装置１０の動作特性を左右するゲート絶縁膜６０等が活性化アニール等によって加熱されることが回避されるので、半導体装置１０のリーク特性、移動度などの特性劣化を抑制することができる。
【００４１】
また、ソース側エクステンション領域４２とドレイン側エクステンション領域５２との間の領域の半導体基板３０がソース領域４０、ソース側エクステンション領域４２、ドレイン領域５０およびドレイン側エクステンション領域５２の下面より低くすことにより、ソース領域４０およびドレイン領域５０の接合深さが実効的にゼロになるエレベーティッド・ソースドレイン構造を有する電界効果型半導体において、特殊な不純物プロファイル制御技術によってソースおよびドレインの拡張部を形成しなくても、ソースとドレインとの間のリーク電流を抑制することができる。
【００４２】
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
【００４３】
例えば、STI２０で素子分離されたn型MOSFETとp型MOSFETを形成することができる。この場合には、図４および図７のイオン注入工程において、n型MOSFETを形成する部分にはドナーを注入し、p型MOSFETを形成する部分にはアクセプタを注入する。また、図１１に示すゲート電極形成工程においては、n型MOSFETおよびp型MOSFETを形成する領域に高誘電率絶縁膜を形成し、その上にpolySi層を形成した後に、n型MOSFETのゲート被覆層用のメタルを成膜する。p型MOSFETを形成する領域については、n型MOSFETのゲート被覆層用のメタルをエッチングで除去してからp型MOSFETのゲート被覆層用のメタルを成膜する。この後、n型MOSFETおよびp型MOSFETを形成する領域においてシリサイド反応を起こさせる。
【００４４】
また、図１３に示すように、図５乃至７に示す工程を省略することにより、ソース側エクステンション領域４２、ソース側壁絶縁膜４４、ドレイン側エクステンション領域５２およびドレイン側壁絶縁膜５４を設けない構成にすることも可能である。
【００４５】
この場合にも、ゲート絶縁膜６０は、その下面がソース領域４０およびドレイン領域５０の下面より下に位置しているため、ソース領域４０とドレイン領域５０との間に導電経路が形成されにくくなり、ソース領域４０とドレイン領域５０との間のパンチスルーが抑制される。
【００４６】
また、図１４に示すように、半導体基板３０としてSOI(Silicon On Insulator)基板を用いてもよい。これにより、半導体基板３０が完全素子分離されるので、半導体基板３０の寄生容量が低減し、動作速度を速めることができる。
【図面の簡単な説明】
【００４７】
【図１】実施形態に係る半導体装置の概略構造を示す断面図である。
【図２】実施形態に係る半導体装置の概略構造を示す平面図である。
【図３】実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０】実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】実施形態に係る半導体装置の製造工程を示す断面図である。
【図１２】実施形態に係る半導体装置の製造工程を示す断面図である。
【図１３】他の実施形態に係る半導体装置の概略構造を示す断面図である。
【図１４】他の実施形態に係る半導体装置の概略構造を示す断面図である。
【符号の説明】
【００４８】
１０  半導体装置、２０  素子分離領域(STI)、３０  半導体基板、４０  ソース領域、４２  ソース側エクステンション領域、４４  ソース側壁絶縁膜、５０  ドレイン領域、５２  ドレイン側エクステンション領域、５４  ドレイン側壁絶縁膜、６０  ゲート絶縁膜、７０  ゲート被覆層、８０  ゲート電極。
【図１】
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【図２】
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【図３】
2005285980.tif 000005
【図４】
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【図５】
2005285980.tif 000007
【図６】
2005285980.tif 000008
【図７】
2005285980.tif 000009
【図８】
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【図９】
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【図１０】
2005285980.tif 000012
【図１１】
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【図１２】
2005285980.tif 000014
【図１３】
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【図１４】
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