(57)【要約】  【課題】  回路規模の縮小、システムＬＳＩのコスト削減、及び低消費電力化を実現するインターフェイス装置を提供する。  【解決手段】  １次側のインターフェイスと複数ある２次側のインターフェイス間で、データやコマンドを含むディジタル情報を転送するインターフェイス装置において、前記複数の２次側の各インターフェイスに対して従来設けられていた各リンク層回路の代わりに、前記１次側，２次側の各インターフェイスにＤＭＡＣ１０２，１０５，１０９を、また前記複数の２次側の各インターフェイスにケーブル状態検出回路１０６，１１０を、また前記１次側のインターフェイスと接続される前記複数の前記２次側の各インターフェイスのいずれか１つを選択する外部ＩＦ選択器１１３を設け、従来のリンク層の処理を前記ＭＣＵコア１１５と前記ＤＭＡＣと前記ケーブル状態検出回路に負担させる構成とした。  【選択図】  図３
2005056086.tif 000002
【特許請求の範囲】
【請求項１】
１次側のインターフェイスと２次側のインターフェイス間で、データやコマンドを含むディジタル情報を転送するインターフェイス装置であって、
前記１次側のインターフェイスに関する前記ディジタル情報の転送を処理する第１ＩＦ回路と、
前記２次側のインターフェイスで送受信する前記ディジタル情報を一時的に格納するＩＦ用ＦＩＦＯと、
前記１次側のインターフェイスと前記ＩＦ用ＦＩＦＯとの間の内部転送を処理する第１ＩＦ用ＤＭＡＣと、
データを送信する場合は、前記１次側のインターフェイスに準拠するディジタル信号を前記２次側のインターフェイスに準拠する電気信号に変換し、逆にデータを受信する場合は、該２次側のインターフェイスに準拠する電気信号を前記１次側のインターフェイスに準拠するディジタル信号に変換する第２ＩＦ用物理層回路と、
前記第２ＩＦ用物理層回路と、前記ＩＦ用ＦＩＦＯとの間の内部転送を処理する第２ＩＦ用ＤＭＡＣと、
前記１次側のインターフェイス、及び２次側のインターフェイスに関するディジタル情報の転送処理の制御と、該２次側のインターフェイスのリンク層処理、及びプロトコル層処理と、前記１次側のインターフェイスと２次側のインターフェイス間のコマンド解釈及びその実行とを行うＭＣＵコアと、
前記２次側のインターフェイスの外部バス状態を常時監視し、該外部バス状態の変化を通知する第２ＩＦ用ケーブル状態検出回路と、
前記第１ＩＦ回路からのコマンド解釈要求と、前記第２ＩＦ用ケーブル状態検出回路からのケーブル状態変化通知とを受けて、前記ＭＣＵコアの処理に割込みをかける割込み制御回路と、
前記ＭＣＵコア用の命令系列であるプログラムを格納する命令ＲＯＭと、
前記ＭＣＵコアが前記ディジタル情報の転送処理を制御する際に一時データを格納する作業用ＲＡＭと、を備える、
ことを特徴とするインターフェイス装置。
【請求項２】
請求項１に記載のインターフェイス装置において、
前記ＩＦ用ＦＩＦＯに対し、前記１次側のインターフェイスからのバスか、前記ＭＣＵコアからのバスのいずれかを選択して接続するＦＩＦＯバス選択器を備え、
前記１次側のインターフェイスと前記２次側のインターフェイス間、及び、前記２次側のインターフェイスと前記ＭＣＵコア間で、前記ディジタル情報を転送する、
ことを特徴とするインターフェイス装置。
【請求項３】
１次側のインターフェイスと複数の２次側のインターフェイス間で、データやコマンドを含むディジタル情報を転送するインターフェイス装置であって、
前記１次側のインターフェイスに関する前記ディジタル情報の転送を処理する第１ＩＦ回路と、
前記複数の２次側のインターフェイスで送受信する前記ディジタル情報を一時的に格納するＩＦ用ＦＩＦＯと、
前記１次側のインターフェイスと前記ＩＦ用ＦＩＦＯとの間の内部転送を処理する第１ＩＦ用ＤＭＡＣと、
データを送信する場合は、前記１次側のインターフェイスに準拠するディジタル信号を前記複数の２次側のインターフェイスのいずれか１つに準拠する電気信号に変換し、逆にデータを受信する場合は、該複数の２次側のインターフェイスのいずれか１つに準拠する電気信号を前記１次側のインターフェイスに準拠するディジタル信号に変換する複数のＩＦ用物理層回路と、
前記複数のＩＦ用物理層回路の各々と、前記ＩＦ用ＦＩＦＯ間の内部転送をそれぞれ処理する複数のＩＦ用ＤＭＡＣと、
前記ＩＦ用ＦＩＦＯに対し、前記複数のＩＦ用ＤＭＡＣのいずれかを選択して接続するＩＦ選択器と、
前記１次側のインターフェイス及び前記複数の２次側のインターフェイスに関するディジタル情報の転送処理の制御と、該複数の２次側のインターフェイスのリンク層処理、及びプロトコル層処理と、前記１次側のインターフェイスと前記２次側のインターフェイス間のコマンド解釈及びその実行とを行うＭＣＵコアと、
前記複数の２次側の各インターフェイスの外部バス状態をそれぞれ常時監視し、該外部バス状態の変化をそれぞれ通知する複数のＩＦ用ケーブル状態検出回路と、
前記第１ＩＦ回路からのコマンド解釈要求と、前記ＩＦ用ケーブル状態検出回路からのケーブル状態変化通知とを受けて、前記ＭＣＵコアの処理に割込みをかける割込み制御回路と、
前記ＭＣＵコア用の命令系列であるプログラムを格納する命令ＲＯＭと、
前記ＭＣＵコアが前記ディジタル情報の転送処理を制御する際に一時データを格納する作業用ＲＡＭと、を備える、
ことを特徴とするインターフェイス装置。
【請求項４】
請求項３に記載のインターフェイス装置において、
前記ＩＦ用ＦＩＦＯに対し、前記１次側のインターフェイスからのバスか、前記ＭＣＵコアからのバスのいずれかを選択して接続するＦＩＦＯバス選択器を備え、
前記１次側のインターフェイスと前記複数の２次側の各インターフェイス間、及び、前記複数の２次側の各インターフェイスとＭＣＵコア間で、前記ディジタル情報を転送する、
ことを特徴とするインターフェイス装置。
【請求項５】
請求項３に記載のインターフェイス装置において、
前記ＩＦ用ＦＩＦＯに対し、前記１次側のインターフェイスからのバスか、前記ＭＣＵコアからのバスか、前記複数のＩＦ用ＤＭＡＣのうち、前記ＩＦ選択器により選択されたＩＦ用ＤＭＡＣ以外のＩＦ用ＤＭＡＣからのバスのいずれか１つを選択して接続するＦＩＦＯバス選択器を備え、
前記１次側のインターフェイスと前記複数の２次側の各インターフェイス間、前記複数の２次側の各インターフェイスとＭＣＵコア間、及び該複数の２次側のインターフェイス同士間で、前記ディジタル情報を転送する、
ことを特徴とするインターフェイス装置。
【請求項６】
請求項３ないし請求項５のいずれかに記載のインターフェイス装置において、
前記ＩＦ用ＦＩＦＯの代わりに、前記複数の２次側の各インターフェイスで送受信する前記ディジタル情報をそれぞれ一時的に格納する複数のＩＦ用ＦＩＦＯと、
前記ＦＩＦＯバス選択器の代わりに、前記複数のＩＦ用ＦＩＦＯそれぞれに対し、前記１次側のインターフェイスからのバスか、前記ＭＣＵコアからのバスのいずれかを選択して接続する複数のＦＩＦＯバス選択器とを備え、
前記ＩＦ選択器は、前記１次側のインターフェイスに対し、前記複数のＩＦ用ＦＩＦＯのうちのいずれか１つを選択して、前記複数のＦＩＦＯバス選択器を介して接続し、
前記１次側のインターフェイスと前記複数の２次側の各インターフェイス間の前記ディジタル情報の転送を、並行して行う、
ことを特徴とするインターフェイス装置。
【請求項７】
請求項３ないし請求項５のいずれかに記載のインターフェイス装置において、
前記ＭＣＵコアと前記命令ＲＯＭと前記作業用ＲＡＭの代わりに、
前記２次側の各インターフェイスのリンク層に相当する回路情報を格納するＩＦリンク層回路情報メモリと、  
前記回路情報に相当するプログラムに従って動的に再構成可能なリンク層論理回路と、を備え、
前記再構成可能なリンク層論理回路は、
前記複数のＩＦ用ケーブル状態検出回路のいずれかが、前記複数の２次側の各インターフェイスの外部バス状態の変化を検出したときに、前記ＩＦリンク層回路情報メモリから、該外部バス状態が変化した２次側のインターフェイスに対応する回路情報を読み出し、該回路情報に基づいて、前記ＭＣＵコアによって、該外部バス状態が変化した２次側のインターフェイスのリンク層として再構成される、
ことを特徴とするインターフェイス装置。
【請求項８】
請求項１ないし請求項７のいずれかに記載のインターフェイス装置において、
前記ＩＦ用ＦＩＦＯから前記第１ＩＦ回路へ転送されるディジタル情報にコマンドが含まれる場合、前記ＭＣＵコアの代わりに前記コマンドを解釈し、必要に応じて該コマンドに対応する制御を行うコマンドシーケンサを備える、
ことを特徴とするインターフェイス装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターフェイス装置に関し、特に、IEEE1394またはUSB、IDE、SerialATA、SCSI、Bluetoothなどの外部インターフェイスバスに対するデータ転送を制御するインターフェイス装置に関する。
【背景技術】
【０００２】
IEEE1394やUSB、ATAPI、SCSI、Bluetoothなど標準バスインターフェイスの規格化が、エレクトロニクス業界において続々と進行しつつある。これらの標準インターフェイスが、ＰＣ、ストレージ、ディジタルＡＶ、携帯電話などの情報機器に普及することにより、多様な機器間の通信やデータ交換が容易になってきている。そして、情報機器の内部において、外部バスインターフェイス回路をその情報機器の機能の大部分を実現するシステムＬＳＩに取り込むことは、その情報機器のコスト削減、消費電力低減、及び小型化に寄与する。このような背景に基づき、システムＬＳＩへの標準インターフェイスの内蔵と、システムＬＳＩの低コスト化及び低電力化とが、情報機器開発において同時に要望されている。
【０００３】
従来のインターフェイス装置には、例えば、特許文献１、特許文献２あるいは特許文献３に開示されているものがある。
【０００４】
以下、図７及び図８を用いて、従来のインターフェイス装置について説明する。図７は、従来の第１インターフェイスと第２インターフェイス間でバスブリッジとして機能するインターフェイス装置のブロック図であり、図８は、従来の第１インターフェイスと、第２，第３インターフェイスとの間でバスブリッジとして機能するインターフェイス装置のブロック図である。
【０００５】
なお、以降の説明において、インターフェイスは、機器間でディジタルデータを伝送するための規格を意味するものとし、また、必要に応じてインターフェイスをＩＦと略す。さらに、１次側のインターフェイスである第１インターフェイスとして、例えばIDE、ATAPI、SCSI、PCIバス、DMA IFなどを想定し、２次側のインターフェイスである第２，第３インターフェイスとして、例えばIEEE1394、USB、SerialATA、Bluetoothなどを想定する。そして、前記第２，第３インターフェイスは、各インターフェイスで規定された電気信号を送受信するための物理層回路と、論理的信号を符号化または復号化したり、パケット単位のデータを送受信したり、ケーブル接続及び切断時の機器間相互認識や、バス調停処理をしたりするリンク層回路とから構成されるものとし、前記物理層回路は一部アナログ回路で、また前記リンク層回路はディジタル回路で実現されるものとする。
【０００６】
また、ここで例示する従来のインターフェイス装置は、機器内のバスブリッジとして、あるいはASIC中の外部インターフェイスブロックとして実現されることを想定するものとし、さらに前記第２，第３インターフェイスは、システム立ち上げ後やシステム動作中に接続ケーブルの状態が変化し得る、いわゆるホットプラグ機能を備えるものとする。
【０００７】
まず、図７を参照しながら、第１インターフェイスと第２インターフェイス間でデータ伝送を仲介するバスブリッジとして機能する従来のインターフェイス装置について説明する。なお、図７では、従来のインターフェイス装置が、ＰＣとデバイスとのデータ伝送を仲介するインターフェイス装置であるとする。
【０００８】
以下、図７に示す従来のインターフェイス装置の構成について説明する。
図７において、従来のインターフェイス装置とデバイス本体とは内部通信用ケーブルである第１ＩＦ用ケーブル１０３で接続され、前記インターフェイス装置とＰＣとは外部通信用ケーブルである第２ＩＦ用ケーブル１０７で接続され、また、ＭＣＵコア１１５とデバイス本体とは周辺回路バスにより接続されて、この周辺回路バスを介して、前記ＭＣＵコア１１５からの制御信号が前記デバイス本体に送信されている。
【０００９】
第１ＩＦ回路１０１は、第１インターフェイスに関する回路であり、前記第１ＩＦ用ケーブル１０３を介してデバイス本体と接続されている。第２ＩＦ用物理層回路１０４は、第２インターフェイスに関する回路内の、前記第２ＩＦ用ケーブル１０７と内部ディジタル回路とを橋渡しする物理層の機能を実現する回路であり、第２ＩＦ用リンク層回路１２３は、第２インターフェイスに関する回路内の、リンク層の機能を実現する回路である。
【００１０】
第２ＩＦ用ＦＩＦＯ１１２（ＦＩＦＯ: First-In-First-Out バッファ）は、第２ＩＦ用ケーブル１０７による外部転送と、第１ＩＦ用ケーブル１０３による内部転送間の転送速度差を吸収する第２ＩＦ用の緩衝メモリであり、ＭＣＵコア１１５は、当該従来のインターフェイス装置のシステムに組み込まれ、その動作がソフトウェアでプログラムされている主制御装置である。
【００１１】
そして、割込み制御回路１１６は、ＰＣからみて周辺回路に相当するデバイス本体からの割込み要求を調停し、前記ＭＣＵコア１１５に割込みをかける制御論理であり、タイマー１１７は、一定時間間隔で前記ＭＣＵコア１１５に割込みをかける時間測定通知機能を持つものである。さらに、命令ＲＯＭ１１８は、前記ＭＣＵコア１１５用のプログラムを格納し、また作業用ＲＡＭ１１９は、前記ＭＣＵコア１１５の作業領域用の汎用メモリとして、一時データを格納するものである。
【００１２】
ここで、ＭＣＵコアとは、Micro Controller Unitの略であり、ＣＰＵ(Central Processing Unit)、あるいは組み込みマイコン(Micro ComputerまたはMicro Controller)と呼ばれることもある。そして、前記ＭＣＵコアの命令あるいはプログラム（ファームウェア）は、主に命令ＲＯＭやフラッシュメモリなどから供給されるものである。
【００１３】
図７におけるＭＣＵコア１１５は、１）IEEE1394のSBP2や、USBのBOTなどのプロトコル層あるいはアプリケーション層の処理、２）外部ASICとのデータ転送や、外部機器の制御などの処理、また３）インターフェイスからデータと別に送られるインターフェイス固有のコマンド解釈及び実行、あるいはインターフェイス間のコマンド変換処理、などの働きを担う。
【００１４】
以下、図７に示す従来のインターフェイス装置の動作について説明する。なお、ここでは、インターフェイスを通じて、情報がパケット単位で伝送されることを前提とする。
【００１５】
［ステップ１］  第２ＩＦ用ケーブル１０７が接続されたり、インターフェイス装置の電源が投入されると、第２ＩＦ用リンク層回路１２３は通信準備完了を検出し、第２ＩＦ用物理層回路１０４を通じて、相手先機器であるＰＣを認識する交渉プロトコル処理を行う。この交渉プロトコル後に、第２インターフェイスの接続先、つまりＰＣとの通信が可能になる。
【００１６】
そして前記ステップ１の後、インターフェイス装置が、ＰＣから情報を受信するか、あるいはＰＣに情報を送信するかのどちらかの動作が行われる。
まず、インターフェイス装置が、ＰＣから情報を受信する場合の動作について説明する。
【００１７】
［ステップ２Ｒ］  前記ステップ１に示す交渉プロトコル処理後、第２ＩＦ用リンク層回路１２３は、第２インターフェイスのプロトコル規格に従って、第２ＩＦ用物理層回路１０４を通じて第２ＩＦ用ケーブル１０７の接続先機器であるＰＣから、メッセージやコマンド、データを受け取る。受け取ったパケットは、第２ＩＦ用ＦＩＦＯ１１２に一旦格納される。
【００１８】
［ステップ３Ｒ］  ステップ２Ｒにおいて第２ＩＦ用ＦＩＦＯ１１２に格納されたパケットがコマンドを含む場合、第２ＩＦ用リンク層回路１２３は、割込み信号を割込み制御回路１１６にアサートし、該割込み制御回路１１６による割込み調停を経て、ＭＣＵコア１１５に割込みをかける。割込みを受信したＭＣＵコア１１５は、前記パケットに含まれるコマンドを解釈し、必要ならば、そのコマンドに対応する周辺回路であるデバイスの制御処理等を行う。なお、前記パケットにコマンドが含まれない場合は、このステップ３Ｒは飛ばす。
【００１９】
［ステップ４Ｒ］  ＭＣＵコア１１５は、前記ステップ２Ｒにおいて第２ＩＦ用ＦＩＦＯ１１２に格納されたパケットを、第２インターフェイスのフォーマットから第１インターフェイスのフォーマットへ変換する。
【００２０】
［ステップ５Ｒ］  ステップ４Ｒにおいて第１インターフェイスのフォーマットに変換されたパケットは、順次第２ＩＦ用ＦＩＦＯ１１２から第１ＩＦ回路１０１へ転送される。第１ＩＦ回路１０１は、このパケットを第１ＩＦ用ケーブル１０３へ出力して、該ケーブルの接続先であるデバイス本体へ送信する。
【００２１】
以上のステップをもって、ＰＣから情報を受信する動作を終了する。
次に、インターフェイス装置が、ＰＣに情報を送信する場合の動作について説明する。
【００２２】
［ステップ２Ｔ］  前記ステップ１に示す交渉プロトコル処理後、第１ＩＦ回路１０１は、第１ＩＦ用ケーブル１０３からパケットを受信する。
【００２３】
［ステップ３Ｔ］  前記ステップ２Ｔにおいて受信されたパケットは、第２ＩＦ用リンク層回路１２３へ渡され、第２ＩＦ用ＦＩＦＯ１１２に一旦格納される。
【００２４】
［ステップ４Ｔ］  ＭＣＵコア１１５は、前記ステップ３Ｔにおいて第２ＩＦ用ＦＩＦＯ１１２に格納されたパケットを、第１インターフェイスのフォーマットから、第２インターフェイスのフォーマットへ変換する。
【００２５】
［ステップ５Ｔ］  第２ＩＦ用リンク層回路１２３は、前記ステップ４Ｔにおいて第２インターフェイスのフォーマットに変換されたパケットを、第２ＩＦ用物理層回路１０４を通じて第２ＩＦ用ケーブル１０７へ出力し、該ケーブルの接続先であるＰＣへ送信する。
【００２６】
以上のステップをもって、ＰＣに情報を送信する動作を終了する。
次に、図８を参照しながら、第１インターフェイスと、第２インターフェイスまたは第３インターフェイスのいずれかとの間でデータ伝送を行うマルチバスブリッジとして機能する従来のインターフェイス装置について説明する。なお、ここでは、２つのＰＣ（ＰＣａ，ＰＣｂ）と、デバイス本体とのデータ伝送を仲介するインターフェイス装置であるとする。
【００２７】
以下、図８に示す従来のインターフェイス装置の構成について説明する。
図８において、従来のインターフェイス装置と前記デバイス本体とは内部通信用ケーブルである第１ＩＦ用ケーブル１０３で接続され、前記インターフェイス装置と各ＰＣａ，ＰＣｂとは、外部通信用ケーブルである第２，第３ＩＦ用ケーブル１０７，１１１で接続され、また、ＭＣＵコア１１５とデバイス本体とは周辺回路バスにより接続されて、この周辺回路バスを介して、前記ＭＣＵコア１１５からの制御信号が前記デバイス本体に送信されている。
【００２８】
第３ＩＦ用物理層回路１０８、第３ＩＦ用リンク層回路１２４、第３ＩＦ用ＦＩＦＯ１２１は、第３インターフェイスに関し、それぞれ第２インターフェイスにおける第２ＩＦ用物理層回路１０４、第２ＩＦ用リンク層回路１２３、第２ＩＦ用ＦＩＦＯ１２０に相当するものである。そして、外部ＩＦ選択器１１３は、第２または第３インターフェイスのうち、第１ＩＦ回路１０１と接続する方のバスを選択する。なお、その他の構成要素は、前述した図７と同様であるため、ここでは説明を省略する。
【００２９】
以下、図８に示す従来インターフェイス装置の動作について説明する。なお、ここでも、インターフェイスを通じて情報がパケット単位で伝送されることを前提とする。
【００３０】
さらに、図８に示すように、従来のインターフェイス装置が、第１インターフェイスと、第２，第３インターフェイスのいずれかとの間でデータ伝送を行うバスブリッジとして機能する場合、第１インターフェイスが、同時に、第２，第３インターフェイスの両方でデータ転送することはできず、通常、第２，第３インターフェイスの一方だけが動作し、その間他方は停止している。
【００３１】
[ステップ１ａ]   第２ＩＦ用ケーブル１０７が接続された場合、第２ＩＦ用リンク層回路１２３はその接続を検知する。これに応じて、ＭＣＵコア１１５は、外部ＩＦ選択器１１３に第２インターフェイス側を選択させる。同様に、第３ＩＦ用ケーブル１１１が接続された場合、第３ＩＦ用リンク層回路１２４はその接続を検知する。これに応じて、ＭＣＵコア１１５は外部ＩＦ選択器１１３に第３インターフェイス側を選択させる。そして、例えば、第２ＩＦ用ケーブル１０７が接続されたとすると、第２ＩＦ用リンク層回路１２３は通信準備完了を検出し、第２ＩＦ用物理層回路１０４を通じて、相手先機器であるＰＣａを認識する交渉プロトコル処理を行う。この交渉プロトコル処理後に、第２インターフェイスの接続先であるＰＣａとの通信が可能になる。
【００３２】
そしてこの後、インターフェイス装置は、ＰＣａから情報を受信するか、あるいはＰＣａに情報を送信するかのどちらかの動作が行われる。
【００３３】
インターフェイス装置が、ＰＣａから情報を受信する場合の動作は、前述したステップ２Ｒ〜５Ｒの動作と同様であるため、その説明を省略する。勿論、第３インターフェイスの接続先であるＰＣｂから情報を受信する場合の動作も同様である。
【００３４】
そして、インターフェイス装置が、ＰＣａに情報を送信する場合の動作は、前述したステップ２Ｔ〜ステップ５Ｔと同様であり、また、前記第３インターフェイスの接続先であるＰＣｂに情報を送信する場合も同様である。
【特許文献１】特開２００１−２２６８８号公報
【特許文献２】特開２０００−１５５７４０号公報
【特許文献３】特開２０００−２６９９７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００３５】
前述したように、従来のインターフェイス装置においては、１つの外部通信用のインターフェイス毎に１つのリンク層回路が設けられ、該リンク層回路において、論理的信号を符号化または復号化したり、パケット単位のデータを送受信したり、ケーブル接続及び切断時の機器間相互認識や、バス調停処理等を行っている。
【００３６】
しかしながら、２次側のインターフェイスが、例えば図８に示すように、第２インターフェイスまたは第３インターフェイスの２つのインターフェイスからなる従来のマルチインターフェイス装置には、一つのリンク層回路が動作する間、他のリンク層回路は動作を停止しているにもかかわらず、２次側の各インターフェイス毎にそれぞれリンク層回路が備えられている。これにより、従来のインターフェイス装置では、その回路規模が大きくなるという問題があった。
【００３７】
さらに、従来のインターフェイス装置では、前述したリンク層回路に加えて、別途プロトコル層の処理のためにＭＣＵコア１１５も設けられている。これにより、従来のインターフェイス装置は、その回路規模がさらに増大している問題がある。
【００３８】
本発明は、前記従来の問題を解決するためになされたもので、回路規模の縮小、システムＬＳＩのコスト削減、及び低消費電力化を実現するインターフェイス装置を提供することを目的とする。
【課題を解決するための手段】
【００３９】
前記課題を解決するために、本発明の請求項１に記載のインターフェイス装置は、１次側のインターフェイスと２次側のインターフェイス間で、データやコマンドを含むディジタル情報を転送するインターフェイス装置であって、前記１次側のインターフェイスに関する前記ディジタル情報の転送を処理する第１ＩＦ回路と、前記２次側のインターフェイスで送受信する前記ディジタル情報を一時的に格納するＩＦ用ＦＩＦＯと、前記１次側のインターフェイスと前記ＩＦ用ＦＩＦＯとの間の内部転送を処理する第１ＩＦ用ＤＭＡＣと、データを送信する場合は、前記１次側のインターフェイスに準拠するディジタル信号を前記２次側のインターフェイスに準拠する電気信号に変換し、逆にデータを受信する場合は、該２次側のインターフェイスに準拠する電気信号を前記１次側のインターフェイスに準拠するディジタル信号に変換する第２ＩＦ用物理層回路と、前記第２ＩＦ用物理層回路と、前記ＩＦ用ＦＩＦＯとの間の内部転送を処理する第２ＩＦ用ＤＭＡＣと、前記１次側のインターフェイス、及び２次側のインターフェイスに関するディジタル情報の転送処理の制御と、該２次側のインターフェイスのリンク層処理、及びプロトコル層処理と、前記１次側のインターフェイスと２次側のインターフェイス間のコマンド解釈及びその実行とを行うＭＣＵコアと、前記２次側のインターフェイスの外部バス状態を常時監視し、該外部バス状態の変化を通知する第２ＩＦ用ケーブル状態検出回路と、前記第１ＩＦ回路からのコマンド解釈要求と、前記第２ＩＦ用ケーブル状態検出回路からのケーブル状態変化通知とを受けて、前記ＭＣＵコアの処理に割込みをかける割込み制御回路と、前記ＭＣＵコア用の命令系列であるプログラムを格納する命令ＲＯＭと、前記ＭＣＵコアが前記ディジタル情報の転送処理を制御する際に一時データを格納する作業用ＲＡＭと、を備えることを特徴とするものである。
【００４０】
また、本発明の請求項２に記載のインターフェイス装置は、請求項１に記載のインターフェイス装置において、前記ＩＦ用ＦＩＦＯに対し、前記１次側のインターフェイスからのバスか、前記ＭＣＵコアからのバスのいずれかを選択して接続するＦＩＦＯバス選択器を備え、前記１次側のインターフェイスと前記２次側のインターフェイス間、及び、前記２次側のインターフェイスと前記ＭＣＵコア間で、前記ディジタル情報を転送することを特徴とするものである。
【００４１】
また、本発明の請求項３に記載のインターフェイス装置は、１次側のインターフェイスと複数の２次側のインターフェイス間で、データやコマンドを含むディジタル情報を転送するインターフェイス装置であって、前記１次側のインターフェイスに関する前記ディジタル情報の転送を処理する第１ＩＦ回路と、前記複数の２次側のインターフェイスで送受信する前記ディジタル情報を一時的に格納するＩＦ用ＦＩＦＯと、前記１次側のインターフェイスと前記ＩＦ用ＦＩＦＯとの間の内部転送を処理する第１ＩＦ用ＤＭＡＣと、データを送信する場合は、前記１次側のインターフェイスに準拠するディジタル信号を前記複数の２次側のインターフェイスのいずれか１つに準拠する電気信号に変換し、逆にデータを受信する場合は、該複数の２次側のインターフェイスのいずれか１つに準拠する電気信号を前記１次側のインターフェイスに準拠するディジタル信号に変換する複数のＩＦ用物理層回路と、前記複数のＩＦ用物理層回路の各々と、前記ＩＦ用ＦＩＦＯ間の内部転送をそれぞれ処理する複数のＩＦ用ＤＭＡＣと、前記ＩＦ用ＦＩＦＯに対し、前記複数のＩＦ用ＤＭＡＣのいずれかを選択して接続するＩＦ選択器と、前記１次側のインターフェイス及び前記複数の２次側のインターフェイスに関するディジタル情報の転送処理の制御と、該複数の２次側のインターフェイスのリンク層処理、及びプロトコル層処理と、前記１次側のインターフェイスと前記２次側のインターフェイス間のコマンド解釈及びその実行とを行うＭＣＵコアと、前記複数の２次側の各インターフェイスの外部バス状態をそれぞれ常時監視し、該外部バス状態の変化をそれぞれ通知する複数のＩＦ用ケーブル状態検出回路と、前記第１ＩＦ回路からのコマンド解釈要求と、前記ＩＦ用ケーブル状態検出回路からのケーブル状態変化通知とを受けて、前記ＭＣＵコアの処理に割込みをかける割込み制御回路と、前記ＭＣＵコア用の命令系列であるプログラムを格納する命令ＲＯＭと、前記ＭＣＵコアが前記ディジタル情報の転送処理を制御する際に一時データを格納する作業用ＲＡＭと、を備えることを特徴とするものである。
【００４２】
また、本発明の請求項４に記載のインターフェイス装置は、請求項３に記載のインターフェイス装置において、前記ＩＦ用ＦＩＦＯに対し、前記１次側のインターフェイスからのバスか、前記ＭＣＵコアからのバスのいずれかを選択して接続するＦＩＦＯバス選択器を備え、前記１次側のインターフェイスと前記複数の２次側の各インターフェイス間、及び、前記複数の２次側の各インターフェイスとＭＣＵコア間で、前記ディジタル情報を転送することを特徴とするものである。
【００４３】
また、本発明の請求項５に記載のインターフェイス装置は、請求項３に記載のインターフェイス装置において、前記ＩＦ用ＦＩＦＯに対し、前記１次側のインターフェイスからのバスか、前記ＭＣＵコアからのバスか、前記複数のＩＦ用ＤＭＡＣのうち、前記ＩＦ選択器により選択されたＩＦ用ＤＭＡＣ以外のＩＦ用ＤＭＡＣからのバスのいずれか１つを選択して接続するＦＩＦＯバス選択器を備え、前記１次側のインターフェイスと前記複数の２次側の各インターフェイス間、前記複数の２次側の各インターフェイスとＭＣＵコア間、及び該複数の２次側のインターフェイス同士間で、前記ディジタル情報を転送することを特徴とするものである。
【００４４】
また、本発明の請求項６に記載のインターフェイス装置は、請求項３ないし請求項５のいずれかに記載のインターフェイス装置において、前記ＩＦ用ＦＩＦＯの代わりに、前記複数の２次側の各インターフェイスで送受信する前記ディジタル情報をそれぞれ一時的に格納する複数のＩＦ用ＦＩＦＯと、前記ＦＩＦＯバス選択器の代わりに、前記複数のＩＦ用ＦＩＦＯそれぞれに対し、前記１次側のインターフェイスからのバスか、前記ＭＣＵコアからのバスのいずれかを選択して接続する複数のＦＩＦＯバス選択器とを備え、前記ＩＦ選択器は、前記１次側のインターフェイスに対し、前記複数のＩＦ用ＦＩＦＯのうちのいずれか１つを選択して、前記複数のＦＩＦＯバス選択器を介して接続し、前記１次側のインターフェイスと前記複数の２次側の各インターフェイス間の前記ディジタル情報の転送を、並行して行うことを特徴とするものである。
【００４５】
また、本発明の請求項７に記載のインターフェイス装置は、請求項３ないし請求項５のいずれかに記載のインターフェイス装置において、前記ＭＣＵコアと前記命令ＲＯＭと前記作業用ＲＡＭの代わりに、前記２次側の各インターフェイスのリンク層に相当する回路情報を格納するＩＦリンク層回路情報メモリと、前記回路情報に相当するプログラムに従って動的に再構成可能なリンク層論理回路と、を備え、前記再構成可能なリンク層論理回路は、前記複数のＩＦ用ケーブル状態検出回路のいずれかが、前記複数の２次側の各インターフェイスの外部バス状態の変化を検出したときに、前記ＩＦリンク層回路情報メモリから、該外部バス状態が変化した２次側のインターフェイスに対応する回路情報を読み出し、該回路情報に基づいて、前記ＭＣＵコアによって、該外部バス状態が変化した２次側のインターフェイスのリンク層として再構成されることを特徴とするものである。
【００４６】
また、本発明の請求項８に記載のインターフェイス装置は、請求項１ないし請求項７のいずれかに記載のインターフェイス装置において、前記ＩＦ用ＦＩＦＯから前記第１ＩＦ回路へ転送されるディジタル情報にコマンドが含まれる場合、前記ＭＣＵコアの代わりに前記コマンドを解釈し、必要に応じて該コマンドに対応する制御を行うコマンドシーケンサを備えることを特徴とするものである。
【発明の効果】
【００４７】
本発明の請求項１にかかるインターフェイス装置によれば、１次側のインターフェイスと２次側のインターフェイス間で、データやコマンドを含むディジタル情報を転送するインターフェイス装置であって、前記１次側のインターフェイスに関する前記ディジタル情報の転送を処理する第１ＩＦ回路と、前記２次側のインターフェイスで送受信する前記ディジタル情報を一時的に格納するＩＦ用ＦＩＦＯと、前記１次側のインターフェイスと前記ＩＦ用ＦＩＦＯとの間の内部転送を処理する第１ＩＦ用ＤＭＡＣと、データを送信する場合は、前記１次側のインターフェイスに準拠するディジタル信号を前記２次側のインターフェイスに準拠する電気信号に変換し、逆にデータを受信する場合は、該２次側のインターフェイスに準拠する電気信号を前記１次側のインターフェイスに準拠するディジタル信号に変換する第２ＩＦ用物理層回路と、前記第２ＩＦ用物理層回路と、前記ＩＦ用ＦＩＦＯとの間の内部転送を処理する第２ＩＦ用ＤＭＡＣと、前記１次側のインターフェイス、及び２次側のインターフェイスに関するディジタル情報の転送処理の制御と、該２次側のインターフェイスのリンク層処理、及びプロトコル層処理と、前記１次側のインターフェイスと２次側のインターフェイス間のコマンド解釈及びその実行とを行うＭＣＵコアと、前記２次側のインターフェイスの外部バス状態を常時監視し、該外部バス状態の変化を通知する第２ＩＦ用ケーブル状態検出回路と、前記第１ＩＦ回路からのコマンド解釈要求と、前記第２ＩＦ用ケーブル状態検出回路からのケーブル状態変化通知とを受けて、前記ＭＣＵコアの処理に割込みをかける割込み制御回路と、前記ＭＣＵコア用の命令系列であるプログラムを格納する命令ＲＯＭと、前記ＭＣＵコアが前記ディジタル情報の転送処理を制御する際に一時データを格納する作業用ＲＡＭと、を備えるようにしたので、リンク層回路をソフトウェア化することにより、１次側のインターフェイスと２次側のインターフェイス間で柔軟なデータ転送に対応できるバスブリッジを構成することができる。また、リンク層回路の機能のうち、ＤＭＡ転送機能とケーブル状態検出機能を除いたものをＭＣＵに吸収させることができるので、リンク層の回路規模を削減し、装置全体の回路規模及びコストを削減することが可能となる。
【００４８】
また、本発明の請求項２にかかるインターフェイス装置によれば、請求項１に記載のインターフェイス装置において、前記ＩＦ用ＦＩＦＯに対し、前記１次側のインターフェイスからのバスか、前記ＭＣＵコアからのバスのいずれかを選択して接続するＦＩＦＯバス選択器を備え、前記１次側のインターフェイスと前記２次側のインターフェイス間、及び、前記２次側のインターフェイスと前記ＭＣＵコア間で、前記ディジタル情報を転送するようにしたので、１次側のインターフェイスと２次側のインターフェイス間に加え、２次側のインターフェイスとＭＣＵ外部バス間でもデータ転送を行うことができ、単なるバスブリッジ機能に加え、２次側のインターフェイスをＭＣＵコアの外部バスとして再構成することが可能になる。
【００４９】
また、本発明の請求項３にかかるインターフェイス装置によれば、１次側のインターフェイスと複数の２次側のインターフェイス間で、データやコマンドを含むディジタル情報を転送するインターフェイス装置であって、前記１次側のインターフェイスに関する前記ディジタル情報の転送を処理する第１ＩＦ回路と、前記複数の２次側のインターフェイスで送受信する前記ディジタル情報を一時的に格納するＩＦ用ＦＩＦＯと、前記１次側のインターフェイスと前記ＩＦ用ＦＩＦＯとの間の内部転送を処理する第１ＩＦ用ＤＭＡＣと、データを送信する場合は、前記１次側のインターフェイスに準拠するディジタル信号を前記複数の２次側のインターフェイスのいずれか１つに準拠する電気信号に変換し、逆にデータを受信する場合は、該複数の２次側のインターフェイスのいずれか１つに準拠する電気信号を前記１次側のインターフェイスに準拠するディジタル信号に変換する複数のＩＦ用物理層回路と、前記複数のＩＦ用物理層回路の各々と、前記ＩＦ用ＦＩＦＯ間の内部転送をそれぞれ処理する複数のＩＦ用ＤＭＡＣと、前記ＩＦ用ＦＩＦＯに対し、前記複数のＩＦ用ＤＭＡＣのいずれかを選択して接続するＩＦ選択器と、前記１次側のインターフェイス及び前記複数の２次側のインターフェイスに関するディジタル情報の転送処理の制御と、該複数の２次側のインターフェイスのリンク層処理、及びプロトコル層処理と、前記１次側のインターフェイスと前記２次側のインターフェイス間のコマンド解釈及びその実行とを行うＭＣＵコアと、前記複数の２次側の各インターフェイスの外部バス状態をそれぞれ常時監視し、該外部バス状態の変化をそれぞれ通知する複数のＩＦ用ケーブル状態検出回路と、前記第１ＩＦ回路からのコマンド解釈要求と、前記ＩＦ用ケーブル状態検出回路からのケーブル状態変化通知とを受けて、前記ＭＣＵコアの処理に割込みをかける割込み制御回路と、前記ＭＣＵコア用の命令系列であるプログラムを格納する命令ＲＯＭと、前記ＭＣＵコアが前記ディジタル情報の転送処理を制御する際に一時データを格納する作業用ＲＡＭと、を備えるようにしたので、前記請求項１によるインターフェイス装置の効果に加え、前記１次側のインターフェイスと前記複数の２次側の各インターフェイス間でデータ転送を切り替え可能なマルチインターフェイスあるいはマルチバスブリッジを構成する際に、前記複数の２次側のインターフェイスに対してバッファメモリが一つで済むため、本インターフェイス装置の回路規模やコストを更に削減することができる。また、ソフトウェアでリンク層を構成するので、同種の複数のインターフェイスの物理層回路に容易に対応できる。
【００５０】
また、本発明の請求項４にかかるインターフェイス装置によれば、請求項３に記載のインターフェイス装置において、前記ＩＦ用ＦＩＦＯに対し、前記１次側のインターフェイスからのバスか、前記ＭＣＵコアからのバスのいずれかを選択して接続するＦＩＦＯバス選択器を備え、前記１次側のインターフェイスと前記複数の２次側の各インターフェイス間、及び、前記複数の２次側の各インターフェイスとＭＣＵコア間で、前記ディジタル情報を転送するようにしたので、前記１次側のインターフェイスと前記複数の２次側の各インターフェイス間に加え、前記２次側の各インターフェイスと前記ＭＣＵコア間でもデータ転送を可能することができ、これにより、単なるバスブリッジ機能に加え、前記２次側の各インターフェイスを前記ＭＣＵコアの外部バスとして再構成することが可能になる。
【００５１】
また、本発明の請求項５にかかるインターフェイス装置によれば、請求項３に記載のインターフェイス装置において、前記ＩＦ用ＦＩＦＯに対し、前記１次側のインターフェイスからのバスか、前記ＭＣＵコアからのバスか、前記複数のＩＦ用ＤＭＡＣのうち、前記ＩＦ選択器により選択されたＩＦ用ＤＭＡＣ以外のＩＦ用ＤＭＡＣからのバスのいずれか１つを選択して接続するＦＩＦＯバス選択器を備え、前記１次側のインターフェイスと前記複数の２次側の各インターフェイス間、前記複数の２次側の各インターフェイスとＭＣＵコア間、及び該複数の２次側のインターフェイス同士間で、前記ディジタル情報を転送するようにしたので、本インターフェイス装置は、前記１次側のインターフェイスと前記複数の２次側の各インターフェイス間等のバスブリッジ機能に加え、前記２次側のインターフェイス同士間を接続することも可能となり、外部バスのデイジーチェイン接続機能にも対応することができる。
【００５２】
また、本発明の請求項６にかかるインターフェイス装置によれば、請求項３ないし請求項５のいずれかに記載のインターフェイス装置において、前記ＩＦ用ＦＩＦＯの代わりに、前記複数の２次側の各インターフェイスで送受信する前記ディジタル情報をそれぞれ一時的に格納する複数のＩＦ用ＦＩＦＯと、前記ＦＩＦＯバス選択器の代わりに、前記複数のＩＦ用ＦＩＦＯそれぞれに対し、前記１次側のインターフェイスからのバスか、前記ＭＣＵコアからのバスのいずれかを選択して接続する複数のＦＩＦＯバス選択器とを備え、前記ＩＦ選択器は、前記１次側のインターフェイスに対し、前記複数のＩＦ用ＦＩＦＯのうちのいずれか１つを選択して、前記複数のＦＩＦＯバス選択器を介して接続し、前記１次側のインターフェイスと前記複数の２次側の各インターフェイス間の前記ディジタル情報の転送を、並行して行うようにしたので、前記１次側のインターフェイスと前記複数の２次側の各インターフェイス間の情報転送が同時に実行可能となり、前記１次側のインターフェイス側から見て、前記複数の２次側の各インターフェイスを同時に使用することができる。
【００５３】
また、本発明の請求項７にかかるインターフェイス装置によれば、請求項３ないし請求項５のいずれかに記載のインターフェイス装置において、前記ＭＣＵコアと前記命令ＲＯＭと前記作業用ＲＡＭの代わりに、前記２次側の各インターフェイスのリンク層に相当する回路情報を格納するＩＦリンク層回路情報メモリと、前記回路情報に相当するプログラムに従って動的に再構成可能なリンク層論理回路と、を備え、前記再構成可能なリンク層論理回路は、前記複数のＩＦ用ケーブル状態検出回路のいずれかが、前記複数の２次側の各インターフェイスの外部バス状態の変化を検出したときに、前記ＩＦリンク層回路情報メモリから、該外部バス状態が変化した２次側のインターフェイスに対応する回路情報を読み出し、該回路情報に基づいて、前記ＭＣＵコアによって、該外部バス状態が変化した２次側のインターフェイスのリンク層として再構成されるようにしたので、ソフトウエアにより、当該インターフェイス装置内の回路を動的に変更できるので、その接続先に応じて、当該インターフェイス装置内の回路を使いまわすことができ、この結果、従来のように接続先毎に個別のリンク層回路を内蔵する必要がなくなり、インターフェイス装置の回路規模を削減することができる。
【００５４】
また、本発明の請求項８にかかるインターフェイス装置によれば、請求項１ないし請求項７のいずれかに記載のインターフェイス装置において、前記ＩＦ用ＦＩＦＯから前記第１ＩＦ回路へ転送されるディジタル情報にコマンドが含まれる場合、前記ＭＣＵコアの代わりに前記コマンドを解釈し、必要に応じて該コマンドに対応する制御を行うコマンドシーケンサを備えるようにしたので、前記ディジタル情報に含まれるコマンドの解釈処理を前記コマンドシーケンサが分担することにより、前記ＭＣＵの負担を軽減することができ、これにより、前記ＭＣＵコアの処理がボトルネックとなっている転送速度の向上、処理速度の高速化を図ることができる。また、前記ＭＣＵコアの動作周波数も低減することもできるので、低消費電力化をも図ることができる。
【発明を実施するための最良の形態】
【００５５】
以下、本発明の各実施の形態によるインターフェイス装置について説明する。
（実施の形態１）
以下、図１を用いて本実施の形態１にかかるインターフェイス装置の構成について説明する。
【００５６】
本実施の形態１では、１次側のインターフェイスである第１インターフェイスと２次側のインターフェイスである第２インターフェイス間でデータ伝送を行うインターフェイス装置において、リンク層回路の代わりに、第１ＩＦ用ＤＭＡＣ（ＤＭＡＣ：Direct Memory Access Controller）、第２ＩＦ用ＤＭＡＣ、及び第２ＩＦ用ケーブル状態検出回路を設け、該ＤＭＡＣ、ケーブル状態検出回路と、前記ＭＵＣコアとでリンク層回路の処理を負担させるようにしたものである。
【００５７】
まず、図１を用いて、本実施の形態１にかかるインターフェイス装置の構成について説明する。図１は、本実施の形態１によるインターフェイス装置の構成を示すブロック図である。
【００５８】
図１において、本インターフェイス装置は、第１インターフェイスと第２インターフェイス間でデータ伝送を行うバスブリッジの機能を備えたものであり、ここでは、ＰＣとデバイス本体間のバスブリッジとして機能する場合を一例に挙げて説明する。
【００５９】
図１において、本インターフェイス装置は、前記デバイス本体と内部通信用ケーブルである第１ＩＦ用ケーブル１０３で接続され、前記ＰＣと外部通信用ケーブルである第２ＩＦ用ケーブル１０７で接続され、また、ＭＣＵコア１１５とデバイス本体とは周辺回路バスにより接続されて、この周辺回路バスを介して、前記ＭＣＵコア１１５からの制御信号が前記デバイス本体に送信される。
【００６０】
第１ＩＦ回路１０１、及び第１ＩＦ用ＤＭＡＣ１０２は、第１インターフェイスに関する回路であり、第２ＩＦ物理層回路１０４、第２ＩＦ用ＤＭＡＣ１０５、及び第２ＩＦ用ケーブル状態検出回路１０６は、第２インターフェイスに関する回路である。
【００６１】
前記第１ＩＦ用ＤＭＡＣ１０２、及び第２ＩＦ用ＤＭＡＣ１０５は、それぞれ第１インターフェイス及び第２インターフェイスの内部ＤＭＡ（ＤＭＡ: Direct Memory Access）転送に対する制御論理であって、本実施の形態１において、ＤＭＡＣは、内部バスとＦＩＦＯ間の双方向データ転送を行うものである。
【００６２】
前記第２ＩＦ用ケーブル状態検出回路１０６は、第２インターフェイス用物理層回路１０４に接続されているケーブルの状態を常に監視・管理し、ケーブル挿抜などの状態変化を電気的に検出して、それを割込みとして割込み制御回路１１６を通じてＭＣＵコア１１５に通知するものである。
【００６３】
ＭＣＵコア１１５は、従来と同様、プロトコル層あるいはアプリケーション層の処理、コマンド解釈とその実行、及び外部機器の制御処理などの働きをすると同時に、機器間相互認識などのリンク層の役割をも果たすものである。なお、その他の構成要素は、図７に示した従来例の構成要素と同様のため、ここでは説明を省略する。
【００６４】
次に、前述のように構成された本実施の形態１によるインターフェイス装置の動作を、図１を参照しながら説明する。なお、ここでは、インターフェイスを通じて情報がパケット単位で伝送されるものとする。
【００６５】
［ステップ１１］  第２ＩＦ用ケーブル１０７が接続されたり、本インターフェイス装置の電源が投入されると、第２ＩＦ用ケーブル状態検出回路１０６は通信準備完了を検出し、割込み制御回路１１６を介してＭＣＵコア１１５に割り込みを発生させて、その旨を通知する。そして、その通知を受けたＭＣＵコア１１５は、第２ＩＦ用物理層回路１０４を通じて、相手先機器であるＰＣを認識する交渉プロトコル処理を行う。この交渉プロトコル処理後に、第２インターフェイスの接続先であるＰＣと通信が可能になる。
【００６６】
そして前記ステップ１１の後、インターフェイス装置が、ＰＣから情報を受信するか、あるいはＰＣに情報を送信するかのどちらかの動作が行われる。
まず、インターフェイス装置が、ＰＣから情報を受信する場合の動作について説明する。
【００６７】
［ステップ１２Ｒ］  第２ＩＦ用ＤＭＡＣ１０５は、第２インターフェイスのプロトコル規格に従って、第２ＩＦ用物理層回路１０４を通じて第２ＩＦ用ケーブル１０７の接続先機器であるＰＣから、メッセージやコマンド、データを受け取る。受け取ったパケットは外部ＩＦ用ＦＩＦＯ１１２に一旦格納される。
【００６８】
［ステップ１３Ｒ］  ステップ１２Ｒにおいて外部ＩＦ用ＦＩＦＯ１１２に格納されたパケットがコマンドを含む場合、第１ＩＦ回路１０１は割込み制御回路１１６にコマンド解釈要求をアサートし、該割込み制御回路１１６による割込み調停を経て、ＭＣＵコア１１５に割込みをかける。割込みを受信したＭＣＵコア１１５は、前記パケットに含まれるコマンドを解釈し、必要ならば、そのコマンドに対応する周辺回路であるデバイスの制御処理等を行う。なお、前記パケットにコマンドが含まれない場合は、このステップ１３Ｒは飛ばす。
【００６９】
［ステップ１４Ｒ］  ＭＣＵコア１１５は、前記ステップ１２Ｒにおいて外部ＩＦ用ＦＩＦＯ１１２に格納されたパケットを、第２インターフェイスのフォーマットから第１インターフェイスのフォーマットへ変換する。
【００７０】
［ステップ１５Ｒ］  第１ＩＦ用ＤＭＡＣ１０２は、第１インターフェイスのプロトコル規格に従って、順次外部ＩＦ用ＦＩＦＯ１１２から、前記ステップ１４Ｒにおいて第１インターフェイスのフォーマットに変換されたパケットを受け取り、第１ＩＦ回路１０１へ転送する。第１ＩＦ回路１０１は、このパケットを第１ＩＦ用ケーブル１０３へ出力し、該ケーブルの接続先であるデバイス本体へ送信する。
【００７１】
以上のステップをもって、ＰＣから情報を受信する動作を終了する。
【００７２】
次に、インターフェイス装置が、ＰＣに情報を送信する場合の動作について説明する。
【００７３】
［ステップ１２Ｔ］  第１ＩＦ回路１０１は、第１ＩＦ用ケーブル１０３からパケットを受信する。
【００７４】
［ステップ１３Ｔ］  前記ステップ１２Ｔにおいて受信されたパケットは、第１ＩＦ用ＤＭＡＣ１０２へ渡され、外部ＩＦ用ＦＩＦＯ１１２に一旦格納される。
【００７５】
［ステップ１４Ｔ］  ＭＣＵコア１１５は、前記ステップ１３Ｔにおいて外部ＩＦ用ＦＩＦＯ１１２に格納されたパケットを、第１インターフェイスのフォーマットから第２インターフェイスのフォーマットへ変換する。
【００７６】
［ステップ１５Ｔ］  第２ＩＦ用ＤＭＡＣ１０５は、第２インターフェイスのプロトコル規格に従って、順次外部ＩＦ用ＦＩＦＯ１１２から、前記ステップ１４Ｔにおいて第２インターフェイスのフォーマットに変換されたパケットを受け取り、第２ＩＦ用物理層回路１０４を通じて第２ＩＦ用ケーブル１０７へ出力し、該ケーブルの接続先であるＰＣへ送信する。
【００７７】
以上のステップをもって、ＰＣに情報を送信する動作が終了する。
このように、本実施の形態１によるインターフェイス装置では、従来のインターフェイス装置に設けられていた第２ＩＦ用リンク層回路の代わりに、第１ＩＦ用ＤＭＡＣ１０２と第２ＩＦ用ＤＭＡＣ１０５と第２ＩＦ用ケーブル状態検出回路１０６とを設け、前記リンク層回路の機能を前記３つの回路、及びＭＣＵコア１１５に組み込んで、該リンク層回路をソフトウェア化するようにしたので、本実施の形態１にかかるインターフェイス装置を、第１インターフェイスと第２インターフェイス間での柔軟なデータ転送に対応できるバスブリッジとして構成することができる。
【００７８】
また、本実施の形態１によるインターフェイス装置によれば、従来のインターフェイス装置においてリンク層回路が担っていた、ＤＭＡ転送機能と外部側のケーブル状態変化を検出する機能を除いたすべての機能を、ＭＣＵコア１１５に吸収させることできるので、リンク層の回路規模を削減することができ、これにより、本インターフェイス装置全体の回路規模及びそのコストを削減することができる。
【００７９】
なお、本実施の形態１においては、従来、リンク層回路が担っていた、ＤＭＡ転送機能と外部側のケーブル状態変化を検出する機能を除いたすべての機能をソフトウエアにより実現するため、従来装置と比べＭＣＵコア１１５の負荷が増えるが、これば、本インターフェイス装置を、マイコン、つまりＭＣＵコア１１５を内蔵するシステムＬＳＩに取り込むことにより解決でき、これによって、システムＬＳＩのコスト削減と低消費電力化を実現することができる。
【００８０】
（実施の形態２）
以下、図２を用いて、本実施の形態２に係るインターフェイス装置について説明する。
【００８１】
本実施の形態２においては、前記実施の形態１の構成に、２次側のインターフェイスである第２インターフェイスのデータ伝送先を選択するＦＩＦＯバス選択器をさらに設け、インターフェイス装置が、前記第２インターフェイスと１次側のインターフェイスである第１インターフェイス間でデータ伝送を行うバスブリッジの機能と、前記第２インターフェイスと当該インターフェイス装置内のＭＣＵコア１１５間でデータを送受信する機能とを兼ね備えるようにしたものである。
【００８２】
まず、図２を用いて、本実施の形態２にかかるインターフェイス装置の構成について説明する。図２は、本発明の実施の形態２におけるインターフェイス装置の構成を示すブロック図である。
【００８３】
図２において、ＦＩＦＯバス選択器１１４は、第１ＩＦ用ＤＭＡＣ１０２側のバスと、ＭＣＵコア１１５側のバスのいずれかを選択して、外部ＩＦ用ＦＩＦＯ１１２と接続する。なお、その他の構成要素は、前述した実施の形態１のインターフェイス装置と同様であるため、説明を省略する。
【００８４】
次に、前述のように構成された本実施の形態２によるインターフェイス装置の動作を、図２を参照しながら説明する。なお、ここでは、インターフェイスを通じて、情報がパケット単位で伝送されるものとする。
【００８５】
まず、本インターフェイス装置を、第１インターフェイスと第２インターフェイス間のバスブリッジとして機能させる場合について説明する。
【００８６】
［ステップ２１］  第２ＩＦ用ケーブル１０７が接続されたり、本インターフェイス装置の電源が投入されると、第２ＩＦ用ケーブル状態検出回路１０６は通信準備完了を検出し、割込み制御回路１１６を介してＭＣＵコア１１５に割込みを発生させて、その旨を通知する。そして、その通知を受けたＭＣＵコア１１５は、ＦＩＦＯバス選択器１１４を制御して、第１ＩＦ用ＤＭＡＣ１０２側のバスを選択させる。この選択は、そのときにＭＣＵコア１１５に設定されているモードに応じてＭＣＵコア１１５が制御するもので、例えば、本実施の形態２の場合、第１ＩＦ用ＤＭＡＣ１０２側のバスを常時選択する内部ＤＭＡ転送モードと、ＭＣＵコア１１５側のバスを常時選択するＭＣＵ転送モードのどちらかに応じた制御がＭＣＵコア１１５により行われるものとする。当該ステップ２１では、ＭＣＵコア１１５が、内部ＤＭＡ転送モードに応じた制御を行い、第１ＩＦ用ＤＭＡＣ１０２側のバスを選択している。
【００８７】
さらに、前記通知を受けたＭＣＵコア１１５は、第２ＩＦ用物理層回路１０４を通じて、相手先機器であるＰＣを認識する交渉プロトコル処理を行う。この交渉プロトコル処理後に、第２インターフェイスの接続先であるＰＣと、第１インターフェイスの接続先であるデバイス本体との通信が可能になる。
【００８８】
そして前記ステップ２１の処理後、本インターフェイス装置は、ＰＣから情報を受信するか、あるいはデバイス本体からの情報をＰＣへ送信するかのどちらかの動作が行われる。
【００８９】
本インターフェイス装置が、ＰＣから情報を受信する場合の動作は、前記実施の形態１において説明したステップ１２Ｒ〜１５Ｒの処理を行い、また、本インターフェイス装置が、デバイス本体からの情報をＰＣに送信する場合の動作は、前記実施の形態１において説明したステップ１２Ｔ〜ステップ１５Ｔの処理と同様の動作を行う。
【００９０】
次に、第２インターフェイスをＭＣＵコア１１５の外部インターフェイスとして機能させる場合について説明する。
【００９１】
［ステップ２１ａ］  第２ＩＦ用ケーブル１０７が接続されたり、本インターフェイス装置の電源が投入されると、第２ＩＦ用ケーブル状態検出回路１０６は通信準備完了を検出し、割込み制御回路１１６を介してＭＣＵコア１１５に割込みを発生させ、その旨を通知する。そして、ＭＣＵコア１１５は、ＦＩＦＯバス選択器１１４を制御して、ＭＣＵコア１１５側のデータバスを選択させる。この選択は、前述したように、そのときにＭＣＵコア１１５に設定されているモードに応じてＭＣＵコア１１５が制御するものであり、当該ステップ２１ａでは、ＭＣＵコア１１５が、ＭＣＵ転送モードに応じた制御を行い、ＭＣＵコア１１５側のバスを選択している。
【００９２】
さらに、前記通知を受けたＭＣＵコア１１５は、第２ＩＦ用物理層回路１０４を通じて、相手先機器であるＰＣを認識する交渉プロトコル処理を行う。この交渉プロトコル処理後に、第２インターフェイスの接続先であるＰＣと、ＭＣＵコア１１５との通信が可能になる。
【００９３】
そして前記ステップ２１ａの処理後、本インターフェイス装置は、ＰＣから情報を受信するか、あるいはＭＣＵコア１１５からの情報をＰＣへ送信するかのどちらかの動作が行われる。
【００９４】
本インターフェイス装置が、ＰＣから情報を受信する場合の動作は、前記実施の形態１において説明したステップ１２Ｒ〜１４Ｒの処理を行った後、以下に示すステップ２５Ｒａの処理を行う。
【００９５】
[ステップ２５Ｒａ]  ＭＣＵコア１１５は、順次外部ＩＦ用ＦＩＦＯ１１２から、第１インターフェイスのプロトコル規格に従って、前記ステップ１４Ｒにおいて第１インターフェイスのフォーマットに変換されたパケットを受け取る。
【００９６】
以上のステップをもって、ＰＣから情報を受信する動作を終了する。
【００９７】
次に、ＭＣＵコア１１５からの情報をＰＣに送信する場合の動作について説明する。
【００９８】
［ステップ２２Ｔａ］  ＭＣＵコア１１５から、パケットが外部ＩＦ用ＦＩＦＯ１１２に一旦格納される。
【００９９】
［ステップ２３Ｔａ］  ＭＣＵコア１１５は、前記ステップ２２Ｔａにおいて外部ＩＦ用ＦＩＦＯ１１２に格納されたパケットを、第１インターフェイスのフォーマットから第２インターフェイスのフォーマットへ変換する。
【０１００】
［ステップ２４Ｔａ］  第２ＩＦ用ＤＭＡＣ１０５は、第２インターフェイスのプロトコル規格に従って、順次外部ＩＦ用ＦＩＦＯ１１２から、前記ステップ３Ｔａにおいて第２インターフェイスのフォーマットに変換されたパケットを受け取り、第２ＩＦ用物理層回路１０４を通じて第２ＩＦ用ケーブル１０７へ出力し、該ケーブルの接続先であるＰＣへ送信する。
【０１０１】
以上のステップをもって、ＭＣＵコア１１５からの情報をＰＣに送信する動作が終了する。
このように、本実施の形態２によるインターフェイス装置では、前記実施の形態１の構成に、前記第１ＩＦ用ＤＭＡＣ１０２側のバスと、前記ＭＣＵコア１１５側のバスのいずれかを選択して、前記外部ＩＦ用ＦＩＦＯ１１２と接続するＦＩＦＯバス選択器１１４をさらに備えるようにしたので、前記実施の形態１において実現した第１インターフェイスと第２インターフェイス間に加え、第２インターフェイスとＭＣＵコア１１５間においても、データ転送を行うことができ、この結果、本インターフェイス装置を、ＭＣＵコア１１５の制御の下、第１インターフェイスと第２インターフェイス間のバスブリッジとして構成するだけでなく、本インターフェイス回路をＭＣＵコア１１５の周辺回路として使用し、該第２インターフェイスをＭＣＵコア１１５の外部バスとして再構成することが可能になる。
【０１０２】
（実施の形態３）
以下、図３を用いて、本実施の形態３にかかるインターフェイス装置について説明する。
本実施の形態３においては、２次側のインターフェイスが複数あり、前記実施の形態２の構成に、該複数ある２次側のインターフェイスのうち１つを選択するＩＦ選択器を更に備え、インターフェイス装置が、前記複数の２次側のインターフェイスのうち選択されたものと１次側のインターフェイスである第１インターフェイス間でデータ伝送を行うバスブリッジ機能と、前記複数の２次側のインターフェイスのうち選択されたものと当該インターフェイス装置内のＭＣＵコア間でデータを送受信する機能とを兼ね備えるようにしたものである。
【０１０３】
まず、図３を用いて、本実施の形態３に係るインターフェイス装置の構成について説明する。図３は、本発明の実施の形態３におけるインターフェイス装置の構成を示すブロック図である。なお、ここでは、前記２次側のインターフェイスが、第２，第３インターフェイスである場合を想定し、該第２，第３インターフェイスにＰＣａ，ＰＣｂが接続されている場合を一例に挙げて説明する。
【０１０４】
図３において、本インターフェイス装置は、前記デバイス本体と内部通信用ケーブルである第１ＩＦ用ケーブル１０３で接続され、前記各ＰＣａ，ＰＣｂと外部通信用ケーブルである第２ＩＦ用ケーブル１０７，第３ＩＦ用ケーブル１１１で接続され、また、前記ＭＣＵコア１１５とデバイス本体とは周辺回路バスにより接続されて、この周辺回路バスを介して、前記ＭＣＵコア１１５からの制御信号が前記デバイス本体に送信されている。
【０１０５】
そして、第３ＩＦ用物理層回路１０８、第３ＩＦ用ＤＭＡＣ１０９、及び第３ＩＦ用ケーブル状態検出回路１１０は、第３インターフェイスに関する回路であり、各か回路は、第２インターフェイスにおける第２ＩＦ用物理層回路１０４、第２ＩＦ用ＤＭＡＣ１０５、第２ＩＦ用ケーブル状態検出回路１０６と同等に動作する。
【０１０６】
外部ＩＦ用ＦＩＦＯ１１２は、図８に示した従来のインターフェイス装置の第２ＩＦ用ＦＩＦＯ１２０と第３ＩＦ用ＦＩＦＯ１２１とを兼ね、それらを共用化したものである。さらに、外部ＩＦ選択器１１３は、第２または第３インターフェイスのうち、ＩＦ用ケーブルの接続が検出された方のＩＦ用ＤＭＡＣを選択して、外部ＩＦ用ＦＩＦＯ１１２と接続するものである。なお、その他の構成要素は、前記実施の形態１，２の構成と同様なため、ここでは説明を省略する。
【０１０７】
次に、前述のように構成された本実施の形態３によるインターフェイス装置の動作について、図３を参照しながら説明する。なお、ここでは、インターフェイスを通じて、情報がパケット単位で伝送されるものとする。また、従来と同様、第１インターフェイスまたはＭＣＵコア１１５は、第２，第３インターフェイスの両方と同時にデータ転送することはできないため、前記第２，第３インターフェイスの一方だけが動作し、その間もう一方は停止している。
【０１０８】
まず、本インターフェイス装置を、第１インターフェイスと、第２または第３インターフェイス間のバスブリッジとして機能させる場合について説明する。
【０１０９】
［ステップ３１］  本インターフェイス装置の電源が投入され、第２あるいは第３ＩＦ用ケーブル１０７，１１１が接続されると、第２あるいは第３ＩＦ用ケーブル状態検出回路１０６，１１０のうちの、接続されたケーブルに対応するＩＦ用ケーブル状態検出回路が通信準備完了を検出し、割込み制御回路１１６を介してＭＣＵコア１１５に割込みを発生させて、その旨を通知する。ここでは第２ＩＦ用ケーブル１０７が接続されたとすると、その通知を受けたＭＣＵコア１１５は、外部ＩＦ選択器１１３を制御して、第２インターフェイス側を選択している。
【０１１０】
そして、前記通知を受けたＭＣＵコア１１５は、ＦＩＦＯバス選択器１１４を制御して、第１ＩＦ用ＤＭＡＣ１０２側のバスを選択させる。このＦＩＦＯバス選択器１１５による選択は、前記実施の形態２で説明したのと同様、そのときにＭＣＵコア１１５に設定されているモードに応じてＭＣＵコア１１５が制御するものとし、例えば、本実施の形態３の場合、第１ＩＦ用ＤＭＡＣ１０２側のバスを常時選択する内部ＤＭＡ転送モードと、ＭＣＵコア１１５側のバスを常時選択するＭＣＵ転送モードのどちらかに応じた制御がＭＣＵコア１１５により行われるものとする。当該ステップ３１では、ＭＣＵコア１１５が、内部ＤＭＡ転送モードに応じた制御を行い、第１ＩＦ用ＤＭＡＣ１０２側のバスを選択している。
【０１１１】
さらに、前記通知を受けたＭＣＵコア１１５は、第２ＩＦ用物理層回路１０４を通じて、相手先機器であるＰＣａを認識する交渉プロトコル処理を行う。この交渉プロトコル処理後に、第２インターフェイスの接続先であるＰＣａと、第１インターフェイスの接続先であるデバイス本体との通信が可能になる。
【０１１２】
なお、第３ＩＦ用ケーブル１１１が接続されたときは、ＭＣＵコア１１５は、外部ＩＦ選択器１１３を制御して、第３インターフェイス側を選択するようにすると共に、ＦＩＦＯバス選択器１１４を制御して、第１ＩＦ用ＤＭＡＣ１０２側のバスを選択させ、第３ＩＦ用物理層回路１０８を通じて、相手先機器であるＰＣｂを認識する交渉プロトコル処理を行うことにより、第３インターフェイスの接続先であるＰＣｂと、第１インターフェイスの接続先であるデバイス本体との通信を可能にする。
【０１１３】
そして前記ステップ３１の処理後、本インターフェイス装置は、ＰＣａから情報を受信するか、あるいはデバイス本体からの情報をＰＣａへ送信するかのどちらかの動作が行われる。
【０１１４】
本インターフェイス装置が、ＰＣａから情報を受信する場合の動作は、前記実施の形態１において説明したステップ１２Ｒ〜１５Ｒの処理と同様の動作を行い、また、本インターフェイス装置が、ＰＣａに情報を送信する場合の動作は、前記実施の形態１において説明したステップ１２Ｔ〜ステップ１５Ｔの処理と同様の動作を行う。
【０１１５】
次に、第２または第３インターフェイスを、ＭＣＵコア１１５の外部インターフェイスとして機能させる場合について説明する。
【０１１６】
［ステップ３１ａ］  第２あるいは第３ＩＦ用ケーブル１０７，１１１が接続されると、第２あるいは第３ＩＦ用ケーブル状態検出回路１０６，１１０のうちの、接続されたケーブルに対応するＩＦ用ケーブル状態検出回路が通信準備完了を検出し、割込み制御回路１１６を介してＭＣＵコア１１５に割込みを発生させて、その旨を通知する。ここでは第２ＩＦ用ケーブル１０７が接続されたとすると、その通知を受けたＭＣＵコア１１５は、外部ＩＦ選択器１１３を制御して、第２インターフェイス側を選択するようにする。
【０１１７】
そして、前記通知を受けたＭＣＵコア１１５は、ＦＩＦＯバス選択器１１４を制御して、ＭＣＵコア１１５側のバスを選択させる。このＦＩＦＯバス選択器１１５による選択は、前記実施の形態２で説明したのと同様、そのときにＭＣＵコア１１５に設定されているモードに応じてＭＣＵコア１１５が制御するものであり、当該ステップ３１ａでは、ＭＣＵコア１１５が、ＭＣＵコア転送モードに応じた制御を行い、ＭＣＵコア１１５側のバスを選択している。
【０１１８】
さらに、前記通知を受けたＭＣＵコア１１５は、第２ＩＦ用物理層回路１０４を通じて、相手先機器であるＰＣａを認識する交渉プロトコル処理を行う。この交渉プロトコル処理後に、第２インターフェイスの接続先であるＰＣａと、第１インターフェイスの接続先であるデバイス本体との通信が可能になる。
【０１１９】
なお、第３ＩＦ用ケーブル１１１が接続された場合には、前述と同様の処理を行い、第３インターフェイスの接続先であるＰＣｂと、ＭＣＵコア１１５との通信を可能にする。
【０１２０】
そして前記ステップ３１ａの処理後、本インターフェイス装置は、ＰＣａから情報を受信するか、あるいはＭＣＵコア１１５からの情報をＰＣａへ送信するかのどちらかの動作が行われる。
【０１２１】
本インターフェイス装置が、ＰＣａから情報を受信する場合の動作は、前記実施の形態２と同様、ステップ１２Ｒ〜１４Ｒ，２５Ｒａの処理を行い、その処理を終了する。
【０１２２】
また、本インターフェイス装置が、ＭＣＵコア１１５からの情報をＰＣａに送信する場合の動作は、前記実施の形態２において説明したステップ２２Ｔａ〜２４Ｔａの処理と同様の動作を行い、その処理を終了する。
【０１２３】
このように、本実施の形態３によるインターフェイス装置では、２次側のインターフェイスである第２，第３インターフェイスのうちのいずれかを選択して外部ＩＦ用ＦＩＦＯ１１２に接続する外部ＩＦ選択器１１３と、第１ＩＦ用ＤＭＡＣ１０２側のバスとＭＣＵコア１１５側のバスのいずれかを選択して外部ＩＦ用ＦＩＦＯ１１２に接続するＦＩＦＯバス選択器１１４とを設けるようにしたので、前記実施の形態１，２の効果に加え、本インターフェイス装置を、ＭＣＵコア１１５の制御の下、第１インターフェイスと第２インターフェイス間、及び第１インターフェイスと第３インターフェイス間で、データ転送を切り替え可能なマルチインターフェイス、あるいはマルチバスブリッジとして構成できると共に、本インターフェイス回路をＭＣＵコア１１５の周辺回路として使用し、第２または第３インターフェイスを、ＭＣＵコア１１５の外部バスとして再構成することが可能になる。
【０１２４】
また、本実施の形態３に係るインターフェイス装置によれば、複数インターフェイスに対しバッファメモリが一つで済むため、その回路規模やコストを削減することができる。さらに、本実施の形態３によれば、ソフトウェアでリンク層を構成しているので、同種の複数のインターフェイスの物理層回路に容易に対応することができ、例えば、IEEE1394の２ポートに対応しやすいという効果がある。
【０１２５】
なお、本実施の形態３においては、複数の２次側のインターフェイスとして、第２，第３インターフェイスの２つのインターフェイスを想定したが、その数はいくつであってもよい。
【０１２６】
（実施の形態４）
以下、図４を用いて、本実施の形態４にかかるインターフェイス装置について説明する。
本実施の形態４は、前記実施の形態３の構成に、コマンドシーケンサをさらに備え、ＭＣＵコアの負担を軽減するようにしたものである。
【０１２７】
まず、図４を用いて、本実施の形態４に係るインターフェイス装置の構成について説明する。図４は、本発明の実施の形態４におけるインターフェイス装置の構成を示すブロック図である。
【０１２８】
図４において、コマンドシーケンサ１２２は、前記実施の形態においてＭＣＵコア１１５が担っていたインターフェイス毎のコマンド解釈をハードウェア処理し、該コマンドに従って各回路の動作を制御するものであり、これにより、ＭＣＵコア１１５の処理負担を軽減して、コマンド解釈処理を高速化するものである。なお、その他の構成要素は、前述した実施の形態３と同様であるため、ここでは説明を省略する。
【０１２９】
次に、前述のように構成された本実施の形態４によるインターフェイス装置の動作を、図４を参照しながら説明する。なお、ここでは、インターフェイスを通じて、情報がパケット単位で伝送されるものとする。
【０１３０】
まず、本インターフェイス装置を、第１インターフェイスと、第２または第３インターフェイス間のバスブリッジとして機能させる場合について説明する。
【０１３１】
ＭＣＵコア１１５が、外部ＩＦ選択器１１３により、ケーブル状態検出回路１０６，１１０によりケーブルの接続が検出されたインターフェイスを選択させるまでの動作は、前記実施の形態３で説明したステップ３１と同様である。
【０１３２】
そして前記ステップ３１の処理後、本インターフェイス装置は、ＰＣａから情報を受信するか、あるいはデバイス本体からの情報をＰＣａへ送信するかのどちらかの動作が行われる。なお、ここでは第２インターフェイスが接続されたと検出されたとして、以下の動作を説明するが、第３インターフェイスが接続された場合の動作も同様である。
【０１３３】
［ステップ４２Ｒ］  第２ＩＦ用ＤＭＡＣ１０５は、第２インターフェイスのプロトコル規格に従って、第２ＩＦ用物理層回路１０４を通じて第２ＩＦ用ケーブル１０７の接続先機器であるＰＣａから、メッセージやコマンド、データを受け取る。受け取ったパケットは、外部ＩＦ用ＦＩＦＯ１１２に一旦格納される。
【０１３４】
［ステップ４３Ｒ］  ＭＣＵコア１１５は、外部ＩＦ用ＦＩＦＯ１１２に格納されたパケットを、第２インターフェイスのフォーマットから第１インターフェイスのフォーマットへ変換する。
【０１３５】
［ステップ４４Ｒ］  第１ＩＦ用ＤＭＡＣ１０２は、第１インターフェイスのプロトコル規格に従って、第１インターフェイスのフォーマットに変換されたパケットを順次外部ＩＦ用ＦＩＦＯ１１２から第１ＩＦ回路１０１へ転送する。第１ＩＦ回路１０１は、このパケットを第１ＩＦ用ケーブル１０３へ出力し、該ケーブルの接続先であるデイバス本体へ送信する。
【０１３６】
［ステップ４５Ｒ］  さらに、第１ＩＦ回路１０１で受信した第１インターフェイスのフォーマットに変換されたパケットにコマンドが含まれている場合には、コマンドシーケンサ１２２はコマンドを検出して解釈し、必要ならば、該パケットに含まれるコマンドに対応する周辺回路であるデバイスの制御処理等を行う。なお、前記パケットにコマンドが含まれない場合は、このステップ４５Ｒは飛ばす。
【０１３７】
以上のステップをもって、ＰＣａから情報を受信する動作が終了する。
また、本インターフェイス装置が、ＰＣａに情報を送信する場合の動作は、前記実施の形態３で説明したステップ３１〜３５Ｒの処理と同様の動作を行い、その処理を終了する。
【０１３８】
次に、第２または第３インターフェイスを、ＭＣＵコア１１５の外部インターフェイスとして機能させる場合について説明する。この動作は、前記実施の形態３の動作と同様である。
【０１３９】
このように、本実施の形態４によるインターフェイス装置では、第１インターフェイス側に、ＭＣＵコア１１５が担っていたコマンド解釈処理を行い、該コマンドに応じて各回路を制御するコマンドシーケンサ１２２を備えるようにしたので、ＭＣＵコア１１５の負担を軽減することができ、ＭＣＵコア１１５の処理がボトルネックとなっていた転送速度の向上など、処理速度の高速化につながることができる。また、前記コマンドシーケンサ１２２を備えることで、ＭＣＵコア１１５の負担が軽減するので、ＭＣＵコア１１５の動作周波数を低減することもでき、これにより低消費電力化を図ることができる。
【０１４０】
なお、本実施の形態４においては、２次側のインターフェイスが複数である第２，第３インターフェイスの場合を例に挙げて説明したが、その数はいくつであってもよく、例えば２次側のインターフェイスが単数であっても同様の効果が得られる。
【０１４１】
（実施の形態５）
以下、図５を用いて、本実施の形態５に係るインターフェイス装置について説明する。
前記実施の形態３においては、ＦＩＦＯバス選択器により、２次側のインターフェイスのデータ伝送先を選択することで、インターフェイス装置が、複数ある２次側のインターフェイスと１次側のインターフェイスである第１インターフェイス間でデータ伝送を行うバスブリッジの機能と、前記複数の２次側のインターフェイスと当該インターフェイス装置内のＭＣＵコア間でデータ伝送する機能とを兼ね備えるものについて説明したが、本実施の形態５では、インターフェイス装置が、前記複数ある２次側のインターフェイスと前記第１インターフェイス間でデータ伝送を行うバスブリッジ機能と、前記複数ある２次側のインターフェイスと当該インターフェイス装置内のＭＣＵコア間でデータ伝送する機能とに加え、さらに前記複数ある２次側のインターフェイス同士間でデータ伝送する機能を兼ね備えるようにしたものである。
【０１４２】
まず、図５を用いて、本実施の形態５に係るインターフェイス装置の構成について説明する。図５は、本発明の実施の形態５におけるインターフェイス装置の構成を示すブロック図である。
【０１４３】
図５において、ＦＩＦＯバス選択器１１４は、第１ＩＦ用ＤＭＡＣ１０２からのバスと、ＭＣＵコア１１５からのバスと、第３ＩＦ用ＤＭＡＣ１０９からのバスとのうちのいずれかを選択して、外部ＩＦ用ＦＩＦＯ１１２に接続するものである。これにより、本実施の形態５によるインターフェイス装置の内部転送経路は、前記実施の形態３のインターフェイス装置の内部転送経路、すなわち、１）第１インターフェイスと第２インターフェイス間、２）第１インターフェイスと第３インターフェイス間、３）ＭＣＵコア１１５と第２インターフェイス間、４）ＭＣＵコア１１５と第３インターフェイス間に加え、５）第２インターフェイスと第３インターフェイス間でもデータ転送を可能とする。なお、その他の構成については、前述した実施の形態３と同様であるため、説明を省略する。
【０１４４】
次に、前述のように構成された本実施の形態５によるインターフェイス装置の動作について説明する。なお、前記１）〜４）の動作については、前記実施の形態３で説明した処理と同様であるため、ここでは、前記５）第２インターフェイスと第３インターフェイス間でデータ伝送する場合の動作について説明する。
【０１４５】
［ステップ５１］  第２ＩＦ用ケーブル１０７が接続されると、第２ＩＦ用ケーブル状態検出回路１０６が通信準備完了を検出し、割込み制御回路１１６を介してＭＣＵコア１１５に割込みを発生させて、その旨を通知する。そして、前記通知を受けたＭＣＵコア１１５は、外部ＩＦ選択器１１３に第２インターフェイス側を選択させると同時に、ＦＩＦＯバス選択器１１４に第３ＩＦ用ＤＭＡＣ１０９側のバスを選択させる。
【０１４６】
さらに、前記ＭＣＵコア１１５は、第２ＩＦ用物理層回路１０４を通じて、第３ＩＦ用物理層回路１０８を介して相手先機器であるＰＣｂを認識する交渉プロトコル処理を行う。この交渉プロトコル処理後に、第２インターフェイスの接続先であるＰＣａと、第３インターフェイスの接続先であるＰＣｂとの通信が可能になる。
【０１４７】
［ステップ５２］  第２ＩＦ用ＤＭＡＣ１０５は、第２インターフェイスのプロトコル規格に従って、第２ＩＦ用物理層回路１０４を通じて第２ＩＦ用ケーブル１０７の接続先機器であるＰＣａから、メッセージやコマンド、データを受け取る。受け取ったパケットは、外部ＩＦ用ＦＩＦＯ１１２に一旦格納される。
【０１４８】
［ステップ５３］  ＭＣＵコア１１５は、外部ＩＦ用ＦＩＦＯ１１２に格納されたパケットを、第２インターフェイスのフォーマットから第３インターフェイスのフォーマットへ変換する。
【０１４９】
［ステップ５４］  第３ＩＦ用ＤＭＡＣ１０９は、第３インターフェイスのプロトコル規格に従って、順次外部ＩＦ用ＦＩＦＯ１１２から、前記ステップ５３において第３インターフェイスのフォーマットに変換されたパケットを受け取り、第３ＩＦ用物理層回路１０８を通じて第３ＩＦ用ケーブル１１１の接続先機器であるＰＣｂへ情報を送信する。
【０１５０】
以上のステップをもって、第２インターフェイスからの情報を第３インターフェイスに送信する動作を終了する。なお、第３インターフェイスからの情報を第２インターフェイスに送信する場合の動作は、前述した動作と同様である。
【０１５１】
このように、本実施の形態５によるインターフェイス装置では、ＦＩＦＯバス選択器１１４が、第１ＩＦ用ＤＭＡＣ１０２からのバスと、ＭＣＵコア１１５からのバスと、第３ＩＦ用ＤＭＡＣ１０９からのバスのいずれか１つを選択して、外部ＩＦ用ＦＩＦＯ１１２へのバスに接続するようにしたので、３つのインターフェイス間、即ち、前記複数のある２次側のインターフェイスと１次側のインターフェイス間、 前記複数ある２次側のインターフェイスと当該インターフェイス装置内のＭＣＵコア１１５間、 及び前記複数ある２次側のインターフェイス同士間でデータ交換を可能にすることが可能となり、これにより、本インターフェイス装置は、第１インターフェイスと、第２または第３インターフェイス間のバスブリッジ機能に加え、２次側のインターフェイス同士である第２インターフェイスと第３インターフェイス間を接続するモードにおいて、外部バスのデイジーチェイン接続機能に対応することができる。
【０１５２】
なお、本実施の形態５においては、複数の２次側のインターフェイスとして、第２，第３インターフェイスの２つのインターフェイスを想定したが、その数はいくつであってもよい。
【０１５３】
（実施の形態６）
以下、図６を用いて、本実施の形態６にかかるインターフェイス装置について説明する。
【０１５４】
本実施の形態６は、前述の実施の形態において２次側のインターフェイス、つまり第２インターフェイスと第３インターフェイスで共有化して１つ設けていた外部ＩＦ用ＦＩＦＯを、インターフェイス毎に個別に設けることにより、第２インターフェイスと第３インターフェイスとを並行して動作させることを可能にするものである。
【０１５５】
まず、図６を用いて、本実施の形態６に係るインターフェイス装置の構成について説明する。図６は、本発明の実施の形態６においてインターフェイス装置の構成を示すブロック図である。
【０１５６】
図６において、第２ＩＦ用ＦＩＦＯ１２０と第３ＩＦ用ＦＩＦＯ１２１は、それぞれ第２インターフェイスと第３インターフェイスの転送に使われる転送速度緩衝用メモリであり、それぞれ、第１ＩＦ用ＤＭＡＣ１０２からのバスか、ＭＣＵコア１１５からのバスのいずれかを選択して接続するＦＩＦＯバス選択器１１４を備えている。外部ＩＦ選択器１１３は、第２ＩＦ用ＦＩＦＯ１２０と第３ＩＦ用ＦＩＦＯ１２１のいずれかを選択して、第１ＩＦ用ＤＭＡＣ１０２と接続する選択器である。なお、その他の構成は、前述の実施の形態３と同様であるため、説明を省略する。
【０１５７】
次に、前述のように構成された本実施の形態６によるインターフェイス装置の動作を、図６を参照しながら説明する。なお、ここでは、インターフェイスを通じて、情報がパケット単位で伝送されるものとする。
【０１５８】
本実施の形態６におけるインターフェイス装置の、第１インターフェイスと第２，第３インターフェイス間のデータ転送の動作は、前記実施の形態３と同様である。但し、本実施の形態６では、ＭＣＵコア１１５が、第２，第３インターフェイス両方のリンク層処理を並列に実行することになるため、ＭＣＵコア１１５の負担は増加する。
【０１５９】
このように、本実施の形態６によるインターフェイス装置では、２次側のインターフェイスである第２，第３インターフェイスそれぞれに、転送速度緩衝用メモリを備えるようにしたので、第１インターフェイスと第２インターフェイス間、及び第１インターフェイスと第３インターフェイス間の転送を同時に実行可能になる。これにより、第１インターフェイス側から見て、複数の２次側のインターフェイスを並行して同時に使用することができる。また、前記ＭＣＵコア１１５から見ても、同様に複数ある２次側のインターフェイスを並列して同時に使用することができる。よって、本実施の形態６の構成は、例えばsouth bridge用I/O controller hubの構成など、ホスト側ＬＳＩに適用すると有効である。
【０１６０】
なお、前述したすべての実施の形態において、インターフェイス装置が、ＰＣとデバイス間のバスブリッジ、また、複数のＰＣとデイバス間のバスブリッジであるものして説明したが、これに限るものではない。
【０１６１】
また、前記実施の形態４〜６においては、システムの用途に応じて適宜データバスやバッファ用のＦＩＦＯを増設することにより、当該インターフェイス装置のバスブリッジ機能を容易に追加することができる。
【０１６２】
さらに、前記実施の形態３〜６のインターフェイス装置においては、図３〜図６に示すように、本インターフェイス装置が、１次側のインターフェイスに関する第１ＩＦ回路１０１及び第１ＩＦ用ＤＭＡＣ１０２と、２次側のインターフェイスに関する第２，第３ＩＦ物理層回路１０４，１０８、第２，第３ＩＦ用ＤＭＡＣ１０５，１０９、及び第２，第３ＩＦ用ケーブル状態検出回路１０６，１１０と、ＭＣＵコア１１５と、命令ＲＯＭ１１８と、作業用ＲＡＭ１１９と、タイマー１１７と、割り込み制御回路１１６と、外部ＩＦ選択器１１３と、ＦＩＦＯバス選択回路１１４とで構成されるとして説明したが、当該インターフェイス装置内に設けられる前記ＭＣＵコア１１５と、前記命令ＲＯＭ１１８と、前記作業用ＲＡＭ１１９の代わりに、前記第２，第３インターフェイスの各ＩＦ用リンク層に相当する回路情報を格納するＩＦリンク層回路情報メモリと、該ＩＦリンク層回路情報メモリに格納されている回路情報に相当するプログラムに従って動的に再構成可能なリンク層論理回路（いわゆる、動的コンフィギュアブル回路あるいはリコンフィギュアブル回路）とを備えるようにし、当該インターフェイス装置の外部バスの接続先に応じて、ソフトウエアにより動的に回路構成を変えて、接続先に応じた処理をインターフェイス装置において行うようにしてもよい。具体的に述べると、前記第２，第３ＩＦ用ケーブル状態検出回路１０６，１１０のいずれかがケーブル接続を検知したときに、前記再構成可能なリンク層論理回路が、前記ＩＦリンク層回路情報メモリから該接続されたケーブルに対応する回路情報を読み出し、該読み出した回路情報に相当するプログラムを元に、その接続されたインターフェイスのリンク層として再構成され、該再構成されたリンク層論理回路により、前記外部ＩＦ選択器１１３、及びＦＩＦＯバス選択回路１１４が制御される。そして、このようにすれば、該ＩＦリンク層回路情報メモリに格納された回路情報に基づいて、ソフトウエアにより当該インターフェイス装置内の回路を動的に変更できるので、該インターフェイス装置の接続先に応じて、当該インターフェイス装置内の回路を使いまわすことができ、従来のように接続先毎に個別のリンク層回路を内蔵する必要がなくなり、回路規模を削減することができる。
【産業上の利用可能性】
【０１６３】
本発明のインターフェイス装置は、情報機器のコスト削減、消費電力低減、及び小型化を可能とする、該情報機器の内部に設けられる外部バスインターフェイス回路として有用である。
【図面の簡単な説明】
【０１６４】
【図１】本発明の実施の形態１におけるインターフェイス装置の構成を示すブロック図である。
【図２】本発明の実施の形態２におけるインターフェイス装置の構成を示すブロック図である。
【図３】本発明の実施の形態３におけるインターフェイス装置の構成を示すブロック図である。
【図４】本発明の実施の形態４におけるインターフェイス装置の構成を示すブロック図である。
【図５】本発明の実施の形態５におけるインターフェイス装置の構成を示すブロック図である。
【図６】本発明の実施の形態６におけるインターフェイス装置の構成を示すブロック図である。
【図７】２次側のインターフェイスが単数である場合の、従来のインターフェイス装置の構成を示すブロック図である。
【図８】２次側のインターフェイスが複数である場合の、従来のインターフェイス装置の構成を示すブロック図である。
【符号の説明】
【０１６５】
１０１  第１ＩＦ回路
１０２  第１ＩＦ用ＤＭＡＣ
１０３  第１ＩＦ用ケーブル
１０４  第２ＩＦ用物理層回路
１０５  第２ＩＦ用ＤＭＡＣ
１０６  第２ＩＦ用ケーブル状態検出回路
１０７  第２ＩＦ用ケーブル
１０８  第３ＩＦ用物理層回路
１０９  第３ＩＦ用ＤＭＡＣ
１１０  第３ＩＦ用ケーブル状態検出回路
１１１  第３ＩＦ用ケーブル
１１２  外部ＩＦ用ＦＩＦＯ
１１３  外部ＩＦ選択器
１１４  ＦＩＦＯバス選択器
１１５  ＭＣＵコア
１１６  割込み制御回路
１１７  タイマー
１１８  命令ＲＯＭ
１１９  作業用ＲＡＭ
１２０  第２ＩＦ用ＦＩＦＯ
１２１  第３ＩＦ用ＦＩＦＯ
１２２  コマンドシーケンサ
１２３  第２ＩＦ用リンク層回路
１２４  第３ＩＦ用リンク層回路
【図１】
2005056086.tif 000003
【図２】
2005056086.tif 000004
【図３】
2005056086.tif 000005
【図４】
2005056086.tif 000006
【図５】
2005056086.tif 000007
【図６】
2005056086.tif 000008
【図７】
2005056086.tif 000009
【図８】
2005056086.tif 000010