(57)【要約】【課題】自己整合された上部トレンチ整形を有する縦型ＤＲＡＭデバイスの方法および構造を提供すること【解決手段】半導体基板のメモリ記憶セルの方法および構造は、基板に形成された深いトレンチの下部を覆ってドーパント源材料を形成することを含む。トレンチの上部は一般的に長方形の形状に整形され、ドーパント源材料がアニールされてトレンチ・コンデンサの埋込み極板を形成する。埋込み極板は、トレンチの整形された上部に対して自己整合される。【選択図】図１７
2005051246.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にメモリ記憶セルを形成する方法であって、
前記基板に形成された深いトレンチの下部を覆ってドーパント源材料を形成するステップと、
前記トレンチの上部を長方形の形状に整形するステップと、
前記ドーパント源材料をアニールしてトレンチ・コンデンサの埋込み極板を形成するステップとを備え、
前記埋込み極板が、前記トレンチの整形された上部に対して自己整合される方法。
【請求項２】
前記トレンチの上部を整形するステップが、アンモニア・エッチングによって行われ、前記アンモニア・エッチングが前記基板材料の結晶方位に対して選択的なエッチング速度を有する、請求項１に記載の方法。
【請求項３】
前記ドーパント源材料は、砒素がドープされた酸化物（ＡＳＧ）を備える、請求項１に記載の方法。
【請求項４】
さらに、前記トレンチの上部を整形するステップの後で前記ＡＳＧ層を覆うキャップ層を形成するステップを備える、請求項３に記載の方法。
【請求項５】
前記ドーパント源材料をアニールするステップが、１０５０℃で３分間行われる、請求項１に記載の方法。
【請求項６】
前記ドーパント源材料を形成するステップが、さらに、
前記トレンチの側壁および下部表面を覆って前記ドーパント源材料を堆積するステップと、
前記トレンチにフォトレジスト材料を充填し、かつ前記フォトレジスト材料を所望の深さまで凹ますステップと、
前記トレンチの上部に付着した前記ドーパント源材料の部分をエッチングするステップとを備え、前記凹まされたフォトレジストがエッチング停止層として作用する、請求項１に記載の方法。
【請求項７】
さらに、
前記深いトレンチの下部から残っているフォトレジスト材料を除去するステップと、
熱アニールを行って、前記ドーパント源材料を前記基板中に拡散させるステップと、
前記ドーパント源材料および前記ドーパント源材料を覆って形成されたキャップ層を除去するステップとを備える、請求項６に記載の方法。
【請求項８】
前記ドーパント源材料をアニールするステップが、１０５０℃で３分間行われる、請求項７に記載の方法。
【請求項９】
前記アニールが、酸素含有雰囲気中で行われる、請求項８に記載の方法。
【請求項１０】
前記ドーパント源材料およびキャップ層を除去するステップが、緩衝フッ化水素（ＢＨＦ）エッチングおよび希釈フッ化水素（ＤＨＦ）エッチングの少なくとも１つで行われる、請求項７に記載の方法。
【請求項１１】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・デバイス用の縦型記憶セルを形成する方法であって、
半導体基板に深いトレンチを形成するステップと、
前記深いトレンチの下部を覆ってドーパント源材料を形成するステップと、
前記深いトレンチの上部を長方形の形状に整形するステップと、
前記ドーパント源材料をアニールしてトレンチ・コンデンサの埋込み極板を形成するステップとを備え、
前記埋込み極板が、前記深いトレンチの整形された上部に対して自己整合される方法。
【請求項１２】
前記深いトレンチの上部を整形するステップが、アンモニア・エッチングによって実施され、前記アンモニア・エッチングが前記基板材料の結晶方位に対して選択的なエッチング速度を有する、請求項１１に記載の方法。
【請求項１３】
前記ドーパント源材料は、砒素がドープされた酸化物（ＡＳＧ）を備える、請求項１１に記載の方法。
【請求項１４】
さらに、前記深いトレンチの上部を整形する前記ステップの後で前記ＡＳＧ層を覆うキャップ層を形成するステップを備える、請求項１３に記載の方法。
【請求項１５】
前記ドーパント源材料をアニールするステップが、１０５０℃で３分間行われる、請求項１１に記載の方法。
【請求項１６】
前記ドーパント源材料を形成するステップが、さらに、
前記トレンチの側壁および下部表面を覆って前記ドーパント源材料を堆積するステップと、
前記深いトレンチにフォトレジスト材料を充填し、かつ前記フォトレジスト材料を所望の深さまで凹ますステップと、
前記深いトレンチの上部に付着したドーパント源材料の部分をエッチングするステップとを備え、前記凹まされたフォトレジストがエッチング停止層として作用する、請求項１１に記載の方法。
【請求項１７】
さらに、
前記深いトレンチの下部から残っているフォトレジスト材料を除去するステップと、
熱アニールを行って、前記ドーパント源材料を前記基板中に拡散させるステップと、
前記ドーパント源材料およびドーパント源材料を覆って形成されたキャップ層を除去するステップとを備える、請求項１６に記載の方法。
【請求項１８】
前記ドーパント源材料をアニールするステップが、１０５０℃で３分間行われる、請求項１７に記載の方法。
【請求項１９】
前記アニールが、酸素含有雰囲気中で行われる、請求項１８に記載の方法。
【請求項２０】
前記ドーパント源材料およびキャップ層を除去するステップが、緩衝フッ化水素（ＢＨＦ）エッチングおよび希釈フッ化水素（ＤＨＦ）エッチングの少なくとも１つで行われる、請求項１７に記載の方法。
【請求項２１】
半導体メモリ記憶セルであって、
半導体基板に形成された深いトレンチと、
前記深いトレンチの下部に形成された埋込み極板領域と、
長方形の形状を有するように整形された前記深いトレンチの上部とを備え、
前記埋込み極板領域が、前記深いトレンチの整形された上部と自己整合されているメモリ記憶セル。
【請求項２２】
前記埋込み極板領域が、前記深いトレンチの前記下部を覆って形成されたドーパント源材料のアニールによって形成され、前記ドーパント源材料が、さらに、前記深いトレンチの前記上部の整形中に前記深いトレンチの前記下部を保護するように使用される、請求項２１に記載のメモリ記憶セル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、半導体構造および半導体デバイスの製法に関し、より詳細には、縦型ＤＲＡＭデバイスの自己整合された深いトレンチ整形を形成する方法に関する。
【背景技術】
【０００２】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、情報が半導体集積回路のコンデンサにデータ・ビットとして記憶される型の半導体メモリである。各ビットは、一般に、コンデンサとトランジスタから成る記憶セルに電荷の量として記憶される。実際のＤＲＡＭ回路は、通常、行と列で相互に接続されたメモリ・セルのアレイを含み、この行および列は一般にそれぞれワードラインおよびビットラインと呼ばれる。メモリ・セルからのデータの読出しまたはメモリ・セルへのデータの書込みは、選択されたワードラインおよびビットラインを活動かすることによって行われる。より具体的には、トレンチ型ＤＲＡＭメモリ・セルは、深いトレンチ（ＤＴ）・コンデンサに接続された金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含むことができる。トランジスタは、ゲート領域および拡散領域を含み、この拡散領域は、トランジスタの動作に依存して、ドレイン領域かまたはソース領域と呼ばれる。
【０００３】
一般に、深いトレンチ・コンデンサは、トレンチ形成が望ましくない領域を覆うマスクとしてフォトレジストまたは他の材料を用いた反応性イオン・エッチング（ＲＩＥ）のような１つまたは複数の従来技術を使用して、シリコン基板中に形成される。一般に、トレンチに導体材料（大抵は、ｎ型ドープ・ポリシリコン）を充填し、この導体材料は、コンデンサの１つの極板として作用し、通常「記憶ノード」と呼ばれる。コンデンサの第２の極板は、一般に、トレンチの下部を取り囲むｎ型ドープ領域からの外方拡散によって形成され、通常「埋込み極板」と呼ばれる。ノード誘電体層は、例えば、二酸化珪素（ＳｉＯ２）、窒化珪素（ＳｉＮ）、酸窒化珪素（ＳｉＯＮ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、または任意の他の誘電体材料であることができ、記憶ノードと埋込み極板を隔てるように設けられて、コンデンサを形成する。トランジスタとコンデンサの間の接続は、当技術分野で「埋込みストラップ（buried strap）」として知られているものを形成することで行われる。この埋込みストラップは、一般に、ドープド・ポリシリコンから基板へのドーパントの外方拡散で形成される。
【０００４】
平面伝達デバイスおよびトレンチ中の記憶ノードを含む平面型ＤＲＡＭデバイスに比べて、縦型ＤＲＡＭデバイスは、トレンチを利用して記憶ノードと伝達デバイスの両方を形成する。そのような縦型ＤＲＡＭデバイスには、大きな利点がある。例えば、メモリ密度が増加する。その理由は、縦型信号伝達デバイスのチャネル長は、凹み形成プロセスで決定され、したがって、リソグラフィの能力で制限される最小特徴サイズから切り離されるからである。また、縦型構成によって、メモリ密度が比例して減少することなく、チャネル長をより長くすることができる。また、ゲート酸化物の厚さおよび接合深さに相関してチャネル長を適切に拡大縮小して、チャネル・ドーピングを減らし、接合漏れを最小限にし、さらに保持時間を増すことができる。
【０００５】
キャリアが隣り合うデバイス（例えば、コンデンサ）間の基板を通って移動するのを防ぐために、隣り合う半導体デバイス間にデバイス分離領域が形成される。先進の半導体デバイスの製造では、一般に、トレンチ分離（ＩＴ）が使用される。きちんと画定されたトレンチが半導体基板に形成され、その後で、トレンチを基板の表面まで酸化物で埋めて、デバイス分離領域が実現される。ＩＴのない基板の残りの表面は、一般に、アクティブ領域と呼ばれる。
【０００６】
深いトレンチの形成中に、実際に結果として得られる深いトレンチの形状は、反応性イオン・エッチング（ＲＩＥ）・プロセスでのエッチング速度の結晶方位依存性のために、トレンチ上部が幾何学的に長方形でない。それどころか、エッチングされた深いトレンチの上部は、八角形の形状になっている。その上、デバイス処理中に発生するプロセスばらつきのために、深いトレンチに対するアクティブ領域の完全な位置合せは必ずしも達成されない。そのために、長方形でない形をした深いトレンチとＡＡ−ＤＴ位置合せ不良の組合せで、デバイス閾値電圧（Ｖｔ）のばらつきが起こることがあり、結果として、ＤＲＡＭデバイス性能が低下する。
【特許文献１】米国特許第６，４１４，３４７号
【特許文献２】米国特許第６，４４０，７９３号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、従来技術の前述の欠点を、半導体基板にメモリ記憶セルを形成する新しい方法によって解決することを目的とする。
【課題を解決するための手段】
【０００８】
本方法は、基板に形成された深いトレンチの下部を覆ってドーパント源材料を形成することを含む。トレンチの上部は、一般的に長方形の形状に整形される。そして、ドーパント源材料はアニールされて、トレンチ・コンデンサの埋込み極板を形成する。埋込み極板は、トレンチの整形された上部に対して自己整合されている。
【０００９】
他の態様で、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）・デバイス用の縦型記憶セルを形成する方法は、半導体基板に深いトレンチを形成し、かつこの深いトレンチの下部を覆ってドーパント源材料を形成することを含む。深いトレンチの上部は、一般的に長方形の形状に整形される。ドーパント源材料は、アニールされて、トレンチ・コンデンサの埋込み極板を形成し、ここで、埋込み極板は、深いトレンチの整形された上部に対して自己整合されている。
【００１０】
さらに他の態様で、半導体メモリ記憶セルは、半導体基板に最初に形成された深いトレンチを含む。埋込み極板領域が深いトレンチの下部に形成されており、深いトレンチの上部は、深いトレンチの最初の形成の後で、一般的に長方形の形状を有するように整形されている。埋込み極板領域は、深いトレンチの整形された上部に対して自己整合されている。
【００１１】
例示の図面に関連して、同様な要素は、いくつかの図で同様な番号が付いている。
【発明を実施するための最良の形態】
【００１２】
本明細書で、整形されたトレンチ上部に対して自己整合された埋込み極板を有するＤＲＡＭセルの整形された上部トレンチ構造および方法を開示する。簡単に言えば、深いトレンチの上部を一般的に長方形の形状に整形するプロセスが集積化方法に組み込まれ、それによって、縦型ゲート・デバイスにおいて深いトレンチ（ＤＴ）に対するアクティブ領域（ＡＡ）の重なりを改善する。
【００１３】
最初に、図１および２を参照すると、ＤＲＡＭデバイスの深いトレンチとアクティブ領域１０６の間に位置合せ不良がない状態で、それぞれ整形されない深いトレンチ１０２と長方形の整形された深いトレンチ１０４の比較を示す模式的な上面図である。理解することができるように、整形されないトレンチ１０２の上部は、先に述べた結晶方位に依存したエッチング・プロセスによって形作られた八角形になる。深いトレンチに対するアクティブ領域の位置合せが満足である限り、整形されないトレンチ１０２は、一般に、縦型ＤＲＡＭデバイスの閾値電圧シフトの点で問題がない。
【００１４】
しかし、例えば図３に示すような位置合せ不良がある場合には、矢印１０８で示すように、アクティブ領域１０６は２つの隣接する結晶面の角を横切る。これによって、結果として、デバイス閾値電圧の乱れが生じ、したがってデバイス性能が低下する。他方で、図４に示すように、深いトレンチの上部が一般に長方形的に整形された場合、同じアライメント・シフトでアクティブ領域１０６は深いトレンチ角を横切らなくなる。
【００１５】
したがって、この問題に対処するために、深いトレンチの整形（すなわち、トレンチの八角形の上部を整形して長方形にするプロセス）を開発した。最初に、図５から７に示すように、深いトレンチ／ＤＲＡＭセル形成プロセスの最終段階で、この整形を試験した。特に、図５は、一般的に１２２で示す完成されたトレンチ・コンデンサの上にトレンチ上部酸化物材料１２０を形成することを示す。（留意されたいことであるが、コンデンサの埋込み極板部は図５〜７に示さない。）図５の下部の下向き断面スライスに示すように、トレンチ上部酸化物１２０は、トレンチ１２４の八角形の上部を整形する前に形成される。図６に示すように、アンモニア・ウェット・エッチングで、トレンチ１２４の上部を一般的に長方形の形に広げ、その後で、図７に示すように、ゲート誘電体１２６（酸化物のような）を形成する。
【００１６】
残念ながら、このＤＴ上部整形方法に見つかった１つの問題は、前の処理ステップ中にトレンチがもっと大きく広がったときに、隣り合うトレンチが結合するかもしれないことである。この結合するトレンチで、次に、ウェーハ上で膜剥離が起こることがあり、そして今度は、この膜剥離によって、ひどい汚染問題が生じる。その上、トレンチ上部材料１２０の形成後に上部トレンチを整形すると、矢印１２８で示すように、トレンチ上部材料１２０とゲート誘電体１２６の間の角が不規則になるために、垂直ゲート誘電体１２６の信頼性が低下する。したがって、トレンチ結合またはゲート誘電体信頼性低下あるいはその両方を引き起こすことなく、縦型アレイ・デバイスのＡＡ−ＤＴの重なり公差を改善するトレンチ整形プロセスを実施できることが望ましい。
【００１７】
したがって、本発明の実施例に従って、図８〜１８は、縦型ＤＲＡＭセルをつくるために使用することができる例示的なプロセス順序を示し、このプロセス順序では、トレンチの上部がトレンチの下部に外方拡散で形成される埋込み極板と位置合せされるようなやり方で、縦型ＤＲＡＭセルの深いトレンチの上部は整形される。トレンチの整形は、トレンチ上部材料の形成前に行われる。
【００１８】
図８に示すように、開始の材料は、随意の酸化物層２０４の上に形成されたパッド層２０２（例えば、窒化物）を有する半導体基板２００である。基板２００は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、ガリウム砒素（ＧａＡｓ）、ガリウム燐（ＧａＰ）、その他のような、任意の適切な半導体材料である。パッド酸化物層２０４の厚さは、約１ナノメートル（ｎｍ）から約２０ｎｍであることができ、一方で、パッド窒化物層２０２の厚さは、約２０ｎｍから約５００ｎｍであることができる。
【００１９】
図９は、公知の従来式トレンチ形成技法によりパッド層２０２、２０４を用いて基板２００に深いトレンチ２０６を形成する様子を示している。トレンチ２０６の深さは、例えば、約１ミクロン（μｍ）〜１５μｍである。図７の上から見た部分から、トレンチ２０６の上部の形状は８角形であることに留意されたい。さらに、明確にするために、図の上から見た部分は断面の様子を示しており、したがって、トレンチ２０６の底部自体に存在する何らかの材料を示すものではない。
【００２０】
それから、図１０に示すように、ドーパント源材料２０８をトレンチ側壁に堆積し、このドーパント源材料は、トレンチ・コンデンサの埋込み極板形成中に基板に拡散するドーパント材料を供給するように使用する。ドーパント源材料は、ｎ型埋込み極板の場合に砒素（Ａｓ）、燐（Ｐ）、アンチモン（Ｓｂ）、またはｐ型埋込み極板が望ましい場合には硼素（Ｂ）のようなドーパントを含む任意の適切な材料である。しかし、好ましいドーパント材料は、砒素ドープ珪酸塩ガラス（ＡＳＧ）である。低圧化学気相成長法（ＬＰＣＶＤ）およびプラズマ化学気相成長法（ＰＥＣＶＤ）、その他のような化学気相成長（ＣＶＤ）プロセスによって、ドーパント源材料を堆積することができる。以下で説明する例示の実施例では、ドーパント源材料としてＡＳＧを使用する。ＡＳＧ層２０８の厚さは、例えば、トレンチの大きさに依存して約５ｎｍから約１００ｎｍまでであればよい。
【００２１】
ＡＳＧ層２０８がトレンチ側壁に形成されるやいなや、トレンチ２０６にフォトレジスト２１０を充填し、その後で、図１１に示すように、このフォトレジスト２１０を所定の深さまで凹ます。凹んだフォトレジスト２１０は、次のプロセス・ステップ中にエッチング停止層として作用し、その結果、ＡＳＧ層２０８は、深いトレンチ２０６の上部から除去されるが、一方で、埋込み極板形成をおこなうためにトレンチ２０６の下部には残るようになる。フォトレジスト凹み形成ステップは、例えば、化学ドライ・エッチング（ＣＤＥ）・プロセスで行うことができる。図１２に示すように、トレンチ２０６の上部のＡＳＧ層２０８は取り除かれ、一方で、トレンチ２０６の下部のＡＳＧはフォトレジスト２１０によって保護される。ＡＳＧ材料の除去は、緩衝フッ化水素（ＢＨＦ）エッチングまたは希釈フッ化水素（ＤＨＦ）エッチングで行うことができる。その後で、下部トレンチに残っているフォトレジストは、硫酸／過酸化水素（Ｈ２ＳＯ４／Ｈ２Ｏ２）のようなウェット・プロセスで、またはＣＤＥまたは灰化（ashing）のようなドライ・プロセスで取り除かれる。その結果、トレンチ２０６の下部のみが、ＡＳＧ層２０８によって覆われる。
【００２２】
次に図１３を参照して、トレンチ２０６の上部の整形を説明する。アンモニア・ウェット・エッチングを使用することによって、アンモニアはシリコンの異なる結晶面を異なる速度でエッチングするために、八角形トレンチ表面は一般的に長方形の形状に整形される。さらに、下部トレンチ表面はＡＳＧ層２０８で保護されているので、そこでは整形は起こらない。プロセスのこの特定の点で上部トレンチ表面が整形されるので、この上部トレンチ表面は埋込み極板に対して自己整合される。例えばＫＯＨエッチングまたはプラズマ・エッチングのような、異なる結晶方位で異なるエッチング速度を有する他のエッチング・プロセスをトレンチ整形に使用することができる。それから、図１４に示すように、トレンチ側壁全体を覆うようにキャップ層２１２を形成して、ＡＳＧ層２０８を封じ込める。キャップ層２１２は、例えば、ドープされない酸化物、ポリシリコン、窒化物材料であることができる。キャップ層は、知られているＣＶＤプロセスで形成することができる。
【００２３】
図１５に示すように、熱アニールでドーパントを基板中に動かして、整形された上部トレンチに対して自己整合された埋込み極板２１４を形成する。好ましくは約８００℃から約１２００℃の温度で約１分から約６０分、より好ましくは約１０５０℃で約３分間、ウェーハを熱的にアニールする。アニール環境は、酸素、窒素、水素、アルゴン、またはそれらの任意の組合せを含むことができる。酸素が存在する場合、ＡＳＧで覆われた下部トレンチの側壁は酸化して、酸化物層（図示しない）を形成する。それから、図１６に示すように、キャップ層２１２とＡＳＧ層２０８の両方をＢＨＦまたはＤＨＦで取り除く。酸素を含んだ環境中でアニールを行う場合、上述の形成された酸化物層は、ＡＳＧおよびキャップ層と共に取り除かれて、トレンチの下部に（図示しない）ボトル形状が形成される（ボトルは、図示しない）。形成されたボトル形状は、また、トレンチの整形された上部に対して整合されている。
【００２４】
この時点で、トレンチ・コンデンサの形成を完成するためのノード誘電体材料２１６（例えば、Ｓｉ３Ｎ４、ＳｉＯＮ、ＳｉＯ２、または他の高誘電率材料）およびノード導体材料２１８（例えば、ドープド・ポリシリコン）の堆積を含んだ、図１７に示す縦型ＤＲＡＭデバイス形成の残りのステップのために、セルを準備する。また、縦型デバイスは、上部トレンチのアクセス・トランジスタを下部トレンチのトレンチ・コンデンサから分離するためのカラー２２０（例えば、酸化物）も含む。トレンチ上部の絶縁材料２２２（例えば、酸化物）は、ゲート導体２２４をノード導体２１８から分離する。ゲート誘電体２２６（例えば、酸化物）は、縦型トランジスタの上部トレンチ側壁に形成される。その上、埋込みストラップ２２８で、ノード導体はアクセス・トランジスタの外方拡散部２３０に電気的に短絡される。縦型トランジスタの形成に関するさらなる情報は、例えば本出願の譲受人に譲渡された米国特許第６，４１４，３４７号および第６，４４０，７９３号等に見出すことができる。
【００２５】
最後に、図１８は、隣り合うセル／デバイスを電気的に分離するための分離トレンチ２３２の形成を示す。ここでは、トレンチは、エッチングされ、それから酸化物のような絶縁材料で埋められる。
【００２６】
このようにして理解されることであろうが、デバイス・アクティブ領域の深いトレンチに対する位置合せ不良があるときでも、整形された方形のトレンチ上部の結果として、アクティブ領域は、依然として、基板結晶面の１つの方位を横切るだけである。その上、予期されることであるが、上述の開示は、下部トレンチを整形することなく上部トレンチを整形するどのような方式も意図している。例えば、ＡＳＧを、窒化物、ＳｉＣ、ＳｉＧｅ、またはドープされていない酸化物のような任意の他の材料に取り替えて、下部トレンチをレジスト凹み部で覆うことができる。言い換えれば、トレンチの下部を整形から保護するために使用される材料はまた、必ずしも、埋込み極板を形成するために使用されるドーパント源材料ではない。
【００２７】
図５〜７に示すトレンチ上部酸化物後の整形方法と比べて、本方式にはいくつかの有利点がある。第１に、深いトレンチの上部の整形は、デバイス製造の初期段階で行われるので、トレンチは合併（merging）問題を起こしにくい。第２に、トレンチの下部はＡＳＧで覆われているので、ウェット・エッチング中に上部だけが整形される。したがって、トレンチの下部に例えば側面のくぼみのような欠陥がある場合、そのような欠陥は上述のプロセスで悪化しない。最後に、上部トレンチの側壁のＡＳＧ残留物は、整形中に持ち上げられて取れるので、上部トレンチへの望ましくない砒素ドーピングが抑制される。
【００２８】
本発明は、好ましい実施例に関連して説明したが、当業者は理解することであろうが、本発明の範囲から逸脱することなく、様々な変更を行うことができ、また本発明の要素の代わりに同等物を使用することができる。その上、本発明の基本的な範囲から逸脱することなく、特定の状況または材料を本発明の教示に合わせるように多くの修正を行うことができる。したがって、本発明は、本発明を実施するために熟慮された最善の態様として開示された特定の実施例に限定されず、本発明は添付の特許請求の範囲内に含まれる全ての実施態様を含む意図である。
【図面の簡単な説明】
【００２９】
【図１】ＤＲＡＭデバイスの深いトレンチとアクティブ領域の間に位置合せ不良がない状態で、整形されてない深いトレンチを示す模式図である。
【図２】ＤＲＡＭデバイスの深いトレンチとアクティブ領域の間に位置合せ不良がない状態で、長方形の整形された深いトレンチを示す模式図である。
【図３】ＤＲＡＭデバイスの深いトレンチとアクティブ領域の間に位置合せ不良がある状態で、整形されてない深いトレンチを示す模式図である。
【図４】ＤＲＡＭデバイスの深いトレンチとアクティブ領域の間に位置合せ不良がある状態で、長方形の整形された深いトレンチを示す模式図である。
【図５】縦型ＤＲＡＭセルの形成で利用された１つの可能なトレンチ整形プロセスを示す図である。
【図６】縦型ＤＲＡＭセルの形成で利用された１つの可能なトレンチ整形プロセスを示す図である。
【図７】縦型ＤＲＡＭセルの形成で利用された１つの可能なトレンチ整形プロセスを示す図である。
【図８】本発明の実施例に従った、トレンチの上部のための自己整合深いトレンチ整形プロセスを示す断面図および上面図である。
【図９】本発明の実施例に従った、トレンチの上部のための自己整合深いトレンチ整形プロセスを示す断面図および上面図である。
【図１０】本発明の実施例に従った、トレンチの上部のための自己整合深いトレンチ整形プロセスを示す断面図および上面図である。
【図１１】本発明の実施例に従った、トレンチの上部のための自己整合深いトレンチ整形プロセスを示す断面図および上面図である。
【図１２】本発明の実施例に従った、トレンチの上部のための自己整合深いトレンチ整形プロセスを示す断面図および上面図である。
【図１３】本発明の実施例に従った、トレンチの上部のための自己整合深いトレンチ整形プロセスを示す断面図および上面図である。
【図１４】本発明の実施例に従った、トレンチの上部のための自己整合深いトレンチ整形プロセスを示す断面図および上面図である。
【図１５】本発明の実施例に従った、トレンチの上部のための自己整合深いトレンチ整形プロセスを示す断面図および上面図である。
【図１６】本発明の実施例に従った、トレンチの上部のための自己整合深いトレンチ整形プロセスを示す断面図および上面図である。
【図１７】本発明の実施例に従った、トレンチの上部のための自己整合深いトレンチ整形プロセスを示す断面図および上面図である。
【図１８】本発明の実施例に従った、トレンチの上部のための自己整合深いトレンチ整形プロセスを示す断面図および上面図である。
【符号の説明】
【００３０】
１２２  トレンチ・コンデンサ
２００  基板
２０６  トレンチ
２０８  ドーパント源材料（ＡＳＧ層）
２１０  フォトレジスト
２１２  キャップ層
２１４  埋込み極板
２１６  ノード誘電体材料
２１８  ノード導体材料（ドープド・ポリシリコン）
２２０  カラー（酸化物）
２２２  絶縁材料（酸化物）
２２４  ゲート導体
２２６  ゲート誘電体（酸化物）
【図１】
2005051246.tif 000003
【図２】
2005051246.tif 000004
【図３】
2005051246.tif 000005
【図４】
2005051246.tif 000006
【図５】
2005051246.tif 000007
【図６】
2005051246.tif 000008
【図７】
2005051246.tif 000009
【図８】
2005051246.tif 000010
【図９】
2005051246.tif 000011
【図１０】
2005051246.tif 000012
【図１１】
2005051246.tif 000013
【図１２】
2005051246.tif 000014
【図１３】
2005051246.tif 000015
【図１４】
2005051246.tif 000016
【図１５】
2005051246.tif 000017
【図１６】
2005051246.tif 000018
【図１７】
2005051246.tif 000019
【図１８】
2005051246.tif 000020