(57)【要約】    【課題】  異なる出力電圧であってもトランスの二次巻線の巻数を変えることなく、同じ巻数の二次巻線から任意の出力電圧を取り出せるようにする。    【解決手段】  トランス４の二次側において、降圧整流回路６と昇圧整流回路７ａ，７ｂとを混在させる。これにより、二次巻線４ｂの誘起電圧よりも低い出力電圧Ｖ１だけでなく、高い出力電圧Ｖ２，Ｖ３も自由に取り出せるようになる。そのため、二次巻線４ｂ，４ｃ，４ｄの巻数を共通にして、様々な出力電圧Ｖ１，Ｖ２，Ｖ３を発生させることが可能になり、共通の二次巻線４ｂ，４ｃ，４ｄを使用したトランス４の標準化を図ることができる。【選択図】  図１
2005073402.tif 000002
【特許請求の範囲】
【請求項１】
トランスの一次巻線に入力電圧を断続的に印加する主スイッチング素子と、前記トランスの二次巻線に誘起される電圧を整流平滑する降圧出力回路とを備え、各々の前記降圧出力回路から前記二次巻線の誘起電圧よりも低い出力電圧を個別に取り出す多出力スイッチング電源装置において、
前記二次巻線の誘起電圧よりも高い出力電圧を取り出せる昇圧出力回路を、前記降圧出力回路の代わりに設けたことを特徴とする多出力スイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各々の出力回路から異なる出力電圧を個別に供給する多出力スイッチング電源装置に関する。
【背景技術】
【０００２】
各々の出力回路から異なる出力電圧を個別に供給する多出力スイッチング電源装置として、例えば特許文献１には、一方の出力電圧の変動を第１の制御回路にフィードバックして、トランスの一次側にある主スイッチング素子を制御する一方で、他方の出力電圧の安定化を図るために、各出力電圧の変動を検出しつつ、第１の制御回路の制御タイミングに同期して、トランスの二次側にある出力回路に組み込まれたスイッチング素子を制御する第２の制御回路を備えたものが提案されている。
【０００３】
図６は、こうした多出力スイッチング電源装置の一例を示している。同図において、１，２は入力電圧Ｖinが印加される入力端子、３は入力平滑コンデンサで入力端子１，２間に接続される。４は一次側と二次側とを絶縁するトランスで、一次巻線４ａと主スイッチング素子であるＮＰＮトランジスタ５との直列回路が入力端子１，２間に接続される。そしてトランジスタ５のベースは図示しない制御回路からのパルス駆動信号が与えられ、ＰＷＭ制御されるようになっている。
【０００４】
一方、トランス４は複数の二次巻線４ｂ，４ｃ，４ｄを備えており、各々の二次巻線４ｂ，４ｃ，４ｄには、例えば図６に示すように、整流用ダイオード13，転流用ダイオード14，チョークコイル15，および出力平滑コンデンサ18で構成される降圧出力回路としての降圧整流回路６ａ，６ｂ，６ｃ（降圧整流回路６ｂ，６ｃは同構成のため図示しない）がそれぞれ接続されている。より具体的には、二次巻線４ｂのドット側が、整流用ダイオード13のアノードに接続され、整流用ダイオード13のカソードはインダクタンスであるチョークコイル15の一端と、転流用ダイオード14のカソードに接続される。そして二次巻線４ｂの非ドット側は、転流用ダイオード14のアノードと、容量素子である出力平滑コンデンサ18の他端と、出力端子９に接続される。またチョークコイル15の他端は出力平滑コンデンサ18の一端と、出力端子８に接続される。そして、降圧整流回路６ａで整流，平滑された出力電圧Ｖ１が出力端子８，９間から、降圧整流回路６ｂで整流，平滑された出力電圧Ｖ２が出力端子10，11間から、さらに降圧整流回路６ｃで整流，平滑された出力電圧Ｖ３が出力端子12，13間にそれぞれ発生するようになっている。
【０００５】
なお、図７には図示していないが、各出力電圧４ｂ，４ｃ，４ｄの安定化を図るために、降圧整流回路６ａ，６ｂ，６ｃには磁気増幅器としてのマグアンプが設けられている。このマグアンプによる各出力電圧４ｂ，４ｃ，４ｄの制御については周知であるため、ここではその詳細な説明を省略する。
【０００６】
次に上記構成についてその作用を説明すると、図示しない制御回路からのパルス駆動信号がトランジスタ５のベースへ入力され、このトランジスタ５がスイッチング動作を開始すると、入力電圧Ｖinがトランス４の一次巻線４ａに断続的に印加される。トランジスタ５がオンの時には、トランス４の一次巻線４ａに入力電圧Ｖinが印加されるため、二次巻線４ｂ，４ｃ，４ｄにはドット側を正極性とする電圧が誘起される。ここで、降圧整流回路６ａは、整流素子である整流用ダイオード13が順バイアスされて導通する一方で、転流素子である転流用ダイオード14は逆バイアスされて非導通となり、チョークコイル15にエネルギーを蓄えつつ、出力平滑コンデンサ18で平滑された出力電圧Ｖ１が、出力端子８，９間に出力される。また、これは他の降圧整流回路６ｂ，６ｃも同様であり、各々独自の出力電圧Ｖ２，Ｖ３が、出力端子10，11間および出力端子12，13間からそれぞれ出力される。
【０００７】
一方、トランジスタ５がオフすると、トランス４の一次巻線４ａへの入力電圧Ｖinの供給が途絶えるので、二次巻線４ｂの非ドット側端子に正極性の電圧が発生する。すると前述の降圧整流回路６ａでは、整流用ダイオード13が逆バイアスされて非導通となり、転流用ダイオード14が導通して、それまでチョークコイル15に蓄えられていたエネルギーが放出されつつ、引き続き出力端子８，９間に出力平滑コンデンサ18で平滑された出力電圧Ｖ１が出力される。また、これは他の降圧整流回路６ｂ，６ｃも同様であり、引き続き各々独自の出力電圧Ｖ２，Ｖ３が、出力端子10，11間および出力端子12，13間からそれぞれ出力される。
【特許文献１】特開２００１−１６９５５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図６や図７に示す降圧整流回路６ａは、整流用ダイオード13が導通すると、チョークコイル15の両端間に二次巻線４ｂの誘起電圧と出力電圧Ｖ１との差電圧が印加され、転流用ダイオード14が導通すると、チョークコイル15の両端間電圧が出力電圧Ｖ１として出力されるいわば降圧形回路としての構成を有している。そのため、トランジスタ５のオン時に転流用ダイオード14の両端間に発生する電圧をＶpとすると、降圧整流回路６ａで整流平滑された後の出力電圧Ｖ１は、電圧Ｖpにトランジスタ５のデューティ比（一周期に対するオン時間の比）Ｄを掛けた、Ｖp×Ｄに概ね等しくなって、少なくとも二次巻線４ｂの誘起電圧よりも高い電圧を取り出すことはできない。
【０００９】
このことは、複数の二次巻線４ｂ，４ｃ，４ｄにそれぞれ降圧整流回路６ａ，６ｂ，６ｃを接続してなる多出力スイッチング電源装置において、各出力電圧Ｖ１，Ｖ２，Ｖ３がそれに対応する二次巻線４ｂ，４ｃ，４ｄの巻数によって決められてしまうという制約を受ける。即ち、各々の出力電圧Ｖ１，Ｖ２，Ｖ３に依存して、二次巻線４ｂ，４ｃ，４ｄの巻数を決めなければならないため、出力電圧Ｖ１，Ｖ２，Ｖ３と二次巻線４ｂ，４ｃ，４ｄが自ずと一対一の関係になってしまい、共通の二次巻線４ｂ，４ｃ，４ｄを使用したトランス４の標準化を図ることができない。
【００１０】
本願発明は上記問題点に鑑み、異なる出力電圧であってもトランスの二次巻線の巻数を変えることなく、同じ巻数の二次巻線から任意の出力電圧を取り出せる多出力スイッチング電源装置を提供することをその目的とする。
【課題を解決するための手段】
【００１１】
本発明における多出力スイッチング電源装置は、トランスの一次巻線に入力電圧を断続的に印加する主スイッチング素子と、前記トランスの二次巻線に誘起される電圧を整流平滑する降圧出力回路とを備え、各々の前記降圧出力回路から前記二次巻線の誘起電圧よりも低い出力電圧を個別に取り出す多出力スイッチング電源装置において、前記二次巻線の誘起電圧よりも高い出力電圧を取り出せる昇圧出力回路を、前記降圧出力回路の代わりに設けて構成される。
【００１２】
この場合、トランスの二次側において、降圧整流回路と昇圧整流回路とを混在させることによって、二次巻線の誘起電圧よりも低い出力電圧だけでなく、二次巻線の誘起電圧よりも高い出力電圧も自由に取り出せるようになり、二次巻線の巻数を共通にして、様々な出力電圧を発生させることが可能になる。
【発明の効果】
【００１３】
本発明の多出力スイッチング電源装置によれば、異なる出力電圧であってもトランスの二次巻線の巻数を変えることなく、同じ巻数の二次巻線から任意の直流電圧を取り出せるので、共通の巻数の二次巻線を有するトランスの標準化が行えるようになる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好ましい実施例について、添付する図１〜図４を参照して詳細に説明する。尚、従来例の図６，図７と構成が重複するものについては同一の符号を付し、その説明を極力省略する。
【００１５】
多出力スイッチング電源装置の全体構成を示す図１において、本実施例ではトランス４の二次側に複数の二次巻線４ｂ，４ｃ，４ｄを備えているが、この二次巻線４ｂ，４ｃ，４ｄの少なくとも一つ以上（本実施例では、二次巻線４ｃ，４ｄ）には、降圧整流回路６ではなく昇圧出力回路である昇圧整流回路７ａ，７ｂを接続して構成される。昇圧整流回路７ａ，７ｂは、二次巻線４ｃ，４ｄの誘起電圧よりも高い出力電圧Ｖ２，Ｖ３を発生させる電源ユニットの出力チャンネルＣＨ２，ＣＨ３に組み込まれる。また、降圧整流回路６の回路構成は、前記図６で示した通りであり、これは二次巻線４ｂの誘起電圧よりも低い出力電圧Ｖ１を発生させる電源ユニットの出力チャンネルＣＨ１に組み込まれる。但し、二次巻線４ｂ，４ｃ，４ｄの巻数は各出力チャンネルＣＨ１，ＣＨ２，ＣＨ３共に同数で、同じ部品構成となっている。
【００１６】
図２は、昇圧整流回路７ａの回路構成を示している（昇圧整流回路７ｂは同構成のため図示しない）。本実施例における昇圧整流回路７ａは、図６に示す降圧整流回路６において、チョークコイル15と出力平滑コンデンサ18との間に、二次巻線４ｃの誘起電圧を昇圧または降圧することのできる昇降圧チョッパ回路31を備えている。この昇降圧チョッパ回路31は、チョークコイル15の他端にドレイン（一端）を接続し、二次巻線４ｃと転流用ダイオード14との接続点にソース（他端）を接続したスイッチ素子としてのＭＯＳＦＥＴ32と、出力平滑コンデンサ18からの電荷がチョークコイル15やＭＯＳＦＥＴ32に流れ込むことを防止する逆流防止素子であるダイオード33と、ＭＯＳＦＥＴ32のゲートに接続する抵抗34とにより構成され、後述するバッファ49からＭＯＳＦＥＴ32に与えられるパルス制御信号により、このＭＯＳＦＥＴ32のオン・オフタイミングを変えることで、チョークコイル７を昇圧用または降圧用のインダクタンスとして機能させるようにしている。なお、36は出力端子10，11間に接続する負荷である。
【００１７】
一方、前記ＭＯＳＦＥＴ32のオン・オフタイミングを決めるために、任意のパルス幅を有するパルス制御信号をＭＯＳＦＥＴ32のゲートに供給するＰＷＭ制御回路41が設けられる。図２に示す昇圧用のＰＷＭ制御回路41は、二次巻線４ｃの誘起電圧よりも高い出力電圧Ｖ２を取り出すためのものであるが、降圧用のＰＷＭ制御回路71については後ほど説明する。
【００１８】
ＰＷＭ制御回路41は、トランジスタ５がオンすると二次巻線４ｃに誘起される電圧に同期して、Ｈ（高）レベルの矩形波ａを生成するパルス成形回路42と、パルス成形回路42からの矩形波ａが立ち上がると電圧レベルが低下し、この矩形波が立ち下がると電圧レベルが上昇する反転ノコギリ波形ｃを生成する反転ノコギリ波発生回路43と、出力端子10，11間に分圧抵抗44，45を直列接続して構成され、出力電圧Ｖ２tを分圧した検出電圧ｄを分圧抵抗44，45の接続点から出力する出力電圧検出回路46と、出力電圧検出回路46からの検出電圧ｄと反転ノコギリ波発生回路43からの反転ノコギリ波ｃとを比較して、その比較結果に応じてＨレベルまたはＬ（低）レベルの矩形波ｂを発生するコンパレータ47と、パルス成形回路42からの矩形波ａがＨレベルで、コンパレータ47からの矩形波ｂがＬレベルのときにのみ、Ｈレベルの矩形波（ａ−ｂ）を出力する引算器48と、引算器48からの矩形波（ａ−ｂ）をスイッチ素子であるＭＯＳＦＥＴ32のゲートにパルス制御信号（ゲートドライブパルス）として供給する駆動手段としてのバッファ49とにより構成される。なお、昇降圧チョッパ回路31およびＰＷＭ制御回路41以外の回路構成は、図６に示したものと全て共通している。
【００１９】
次に、図３の波形図を参照しながら、上記構成の作用について説明する。なお、この図３において、上段は二次巻線４ｃのドット側に発生するトランス４の二次タップ電圧であり、以下、パルス成形回路42からの矩形波ａと、反転ノコギリ波発生回路43からの反転ノコギリ波ｃおよび出力電圧検出回路46からの検出電圧ｄと、コンパレータ47からの矩形波ｂと、引算器48からの矩形波（ａ−ｂ）と、ＭＯＳＦＥＴ32のドレイン・ソース間電圧をそれぞれ示している。
【００２０】
主スイッチ素子であるトランジスタ５のスイッチングに伴い、入力電圧Ｖinがトランス４の一次巻線４ｂ，４ｃ，４ｄに断続的に印加される。この一連の動作において、トランジスタ５がオン状態の時には、二次巻線４ｃのドット側を正極性とする電圧Ｖtapが誘起され、整流用ダイオード13は順バイアスされ導通する一方で、転流用ダイオード14は逆バイアスされ非導通になる。ここで二次巻線４ｃに誘起電圧Ｖtapが発生するのに同期して、ＰＷＭ制御回路41のパルス成形回路42からは、誘起電圧Ｖtapが立ち上がるよりも僅かに早く、Ｈレベルの矩形波ａが発生する。なお、ここでは誘起電圧Ｖtapの立ち上がりと同時に、パルス成形回路42からＨレベルの矩形波ａを発生させてもよい。パルス成形回路42からの矩形波ａがＨレベルに切り替わったことを受けて、反転ノコギリ波発生回路43はその電圧レベルが傾斜減少する反転ノコギリ波ｃをコンパレータ47に出力する。コンパレータ47は反転ノコギリ波ｃと出力電圧検出回路46からの検出電圧ｄを比較するが、誘起電圧Ｖtapが発生した直後は、検出電圧ｄよりも反転ノコギリ波ｃの電圧レベルが高いので、コンパレータ47からはＬレベルの矩形波ｂが出力され、引算器48からはＨレベルの矩形波（ａ−ｂ）が出力される。
【００２１】
こうして、二次巻線４ｃに誘起電圧Ｖtapが発生する期間において、検出電圧ｄよりも反転ノコギリ波ｃの電圧レベルが低くなるまでは、バッファ49を介してＭＯＳＦＥＴ32のゲートにＨレベルのパルス制御信号が与えられ、ＭＯＳＦＥＴ32がオン状態になる。そのため、二次巻線４ｃ，チョークコイル15，ＭＯＳＦＥＴ32，二次巻線４ｃからなる閉ループが形成され、チョークコイル15を流れる電流が増加して、より多くのエネルギーを蓄えて行く。
【００２２】
やがて、二次巻線４ｃのドット側に誘起電圧Ｖtapが発生する期間中に、反転ノコギリ波ｃの電圧レベルが出力電圧検出回路46からの検出電圧ｄよりも低くなると、引算器48からの矩形波（ａ−ｂ）がＬレベルに転じて、ＭＯＳＦＥＴ32はターンオフする。こうなると、チョークコイル15の両端間にはそれまで蓄えられたエネルギーによる逆起電力が発生し、ＭＯＳＦＥＴ32のドレイン・ソース間には、二次巻線４ｃの誘起電圧Ｖtapにチョークコイル７のフライバック電圧Ｖflybuckを加えた昇圧電圧が発生する。そのため、出力端子10，11間に発生する出力電圧Ｖ２は、この昇圧した電圧Ｖtap＋Ｖflybuckとほぼ同レベルとなる。
【００２３】
その後、主スイッチ素子であるトランジスタ５がオフすると、二次巻線４ｃの非ドット側を正極性とする電圧が発生して、整流用ダイオード13は逆バイアスされ非導通になる一方で、転流用ダイオード14は順バイアスされ導通する。このときＰＷＭ制御回路41のパルス成形回路42からは、誘起電圧Ｖtapが立ち上がるよりも僅かに遅く、Ｌレベルの矩形波ａが発生する。なお、ここでは誘起電圧Ｖtapの立ち下がりと同時に、パルス成形回路42からＬレベルの矩形波ａを発生させてもよい。パルス成形回路42からの矩形波ａがＬレベルに切り替わったことを受けて、反転ノコギリ波発生回路43はその電圧レベルが傾斜増加する反転ノコギリ波ｃをコンパレータ47に出力する。コンパレータ47は反転ノコギリ波ｃと出力電圧検出回路46からの検出電圧ｄを比較するが、反転ノコギリ波ｃの電圧レベルは検出電圧ｄよりも低く、コンパレータ47からはＨレベルの矩形波ｂが出力され、且つパルス成形回路42からの矩形波ａはＬレベルなので、引算器48からの矩形波（ａ−ｂ）は引き続きＬレベルのままであり、ＭＯＳＦＥＴ32はオフ状態を継続する。このとき、ＭＯＳＦＥＴ32のドレイン・ソース間には電圧が発生しない。
【００２４】
やがて、二次巻線４ｃに誘起電圧Ｖtapが発生する期間が近づき、パルス成形回路42からＨレベルの矩形波ａが発生するようになると、ＭＯＳＦＥＴ32がオン状態になり、前述の動作を繰り返す。なお、ＭＯＳＦＥＴ32がオンしている間は、出力平滑コンデンサ18側からチョークコイル15やＭＯＳＦＥＴ32へのエネルギーの移動が、ダイオード33によって阻止される。
【００２５】
ここまでは昇降圧チョッパ回路31の昇圧動作について述べたが、ＭＯＳＦＥＴ32のスイッチング制御を、誘起電圧Ｖtapが発生するタイミングより少し遅れてオンにすることで、チョークコイル15に短期間エネルギーを蓄えるようにし、トランジスタ５がオフして、二次巻線４ｃの非ドット側を正極性とする電圧が発生した後に、ＭＯＳＦＥＴ32をオフにすれば、そこでチョークコイル15に蓄えたエネルギーが放出され、二次巻線４ｃに誘起される電圧よりも低い出力電圧Ｖ２を得ることができる。
【００２６】
図４は、こうした降圧動作を実現するための回路構成を示したものである。ここでのＰＷＭ制御回路71は、図２における反転ノコギリ波発生回路43に代わって、パルス成形回路42からの矩形波ａが立ち上がると電圧レベルが上昇し、この矩形波が立ち下がると電圧レベルが下降するノコギリ波形ｃ’を生成するノコギリ波発生回路73が設けられ、また引算器48に代わって、パルス成形回路42からの矩形波ａとコンパレータ47からの矩形波ｂがいずれもがＨレベルのときにのみ、Ｈレベルの矩形波（ａ＆ｂ）を出力するＡＮＤ回路78が設けられる。その他の構成は、図２に示すものと共通している。
【００２７】
上記図３の回路構成における動作を、図５の波形図に基づき説明すると、主スイッチ素子であるトランジスタ５がオンし、二次巻線４ｃのドット側に正極性の誘起電圧Ｖtapが発生する時点では、パルス生成回路42からＨレベルの矩形波ａが発生しており、このパルス成形回路42からの矩形波ａがＨレベルに切り替わったことを受けて、ノコギリ波発生回路73はその電圧レベルが傾斜上昇するノコギリ波ｃ’をコンパレータ47に出力する。コンパレータ47はノコギリ波ｃ’と出力電圧検出回路46からの検出電圧ｄを比較するが、誘起電圧Ｖtapが発生した直後は、検出電圧ｄよりもノコギリ波ｃ’の電圧レベルが低いので、コンパレータ47からはＬレベルの矩形波ｂが出力され、ＡＮＤ回路78からの矩形波（ａ＆ｂ）はＬレベルとなる。これにより、二次巻線４ｃの誘起電圧Ｖtapと出力電圧Ｖoutとの差電圧がチョークコイル15の両端間に印加され、チョークコイル15にエネルギーが蓄えられてゆく。なお、ここでは誘起電圧Ｖtapの立ち上がりと同時に、パルス成形回路42からＨレベルの矩形波ａを発生させてもよい。
【００２８】
やがて、二次巻線４ｃのドット側に誘起電圧Ｖtapが発生する期間中に、ノコギリ波ｃ’の電圧レベルが出力電圧検出回路46からの検出電圧ｄよりも高くなると、ＡＮＤ回路78からの矩形波（ａ＆ｂ）がＨレベルに転じて、ＭＯＳＦＥＴ32はターンオンする。こうなると、二次巻線４ｃ，チョークコイル15，ＭＯＳＦＥＴ32，二次巻線４ｃからなる閉ループが形成され、チョークコイル15を流れる電流が増加して、より多くのエネルギーを蓄えて行く。
【００２９】
その後、トランジスタ５がオフすると、二次巻線４ｃの非ドット側を正極性とする電圧が発生して、整流用ダイオード13は逆バイアスされ非導通になる一方で、転流用ダイオード14は順バイアスされ導通する。このときＰＷＭ制御回路41のパルス成形回路42からは、誘起電圧Ｖtapが立ち上がるよりも僅かに遅く、Ｌレベルの矩形波ａが発生する。なお、ここでは誘起電圧Ｖtapの立ち下がりと同時に、パルス成形回路42からＬレベルの矩形波ａを発生させてもよい。パルス成形回路42からの矩形波ａがＬレベルに切り替わったことを受けて、ノコギリ波発生回路73はその電圧レベルが傾斜減少するノコギリ波ｃ’をコンパレータ47に出力する。コンパレータ47はノコギリ波ｃ’と出力電圧検出回路46からの検出電圧ｄを比較し、引き続きＨレベルの矩形波ｂを出力するが、パルス成形回路42からの矩形波ａはＬレベルなので、ＡＮＤ回路78からの矩形波（ａ＆ｂ）はＬレベルになり、ＭＯＳＦＥＴ32はそこでターンオフする。これにより、ＭＯＳＦＥＴ32のドレイン・ソース間にはチョークコイル15のフライバック電圧Ｖflybuckだけが発生し、出力端子10，11間に発生する出力電圧Ｖ２は、誘起電圧Ｖtapよりも低いフライバック電圧Ｖflybuckとほぼ同レベルになる。
【００３０】
やがて、出力電圧検出回路46からの検出電圧ｄよりもノコギリ波ｃ’の電圧レベルが低くなるが、ＡＮＤ回路78からの矩形波（ａ＆ｂ）は引き続きＬレベルのままであり、ＭＯＳＦＥＴ32はオフ状態を維持する。そして、トランジスタ５が再びターンオンして、前述の動作を繰り返す。なお、ＭＯＳＦＥＴ32がオンしている間は、出力平滑コンデンサ14側からチョークコイル15やＭＯＳＦＥＴ32へのエネルギーの移動が、ダイオード33によって阻止される。また、他の昇圧整流回路７ｂに関しても、同様の動作となる。
【００３１】
このように、本実施例の昇圧整流回路７ａは、トランジスタ５のオン期間、即ち整流ダイオード13の導通中に、ＭＯＳＦＥＴ32をオンしてチョークコイル７にエネルギーを蓄える期間を設けておけば、ＭＯＳＦＥＴ32のターンオフタイミングを、整流ダイオード13の導通期間中とするか、さもなければ転流ダイオード14の導通期間中とするかによって、二次巻線４ｂの誘起電圧よりも出力電圧Ｖ２を高く若しくは低くすることができる。そのため、トランス３の二次側に昇降圧チョッパ回路31を組み込んで、ＭＯＳＦＥＴ32のオン・オフタイミングを適宜設定するだけで、任意の出力電圧Ｖ２を取り出すことが可能になる。
【００３２】
また、降圧整流回路６と昇圧整流回路７ａ，７ｂとを混在させることによって、二次巻線４ｂの誘起電圧よりも低い出力電圧Ｖ１だけでなく、高い出力電圧Ｖ２，Ｖ３も自由に取り出せるようになり、各出力電圧Ｖ１，Ｖ２，Ｖ３は二次巻線４ｂ，４ｃ，４ｄの巻数の制約を受けなくなる。そのため、共通の二次巻線４ｂ，４ｃ，４ｄを使用したトランス４の標準化を図ることが可能になる。本実施例では、各降圧整流回路６および昇圧整流回路７ａ，７ｂに対応して、独立した二次巻線４ｂ，４ｃ，４ｄを設けているが、各チャンネルＣＨ１，ＣＨ２，ＣＨ３のグランドラインが共通になれば、単独の二次巻線にこれらの降圧整流回路６および昇圧整流回路７ａ，７ｂを接続して、トランス４の構造をさらに簡素化することもできる。
【００３３】
以上のように本実施例では、トランス４の一次巻線４ａに入力電圧Ｖinを断続的に印加する主スイッチング素子としてのトランジスタ５と、トランス４の二次巻線４ｂ，４ｃ，４ｄに誘起される電圧を整流平滑する降圧出力回路６ａ，６ｂ，６ｃとを備え、各々の降圧出力回路６ａ，６ｂ，６ｃから二次巻線４ｂ，４ｃ，４ｄの誘起電圧よりも低い出力電圧Ｖ１，Ｖ２，Ｖ３を個別に取り出す多出力スイッチング電源装置において、二次巻線４ｃ，４ｄの誘起電圧よりも高い出力電圧を取り出せる昇圧出力回路７ａ，７ｂを、降圧出力回路６ａ，６ｂ，６ｃの代わりに設けている。
【００３４】
この場合、トランス４の二次側において、降圧整流回路６と昇圧整流回路７ａ，７ｂとを混在させることによって、二次巻線４ｂの誘起電圧よりも低い出力電圧Ｖ１だけでなく、高い出力電圧Ｖ２，Ｖ３も自由に取り出せるようになり、二次巻線４ｂ，４ｃ，４ｄの巻数を共通にして、様々な出力電圧Ｖ１，Ｖ２，Ｖ３を発生させることが可能になる。そのため、異なる出力電圧Ｖ１，Ｖ２，Ｖ３であってもトランス４の二次巻線４ｂ，４ｃ，４ｄの巻数を変えることなく、同じ巻数の二次巻線４ｂ，４ｃ，４ｄから任意の出力電圧Ｖ１，Ｖ２，Ｖ３を取り出すことができ、共通の二次巻線４ｂ，４ｃ，４ｄを使用したトランス４の標準化を図ることが可能になる。
【００３５】
また本実施例では、トランジスタ５のスイッチングに伴ない、トランス４の二次巻線４ｃに誘起した電圧を整流平滑して出力電圧Ｖ２を得る整流平滑回路を備え、この整流平滑回路は、トランジスタ５のオン時に整流素子である整流用ダイオード13が導通して、インダクタンスであるチョークコイル15にエネルギーを蓄えると共に、トランジスタ５のオフ時に転流用ダイオード14が導通して、チョークコイル15にそれまで蓄えたエネルギーを出力側に送り出すように構成される降圧整流回路６に、少なくとも整流用ダイオード13が導通している間に、二次巻線４ｃとチョークコイル15との直列回路を短絡するオン期間が存在し、オフ期間にはこのチョークコイル15のエネルギーを出力側に送り出すスイッチ素子としてのＭＯＳＦＥＴ32と、このＭＯＳＦＥＴ32のオン期間に出力側からＭＯＳＦＥＴ32への電流の流れ込みを阻止する一方向導通素子としてのダイオード33とを備えた昇降圧チョッパ回路31を組み込んで、昇圧整流回路７ａ，７ｂを構成している。
【００３６】
この場合、整流用ダイオード13の導通期間中に昇降圧チョッパ回路31を構成するＭＯＳＦＥＴ32がオンすると、二次巻線４ｃに誘起した電圧がチョークコイル15の両端間に印加され、このチョークコイル15に速やかにエネルギーを蓄積する。その後、ＭＯＳＦＥＴ32のオフタイミングが整流用ダイオード13の導通期間中であれば、二次巻線４ｃの誘起電圧にチョークコイル15のフライバック電圧が重畳され、二次巻線４ｃの誘起電圧よりも高い出力電圧Ｖ２を取り出すことができる。また、ＭＯＳＦＥＴ32のオフタイミングを転流用ダイオード14の導通期間中にすれば、今度はチョークコイル15のフライバック電圧だけが出力側に印加され、二次巻線４ｃの誘起電圧よりも低い出力電圧Ｖ２を取り出すことができる。したがって、本実施例の昇圧整流回路７ａ，７ｂをトランス４の出力側に組み込めば、任意の出力電圧Ｖ２，Ｖ３を取り出すことが可能になる。
【００３７】
尚、本発明は上記実施例に限定されるものではなく、次のような種々の変形が可能である。例えば、主スイッチ素子としてトランジスタ５以外にＭＯＳＦＥＴなどを利用できる。同様に、スイッチ素子としてのＭＯＳＦＥＴ32も、例えばトランジスタなどを利用してよい。また、整流平滑回路の整流，転流素子として、ＭＯＳＦＥＴなどの整流，転流スイッチ素子を利用し、主スイッチ素子のスイッチングに同期してこれらの整流，転流スイッチ素子を駆動させてもよい。これにより、整流平滑回路21の損失を低減して効率の向上を図ることができる。さらに、整流平滑回路の回路構成をセンタータップ型にしてもよく、整流用ダイオード13を二次巻線４ｂ，４ｃ，４ｄのドット側端子側にではなく、非ドット側端子側に接続してもよい。また、実施例として示した降圧整流回路や昇圧整流回路の構成も一例に過ぎない。
【産業上の利用可能性】
【００３８】
本発明によればトランスの巻数比に関係なく、自由度の高い出力電圧を取り出すことができるので、共通化したトランスで簡単に多出力のスイッチング電源装置を構成できる。
【図面の簡単な説明】
【００３９】
【図１】本実施例における多出力スイッチング電源装置の一例を示す回路図である。
【図２】本実施例における昇圧整流回路の一例を示す回路図である。
【図３】同上、昇圧動作時における各部の電圧を示す波形図である。
【図４】同上、別な変形例を示す回路図である。
【図５】同上、降圧動作時における各部の電圧を示す波形図である。
【図６】従来の多出力スイッチング電源装置の一例を示す回路図である。
【図７】従来例における降圧整流回路の一例を示す回路図である。
【符号の説明】
【００４０】
４  トランス
５  トランジスタ（主スイッチング素子）
６，６ａ，６ｂ，６ｃ  降圧整流回路
７ａ，７ｂ  昇圧整流回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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