(57)【要約】【課題】  ゲート電極の片側または両側に形成されたメモリ機能体の蓄積電荷の多寡または分極状態により、その下方に位置するオフセット領域の抵抗値が変化するように構成されている半導体記憶素子のオフセット領域の抵抗値を精度良く求める特性評価方法を提供する。【解決手段】  半導体記憶素子のゲート電極２１７直下にゲート絶縁膜２１４を介して配置されたチャネル領域を挟んで形成された２つの拡散領域２１２，２１３間における抵抗値と、チャネル領域の抵抗値と、拡散領域２１２，２１３の抵抗値とを各別に求める工程と、２つの拡散領域間における抵抗値から、チャネル領域の抵抗値と拡散領域２１２，２１３の抵抗値を差し引いた結果に基づいて、チャネル領域と拡散領域２１２，２１３を分離するオフセット領域２７１の抵抗値を算出する工程とを含む。【選択図】  図１４
2005166741.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極直下に前記ゲート絶縁膜を介して配置されたチャネル領域と、前記チャネル領域を挟んで形成された２つの拡散領域と、前記ゲート電極の片側または両側に形成された電荷保持機能を有するメモリ機能体と、前記メモリ機能体の下方に位置し、前記チャネル領域と前記拡散領域を分離するオフセット領域を備え、前記メモリ機能体が存在する側に形成された前記拡散領域と前記チャネル領域が前記オフセット領域によって分離され、前記メモリ機能体に蓄積された電荷の多寡または分極状態により、前記オフセット領域の抵抗値が変化するように構成されている半導体記憶素子の特性評価方法であって、
前記半導体記憶素子の前記２つの拡散領域間における抵抗値と、前記チャネル領域の抵抗値と、前記拡散領域の抵抗値とを各別に求める工程と、
前記２つの拡散領域間における抵抗値から、前記チャネル領域の抵抗値と前記拡散領域の抵抗値を差し引いた結果に基づいて前記オフセット領域の抵抗値を算出する工程と、を含むことを特徴とする半導体記憶素子の特性評価方法。
【請求項２】
前記２つの拡散領域間における抵抗値を求めるに、前記２つの拡散領域の離隔方向に対し、前記ゲート電極の長さが前記オフセット領域の長さに対して十分に大きい前記半導体記憶素子より求めた抵抗値を用いることを特徴とする請求項１に記載の半導体記憶素子の特性評価方法。
【請求項３】
前記チャネル領域の抵抗値を求めるに、前記拡散領域がゲート電極下に達するチャネル領域抵抗評価用ＩＧＦＥＴより求めた抵抗値を用いることを特徴とする請求項１または２に記載の半導体記憶素子の特性評価方法。
【請求項４】
前記半導体記憶素子と前記チャネル領域抵抗評価用ＩＧＦＥＴは、同一半導体基板上に形成されたものを用いることを特徴とする請求項３に記載の半導体記憶素子の特性評価方法。
【請求項５】
前記拡散領域の抵抗値を求めるに、半導体層上に形成された抵抗評価用拡散領域と前記抵抗評価用拡散領域上に設けられた複数の電極とからなる抵抗評価用素子より求めた前記抵抗評価用拡散領域の抵抗値を用いることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶素子の特性評価方法。
【請求項６】
前記半導体記憶素子と前記抵抗評価用素子は、同一半導体基板上に形成されたものを用いることを特徴とする請求項５に記載の半導体記憶素子の特性評価方法。
【請求項７】
前記オフセット領域の抵抗値は、前記メモリ機能体の蓄積電荷の多寡または分極状態に応じて変化する可変抵抗値として算出されることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶素子の特性評価方法。
【請求項８】
前記オフセット領域の抵抗値は、前記ゲート電極の電位に応じて変化する可変抵抗値として算出されることを特徴とする請求項１〜７の何れか１項に記載の半導体記憶素子の特性評価方法。
【請求項９】
前記オフセット領域の抵抗値は、前記半導体層の電位に応じて変化する可変抵抗値として算出されることを特徴とする請求項８に記載の半導体記憶素子の特性評価方法。
【請求項１０】
前記オフセット領域の抵抗値は、前記２つの拡散領域間の電位差に応じて変化する可変抵抗値として算出されることを特徴とする請求項８または９に記載の半導体記憶素子の特性評価方法。
【請求項１１】
前記２つの拡散領域の内の読出し動作時においてソース電極となるソース拡散領域に隣接する前記オフセット領域の抵抗値は、前記ソース拡散領域の電位に対して一定となるように設定することを特徴とする請求項１０に記載の半導体記憶素子の特性評価方法。
【請求項１２】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極直下に前記ゲート絶縁膜を介して配置されたチャネル領域と、前記チャネル領域を挟んで形成された２つの拡散領域と、前記ゲート電極の片側または両側に形成された電荷保持機能を有するメモリ機能体と、前記メモリ機能体の下方に位置し、前記チャネル領域と前記拡散領域を分離するオフセット領域を備え、前記メモリ機能体が存在する側に形成された前記拡散領域と前記チャネル領域が前記オフセット領域によって分離され、前記メモリ機能体に蓄積された電荷の多寡または分極状態により、前記オフセット領域の抵抗値が変化するように構成されている半導体記憶素子の回路シミュレーション用のモデルパラメータの抽出方法であって、
ＩＧＦＥＴのシミュレーション用モデルパラメータとは別個に、前記オフセット領域の抵抗値のモデルパラメータを独立して抽出するために、
前記２つの拡散領域の内の低電位側の電位を基準電位とし、前記オフセット領域の抵抗値をＲｃｈｏｓ、前記ゲート電極の電位をＶｇｓ、前記半導体層の電位をＶｂｓ、Ａ，Ｂ，Ｃ及びＤをフィッティングパラメータとするモデル式、
Ｒｃｈｏｓ＝Ａ×ｅｘｐ｛Ｂ×（Ｖｇｓ＋Ｃ×Ｖｂｓ）｝＋Ｄ
を用いて、前記オフセット領域の抵抗値を、前記ゲート電極と前記半導体層の各電位に応じて変化する可変抵抗値としてモデル化し、
請求項９に記載の半導体記憶素子の特性評価方法によって算出された前記オフセット領域の抵抗値と、前記モデル式を用いてモデル化された前記オフセット領域の抵抗値が一致するように前記フィッティングパラメータの合わせ込みを行うことを特徴とするモデルパラメータ抽出方法。
【請求項１３】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極直下に前記ゲート絶縁膜を介して配置されたチャネル領域と、前記チャネル領域を挟んで形成された２つの拡散領域と、前記ゲート電極の片側または両側に形成された電荷保持機能を有するメモリ機能体と、前記メモリ機能体の下方に位置し、前記チャネル領域と前記拡散領域を分離するオフセット領域を備え、前記メモリ機能体が存在する側に形成された前記拡散領域と前記チャネル領域が前記オフセット領域によって分離され、前記メモリ機能体に蓄積された電荷の多寡または分極状態により、前記オフセット領域の抵抗値が変化するように構成されている半導体記憶素子の回路シミュレーション用のモデルパラメータの抽出方法であって、
ＩＧＦＥＴのシミュレーション用モデルパラメータとは別個に、前記オフセット領域の抵抗値のモデルパラメータを独立して抽出するために、
前記オフセット領域の抵抗値をＲｃｈｏｓ、前記２つの拡散領域間の電位差をＶｄｓ、前記ＩＧＦＥＴが線形領域にあるときの前記２つの拡散領域間の十分に低い電位差をＶｄｓ０、Ｖｄｓ＝Ｖｄｓ０時のＲｃｈｏｓをＲｃｈｏｓ０、Ｅをフィッティングパラメータとするモデル式、
Ｒｃｈｏｓ＝Ｒｃｈｏｓ０×｛１＋Ｅ×（Ｖｄｓ−Ｖｄｓ０）｝
を用いて、前記オフセット領域の抵抗値を、前記２つの拡散領域間の電位差に応じて変化する可変抵抗値としてモデル化し、
請求項１０または１１に記載の半導体記憶素子の特性評価方法によって算出された前記オフセット領域の抵抗値と、前記モデル式を用いてモデル化された前記オフセット領域の抵抗値が一致するように前記フィッティングパラメータの合わせ込みを行うことを特徴とするモデルパラメータ抽出方法。
【請求項１４】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極直下に前記ゲート絶縁膜を介して配置されたチャネル領域と、前記チャネル領域を挟んで形成された２つの拡散領域と、前記ゲート電極の片側または両側に形成された電荷保持機能を有するメモリ機能体と、前記メモリ機能体の下方に位置し、前記チャネル領域と前記拡散領域を分離するオフセット領域を備え、前記メモリ機能体が存在する側に形成された前記拡散領域と前記チャネル領域が前記オフセット領域によって分離され、前記メモリ機能体に蓄積された電荷の多寡または分極状態により、前記オフセット領域の抵抗値が変化するように構成されている半導体記憶素子の回路シミュレーション用のモデルパラメータの抽出方法であって、
請求項１〜１１の何れか１項に記載の半導体記憶素子の特性評価方法によって算出された前記オフセット領域の抵抗値を、ＩＧＦＥＴのシミュレーションモデル中の拡散領域の寄生抵抗に繰り入れて、前記ＩＧＦＥＴのモデルパラメータの抽出を実行することを特徴とするモデルパラメータ抽出方法。
【請求項１５】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極直下に前記ゲート絶縁膜を介して配置されたチャネル領域と、前記チャネル領域を挟んで形成された２つの拡散領域と、前記ゲート電極の片側または両側に形成された電荷保持機能を有するメモリ機能体と、前記メモリ機能体の下方に位置し、前記チャネル領域と前記拡散領域を分離するオフセット領域を備え、前記メモリ機能体が存在する側に形成された前記拡散領域と前記チャネル領域が前記オフセット領域によって分離され、前記メモリ機能体に蓄積された電荷の多寡または分極状態により、前記オフセット領域の抵抗値が変化するように構成されている半導体記憶素子の回路シミュレーション用のモデルパラメータの抽出方法であって、
請求項１〜１１の何れか１項に記載の半導体記憶素子の特性評価方法によって算出された前記オフセット領域の抵抗値を、ＩＧＦＥＴを構成する前記拡散領域に接続する外部の寄生抵抗として繰り入れて、前記ＩＧＦＥＴのモデルパラメータの抽出を実行することを特徴とするモデルパラメータ抽出方法。
【請求項１６】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極直下に前記ゲート絶縁膜を介して配置されたチャネル領域と、前記チャネル領域を挟んで形成された２つの拡散領域と、前記ゲート電極の片側または両側に形成された電荷保持機能を有するメモリ機能体と、前記メモリ機能体の下方に位置し、前記チャネル領域と前記拡散領域を分離するオフセット領域を備え、前記メモリ機能体が存在する側に形成された前記拡散領域と前記チャネル領域が前記オフセット領域によって分離され、前記メモリ機能体に蓄積された電荷の多寡または分極状態により、前記オフセット領域の抵抗値が変化するように構成されている半導体記憶素子の回路シミュレーション用のモデルパラメータの抽出装置であって、
前記２つの拡散領域の内の低電位側の電位を基準電位とし、前記オフセット領域の抵抗値をＲｃｈｏｓ、前記ゲート電極の電位をＶｇｓ、前記半導体層の電位をＶｂｓ、Ａ，Ｂ，Ｃ及びＤをフィッティングパラメータとするモデル式、
Ｒｃｈｏｓ＝Ａ×ｅｘｐ｛Ｂ×（Ｖｇｓ＋Ｃ×Ｖｂｓ）｝＋Ｄ
によってモデル化された前記オフセット領域の抵抗値が、請求項９に記載の半導体記憶素子の特性評価方法で算出された前記オフセット領域の抵抗値と一致するように前記フィッティングパラメータの合わせ込みを行う機能を備えてなることを特徴とするモデルパラメータ抽出装置。
【請求項１７】
請求項９に記載の半導体記憶素子の特性評価方法で前記オフセット領域の抵抗値を算出する機能を備えていることを特徴とする請求項１６に記載のモデルパラメータ抽出装置。
【請求項１８】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極直下に前記ゲート絶縁膜を介して配置されたチャネル領域と、前記チャネル領域を挟んで形成された２つの拡散領域と、前記ゲート電極の片側または両側に形成された電荷保持機能を有するメモリ機能体と、前記メモリ機能体の下方に位置し、前記チャネル領域と前記拡散領域を分離するオフセット領域を備え、前記メモリ機能体が存在する側に形成された前記拡散領域と前記チャネル領域が前記オフセット領域によって分離され、前記メモリ機能体に蓄積された電荷の多寡または分極状態により、前記オフセット領域の抵抗値が変化するように構成されている半導体記憶素子の回路シミュレーション用のモデルパラメータの抽出装置であって、
前記オフセット領域の抵抗値をＲｃｈｏｓ、前記２つの拡散領域間の電位差をＶｄｓ、前記ＩＧＦＥＴが線形領域にあるときの前記２つの拡散領域間の十分に低い電位差をＶｄｓ０、Ｖｄｓ＝Ｖｄｓ０時のＲｃｈｏｓをＲｃｈｏｓ０、Ｅをフィッティングパラメータとするモデル式、
Ｒｃｈｏｓ＝Ｒｃｈｏｓ０×｛１＋Ｅ×（Ｖｄｓ−Ｖｄｓ０）｝
によってモデル化された前記オフセット領域の抵抗値が、請求項１０または１１に記載の半導体記憶素子の特性評価方法で算出された前記オフセット領域の抵抗値と一致するように前記フィッティングパラメータの合わせ込みを行う機能を備えてなることを特徴とするモデルパラメータ抽出装置。
【請求項１９】
請求項１０または１１に記載の半導体記憶素子の特性評価方法で前記オフセット領域の抵抗値を算出する機能を備えていることを特徴とする請求項１８に記載のモデルパラメータ抽出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶素子の回路シミュレーション用のモデルパラメータの抽出方法及びその装置に関する。より具体的には、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極直下に前記ゲート絶縁膜を介して配置されたチャネル領域と、前記チャネル領域を挟んで形成された２つの拡散領域と、前記ゲート電極の片側または両側に形成された電荷保持機能を有するメモリ機能体と、前記メモリ機能体の下方に位置し、前記チャネル領域と前記拡散領域を分離するオフセット領域を備え、前記メモリ機能体が存在する側に形成された前記拡散領域と前記チャネル領域が前記オフセット領域によって分離され、前記メモリ機能体に蓄積された電荷の多寡または分極状態により、前記オフセット領域の抵抗値が変化するように構成されている半導体記憶素子におけるオフセット領域の抵抗値の算出方法と、算出した抵抗値を精度良く表現したモデル式を用いた半導体記憶素子のモデルパラメータの抽出方法及びその装置に関する。
【背景技術】
【０００２】
従来の一般に普及している不揮発性半導体記憶素子としてフローティングゲート構造のトランジスタで構成されているフラッシュメモリがある。このフラッシュメモリは、図３１に示すように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリセルを構成する。メモリセルの周囲には、素子分離領域９０６が形成されている（例えば、特許文献１参照）。
【０００３】
フラッシュメモリのメモリセルは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行うことができる。このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図３２に示すような、ドレイン電流（Ｉｄｓ）対ゲート電圧（Ｖｇｓ）特性を示す。フローティングゲート中の負電荷の量が増加すると、閾値電圧が増加し、Ｉｄｓ−Ｖｇｓ曲線はＶｇｓの増加する方向にほぼ平行移動する。
【０００４】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であるとともに、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜の薄膜化は困難であり、メモリセルの微細化を阻害していた。
【０００５】
そこで、上述のようにゲート電極の片側または両側に形成されたメモリ機能体の蓄積電荷の多寡または分極状態により、その下方に位置するオフセット領域の抵抗値が変化するように構成されている半導体記憶素子として、本願出願人による下記特許文献２に開示されている半導体記憶素子を採用することで、微細化が容易な新規な半導体記憶素子を提供しようとする動きがある。
【０００６】
また、特許文献２に記載の半導体記憶素子と類似の構造を有し、同様のオフセット領域を形成する半導体記憶素子として、例えば、下記特許文献３に記載のものがある。
【特許文献１】特開平０５−３０４２７号公報
【特許文献２】国際公開第０３／０４４８６８号パンフレット
【特許文献３】特公平０５−８１０７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述のようにゲート電極の片側または両側に形成されたメモリ機能体の蓄積電荷の多寡または分極状態により、その下方に位置するオフセット領域の抵抗値が変化するように構成されている半導体記憶素子は、第一に半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され、電荷保持機能を有するメモリ機能体とから構成され、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能が分離されている。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。更に、ＥＥＰＲＯＭに比べて、書換えにより拡散領域間を流れる電流値が大きく変化する。従って、半導体記憶素子の書込み状態と消去状態との判別が容易となる。
【０００８】
また、かかる半導体記憶素子は、その構成に基づいて、通常のトランジスタ形成プロセスと非常に親和性が高いプロセスによって形成することができる。それゆえ、従来のフラッシュメモリを不揮発性記憶素子として用いて、通常トランジスタと混載する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。従って、この半導体記憶素子と通常トランジスタ回路とを混載したチップの歩留まりを向上させることができ、これに起因して、製造コストが削減され、ひいては信頼性の向上につながる。
【０００９】
ここで、上記優れた特徴を有する該半導体記憶素子を含んだ回路に対して、回路シミュレーションを行うためには、該半導体記憶素子の電気的特性を現した回路シミュレーション用モデルのモデルパラメータセットが必要である。該半導体記憶素子と一般的なＩＧＦＥＴ（絶縁ゲート型電界効果型トランジスタ、ＭＯＳＦＥＴはその一種）と異なる点としては、ゲート電極直下に配置されたチャネル領域の両側または片側にオフセット領域を有することと、ゲート電極の両側または片側にメモリ機能体を有することが挙げられる。
【００１０】
しかし、上記差異により、従来技術としての通常のＩＧＦＥＴモデル（例えば、米国カリフォルニア大バークレー校を中心に開発されたＢＳＩＭ３等）を用いて、該半導体記憶素子の静的電気特性に対して、精度良くモデルパラメータ抽出を行うことは困難である。何故ならば、ゲート電極直下のチャネル領域の両側または方側に存在するオフセット領域の抵抗は、ゲート電極両側または片側に位置するメモリ機能体に蓄積された電荷の多寡または分極状態に依存して抵抗値が変化する上に、ゲート電圧依存性、基板電圧依存性及びドレイン電圧依存性も、ゲート電極直下のチャネル領域とは大きく異なるからである。特に、片側若しくは両側のメモリ機能体が書込み状態の時は、高精度なモデルパラメータ抽出は不可能であるという問題がある。
【００１１】
更に、該半導体記憶素子の静的電気特性に対してモデルパラメータ抽出を行う上において、オフセット領域とチャネル領域を一括りに捉えたチャネル抵抗ではなく、ゲート電極直下のチャネル領域の抵抗と、その両側または片側のオフセット領域の抵抗を分離して捉えて、メモリ機能体の各状態（消去・書込み）や、各領域（ゲート電極、半導体層、拡散領域）の電圧条件下のオフセット抵抗値を正確に把握することが非常に重要である。
【００１２】
しかしながら、オフセット領域はメモリ機能体の下に位置する微細な領域であり直接電極を接続するのは事実上不可能であるから、オフセット領域の抵抗を直接測定するのは困難である上に、オフセット領域の抵抗値を精度良く求める特性評価方法、及び、特性評価により求めたオフセット領域の抵抗値を精度良く表現するためのモデル式や、モデルパラメータが存在しないのが実情である。
【００１３】
本発明は、上記問題点に鑑みてなされたもので、ゲート電極の片側または両側に形成されたメモリ機能体の蓄積電荷の多寡または分極状態により、その下方に位置するオフセット領域の抵抗値が変化するように構成されている半導体記憶素子のオフセット領域の抵抗値を精度良く求める特性評価方法と、該半導体記憶素子の回路シミュレーション用のモデルパラメータの抽出方法及び装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明に係る半導体記憶素子の特性評価方法は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極直下に前記ゲート絶縁膜を介して配置されたチャネル領域と、前記チャネル領域を挟んで形成された２つの拡散領域と、前記ゲート電極の片側または両側に形成された電荷保持機能を有するメモリ機能体と、前記メモリ機能体の下方に位置し、前記チャネル領域と前記拡散領域を分離するオフセット領域を備え、前記メモリ機能体が存在する側に形成された前記拡散領域と前記チャネル領域が前記オフセット領域によって分離され、前記メモリ機能体に蓄積された電荷の多寡または分極状態により、前記オフセット領域の抵抗値が変化するように構成されている半導体記憶素子の特性評価方法であって、前記半導体記憶素子の前記２つの拡散領域間における抵抗値と、前記チャネル領域の抵抗値と、前記拡散領域の抵抗値とを各別に求める工程と、前記２つの拡散領域間における抵抗値から、前記チャネル領域の抵抗値と前記拡散領域の抵抗値を差し引いた結果に基づいて前記オフセット領域の抵抗値を算出する工程とを含むことを第１の特徴とする。
【００１５】
上記第１の特徴の特性評価方法によれば、オフセット領域の抵抗値を半導体記憶素子のＩＧＦＥＴ構造部分から分離して精度良く抽出することができる。この結果、オフセット領域の抵抗値を独立して高精度にモデル化し、そのモデルパラメータを抽出できるとともに、ＩＧＦＥＴ構造部分は従来の一般的なＩＧＦＥＴモデルを用いて高精度にモデル化可能なため、オフセット領域の抵抗値とＩＧＦＥＴ構造部分の２つのモデルによって、半導体記憶素子を精度良くモデル化でき、高精度な回路シミュレーションが可能となる。
【００１６】
尚、メモリ機能体がゲート電極の両側に形成されている場合は、オフセット領域もチャネル領域の両側に形成されるので、前記２つの拡散領域間における抵抗値から、前記チャネル領域の抵抗値と前記拡散領域の抵抗値を差し引いた結果は、両側のオフセット領域の各抵抗値の合計となる。従って、２つのメモリ機能体の蓄積電荷の多寡または分極状態を同じにすることで、両側のオフセット領域の各抵抗値を等価と見做して算出することができる。
【００１７】
上記第１の特徴の特性評価方法において、一方の拡散領域と他方の拡散領域との間の抵抗をゲート電極長がオフセット領域に対して十分に大きな半導体記憶素子より求めること前記２つの拡散領域間における抵抗値を求めるに、前記２つの拡散領域の離隔方向に対し、前記ゲート電極の長さが前記オフセット領域の長さに対して十分に大きい前記半導体記憶素子より求めた抵抗値を用いることを第２の特徴とする。
【００１８】
更に、上記何れかの特徴の特性評価方法において、前記チャネル領域の抵抗値を求めるに、前記拡散領域がゲート電極下に達するチャネル領域抵抗評価用ＩＧＦＥＴより求めた抵抗値を用いること、特に好ましくは、前記半導体記憶素子と前記チャネル領域抵抗評価用ＩＧＦＥＴは、同一半導体基板上に形成されたものを用いることを第３の特徴とする。
【００１９】
更に、上記何れかの特徴の特性評価方法において、前記拡散領域の抵抗値を求めるに、半導体層上に形成された抵抗評価用拡散領域と前記抵抗評価用拡散領域上に設けられた複数の電極とからなる抵抗評価用素子より求めた前記抵抗評価用拡散領域の抵抗値を用いること、特に好ましくは、前記半導体記憶素子と前記抵抗評価用素子は、同一半導体基板上に形成されたものを用いることを第４の特徴とする。
【００２０】
上記第２乃至第４の何れかの特徴の特性評価方法によって、製造工程上のばらつきの影響を低減することができ、より高精度なオフセット領域の抵抗値が得られる。
【００２１】
更に、上記何れかの特徴の特性評価方法において、前記オフセット領域の抵抗値は、前記メモリ機能体の蓄積電荷の多寡または分極状態に応じて変化する可変抵抗値として算出されることを第５の特徴とする。
【００２２】
更に、上記何れかの特徴の特性評価方法において、前記オフセット領域の抵抗値は、前記ゲート電極の電位、前記半導体層の電位、或いは、前記２つの拡散領域間の電位差に応じて変化する可変抵抗値として算出されることを第６の特徴とする。ここで、前記２つの拡散領域の内の読出し動作時においてソース電極となるソース拡散領域に隣接する前記オフセット領域の抵抗値は、前記ソース拡散領域の電位に対して一定となるように設定することが好ましい。
【００２３】
上記第５または第６特徴の特性評価方法によって、メモリ機能体の記憶状態や各部の電位状態等の様々な条件によって変化するオフセット領域の抵抗値を、当該各条件に対応して精度良く求めることができる。
【００２４】
上記目的を達成するための本発明に係るモデルパラメータ抽出方法は、上記半導体記憶素子の回路シミュレーション用のモデルパラメータの抽出方法であって、ＩＧＦＥＴのシミュレーション用モデルパラメータとは別個に、前記オフセット領域の抵抗値のモデルパラメータを独立して抽出するために、上記第５または第６の特徴の特性評価方法により得られたメモリ機能体の記憶状態（消去・書込み等）や、各部（ゲート電極、半導体層、拡散領域）の電位状態に応じたオフセット領域に抵抗値に対して、該抵抗値の物理的特性を反映した電圧依存性を有するモデル式のフィッティングパラメータを用いて精度良く合わせ込み、該モデル式で表される可変抵抗モデルのモデルパラメータの抽出方法を提供している。このモデルパラメータの抽出方法で得られたモデルパラメータと上記モデル式を用いることにより、各部（ゲート電極、半導体層、拡散領域）の任意の電位状態におけるオフセット領域の抵抗値を一意的に求めることができる。
【００２５】
更に、上記目的を達成するための本発明に係るモデルパラメータ抽出方法は、上記モデル式により得られるメモリ機能体の各記憶状態（消去・書込み等）や、各部（ゲート電極、半導体層、拡散領域）の電位状態に応じたオフセット領域の抵抗値をＩＧＦＥＴのシミュレーション用モデルの拡散領域の寄生抵抗として繰り入れるか、若しくは、ＩＧＦＥＴの拡散領域に接続する外部の寄生抵抗として繰り入れて、ＩＧＦＥＴのモデルパラメータの抽出を実行することを特徴とする。このモデルパラメータ抽出方法は、上記半導体記憶素子の静的電気特性において非常に重要な役割を果たすオフセット領域の抵抗値に対して、メモリ機能体の各記憶状態（消去・書込み等）や、各電位状態に対して、上記特性評価方法より精度良く求められた抵抗値を与えた状態で、ＩＧＦＥＴのモデルパラメータ抽出を行っている。このことにより、通常ＩＧＦＥＴのモデルのみを使用した場合に比べて、高精度で物理的性質の高いモデルに対するモデルパラメータ抽出が実現できる。尚、物理的性質の高いモデルとは、モデル式自体が、モデル化の対象となっているオフセット領域の抵抗値の物理的な特性を反映したモデルとして与えられていることを意味し、モデル式が単にカーブフィッティングのみを目的とする物理的に無意味な数式でないことを意味している。
【発明を実施するための最良の形態】
【００２６】
本発明に係る半導体記憶素子の特性評価方法、及び、モデルパラメータ抽出方法とその装置の実施の形態につき、図面に基づいて説明する。
【００２７】
（本発明の対象とする半導体記憶素子：基本説明）
先ず、本発明の特性評価方法及びモデルパラメータ抽出方法が対象とする半導体記憶素子の構造及び各部の作製方法等について説明する。
【００２８】
前記半導体記憶素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であってゲート絶縁膜を介してゲート電極直下に位置する領域を意味し、拡散領域は、チャネル領域と逆導電型の領域を意味する。
【００２９】
具体的には、前記半導体記憶素子は、最も単純な構成として、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とで構成可能であるが、好ましくは、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側の夫々に配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００３０】
前記半導体記憶素子は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。半導体基板としては、半導体素子に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Silicon on Insulator）基板、ＳＯＳ（Silicon on Sapphire）基板または多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板または表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板または半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶またはアモルファスの何れであってもよい。
【００３１】
この半導体層上には、素子分離領域が形成されていることが好ましく、更にトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体素子や層間絶縁膜が組み合わせられて、シングルまたはマルチレイヤー構造で形成されていてもよい。尚、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ（Shallow Trench Isolation）膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型またはＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型またはＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。尚、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００３２】
ゲート絶縁膜は、通常、半導体素子に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜、酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜または積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００３３】
ゲート電極は、ゲート絶縁膜上に、通常半導体素子に使用されるような形状または下端部に凹部を有した形状で形成されている。尚、ゲート電極は、単層または多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層または多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体素子に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン；銅、アルミニウム等の金属；タングステン、チタン、タンタル等の高融点金属；高融点金属とのシリサイド等の単層膜または積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。尚、ゲート電極の下にはチャネル領域が形成されている。
【００３４】
尚、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、或いはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、半導体記憶素子の微細化が容易となる。また、このような単純な配置を有する半導体記憶素子は製造が容易であり、歩留まりを向上することができる。
【００３５】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と称す。）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜または領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。従って、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜若しくは半導体層を内部に含む絶縁膜；導電体若しくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層または積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、更に、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００３６】
シリコン窒化膜等の電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数の半導体記憶素子を配列する場合、半導体記憶素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。更に、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、半導体記憶素子の微細化が容易となる。
【００３７】
尚、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持し難い材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００３８】
電荷保持膜として導電膜または半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域またはソース／ドレイン領域若しくは拡散領域）またはゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲート電極の側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００３９】
導電膜または半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体または半導体中への電荷の注入量を自由に制御でき、記憶データの多値化がしやすいため、好ましい。
【００４０】
更に、導電体または半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行いやすくなり、低消費電力化することができ、好ましい。
【００４１】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができ、好ましい。尚、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域または電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００４２】
メモリ機能体に含まれる電荷保持膜は、直接または絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域またはソース／ドレイン領域若しくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接または絶縁膜を介してゲート電極の側壁の全てまたは一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接または絶縁膜を介して凹部を完全にまたは凹部の一部を埋め込むように形成されていてもよい。
【００４３】
拡散領域は、ＩＧＦＥＴのソース／ドレイン領域として機能させることができ、半導体層またはウェル領域と逆導電型を有する。拡散領域と半導体層またはウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶素子の性能等に応じて、適宜調整することができる。尚、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００４４】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。但し、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜または領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の対象とする半導体記憶素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶状態を変化させる（記憶データを書き換える）ことであるためである。
【００４５】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。尚、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００４６】
メモリ機能体は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層または積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜または積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜または電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、更に電荷保持膜または絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜または積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００４７】
本発明の対象とする半導体記憶素子を配列してメモリセルアレイを構成した場合、半導体記憶素子の最良の形態は、例えば、（１）複数の半導体記憶素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Oxide Nitride Oxide）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域または半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個の半導体記憶素子の書込み及び消去動作は単一のワード線により行う、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。但し、半導体記憶素子の他の形態では、これらの要件の１つでも満たすものであればよい。
【００４８】
上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００４９】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、または半導体記憶素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。従って、半導体記憶素子の微細化が容易となる。尚、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングにより半導体記憶素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００５０】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。更に、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。従って、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。尚、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００５１】
更に、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。従って、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶素子を得ることができる。
【００５２】
また、要件（３）及び（９）を満たす場合であって、更に要件（６）を満たす場合には、より有用である。つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込み、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行うことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略または規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略または規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００５３】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行うことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行うからである。
【００５４】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行うことができる。
【００５５】
前記半導体記憶素子は、その一方端または両端に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体記憶素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタ形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。従って、半導体記憶素子とトランジスタまたはロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価に製造することができる。
【００５６】
前記半導体記憶素子は、１つのメモリ機能体に２値またはそれ以上の情報を記憶させることができ、これにより、２つのメモリ機能体を備える場合、４値またはそれ以上の情報を記憶する半導体記憶素子として機能させることができる。尚、半導体記憶素子は、２値の情報を記憶させるのみでもよい。また、半導体記憶素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００５７】
（本発明の対象とする半導体記憶素子：構成例１）
次に、前記半導体記憶素子の代表的な構造、特性、及び、動作原理について図面を参照して具体的に説明する。
【００５８】
この半導体記憶素子は、図１に示すように半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持すトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置されており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、夫々実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体または電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、夫々ソース領域またはドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００５９】
尚、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。従って、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体または半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。従って、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。更に、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００６０】
前記半導体記憶素子の書込み動作原理を、図３及び図４を用いて説明する。尚、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、半導体記憶素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、半導体記憶素子はＮチャネル型であるとして説明する。
【００６１】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。尚、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００６２】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行うことができる。
【００６３】
次に、前記半導体記憶素子の消去動作原理を図５及び図６を用いて説明する。第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、更にゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引き込まれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００６４】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００６５】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引き込まれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００６６】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。従って、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００６７】
尚、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りる。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによる半導体記憶素子の劣化を抑制することができる。
【００６８】
また、何れの消去方法によっても、半導体記憶素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶素子における半導体記憶素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００６９】
更に、前記半導体記憶素子の読み出し動作原理を、図７を用いて説明する。  第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。従って、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００７０】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行うことができる。
【００７１】
尚、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失または形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。従って、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００７２】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。従って、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。但し、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００７３】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、上述の動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。
【００７４】
以上の説明から明らかなように、本発明の対象とする半導体記憶素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。更に、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。従って、半導体記憶素子、ひいては半導体記憶装置の微細化が容易となる。
【００７５】
（本発明の対象とする半導体記憶素子：変形例１）
この半導体記憶素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１の半導体記憶素子１と実質的に同様の構成である。
【００７６】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この変形例１では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。更に、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。尚、この半導体記憶素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００７７】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。尚、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
【００７８】
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００７９】
図９に示すように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００８０】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
【００８１】
尚、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００８２】
図１１は、図９の半導体記憶素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。従って、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００８３】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００８４】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、上記構成例１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００８５】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合または２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００８６】
尚、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００８７】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。言い換えると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示すように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００８８】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００８９】
更に、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（またはウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、更に保持特性の良い半導体記憶素子を得ることができる。
【００９０】
尚、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、半導体記憶素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００９１】
（実施の形態１）
次に、本発明に係る半導体記憶素子の特性評価方法、及び、モデルパラメータ抽出方法の一実施の形態について、図面を参照して説明する。以下の説明では、特に断らない限り、半導体記憶素子は上記構成例１または変形例１で示した半導体記憶素子を想定する。
【００９２】
本発明の特性評価方法においては、一方の拡散領域と他方の拡散領域との間の抵抗値から、ゲート電極直下のチャネル領域の抵抗値と拡散領域の抵抗値を差し引くことによりオフセット領域の抵抗値（以下、適宜「オフセット抵抗値」と称す。）を求める評価方法を提供している。一方の拡散領域と他方の拡散領域との間の抵抗値や、ゲート電極直下のチャネル領域の抵抗値及び拡散領域の抵抗値は、後に具体例を挙げているが、比較的容易に求めることができる。従って、一方の拡散領域と他方の拡散領域との間の抵抗値から、ゲート電極直下のチャネル領域の抵抗値と拡散領域の抵抗値を差し引くことにより、半導体記憶素子のモデルパラメータ抽出において重要なオフセット領域の抵抗値を容易に求めることができる。
【００９３】
この特性評価方法では、一方の拡散領域と他方の拡散領域との間のチャネルが形成される領域全体を一纏りのチャネル領域として捉えてチャネル抵抗を求めるのではなく、ゲート電極直下のチャネル領域と、メモリ機能体下のオフセット領域に分類して、各々の領域についてチャネル抵抗やオフセット抵抗を求めている。チャネル領域を２つの領域に分けて考える理由は、先に述べたように、ゲート電極、半導体層、拡散層各々に印加された電圧に対する依存性が、２つの各領域で異なる点や、メモリ機能体の消去、書込み各々の状態による影響は、オフセット領域にのみ関係するからである。従って、チャネル領域をゲート電極直下のチャネル領域と、メモリ機能体下のオフセット領域に区分して各々を求めることで、より物理的性質の高い特性評価方法が提供できる。
【００９４】
具体的には、前記半導体記憶素子の２つの拡散領域（ソース・ドレイン）間の抵抗値は、前記半導体記憶素子の２つの拡散領域（ソース・ドレイン）、基板及びゲート電極に電極端子を接続して、通常のトランジスタ動作をさせ、ソース・ドレイン間に印加した電圧と、ソース・ドレイン間を流れる電流から求める。この抵抗値は、２つの拡散領域、２つのオフセット領域及びゲート電極直下のチャネル領域の直列抵抗（合成抵抗）の抵抗値である。この抵抗値から、２つの拡散領域及びゲート電極直下のチャネル領域の抵抗値を差し引くことにより、２つのオフセット領域の抵抗値を求めることができる。拡散領域の抵抗値は、例えば、拡散領域の不純物濃度と拡散領域の厚さ（何れも、実測またはシミュレーションにより求めることができる）から拡散領域の抵抗値を求め、この抵抗値と拡散領域のサイズより、縦横サイズ当りの拡散抵抗値を求める。この縦横サイズ当りの拡散抵抗値を基にして半導体記憶素子の拡散領域形状に応じた抵抗を求めることができる。ゲート電極直下のチャネル領域の抵抗値は、例えば、半導体基板上に形成した２種以上のゲート長が異なるゲート幅が一定の半導体記憶素子のソース・ドレイン間に印加した電圧と、ソース・ドレイン間を流れる電流から、２つの拡散領域（ソース・ドレイン）間の抵抗値を各々求めて、ゲート長の変化量に対する抵抗値の変化量から求めることができる。また、その時評価に用いた半導体記憶素子のサイズと、チャネル領域の抵抗値から、縦横サイズ当りのチャネル抵抗値を求める。この縦横サイズ当りのチャネル抵抗値を基にして半導体記憶素子のチャネル領域形状に応じた抵抗を求めることができる。この特性評価方法により求めた前記半導体記憶素子のオフセット抵抗値を用いることで、前記半導体記憶素子の静的電気特性に対してより高精度なモデルパラメータの提供が容易になる。
【００９５】
以下に、本特性評価方法において、より高精度にオフセット抵抗値を求めるための手段について説明する。
【００９６】
前記半導体記憶素子の特性評価方法において、一方の拡散領域と他方の拡散領域との間の抵抗を求める際に、ゲート電極の長さ（ゲート長）がオフセット領域に対して、十分に大きな（例えば、１０μｍ）半導体記憶素子より求めることが好ましい。何故ならば、ゲート長の大きな半導体記憶素子を用いることで、一方の拡散領域と他方の拡散領域との間の抵抗値に対するチャネル抵抗値の占める割合が大きくなり、オフセット抵抗のばらつきによる影響の低減が図れるからである。このことにより、オフセット抵抗値のばらつきにより、半導体記憶素子の閾値や、ソース・ドレイン間を流れる電流がばらつき、正確なソース・ドレイン間の抵抗値が求まらない問題が解決される。
【００９７】
本特性評価方法において、ゲート電極直下のチャネル領域の抵抗値を求める際に、通常構造のＩＧＦＥＴ（ソース・ドレイン領域にエクステンションまたはＬＤＤ（Lightly Doped Drain）が付加されてオフセット領域が存在しないトランジスタ）より求めることが好ましい。何故ならば、メモリ機能体や、オフセット領域の存在しない通常構造のＩＧＦＥＴを用いることで、オフセット抵抗値のばらつきの影響を受けないからである。半導体記憶素子を用いる際に起きる製造工程上のオフセット領域幅のばらつきや、メモリ機能体の電荷量のばらつきにより、オフセット抵抗値のばらつき、正確なゲート電極直下のチャネル抵抗値を求まらない問題が解決される。またその時、前記半導体記憶素子と通常構造のＩＧＦＥＴを同一半導体基板上に形成することが好ましい。何故ならば、製造工程上のばらつきの影響を低減することができるからである。このことにより、より精度が向上する。同一半導体基板上の同一チップ内のような隣接距離であればより好ましい。
【００９８】
本特性評価方法において、拡散領域の抵抗値を求める際に、半導体層上に形成された抵抗評価用領域と、該抵抗評価用拡散領域上に設けられた複数の電極とからなる抵抗評価用素子より求めることが好ましい。何故ならば、拡散領域の厚さ方向に対して、不純物濃度は一定ではない為、正確な拡散領域の抵抗値を求めることが困難だからである。抵抗評価用素子を用いて、電気的な測定より求めることで、正確な拡散抵抗値が求まる。前述と同様にして、前記半導体記憶素子と抵抗評価用素子を同一半導体基板上に形成することが好ましい。このことにより、より精度が向上する。同一半導体基板上の同一チップ内のような隣接距離であればより好ましい。
【００９９】
以下、本特性評価方法において、より物理的性質の高いオフセット抵抗値を求めるための手段について説明する。
【０１００】
本特性評価方法において、オフセット領域の抵抗値は、ゲート電極両側のメモリ機能体に蓄積された電荷の多寡または分極状態、つまり記憶状態に対する依存性を考慮して算出することが好ましい。言い換えれば、オフセット領域の抵抗値は、前記メモリ機能体の蓄積電荷の多寡または分極状態に応じて変化する可変抵抗値として算出することが好ましい。何故ならば、メモリ機能体の電荷の多寡または分極状態により、オフセット抵抗値が変化するからである。このことにより、メモリ機能体の消去・書込み各々の状態において、物理的性質の高いオフセット抵抗値が得られる。
【０１０１】
本特性評価方法において、オフセット領域の抵抗値は、オフセット領域の抵抗値のゲート電極に印加された電圧に対する依存性や、半導体層に印加された電圧に対する依存性や、拡散領域に印加された電圧に対する依存性を考慮して算出することが好ましい。つまり、オフセット領域の抵抗値は、これら電圧に応じて変化する可変抵抗値として算出されるのが好ましい。何故ならば、オフセット領域は上記各部の電圧に対して依存性を持ち、その依存性はゲート電極直下のチャネル領域の抵抗とは異なるからである。このことにより、各部の様々な電圧条件下において、物理的性質の高い電圧依存型の可変抵抗値としてのオフセット抵抗値が得られる。
【０１０２】
また、本特性評価方法において、読出し動作時においてソースとなる拡散領域の側にあるオフセット領域の抵抗値は、拡散領域に印加された電圧に対して一定とすることが好ましい。何故ならば、拡散領域に印加された電圧に対する依存性に着目すると、一方の拡散領域と他方の拡散領域との間の電圧差が徐々に大きくなり、動作領域が線形領域からピンチオフ状態へ、更に飽和領域に入る過程において、読出し動作時においてドレインとなる拡散領域の側の空乏層幅は広がっていくが、読出し動作時においてソースとなる拡散領域の側の空乏層幅はほぼ一定であるからである。このことにより、拡散領域の様々な電圧条件下において、より物理的性質の高いオフセット抵抗値が得られる。
【０１０３】
以下、本特性評価方法において得られたオフセット抵抗値に対してモデル化を行い、そのモデルパラメータを抽出する本発明方法について説明する。ここでは、各々の拡散領域がＮ型の場合について説明する。但し、本発明における各々の拡散領域は、Ｐ型であっても構わない。また、２つの拡散領域の内、電圧の低い方をソース拡散領域、高い方をドレイン拡散領域とする（以下、各々を「ソース」、「ドレイン」と称す。）。
【０１０４】
上記のゲート電極及び半導体層に印加された電圧の依存性を考慮した特性評価方法より得られたオフセット抵抗値に対して、ゲート電極及び半導体層に印加された電圧の依存性を有する下記の数１に示すモデル式のフィッティングパラメータＡ〜Ｄを用いて、精度良く合わせ込むことが好ましい。何故ならば、本特性評価方法におけるゲート電極及び半導体層に印加された電圧条件以外の電圧においては、オフセット抵抗値が得られないからである。このことより、数1に示すモデル式を用いることで、任意のゲート電極及び半導体層に印加された電圧条件においても、一意的にオフセット抵抗値が決まる。
【０１０５】
（数１）
Ｒｃｈｏｓ＝Ａ×ｅｘｐ｛Ｂ×（Ｖｇｓ＋Ｃ×Ｖｂｓ）｝＋Ｄ
【０１０６】
但し、Ｒｃｈｏｓは一方のオフセット領域の抵抗値、Ｖｇｓはソース電位を基準とするゲート電圧、Ｖｂｓはソース電位を基準とする基板電圧（半導体層の電圧）とする。
【０１０７】
同様にして、上記の拡散領域に印加された電圧の依存性を考慮した特性評価方法より得られたオフセット抵抗値に対して、拡散領域に印加された電圧の依存性を有する下記数２に示すモデル式のフィッティングパラメータＥを用いて、精度良く合わせ込むことが好ましい。何故ならば、本特性評価方法で拡散領域に印加された電圧条件以外の電圧においては、オフセット抵抗値が得られないからである。このことより、下記数２に示すモデル式を用いることで、任意の拡散領域に印加された電圧条件においても、一意的にオフセット抵抗値が決まる。
【０１０８】
（数２）
Ｒｃｈｏｓ＝Ｒｃｈｏｓ０×｛１＋Ｅ×（Ｖｄｓ−Ｖｄｓ０）｝
【０１０９】
但し、Ｒｃｈｏｓは一方のオフセット領域の抵抗値、Ｖｄｓはソース電位を基準とするドレイン電圧、Ｖｄｓ０は線形領域の十分に低いドレイン電圧（例えば、Ｖｄｓ＝０．１Ｖ）、Ｒｃｈｏｓ０はドレイン電圧（Ｖｄｓ）がＶｄｓ０である時のオフセット抵抗値（Ｒｃｈｏｓ）とする。
【０１１０】
次に、以上で説明した特性評価方法により求めたオフセット抵抗値、または、上記パラメータ抽出方法で得られるオフセット抵抗値を用いた、ＩＧＦＥＴ構造部分のモデルパラメータの抽出方法について説明する。
【０１１１】
本発明においては、各領域（ゲート電極、半導体層、拡散領域）の電圧依存性を考慮した前記半導体記憶素子の特性評価方法より得られたオフセット抵抗値を、ＩＧＦＥＴの拡散領域の寄生抵抗として繰り入れるか、若しくは、ＩＧＦＥＴの拡散領域に接続された外部の寄生抵抗として繰り入れて、通常のＩＧＦＥＴモデルを用いてモデルパラメータの抽出を行うモデルパラメータ抽出方法を提供している。このことにより、通常のＩＧＦＥＴモデルのみを用いた場合に困難であった、前記半導体記憶素子の静的電気特性に対して、精度良くモデルパラメータ抽出を行うことが可能となる。
【０１１２】
本モデルパラメータ抽出方法は、前記半導体記憶素子の静的電気特性において非常に重要な役割を果たすオフセット領域の抵抗値に対して、メモリ機能体の各状態（消去・書込み等）や、各部の電圧条件に対して精度良く求めた抵抗値を与えた状態で、通常のＩＧＦＥＴモデルを用いてモデルパラメータ抽出を行うことにより、通常のＩＧＦＥＴモデルのみを使用した場合に比べて、高精度なモデルパラメータ抽出が実現できる。
【０１１３】
次に、本発明に係る半導体記憶素子の特性評価方法、及び、モデルパラメータ抽出方法の手順を、図１３に示すフローチャートを用いて順に説明する。
【０１１４】
先に述べたように、前記半導体記憶素子の静的電気特性を評価する上で、オフセット抵抗値（Ｒｃｈｏｓ）は非常に重要な役割を果たす。オフセット抵抗値（Ｒｃｈｏｓ）は、チャネル抵抗値の一部であるが、ゲート電極直下のチャネル抵抗（Ｒｃｈｇ）とは、分離して考える必要がある。ゲート電極、半導体層、拡散層各々に印加された電圧に対する依存性が、２つの各領域で異なる点や、メモリ機能体に蓄積された電荷の多寡または分極状態による影響は、オフセット領域にのみ関係するからである。
【０１１５】
ここで、前記半導体記憶素子のソース・ドレイン間の総抵抗値（Ｒｔ）は、図１４に示すように、ゲート電極直下のチャネル抵抗値（Ｒｃｈｇ）と各ソース・ドレイン側のオフセット抵抗値（Ｒｃｈｓ，Ｒｃｈｄ）と拡散抵抗値（Ｒｓｈ）を用いて、下記の数３に示す式で表すことができる。
【０１１６】
（数３）
Ｒｔ＝ (Ｒｃｈｇ＋Ｒｃｈｓ＋Ｒｃｈｄ)＋２×Ｒｓｈ
【０１１７】
次に、ゲート電極両側の２つのメモリ機能体を同じ記憶状態にするため、ソース側・ドレイン側の両側を消去状態にした場合と、両側を書込み状態にした場合について考える。線形領域の十分に低いドレイン電圧条件下（例えば、Ｖｄｓ＝ ０．１Ｖ）においては、空乏層幅はチャネルに沿って一定であるため、各ソース・ドレイン側のメモリ機能体の消去・書込み各々の状態がほぼ等しい時、各ソース・ドレイン側のオフセット抵抗値（Ｒｃｈｓ，Ｒｃｈｄ）は略等しいと考えられ、その時のオフセット抵抗値をＲｃｈｏｓ（＝Ｒｃｈｓ＝Ｒｃｈｄ）とすると、数３は下記の数４で示す式に変形される。
【０１１８】
（数４）
Ｒｔ＝ (Ｒｃｈｇ＋２×Ｒｓｈ)＋２×Ｒｃｈｏｓ
【０１１９】
従って、精度良くオフセット抵抗値（Ｒｃｈｏｓ）を求めるためには、ソース・ドレイン間の総抵抗値（Ｒｔ）とゲート電極直下のチャネル抵抗値（Ｒｃｈｇ）と拡散抵抗値（Ｒｓｈ）を精度良く求める必要がある。
【０１２０】
更に数４に示す式は、ゲート長（Ｌ）、ゲート幅（Ｗ）、無効ゲート幅（ΔＷ）、拡散領域長（Ｄ１）、縦横サイズ当りのチャネル抵抗値（ｒｃｈ）、縦横サイズ当りの拡散抵抗値（ｒｓｈ）を用いて表すと、下記の数５に示す式となる。
【０１２１】
（数５）
Ｒｔ＝｛ｒｃｈ×Ｌ／（Ｗ−ΔＷ）＋２×ｒｓｈ×Ｄ１／（Ｗ−ΔＷ）｝
＋２×Ｒｃｈｏｓ
【０１２２】
本実施形態における特性評価方法は、無効ゲート幅（ΔＷ）と縦横サイズ当りのチャネル抵抗値（ｒｃｈ）を、ばらつき要因が少なく、ばらつきの影響度の小さいＬＤＤ（Lightly Doped Drain）領域を有するＩＧＦＥＴ（以下「ＬＤＤ構造トランジスタ」と称す。）（図１５参照）から導出することで、精度良くオフセット抵抗値（Ｒｃｈｏｓ）を求めることを特徴としている。
【０１２３】
第一に、同一プロセスを用いて、同一半導体基板上の隣接した距離に、前記半導体記憶素子と同一サイズのＬＤＤ構造トランジスタを様々なサイズで作製する。また、同一半導体基板上に高濃度拡散抵抗評価用素子を作製する（ステップＳ１００）。ここで、同一半導体基板上の隣接距離に形成するのは、製造工程上のばらつきの影響を低減することを目的としている。
【０１２４】
次に、各素子の測定について説明する。様々なサイズの半導体記憶素子に関しては、２つのメモリ機能体における４種の記憶状態（両側：消去、ソース側：消去・ドレイン側：書込み、ソース側：消去・ドレイン側：書込み、両側：書込み。以下、夫々を「ＥＥ」、「ＥＷ」、「ＷＥ」、「ＷＷ」と記す。）で、Ｉｄｓ−Ｖｇｓ−Ｖｂｓ特性の測定、Ｉｄｓ−Ｖｄｓ特性の測定を行う（ステップＳ２１０）。
【０１２５】
ＬＤＤ構造トランジスタに関しては、（１）ゲート長（Ｌ）一定で、複数種のゲート幅（Ｗ）と、（２）ゲート幅（Ｗ）一定で、複数種のゲート長（Ｌ）の夫々複数のトランジスタに対して、Ｉｄｓ−Ｖｇｓ−Ｖｂｓ特性測定を行う（ステップＳ２２０、Ｓ２３０）。
【０１２６】
拡散抵抗素子に関しては、抵抗値の測定を行う（ステップＳ２４０）。
【０１２７】
次に、測定結果を用いた特性評価について説明する。半導体記憶素子に関しては、ゲート幅（Ｗ）はステップＳ２３０のＬＤＤ構造トランジスタにおいて一定としている値で、ゲート長（Ｌ）は十分に大きなサイズ（例えば、１０μｍ）の１つの半導体記憶素子に対して、２種の記憶状態（ＥＥ、ＷＷ）の各々について、各ゲート電圧（Ｖｇｓ）・基板電圧（Ｖｂｓ）条件毎に、ソース・ドレイン間の総抵抗値（Ｒｔ）を求める（ステップＳ３１０）。このステップＳ３１０において、十分に大きなサイズのゲート長（Ｌ）を用いる理由を説明する。数５に示す式よりゲート長（Ｌ）を大きくすることで、ゲート電極直下のチャネル抵抗値（Ｒｃｈｇ）がソース・ドレイン間の総抵抗値（Ｒｔ）に対して占める割合が増加する。そのことにより、製造工程や、メモリ機能体の消去・書込み後の電化量のばらつき等に起因したオフセット抵抗値（Ｒｃｈｏｓ）のばらつきにより生じる閾値（Ｖｔｈ）のばらつきが低減でき、より正確なソース・ドレイン間の総抵抗値（Ｒｔ）を得ることができる。
【０１２８】
ＬＤＤ構造トランジスタに関しては、（１）ステップＳ２２０のＩｄｓ−Ｖｇｓ−Ｖｂｓ特性測定結果より、ゲート幅（Ｗ）条件毎にコンダクタンスの最大値（ｇｍ＿ｍａｘ）を求めて、図１６に示すようなグラフ直線とＸ軸との交点より無効ゲート幅（ΔＷ）を得る（ステップＳ３２０）。また、（２）ステップＳ２３０のＩｄｓ−Ｖｇｓ−Ｖｂｓ特性測定結果より、ゲート長（Ｌ）条件毎にソース・ドレイン間の総抵抗値（Ｒｔ）を求めて、図１７に示すような各ゲート電圧条件のグラフ直線の傾きとステップＳ３２０において求めた無効ゲート幅（ΔＷ）より、縦横サイズ当りのチャネル抵抗（ｒｃｈ）を得る。具体的には、各グラフ直線の傾きは、ゲート長（Ｌ）当りのチャネル抵抗値（Ｒｃｈ）であり、下記の数６に示す式より、縦横サイズ当りのチャネル抵抗（ｒｃｈ）を実効ゲート幅（Ｗｅｆｆ）で割った値に等しいことから得られる（ステップＳ３３０）。この結果、数７に示す式より、縦横サイズ当りのチャネル抵抗（ｒｃｈ）は、図１７に示すグラフの傾きに実効ゲート幅（Ｗｅｆｆ）を乗じた値で求められる。
【０１２９】
（数６）
［傾き］＝δＲｔ／δＬ＝δＲｃｈ／δＬｅｆｆ
＝ｒｃｈ／Ｗｅｆｆ＝ｒｃｈ／（Ｗ−ΔＷ） 
（数７）
ｒｃｈ [Ω／□]＝［傾き］×（Ｗ−ΔＷ）
【０１３０】
拡散抵抗素子に関しては、ステップＳ２４０において測定した抵抗値と、拡散抵抗パターンのサイズより、縦横サイズ当りの拡散抵抗値（ｒｓｈ）を得る（ステップＳ３４０）。
【０１３１】
以上の特性評価において、半導体記憶素子より求め２種の記憶状態（ＥＥ、ＷＷ）の各々についてのソース・ドレイン間の総抵抗値（Ｒｔ）と、ＬＤＤ構造トランジスタより求めた無効ゲート幅（ΔＷ）や、縦横サイズ当りのチャネル抵抗（ｒｃｈ）と、拡散抵抗素子より求めた縦横サイズ当りの拡散抵抗値（ｒｓｈ）を用いて、メモリ機能体単位の記憶状態（消去状態，書込み状態）別のオフセット抵抗値（Ｒｃｈｏｓ）を求める。
【０１３２】
具体的な評価方法は、図１８を用いて説明する。先ず、ステップＳ３１０において、半導体記憶素子より求めたソース・ドレイン間の総抵抗値（Ｒｔ）をプロットする（図中、該プロットを中塗り印で示す。）。次に、ステップＳ３３０においてＬＤＤ構造トランジスタより求めたグラフ直線の傾き値で、各グラフ直線をプロットする（図中、該プロットを中抜き印で示す。）。ゲート長（Ｌ）が“０”となる時のＹ軸切片は、前述の数５に示す式より、下記の数８に示す式となる。
【０１３３】
（数８）
Ｒｔ＝２×ｒｓｈ×Ｄ１／（Ｗ−ΔＷ）＋２×Ｒｃｈｏｓ
【０１３４】
最後に、ステップＳ３２０においてＬＤＤ構造トランジスタより求めた無効ゲート幅（ΔＷ）と、ステップＳ３４０において拡散抵抗素子より求めた縦横サイズ当りの拡散抵抗値（ｒｓｈ）を用いて、数８に示す式よりメモリ機能体単位の記憶状態（消去状態，書込み状態）別に、ゲート電圧・基板電圧条件毎のオフセット抵抗値（Ｒｃｈｏｓ）を求める（ステップＳ４００）。
【０１３５】
ここまでの特性評価方法において、実測データより精度良く抽出したオフセット抵抗値（Ｒｃｈｏｓ）に精度良く合うように、以下のモデル式（数１１）におけるフィッティングパラメータＡ〜Ｄを、２種の記憶状態（消去状態，書込み状態）別に決定する（ステップＳ５００）。尚、数１１に示すモデル式は、数９のモデル式のパラメータＡ’を数１０の置換式でパラメータＡに置換して簡単化したものであり、上述の数１に示したモデル式と同じである。
【０１３６】
（数９）
Ｒｃｈｏｓ＝Ａ’×ｅｘｐ［Ｂ×｛（Ｖｇｓ−Ｖｔｈ）＋Ｃ×Ｖｂｓ｝］＋Ｄ
＝Ａ’×ｅｘｐ｛Ｂ×（Ｖｇｓ＋Ｃ×Ｖｂｓ）−Ｂ×Ｖｔｈ｝＋Ｄ
＝｛Ａ’／ｅｘｐ（Ｂ×Ｖｔｈ）｝×ｅｘｐ｛Ｂ×（Ｖｇｓ＋Ｃ×Ｖｂｓ）｝＋Ｄ
（数１０）
Ａ＝Ａ’／ｅｘｐ（Ｂ×Ｖｔｈ）
（数１１）
Ｒｃｈｏｓ＝Ａ×ｅｘｐ｛Ｂ×（Ｖｇｓ＋Ｃ×Ｖｂｓ）｝＋Ｄ
【０１３７】
上記モデル式（数１１）におけるゲート電圧（Ｖｇｓ）は、実効的な電圧としては（Ｖｇｓ−Ｖｔｈ）である。但し、Ｖｔｈはオフセット領域の閾値電圧値とする。しかし、正確なオフセット領域の閾値電圧値（Ｖｔｈ）を求めることは非常に困難である。ドレイン電圧（Ｖｄｓ）一定条件においては、オフセット領域の閾値電圧値（Ｖｔｈ）は固定値であることより、その効果はフィッティングパラメータＡ内に含むことができる。従って、本実施形態ではモデル式（数１１）を用いた合わせ込みを実施する。
【０１３８】
モデル式（数１１）を用いた合わせ込み結果を、図１９に示す。メモリ機能体が消去状態（Ｅ）においては、実測データより求めたオフセット抵抗値（中塗り丸印）に対する、一般的なＩＧＦＥＴモデル（ＢＳＩＭ３ｖ３）（点線）と、上記モデル式（数１１）（実線）の各々の精度差は小さいものの、メモリ機能体が書込み状態（Ｗ）においては、実測データより求めたオフセット抵抗値（中塗り四角印）に対して、一般的なＩＧＦＥＴモデル（ＢＳＩＭ３ｖ３）（点線）に比べて、上記モデル式（数１１）（実線）で合わせ込んだ場合は非常に高精度な合わせ込みが実現できる。
【０１３９】
ステップＳ５００においてモデル式（数１１）で得られる、２種の記憶状態（消去状態，書込み状態）別のオフセット抵抗値（Ｒｃｈｏｓ(Ｅ)，Ｒｃｈｏｓ(Ｗ)）を、２つのメモリ機能体の４種の記憶状態（ＥＥ，ＥＷ，ＷＥ，ＷＷ）に対して、以下のように割り当てる（ステップＳ６１０〜Ｓ６４０）。
【０１４０】
ステップＳ６１０：記憶状態（ＥＥ）
・ソース側：  Ｒｃｈｓ＝Ｒｃｈｏｓ（Ｅ）、
・ドレイン側：Ｒｃｈｄ＝Ｒｃｈｏｓ（Ｅ）
ステップＳ６２０：記憶状態（ＥＷ）
・ソース側：  Ｒｃｈｓ＝Ｒｃｈｏｓ（Ｅ）、
・ドレイン側：Ｒｃｈｄ＝Ｒｃｈｏｓ（Ｗ）
ステップＳ６３０：記憶状態（ＷＥ）
・ソース側：  Ｒｃｈｓ＝Ｒｃｈｏｓ（Ｗ）、
・ドレイン側：Ｒｃｈｄ＝Ｒｃｈｏｓ（Ｅ）
ステップＳ６４０：記憶状態（ＷＷ）
・ソース側：  Ｒｃｈｓ＝Ｒｃｈｏｓ（Ｗ）、
・ドレイン側：Ｒｃｈｄ＝Ｒｃｈｏｓ（Ｗ）
【０１４１】
また、上記で決定したソース側・ドレイン側各々のオフセット抵抗値を（ａ）ＩＧＦＥＴモデル内のソース・ドレイン寄生抵抗に関する各々のモデルパラメータに与える。若しくは、（ｂ）電圧可変抵抗素子を外部抵抗として、ＩＧＦＥＴのソース・ドレイン両側に配置した回路を該半導体記憶素子の等価回路として考え、ソース側・ドレイン側各々の抵抗素子に与える。但し、その時のＩＧＦＥＴモデル内のソース・ドレイン寄生抵抗に関する各々のモデルパラメータは値を“０”とする。
【０１４２】
以上のように、ソース側・ドレイン側各々のオフセット抵抗値をＩＧＦＥＴモデルの内部または外部に与えて、４種の記憶状態（ＥＥ、ＥＷ、ＷＥ、ＷＷ）各々について、ＩＧＦＥＴモデルにおけるＳＰＩＣＥパラメータ抽出を行う。
【０１４３】
始めに、ＩＧＦＥＴモデル（例えば、ＢＳＩＭ３ｖ３）におけるＳＰＩＣＥパラメータを用いて、線形領域の十分に低いドレイン電圧条件下（例えば、Ｖｄｓ ＝０．１Ｖ、以下「Ｖｄｓ０」と記す。）におけるＩｄｓ−Ｖｇｓ−Ｖｂｓ特性に対して合わせ込みを行う（ステップＳ７００）。
【０１４４】
前述のように、特にメモリ機能体が書込み状態の時は、オフセット抵抗値（Ｒｃｈｏｓ）が各電圧条件の影響を大きく受けることから、通常のＩＧＦＥＴモデルのみでは非常に合わせ込みが困難である。ここで、ＷＷ記憶状態のＳＰＩＣＥパラメータ抽出結果を、図２０に示す。図２０より、本実施形態におけるモデルパラメータ抽出方法（実線）は、通常ＩＧＦＥＴモデル（ＢＳＩＭ３ｖ３）のみで抽出を行う場合（点線）に比べて、実測データ（中抜き丸印）に対して、高精度な抽出が可能であることが分かる。
【０１４５】
ステップＳ７００に引き続き、Ｉｄｓ‐Ｖｄｓ特性に対して合わせ込みを行う（ステップＳ８００）。前述と同様の理由により、合わせ込みが特に困難であるＷＷ記憶状態でＳＰＩＣＥパラメータ抽出結果を、図２１に示す。図２１より、Ｉｄｓ−Ｖｇｓ−Ｖｂｓ特性のモデルパラメータ抽出結果と同様に、Ｉｄｓ‐Ｖｄｓ特性のモデルパラメータ抽出結果においても、本実施形態におけるモデルパラメータ抽出方法（実線）は、通常ＩＧＦＥＴモデル（ＢＳＩＭ３ｖ３）のみで抽出を行う場合（点線）に比べて、実測データ（中抜き丸印）に対して、高精度な抽出が可能であることが分かる。
【０１４６】
ここで、Ｉｄｓ‐Ｖｄｓ特性のモデルパラメータ抽出において十分な精度（例えば、誤差３％以下）が得られているかの判定を行う（ステップＳ９００）。もし、十分な精度が得られていれば、本発明における特徴的なモデルパラメータ抽出方法は完了する。一方、十分な精度が得られていない場合は、ドレイン電圧（Ｖｄｓ）の上昇に伴う、ドレイン側の空乏層幅の広がりによるオフセット抵抗値（Ｒｃｈｄ）の低下を考慮する必要がある。その時、ソース側の空乏層幅は略一定であることより、オフセット抵抗値（Ｒｃｈｓ）はドレイン電圧（Ｖｄｓ）に依存しないものとする。ドレイン電圧（Ｖｄｓ）の影響は、半導体記憶素子のサイズや、製造プロセス条件等に依存するため、その影響度は様々である。以下に、ドレイン電圧（Ｖｄｓ）の考慮についての具体的な説明をする。
【０１４７】
各々のオフセット抵抗値は、ソース側：Ｒｃｈｓ＝Ｒｃｈｏｓ０、ドレイン側：Ｒｃｈｄ＝Ｒｃｈｏｓ’として、ドレイン側の抵抗値がドレイン電圧（Ｖｄｓ）に依存して減少する効果を以下のモデル式（数１２）で表す。但し、Ｒｃｈｏｓ０は、ドレイン電圧（Ｖｄｓ）がＶｄｓ０である時のオフセット抵抗値（Ｒｃｈｏｓ）とする。尚、数１２のモデル式は、上述の数２に示したモデル式と同じである。
【０１４８】
（数１２）
Ｒｃｈｏｓ’＝Ｒｃｈｏｓ０×｛１＋Ｅ×（Ｖｄｓ−Ｖｄｓ０）｝
【０１４９】
ゲート電圧（Ｖｇｓ）、基板電圧（Ｖｂｓ）の一定条件（例えば、Ｖｇｓ＝Ｖｔｈ＋１Ｖ、Ｖｂｓ＝０Ｖ）で、複数のＶｄｓ条件毎に求めたドレイン側のオフセット抵抗値（Ｒｃｈｄ）に対して、精度良く合うように、上記のモデル式（数１２）におけるフィッティングパラメータＥを、２種の記憶状態（消去状態、書込み状態）の各々に対して決定する（ステップＳ１０００）。
【０１５０】
その後、ステップＳ８００に戻り、再度Ｉｄｓ‐Ｖｄｓ特性に対してモデルパラメータ抽出を行い、目的の精度に達成した段階で完了する。
【０１５１】
本実施形態の特性評価方法、及び、モデルパラメータ抽出方法により、各電圧条件やメモリ機能体の消去・書込みの各記憶状態により、抵抗値が変化するオフセット抵抗を正確に評価することができ、モデル式を用いてそのオフセット抵抗を精度良くモデル化することにより、物理的性質の高い高精度なモデルパラメータ抽出が可能になる。
【０１５２】
（実施の形態２）
次に、本発明に係る半導体記憶素子のモデルパラメータ抽出装置（以下、適宜、「本発明装置」と称す。）の一実施の形態について、図面を参照して説明する。
【０１５３】
本実施の形態２の本発明装置は、実施の形態１に記した前記半導体記憶素子の特性評価方法とモデルパラメータ抽出方法を実行する機能を具備する。
【０１５４】
本発明装置の一構成例として、図２２に示すような前記半導体記憶素子に対する特性評価装置、及び、モデルパラメータ抽出装置が挙げられる。本構成例は、測定制御装置としてのＰＣ若しくはワークステーション３０１、測定装置としてのＤＣソース／モニタ３０２ａとオートプローバ３０２ｂと、測定する対象物であるウェハ３０３からなる。
【０１５５】
より具体的な構成について、図２３に示すブロック図を用いて説明する。大きな構成としては、測定制御装置３０１と、測定装置３０２と、被測定物３０３からなり、その内の測定制御装置３０１は、測定プログラム等による測定制御部３０４と、キーボードやマウス等による入力部３０５と、ＣＲＴや液晶ディスプレイ等の表示を行う出力部３０６と、ＣＰＵ等の演算処理を行う計算部３０７から構成される。また、その内の計算部３０７は、前記半導体記憶素子のソース・ドレイン間の総抵抗値（Ｒｔ）算出部３０７ａと、通常構造のＩＧＦＥＴ（例えば、前記ＬＤＤ構造トランジスタ）の無効ゲート幅（ΔＷ）・縦横サイズ当りのチャネル抵抗値（ｒｃｈ）算出部３０７ｂと、拡散抵抗素子の縦横サイズ当りの拡散抵抗値（ｒｓｈ）算出部３０７ｃと、前記半導体記憶素子のオフセット抵抗値（Ｒｃｈｓｏ）算出部３０７ｄと、実施の形態１におけるモデル式のフィッティングパラメータ（Ａ〜Ｅ）抽出部３０７ｅと、通常ＩＧＦＥＴモデルパラメータ抽出部３０７ｆから構成される。
【０１５６】
本発明装置における前記半導体記憶素子の特性評価装置、及び、モデルパラメータ抽出装置の夫々の動作について説明する。
【０１５７】
始めに、本発明装置の前記半導体記憶素子の特性評価装置に関する動作について説明する。測定制御装置３０１内の測定制御部３０４に対して、測定制御装置３０１内の入力部３０５を用いて測定命令を行い、測定装置３０２を制御することで、被測定物３０３上の形成した、前記半導体記憶素子、通常構造のＩＧＦＥＴ、及び、拡散抵抗素子の測定を行い、それらの測定結果情報を測定制御装置３０１内の出力部３０６より得て確認を行う。
【０１５８】
次に、それらの測定結果情報は、測定制御装置３０１内の計算部３０７へ渡される。具体的には、前記半導体記憶素子のＩ−Ｖ特性測定結果情報、及び、半導体記憶素子のサイズや、メモリ機能体の各記憶状態（消去・書込み）や、各部（ゲート電極、半導体層、拡散領域）の電圧等の測定条件情報は、ソース・ドレイン間の総抵抗値（Ｒｔ）算出部３０７ａへ渡され、そこにおいてソース・ドレイン間の総抵抗値（Ｒｔ）が算出され、その算出結果情報を出力部３０６より得て確認を行う。また、通常構造のＩＧＦＥＴのＩ−Ｖ特性測定結果情報、及び、通常構造のＩＧＦＥＴのサイズや、各部（ゲート電極、半導体層、拡散領域）の電圧等の測定条件情報は、無効ゲート幅（ΔＷ）・縦横サイズ当りのチャネル抵抗値（ｒｃｈ）算出部３０７ｂへ渡され、そこにおいて無効ゲート幅（ΔＷ）、及び縦横サイズ当りのチャネル抵抗値（ｒｃｈ）が算出され、その算出結果情報を出力部３０６より得て確認を行う。更には、拡散抵抗素子の抵抗値測定結果情報、及び拡散抵抗素子のサイズ等の測定条件情報は、縦横サイズ当りの拡散抵抗値（ｒｓｈ）算出部３０７ｃへ渡され、そこにおいて縦横サイズ当りの拡散抵抗値（ｒｓｈ）が算出され、その算出結果情報を出力部３０６より得て確認を行う。
【０１５９】
次に、上記各算出部の算出結果情報は、オフセット抵抗値（Ｒｃｈｏｓ）算出部３０７ｄへ渡され、そこにおいて、オフセット抵抗値（Ｒｃｈｏｓ）が算出され、その算出結果情報を出力部３０６より得て確認を行う。
【０１６０】
以下、本発明装置の前記半導体記憶素子のモデルパラメータ抽出装置に関する動作について説明する。前述の特性評価装置におけるオフセット抵抗値（Ｒｃｈｏｓ）算出部３０７ｄから、オフセット抵抗値の算出結果情報がモデル式のフィッティングパラメータ（Ａ〜Ｅ）抽出部３０７ｅへ渡される。そこにおいて、実施の形態１におけるモデル式（数１１、数１２）のフィッティングパラメータ（Ａ〜Ｅ）の各値の範囲を入力部３０５から入力し、その範囲における各フィッティングパラメータの最適値を抽出し、その抽出結果情報を出力部３０６より得て精度確認を行う。
【０１６１】
オフセット抵抗値の実測値に対する誤差が、十分に小さくなった時（例えば、３％以下）、モデル式のフィッティングパラメータ（Ａ〜Ｅ）の各値が、通常ＩＧＦＥＴモデルパラメータ抽出部３０７ｆへ渡される。また同時に、前記半導体記憶素子のＩ−Ｖ特性測定結果情報、及び、前記半導体記憶素子のサイズや、メモリ機能体の各記憶状態（消去・書込み）や、各部（ゲート電極、半導体層、拡散領域）の電圧等の測定条件情報が、通常ＩＧＦＥＴモデルパラメータ抽出部３０７ｆへ渡される。そこにおいて、通常ＩＧＦＥＴモデルパラメータ（例：ＢＳＩＭ３ｖ３）の各値の範囲を入力部３０５から入力し、その範囲における通常ＩＧＦＥＴモデルパラメータの最適値を抽出し、その抽出結果情報を出力部３０６より得て精度確認を行う。前記半導体記憶素子のＩ−ｖ特性の実測に対する誤差が、十分に小さくなった時（例えば、３％以下）、前記半導体記憶素子の特性評価装置、及びモデルパラメータ抽出装置の動作は完了する。
【０１６２】
以上、本発明により、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極直下に前記ゲート絶縁膜を介して配置されたチャネル領域と、前記チャネル領域を挟んで形成された２つの拡散領域と、前記ゲート電極の片側または両側に形成された電荷保持機能を有するメモリ機能体と、前記メモリ機能体の下方に位置し、前記チャネル領域と前記拡散領域を分離するオフセット領域を備え、前記メモリ機能体が存在する側に形成された前記拡散領域と前記チャネル領域が前記オフセット領域によって分離され、前記メモリ機能体に蓄積された電荷の多寡または分極状態により、前記オフセット領域の抵抗値が変化するように構成されている半導体記憶素子の電気的特性を把握する上で非常に重要なオフセット領域の抵抗値を精度良く求める特性評価方法や、そこで求めた抵抗値を精度良く表現できるモデル式、及びそのモデル式より得た抵抗値を用いたモデルパラメータ抽出方法が提供される。このことにより、通常ＩＧＦＥＴモデルのみを使用した場合に比べて、高精度で物理的性質の高いモデルパラメータ抽出が実現できる。ひいては、高精度な回路シミュレーションの実現につながる。
【０１６３】
尚、上記本発明の説明において、半導体記憶素子のメモリ機能体の記憶状態数は２値を想定して説明したが、対象とする半導体記憶素子は、メモリ機能体の記憶状態数は２値に限らず、３値以上でも構わない。
【０１６４】
以下、本発明の対象となる半導体記憶素子につき、上記実施の形態１の前に説明した構成例１及び変形例１の半導体記憶素子の変形例（変形例２〜８）について図面を参照して説明する。以下に説明する半導体記憶素子は、何れも本発明の対象となる半導体記憶素子である。
【０１６５】
（変形例２）
この半導体記憶素子におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図２４に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、更に、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【０１６６】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。尚、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。従って、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【０１６７】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。従って、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【０１６８】
尚、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０１６９】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０１７０】
更に、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（またはウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）を更に含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、更に保持特性を向上させることができる。
【０１７１】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）を更に含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、半導体記憶素子の信頼性を向上させることができる。
【０１７２】
更に、変形例１と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、更にゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１７３】
（変形例３）
半導体記憶素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【０１７４】
図２５に示すように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１７５】
このような半導体記憶素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。従って、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１７６】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【０１７７】
但し、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１７８】
（変形例４）
この半導体記憶素子は、図２６に示すように、変形例１における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１７９】
この半導体記憶素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、更にその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０１８０】
この半導体記憶素子によっても、変形例１の半導体記憶素子と同様の作用効果を奏する。更に、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１８１】
（変形例５）
この半導体記憶素子は、図２７に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、変形例１の半導体記憶素子と実質的に同様の構成を有する。
【０１８２】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１８３】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。更に、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。従って、書換え電圧が低くまたは書換え速度が高速で、かつ、読出し速度が高速な半導体記憶素子を得ることができる。
【０１８４】
また、図２７において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１８５】
（変形例６）
この変形例６の半導体記憶素子における半導体記憶素子は、図２８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、変形例１と実質的に同様の構成を有する。
【０１８６】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請に拘わらず、Ｔ２よりも薄くすることが可能である。
【０１８７】
この半導体記憶素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。つまり、この半導体記憶素子においては、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域またはウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域またはウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、または書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域またはウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１８８】
ところで、メモリ機能体中での電気力線は、図２４の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。従って、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１８９】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域またはウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜の厚さが制限され、半導体記憶素子の機能の最適化が阻害される。
【０１９０】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、または書込み動作及び消去動作を高速にし、更にメモリ効果を増大することが可能となる。尚、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１９１】
（変形例７）
この半導体記憶素子は、図２９に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、変形例１と実質的に同様の構成を有する。
【０１９２】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１９３】
この半導体記憶素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域またはウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。従って、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。尚、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１９４】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（International Technology Roadmap for Semiconductors）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。この半導体記憶素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１９５】
例えば、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しない半導体記憶素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１９６】
また、この半導体記憶素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較しても更に微細化を容易にする。
【０１９７】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域またはウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有する半導体記憶素子を実現することができる。
【０１９８】
（変形例８）
この半導体記憶素子の書換えを行ったときの電気特性の変化についての説明を行う。Ｎチャネル型半導体記憶素子において、メモリ機能体中の電荷量が変化したとき、図３０に示すような、ドレイン電流（Ｉｄｓ）対ゲート電圧（Ｖｇｓ）特性（実測値）を示す。
【０１９９】
図３０から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇｓ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、
Ｖｇｓ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図３２）と大きく異なる。
【０２００】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。半導体記憶素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄｓ‐Ｖｇｓ曲線の傾きが小さくなる原因となっている。
【０２０１】
一方、半導体記憶素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。更に、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄｓ‐Ｖｇｓ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０２０２】
以上のことから明らかなように、本発明の対象とする半導体記憶素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０２０３】
以上、本発明に係る半導体記憶素子の特性評価方法、及び、モデルパラメータ抽出方法とその装置の実施の形態につき、詳細に説明を行い、合わせて、本発明の対象とする半導体記憶素子の構成例及びその変形例について詳細に説明した。但し、本発明に係る半導体記憶素子の特性評価方法、及び、モデルパラメータ抽出方法とその装置は、上述の半導体記憶素子と異なる構成の半導体素子にも適用可能である。例えば、半導体層、ゲート絶縁膜、ゲート電極、チャネル領域、拡散領域、及び、メモリ機能体とから構成され、チャネル領域と拡散領域の間にオフセット領域が存在し、そのオフセット領域の抵抗値がメモリ機能体の記憶状態や、各部（ゲート電極、半導体層、拡散領域）の電圧に依存して変化する半導体記憶素子であれば、上述の半導体記憶素子以外にも適用可能である。ここで、メモリ機能体は必ずしもゲート電極の両側に各１つずつ設ける必要はなく、ゲート電極の一方側にだけ存在する場合にも、本発明は適用可能である。また、本発明の対象とする半導体記憶素子は、必ずしも、半導体記憶装置におけるメモリセルとして使用される形態でなくても構わない。つまり、オフセット領域の抵抗値が可変抵抗として振舞う特性の素子であればよい。
【図面の簡単な説明】
【０２０４】
【図１】本発明の対象である半導体記憶素子（構成例１）の要部の概略断面図
【図２】本発明の対象である半導体記憶素子（構成例１）の変形の要部の概略断面図
【図３】本発明の対象である半導体記憶素子（構成例１）の書込み動作を説明する図
【図４】本発明の対象である半導体記憶素子（構成例１）の書込み動作を説明する図
【図５】本発明の対象である半導体記憶素子（構成例１）の消去動作を説明する図
【図６】本発明の対象である半導体記憶素子（構成例１）の消去動作を説明する図である。
【図７】本発明の対象である半導体記憶素子（構成例１）の読出し動作を説明する図
【図８】本発明の対象である半導体記憶素子（変形例１）の要部の概略断面図
【図９】図８の半導体記憶素子（変形例１）の要部拡大概略断面図
【図１０】図８の半導体記憶素子（変形例１）の変形例の要部拡大概略断面図
【図１１】本発明の対象である半導体記憶素子（変形例１）の電気特性を示すグラフ
【図１２】本発明の対象である半導体記憶素子（変形例１）の変形例の要部の概略断面図
【図１３】本発明に係る半導体記憶素子の特性評価方法及びモデルパラメータ抽出方法の手順を示すフローチャート
【図１４】本発明の対象である半導体記憶素子の一例の要部の概略断面図
【図１５】通常のＬＤＤ構造トランジスタの要部の概略断面図
【図１６】通常のＬＤＤ構造トランジスタの電気特性評価方法を説明するグラフ
【図１７】通常のＬＤＤ構造トランジスタの電気特性評価方法を説明するグラフ
【図１８】本発明の対象である半導体記憶素子の電気特性評価方法を説明するグラフ
【図１９】本発明の対象である半導体記憶素子の電気特性に対するモデリング結果を示すグラフ
【図２０】本発明の対象である半導体記憶素子の電気特性に対する合わせ込み結果を示すグラフ
【図２１】本発明の対象である半導体記憶素子の電気特性に対する合わせ込み結果を示すグラフ
【図２２】本発明に係るモデルパラメータ抽出装置の一実施形態を示す構成図
【図２３】本発明に係るモデルパラメータ抽出装置のブロック構成図
【図２４】本発明の対象である半導体記憶素子（変形例２）の要部の概略断面図
【図２５】本発明の対象である半導体記憶素子（変形例３）の要部の概略断面図
【図２６】本発明の対象である半導体記憶素子（変形例４）の要部の概略断面図
【図２７】本発明の対象である半導体記憶素子（変形例５）の要部の概略断面図
【図２８】本発明の対象である半導体記憶素子（変形例６）の要部の概略断面図
【図２９】本発明の対象である半導体記憶素子（変形例７）の要部の概略断面図
【図３０】本発明の対象である半導体記憶素子（変形例８）の電気特性を示すグラフ
【図３１】従来のフラッシュメモリ素子の要部の概略断面図
【図３２】従来のフラッシュメモリ素子の電気特性を示すグラフ
【符号の説明】
【０２０５】
１  半導体記憶素子
１０１、２１１、２８６、７１１  半導体基板
１０２  Ｐ型ウェル領域
１０３、２１４、７１２  ゲート絶縁膜
１０４、２１７、７１３  ゲート電極
１０５ａ、１０５ｂ  メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３  拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ  シリコン窒化膜
１２０、２７１  オフセット領域
１２１  ゲート電極下の領域
１１１  微粒子
１１２  絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ  メモリ機能体
２２６    反転層
２４１、２４３、２４４      シリコン酸化膜
２８１、２８２、２９２、４２１  領域
２８３、２８４  電気力線
２８７    ボディ領域
２８８    埋め込み酸化膜
２９１    高濃度領域
３０１    測定制御装置
３０２    測定装置
３０２ａ  ＤＣソース／モニタ
３０２ｂ  オートプロ−バ
３０３    被測定物
３０４    測定制御部
３０５    入力部
３０６    出力部
３０７    計算部
３０７ａ  総抵抗値（Ｒｔ）算出部
３０７ｂ  無効ゲート幅（ΔＷ）・縦横サイズ当りのチャネル抵抗値（ｒｃｈ）算出部
３０７ｃ  縦横サイズ当りの拡散抵抗値（ｒｓｈ）算出部
３０７ｄ  オフセット抵抗値（Ｒｃｈｏｓ）算出部
３０７ｅ  モデル式のフィッティングパラメータ（Ａ〜Ｅ）抽出部
３０７ｆ  ＩＧＦＥＴモデルパラメータ抽出部
７１４    サイドウォールスペーサ
７１７    ソース領域
７１８    ドレイン領域
７１９    ＬＤＤ領域
【図１】
2005166741.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2005166741.tif 000007
【図６】
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【図７】
2005166741.tif 000009
【図８】
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【図９】
2005166741.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2005166741.tif 000020
【図１９】
2005166741.tif 000021
【図２０】
2005166741.tif 000022
【図２１】
2005166741.tif 000023
【図２２】
2005166741.tif 000024
【図２３】
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【図２４】
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【図２５】
2005166741.tif 000027
【図２６】
2005166741.tif 000028
【図２７】
2005166741.tif 000029
【図２８】
2005166741.tif 000030
【図２９】
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【図３０】
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【図３１】
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【図３２】
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