(57)【要約】【課題】フローティングゲートのゲート幅を狭くすることなくメモリアレイブロックの面積を縮小できる半導体記憶装置を得る。【解決手段】複数のセレクトゲート１０４が、Ｘ方向に沿って直線状に延在している。上側のセレクトゲート１０４と下側のセレクトゲート１０４との間には、２行分に相当するフローティングゲート１０３が配設されている。複数のフローティングゲート１０３は、互い違い（換言すれば千鳥足状）に配設されている。つまり、ある特定の列に属するフローティングゲート１０３（例えばフローティングゲート１０３ｓ）と、その特定の列に隣り合う列に属するフローティングゲート１０３（例えばフローティングゲート１０３ｔ）とに着目すると、フローティングゲート１０３ｓとフローティングゲート１０３ｔとは、Ｙ方向に関して互いにずれて配設されている。【選択図】図２
2005302850.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に沿って延在するセレクトゲートと、
前記セレクトゲートと対を成す複数のフローティングゲートと
を備え、
前記複数のフローティングゲートは、
第１のフローティングゲートと、
前記第１のフローティングゲートに隣り合い、前記第１のフローティングゲートとは前記第１方向に垂直な第２方向にずれて配置された第２のフローティングゲートと
を含む、半導体記憶装置。
【請求項２】
蛇行して形成されたセレクトゲートと、
前記セレクトゲートと対を成す複数のフローティングゲートと
を備え、
前記複数のフローティングゲートは、
第１方向に沿ってゲート幅が規定されるように配置された第１のフローティングゲートと、
前記第１のフローティングゲートに隣り合い、前記第１方向に垂直な第２方向に沿ってゲート幅が規定されるように配置された第２のフローティングゲートと
を含む、半導体記憶装置。
【請求項３】
前記セレクトゲートを共有し、前記複数のフローティングゲートの一つをそれぞれ有する複数のメモリセルと、
前記複数のメモリセルの各出力にそれぞれ接続された複数のトランジスタと、
前記複数のトランジスタの駆動を制御する制御回路と
をさらに備え、
前記複数のメモリセルには、第１及び第２のメモリセルが含まれ、
前記複数のトランジスタには、第１及び第２のトランジスタが含まれ、
前記第１のメモリセルにデータを書き込む際、前記制御回路は、前記複数のトランジスタのうち、前記第１のメモリセルに接続された前記第１のトランジスタと、前記第１のメモリセルから流れ出た電流が流れ込む前記第２のメモリセルに接続された前記第２のトランジスタとをオンさせる、請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記セレクトゲート及び前記複数のフローティングゲートがそれぞれゲート絶縁膜を介して形成された主面を有する基板と、
前記セレクトゲートを共有し、前記複数のフローティングゲートの一つをそれぞれ有する複数のメモリセルと、
前記複数のメモリセルに電位を供給する電位供給回路と
をさらに備え、
前記複数のメモリセルの中から選択された選択メモリセルにアクセスする際、前記電位供給回路は、前記基板に印加される電位よりも低い電位を前記選択メモリセルに供給する、請求項１又は２に記載の半導体記憶装置。
【請求項５】
アクセスすべきメモリセルに応じて選択的にソース線又はビット線として機能する複数の配線をさらに備える、請求項１又は２に記載の半導体記憶装置。
【請求項６】
前記複数の配線は、
第１の配線層内に形成された第１の配線と、
前記第１の配線に隣り合い、前記第１の配線層とは異なる第２の配線層内に形成された第２の配線と
を含む、請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、セレクトゲートとフローティングゲートとを備える半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置は、複数のメモリセルが行列状に配設されたメモリアレイブロックを備えている。
【０００３】
メモリアレイブロックの上面レイアウトに関し、従来の半導体記憶装置は、行方向に沿って延在するセレクトゲートと、互いに離間しつつセレクトゲートに平行に配設された複数のフローティングゲートとを備えている。つまり、従来の半導体記憶装置においては、複数のフローティングゲートが、互いに離間しつつ一直線状に並んで形成されている。
【０００４】
なお、半導体記憶装置の構造又は制御に関する技術は、例えば下記特許文献１〜３に開示されている。
【０００５】
【特許文献１】特開平５−３２６８８６号公報
【特許文献２】特開２００２−３２９３９８号公報
【特許文献３】特開２００１−１５６２７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した従来の半導体記憶装置によると、複数のフローティングゲートが一直線状に並んで形成されているため、隣り合うフローティングゲート同士の間に設計基準以上の間隔をあけなければならず、メモリアレイブロックの面積が大きくなるという問題がある。
【０００７】
また、メモリアレイブロックの面積を小さくするためにフローティングゲートのゲート幅を狭くしたのでは、データの読み出し動作においてメモリセルから出力される電流が少なくなって、センス回路での判定が難しくなるという問題もある。
【０００８】
本発明はかかる問題を解決するために成されたものであり、フローティングゲートのゲート幅を狭くすることなくメモリアレイブロックの面積を縮小できる半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【０００９】
第１の発明に係る半導体記憶装置は、第１方向に沿って延在するセレクトゲートと、セレクトゲートと対を成す複数のフローティングゲートとを備え、複数のフローティングゲートは、第１のフローティングゲートと、第１のフローティングゲートに隣り合い、第１のフローティングゲートとは第１方向に垂直な第２方向にずれて配置された第２のフローティングゲートとを含む。
【００１０】
第２の発明に係る半導体記憶装置は、蛇行して形成されたセレクトゲートと、セレクトゲートと対を成す複数のフローティングゲートとを備え、複数のフローティングゲートは、第１方向に沿ってゲート幅が規定されるように配置された第１のフローティングゲートと、第１のフローティングゲートに隣り合い、第１方向に垂直な第２方向に沿ってゲート幅が規定されるように配置された第２のフローティングゲートとを含む。
【発明の効果】
【００１１】
第１及び第２の発明によれば、フローティングゲートのゲート幅を狭くすることなくメモリアレイブロックの面積を縮小できる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係る、ＯＴＰ（One Time Programmable）型のメモリモジュール（半導体記憶装置）の構成を示すブロック図である。図１に示すように本実施の形態１に係るメモリモジュールは、メモリアレイブロック１と、ビット線制御回路２と、ソース線制御回路３と、レギュレータ回路４と、ビットセレクトゲート５と、ソースセレクトゲート６と、セレクトゲート制御回路７と、センス回路８とを備えている。
【００１３】
メモリアレイブロック１は、行列状に配設された複数のメモリセルを有している。具体的に、メモリアレイブロック１は、列方向に延在する複数のビット線と、同じく列方向に延在する複数のソース線と、それぞれフローティングゲートを有する複数のメモリトランジスタと、それぞれセレクトゲートを有する複数のセレクトトランジスタとを備えている。各メモリセル内において、メモリトランジスタとセレクトトランジスタとは、互いに直列に接続されている。
【００１４】
ビット線制御回路２は、メモリモジュールの外部から入力された信号に基づいて、アクセスすべきメモリセルに対応するビット線を選択するためのビット線選択信号を出力する。ソース線制御回路３は、メモリモジュールの外部から入力された信号に基づいて、アクセスすべきメモリセルに対応するソース線を選択するためのソース線選択信号を出力する。なお、メモリアレイの全ての列に関してソース線が共通する場合は、ソース線制御回路３の配設は省略しても構わない。
【００１５】
レギュレータ回路４は、メモリセルからのデータの読み出し及びメモリセルへのデータ書き込みに際して、メモリセルに供給すべき電圧の値をそれぞれ決定して、その電圧を出力する。ソースセレクトゲート６は、複数のトランジスタを含んで構成されており、ソース線制御回路３から入力されたソース線選択信号に基づいて所望のトランジスタをオンすることにより、アクセスすべきメモリセルに対応するソース線を選択する。これにより、レギュレータ回路４から出力された電圧が、ソースセレクトゲート６によって選択されたソース線を介して、アクセスすべきメモリセルに供給される。
【００１６】
センス回路８は、データの読み出しの際に、アクセスされたメモリセルから出力された電圧を検出することにより、そのメモリセルに記憶されていたデータが「０」であるか「１」であるかを判定する。ビットセレクトゲート５は、複数のトランジスタを含んで構成されており、ビット線制御回路２から入力されたビット線選択信号に基づいて所望のトランジスタをオンすることにより、アクセスすべきメモリセルに対応するビット線を選択する。例えばデータの読み出しの際には、アクセスされたメモリセルから出力された電圧が、ビットセレクトゲート５によって選択されたビット線を介して、センス回路８に伝達される。
【００１７】
セレクトゲート制御回路７は、アクセスすべきメモリセルに含まれるセレクトトランジスタをオンするために、そのメモリセルに対応するセレクトゲートにゲート電圧を印加する。
【００１８】
図２，３は、本実施の形態１に係るメモリアレイブロック１のレイアウトパターンの一部を抜き出して示す上面図である。フローティングゲート１０３の配設パターンが明確に示されるようにするために、図３に示した構造から金属配線１０５，１０７の図示を省略したものが、図２に相当する。図２，３において、Ｘ方向は行方向に相当し、Ｘ方向に垂直なＹ方向は列方向に相当し、Ｘ方向及びＹ方向に垂直なＺ方向は高さ方向に相当する。以降の各図面においても同様である。
【００１９】
図２を参照して、シリコン基板１１０（後述の図４参照）の上面内には、素子分離絶縁膜１０１及び不純物拡散領域１０２が形成されている。素子分離絶縁膜１０１の材質は、例えば二酸化シリコンである。また、複数のセレクトゲート１０４が、Ｘ方向に沿って直線状に延在している。図２には、２本のセレクトゲート１０４が示されている。上側のセレクトゲート１０４と下側のセレクトゲート１０４との間には、２行分に相当するフローティングゲート１０３（フローティングゲート１０３ｓ，１０３ｔを含む）が配設されている。図２には６個のフローティングゲート１０３が示されており、そのうちの上側３個のフローティングゲート１０３は、上側のセレクトゲート１０４と対を成し、下側３個のフローティングゲート１０３は、下側のセレクトゲート１０４と対を成す。
【００２０】
図２に示すように、複数のフローティングゲート１０３は、互い違い（換言すれば千鳥足状）に配設されている。つまり、ある特定の列に属するフローティングゲート１０３（例えばフローティングゲート１０３ｓ）と、その特定の列に隣り合う列に属するフローティングゲート１０３（例えばフローティングゲート１０３ｔ）とに着目すると、フローティングゲート１０３ｓとフローティングゲート１０３ｔとは、Ｙ方向に関して互いにずれて配設されている。そして、フローティングゲート１０３ｓの右端部とフローティングゲート１０３ｔの左端部とは、Ｙ方向に関して互いに重なり合っている。
【００２１】
図３を参照して、ビット線として機能する複数の金属配線１０７が、各列ごとに配設されている。金属配線１０７の材質は、例えばアルミニウムである。金属配線１０７は、Ｙ方向に沿って延在している。また、金属配線１０７は、コンタクトホール１０８を介して、上側のフローティングゲート１０３と下側のフローティングゲート１０３との間において、不純物拡散領域１０２の上面にコンタクトされている。
【００２２】
また、例えばアルミニウムから成る金属配線１０５が、Ｙ方向に沿って延在している。金属配線１０５は、コンタクトホール１０６を介して、不純物拡散領域１０２の上面にコンタクトされている。金属配線１０５は、ソース線として機能する。
【００２３】
図４は、図３に示したラインIV−IVに沿った位置に関する断面構造を示す断面図である。シリコン基板１１０の上面内には、不純物拡散領域１０２が部分的に形成されている。不純物拡散領域１０２の導電型は、例えばＰ型である。シリコン基板１１０の上面上には、ゲート絶縁膜１１１が部分的に形成されている。ゲート酸化膜１１１の材質は、例えば二酸化シリコンである。ゲート絶縁膜１１１上には、フローティングゲート１０３又はセレクトゲート１０４が形成されている。フローティングゲート１０３及びセレクトゲート１０４の材質は、例えばポリシリコンである。フローティングゲート１０３はメモリトランジスタ１１５のゲート電極として機能し、セレクトゲート１０４はセレクトトランジスタ１１６のゲート電極として機能する。また、不純物拡散領域１０２は、メモリトランジスタ１１５及びセレクトトランジスタ１１６の各ソース・ドレイン領域として機能する。
【００２４】
メモリトランジスタ１１５及びセレクトトランジスタ１１６を覆って、層間絶縁膜１１２が形成されている。層間絶縁膜１１２の材質は、例えば二酸化シリコンである。層間絶縁膜１１２の上面上には、金属配線１０７が形成されている。層間絶縁膜１１２内には、層間絶縁膜１１２の上面から底面まで貫通するコンタクトホール１０８が、部分的に形成されている。金属配線１０７は、コンタクトホール１０８を介して、二つのフローティングゲート１０３同士の間の不純物拡散領域１０２の上面にコンタクトされている。
【００２５】
図５は、メモリセルの等価回路を示す回路図である。セレクトトランジスタ１１６のソースは、金属配線１０５を介して、図１に示したレギュレータ回路４（又はソースセレクトゲート６）に接続されている。セレクトトランジスタ１１６のゲート電極（セレクトゲート１０４）は、図１に示したセレクトゲート制御回路７に接続されている。セレクトトランジスタ１１６のドレインは、メモリトランジスタ１１５のソースに接続されている。メモリトランジスタ１１５のゲート電極（フローティングゲート１０３）は、どこにも接続されていない。メモリトランジスタ１１５のドレインは、金属配線１０７を介して、図１に示したセンス回路８（又はビットセレクトゲート５）に接続されている。
【００２６】
図２に示したように、本実施の形態１に係るメモリモジュールによれば、複数のフローティングゲート１０３が互い違いに配設されている。従って、図６に示した従来のメモリモジュールと比較すると、フローティングゲート１０３のゲート幅を狭くすることなくメモリアレイブロック１の面積を縮小できる。
【００２７】
つまり、図６に示した従来のメモリモジュールでは、同一の行に属する複数のフローティングゲート１０３が、一直線状に並んで配設されている。そのため、隣り合うフローティングゲート１０３同士の間に設計基準Ｄ以上の間隔をあけなければならず、メモリアレイブロック１の面積が大きくなる。これに対して、図２に示した本実施の形態１に係るメモリモジュールによると、複数のフローティングゲート１０３が、各列毎に互い違いに配設されている。そのため、フローティングゲート１０３のゲート幅Ｗ１（図２参照）を、従来のメモリモジュールにおけるフローティングゲート１０３のゲート幅Ｗ２（図６参照）と同程度に維持しつつ、隣り合う列同士の間隔を狭めることができる。その結果、メモリアレイブロック１の面積を縮小できる。なお、隣り合う列同士の間隔を狭める代わりに、フローティングゲート１０３のゲート幅Ｗ１を広げてもよく、この場合は、メモリセルから流れ出る電流を多くできるという効果が得られる。
【００２８】
実施の形態２．
本実施の形態２では、ソース線とビット線とを共用するメモリモジュールについて説明する。
【００２９】
図７〜９は、本発明の実施の形態２に係るメモリアレイブロック１のレイアウトパターンの一部を抜き出して示す上面図である。金属配線１２０の配設パターンが明確に示されるようにするために、図９に示した構造から金属配線１２２の図示を省略したものが、図８に相当する。また、フローティングゲート１０３の配設パターンが明確に示されるようにするために、図８に示した構造から金属配線１２０の図示を省略したものが、図７に相当する。なお、メモリモジュールの全体構成を示すブロック図は、図１に示したものと同様である。
【００３０】
図７を参照して、シリコン基板１１０の上面内には、素子分離絶縁膜１０１及び不純物拡散領域１０２（不純物拡散領域１０２ａを含む）が形成されている。また、複数のセレクトゲート１０４（セレクトゲート１０４ａ，１０４ｂを含む）が、Ｘ方向に沿って直線状に延在している。互いに隣接するセレクトゲート１０４同士の間には、２行分に相当するフローティングゲート１０３（フローティングゲート１０３ａ，１０３ｂを含む）が配設されている。図７に示すように、複数のフローティングゲート１０３は、互い違いに配設されている。
【００３１】
図８を参照して、第１層配線として、複数の金属配線１２０（金属配線１２０ａ〜１２０ｃを含む）が配設されている。金属配線１２０の材質は、例えばアルミニウムである。金属配線１２０は、コンタクトホール１２１（コンタクトホール１２１ａ〜１２１ｅを含む）を介して、不純物拡散領域１０２にコンタクトされている。例えば、金属配線１２０ａは、コンタクトホール１２１ｂを介して不純物拡散領域１０２ａにコンタクトされ、コンタクトホール１２１ａを介して不純物拡散領域１０２にコンタクトされている。また、金属配線１２０ｂは、コンタクトホール１２１ｃを介して不純物拡散領域１０２ａにコンタクトされ、コンタクトホール１２１ｄを介して不純物拡散領域１０２にコンタクトされている。
【００３２】
図９を参照して、ソース線又はビット線として機能する複数の金属配線１２２（金属配線１２２ａ，１２２ｂを含む）が、第２層配線として、各列ごとに配設されている。但し、複数の金属配線１２２のうちの偶数番目のものを第２層配線とし、奇数番目のものを第３層配線として、２層の配線層に分けて交互に配設しても良い。これにより、互いに隣接するメモリセル同士における電流の干渉を防止でき、後述の実施の形態３に係る発明を適用するまでもなく、センス回路８における誤判定を回避することができる。
【００３３】
金属配線１２２の材質は、例えばアルミニウムである。金属配線１２２は、Ｙ方向に沿って延在している。また、金属配線１２２は、ビアホール１２３（ビアホール１２３ａ〜１２３ｃを含む）を介して、金属配線１２０にコンタクトされている。例えば、金属配線１２２ａは、ビアホール１２３ａを介して金属配線１２０ａにコンタクトされるとともに、ビアホール１２３ｃを介して金属配線１２０ｃにコンタクトされている。また、金属配線１２２ｂは、ビアホール１２３ｂを介して金属配線１２０ｂにコンタクトされている。
【００３４】
図１０は、図９に示したラインX−Xに沿った位置に関する断面構造を示す断面図である。シリコン基板１１０の上面内には、不純物拡散領域１０２が部分的に形成されている。シリコン基板１１０の上面上には、ゲート絶縁膜１１１が部分的に形成されている。ゲート絶縁膜１１１上には、フローティングゲート１０３又はセレクトゲート１０４が形成されている。メモリトランジスタ１１５及びセレクトトランジスタ１１６を覆って、層間絶縁膜１２４が形成されている。層間絶縁膜１２４の材質は、例えば二酸化シリコンである。層間絶縁膜１２４の上面上には、金属配線１２０が形成されている。層間絶縁膜１２４内には、層間絶縁膜１２４の上面から底面まで貫通するコンタクトホール１２１が、部分的に形成されている。金属配線１２０は、コンタクトホール１２１を介して、不純物拡散領域１０２の上面にコンタクトされている。層間絶縁膜１２４の上面上には、金属配線１２０を覆って、層間絶縁膜１２５が形成されている。層間絶縁膜１２５の材質は、例えば二酸化シリコンである。
【００３５】
図１１は、図９に示したラインXI−XIに沿った位置に関する断面構造を示す断面図である。シリコン基板１１０の上面内には、素子分離絶縁膜１０１が形成されている。素子分離絶縁膜１０１の上面上には、フローティングゲート１０３及びセレクトゲート１０４が形成されている。また、素子分離絶縁膜１０１の上面上には、フローティングゲート１０３及びセレクトゲート１０４を覆って、層間絶縁膜１２４が形成されている。層間絶縁膜１２４の上面上には、金属配線１２０が形成されている。層間絶縁膜１２４の上面上には、金属配線１２０を覆って、層間絶縁膜１２５が形成されている。層間絶縁膜１２５の上面上には、金属配線１２２が形成されている。層間絶縁膜１２５内には、層間絶縁膜１２５の上面から底面まで貫通するビアホール１２３が、部分的に形成されている。金属配線１２２は、ビアホール１２３を介して、金属配線１２０の上面にコンタクトされている。
【００３６】
図１２は、メモリセルの等価回路を示す回路図である。セレクトトランジスタ１１６のソースは、ある特定の列に属する金属配線１２２を介して、図１に示したレギュレータ回路４（又はソースセレクトゲート６）に接続されている。セレクトトランジスタ１１６のゲート電極（セレクトゲート１０４）は、図１に示したセレクトゲート制御回路７に接続されている。セレクトトランジスタ１１６のドレインは、メモリトランジスタ１１５のソースに接続されている。メモリトランジスタ１１５のゲート電極（フローティングゲート１０３）は、どこにも接続されていない。メモリトランジスタ１１５のドレインは、上記特定の列に隣り合う列に属する金属配線１２２を介して、図１に示したセンス回路８（又はビットセレクトゲート５）に接続されている。
【００３７】
図８，９を参照して、例えば、フローティングゲート１０３ａとセレクトゲート１０４ａとを含むメモリセルにアクセスする場合は、金属配線１２２ａがソース線として機能し、金属配線１２２ｂがビット線として機能する。つまり、金属配線１２２ａからビアホール１２３ａ、金属配線１２０ａ、及びコンタクトホール１２１ｂをこの順に介して、不純物拡散領域１０２ａ（セレクトトランジスタ１１６のソース）にソース電位が供給される。また、メモリセルの出力電圧は、不純物拡散領域１０２ａ（メモリトランジスタ１１５のドレイン）からコンタクトホール１２１ｃ、金属配線１２０ｂ、及びビアホール１２３ｂをこの順に介して、金属配線１２２ｂに伝達される。
【００３８】
逆に、フローティングゲート１０３ｂとセレクトゲート１０４ｂとを含むメモリセルにアクセスする場合は、金属配線１２２ｂがソース線として機能し、金属配線１２２ａがビット線として機能する。つまり、金属配線１２２ｂからビアホール１２３ｂ、金属配線１２０ｂ、及びコンタクトホール１２１ｃをこの順に介して、不純物拡散領域１０２ａ（セレクトトランジスタ１１６のソース）にソース電位が供給される。また、メモリセルの出力電圧は、不純物拡散領域１０２ａ（メモリトランジスタ１１５のドレイン）からコンタクトホール１２１ｅ、金属配線１２０ｃ、及びビアホール１２３ｃをこの順に介して、金属配線１２２ａに伝達される。
【００３９】
このように本実施の形態２に係るメモリモジュールにおいては、ソース線とビット線とが共用され、アクセスすべきメモリセルによって、ソース線及びビット線が入れ替えられる。
【００４０】
以下、メモリセルに記憶されているデータを読み出す処理について、詳細に説明する。
【００４１】
図１３は、図１に示したソースセレクトゲート６の回路構成を具体的に示す回路図である。また、図１４は、図１に示したビットセレクトゲート５の回路構成を具体的に示す回路図である。図１３と図１４とは、一点鎖線で記したラインによって互いに連続している。また、図１５は、図１に示したメモリアレイブロック１の回路構成の一部を示す回路図である。
【００４２】
図１３に示した例では、ソースセレクトゲート６は、同一の行に属する８個（８ビット）のメモリセルに対応して、二つの群に分割されている。同様に、図１４に示した例では、ビットセレクトゲート５は、同一の行に属する８ビットのメモリセルに対応して、二つの群に分割されている。
【００４３】
初めに、図１５に示したメモリセル２０に記憶されているデータを読み出す処理について説明する。この場合は、図１５に示した信号線ｂ３がソース線となり、信号線ｂ２がビット線となる。従って、図１３において信号線ｂ３に接続されているＰＭＯＳトランジスタ１１，１２をオンさせるべく、図１に示したソース線制御回路３から信号線Ｐ１，Ｐ９に「Ｌ（Low）」の電圧（ソース線選択信号）が印加される。これにより、レギュレータ回路４から出力された電圧が、ＰＭＯＳトランジスタ１２，１１をこの順に介して、メモリセル２０に供給される。このとき、図１に示したソース線制御回路３から信号線Ｐ０，Ｐ２〜Ｐ８，Ｐ１０〜Ｐ１２に「Ｈ（High）」の電圧が印加されることにより、ソースセレクトゲート６内のＰＭＯＳトランジスタ１１，１２以外のトランジスタは全てオフされている。
【００４４】
また、メモリセル２０に記憶されているデータを読み出す場合は、図１４において信号線ｂ２に接続されているＮＭＯＳトランジスタ１３，１４をオンさせるべく、図１に示したビット線制御回路２から信号線Ｎ５，Ｎ１３に「Ｈ」の電圧（ビット線選択信号）が印加される。これにより、メモリセル２０から流れ出た電流が、ＮＭＯＳトランジスタ１３，１４をこの順に流れて、センス回路８によって検出される。このとき、図１に示したビット線制御回路２から信号線Ｎ０〜Ｎ４，Ｎ６〜Ｎ１２，Ｎ１４〜Ｎ１６に「Ｌ」の電圧が印加されることにより、ビットセレクトゲート５内のＮＭＯＳトランジスタ１３，１４以外のトランジスタは全てオフされている。
【００４５】
次に、図１５に示したメモリセル２１に記憶されているデータを読み出す処理について説明する。この場合は、図１５に示した信号線ｂ２がソース線となり、信号線ｂ３がビット線となる。従って、図１３において信号線ｂ２に接続されているＰＭＯＳトランジスタ１２，１７をオンさせるべく、図１に示したソース線制御回路３から信号線Ｐ５，Ｐ９に「Ｌ」の電圧が印加される。これにより、レギュレータ回路４から出力された電圧が、ＰＭＯＳトランジスタ１２，１７をこの順に介して、メモリセル２１に供給される。このとき、図１に示したソース線制御回路３から信号線Ｐ０〜Ｐ４，Ｐ６〜Ｐ８，Ｐ１０〜Ｐ１２に「Ｈ」の電圧が印加されることにより、ソースセレクトゲート６内のＰＭＯＳトランジスタ１２，１７以外のトランジスタは全てオフされている。
【００４６】
また、メモリセル２１に記憶されているデータを読み出す場合は、図１４において信号線ｂ３に接続されているＮＭＯＳトランジスタ１４，１８をオンさせるべく、図１に示したビット線制御回路２から信号線Ｎ１，Ｎ１３に「Ｈ」の電圧が印加される。これにより、メモリセル２１から流れ出た電流が、ＮＭＯＳトランジスタ１８，１４をこの順に流れて、センス回路８によって検出される。このとき、図１に示したビット線制御回路２から信号線Ｎ０，Ｎ２〜Ｎ１２，Ｎ１４〜Ｎ１６に「Ｌ」の電圧が印加されることにより、ビットセレクトゲート５内のＮＭＯＳトランジスタ１４，１８以外のトランジスタは全てオフされている。
【００４７】
同様に、図１５において信号線ｂ７に接続されたメモリセルに記憶されているデータを読み出す場合には、信号線ｂ８がソース線又はビット線となる。従って、メモリセルを８ビット毎に分割した場合には、ソースセレクトゲート６及びビットセレクトゲート５において、信号線ｂ８に接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを、８ビット毎にそれぞれ１個追加する必要がある。メモリセルを８ビット毎に分割しない場合には、これらのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは省略可能である。
【００４８】
以下、図１に示したセレクトゲート制御回路７、ソース線制御回路３、及びビット線制御回路２について説明する。セレクトゲート制御回路７は、アクセスすべきメモリセルに含まれるセレクトトランジスタ１１６をオンするために、メモリモジュールの外部から入力されたアドレスデータに基づいて、そのメモリセルに対応するセレクトゲート１０４にゲート電圧を印加する。
【００４９】
ソース線制御回路３は、メモリモジュールの外部から入力されたアドレスデータに基づいて、ソースセレクトゲート６に含まれる複数のＰＭＯＳトランジスタのうち、アクセスすべきメモリセルに対応するトランジスタをオンさせるためのソース線選択信号を生成して出力する。これを実現するために、ソース線制御回路３は、図１５に示したメモリセル２０のアドレスが例えば「００１０」（hexadecimal）である場合に、／｛（Ａ３＊Ａ４Ｂ）＊Ａ５Ｂ｝に相当するような信号を設定するロジック回路を有している。ここで、Ａ３〜Ａ５は、Ａ３がアドレスＡ[３]、Ａ４がアドレスＡ[４]、Ａ５がアドレスＡ[５]のように、アドレスの各ビットデータを示す。
【００５０】
同様に、ビット線制御回路２は、メモリモジュールの外部から入力されたアドレスデータに基づいて、ビットセレクトゲート５に含まれる複数のＮＭＯＳトランジスタのうち、アクセスすべきメモリセルに対応するトランジスタをオンさせるためのビット線選択信号を生成して出力する。これを実現するために、ビット線制御回路２は、図１５に示したメモリセル２０のアドレスが例えば「００１０」（hexadecimal）である場合に、｛（Ａ２＊Ａ３Ｂ＊Ａ４Ｂ）＋（Ａ２Ｂ＊Ａ３＊Ａ４Ｂ）｝＊Ａ５Ｂに相当するような信号を設定するロジック回路を有している。
【００５１】
また、メモリセルから流れ出た電流のみがセンス回路８に伝達されるようにするために、ソース線制御回路３及びビット線制御回路２は、メモリアレイブロック１内の全てのメモリセルの電荷容量を読み出し動作が開始される前に引き抜くためのディスチャージ機能を備えている。ディスチャージ時には、ソース線制御回路３は、ソースセレクトゲート６に含まれている全てのＰＭＯＳトランジスタをオフさせ、ビット線制御回路２は、ビットセレクトゲート５に含まれている全てのＮＭＯＳトランジスタをオンさせる。
【００５２】
以下、メモリセルにデータを書き込む処理について、詳細に説明する。
【００５３】
初めに、図１５に示したメモリセル２０にデータを書き込む処理について説明する。この場合は、図１５に示した信号線ｂ３がソース線となり、信号線ｂ２がビット線となる。従って、図１３において信号線ｂ３に接続されているＰＭＯＳトランジスタ１１，１２をオンさせるべく、図１に示したソース線制御回路３から信号線Ｐ１，Ｐ９に「Ｌ」の電圧が印加される。これにより、レギュレータ回路４から出力された書き込み電圧が、ＰＭＯＳトランジスタ１２，１１をこの順に介して、メモリセル２０（具体的には、メモリセル２０に含まれるセレクトトランジスタ１１６のソース）に供給される。このとき、図１に示したソース線制御回路３から信号線Ｐ０，Ｐ２〜Ｐ８，Ｐ１０〜Ｐ１２に「Ｈ」の電圧が印加されることにより、ソースセレクトゲート６内のＰＭＯＳトランジスタ１１，１２以外のトランジスタは全てオフされている。
【００５４】
また、メモリセル２０にデータを書き込む場合は、図１４に示したＮＭＯＳトランジスタ１３，１５，１６をオンさせるべく、図１に示したビット線制御回路２から信号線Ｎ０，Ｎ４，Ｎ５，Ｎ９に「Ｈ」の電圧が印加される。これにより、ＮＭＯＳトランジスタ１３，１５には、メモリセル２０にデータを書き込むための電流が流れる。このとき、図１に示したビット線制御回路２から信号線Ｎ１〜Ｎ３，Ｎ６〜Ｎ８，Ｎ１０〜Ｎ１６に「Ｌ」の電圧が印加されることにより、ビットセレクトゲート５内のＮＭＯＳトランジスタ１３，１５，１６以外のトランジスタは全てオフされている。
【００５５】
ここで、メモリセル２０にデータを書き込む際にＮＭＯＳトランジスタ１６をオンさせているのは、以下の理由による。図１５を参照して、メモリセル２０にデータを書き込む場合には、メモリセル２０に含まれるセレクトトランジスタ１１６と同様に、メモリセル２２に含まれるセレクトトランジスタ１１６もオンされる。また、メモリセル２０から流れ出た電流が、信号線ｂ２を介して、メモリセル２２に流れ込む。その結果、メモリセル２２の電位（具体的には、メモリセル２２に含まれるメモリトランジスタ１１５又はセレクトトランジスタ１１６のドレインの電位）が上昇する。これを防止するために、メモリセル２０にデータを書き込む際にＮＭＯＳトランジスタ１６をオンすることにより、メモリセル２０からメモリセル２２に流れ込んだ電荷を引き抜いているのである。
【００５６】
次に、図１５に示したメモリセル２１にデータを書き込む処理について説明する。この場合は、図１５に示した信号線ｂ２がソース線となり、信号線ｂ３がビット線となる。従って、図１３において信号線ｂ２に接続されているＰＭＯＳトランジスタ１２，１７をオンさせるべく、図１に示したソース線制御回路３から信号線Ｐ５，Ｐ９に「Ｌ」の電圧が印加される。これにより、レギュレータ回路４から出力された書き込み電圧が、ＰＭＯＳトランジスタ１２，１７をこの順に介して、メモリセル２１に供給される。このとき、図１に示したソース線制御回路３から信号線Ｐ０〜Ｐ４，Ｐ６〜Ｐ８，Ｐ１０〜Ｐ１２に「Ｈ」の電圧が印加されることにより、ソースセレクトゲート６内のＰＭＯＳトランジスタ１２，１７以外のトランジスタは全てオフされている。
【００５７】
また、メモリセル２１にデータを書き込む場合は、図１４に示したＮＭＯＳトランジスタ１５，１８，１９をオンさせるべく、図１に示したビット線制御回路２から信号線Ｎ１〜Ｎ３，Ｎ６〜Ｎ９に「Ｈ」の電圧が印加される。これにより、ＮＭＯＳトランジスタ１５，１８には、メモリセル２１にデータを書き込むための電流が流れる。このとき、図１に示したビット線制御回路２から信号線Ｎ０，Ｎ４，Ｎ５，Ｎ１０〜Ｎ１６に「Ｌ」の電圧が印加されることにより、ビットセレクトゲート５内のＮＭＯＳトランジスタ１５，１８，１９以外のトランジスタは全てオフされている。
【００５８】
ここで、メモリセル２１にデータを書き込む際にＮＭＯＳトランジスタ１９をオンさせているのは、以下の理由による。図１５を参照して、メモリセル２１にデータを書き込む場合には、メモリセル２１に含まれるセレクトトランジスタ１１６と同様に、メモリセル２３に含まれるセレクトトランジスタ１１６もオンされる。また、メモリセル２１から流れ出た電流が、信号線ｂ３を介して、メモリセル２３に流れ込む。その結果、メモリセル２３の電位（具体的には、メモリセル２３に含まれるメモリトランジスタ１１５又はセレクトトランジスタ１１６のドレインの電位）が上昇する。これを防止するために、メモリセル２１にデータを書き込む際にＮＭＯＳトランジスタ１９をオンすることにより、メモリセル２１からメモリセル２３に流れ込んだ電荷を引き抜いているのである。
【００５９】
図７に示したように、本実施の形態２に係るメモリモジュールによると、図２に示した上記実施の形態１に係るメモリモジュールと同様に、複数のフローティングゲート１０３が互い違いに配設されている。従って、上記実施の形態１に係るメモリモジュールと同様に、フローティングゲート１０３のゲート幅を狭くすることなくメモリアレイブロック１の面積を縮小できるという効果が得られる。
【００６０】
また、ソース線とビット線とを共用するため、ソース線としてのみ機能する複数の金属配線と、ビット線としてのみ機能する複数の金属配線とを個別に設ける場合と比較すると、メモリアレイブロックの面積を縮小することができる。
【００６１】
実施の形態３．
図１６，１７は、上述の実施の形態２又は後述の実施の形態４のようにソース線とビット線とが共用されるタイプのメモリモジュールに関して、メモリアレイブロック１の回路構成の一部を示す回路図である。図１６に示した例では、アクセスされている選択メモリセルはメモリセル５０であり、この場合は、信号線５３がソース線として機能し、信号線５１がビット線として機能する。また、図１６において、メモリセル５４は、アクセスされてはいないが、メモリセル５０と同様にセレクトトランジスタ１１６がオンされている非選択メモリセルである。信号線５２は、非選択メモリセルに接続されている信号線である。
【００６２】
図１６に示した例では、基板電位（即ち、図１０，１１に示したシリコン基板１１０に印加される電位）は５．０Ｖ、ソース線から供給される電圧も５．０Ｖ、信号線５２の初期電位は２．４Ｖである。この場合、メモリセル５０からデータが読み出されたことに起因してビット線（信号線５１）の電位が２．５Ｖまで上昇すると、メモリセル５０から流れ出た電流の一部は、ビット線よりも電位の低い信号線５２に流れてしまう。その結果、センス回路８に流れる電流が減少してしまい、誤判定の原因となる。
【００６３】
また、図１７に示した例では、基板電位は５．０Ｖ、ソース線から供給される電圧も５．０Ｖ、信号線５２の初期電位は２．４Ｖ、ビット線の電位は２．５Ｖである。この場合、何らかの原因によって信号線５２の電位が２．６Ｖまで上昇すると、信号線５２からビット線に電流が流れ込む。その結果、センス回路８に流れる電流が増加してしまい、誤判定の原因となる。また、メモリトランジスタ１１５のリーク電流もビット線に流れてしまい、同様にセンス回路８における誤判定の原因となる。
【００６４】
そこで、本実施の形態３では、上記のような弊害を防止し得るメモリモジュールについて説明する。
【００６５】
図１８，１９は、図１６，１７に対応させて、本発明の実施の形態３に係るメモリアレイブロック１の回路構成の一部を示す回路図である。図１８に示した例では、アクセスされている選択メモリセルはメモリセル６０であり、この場合は、信号線６３がソース線として機能し、信号線６１がビット線として機能する。また、図１８において、メモリセル６４は、アクセスされてはいないが、メモリセル６０と同様にセレクトトランジスタ１１６がオンされている非選択メモリセルである。信号線６２は、非選択メモリセルに接続されている信号線である。
【００６６】
図１８に示した例では、基板電位は５．０Ｖであり、メモリセル６０にアクセスするためにソース線から供給される電圧（ソース電位）は、基板電位よりも低い２．５Ｖである。また、信号線６２の初期電位は０．９Ｖである。この場合、メモリセル６０からデータが読み出されたことに起因してビット線（信号線６１）の電位が１．０Ｖまで上昇したとしても、基板効果（基板バイアス効果）によって、メモリセル６０からメモリセル６４へは電流がほとんど流れない。つまり、セレクトトランジスタのソース電位が２．５Ｖであるのに対して基板電位がそれよりも高い５．０Ｖであるため、基板効果によってセレクトトランジスタ１１６のしきい値電圧が高くなる。その結果、ビット線から信号線６２に流れ込む電流はほとんどゼロに等しくなる。
【００６７】
なお、２．５Ｖのソース電位は、図１に示したレギュレータ回路４によって、５．０Ｖの電源電圧から生成される。また、レギュレータ回路４は、メモリセルに過大な電流が流れて意図しないデータの書き込みが発生することを回避すべく、メモリトランジスタ１１５のソース−ドレイン間の電圧を常に２．４Ｖ以内に保つように調整する機能を備えている。
【００６８】
また、図１９に示した例では、基板電位は５．０Ｖ、ソース電位は２．５Ｖ、信号線６２の初期電位は０．９Ｖ、ビット線の電位は１．０Ｖである。この場合、何らかの原因によって信号線６２の電位が１．１Ｖまで上昇したとしても、基板効果によってセレクトトランジスタ１１６のしきい値電圧が高くなっているため、信号線６２からビット線へはほとんど電流が流れない。しかも、基板効果によってメモリトランジスタ１１５のしきい値電圧も高くなるため、メモリトランジスタ１１５のリーク電流も少なくなる。
【００６９】
このように本実施の形態３に係るメモリモジュールによると、選択メモリセルにアクセスする際、選択メモリセルには、基板電位よりも低い電位がレギュレータ回路４から供給される。従って、基板効果によってメモリトランジスタ１１５及びセレクトトランジスタ１１６のしきい値電圧が高くなるため、選択メモリセルに隣接する非選択メモリセルの干渉、又はメモリトランジスタ１１５のリーク電流に起因して、ビット線からセンス回路８に流れる電流が増減することを防止できる。その結果、センス回路８における誤判定を回避することができる。
【００７０】
実施の形態４．
図２０，２１は、本発明の実施の形態４に係るメモリアレイブロック１のレイアウトパターンの一部を抜き出して示す上面図である。フローティングゲート１３０の配設パターンが明確に示されるようにするために、図２１に示した構造から金属配線１３２ａ〜１３２ｃの図示を省略したものが、図２０に相当する。
【００７１】
図２０を参照して、蛇行するセレクトゲート１３１ａ，１３１ｂと、セレクトゲート１３１ａ，１３１ｂと対を成す複数のフローティングゲート１３０（フローティングゲート１３０ａ，１３０ｂを含む）とが配設されている。フローティングゲート１３０には、Ｘ方向に沿ってゲート幅が規定されるように配設されたフローティングゲート（例えばフローティングゲート１３０ａ）と、Ｙ方向に沿ってゲート幅が規定されるように配設されたフローティングゲート（例えばフローティングゲート１３０ｂ）とが含まれる。
【００７２】
図２１を参照して、ソース線又はビット線として機能する複数の金属配線１３２ａ〜１３２ｃが、Ｙ方向に沿って延在しつつ、第１層配線として各列ごとに配設されている。但し、複数の金属配線１３２ａ〜１３２ｃのうちの偶数番目のものを第１層配線とし、奇数番目のものを第２層配線として、２層の配線層に分けて交互に配設しても良い。これにより、互いに隣接するメモリセル同士における電流の干渉を防止でき、上記実施の形態３に係る発明を適用するまでもなく、センス回路８における誤判定を回避することができる。金属配線１３２ａ〜１３２ｃの材質は、例えばアルミニウムである。
【００７３】
金属配線１３２ａ〜１３２ｃは、コンタクトホール１３３（コンタクトホール１３３ａ〜１３３ｃを含む），１３４（コンタクトホール１３４ａ〜１３４ｃを含む）及び図示しない金属配線を介して、不純物拡散領域１０２の上面にコンタクトされている。具体的に、金属配線１３２ａはコンタクトホール１３３ａ，１３４ａに、金属配線１３２ｂはコンタクトホール１３３ｂ，１３４ｂに、金属配線１３２ｃはコンタクトホール１３３ｃ，１３４ｃに、それぞれ接続されている。
【００７４】
図２１を参照して、例えば、フローティングゲート１３０ａとセレクトゲート１３１ａとを含むメモリセルにアクセスする場合は、金属配線１３２ｂがソース線として機能し、金属配線１３２ｃがビット線として機能する。つまり、金属配線１３２ｂからコンタクトホール１３３ｂを介して不純物拡散領域１０２（セレクトトランジスタ１１６のソース）にソース電位が供給され、また、メモリセルの出力電圧は、不純物拡散領域１０２（メモリトランジスタ１１５のドレイン）からコンタクトホール１３４ｃを介して金属配線１３２ｃに伝達される。
【００７５】
逆に、フローティングゲート１３０ｂとセレクトゲート１３１ｂとを含むメモリセルにアクセスする場合は、金属配線１３２ａがソース線として機能し、金属配線１３２ｂがビット線として機能する。つまり、金属配線１３２ａからコンタクトホール１３４ａを介して不純物拡散領域１０２（セレクトトランジスタ１１６のソース）にソース電位が供給され、また、メモリセルの出力電圧は、不純物拡散領域１０２（メモリトランジスタ１１５のドレイン）からコンタクトホール１３４ｂを介して金属配線１３２ｂに伝達される。
【００７６】
このように本実施の形態４に係るメモリモジュールによると、セレクトゲート１３１ａ，１３１ｂが蛇行して配設されるとともに、複数のフローティングゲート１３０が、蛇行するセレクトゲート１３１ａ，１３１ｂの各辺に沿って配設されている。従って、図６に示した従来のメモリモジュールと比較すると、フローティングゲート１３０のゲート幅を狭くすることなくメモリアレイブロック１の面積を縮小できる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施の形態１に係るメモリモジュールの構成を示すブロック図である。
【図２】本発明の実施の形態１に係るメモリアレイブロックのレイアウトパターンの一部を抜き出して示す上面図である。
【図３】本発明の実施の形態１に係るメモリアレイブロックのレイアウトパターンの一部を抜き出して示す上面図である。
【図４】図３に示したラインIV−IVに沿った位置に関する断面構造を示す断面図である。
【図５】メモリセルの等価回路を示す回路図である。
【図６】従来のメモリアレイブロックのレイアウトパターンの一部を抜き出して示す上面図である。
【図７】本発明の実施の形態２に係るメモリアレイブロックのレイアウトパターンの一部を抜き出して示す上面図である。
【図８】本発明の実施の形態２に係るメモリアレイブロックのレイアウトパターンの一部を抜き出して示す上面図である。
【図９】本発明の実施の形態２に係るメモリアレイブロックのレイアウトパターンの一部を抜き出して示す上面図である。
【図１０】図９に示したラインX−Xに沿った位置に関する断面構造を示す断面図である。
【図１１】図９に示したラインXI−XIに沿った位置に関する断面構造を示す断面図である。
【図１２】メモリセルの等価回路を示す回路図である。
【図１３】図１に示したソースセレクトゲートの回路構成を具体的に示す回路図である。
【図１４】図１に示したビットセレクトゲートの回路構成を具体的に示す回路図である。
【図１５】図１に示したメモリアレイブロックの回路構成の一部を示す回路図である。
【図１６】ソース線とビット線とが共用されるタイプのメモリモジュールに関して、メモリアレイブロックの回路構成の一部を示す回路図である。
【図１７】ソース線とビット線とが共用されるタイプのメモリモジュールに関して、メモリアレイブロックの回路構成の一部を示す回路図である。
【図１８】本発明の実施の形態３に係るメモリアレイブロックの回路構成の一部を示す回路図である。
【図１９】本発明の実施の形態３に係るメモリアレイブロックの回路構成の一部を示す回路図である。
【図２０】本発明の実施の形態４に係るメモリアレイブロックのレイアウトパターンの一部を抜き出して示す上面図である。
【図２１】本発明の実施の形態４に係るメモリアレイブロックのレイアウトパターンの一部を抜き出して示す上面図である。
【符号の説明】
【００７８】
１  メモリアレイブロック、２  ビット線制御回路、３  ソース線制御回路、４  レギュレータ回路、５  ビットセレクトゲート、６  ソースセレクトゲート、１３，１６，１８，１９  ＮＭＯＳトランジスタ、１０３，１３０  フローティングゲート、１０４，１３１ａ，１３１ｂ  セレクトゲート、１０５，１０７，１２０，１２２，１３２ａ〜１３２ｃ  金属配線、１１０  シリコン基板、１１１  ゲート絶縁膜、１１５  メモリトランジスタ、１１６  セレクトトランジスタ。
【図１】
2005302850.tif 000003
【図２】
2005302850.tif 000004
【図３】
2005302850.tif 000005
【図４】
2005302850.tif 000006
【図５】
2005302850.tif 000007
【図６】
2005302850.tif 000008
【図７】
2005302850.tif 000009
【図８】
2005302850.tif 000010
【図９】
2005302850.tif 000011
【図１０】
2005302850.tif 000012
【図１１】
2005302850.tif 000013
【図１２】
2005302850.tif 000014
【図１３】
2005302850.tif 000015
【図１４】
2005302850.tif 000016
【図１５】
2005302850.tif 000017
【図１６】
2005302850.tif 000018
【図１７】
2005302850.tif 000019
【図１８】
2005302850.tif 000020
【図１９】
2005302850.tif 000021
【図２０】
2005302850.tif 000022
【図２１】
2005302850.tif 000023