(57)【要約】【課題】抗折強度および高密度実装に優れた半導体装置を提供する。【解決手段】半導体素子１１と、半導体素子１１表面上に形成された素子電極１２と、半導体素子１１上に形成され素子電極１２の上に開口部を有する第１絶縁層１４と、第１絶縁層１４上に形成され第１絶縁層１４の開口部において素子電極１２と電気的に接続された第１金属配線２０と、第１金属配線２０上に形成され第２金属配線２１と、第２金属配線２１の上面が露出するように、半導体素子１１，第１絶縁層１４，第１金属配線２０及び第２金属配線２１を封止する第２絶縁層２６，半導体素子１１の裏面側の凹部に形成された強度補強層２２を備える。【選択図】図３
2005302816.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子と、前記半導体素子上に形成された素子電極と、前記半導体素子上に形成され且つ前記素子電極の上に開口部を有する第１絶縁層と、前記第１絶縁層上に形成され且つ前記開口部において前記素子電極と電気的に接続された配線と、前記第１絶縁層上および前記配線上に形成され且つ前記配線の一部を露出させた開口部を有する第２絶縁層と、前記第２絶縁層の前記開口部から露出した前記配線上に形成された外部端子と、前記半導体素子の裏面側に形成された凹部と、前記凹部に形成された強度補強層とを備えたことを特徴とする半導体装置。
【請求項２】
前記強度補強層を金属によって形成したことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記強度補強層を樹脂によって形成したことを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体素子上に素子電極を形成する工程と、前記半導体素子上に前記素子電極を露出させる開口部を有する第１絶縁層を形成する工程と、前記半導体素子の裏面側に凹部を形成する工程と、前記凹部に強度補強層を形成する工程と、前記第１絶縁層上に前記開口部において前記素子電極と電気的に接続された配線を形成する工程と、前記第１絶縁層上および前記配線上に、前記配線の一部を露出させる開口部を有する第２絶縁層を形成する工程と、前記第２絶縁層の前記開口部から露出した前記配線上に外部端子を形成する工程とからなることを特徴とする半導体装置の製造方法。
【請求項５】
前記強度補強層を形成する工程と前記配線を形成する工程とを同一工程にしたことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、電子機器の小型化，高性能化および高速化のために、半導体装置に対しても小型化，薄型化，高速化，多端子化および高密度実装化が要求されるようになっている。そこで、これらの要求に対応するため、小型の多端子パッケージとして各種のＣＳＰ（チップサイズパッケージ）が開発されている。
【０００３】
特に素子電極と外部金属端子とを接続する金属配線を半導体ウェハ上に形成した後に、最終工程でチップに分割されるウェハレベルＣＳＰは、ベアチップと同等の究極の小型化，薄型化のパッケージを実現する技術として近年注目されている。このウェハレベルＣＳＰは、構造的特徴から「ポスト型ウェハレベルＣＳＰ」と「再配線型ウェハレベルＣＳＰ」の２種類に大別されている。
【０００４】
以下、従来のポスト型ウェハレベルＣＳＰと呼ばれる半導体装置、およびその製造方法について、図８，図９を参照して説明する。
【０００５】
図８は従来の半導体装置１００を模式的に示す斜視図であって、図８では、第１金属配線と第２金属配線とが露出するように、第２絶縁層の半分程度を切り開いて示しており、また一部では第２絶縁層に加えて第１絶縁層も切り開いて示している。図９は図８におけるＢ−Ｂ’線断面図である。
【０００６】
図８及び図９に示すように、従来の半導体装置１００においては、半導体素子１０１の表面上に、外部との電気的接続を行うための複数の素子電極１０２が形成されている。尚、図示はしていないが、半導体素子１０１はトランジスタなどを含む半導体集積回路を内部に備えている。半導体素子１０１の表面上には、パッシベーション膜１０３及び第１絶縁層１０４が積層されていると共に、該積層膜において、素子電極１０２の上に開口部が形成されている。パッシベーション膜１０３は、半導体集積回路を保護する目的で半導体素子１０１の表面上に形成されている。
【０００７】
第１絶縁層１０４の上には第１金属配線１０５が形成されていると共に、第１絶縁層１０４の開口部において第１金属配線１０５は素子電極１０２と電気的に接続されている。第１金属配線１０５上には第２金属配線１０６が形成され、且つ該第２金属配線１０６は第１金属配線１０５と電気的に接続されている。
【０００８】
第２金属配線１０６の上面が露出するように第２絶縁層１０７が形成されており、半導体素子１０１，第１絶縁層１０４，第１金属配線１０５及び第２金属配線１０６を封止している。第２金属配線１０６の上に外部金属端子１０８が形成されている。
【０００９】
図８及び図９に示す従来の半導体装置１００において、素子電極１０２と外部金属端子１０８とは電気的に接続されている。具体的には、素子電極１０２と接続され、且つ第１絶縁層１０４上に形成された第１金属配線１０５と、第１金属配線１０５上に形成された第２金属配線１０６を順に介して、素子電極１０３と外部金属端子１０８とが電気的に接続される。
【００１０】
また、外部金属端子１０８によって実装基板等の外部装置（図示せず）と本例の半導体装置１００とが固定されていると共に、外部金属端子１０８によって外部装置と素子電極１０２とが電気的に接続されている。
【００１１】
また、第１絶縁層１０４及び第２絶縁層１０７によって、半導体素子１０１の保護及び電気的絶縁が行われている。さらに、第１絶縁層１０４及び第２金属配線１０６は、本例の半導体装置１００を実装した後に、該半導体装置１００と外部装置との間の熱膨張率の差などにより生じた応力が該半導体装置１００に加わった際、この応力を緩和する機能を有する。
【００１２】
次に、従来の半導体装置１００の製造方法について説明する。
【００１３】
まず、トランジスタなどを含む半導体集積回路（図示せず）を内部に備えた複数の半導体素子１０１を有する半導体ウェハを準備する。各半導体素子１０１上には、素子電極１０３を予め形成しておくと共に、素子電極１０２を露出させるような開口部を有するパッシベーション膜１０３を予め形成しておくものとする。
【００１４】
パッシベーション膜１０３上に、例えば感光性の絶縁材料を塗布し、乾燥した後に、露光及び現像することにより、素子電極１０２を露出させた開口部を有する第１絶縁層１０４を形成する。次に素子電極１０２から第１絶縁層１０４上に亘って、第１金属配線１０５を形成する。さらに第１金属配線１０５上に第２金属配線１０６を形成する。次に第１絶縁層１０４，第１金属配線１０５，第２金属配線１０６を封止する第２絶縁層１０７を形成する。このとき、第２金属配線１０６の上面が露出するように第２絶縁層１０７を形成する。次に第２金属配線１０６の表面上に外部金属端子１０８を形成する。
【００１５】
最後に、複数の半導体装置１００の集合体となっている半導体ウェハを所定のスクライブラインに沿ってダイシングすることにより、複数の個片化された半導体装置１００を形成する。以上の製造工程で、図８及び図９に示す半導体装置１００が得られる。これにより、半導体素子１０１と同一サイズの半導体装置１００が製造されるため小型化が実現できるのである。
【特許文献１】特開平１１−２５１４９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、前記従来の半導体装置１００には抗折強度が弱いという課題があった。抗折強度とは半導体装置の曲げ・ねじり応力に対する強度の意味である。抗折強度が弱いため、基板実装後の基板にかかる曲げ応力・ねじり応力によって、半導体装置にも応力が加わって半導体装置の割れ・欠けが発生することがあった。また、基板実装時の実装機ノズルとの接触時に発生する応力によっても同様であり、半導体装置１００に加わるあらゆる応力に対して半導体装置１００の割れ・欠けが発生しやすかった。この課題は、半導体装置１００の主構成材料が半導体素子１０１（シリコン）および薄膜樹脂であり、且つ小型・薄型であることから半導体装置としての強度不足が原因である。
【００１７】
また、半導体装置１００裏面へのレーザ捺印時に発生する半導体装置１００へのダメージ、あるいは半導体素子１０１へのレーザ捺印自体の視認性が悪く、検査装置などのカメラ認識をしづらいという課題もあった。
【００１８】
これらの課題については、半導体素子１０１の裏面に金属層もしくは樹脂層１０９を形成する（図１０参照）、もしくは接着層１１０を介して張り付ける（図１１参照）という解決手法もあるが、この手法では金属層もしくは樹脂層１０９の厚み分が半導体装置１００の厚みに加算されるため、薄型化という高密度実装化における優位性を低下させる。また、さらなる薄型化をする場合、半導体素子１０１の裏面に形成する金属層もしくは樹脂層１０９の厚みを考慮して半導体素子１０１の厚みを薄くする必要があり、半導体素子１０１を薄くすればするほど、工程間搬送や工程内での割れリスクが高くなる。
【００１９】
また、半導体素子１０１の裏面に金属層もしくは樹脂層１０９を備えた状態でダイシングした場合、ダイシングによる金属層もしくは樹脂層１０９のバリ・欠け等が発生するため、外形ラインの歪み、あるいは基板実装時の隣接した他の半導体装置とのショートが発生する危険性がある。
【００２０】
本発明は、前記従来の課題を解決するものであり、薄型化の優位性を低下させることなく、抗折強度およびレーザ捺印視認性の向上を実現し、高密度実装を可能にする半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
前記目的を達成するために、本発明の半導体装置は、半導体素子と、半導体素子上に形成された素子電極と、半導体素子上に形成され且つ素子電極の上に開口部を有する第１絶縁層と、第１絶縁層上に形成され且つ開口部において素子電極と電気的に接続された配線と、第１絶縁層上および配線上に形成され且つ配線の一部を露出させた開口部を有する第２絶縁層と、第２絶縁層の開口部から露出した配線上に形成された外部端子と、半導体素子の裏面側に形成された凹部と、凹部の中に形成された強度補強層とを備えている。
【００２２】
尚、強度補強層は金属もしくは樹脂で形成させることが好ましい。
【００２３】
本発明の半導体装置の製造方法は、半導体素子上に素子電極を形成する工程と、半導体素子上に素子電極を露出させる開口部を有する第１絶縁層を形成する工程と、半導体素子の裏面側に凹部を形成する工程と、凹部に強度補強層を形成する工程と、第１絶縁層上に開口部において素子電極と電気的に接続された配線を形成する工程と、第１絶縁層上および配線上に、配線の一部を露出させる開口部を有する第２絶縁層を形成する工程と、第２絶縁層の開口部から露出した配線上に外部端子を形成する工程とを備えている。
【００２４】
尚、強度補強層を形成する工程と配線を形成する工程とを同一の工程において行うことが好ましい。
【００２５】
前記構成により、半導体装置の厚みを厚くすることなく、半導体装置裏面に強度補強層を形成することができるため、抗折強度の向上及び高密度実装を可能にする。
【発明の効果】
【００２６】
本発明の半導体装置は、半導体素子裏面に凹部を形成し、そこに強度補強層を形成するため、半導体装置の厚みを厚くすることなく、抗折強度を向上させることができる。また、さらに薄型化を図る場合、従来例のように強度補強層の厚みを考慮する必要がなく、従来例よりも半導体素子の厚みを厚く保つことができるため、工程間搬送あるいは工程内における割れリスクが低くなる。
【００２７】
また、強度補強層はスクライブライン上に形成されないため、ダイシングによる強度補強層のバリ・欠けなどが発生せず、外形ラインの歪み、あるいは基板実装時の隣接した他の半導体装置とのショートの発生を防止することができる。
【００２８】
さらに、強度補強層へのレーザ捺印のため、レーザによる半導体装置へのダメージ発生を回避でき、且つ捺印視認性も向上させることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を図面を参照して説明する。
【００３０】
図１は本発明の実施形態１に係る半導体装置を模式的に示す外部金属端子側からの斜視図であって、図１は、第１金属配線及び第２金属配線が露出するように、第２絶縁層の半分程度を切り開いて示しており、また一部では第２絶縁層に加えて第１絶縁層も切り開いて示している。図２は実施形態１に係る半導体装置を模式的に示す半導体素子側からの斜視図、図３は図１におけるＡ−Ａ’線断面図である。
【００３１】
図１〜図３に示すように、実施形態１の半導体装置１０においては、半導体素子１１の表面上に、外部との電気的接続を行うための複数の素子電極１２が形成されている。尚、図示はしていないが、半導体素子１１はトランジスタなどを含む半導体集積回路を内部に備えている。半導体素子１１の表面上には、パッシベーション膜１３及び第１絶縁層１４が積層されていると共に、該積層膜における素子電極１２の上に開口部が形成されている。パッシベーション膜１３は、半導体集積回路を保護する目的で半導体素子１１の表面上に形成されている。
【００３２】
第１絶縁層１４の上には第１金属配線２０が形成されていると共に、第１絶縁層１４の開口部において第１金属配線２０は素子電極１２と電気的に接続されている。また、第１金属配線２０上には第２金属配線２１が形成されている。尚、第１金属配線２０は、第１薄膜金属層１６と第１厚膜金属層１８とが積層された構成となっている。第２金属配線２１の上面が露出するように第２絶縁層２６が形成されており、半導体素子１１，第１絶縁層１４，第１金属配線２０，第２金属配線２１を封止している。第２金属配線２１の上に、外部金属端子２７が形成されている。外部金属端子２７としては、例えば半田ボール又は半田印刷バンプなどが用いられる。
【００３３】
また、半導体素子１１裏面に凹部を設け、そこに強度補強層２２が形成されている。尚、強度補強層２２は、第２薄膜金属層１７と第２厚膜金属層１９とが積層された構成となっている。
【００３４】
実施形態１の半導体装置１０において、素子電極１２と外部金属端子２７とは電気的に接続されている。具体的には、素子電極１２と接続され、且つ第１絶縁層１４上に形成された第１金属配線２０と、第１金属配線２０上に形成された第２金属配線２１とを順に介して、素子電極１２と外部金属端子２７とが電気的に接続される。
【００３５】
また、外部金属端子２７によって実装基板等の外部装置（図示せず）と本実施形態の半導体装置１０とが固定されていると共に、外部金属端子２７によって外部装置と素子電極１２とが電気的に接続されている。
【００３６】
また、第１絶縁層１４及び第２絶縁層２６によって、半導体素子１１の保護及び電気的絶縁が行われている。さらに、第１絶縁層１４，第２絶縁層２６及び第２金属配線２１は、本実施形態の半導体装置１０を実装した後に、該半導体装置１０と外部装置との間の熱膨張率の差などにより生じた応力が該半導体装置１０に加わった際、この応力を緩和する機能を有する。
【００３７】
次に、本実施形態における半導体装置の製造方法について、図５（ａ）〜（ｄ），図６（ａ）〜（ｄ）及び図７（ａ）〜（ｄ）を参照して説明する。図５（ａ）〜（ｄ），図６（ａ）〜（ｄ）及び図７（ａ）〜（ｄ）は、図１〜図３に示す半導体装置の構造を実現するための各製造工程を模式的に示す断面図である。
【００３８】
まず、図５（ａ）に示すように、トランジスタなどを含む半導体集積回路（図示省略）を内部に備えた複数の半導体素子１１を有する半導体ウェハを準備する。各半導体素子１１上には、素子電極１２を予め形成しておくと共に、素子電極１２を露出させるような開口部を有するパッシベーション膜１３を予め形成しておくものとする。
【００３９】
尚、２９はスクライブラインであり、製造工程の最後に半導体ウェハは該スクライブライン２９に沿ってダイシングされ、複数の個片の半導体装置１０となる。
【００４０】
次に、図５（ｂ）に示すように、パッシベーション膜１３の上にスピンコート法により感光性を有する絶縁材料、例えばエステル結合型ポリイミドを塗布した後、該絶縁材料を乾燥させ、続いて露光及び現像を順次行う。この工程で絶縁材料における素子電極１２上に形成された部分を選択的に除去し、複数の素子電極１２を露出させる開口部を有する第１絶縁層１４を形成する。
【００４１】
尚、感光性を有する第１絶縁層１４の材料としては、エステル結合型ポリイミドの他にアクリレート系エポキシ等のポリマーでもよく、感光性材料であれば特に限定されない。また、感光性を有する第１絶縁層１４は、スピンコート法による塗布及びそれに続く乾燥という方法に代えて、あらかじめフィルム状に形成された材料を用いる方法によって形成してもよい。その場合、フィルム状絶縁材料を半導体素子１１上に貼り付けた後、露光及び現像によって該絶縁材料に開口部を形成して素子電極１２を露出させる。
【００４２】
次に、図５（ｃ）に示すように、半導体素子１１の裏面側に半導体素子１１をエッチングするためのエッチングレジスト１５を形成する。スピンコート法を用いてポジ型感光性レジスト樹脂又はネガ型感光性レジスト樹脂を半導体素子１１の裏面上に塗布した後、該レジスト樹脂を乾燥させ、続いて露光及び現像を順次行う工程によって、エッチングレジスト１５を形成する。該エッチングレジスト１５は、半導体素子１１の裏面における強度補強層２２の形成領域に開口部を持つ。尚、スピンコート法に代えて、フィルム状にあらかじめ形成された材料を半導体素子１１の裏面上に張り付けることによって、エッチングレジスト１５を形成してもよい。
【００４３】
次に、図５（ｄ）に示すように、パターン形成されたエッチングレジスト１５のパターン開口部において、半導体素子１１の裏面をエッチングする。具体的には、例えば弗酸などの液相でのウェットエッチングもしくはＣＦ４でのドライエッチングにて行う。深さは半導体素子１１の厚み、及び要求される抗折強度によって変わるが、数１０〜１００μｍ以下程度が好ましい。尚、形状としては図２に示すような方形に限定されず、他に円形あるいは格子状の複数の筋であってもよい。また、方形の場合は半導体素子１１への応力集中による半導体素子１１のクラック・欠け発生を防ぐために、コーナー部を適度なＲ形状とすることが好ましい。
【００４４】
次に、図６（ａ）に示すように、第１絶縁層１４の上とその開口部から露出している素子電極１２の上全面に亘って第１薄膜金属層１６を形成する。具体的には、例えばスパッタリング法により、厚さ０．２μｍ程度のＴｉＷ膜と、厚さ０．５μｍ程度のＣｕ膜との積層膜を第１薄膜金属層１６として形成してもよい。
【００４５】
続いて、半導体素子１１の裏面全面に亘って第２薄膜金属層１７を形成する。具体的には、第１薄膜金属層１６と同様にスパッタリング法により、例えば厚さ０．５μｍ程度のＣｕ膜を形成してもよい。
【００４６】
尚、第１薄膜金属層１６と第２薄膜金属層１７を形成する順序は、どちらが先でもよい。また、スパッタリング法以外の方法、例えば真空蒸着法，ＣＶＤ法又は無電解メッキ法などの薄膜形成技術を用いて第１薄膜金属層１６及び第２薄膜金属層１７を形成してもよい。第１薄膜金属層１６および第２薄膜金属層１７に使用する金属の種類も前述のＴｉＷ膜又はＣｕ膜には限定されない。
【００４７】
次に、図６（ｂ）に示すように、スピンコート法を用いてポジ型感光性レジスト樹脂又はネガ型感光性レジスト樹脂を第１薄膜金属層１６上に塗布した後、該レジスト樹脂を乾燥させ、続いて露光及び現像を順次行う工程によって、第１メッキレジスト２３を形成する。該第１メッキレジスト２３は第２金属配線の形成領域に開口部を持つ。
【００４８】
尚、スピンコート法に代えて、フィルム状にあらかじめ形成された材料を第１薄膜金属層１６上に貼り付けることによって、第１メッキレジスト２３を形成してもよい。
【００４９】
続いて、パターン形成された第１メッキレジスト２３のパターン開口部において、電解メッキなどの厚膜形成技術により、例えば厚さが５〜１０μｍ程度のＣｕ膜からなる第１厚膜金属層１８を、第１薄膜金属層１６上に選択的に形成する。尚、第１厚膜金属層１８の材料も厚さも特に限定されるものではない。また第１厚膜金属層１８は第１金属配線２０の主要部分となる。
【００５０】
次に、図６（ｃ）に示すように、第１メッキレジスト２３を溶融除去した後、第１薄膜金属層１６及び第１厚膜金属層１８を、ポジ型感光性レジスト樹脂又はネガ型感光性レジスト樹脂で覆い、周知の露光及び現像技術により第２メッキレジスト２４を形成する。ここでも、感光性を有するレジスト膜の形成において、スピンコートによる塗布及び乾燥を用いてもよいし、あらかじめフィルム状に形成された材料を用いてもよい。尚、該第２メッキレジスト２４は第２金属配線２１の形成領域に開口部を持つ。
【００５１】
続いて、半導体素子１１の裏面にもポジ型感光性レジスト樹脂又はネガ型感光性レジスト樹脂で覆い、周知の露光及び現像技術により第３メッキレジスト２５を形成する。ここでも、感光性を有するレジスト膜の形成において、スピンコートによる塗布及び乾燥を用いてもよいし、あらかじめフィルム状に形成された材料を用いてもよい。尚、該第３メッキレジスト２５は強度補強層２２の形成領域に開口部を持つ。また、第２メッキレジスト２４と第３メッキレジスト２５を形成する順序はどちらが先でもよい。
【００５２】
次に、図６（ｄ）に示すように、パターン形成された第２メッキレジスト２４のパターン開口部において、第１厚膜金属層１８上に第２金属配線２１を選択的に形成すると同時に、第３メッキレジスト２５のパターン開口部において、第２薄膜金属層１７上に第２厚膜金属層１９を選択的に形成する。
【００５３】
具体的な形成方法あるいは材料は、特に限定されるものではないが、例えば電解メッキにより、厚さが数１０〜１００μｍ程度のＣｕ膜よりなる第２金属配線２１および第２厚膜金属層１９を選択的に形成する。
【００５４】
尚、第２金属配線２１の断面形状（第２メッキレジスト２４に形成されるパターン開口部の形状）は、後に形成する第２絶縁層と第２金属配線２１との密着面積を大きくすることを目的に多角形あるいは星形に形成することも可能である。
【００５５】
また、前記のように第２金属配線２１および第２厚膜金属層１９を同時に形成しなくてもよく、それぞれの厚みを制御する場合には、それぞれ別に形成してもよい。尚、このときは第２金属配線２１と第２厚膜金属層１９を形成する順序はどちらが先でもよい。
【００５６】
次に、図７（ａ）に示すように、第２金属配線２１及び第２厚膜金属層１９を形成後、第２メッキレジスト２４および第３メッキレジスト２５を溶融除去する。さらに、第１薄膜金属層１６および第２薄膜金属層１７を溶融除去できるエッチングを施す。例えば第１薄膜金属層１６および第２薄膜金属層１７を構成するＣｕ膜に対しては塩化第二鉄溶液を用いて、第１薄膜金属層１６，第１厚膜金属層１８，第２金属配線２１，第２薄膜金属層１７及び第２厚膜金属層１９の全面にエッチングを施す。
【００５７】
また、ＴｉＷ膜に対しては過酸化水素水を用いて第１薄膜金属層１６，第１厚膜金属層１８，第２金属配線２１，第２薄膜金属層１７及び第２厚膜金属層１９の全面にエッチングを施す。本実施形態では第１薄膜金属層１６，第１厚膜金属層１８，第２金属配線２１，第２薄膜金属層１７及び第２厚膜金属層１９のいずれにもＣｕが使われているが、第１薄膜金属層１６が第１厚膜金属層１８，第２金属配線２１，第２薄膜金属層１７及び第２厚膜金属層１９よりも先行して除去される。
【００５８】
この工程で第１薄膜金属層１６が除去されることにより、第１厚膜金属層１８とその直下にあってエッチングされずに残る一部の第１薄膜金属層１６とによって、第１金属配線２０が形成される。
【００５９】
ここで、例えばＣｕメッキにて形成された第１金属配線２０の厚さが５μｍであるとすると、Ｌｉｎｅ／Ｓｐａｃｅ＝２０／２０μｍの配線形成が可能である。すなわち、第１金属配線２０の厚さが５μｍのとき、幅２０μｍの隙間をあけて複数並んだ幅２０μｍの配線を形成することができる。
【００６０】
次に、図７（ｂ）に示すように、半導体素子１１，第１絶縁層１４，第１金属配線２０及び第２金属配線２１を封止する第２絶縁層２６を形成する。このとき、第２金属配線２１の上面が露出するように第２絶縁層２６を形成する。具体的には、一つの封止型２８を用いることにより、例えばエポキシ系樹脂からなる厚さ５０〜１００μｍの第２絶縁層２６を半導体装置１０が複数形成された半導体ウェハを覆うように形成する。このようにすると、第２絶縁層２６によって、第１絶縁層１４，第１金属配線２０及び第２金属配線２１が外部から保護されると共に、第２金属配線２１の側面も外部から保護される。
【００６１】
次に、図７（ｃ）に示すように、第２金属配線２１の表面上に酸化防止処理を施した後、第２金属配線２１上に半田ペーストを印刷した後に溶融させることにより、外部金属端子２７を形成する。
【００６２】
尚、外部金属端子２７としては、半田ボール又は半田印刷バンプ若しくは無電解メッキによるバンプなどを用いてもよい。また絶縁材料である第２絶縁層２６の表面上には外部金属端子２７を形成しない。
【００６３】
最後に、図７（ｄ）に示すように、複数の半導体装置１０の集合体となっている半導体ウェハを、所定のスクライブライン２９に沿ってダイシングすることにより、複数の個片化された半導体装置１０を形成する。
【００６４】
以上の製造工程によって、図１〜図３に示す半導体装置１０が得られる。
【００６５】
次に、本発明の実施形態２について図４を参照して説明する。図４は実施形態２に係る半導体装置１０Ｂの断面図を示している。尚、図４において、図３を用いて説明した第１実施形態に係る半導体装置１０の構成と対応する構成については、同一符号を付してその説明を省略する。
【００６６】
実施形態２は、強度補強層２２を実施形態１のような金属層ではなく、樹脂層により形成したことを特徴とする。尚、形状としては実施形態１と同様に、図２に示すような方形に限定されず、他に円形あるいは格子状の複数の筋であってもよい。また方形の場合は、半導体素子１１への応力集中による半導体素子１１のクラック・欠け発生を防ぐために、コーナー部を適度なＲ形状とすることが好ましい。
【００６７】
次に、実施形態２における半導体装置の製造方法について説明する。実施形態１と同様に、図５（ｃ）及び図５（ｄ）に示すように、半導体素子１１の裏面をエッチングした後に、強度補強層２２を樹脂層で形成する。具体的には、スピンコート法を用いてポジ型感光性樹脂又はネガ型感光性樹脂を半導体素子１１の裏面上に塗布した後、該感光性樹脂を乾燥させ、続いて露光及び現像を順次行う工程によって強度補強層２２を形成する。
【００６８】
尚、スピンコート法に代えて、ダイコーター法を用いて、強度補強層２２の形成領域部分に開口を持つ印刷マスクに樹脂を印刷し、強度補強層２２領域に直接的に樹脂を塗布・硬化させて、強度補強層２２を形成してもよい。
【００６９】
また、強度補強層２２を形成する工程は、実施形態１における製造方法の図７（ｃ）までに行われていれば、どこの工程にて行ってもよい。
【００７０】
以上説明したように、本実施形態の半導体装置およびその製造方法によれば、半導体素子１１の裏面に凹部を形成し、そこに金属層もしくは樹脂層による強度補強層２２を形成することによって、半導体装置１０および１０Ｂの厚みを厚くすることなく、抗折強度向上およびレーザ捺印視認性の向上を実現し、また、さらなる薄型化による高密度実装を可能にする。
【００７１】
本実施形態では、ポスト型ウェハレベルＣＳＰを例にして説明したが、再配線型ウェハレベルＣＳＰ（第２金属配線２１を形成せず、第１金属配線２０上の第２絶縁層２６の開口部に外部金属端子２７を形成し、また第２絶縁層２６には封止樹脂を用いず、第１絶縁層１４と同様にフォトリソグラフィ法を用いることが多い）でも、何ら問題なく同様の効果が得られる。
【産業上の利用可能性】
【００７２】
本発明は、抗折強度の強い半導体装置及びその製造方法として有用である。また、本発明の半導体装置は、高密度な実装を可能とすることから、情報通信機器あるいは事務用電子機器等の小型化及び薄型化に利用することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施形態１に係る半導体装置の外部金属端子側からの斜視図
【図２】実施形態１に係る半導体装置の半導体素子側からの斜視図
【図３】図１におけるＡ−Ａ’線断面図
【図４】本発明の第２実施形態を説明するための図１におけるＡ−Ａ’線断面図
【図５】（ａ）〜（ｄ）は実施形態１に係る半導体装置の製造方法における絶縁層形成から半導体素子エッチングまでの各工程を示す断面図
【図６】（ａ）〜（ｄ）は実施形態１に係る半導体装置の製造方法における薄膜金属層形成から厚膜金属層形成までの各工程を示す断面図
【図７】（ａ）〜（ｄ）は実施形態１に係る半導体装置の製造方法における金属配線層形成から個片化までの各工程を示す断面図
【図８】従来の半導体装置の斜視図
【図９】図８におけるＢ−Ｂ’線断面図
【図１０】従来の半導体装置の一例を示す断面図
【図１１】従来の半導体装置の他の例を示す断面図
【符号の説明】
【００７４】
１０  半導体装置
１０Ｂ  半導体装置
１１  半導体素子
１２  素子電極
１３  パッシベーション膜
１４  第１絶縁層
１５  エッチングレジスト
１６  第１薄膜金属層
１７  第２薄膜金属層
１８  第１厚膜金属層
１９  第２厚膜金属層
２０  第１金属配線
２１  第２金属配線
２２  強度補強層
２３  第１メッキレジスト（第１金属配線形成）
２４  第２メッキレジスト（第２金属配線形成）
２５  第３メッキレジスト（強度補強層形成）
２６  第２絶縁層
２７  外部金属端子
２８  封止型
２９  スクライブライン
１００  半導体装置
１０１  半導体素子
１０２  素子電極
１０３  パッシベーション膜
１０４  第１絶縁層
１０５  第１金属配線
１０６  第２金属配線
１０７  第２絶縁層
１０８  外部金属端子
１０９  金属層
１１０  接着層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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