(57)【要約】【課題】 非常に幅の広いI/O幅をもったメモリとそれにチップ上で同じく広いI/O幅をもつ複数のバッファメモリを接続し、より高性能なネットワークシステムで使う便利なメモリ素子を提供する。【解決手段】 半導体メモリ装置は、隣接する複数のコラム単位から成るコラム単位Ｍ群と、このコラム単位Ｍ群に接続するＹデコーダ手段Ｋの単位とで構成する中メモリコラム単位ＭＭが複数積み重なって構成するメモリアレイを有する。メモリアレイ中の各コラム単位ＭがＸデコーダ手段Ｋを共有する。それぞれの中メモリコラム単位ＭＭの個々のＹデコーダ手段Ｋの単位に対して、入出力端子ＤＯｉａ、ＤＩｉａが接続される複数のバッファ手段ｅが開閉手段Ｄを介して接続される。【選択図】      図１
2005285320.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線対と複数のワード線とに接続された複数のメモリセルと、前記ビット線対に接続されたセンスアンプと、前記ビット線対に接続された第１のデコーダとを有する複数のメモリコラム単位と、
前記複数のメモリコラム単位のワード線に共通に接続された第２のデコーダと、
前記複数のメモリコラム単位にそれぞれ対応して設けられた複数のシフトレジスタと、
前記第１のデコーダと前記シフトレジスタとの間に接続され、前記第１のデコーダと前記シフトレジスタとの間の電気的接続を制御する開閉手段とを有し、
前記シフトレジスタと前記開閉手段とは前記複数のメモリコラム単位に対して第１の方向に形成され、前記第２のデコーダは前記メモリコラム単位に対して前記第１の方向とほぼ直交する第２の方向に形成されることを特徴とする半導体メモリ装置。
【請求項２】
前記メモリコラム単位は所定のピッチパターンで前記第２の方向に配置され、前記開閉手段と前記シフトレジスタとは前記所定のピッチパターン内に配置される請求項１記載の半導体メモリ装置。
【請求項３】
前記半導体メモリ装置は、さらに前記シフトレジスタの状態を示すフラグ信号発生回路を有する請求項１または２記載の半導体メモリ装置。
【請求項４】
前記シフトレジスタは、外部から直接リセット信号が入力されるリセット信号端子に接続される請求項１ないし３記載の半導体メモリ装置。
【請求項５】
前記シフトレジスタのおのおのは、複数のシフトレジスタを有する請求項１ないし４記載の半導体メモリ装置。
【請求項６】
前記シフトレジスタは入力用シフトレジスタと出力用シフトレジスタとから構成される請求項５記載の半導体メモリ装置。
【請求項７】
前記半導体メモリ装置は、さらに前記半導体メモリ装置全体を制御するメインメモリコントロール信号発生回路を有する請求項１ないし６記載の半導体メモリ装置。
【請求項８】
前記メインメモリコントロール信号発生回路は、アドレスストローブ信号を受け取る請求項７記載の半導体メモリ装置。
【請求項９】
前記メインメモリコントロール信号発生回路は、シリアルアドレスのリセット信号を受け取る請求項７記載の半導体メモリ装置。
【請求項１０】
前記半導体メモリ装置は、さらに前記開閉手段を制御するアービタを有する請求項１ないし９記載の半導体メモリ装置。
【請求項１１】
前記アービタは、外部から入力されるリクエスト信号によって制御される請求項１０記載の半導体メモリ装置。
【請求項１２】
前記メモリコラム単位はビット線に対して複数に分割され、この分割されたメモリコラム単位は独立して動作する請求項１ないし１１記載の半導体メモリ装置。
【請求項１３】
前記第１のデコーダは、前記シフトレジスタを介さず、直接出力できる出力端子に接続される請求項１ないし１２記載の半導体メモリ装置。
【請求項１４】
前記出力端子は、前記シフトレジスタにも接続された請求項１３記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関するもので、詳しくは、入出力部分に複数のシフトレジスタを有する半導体メモリ装置に関するものである。
【背景技術】
【０００２】
ネットワーク環境に於いて、同一セグメント内の情報をあるパソコンから別なパソコンに転送する場合に用いられるネットワーク機器の一つとして、スイッチングハブというものがある。このスイッチングハブを構成するための共有メモリとしては、従来の汎用ＤＲＡＭ、ＳＲＡＭあるいは、今後広く用いられると考えられている汎用ＤＲＡＭを同期コントロールとしたＳＤＲＡＭ（シンクロナスＤＲＡＭ）がある。また、スイッチングハブはバッファ部を必要とし、このバッファ部には汎用ＳＲＡＭ、或いは、小容量のＦＩＦＯ方式の（ファーストインファーストアウト）のＳＲＡＭが用いられる。
【０００３】
ここで、従来のＳＤＲＡＭの基本的構成を図２を用いて説明する。  ＳＤＲＡＭメモリ単位は、１容量と１トランジスタから構成されるＤＲＡＭメモリセル単位Ｑｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を用いる。複数のメモリセル単位Ｑｉｊは図１に示すようにセンスアンプＳＡｉ（ｉ＝１〜ｍ）に接続されているビットライン対ＢＬｉ，ＢＬｉ/に接続される。このビットライン対ＢＬｉ，ＢＬｉ/は、開閉手段であるトランジスタＴｒｉｃを介してデータバス対ＲＤ，ＲＤ/に接続されている。  メモリ信号発生手段Ｍには、外部入力コントロール信号ＲＡＳ/、ＣＡＳ/、ＷＥ/およびクロックＣＬが入力され、メモリ全体をコントロールする制御信号（図示せず）を発生する。このメモリ信号発生手段Ｍから発生されるセンスアンプ活性化信号ＰＳＡによって、センスアンプＳＡｉは活性化する。  内部アドレス発生手段Ｎは外部アドレスＡＤＤおよびクロックＣＬが入力され．かＹアドレスを発生する。Ｙデコーダ手段ＫはこのＹアドレスを受取り、選択したＹデコーダ出力Ｙｉを出力する。開閉手段トランジスタＴｒｉｃはこのＹデコーダ出力Ｙｉにより開閉制御される。なお、内部アドレス発生手段Ｎが発生するＹアドレスはアドレス計数手段Ｏにも与えられる  データバス対ＲＤ，ＲＤ/は、I/O 端子を有するI/O手段Ｌに接続される。I/O手段Ｌには、クロックＣＬおよびアドレス計数手段Ｏから発生する信号が入力される。
【０００４】
内部アドレス発生手段Ｎから発生するＸアドレスは、Ｘデコーダ手段Ｊに入力される。Ｘデコーダ手段Ｊは、Ｘアドレスに応答してワードラインＷＬｊを選択する。ワードラインＷＬｊは、図２に示すように複数のメモリセル単位Ｑｉｊに接続されている。  ここで、一組のビットライン対ＢＬｉ，ＢＬｉ/とそれにそれぞれ対応（接続）されるメモリセル単位Ｑｉｊ、センスアンプＳＡｉ及びデータバス対ＲＤ，ＲＤ/に接続するための開閉用トランジスタＴｒｊｃを含む部分をコラム単位Ｍと定義する。
【０００５】
図３は図２に示した一般的なＳＤＲＡＭの動作を示すタイミングチャートである。以下、時刻を追ってＳＤＲＡＭの動作を説明する。ここでは、動作としてリード動作を代表して説明する。なお、ライト動作はリード動作とほぼ同様の動作で行われる。  時刻ｔ１：クロックＣＬの立ち上がり時、ＲＡＳ/信号がロウレベル、ＣＡＳ/信号がハイレベルで、メモリ自身はこの時の入力アドレスＡＤＤをＸアドレスと認識する。このＸアドレスにより、Ｘデコーダ手段ＪはワードラインＷＬｊを選択する。この選択されたワードラインＷＬｊに接続されたメモリセル単位群Ｑｉｊに蓄積された情報は、ビット線対ＢＬｉ，ＢＬｉ/上に転送される。この転送された情報は、センスアンプ活性化信号ＰＳＡによって活性化されたセンスアンプＳＡｉにより、ビット線対ＢＬｉ，ＢＬｉ/上で増幅される。  時刻ｔ２：クロック ＣＬの立ち上がり時、ＲＡＳ/信号がロウレベル、ＣＡＳ/信号がロウレベルで、メモリ自身はこの時の入力アドレスＡＤＤをＹアドレスと認識する。この時取り込まれたＹアドレスは、時刻ｔ３以降のシリアルアクセスの先頭ビットアドレスとなる。このシリアルアクセスの先頭ビットアドレスは、同時期にアドレス計数手段Ｏにも入力される。  時刻ｔ３： クロック ＣＬの立ち上がり時、Ｙアドレスにより選択されたＹデコーダ出力Ｙ１により（ここでは選択されたＹデコーダ出力をＹ１と仮定する）、開閉手段トランジスタＴｒ１ｃ，Ｔｒ１ｃ/がＯＮとなる。センスアンプＳＡ１により増幅されていた情報は、データバス対ＲＤ，ＲＤ/を介してI/O手段Ｏに転送され、I/O端子を介して出力される。  時刻ｔ４：  時刻ｔ３で説明した動作と同様の動作で、Ｙアドレスに＋１されたアドレスがアドレス計数手段Ｏにより発生される。発生した新たなＹアドレスにより選択されたＹデコーダ出力Ｙ２によりＴｒ２ｃ，Ｔｒ２ｃ/がＯＮとなり、センスアンプＳＡ２により増幅されていた情報がデータバス対ＲＤ，ＲＤ/を介してI/O手段Ｏに転送され、I/O端子を介して、一連にシリアルアクセスビットの第２番目の出力として出力される。時刻ｔ５：  時刻ｔ４で説明した動作と同じ回路動作で、クロックＣＬの立ち上がりに同期してシリアルアクセスが連続する。
なお、従来の半導体メモリ装置を開示した特許文献としては以下のような文献がある。
【特許文献１】特開昭６２−１８８０９３号公報
【特許文献２】特開平０２−２０７５６７号公報
【特許文献３】特開昭６３−２７５１４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のスイッチングハブは、Ｘ１６構成の汎用ＤＲＡＭか汎用ＳＲＡＭあるいは、上で説明したＳＤＲＡＭのＸ１６構成のもので個別デバイスを使い構成される。最近は同期クロックコントロールが可能なＳＤＲＡＭで開発される例が多くなってきている。  より処理速度の高い（つまり、単位時間当たりの処理ビット数が多い）装置を実現するためには、I/Oの幅をより広くとる必要がある。しかし、世界的に標準化された汎用メモリではI/O幅が最大でもＸ１６であるため、例えば、Ｘ３２あるいはＸ６４などのより広い幅の装置を設計するには多くのＸ１６構成のメモリを並列に使うしかない。即ち、実現するにはコストを上げざるをえない。
【０００７】
また、そのメモリに接続するバッファであるＦＩＦＯ（或いはＳＲＡＭ）も同様にＸ１６構成品が一般的であり、上記のように、より幅の広い装置を実現するには多くの素子を必要とする。また、ポート数を多くとりたい場合、より多くのＦＩＦＯが必要となり、装置自体が非常に高価なものとなる。  また、ボード上でI/O幅が広いバッファが複数、I/O幅を広めた共有メモリ部分に接続する配線を実現するため、（非常に多数本のデータバスが必要となり）広いボード面積を必要とする欠点も出てくる。また、これがＦＩＦＯと共有メモリ間のデータ転送速度を遅くする原因ともなる。  従って、従来のディスクリート素子を使った装置設計では例えば、Ｘ１２８あるいはＸ２５６のI/O幅の高性能かつ経済的なシステムを構築するのは不可能であった。
【課題を解決するための手段】
【０００８】
本願発明の半導体メモリ装置は、複数のビット線対と複数のワード線とに接続された複数のメモリセルと、ビット線対に接続されたセンスアンプと、ビット線対に接続された第１のデコーダとを有する複数のメモリコラム単位と、複数のメモリコラム単位のワード線に共通に接続された第２のデコーダと、複数のメモリコラム単位にそれぞれ対応して設けられた複数のシフトレジスタと、第１のデコーダと前記シフトレジスタとの間に接続され、第１のデコーダとシフトレジスタとの間の電気的接続を制御する開閉手段とを有し、シフトレジスタと前記開閉手段とは前記複数のメモリコラム単位に対して第１の方向に形成され、前記第２のデコーダは前記メモリコラム単位に対して前記第１の方向とほぼ直交する第２の方向に形成されることを特徴とする。
【発明の効果】
【０００９】
この発明によれば、ネットワークシステムに於いて非常に高い性能を有するメモリを提供できる。
【発明を実施するための最良の形態】
【００１０】
図１はこの発明の第１の実施例のブロック図である。図２では、一組のビットライン対とそれに接続するメモリセル単位とセンスアンプ及びデータバス対に接続するための開閉用トランジスタを含む部分を「コラム単位Ｍ」と定義した。この実施例では、隣接するコラム単位Ｍを８個分をひとまとめにしたものを以下、「中コラム単位ＭＭ」と呼ぶ。この中コラム単位ＭＭを構成するコラム単位Ｍの個数は８個に限らず、１６でも３２でもいいが説明の簡略化のため以下８個として説明する。  中コラム単位ＭＭを構成する８個のそれぞれのコラム単位Ｍ中のメモリセル単位Ｑｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）はＸデコーダ手段Ｊの出力である、同一ワードラインＷＬｊ（ｊはＱｉｊのｊ同じ数字）を共有する。  中コラム単位ＭＭを構成する８個のコラム単位Ｍ中のビットラインＢＬ１、ＢＬ２、ＢＬ３．．．ＢＬ８はそれぞれ開閉トランジスタｔｒ１ｃ、 ｔｒ２ｃ、 ｔｒ３ｃ．．．ｔｒ８ｃを介して共通ノード（データバス）ＲＤに接続される。  同じく、中コラム単位ＭＭを構成する８個のコラム単位Ｍ中のビットラインＢＬ１/、ＢＬ２/、ＢＬ３/．．．ＢＬ８/はそれぞれ開閉トランジスタｔｒ１ｃ/、 ｔｒ２ｃ/、 ｔｒ３ｃ/．．．ｔｒ８ｃ/を介して共通ノード（データバス）ＲＤ/に接続される。  ＹアドレスＹＡＤＤａ、ＹＡＤＤｂが入力されるＹデコーダ手段Ｋは中コラム単位ＭＭを構成する８個のコラム単位Ｍから１個のコラム単位Ｍを選択する働きをする。
【００１１】
開閉手段単位ＤＤは４個のトランジスタからから構成され、それぞれのソース側はノードＲＤに接続された共通ノードＰＰに接続される。（メモリのコラム単位Ｍの情報は、ＤＲＡＭではビットライン対に相補信号として転送されるので、正論理情報はメモリセルからノードＲＤに転送され、負論理情報はノードＲＤ/に転送される。ここでは説明を簡単にするためコラム単位Ｍの外でのデータ転送は相補信号として取り扱わず、正論理情報のみで説明する。従って、図１ではノードＲＤのみがノードＰＰに接続され、ノードＲＤ/はオープンとしてある。）  Ｙデコーダ手段Ｋの８つの出力Ｙ１，Ｙ２，Ｙ３．．．Ｙ８は、図１に示されるように中コラム単位ＭＭを構成するコラム単位Ｍのビットライン対をノードＲＤ，ＲＤ/に接続する開閉用トランジスタｔｒ１ｃ、 ｔｒ２ｃ、 ｔｒ３ｃ．．．ｔｒ８ｃおよびｔｒ１ｃ/、 ｔｒ２ｃ/、 ｔｒ３ｃ/．．．ｔｒ８ｃ/のゲートに接続される。  共通ノードＰＰは、信号Ｐｒａで開閉されるトランジスタｔｒ１を介して、ポートａのリード用シリアルメモリＲｒａに接続される。このポートａのリード用シリアルメモリＲｒａは、共通クロックＣＬ、シリアルメモリに対するライトイネーブル信号ＲｗＥａリードイネーブル信号ＲｒＥａおよびＹアドレスＹＡＤＤａが入力され、ポートａの出力端子ＤＯｉａ（ｉ＝１〜ｎ）を有する出力手段ＬＯａに接続される。  同様に、共通ノードＰＰは、信号Ｐｗａで開閉されるトランジスタｔｒ２を介して、ポートａのライト用シリアルメモリＲｗａに接続される。このポートａのライト用シリアルメモリＲｗａには、共通クロックＣＬ、シリアルメモリに対するライトイネーブル信号ＷｗＥａ、リードイネーブル信号ＷｒＥａおよびＹアドレスＹＡＤＤａが入力され、ポートａの入力端子ＤＩｉａ（ｉ＝１〜ｎ）を有する入力手段ＬＩａに接続される。  さらに、共通ノードＰＰは、信号Ｐｒｂで開閉されるトランジスタｔｒ３を介して、ポートｂのリード用シリアルメモリＲｒｂに接続される。このポートｂのリード用シリアルメモリＲｒｂには、共通クロックＣＬ、シリアルメモリに対するライトイネーブル信号ＲｗＥｂ、リードイネーブル信号ＲｒＥｂおよびＹアドレスＹＡＤＤｂが入力され、ポートａの出力端子ＤＯｉｂ（ｉ＝１〜ｎ）を有する出力手段ＬＯｂに接続される。  また、共通ノードＰＰは、信号Ｐｗｂで開閉されるトランジスタｔｒ４を介して、ポートｂのライト用シリアルメモリＲｗｂに接続される。このポートｂのライト用シリアルメモリＲｗｂには、共通クロックＣＬ、シリアルメモリに対するライトイネーブル信号ＷｗＥｂ、リードイネーブル信号ＷｒＥｂおよびＹアドレスＹＡＤＤｂが入力され、ポートｂの入力端子ＤＩｉｂ（ｉ＝１〜ｎ）を有する入力手段ＬＩｂに接続される。  以後、ポートａのリード用シリアルメモリＲｒａ、ポートａのライト用シリアルメモリＲｗａ、ポートｂのリード用シリアルメモリＲｒｂ、ポートｂのライト用シリアルメモリＲｗｂの４つのシリアルメモリからなるメモリをシリアルメモリ単位ＦＦと呼ぶことにする。また、それらに接続する出力手段ＬＯａ、入力手段ＬＩａ、出力手段ＬＯｂ、入力手段ＬＩｂからなる部分を入出力単位ＩＩＯＯと呼ぶことにする。
【００１２】
さて、図１を横方向に見ると、隣接する複数個のコラム単位Ｍから成り立つ一組の中コラム単位ＭＭと、その中コラム単位ＭＭに接続する開閉手段単位ＤＤとその開閉手段単位ＤＤに連結するシリアルメモリ単位ＦＦと、そのシリアルメモリ単位ＦＦに接続する入出力単位ＩＩＯＯの２ポート（ａポート、ｂポート）とがメモリ装置単位を構成していることが判る。  すなわち、このメモリ装置単位においては、２ポートの入出力単位ＩＩＯＯから、シリアルメモリを介し、Ｙデコーダ手段で選択された、共通メモリである中コラム単位ＭＭ中のコラム単位Ｍがアクセスされる。  このメモリ装置単位が、図１のように縦に複数並べることにより全体のメモリを構成する。（この時、コラム単位は、ワードラインを共有し、ワードラインでこの複数のメモリ装置単位は接続されることになる。）  ここで、中コラム単位群をＢ、開閉手段単位群をＤ、シリアルメモリ単位群をＦ、入出力単位群をＩＯとする。また、中コラム単位群Ｂをメモリ部分といい、シリアルメモリ単位群Ｆをシリアルメモリ部分という事にする。
【００１３】
クロックＣＬが入力される内部アドレス発生手段Ｎを含むメインメモリコントロール信号発生手段Ｇｍには、メモリコントロール信号であるアドレスストローブ信号ＣＳ/、ポートａ側アドレスストローブ信号ＣＳａ、ポートｂ側アドレスストローブ信号ＣＳｂおよびクロックＣＬおよびアドレスであるポートａのメモリ部分に対するＸアドレスＡＤＤａ、ポートｂのメモリ部分に対するＸアドレスＡＤＤｂ、ポートａのシリアルメモリ部分にたいするアドレスＳＡＤＤａおよびポートｂのシリアルメモリ部分にたいするアドレスＳＡＤＤｂが入力される。このメインメモリコントロール信号発生手段Ｇｍに接続されるシリアルメモリコントロール信号発生手段Ｇｓには、リード／ライト信号としてメモリ部分からポートａのリード用シリアルメモリに対するライト信号ＲｗＥａ、ポートａのリード用シリアルメモリから出力端子ＤＯ１ａに対するリード信号ＲｒＥａ、入力端子ＤＩ１ａからポートａのライト用シリアルメモリに対するライト信号ＲｗＥａ、ポートａのライト用シリアルメモリからメモリ部分へのリード信号ＲｒＥａ、メモリ部分からポートｂのリード用シリアルメモリに対するライト信号ＲｗＥｂ、ポートｂのリード用シリアルメモリから出力端子ＤＯ１ｂに対するリード信号ＲｒＥｂ、出力端子ＤＯ１ｂからポートｂのライト用シリアルメモリに対するライト信号ＲｗＥｂおよびポートｂのライト用シリアルメモリからメモリ部分へのリード信号ＲｒＥｂとが入力される。なお、内部アドレス発生手段ＮはクロックＣＬが入力され、Ｘデコーダ手段Ｊに内部Ｘアドレスを出力するとともに、Ｙデコーダ手段Ｋおよび各シリアルメモリＲｒａ，ＲＲｗａ，Ｒｒｂ，Ｒｗｂに内部ＹアドレスＹＡＤＤａ、ＹＡＤＤｂを出力する。  メインメモリコントロール手段Ｇｍ、内部アドレス発生手段Ｎおよびシリアルメモリコントロール信号発生手段Ｇｓは、メモリコントロール手段群Ｇを形成している。図１ではこの実施例の概略動作を説明するために最低必要なコントロール信号のみを示してあるが、実際は、メモリコントロール手段群Ｇよりメモリを動作させるため様々なコントロール信号が発生するのは言うまでもない。  アービタ手段Ｈは、開閉手段単位ＤＤを構成するトランジスタｔｒ１を開閉する信号ＰＲａ、トランジスタｔｒ２を開閉する信号Ｐｗａ、トランジスタｔｒ３を開閉する信号ＰＲｂおよびトランジスタｔｒ４を開閉する信号ＰＷｂを出力する。このアービタ手段Ｈはメモリコントロール手段群Ｇに接続されている。
【００１４】
次に、この実施例の回路パターンの配置について図４を用いて説明する。  メモリアレイを構成するコラム単位数（即ちワードラインに接続するメモリセル数）をａ個とし、隣接するコラム単位ｂ個づつまとめて中コラム単位を作り、コラム単位数のａ個をｎ分割する。Ｙデコーダ手段Ｋは中コラム単位のｂ個のコラム単位から一つを選択する。コラム単位に接続する複数個（個の例では２個）あるシリアルメモリの総ビット数はコラム単位数ｂ個と等しく、ｂビットである。  ここで、半導体素子回路パターンを形成するとき、中コラム単位ピッチの中に、Ｙデコーダ手段Ｋと複数個のシリアルメモリ（必ずしもシリアルメモリである必要はないが）とコラム単位とを接続するための開閉手段単位のそれぞれの回路パターンを形成する事がこの実施例の回路パターンの配置の重要なポイントである。  すなわち、図４（ａ）に示すように中コラム単位のパターンピッチの中にＹデコーダ手段Ｋ、開閉手段単位ＤＤおよびシリアルメモリ単位ＦＦのパターンを形成する。この例では、２つのシリアルメモリは中コラム単位のパターンピッチ中に縦並びで形成されている。図４（ｂ）は他の例であり、中コラム単位のパターンピッチの中に２つのシリアルメモリは中コラム単位のパターンピッチ中に横並びで形成されている。  なお、I/O手段は必ずしも、中コラム単位ピッチ内に形成されなくていい。通常は、図４（ａ）および（ｂ）に示すようにａ１、ａ２、ａ３．．．ａｎで構成されるポートａのｘｎ構成のI/O端子と、ｂ１、ｂ２、ｂ３．．．ｂｎで構成されるポートｂのｘｎ構成のI/O端子とをまとめて配置するために、メモリ部分より、図で示すように互い違いにI/O手段とシリアルメモリ単位ＦＦとを結ぶデータバスを引き出す方が便利である。
【００１５】
図６にこの発明の第１の実施例のタイミングチャートを示す。以下、図６を参照しつつ、この発明の第１の実施例の動作を時間を追って説明する。ここでは、出力端子ＤＯ１ａからＤＲＡＭメモリ内のデータを出力する例と、入力端子ＤＩ１ｂからＤＲＡＭメモリ内にデータを入力する場合を代表として説明する。  まず、 出力端子ＤＯ１ａからＤＲＡＭメモリ内のデータを出力する例 を説明する。  時刻ｔ１：クロックＣＬの立ち上がり時に信号ＣＳ/がロウレベルとなっているため、ＤＲＡＭ動作が開始する。ポートａ側アドレスストローブ信号ＣＳａがハイレベルとなっているため、アドレスＡＤＤａはポートａ用のＤＲＡＭ部分のアクセスのＸアドレスとして取り込まれ、アドレスＡＤＤｂはポートｂ用のＤＲＡＭ部分のアクセスのＸアドレスとして取り込まれる。  アドレスＳＡＤＤａはａポート側のシリアルアクセスの先頭Ｙアドレスとして取り込まれ、その結果ＹＡＤＤａをＹデコーダ手段ＫとポートａのシリアルメモリＲｒａに出力する。この時、信号ＷＥ/がハイレベルであるため、アービタ手段Ｈの出力ＰＲａはハイとなり、トランジスタｔｒ１はＯＮとなる。  時刻ｔ３：時刻ｔ１で取り込まれたＸアドレスにより選択されたワードラインＷＬａが立ち上がる。  時刻ｔ４：信号ＲｗＥａがハイレベルとなり、アービタ手段Ｈの出力ＰＲａはハイで、トランジスタｔｒ１はＯＮとなっているため、ポートａのリード用シリアルメモリＲｒａへの書き込みが可能になる。  時刻ｔ５：選択されたワードラインＷＬａに接続するメモリセル情報がビットライン対ＢＬｉ、 ＢＬｉ/に転送されている状態で、センスアンプラッチ信号ＰＳＡが立ち上がり、センスアンプが活性化されることにより、ビットライン対ＢＬｉ、 ＢＬｉ/上でメモリセル情報が増幅される。  時刻ｔ６：時刻１で取り込まれていたシリアルアクセスの先頭ＹアドレスＹＡＤＤａにより、Ｙデコーダ出力Ｙ１（ここではＹ１が選択されたことにする）が選択され、ビットライン対ＢＬ１，ＢＬ１/上のデータがノードＲＤ，ＲＤ/に転送される。信号ＰＲａがハイレベルであるため、トランジスタｔｒ１を介してポートａのリード用シリアルメモリＲｒａのアドレスＹＡＤＤａで指定されるアドレスにシリアルライトの先頭ビットとして情報が書き込まれる。  以下、同様な動作が、同時に全ての中コラム単位ＭＭ，開閉手段単位ＤＤ，シリアルメモリ単位ＦＦで起こる。  時刻ｔ７：Ｙデコーダ出力Ｙ２（ＹＡＤＤａが＋１されて）が選択され、ビットライン対ＢＬ２，ＢＬ２/上のデータがノードＲＤ，ＲＤ/に転送される。信号ＰＲａがハイレベルであるため、トランジスタｔｒ１を介してポートａのリード用シリアルメモリＲｒａのアドレスＹＡＤＤａ＋１で指定されるアドレスに情報が書き込まれる。  以下、時刻ｔ７の動作が繰り返されることによってＤＲＡＭメモリ内のデータがシリアルメモリに転送される。    時刻ｔ１１：信号ＲｒＥａがハイレベルになり、シリアルメモリＲｒａから出力端子ＤＯ１ａへの読み出しが可能となる。  時刻ｔ１２：クロックＣＬの立ち上がりに同期して、時刻ｔ１で取り込まれていたシリアルアクセスの先頭ＹアドレスＹＡＤＤａにより、対応するシリアルアクセスの先頭ビット情報がシリアルメモリＲｒａ���り出力手段ＬＯａを介して出力端子ＤＯ１ａより読み出される。  時刻ｔ１３：引き続くクロックＣＬの立ち上がりに同期して次のシリアルデータ、シリアルメモリＲｒａより出力手段ＬＯａを介して出力端子ＤＯ１ａより読み出される。  時刻ｔ１４：引き続くクロックＣＬの立ち上がりに同期して次のシリアルデータがシリアルメモリＲｒａより出力手段ＬＯａを介して出力端子ＤＯ１ａより読み出される。  以下同様な動作が繰り返され、クロックＣＬに同期して、シリアルデータがシリアルメモリＲｒａより出力手段ＬＯａを介して出力端子ＤＯ１ａより読み出される。
【００１６】
次に、 入力端子ＤＩ１ｂからＤＲＡＭメモリ内にデータを入力する例を説明する。  時刻ｔ１：クロックＣＬの立ち上がり時にＣＳ/がロウレベル、ポートｂ側アドレスストローブ信号Ｃｓｂがハイレベルとなっているため、アドレスＳＡＤＤｂはポートｂ側のシリアルアクセスの先頭Ｙアドレスとして取り込まれ、その結果ＹＡＤＤｂをポートｂのシリアルメモリＲｗｂに出力する。  時刻ｔ４：信号ＷｗＥｂがハイレベルとなり、Ｒｗｂへの書き込みが可能になる。  時刻ｔ６：クロックＣＬの立ち上がりに同期して、入力端子ＤＩ１ｂに入力されている書き込みデータは入力手段ＬＩｂを介してポートｂのライト用シリアルメモリＲｗｂのアドレスＹＡＤＤｂで指定されるアドレスにシリアルライトの先頭ビットとして書き込まれる。  時刻ｔ７：引き続くクロックＣＬの立ち上がりに同期して、次のシリアルデータ入力端子ＤＩ１ｂに入力されている書き込みデータが入力手段ＬＩｂを介してポートｂのライト用シリアルメモリＲｗｂの次のシリアルアドレス部分に書き込まれる。  以上の動作を繰り返すことにより、順次、シリアルデータ入力端子ＤＩ１ｂに入力されている書き込みデータが入力手段ＬＩｂを介してポートｂのライト用シリアルメモリＲｗｂにシリアルに書き込まれる。  時刻ｔ８：クロックＣＬの立ち上がり時に信号ＣＳ/がロウレベルとなっているため、ＤＲＡＭ動作が開始する。アドレスＡＤＤｂはすでに時刻ｔ１でポートｂのＸアドレスとして取り込まれている。信号ＣＳｂがロウレベルであるため、 時刻ｔ１で取り込まれていたアドレスＹＡＤＤｂは記憶され続ける。  この時、信号ＷＥ/がハイレベルであるため、アービタ手段Ｈの出力Ｐｗｂはハイとなり、トランジスタｔｒ４はＯＮとなる。  時刻ｔ１０：時刻ｔ８で取り込まれたＸアドレスにより、選択されたワードラインＷＬｂが立ち上がる。  時刻ｔ１１：選択されたワードラインＷＬｂに接続するメモリセル情報がビットライン対ＢＬｉ、 ＢＬｉ/に転送されている状態で、センスアンプラッチ信号ＰＳＡが立ち上がり、センスアンプが活性化されることにより、ビットライン対ＢＬｉ、 ＢＬｉ/上で情報が増幅される。ここで信号ＷｒＥｂがハイとなり、信号ＰＷｂもハイとなるため、シリアルメモリＲｗｂからＤＲＡＭへの書き込みが可能となる。  時刻ｔ１２：クロックＣＬの立ち上がりに同期して、記憶されていたシリアルアクセスの先頭ＹアドレスＹＡＤＤｂにより、Ｙデコーダ出力Ｙ１（ここではＹ１が選択されたことにする）が選択され、シリアルメモリＲｗｂ上のシリアルアクセスの先頭データがトランジスタｔｒ４を介してビットライン対ＢＬ１、 ＢＬ１/に転送され、ワードラインＷＬｂで選択されているメモリセルに書き込まれる。  時刻ｔ１３：クロックＣＬの立ち上がりに同期して、 Ｙデコーダ出力Ｙ２が選択され、シリアルメモリＲｗｂ上のシリアルアクセスの次のデータがトランジスタｔｒ４を介してビットライン対ＢＬ２、 ＢＬ２/に転送され、ワードラインＷＬｂで選択されているメモリセルに書き込まれる。  以上の動作を繰り返すことにより、 シリアルメモリＲｗｂ上のデータはＤＲＡＭにシリアルライトされる。同様なことが、同時に全ての中コラム単位ＭＭ，開閉手段単位ＤＤ，シリアルメモリ単位ＦＦで起こる。
【００１７】
なお、以上の説明ではアービタ手段Ｈの働きが説明し切れていない。そこで以下に説明する。  例えば、既に入力端子ＤＩ１ａと入力端子ＤＩ１ｂからポートａのライト用シリアルメモリＲｗａとポートｂのライト用シリアルメモリＲＷｂに入力が行われている場合で、かつ、ポートａのライト用シリアルメモリＲＷａへの書き込みが先に行われた場合、アービタ手段Ｈは、信号ＰＷａの出力を信号ＰＷｂの出力に優先させる働きをする。即ち、信号ＣＳ/がロウレベルとなり、信号ＷＥ/がロウレベルとなってシリアルメモリからＤＲＡＭへの書き込みが行われようする時（図６では時刻ｔ８直前）、アービタ手段Ｈは信号ＰＷｂではなく、信号ＰＷａがハイとする。この結果、トランジスタｔｒ２はＯＮになり、シリアルメモリＲｗａからのＤＲＡＭへの書き込みが可能となる。  この時、先に信号ＷＥａ/がロウレベル、信号ＣＳａ/がハイレベルになり、クロックＣＬが立ち上がったとき取り込んだアドレスＡＤＤａ、ＡＤＤａは、ポートａ用のＸアドレスおよびＹアドレスとして記憶されており、それが使われる。 したがって、信号ＰＷａの出力を信号ＰＷｂの出力に優先し、ポートａからのＤＲＡＭへのライト動作がポートｂからのライト動作に優先させるのがアービター手段Ｈの働きである。  その後、 信号Ｗｅｂ/がロウレベル、信号Ｃｓｂ/がハイレベルになり、クロックＣＬが立ち上がったとき取り込んだアドレスＡＤＤｂ、ＡＤＤｂは、ポートｂ用のＸアドレスおよびＹアドレスとして記憶されており、それが使われる。
【００１８】
以上詳細に説明したように、この発明の第１の実施例によれば、ネットワークシステムに於いて非常に高い性能を有するメモリを提供できる。  また、隣接コラム単位を複数接続した中コラム単位の回路パターンピッチに、その中コラム単位ＭＭに接続する開閉手段単位ＤＤとその開閉手段単位ＤＤに連結する複数（ｎ個）のシリアルメモリからなるシリアルメモリ単位ＦＦのパターンを形成することにより、来のようなディスクリートな方式では全く達成することのできない、幅の広い複数の高速バッファをメモリと１チップ上で小スペースにしかも至近距離で直結したため高速化することが可能となり、情報処理量を飛躍的に高めることができる。  さらに、この発明の第１の実施例によれば、メモリと大規模ロジックとをワンチップに混載しようとするような応用において、混載の幅の広いメモリを使えるというメリットを生かせるメモリマクロを提供できる。
【００１９】
次に、この発明の第２の実施例のブロック図を図５として示す。第２の実施例では、第１の実施例のシリアルメモリが単純なシフトレジスタになっている。  図１と図５を比較すれば判るように、接続関係は似通っているが、第１の実施例がランダムアクセス可能のため、アドレスストローブ信号、及びアドレス信号が存在するのに対し、第２の実施例ではそれらは存在せず、代わりにＹアドレス（シリアルアドレス）のリセット信号ＲｒＲａ、ＷｗＲａ、ＲｒＲｂおよびＷｗＲｂが存在している。また、第２の実施例ではフラグ発生手段Ｔが追加されている。  図７はこの発明の第２の実施例のタイミングチャートである。第２の実施例の動作は第１の実施例とほぼ同様であるのでその説明は省略する。第１の実施例との違いは、第１の実施例がランダムアクセス可能のため、アドレスストローブ信号、及びアドレス信号が存在するのに対し、具体例２ではＹアドレス（シリアルアドレス）のリセット信号によってリセットされる事である。
【００２０】
以下、この発明の実施例をブロック図を用いて簡単に説明する。  図８はこの発明の第３の実施例を示すブロック図である。  第３の実施例では、隣接する複数のコラム単位から成るコラム単位群を有するメモリアレイＡと、このコラム単位群に接続するＹデコーダ手段Ｂと、メモリアレイＡ中の各コラム単位がＸデコーダ手段Ｃを共有している。Ｙデコーダ手段Ｂは複数の開閉手段ｄを介して複数のバッファ手段ｅに接続される。複数のバッファ手段ｅのそれぞれは、入出力手段I/O１〜ｎが接続されている。複数の開閉手段ｄは開閉コントロール信号端子Ｐａから送られるコントロール信号Ｐａ１〜ｎによって制御される。第３の実施例では、それぞれの中メモリコラム単位の個々のＹデコーダ手段単位に対して、入出力端子が接続する複数のバッファ手段が開閉手段を介して接続することが特徴である。
【００２１】
図９はこの発明の第４の実施例を示すブロック図である。  第４の実施例では、第３の実施例のバッファ手段ｅを入出力独立のバッファ手段ｅｗおよびｅｒにした。これにともない、開閉手段にはリード／ライトコントロール信号ＲＷが入力され、バッファ手段ｅｗおよびｅｒにはそれぞれ入力端子ＤＩ１〜ｎおよび出力端子ＤＯ１〜ｎが接続されている。  第４の実施例では、バッファがI/O独立となることにより、読み出し用のバッファより、外部に出力中も、同じポートから入力を受け付けることが可能となる。
【００２２】
図１０はこの発明の第５の実施例を示すブロック図である。  第５の実施例では、第３の実施例のメモリアレイＡを複数のメモリアレイＡ１〜ｍに分割し、それぞれにＹデコーダ手段Ｂ１〜ｍおよびＸデコーダ手段Ｃ１〜ｍを設けた。このように、メモリアレイ（メモリバンク）が複数となることにより、例えば、ＤＲＡＭの場合、ワードライン立ち上げとその後に引き続くセンスアンプによる情報の増幅を異なるメモリアレイによって準備しておくことが可能となる。
【００２３】
図１１はこの発明の第６の実施例を示すブロック図である。  第６の実施例では、第５の実施例のバッファ手段ｅを入出力独立のバッファ手段ｅｗおよびｅｒにした。これにともない、開閉手段にはリード／ライトコントロール信号ＲＷが入力され、バッファ手段ｅｗおよびｅｒにはそれぞれ入力端子ＤＩ１〜ｎおよび出力端子ＤＯ１〜ｎが接続されている。  第６の実施例では、第５及び第４の実施例の効果を合わせ持つことができる。
【００２４】
図１２はこの発明の第７の実施例を示すブロック図である。  第７の実施例では、第３の実施例にバッファ手段ｅを介さず、ＤＲＡＭ部分に直接アクセスできるようにＹデコーダ手段Ｂに出力端子Ｄ１〜Ｄｎを接続した。  図５６（ａ）〜（ｄ）を参考にして第７の実施例の効果を説明する。図５６（ａ）では共通メモリ部１に４ポートａ、ｂ、ｃおよびｄの入出力端子からパケットデータが書き込み、或いは読み出しされるイメージ図が描いてある。Ａ、Ｂ、ＣおよびＤはシリアルメモリ部２のバッファ手段である。ポートｆは、バッファを介さない端子である。  ネットワークアプリケーションのスイッチにおいて、情報がメモリに書き込まれる場合、例えば、宛先Ｃの情報は、いくつかのパケットに分解されて次々にメモリに送り込まれてくる。ここでは順番にＣー１、Ｃー２、Ｃー３．．．Ｃーｎとする（図５６（ｂ）参照）。  図５６（ａ）に示すように、入力されたデータは必ずしもメモリアレイ中の連続する領域に書き込まれるとは限らず、他のポートからの書き込みも同時期に行われている可能性もあり、パケット情報は図５６（ａ）のようにメモリ部１にバラバラに書き込まれる。各パケットがメモリ部１上でバラバラに記憶されていても、それぞれの情報はそれぞれのパケットが、次のパケットの収納されているアドレスを持っていれば、情報は自動的に再生できる。つまり、メモリ部１上に決まった先頭アドレスを記憶しておけば、それを参照することにより、最初のパケットＣ−１を読み出せ、パケットＣ−１にパケットＣ−２の記憶されているアドレスが書き込まれているため、パケットＣ−２を読み出せる。これを繰り返せば全ての情報は再生できる。  パケット情報が書き込まれるとき、図５６（ａ）に示すように、４つのポートとは別にポートｆがあるため、このポートｆより、他のポートのようにバッファを介さず、直接パケットＣ−１を書き込むアドレスをｃに書き込むことができる。この時、宛先が書き込まれてもいい。図５６（ｂ）に示すように、その後は、バッファＡを介して、各パケットの書き込みが続く。  読み出すときも同様に、図５６（ｃ）に示すように、４つのポートとは別にポートｆがあるため、このポートｆより、他のポートのようにバッファを介さず、パケットＣ−１が記憶されているアドレスを早く知ることができる。その後、図５６（ｄ）に示すように、宛先として指定されているよポートｃより、順次情報を読み出せる。  情報そのものは、時と場合によって様々なポートからバッファを介してメモリに読み書きする必要があるが、メモリに記憶されている情報の先頭アドレスはメモリ内の特定の場所から、決まった端子を利用して読み書きした方が、効率的であり、かつ早い。第７の実施例ように、バッファ手段を介さない端子がＹデコーダ手段に接続することは、このメモリ装置をより便利なものとする。
【００２５】
図１３はこの発明の第８の実施例を示すブロック図である。  第８の実施例では、第４の実施例にバッファ手段ｅを介さず、ＤＲＡＭ部分に直接アクセスできるようにＹデコーダ手段Ｂに出力端子Ｄ１〜Ｄｎを接続した。
【００２６】
図１４はこの発明の第９の実施例を示すブロック図である。  第９の実施例では、第５の実施例にバッファ手段ｅを介さず、ＤＲＡＭ部分に直接アクセスできるようにＹデコーダ手段Ｂに出力端子Ｄ１〜Ｄｎを接続した。
【００２７】
図１５はこの発明の第１０の実施例を示すブロック図である。  第１０の実施例では、第６の実施例にバッファ手段ｅを介さず、ＤＲＡＭ部分に直接アクセスできるようにＹデコーダ手段Ｂに出力端子Ｄ１〜Ｄｎを接続した。
【００２８】
図１６はこの発明の第１１の実施例を示すブロック図である。  第１１の実施例では、第７の実施例の入出力端子I/O１〜ｎと出力端子Ｄ１〜Ｄｎとを共有化したものである。
【００２９】
図１７はこの発明の第１２の実施例を示すブロック図である。  第１２の実施例では、第８の実施例の出力端子ＤＯ１〜ｎと出力端子Ｄ１〜Ｄｎとを共有化したものである。
【００３０】
図１８はこの発明の第１３の実施例を示すブロック図である。  第１３の実施例では、第９の実施例の入出力端子I/O１〜ｎと出力端子Ｄ１〜Ｄｎとを共有化したものである。
【００３１】
図１９はこの発明の第１４の実施例を示すブロック図である。  第１４の実施例では、第１０の実施例の出力端子ＤＯ１〜ｎと出力端子Ｄ１〜Ｄｎとを共有化したものである。
【００３２】
図２０はこの発明の第１５の実施例を示すブロック図である。  第１６の実施例では、第６の実施例の出力端子ＤＯ１〜ｎと入力端子ＤＩ１〜ＤＩｎとを共有化したものである。
【００３３】
図２２はこの発明の第１７の実施例を示すブロック図である。  第１７の実施例では、第１０の実施例の出力端子ＤＯ１〜ｎと入力端子ＤＩ１〜ＤＩｎとを共有化したものである
【００３４】
図２３〜３３はこの発明の第１８〜２８の実施例を示すブロック図である。  第１８〜２８の実施例は、それぞれ第３〜１０および第１５〜１７の実施例のバッファ手段ｅをシリアルメモリに置き換えたものである。
【００３５】
図３４〜４４はこの発明の第２９〜３９の実施例を示すブロック図である。  第２９〜３９の実施例はそれぞれ、第１８〜２８の実施例にアービタ手段Ｈを付加したものである。アービタ手段Ｈはメモリコントロール信号発生手段Ｇに接続され、リクエスト信号Ｑｉ（ｉ＝１〜ｙ）を受け取って、開閉コントロール信号Ｐａを出力する。  アービタ回路が付属する場合、複数のポートから書き込みがあった場合、バッファ手段に書き込み情報を一旦蓄え、順番を決めてメモリ内への書き込みを自動的に行わせることができる。
【００３６】
図４５〜５５はこの発明の第４０〜５０の実施例を示すブロック図である。  第４０〜５０の実施例はそれぞれ、第２９〜３９の実施例にフラグ発生手段Ｔを付加したものである。フラグ発生手段Ｔはメモリコントロール信号発生手段Ｇに接続され、フラグ信号Ｆｊ（ｊ＝１〜ｙ）を出力する。シリアルメモリがエンプティかフルかがフラグの状態で解り、便利である。
【００３７】
図５７、図５８及び図５９はそれぞれ実際の製品をイメージしたレイアウト図、その書き込みに関するおよび読み出しに関するタイミングチャートである。いままで述べた実施例から図を見れば接続関係、動作は類推できるため、説明は省略する。
【産業上の利用可能性】
【００３８】
本発明は、ネットワークシステムに於いて利用することができる。
【図面の簡単な説明】
【００３９】
【図１】この発明の第１の実施例のブロック図
【図２】従来のＳＤＲＡＭのブロック図
【図３】図２のタイミングチャート
【図４】この発明の第１の実施例の回路パターンの配置図
【図５】この発明の第２の実施例のブロック図
【図６】図３のタイミングチャート
【図７】図５のタイミングチャート
【図８】この発明の第３の実施例のブロック図
【図９】この発明の第４の実施例のブロック図
【図１０】この発明の第５の実施例のブロック図
【図１１】この発明の第６の実施例のブロック図
【図１２】この発明の第７の実施例のブロック図
【図１３】この発明の第８の実施例のブロック図
【図１４】この発明の第９の実施例のブロック図
【図１５】この発明の第１０の実施例のブロック図
【図１６】この発明の第１１の実施例のブロック図
【図１７】この発明の第１２の実施例のブロック図
【図１８】この発明の第１３の実施例のブロック図
【図１９】この発明の第１４の実施例のブロック図
【図２０】この発明の第１５の実施例のブロック図
【図２１】この発明の第１６の実施例のブロック図
【図２２】この発明の第１７の実施例のブロック図
【図２３】この発明の第１８の実施例のブロック図
【図２４】この発明の第１９の実施例のブロック図
【図２５】この発明の第２０の実施例のブロック図
【図２６】この発明の第２１の実施例のブロック図
【図２７】この発明の第２２の実施例のブロック図
【図２８】この発明の第２３の実施例のブロック図
【図２９】この発明の第２４の実施例のブロック図
【図３０】この発明の第２５の実施例のブロック図
【図３１】この発明の第２６の実施例のブロック図
【図３２】この発明の第２７の実施例のブロック図
【図３３】この発明の第２８の実施例のブロック図
【図３４】この発明の第２９の実施例のブロック図
【図３５】この発明の第３０の実施例のブロック図
【図３６】この発明の第３１の実施例のブロック図
【図３７】この発明の第３２の実施例のブロック図
【図３８】この発明の第３３の実施例のブロック図
【図３９】この発明の第３４の実施例のブロック図
【図４０】この発明の第３５の実施例のブロック図
【図４１】この発明の第３６の実施例のブロック図
【図４２】この発明の第３７の実施例のブロック図
【図４３】この発明の第３８の実施例のブロック図
【図４４】この発明の第３９の実施例のブロック図
【図４５】この発明の第４０の実施例のブロック図
【図４６】この発明の第４１の実施例のブロック図
【図４７】この発明の第４２の実施例のブロック図
【図４８】この発明の第４３の実施例のブロック図
【図４９】この発明の第４４の実施例のブロック図
【図５０】この発明の第４５の実施例のブロック図
【図５１】この発明の第４６の実施例のブロック図
【図５２】この発明の第４７の実施例のブロック図
【図５３】この発明の第４８の実施例のブロック図
【図５４】この発明の第４９の実施例のブロック図
【図５５】この発明の第５０の実施例のブロック図
【図５６】この発明の第７の実施例の説明図
【図５７】この発明を実際の製品に応用したイメージレイアウト図
【図５８】図５７の書き込みに関するタイミングチャート
【図５９】図５７の読み出しに関するタイミングチャート
【００４０】
Ｍ．．．コラム単位    ＭＭ．．．中コラム単位    Ｑｉｊ．．．メモリセル単位    Ｊ．．．Ｘデコーダ手段    ＷＬｊ．．．ワードラインＷＬｊ（ｊはＱｉｊのｊ同じ数字）を共有する。    ＢＬ、ＢＬ/．．．ビットライン    ＲＤ．．．データバス    ｔｒｉｃ、ｔｒｉｃ/．．．開閉トランジスタ    Ｋ．．．Ｙデコーダ手段    ＬＩａ、ＬＩｂ．．．入力手段    ＬＯａ、ＬＯｂ．．．出力手段    ＤＩｉａ．．．入力端子    ＤＯｉａ．．．入力端子    Ｒｒａ、Ｒｒｂ．．．リード用シリアルメモリ    Ｒｗａ、Ｒｗｂ．．．ライト用シリアルメモリ    ＦＦ．．．シリアルメモリ単位    ＩＩＯＯ．．．入出力単位
【図１】
2005285320.tif 000003
【図２】
2005285320.tif 000004
【図３】
2005285320.tif 000005
【図４】
2005285320.tif 000006
【図５】
2005285320.tif 000007
【図６】
2005285320.tif 000008
【図７】
2005285320.tif 000009
【図８】
2005285320.tif 000010
【図９】
2005285320.tif 000011
【図１０】
2005285320.tif 000012
【図１１】
2005285320.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2005285320.tif 000019
【図１８】
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【図１９】
2005285320.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2005285320.tif 000030
【図２９】
2005285320.tif 000031
【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
2005285320.tif 000041
【図４０】
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【図４１】
2005285320.tif 000043
【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
2005285320.tif 000049
【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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