(57)【要約】【課題】  高耐圧トランジスタと低電圧駆動トランジスタとが同一基板に設けられた半導体装置であって、微細化および信頼性の向上を図ることができる半導体装置およびその製造方法を提供する。【解決手段】  本発明の半導体装置は、半導体層１０と、前記半導体層１０の高耐圧トランジスタ形成領域１０ＨＶを画定するための第１の素子分離領域１１０と、前記半導体層１０の低電圧駆動トランジスタ形成領域１０ＬＶを画定するための第２の素子分離領域２１０と、前記高耐圧トランジスタ形成領域１０ＨＶに形成された高耐圧トランジスタ１００Ｐ，Ｎと、前記低電圧駆動トランジスタ形成領域１０ＬＶに形成された低電圧駆動トランジスタ２００Ｐ，Ｎと、前記高耐圧トランジスタ１００Ｐ，Ｎの電界緩和のためのオフセット絶縁層２０ｂと、を含み、前記高耐圧トランジスタ１００Ｐ，Ｎは、ＣＶＤ法により形成されたゲート絶縁層６０を有する。【選択図】        図１
2005051022.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の高耐圧トランジスタ形成領域を画定するための第１の素子分離領域と、
前記半導体層の低電圧駆動トランジスタ形成領域を画定するための第２の素子分離領域と、
前記高耐圧トランジスタ形成領域に形成された高耐圧トランジスタと、
前記低電圧駆動トランジスタ形成領域に形成された低電圧駆動トランジスタと、
前記高耐圧トランジスタの電界緩和のためのオフセット絶縁層と、を含み、
前記高耐圧トランジスタは、ＣＶＤ法により形成されたゲート絶縁層を有する、半導体装置。
【請求項２】
請求項１において、
前記高耐圧トランジスの前記ゲート絶縁層の膜厚は、１００〜１６０ｎｍである、半導体装置。
【請求項３】
請求項１または２において、
前記オフセット絶縁層は、トレンチ絶縁層である、半導体装置。
【請求項４】
半導体層に高耐圧トランジスタ形成領域を画定するための第１の素子分離領域を形成する工程と、
前記半導体層に低電圧駆動トランジスタ形成領域を画定するための第２の素子分離領域を形成する工程と、
前記高耐圧トランジスタの電界緩和のためのオフセット絶縁層を形成する工程と、  前記高耐圧トランジスタ形成領域に高耐圧トランジスタを形成する工程と、
前記低電圧駆動トランジスタ形成領域に低電圧駆動トランジスタを形成する工程と、を含み、
前記高耐圧トランジスタのゲート絶縁層は、ＣＶＤ法により形成される、半導体装置の製造方法。
【請求項５】
請求項４において、
前記オフセット絶縁層の形成は、トレンチ素子分離法により行なわれる、半導体装置の製造方法。
【請求項６】
請求項４または５において、
前記第１および２の素子分離領域とオフセット絶縁層の形成は、同一の工程で行なわれる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート耐圧、ドレイン耐圧の異なるＭＯＳトランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を、同一半導体層上に備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
現在、高耐圧化が図られた電界効果トランジスタとして、ＬＯＣＯＳ（Local Oxidation Of Silicon）オフセット構造を有する電界効果トランジスタがある。ＬＯＣＯＳオフセット構造を有する電界効果トランジスタは、ゲート絶縁層と、ドレイン領域との間に、ＬＯＣＯＳ層が設けられ、そのＬＯＣＯＳ層の下にオフセット不純物層が形成されたトランジスタである。
【０００３】
また、近年の各種電子機器の軽量化・小型化に伴ない、該電子機器に搭載されるＩＣの縮小化の要請がある。特に、液晶表示装置を搭載した電子機器では、その駆動用ＩＣに対し、低電圧動作用のトランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、ＩＣのチップ面積を縮小化する技術が強く望まれている。前述した電界緩和のためのＬＯＣＯＳ層を設けた高耐圧トランジスタと、低電圧駆動トランジスタとを同一の基板上に形成する場合、たとえば、素子分離のためのＬＯＣＯＳ層と、電界緩和のためのＬＯＣＯＳ層を同一の工程で形成することにより、このような態様の半導体装置の製造を行なうことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、近年の微細化の要請により、素子分離領域の形成方法は、ＬＯＣＯＳ法からＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法に移行しつつあり、高耐圧トランジスタの電界緩和のためのＬＯＣＯＳ層をトレンチ絶縁層で代用する方法が提案されている。このようにオフセットＬＯＣＯＳ層をトレンチ絶縁層で代用し高耐圧トランジスタのために厚い膜厚のゲート絶縁層の形成を行なう場合、トレンチ絶縁層の上端部でシニングが起きてしまい、均一な膜厚を有するゲート絶縁層を形成できないことがある。
【０００５】
本発明の目的は、高耐圧トランジスタと低耐圧トランジスタとが同一基板に形成された半導体装置であって、微細化および信頼性の向上を図ることができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
（１）本発明の半導体装置は、半導体層と、
前記半導体層の高耐圧トランジスタ形成領域を画定するための第１の素子分離領域と、
前記半導体層の低電圧駆動トランジスタ形成領域を画定するための第２の素子分離領域と、
前記高耐圧トランジスタ形成領域に形成された高耐圧トランジスタと、
前記低電圧駆動トランジスタ形成領域に形成された低電圧駆動トランジスタと、
前記高耐圧トランジスタの電界緩和のためのオフセット絶縁層と、を含み、
前記高耐圧トランジスタは、ＣＶＤ法により形成されたゲート絶縁層を有する。
【０００７】
本発明の半導体装置によれば、高耐圧トランジスタのゲート絶縁層は、ＣＶＤ法により形成された膜であるため、均一な膜厚のゲート絶縁層を有する半導体装置を提供することができる。通常、ゲート絶縁層は、熱酸化法で形成されることが多い。たとえば、トレンチ絶縁層からなるオフセット絶縁層の上方に熱酸化法によりゲート絶縁層を形成する場合、トレンチ絶縁層の上端部でシニングが起きてしまい、均一な膜厚のゲート絶縁層を形成することができない場合がある。しかし、本実施の形態の半導体装置によれば、ＣＶＤ法により形成されたゲート絶縁層を有するため、そのような問題が回避され、信頼性の向上した半導体装置を提供することができる。
【０００８】
本発明は、たとえば、下記の態様をとることができる。
【０００９】
（Ａ）本発明の半導体装置において、前記高耐圧トランジスタの前記ゲート絶縁層の膜厚は、１００〜１６０ｎｍであることができる。
【００１０】
（Ｂ）本発明の半導体装置のおいて、前記オフセット絶縁層は、トレンチ絶縁層であることができる。
【００１１】
（２）本発明の半導体装置の製造方法によれば、半導体層に高耐圧トランジスタ形成領域を画定するための第１の素子分離領域を形成する工程と、
前記半導体層に低電圧駆動トランジスタ形成領域を画定するための第２の素子分離領域を形成する工程と、
前記高耐圧トランジスタの電界緩和のためにオフセット絶縁層を形成する工程と、  前記高耐圧トランジスタ形成領域に高耐圧トランジスタを形成する工程と、
前記低電圧駆動トランジスタ形成領域に低電圧駆動トランジスタを形成する工程と、を含み、
前記高耐圧トランジスタのゲート絶縁層は、ＣＶＤ法により形成される。
【００１２】
本発明の半導体装置の製造方法によれば、高耐圧トランジスタのゲート絶縁層は、ＣＶＤ法により形成される。そのため、均一な膜厚を有するゲート絶縁層を形成することができる。高耐圧トランジスタのゲート絶縁層では、その膜厚が１００ｎｍを超えることがあり、このように膜厚の大きいゲート絶縁層を熱酸化法で形成する場合には次のような問題が生じることがある。高耐圧トランジスタのオフセット絶縁層をトレンチ絶縁層により形成し、そのトレンチ絶縁層の上方に熱酸化法により膜厚の厚いゲート絶縁層を形成すると、トレンチ絶縁層の上端部でシニングが起きてしまい、均一な膜厚のゲート絶縁層を形成することができないことがある。しかし、本発明の半導体装置の製造方法によれば、ＣＶＤ法によりゲート絶縁層を形成するため、そのような問題が回避され、信頼性の向上した半導体装置を製造することができる。
【００１３】
本発明は、たとえば下記の態様をとることができる。
【００１４】
（Ａ）本発明の半導体装置の製造方法において、前記オフセット絶縁層の形成は、トレンチ素子分離法により行なわれることができる。
【００１５】
（Ｂ）本発明の半導体装置の製造方法において、前記第１および２の素子分離領域とオフセット絶縁層の形成は、同一の工程で行なわれることができる。
【発明を実施するための最良の形態】
【００１６】
次に、本発明の実施の形態の一例について説明する。
【００１７】
１．半導体装置
図１は、本実施の形態の半導体装置を模式的に示す断面図である。
【００１８】
本実施の形態の半導体装置は、半導体層である半導体基板１０上に、高耐圧トランジスタ１００Ｐ，Ｎと低電圧駆動トランジスタ２００Ｐ，Ｎとが混載されている。半導体基板１０内には、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶとが設けられている。高耐圧トランジスタ領域１０ＨＶは、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとを有する。低電圧駆動トランジスタ領域１０ＬＶは、Ｐチャネル低電圧駆動トランジスタ領域１０ＬＶｐと、Ｎチャネル低電圧駆動トランジスタ領域１０ＬＶｎとを有する。Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐには、Ｐチャネル高耐圧トランジスタ１００Ｐが形成され、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎには、Ｎチャネル高耐圧トランジスタ１００Ｎが形成されている。同様に、Ｐチャネル低電圧駆動トランジスタ領域１０ＬＶｐには、Ｐチャネル低電圧駆動トランジスタ２００Ｐが形成され、Ｎチャネル低電圧駆動トランジスタ領域１０ＬＶｎには、Ｎチャネル低電圧駆動トランジスタ２００Ｎが形成されている。
【００１９】
すなわち、同一基板（同一チップ）上に、Ｐチャネル高耐圧トランジスタ１００ＰとＮチャネル高耐圧トランジスタ１００ＮとＰチャネル低電圧駆動トランジスタ２００ＰとＮチャネル低電圧駆動トランジスタ２００Ｎとが混載されている。尚、図１には４つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各種類のトランジスタが複数形成されていることはいうまでもない。
【００２０】
１．１  高耐圧トランジスタ領域
まず、高耐圧トランジスタ領域１０ＨＶについて説明する。高耐圧トランジスタ領域１０ＨＶには、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとが設けられる。隣り合う高耐圧トランジスタ領域の間には、第１の素子分離領域１１０が設けられている。すなわち、隣り合うＰチャネル高耐圧トランジスタ１００Ｐと、Ｎチャネル高耐圧トランジスタ１００Ｎとの間には、第１の素子分離領域１１０が設けられている。第１の素子分離領域１１０は、トレンチ絶縁層２０ａからなる。
【００２１】
次に、Ｐチャネル高耐圧トランジスタ１００ＰおよびＮチャネル高耐圧トランジスタ１００Ｎの構成について説明する。
【００２２】
Ｐチャネル高耐圧トランジスタ１００Ｐは、ゲート絶縁層６０と、トレンチ絶縁層からなるオフセット絶縁層２０ｂと、ゲート電極７０と、Ｐ型の低濃度不純物層５０と、サイドウォール絶縁層７２と、Ｐ型の高濃度不純物層５２とを有する。
【００２３】
ゲート絶縁層６０は、ＣＶＤ法により形成された膜であり、チャネル領域となるＮ型のウェル３０の上方と、オフセット絶縁層２０ｂの上方とを覆うように形成されている。ゲート電極７０は、ゲート絶縁層６０上に形成されている。Ｐ型の低濃度不純物層５０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の高濃度不純物層５２は、サイドウォール絶縁層７２の外側に設けられている。Ｐ型の高濃度不純物層５２は、ソース領域またはドレイン領域（以下「ソース／ドレイン領域」という）となる。
【００２４】
Ｎチャネル高耐圧トランジスタ１００Ｎは、ゲート絶縁層６０と、トレンチ絶縁層からなるオフセット絶縁層２０ｂと、ゲート電極７０と、Ｎ型の低濃度不純物層４０と、サイドウォール絶縁層７２と、Ｎ型の高濃度不純物層４２とを有する。
【００２５】
ゲート絶縁層６０は、ＣＶＤ法により形成された膜であり、チャネル領域となるＰ型のウェル３２の上方と、オフセット絶縁層２０ｂの上方とを覆うように設けられている。ゲート電極７０は、ゲート絶縁層６０上に形成されている。Ｎ型の低濃度不純物層４０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の高濃度不純物層４２は、サイドウォール絶縁層７２の外側に設けられている。Ｎ型の高濃度不純物層４２は、ソース／ドレイン領域となる。
【００２６】
１．２  低電圧駆動トランジスタ領域
次に、低電圧駆動トランジスタ領域１０ＬＶについて説明する。低電圧駆動トランジスタ領域１０ＬＶには、Ｐチャネル低電圧駆動トランジスタ領域１０ＬＶｐと、Ｎチャネル低電圧駆動トランジスタ領域１０ＬＶｎとが設けられる。隣り合う低電圧駆動トランジスタ領域の間には、第２の素子分離領域２１０が設けられている。すなわち、隣り合うＰチャネル低電圧駆動トランジスタ２００Ｐと、Ｎチャネル低電圧駆動トランジスタ２００Ｎとの間には、第２の素子分離領域２１０が設けられている。第２の素子分離領域２１０は、第１の素子分離領域１１０と同様に、トレンチ絶縁層２０ａからなる。
【００２７】
次に、各トランジスタの構成について説明する。
【００２８】
Ｎチャネル低電圧駆動トランジスタ２００Ｎは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、Ｎ型の低濃度不純物層４１と、Ｎ型の高濃度不純物層４２とを有する。
【００２９】
ゲート絶縁層６２は、チャネル領域となるＰ型のウェル３６上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の低濃度不純物層４１と、Ｎ型の高濃度不純物層４２とで，ＬＤＤ構造を有するソース／ドレイン領域を構成する。
【００３０】
Ｐチャネル低電圧駆動トランジスタ２００Ｐは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォ−ル絶縁層７２と、Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とを有する。
【００３１】
ゲート絶縁層６２は、チャネル領域となるＮ型のウェル３４上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とで、ＬＤＤ構造を有するソース／ドレイン領域を構成する。
【００３２】
本実施の形態の半導体装置の利点は以下の通りである。
【００３３】
本実施の形態にかかる半導体装置によれば、高耐圧トランジスタ１００Ｐ，Ｎのゲート絶縁層６０は、ＣＶＤ法により形成された膜であるため、均一な膜厚のゲート絶縁層６０を有する半導体装置を提供することができる。通常、ゲート絶縁層６０は、熱酸化法で形成されることが多い。たとえば、トレンチ絶縁層からなるオフセット絶縁層の上方に熱酸化法によりゲート絶縁層を形成する場合、トレンチ絶縁層の上端部でシニングが起きてしまい、均一な膜厚のゲート絶縁層を形成することができない場合がある。しかし、本実施の形態の半導体装置によれば、ＣＶＤ法により形成されたゲート絶縁層６０を有するため、そのような問題が回避され、信頼性の向上した半導体装置を提供することができる。
【００３４】
２．半導体装置の製造方法
次に、半導体装置の製造方法について、図２〜１９を参照しながら説明する。図２〜１９は、本実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【００３５】
（１）まず、高耐圧トランジスタ形成領域１０ＨＶを画定するための第１の素子分離領域１１０と、低電圧駆動トランジスタ形成領域１０ＬＶを画定するための第２の素子分離領域２１０と、高耐圧トランジスタのためのオフセット絶縁層との形成を行なう。
【００３６】
図３に示すように、半導体基板１０上に、公知のリソグラフィおよびエッチング技術を用いて所定のパターンを有するパッド酸化膜１２、ストッパ層１４およびレジスト層Ｒ１を形成する。ストッパ層１４としては、窒化シリコン膜を用いることができる。レジスト層Ｒ１は、第１の素子分離領域１１０、第２の素子分離領域２１０および高耐圧トランジスタの電界緩和のためのオフセット絶縁層が形成される領域の上方に開口を有している。ついで、レジスト層Ｒ１、ストッパ層およびパッド酸化膜１２をマスクとして、半導体基板１０をエッチングする。これにより、トレンチ１６，１８が形成される。
【００３７】
（２）次に、トレンチ１６，１８の表面にトレンチ酸化膜（図示せず）を形成する。トレンチ酸化膜の形成方法は、たとえば、熱酸化法により行なう。トレンチ酸化膜の膜厚は、たとえば、３０〜５０ｎｍである。ついで、図３に示すように、トレンチ１６，１８を埋め込むように、絶縁層２２ａを全面に堆積する。絶縁層２２ａの堆積は、一般的な絶縁層の形成方法により行なうことができる。
【００３８】
（３）次に、図４に示すように、ストッパ層１４が露出するまで絶縁層２２ａを除去する。絶縁層２２ａの除去は、たとえば、ＣＭＰ法などにより行なうことができる。これにより、トレンチ１６には、トレンチ絶縁層２０ａが埋め込まれる。同様に、トレンチ１８にも絶縁層が埋め込まれ、オフセット絶縁層２０ｂが形成されることとなる。ついで、ストッパ層１４を熱燐酸により除去し、パッド酸化膜１２をフッ酸により除去する。以上の工程（１）〜（３）により、第１の素子分離領域１１０、第２の素子分離領域２１０およびオフセット絶縁層２０ｂが形成される。
【００３９】
（４）次に、図５に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｎ型のウェル３０の形成を行なう。まず、半導体基板１０の全面に犠牲酸化膜２４を形成する。犠牲酸化膜２４としては、たとえば、酸化シリコン膜を形成する。ついで、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶの全面に窒化シリコン膜２６を形成する。ついで、所定のパターンを有するレジスト層Ｒ２を形成し、レジスト層Ｒ２をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって半導体基板１０に注入することにより、半導体基板１０内にＮ型のウェル３０を形成する。その後、レジスト層Ｒ２をたとえばアッシングにより除去し、半導体基板１０を熱処理することにより不純物を拡散させる。  （５）次に、図６に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｐ型のウェル３２の形成を行なう。まず、所定のパターンを有するレジスト層Ｒ３を形成する。レジスト層Ｒ３をマスクとして、Ｐ型の不純物イオンを１回もしくは複数回にわたって半導体基板１０に注入することによりＰ型のウェル３２が形成される。その後、レジスト層Ｒ３をアッシングにより除去し、半導体基板10を熱処理することにより不純物を拡散させる。
【００４０】
（６）次に、図７に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、ソース／ドレイン領域のオフセット領域のための不純物層を形成する。
【００４１】
まず、所定の領域を覆うレジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、半導体基板１０にＰ型不純物を導入することにより、不純物層４０ａを形成する。その後、レジスト層Ｒ４を除去する。
【００４２】
（７）次に、図８に示すように、所定の領域を覆うレジスト層Ｒ５を形成する。レジスト層Ｒ５をマスクとして、Ｐ型の不純物を半導体基板１０に導入する。これにより、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐにソース／ドレイン領域のオフセット領域のための不純物層５０ａが形成される。
【００４３】
（８）次に、図９に示すように、公知の技術により熱処理を施すことにより不純物層を拡散させる。以上の（６）〜（８）の工程により、高耐圧トランジスタ１００Ｐ，Ｎのオフセット領域となる低濃度不純物層４０，５０が形成される。
【００４４】
（９）次に、図１０に示すように、高耐圧トランジスタ１００Ｐ，Ｎのゲート絶縁層６０を形成する領域以外を覆うパターンを有する保護膜２８を形成する。保護膜２８の形成は、窒化シリコン膜２６の上に、後の工程でゲート絶縁層６０が形成される領域に開口を有するレジスト層（図示せず）を形成し、このレジスト層をマスクとして、窒化シリコン膜２６をパターニングすることにより行なわれる。
【００４５】
（１０）次に、高耐圧トランジスタ形成領域１０ＨＶにおいて、必要に応じて、チャネルドーピングを行なう。図１１に示すように、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐ以外を覆うように、レジスト層Ｒ６を形成する。このレジスト層Ｒ６をマスクとして、たとえば、ボロンなどのＰ型の不純物を注入することにより、高耐圧トランジスタ１００Ｐのためのチャネルドーピングが行なわれる。その後、レジスト層Ｒ６をアッシングにより除去する。
【００４６】
（１１）次に、Ｎチャネル高耐圧トランジスタ１００Ｐのチャネルドープを行なう。図１２に示すように、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎ以外を覆うように、レジスト層Ｒ７を形成する。このレジスト層Ｒ７をマスクとして、たとえば、リンなどのＮ型の不純物を注入することにより、高耐圧トランジスタ１００Ｎのためのチャネルドーピングが行なわれる。その後、レジスト層Ｒ７をアッシングにより除去する。
【００４７】
（１２）次に、上記（９）の工程で形成した保護膜２８に覆われていない、すなわち、露出している犠牲酸化膜２４をフッ酸により除去する。
【００４８】
次に、図１３に示すように、半導体基板１０の全面に、高耐圧トランジスタのゲート絶縁層６０となる絶縁層６０ａを形成する。絶縁層６０ａは、たとえば、ＣＶＤ法により形成される。特に、高温ＣＶＤ法により絶縁層６０ａを形成することが好ましい。高温ＣＶＤ法では、成膜速度が、０．１〜４ｎｍ／ｍｉｎであり、通常のＣＶＤ法により形成する場合と比して緻密で特性の良好な膜を形成することができる。絶縁層６０ａの膜厚は、たとえば、１００〜１６０ｎｍとすることができる。また、絶縁層６０ａを形成する前に、半導体基板１０の上に酸化膜（図示せず）を形成することができる。この酸化膜は、たとえば、熱酸化法により形成されることができ、その膜厚は、１０〜３０ｎｍである。このように、絶縁層６０ａの形成前に酸化膜の形成を行なう利点としては、次のことが挙げられる。（ａ）酸化膜の形成により、各種の不純物注入や熱処理により荒れた半導体基板１０の表面を良好にすることができる。そのため、良好な表面状態を有する酸化膜の上に絶縁層６０ａを形成することで、より緻密で膜質が向上したゲート絶縁層６０を形成することができる。（ｂ）半導体基板１０の上に、直接ＣＶＤ法により絶縁層の形成を行なうと、半導体基板１０にダメージを与えてしまうことがある。しかし、酸化膜をあらかじめ形成しておくことにより、半導体基板１０にダメージを与えることを防ぐことができる。（ｃ）VD法による酸化膜単膜では、熱酸化膜に匹敵する耐圧や漏れ電流特性を得ることが難しいが、熱酸化膜をあらかじめ形成しておきCVD膜との積層構造とすることでこれらを補完し良好な特性を得ることができる。
【００４９】
（１３）次に、図１４に示すように、絶縁層６０ａをパターニングすることにより、ゲート絶縁層６０を形成する。絶縁層６０ａのパターニングでは、まず、ゲート絶縁層６０のパターンを有するレジスト層Ｒ８を形成する。このレジスト層Ｒ８をマスクとして、絶縁層６０ａを除去することにより、ゲート絶縁層６０が形成される。絶縁層６０ａを除去する際に、レジスト層Ｒ８は、オフセット絶縁層２０ｂを覆うようなパターンを有する。これは、オフセット絶縁層２０ｂの一部が露出している状態で、絶縁層６０ａの除去を行なうことにより、絶縁層６０ａのエッチングと共に、オフセット絶縁層２０ｂが一部エッチングされてしまうことを防ぐためである。
【００５０】
（１４）次に、図１５に示すように、保護膜２８を除去する。そして、レジスト層Ｒ８をたとえば、アッシングにより除去する。
【００５１】
（１５）次に、図１６に示すように、低電圧駆動トランジスタ領域１０ＬＶにおいて、ウェルの形成を行なう。まず、Ｐチャネル低電圧駆動トランジスタ形成領域１０ＬＶｐ以外を覆うようにレジスト層Ｒ９を形成する。ついで、このレジスト層Ｒ９をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって注入することによより、Ｎ型のウェル３４が形成される。ついで、レジスト層Ｒ９を除去する。
【００５２】
（１６）次に、図１７に示すように、Ｎチャネル低電圧駆動トランジスタ形成領域１０ＬＶｎ以外を覆うようにレジスト層Ｒ１０を形成する。ついで、このレジスト層Ｒ１０をマスクとして、ボロンなどのＰ型不純物を１回もしくは複数回にわたって注入することにより、Ｐ型のウェル３６が形成される。ついで、レジスト層Ｒ１０を除去する。この後、必要に応じて、チャネルドープを行なってもよい。
【００５３】
（１７）次に、図１８に示すように、低電圧駆動トランジスタ２００Ｐ，Ｎのためのゲート絶縁層６２を形成する。ゲート絶縁層６２は、たとえば、熱酸化法により形成される。ゲート絶縁層６２の膜厚は、たとえば、３５Åとすることができる。ゲート絶縁層６２は、高耐圧トランジスタ領域１０ＨＶにおいても形成される。
【００５４】
ついで、図１８に示すように、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶとの全面に、導電層７０ａを形成する。導電層７０ａとしては、たとえば、ポリシリコン層を形成する。導電層７０ａの材質として、ポリシリコン層を形成する場合は、導電層７０ａにおいてＮチャネル高耐圧トランジスタ１００Ｎと、Ｎチャネル低電圧駆動トランジスタ２００Ｎのゲート電極となる領域にｎ型の不純物を注入し、ゲート電極の低抵抗化を図ることができる。
【００５５】
（１８）次に、所定のパターンを有するレジスト層（図示せず）を形成する。レジスト層をマスクとして、ポリシリコン層をパターニングすることにより、図１９に示すように、ゲート電極７０が形成される。
【００５６】
（１９）次に、低電圧駆動トランジスタ領域１０ＬＶにおいて、各トランジスタ２００Ｐ，Ｎのための低濃度不純物層４１，５１（図１参照）を形成する。低濃度不純物層４１，５１は、公知のリソグラフィおよびエッチング技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。
【００５７】
ついで、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極７０の側面にサイドウォール絶縁層７２（図１参照）が形成される。ついで、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐおよびＰチャネル低電圧駆動トランジスタ領域１０ＬＶｐの所定の領域に、Ｐ型の不純物を導入することにより、図１に示すように、サイドウォール絶縁層７２の外側にソース／ドレイン領域となるＰ型の高濃度不純物層５２が形成される。
【００５８】
ついで、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎおよびＮチャネル低電圧駆動トランジスタ領域１０ＬＶｎの所定の領域に、Ｎ型の不純物を導入することにより、ソース／ドレイン領域となるＮ型の高濃度不純物層４２が形成される。
【００５９】
本実施の形態の半導体装置の利点は、以下の通りである。
【００６０】
（Ａ）本実施の形態の半導体装置の製造方法によれば、高耐圧トランジスタ１００Ｐ，Ｎのゲート絶縁層６０は、ＣＶＤ法により形成されている。そのため、均一な膜厚を有するゲート絶縁層６０を形成することができる。高耐圧トランジスタ１００Ｐ，Ｎのゲート絶縁層６０は、その膜厚が１００ｎｍを超えることがあり、このように膜厚の大きいゲート絶縁層６０を熱酸化法で形成する場合には次のような問題が生じることがある。高耐圧トランジスタのオフセット絶縁層をトレンチ絶縁層により形成し、そのトレンチ絶縁層の上方に熱酸化法により膜厚の厚いゲート絶縁層を形成すると、トレンチ絶縁層の上端部でシニングが起きてしまい、均一な膜厚のゲート絶縁層を形成することができないことがあるのである。しかし、本発明の半導体装置の製造方法によれば、ＣＶＤ法によりゲート絶縁層を形成するため、そのような問題が回避され、信頼性の向上した半導体装置を製造することができる。
【００６１】
（Ｂ）本実施の形態の半導体装置によれば、第１の素子分離領域１１０、第２の素子分離領域２１０および高耐圧トランジスタ１００Ｐ，Ｎのオフセット絶縁層２０ｂの形成を同一の工程で行なうことができる。そのため、工程数の削減を図ることができる。その結果、コストや製造に費やす時間が短縮された半導体装置の製造方法を提供することができる。
【００６２】
なお、本発明は上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。本実施の形態では、バルク状の半導体基板を用いた例について説明したが、ＳＯＩ基板を用いてもよい。
【図面の簡単な説明】
【００６３】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】図１のＡ部を拡大して示す図。
【図３】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図４】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図５】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図６】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図７】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図８】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図９】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１０】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１１】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１２】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１３】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１４】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１５】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１６】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１７】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１８】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１９】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【００６４】
１０…半導体基板、  １０ＨＶ…高耐圧トランジスタ形成領域、  １０ＬＶ…低電圧駆動トランジスタ形成領域  １２…パッド酸化膜、  １４…ストッパ層、  ２６…窒化シリコン膜、１６，１８…トレンチ、  ２０ａ…トレンチ絶縁層、  ２０ｂ…オフセット絶縁層、  ２４…犠牲酸化膜、  ２６…窒化シリコン膜、  ２８…保護膜、  ３０，３４…Ｎ型のウェル、  ３２，３６…Ｐ型のウェル、  ４０，４１…Ｎ型の低濃度不純物層、  ４２…Ｎ型の高濃度不純物層、  ５０，５１…Ｐ型の低濃度不純物層、  ５２…Ｐ型の高濃度不純物層、  ６０，６２…ゲート絶縁層、  ７０…ゲート電極、  ７２…サイドウォール絶縁層、  １００Ｐ…Ｐチャネル高耐圧トランジスタ、  １００Ｎ…Ｎチャネル高耐圧トランジスタ、  ２００Ｐ…Ｐチャネル低電圧駆動トランジスタ、  ２００Ｎ…Ｎチャネル低電圧駆動トランジスタ、  １１０…第１の素子分離領域、  ２１０…第２の素子分離領域
【図１】
2005051022.tif 000003
【図２】
2005051022.tif 000004
【図３】
2005051022.tif 000005
【図４】
2005051022.tif 000006
【図５】
2005051022.tif 000007
【図６】
2005051022.tif 000008
【図７】
2005051022.tif 000009
【図８】
2005051022.tif 000010
【図９】
2005051022.tif 000011
【図１０】
2005051022.tif 000012
【図１１】
2005051022.tif 000013
【図１２】
2005051022.tif 000014
【図１３】
2005051022.tif 000015
【図１４】
2005051022.tif 000016
【図１５】
2005051022.tif 000017
【図１６】
2005051022.tif 000018
【図１７】
2005051022.tif 000019
【図１８】
2005051022.tif 000020
【図１９】
2005051022.tif 000021
【手続補正書】
【提出日】平成16年6月16日(2004.6.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
図２に示すように、半導体基板１０上に、公知のリソグラフィおよびエッチング技術を用いて所定のパターンを有するパッド酸化膜１２、ストッパ層１４およびレジスト層Ｒ１を形成する。ストッパ層１４としては、窒化シリコン膜を用いることができる。レジスト層Ｒ１は、第１の素子分離領域１１０、第２の素子分離領域２１０および高耐圧トランジスタの電界緩和のためのオフセット絶縁層が形成される領域の上方に開口を有している。ついで、レジスト層Ｒ１、ストッパ層およびパッド酸化膜１２をマスクとして、半導体基板１０をエッチングする。これにより、トレンチ１６，１８が形成される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
（１１）次に、Ｎチャネル高耐圧トランジスタ１００Ｎのチャネルドープを行なう。図１２に示すように、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎ以外を覆うように、レジスト層Ｒ７を形成する。このレジスト層Ｒ７をマスクとして、たとえば、リンなどのＮ型の不純物を注入することにより、高耐圧トランジスタ１００Ｎのためのチャネルドーピングが行なわれる。その後、レジスト層Ｒ７をアッシングにより除去する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
次に、図１３に示すように、半導体基板１０の全面に、高耐圧トランジスタのゲート絶縁層６０となる絶縁層６０ａを形成する。絶縁層６０ａは、たとえば、ＣＶＤ法により形成される。特に、高温ＣＶＤ法により絶縁層６０ａを形成することが好ましい。高温ＣＶＤ法では、成膜速度が、０．１〜４ｎｍ／ｍｉｎであり、通常のＣＶＤ法により形成する場合と比して緻密で特性の良好な膜を形成することができる。絶縁層６０ａの膜厚は、たとえば、１００〜１６０ｎｍとすることができる。また、絶縁層６０ａを形成する前に、半導体基板１０の上に酸化膜（図示せず）を形成することができる。この酸化膜は、たとえば、熱酸化法により形成されることができ、その膜厚は、１０〜３０ｎｍである。このように、絶縁層６０ａの形成前に酸化膜の形成を行なう利点としては、次のことが挙げられる。（ａ）酸化膜の形成により、各種の不純物注入や熱処理により荒れた半導体基板１０の表面を良好にすることができる。そのため、良好な表面状態を有する酸化膜の上に絶縁層６０ａを形成することで、より緻密で膜質が向上したゲート絶縁層６０を形成することができる。（ｂ）半導体基板１０の上に、直接ＣＶＤ法により絶縁層の形成を行なうと、半導体基板１０にダメージを与えてしまうことがある。しかし、酸化膜をあらかじめ形成しておくことにより、半導体基板１０にダメージを与えることを防ぐことができる。（ｃ）ＣＶＤ法による酸化膜単膜では、熱酸化膜に匹敵する耐圧や漏れ電流特性を得ることが難しいが、熱酸化膜をあらかじめ形成しておきCVD膜との積層構造とすることでこれらを補完し良好な特性を得ることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
（１６）次に、図１７に示すように、低電圧駆動トランジスタ領域１０ＬＶにおいて、Ｐ型のウェル３６を形成する。Ｐ型のウェル３６は、Ｎチャネル低電圧駆動トランジスタ形成領域１０ＬＶｎ以外を覆うようにレジスト層（図示せず）を形成し、レジスト層をマスクとして、ボロンなどのＰ型不純物を１回もしくは複数回にわたって注入することにより、ついで、レジスト層を除去する。この後、必要に応じて、チャネルドープを行なってもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
（１７）次に、図１７に示すように、低電圧駆動トランジスタ２００Ｐ，Ｎのためのゲート絶縁層６２を形成する。ゲート絶縁層６２は、たとえば、熱酸化法により形成される。ゲート絶縁層６２の膜厚は、たとえば、３５Åとすることができる。ゲート絶縁層６２は、高耐圧トランジスタ領域１０ＨＶにおいても形成される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
ついで、図１７に示すように、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶとの全面に、導電層７０ａを形成する。導電層７０ａとしては、たとえば、ポリシリコン層を形成する。導電層７０ａの材質として、ポリシリコン層を形成する場合は、導電層７０ａにおいてＮチャネル高耐圧トランジスタ１００Ｎと、Ｎチャネル低電圧駆動トランジスタ２００Ｎのゲート電極となる領域にｎ型の不純物を注入し、ゲート電極の低抵抗化を図ることができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
（１８）次に、所定のパターンを有するレジスト層（図示せず）を形成する。レジスト層をマスクとして、ポリシリコン層をパターニングすることにより、図１８に示すように、ゲート電極７０が形成される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図３】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図４】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図５】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図６】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図７】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図８】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図９】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１０】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１１】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１２】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１３】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１４】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１５】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１６】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１７】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１８】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正の内容】
【図１７】
2005051022.tif 000022
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正の内容】
【図１８】
2005051022.tif 000023
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】削除
【補正の内容】