(57)【要約】【課題】同期整流回路を備える複合共振形コンバータとして、高い電力変換効率を得ることと、回路の簡易化による回路規模の縮小、及び低コスト化を図ることとの両立を図る。【解決手段】複合共振形コンバータの二次側に巻線電圧検出方式の同期整流回路を備える。この同期整流回路には、インダクタＬo1，Ｌo2が挿入され、また、二次巻線Ｎ2A，Ｎ2Bが並列接続されることで倍電流整流回路が組み合わされる。そして、絶縁コンバータトランスＰＩＴのギャップ長は０mmとするが、上記インダクタＬo1，Ｌo2の挿入により、絶縁コンバータトランスＰＩＴとしての結合係数を0.8程度にまで低下させると共に、二次巻線の１ターン（Ｔ）あたりの誘起電圧レベルが2V/Tとなるように一次巻線Ｎ1、二次巻線Ｎ2A，Ｎ2Bのターン数を設定する。これにより、絶縁コンバータトランスＰＩＴのコアの磁束密度が一定以下となることで、重負荷の条件でも二次側整流電流を連続モードとすることができる。【選択図】図１
2005073371.tif 000002
【特許請求の範囲】
【請求項１】
入力された直流入力電圧を断続するようにしてスイッチングを行うスイッチング素子を備えて形成されるスイッチング手段と、
上記スイッチング素子をスイッチング駆動する駆動手段と、
上記スイッチング手段のスイッチング出力を一次側から二次側に伝送するものであり、少なくとも一次巻線と二次巻線が巻装される絶縁コンバータトランスと、
少なくとも、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分と、自己のキャパシタンスとによって上記スイッチング手段の動作を共振形とするための一次側共振回路を形成するようにして、一次側の所定の部位に接続される一次側共振コンデンサと、
上記スイッチング手段を形成するスイッチング素子のうち、少なくとも一方のスイッチング素子に対して並列に接続される部分共振コンデンサのキャパシタンスと、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分によって形成され、上記スイッチング手段を形成するスイッチング素子のターンオフ期間に部分電圧共振動作を行う一次側部分電圧共振回路と、
上記絶縁コンバータトランスの二次巻線に誘起される交番電圧を全波整流して二次側平滑コンデンサに整流電流を充電することで、上記二次側平滑コンデンサの両端電圧として二次側直流出力電圧を得るようにされた二次側整流回路を備え、
上記二次側整流回路は、
上記絶縁コンバータトランスに巻装されるとともに相互に並列接続される複数の二次巻線の一方の端部と、二次側平滑コンデンサの負極端子との間に挿入される第１の電界効果トランジスタと、
上記複数の二次巻線の他方の端部と、上記二次側平滑コンデンサの負極端子との間に挿入される第２の電界効果トランジスタと、
上記複数の二次巻線の一方の端部と第１の電界効果トランジスタとの接続点と、上記二次側平滑コンデンサの正極端子との間に挿入される第１のインダクタと、
上記複数の二次巻線の他方の端部と第２の電界効果トランジスタとの接続点と、上記二次側平滑コンデンサの正極端子との間に挿入される第２のインダクタと、
上記第１の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第１の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第１の駆動回路と、
上記第２の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第２の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第２の駆動回路と、から成り、
上記絶縁コンバータトランスの磁束密度は、上記二次側直流電圧に接続される負荷条件の変動にかかわらず、上記全波整流動作により同期整流回路に流れる二次側整流電流が連続モードとなるようにして、所定以下となるように設定した、
ことを特徴とするスイッチング電源回路。
【請求項２】
上記絶縁コンバータトランスの磁束密度を一定以下とするために、上記第１のインダクタと上記第２のインダクタのインダクタンスについて所要値を設定すると共に、上記第１の二次巻線及び第２の二次巻線における１ターンあたりの誘起電圧レベルが所要以下となるように、上記一次巻線と、上記第１の二次巻線及び第２の二次巻線のターン数を設定している、
ことを特徴とする請求項１に記載のスイッチング電源回路。
【請求項３】
上記第１の駆動回路又は上記第２の駆動回路は、
上記第１の電界効果トランジスタ又は上記第２の電界効果トランジスタが整流電流を流すべき半波の期間に対応する上記二次巻線電圧を上記抵抗素子により検出するために、上記二次巻線とは異なる巻線として絶縁コンバータトランスの二次側に巻装した駆動巻線に励起される交番電圧を上記抵抗素子により検出するようにされている、
ことを特徴とする請求項１に記載のスイッチング電源回路。
【請求項４】
上記二次側直流出力電圧のレベルに応じて、上記スイッチング手段のスイッチング周波数を可変制御することで、上記二次側直流出力電圧についての定電圧制御を行うようにされた定電圧制御手段をさらに備える、
ことを特徴とする請求項１に記載のスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子機器に電源として備えられるスイッチング電源回路に関するものである。
【背景技術】
【０００２】
スイッチング電源回路として、例えばフライバックコンバータやフォワードコンバータなどの形式のスイッチングコンバータを採用したものが広く知られている。これらのスイッチングコンバータはスイッチング動作波形が矩形波状であることから、スイッチングノイズの抑制には限界がある。また、その動作特性上、電力変換効率の向上にも限界があることがわかっている。
そこで、共振形コンバータによるスイッチング電源回路が各種提案され、実用化されている。共振形コンバータは容易に高電力変換効率が得られると共に、スイッチング動作波形が正弦波状となることで低ノイズが実現される。また、比較的少数の部品点数により構成することができるというメリットも有している。
【０００３】
図６の回路図は、従来としての、共振形コンバータを備えるスイッチング電源回路の一例を示している。この図に示す電源回路は、他励式による電流共振形コンバータに対して部分電圧共振回路が組み合わされている。
【０００４】
この図に示す電源回路においては、先ず、商用交流電源ＡＣに対して、ブリッジ整流回路Ｄｉ及び１本の平滑コンデンサＣｉから成る全波整流平滑回路が備えられる。そして、これらブリッジ整流回路Ｄｉ及び平滑コンデンサＣｉの全波整流動作によって、平滑コンデンサＣｉの両端には整流平滑電圧Ｅｉ（直流入力電圧）が得られることになる。この整流平滑電圧Ｅｉは、交流入力電圧ＶACの等倍に対応したレベルとなる。
【０００５】
上記直流入力電圧を入力してスイッチングする電流共振形コンバータとしては、図示するようにして、ＭＯＳ−ＦＥＴによる２本のスイッチング素子Ｑ1，Ｑ2をハーフブリッジ結合により接続している。スイッチング素子Ｑ1，Ｑ2の各ドレイン−ソース間に対しては、図示する方向により、それぞれボディダイオードによるダンパーダイオードＤD1，ＤD2が並列に接続される。
【０００６】
また、スイッチング素子Ｑ2のドレイン−ソース間に対しては、部分共振コンデンサＣｐが並列に接続される。この部分共振コンデンサＣｐのキャパシタンスと一次巻線Ｎ1のリーケージインダクタンスＬ１によっては並列共振回路（部分電圧共振回路）を形成する。そして、スイッチング素子Ｑ1，Ｑ2のターンオフ時にのみ電圧共振する、部分電圧共振動作が得られるようになっている。
【０００７】
この電源回路においては、スイッチング素子Ｑ1，Ｑ2をスイッチング駆動するために、例えば汎用のＩＣによる発振・ドライブ回路２が設けられる。この発振・ドライブ回路２は、発振回路、駆動回路回路を有している。そして、発振回路及び駆動回路によって、所要の周波数によるドライブ信号（ゲート電圧）をスイッチング素子Ｑ1，Ｑ2の各ゲートに対して印加する。これにより、スイッチング素子Ｑ1，Ｑ2は、所要のスイッチング周波数により交互にオン／オフするようにしてスイッチング動作を行う。
【０００８】
絶縁コンバータトランスＰＩＴはスイッチング素子Ｑ1 、Ｑ2のスイッチング出力を二次側に伝送する。この絶縁トランスＰＩＴの一次巻線Ｎ１の一端は、一次側並列共振コンデンサＣ1の直列接続を介して、スイッチング素子Ｑ1のソースとスイッチング素子Ｑ2のドレインとの接続点（スイッチング出力点）に接続されることで、スイッチング出力が伝達されるようになっている。
また、一次巻線Ｎ1の他端は、一次側アースに接続される。
ここで、上記直列共振コンデンサＣ1のキャパシタンスと、一次巻線Ｎ1を含む絶縁コンバータトランスＰＩＴのリーケージインダクタンスＬ1によっては、一次側スイッチングコンバータの動作を電流共振形とするための一次側直列共振回路を形成する。
【０００９】
上記説明によると、この図に示す一次側スイッチングコンバータとしては、一次側直列共振回路（Ｌ1−Ｃ1）による電流共振形としての動作と、前述した部分電圧共振回路（Ｃｐ//Ｌ1）とによる部分電圧共振動作とが得られることになる。
つまり、この図に示す電源回路は、一次側スイッチングコンバータを共振形とするための共振回路に対して、他の共振回路とが組み合わされた形式を採っていることになる。本明細書では、このようなスイッチングコンバータについて、複合共振形コンバータということにする。
【００１０】
ここでの図示による説明は省略するが、絶縁コンバータトランスＰＩＴの構造としては、例えばフェライト材によるＥ型コアを組み合わせたＥＥ型コアを備える。そして、一次側と二次側とで巻装部位を分割したうえで、一次巻線Ｎ1と、次に説明する二次巻線（Ｎ2A，Ｎ2B）を、ＥＥ型コアの中央磁脚に対して、巻装している。
【００１１】
絶縁コンバータトランスＰＩＴの二次巻線としては、センタータップが施されたことで２つに分割された二次巻線Ｎ2A，Ｎ2Bが巻装されている。これらの二次巻線Ｎ2A，Ｎ2Bには、一次巻線Ｎ1に伝達されたスイッチング出力に応じた交番電圧が励起される。
【００１２】
この場合、上記二次巻線Ｎ2A，Ｎ2Bのセンタータップは二次側アースに対して接続される。そして、この二次巻線Ｎ2A，Ｎ2Bに対して、図示するようにして整流ダイオードＤO1，ＤO2、及び平滑コンデンサＣOから成る全波整流回路を接続する。これにより、平滑コンデンサＣOの両端電圧として二次側直流出力電圧ＥOが得られる。この二次側直流出力電圧ＥOは、図示しない負荷側に供給されるとともに、次に説明する制御回路１のための検出電圧としても分岐して入力される。
【００１３】
制御回路１は、二次側直流出力電圧ＥOのレベル変化に応じた検出出力を発振・ドライブ回路２に供給する。発振・ドライブ回路２では、入力された制御回路１の検出出力に応じてスイッチング周波数が可変されるようにして、スイッチング素子Ｑ1，Ｑ2を駆動する。このようにしてスイッチング素子Ｑ1，Ｑ2のスイッチング周波数が可変されることで、二次側直流出力電圧のレベルが安定化されることになる。
【００１４】
この図に示す回路構成による電源回路として、低電圧大電流としての負荷条件に対応させた場合の動作波形を、図７に示す。図７に示す動作波形は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１２５Ｗの条件で測定を行って得られたものである。また、ここでの低電圧大電流の状態としては、二次側直流電圧Ｅo＝５Ｖで、一次側スイッチングコンバータのスイッチング電流である一次側直列共振電流Ｉo＝２５Ａとなる状態である。
【００１５】
また、図７に示す動作波形による実験結果を得るのにあたっては、次のような条件と、電源回路における部品素子等の選定を行っている。
先ず、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルが、５Ｖ／Ｔとなるようして、二次巻線Ｎ2A，Ｎ2B及び一次巻線Ｎ1のターン数を設定することとして、具体的には、二次巻線Ｎ2A＝Ｎ2B＝１Ｔ、一次巻線Ｎ1＝３０Ｔとしている。
そして、絶縁コンバータトランスＰＩＴのＥＥ型コアの中央磁脚に対しては1.0mm程度のギャップを形成するようにしている。これによって、一次巻線Ｎ1と二次巻線Ｎ2A，Ｎ2Bとで、０．８５程度の結合係数を得るようにしている。
また、一次側直列共振コンデンサＣ１＝０．０６８μＦ、部分電圧共振コンデンサＣｐ＝３３０ｐＦを選定し、整流ダイオードＤo1，Ｄo2には、５０Ａ／４０Ｖのショットキーダイオードを選定している。
【００１６】
図７に示す波形図において、スイッチング素子Ｑ2の両端電圧Ｖ１は、スイッチング素子Ｑ2のオン／オフ状態に対応している。つまり、スイッチング素子Ｑ2がオンとなる期間Ｔ２では０レベルで、オフとなる期間Ｔ１では所定レベルでクランプされた矩形波となる。そして、スイッチング素子Ｑ2//ダンパーダイオードＤD2に流れるスイッチング電流ＩDS2としては、期間Ｔ２に示されるように、ターンオン時においては、ダンパーダイオードＤD2を流れることで負極性となり、これが反転して正極性によりスイッチング素子Ｑ2のドレイン→ソースを流れ、期間Ｔ１でオフとなって０レベルとなる波形が得られる。
また、スイッチング素子Ｑ1は、上記スイッチング素子Ｑ2に対して交互にオン／オフするようにしてスイッチングを行う。このため、スイッチング素子Ｑ1//ダンパーダイオードＤD1に流れるスイッチング電流ＩDS1は、スイッチング電流ＩDS2に対して１８０°位相がシフトした波形となっている。
【００１７】
そして、スイッチング素子Ｑ1,Ｑ2のスイッチング出力点と一次側アース間に接続される一次側直列共振回路（Ｃ1−Ｌ1）に流れる一次側直列共振電流Ｉｏは、スイッチング電流ＩDS1とスイッチング電流ＩDS2との合成波形に対応する、一次側直列共振回路（Ｃ1−Ｌ1）の共振電流としての正弦波成分と、一次巻線Ｎ1の励磁インダクタンスにより発生する鋸歯状波成分とが合成された波形となる。
【００１８】
そして、このときの測定条件である、負荷電力Ｐｏ＝１２５Ｗは、図６に示す電源回路が対応する負荷条件としては、最大に近い重負荷の条件となるのであるが、このようにして対応負荷電力範囲において重負荷の傾向となる条件では、二次側の整流電流は不連続モードとなる。
つまり、二次巻線Ｎ2Aに発生する二次巻線電圧Ｖ2は、図７に示すようにして、一次側直列共振電流Ｉｏが正弦波状で流れる期間のみ、所定の絶対値レベルでクランプされる波形が生じ、その間の一次側直列共振電流Ｉｏとして励磁インダクタンスによる鋸歯状波成分が流れる期間は０レベルとなる。二次巻線Ｎ2Bには、二次巻線電圧Ｖ2を反転させた波形が発生する。
このために、整流ダイオードＤo1を流れる整流電流Ｉ1と、整流ダイオードＤo2を流れる整流電流Ｉ2は、それぞれ、一次側直列共振電流Ｉｏが正弦波状で流れる期間ＤON1、ＤON2においてのみ流れ、これ以外の期間においては共に流れない。つまり、二次側の整流電流は不連続で平滑コンデンサに流入している。
【００１９】
ショットキーダイオードである整流ダイオードＤo1，Ｄo2の順方向電圧降下は０．６Ｖであり、上記したような二次側の動作では、図示もしているように、整流電流Ｉ1，Ｉ2は３５Ａｐという相応に高いレベルとなるので、これらの整流ダイオード素子による導通損が顕著となって電力損失が大きくなる。実際の測定結果として、直流入力電圧（整流平滑電圧Ｅｉ）＝１３０ＶのときのDC→DC電力変換効率は８６％程度にとどまる。
【００２０】
そこで、二次側における整流電流の導通損を低減する技術として、低オン抵抗のＭＯＳ−ＦＥＴにより整流を行うようにした、同期整流回路が知られている。このような同期整流回路として、巻線電圧検出方式による構成を例を図８に示す。
なお、図８においては、絶縁コンバータトランスＰＩＴの二次側の構成のみを示している。一次側の構成は、図６と同様であるものとする。また、定電圧制御方式としても、二次側直流出力電圧Ｅoのレベルに応じて、一次側スイッチングコンバータのスイッチング周波数を可変制御するスイッチング周波数制御方式を採る。
また、この図８に示す二次側の構成を採る電源回路としても、図６の場合と同様の低電圧大電流（ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１２５Ｗ、Ｅｏ＝５Ｖ、Ｉo＝２５Ａ）の条件に対応するものとされる。
【００２１】
この場合にも、二次巻線としては、同じ巻数の二次巻線Ｎ2A、Ｎ2Bの各一端はセンタータップにより接続されるが、このセンタータップ出力は、平滑コンデンサＣｏの正極端子に接続される。二次巻線Ｎ2Aの他端は、ＮチャネルのＭＯＳ−ＦＥＴＱ3のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。同様にして、二次巻線Ｎ2Bの他端も、ＮチャネルのＭＯＳ−ＦＥＴＱ4のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。つまり、この場合には、二次巻線Ｎ2A、Ｎ2Bの各整流電流経路において、ＭＯＳ−ＦＥＴＱ3，Ｑ4を負極側に直列に挿入した構造となっている。なお、ＭＯＳ−ＦＥＴＱ3，Ｑ4のドレイン−ソースに対しては、それぞれ、ボディダイオードＤD3，ＤD4が接続される。
【００２２】
そして、ＭＯＳ−ＦＥＴＱ3を駆動する駆動回路は、二次巻線Ｎ2BとＭＯＳ−ＦＥＴＱ4のドレインとの接続点とＭＯＳ−ＦＥＴＱ3のゲートの間に、ゲート抵抗Ｒg1を接続すると共に、ＭＯＳ−ＦＥＴＱ3のゲートと二次側アースとの間に抵抗Ｒ11を接続して形成される。
同様に、ＭＯＳ−ＦＥＴＱ4を駆動する駆動回路は、二次巻線Ｎ2AとＭＯＳ−ＦＥＴＱ3のドレインとの接続点とＭＯＳ−ＦＥＴＱ4のゲートの間に、ゲート抵抗Ｒg2を接続すると共に、ＭＯＳ−ＦＥＴＱ4のゲートと二次側アースとの間に抵抗Ｒ12を接続して形成される。
【００２３】
ＭＯＳ−ＦＥＴは、ゲートにオン電圧を印加すると、ドレイン−ソース間は、単なる抵抗体と等価となるので、電流は双方向に流れる。これを二次側の整流素子として機能させようとすれば、平滑コンデンサＣｏの正極端子に充電する方向のみに電流を流さなければならない。これとは逆方向に電流が流れると、平滑コンデンサＣｏから絶縁コンバータトランスＰＩＴ側に放電電流が流れて、負荷側に有効に電力を伝達することができなくなる。また、逆電流によるＭＯＳ−ＦＥＴの発熱、ノイズなどが生じて、一次側におけるスイッチング損失も招く。
上記した駆動回路は、二次巻線の電圧を検出することに基づいて、平滑コンデンサＣｏの正極端子に充電する方向（つまり、ドレイン→ソース方向）にのみ電流が流れるように、ＭＯＳ−ＦＥＴＱ3，Ｑ4をスイッチング駆動するための回路である。
【００２４】
図９の波形図は、上記図８に示す二次側の構成を採る電源回路（一次側は図６と同様）として、負荷電力Ｐｏ＝１２５Ｗ時の動作を示している。前述もしたように、この場合における負荷電力Ｐｏ＝１２５Ｗは、ほぼ最大負荷の条件となる。
この図において、スイッチング素子Ｑ2の両端電圧Ｖ1と、これに応じた二次巻線Ｎ2A−Ｎ2Bの両端に得られる二次巻線電圧Ｖ2は、図６と同様のタイミングとなっているものである。なお、図９に示す二次巻線電圧Ｖ2は、二次巻線Ｎ2Aとゲート抵抗Ｒｇ2との接続点側からみた場合の極性となっており、二次巻線Ｎ2Bとゲート抵抗Ｒｇ1との接続点側からみた場合には逆極性となる。
ＭＯＳ−ＦＥＴＱ4の駆動回路は、この図に示す極性の二次巻線電圧Ｖ2が負極性の所定レベルでクランプされる期間に至ると、ＭＯＳ−ＦＥＴＱ4のゲートに対して、ゲート抵抗Ｒg2と抵抗Ｒ12とにより設定されるレベルのオン電圧を印加するように動作することになる。
同様にして、ＭＯＳ−ＦＥＴＱ3の駆動回路（ゲート抵抗Ｒg1，抵抗Ｒ11）は、この図とは反転した極性の二次巻線電圧（Ｖ2）が負極性の所定レベルでクランプされる期間に至ると、ＭＯＳ−ＦＥＴＱ3のゲートに対してオン電圧を印加するように動作することになる。
【００２５】
これにより、ＭＯＳ−ＦＥＴＱ3，Ｑ4には、それぞれ、図示するようにして、期間ＤON1，ＤON2において、正極性の整流電流Ｉ1，Ｉ2が流れる。この整流電流Ｉ1，Ｉ2は、図６の回路の場合（図７の波形図の整流電流Ｉ1,Ｉ2）と同様に、３５Ａｐである。しかしながら、ＭＯＳ−ＦＥＴＱ3，Ｑ4は低オン抵抗であり、ショットキーダイオードによる整流ダイオードＤo1，Ｄo2と比較すれば、整流電流の導通損は著しく低いものとすることができる。また、駆動回路が抵抗素子のみから成ることからも理解されるように、巻線電圧検出方式は、駆動回路系が簡単な構成であることもメリットとなっている。
【００２６】
しかしながら、この図９に対応する場合のような重負荷（負荷電力Ｐｏ＝１２５Ｗ）とされる条件では、この電源回路も二次側整流電流は不連続モードとなる。これは、図９においても期間ＤON1，ＤON2が不連続であることにより示されている。
この不連続モードでは、整流電流Ｉ1，Ｉ2として、平滑コンデンサＣｏへの充電電流が０レベルになったとしても、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1には同じ方向に電流が流れている。これは、先の図７の波形図において、期間ＤON1，ＤON2以外の期間において、一次側直列共振電流Ｉｏとして、一次巻線Ｎ1の励磁インダクタンスによる鋸歯状波の電流成分がその直前タイミングと同じ極性で流れていることを指している。このために、実際としては、二次巻線Ｎ2A，Ｎ2Bに誘起される電圧の極性が反転しないために、その間、ＭＯＳ−ＦＥＴＱ3、Ｑ4は完全にオフにならずにオン状態を維持する。これにより、図示するようにして、期間ＤON1，ＤON2以外では、整流電流Ｉ1，Ｉ2として逆方向の電流が流れてしまう。この期間ＤON1，ＤON2以外における逆方向の整流電流Ｉ1，Ｉ2は、無効電力を生じさせるが、このときの整流電流Ｉ1，Ｉ2のレベルは、８Ａｐと比較的高いために、その無効電力量も相応に大きなものとなる。
このように、同期整流回路として巻線電圧検出方式を採る場合、整流電流の導通損は低減されるものの、上記のようにして無効電力が発生するために、全体として電力変換効率の有効な向上は図ることが難しいというのが現状である。
【００２７】
図１０の波形図は、図８に示した二次側の構成を採る電源回路についての軽負荷とされる条件での動作を示している。
図８に示す電源回路の実際としても、先に図６に示す電源回路の構成として説明したようにスイッチング周波数制御による定電圧制御を行うが、軽負荷の条件となって二次側直流出力電圧が上昇すると、スイッチング周波数を高くするようにして二次側直流出力電圧を低下させ、これにより安定化を図るように動作する。
そして、このような軽負荷の状態では、図１０に示すようにして、スイッチング素子Ｑ2の両端電圧Ｖ1に対して、二次側巻線電圧Ｖ2はほぼ同じタイミングで反転するようになり、これに応じて、二次側の整流電流Ｉ1、Ｉ2としては、期間ＤON1，ＤON2との間に休止期間が無く平滑コンデンサＣｏに連続して充電されるようにして流れる。つまり、連続モードとなる。このときには、上記図９の重負荷時の動作として示したような逆方向の整流電流Ｉ1、Ｉ2が流れる期間は存在しなくなって、これに応じた無効電力も生じていない。
このように、二次側整流回路系を巻線電圧検出方式による同期整流回路に置き換えた構成の電源回路も、重負荷時における電力変換効率の低下が依然として問題となる。
【００２８】
そこで、上記図９に示されるような、逆方向の整流電流による無効電力の発生の問題を解消する技術としては、整流電流検出方式による同期整流回路が知られている。この整流電流検出方式は、平滑コンデンサＣｏに充電される整流電流が０レベルになる前にＭＯＳ−ＦＥＴをオフさせる技術である。
この整流電流検出方式による同期整流回路の構成例を、図１１に示す。なお、この図においては、説明を簡単なものとするために、半波整流による構成を示している。
【００２９】
整流電流検出方式としては、二次巻線Ｎ2に流れる電流を検出するためにカレントトランスＴＲを設ける。カレントトランスの一次巻線Ｎａは、二次巻線Ｎ2の端部と、ＭＯＳ−ＦＥＴＱ4のドレインと接続される。ＭＯＳ−ＦＥＴＱ4のソースは、平滑コンデンサＣｏの負極端子に接続している。
カレントトランスの二次巻線Ｎｂに対しては、抵抗Ｒａが並列に接続されるとともに、相互に順電圧方向が逆となるようにして、ダイオードＤａ、Ｄｂが並列に接続されて並列接続回路を形成する。また、この並列接続回路に対して、コンパレータ２０が接続される。コンパレータ２０の反転入力には、基準電圧Ｖｒｅｆが入力される。なお、基準電圧Ｖｒｅｆとコンパレータ２０の反転入力との接続点には、上記並列接続回路においてダイオードＤａのアノードとダイオードＤｂのカソードが接続されている側の端部と接続される。また、コンパレータ２０の非反転入力には、上記並列接続回路においてダイオードＤａのカソードとダイオードＤｂのアノードが接続されている側の端部が接続される。
この場合、コンパレータ２０の出力は、バッファ２１により増幅されてＭＯＳ−ＦＥＴＱ4のゲートに印加されるようになっている。
【００３０】
上記図１１に示す構成による回路の動作を、図１２に示す。
二次巻線Ｎ2に誘起される電圧が、平滑コンデンサＣｏの両端電圧（Ｅｏ）よりも大きくなると、先ず、ＭＯＳ−ＦＥＴＱ4のボディダイオードのアノード→カソードの方向により、平滑コンデンサＣｏへ充電するようにして整流電流Ｉｄが流れ始める。この整流電流Ｉｄは、カレントトランスの一次巻線Ｎａに流れるので、カレントトランスの二次巻線Ｎｂには、一次巻線Ｎａに流れる整流電流Ｉｄに応じた電圧Ｖｎｂが誘起される。コンパレータ２０では、基準電圧Ｖｒｅｆと電圧Ｖｎｂとを比較して、電圧Ｖｎｂが基準電圧Ｖｒｅｆを越えるとＨレベルを出力する。このＨレベルの出力がバッファ２１からオン電圧としてＭＯＳ−ＦＥＴＱ4のゲートに対して印加され、ＭＯＳ−ＦＥＴＱ4をオンさせる。これにより、整流電流ＩｄがＭＯＳ−ＦＥＴＱ4のドレイン→ソース方向により流れることになる。図１２では、正極性により流れる整流電流Ｉｄとして示されている。
【００３１】
そして時間経過に応じて整流電流Ｉｄのレベルが低下し、これに応じて、電圧Ｖｎｂが基準電圧Ｖｒｅｆよりも低くなると、コンパレータ２０は出力を反転させる。この反転出力がバッファ２１を介して出力されることで、ＭＯＳ−ＦＥＴＱ4のゲート容量を放電させて、ＭＯＳ−ＦＥＴＱ4をオフとする。なお、この時点で、残りの整流電流ＩｄはボディダイオードＤD4を経由して短時間のうちに流れる。
【００３２】
このような動作とされることで、ＭＯＳ−ＦＥＴＱ4は、整流電流Ｉｄが０レベルとなる前のタイミングでオフされることになる。これにより、図９に示したように、整流電流が不連続となる期間において、ＭＯＳ−ＦＥＴに逆方向電流が流れることが無くなって無効電力が生じなくなり、その分の電力変換効率は高くなる。
例えば、図６に示した電源回路の二次側の構成を、上記図１１に示した構成に基づく、全波整流の整流電流検出方式による同期整流回路とした場合のDC→DC電力変換効率としては、先の図７、図９などと同様の条件の下で測定したところ、９０％程度にまで向上するという測定結果が得られた。
【００３３】
【特許文献１】特開平１１−３３２２３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００３４】
しかしながら、上記した整流電流検出方式の同期整流回路では、図１１からも分かるように、１つのＭＯＳ−ＦＥＴに対応して、少なくとも１組のカレントトランスと、このカレントトランスの出力によりＭＯＳ−ＦＥＴを駆動するための比較的複雑な駆動回路系が必要となる。これにより、回路構成が複雑になり、これが製造能率の低下、コストアップ、回路基板サイズの拡大などにつながるという不都合が生じることになる。
特に、図６に示した一次側のスイッチングコンバータの構成を基本として整流電流検出方式の同期整流回路を二次側に備えることとした場合、二次側には全波整流回路を備える必要がある。従って、上記したカレントトランス及び駆動回路系は、ＭＯＳ−ＦＥＴＱ3，Ｑ4ごとに対応して２組必要とされることになり、上記した問題がさらに大きくなる。
このようにして、巻線電圧検出方式と整流電流検出方式とでは、巻線電圧検出方式のほうが、無効電力により電力変換効率の面で不利ではあるが、回路構成が簡略であるのに対して、整流電流検出方式のほうは、無効電力が生じないので電力変換効率の面では有利であるが、回路構成が複雑になる、というトレードオフの関係にある。
【課題を解決するための手段】
【００３５】
そこで本発明は上記した課題を考慮して、スイッチング電源回路として次のように構成することとした。
つまり、入力された直流入力電圧を断続するようにしてスイッチングを行うスイッチング素子を備えて形成されるスイッチング手段と、スイッチング素子をスイッチング駆動する駆動手段とを備える。
また、スイッチング手段のスイッチング出力を一次側から二次側に伝送するものであり、少なくとも一次巻線と二次巻線が巻装される絶縁コンバータトランスを備える。
また、少なくとも、絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分と、自己のキャパシタンスとによってスイッチング手段の動作を共振形とするための一次側共振回路を形成するようにして、一次側の所定の部位に接続される一次側共振コンデンサと、スイッチング手段を形成するスイッチング素子のうち、少なくとも一方のスイッチング素子に対して並列に接続される部分共振コンデンサのキャパシタンスと、絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分によって形成され、スイッチング手段を形成するスイッチング素子のターンオフ期間に部分電圧共振動作を行う一次側部分電圧共振回路とを備える。
また、絶縁コンバータトランスの二次巻線に誘起される交番電圧を全波整流して二次側平滑コンデンサに整流電流を充電することで、上記二次側平滑コンデンサの両端電圧として二次側直流出力電圧を得るようにされた二次側整流回路を備える。
そして、上記二次側整流回路は、絶縁コンバータトランスに巻装されるとともに相互に並列接続される複数の二次巻線の一方の端部と、二次側平滑コンデンサの負極端子との間に挿入される第１の電界効果トランジスタと、複数の二次巻線の他方の端部と、二次側平滑コンデンサの負極端子との間に挿入される第２の電界効果トランジスタと、複数の二次巻線の一方の端部と第１の電界効果トランジスタとの接続点と二次側平滑コンデンサの正極端子との間に挿入される第１のインダクタと、複数の二次巻線の他方の端部と第２の電界効果トランジスタとの接続点と二次側平滑コンデンサの正極端子との間に挿入される第２のインダクタと、第１の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、第１の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第１の駆動回路と、第２の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、第２の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第２の駆動回路とから成る。
また、絶縁コンバータトランスの磁束密度は、二次側直流電圧に接続される負荷条件の変動にかかわらず、全波整流動作により同期整流回路に流れる二次側整流電流が連続モードとなるようにして、所定以下となるように設定して構成することとした。
【００３６】
上記構成によるスイッチング電源回路としては、一次側スイッチングコンバータとして、共振形コンバータに対して部分電圧共振回路が組み合わされた複合共振形コンバータとしての構成を採り、二次側においては、巻線電圧検出方式による全波整流の同期整流回路に対して、倍電流整流回路が組み合わされた二次側整流回路を備える。
そのうえで、絶縁コンバータトランスの磁束密度が所定以下となるようにしており、これによって、負荷変動にかかわらず、二次側整流電流が常に連続モードとなるようにしている。二次側整流電流が連続モードとなれば、巻線電圧検出方式による同期整流回路において問題となる、二次側整流電流の不連続期間において電界効果トランジスタに逆方向電流が流れることが無いようにされる。
【発明の効果】
【００３７】
このことから、本発明としては、巻線電圧検出方式の同期整流回路を備えながらも、二次側整流電流の不連続期間に対応した無効電力は生じないこととなり、例えば、少なくとも、整流電流検出方式による同期整流回路を備えた場合と同等にまで電力変換効率の向上を図ることができる。そして、なおかつ、同期整流回路の回路構成自体は巻線電圧検出方式であることで、整流電流検出方式よりも簡易な構成を採ることができる。
つまり、本発明によっては、同期整流回路を備える複合共振形コンバータとして、高い電力変換効率を得ることと、回路の簡易化による回路規模の縮小、及び低コスト化を図ることとの両立が図られるものであり、特に、定電圧大電流とされるような条件に電源回路を使用する場合に有利となるものである。
さらに本発明においては、同期整流回路に対して倍電流整流回路が組み合わされていることで、さらに電力変換効率を高いものとすることが可能である。
【発明を実施するための最良の形態】
【００３８】
図１は、本発明の実施の形態としてのスイッチング電源回路の構成例を示している。この図に示す電源回路は、基本構成として、他励式によるハーフブリッジ結合方式による電流共振形コンバータに対して部分電圧共振回路が組み合わされた構成を採る。
【００３９】
この図に示す電源回路においては、商用交流電源ＡＣに対して、先ず、２つのアクロスコンデンサと、コモンモードチョークコイルＣＭＣを図示する接続形態により接続することで、コモンモードノイズフィルタを形成している。
そして、このコモンモードノイズフィルタの後段となる商用交流電源ＡＣのラインに対して、図示するようにして、２本の整流ダイオードＤ1，Ｄ2と、２本の平滑コンデンサＣｉ1，Ｃｉ2を接続することで、倍電圧整流回路を形成している。この倍電圧整流回路が商用交流電源ＡＣ（交流入力電圧ＶAC）を入力して整流動作を行うことで、平滑コンデンサＣｉ1，Ｃｉ2の各両端電圧として、交流入力電圧ＶACの実効値の等倍に対応するレベルの整流平滑電圧が得られる。これにより、これら平滑コンデンサＣｉ1−Ｃｉ2の直列接続回路の両端電圧として、交流入力電圧ＶACの実効値の２倍に対応するレベルの直流入力電圧Ｅｉが得られる。
【００４０】
上記直流入力電圧Ｅｉを入力してスイッチング（断続）する電流共振形コンバータとしては、図示するようにして、ＭＯＳ−ＦＥＴによる２本のスイッチング素子Ｑ1，Ｑ2をハーフブリッジ結合により接続したスイッチング回路を備える。スイッチング素子Ｑ1，Ｑ2の各ドレイン−ソース間に対しては、ダンパーダイオードＤD1，ＤD2が並列に接続される。ダンパーダイオードＤD1のアノード、カソードは、それぞれスイッチング素子Ｑ1のソース、ドレインと接続される。同様にして、ダンパーダイオードＤD2のアノード、カソードは、それぞれスイッチング素子Ｑ2のソース、ドレインと接続される。ダンパーダイオードＤD1，ＤD2は、それぞれスイッチング素子Ｑ1，Ｑ2が備えるボディダイオードとされる。
【００４１】
また、スイッチング素子Ｑ2のドレイン−ソース間に対しては、部分共振コンデンサＣｐが並列に接続される。この部分共振コンデンサＣｐのキャパシタンスと一次巻線Ｎ1のリーケージインダクタンスＬ１によっては並列共振回路（部分電圧共振回路）を形成する。そして、スイッチング素子Ｑ1，Ｑ2のターンオフ時にのみ電圧共振する、部分電圧共振動作が得られるようになっている。
【００４２】
この電源回路においては、スイッチング素子Ｑ1，Ｑ2をスイッチング駆動するために、発振・ドライブ回路２が設けられる。この発振・ドライブ回路２は、発振回路、駆動回路を有しており、例えば汎用のＩＣを用いることができる。そして、この発振・ドライブ回路２内の発振回路及び駆動回路によって、所要の周波数によるドライブ信号（ゲート電圧）をスイッチング素子Ｑ1，Ｑ2の各ゲートに対して印加する。これにより、スイッチング素子Ｑ1，Ｑ2は、所要のスイッチング周波数により交互にオン／オフするようにしてスイッチング動作を行う。
【００４３】
絶縁コンバータトランスＰＩＴは、スイッチング素子Ｑ1 、Ｑ2のスイッチング出力を二次側に伝送するために設けられる。
この絶縁トランスＰＩＴの一次巻線Ｎ１の一方の端部は、一次側並列共振コンデンサＣ1の直列接続を介して、スイッチング素子Ｑ1のソースとスイッチング素子Ｑ2のドレインとの接続点（スイッチング出力点）に接続されることで、スイッチング出力が伝達されるようになっている。
また、一次巻線Ｎ1の他方の端部は、一次側アースに接続される。
【００４４】
ここで、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1には、所定の値のリーケージインダクタンスＬ１が生じているものとされる。そして、直列共振コンデンサＣ1のキャパシタンスと、上記リーケージインダクタンスＬ1によっては、一次側スイッチングコンバータの動作を電流共振形とするための一次側直列共振回路を形成する。
【００４５】
上記説明によると、この図に示す一次側スイッチングコンバータとしては、一次側直列共振回路（Ｌ1−Ｃ1）による電流共振形としての動作と、前述した部分電圧共振回路（Ｃｐ//Ｌ1）とによる部分電圧共振動作とが得られることになる。
つまり、この図に示す電源回路は、一次側スイッチングコンバータを共振形とするための共振回路に対して、他の共振回路とが組み合わされた、複合共振形コンバータとしての構成を採っている。
【００４６】
絶縁コンバータトランスＰＩＴの二次側巻線には一次巻線Ｎ1に伝達されたスイッチング出力に応じた交番電圧が励起される。
そして、この場合の二次側巻線としては、先ず、二次側直流出力電圧Ｅoを生成するための元となる交番電圧が発生される、２組の二次巻線Ｎ2A，Ｎ2Bが巻装される。なお、この場合において、二次巻線Ｎ2A，Ｎ2Bは、同じ所定の巻数（ターン数）を有する。
また、二次側巻線として、さらに駆動巻線Ｎ3が巻装される。この場合のドライブ巻線Ｎ3には、二次側アースと接続されたセンタータップが施されている。
【００４７】
本実施の形態としては、以降の説明から理解されるように、絶縁コンバータトランスＰＩＴの二次側において、上記二次巻線Ｎ2A，Ｎ2B、及びドライブ巻線Ｎ3を含んで、電圧検出方式による同期整流回路が形成される。そしてさらに、倍電流整流回路或いは電流ダブラ整流回路などといわれる全波整流動作の整流回路が組み合わされる。なお、以降において、このようにして倍電流整流回路と同期整流回路を組み合わせた構成については、倍電流／同期整流回路ともいうことにする。
【００４８】
二次巻線Ｎ2A，Ｎ2Bは、図示するようにして、巻始め端部と巻終わり端部とが互いに接続されていることで、並列接続された関係にある。そして、この並列接続された二次巻線Ｎ2A，Ｎ2Bに対しては、全波整流の同期整流回路を形成する整流用素子として、ＮチャネルのＭＯＳ−ＦＥＴＱ3，Ｑ4が備えられる。
これらＭＯＳ−ＦＥＴＱ3，Ｑ4には、例えば低耐圧のトレンチ構造のものが選定されている。このようなＭＯＳ−ＦＥＴは、非常に低オン抵抗であり、例えばここではオン抵抗Ｒon＝５mΩのものを選定している。
【００４９】
二次巻線Ｎ2A、Ｎ2Bの各巻始め端部は、共に、インダクタＬo1の直列接続を介して、平滑コンデンサＣｏの正極端子と接続される。また、ＭＯＳ−ＦＥＴＱ3のドレインに対しても接続される。
また、二次巻線Ｎ2A、Ｎ2Bの各巻終わり端部も、共に、インダクタＬo2の直列接続を介して、平滑コンデンサＣｏの正極端子と接続される。また、ＭＯＳ−ＦＥＴＱ4のドレインに対しても接続される。
ＭＯＳ−ＦＥＴＱ3，Ｑ4のソースは、平滑コンデンサＣｏの負極端子に接続される。つまり、この場合には、二次側整流回路系の整流電流経路において、ＭＯＳ−ＦＥＴＱ3，Ｑ4を平滑コンデンサＣｏの負極側に直列に挿入した構造となっている。なお、ＭＯＳ−ＦＥＴＱ3，Ｑ4のドレイン−ソースに対しては、それぞれ、ボディ（寄生）ダイオードＤD3，ＤD4が接続される。
【００５０】
そして、この場合において、ＭＯＳ−ＦＥＴＱ3を駆動する駆動回路としては、駆動巻線Ｎ3の巻始め端部と、ＭＯＳ−ＦＥＴＱ3のゲートとを、ゲート抵抗Ｒｇ1を介して接続するようにして形成する。
一方、ＭＯＳ−ＦＥＴＱ4を駆動する駆動回路としては、駆動巻線Ｎ3の巻始め端部と、ＭＯＳ−ＦＥＴＱ4のゲートとを、ゲート抵抗Ｒｇ2を介して接続するようにして形成する。これらは、同期整流回路として、巻線電圧検出方式に基づくＭＯＳ−ＦＥＴの駆動回路となる。
【００５１】
また、この場合、ＭＯＳ−ＦＥＴＱ3のゲート−ソース間に対しては、図のようにツェナーダイオードＤz1、ツェナーダイオードＤz2を挿入し、同様にＭＯＳ−ＦＥＴＱ４のゲート−ソース間にはツェナーダイオードＤz3、ツェナーダイオードＤz4を挿入しているが、これらのツェナーダイオードによってはＭＯＳ−ＦＥＴＱ3、Ｑ4についての過電圧保護回路が形成される。
このようなツェナーダイオードＤzとしては、ＭＯＳ−ＦＥＴＱ3、Ｑ4の耐圧レベルに応じたツェナー電圧（ブレイクダウン電圧）を有するものが選定される。これにより、ＭＯＳ−ＦＥＴＱ3、Ｑ4のゲート−ソース間電圧が耐圧レベル以上に上昇したときに、これらツェナーダイオードＤzが導通して、ゲート−ソース間電圧を０電位とすることで、ＭＯＳ−ＦＥＴＱ3、Ｑ4を強制的にオフとすることができる。これらツェナーダイオードＤz1、Ｄz2、及びツェナーダイオードＤz3、Ｄz4は、それぞれＭＯＳ−ＦＥＴＱ3，Ｑ4に対して内蔵されるようにして備えられる。
【００５２】
ＭＯＳ−ＦＥＴは、ゲートにオン電圧を印加すると、ドレイン−ソース間は、単なる抵抗体と等価となるので、電流は双方向に流れる。これを二次側の整流素子として機能させようとすれば、平滑コンデンサＣｏの正極端子に充電する方向のみに電流を流さなければならない。これとは逆方向に電流が流れると、平滑コンデンサＣｏから絶縁コンバータトランスＰＩＴ側に放電電流が流れて、負荷側に有効に電力を伝達することができなくなる。また、逆電流によるＭＯＳ−ＦＥＴの発熱、ノイズなどが生じて、一次側におけるスイッチング損失も招く。
【００５３】
上記した駆動回路は、二次側巻線であるドライブ巻線Ｎ3の電圧を検出することに基づいて、平滑コンデンサＣｏの正極端子に充電する方向（つまり、ソース→ドレイン方向）にのみ電流が流れるように、ＭＯＳ−ＦＥＴＱ3，Ｑ4をスイッチング駆動するための回路である。つまり、この場合における同期整流回路の回路構成としては、巻線電圧検出方式により、整流電流に同期させてＭＯＳ−ＦＥＴＱ3，Ｑ4をオン／オフ駆動する構成を採っているものである。
【００５４】
ここで、ドライブ巻線Ｎ3と、二次巻線Ｎ2A，Ｎ2Bとは同じ二次側巻線であるから、同じ周期タイミングによる交番電圧が励起される。また、ドライブ巻線Ｎ3において、巻始め端部−センタータップ間の電圧と、巻終わり端部−センタータップ間の電圧とは、互いに逆極性となる交番波形が得られる。そこで、図示するようにして、巻始め端部−センタータップ間の電圧によりＭＯＳ−ＦＥＴＱ3のゲート電圧を生成し、巻終わり端部−センタータップ間の電圧によりＭＯＳ−ＦＥＴＱ4のゲート電圧を生成する構成とすれば、二次巻線二次巻線Ｎ2A，Ｎ2Bに得られる交番電圧の極性に同期させて、ＭＯＳ−ＦＥＴＱ3，Ｑ4をオン／オフ駆動することが可能となる。
【００５５】
回路構成的には、ＭＯＳ−ＦＥＴＱ3，Ｑ4をオン／オフ駆動するための駆動回路は、二次巻線Ｎ2A，Ｎ2Bを利用して形成することも可能とされるのであるが、図１に示す電源回路の場合、二次巻線の巻数設定などにより、二次巻線Ｎ2B（，Ｎ2A）に生じる二次巻線電圧Ｖ2のレベルでは、ＭＯＳ−ＦＥＴＱ3，Ｑ4に印加すべきゲート−ソース間電圧ＶGS3，ＶGS4としては耐圧オーバーとなってしまう。
そこで、この場合には、上記しているように、絶縁コンバータトランスＰＩＴの二次側巻線として、適正レベルのゲート−ソース間電圧ＶGS3，ＶGS4が得られるようにして巻線数などを設定した駆動巻線Ｎ3を追加して巻装し、この駆動巻線Ｎ3を利用して駆動回路を形成するようにしているものである。
【００５６】
ここで、上記のようにして形成される同期整流回路の動作は次のようになる。
先ず、並列接続される二次巻線Ｎ2A，Ｎ2Bに励起される交番電圧が正極性となる半波の期間においては、ＭＯＳ−ＦＥＴＱ4がオンとなり、ＭＯＳ−ＦＥＴＱ3はオフとなるようにして駆動される。
そして、このときの整流電流は、二次巻線Ｎ2A，Ｎ2B（巻始め端部側）→インダクタＬo1→平滑コンデンサＣｏ→ＭＯＳ−ＦＥＴＱ4（ソース→ドレイン）→二次巻線Ｎ2A，Ｎ2B（巻終わり端部）の経路で流れる。このとき、並列接続される二次巻線Ｎ2A，Ｎ2Bに対しては整流電流（巻線電流）がほぼ２分割されるようにして分岐して流れることになる。また、このときには、整流電流は、平滑コンデンサＣｏ→ＭＯＳ−ＦＥＴＱ4（ソース→ドレイン）→インダクタＬo2のループ経路によっても流れる。
【００５７】
また、二次巻線Ｎ2A，Ｎ2Bに励起される交番電圧が負極性となる半波の期間においては、ＭＯＳ−ＦＥＴＱ3がオンとなり、ＭＯＳ−ＦＥＴＱ4はオフとなるように駆動される。このときの整流電流は、二次巻線Ｎ2A，Ｎ2B（巻終わり端部側）→インダクタＬo2→平滑コンデンサＣｏ→ＭＯＳ−ＦＥＴＱ3（ソース→ドレイン）→二次巻線Ｎ2A，Ｎ2B（巻始め端部）の経路で流れる。このときにも、並列接続される二次巻線Ｎ2A，Ｎ2Bに対しては整流電流（巻線電流）がほぼ２分割されるようにして分岐して流れる。また、このときには、整流電流は、平滑コンデンサＣｏ→ＭＯＳ−ＦＥＴＱ3（ソース→ドレイン）→インダクタＬo1のループ経路によっても流れるようにされる。
【００５８】
このようにして、二次側の整流回路としては、二次巻線Ｎ2A，Ｎ2Bの交番電圧が正極性となる期間においては、ＭＯＳ−ＦＥＴＱ4がオン駆動されて整流を行って平滑コンデンサＣｏに充電し、二次巻線Ｎ2A，Ｎ2Bの交番電圧が負極性となる期間においては、ＭＯＳ−ＦＥＴＱ3がオン駆動されて整流を行って平滑コンデンサＣｏに充電する動作が得られていることが分かる。つまり、同期整流回路として、全波整流動作が得られていることが分かる。
また、上記した整流電流経路からも分かるように、二次側の整流電流は、二次巻線Ｎ2A，Ｎ2Bに励起される交番電圧が正極性／負極性となる期間の各々において、インダクタＬｏ1を含む経路と、インダクタＬo2を含む経路とに分岐して流れ、さらに、一方の経路においては、二次巻線Ｎ2A，Ｎ2Bに分岐して流れるようになっている。従って、二次巻線Ｎ2A，Ｎ2Bに流れる整流電流（二次巻線電流）の量は、平滑コンデンサＣｏに充電電流として流れる整流電流量に対して所定割合分にまで低減されているものとなっている。つまり、倍電流整流回路としての動作も得られていることが分かる。
【００５９】
上記した回路構成による倍電流／同期整流回路の全波整流動作によって、平滑コンデンサＣｏの両端電圧として二次側直流出力電圧Ｅoが得られる。この二次側直流出力電圧Ｅoは、図示しない負荷側に供給されるとともに、次に説明する制御回路１のための検出電圧としても分岐して入力される。
【００６０】
制御回路１は、二次側直流出力電圧ＥOのレベル変化に応じた検出出力を発振・ドライブ回路２に供給する。発振・ドライブ回路２では、入力された制御回路１の検出出力に応じてスイッチング周波数が可変されるようにして、スイッチング素子Ｑ1，Ｑ2を駆動する。スイッチング素子Ｑ1，Ｑ2のスイッチング周波数が可変されることで、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1から二次側巻線（Ｎ2A，Ｎ2B）に伝送される電力が変化するが、これにより二次側直流出力電圧Ｅｏのレベルを安定化させるように動作する。
例えば重負荷の傾向となって二次側直流出力電圧Ｅｏが低下するのに応じては、上記スイッチング周波数を高くするように制御することで、二次側直流出力電圧Ｅｏを上昇させる。これに対して、軽負荷の傾向となって二次側直流出力電圧Ｅｏが上昇するのに応じては、上記スイッチング周波数を低くするように制御することで、二次側直流出力電圧Ｅｏを低下させる。
【００６１】
本実施の形態としては、この図に示す電源回路の回路構成の下で、低電圧、大電流とされる負荷条件に対応させることとしている。ここでの低電圧大電流の状態としては、二次側直流電圧Ｅo＝５Ｖで、一次側スイッチングコンバータのスイッチング電流である一次側直列共振電流Ｉo＝２０Ａとなる状態であるとする。
【００６２】
このような条件を前提として、図１に示す電源回路としては、次のようにして各部所要の部品を構成し、また、選定している。
先ず、絶縁コンバータトランスＰＩＴについては、図２に示す構造を採ることとしている。
この図に示すように、絶縁コンバータトランスＰＩＴは、フェライト材によるＥ型コアＣＲ１、ＣＲ２を互いの磁脚が対向するように組み合わせたＥＥ型コアを備える。
そして、一次側と二次側の巻装部について相互に独立するようにして分割した形状により、例えば樹脂などによって形成される、ボビンＢが備えられる。このボビンＢの一方の巻装部に対して一次巻線Ｎ1を巻装する。また、他方の巻装部に対して二次巻線（Ｎ2A，Ｎ2B，Ｎ3）を巻装する。なお、この場合においては、ボビンＢにおいて、一次巻線Ｎ1の巻装部を、二等分した状態よりも拡大させており、その分、二次巻線（Ｎ2A，Ｎ2B，Ｎ3）の巻装部のスペースを縮小させている。
そして、このようにして一次側巻線及び二次側巻線が巻装されたボビンＢを上記ＥＥ型コア（ＣＲ１，ＣＲ２）に取り付けることで、一次側巻線及び二次側巻線とがそれぞれ異なる巻装領域により、ＥＥ型コアの中央磁脚に巻装される状態となる。このようにして絶縁コンバータトランスＰＩＴ全体としての構造が得られる。この場合のＥＥ型コアのサイズは例えばＥＥＲ−３５〜４０の範囲としている。
【００６３】
また、この場合において、ＥＥ型コアの中央磁脚に対しては、図のようにして、ギャップは形成しないこととしている。これによって、結合係数ｋとしては、例えばｋ＝０．９程度としている。この場合、絶縁コンバータトランスＰＩＴそのものの結合度としてみた場合には、従来例として図６に示した電源回路の絶縁コンバータトランスＰＩＴよりも、高くなっていることになる。
【００６４】
ただし、図１に示す電源回路では、先にも説明したように、二次側の整流電流経路に対して、インダクタＬo1，Ｌo2を挿入している。これらインダクタＬo1，Ｌo2のインダクタンスとしては、例えば、それぞれ３．３μＨが設定される。
このようにして、インダクタＬo1，Ｌo2を挿入することによっては、絶縁コンバータトランスＰＩＴに生じるリーケージインダクタンスを等価的に増加させることになる。これにより、絶縁コンバータトランスＰＩＴにおいてギャップを形成しなくとも、電源回路内における絶縁コンバータトランスＰＩＴの結合係数ｋとしては、ｋ＝０．８程度の疎結合の状態を得ることができることになり、結果的に、図６に示した電源回路における絶縁コンバータトランスＰＩＴよりも低い結合度を得たこととなる。
【００６５】
そのうえで、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルとしても、図６に示した電源回路よりも低くなるように、一次巻線Ｎ1と二次巻線Ｎ2A，Ｎ2Bの巻線数（ターン数）を設定する。例えば、一次巻線Ｎ1＝６０Ｔ、二次巻線Ｎ2A＝Ｎ2B＝４Ｔとすることで、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルを、２Ｖ／Ｔ以下としている。これにより、絶縁コンバータトランスＰＩＴにおけるリーケージインダクタンスは、等価的にさらに増加する。なお、絶縁コンバータトランスＰＩＴにおけるリーケージインダクタンスを増加させるということは、絶縁コンバータトランスＰＩＴの磁束密度を低下させていくことに相当する。
【００６６】
なお、このような構成の下で、一次側直列共振コンデンサＣ1には、０．０１５μＦを選定した。また、駆動巻線Ｎ3は、センタータップを分割位置として２Ｔ＋２Ｔ＝４Ｔを巻装した。
【００６７】
上記構成による、図１に示す電源回路の動作波形を、図３に示す。図３は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗのときの動作を示している。図１に示す電源回路の対応負荷電力範囲において、負荷電力Ｐｏ＝１００Ｗは重負荷とされる条件である。
【００６８】
図３に示す波形図において、スイッチング素子Ｑ2の両端電圧Ｖ１は、スイッチング素子Ｑ2のオン／オフ状態に対応している。つまり、スイッチング素子Ｑ2がオンとなる期間Ｔ２では０レベルで、オフとなる期間Ｔ１では所定レベルでクランプされた矩形波となる。そして、スイッチング素子Ｑ2//ダンパーダイオードＤD2に流れるスイッチング電流ＩDS2としては、期間Ｔ２に示されるように、ターンオン時においては、ダンパーダイオードＤD2を流れることで負極性となり、これが反転して正極性によりスイッチング素子Ｑ2のドレイン→ソースを流れ、期間Ｔ１でオフとなって０レベルとなる波形が得られる。
また、スイッチング素子Ｑ1は、上記スイッチング素子Ｑ2に対して交互にオン／オフするようにしてスイッチングを行う。このため、スイッチング素子Ｑ1//ダンパーダイオードＤD1に流れるスイッチング電流ＩDS1は、スイッチング電流ＩDS2に対して１８０°位相がシフトした波形となる。また、図示してはいないが、スイッチング素子Ｑ1の両端電圧としても、スイッチング素子Ｑ2の両端電圧Ｖ１に対して１８０°位相がシフトした波形となる。
【００６９】
そして、スイッチング素子Ｑ1,Ｑ2のスイッチング出力点と一次側アース間に接続される一次側直列共振回路（Ｃ1−Ｌ1）に流れる一次側直列共振電流Ｉｏは、スイッチング電流ＩDS1とスイッチング電流ＩDS2とが合成されたものとなる。これにより、図示するようにして、一次側直列共振電流Ｉｏは正弦波状となる。この波形を、図６に示した従来の電源回路の一次側直列共振電流Ｉｏの波形（図７参照）と比較すると、本実施の形態の一次側直列共振電流Ｉｏとしては、一次巻線Ｎ1の励磁インダクタンスにより発生する鋸歯状波成分がほとんど含まれていないことが分かる。
【００７０】
これは、先に説明したように、インダクタＬo1，Ｌo2を挿入し、また、二次巻線Ｎ2A，Ｎ2Bにおける１ターンあたりの誘起電圧レベルを低下させた（２Ｖ／Ｔとした）ことに応じて、絶縁コンバータトランスＰＩＴの結合係数が、等価的に図６の電源回路よりも疎結合な状態となり、これに伴って、一次巻線Ｎ1のリーケージインダクタンスＬ１も増加したことで、相対的に一次巻線Ｎ1の励磁インダクタンスが小さくなったことに依る。
【００７１】
また、この場合における二次巻線Ｎ2Bに発生する交番電圧Ｖ2としては、期間Ｔ２内における期間Ｔ４と期間Ｔ１内における期間Ｔ３とで正／負で反転し、期間Ｔ３，Ｔ４においては、２０Ｖｐで立ち上がった後に０レベルに向かって低下していき、期間Ｔ３，Ｔ４以外の期間では０レベルとなる波形が得られている。なお、二次巻線Ｎ2Aに得られる交番電圧としても同様の波形が得られる。
【００７２】
そして、電圧検出方式による二次側の同期整流回路では、ドライブ巻線Ｎ3に対して接続した抵抗Ｒｇ1、及び抵抗Ｒｇ2を備える各駆動回路により上記電圧Ｖ2を検出し、それぞれＭＯＳ−ＦＥＴＱ3，Ｑ4に対してゲート電圧を出力することになる。
ドライブ巻線Ｎ3側においては、上記した交番電圧Ｖ2と同様の波形タイミングによる交番電圧が励起される。このため、上記ＭＯＳ−ＦＥＴＱ3の駆動回路によっては、上記交番電圧Ｖ2と相似波形のゲート電圧をＭＯＳ−ＦＥＴＱ3のゲートに印加する。
このゲート電圧に応じて、ゲート−ソース間に得られるゲート−ソース間電圧ＶGS3としても交番電圧Ｖ2と相似波形が得られる。ただし、この場合のゲート−ソース間電圧ＶGS3は、図示している交番電圧Ｖ2に対して反転した波形となっている。図示していないが、ＭＯＳ−ＦＥＴＱ4のゲート−ソース間電圧ＶGS4は、図示している交番電圧Ｖ2と同位相（同極性）となる。
また、この場合のゲート−ソース間電圧ＶGS3のピークレベルは１０Ｖｐとなっているが、これはＭＯＳ−ＦＥＴＱ3をオンとするのに足るオン電圧レベルが得られていることを示す。図示していないが、ＭＯＳ−ＦＥＴＱ4のゲート−ソース間電圧ＶGS4のピークレベルも１０Ｖｐであり、オン電圧レベルが得られているものである。
【００７３】
このようにして、ＭＯＳ−ＦＥＴＱ3のゲート−ソース間電圧ＶGS3が生じることで、ＭＯＳ−ＦＥＴＱ3は、ゲート−ソース間電圧ＶGS3が正極性で立ち上がる期間Ｔ3に対応してオンとなる。そして、この期間Ｔ3に対応しては、ＭＯＳ−ＦＥＴＱ3のドレイン→ソースの方向でスイッチング電流ＩQ3が流れるようにされる。このスイッチング電流ＩQ3は、二次巻線Ｎ2A，Ｎ2B（巻終わり端部側）→インダクタＬo2→平滑コンデンサＣｏ→ＭＯＳ−ＦＥＴＱ3（ソース→ドレイン）→二次巻線Ｎ2A，Ｎ2B（巻始め端部）の経路で流れる整流電流の成分である。なお、電流ＩQ3は、期間Ｔ3の開始時点より前の、期間Ｔ１の開始時点から流れ始めているが、この期間Ｔ１の開始時点から期間Ｔ3の開始時点までにおいて流れているスイッチング電流ＩQ3は、ＭＯＳ−ＦＥＴＱ3のボディダイオードＤD3を流れることで得られる成分である。
【００７４】
また、ＭＯＳ−ＦＥＴＱ4は、ゲート−ソース間電圧ＶGS4が正極性で立ち上がるとされる期間Ｔ4に対応してオンとなる。これにより、ＭＯＳ−ＦＥＴＱ4には、上記スイッチング電流ＩQ3に対して１８０°位相がずれた波形による電流が流れることになる。
【００７５】
また、インダクタＬｏ2を経由して流れる分岐整流電流Ｉ3は、図示するようにして、定常的に正極性（平滑コンデンサＣｏに充電する方向）で流れ、期間Ｔ１において比例的に増加し、期間Ｔ２において比例的に減少するようにして振幅変化を示す波形となる。この場合の分岐整流電流Ｉ3は、１４Ａp-pで示される振幅変化幅を有している。なお、図示していないが、インダクタＬｏ1を経由して流れる分岐整流電流は、この分岐整流電流Ｉ3の波形が１８０°ずれるように流れるものとなる。つまり、期間Ｔ２において比例的に増加し、期間Ｔ１において比例的に減少するようにして、同じく１４Ａp-pの振幅変化幅を示す波形となる。
【００７６】
このことから分かるように、図１に示す回路の場合、ＭＯＳ−ＦＥＴＱ3のソース→ドレイン方向に流れる分岐整流電流の成分（スイッチング電流ＩQ3）と、ＭＯＳ−ＦＥＴＱ4のソース→ドレイン方向に流れる分岐整流電流の成分とに関してみれば、期間Ｔ３、Ｔ４間の休止期間があり連続的に平滑コンデンサＣｏに流入する動作とはなっていない。
しかしながら、インダクタＬo1，Ｌo2を流れる分岐整流電流成分が、電流Ｉ3の波形として示すようにして定常的に流れている。
二次巻線Ｎ2A//Ｎ2Bを流れる巻線電流は、これらの整流電流が合成されたものであり、この合成された整流電流は、図３においては、例えばＭＯＳ−ＦＥＴＱ3のドレインと二次巻線Ｎ2Aの巻始め端部間のラインに流れる電流Ｉ4として示される。この電流Ｉ4から分かるように、正極性／負極性の整流電流としては、不連続期間を有さずに平滑コンデンサＣoに充電電流として流入していることが分かる。つまり、二次側整流回路に流れる整流電流の動作としては、連続モードとなっている。
【００７７】
つまり、本実施の形態としては、重負荷とされてスイッチング周波数が低くなるようにして制御されているときにも、二次側整流電流としては連続モードが得られていることになる。なお、この場合、分岐整流電流が合成された整流電流に対応する電流Ｉ4の波形は、例えば従来の図７に示した整流電流Ｉ1，Ｉ2よりも低減している。
【００７８】
なお、図３に示す部位の動作波形として、軽負荷時（Ｐｏ＝２５Ｗ時）の動作についての図示は省略しているが、このような軽負荷の状態においても、二次側の整流電流は、連続モードで流れる。
【００７９】
このようにして、重負荷の条件でも連続モードが得られているのは、これまでの説明から理解されるように、インダクタＬｏ1，Ｌo2の挿入により、等価的に絶縁コンバータトランスＰＩＴの結合係数を０．８程度までに低下させてより疎結合の状態とし、また、例えば二次巻線の１ターンあたりの誘起電圧レベルが２Ｖ／Ｔ程度に低下するようにして一次巻線Ｎ1と二次巻線Ｎ2A，Ｎ2Bの巻数（ターン数）設定を行い、これにより、絶縁コンバータトランスＰＩＴのコアに生じる磁束密度を所要以下にまで低下させたことにより得られるものである。
【００８０】
従来でも述べたように、同期整流回路は、低オン抵抗で低耐圧のＭＯＳ−ＦＥＴを整流用素子として用いるために、整流用素子にダイオード素子を用いる場合よりも導通損を低減することができる。
しかしながら、二次側整流電流が不連続モードで流れる場合において、同期整流回路として巻線電圧検出方式を採る場合、平滑コンデンサＣｏへの充電電流が０レベルとなってもＭＯＳ−ＦＥＴがオンを維持して逆方向電流が流れ、これが無効電力を生じていた。
この無効電力を解消しようとすれば、整流電流検出方式の同期整流回路を採用することになる。しかしながら、整流電流検出方式では、カレントトランス及びコンパレータを備える駆動回路系などが必要であり、回路構成が複雑で大規模化する。
【００８１】
これに対して本実施の形態では、重負荷時においても二次側整流電流を連続モードとしていることで、電圧検出方式による同期整流回路であっても、上記のような電流不連続期間の無効電力が生じることはない。
このことから本実施の形態としては、同期整流回路として電圧検出方式による構成を採ることで、簡単な回路構成として回路規模の拡大を抑制し、さらにコストアップを避けるようにしていながら、なおかつ、電流不連続期間の無効電力による電力変換効率の低下の問題を解消していることになる。
【００８２】
さらに図１に示す実施の形態の回路では、二次側の同期整流回路の構成に対して倍電流整流回路を組み合わせている。つまり、二次側整流回路における整流電流を、二次巻線Ｎ2A//Ｎ2Bの並列回路を流れる経路と、インダクタＬｏ1又はＬｏ2に流れる経路とに分岐させ、さらに、二次巻線Ｎ2A，Ｎ2Bを並列接続していることで、二次巻線に流れる整流電流を、二次巻線Ｎ2A，Ｎ2Bに分流させるようにしている。
これにより、二次巻線Ｎ2A，Ｎ2Bのそれぞれに得られる電流レベルが、平滑コンデンサＣｏへの充電電流レベルよりも所定割合分により低減されることになる。このようにして、二次巻線Ｎ2A，Ｎ2Bに流れる電流レベルが低減されることで、その分の、二次側巻線における銅損等による電力損失が低減される。このために、本実施の形態としては、より向上された電力変換効率を得ることができる。
【００８３】
図４は、図１に示す電源回路と、図６に示した電源回路についての負荷電力変動に対するAC→DC電力変換効率（ηAC→DC）の特性を示している。図１の電源回路の特性を実線で示し、図６の電源回路の特性を破線で示す。
図１に示す電源回路の特性としては、インダクタＬo（Ｌo1，Ｌo2）について、３．３μＨを選定した場合と、６．８μＨを選定した場合とが示されている。これらの特性と、図６に示す電源回路の特性とを比較して分かるように、図１に示す電源回路は、図６に示す電源回路と比較して、対応負荷電力Ｐｏ＝２５Ｗ〜１００Ｗの範囲で、AC→DC電力変換効率が向上されていることが分かる。
具体的には、負荷電力Ｐｏ＝１００Ｗ時におけるAC→DC電力変換効率（ηAC→DC）として、図６に示す回路では、ηAC→DC＝８２％であるのに対して、図１に示す電源回路では、ηAC→DC＝９２％とされ、１０％向上している。また、図４によると、負荷電力Ｐｏ＝２５Ｗ時においても、ほぼ同等のAC→DC電力変換効率（ηAC→DC）の向上が図られていることが示されている。
また、これに応じた負荷電力Ｐｏ＝１００Ｗ時の交流入力電力としては、図６の回路に対して１２．１Ｗ低減し、負荷電力Ｐｏ＝２５Ｗ時には２．７Ｗ低減するという結果が得られた。
【００８４】
ちなみに、この図４に示される電力変換効率の特性は、図６に示す一次側の構成に対して、二次側に整流電流検出方式の同期整流回路を採用した場合と同等若しくはそれ以上となっている。そのうえで、先に説明したように、図１に示す電源回路では、同期整流回路の構成としては巻線電圧検出方式を採っていることで、回路構成はより簡略なものとなっている。
【００８５】
また、図１に示す電源回路において備えられるインダクタＬo1，Ｌo2を、それぞれ、実際に基板に実装するのにあたっては、アモルファス磁性体若しくはフェライト材等の磁性体を、いわゆるビーズコアといわれる筒形状としたものに、リード線を挿入し、この状態で、リード線の端部を、基板における所要位置に対してハンダ付けするようにすることが、一般には考えられる。
【００８６】
また、他の例として、図５に示す形態により、インダクタＬo1，Ｌo2としての部品素子を基板に実装することも考えられる。
図５の斜視図には、例えば図１に示す電源回路を構成するための部品が実装されるプリント基板１００において、絶縁コンバータトランスＰＩＴが取り付けられる部位を抜き出して示している。
【００８７】
この図の絶縁コンバータトランスＰＩＴにおいては、一次側領域に一次巻線Ｎ１、二次側領域に二次巻線Ｎ２A、Ｎ２Bをそれぞれ巻装したボビンＢが、図示するようにコアＣＲに対して取り付けられている。ここでのコアＣＲは、図２に示したＥＥ型コア（ＣＲ１，ＣＲ２）の一部に相当する。
そして、コアＣＲに対しては、ピン端子支持部１０１が取り付けられており、このピン端子支持部１０１により、複数のピン端子１０２が下向きに突出するようにして支持されている。これらのピン端子１０２は、実際には、絶縁コンバータトランスＰＩＴに巻装される巻線の端部や、タップ出力などと接続されている。
絶縁コンバータトランスＰＩＴをプリント基板１００に取り付けるようにして実装するときには、例えば図示するようにして、ピン端子１０２に対応してプリント基板１００に形成された孔部に対して、各ピン端子１０２を挿通させる。そして、この図においては、プリント基板１００の下面側に形成されている、銅箔などによる配線パターンと、プリント基板１００の下面側に突出したピン端子１０２とを、半田１０３により半田付けする。
【００８８】
そして、インダクタＬｏ1，Ｌｏ2としては、図示するようにして、筒形状とされたビーズコアＲB1、ＲB2を、所要のピン端子１０２，１０２に対して先ず挿通させた上で、上記しているように、プリント基板１００に形成された孔部に対してピン端子１０２を挿通させるようにして、絶縁コンバータトランスＰＩＴを配置して半田付けにより取り付ける。
この場合において、ビーズコアＲB1、ＲB2が、それぞれインダクタＬｏ1，Ｌｏ2に対応するものであるとすれば、ビーズコアＲB1、ＲB2が挿通されるピン端子１０２は、それぞれ、二次巻線Ｎ2Aの巻始め端部と、二次巻線Ｎ2Bの巻終わり端部とが接続されたピン端子であることになる。また、この図５に示す場合においても、ビーズコアＲB1、ＲB2としては、例えばアモルファス磁性体若しくはフェライト材等の磁性体を選定することができる。
このようにして、絶縁コンバータトランスＰＩＴのピン端子１０２に対してビーズコアＲBを直接設けるようにすれば、前述のようにして、ビーズコアとしての部品素子をプリント基板上に実装するためのスペースを設ける必要はなくなり、その分、プリント基板の省スペース化を図ることができる。
【００８９】
なお、上記のようにして実装する以外に、例えば、プリント基板上の銅箔などの配線パターンについて、螺旋のライン状に形成するようにしても、所要のインダクタンスを有するインダクタＬｏ1，Ｌｏ2を形成することは可能である。
【００９０】
また、本発明としては、これまでに説明した電源回路の構成に限定されるものではない。
例えば、本発明に基づいた巻線電圧検出方式の同期整流回路と倍電流整流回路とを組み合わせて形成される倍電流／同期整流回路の細部の構成については適宜変更されてよい。また、例えば一次側スイッチングコンバータのスイッチング素子としては、ＩＧＢＴ(Insulated Gate Bipolar Transistor)など、他励式に使用可能な素子であれば、ＭＯＳ−ＦＥＴ以外の素子が採用されて構わない。また、先に説明した各部品素子の定数なども、実際の条件等に応じて変更されて構わない。
また、本発明としては、自励式による電流共振形コンバータを備えて構成することも可能とされる。この場合には、スイッチング素子として例えばバイポーラトランジスタを選定することができる。さらには、４石のスイッチング素子をフルブリッジ結合した電流共振形コンバータにも適用できる。
また、商用交流電源を入力して直流入力電圧を得る整流回路としても、例えば通常の全波整流回路などをはじめ、倍電圧整流回路以外の構成が採られてよい。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施の形態としてのスイッチング電源回路の構成例を示す回路図である。
【図２】実施の形態としての絶縁コンバータトランスの構造例を示す図である。
【図３】図１に示す電源回路の重負荷時の動作を示す波形図である。
【図４】図１に示す電源回路についての、負荷変動に対するAC→DC電力変換効率の特性を示す図である。
【図５】プリント基板に対するインダクタＬｏ1，Ｌｏ2の実装例を示す斜視図である。
【図６】従来としての電源回路の構成を示す回路図である。
【図７】図６に示す電源回路の重負荷時の動作を示す波形図である。
【図８】図６に示す電源回路として巻線電圧検出方式の同期整流回路を備えた場合の二次側の構成を示す回路図である。
【図９】図８に示す二次側の構成を採った場合の、重負荷時の動作を示す波形図である。
【図１０】図８に示す二次側の構成を採った場合の、軽負荷時の動作を示す波形図である。
【図１１】整流電流検出方式による同期整流回路の基本構成例を示す回路図である。
【図１２】図１１に示す同期整流回路の動作を示す波形図である。
【符号の説明】
【００９２】
１  制御回路、２  発振・ドライブ回路、Ｄ1，Ｄ2  整流ダイオード、Ｃｉ1，Ｃｉ2  平滑コンデンサ、Ｑ1，Ｑ2  スイッチング素子、ＤD1，ＤD2  ダンパーダイオード、Ｃ1  一次側直列共振コンデンサ、Ｃｐ  部分電圧共振コンデンサ、ＰＩＴ  絶縁コンバータトランス、Ｎ1  一次巻線、Ｎ2A，Ｎ2B  二次巻線、Ｎ3  ドライブ巻線、Ｑ3，Ｑ4  ＭＯＳ−ＦＥＴ、ＤD3，ＤD4  ボディダイオード、Ｒｇ1，Ｒｇ2  ゲート抵抗、Ｌo1，Ｌo2  インダクタ、ＤZ1，ＤZ2，ＤZ3，ＤZ4  ツェナーダイオード、Ｃｏ  （二次側）平滑コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005073371.tif 000009
【図８】
2005073371.tif 000010
【図９】
2005073371.tif 000011
【図１０】
2005073371.tif 000012
【図１１】
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【図１２】
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