(57)【要約】【課題】チャネル層に有機物半導体層を備え、ドレイン電流、オンオフ比および閾値電圧等のトランジスタ特性を改善した電界効果型トランジスタを提供すること。【課題手段】ゲート電極と、ソース電極と、ドレイン電極と、ソース電極とドレイン電極の間に形成されるチャネル領域に配置された有機物半導体層とを有し、前記有機物半導体層が、ソース電極とドレイン電極を結ぶ平面方向に膜面を持つ薄膜であり、前記ゲート電極が、少なくとも２方向から有機物半導体層を覆うように配置されたことを特徴とする電界効果型トランジスタ。【選択図】図１
2005166713.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、ソース電極と、ドレイン電極と、前記ソース電極とドレイン電極の間に形成されるチャネル領域に配置された有機物半導体層とを備え、
前記有機物半導体層が、ソース電極とドレイン電極を結ぶ平面方向に膜面を持つ薄膜であり、前記ゲート電極が、少なくとも２方向から有機物半導体層を覆うように配置されたことを特徴とする電界効果型トランジスタ。
【請求項２】
前記ゲート電極が、物理的に分離した２つ以上の電極部材からなることを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記ゲート電極と前記有機物半導体層との間に、絶縁材料で形成された薄膜を備えたことを特徴とする請求項１または２に記載の電界効果型トランジスタ。
【請求項４】
前記ゲート電極が物理的に分離された２つの電極部材からなる場合に、２つの電極部材にそれぞれ異なる電圧が印加されるように構成された請求項２の電界効果型トランジスタ。
【請求項５】
前記ゲート電極が、前記ソース電極とドレイン電極とを結ぶ線分に垂直な方向であってかつその３方向から、前記有機物半導体層を挟むように形成されていることを特徴とする請求項１の電界効果型トランジスタ。
【請求項６】
前記ゲート電極が、前記ソース電極とドレイン電極とを結ぶ線分に垂直な方向であってかつ前記有機物半導体層の周囲全体を覆うように形成されていることを特徴とする請求項１の電界効果型トランジスタ。
【請求項７】
前記２つの電極部材の表面が、前記有機物半導体層の膜面に対してほぼ平行であることを特徴とする請求項４の電界効果型トランジスタ。
【請求項８】
前記ソース電極とドレイン電極との間の距離Ｌが、前記有機物半導体層の膜厚Ｔの２倍以上であることを特徴とする請求項１の電界効果型トランジスタ。
【請求項９】
前記距離Ｌが、１．０μｍ以上、３０μｍ以下であることを特徴とする請求項８の電界効果型トランジスタ。
【請求項１０】
前記請求項１乃至９に記載されたいずれかの電界効果型トランジスタを、画素のスイッチング素子の部品として用いた画像表示装置。
【請求項１１】
前記請求項１乃至９に記載されたいずれかの電界効果型トランジスタを、論理回路のスイッチング素子の部品として用いた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタ(以下、FETと呼ぶ)に関し、特に有機半導体材料を含む有機FETの構造に関する。さらに有機FETを用いて作製された半導体装置や表示装置に関する。
【背景技術】
【０００２】
近年、有機電界効果型トランジスタ(有機FET)は、プラスチック回路、とりわけディスプレイのアクティブ素子及び携帯用コンピュータのキーデバイスとなることが期待されている。
特に、有機FETの製造方法は、従来のシリコン半導体の製造方法より簡便になることが期待されている。これは、シリコン半導体の形成に必要となる化学気相成長装置（ＣＶＤ）のような高額な装置が、有機電界効果型トランジスタの製造方法においては、必要でなくなる可能性があるからである。
また、有機電界効果型トランジスタの製造方法においては、プロセス温度が、従来のシリコン半導体プロセス温度に比べて、低温化でき、基板の選択幅を広げることができる。特にプラスチック基板にも有機電界効果型トランジスタを形成することが可能になり、フレキシブルな基板、湾曲した基板上にも有機電界効果型トランジスタを形成できる。さらに、基板もＰＥＴ（ポリエチレンテレフタレート）のような安価な基板を使用できるようになるという従来のFETよりも多くの有利な点を備えている。
【０００３】
図１０に、従来の電界効果型トランジスタ（FET）の概略構成の断面図を示す。一般的に電界効果型トランジスタ（FET）は、図１０に示すように、基板１０６上にゲート電極１０１、ゲート絶縁膜１０５が形成され、ゲート絶縁膜１０５の上に半導体層１０２が形成される。また、半導体層１０２の両側に、ソース電極１０３とドレイン電極１０４が形成される。
ゲート電極１０１に印加する電圧を変えることで、スイッチング動作が行われる。すなわちゲート電圧を変化させることにより、ゲート絶縁膜１０５と半導体層１０２の界面の電荷量を過剰、あるいは不足にして、ソース電極１０３/半導体層１０２/ドレイン電極１０４間に流れるドレイン電流を変えて、スイッチングを行う。
【０００４】
また、有機FETの製造方法が、特許文献１に記載されている。ここでは、有機半導体材料を溶媒に溶解させて溶液としてから、非スピン技術により基板に供給することにより、効果的に有機ＦＥＴを製造する方法が提案されている。また、この方法で作製された有機半導体薄膜は、そのキャリア移動度が、１０-4ｃｍ2V-1ｓ-1と非常に低いものである。
【特許文献１】特開２０００−３０７１７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来用いられている有機FETは、基板表面に沿った方向にチャネル層１０８を形成し、ソース電極からドレイン電極にキャリアを運ぶ構造をとっている。この構造において、上記のように移動度の低い有機材料をチャネル層に使用した場合、トランジスタ特性の向上は難しい。
具体的には、有機半導体膜を用い、上記構造を有する有機FETは、オンオフ比が低く、トランジスタがオンしたときのドレイン電流が小さいというトランジスタ特性を持つ。オンオフ比が低い理由として、オフ時にチャネル層１０８の空乏化していない領域（図１０の空乏層１０９以外の部分）を通って、キャリアが流れ電流が発生するからである。オン時のドレイン電流が小さい理由は、チャネル層１０８に用いる有機材料の移動度が低いからである。
【０００６】
また、従来のシリコンを使ったトランジスタでは、その製造工程のうちイオン注入工程のイオン注入量によって、閾値電圧を制御することができる。しかし、有機FETでは、チャネル層のキャリア濃度を任意に制御することが困難である。
【０００７】
そこで、この発明は、以上のような事情を考慮してなされたものであり、ゲート層や有機物半導体層の構成を工夫することにより、有機FETにおいて、元来移動度の低い有機材料をチャネル層に使用しても、オンオフ比，ドレイン電流，閾値電圧等の特性を向上させた電界効果型トランジスタを提供することを課題とする。
【課題を解決するための手段】
【０００８】
この発明は、ゲート電極と、ソース電極と、ドレイン電極と、ソース電極とドレイン電極の間に形成されるチャネル領域に配置された有機物半導体層とを備え、前記有機物半導体層が、ソース電極とドレイン電極を結ぶ平面方向に膜面を持つ薄膜であり、前記ゲート電極が、少なくとも２方向から有機物半導体層を覆うように配置されたことを特徴とする電界効果型トランジスタを提供するものである。
これによれば、ドレイン電流、オンオフ比、閾値電圧に関して、良好な特性を持つ電界効果型トランジスタを提供できる。
【０００９】
また、前記ゲート電極は、物理的に分離した２つ以上の電極部材として形成してもよい。
さらに、前記ゲート電極と前記有機物半導体層との間に、絶縁材料で形成された薄膜を備えてもよい。
また、前記ゲート電極が物理的に分離された２つの電極部材からなる場合において、２つの電極部材にそれぞれ異なる電圧が印加されるようにしてもよい。
【００１０】
また、前記ゲート電極は、前記ソース電極とドレイン電極とを結ぶ線分に垂直な方向であってかつその３方向から、前記有機物半導体層を挟むように形成してもよい。
さらに、前記ゲート電極は、前記ソース電極とドレイン電極とを結ぶ線分に垂直な方向であってかつ前記有機物半導体層の周囲全体を覆うように形成してもよい。
また、前記２つの電極部材の表面が、前記有機物半導体層の膜面に対してほぼ平行であるようにしてもよい。
【００１１】
また、この発明においては、ソース電極とドレイン電極との間の距離Ｌが、有機物半導体層の膜厚Ｔの２倍以上とすることが好ましい。ここで、前記距離Ｌは、１．０μｍ以上、３０μｍ以下にすることが好ましい。
【発明の効果】
【００１２】
この発明によれば、チャネル層に有機物半導体層を備え、いわゆるチャネル長の方向と垂直な方向であって少なくとも２方向から有機物半導体層を挟むようにゲート電極を形成しているので、ドレイン電流、オンオフ比、閾値電圧に関して、良好な特性を得ることができる。
すなわち、オン電流を大きくし、かつオフ時の漏れ電流を抑制できるので、オンオフ比を大きくすることができる。また、オン時のチャネル層の空乏層を小さくできるので、チャネル層の抵抗を小さくでき、大きなドレイン電流を流すことができる。
さらに、閾値電圧の絶対値を小さくすることができるので、低電圧駆動が可能となる。
また、ゲート電極を物理的に少なくとも２つに分離して形成し、２つのゲート電極に異なる電圧を印加するようにしているので、ゲート電極に印加する電圧によりドレイン電流の制御および閾値電圧の制御が容易にできる。
【発明を実施するための最良の形態】
【００１３】
この発明は、ゲート電極と、ソース電極と、ドレイン電極と、前記ソース電極とドレイン電極の間に形成されるチャネル領域に配置された有機物半導体層とを備え、前記有機物半導体層が、ソース電極とドレイン電極を結ぶ平面方向に膜面を持つ薄膜であり、前記ゲート電極が、少なくとも２方向から有機物半導体層を覆うように配置されたことを特徴とする電界効果型トランジスタを提供するものである。
【００１４】
以下、図面を使用して本発明の実施の形態を説明する。なお、以下の実施例の記載によって、この発明が限定されるものではない。
この発明のFETは、たとえば、図１の断面図に示すような構造を備えたものである。FETの周囲には、絶縁層７が形成される。
図１のこの発明の１つのFETは、ゲート電極１，有機物半導体層２，ソース電極３，ドレイン電極４，絶縁膜５から構成され、基板６の上に、ゲート電極１，絶縁膜５，有機半導体層２，絶縁膜５，ゲート電極１が、この順に層構造で積層されている。図１は、紙面の上下方向に誇張拡大して描いている。
【００１５】
＜各構成要素の材料＞
この発明のFETのソース電極３、ドレイン電極４は、有機物半導体層２とオーミック接触できる材料が好ましいが、ショットキー接合になってしまうものであってもその障壁が低いものであれば使用できる。また、金属、有機導電材料のどちらにも限定されるものではない。たとえば、金、白金、アルミニウム、ニッケル、銅、チタン等の金属材料を使用できる。また、導電性の有機物、PEDOT、ポリアニリン等が使用できる。好ましくは、有機物半導体層２にキャリア注入しやすくするために、電極の仕事関数と有機物半導体材料のフェルミ準位が近いものがより好ましい。
【００１６】
ゲート電極１については、金属材料の他、n型半導体、p型半導体が使用できる。この場合、電極形成後にドーピングによって形成した半導体材料でもよく、あるいはあらかじめドーピングした半導体材料を使用してもよい。ゲート電極に金属材料を使う場合は、絶縁膜５を介して、有機物半導体層２に接触させる。
【００１７】
ゲート電極１の金属材料は、金、白金、アルミニウム、ニッケル、銅、チタン等が使用できる。また、絶縁膜５を介して、p型、ｎ型半導体をゲート電極に使うこともできるが、ｐチャンルFETではp型半導体、ｎチャネルFETではｎ型半導体を使うことが好ましい。
ゲート電極１は、電極材料を蒸着またはスパッタ法で基板上に形成した後に、レジストでパターニングし、さらにエッチングすることにより、形成できる。このときのエッチングは、乾式、湿式のどちらでも可能である。また、有機物半導体層２上に電極を形成する場合は、スパッタ法よりも、蒸着法の方が好ましい。これは、有機物半導体層２にダメージを与えないためである。また、メッキ法でも、有機物半導体層２上に電極を形成することが出来る。
【００１８】
チャネル層となる有機物半導体層２には、さまざまな有機材料を使うことができる。たとえば、ペンタセン、テトラセン、アントラセン、ピレン等のアセン系材料、ポリアセン、ポリフェナントレン等のポリアセン系材料、ポリフェニレン、ポリナフタレン、ポリアントラセン等の芳香族共役ポリマー、ポリピロール、ポリチオフェン、ポリイソチアナフテン、ポリイソナフトチオフェン、ポリフラン、ポリセレノフェン、ポリテルロフェン等のヘテロ環式共役ポリマーなどを用いることができる。これらの有機材料を、溶媒に溶解させて、塗布または印刷をすることにより容易に半導体層２を形成できる。また、分子量が低いものについては、蒸着によって半導体層２を形成できる。
【００１９】
ゲート電極１とチャネル層２の間に形成される絶縁膜５は、ゲート電極１からチャネル層２への漏れ電流が小さくなるように、膜厚は薄く、絶縁膜の誘電率は高い方が好ましい。チャネル層にゲートの電界を効果的に伝えることができるからである。
この絶縁膜５は、たとえば無機の絶縁膜、SiO2,SiN膜等が使用できる。また、スピンオングラス膜（SOG）も使用できる。有機物を半導体層２に使用する場合は、絶縁膜５も有機物が好ましい。例えば、無機の絶縁膜の表面に自己組織化膜（Self Assemble Monolayer:SAM）を配置することも効果的であり、このSAM膜としては、シランカップリング剤等が有効である。また、絶縁膜５自身に有機物を使う場合、ポリビニルフェノール、ノボラック樹脂、ポリメタクリレート、ポリメチルメタクリレート等が使用できる。これらの材料で、パターニングできるものは、製造工程を簡略化できるので、より好ましい。
【００２０】
基板６には、ガラス基板、プラスチック基板、シリコン基板等が使用できる。好ましくは、一連の製造工程の実施によっても、寸法変化が少ない基板がよい。また、完成したデバイスにフレキシビリティを有させるためには、折り曲げ可能なものがより好ましい。たとえばPES基板、ポリイミド基板、PET基板等が使用できる。
【００２１】
＜この発明のFETの構造の説明＞
図１に示すように、有機半導体層２は、基板表面に平行な方向に膜面を持つ薄膜であり、この有機半導体層２が配置された領域が、いわゆるチャネル領域（チャネル層とも呼ぶ）となる。したがって、ソース電極３とドレイン電極４とが、チャネル領域を挟むようにして配置され、ソース電極３とドレイン電極４とを結ぶ平面は、有機半導体層２の膜面と同方向である。
図１において、基板６に接して形成されたゲート電極１と、最上層に形成されたゲート電極１とは、電気的に接続された１つのゲート電極１として形成してもよく、また、電気的に別々の電圧を印加可能なように物理的に分離して形成してもよい。後者の場合は、後述するように、一方のゲート電極を通常のゲート電極として用い、もう一方の電極をバックゲート電極として用いることができる。この場合、２つのゲート電極はほぼ平行となるように配置してもよい。
【００２２】
また、図１において、この断面では２つのゲート電極１によって、上下２つの方向から、有機物半導体層２を挟むような構造となっているが、図１の断面の手前または奥の方向に、別のゲート電極１を設けてもよい。
たとえば、手前にゲート電極１を設ける場合は、３方向から有機物半導体層２が挟まれるような構造であり、手前と奥の両側にゲート電極１を設けた場合は、４方向から有機物半導体層２が挟まれるような構造となる。また、ゲート電極１を３方向に配置する場合も、４方向に配置する場合も、各ゲート電極を物理的に分離して、それぞれ異なる電圧を印加できるようにしてもよい。また、ゲート電極１を４方向に配置する場合、各ゲート電極がすべて同電位となるように接続し、結局有機物半導体層２の周囲がすべて１つのゲート電極１で覆われるようにしてもよい。ゲート電極１を３方向または４方向に配置する構成については、後述する。
【００２３】
また、ソース電極３とドレイン電極４との距離（Ｌ）は、後述するような理由により、有機半導体層２の膜厚（Ｔ）の２倍以上とすることが好ましい。さらに、後述するような理由により、この距離Ｌは、１．０μｍ以上とすることが好ましい。
一方、この距離Ｌに反比例してドレイン電流が小さくなるので、距離Ｌをあまり大きく設定することは、好ましくない。
たとえば、距離Ｌを３０μｍよりも大きくした場合には、ドレイン電流が小さくなり、トランジスタとしての機能が果たせず好ましくない。
また、距離Ｌが大きくなるにつれて一つのトランジスタの占める面積が大きくなるので、この発明のＦＥＴを実際のデバイスに適用した場合、小型化の観点からは好ましくない。
したがって、距離Ｌは１．０μｍ以上、３０μｍ以下とすることが好ましい。
ただし、距離Ｌの上限は、任意の数値でよいわけではなく、FETの設計上の寸法からおのずと決められる。
【００２４】
この発明のFETは、図１に示すように、有機物半導体層２が、少なくとも２つの方向から挟まれた構造を有しているので、オフ時のドレイン電流を抑制することができる。
これは、図２に示したように、ゲート電極１，ソース電極２およびドレイン電極４に挟まれた領域である有機物半導体層２の部分に、空乏層２０ができるからである。すなわち、チャネル領域となるべき有機物半導体層２の部分全体が空乏化するので、オフ時のドレイン電流を低くすることができ、さらにFETの特性の一つであるオンオフ比を向上させることができる。
【００２５】
図１のゲート電極１に電圧を印加した場合、ゲート電極１の直下あるいは直上の有機物半導体層２に反転層が形成される。この反転層の大きさは、チャネル領域に隣接するゲート電極１の面積が大きいほど大きくなる。また、反転層の大きさが大きいほど、オン時のドレイン電流は大きくなる。
図１では、有機物半導体層２を少なくとも２方向のゲート電極１で挟んでいるので、一方向のみに（たとえば基板上のみに）ゲート電極１を設けた場合よりも、FETのオン時に大きなドレイン電流を流すことができる。
【００２６】
また、図１において、２つのゲート電極１に対して異なる電圧を印加できるように構成した場合、基板バイアス効果により、ドレイン電流を流すことができるゲート電圧の最小値である「閾値電圧」を任意に制御できる。
たとえば、一方のゲート電極１を通常のゲートとして用いゲート電圧（Ｖｇ）を印加し、もう一方のゲート電極１をバックゲート電極として用い反対のバイアスを持つバックゲート電圧（Ｖｂｇ）を印加した場合、閾値電圧の絶対値は大きくなる。これは、図８に示したドレイン電流−ゲート電圧の特性図を見ればわかる。すなわち、一方のみにゲート電極１を設けた場合の特性グラフＣ０に対して、２つのゲート電極を備え両ゲート電極に逆のバイアス電圧を印加した場合の特性グラフＣ１は、ゲート電圧が高い方にシフトしているからである。
【００２７】
逆に、バックゲート電極に、通常のゲート電極１と同じバイアスの電圧（Ｖｂｇ＝Ｖｇ）を印加すると、図８に示すように、ドレイン電流−ゲート電圧の特性グラフＣ２はグラフＣ０の左側にシフトするので、閾値電圧の絶対値を小さくすることができる。
閾値電圧の絶対値を小さくすることができるということは、この発明のFETは低電圧駆動ができ、低消費電力化ができるということを意味する。
また、このような基板バイアス効果によれば、チャネル領域の一方にしかゲート電極を設けない通常のシングルゲートFETに比べて、オン時のドレイン電流を、ゲート電極の少ない電圧変調で制御できる。
言いかえれば、サブスレショルド係数が小さくなり、より小さな電圧で急峻にドレイン電流を変化させるというトランジスタ性能を向上することができる。また、ドレイン電流の制御ができるということは、従来の有機TFTでは困難であった「チャネル層のキャリア濃度の制御」ができることを意味する。
【００２８】
また、図１に示すように、ゲート電極１は、ソース電極３，ドレイン電極４および有機半導体層２と直接接触させることはなく、その間に、ゲート絶縁膜５を介在させる。
ゲート電極１のエッジは、ソース電極３のエッジおよびドレイン電極４のエッジとほぼ同じ位置とすること（図１のように各エッジの上下方向の位置がそろうこと）が好ましいが、両エッジがオフセットまたはオーバーラップしてもよい。トランジスタの特性に大きな変化はないからである。
ここで、オフセットとは、ゲート電極１のエッジと、ソース電極３のエッジおよびドレイン電極４のエッジとが、図１のように上下方向にそろわずに紙面の左右方向に離れてしまうような状態をいう。また、オーバーラップとは、ゲート電極１のエッジと、ソース電極３のエッジおよびドレイン電極４のエッジとが紙面の左右方向に近づいて、図１の紙面の上下方向に見て重なってしまうような状態をいう。
【００２９】
また、図１に示すように、ゲート電極１と有機半導体層２の間にはゲート絶縁膜５を介在させることが好ましいが、ゲート電極１の一方をバックゲート電極として用いる場合は、バックゲート電極は有機半導体層２の電位を制御するだけに用いるものであるので、基板バイアス効果を有効に生じさせるために、このバックゲート電極は、有機半導体層２の一部に直接接触させてもよい。
【００３０】
また、有機物半導体層２を２方向から挟んだゲート電極を電気的に接続した構造においては、通常のゲート電極とバックゲート電極とを同電位にすることに相当するので、閾値電圧の絶対値を小さくすることができ、図８のグラフＣ２のように、ドレイン電流−ゲート電圧の特性を左側にシフトすることができる。すなわち、このような構成でも、低電圧駆動ができる。
【００３１】
また、図１に示したこの発明のFETでは、２つのゲート電極１は、基板６および有機半導体層２の表面に平行な方向に配置される。
このように、２つのゲート電極１を平行に配置した場合、ゲート電極からの電界を均一に有機半導体層２に印加することができ、さらに、ドレイン電極４の電界の影響を有機半導体層２に均一に伝えることができ、したがって、安定したトランジスタ動作を保証することができる。
【００３２】
＜ソース電極−ドレイン電極間距離（Ｌ）と、有機半導体層の膜厚（Ｔ）との関係＞
次に、ソース電極３とドレイン電極４との距離（Ｌ）と、有機半導体層２の膜厚（Ｔ）との関係について説明する。ソース電極３とドレイン電極４との距離（Ｌ）は、「チャネル長」とも呼ぶ。
図６に、この発明のFETにおいて、距離（Ｌ）＝膜厚（Ｔ）とした場合の構造の断面図を示す。このように「Ｌ＝Ｔ」の場合は、ソース電極３とドレイン電極４との間にパンチスルー電流が流れるので、ゲート電圧により、トランジスタとしてのオンオフ制御ができない。
たとえば、ソース電極３を接地し、ドレイン電極４にドレイン電圧Ｖｄを印加したとき、ドレイン電極４から電界が有機半導体層２全体に広がり、ドレイン電極４に有機半導体層２のキャリアが引き込まれることにより、ゲート電圧では制御できないドレイン電流が、ソース−ドレイン間に流れるからである。また、「Ｌ＜Ｔ」の場合も、全く同様にゲート電圧では制御できない電流が流れる。
【００３３】
図９（ｂ）に、「Ｌ＝Ｔ」の場合のドレイン電圧−ドレイン電流の特性グラフを示す。このグラフによれば、ゲート電圧を変化させると、パンチスルーによるドレイン電流が支配的になり、ゲート電界によるドレイン電流が小さくなるので、一定のドレイン電流を流すことができないことを示している。「Ｌ＜Ｔ」の場合も同様である。
【００３４】
したがって、ゲート電圧によってドレイン電流を制御するためには、「Ｌ＞Ｔ」であることが必要であり、さらに、ドレイン電流を安定して制御するためには、Ｌ＞２Ｔであることが、より好ましい。
図９（ａ）に、「Ｌ＞２Ｔ」の場合のドレイン電圧−ドレイン電流の特性グラフを示す。このグラフによれば、ゲート電圧を変化させると、そのゲート電圧に対応した一定のドレイン電流を流すことができることがわかる。すなわち、ドレイン電流の飽和特性が観測されるので、ドレイン電流の飽和領域でトランジスタを動作させることにより、ドレイン電圧が変動しても、一定のドレイン電流を流すことができることがわかる。
したがって、「Ｌ＞２Ｔ」となるようにこの発明のFETを構成すれば、ゲート電圧によるドレイン電流の制御が、より容易に可能となる。
【００３５】
次に、ソース電極３とドレイン電極４との距離（Ｌ）の具体的な数値について説明する。
図１に示すように、有機半導体層２は、ソース電極３とドレイン電極４との間に配置され、この部分がいわゆるチャネル層となる。したがって、ソース電極３とドレイン電極４との距離（Ｌ）は、チャネル層の幅（チャネル長に等しい）を意味する。
有機半導体層２を形成する有機材料としてペンタセンを用いた場合、図７に示すように、アモルファス状態または多結晶状態の有機物として形成される。
アモルファス有機物や多結晶有機物は、単結晶有機物とは異なり粒塊を形成するという性質があるので、これらの状態の有機物をチャネル層２として用いた場合、ゲート電圧により制御されないドレイン電流が流れてしまう場合がある。
【００３６】
たとえば、多結晶有機物をチャネル層２に用いて、ソース電極３とドレイン電極４との距離（Ｌ）を、０．５μｍ以下とした場合、チャネル層２にゲート電圧に依存しないドレイン電流が流れてしまう。これは、多結晶有機物の各結晶間に存在する不純物もしくは欠陥等を通してキャリアが伝わるからと考えられる。
また、アモルファス有機物をチャネル層に用いた場合、距離Ｌ＜０．７μｍでは、チャネル層に存在する不純物または欠陥等を通してキャリアが伝わるので、やはりゲート電圧に依存しないドレイン電流が流れてしまう。すなわち、距離Ｌと膜厚Ｔとの関係にかかわらず、距離Ｌが０．７μｍよりも小さい場合には、ゲート電圧によって、ドレイン電流を制御することができない。
【００３７】
一方、距離Ｌが０．７μｍ以上とした場合、トランジスタ特性に大きな影響を与えるようなゲート電極に依存しないドレイン電流が流れることはなかった。したがって、ゲート電極によって制御可能なドレイン電流を流すためには、ソース電極３とドレイン電極４との距離（Ｌ）は０．７μｍ以上であることが好ましいことがわかった。
【００３８】
さらに、ゲート電圧によって制御可能なドレイン電流を安定して流すためには、距離Ｌは１．０μｍ以上とすることが好ましい。特に、距離Ｌ≧１．０μｍであって、Ｌ＞２Ｔの関係を満たせば、図９（ａ）に示したように、ドレイン電流の飽和特性が観測されるので、より好ましい。
【００３９】
以上のように、図１に示すような構造を持つこの発明のFETは、キャリアの移動度の低い有機材料をチャネル層２に使用しても、オンオフ比が高く、ゲート電圧を変えることにより、安定したドレイン電流の制御が容易にできる。
【００４０】
特に、この発明のFETは、オンオフ比が高いことに注目すると、画像表示装置のスイッチング素子として用いることが好ましい。たとえば、液晶を用いた表示素子（TFT液晶等）に、この発明のFETを用いれば、コントラストの高い画像表示ができる。また、オン時にドレイン電流を大きく流すことができる点に注目すると、従来の有機FETでは駆動が困難であった有機EL素子の駆動用トランジスタに使用することもできる。
また、この発明のFETは閾値電圧を低くすることが可能なこと、すなわち低消費電力化が可能な点に注目すると、低消費電力化が要求されているROM，RAMあるいはその他のロジック回路のスイッチング素子に用いることもできる。
【００４１】
＜実施の形態１＞
ここでは、図１に示したFETの具体的な構成および製造方法等について説明する。図１のFETは、前記したように、２つのゲート電極１によって、有機半導体層からなるチャネル層２を紙面の上下方向から挟んだ構造を有していることを特徴とする。
チャンル層２は、ゲート電極１によってチャンルが形成される領域を意味し、半導体層と呼ぶ場合もある。
このような構造のエンハンスタイプのトランジスタでは、ゲート電極１に電圧が印加されないときは、チャネル層２に空乏層が広がり、ソース電極３とドレイン電極４間に電流は流れない。一方、ゲート電極１に所定の電圧が印加された場合、チャネル層２に反転層が形成されて、ソース電極３とドレイン電極４の間に電流（ドレイン電流）が流れる。
【００４２】
以下に、チャネル層２にp型半導体を適用した場合（pチャネル形FET）について、説明する。この場合、ゲート電極１には、金属電極（金，アルミニウムなど）が使用できる。
また、ソース電極３を接地して、ドレイン電極４に負の電圧を印加させる。ゲート電圧を印加しない場合は、ゲート電極１の下方および上方のチャネル層２に空乏層が広がり、ホールがソース電極３からドレイン電極４に向かって流れないので、ドレイン電流は観測されない。
ただし、チャネルを完全に空乏化できていない場合は、p型半導体であるため少数のキャリアが存在して、若干の電流Ioが観測される。このとき、ゲート電極に正の電圧を印加して、チャネル層２のキャリアを中和（すなわち空乏化）すれば、電流Ioを抑制することは可能である。また、ソース電極-チャネル層間、ドレイン電極-チャネル層間のいずれか一方、もしくは両方に、キャリアに対するバリア層、またはショットキー接合を形成することにより、この電流Ioを抑制することができる。
【００４３】
チャネル層に形成される空乏層の幅は、以下の式で定義される。
【数１】
2005166713.tif 000003
W：空乏層の幅、ksε0：チャネル層の誘電率、φB：真性フェルミ準位εｉとチャネル層のフェルミ準位eFの差（φB =εi-εF）、e：素電荷、NA：チャネル層のキャリア密度
ここで、空乏層の幅Ｗとは、チャネル層２の中に形成された空乏層の紙面の上下方向の幅を意味する。図２においては、空乏層２０の幅Ｗは、チャネル層の膜厚Ｔに等しい。
【００４４】
ゲート電極１で挟まれるチャネル層の幅を薄くして、完全にチャネル層２を空乏化させておくと、ゲート電圧なしの時の漏れ電流（オフ電流）を抑制することが出来る。この完全空乏化は、チャネルがゲート電極のエネルギーに引っ張られて、キャリアが移動できなくなり、チャネル層２が空乏化するものである。チャネル層２自体を薄く形成すれば、空乏化が容易である。
また、チャネル層２に有機材料を使用した場合、キャリアは、ゲート電極１の下の絶縁膜と有機材料の界面付近を伝わっていくので、比較的容易に、チャネルの完全空乏化ができる。
【００４５】
たとえば、有機材料としてペンタセンを用いた場合、キャリア濃度が１０15ｃｍ-3から１０16ｃｍ-3と低いので、空乏層が広がりやすく、ゲート電極に接した空乏層の幅Ｗは、数十ナノメータ程度の大きさにすることができる。この程度の大きな空乏層の幅Ｗを形成できれば、ゲート電圧によってドレイン電流の制御が容易にできる。
ゲート電極１に負の電圧を徐々に印加していき、ゲート電圧がしきい値電圧（Vth）を越えると、ゲート電極下のチャネル層２に反転層（p型ではホールがわいてくる）が形成されて、ソース電極３からドレイン電極４に向かってキャリア（この場合、ホール）が流れ、ドレイン電流がソース電極３からドレイン電極４に向かって流れる。
【００４６】
チャネル層２にｎ型半導体を適用した場合（ｎチャネル形FET）についても、ｐチャネル型FETと同様に、動作する。ただし、エンハンスタイプのｎチャネル形FETでは、ソース電極３を接地して、ドレイン電極４に正の電圧を印加させる。ゲート電圧を印加しない場合は、ゲート電極１下のチャネル層２に空乏層が広がってソース電極３から電子がドレイン電極４に向かって流れないので、電流は観測されない。
一方、ゲート電極１に正の電圧を徐々に印加していき、ゲート電圧がしきい値電圧（Vth）を越えると、チャネル層２に反転層（ｎ型では電子がわいてくる）が形成されて、ソース電極３からドレイン電極４に向かってキャリア（この場合、電子）が流れ、ドレイン電流がドレイン電極４からソース電極３に向かって流れる。
【００４７】
さらに、エンハンスタイプ以外にも、デプリッションタイプのトランジスタを形成することもできる。ここでは、ｎチャネル形FETについて説明する。この場合、ソース電極３を接地して、ドレイン電極４に正の電圧を印加させる。ゲート電圧を印加しない場合は、ゲート電極１の下にできた空乏層の広がりだけでは、ソース電極３からドレイン電極４に向かって流れる電子の流れは阻止できず、ドレイン電流は観測される。しかし、ゲート電極１に正の電圧を徐々に印加していくと、ゲート電極下に、空乏層（キャリアが無い状態）が広がっていき、ドレイン電流が小さくなる。さらにゲート電極１に印加する電圧を高くすると、このゲート電圧のために、完全にチャネル層２が空乏化して、ソース電極３からドレイン電極４に向かってキャリア（この場合、電子）が流れなくなる。
【００４８】
図１に示すこの発明のFETは、ゲート電極１を2つ有しているので、ソース電極３からドレイン電極４にキャリアを流す経路が2つ存在する。すなわち、ゲート電極が１つの場合よりも電流経路が大きくなり、さらに２つのゲート電極１が互いのチャネル層に基板バイアス効果を与えるため、ゲート電極１が一つの場合のトランジスタに比べて、２倍以上のドレイン電流を流すことができる。
また、チャネル層２に有機材料を使用しているので、ゲート電極１に電圧がかかっていないときの空乏層２０を広くすることができ、オフ電流をより低く抑制することができる。つまり、オフ電流を抑えることで相対的にオン電流も大きくできるので、オン・オフ比も大きく取れる。さらにサブスレショホールド係数も大きく取れるので、この発明のFETはスイッチング素子としての性能に優れている。
【００４９】
ところで、チャネル層２の膜厚Ｔは、この発明のFETの特性に大きな影響を与える。
一般的に、チャネル層２を完全に空乏化させるには、その膜厚は薄いほうが望ましい。
しかし、チャネル層２の膜厚Ｔが薄い場合は、チャネル層に形成された反転層の幅が小さいので、オン電流は小さくなり、大きなドレイン電流を流せない。そこで、チャネル層２の膜厚Ｔは、０．０１μｍ〜数μｍ程度の範囲が好ましい。特に、オンオフ比を大きくするという観点からは、０．０３μｍ〜０．５μｍ程度が好ましい。たとえば、キャリア濃度を１０15ｃｍ-3にしたペンタセン有機半導体をチャネル層２に用いた場合は、空乏層の幅Ｗは１５nmと見積もることができる。このペンタセン有機半導体２をゲート電極１で挟んで完全に空乏化するためには、チャネル層の幅は空乏層の幅の２倍まで完全空乏化できるので、その膜厚Ｔは、３０nm以下にしなければならない。しかし、それ以上の膜厚Ｔでも、基板バイアス効果等で、十分にダブルゲート構造の効果をあげることができる。
一方、形成方法における製造限界があるので、前記したように、０．０３μｍ〜０．５μｍ程度が好ましい膜厚（Ｔ）と言える。また、ドレイン電流を流すためには、ソース電極３とドレイン電極４との距離Ｌは、Ｌ＞２Ｔとする必要があるので、０．０３μｍ＜Ｔ＜０．５μｍとした場合、距離Ｌは、少なくとも０．０６μｍ以上とすべきである。
【００５０】
＜この発明のFETの製造方法＞
図５に、この発明のFETの製造方法について、各製造工程の断面図を示す。ここでは、図１に示した構造のFETの製造方法を説明する。
まず、図５（ａ）に示すように、ベースとなる基板６の上に、第一のゲート電極１を形成する。
詳細には、電極材料（たとえばアルミニウム）をスパッタ、蒸着あるいはメッキ法を用いて基板６の全面に形成した後に、レジストでパターニングする。その後、ウェトエッチあるいはドライエッチにより不要な部分を除去して所定形状のゲート電極１を形成する。
あるいは、基板６上に先にレジストで、パターニングしておいた後に、電極材料を蒸着し、レジストをリフトオフによって剥離して、同時にレジスト上の電極材料も剥離し、レジストがもともと無いところに、電極を形成するようにしてもよい。このときのレジストの形状は、ひさしが出た形状が、リフトオフプロセスに適合する。
【００５１】
次に、図５(b)に示すように、絶縁膜５を、スピンコート法を用いて、ゲート電極１上に形成する。このとき、基板６の上に絶縁膜５が形成されても、問題はない。絶縁膜５は、前記したようにポリイミド、ポリビニルフェノール、ノボラック樹脂、PMMA、PMAA等のポリマーが使える。また、SiO2, SiN等の無機材料も使用できる。この絶縁膜５は、ゲート電極１の絶縁膜として使用するために薄膜でのリーク電流が小さく、また、チャネル層２にゲート電極１からの電界を効率的に伝えるために材料の比誘電率は高い方が好ましい。また、絶縁膜５の材料に強誘電性があれば、電界効果型トランジスタにメモリ効果を付与することも可能になる。
【００５２】
さらに、図５(ｃ)に示すように、ゲート電極１の横に、ソース電極３、ドレイン電極４を形成する。このとき、リフトオフ法を用いて、ゲート電極１に自己整合的に、ソース電極３、ドレイン電極４を形成する。また、ソース電極３、ドレイン電極４が、ゲート電極１とオーバーラップしないように形成する。オーバーラップさせないのは、ソース電極-ゲート電極間、ドレイン電極−ゲート電極の寄生容量を低減させるためである。
この工程では、ゲート電極１に反射率の高い電極材料を配置して、透明なネガ型レジストを用いてパターニングする。このようにすれば、ゲート電極１上は反射率が高いので、下地からの反射光が大きく、ゲート電極上に自己整合的にレジストパターンを形成でき、ゲート電極以外のところは、レジストがない状態を形成できる。
その後、アルミニウムなどの金属材料をメッキ法あるいは蒸着法で、表面全体に形成し、リフトオフさせる。このようにすれば、ゲート電極１に対して、自己整合的にソース電極３、ドレイン電極４を形成することができる。
【００５３】
次に、図５（ｄ）に示すように、チャネル層としての有機物半導体層２を、ソース電極３、ドレイン電極４間に、塗布または蒸着により形成する。このとき、チャネル層２は、ソース電極、ドレイン電極から多少はみ出してもかまわない。
さらに、図５（e）に示すように、スピンコート法を用いて、チャネル層２、ソース電極３およびドレイン電極４を、絶縁膜５で被覆する。
【００５４】
最後に、図５（ｆ）に示すように、第二のゲート電極１をチャネル層２の上に形成する。この場合もソース電極３およびドレイン電極４に対して、ゲート電極１を自己整合的に形成する。ここでも図５（ｃ）でソース電極３およびドレイン電極４を形成したときと同様なプロセスが適用できる。
すなわち、チャネル層２の反射率を低く、ソース電極３、ドレイン電極４の反射率を高く設計しておき、透明なネガ型レジストを用いて、パターニングすることにより、ソース電極３、ドレイン電極４上にレジストを形成する。その後、メッキ法あるいは、蒸着法で表面全体に第二のゲート電極材料を形成した後に、リフトオフ法で、パターニングする。
これにより、ソース電極３、ドレイン電極４に対して、第二のゲート電極１を、自己整合的に形成することができる。このような方法で製造されたＦＥＴは、ゲート電極１、ソース電極３、ドレイン電極４の各電極間の寄生容量が低く抑えられ、高性能のスイッチング素子が実現できる。
【００５５】
＜この発明のＦＥＴの具体的な構成と特性＞
ここでは、上記のような製造方法で作成した図１のような構造のＦＥＴの具体的な特性について説明する。
ここで、ＦＥＴは、次のような材料を用いて形成した。
（ａ）基板６：ガラス
（ｂ）ゲート電極１：アルミニウム、膜厚＝２００ｎｍ、
ゲート長（＝距離Ｌ）＝５μｍ
ゲート幅＝１０μｍ
（ｃ）絶縁膜５：ポリビニルフェノール、膜厚１００ｎｍ、
（ｄ）ソース電極３：下層＝チタン５０ｎｍ、上層＝金２００ｎｍ
（ｅ）ドレイン電極４：下層チタン５０ｎｍ、上層＝金２００ｎｍ
（ｆ）有機物半導体層２：ペンタセン、膜厚（Ｔ）＝５０ｎｍ
【００５６】
図１ではゲート電極１と絶縁膜５は上部と下部に２つあるが、どちらも同じ材料、同じ膜厚とする。
また、ソース電極３とドレイン電極４との距離Ｌ（チャネル長）は５μｍとし、ゲート長と等しくする。ソース電極３とドレイン電極４のそれぞれの幅（チャネル幅）は１０μｍとする。チャネル幅およびゲート幅は、図１では、紙面に垂直な方向のそれぞれの電極の長さである。
また、ソース電極３とドレイン電極４とは、どちらも２層構造の電極として形成する。
下地の絶縁層７との密着をよくするために、下層にチタンを形成し、その上層に金を形成する。
【００５７】
このような構造のＦＥＴの各電極に所定の電位を与えることにより、トランジスタとしてのオンオフ動作をさせる。
ここで、トランジスタのオン時においてソース電極３に印加する電圧Ｖｓを０Ｖ、ドレイン電極４に印加する電圧Ｖｄを−１０Ｖとする。
また、トランジスタのオフ時においても、ソース電極とドレイン電極には、常に上記と同じ電圧を印加しておく。
トランジスタのオンオフ比は、ゲート電極に電圧を印加したときのドレイン電流を、ゲート電極に電圧を印加しないときのドレイン電流で割った値で規定する。
【００５８】
（１）まず、上下２つのゲート電極１に、同電位の電圧を印加した場合の特性について説明する。
２つのゲート電極１に印加するゲート電圧Ｖｇを０Ｖとした場合、すなわちゲート電極に電圧を印加しない場合、ソース−ドレイン間に流れるドレイン電流Ｉｄは２ｐＡとなった。
また、２つのゲート電極１に、Ｖｇ＝−１０Ｖの同じ電圧を印加した場合、ドレイン電流Ｉｄは３００ｎＡとなり、かなり大きな電流を流すことができた。
このとき、ゲート電圧Ｖｇ＝０Ｖと、Ｖｇ＝−１０Ｖの場合において、この２つのゲート電圧に対するドレイン電流の比で規定されるオンオフ比は１．５×１０5となった。
【００５９】
従来の１つのゲート電極からなるＦＥＴのオンオフ比は、１００ｎＡ／２ｐＡ＝５×１０4程度であったので、この発明のＦＥＴのオンオフ比は従来の３倍程度となり、良好なオンオフ比が得られることがわかる。
また、従来の１つのゲート電極からなるＦＥＴでは、ドレイン電流Ｉｄは、１００ｎＡ程度であったので、この発明のＦＥＴでは、従来のものよりも３倍程度大きなドレイン電流Ｉｄを流すことができる。
また、２つのゲート電極に同電位を与えた場合の閾値電圧は−２．０Ｖであった。
従来の１つのゲート電極からなるＦＥＴでは、閾値電圧は−４．０Ｖ程度であったのと比べると、その絶対値が小さくなるので、低電圧駆動が可能となる。
【００６０】
（２）次に、上部のゲート電極１の電位を０Ｖとし、下部のゲート電極１の電位を０Ｖまたは−１０Ｖとした場合の特性について説明する。
前記したように下部のゲート電極の電位Ｖｇ＝０Ｖ、ドレイン電圧Ｖｄ＝−１０Ｖの場合は、ドレイン電流Ｉｄは２ｐＡであったが、上部ゲート電圧Ｖｇ＝０Ｖ、下部ゲート電圧Ｖｇ＝−１０Ｖとした場合は、ドレイン電流Ｉｄは１２０ｎＡとなった。
このとき、下部のゲート電極の電位Ｖｇ＝０Ｖと−１０Ｖに対するドレイン電流の比で規定するオンオフ比は、６×１０4となった。
したがって、この場合も、従来の１つのゲート電極のＦＥＴに比べて、大きなドレイン電流を流すことができ、大きなオンオフ比を得ることができる。
また、この場合の閾値電圧は−３．５Ｖとなり、従来のものよりも、閾値電圧の絶対値を小さくすることができる。
【００６１】
（３）次に、上部のゲート電極１の電位を＋１０Ｖとし、下部のゲート電極１の電位を０Ｖまたは−１０Ｖとした場合の特性について説明する。
上部ゲート電圧Ｖｇ＝＋１０Ｖ、下部ゲート電圧Ｖｇ＝０Ｖのとき、ドレイン電流Ｉｄは１ｐＡであったが、上部ゲート電圧Ｖｇ＝＋１０Ｖ、下部ゲート電圧Ｖｇ＝−１０Ｖのとき、ドレイン電流Ｉｄは１１０ｎＡとなった。
また、下部のゲート電極の電位Ｖｇ＝０Ｖと−１０Ｖに対するドレイン電流で規定するオンオフ比は、約１０5となった。
したがって、この場合も、従来の１つのゲート電極のＦＥＴと比べると、大きなドレイン電流を流すことができ、大きなオンオフ比を得ることができる。
また、この場合の閾値電圧は−６．０Ｖとなり、従来のＦＥＴよりも閾値電圧の絶対値は大きくなる。
【００６２】
以上のように、２つのゲート電極に同電位を与えた場合も、異なる電位を与えた場合も、大きなドレイン電流を流すことができ、大きなオンオフ比を得ることができ、さらに、閾値電圧を小さくすることができる。
また、２つのゲート電極１の電位を適切に調整することにより、上記（１）、（２）のように閾値電圧を制御することができるので、低消費電力化が可能となる。また、従来の有機ＦＥＴでは困難であったドレイン電流の制御に関して、この発明のＦＥＴでは、２つのゲート電極１の電位を適切に変更することにより、ドレイン電流の値を自由に制御できる。
【００６３】
（実施の形態２）
図３に、この発明のFETの一実施例において、ゲート電極１が、有機半導体層２を３方向から挟んだ構造の平面図（ａ）および断面図（ｂ、ｃ）を示す。
図３（ｂ）に示すように、ゲート電極１はコの字型に屈曲しており、有機半導体層２を、左方，下方，右方の３方向から挟んだ構造となっている。
このようにゲート電極１を配置することにより、ゲート電極１の面積を増加させることができるので、トランジスタのオン時において有機半導体層２に形成される反転層の面積が増加し、図１の場合よりも、ドレイン電流を大きくすることができる。
１はゲート電極、５がゲート絶縁膜、2がチャネル層、3がソース電極、4がドレイン電極、６が基板、７が絶縁層である。
チャネル層2はゲート電極１で、はさまれた構造をとり、かつ、ソース電極３とドレイン電極4で挟まれる構造をとっている。
すなわち、この構成によれば、図１の構成よりも実効的にキャリアが流れる経路が大きくなり、ソース電極３とドレイン電極４間に流れる電流を大きく取ることができるので、チャネル層の表面近傍がキャリアの経路になるトランジスタに利用することが好ましい。
【００６４】
（実施の形態３）
図４に、この発明のFETの一実施例において、ゲート電極１が、有機半導体層２を４方向から挟んだ構造の平面図（ａ）および断面図（ｂ、ｃ）を示す。
図４（ｂ）に示すように、ゲート電極１は、有機半導体層２のまわり全体を囲んだ構造となっている。この構造によれば、オン時における有機半導体層２の中に形成される反転層の面積をより増加させることができるので、さらに、図１，図３の構造のFETよりもドレイン電流を大きくすることができる。
１はゲート電極、５がゲート絶縁膜、2がチャネル層、3がソース電極、4がドレイン電極、６が基板、７が絶縁層である。
この構成によれば、完全にゲート電極でチャネル層を覆ってしまっているので、ゲート電極１に接するチャネル層がキャリアの経路となりうる。したがって、より多くのキャリアをソース電極３からドレイン電極４に運ぶことができ、ドレイン電流を大きくすることができる。また、チャネル層２の中の、空乏化する領域を大きくすることができるので、オフ電流の抑制ができる。
【００６５】
（実施の形態４）
ここでは、図１，図３および図４に示したこの発明のＦＥＴをスイッチング素子として用いたディスプレイについて説明する。
たとえばディスプレイの一例として、フレキシブルな基板上に、この発明のFETをスイッチング素子として用いたトランジスタアレイを形成する。このアレイを構成するＦＥＴの一つ一つの部分が、画素として機能する。そして、このトランジスタアレイ上に表示素子としての高分子分散型液晶を形成することによりディスプレイを作成する。
【００６６】
ここで、フレキシブル基板としては、ポリエチレンテレフタレート（PET）等のフィルムが適用できる。また、表示素子としては高分子分散型液晶に限定されるものではなく、例えば電気泳動素子や有機エレクトロルミネッセンス（有機EL）素子などが用いられる。高分子分散型液晶層で使用される液晶は、その種類は特に限定されない。例えば、ネマチック液晶、スメクティック液晶、コレステリック液晶などを好適に使用できる。
【００６７】
この発明における高分子分散型液晶層で使用されるポリマーとしては、ポリビニルブチラール、ポリエステル、ポリウレタン、アクリル、アクリルシリコン、塩化ビニル、酢酸ビニル共重合体、シリコン、ポリビニルアルコール、ポリビニルピロリドン、シアノエチル化プルランなどの各種のシアノエチル化合物などの各種ポリマー樹脂類及びこれらの混合物類などを使用できる。この発明のポリマー分散型液晶層の形成方法は特に限定されない。当業者に公知であり、また、当業者に慣用及び／又は常用されている液晶形成方法は全て本発明で使用できる。例えば、カプセル化法、重合相分離法、熱相分離法、溶媒蒸発相分離法などの方法を適宜に使用することができる。
このようにして形成されたディスプレイは、スイッチング素子としてこの発明のFETを用いているので、従来のものよりもオン電流が大きくスイッチング素子としての駆動能力にすぐれ、フレキシブルという特徴を有する。
【００６８】
（実施の形態５）
ここでは、この発明のFETをスイッチング素子として用いたROMやRAM、ロシ゛ック回路について説明する。ROMやRAMなどの記憶素子は、例えば上記トランジスタのドレイン側に強誘電材料からなるキャパシタを付加することにより作成する。有機の強誘電材料としては、例えばフッ化ビニリデン−3フッ化エチレン共重合体を用いることができる。また、キャパシタは、スピンコート法やインクジェット法を用いることにより、トランジスタの部分に薄膜として形成することができる。
さらに、ロジック回路に関しては、この発明のFETをいくつか接続することにより、インバータ回路、AND,OR、NOR,XNOR回路等の基本回路を構成することができ、この基本回路を組み合わせることにより所望のロシ゛ック回路を任意に構成することができる。また、相補的なロジック回路を作成する場合、ｐ型のトランジスタ、ｎ型トランジスタの双方を形成することが必要となるが、チャネル層２に適用する有機材料にｎ型、p型のいずれか一方の材料を用いることにより作成できる。また、チャネル層２に、ｎ型、p型の双方の材料を適用しても、相補的なロジック回路を作成できる。
【図面の簡単な説明】
【００６９】
【図１】この発明の実施の形態１の電界効果型トランジスタ（ＦＥＴ）の断面図である。
【図２】この発明の一実施例のＦＥＴにおける空乏層の説明図である。
【図３】この発明の実施の形態２のＦＥＴの平面図および断面図である。
【図４】この発明の実施の形態３のＦＥＴの平面図および断面図である。
【図５】この発明のＦＥＴの製造工程の説明図である。
【図６】電界効果型トランジスタにおいて、距離Ｌ＝膜厚Ｔの場合の断面図である。
【図７】この発明のＦＥＴのチャネル層の結晶状態の説明図である。
【図８】この発明のＦＥＴのゲート電圧とドレイン電流の関係グラフである。
【図９】この発明のＦＥＴのドレイン電圧とドレイン電流の関係グラフである。
【図１０】従来のＦＥＴの断面図である。
【符号の説明】
【００７０】
１    ゲート電極
２    有機物半導体層
３    ソース電極
４    ドレイン電極
５    ゲート絶縁膜
６    基板
７    絶縁膜
２０    空乏層
Ｌ    ソース電極とドレイン電極との距離（チャネル層）
Ｔ    有機物半導体層の膜厚
【図１】
2005166713.tif 000004
【図２】
2005166713.tif 000005
【図３】
2005166713.tif 000006
【図４】
2005166713.tif 000007
【図５】
2005166713.tif 000008
【図６】
2005166713.tif 000009
【図７】
2005166713.tif 000010
【図８】
2005166713.tif 000011
【図９】
2005166713.tif 000012
【図１０】
2005166713.tif 000013