(57)【要約】【課題】  電流駆動能力等の性能の改善に有効なＭＯＳデバイスを提供する。【解決手段】  １つ以上のｎチャンネルＭＯＳＥＴ２０およびｐチャンネルＭＯＳデバイス１０をシリコン（１１０）面上に配置して成り、しかも前記ｎチャンネルＭＯＳデバイスのチャンネル方向を＜１００＞方向、前記ｐチャンネルＭＯＳデバイスのチャンネル方向を＜１１０＞方向に配置したＣＭＯＳデバイス。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に複数の絶縁ゲート型電界効果トランジスタを配置した半導体集積回路において、前記トランジスタのチャンネル方向を選択して所望のトランジスタ性能を得るように前記トランジスタを配置したことを特徴とする半導体集積回路。
【請求項２】
半導体基板上に１つ以上のｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタが配置された半導体集積回路において、前記ｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタの一部またはすべてをそれぞれ最も高い電流駆動能力が得られるチャンネル方向になるように配置したことを特徴とする半導体集積回路。
【請求項３】
半導体基板上に複数のｎチャンネルおよび複数のｐチャンネル絶縁ゲート型電界効果トランジスタを配置した半導体集積回路において、互いに実質的に同等のゲート電極形状を持つｎチャンネル絶縁ゲート型電界効果トランジスタとｐチャンネル絶縁ゲート型電界効果トランジスタとが実質的に同等の電流駆動能力を持つようなチャンネル方向に配置されていることを特徴とする半導体集積回路。
【請求項４】
前記ｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタはシリコンの（１１０）面上に配置され、前記ｎチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向は＜１００＞方向とされ、前記ｐチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向は＜１００＞方向から０°より大きく±２０°以下だけずれた方向とされたことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
１つ以上のｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタをシリコンの（１１０）面上に配置して成り、前記ｎチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１００＞方向、前記ｐチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１１０＞方向に配置したことを特徴とする半導体集積回路。
【請求項６】
ゲート絶縁膜の一部または全体に希ガス元素を含有していることを特徴とする請求項１〜５のいずれかに記載の半導体集積回路。
【請求項７】
ゲート絶縁膜がマイクロ波励起プラズマにより形成されたことを特徴とする請求項１〜６のいずれかに記載の半導体集積回路。
【請求項８】
半導体基板上に絶縁ゲート型電界効果トランジスタを配置するに際し、そのチャンネル方向を選択して配置することにより当該絶縁ゲート型電界効果トランジスタの性能を所望の値に選択し得るようにしたことを特徴とする半導体集積回路の製造方法。
【請求項９】
前記絶縁ゲート型電界効果トランジスタとして、１つ以上のｐチャンネルおよびｎチャンネル絶縁ゲート型電界効果トランジスタをそれらの一部または全体をそれぞれチャンネル方向に関して最も電流駆動能力の高い方向に組み合わせて配置することを特徴とする請求項８に記載の半導体集積回路の製造方法。
【請求項１０】
前記絶縁ゲート型電界効果トランジスタとして、互いに実質的に同等のゲート電極形状を持つ１つ以上のｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタを、実質的に同等の電流駆動能力を持つようにチャンネル方向を選択して配置することを特徴とする請求項８に記載の半導体集積回路の製造方法。
【請求項１１】
前記ｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタはシリコンの（１１０）面上に配置され、前記ｎチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１００＞方向とし、前記ｐチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１００＞方向から０°より大きく±２０°以下だけずれた方向とすることを特徴とする請求項１０に記載の半導体集積回路の製造方法。
【請求項１２】
前記絶縁ゲート型電界効果トランジスタとして、前記ｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタをシリコンの（１１０）面上に配置して成り、前記ｎチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１００＞方向、前記ｐチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１１０＞方向に配置することを特徴とする請求項８に記載の半導体集積回路の製造方法。
【請求項１３】
ゲート絶縁膜の形成工程においてその一部または全体を希ガスを含有する雰囲気中でのプラズマ酸化により形成することを特徴とする請求項８〜１２のいずれかに記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳデバイスと呼ぶ）を用いた半導体集積回路およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳデバイスは、これまでＳｉの（１００）面上に形成されている。これは、Ｓｉ（１００）面上へのゲート絶縁膜の形成が比較的容易に行うことができるからである。一方、（１１０）面のＳｉを用いると正孔の移動度が（１００）面に比べて３倍となる。正孔の移動度が（１００）面では電子の移動度に対して１／３程度しかないので（１１０）面を用いた方が有利であるが、これまでのゲート絶縁膜形成技術では、Ｓｉ（１１０）面上へ高品質のゲート絶縁膜の形成は困難であった。最近、ラディカル酸化によって高品質のゲート絶縁膜がＳｉ（１１０）面にも形成できるようになったが、Ｓｉ（１１０）面上ではチャンネル方向の方位により電子、正孔の移動度が大きく変化することがわかった。この傾向は（１１０）面に顕著であるが、他の面にも存在する問題である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、電流駆動能力等の性能の改善に有効なＭＯＳデバイスを提供しようとするものである。
【０００４】
本発明はまた、ＭＯＳデバイスを用いたＣＭＯＳ集積回路でのトランジスタの新規な配置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
本発明の第１の態様によれば、半導体基板上に複数の絶縁ゲート型電界効果トランジスタを配置した半導体集積回路において、前記トランジスタのチャンネル方向を選択して所望のトランジスタ性能を得るように前記トランジスタを配置したことを特徴とする半導体集積回路が提供される。
【０００６】
本発明の第２の態様によれば、半導体基板上に１つ以上のｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタが配置された半導体集積回路において、前記ｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタの一部またはすべてをそれぞれ最も高い電流駆動能力が得られるチャンネル方向になるように配置したことを特徴とする半導体集積回路が提供される。
【０００７】
本発明の第３の態様によれば、半導体基板上に複数のｎチャンネルおよび複数のｐチャンネル絶縁ゲート型電界効果トランジスタを配置した半導体集積回路において、互いに実質的に同等のゲート電極形状を持つｎチャンネル絶縁ゲート型電界効果トランジスタとｐチャンネル絶縁ゲート型電界効果トランジスタとが実質的に同等の電流駆動能力を持つようなチャンネル方向に配置されていることを特徴とする半導体集積回路が提供される。
【０００８】
上記第３の態様においては、前記ｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタはシリコンの（１１０）面上に配置され、前記ｎチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向は＜１００＞方向とされ、前記ｐチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向は＜１００＞方向から０°より大きく±２０°以下だけずれた方向とされる。
【０００９】
本発明の第４の態様によれば、１つ以上のｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタをシリコンの（１１０）面上に配置して成り、前記ｎチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１００＞方向、前記ｐチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１１０＞方向に配置したことを特徴とする半導体集積回路が提供される。
【００１０】
上記第１〜第４の態様においては、ゲート絶縁膜の一部または全体にＡｒ、Ｋｒ、Ｘｅ等の希ガス元素を含有していることが好ましい。希ガス元素は、１０10ｃｍ-2以上の面密度で含有するのが好ましい。
【００１１】
上記第１〜第４の態様においてはまた、ゲート絶縁膜がマイクロ波励起プラズマにより形成されることが好ましい。
【００１２】
本発明によればまた、半導体基板上に絶縁ゲート型電界効果トランジスタを配置するに際し、そのチャンネル方向を選択して配置することにより当該絶縁ゲート型電界効果トランジスタの性能を所望の値に選択し得るようにしたことを特徴とする半導体集積回路の製造方法が提供される。
【００１３】
本発明による半導体集積回路の製造方法においては、前記絶縁ゲート型電界効果トランジスタとして、１つ以上のｐチャンネルおよびｎチャンネル絶縁ゲート型電界効果トランジスタがそれらの一部または全体をそれぞれチャンネル方向に関して最も電流駆動能力の高い方向に組み合わせて配置される。
【００１４】
本発明による半導体集積回路の製造方法においてはまた、前記絶縁ゲート型電界効果トランジスタとして、互いに実質的に同等のゲート電極形状を持つ１つ以上のｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタが、実質的に同等の電流駆動能力を持つようにチャンネル方向を選択して配置されても良い。この場合、前記ｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタはシリコンの（１１０）面上に配置され、前記ｎチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１００＞方向とし、前記ｐチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１００＞方向から０°より大きく±２０°以下だけずれた方向とすることが好ましい。
【００１５】
本発明による半導体集積回路の製造方法においてはさらに、前記絶縁ゲート型電界効果トランジスタとして、前記ｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタをシリコンの（１１０）面上に配置し、前記ｎチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１００＞方向、前記ｐチャンネル絶縁ゲート型電界効果トランジスタのチャンネル方向を＜１１０＞方向に配置するようにしても良い。
【００１６】
なお、本発明による半導体集積回路の製造方法においても、ゲート絶縁膜の形成工程においてその一部または全体を希ガスを含有する雰囲気中でのプラズマ酸化により形成することが好ましい。
【発明の効果】
【００１７】
本発明によれば、半導体基板上に１つ以上のｎチャンネルおよびｐチャンネル絶縁ゲート型電界効果トランジスタを配置するに際し、そのチャンネル方向を選択して配置するようにしたことにより、トランジスタの性能、特に最も高い電流駆動能力の組み合わせや、同じ電流駆動能力の組み合わせ等を持つＣＭＯＳデバイスを構成することができる。その結果、最も高い電流駆動能力の組み合わせとした場合には、ＣＭＯＳデバイスの高速化を実現できる。一方、同じ電流駆動能力の組み合わせにより、例えばＣＭＯＳスイッチを構成した場合には、オフセットの低減化を実現できる。
【００１８】
マイクロ波励起高密度プラズマ酸化（ラディカル酸化）を使用することにより、Ｓｉ（１１０）面上に高品質のゲート絶縁膜を持つＭＯＳデバイスを形成することができ、Ｓｉ（１００）面上に形成した場合に比べて電流駆動能力を大幅に改善することができる。
【発明を実施するための最良の形態】
【００１９】
以下では、ｎチャンネル絶縁ゲート型電界効果トランジスタをｎチャンネルＭＯＳデバイスと呼び、ｐチャンネル絶縁ゲート型電界効果トランジスタをｐチャンネルＭＯＳデバイスと呼ぶ。
【００２０】
本発明は、Ｓｉ（１１０）面上に形成されたｐチャンネルＭＯＳデバイスの電流駆動能力は、Ｓｉ（１００）面上に形成されたｐチャンネルＭＯＳデバイスのそれより大きいという知見に基づいている。
【００２１】
本発明の有効性を確認するために、以下のＭＯＳデバイスが用意された。Ｃｚ−Ｓｉ（１００）面およびＣｚ−Ｓｉ（１１０）面上にデュアルゲートＭＯＳデバイスが作製された。特に、このデュアルゲートＭＯＳデバイスの作製に際し、５ステップの室温ウエット洗浄の後に、５ｎｍのゲート酸化膜（絶縁膜）が４００℃でマイクロ波励起高密度プラズマ酸化（以下、ラディカル酸化と呼ぶ）によって形成された。続いて、Ａｓ＋とＢＦ2 ＋イオン（４×１０15ｃｍ-2）が、ｎチャンネルＭＯＳデバイスおよびｐチャンネルＭＯＳデバイスのためのゲートポリシリコン（３００ｎｍ）およびソース／ドレイン領域にそれぞれ注入された。
【００２２】
なお、Ｃｚ−Ｓｉというのは、周知のように、チョクラルスキー法により作製された単結晶Ｓｉのことである。また、５ステップの室温ウエット洗浄というのは、オゾンＯ3 とＵＰＷ（超純水）とを使用して有機カーボンおよび金属を除去する第１ステップ、ＦＰＭ（ＨＦ／Ｈ2 Ｏ2 ）／界面活性剤＋Ｈ2 ＋メガソニックにより微粒子および金属、化学酸化物を除去する第２ステップ、オゾンＯ3 とＵＰＷ＋メガソニックにより有機カーボン、化学残渣物を除去する第３ステップ、ＨＦ／Ｈ2 Ｏ2 により化学酸化物を除去し、シリコン表面の水素終端をする第４ステップ、水素を添加した超純水にメガソニックを加えてリンスを行う第５ステップを含む洗浄であり、いずれも室温で行われる。
【００２３】
図３は、従来のドライ酸化（図３ａ）および本発明によるラディカル酸化（図３ｂ）によって形成されたゲート酸化膜を有するｐチャンネルＭＯＳデバイスのドレイン電流ＩD −ゲート電圧ＶG 特性（但し、ドレイン電圧ＶD ＝５０ｍＶ）を示す。なお、ゲート酸化膜の長さＬ＝１００μｍ、幅Ｗ＝３００μｍ、厚さ５ｎｍ、ドレイン電圧ＶD ＝５０ｍＶである。
【００２４】
図３（ａ）ではドライ酸化の場合には、ゲート酸化膜中の固定電荷およびＳｉ／ＳｉＯ2 界面トラップの存在によってＳｉ（１１０）面の場合には有効なしきい値が現れず、実用に耐えないことを示している。一方、図３（ｂ）に示すラディカル酸化によって形成されたゲート酸化膜を有するＳｉ（１００）面およびＳｉ（１１０）面上のＭＯＳデバイスの間にはしきい値電圧の差が無い。これは、ラディカル酸化でＳｉ（１１０）面上にゲート酸化膜を形成すれば実用的なデバイスが得られることを示している。
【００２５】
図４は、１０００℃でのドライ酸化（図４ａ）および４００℃でのラディカル酸化（図４ｂ）によるＳｉ（１１０）面の平均表面粗さ（Ｒａ）の変化を示す。図から明らかなように、ラディカル酸化の方が優れている。
【００２６】
以下に、Ｓｉ（１００）面上に作製されたＭＯＳデバイスとＳｉ（１１０）面上に作製されたＭＯＳデバイスとを比較しながら、実施例について説明する。
【００２７】
前述したように、シリコン基板上にＭＯＳデバイスを作製する。その際、プラズマを用いてプラズマ励起用の希ガス元素（Ｋｒ、Ａｒ、またはＸｅの一つまたは組み合わせ）が１０10ｃｍ-2含まれるゲート酸化膜を形成するのが好ましい。これは、プラズマにマイクロ波励起プラズマを用いてラディカル酸化することによって得られる。
【００２８】
図５（ｂ）に示すように、Ｓｉ（１１０）面上にｐチャンネルＭＯＳデバイスを作製した場合には、図５（ａ）に示すＳｉ（１００）面上にｐチャンネルＭＯＳデバイスを作製した場合に比べ正孔の移動度、つまりドレイン電流が３倍となる。言い換えれば、Ｓｉ（１１０）面にｐチャンネルＭＯＳデバイスを作製する場合、正孔の移動度が電子の移動度に対して１／３程度しかないＳｉ（１００）面よりもデバイス面積を減らし、かつ、速度を向上させることが可能である。なお、ここでは、ゲート酸化膜の長さＬ＝１００μｍ、幅Ｗ＝１００μｍ、厚さ５ｎｍとした。
【００２９】
図６は、Ｓｉ（１１０）面に１３段のリングオシレータを作製した場合の発振波形を示し、図７には、Ｓｉ（１００）面上に１３段のリングオシレータを作製した場合の発振波形を示す。リングオシレータというのは、図８、図９に示すようなＣＭＯＳ回路の最も基本的な構成であるインバータを縦続接続して構成したものである。
【００３０】
図８および図９において、上側に形成されているのがｐチャンネルＭＯＳデバイス１０、下側に形成されているのがｎチャンネルＭＯＳデバイス２０であり、それぞれのゲート電極Ｇ１０、Ｇ２０が共通に入力端子ＩＮに接続され、それぞれのドレイン電極Ｄ１０、Ｄ２０が共通に出力端子ＯＵＴに接続されている。
【００３１】
図１０には図８のインバータにおけるｎチャンネルＭＯＳデバイス２０のＡ−Ｂ線による断面図を示す。図１０において、Ｓｉ基板２１上にソース２２、ドレイン２３、ゲート酸化膜２４が形成されている。ソース２２にはソース電極２５が、ドレイン２３にはドレイン電極２６がそれぞれ接続され、ゲート酸化膜２４上にはゲート電極２７が設けられている。
【００３２】
図８に示された面方向から明らかなように、図１０に示されたｎチャンネルＭＯＳデバイス２０のチャンネル方向は（１１０）面において最も電流駆動能力が高い＜１００＞方向である。一方、ｐチャンネルＭＯＳデバイス１０のチャンネル方向は（１１０）面で最も電流駆動能力が高い＜１１０＞方向である。（１００）面ではそれほど方位による電流駆動能力の差が無い。
【００３３】
図１には、図８に示された配置構成によるインバータを複数個、縦続接続して構成されたリングオシレータの配置例を示し、図２にはその等価回路図を示す。発振周波数からＣＭＯＳインバータの一段あたりの遅延時間を求めることができる。発振周波数が高いほどＣＭＯＳ回路は高速であると言える。ここでは、ゲート長を１μｍとして、ｐチャンネルＭＯＳデバイスとｎチャンネルＭＯＳデバイスの電流駆動能力が同じになるようにゲート幅を決めた。（１１０）面でのｐチャンネルＭＯＳデバイスのゲート幅は１４μｍ、ｎチャンネルＭＯＳデバイスのゲート幅は１６μｍ、合計３０μｍとした。（１００）面ではそれぞれ２２．５μｍ、７．５μｍ、合計３０μｍとした。面方位によらずｐチャンネルＭＯＳデバイスとｎチャンネルＭＯＳデバイスのゲート幅の和は３０μｍであり、デバイス面積は同じとした。
【００３４】
図６に示すように、（１１０）面上に形成したリングオシレータの発振周波数は１２６１ＭＨｚであるのに対し、図７に示すように、（１００）面上に形成したリングオシレータの発振周波数は６２７ＭＨｚであった。このように、（１１０）面では特にｐチャンネルＭＯＳデバイスの正孔移動度が大きいため高速になる。
【００３５】
シリコン表面ではチャンネル方向の取り方により電子・正孔の移動度が変化する。特に、図１１に示すように、（１１０）面上のＭＯＳデバイスは面上のチャンネル方向の取り方により電子・正孔の移動度が大きく変化する。ｐチャンネルＭＯＳデバイスは＜１１０＞方向でドレイン電流が最も高く、＜１００＞方向ではその０．６５倍と最も小さく、ｎチャンネルＭＯＳデバイスは＜１００＞方向で最も高いが、ｐチャンネルＭＯＳデバイスの＜１１０＞方向の０．７倍であり、＜１１０＞方向で最も低く、０．５５倍である。前記（１１０）面上のリングオシレータ（図１）ではｐチャンネルＭＯＳデバイスのチャンネル方向は＜１１０＞方向、ｎチャンネルＭＯＳデバイスのチャンネル方向は＜１００＞方向とそれぞれ最も電流駆動能力の大きくなる方向に配置している。
【００３６】
Ｓｉ（１１０）面上にチャンネル長さ１μｍ、幅１０μｍのｐチャンネルＭＯＳデバイスを＜１１０＞方向、同じくチャンネル長さ１μｍ、幅２０μｍのｎチャンネルＭＯＳデバイスも＜１１０＞方向に互いに一直線状に配置してリングオシレータを形成した場合、図１２に示すように、発振周波数は１１４５ＭＨｚであった。一方、（１１０）面上にチャンネル長さ１μｍ、幅１６μｍのｐチャンネルＭＯＳデバイスを＜１００＞方向、同じくチャンネル長さ１μｍ、幅１４μｍのｎチャンネルＭＯＳデバイスも＜１００＞方向に互いに一直線状に配置したリングオシレータでは、図１３に示すように、発振周波数は８７４ＭＨｚであった。ともに図６の１２６１ＭＨｚよりも発振周波数が低くなることがわかる。よって、ｎチャンネルＭＯＳデバイスとｐチャンネルＭＯＳデバイスをそれぞれ電流駆動能力が最大のチャンネル方向へ配置することにより、ＣＭＯＳの高速化が可能になる。
【００３７】
次に、本発明の他の実施例においては、図１４に示すように、同じ形状のゲート電極Ｇ１０、Ｇ２０を持つｐチャンネルＭＯＳデバイス１０とｎチャンネルＭＯＳデバイス２０を、正孔・電子の移動度が等しくなるチャンネル方向を選んで配置して平衡ＣＭＯＳインバータを構成した。その結果、図１５に示すように（１１０）面上ではｎチャンネルＭＯＳデバイス２０とｐチャンネルＭＯＳデバイス１０の大きさの比が同じ（１：１）でも対称に動作するインバータが実現できた。図１５に示すように、（１００）面上では両ＭＯＳデバイスを同じ大きさ（１：１）とすると非対称動作となり、対称動作させるためにはｐチャンネルＭＯＳデバイスの大きさを３倍（３：１）としなければならない。
【００３８】
なお、図１４では、ｎチャンネルＭＯＳデバイス２０のチャンネル方向を＜１００＞方向とし、ｐチャンネルＭＯＳデバイス１０のチャンネル方向をそれから１５°だけずらした配置としている。図１１に示すように、このずらし角で両者がほぼ同一の電流駆動能力を持つが、このずらし角は、ｎチャンネルＭＯＳデバイス２０のチャンネル方向を＜１００＞方向とした時、それより０°を越えて大きく、±２０°以下の範囲であることが好ましい。
【００３９】
図１１から明らかなように、両者の方向を＜１００＞方向から約±１５°ずらせば同一の電流駆動能力となる。なお、図１４のインバータの等価回路は図９と同じである。
【００４０】
図１６は、平衡ＣＭＯＳによりトランスミッションゲートまたはアナログＣＭＯＳスイッチを構成した配置を示し、図１７は従来のＣＭＯＳによるアナログスイッチと、本発明の平衡ＣＭＯＳによるアナログスイッチの等価回路および動作特性を示す。図１６において、それぞれのソース電極Ｓ１０、Ｓ２０を共通に入力端子Ｖｉｎに接続し、ドレイン電極Ｄ１０、Ｄ２０を共通に出力端子Ｖｏｕｔに接続している。ゲート電極Ｇ１０、Ｇ２０にはそれぞれスイッチング用のクロック信号ＣＬＫｐ、ＣＬＫｎが入力される。
【００４１】
本発明による平衡ＣＭＯＳにおいては、ｐチャンネルＭＯＳデバイス１０とｎチャンネルＭＯＳデバイス２０のゲート電極Ｇ１０、Ｇ２０の形状が同じ（互いにチャンネル長さが０．２５μｍ、チャンネル幅４．０μｍ）で同一面積、かつ、互いに等しい電流駆動能力の配置構成としている。その結果、図１７に示すように、従来のＣＭＯＳではゲート−ドレイン間の寄生容量がｐチャンネルＭＯＳデバイスとｎチャンネルＭＯＳデバイスとの間でアンバランスであるのに対し、本発明による平衡ＣＭＯＳではｐチャンネルＭＯＳデバイス１０とｎチャンネルＭＯＳデバイス２０との間で寄生容量２．０ｆＦとバランスすることにより、アナログＣＭＯＳスイッチのオフセットを従来の１０５０μＶから５５μＶに低減することが可能になる。また、Ｓ／Ｎ比について言えば、２０ｄＢ以上向上している。
【産業上の利用可能性】
【００４２】
本発明は、例えば高速のアナログ／ディジタル混合信号回路を形成する場合に非常に有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明によるＭＯＳデバイスの実施の形態として、ＣＭＯＳによるインバータを複数個、縦続接続して構成されたリングオシレータの配置例を示す。
【図２】図１に示されたリングオシレータの等価回路を示す。
【図３】従来のドライ酸化（図３ａ）および本発明によるラディカル酸化（図３ｂ）によって形成されたゲート酸化膜を有するｐチャンネルＭＯＳデバイスのドレイン電流ＩD −ゲート電圧ＶG 特性を示す。
【図４】従来のドライ酸化（図４ａ）および本発明によるラディカル酸化（図４ｂ）によるＳｉ（１１０）面の平均表面粗さ（Ｒａ）の変化を示す。
【図５】Ｓｉ（１１０）面上にｐチャンネルＭＯＳデバイスを作製した場合（図５ｂ）およびＳｉ（１００）面上にｐチャンネルＭＯＳデバイスを作製した場合（図５ａ）のドレイン電流ＩD −ドレイン電圧ＶD 特性を示す。
【図６】Ｓｉ（１１０）面に１３段のリングオシレータを作製した場合の発振波形を示す。
【図７】Ｓｉ（１００）面上に１３段のリングオシレータを作製した場合の発振波形を示す。
【図８】ＣＭＯＳ回路の最も基本的な構成であるインバータに本発明を適用した例を示す。
【図９】図８に示されたインバータの等価回路を示す。
【図１０】図８のインバータにおけるｎチャンネルＭＯＳデバイスのＡ−Ｂ線による断面図を示す。
【図１１】ｎチャンネルＭＯＳデバイスおよびｐチャンネルＭＯＳデバイスのドレイン電流のチャンネル方向依存性を説明するための特性図である。
【図１２】従来の半導体素子配置方法により、ｐチャンネルＭＯＳデバイスのチャンネル方向を＜１１０＞方向、ｎチャンネルＭＯＳデバイスのチャンネル方向も＜１１０＞方向に直線状に配置した場合の発振周波数特性を示した図である。
【図１３】従来の半導体素子配置方法により、ｐチャンネルＭＯＳデバイスのチャンネル方向を＜１００＞方向、ｎチャンネルＭＯＳデバイスのチャンネル方向も＜１００＞方向に直線状に配置した場合の発振周波数特性を示した図である。
【図１４】本発明の他の実施の形態として、同じ形状のゲート電極を持つｐチャンネルＭＯＳデバイスとｎチャンネルＭＯＳデバイスを、正孔・電子の移動度が等しくなるチャンネル方向を選んで配置して平衡ＣＭＯＳを構成した例を示す。
【図１５】図１４の平衡ＣＭＯＳによる構成と従来の配置構成とを、入力電圧−出力電圧特性に関して比較するための図である。
【図１６】本発明の平衡ＣＭＯＳによりアナログＣＭＯＳスイッチを構成した配置例を示す。
【図１７】従来のＣＭＯＳによるアナログスイッチと、本発明の平衡ＣＭＯＳによるアナログスイッチの等価回路および動作特性を示した図である。
【符号の説明】
【００４４】
１０    ｐチャンネルＭＯＳデバイス
２０    ｎチャンネルＭＯＳデバイス
Ｇ１０、Ｇ２０    ゲート電極
Ｄ１０、Ｄ２０    ドレイン電極
Ｓ１０、Ｓ２０    ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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