(57)【要約】  【課題】最適なマスクパターンを用い、ゲート配線間に埋め込まれた絶縁膜をＣＭＰ研磨した後において、優れた平坦度をもたらす半導体装置の製造方法を提供する。  【解決手段】１チップの単位装置内に配線密度の異なる複数の領域１ａ、１ｂ、１ｃが形成された半導体基板上に、複数の領域に形成された配線２ａ、２ｂ、２ｃ間の溝を埋め込むように埋め込み材料層４を形成する工程と、所定のマスクパターン６ａ、６ｂ、６ｃを埋込み材料層表面に形成する工程と、マスクパターンの開口部に露出した埋込み材料層をそれぞれ所定の深さｄ１、ｄ２だけドライエッチングにより除去する工程と、マスクパターンを除去した後、埋め込み材料層を研磨する工程とを備える。配線密度に応じた所定の基準により複数の調整領域を設定し、ドライエッチングの工程の後に複数の調整領域に各々残留する、埋め込み材料層の単位面積あたりの平均体積を、調整領域に依らず一定の値とする。【選択図】図１Ｄ
2005302894.tif 000002
【特許請求の範囲】
【請求項１】
１チップの単位装置内に配線密度の異なる複数の領域が形成された半導体基板上に、前記複数の領域に形成された配線間の溝を埋め込むように埋め込み材料層を形成する工程と、
所定のマスクパターンを前記埋込み材料層表面に形成する工程と、
前記マスクパターンの開口部に露出した前記埋込み材料層をそれぞれ所定の深さだけドライエッチングにより除去する工程と、
前記マスクパターンを除去した後、前記埋め込み材料層を研磨する工程とを備えた半導体装置の製造方法において、
前記配線密度に応じた所定の基準により複数の調整領域を設定し、
前記ドライエッチングの工程の後に前記複数の調整領域に各々残留する、前記埋め込み材料層の単位面積あたりの平均体積を、前記調整領域に依らず一定の値とすることを特徴とする半導体装置の製造方法。
【請求項２】
複数の異なる配線が形成された半導体基板上に、前記配線間の溝を埋め込むように埋め込み材料層を形成する工程と、
所定のマスクパターンを前記埋込み材料層上に形成する工程と、
前記マスクパターンの開口部に露出した前記埋込み材料層をそれぞれ所定の深さだけドライエッチングにより除去する工程と、
前記マスクパターンを除去した後、前記埋め込み材料層を研磨する工程とを備えた半導体装置の製造方法において、
前記配線密度に応じた所定の基準により複数の調整領域を設定し、
前記ドライエッチングの工程の後に前記複数の調整領域に各々残留する、前記埋め込み材料層の単位面積あたりの平均体積を、前記調整領域に依らず一定の値とすることを特徴とする半導体装置の製造方法。
【請求項３】
前記各調整領域における前記マスクパターンの開口部の開口率を設定した後、前記ドライエッチングにより前記埋込み材料層を除去するエッチング深さを設定する請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記一定の値を、前記ドライエッチングを適用する前の状態において前記複数の調整領域のうち最も配線密度の小さい調整領域に残留する、前記埋め込み材料層の単位面積あたりの平均体積値とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記複数の調整領域を、各調整領域の配線パターンの密度の差が所定値以上になるように区分する請求項１または２記載の半導体装置の製造方法。
【請求項６】
前記所定のマスクパターンを、前記配線のパターンの形状・寸法、前記複数の調整領域の配線密度、および前記ドライエッチングにおける局所効果であるローディング効果に基づいて設定する請求項１または２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法、特に、形成された配線パターン上の埋め込み膜を研磨し平坦化する工程の改善に関する。
【背景技術】
【０００２】
半導体集積回路の分野では、微細化が進む一方、特殊な機能を持つ素子の開発も進展している。例えばＣＭＯＳイメージセンサと呼ばれる固体撮像素子などでは、従来の一般的な集積回路の構造とは別に、画素部、ＭＯＳキャパシタ部といった特殊構造がチップの中に組み込まれる。固体撮像素子においては、近年チップサイズの縮小と多画素化に伴い、特に、配線部の微細化が進んでいる。そのため、新たな平坦化技術として、ＳＬＳＩに遅れているが、近年ＣＭＰ研磨による層間膜の平坦化が行われている。
【０００３】
微細配線においては、コンタクトホールおよび配線部分のリソグラフィーの精度を確保することが必要である。一方、従来あまり問題とならなかったゲート配線の段差上における絶縁膜の平坦度に関し、ＣＭＰ研磨を適用することにより、局所段差は低減された反面、チップ全体に亘る高低差（グローバル段差）が問題となっている。すなわち、グローバル段差は、リソグラフィーに用いられる露光用の光の微細化に伴う短波長化とあいまって、焦点深度の不足をもたらし、コンタクトホール加工精度および配線加工精度を低下させ、信頼性の上で問題となっている。さらにグローバル段差により、チップの画素中心で層間膜が厚く、周辺で薄くなる状況は、中心と周辺で入射光強度が異なるシェーディング現象の要因となり得るため、極力低減する必要がある。
【０００４】
このグローバル段差は、ＣＭＰ研磨時に、絶縁膜の研磨レートが配線密度、即ち配線上に存在する酸化膜の体積に依存して低下することから生じている。図５に、固体撮像素子のグローバル段差の例を示す。（ａ）は、チップの面内における画素部、ＭＯＳキャパシタ部、及び周辺回路部の配置を示す。（ｂ）、（ｃ）はそれぞれ、（ａ）のＸ−Ｘ断面、Ｙ−Ｙ断面における、ＣＭＰ研磨後のＢＰＳＧ（ボロンフォスファーシリケートガラス）膜の膜厚分布を示す。各領域における配線密度に応じて、グローバル段差が発生している状態が判る。
【０００５】
グローバル段差を低減させるための従来技術として、例えば特許文献１に記載されている方法について、図６を参照して説明する。
【０００６】
まず図６（ａ）に示すように、半導体基板１１上にＳｉ3Ｎ4からなるストッパー層１２をパターニングし、ストッパー層１２をマスクとして異方性エッチングを行い、素子分離領域の溝１３を形成する。さらに、溝１３をＳｉＯ2からなる埋め込み材料１４で埋め込む。次に図６（ｂ）に示すように、埋め込み材料１４上に形成したフォトレジスト膜１５を、素子領域の直上に開口部１６を有するようにパターニングして、素子領域の反転パターンを形成する。次に図６（ｃ）に示すように、フォトレジスト膜１５をマスクにして素子領域上の埋め込み材料１４を異方性エッチングにより一部除去した後、フォトレジスト膜１５を除去する。このとき素子領域上のストッパー層１２がエッチングストッパーとして働く。この異方性エッチングにより、フォトレジスト膜１５の開口部１６周辺には、埋め込み材料１４からなる突起部７が残置される。但し、素子分離領域が狭い部分では、埋め込み材料１４が溝１３上部で平坦になるので、素子分離領域の幅を持つ突起部１７ａとなる。
【０００７】
その後、フォトレジスト膜１５を除去し、突起部１７を含んだ埋め込み材料１４表面を研磨する。図６（ｄ）に示すように、突起部１７はこの研磨の途中では突起部１７ｂとなる。さらに研磨が進行すると、図６（ｅ）に示すように、突起部１７ｂは消滅し、埋め込み材料１４の表面はほぼ完全に平坦になる。
【特許文献１】特許第２６８７９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来の方法は、半導体基板の溝に埋め込んだ絶縁膜を、溝の反転マスクを用いてストッパー膜までエッチングし、残った絶縁膜をＣＭＰ（Chemical Mechanical Polishing）研磨で平坦化する手法であるが、これは、ＳＴＩを対象にして行われるものである。従って、ゲート配線の段差上における絶縁膜の平坦化の場合は、上記従来技術において用いられるＳｉ3Ｎ4膜のストッパー層は形成されないため、上記従来技術を適用することはできない。
【０００９】
また、Ｓｉ3Ｎ4膜のストッパー層がない構造においては、反転マスクパターンのスペース幅が狭くなると、ドライエッチのマイクロローディング効果により、パターン間によってドライエッチの削れ深さが異なる。そのため、溝に埋め込まれた絶縁物の突起箇所の除去が不十分になり、ＣＭＰ研磨後の平坦性が悪化する。また、ストッパー膜がないことで、絶縁膜をＣＭＰ研磨した後の平坦性が当然のことながら悪化する。つまり、ストッパー層がない構造では、反転マスクパターンを用いる場合でも、ストッパー層が無い場合に適した手法を考える必要があった。
【００１０】
本発明は、最適なマスクパターンを用い、ゲート配線間に埋め込まれた絶縁膜をＣＭＰ研磨した後において、優れた平坦度をもたらす半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の第１の製造方法は、１チップの単位装置内に配線密度の異なる複数の領域が形成された半導体基板上に、前記複数の領域に形成された配線間の溝を埋め込むように埋め込み材料層を形成する工程と、所定のマスクパターンを前記埋込み材料層表面に形成する工程と、前記マスクパターンの開口部に露出した前記埋込み材料層をそれぞれ所定の深さだけドライエッチングにより除去する工程と、前記マスクパターンを除去した後、前記埋め込み材料層を研磨する工程とを備える。上記課題を解決するために、第１の製造方法は、前記配線密度に応じた所定の基準により複数の調整領域を設定し、前記ドライエッチングの工程の後に前記複数の調整領域に各々残留する、前記埋め込み材料層の単位面積あたりの平均体積を、前記調整領域に依らず一定の値とすることを特徴とする。
【００１２】
本発明の半導体装置の第２の製造方法は、複数の異なる配線が形成された半導体基板上に、前記配線間の溝を埋め込むように埋め込み材料層を形成する工程と、所定のマスクパターンを前記埋込み材料層上に形成する工程と、前記マスクパターンの開口部に露出した前記埋込み材料層をそれぞれ所定の深さだけドライエッチングにより除去する工程と、前記マスクパターンを除去した後、前記埋め込み材料層を研磨する工程とを備える。上記課題を解決するために、第２の製造方法は、前記配線密度に応じた所定の基準により複数の調整領域を設定し、前記ドライエッチングの工程の後に前記複数の調整領域に各々残留する、前記埋め込み材料層の単位面積あたりの平均体積を、前記調整領域に依らず一定の値とすることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置の製造方法によれば、埋め込み材料層を部分的にエッチング除去した後の複数の調整領域の配線上に残留する埋め込み材料の単位面積あたりの平均体積を調整領域に依らず一定の値とすることで、埋め込み材料層の下の配線の密度に関わらず、半導体基板全面で良好な平坦度を実現できる。
【発明を実施するための最良の形態】
【００１４】
本発明の半導体装置の製造方法において、好ましくは、前記各調整領域における前記マスクパターンの開口部の開口率を設定した後、前記ドライエッチングにより前記埋込み材料層を除去するエッチング深さを設定する。
【００１５】
また、前記一定の値を、前記ドライエッチングを適用する前の状態において前記複数の調整領域のうち最も配線密度の小さい調整領域に残留する、前記埋め込み材料層の単位面積あたりの平均体積値とすることができる。
【００１６】
また好ましくは、前記複数の調整領域を、各調整領域の配線パターンの密度の差が所定値以上になるように区分する。
【００１７】
また好ましくは、前記所定のマスクパターンを、前記配線のパターンの形状・寸法、前記複数の調整領域の配線密度、および前記ドライエッチングにおける局所効果であるローディング効果に基づいて設定する。
【００１８】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００１９】
図１Ａ〜図１Ｆは、本発明の一実施の形態における半導体装置の製造方法における、配線パターン上の埋め込み膜を研磨し平坦化する工程を示す。
【００２０】
図１Ａは、本実施の形態の工程に供される固体撮像素子における、画素部１ａ、ＭＯＳキャパシタ部１ｂ、周辺回路部１ｃ（スクライブレーンを含む）の断面を示す。画素部１ａでは、ゲート配線２ａの上にＴＥＯＳ（テトラエチルオルソシリケート）膜３が形成されている。ＭＯＳキャパシタ部１ｂ、周辺回路部１ｃでは、ゲート配線２ｂ、２ｃにサイドウォールが形成されている。画素部１ａは、サイドウォールエッチ時に図示しないレジストマスクで覆われているのでエッチングが進行せず、レジスト除去後、ＴＥＯＳ膜３が残った状態になっている。ゲート配線のパターン密度は、この場合、ＭＯＳキャパシタ部１ｂ、画素部１ａ、周辺回路部１ｃの順に高い。
【００２１】
まず、図１Ｂに示すように、ＢＰＳＧ膜４を成膜し、ＢＰＳＧ膜４がリフローしない温度でアニールして、ゲート配線２ａ、２ｂ、２ｃを埋め込む。その結果、画素部１ａ、ＭＯＳキャパシタ部１ｂ、周辺回路部１ｃのＢＰＳＧ膜４にそれぞれ、突起部４ａ、４ｂ、４ｃが形成される。ここで、図１Ｂに示すように、周辺回路部１ｃのＢＰＳＧ膜４における突起部４ｃ間に形成される平坦部を基準線５とする。突起部４ａ、４ｂ、４ｃの体積を、この基準線５より上の部分の体積Ｖ１、Ｖ２、Ｖ０により比較する（後述）。この基準線５より上の部分のＢＰＳＧ膜４の体積を、以下の説明においては、突起体積と称する。
【００２２】
次に図１Ｃに示すように、ＢＰＳＧ膜４上に、フォトレジストからなるマスクパターン６ａ、６ｂ、６ｃをフォトリソグラフィーにより形成する。マスクパターン６ａ、６ｂ、６ｃの開口部の寸法、すなわち開口率は、後述する計算に基づいて設定する。
【００２３】
次に図１Ｄに示すように、マスクパターン６ａ、６ｂ、６ｃを通して、各々の領域に対応した所定の深さだけエッチングを行う。図１Ｄには、後述するマスクパターン６ａ、６ｂ、６ｃの寸法、およびエッチングの深さを設定するための計算に用いる記号を示す。画素部１ａ、ＭＯＳキャパシタ部１ｂのマスクパターン６ａ、６ｂの開口率をそれぞれ、α１、α２で表す。画素部１ａ、ＭＯＳキャパシタ部１ｂのエッチング深さをそれぞれ、ｄ１、ｄ２で表す。画素部１ａ、ＭＯＳキャパシタ部１ｂ、周辺回路部１ｃの面積をそれぞれ、Ｓ１、Ｓ２、Ｓ０で表す。
【００２４】
次に図１Ｅに示すように、マスクパターン６ａ、６ｂ、６ｃを除去することにより、ＢＰＳＧ膜４の突起部４ａ、４ｂがそれぞれ細分化された、新たな突起部４ｄ、４ｅが露出する。突起部４ｃはエッチングされないので、元のままである。このＢＰＳＧ膜４に対してＣＭＰ研磨を行うことにより、図１Ｆに示すように、ＢＰＳＧ膜４の表面４ｆが平坦化される。
【００２５】
この製造方法において、マスクパターン６ａ、６ｂ、６ｃの開口率、およびエッチング深さを、ドライエッチング後に各領域に各々残留するＢＰＳＧ膜４の単位面積あたりの平均体積が、領域に依らず一定の値となるように設定する。それにより、ＣＭＰ研磨を行った後のＢＰＳＧ膜４は、グローバル段差が低減された良好な平坦度が得られる。
【００２６】
次に、ドライエッチング後に各領域に各々残留するＢＰＳＧ膜４の単位面積あたりの平均体積を、領域に依らず一定の値とするためのマスクパターン６ａ、６ｂ、６ｃの開口率、エッチング深さを設定する方法について説明する。
【００２７】
上述のように、図１Ｂに示す基準線５より上の部分のＢＰＳＧ膜４の体積を、突起体積と称する。突起体積の計算を簡単にするため、実際に製造された固体撮像素子の図１Ｂの工程における断面ＳＥＭ写真（図示せず）の寸法に基づき、突起部の断面形状を、例えば曲線は直線近似等して求める。ただし、近似方法が粗ければ、実際の値と比べ誤差が大きくなるので、できるだけ実際の値に近くなるよう近似することが望ましい。
【００２８】
さらに、ＣＡＤのゲート配線図面に基づく、画素部１ａ、ＭＯＳキャパシタ部１ｂ、周辺回路部１ｃのゲート配線の平面形状と、上述のようにして求めた突起部の断面形状とから、画素部１ａ、ＭＯＳキャパシタ部１ｂ、周辺回路部１ｃの突起体積Ｖ１、Ｖ２、Ｖ０を算出する。また、各領域の面積Ｓ１、Ｓ２、Ｓ０を算出する。
【００２９】
ここで、周辺回路部１ｃのマスクパターン６ｃについては、この周辺回路部１ｃと同じパターンの配線のみがウエハ面内に存在する場合、グローバル段差が１００ｎｍ程度であることが、実験により判っている。それは、図５に示したような固体撮像素子のチップ内のグローバル段差よりも小さいため、この周辺回路部１ｃのレジストパターン６ａとしては、全てのフォトレジストを残すので、ここのＢＰＳＧ突起体積Ｖ０は、エッチング後に変化しない。
【００３０】
以下に、レジストパターン６ａ、６ｂ等の寸法を設定する方法について説明する。なお、以下の説明では、レジストパターンを各々設定する複数の調整領域を設定するために、チップ上を配線密度に応じてｋ個（ｋ＝１、２、…、ｎ）のブロックに区分し、ｋ個の種類のレジストパターンを形成する場合に一般化して説明する。エッチング後のＢＰＳＧ突起４ａ、４ｂ、４ｃは、単位面積あたりの体積を各パターンで等しくするので、式（１）の関係が成立する。
【００３１】
【数１】
2005302894.tif 000003
【００３２】
この式において、各記号の意味は以下のとおりである。
【００３３】
Ｖｋ：ｋ個目パターン箇所の突起体積  （ｋ＝１、２、…、ｎ）
Ｓｋ：Ｖｋを算出した各パターン箇所の調整領域の面積
ｖｋ：ｋ個目パターンのエッチング体積
画素部１ａのエッチング体積ｖ１、ＭＯＳキャパシタ部１ｂのエッチング体積ｖ２等は、それぞれ、式（２）、式（３）、式（４）のようにおける。この式において、αｋは、ｋ個目パターンのマスク開口率、ｄｋはｋ個目パターンのエッチング深さである。
【００３４】
【数２】
2005302894.tif 000004
【００３５】
式（２）、式（３）、式（４）は、画素部１ａのエッチング深さｄ１、ＭＯＳキャパシタのエッチング深さｄ２、等を表すように変形すれば、式（５）、式（６）、式（７）のようになる。
【００３６】
【数３】
2005302894.tif 000005
【００３７】
ここで、エッチング前の基準線５から上の、画素部１ａの突起４ａのＢＰＳＧ平均膜厚をｔ１、ＭＯＳキャパシタ部１ｂの突起４ｂのＢＰＳＧ平均膜厚をｔ２、周辺回路部１ｃの突起４ｃのＢＰＳＧ平均膜厚をｔ０等とおく。すなわち、ｋ個目パターン箇所における突起を面積Ｓｋで除した平均膜厚をｔｋとおくと、式（５）、式（６）、式（７）は、更に式（８）、式（９）、式（１０）と簡略化できる。
【００３８】
【数４】
2005302894.tif 000006
【００３９】
ここで、マイクロローディング効果による影響を導入する。マイクロローディング効果は、例えば、図２のように示される。マイクロローディング効果については、テスト用のマスクを作成して、事前に調べておく必要がある。図１Ｄに示すリソパターン幅ｗ１、ｗ２等が、エッチング深さに与える影響は、式（１１）のように表すことができる。係数μｋは、ｋ個目パターン箇所におけるマイクロローディング効果を示す値であり、図２のグラフより値を読み取る。
【００４０】
【数５】
2005302894.tif 000007
【００４１】
式（１１）を用いれば、式（８）から式（１２）が得られる。
【００４２】
【数６】
2005302894.tif 000008
【００４３】
式（１２）から、式（９）を用いて式（１３）が得られる。
【００４４】
【数７】
2005302894.tif 000009
【００４５】
式（１３）は、式（１４）のように変形することができる。
【００４６】
【数８】
2005302894.tif 000010
【００４７】
式（１４）を一般式にすると、式（１５）のような関係となる。
【００４８】
【数９】
2005302894.tif 000011
【００４９】
式（８）、（９）、（１０）を一般化すると、式（１６）のようになる。
【００５０】
【数１０】
2005302894.tif 000012
【００５１】
各パターンの開口率の関係が式（１５）を満足することを前提として、式（１６）に基づいてエッチング深さを決定できる。なお、式（１５）を満たしたとき、図１Ｃ、１Ｄに示すように、マスクパターン６ａ、６ｂの端は、画素部１ａ、ＭＯＳキャパシタ部１ｂにおける突起４ａ、４ｂ上にあることが望ましく、エッチング深さは基準線５より上であることが望ましい。
【００５２】
図３に、本実施の形態による方法と従来方法の場合について、グローバル段差を比較した結果を示す。本実施の形態による方法で、グローバル段差が低減できていることが明らかである。
【００５３】
なお、図１には、３種類のパターンの場合について示したが、区分されたブロックの数が複数であれば、本実施の形態による効果を得ることができる。ブロックに区分する際の要点は、基準線から上の埋め込み材料層の平均体積が、ブロック毎に十分に差異が出るようにすることである。図４に、ブロックに区分する仕方の例を示す。
【００５４】
区分の仕方としては、例えば図４（ａ）に示すように、マスクパターンを発生させるルールの違いで分離する方法、すなわち、画素部１ａと、ＭＯＳキャパシタ部及び周辺回路部の統合部７との間で、ブロック分離を行う方法がある。あるいは、図４（ｂ）に示すように、ＣＭＰ研磨前の埋め込み材料層の平均体積で最も差がでるブロック毎に分離する方法等を用いることもできる。すなわち、図１に示したものと同様、画素部１ａと、ＭＯＳキャパシタ部１ｂと、周辺回路部１ｃをそれぞれ分離する。ＭＯＳキャパシタ部１ｂと周辺回路部１ｃとの分離で平均体積の差が最も出る。なお、画素部１ａと、ＭＯＳキャパシタ部１ｂと、周辺回路部１ｃの各部において、さらにその中でエリアを小さくして平均体積に差が出る場合、必要に応じてそのようにブロックを分離してもよい。
【００５５】
各ブロック分離を決定する際には、埋め込み材料層の平均体積にそれぞれ差がある場合、すなわち、画素部１ａ≠ＭＯＳキャパシタ部１ｂ≠周辺回路部１ｃの場合は、図４（ｂ）のように区分する。埋め込み材料層の平均体積に差がない場合は、ブロックを統合する。例えば、画素部１ａ＝ＭＯＳキャパシタ部１ｂ≠周辺回路部１ｃの場合は、図４（ｃ）のように、画素部１ａ及びＭＯＳキャパシタ部を統合部８として区分する。画素部１ａ＝周辺回路部１ｃ≠ＭＯＳキャパシタ部１ｂの場合は、図４（ｄ）のように、画素部１ａ及び周辺回路部を統合部９として区分する。
【００５６】
また、上述の例では、突起体積の比較に際して、固体撮像素子の１チップの中における画素部１ａ、ＭＯＳキャパシタ部１ｂ、周辺回路部１ｃの各体積Ｖ１、Ｖ２、Ｖ０と、その各エリア面積Ｓ１、Ｓ２、Ｓ０を算出したが、マスク開口率α１、α２と、エッチング前の基準線から上の突起箇所のＢＰＳＧ平均膜厚ｔ１、ｔ２、ｔ０が変わらないのであれば、計算する各エリアＳ１、Ｓ２、Ｓ３の範囲を縮小してもよい。
【００５７】
また、Ｖ０＝０の場合でも本実施の形態の方法を適用可能であり、その場合下記の式（１７）を満たせば良い。
【００５８】
【数１１】
2005302894.tif 000013
【００５９】
このとき、ｄ１は、
【００６０】
【数１２】
2005302894.tif 000014
【００６１】
となり、αｋ、ｄｋは、それぞれ式（１９）、式（２０）のように一般化できる。
【００６２】
【数１３】
2005302894.tif 000015
【００６３】
以上のように、平坦化のための研磨前に配線上に残留する埋め込み材料層の単位面積あたりの体積を、領域にかかわらず一定にすることで、配線密度の異なる複数の領域が一製品上に存在する場合でも良好な平坦性を実現できる。さらに、製品の品種に関わらず上記単位面積に残留する埋め込み材料層の体積を所定の一定値に調整することで、製品の品種に依らず研磨レートが一定となるため、処理時間を一定に定めることが可能となり、研磨に関わる手順の簡素化が可能となり、生産効率が飛躍的に増大する。
【産業上の利用可能性】
【００６４】
本発明の半導体装置の製造方法によれば、埋め込み材料層の下の配線の密度に関わらず、半導体基板全面で良好な平坦度を実現できので、ＣＭＯＳイメージセンサ等の半導体製品の製造に有用である。
【図面の簡単な説明】
【００６５】
【図１Ａ】本発明の実施形態における半導体装置の製造方法の工程を示す断面図
【図１Ｂ】図１Ａの次の工程を示す断面図
【図１Ｃ】図１Ｂの次の工程を示す断面図
【図１Ｄ】図１Ｃの次の工程を示す断面図
【図１Ｅ】図１Ｄの次の工程を示す断面図
【図１Ｆ】図１Ｅの次の工程を示す断面図
【図２】ドライエッチにおけるマイクロローディング効果を示すグラフ
【図３】本発明のグローバル段差低減に有効な手法であること示す結果を示す図
【図４】チップ面をブロックに区分する仕方の例を示す平面図
【図５】従来例における埋めこみ層を平坦化する工程を示す断面図
【図６】固体撮像素子のグローバル段差を示す図
【符号の説明】
【００６６】
１ａ  画素部
１ｂ  ＭＯＳキャパシタ部
１ｃ  周辺回路部
２ａ、２ｂ、２ｃ  ゲート配線
３  ＴＥＯＳ膜
４  ＢＰＳＧ膜
４ａ、４ｂ、４ｃ、４ｄ、４ｅ  突起部
４ｆ  表面
５  基準線
６ａ、６ｂ、６ｃ  マスクパターン
７、８、９  統合部
【図１Ａ】
2005302894.tif 000016
【図１Ｂ】
2005302894.tif 000017
【図１Ｃ】
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【図１Ｄ】
2005302894.tif 000019
【図１Ｅ】
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【図１Ｆ】
2005302894.tif 000021
【図２】
2005302894.tif 000022
【図３】
2005302894.tif 000023
【図４】
2005302894.tif 000024
【図５】
2005302894.tif 000025
【図６】
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