(57)【要約】【課題】  同一基板上に、膜厚、膜種の異なる複数のトランジスタを形成する。【解決手段】  下層基板を、それぞれ第１、第２、第３のトランジスタを形成するための第１、第２、第３の領域に分離し、第１〜第３の領域に第１の絶縁膜を形成する。その後、第２、第３の領域の第１の絶縁膜を選択的に除去する。次に、基板全体に高誘電率膜を形成して、第１、第２の領域に形成された高誘電率膜を除去する。そして第１〜第３の領域にそれぞれゲート電極を形成する。このようにして、１の基板上に第１〜第３のトランジスタを備える半導体装置が形成される。この半導体装置において、第１のトランジスタのゲート絶縁膜は第２のトランジスタのゲート絶縁膜より厚い。また、第３のトランジスタのゲート絶縁膜は第２のトランジスタのゲート絶縁膜と同じ材料、かつ、同じ膜厚の界面ゲート絶縁膜と、界面ゲート絶縁膜より誘電率の高い高誘電率膜とを含む積層膜により構成される。【選択図】      図１
2005051178.tif 000002
【特許請求の範囲】
【請求項１】
第１のゲート絶縁膜と、第１のゲート電極とを含む第１のトランジスタと、
第２のゲート絶縁膜と、第２のゲート電極とを含む第２のトランジスタと、
を備え、
前記第１のゲート絶縁膜は、第１の絶縁膜からなり、
前記第２のゲート絶縁膜は、前記第１の絶縁膜より膜厚の薄い界面ゲート絶縁膜と、前記界面ゲート絶縁膜より誘電率の高い高誘電率膜と、を含むことを特徴とする半導体装置。
【請求項２】
前記第２のゲート絶縁膜は、更に、前記高誘電率膜上に、上層ゲート絶縁膜を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記界面ゲート絶縁膜は、シリコン酸化膜換算膜厚が、１．０nm程度であり、
前記高誘電率ゲート絶縁膜は、等価酸化膜換算膜厚が、０．６nm程度であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の絶縁膜は、等価酸化膜換算膜厚が、３．０〜７．０nm程度であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記界面ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜とシリコン窒化膜との積層膜、シリコン酸化膜とシリコン酸窒化膜との積層膜、あるいは、シリコン窒化膜とシリコン酸窒化膜との積層膜であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記第１の絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜とシリコン窒化膜との積層膜、シリコン酸化膜とシリコン酸窒化膜との積層膜、あるいは、シリコン窒化膜とシリコン酸窒化膜との積層膜であることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記半導体装置は、更に、第３のゲート絶縁膜と、第３のゲート電極とを含む第３のトランジスタを備え、
前記第３のゲート絶縁膜は、前記界面ゲート絶縁膜と、同じ材料、かつ、同じ膜厚であることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
下層基板を、それぞれ、第１のトランジスタ、第２のトランジスタを形成するための、第１、第２の領域に分離する分離工程と、
前記第１、第２の領域に、第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記第２の領域に形成された前記第１の絶縁膜を、選択的に除去する第１の絶縁膜除去工程と、
前記基板全体に、高誘電率膜を形成する高誘電率膜形成工程と、
前記第１の領域に形成された高誘電率膜を除去する高誘電率膜除去工程と、
前記第１、第２の領域に、それぞれ、ゲート電極を形成するゲート電極形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
下層基板を、それぞれ、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、を形成するための、第１、第２、第３の領域に分離する分離工程と、
前記第１、第２、第３の領域に、第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記第２、第３の領域に形成された前記第１の絶縁膜を、選択的に除去する第１の絶縁膜除去工程と、
前記基板全体に、高誘電率膜を形成する高誘電率膜形成工程と、
前記第１、第３の領域に形成された高誘電率膜を除去する高誘電率膜除去工程と、
前記第１、第２、第３の領域に、それぞれ、ゲート電極を形成するゲート電極形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１の絶縁膜形成工程は、熱酸化により行うことを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の絶縁膜除去工程の後、前記高誘電率膜形成工程前に、前記第２及び/または第３の領域に、前記第１の絶縁膜より薄い第２の絶縁膜を形成する第２の絶縁膜形成工程を備えることを特徴とする請求項８から１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第２の絶縁膜は、プラズマ励起熱酸窒化により形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記高誘電率膜形成工程の後、前記高誘電率膜上に、上層ゲート絶縁膜を形成する上層ゲート絶縁膜形成工程を備えることを特徴とする請求項８から１２のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及び半導体装置の製造方法に関するものである。更に、具体的には、１の半導体装置内に、ゲート絶縁膜の膜種、膜厚の異なる複数のトランジスタを備える半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の微細化技術の進歩に伴い、素子の寸法は縮小され、１チップ内に、１千万個以上のトランジスタを集積することが可能となっている。また、これに伴い、従来、複数の半導体装置を用いて実現していた機能を、１の半導体装置で実現できるようになっている。このように、１の装置に多種の機能を備える半導体装置は、ＳｏＣ（System on Chip）と呼ばれ、近年、広く用いられるようになっている。
【０００３】
このように、複数の機能を実現するＳｏＣにおいて、その入出力回路部は、外部の電圧に直接接続し、この電圧により直接駆動する必要がある。従って、入出力回路部に用いられるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor；電界効果トランジスタ）には、高耐圧性が要求される。このため、入出力回路部のＭＩＳＦＥＴにおいては、ある程度、膜厚の厚いゲート絶縁膜が必要となる。具体的に、例えば、３．３Ｖ系の入出力回路用ＭＩＳＦＥＴでは、６．０nm〜１０nm程度の厚いゲート絶縁膜が用いられている。
【０００４】
一方、ロジック回路部では、消費電力を低減するため、駆動電圧の低電圧化が図られている。また、同時に、駆動電圧の低電圧化による駆動電流の低下を防止するため、ロジック回路部において用いるＭＩＳＦＥＴのゲート絶縁膜は、薄膜化が進められている。
【０００５】
また、ＳｏＣのロジック回路部に使用されるＭＩＳＦＥＴは、比較的高速の動作を要求される低消費電力版（ＬＯＰ；Low Operating Power）と、待機電力の低い低待機電力版（ＬＳＴＰ；Low Stand-by Power）等に分類される。ＩＴＲＳ（The International Technology Roadmap for Semiconductor；国際半導体技術ロードマップ）によれば、６５nm技術世代において、ＬＯＰ用ＭＩＳＦＥＴのゲート絶縁膜のＥＯＴ（シリコン酸化膜換算膜厚）は、１．０nm〜１．４nm、ＬＳＴＰ用ＭＩＳＦＥＴのゲート絶縁膜のＥＯＴは、１．２nm〜１．６nmが目標値として推奨されている。一方、ＬＯＰ用ＭＩＳＦＥＴのゲート絶縁膜の許容リーク電流は、ＥＯＴが最も大きな値となる場合に、７００pA、ＬＳＴＰ用ＭＩＳＦＥＴのゲート絶縁膜の許容リーク電流は、１pAが、目標値として推奨されている。
【０００６】
ゲート絶縁膜としては、従来、ＳｉＯ２膜が多用されてきたが、ＳｉＯ２膜は、膜厚が２nm以下となると、リーク電流の問題を無視できなくなる。このため、膜厚２nm以下が要求される、６５nm技術世代の、ＬＯＰ用、ＬＳＴＰ用ＭＩＳＦＥＴにおいては、ＳｉＯ２膜単層では、ゲート絶縁膜として用いることはできない。一方、ＳｉＯＮ膜をゲート絶縁膜とする場合、膜厚１nm程度を確保できれば、ＬＯＰ用ＭＩＳＦＥＴでの許容リーク電流の目標値は達成することができる。
【０００７】
しかし、ＬＳＴＰ用ＭＩＳＦＥＴにおいては、ゲート絶縁膜として、ＳｉＯＮ膜を用いると、ＥＯＴを目標値１．２nm〜１．６nm程度とした場合、同時に、許容リーク電流の目標値１pAを達成することはできない。従って、物理的な膜厚をより厚く形成して、トンネル電流を防止しつつ、トランジスタ電流を決定する実効的な膜厚を、十分に小さくして消費電力の増大を抑えることができる高誘電率膜を用いることが必須となる（例えば、特許文献１参照）。
【０００８】
ところで、ゲート絶縁膜のＥＯＴは、ゲート絶縁膜が積層膜で構成される場合、各膜のＥＯＴの和である。即ち、界面ゲート絶縁膜と、高誘電率膜との積層膜を用いる場合には、界面ゲート絶縁膜のＥＯＴと、高誘電率膜のＥＯＴの和が、ゲート絶縁膜全体のＥＯＴとなる。ここで、高誘電率膜をゲート絶縁膜に用いる場合には、界面ゲート絶縁膜は、製造上必須の膜である。そして、例えば、リーク電流防止のため、比誘電率ｋ＝２０、膜厚３nmの高誘電率膜を用いる場合、この高誘電率膜のＥＯＴは、０．６nmである。従って、例えば、上述のような、６５nm技術世代のＥＯＴを達成するためには、界面ゲート絶縁膜のＥＯＴは、ＬＯＰ用ＭＩＳＦＥＴ、ＬＳＴＰ用ＭＩＳＦＥＴ、それぞれにおいて、０．４〜０．８nm、０．６〜１．０nmとする必要がある。
【０００９】
しかし、界面ゲート絶縁膜をＥＯＴ１nm以下に形成することは、技術的に困難である。また、上述のように、１nm以下の界面ゲート絶縁膜を形成しても、１nm以下の界面ゲート絶縁膜に、リーク電流防止のため、高誘電率膜を積層する必要がある。しかし、１nm以下の界面ゲート絶縁膜と高誘電率膜との積層構造のゲート絶縁膜を用いる場合、トランジスタの実効移動度は、シリコン酸窒化膜単層のゲート絶縁膜を用いたトランジスタの実効移動度に比較して、非常に小さくなってしまうため問題である。
【００１０】
また、膜厚６nmのＳｉＯ２膜上に、３nmの高誘電率膜を堆積した構造のゲート絶縁膜においては、リーク電流が、局所的に大きいことが判っている（例えば、非特許文献１参照）。
【００１１】
【特許文献１】特開２００２−１１０８１２号公報
【非特許文献１】第４９回応用物理学関係連合講演会  講演予稿集  ８２０頁  ２８Ｐ−Ａ−１０
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従って、この発明は、以上の問題を解決し、１の半導体装置内に、要求される機能に応じた、異なる膜種、膜厚のゲート絶縁膜を有するトランジスタを形成し、かつ、各トランジスタにおいて、許容されるリーク電流に応じてリーク電流を抑え、更に、実効移動度の低下を抑えるように改良した半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１３】
この発明に係る半導体装置は、第１のゲート絶縁膜と、第１のゲート電極とを含む第１のトランジスタと、
第２のゲート絶縁膜と、第２のゲート電極とを含む第２のトランジスタと、
を備え、
前記第１のゲート絶縁膜は、第１の絶縁膜からなり、
前記第２のゲート絶縁膜は、前記第１の絶縁膜より膜厚の薄い界面ゲート絶縁膜と、前記界面ゲート絶縁膜より誘電率の高い高誘電率膜と、を含むものである。
【００１４】
また、この発明の半導体装置の製造方法は、下層基板を、それぞれ、第１のトランジスタ、第２のトランジスタを形成するための、第１、第２の領域に分離する分離工程と、
前記第１、第２の領域に、第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記第２の領域に形成された前記第１の絶縁膜を、選択的に除去する第１の絶縁膜除去工程と、
前記基板全体に、高誘電率膜を形成する高誘電率膜形成工程と、
前記第１の領域に形成された高誘電率膜を除去する高誘電率膜除去工程と、
前記第１、第２の領域に、それぞれ、ゲート電極を形成するゲート電極形成工程と、
を備えるものである。
【発明の効果】
【００１５】
この発明によれば、１の半導体装置内に、膜厚の厚い絶縁膜をゲート絶縁膜とするトランジスタと、膜厚の薄い絶縁膜をゲート絶縁膜とするトランジスタと、膜厚の薄い絶縁膜と、その上に積層された誘電率の高い高誘電率膜との積層膜からなるゲート絶縁膜を有するトランジスタとが形成されている。したがって、この半導体装置に形成された各トランジスタは、用途に応じて、それぞれに必要なＥＯＴを確保しつつ、許容リーク電流の目標値を達成することができる。
【００１６】
また、この発明によれば、膜厚の厚い絶縁膜を形成した後、ある領域において、この絶縁膜を選択的に除去し、除去した部分に、高誘電率膜を形成する。更に、一部分の高誘電率膜を除去する。これにより、膜厚の厚い絶縁膜、膜厚の薄い絶縁膜、膜厚の薄い絶縁膜と高誘電率膜との積層膜、を、それぞれゲート絶縁膜とする３種類のトランジスタを半導体装置内に形成することができる。従って、用途に応じてトランジスタを容易に形成することができ、かつ、各トランジスタにおいて、それぞれに必要なＥＯＴ及び、許容リーク電流の目標値を達成することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【００１８】
実施の形態．
図１は、この発明の実施の形態におけるＳｏＣ１００を説明するための断面模式図である。
図１に示すように、ＳｏＣ１００は、Ｓｉ基板２に、入出力回路用の電界効果トランジスタ（ＭＩＳＦＥＴ；Metal Insulator Semiconductor Field Effect Transistor）１１０（以下、入出力用ＭＩＳＦＥＴ１１０、とする）と、ＬＳＴＰ（低待機電圧；Low Stand-by Power）用のＭＩＳＦＥＴ１２０（以下、ＬＳＴＰ用ＭＩＳＦＥＴ１２０、とする）と、ＬＯＰ（低消費電力；Low Operating Power）用の電界効果トランジスタ（ＭＩＳＦＥＴ；Metal Insulator Semiconductor Field Effect Transistor）１３０（以下、ＬＯＰ用ＭＩＳＦＥＴ１３０、とする）と、を含んで構成される。
【００１９】
入出力用、ＬＯＰ用、ＬＳＴＰ用ＭＩＳＦＥＴ１１０、１２０、１３０は、P型のＳｉ基板２の、素子分離領域（ＳＴＩ；Shallow Trench Isolation）４により分離された各領域に、それぞれ、形成されている。
素子分離領域４により分離された各領域において、Ｓｉ基板２には、ｎ型の不純物が注入された拡散層６が形成されている。
【００２０】
入出力用ＭＩＳＦＥＴ１１０においては、Ｓｉ基板２の拡散層６に挟まれたチャネル領域上には、ゲート絶縁膜として、表面が窒化されたＳｉＯ２膜（熱酸化膜）１０が形成されている。ＳｉＯ２膜１０の膜厚は、約７．０nmである。また、ＬＳＴＰ用ＭＩＳＦＥＴ１２０、ＬＯＰ用ＭＩＳＦＥＴ１３０においては、それぞれ、チャネル領域上に、ＳｉＯＮ膜１２が形成されている。ＳｉＯＮ膜１２のＥＯＴ（シリコン酸化膜換算膜厚）は、約１．０nmである。ＬＳＴＰ用ＭＩＳＦＥＴ１２０においては、ゲート絶縁膜として、ＳｉＯＮ膜１２上に、ＨｆＯ２膜１４が形成され、ＨｆＯ２膜１４上に、ＳｉＮ膜１６が形成されている。即ち、ＬＳＴＰ用ＭＩＳＦＥＴ１２０においては、ゲート絶縁膜は、界面ゲート絶縁膜の役割を果たすＳｉＯＮ膜１２と、高誘電率膜であるＨｆＯ２膜１４と、上層ゲート絶縁膜であるＳｉＮ膜１６との積層構造となっている。ここで、ＨｆＯ２膜は、約２．０nm、ＥＯＴは、約０．４nmであり、ＳｉＯＮ膜１６のＥＯＴは、約０．２nmである。また、ＬＯＰ用ＭＩＳＦＥＴ１３０のゲート絶縁膜は、ＳｉＯＮ膜１２単層で構成されている。
【００２１】
また、入出力用、ＬＳＴＰ用、ＬＯＰ用ＭＩＳＦＥＴ１１０、１２０、１３０のそれぞれにおいて、各ゲート絶縁膜上に、ゲート電極２０が形成されている。また、ゲート電極２０の側壁部には、サイドウォール２２が形成されている。また、各ゲート電極２０の表面と、Ｓｉ基板２の拡散層６表面の、ゲート電極２０及びサイドウォール２２が形成されていない部分とは、シリサイド化され、それぞれに、ＣｏＳｉ層２４が形成されている。
【００２２】
また、各ゲート絶縁膜、ゲート電極２０、サイドウォール２２を埋め込むようにして、Ｓｉ基板２上に、層間絶縁膜３０が形成されている。層間絶縁膜３０には、その表面から、拡散層６表面の各ＣｏＳｉ層２４に達するコンタクトプラグ３２が形成され、各コンタクトプラグ３２上には、金属配線３４が形成されている。
【００２３】
このように構成されたＳｏＣ１００において、入出力用ＭＩＳＦＥＴ１１０のゲート絶縁膜は、膜厚約７．０nmのＳｉＯ２膜１０により構成されている。これにより、入出力用ＭＩＳＦＥＴ１１０においては、外部から直接入力される電圧等、高圧の電圧に対して耐久性が強くなっている。また、ＬＳＴＰ用ＭＩＳＦＥＴ１２０において、ゲート絶縁膜は、ＳｉＯＮ膜１２と、ＨｆＯ２膜１４と、ＳｉＮ膜１６との積層構造となっている。この各膜のＥＯＴは、それぞれ、約１．０nm、約０．４nm、約０．２nmであり、ゲート絶縁膜全体で、約１．６nmと、比較的薄くなっている。また、高誘電率膜であるＨｆＯ２膜１４をゲート絶縁膜として用いることにより、リーク電流は、１pA以下に抑えられている。また、ＬＯＰ用ＭＩＳＦＥＴ１３０のゲート絶縁膜は、ＥＯＴ約１．０nmのＳｉＯＮ膜１２により構成されている。これにより、低消費電力のトランジスタが実現されている。また、ＳｉＯＮ膜を用いることにより、リーク電流を、ＥＯＴ＝１．４nmにおける６５nm技術世代の目標値である７００pA以下に抑えることはできないものの、ＬＯＰの中でも、高速用途のリーク電流の目標値である１０nA以下には抑えることができる。
【００２４】
図２は、この発明の実施の形態におけるＳｏＣ１００の製造方法を説明するためのフロー図である。また、図３〜図５は、ＳｏＣ１００の各製造工程における状態を説明するための断面模式図である。
以下、図１〜図５を用いて、この発明の実施の形態におけるＳｏＣ１００の製造方法について詳細に説明する。
【００２５】
まず、図３に示すように、Ｓｉ基板２に、素子分離領域４を形成し（ステップＳ２）、Ｓｉ基板２を、それぞれ、入出力用ＭＩＳＦＥＴ１１０、ＬＳＴＰ用ＭＩＳＦＥＴ１２０、ＬＯＰ用ＭＩＳＦＥＴ１３０を形成する領域に分離する。以下、簡略化のため、入出力用ＭＩＳＦＥＴ１１０、ＬＳＴＰ用ＭＩＳＦＥＴ１２０、ＬＯＰ用ＭＩＳＦＥＴ１３０を形成する各領域を、それぞれ、入出力用領域、ＬＳＴＰ用領域、ＬＯＰ用領域と称することとする。また、全ての領域を含んで、かつ、Ｓｉ基板２と、その時点において既にＳｉ基板２上方に積層された各膜とを含んで、全体を、基板と称することとする。
【００２６】
図３に示すように、Ｓｉ基板２上の、各領域に、ＳｉＯ２膜４０を形成する（ステップＳ４）。ここでは、熱酸化により、ＳｉＯ２膜４０を形成する。ＳｉＯ２膜４０は、後に、入出力用ＭＩＳＦＥＴ１１０のゲート絶縁膜であるＳｉＯ２膜１０となる膜であるが、現段階での膜厚は、約６．９nmであり、また、この段階では、ＬＳＴＰ用、ＬＯＰ用領域にも形成されている。
【００２７】
次に、図４に示すように、入出力用領域を覆うレジストマスク４２を、リソグラフィ技術により形成する（ステップＳ６）。その後、レジストマスク４２をマスクとして、ＬＳＴＰ用領域及びＬＯＰ用領域のＳｉＯ２膜４０を除去する（ステップＳ８）。
【００２８】
次に、レジストマスク４２を除去する（ステップＳ１０）。その後、図５に示すように、ＬＳＴＰ用領域、ＬＯＰ用領域に、ＳｉＯＮ膜１２を形成する（ステップＳ１２）。ＳｉＯＮ膜１２は、ＬＳＴＰ用ＭＩＳＦＥＴ１２０における界面ゲート絶縁膜となる膜であり、また、ＬＯＰ用ＭＩＳＦＥＴ１３０におけるゲート絶縁膜となる膜である。ＳｉＯＮ膜１２は、プラズマ励起熱酸窒化によって、膜厚が、約１．０nmとなるように形成する。また、このとき、同時に、入出力用領域のＳｉＯ２膜４０の膜厚も増加し、ＥＯＴ約７．０nmのＳｉＯ２膜１０となる。
【００２９】
次に、図６に示すように、基板全面に、ＨｆＯ２膜１４を形成する（ステップＳ１４）。ここでは、ＣＶＤ（Chemical Vapor Deposition；化学気相成長）法を用いて、膜厚が、約２．０nmとなるように成膜する。このとき、ＨｆＯ２膜１４のＥＯＴは、約０．４nmである。尚、ここで形成するＨｆＯ２膜１４は、ＬＳＴＰ用ＭＩＳＦＥＴ１２０のゲート絶縁膜中の、高誘電率膜となる膜である。その後、微量の酸素を含む窒素雰囲気中で、約１０００℃の熱処理を行う（ステップＳ１６）。
【００３０】
次に、ＨｆＯ２膜１４上に、ＳｉＮ膜１６を形成する（ステップＳ１８）。ここでは、ＣＶＤ法を用いて、ＳｉＮ膜１６の膜厚が約０．４nmとなるように成膜する。ＳｉＮ膜１６のＥＯＴは、約０．２nmである。なお、ここで形成するＳｉＮ膜１６は、ＬＳＴＰ用ＭＩＳＦＥＴ１２０のゲート絶縁膜中で、上層ゲート膜となる材料膜である。
【００３１】
次に、図７に示すように、リソグラフィ技術により、ＬＳＴＰ用領域を覆うレジストマスク４４を形成する（ステップＳ２０）。その後、レジストマスク４４をマスクとして、ドライエッチングにより、入出力用領域及びＬＯＰ用領域の、ＳｉＮ膜１６と、ＨｆＯ２膜１４の一部とを除去する（ステップＳ２２）。
【００３２】
次に、図８に示すように、レジストマスク４４を除去する（ステップＳ２４）。さらに、ウェットエッチングにより、入出力用領域及びＬＯＰ用領域に残るＨｆＯ２膜１４を、選択的に除去する（ステップＳ２６）。なお、ここで、先に形成した、ＳｉＮ膜１６は、レジストマスク４４形成のためのリソグラフィ工程、特に、現像工程や、あるいは、レジストマスク４４を除去する工程の際、必要な部分のＨｆＯ２膜１４が、同時にエッチングされるのを抑える役割を果たす。
【００３３】
次に、図９に示すように、基板全面に、ポリシリコン膜４６を形成し（ステップＳ２８）、更に、ポリシリコン膜４６上に、ＣＶＤ法により、膜厚２０nmのＳｉＯ２膜４８を形成する（ステップＳ３０）。ポリシリコン膜４６は、後の加工により、ゲート電極２０となる材料膜である。
【００３４】
次に、図１０に示すように、ＳｉＯ２膜４８上のゲート電極２０を形成する部分にレジストマスク５０を形成する（ステップＳ３２）。その後、レジストマスク５０をマスクとして、まず、ＳｉＯ２膜４８に、ドライエッチングによる、異方性エッチングを施す（ステップＳ３４）。
【００３５】
次に、図１１に示すように、レジストマス５０を除去し（ステップＳ３６）、ＳｉＯ２膜４８をマスクとして、ポリシリコン膜４６及びＨｆＯ２膜１４を、異方性エッチングする（ステップＳ３８）。これにより、各領域に、ゲート電極２０が形成される。
【００３６】
次に、イオン注入法により、Ｓｉ基板２表面に、ヒ素イオンを注入する（ステップＳ４０）。ここでは、ゲート電極２０がマスクとなり、ｐ型のＳｉ基板２表面に、浅く、ｎ型の拡散層が形成される。
【００３７】
次に、図１２に示すように、ゲート電極２０の側面に、サイドウォール２２を形成する（ステップＳ４２）。ここでは、まず、シリコン酸化膜とシリコン窒化膜との積層膜を堆積した後、異方性エッチバックを行う。これにより、ゲート電極２０側面にのみ、シリコン酸化膜と、シリコン窒化膜が残り、サイドウォール２２が形成される。また、このエッチバックの際に、入出力用領域のＳｉＯ２膜１０と、ＬＳＴＰ用領域及びＬＯＰ用領域のＳｉＯＮ膜１２とが、同時にエッチバックされ、ＳｉＯ２膜１０及びＳｉＯＮ膜１２の表面に露出している部分は除去される。
【００３８】
再び、Ｓｉ基板２表面に、イオン注入法により、ヒ素イオンを注入する（ステップＳ４４）。ここでは、ゲート電極２０とサイドウォール２２とがマスクとなり、Ｓｉ基板２の表面が露出する部分において、拡散層６の比較的不純物濃度の高い部分が形成される。その後、熱処理を行う（ステップＳ４６）。これにより、Ｓｉ基板２に注入された、砒素が活性化され、各領域に、拡散層６が形成される。次に、ＣｏＳｉ層２４を、ゲート電極２０表面と、Ｓｉ基板２の表面に露出している部分とに、自己整合的に形成する（ステップＳ４８）。
【００３９】
その後、通常の工程により、各ゲート絶縁膜、ゲート電極２０、サイドウォール２２を埋め込むようにして、Ｓｉ基板２上に層間絶縁膜３０を形成し、更に、層間絶縁膜３０に、表面から、ＣｏＳｉ層２４に達するコンタクトプラグ３２を形成する。更に、コンタクトプラグ３２上に、銅などからなる金属配線３４を形成する。このような工程を繰り返し、多層配線を形成することにより、半導体装置が形成される。
【００４０】
以上説明したように、この実施の形態によれば、膜厚、膜種のそれぞれ異なるＭＩＳＦＥＴ１１０、１２０、１３０が、同一基板上に形成されている。具体的に、入出力用ＭＩＳＦＥＴ１１０には、膜厚約６．５nmのＳｉＯ２膜１０単層からなるゲート絶縁膜が形成されている。従って、このＭＩＳＦＥＴ１１０を、ＳｏＣ１００において、外部と、直接接続する必要がある場合等、比較的高い電圧に対する耐久性が要求される部分に利用することができる。また、ＬＳＴＰ用ＭＩＳＦＥＴ１２０のゲート絶縁膜は、ＥＯＴ約１．０nmのＳｉＯＮ膜１２と、ＥＯＴ約０．４nmのＨｆＯ２膜１４と、ＥＯＴ約０．２nmのＳｉＮ膜１６との積層膜により構成されている。このゲート絶縁膜においては、高誘電率膜であるＨｆＯ２膜１４を用いることにより、実際の膜厚は厚く形成してトンネル電流を防止しつつ、トランジスタ電流を決定する実効的な膜厚を十分に小さくして、消費電力の増大を抑えている。従って、このＬＳＴＰ用ＭＩＳＦＥＴ１２０を、ＳｏＣ１００において、待機電力を低くする必要がある部分に利用することができる。また、ＬＯＰ用ＭＩＳＦＥＴ１３０のゲート絶縁膜は、ＥＯＴ約１nmのＳｉＯＮ膜１２により構成されている。従って、このＭＩＳＦＥＴ１３０を、ある程度のリーク電流は抑えつつ、より高速の動作が要求される部分に利用することができる。このように、この実施の形態のＳｏＣ１００によれば、様々な機能に応じて、膜厚、膜種の異なるゲート絶縁膜が実現することができる。
【００４１】
また、この実施の形態のＳｏＣによれば、入出力用ＭＩＳＦＥＴ１１０においてゲート絶縁膜は、ＳｉＯ２膜単層で厚いゲート絶縁膜を用い、ＨｆＯ２膜との積層構造とはしていない。従って、ＳｉＯ２膜上に、高誘電率膜が積層された場合に、局所的に大きくなるリーク電流の問題を避けることができる。
【００４２】
また、ＬＯＰ用ＭＩＳＦＥＴ１３０においても、ＳｉＯＮ膜１２単層のゲート絶縁膜とし、ＨｆＯ２膜との積層構造としていない。従って、より、高速動作に対応できるようＥＯＴを薄く確保しつつ、積層構造となることによる実効移動度の低下を避けることができる。また、６５nm技術世代のＬＯＰ用ＭＩＳＦＥＴ１３０に要求される、ＥＯＴ及びリーク電流の許容値をもクリアすることができる。
【００４３】
また、ＬＳＴＰ用ＭＩＳＦＥＴ１２０においては、ＳｉＯＮ膜１２上に、ＨｆＯ２膜を積層したゲート絶縁膜を用いる。これにより、膜厚は、ＬＯＰ用ＭＩＳＦＥＴ１３０より厚くなるものの、ある程度、ＥＯＴを薄くし、消費電流の低下を図りつつ、高いレベルで、リーク電流を小さく抑えることができる。また、６５nm技術世代のＬＳＴＰ用ＭＩＳＦＥＴ１２０に要求される、ＥＯＴ及びリーク電流の許容値をもクリアすることができる。
【００４４】
また、この実施の形態によれば、ゲート絶縁膜は、まずＳｉＯ２膜を形成して、選択的にこれを除去した後、ＳｉＯＮ膜１２を形成し、ＨｆＯ２膜、ＳｉＮ膜を形成した後、選択的に、ＨｆＯ２膜、ＳｉＮ膜を除去することにより形成される。従って、複雑な工程を必要とせず、膜厚、膜種の異なるトランジスタを、同一基板に容易に形成することができ、半導体装置の生産性の向上を図ることができる。
【００４５】
なお、この実施の形態においては、１の基板に入出力用ＭＩＳＦＥＴ１１０、ＬＳＴＰ用ＭＩＳＦＥＴ１２０、ＬＯＰ用ＭＩＳＦＥＴ１３０を有する場合について説明した。しかし、この発明において、それぞれのトランジスタは、入出力用、ＬＳＴＰ用、ＬＯＰ用に限られるものではない。これらは、それぞれ、ゲート絶縁膜の膜種、膜厚に合わせて、適切な用途に用いるものであれば、他の用途に用いるものであってもよい。
【００４６】
また、この実施の形態においては、便宜上、１の基板に、それぞれ、１つずつ入出力用、ＬＳＴＰ用、ＬＯＰ用ＭＩＳＦＥＴ１１０、１２０、１３０を形成する場合について説明した。しかし、この発明においては、１つずつのトランジスが形成されているものに限るものではなく、必要に応じて、必要個数のトランジスタをそれぞれ形成するものであればよい。
【００４７】
また、この実施の形態においては、入出力用ＭＩＳＦＥＴ１１０における厚い絶縁膜を、ＳｉＯ２膜１０とし、ＬＳＴＰ用ＭＩＳＦＥＴ１２０における薄い界面ゲート絶縁膜及びＬＯＰ用ＭＩＳＦＥＴ１３０における薄いゲート絶縁膜を、ＳｉＯＮ膜１２とした。また、ＬＳＴＰ用ＭＩＳＦＥＴ１２０における上層ゲート絶縁膜としては、ＳｉＮ膜１６を用いた。しかし、この発明において、ゲート絶縁膜の材料は、これに限るものではない。これらのゲート絶縁膜の材料は、それぞれ、例えば、ＳｉＯ２（シリコン酸化膜）膜、ＳｉＮ（シリコン窒化膜）膜、ＳｉＯＮ（シリコン酸窒化膜）膜等から選択することができる。また、例えば、ＳｉＯ２膜、ＳｉＮ膜、ＳｉＯＮ膜のいずれか２つ、あるいは、これら全ての膜を積層した積層構造とするものであってもよい。
【００４８】
また、実施の形態においては、ＳｉＯ２膜４０除去後に、ＬＳＴＰ用、ＬＯＰ用領域のそれぞれに、ＳｉＯＮ膜１２を形成する場合について説明した。しかし、この発明は、これに限るものではなく、例えば、ＳｉＯＮ膜１２を形成せず、Ｓｉ基板２上に形成された自然酸化膜をそのまま利用するもの等であってもよい。
【００４９】
また、この実施の形態においては、ＨｆＯ２膜１４上に、上層ゲート絶縁膜として、ＳｉＮ膜１６を形成する場合について説明した。しかし、この発明は、これに限るものではなく、上層ゲート絶縁膜を形成せずに、ＨｆＯ２膜１４上に、直接ゲート電極２０を形成するものであってもよい。
【００５０】
また、この実施の形態においては、高誘電率膜として、ＨｆＯ２膜１４を用いる場合について説明した。しかし、この発明において、高誘電率膜は、ＨｆＯ２膜に限るものではない。高誘電率膜としては、ＳｉＯ２膜、ＳｉＮ膜、ＳｉＯＮ膜等、入出力用、ＬＯＰ用ゲート絶縁膜よりも誘電率の高いものであればよい。例えば、他の高誘電率膜として、ＨｆxＡｌ1-xＯy（ハフニウムアルミネイト）膜、Ａｌ２Ｏ３（アルミナ）膜、Ｌａ２Ｏ２（酸化ランタン）、Ｐｒ２Ｏ３（酸化プラセオヂウム）、Ｙ２Ｏ３（酸化イットリウム）、Ｔａ２Ｏ５（酸化タンタル）、Ｎｂ２Ｏ５（酸化ニオブ）、ＴｉＯ２（酸化チタン）、ＣｅＯ２（酸化セリウム）等、他の金属酸化物、また、それらの固溶体、また、これらの金属酸化物と、ＳｉＯ２との固溶体、あるいは、（ＢａＳｒ）ＴｉＯ３（チタン酸ストロンチウムバリウム）等のチタン酸等を用いることができる。
【００５１】
また、この発明において、各膜の形成方法は、この実施の形態において説明した方法に限るものではない。これらの形成方法は、その膜の材料等を考慮して、適切な方法により形成するものであればよい。
【００５２】
また、この発明において、各膜の膜厚あるいはＥＯＴは、この実施の形態において説明した膜厚に限るものではない。これらは、要求されるトランジスタの機能や、用いる膜の材料等を考慮して、適切な膜厚とすればよい。
例えば、入出力回路部は、３．３Ｖに対応する場合を示した。しかし、この発明はこれに限るものではなく、例えば、２．５Ｖや、１．８Ｖに対応するものなどであってもよい。この場合、それぞれのＥＯＴは、５．０nm、３．０nm程度である。
【００５３】
なお、例えば、この実施の形態において、入出力用ＭＩＳＦＥＴ１１０、ＬＳＴＰ用ＭＩＳＦＥＴ１２０、ＬＯＰ用ＭＩＳＦＥＴ１３０は、それぞれ、この発明の第１、第２、第３のトランジスタに該当し、各ＭＩＳＦＥＴ１１０、１２０、１３０の各ゲート絶縁膜、各ゲート電極２０が、それぞれ、第１、第２、第３のゲート絶縁膜、及び、第１、第２、第３のゲート電極に該当する。また、例えば、この実施の形態における入出力用ＭＩＳＦＥＴのゲート絶縁膜であるＳｉＯ２膜１０は、この発明の第１の絶縁膜に該当し、ＬＯＰ用ＭＩＳＦＥＴ１３０のゲート絶縁膜であるＳｉＯＮ膜１２は、この発明の第３の絶縁膜に該当する。また、例えば、ＬＳＴＰ用ＭＩＳＦＥＴ１２０のＳｉＯＮ膜１２は、この発明の界面ゲート絶縁膜に該当し、ＨｆＯ２膜１４は、高誘電率膜に該当し、ＳｉＮ膜１６は、上層ゲート絶縁膜に該当する。
【００５４】
また、例えば、この実施の形態において、ステップＳ２、Ｓ４を実行することにより、それぞれ、この発明の分離工程、第１の絶縁膜形成工程が実行され、ステップＳ６〜Ｓ１０を実行することにより、第１の絶縁膜除去工程が実行される。また、例えば、ステップＳ１２、Ｓ１４、Ｓ１８を実行することにより、それぞれ、この発明の第２の絶縁膜形成工程、高誘電率膜形成工程、上層ゲート絶縁膜形成工程が実行される。また、例えば、この実施の形態において、ステップＳ２０〜Ｓ２６を実行することにより、この発明の高誘電率膜除去工程が実行され、ステップＳ３２〜Ｓ３８を実行することにより、ゲート電極形成工程が実行される。
【図面の簡単な説明】
【００５５】
【図１】この発明の実施の形態におけるＳｏＣ１００の構造を説明するための断面模式図である。
【図２】この発明の実施の形態におけるＳｏＣの製造方法を説明するためのフロー図である。
【図３】この発明の実施の形態におけるＳｏＣ１００の製造過程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態におけるＳｏＣ１００の製造過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態におけるＳｏＣ１００の製造過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態におけるＳｏＣ１００の製造過程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態におけるＳｏＣ１００の製造過程における状態を説明するための断面模式図である。
【図８】この発明の実施の形態におけるＳｏＣ１００の製造過程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態におけるＳｏＣ１００の製造過程における状態を説明するための断面模式図である。
【図１０】この発明の実施の形態におけるＳｏＣ１００の製造過程における状態を説明するための断面模式図である。
【図１１】この発明の実施の形態におけるＳｏＣ１００の製造過程における状態を説明するための断面模式図である。
【図１２】この発明の実施の形態におけるＳｏＣ１００の製造過程における状態を説明するための断面模式図である。
【符号の説明】
【００５６】
１００  ＳｏＣ
１１０  入出力用ＭＩＳＦＥＴ
１２０  ＬＳＴＰ用ＭＩＳＦＥＴ
１３０  ＬＯＰ用ＭＩＳＦＥＴ
２  Ｓｉ基板
４  素子分離領域
６  拡散層
１０  ＳｉＯ２膜
１２  ＳｉＯＮ膜
１４  ＨｆＯ２膜
１６  ＳｉＮ膜
２０  ゲート絶縁膜
２２  サイドウォール
２４  ＣｏＳｉ層
３０  層間絶縁膜
３２  コンタクトプラグ
３４  金属配線
４０  ＳｉＯ２膜
４２  レジストマスク
４４  レジストマスク
４６  ポリシリコン膜
４８  ＳｉＯ２膜
５０  レジストマスク
【図１】
2005051178.tif 000003
【図２】
2005051178.tif 000004
【図３】
2005051178.tif 000005
【図４】
2005051178.tif 000006
【図５】
2005051178.tif 000007
【図６】
2005051178.tif 000008
【図７】
2005051178.tif 000009
【図８】
2005051178.tif 000010
【図９】
2005051178.tif 000011
【図１０】
2005051178.tif 000012
【図１１】
2005051178.tif 000013
【図１２】
2005051178.tif 000014