(57)【要約】【課題】  トレンチ内に埋められた導電部からトレンチ外部に向けて接続配線部を形成する際に、この間の接合部の界面抵抗を極力低減できるようにする。【解決手段】  トレンチ３の外部に向けて電気的な接続配線部を形成するために絶縁膜１０をトレンチ３内の導電部６上に等方的に形成した後、導電部６上部の絶縁膜１０をエッチング除去し、導電部６および接続配線部９間にイオン注入部８を形成したため、導電部６および接続配線部９間を低抵抗化することができる。【選択図】  図１
2005166699.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成するトレンチ形成工程と、
このトレンチ側面に当該トレンチ下部から所定高さの拡散層を形成する拡散層形成工程と、
前記トレンチ内面で且つ拡散層上に絶縁膜を形成する絶縁膜形成工程と、
前記トレンチ内の一部に導電部を埋め込み形成する埋設工程と、
この埋設工程により埋設された導電部から前記トレンチ外部に向けて電気的な接続配線部を形成する配線工程と、
前記埋設工程後で且つ前記配線工程前に前記導電部の前記接続配線部との対向面に低抵抗部を形成する低抵抗部形成工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記埋設工程後に絶縁膜を形成する絶縁膜形成工程と、
前記導電部の前記接続配線部の対向面上に形成された前記絶縁膜を異方性ドライエッチングにより除去する除去工程とを備え、
前記低抵抗部形成工程では、前記除去工程により当該絶縁膜が除去された前記接続配線部の対向面にイオンを注入することで低抵抗部を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記埋設工程後に絶縁膜を形成する絶縁膜形成工程と、
前記導電部の前記接続配線部の対向面上に形成された前記絶縁膜を異方性ドライエッチングにより除去する除去工程とを備え、
前記低抵抗部形成工程では、前記除去工程により当該絶縁膜が除去された前記接続配線部の対向面に導電膜を形成し、その後前記導電膜にイオンを注入することで低抵抗部を形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
半導体基板に形成されたトレンチと、
このトレンチ側面にトレンチ下部側から所定高さに形成された拡散層と、
前記トレンチ内面で且つ拡散層上に形成された絶縁膜と、
前記トレンチ内の一部に埋められた導電部と、
この導電部からトレンチ外部に向けて形成された電気的な接続配線部と、
前記導電部および前記接続配線部間にイオンが注入されたイオン注入部とを備えたことを特徴とする半導体装置。
【請求項５】
半導体基板に形成されたトレンチと、
このトレンチ側面にトレンチ下部から所定高さに形成された拡散層と、
前記トレンチ内面で且つ拡散層上に形成された絶縁膜と、
前記トレンチ内の一部に埋められた導電部と、
この導電部からトレンチ外部に向けて形成された電気的な接続配線部と、
前記導電部および前記接続配線部間に形成された低抵抗部とを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
トレンチ型のＤＲＡＭ（Dynamic Random Access Memory）等に代表される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の半導体装置においては、従来より高集積化および微細化が要求されている。特に半導体記憶装置の分野においてはその進歩も著しい。例えば、図１４に示すようなトレンチ型のＤＲＡＭでは、近年の高集積化および微細化の要求に伴い、半導体基板内にキャパシタとして機能させるためのトレンチＡの開口面積が格段に小さくなってきている。
すなわち、トレンチＡ内の一部に埋められたキャパシタの電極として使用される導電部Ｂ（例えば多結晶シリコンあるいはポリサイドにより形成）の上面の面積Ｓも従来に比較すると格段に小さくなり、この導電部ＢからトレンチＡの外部に向けて電気的な接続配線部（図示せず）を形成するときには、次のような不具合を生じる虞がある。なお、図１４および図１５中、カッコ内に示した符号は、本発明の実施形態で示した構成に対応するものである。
【０００３】
例えば、図１４および図１５は、従来より行われているトレンチ型のＤＲＡＭの製造工程における縦断側面図を模式的に示している。トレンチＡの壁面には底面から所定高さの位置までの領域にトレンチキャパシタ電極の一方として機能する拡散層Ｃが形成され、拡散層Ｃの表面には絶縁膜Ｄが形成されている。トレンチＡの拡散層Ｃに対応する深さに多結晶シリコンあるいはポリサイドが埋設されており、トレンチキャパシタ電極の他方として機能する導電部Ｂを形成している。尚、本願発明に関連する文献として例えば特許文献１に記載される半導体装置がある。
【特許文献１】特開２００２−２０３９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
背景技術欄に記載された技術の場合、導電部Ｂを形成するときに、図１４に示すように、導電部Ｂ上部に凹部Ｂ１がＶ字形状に形成されてしまうことがある。この導電部Ｂを形成した後、導電部Ｂの上部から半導体基板Ｄと絶縁した状態でトレンチＡの外部に向けて電気的な接続配線を形成するため絶縁膜ＥをトレンチＡ内に等方的に形成し、異方性エッチングにより導電部Ｂ上部に形成された絶縁膜Ｅを除去するが、この工程後においても絶縁膜Ｅの材料が凹部Ｂ１内に残留してしまう。この後、多結晶シリコン材料あるいはポリサイド材料からなる電気的な接続配線部（図示せず）を埋め込み形成したとしても、導電部Ｂおよび接続配線部間の導通部分の接触面積が減少し界面抵抗の高抵抗化を招いてしまう。
【０００５】
また、図１５も問題点を概略的に示している。導電部Ｂを形成し絶縁膜Ｅを形成した工程後には、時間経過に伴い導電部Ｂの上部に自然酸化膜Ｂ２が形成されてしまうことがある。この場合も同様に導電部Ｂの上部側に接続配線部を埋め込み形成したとしても、界面抵抗の高抵抗化を招いてしまう。
この導電部Ｂと接続配線部との間における界面抵抗の高抵抗化は、導電部Ｂと拡散層Ｃとの間に構成されるキャパシタに充放電する際の時定数の悪化を引き起こし、特にデータの書込不良の原因となる。
【０００６】
本発明は、上記事情に鑑みてなされたもので、その目的は、トレンチ内に埋められた導電部からトレンチ外部に向けて接続配線部を形成する際に、この間の接合部の界面抵抗を極力低減することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、半導体基板にトレンチを形成するトレンチ形成工程と、このトレンチ側面に当該トレンチ下部から所定高さの拡散層を形成する拡散層形成工程と、トレンチ内面で且つ拡散層上に絶縁膜を形成する絶縁膜形成工程と、トレンチ内の一部に導電部を埋める埋設工程と、この埋設工程により埋設された導電部からトレンチ外部に向けて電気的な接続配線部を形成する配線工程と、埋設工程後で且つ配線工程前に前記導電部の前記接続配線部との対向面に低抵抗部を形成する低抵抗部形成工程とを備えたことに特徴を有している。
【０００８】
このような発明によれば、たとえトレンチの外部に向けて電気的な接続配線部を形成するために絶縁膜をトレンチ内の導電部上に等方的に形成した後、導電部上部の絶縁膜を除去した後でも、低抵抗部形成工程において導電部および接続配線部間に低抵抗部を形成するため、導電部および接続配線部間の接合部の抵抗値を低減することができる。また、たとえ時間経過に伴い導電部の上部に自然酸化膜が形成されたとしても、接続配線部の形成に先立って低抵抗部を形成するため、導電部および接続配線部間の接合部の抵抗値を低減することができる。
【０００９】
また本発明の半導体装置は、半導体基板に形成されたトレンチと、このトレンチ側面にトレンチ下部から所定高さに形成された拡散層と、トレンチ内面で且つ拡散層上に形成された絶縁膜と、トレンチ内の一部に埋められた導電部と、この導電部からトレンチ外部に向けて形成された電気的な接続配線部と、導電部および接続配線部間にイオンが注入されたイオン注入部とを備えたことに特徴を有している。
【００１０】
このような発明によれば、導電部および接続配線部間にイオンが注入されることにより導電部および接続配線部間における原子間の共有結合が崩壊されるようになるため、導電部および接続配線部間の接合部の抵抗値が低抵抗化するようになる。また、たとえ製造時の時間経過にしたがって導電部の上部に自然酸化膜が形成されたとしても、導電部および接続配線部間にイオン注入部が形成されているため、接合部の抵抗値を低減することができる。
【００１１】
さらに本発明の半導体装置は、半導体基板に形成されたトレンチと、このトレンチ側面にトレンチ下部から所定高さに形成された拡散層と、トレンチ内面で且つ拡散層上に形成された絶縁膜と、トレンチ内の一部に埋められた多結晶シリコン材料あるいはポリサイド材料からなる導電部と、この導電部からトレンチ外部に向けて形成された多結晶シリコンあるいはポリサイドからなる電気的な接続配線部と、導電部および接続配線部間に形成された低抵抗部とを備えたことを特徴としている。
【００１２】
このような発明によれば、導電部および接続配線部間に低抵抗部を備えているので、導電部および接続配線部間の接合部の抵抗値が低抵抗化するようになる。また、たとえ製造時の時間経過にしたがって導電部の上部に自然酸化膜が形成されたとしても、導電部および接続配線部間の接合部の抵抗値を低減することができる。
【発明の効果】
【００１３】
本発明によれば、トレンチ内に埋められた導電部からトレンチ外部に向けて接続配線部を形成する際に、この間の接合部の界面抵抗を低減することができるという優れた効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の半導体装置を半導体記憶装置に適用した一実施形態について、図１ないし図１３を参照しながら説明する。尚、本発明をわかりやすく簡潔に示すため、図面の縮尺については実在の縮尺とは異なることに留意する必要がある。図１は、半導体記憶装置のメモリセルの縦断側面図を模式的に示している。
＜構成の説明＞
半導体記憶装置としてのトレンチ型のＤＲＡＭ装置１には、半導体基板としてのシリコン半導体基板２にトレンチ３が形成されている。このトレンチ３の側面には所定の高さまでプレート拡散層４（本発明の拡散層に相当）が形成されている。このプレート拡散層４は、ＤＲＡＭメモリセルを構成するキャパシタの一方のプレート電極として機能するように構成される。トレンチ３の内面で且つプレート拡散層４上には、ＮＯ（Nitride Oxide）膜５（本発明の絶縁膜に相当）が形成されている。このＮＯ膜５は、ＤＲＡＭメモリセルを構成するキャパシタの各電極を分離するために設けられる。
【００１５】
トレンチ３の内面且つＮＯ膜５上には、導電部６がトレンチ３内の一部に埋め込まれている。この導電部６は、多結晶シリコンあるいはポリサイドにより構成されており、ＤＲＡＭメモリセルのキャパシタの他方のプレート電極として機能するように構成されている。この導電部６の上部には導電膜７が形成されている。この導電膜７は、多結晶シリコン材料もしくはポリサイド材料により薄膜として形成されている。導電部６および導電膜７にはイオン注入部８（低抵抗部）が形成されている。
【００１６】
このイオン注入部８は、例えばＰ（リン），Ａｓ（砒素），Ａｒ（アルゴン），Ｇｅ（ゲルマニウム）もしくはＳｂ（アンチモン）等の何れかのイオンが導電膜７の表面から注入されている部分であり、イオン注入部８においては導電部６の一部および導電膜７における原子間の共有結合が断たれることで低抵抗化を図っている。
導電部６および導電膜７に形成されたイオン注入部８の上部には、その対向面に接続配線部９が形成されている。この接続配線部９は、多結晶シリコンもしくはポリサイドによりトレンチ３の外部に向けて形成されている。絶縁膜１０が接続配線部９および導電膜７の外周に配設されており半導体基板２に対して流れる寄生リーク電流を抑制するようになっている。これら接続配線部９，導電膜７および絶縁膜１０の上部には、素子分離膜１１が酸化膜により形成されており、隣接したメモリセルと電気的に分離している。接続配線部９，導電膜７および絶縁膜１０の上部には、導電材１２が形成されている。この導電材１２は、Ａｓをドープした多結晶シリコンもしくはポリサイドにより形成されている。
【００１７】
また接続配線部９，導電膜７および絶縁膜１０に隣接して、メモリセルを構成するＭＯＳ型のトランジスタ１３が形成されている。このトランジスタ１３は、ゲート電極１４，ゲート絶縁膜１５，ドレイン拡散層１６およびソース拡散層１７を備えている。ドレイン拡散層１６には、コンタクトプラグ１８を介してビット線１９が接続されており、このビット線１９とメモリセルの構成要素とを分離するために層間絶縁膜２０が設けられている。素子分離膜１１上には、ゲート電極２３を有するパストランジスタ２４が形成されている。尚、ゲート電極１４および２３を覆うようにゲート側壁絶縁膜２１が形成されている。このように、ＤＲＡＭの半導体記憶装置１が形成されている。
【００１８】
すなわち、トレンチ型のＤＲＡＭとして機能する半導体記憶装置１は、半導体基板２にトレンチ３（溝）が形成され、このトレンチ３内外側面にトレンチキャパシタ２２の両電極（拡散層４および導電部６）が形成されることにより構成されているものである。尚、トレンチキャパシタ２２は、プレート拡散層４、絶縁膜５および導電部６により構成されている。
＜製造方法の説明＞
以下、このように構成されるトレンチ型のＤＲＡＭの製造方法を図２ないし図１３を参照しながら説明する。図２ないし図１３は、製造方法の一連の流れのそれぞれにおける模式的な断面を示している。
【００１９】
まず図２に示すように、シリコン基板等の半導体基板２上にシリコン酸化膜２１を堆積して形成し、この上にシリコン窒化膜２２を堆積する。また、このシリコン窒化膜２２上にＢＳＧ（Boron Silicate Glass）膜２５を堆積形成し、この上にＴＥＯＳ膜２６を堆積して形成する。
さらに、図３に示すように、ＴＥＯＳ膜２６上に深いトレンチを形成するためのフォトレジスト（図示せず）をパターン形成し、異方性エッチングによりシリコン酸化膜２１，シリコン窒化膜２２，ＢＳＧ膜２５およびＴＥＯＳ膜２６をエッチングした後、レジストパターンを除去する。
【００２０】
レジストパターンを除去した後、図４に示すように、トレンチ形成工程において、ＢＳＧ膜２５およびＴＥＯＳ膜２６をマスクとして異方性エッチングにより半導体基板２を所定の深さまでエッチングする。
次に、ＴＥＯＳ膜２６およびＢＳＧ膜２５を除去し半導体基板２を洗浄した後、砒素（Ａｓ）を含有したシリカガラス（ＡｓＳＧ）２７を堆積させ、さらにその上にフォトレジストを塗布し全面露光を行い、深いトレンチ３の内部の一部にフォトレジストを残した状態とし、埋め込まれたフォトレジストで覆われた部分を除き、等方性エッチングにより半導体基板２の表面側のシリカガラス２７を除去する（いずれも図示せず）。
【００２１】
さらに、図５に示すように、拡散層形成工程において、トレンチ３内に埋め込まれたフォトレジストを除去し、トレンチ３内面に形成されたシリカガラス２７をＴＥＯＳ膜（図示せず）で覆い、高温で熱処理することにより、トレンチ３の外側面にキャパシタのプレート拡散層４を形成する。
その後、トレンチ３内のＴＥＯＳ膜およびシリカガラス２７を除去し洗浄した後、図６に示すように、トレンチ３内面の半導体基板２を薄く窒化することによりシリコン窒化膜を形成し、シリコン窒化膜の表面を酸化して絶縁膜としてＮＯ膜５を形成する（絶縁膜形成工程）。そして、このＮＯ膜５の内部にＡｓをドープした多結晶シリコンによる導電部６をトレンチ３内の一部に堆積する（埋設工程）。これらの導電部６，およびプレート拡散層４が両プレート電極として機能するようになる。尚、多結晶シリコン６に代えてポリサイドでも良い。
【００２２】
この後、図７に示すように、導電部６およびＮＯ膜５をプレート拡散層４の上部までエッチング除去し、その上に絶縁膜１０を形成する（第２の絶縁膜形成工程）。この絶縁膜１０は、ＴＥＯＳを堆積することにより形成されている。
そして、図８に示すように、導電部６の上部およびシリコン窒化膜２２の上部に形成された絶縁膜１０を異方性エッチングにより除去する（除去工程）。
【００２３】
その後、図９に示すように、絶縁膜１０が除去された導電部６の上部に多結晶シリコンからなる導電膜７を形成する。この導電膜７は、多結晶シリコンあるいはポリサイドにより形成されており、例えばＡｓ等の不純物がドープされていても良い。そして、図１０に示すように、この導電膜７および導電部６に向けてイオンを注入する。この注入イオンは、Ｐ，Ａｓ，Ａｒ，ＧｅもしくはＳｂの何れかをイオン化して注入するものであり、イオンが注入されたイオン注入部８は、原子間の共有結合が崩壊されるようになる。
【００２４】
この後、図１１に示すように、このイオン注入部８の上部に接続配線部９を形成する。この接続配線部９は、多結晶シリコンあるいはポリサイドにより形成されている。接続配線部９は、導電膜７に比較してドープされる不純物濃度は低くされている。接続配線部９の不純物濃度を導電膜７の不純物濃度に比較して低くすることで、ステップカバレッジ特性を良好にできる。接続配線部９は、導電部６とトレンチ３の外部の半導体基板２の表面の配線との接続をするように形成されるものである。
【００２５】
そして、図１２に示すように、半導体基板２表面より少し深い位置まで接続配線部９および導電膜７をエッチングする。さらに、図１３に示すように、等方性エッチングにより絶縁膜１０を選択的に接続配線部９の上部付近まで除去し、さらに導電材１２を堆積して、半導体基板２の表面付近までエッチングする。以上により、本発明の特徴部分となるトレンチキャパシタを形成することができる。
【００２６】
その後、素子分離領域形成工程によりトレンチキャパシタ２２およびトランジスタ１３の側部に素子分離膜１１が形成され、ドレイン拡散層１６もしくはソース拡散層１７が導電材１２と導通するように、トランジスタ形成工程によりメモリセルトランジスタ１３がゲート電極１４およびゲート絶縁膜１５と共に形成される。さらに層間絶縁膜２０およびビット線１９が形成され、さらに素子分離膜１１上には、ゲート電極２３を有するパストランジスタ２４が形成される。このようにして、メモリセルトランジスタ１３、トレンチキャパシタ２２およびパストランジスタ２４を備えたＤＲＡＭの半導体記憶装置１が製造されることになる。
【００２７】
このような実施形態によれば、トレンチ３の外部に向けて電気的な接続配線部を形成するために絶縁膜１０をトレンチ３内の導電部６上に等方的に形成した後、導電部６上部の絶縁膜１０をエッチング除去し、導電部６および接続配線部９間にイオン注入部８を形成したため、たとえ導電部６を形成後その上部に凹部や自然酸化膜が形成されたとしても、導電部６および接続配線部９間を低抵抗化することができる。この結果、設計ルールの微細化に伴う新たな課題であった抵抗の低減化を図り安定したプロセスを提供することができる。
【００２８】
本発明は、上記実施形態にのみ限定されるものではなく、例えば、次のように変形または拡張できる。
導電膜７を形成することなく導電部６の上にイオンを注入するようにしても良い。
導電膜７は一層に形成した実施形態を示したが、複数層に分けて段階的に形成しても良い。
【００２９】
上記した製造工程に加えて接続配線部９および導電材１２の間にイオンを注入するようにしても良い。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態を示す半導体装置の模式的な縦断側面図
【図２】半導体装置における模式的な縦断側面図（その１）
【図３】半導体装置における模式的な縦断側面図（その２）
【図４】半導体装置における模式的な縦断側面図（その３）
【図５】半導体装置における模式的な縦断側面図（その４）
【図６】半導体装置における模式的な縦断側面図（その５）
【図７】半導体装置における模式的な縦断側面図（その６）
【図８】半導体装置における模式的な縦断側面図（その７）
【図９】半導体装置における模式的な縦断側面図（その８）
【図１０】半導体装置における模式的な縦断側面図（その９）
【図１１】半導体装置における模式的な縦断側面図（その１０）
【図１２】半導体装置における模式的な縦断側面図（その１１）
【図１３】半導体装置における模式的な縦断側面図（その１２）
【図１４】従来例を示す図８相当図（その１）
【図１５】従来例を示す図８相当図（その２）
【符号の説明】
【００３１】
図面中、１はＤＲＡＭ装置（半導体装置）、２はシリコン半導体基板、３はトレンチ、４はプレート拡散層（拡散層）、５はＮＯ膜（絶縁膜）、６は導電部、７は導電膜、８はイオン注入部（低抵抗部）、９は接続配線部、１０は絶縁膜、１１は素子分離膜、１２は導電材、１３はトランジスタである。
【図１】
2005166699.tif 000003
【図２】
2005166699.tif 000004
【図３】
2005166699.tif 000005
【図４】
2005166699.tif 000006
【図５】
2005166699.tif 000007
【図６】
2005166699.tif 000008
【図７】
2005166699.tif 000009
【図８】
2005166699.tif 000010
【図９】
2005166699.tif 000011
【図１０】
2005166699.tif 000012
【図１１】
2005166699.tif 000013
【図１２】
2005166699.tif 000014
【図１３】
2005166699.tif 000015
【図１４】
2005166699.tif 000016
【図１５】
2005166699.tif 000017