(57)【要約】  【課題】共通のビット線からアクセスされる複数のセルを含んだメモリセルユニットの欠陥を、少ない回路で効率的に救済できる半導体記憶装置を提供する。  【解決手段】１行中の６６列のメモリセルユニット４０のうち、６４列がデータ用ユニット、１列が冗長用ユニット、１列が行内の欠陥ユニットを特定するデータを記憶するための欠陥特定用ユニットとして用いられる。ワード線ＷＬｉに接続されるメモリセルユニットがアクセス対象になると、該ワード線ＷＬｉに接続される欠陥特定ユニット４３＿ｉからの読み出しデータに基づいて、該ワード線ＷＬｉに接続される６４列のデータ用ユニットから欠陥ユニットが特定される。この特定された欠陥ユニットの各メモリセルへのアクセスが、該ワード線ＷＬｉに接続される冗長用ユニット４２＿ｉもしくは他のデータ用ユニットの各メモリセルへのアクセスに切り替えられる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
共通のビット線を介してアクセスされるメモリセルをそれぞれ所定数ずつ含んだ複数のメモリセルユニットと、
共通のビット線を介してアクセスされるメモリセルをそれぞれ上記所定数ずつ含み、それぞれが少なくとも１つの上記メモリセルユニットと共通のワード線に接続される複数の冗長ユニットと、
共通のワード線に接続されるメモリセルユニットの中から欠陥メモリセルを含む欠陥ユニットを特定し、該欠陥ユニットの各メモリセルへのアクセスを、該共通のワード線に接続される上記冗長ユニットもしくは他のメモリセルユニットの各メモリセルへのアクセスに切り替えるアクセス切り替え手段と、
を有する半導体記憶装置。
【請求項２】
共通のビット線を介してアクセスされるメモリセルをそれぞれ上記所定数ずつ含み、それぞれが少なくとも１つの上記メモリセルユニットと共通のワード線に接続されており、該共通のワード線に接続されるメモリセルユニットの中から上記欠陥ユニットを特定するためのデータを記憶する複数の欠陥特定ユニットを有し、
上記アクセス切り替え手段は、アクセス対象のメモリセルユニットと共通のワード線に接続される上記欠陥特定ユニットからの読み出しデータに基づいて、該共通のワード線に接続されるメモリセルユニット中の上記欠陥ユニットを特定する、
請求項１に記載の半導体記憶装置。
【請求項３】
データ保持手段と、
アクセス対象のメモリセルユニット、ならびに、該メモリセルユニットと共通のワード線に接続される上記冗長ユニットおよび上記欠陥特定ユニットからデータを読み出して上記データ保持手段に保持させ、該保持データが書き換えられた場合、書き換え後の保持データを読み出し元のメモリセルユニットに書き戻す制御手段と、
を有し、
上記アクセス切り替え手段は、上記データ保持手段に保持される上記欠陥特定ユニットのデータに基づいて上記欠陥ユニットを特定し、上記データ保持手段に保持される該欠陥ユニットのデータへのアクセスを、上記データ保持手段に保持される上記冗長ユニットもしくは他のメモリセルユニットのデータへのアクセスに切り替える、
請求項２に記載の半導体記憶装置。
【請求項４】
上記アクセス切り替え手段を介して上記データ保持手段から読み出される上記メモリユニットまたは上記冗長ユニットのデータの誤りに応じて上記欠陥ユニットを検出し、上記データ保持手段に保持される上記欠陥特定ユニットのデータを、該検出した欠陥ユニットの特定を可能にするデータに書き換える欠陥検出手段を有する、
請求項３に記載の半導体記憶装置。
【請求項５】
上記欠陥検出手段は、上記アクセス切り替え手段を介して上記データ保持手段から読み出される上記メモリユニットまたは上記冗長ユニットのデータに含まれる所定のコードに基づいて、該読み出しデータの誤り検出と訂正を行い、該誤り検出の結果に応じて、上記欠陥ユニットの検出および上記欠陥特定ユニットのデータの書き換えを行い、
上記制御手段は、上記欠陥検出手段による上記欠陥特定ユニットのデータの書き換え後、上記アクセス切り替え手段を介して、上記欠陥検出手段による誤り訂正結果のデータを上記データ保持手段に書き戻す、
請求項４に記載の半導体記憶装置。
【請求項６】
上記制御手段は、上記メモリユニットまたは上記冗長ユニットに書き込みを行った場合、該書き込み後のデータを同一のユニットから再び読み出し、
上記欠陥検出手段は、該再読み出しデータと元の書き込みデータとの比較に基づいて上記欠陥ユニットの検出を行う、
請求項４に記載の半導体記憶装置。
【請求項７】
上記メモリセルユニットは、そのユニット内に欠陥メモリセルが含まれるか否かを示すフラグデータを格納するためのフラグ用メモリセルを含み、
上記アクセス切り替え手段は、上記フラグ用メモリセルから読み出される上記フラグデータに基づいて上記欠陥ユニットを特定する、
請求項１に記載の半導体記憶装置。
【請求項８】
データ保持手段と、
アクセス対象のメモリセルユニット、ならびに、該メモリセルユニットと共通のワード線に接続される上記冗長ユニットからデータを読み出して上記データ保持手段に保持させ、該保持データが書き換えられた場合、書き換え後の保持データを読み出し元のメモリセルユニットに書き戻す制御手段と、
を有し、
上記アクセス切り替え手段は、上記データ保持手段に保持される上記フラグデータに基づいて上記欠陥ユニットを特定し、上記データ保持手段に保持される該欠陥ユニットのデータへのアクセスを、上記データ保持手段に保持される上記冗長ユニットもしくは他のメモリセルユニットのデータへのアクセスに切り替える、
請求項７に記載の半導体記憶装置。
【請求項９】
上記アクセス切り替え手段を介して上記データ保持手段から読み出される上記メモリユニットまたは上記冗長ユニットのデータの誤りに応じて上記欠陥ユニットを検出し、上記データ保持手段に保持される上記フラグデータを、該検出した欠陥ユニットの特定を可能にするデータに書き換える欠陥検出手段を有する、
請求項８に記載の半導体記憶装置。
【請求項１０】
上記欠陥検出手段は、上記アクセス切り替え手段を介して上記データ保持手段から読み出される上記メモリユニットまたは上記冗長ユニットのデータに含まれる所定のコードに基づいて、該読み出しデータの誤り検出と訂正を行い、該誤り検出の結果に応じて、上記欠陥ユニットの検出および上記フラグデータの書き換えを行い、
上記制御手段は、上記欠陥検出手段による上記フラグデータの書き換えの後、上記アクセス切り替え手段を介して、上記欠陥検出手段による誤り訂正結果のデータを上記データ保持手段に書き戻す、
請求項９に記載の半導体記憶装置。
【請求項１１】
上記制御手段は、上記メモリユニットまたは上記冗長ユニットへ書き込みを行った場合、該書き込み後のデータを同一のユニットから再び読み出し、
上記欠陥検出手段は、該再読み出しデータと元の書き込みデータとの比較に基づいて上記欠陥ユニットの検出を行う、
請求項９に記載の半導体記憶装置。
【請求項１２】
複数の第１のメモリと、上記第１のメモリを代替可能な第２のメモリと、上記複数の第１のメモリの中から欠陥メモリを特定するためのデータを記憶する第３のメモリとを含んだ、少なくとも１つのメモリ群と、
上記第３のメモリのデータに基づいて、該第３のメモリと同一のメモリ群に含まれる上記複数の第１のメモリの中から欠陥メモリを特定し、該欠陥メモリへのアクセスを、該欠陥メモリと同一のメモリ群に含まれる上記第２のメモリもしくは他の第１のメモリへのアクセスに切り替えるアクセス切り替え手段と、
上記アクセス切り替え手段を介して上記第１のメモリまたは上記第２のメモリから読み出されるデータの誤りに応じて上記欠陥メモリを検出し、該検出した欠陥メモリと同一のメモリ群に含まれる上記第３のメモリのデータを、該検出した欠陥メモリの特定を可能にするデータに書き換える欠陥検出手段と、
を有する半導体記憶装置。
【請求項１３】
第１のデータ保持手段および第２のデータ保持手段と、
アクセス対象のメモリ群からデータを読み出して上記第１のデータ保持手段に保持させ、該保持データのうち上記第１のメモリおよび上記第２のメモリのデータを、上記アクセス切り替え手段を介して読み出して上記第２のデータ保持手段に保持させ、該保持データが書き換えられた場合もしくは上記欠陥検出手段において欠陥メモリが検出された場合、上記第２のデータ保持手段の保持データを上記アクセス切り替え手段を介して上記第１のデータ保持手段に書き戻し、該書き戻し後、上記第１のデータ保持手段の保持データを読み出し元のメモリ群に書き戻す制御手段と、
を有し、
上記アクセス切り替え手段は、上記第１のデータ保持手段に保持される上記第３のメモリのデータに基づいて上記複数の第１のメモリの中から欠陥メモリを特定し、上記第１のデータ保持手段に保持される該欠陥メモリのデータへのアクセスを、上記第１のデータ保持手段に保持される上記第２のメモリもしくは他の第１のメモリのデータへのアクセスに切り替え、
上記欠陥検出手段は、上記第２のデータ保持手段に保持される上記第１のメモリまたは上記第２のメモリのデータの誤りに応じて上記欠陥メモリを検出し、上記第１のデータ保持手段に保持される上記第３のメモリのデータを、該検出した欠陥メモリの特定を可能にするデータに書き換える、
請求項１２に記載の半導体記憶装置。
【請求項１４】
上記欠陥検出手段は、上記第２のデータ保持手段に保持される上記第１のメモリまたは上記第２のメモリのデータに含まれる所定のコードに基づいて、該保持データの誤り検出と訂正を行い、該誤り検出の結果に応じて、上記欠陥メモリの検出と上記第３のメモリのデータの書き換えを行い、
上記制御手段は、上記欠陥検出手段による上記第３のメモリのデータの書き換え後、上記アクセス切り替え手段を介して、上記第２のデータ保持手段に保持される誤り訂正結果のデータを上記第１のデータ保持手段に書き戻す、
請求項１３に記載の半導体記憶装置。
【請求項１５】
上記制御手段は、上記第１のメモリまたは上記第２のメモリに書き込みを行った場合、該書き込み後のデータを同一のメモリから再び読み出し、
上記欠陥検出手段は、該再読み出しデータと元の書き込みデータとの比較に基づいて上記欠陥メモリの検出を行う、
請求項１３に記載の半導体記憶装置。
【請求項１６】
上記欠陥検出手段は、電源の供給が開始される初期状態において、上記欠陥メモリの検出および上記第３のメモリのデータの書き換えを実行する、
請求項１３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリアレイ内の欠陥メモリへのアクセスを予め設けた冗長メモリへのアクセスに切り替える機能を有する半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、半導体微細加工技術の進展に伴って、半導体メモリの大容量化が著しい進展を見せている。しかしその一方で、微細なメモリセルから発生する信号は非常に微弱となっており、製造工程のばらつきに伴う統計的なセル欠陥の発生確率が高まっている。
【０００３】
メモリセルの欠陥救済は、その救済単位ごとに欠陥のアドレス等を記載した欠陥マップを参照して行われるのが一般的である。従来、欠陥マップはヒューズ等を用いてプログラムされており、ワード線やビット線といった大きなグループを救済単位として、冗長セルとの置換が行われていた。しかし、上述のような統計的セル欠陥はランダムに小単位で多数発生するので、このように救済単位の大きい方法ではあまりにも多数のヒューズと冗長セルを用意せねばならず、対応しきれない。
【０００４】
これに対し、特許文献１では、行アドレスごとに冗長セルと欠陥メモリのアドレス格納用セルとをセットで設ける構成のメモリが提案されている。入力されるアドレスの行アドレスに従ってメモリの行選択がなされると、同時にその行に対応した欠陥メモリのアドレスが選択出力され、このアドレスに基づいて行内の欠陥箇所が特定される。これにより、ランダムな欠陥救済を行ごとに行うことが可能になる。
【０００５】
図８は、そのような従来のメモリの構成例を示すブロック図である。
図８において、メモリアレイ１は通常使用されるメインの記憶部であり、６４列のメモリセルを有する。この６４列のメモリセルから、６ビットの列アドレスに応じて１列が選択され、１ビットのデータとしてバス１４より入出力される。
図８に示すメモリは、このメモリアレイ１とともに、１ビット幅の冗長セルアレイ２、６ビット幅の欠陥メモリアドレス格納用セルアレイ３、および１ビット幅のフラグ格納用セルアレイ４が設けられている。
【０００６】
メモリアレイ１内に欠陥を有したメモリセル１９が存在する場合、その列アドレスが同一行の欠陥メモリアドレス格納用セル１７にあらかじめ記憶される。また、同一行のフラグ格納用セル１８には、例えば‘１’のフラグデータが記憶される。一方、行中に欠陥セルが無い場合、フラグデータとして‘０’が記憶される。
【０００７】
ここで、行デコーダ５によって行が選択され、対応するワード線が活性化されると、このワード線に接続されたセル行１５のデータがセンスアンプ群６に読み出されるが、このとき冗長セル１６、欠陥メモリアドレス格納用セル１７、およびフラグ格納用セル１８のデータもセンスアンプ８，９，１０にそれぞれ読み出される。
【０００８】
次に、外部から入力される列アドレスに従ってセンスアンプ６内のデータにアクセスがなされると、ラッチ１３に格納された該入力アドレスは、比較器１２によって、センスアンプ９に読み出されている欠陥メモリアドレスと比較される。両者が一致しないか、センスアンプ１０に読み出されているフラグデータが‘０’の場合、バス１４はセレクタ１１により通常のセンスアンプに接続される。すなわち、列選択部７を介して、センスアンプ群６の中の入力アドレスに対応する列のセンスアンプに接続される。一方、両者のアドレスが一致し、かつフラグデータが‘１’の場合、バス１４はセレクタ１１により冗長セルのセンスアンプ８に接続される。
【０００９】
上記手法を用いれば、各行において１列分の欠陥セルを冗長セルに置き換えることが可能であり、ランダムに発生する点欠陥を救済することができる。尚、上述では１セットの冗長について述べたが、必要に応じて冗長セルアレイ２、欠陥メモリアドレス格納用セルアレイ３およびフラグ格納用セルアレイ４の組み合わせを複数セット設ければ、各行において複数列の欠陥セルを冗長セルに置き換えることも可能である。
【００１０】
このような欠陥メモリの救済手法は、誤り訂正符号を用いる救済手法よりはるかに高速なアクセスが可能であり、特にメモリセルが不揮発である強誘電体メモリや高速のフラッシュメモリ、磁性抵抗を用いたメモリ等に有効である。
【特許文献１】特開平１１−１２０７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、上記の救済手法では、１ビットのデータを置換するために、冗長セル、欠陥メモリアドレス格納用セル、および、フラグ格納用セルの１セットで８ビットものセルを必要とする。例えば、ワード線上に６４ビットの通常使用セルが存在する場合、さらにＫビットの冗長を追加するには（８×Ｋ）ビットの冗長なセルが必要になり、占有面積に大きなオーバーヘッドを生ずることになる。
【００１２】
この問題は、特に次のような場合、顕著である。半導体メモリにはビット線上のセルを階層化しているものがある。すなわち、同一ビット線に接続する複数（Ｎ個）のセルでユニットを形成し、まずユニットをアクセスして、そのユニットの中からさらに単一のセルを選択する。そのようなメモリは、例えば特開平９−１１６１０７号公報に示されている。図９にその一例を示す。
【００１３】
セルストリング２２は共通ノード電極２１に接続された複数（Ｎ個）のキャパシタで構成されており、ワード線２４で制御されるＦＥＴ２３を介してビット線２６に接続されている。メモリユニット内の各キャパシタは、それぞれ別個のデータを記憶し、独立したプレート線Ｐ１〜ＰＮで制御される。
例えば読み出し時において、ビット線２６が０Ｖの浮遊状態に設定され、プレート線Ｐ２〜ＰＮが０Ｖに固定された状態で、プレート線２３にパルスが印加されると、ビット線２６には、そのときの強誘電体キャパシタ（Ｃ１）の分極方向に信号が発生する。センスアンプ２５は、この発生した信号と別途供給される参照信号とを比較することにより、キャパシタに記憶されるデータが‘１’または‘０’の何れであるかを判定する。
【００１４】
このようなメモリでは、ユニット中に１セルでも欠陥があると、その欠陥セルの存在がユニット内の他のセルのアクセスにも影響を及ぼし、結果としてユニット内の全セルが欠陥セルになる場合がある。例えば、キャパシタＣ１が欠陥により導通していると、このユニットからデータを読み出す時には共通ノード電極２１やビット線２６がプレート線Ｐ１の電位に固定されてしまうため、結果としてＮ個全てのビットの読み出し結果に誤りが発生してしまう。
【００１５】
このような欠陥を上記の手法で救済しようとした場合、Ｎ行について冗長セルとの差し替えを行うことになるが、この時Ｎ行にそれぞれ配置された欠陥メモリアドレス格納用セル及びフラグ格納用セルには全て同じデータが書き込まれる。このような事態が頻繁に発生すると、それらのセル群は重複したデータで無駄に消費されることになり、効率が悪い。
【００１６】
また、上述の欠陥救済手法を含む従来の手法には、経時劣化により発生したメモリの欠陥を救済する手段が無い。例えば、多くの不揮発性メモリは書き換え等による疲労で経時的にセルの記憶特性が徐々に劣化し、ついには欠陥に至る。このような欠陥は出荷前のファンクションテストでは判明しないため、あらかじめ救済しておくことができない。
【００１７】
なお、経時劣化不良を救済する手法として、通常のビットに誤り訂正用の符号を付加し、読み出し後にこの符号を使って誤りの検出と訂正を行う手法が、例えばＳＲＡＭのソフトエラー対策等に利用されている。この手法では、例えば６４ビットのデータ群に対して７ビットの誤り訂正用符号を追加し、１ビットまでのデータ誤りの検出および訂正を行う。しかしながら、この手法で２ビット以上の欠陥に対応しようとすると、追加しなくてはならない符号のビット長が大幅に長くなるとともに、誤り検出・訂正用回路の規模が指数関数的に増大するという不利益がある。したがって、誤り訂正符号による経時劣化不良の救済には限界がある。
【００１８】
さらに、従来の欠陥救済手法では、例えば初期に多数の点欠陥が存在する場合、それを救済する手段が用意されていたとしても、出荷前に外部からそれらを検出し、個々の欠陥に応じて対応する欠陥メモリアドレスを書き換える手順が煩雑である。
すなわち、多数の欠陥箇所をまず種々のパタンを用いたファンクションテストで検出し、そのデータを一旦外部に集積、保存し、しかる後に改めて各々の記憶装置にそれらを書き込まねばならない。このような欠陥救済工程には膨大な時間とコストを必要とするという不利益がある。
【００１９】
本発明はかかる事情に鑑みてなされたものであり、その第１の目的は、共通のビット線を介してアクセスされる所定数のメモリセルを含んだメモリセルユニットの欠陥を、より少ない回路で効率的に救済することができる半導体記憶装置を提供することにある。
第２の目的は、経時劣化等により新たに発生するメモリの欠陥を救済することができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の第１の発明は、共通のビット線を介してアクセスされるメモリセルをそれぞれ所定数ずつ含んだ複数のメモリセルユニットと、共通のビット線を介してアクセスされるメモリセルをそれぞれ上記所定数ずつ含み、それぞれが少なくとも１つの上記メモリセルユニットと共通のワード線に接続される複数の冗長ユニットと、共通のワード線に接続されるメモリセルユニットの中から欠陥メモリセルを含む欠陥ユニットを特定し、該欠陥ユニットの各メモリセルへのアクセスを、該共通のワード線に接続される上記冗長ユニットもしくは他のメモリセルユニットの各メモリセルへのアクセスに切り替えるアクセス切り替え手段とを有する。
【００２１】
上記第１の発明によると、上記メモリセルユニットおよび上記冗長ユニットには、それぞれ、共通のビット線を介してアクセス可能な所定数のメモリセルが含まれる。また、上記冗長ユニットは、それぞれ、少なくとも１つの上記メモリセルユニットと共通のワード線に接続される。
そして、上記アクセス切り替え手段によって、共通のワード線に接続されるメモリセルユニットの中から欠陥メモリセルを含む欠陥ユニットが特定され、該欠陥ユニットの各メモリセルへのアクセスが、該共通のワード線に接続される上記冗長ユニットもしくは他のメモリセルユニットの各メモリセルへのアクセスに切り替えられる。
そのため、上記メモリセルユニット中の何れかのメモリセルに欠陥が生じることにより、同一ユニット中の他のメモリセルへのアクセスに障害が生じるような場合でも、該欠陥メモリセルを含むメモリセルユニットへのアクセスがこれと共通のワード線に接続される冗長ユニットへのアクセスに一括して切り替えられる。したがって、個々の欠陥メモリセルへのアクセスを冗長メモリセルへのアクセス切り替える手法に比べてアクセス切り替え動作に必要となる情報が少なくて済み、これを格納するための回路が削減される。
【００２２】
上記第１の発明は、共通のビット線を介してアクセスされるメモリセルをそれぞれ上記所定数ずつ含み、それぞれが少なくとも１つの上記メモリセルユニットと共通のワード線に接続されており、該共通のワード線に接続されるメモリセルユニットの中から上記欠陥ユニットを特定するためのデータを記憶する複数の欠陥特定ユニットを有しても良い。
この場合、上記アクセス切り替え手段は、アクセス対象のメモリセルユニットと共通のワード線に接続される上記欠陥特定ユニットからの読み出しデータに基づいて、該共通のワード線に接続されるメモリセルユニット中の上記欠陥ユニットを特定しても良い。
【００２３】
あるいは、上記メモリセルユニットは、そのユニット内に欠陥メモリセルが含まれるか否かを示すフラグデータを格納するためのフラグ用メモリセルを含んでも良い。
この場合、上記アクセス切り替え手段は、上記フラグ用メモリセルから読み出される上記フラグデータの状態に基づいて上記欠陥ユニットを特定しても良い。
【００２４】
本発明の第２の発明は、複数の第１のメモリと、上記第１のメモリを代替可能な第２のメモリと、上記複数の第１のメモリの中から欠陥メモリを特定するためのデータを記憶する第３のメモリとを含んだ、少なくとも１つのメモリ群と、上記第３のメモリのデータに基づいて、該第３のメモリと同一のメモリ群に含まれる上記複数の第１のメモリの中から欠陥メモリを特定し、該欠陥メモリへのアクセスを、該欠陥メモリと同一のメモリ群に含まれる上記第２のメモリもしくは他の第１のメモリへのアクセスに切り替えるアクセス切り替え手段と、上記アクセス切り替え手段を介して上記第１のメモリまたは上記第２のメモリから読み出されるデータの誤りに応じて上記欠陥メモリを検出し、該検出した欠陥メモリと同一のメモリ群に含まれる上記第３のメモリのデータを、該検出した欠陥メモリの特定を可能にするデータに書き換える欠陥検出手段とを有する。
【００２５】
上記第２の発明によると、上記アクセス切り替え手段において、上記第３のメモリのデータに基づいて、該第３のメモリと同一のメモリ群に含まれる上記複数の第１のメモリの中から欠陥メモリが特定される。そして、特定された欠陥メモリへのアクセスが、これと同一のメモリ群に含まれる上記第２のメモリもしくは他の第１のメモリへのアクセスに切り替えられる。また、上記欠陥検出手段において、上記アクセス切り替え手段を介して上記第１のメモリまたは上記第２のメモリから読み出されるデータの誤りに応じて上記欠陥メモリが検出され、該検出された欠陥メモリと同一のメモリ群に含まれる上記第３のメモリのデータが、該検出された欠陥メモリの特定を可能にするデータに書き換えられる。
したがって、例えば経時劣化に伴って発生する欠陥など、対応するデータが上記第３のメモリに記憶されていない新たなメモリの欠陥の救済が可能になる。
【００２６】
上記第２の発明は、データ保持手段と、アクセス対象のメモリ群からデータを読み出して上記データ保持手段に保持させ、該保持データが書き換えられた場合、書き換え後の保持データを読み出し元のメモリに書き戻す制御手段とを有しても良い。
この場合、上記アクセス切り替え手段は、上記データ保持手段に保持される上記第３のメモリのデータに基づいて上記複数の第１のメモリの中から欠陥メモリを特定し、上記データ保持手段に保持される該欠陥メモリのデータへのアクセスを、上記データ保持手段に保持される上記第２のメモリもしくは他の第１のメモリのデータへのアクセスに切り替えても良い。上記欠陥検出手段は、上記アクセス切り替え手段を介して上記データ保持手段から読み出される上記第１のメモリまたは上記第２のメモリのデータの誤りに応じて上記欠陥メモリを検出し、上記データ保持手段に保持される上記第３のメモリのデータを、該検出した欠陥メモリの特定を可能にするデータに書き換えても良い。
【００２７】
また、上記欠陥検出手段は、上記アクセス切り替え手段を介して上記データ保持手段から読み出される上記第１のメモリまたは上記第２のメモリのデータに含まれる所定のコードに基づいて、該読み出しデータの誤り検出と訂正を行い、該誤り検出の結果に応じて、上記欠陥メモリの検出および上記第３のメモリのデータの書き換えを行い、該データの書き換えの後、上記アクセス切り替え手段を介して、該誤り訂正結果のデータを上記データ保持手段に書き戻しても良い。
あるいは、上記制御手段は、上記第１のメモリまたは上記第２のメモリのデータに書き込みを行った場合に、該書き込み後のデータを同一のメモリから再び読み出し、上記欠陥検出手段は、該再読み出しデータと書き込み元のデータとの比較に基づいて上記欠陥メモリの検出を行っても良い。
【発明の効果】
【００２８】
本発明によれば、第１に、共通のビット線を介してアクセスされる所定数のメモリセルを含んだメモリセルユニットの欠陥を、より少ない回路で効率的に救済することができる。
また、第２に、経時劣化等により新たに発生するメモリの欠陥を救済することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態について図面を参照して述べるが、その前に、図１に示すメモリアレイを一例として、本発明の概要を説明する。
【００３０】
図１において、記号‘３１’はワード線群、記号‘３２’は通常使用されるメモリセルが接続されたビット線群、記号‘３３’は冗長用のメモリセルが接続された冗長ビット線を示す。また、この例において、共通のビット線に接続される４ビットのメモリセル群を単位として、１つのメモリセルユニットが構成されている。
【００３１】
このようなメモリセルユニットの中に欠陥メモリセルが含まれる場合（以降、欠陥メモリセルを含んだメモリセルユニットを欠陥ユニットと表記する）、従来の欠陥救済手法では、ビット線群３２に接続されたメモリセルの何れかが欠陥を有していると、この欠陥メモリセルが接続されるビット線上のメモリセルがまるごと冗長ビット線３３上のメモリセルに置き換えられるか、もしくは、欠陥メモリセルが１ビットずつ冗長セルと置き換えられていた。
一方、本発明の欠陥救済手法では、例えば、欠陥ユニットへのアクセスがこれと共通のワード線に接続される冗長用のメモリセルユニット（以降、冗長用のメモリセルユニットを冗長ユニットと表記する）へのアクセスに切り替えられる。すなわち図１の例において、内部に欠陥メモリセルを含む欠陥ユニット３４，３５へのアクセスが、それぞれ冗長ユニット３６，３７へのアクセスに切り替えられる。
【００３２】
＜第１の実施形態＞
図２は、本発明の第１の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
【００３３】
図２に例示する半導体記憶装置は、行列状に配列された複数のメモリセルユニット４０と、同一行のメモリセルユニット４０に接続されるワード線ＷＬ１〜ＷＬｎ（ｎは、２以上の整数を示す）と、同一列のメモリセルユニット４０に接続されるビット線ＢＬ１〜ＢＬ６６と、行デコーダ４４と、センスアンプ４５＿１〜４５＿６６と、データ用レジスタ群４６と、冗長用レジスタ４７と、欠陥特定用レジスタ４８と、列選択部４９と、制御部１００とを有する。
【００３４】
なお、複数のメモリセルユニット４０のうち、ビット線ＢＬ１〜ＢＬ６４に接続されるメモリセルユニットは、本発明の複数のメモリセルユニットの一実施形態である。
複数のメモリセルユニット４０のうち、ビット線ＢＬ６５に接続されるメモリセルユニットは、本発明の複数の冗長ユニットの一実施形態である。
複数のメモリセルユニット４０のうち、ビット線ＢＬ６６に接続されるメモリセルユニットは、本発明の複数の欠陥特定ユニットの一実施形態である。
列選択部４９は、第１の発明におけるアクセス切り替え手段の一実施形態である。
データ用レジスタ群４６、冗長用レジスタ４７、および欠陥特定用レジスタ４８を含むユニットは、本発明のデータ保持手段の一実施形態である。
制御部１００は、本発明の制御手段の一実施形態である。
【００３５】
メモリセルユニット４０は、共通のビット線を介してアクセスされる所定数のメモリセルを含む。このようなメモリセルユニットには様々な構成のメモリを適用可能であるが、ここでは一例として、複数の強誘電体キャパシタがＦＥＴを介して共通のビット線に接続される図９のメモリセルユニットと同様な構成を有するものとする。また、１つのメモリセルユニットには８ビットのメモリセルが含まれるものとする。
【００３６】
ｎ行×６６列のメモリセルユニット４０のうち、ビット線ＢＬ１〜ＢＬ６４に接続される６４列のメモリセルユニットは、データ記憶用として通常使用されるデータ用ユニットである。
ここでは、ワード線ＷＬｉ（ｉは、１からｎまでの整数を示す）に接続される６４列のデータ用ユニット群を‘データ用ユニットアレイ４１＿ｉ’と表記する。
【００３７】
これに対し、ビット線ＢＬ６５に接続されるメモリセルユニットは、同一ワード線上の６４列のデータ用ユニットに含まれる欠陥ユニットを代替するための冗長ユニットである。
ここでは、ワード線ＷＬｉに接続される冗長ユニットを‘冗長用ユニット４２＿ｉ’と表記する。
【００３８】
また、ビット線ＢＬ６５に接続されるメモリセルユニットは、同一ワード線上の６４列のデータ用ユニットの中から欠陥ユニットを特定するためのデータを記憶する欠陥特定用ユニットである。
ここでは、ワード線ＷＬｉに接続される欠陥特定用ユニットを‘欠陥特定用ニット４３＿ｉ’と表記する。
【００３９】
欠陥特定用ニット４３＿ｉは、例えば、データ用ユニットアレイ４１＿ｉを構成する６４列のデータ用ユニットから１列を選択するための６ビットの列アドレスと、この列アドレスが有効であるか否か、すなわち該列アドレスによって指示されるデータ用ユニットが欠陥ユニットであるか否かを示す２ビットのフラグデータとを記憶する。
【００４０】
なお、欠陥特定用ユニット４３＿ｉに記憶されるデータの構成は、１つのデータ用ユニットアレイに含まれるデータ用ユニットの列数や、１つのメモリセルユニットに含まれるメモリセルの数など応じて種々に変わり得る。上述の例では、１つのメモリセルユニットに記憶される８ビットのデータを使って欠陥ユニットを特定することができるが、データ用ユニットアレイ中の列数が更に多い場合など、欠陥ユニットの特定により多くの情報が必要な場合は、複数のメモリセルユニットを欠陥特定用データの格納に使用しても良い。あるいは、１メモリセルユニットのビット長を長くしても良い。
【００４１】
行デコーダ４４は、ワード線ＷＬ１〜ＷＬｎの中から、アクセス対象の行を指示する行アドレスに応じて１つのワード線を選択し、これを活性化する。ワード線が活性化されると、これに接続される１行分、６６列のメモリセルユニットが選択され、ビット線ＢＬ１〜ＢＬ６６よりアクセス可能になる。
【００４２】
なお、行デコーダ４４によって選択されたメモリセルユニットは、更に図示しないデコーダによってその内部のメモリセルを選択される。これにより、所望の行のメモリセルユニットに含まれる所望のビットのメモリセルが選択され、ビット線ＢＬ１〜ＢＬ６６を介してアクセスされる。
【００４３】
センスアンプ４５＿１〜４５＿６６は、ビット線ＢＬ１〜ＢＬ６６を介して入力されるメモリセルユニット４０中のメモリセルからの読み出しデータを増幅し、レジスタ群（４６，４７，４８）へ出力する。また、レジスタ群（４６，４７，４８）より入力される書き込みデータをビット線ＢＬ１〜ＢＬ６６経由でメモリセルユニット４０中のメモリセルに出力する。
【００４４】
データ用レジスタ群４６は、センスアンプ４５＿１〜４５＿６４にそれぞれ接続された８ビットのレジスタの集まりであり、データ用ユニットアレイ４１＿ｉから読み出されるデータの保持や、これに書き込まれるデータの保持を行う。
【００４５】
冗長用レジスタ４７は、センスアンプ４５＿６５に接続された８ビットのレジスタであり、冗長用ユニット４２＿ｉから読み出されるデータの保持や、これに書き込まれるデータの保持を行う。
【００４６】
欠陥特定用レジスタ４８は、センスアンプ４５＿６６に接続された８ビットのレジスタであり、欠陥特定用ユニット４３＿ｉから読み出されるデータの保持や、これに書き込まれるデータの保持を行う。
【００４７】
列選択部４９は、データ用レジスタ群４６に含まれる６４列のデータ用レジスタから、アクセス対象の列を指示する列アドレスに対応した１列のデータ用レジスタを選択し、これを入出力バスと接続する。これにより、列アドレスによって指示される列のメモリセルユニットがデータ用レジスタ群４６を介してアクセス可能になる。
【００４８】
ただし、列選択部４９は、欠陥特定用レジスタ４８に保持されるフラグデータが有効状態の場合は、欠陥特定用レジスタ４８に保持される欠陥ユニットの列アドレスに対応するデータ用レジスタと入出力バスとの接続を禁止し、冗長用レジスタ４７か、もしくは他のデータ用レジスタを入出力バスと接続する。
すなわち、列選択部４９は、欠陥特定用レジスタ４８に保持されるデータに基づいて欠陥ユニットを特定し、データ用レジスタ群４６に保持される該欠陥ユニットのデータへのアクセスを、冗長用レジスタ４７に保持される冗長用ユニットのデータか、もしくはデータ用レジスタ群４６に保持される他のデータ用ユニットのデータへのアクセスに切り替える。
【００４９】
列選択部４９におけるこのような選択動作は、例えば次に述べるように２段の選択回路で実現しても良い。
すなわち第１の選択回路は、列アドレスに基づく列の選択動作により、データ用レジスタ群４６に含まれる６４列のデータ用レジスタから列アドレスに応じた１列のレジスタを選択する。第２の選択回路は、欠陥特定用レジスタ４８に保持されるフラグデータが有効状態であり、かつ、入力される列アドレスと欠陥特定用レジスタ４８に保持される列アドレスとが一致する場合に冗長用レジスタ４７を選択し、そうでない場合に第１の選択回路で選択されたレジスタを選択する。第２の選択回路で選択されたレジスタが、最終的に入出力バスと接続される。
【００５０】
また、上述した２段の選択回路による方式の他にも、例えば後ほど図４を参照して述べるシフト方式によって同様な選択動作を行うことが可能である。
【００５１】
制御部１００は、半導体記憶装置の全体的な動作に関わる様々な制御を行う。
たとえば、行アドレスおよび列アドレスが入力され、データの書き込みや読み出しを指示する所定の制御信号が入力された場合、行デコーダ４４におけるワード線の選択動作や、図示しないデコーダによるユニット中のメモリセルの選択動作、センスアンプ４５＿１〜４５＿６６におけるデータ読み出し動作などを、適切なタイミングで実行させるための制御を行う。
【００５２】
また、制御部１００は、アクセス対象のデータ用ユニットアレイ４１＿ｉ、ならびに、これと共通のワード線ＷＬｉに接続される冗長用ユニット４２＿ｉおよび欠陥特定用ユニット４３＿ｉからデータを読み出してレジスタ群（４６，４７，４８）に保持させるとともに、このレジスタ群（４６，４７，４８）の保持データが書き換えられた場合に、書き換え後の保持データを読み出し元のメモリセルに書き戻す処理などを行う。
これにより、レジスタ群（４６，４７，４８）を介して所望のメモリセルユニットにアクセスすることが可能になる。
【００５３】
次に、上述した構成を有する図２に示す半導体記憶装置の動作を説明する。
【００５４】
アクセス対象のメモリセルユニットを指示する行アドレスおよび列アドレスが入力されるとともに、データの書き込みや読み出しを指示する所定の制御信号が入力されると、制御部１００の制御に基づいて、行アドレスに応じたワード線ＷＬｉが行デコーダ４４により選択されるとともに、該ワード線ＷＬｉ上のメモリセルユニットに含まれる個々のメモリセルが図示しないデコーダによって順次に選択される。選択されたメモリセルのデータは、ビット線ＢＬ１〜ＢＬ６６を介してセンスアンプ４５＿１〜４５＿６６より順に読み出され、レジスタ群（４６，４７，４８）の対応するレジスタに保持される。これにより、入力される行アドレスによって指示された行のデータ用ユニットアレイ４１＿ｉ、冗長用ユニット４２＿ｉ、欠陥特定用ユニット４３＿ｉからそれぞれデータが読み出され、レジスタ群（４６，４７，４８）の対応するレジスタに保持される。
【００５５】
次いで、列選択部４９において、データ用レジスタ群４６に含まれる６４列のデータ用レジスタから、入力される列アドレスに応じた１列のレジスタが選択され、入出力バスと接続される。ただし、欠陥特定用レジスタ４８に保持されるフラグデータが有効状態の場合は、欠陥特定用レジスタ４８に保持される欠陥ユニットの列アドレスに対応するデータ用レジスタと入出力バスとの接続が禁止され、冗長用レジスタ４７か、もしくは他のデータ用レジスタが入出力バスと接続される。
【００５６】
そして、データの読み出し時には、データ用レジスタ群４６または冗長用レジスタ４７に保持されたデータが列選択部４９を介して入出力バスに読み出される。
また、データの書き込み時には、入出力バスから列選択部４９を介して入力されるデータによりデータ用レジスタ群４６または冗長用レジスタ４７の保持データが書き換えられる。そして、制御部１００の制御に基づき、書き換え後の保持データが読み出し元のメモリセルに書き戻される。
【００５７】
以上説明したように、図２に示す半導体記憶装置によれば、共通のビット線を介してアクセスされる８ビットのメモリセルをそれぞれ含んだ６６列のメモリセルユニット４０が、行ごとに共通のワード線に接続されている。この６６列のメモリセルユニット４０のうち、６４列がデータ記憶用に通常使用されるデータ用ユニット、１列が欠陥ユニットを代替するための冗長用ユニット、１列が行内の欠陥ユニットを特定するデータを記憶するための欠陥特定用ユニットとして用いられる。ワード線ＷＬｉに接続されるメモリセルユニットがアクセス対象になると、列選択部４９において、該ワード線ＷＬｉに接続される欠陥特定ユニット４３＿ｉからの読み出しデータに基づいて、該ワード線ＷＬｉに接続されるデータ用ユニットアレイ４１＿ｉの６４列のデータ用ユニットから欠陥ユニットが特定される。そして、この特定された欠陥ユニットの各メモリセルへのアクセスが、該ワード線ＷＬｉに接続される冗長用ユニット４２＿ｉもしくは他のデータ用ユニットの各メモリセルへのアクセスに切り替えられる。
そのため、メモリセルユニット４０に含まれる何れかのメモリセルに欠陥が生じることにより、同一ユニットの他のメモリセルへのアクセスに障害が生じるような場合でも、該欠陥メモリセルを含むメモリセルユニットへのアクセスがこれと共通のワード線に接続される冗長ユニットへのアクセスに一括して切り替えられる。したがって、個々の欠陥メモリセルへのアクセスを冗長メモリセルへのアクセス切り替える手法に比べてアクセス切り替え動作に必要な情報が少なくて済み、そのような情報を格納するための回路を削減することができる。
【００５８】
特に、各メモリセルユニット内の複数のメモリセルが一括して欠陥メモリセルとなりやすい構造を持つメモリの欠陥を救済する場合に、図２に示す半導体記憶装置は効果的である。
このようなメモリは、例えば、ビット線上のメモリセルが階層化されている。すなわち、ビット線上の複数のメモリセルユニットから一のメモリセルユニットが選択され、更に、選択されたメモリセルユニット内の複数のメモリセルから一のメモリセルが選択されて、ビット線よりアクセスされる構造を有している。
具体的には、例えば図２に示す強誘電体メモリの他に、ＩＳＳＣＣ（International Solid-State Circuits Conference）２００３の論文ダイジェスト１６．３に掲載されている強誘電体メモリも８セルがユニットを形成している。また、例えばＩＥＤＭ（International Electron Devices Meeting）の論文ダイジェスト２．１に掲載されているＮＡＮＤ型フラッシュメモリも、同様に階層化された構造を有している。
【００５９】
＜第２の実施形態＞
次に、本発明の第２の実施形態について述べる。
図２に示す半導体記憶装置では、欠陥特定用ユニットに同一ワード線上の欠陥ユニットを特定するためのデータが格納されるが、次に述べる図３に示す半導体記憶装置では、データ用ユニットのぞれぞれに欠陥の有無を示すフラグデータが格納される。
【００６０】
図３は、本発明の第２の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
図３に例示する半導体記憶装置は、行列状に配列された複数のメモリセルユニット４０Ｂと、同一行のメモリセルユニット４０Ｂに接続されるワード線ＷＬ１〜ＷＬｎと、同一列のメモリセルユニット４０Ｂに接続されるビット線ＢＬ１〜ＢＬ６６と、行デコーダ４４と、センスアンプ４５＿１〜４５＿６６と、データ用レジスタ群４６Ｂと、冗長用レジスタ群４７Ｂと、フラグ用レジスタ群５１と、列選択部４９Ｂと、制御部１００とを有する。
ただし、図２と図３の同一の符号は同一の構成要素を示している。
【００６１】
メモリセルユニット４０Ｂは、共通のビット線を介してアクセスされる９ビットのメモリセルを含み、メモリセルが１ビット多い点を除いて上述したメモリセルユニット４０と同様の構成を有している。
【００６２】
１つのワード線ＷＬｉには、図２に示す半導体記憶装置と同様に６６列のメモリセルユニット４０Ｂが接続されており、そのうちビット線ＢＬ１〜ＢＬ６４に接続される６４列のユニット群（データ用ユニットアレイ４１Ｂ＿ｉ）は、データ記憶用として通常使用される。
ただし、データ用ユニットアレイ４１Ｂ＿ｉの各メモリセルユニットに含まれる９ビットのメモリセルのうち、データ記憶用として通常使用されるのは８ビットのメモリセルであり、残り１ビットのメモリセルは、同一ユニット内に欠陥メモリセルが含まれるか否かを示すフラグデータを格納するためのフラグ用メモリセル５０Ｂである。ここでは一例として、ユニット内に欠陥メモリセルが含まれる場合にフラグデータは‘１’に設定され、含まれない場合にフラグデータは‘０’に設定されるものとする
【００６３】
また、ワード線ＷＬｉ上においてビット線ＢＬ６５およびＢＬ６６に接続される２列のユニット群（冗長用ユニットアレイ４２Ｂ＿ｉ）は、同じワード線ＷＬｉのデータ用ユニットアレイ４１Ｂ＿ｉに含まれる欠陥ユニットを代替するためのユニットである。
【００６４】
データ用レジスタ群４６Ｂは、センスアンプ４５＿１〜４５＿６４にそれぞれ接続された８ビットのレジスタの集まりである。データ用ユニットアレイ４１Ｂ＿ｉの各メモリセルユニットに含まれる９ビットのメモリセルのうち、データ記憶用として通常使用される８ビットのメモリセルから読み出されるデータの保持や、これに書き込まれるデータの保持を行う。
【００６５】
冗長用レジスタ群４７Ｂは、センスアンプ４５＿６５および４５＿６６にそれぞれ接続された８ビットのレジスタの集まりである。冗長用ユニットアレイ４２Ｂ＿ｉの各メモリセルユニットから読み出されるデータの保持や、これに書き込まれるデータの保持を行う。
【００６６】
フラグ用レジスタ群５１は、センスアンプ４５＿１〜４５＿６４にそれぞれ接続された１ビットのレジスタの集まりである。データ用ユニットアレイ４１Ｂ＿ｉの各データ用ユニットに含まれる９ビットのメモリセルのうち、フラグ用メモリセル５０Ｂから読み出されるデータの保持や、これに書き込まれるデータの保持を行う。
【００６７】
列選択部４９Ｂは、データ用レジスタ群４６Ｂに含まれる６４列のレジスタから、アクセス対象の列を指示する列アドレスに応じた１列のレジスタを選択し、これを入出力バスと接続する。
ただし、フラグ用レジスタ群５１に‘１’のフラグデータが保持される場合は、このフラグデータと同じメモリセルユニットから読み出されたデータを保持するデータ用レジスタ群４６Ｂのデータ用レジスタと入出力バスとの接続を禁止し、冗長用レジスタ４７か、もしくは他のデータ用レジスタを入出力バスと接続する。
すなわち、列選択部４９Ｂは、フラグ用レジスタ群５１に保持されるフラグデータに基づいて欠陥ユニットを特定し、データ用レジスタ群４６Ｂに保持される該欠陥ユニットのデータへのアクセスを、冗長用レジスタ群４７Ｂに保持される冗長用ユニットのデータか、もしくはデータ用レジスタ群４６Ｂに保持される他のデータ用ユニットのデータへのアクセスに切り替える。
【００６８】
列選択部４９Ｂにおける上述した選択動作は、例えば次に述べるシフト方式を用いることによって容易に実現することができる。
【００６９】
図４は、シフト方式を用いた列選択部４９Ｂの構成の一例を示すブロック図である。
図４（Ａ）に例示する列選択部４９Ｂは、シフトスイッチ４９＿０〜４９＿６５と、セレクタ４９１とを有する。
また、レジスタ５１＿１〜５１＿６４は、フラグ用レジスタ群５１に含まれる１ビットのレジスタであり、センスアンプ４５＿１〜４５＿６４に接続される。
レジスタ４６＿１〜４６＿６４は、データ用レジスタ４６Ｂに含まれる８ビットのレジスタであり、センスアンプ４５＿１〜４５＿６４に接続される
レジスタ４７＿１および４７＿２は、冗長用レジスタ群４７Ｂに含まれるレジスタであり、センスアンプ４５＿６５および４５＿６６に接続される。
【００７０】
シフトスイッチ４９＿０〜４９＿６５は、４つの端子（共通端子、中央端子、右端子、左端子）を有しており、この４つの端子間の接続状態を３つの入力信号Ｄｉｎ，Ｌｉｎ，Ｒｉｎに応じて設定する。
３つの入力信号Ｄｉｎ，Ｌｉｎ，Ｒｉｎが与えられると、図４（Ｂ）の表に示すように、状態０〜状態３の何れかの接続状態となる。状態０では、共通端子と中央端子とを接続し、他の端子を未接続にする。状態１では、共通端子と右端子とを接続し、他の端子を未接続にする。状態２では、共通端子と左端子とを接続し、他の端子を未接続にする。状態３では、全ての端子を未接続にする。
【００７１】
また、シフトスイッチ４９＿０〜４９＿６５は、３つの入力信号Ｄｉｎ，Ｌｉｎ，Ｒｉｎに応じて、以下の式（１），式（２）に示す出力信号Ｌｏｕｔ，Ｒｏｕｔを生成する。
【００７２】
［数１］
Ｌｏｕｔ＝Ｌｉｎ＋Ｄｉｎ            …（１）
Ｒｏｕｔ＝Ｒｉｎ＋Ｌｉｎ・Ｄｉｎ    …（２）
【００７３】
シフトスイッチ４９＿ｊ（ｊは、１から６４までの整数を示す）は、入力信号Ｄｉｎとして、フラグ用レジスタ群５１のレジスタ５１＿ｊに格納されるフラグデータを、入力信号Ｒｉｎとして、シフトスイッチ４９＿（ｊ−１）が生成する出力信号Ｒｏｕｔを、入力信号Ｌｉｎとして、シフトスイッチ４９＿（ｊ＋１）が生成する出力信号Ｌｏｕｔをそれぞれ入力する。
ただし、シフトスイッチ４９＿１は、入力信号Ｒｉｎとして‘０’を入力し、シフトスイッチ４９＿６４は、入力信号Ｌｉｎとして‘０’を入力する。
【００７４】
また、シフトスイッチ４９＿ｊは、その共通端子がレジスタ４６＿ｊに接続され、中央端子がセレクタ４９１の第ｊ列の入出力端子Ｔｊに接続され、右端子が第（ｊ＋１）列の入出力端子Ｔ（ｊ＋１）に接続され、左端子が第（ｊ−１）列の入出力端子Ｔ（ｊ−１）にに接続される。
ただし、シフトスイッチ４９＿１の左端子およびシフトスイッチ４９＿６４の右端子は未接続である。
【００７５】
シフトスイッチ４９＿０は、入力信号Ｌｉｎとしてシフトスイッチ４９＿１の出力信号Ｌｏｕｔを入力し、他の入力信号（Ｄｉｎ，Ｒｉｎ）としては‘０’を入力する。また、右端子がセレクタ４９１の第１列の入出力端子Ｔ１に接続されており、他の端子（共通端子、中央端子、左端子）が未接続にされている。
シフトスイッチ４９＿６５は、入力信号Ｒｉｎとしてシフトスイッチ４９＿６４の出力信号Ｒｏｕｔを入力し、他の入力信号（Ｄｉｎ，Ｌｉｎ）としては‘０’を入力する。また、左端子がセレクタ４９１の第６４列の入出力端子Ｔ６４に接続されており、他の端子（共通端子、中央端子、右端子）が未接続にされている。
【００７６】
セレクタ４９１は、入力される列アドレス信号に応じて入出力端子Ｔ１〜Ｔ６４の何れかを選択し、該選択した入出力端子と入出力バスとを接続する。
【００７７】
このような構成を有する列選択部４９Ｂの動作を説明する。
レジスタ５１＿１〜５１＿６４に保持される全てのフラグレジスタが‘０’の場合、式（１）および式（２）の右辺第２項が何れも‘０’となり、また、シフトスイッチ４９＿１の入力信号Ｒｉｎおよびシフトスイッチ４９＿６４の入力信号Ｌｉｎが‘０’であることから、シフトスイッチ４９＿１〜４９＿６４の出力信号ＬｏｕｔおよびＲｏｕｔが全て‘０’になる。したがってこの場合、レジスタ４６＿１〜４６＿６４と入出力端子Ｔ１〜Ｔ６４とが、対応する列同士で一対一に接続される。
【００７８】
一方、レジスタ５１＿１〜５１＿６４の何れか１つ、例えばレジスタ５１＿６３のフラグデータが‘１’の場合、このレジスタ５１＿６３に対応するシフトスイッチ４９＿６３の出力信号Ｌｏｕｔが‘１’になる。すると、シフトスイッチ４９＿６３より図の左方向、すなわちシフトスイッチ４９＿６２，…，４９＿０に‘１’の信号Ｌｏｕｔが伝播して、これらの入力信号Ｌｉｎが全て‘１’になる。そのため、シフトスイッチ４９＿０〜４９＿６２が接続状態１、シフトスイッチ４９＿６３が接続状態３、シフトスイッチ４９＿６４および４９＿６５が接続状態０となる。
すなわち、入出力端子Ｔ１，Ｔ２，…，Ｔ６３はそれぞれレジスタ４７＿１，４６＿１，…，４６＿６２と接続され、入出力端子Ｔ６４はレジスタ４７＿６４と接続される。
このようにして、レジスタ４６＿６３は入出力バスから切り離された状態になり、第６３列の欠陥ユニットへのアクセスが禁止される。また、第１列のメモリセルユニットへのアクセスが冗長用ユニットへのアクセスに切り替えられるとともに、第２列〜第６３列のメモリセルユニットへのアクセスが第１列〜第６２列のメモリセルユニットへのアクセスにそれぞれ切り替えられる。
【００７９】
また、例えば、レジスタ５１＿６３に加えてレジスタ５１＿２のフラグデータも‘１’の場合には、レジスタ５１＿２に対応するシフトスイッチ４９＿２の出力信号Ｒｏｕｔが‘１’になる。すると、シフトスイッチ４９＿２より図の右方向、すなわちシフトスイッチ４９＿３，…，４９＿６５に‘１’の信号Ｒｏｕｔが伝播して、これらの入力信号Ｒｉｎが全て‘１’になる。そのため、図４（Ａ）に示すように、シフトスイッチ４９＿０および４９＿１が接続状態１、シフトスイッチ４９＿２が接続状態３、シフトスイッチ４９＿３〜４９＿６２が接続状態０、シフトスイッチ４９＿６３が接続状態３、シフトスイッチ４９＿６４および４９＿６５が接続状態２となる。
すなわち、入出力端子Ｔ１，Ｔ２はそれぞれレジスタ４７＿１，４６＿１と接続され、入出力端子Ｔ３，…，Ｔ６２はそれぞれレジスタ４６＿３，…，４６＿６２と接続され、入出力端子Ｔ６３およびＴ６４はレジスタ４６＿６４および４７＿２と接続される。
このようにして、レジスタ４６＿２および４６＿６３は入出力バスから切り離された状態になり、第２列および第６３列の欠陥ユニットへのアクセスが禁止される。また、第１列，第６４列のメモリセルユニットへのアクセスがそれぞれ冗長用ユニットへのアクセスに切り替えられるとともに、第２列，第６３列のメモリセルユニットへのアクセスがそれぞれ第１列，第６４列のメモリセルユニットへのアクセスに切り替えられる。
【００８０】
このようにして、セレクタ４９１の入出力端子Ｔ１〜Ｔ６４とレジスタ群（４７＿１，４６＿１〜４６＿６４，４７＿２）との接続関係が設定された上で、入力される列アドレスに応じた何れかの入出力端子がセレクタ４９１において選択され、入出力バスと接続される。これにより、列アドレスに応じたデータ用ユニットまたは冗長用ユニットが入出力バスからアクセス可能になる。
以上が、列選択部４９Ｂの説明である。
【００８１】
次に、上述した構成を有する図３に示す半導体記憶装置の動作を説明する。
【００８２】
アクセス対象のメモリセルユニットを指示する行アドレスおよび列アドレスが入力されるとともに、データの書き込みや読み出しを指示する所定の制御信号が入力されると、制御部１００の制御に基づいて、行アドレスに応じたワード線ＷＬｉが行デコーダ４４により選択されるとともに、該ワード線ＷＬｉ上のメモリセルユニットに含まれる個々のメモリセルが図示しないデコーダによって順次に選択される。選択されたメモリセルのデータは、ビット線ＢＬ１〜ＢＬ６６を介してセンスアンプ４５＿１〜４５＿６６より順に読み出され、レジスタ群（４６Ｂ，４７Ｂ）の対応するレジスタに保持される。これにより、入力される行アドレスによって指示された行のデータ用ユニットアレイ４１Ｂ＿ｉ、冗長用ユニットアレイ４２＿ｉＢからそれぞれデータが読み出され、レジスタ群（４６Ｂ，４７Ｂ）の対応するレジスタに保持される。
【００８３】
次いで、列選択部４９Ｂにおいて、データ用レジスタ群４６Ｂに含まれる６４列のデータ用レジスタから、入力される列アドレスに応じた１列のデータ用レジスタが選択され、入出力バスと接続される。ただし、フラグ用レジスタ群５１に‘１’のフラグデータが保持される場合は、このフラグデータと同じメモリセルユニットから読み出されたデータを保持するデータ用レジスタと入出力バスとの接続が禁止され、冗長用レジスタ群４７Ｂのレジスタか、もしくは他のデータ用レジスタが入出力バスと接続される。
【００８４】
そして、データの読み出し時には、データ用レジスタ群４６Ｂまたは冗長用レジスタ群４７Ｂに保持されたデータが列選択部４９Ｂを介して入出力バスに読み出される。
また、データの書き込み時には、入出力バスから列選択部４９Ｂを介して入力されるデータによりデータ用レジスタ群４６Ｂまたは冗長用レジスタ群４７Ｂの保持データが書き換えられる。そして、制御部１００の制御に基づき、書き換え後の保持データが読み出し元のメモリセルに書き戻される。
【００８５】
以上説明したように、図３に示す半導体記憶装置によれば、共通のビット線を介してアクセスされる９ビットのメモリセルをそれぞれ含んだ６６列のメモリセルユニット４０Ｂが、行ごとに共通のワード線に接続されている。この６６列のメモリセルユニット４０Ｂのうち、６４列がデータ記憶用に通常使用されるデータ用ユニット、２列が欠陥ユニットを代替するための冗長用ユニットとして用いられる。また、データ用ユニットの９ビットのメモリセルのうち、８ビットが通常のデータ記憶に、１ビットがフラグデータの記憶に用いられる。ワード線ＷＬｉに接続されるメモリセルユニットがアクセス対象になると、列選択部４９Ｂにおいて、該ワード線ＷＬｉに接続されるデータ用ユニットから読み出されるフラグデータに基づいて、６４列のデータ用ユニットから欠陥ユニットが特定される。そして、この特定された欠陥ユニットの各メモリセルへのアクセスが、該ワード線ＷＬｉに接続される冗長用ユニットもしくは他のデータ用ユニットの各メモリセルへのアクセスに切り替えられる。
したがって、図２に示す半導体記憶装置と同様に、欠陥メモリセルを含むメモリセルユニットへのアクセスをこれと共通のワード線に接続される冗長ユニットへのアクセスに一括して切り替えることができるため、特にユニット内の複数セルが一括して欠陥メモリセルとなりやすいメモリセルユニットを持つ場合において、回路規模を効果的に削減することができる。
【００８６】
このように、データ用ユニットの格納データにフラグデータを付随させる手法では、各メモリセルユニットにフラグデータ格納用のメモリセルを追加する必要がある。しかしながら、ユニット内のメモリセルの数が多くなるほど、全体の回路面積に占めるフラグ用メモリセルの割合が小さくなるため、回路面積の不利益は軽微になる。また冗長用ユニットと対をなして欠陥特定用ユニットを設ける必要がないことから、図１に示す半導体記憶装置と比較した場合、冗長ユニットを多く有するほど面積的に有利になる。
【００８７】
また、列選択部４９Ｂにおいてシフト方式を用いることにより、欠陥アドレスと入力アドレスとを比較してその一致を検出する回路や欠陥アドレスをデコードする回路が不要になるため、回路の簡略化を図ることができる。
【００８８】
なお、ユニット内のメモリセルに生じた欠陥によってフラグ用メモリセルもアクセス不能になることが考えられるが、こうしたアクセス不能状態においてメモリセルのデータが一定の値（例えば‘１’）を持つ傾向がある場合には、この一定値を「欠陥有り」の状態と規定すれば、アクセス不能状態でも欠陥ユニットを正しく特定することが可能である。
【００８９】
また、列選択部４９Ｂにおける選択動作は、上述のようなシフト方式の他、例えば第１の実施形態に関連して述べた２段の選択回路を用いる方式でも良い。
【００９０】
また、図４に示すシフト方式は、図１に示す半導体記憶装置にも適用可能である。例えば、列選択部４９として図４に示すようなシフトスイッチを有する回路を設け、その各シフトスイッチには、フラグ用レジスタ５１＿１〜５１＿６４に保持されるフラグデータを入力する代わりに、欠陥特定用レジスタ４８に保持される欠陥ユニットの列アドレスをデコーダによってデコードした信号を入力すれば良い。
【００９１】
＜第３の実施形態＞
次に、本発明の第３の実施形態について述べる。
上述した図２および図３に示す半導体記憶装置では、例えば経時劣化などにより発生するメモリの欠陥を検出し、これを救済する手段が設けられていない。以下では、この新たに発生するメモリ欠陥の救済手段を設けた半導体記憶装置について説明する。
【００９２】
このような半導体記憶装置の第１の例は、図２に示す半導体記憶装置に、次のような欠陥検出部を設けたものである。
【００９３】
すなわち、欠陥検出部は、列選択部４９を介してレジスタ群（４６，４７）から読み出されるデータ用ユニットまたは冗長用ユニットのデータの誤りに応じて、データ用ユニットアレイに含まれる欠陥ユニットを検出する。そして、欠陥ユニットを検出した場合、欠陥特定用レジスタ４８に保持される欠陥特定ユニットのデータを、この検出した欠陥ユニットの特定を可能にするデータに書き換える。
【００９４】
図５は、本発明の第３の実施形態に係る半導体記憶装置の第１の例における欠陥救済のシーケンスを図解した図である。
【００９５】
ステップＳＴ１１：
制御部１００は、行デコーダ４４により選択されたワード線ＷＬｉに接続されるデータ用ユニットアレイ４１＿ｉ、冗長用ユニット４２＿ｉ、欠陥特定用ユニット４３＿ｉからそれぞれデータを一括して読み出し、対応するレジスタ群（４６，４７，４８）に保持させる。
【００９６】
ステップＳＴ１２，ＳＴ１３：
欠陥特定用レジスタ４８に保持されるフラグデータが有効状態の場合、列選択部４９は、欠陥特定用レジスタ４８に保持される欠陥ユニットの列アドレスに対応するデータ用レジスタへのアクセスを禁止する。該データ用レジスタへのアクセスは、冗長用レジスタ４７か、もしくは他のデータ用レジスタへのアクセスに切り替える。
【００９７】
ステップＳＴ１４：
欠陥検出部は、ステップＳＴ１２，ＳＴ１３のアクセス切り替えを行った後の読み出しデータに誤りがあるか否かをチェックする。
例えば、予め書き込みデータにエラー検出用コードを挿入しておき、欠陥検出部が、読み出しデータに含まれるこのコードに基づいてデータの誤りを検出しても良い。
あるいは、データ用ユニット，冗長用ユニットへの書き込みを行った場合に、制御部１００がその書き込み後のデータを同一のメモリから再び読み出し、欠陥検出部がこの読み出しデータと書き込み元のデータとを比較することによって、読み出しデータの誤りを検出しても良い。
【００９８】
ステップＳＴ１５：
ステップＳＴ１４においてデータの誤りが検出された場合、欠陥検出部は、この誤りデータが読み出されたユニットを欠陥ユニットとして検出し、該欠陥ユニットが特定可能となるように欠陥特定用レジスタ４８のデータを書き換える。すなわち、検出した欠陥ユニットの列アドレスをこれに書き込むとともに、フラグデータを有効状態に変更する。制御部４９は、この書き換え後のデータを欠陥特定用ユニットに書き戻す。
【００９９】
なお、このような書き換えは、欠陥救済用に設けられている冗長用ユニットおよび欠陥特定用ユニットのセット（以降、冗長セットと表記する）に余裕がある限りにおいて行われるのが望ましい。すなわち、１行内の欠陥救済用に１つまたは複数の冗長セットを有しており、その少なくとも一部に未使用の冗長セット（フラグデータが無効状態の冗長セット）がある場合において、この未使用の冗長セットに対応する欠陥特定用レジスタに新たな欠陥ユニットの列アドレスおよび「有効」のフラグデータを書き込む。
【０１００】
また、上述したシーケンスは、図２に示す半導体記憶装置のみならず、例えば図８に示す半導体記憶装置のように行単位の欠陥救済を行うものについても、同様な欠陥検出部を設けることによって実現可能である。
この場合、各ユニットの構成が単一のメモリセルとなり、単一行に並ぶメモリセル群のデータ用メモリセル、冗長用メモリセル、欠陥特定用メモリセルからそれぞれデータが読み出される。この３つのデータがセットとして一括に扱われることが重要であり、それらが複数行のメモリセルに分かれて格納されているか否かは問題では無い。またこれらが複数のメモリアレイに分散して格納されていても良い。
【０１０１】
さらにメモリセルの構造はいかなるものでもよく、欠陥特定用データを格納するメモリセルは例えば出荷後に書き換えることが可能であれば、他のデータ用や冗長用のメモリセルと異なる構造を持っていても構わない。
【０１０２】
一方、本実施形態に係る半導体記憶装置の第２の例は、図３に示す半導体記憶装置に、次のような欠陥検出部を設けたものである。
【０１０３】
第２の例における欠陥検出部は、列選択部４９Ｂを介してレジスタ群（４６Ｂ，４７Ｂ）から読み出されるデータ用ユニットまたは冗長用ユニットのデータの誤りに応じて、データ用ユニットアレイに含まれる欠陥ユニットを検出する。そして、欠陥ユニットを検出した場合、該欠陥ユニットのフラグ用メモリセルに「欠陥有り」を示す有効状態のフラグデータを書き込む。
【０１０４】
図６は、本発明の第３の実施形態に係る半導体記憶装置の第２の例における欠陥救済のシーケンスを図解した図である。
【０１０５】
ステップＳＴ２１：
制御部１００は、行デコーダ４４により選択されたワード線ＷＬｉに接続されるデータ用ユニットアレイ４１Ｂ＿ｉ、冗長用ユニットアレイ４２Ｂ＿ｉからそれぞれデータを一括して読み出し、対応するレジスタ群（４６Ｂ，４７Ｂ）に保持させる。
【０１０６】
ステップＳＴ２２，ＳＴ２３：
フラグ用レジスタ５１に保持されるフラグデータが有効状態の場合、列選択部４９Ｂは、このフラグデータと同じメモリセルユニットから読み出されたデータを保持するデータ用レジスタ群４６Ｂのデータ用レジスタと入出力バスとの接続を禁止する。該データ用レジスタへのアクセスは、冗長用レジスタ群４７Ｂのレジスタか、もしくは他のデータ用レジスタへのアクセスに切り替える。
【０１０７】
ステップＳＴ２４：
欠陥検出部は、ステップＳＴ２２，ＳＴ２３のアクセス切り替えを行った後の読み出しデータに誤りがあるか否かをチェックする。
チェック手法は、例えば上述したように、予め書き込みデータにエラー検出用コードを挿入する手法や、データ書き込み後に同一メモリから再びデータを読み出して元のデータと比較する手法が可能である。
【０１０８】
ステップＳＴ２５：
ステップＳＴ２４においてデータの誤りが検出された場合、欠陥検出部は、この誤りデータが読み出されたユニットを欠陥ユニットとして検出し、該欠陥ユニットが特定可能となるようにフラグ用レジスタ５１のフラグデータを書き換える。制御部４９Ｂは、この書き換え後のデータを欠陥特定用ユニットに書き戻す。
なお、このような書き換えは、欠陥救済用に設けられている冗長用ユニットに余裕がある限りにおいて行われるのが望ましい。すなわち、１行内の欠陥救済用に１つまたは複数の冗長用ユニットを有しており、その少なくとも一部に未使用の冗長用ユニットがある場合において、新たな欠陥ユニットのフラグデータを書き換える。
【０１０９】
以上説明したように、本実施形態に係る半導体記憶装置には、複数のデータ用ユニットと、このデータ用ユニットを代替可能な冗長用ユニットと、複数のデータ用ユニットの中から欠陥ユニットを特定するためのデータを記憶する欠陥特定用メモリ（欠陥特定用ユニットやフラグ用メモリセルなど、欠陥ユニットの特定用のデータを記憶するためのメモリ）とを含んだ、ｎ行のメモリ群が設けられている。列選択部（４９，４９Ｂ）において、列選択の際に、欠陥特定用メモリのデータに基づいて、この欠陥特定用メモリと同一のメモリ群に含まれる複数のデータ用ユニットの中から欠陥ユニットが特定され、該特定された欠陥ユニットへのアクセスが、これと同一のメモリ群に含まれる冗長用ユニットか、もしくは他のデータ用ユニットへのアクセスに切り替えられる。また、欠陥検出手部において、列選択部（４９，４９Ｂ）を介してデータ用ユニットまたは冗長用ユニットから読み出されるデータの誤りが検出され、このデータ誤りに応じて欠陥ユニットが検出される。そして、該検出された欠陥ユニットと同一のメモリ群に含まれる欠陥特定用メモリのデータが、該検出された欠陥ユニットの特定を可能にするデータに書き換えられる。
したがって、例えば出荷後に経時劣化に伴って発生するメモリ欠陥などのように、対応するデータが欠陥特定用メモリに記憶されていない新たなメモリの欠陥を救済することが可能になる。
【０１１０】
また、上述の構成によれば、出荷後などに新たに発生した欠陥を、メモリチップ内のハードウエア上で単純な処理により救済することが可能になるため、誤り訂正コード等を使ってデータの誤りを訂正する手法に比べて高速に欠陥を救済することができる。
このように欠陥の救済が高速であることから、本実施形態に係る半導体記憶装置としては、特にＮＶＲＡＭ（non-volatile random access memory）と称されるアクセス速度が高速な不揮発性メモリが適している。なぜなら、ＮＶＲＡＭのメモリセルは不揮発であるため、欠陥メモリの列アドレスやフラグデータ等の欠陥特定用データの格納に適しており、また、その高速なアクセス性能を引き出すためには欠陥救済に多くの時間を費やさすことが許されない為である。
【０１１１】
ＮＶＲＡＭには、例えばＦｅＲＡＭ（ferroelectric random access memory）、ＭＲＡＭ（magnetic random access memory）、ＯＵＭ（ovonic unified memory）、ＲＲＡＭ（resistance random access memory）などがある。
【０１１２】
ＦｅＲＡＭは、強誘電体膜の分極方向の違いでデータを記憶する半導体メモリである。例えば米国特許第４８７３６６４号明細書においてＳ．Ｓｈｅｆｆｅｉｅｌｄらによって、その一例が提案されている。また、特開平０９−１１６１０７号公報にも他の一例が提案されている。
【０１１３】
ＭＲＡＭは、強磁性膜のスピン方向の違いでデータを記憶する半導体メモリである。例えばＩＳＳＣＣ（International Solid-State Circuits Conference）２０００の論文ダイジェストの１２８ページに、Ｒ．Ｓｃｈｅｕｅｒｌｅｉｎらが論文を掲載している。
【０１１４】
ＯＵＭは、カルコゲナイド膜の相転移でデータを記憶する半導体メモリである。例えばＩＥＤＭ（International Electron Devices Meeting）２００１の論文ダイジェストの８０３ページに、Ｓ．Ｌａｉらが論文を掲載している。
【０１１５】
ＲＲＡＭは、磁気抵抗効果材料の抵抗ヒステリシスでデータを記憶する半導体メモリである。例えばＩＥＤＭ２００２の論文ダイジェストの７．５にＷ．Ｗ．Ｚｈｕａｎｇらが論文を掲載している。
【０１１６】
＜第４の実施形態＞
次に、本発明の第４の実施形態について述べる。
上述した第３の実施形態に係る半導体記憶装置では、新たな欠陥メモリが検出された場合、この欠陥メモリへのアクセスを禁止して他のメモリへのアクセスに切り換えることが可能であるが、その切り替え前後においてアクセス対象のメモリが変更されるため、以前に格納されていたデータが上書きされたり消失する問題が生じ得る。次に述べる図７に示す半導体記憶装置では、そのようなデータの混乱を防ぐための手段が設けられる。
【０１１７】
図７は、本発明の第４の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
図７に例示する半導体記憶装置は、図２に示す半導体記憶装置と同様な構成として、ｎ行×６６列のメモリセルユニット４０と、ワード線ＷＬ１〜ＷＬｎと、ビット線ＢＬ１〜ＢＬ６６と、行デコーダ４４と、センスアンプ４５＿１〜４５＿６６と、データ用レジスタ群４６と、冗長用レジスタ４７と、欠陥特定用レジスタ４８とを有しており、更にこれらの構成に加えて、スイッチ回路５２と、レジスタ群５３と、欠陥検出部５４と、制御部１００Ｃとを有する。
データ用レジスタ群４６、冗長用レジスタ４７、および欠陥特定用レジスタ４８を含むユニットは、本発明の第１のデータ保持手段の一実施形態である。
レジスタ群５３は、本発明の第２のデータ保持手段の一実施形態である。
スイッチ回路５２は、本発明のアクセス切り替え手段の一実施形態である。
欠陥検出部５４は、本発明の欠陥検出手段の一実施形態である。
制御部１００Ｃは、本発明の制御手段の一実施形態である。
【０１１８】
スイッチ回路５２は、欠陥特定用レジスタ４８に格納される欠陥ユニット特定用のデータ（欠陥ユニットの列アドレスやフラグデータなど）に基づいて、その入出力部５５とデータ用レジスタ群４６との接続の一部を冗長用レジスタ４７との接続に切り替える。
この接続の切り替えには、例えば図４（Ａ）に示すように、シフトスイッチを用いて複数の接続をまとめて切り替える方式を用いても良い。あるいは、列アドレスをインクリメントさせながら、これに対応するデータ用レジスタ群４６のレジスタと入出力部５５とを順に接続し、列アドレスが欠陥特定用レジスタ４８に格納される欠陥ユニットの列アドレスと一致したとき、該列アドレスに対応するレジスタの代わりに冗長用レジスタ４７を入出力部５５と接続する方式を用いても良い。
【０１１９】
レジスタ群５３は、６４列のデータ用ユニットにそれぞれ対応した６４のレジスタを有しており、スイッチ回路５２を介してデータ用レジスタ群４６や冗長用レジスタ４７と接続される。制御部１００Ｃの制御に基づいて、これらのレジスタから読み出されるデータの保持や、これらのレジスタへ書き込むデータの保持を行う。
【０１２０】
欠陥検出部５４は、レジスタ群５３に保持されるデータ用ユニットまたは冗長用ユニットのデータの誤りを検出し、該誤りデータが格納されるメモリセルユニットを欠陥ユニットとして検出する。そして、欠陥特定用レジスタ４８に保持される欠陥ユニット特定用のデータを、該検出した欠陥ユニットの特定を可能にするデータに書き換える。
なお、このような書き換えは、欠陥特定用レジスタ４８に有効な欠陥ユニット特定用データが記載されていない場合や、複数の冗長用ユニットを持っており、欠陥ユニット特定用データにはその一部のみ使用するような記載がある場合のように、新たに検出した欠陥ユニットを救済できる未使用の冗長用ユニットが残っている場合に行われる。
【０１２１】
欠陥検出部５４におけるデータの誤り検出は、例えばデータ中にエラー検出・訂正用コードをあらかじめ挿入しておき、このコードに基づいて行っても良いし、あるいは、メモリへのデータ書き込み後に再び同一メモリから読み出されたデータを元の書き込みデータと比較することにより行っても良い。
【０１２２】
制御部１００Ｃは、データの書き込み動作や読み出し動作の制御など、半導体記憶装置の全体的な動作に関わる様々な制御を行う。
例えば、行デコーダ４４においてアクセス対象の行が選択された場合に、当該行に含まれるメモリセルユニット群からデータを読み出して、これをデータ用レジスタ群４６、冗長用レジスタ４７および欠陥特定用レジスタ４８にそれぞれ保持させる。また、この保持データのうち、データ用レジスタ群４６および冗長用レジスタ４７の保持データを、スイッチ回路５２を介して読み出して、レジスタ群５３に保持させる。そして、レジスタ群５３に保持されるこれらのデータが書き込みアクセス等により書き換えられた場合や、欠陥検出部５４において欠陥ユニットが検出された場合に、レジスタ群５３の保持データを、スイッチ回路５２を介してデータ用レジスタ群４６や冗長用レジスタ４７に書き戻す。この書き戻し後、データ用レジスタ群４６、冗長用レジスタ４７および欠陥特定用レジスタ４８の保持データを読み出し元のメモリセルユニット群に書き戻す。
【０１２３】
次に、上述した構成を有する図７に示す半導体記憶装置の動作を説明する。
【０１２４】
行デコーダ４４においてアクセス対象の行が選択されると、この行に含まれるメモリセルユニット群の格納データがセンスアンプ４５＿１〜４５＿６６から一括して読み出され、それぞれ対応するレジスタ（データ用レジスタ群４６、冗長用レジスタ４７、欠陥特定用レジスタ４８）に保持される。
【０１２５】
更に、データ用レジスタ群４６および冗長用レジスタ４７に保持されたデータは、スイッチ回路５２を介して読み出されて、レジスタ群５３に保持される。
このとき、スイッチ回路５２においては、データ用レジスタ群４６および冗長用レジスタ４７とレジスタ群５３との接続状態が、欠陥特定用レジスタ４８に格納される欠陥ユニット特定用データに応じて設定される。これにより、レジスタ群５３に含まれる各列のレジスタのうち、欠陥ユニット特定用データにより特定された欠陥ユニットの列に対応するレジスタには、データ用レジスタ群４６の当該列に対応するレジスタの代わりに、データ用レジスタ群４６の他の列に対応するレジスタか、あるいは冗長用レジスタ４７からの読み出しデータが保持される。
すなわち、レジスタ群５３には、欠陥特定用レジスタ４８の欠陥ユニット特定用データに基づいて欠陥救済されたデータが保持される。
【０１２６】
レジスタ群５３に欠陥救済後のデータが保持されると、この保持データに生じているデータの誤りが欠陥検出部５４によって検出される。
データの誤りは、例えば、データ中に予め挿入されている誤り検出・訂正用のコードに基づいて検出される。この場合、欠陥検出部５４においては、誤りの検出とともに誤りの訂正も行われ、訂正結果のデータがレジスタ群５３に書き戻される。
【０１２７】
データの誤り検出方法は、上述のように所定のコードを予め挿入する方法の他、例えば、メモリへのデータ書き込み後に再び同一メモリから読み出されたデータと元の書き込みデータとを比較する方法も可能である。この場合、スイッチ回路５２を介してデータ用ユニットや冗長用ユニットに対し書き込みが行われる度に、制御部１００Ｃによって、この書き込みデータが同一のメモリから再び読み出され、データ用レジスタ群４６および冗長用レジスタ４７からスイッチ回路５２を経て、レジスタ群５３に保持される。そして、この再読み出しされたレジスタ群５３のデータと、図示しないレジスタにおいて別途保持されている元の書き込みデータとが欠陥検出部５４によって比較されて、この比較結果に基づいて、再読み出しデータの誤りが検出される。
【０１２８】
レジスタ群５３の保持データに誤りが検出されると、欠陥検出部５４において、この誤りデータを格納したメモリセルユニットが欠陥ユニットとして検出される。そして、欠陥特定用レジスタ４８に保持される欠陥ユニット特定用のデータが、この新たに検出された欠陥ユニットの特定を可能にするデータに書き換えられる。
このデータの書き換えにより、スイッチ回路５２におけるデータ用レジスタ群４６および冗長用レジスタ４７とレジスタ群５３との接続状態の設定も、新たに検出された欠陥が救済されるような状態に変更される。
【０１２９】
レジスタ群５３に保持されるデータに対し上述のような誤り検出処理や訂正処理がなされた後、図示しない列選択部によって、レジスタ群５３の各列のレジスタから列アドレスに応じたレジスタが選択される。選択されたレジスタは、入出力バスに接続され、書き込みや読み出し等のアクセスを受ける。
【０１３０】
このアクセス後、欠陥検出部５４の検出結果に応じて欠陥特定用レジスタ４８のデータが書き換えられた場合には、スイッチ回路５２を介して、レジスタ群５３の保持データがデータ用レジスタ群４６や冗長用レジスタ４７に書き戻される。これにより、データ用レジスタ群４６や冗長用レジスタ４７には、欠陥ユニット特定用データの変更を反映した適切な格納場所に、レジスタ群５３の保持データが書き戻される。
また、入出力バスからの書き込みアクセス等によりレジスタ群５５の保持データが書き換えられた場合にも、上述と同様に、レジスタ群５３の保持データは元のレジスタ（４６，４７）に書き戻される。これにより、データ用レジスタ群４６や冗長用レジスタ４７には、レジスタ群５５へのアクセス結果を反映したデータが書き戻される。
【０１３１】
レジスタ群５３からデータ用レジスタ群４６，冗長用レジスタ４７へデータが書き戻された場合、データ用レジスタ群４６、冗長用レジスタ４７および欠陥特定用レジスタ４８の保持データは更に読み出し元のメモリセルユニット群へ書き戻される。
【０１３２】
以上説明したように、本実施形態に係る半導体記憶装置には、複数のデータ用ユニットと、このデータ用ユニットを代替可能な冗長用ユニットと、複数のデータ用ユニットの中から欠陥ユニットを特定するためのデータを記憶する欠陥特定用メモリ（欠陥特定用ユニットやフラグ用メモリセルなど、欠陥ユニットの特定用のデータを記憶するためのメモリ）とを含んだ、ｎ行のメモリ群が設けられている。このｎ行のメモリ群から、入力される列アドレスに応じてアクセス対象のメモリ群が選択されると、該選択されたメモリ群からデータが読み出されて、データ用レジスタ群４６、冗長用レジスタ４７および欠陥特定用レジスタ４８にそれぞれ保持される。スイッチ回路５２では、欠陥特定用レジスタ４８に保持される欠陥ユニット特定用データに基づいて欠陥ユニットが特定され、データ用レジスタ群４６に保持されるこの欠陥ユニットのデータへのアクセスが、冗長用レジスタに保持される冗長用ユニットのデータへのアクセスか、もしくは、データ用レジスタ群４６に保持される他のデータ用ユニットへのアクセスに切り替えられるように、データ用レジスタ群４６および冗長用レジスタ４７とレジスタ群５３との接続状態が設定される。このようにして接続状態が設定されたスイッチ回路５２を介して、データ用レジスタ群４６および冗長用レジスタ４７のデータが読み出され、レジスタ群５３に保持される。そして、このレジスタ群５３の保持データが書き込みアクセス等により書き換えられた場合や、欠陥検出部５４の検出結果に応じて欠陥特定用レジスタ４８のデータが書き換えられた場合には、レジスタ群５３の保持データがスイッチ回路５２を介してデータ用レジスタ群４６、冗長用レジスタ４７に書き戻され、この書き戻し後、データ用レジスタ群４６、冗長用レジスタ４７および欠陥特定用レジスタ４８の保持データが読み出し元のメモリ群に書き戻される。
したがって、経時劣化に伴って発生するメモリ欠陥などのように、対応するデータが欠陥特定用メモリに記憶されていない新たなメモリの欠陥を救済した結果として、その救済前後においてアクセス対象のメモリが変更される場合でも、この変更を反映した適切なメモリに変更以前の格納データ（書き込みアクセスや誤り訂正処理によりデータが更新される場合にはその更新後のデータ）を書き戻すことが可能である。したがって、メモリに格納すべきデータが上書きにより消去されてしまうなど、新規のメモリ欠陥の救済に伴う格納データの混乱を防止することができる。
【０１３３】
なお、図７に示す半導体記憶装置は欠陥特定用レジスタ４８のデータを書き換えるものであるが、図３に示す半導体記憶装置のように、フラグ用レジスタ５１を用いる場合についても同様な構成と手順を用いることが可能である。その場合、欠陥特定用レジスタ４８には、欠陥ユニット特定用のデータとして欠陥ユニットを示すフラグデータを格納すれば良い。すなわち、欠陥ユニット特定用のデータの形式が異なるためこのデータを処理する部分の構成は異なるが、その他は、フラグデータを用いる場合も上述と同様な構成、手順を用いることができる。
【０１３４】
ところで、上述した動的かつ高速な欠陥メモリ特定用データ等の書き換えは、経時劣化による不良対策以外にも、さまざまな応用が可能である。例えば、初期に多数の点欠陥が存在する場合、点欠陥の冗長救済手段が用意されていたとしても、出荷前に外部からそれらを検出し、個々の欠陥に応じて対応する欠陥マップを書き換えるのは、通常膨大な時間とコストを要する。そこで、上述のような回路を搭載しておけば、単にデータを書き込んで読み出すだけで、欠陥は自動的に検出され、救済されることになる。
【０１３５】
例えばメモリチップに動作モードとして「救済付書き込みモード」を設け、そのモードでは、書き込み後に自動的に同一メモリからデータを読み出して元の書き込みデータとの比較を行い、この比較結果に基づいて欠陥メモリを検出して、上述した実施形態と同様な方法により欠陥メモリの救済を実施する。ＮＶＲＡＭやフラッシュメモリであれば、出荷前にこのモードを起動して自動救済を施せば、多数の欠陥を短時間で容易に救済することができる。
【０１３６】
ＤＲＡＭ等の揮発性メモリにおいても、そのメモリチップを搭載した機器への電源供給が開始される初期状態において「救済付書き込みモード」を起動することにより、動的な欠陥救済を実施することができる。これにより、欠陥を持ったメモリチップでもその欠陥を隠蔽して実用に供することができるため、製品の収率を向上させることが可能になる。
【０１３７】
また、出荷前の救済実施をさらに適切に行うには、通常の書き込み、読み出しを行うモードの他に、外部からデータを入力しながらチップ内部で読み出しを行う「救済付パターンマッチモード」を設けるのが望ましい。これは外部からアドレスを指定してデータパターンをチップに入力する一方で、チップ内部では同アドレスのセルアレイからの読み出しを行い、さらに内部で両者のパターンマッチを行って不一致箇所を検出し、それに従って欠陥メモリ特定用データを書き換えるモードである。
このようなモードを設ければ、複雑なテストに伴って発生する欠陥についても検出と救済が可能になる。マーチング等書き込みと読み出しのタイミングをずらしながら実施するファンクションテストや、データ保持のテストで顕在化する欠陥を自動救済するには、このようなモードが有効である。
【０１３８】
なお、出荷時等に行うこのような初期不良の救済のみであれば、チップ全体を救済した後で改めて全てのデータが書き込まれるので、救済更新前後のデータ間で整合を取る必要はない。また、データの誤りは検出さえできれば良く、その訂正は不要である。したがって、全体の回路規模やオーバーヘッドを大幅に縮小できる。
【０１３９】
また、上述した動的な欠陥救済は、ヒューズを用いてビット線ごとやワード線ごとに不良を救済する従来の静的な救済手法と組み合わせて使用しても良い。その場合は、まず従来の静的な欠陥救済を施し、しかる後に本発明の動的な欠陥救済を行うのが望ましい。これにより、一群のメモリに多数の欠陥が生じるグループ不良が含まれる場合、これに上述の動的な欠陥救済が適用されて大量の冗長セットが消費されること防ぐことができる。
【０１４０】
以上、本発明の幾つかの実施形態について述べたが、本発明はこれらの実施形態にのみ限定されるものではなく、種々の改変が可能である。
【０１４１】
例えば、上述の実施形態におけるメモリセルユニットの列数や行数は一例であり、任意に変更可能である。
【０１４２】
また、上述の実施形態において１行あたりの冗長セットは１つであるが、これに限定されず、１行あたりに複数の冗長セットを設けても良い。
【図面の簡単な説明】
【０１４３】
【図１】本発明におけるメモリの欠陥救済手法の概要を説明するための図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
【図３】本発明の第２の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
【図４】シフト方式を用いた列選択部の構成の一例を示すブロック図である。
【図５】本発明の第３の実施形態に係る半導体記憶装置の第１の例における欠陥救済のシーケンスを図解した図である。
【図６】本発明の第３の実施形態に係る半導体記憶装置の第２の例における欠陥救済のシーケンスを図解した図である。
【図７】本発明の第４の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
【図８】従来のメモリの構成例を示すブロック図である。
【図９】強誘電体キャパシタを用いたメモリセルユニットの構成例を示すブロック図である。
【符号の説明】
【０１４４】
４０，４０Ｂ…メモリセルユニット、４１＿１〜４１＿ｎ，４１Ｂ＿１〜４１Ｂ＿ｎ…データ用ユニットアレイ、４２＿１〜４２＿ｎ…冗長用ユニット、４２Ｂ＿１〜４２Ｂ＿ｎ…冗長用ユニットアレイ、４３＿１〜４３＿ｎ…欠陥特定用ユニット、４４…行デコーダ、４５＿１〜４５＿６６…センスアンプ、４６，４６Ｂ…データ用レジスタ群、４７，４７＿１，４７＿２…冗長用レジスタ、４７Ｂ…冗長用レジスタ群、４８…欠陥特定用レジスタ、４９，４９Ｂ…列選択部、４９＿０〜４９＿６５…シフトスイッチ、５０…フラグ用メモリセル、５１…フラグ用レジスタ群、５１＿１〜５１＿６４…フラグ用レジスタ、５２…スイッチ回路、５３…レジスタ群、５４…欠陥検出部、１００，１００Ｃ…制御部、ＷＬ１〜ＷＬｎ…ワード線、ＢＬ１〜ＢＬ６６…ビット線、Ｔ１〜Ｔ６４…入出力端子
【図１】
2005182900.tif 000003
【図２】
2005182900.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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