(57)【要約】【課題】  薄膜SOI基板上にMOSFETを有する高性能な半導体装置を提供する。【解決手段】  第１の絶縁膜(4a)が埋め込まれたSOI領域(B)と、非SOI領域(A)とを有する半導体基板(1)、前記半導体基板の非SOI領域に離間して形成され素子領域を画定する一対の素子分離絶縁領域(24)、前記素子分離絶縁領域に接して前記素子領域に形成された一対の不純物拡散領域(22)、及び前記半導体基板上にゲート絶縁膜(25)を介して形成されたゲート電極(26)を具備する半導体装置である。前記半導体基板は、前記SOI領域と前記非SOI領域との間に、前記第１の絶縁膜より膜厚の薄い第２の絶縁膜(4b)が傾斜をもって埋め込まれた境界領域(C)を有し、前記第２の絶縁膜は、前記SOI領域側から前記非SOI領域側に向けて上昇し、前記第２の絶縁膜の膜厚は、前記SOI領域側から前記非SOI領域側に向けて減少していることを特徴とする。【選択図】    図６
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【特許請求の範囲】
【請求項１】
第１の絶縁膜が埋め込まれたＳＯＩ領域と、非ＳＯＩ領域とを有する半導体基板、
前記半導体基板の前記非ＳＯＩ領域に離間して形成され、素子領域を画定する一対の素子分離絶縁領域、
前記素子分離絶縁領域に接して前記素子領域に形成された一対の不純物拡散領域、および
前記半導体基板上の素子領域にゲート絶縁膜を介して形成されたゲート電極
を具備し、
前記半導体基板は、前記ＳＯＩ領域と前記非ＳＯＩ領域との間に、前記第１の絶縁膜より膜厚の薄い第２の絶縁膜が傾斜をもって埋め込まれた境界領域を有し、前記第２の絶縁膜は、前記ＳＯＩ領域側から前記非ＳＯＩ領域側に向けて上昇し、前記第２の絶縁膜の膜厚は、前記ＳＯＩ領域側から前記非ＳＯＩ領域側に向けて減少していることを特徴とする半導体装置。
【請求項２】
前記半導体基板の前記境界領域における前記第２の絶縁膜は、前記境界領域の幅方向にわたって連続して埋め込まれていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の前記境界領域における前記第２の絶縁膜は、前記境界領域に不連続に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板における前記境界領域の幅は、１〜５μｍであることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体基板における前記境界領域の前記非ＳＯＩ領域側端部から、前記不純物拡散領域までの距離は、０．５μｍ以上であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体基板はシリコン基板であることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の絶縁膜および前記第２の絶縁膜は、シリコン酸化膜からなることを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板の所定の領域にマスクを形成する工程と、
前記半導体基板の露出領域の表面を等方性エッチングにより除去して凹部を形成し、前記マスクの端部を前記半導体基板上に突出させる工程と、
前記半導体基板に酸素イオンを注入する工程と、
前記半導体基板を加熱処理して、前記半導体基板の内部に埋め込み酸化膜を形成するとともに、前記半導体基板の表面に熱酸化膜を形成する工程と、
前記半導体基板表面の前記熱酸化膜および前記マスクを除去する工程と
を具備することを特徴とする部分ＳＯＩ基板の製造方法。
【請求項９】
前記半導体基板の等方性エッチングは、ガスを用いて行なわれることを特徴とする請求項８に記載の部分ＳＯＩ基板の製造方法。
【請求項１０】
前記ガスは塩酸ガスであることを特徴とする請求項９に記載の部分ＳＯＩ基板の製造方法。
【請求項１１】
前記酸素イオンは、前記半導体基板の主面に対して垂直に注入されることを特徴とする請求項８ないし１０のいずれか１項に記載の部分ＳＯＩ基板の製造方法。
【請求項１２】
前記酸素イオンは、前記半導体基板の主面に対して斜めに注入されることを特徴とする請求項８ないし１０のいずれか１項に記載の部分ＳＯＩ基板の製造方法。
【請求項１３】
前記凹部は、０．１〜０．５μｍの深さで前記半導体基板の表面に形成されることを特徴とする請求項８ないし１２のいずれか１項に記載の部分ＳＯＩ基板の製造方法。
【請求項１４】
半導体基板の所定の領域に酸化膜および窒化膜を順次堆積してマスクを形成する工程と、
前記半導体基板の露出した表面を熱酸化して、熱酸化膜を形成する工程と、
前記半導体基板表面の前記熱酸化膜を除去することにより、前記半導体基板の表面に凹部を形成する工程と、
前記半導体基板に酸素イオンを注入する工程と、
前記半導体基板を加熱処理して、前記半導体基板の内部に埋め込み酸化膜を形成するとともに、前記半導体基板の表面に熱酸化膜を形成する工程と、
前記半導体基板表面の前記熱酸化膜および前記マスクを除去する工程と
を具備することを特徴とする部分ＳＯＩ基板の製造方法。
【請求項１５】
前記酸化膜と窒化膜とを含む前記マスクの端面が同一面にあり、前記酸素イオンは、前記半導体基板の主面に垂直に注入させることを特徴とする請求項１４に記載の部分ＳＯＩ基板の製造方法。
【請求項１６】
前記半導体基板の露出面に形成された前記熱酸化膜とともに、前記マスクを構成する前記酸化膜の端部を除去して、前記窒化膜端部を突出させ、前記酸素イオンは前記半導体基板の主面に対して斜めに注入されることを特徴とする請求項１４に記載の部分ＳＯＩ基板の製造方法。
【請求項１７】
前記凹部は、０．１〜０．５μｍの深さで前記半導体基板の表面に形成されることを特徴とする請求項１４ないし１６のいずれか１項に記載の部分ＳＯＩ基板の製造方法。
【請求項１８】
半導体基板の所定の領域に酸化膜および窒化膜を順次堆積する工程と、
前記酸化膜を等方的にエッチングして前記酸化膜の端部を除去し、前記酸化膜の端面に傾斜を設ける工程と、
前記窒化膜を除去する工程と、
前記端面に傾斜を有する前記酸化膜をマスクとして、前記半導体基板に酸素イオンを注入する工程と、
前記半導体基板を加熱処理して、前記半導体基板の内部に埋め込み酸化膜を形成するとともに、前記半導体基板の表面に熱酸化膜を形成する工程と、
前記半導体基板表面の前記熱酸化膜および前記マスクを除去する工程と
を具備することを特徴とする部分ＳＯＩ基板の製造方法。
【請求項１９】
前記酸化膜の等方的なエッチングは、ウェットエッチングにより行なわれることを特徴とする請求項１８に記載の部分ＳＯＩ基板の製造方法。
【請求項２０】
前記酸素イオンは、前記半導体基板の主面に対して垂直に注入されることを特徴とする請求項１８または１９に記載の部分ＳＯＩ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および部分ＳＯＩ基板の製造方法に関する。
【背景技術】
【０００２】
１つのＭＯＳＦＥＴと１つのキャパシタとからなるメモリセルを有するＤＲＡＭは、高集積化に適していることから、安価な大容量メモリとして広範な用途に用いられている。特に近年、ロジックとＤＲＡＭとを同一の半導体チップに集積してシステム性能を向上するシステムＬＳＩへの要求が高まっている。一方、ＭＯＳＦＥＴを中心に構成するロジック回路の高性能化を図るため、従来のシリコン基板ではなく、薄膜ＳＯＩ基板上に形成したＳＯＩ  ＭＯＳＦＥＴが脚光をあび、すでに高性能ロジック用途に製品化が始まっている。このような流れの中で、ＳＯＩによる高性能ロジックチップにＤＲＡＭを混載させたシステムＬＳＩの開発が急務となっている。
【０００３】
しかしながら、ＳＯＩ  ＭＯＳＦＥＴは、通常の使用においてはチャネルが形成されるボディ領域の電位が浮いているため、次のような問題が生じる。すなわち、いわゆる基板浮遊効果により、回路動作に伴うリーク電流やしきい値などの特性変動を生ずる。したがって、ＤＲＡＭのセルトランジスタやセンスアンプ回路などのようなリーク電流レベル、しきい値ばらつき、ノイズ等に対する要求が厳しい回路への適用には不向きであった。基板浮遊を根本から解決するには、ＭＯＳＦＥＴパターンに対しボディ部からの引き出し素子領域とコンタクトとを設けて、ボディ電位を制御する必要がある。この場合には、セル面積やセンスアンプ部の面積などが大幅に増大してしまい、ＤＲＡＭの最大の特長である高集積性を損なってしまう問題があった。
【０００４】
こうした問題を回避するため、ＳＯＩ基板上に非ＳＯＩ領域を設けることにより、基板浮遊効果と相性の悪い回路部を非ＳＯＩ領域に形成する方法（部分ＳＯＩ）が種々提案されている。そのうちの一つは、図１に示すように、シリコン基板に部分的に酸素イオンを打ち込んで熱処理することにより、部分的に埋め込み酸化膜を形成する方法である（例えば、特許文献１および非特許文献２参照）。まず、図１（ａ）に示すように、シリコン基板１上の所定の領域に熱酸化膜マスク２を形成する。次いで、この熱酸化膜マスク２を介して、図１（ｂ）に示すように酸素イオン３をシリコン基板１に注入する。その後、熱処理を施すことにより、図１（ｃ）に示すようにシリコン基板１のＳＯＩ領域Ｂに埋め込み酸化膜４が形成される。
【０００５】
しかしながら、この方法には、図１（ｃ）に示されるようにいくつかの問題が付随している。埋め込み酸化膜４とシリコン基板１とにおける熱膨張係数の差に起因して、埋め込み酸化膜４の膨張により非ＳＯＩ領域Ａに結晶欠陥１２が発生する。このため、非ＳＯＩ領域Ａの品質は、半導体素子を形成するのに十分に高くはない。また、ＳＯＩ領域Ｂと非ＳＯＩ領域Ａとの境界には、段差１１が生じ、これを平坦化するためのプロセスが別途必要とされる。
【特許文献１】特開平１０−３０３３８５号公報
【非特許文献１】Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ２０００  ｐ．６６
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで本発明は、薄膜ＳＯＩ基板上にＭＯＳＦＥＴを有する高性能な半導体装置を提供することを目的とする。
【０００７】
また本発明は、非ＳＯＩ領域における欠陥が抑制され、平坦な表面を有する部分ＳＯＩ基板を簡便に製造する方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様にかかる半導体装置は、第１の絶縁膜が埋め込まれたＳＯＩ領域と、非ＳＯＩ領域とを有する半導体基板、
前記半導体基板の前記非ＳＯＩ領域に離間して形成され、素子領域を画定する一対の素子分離絶縁領域、
前記素子分離絶縁領域に接して前記素子領域に形成された一対の不純物拡散領域、および
前記半導体基板上の素子領域にゲート絶縁膜を介して形成されたゲート電極
を具備し、
前記半導体基板は、前記ＳＯＩ領域と前記非ＳＯＩ領域との間に、前記第１の絶縁膜より膜厚の薄い第２の絶縁膜が傾斜をもって埋め込まれた境界領域を有し、前記第２の絶縁膜は、前記ＳＯＩ領域側から前記非ＳＯＩ領域側に向けて上昇し、前記第２の絶縁膜の膜厚は、前記ＳＯＩ領域側から前記非ＳＯＩ領域側に向けて減少していることを特徴とする。
【０００９】
本発明の一態様にかかる部分ＳＯＩ基板の製造方法は、半導体基板の所定の領域にマスクを形成する工程と、
前記半導体基板の露出領域の表面を等方性エッチングにより除去して凹部を形成し、前記マスクの端部を前記半導体基板上に突出させる工程と、
前記半導体基板に酸素イオンを注入する工程と、
前記半導体基板を加熱処理して、前記半導体基板の内部に埋め込み酸化膜を形成するとともに、前記半導体基板の表面に熱酸化膜を形成する工程と、
前記半導体基板表面の前記熱酸化膜および前記マスクを除去する工程と
を具備することを特徴とする。
【００１０】
本発明の他の態様にかかる部分ＳＯＩ基板の製造方法は、半導体基板の所定の領域に酸化膜および窒化膜を順次堆積してマスクを形成する工程と、
前記半導体基板の露出した表面を熱酸化して、熱酸化膜を形成する工程と、
前記半導体基板表面の前記熱酸化膜を除去することにより、前記半導体基板の表面に凹部を形成する工程と、
前記半導体基板に酸素イオンを注入する工程と、
前記半導体基板を加熱処理して、前記半導体基板の内部に埋め込み酸化膜を形成するとともに、前記半導体基板の表面に熱酸化膜を形成する工程と、
前記半導体基板表面の前記熱酸化膜および前記マスクを除去する工程と
を具備することを特徴とする。
【００１１】
本発明の他の態様にかかる部分ＳＯＩ基板の製造方法は、半導体基板の所定の領域に酸化膜および窒化膜を順次堆積する工程と、
前記酸化膜を等方的にエッチングして前記酸化膜の端部を除去し、前記酸化膜の端面に傾斜を設ける工程と、
前記窒化膜を除去する工程と、
前記端面に傾斜を有する前記酸化膜をマスクとして、前記半導体基板に酸素イオンを注入する工程と、
前記半導体基板を加熱処理して、前記半導体基板の内部に埋め込み酸化膜を形成するとともに、前記半導体基板の表面に熱酸化膜を形成する工程と、
前記半導体基板表面の前記熱酸化膜および前記マスクを除去する工程と
を具備することを特徴とする。
【発明の効果】
【００１２】
本発明の一態様によれば、薄膜ＳＯＩ基板上にＭＯＳＦＥＴを有する高性能な半導体装置が提供される。また、本発明の他の態様によれば、非ＳＯＩ領域における欠陥が抑制され、平坦な表面を有する部分ＳＯＩ基板を簡便に製造する方法が提供される。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態を説明する。
【００１４】
（実施形態１）
図２を参照して、本実施形態にかかる部分ＳＯＩ基板の製造方法を説明する。
【００１５】
まず、シリコン基板１上に１０００Å程度の膜厚でシリコン熱酸化膜を形成する。シリコン熱酸化膜の膜厚は、酸化ガス種、酸化温度、酸化時間等により適宜選択することができ、５００〜２０００Åの範囲内とすればよい。酸素イオンを注入する予定領域の熱酸化膜をパターニングにより除去して、図２（ａ）に示すようにシリコン熱酸化膜マスク２を形成する。
【００１６】
次に、シリコン基板１の露出領域Ｚを等方性エッチングにより除去して、表面に凹部を形成する。例えば、高温／減圧下でシリコン基板表面に塩酸ガスを吹き付けることによって、等方性エッチングを行なうことができる。このとき、シリコン基板１の露出領域の表面が等方的に除去されるので、熱酸化膜マスク２の端部には、図２（ｂ）に示すようにひさし状の突出部２ａが形成される。
【００１７】
例えば、温度９００〜１０００℃、圧力１０〜３０Ｔｏｒｒ、塩酸ガス流量＝０．２〜０．３ｓｌｍの条件で、１〜５分間エッチングを行なうことによって、０．１〜０．５μｍの深さでシリコン基板１が削られる。このとき、シリコン基板１の表面は、熱酸化膜マスク２の端部から０．１〜０．５μｍ程度内側まで除去される。
【００１８】
後の工程において、露出した表面を有するシリコン基板１の領域に絶縁膜が埋め込まれて、ＳＯＩ領域が形成される。熱酸化膜マスク２に覆われ、かつエッチング除去されていないシリコン基板１の領域は、非ＳＯＩ領域（バルクＳｉ領域）となる。さらに、ＳＯＩ領域と非ＳＯＩ領域との間には、後述する境界領域が形成される。
【００１９】
シリコン基板１の表面を除去する深さを調整することによって、埋め込み酸化膜を形成した後のＳＯＩ領域での基板の盛り上がりを相殺することが可能となる。０．１〜０．５μｍの深さでシリコン基板１の表面が除去されていれば、その効果が得られる。
【００２０】
露出領域の表面が除去されたシリコン基板１に対して、図２（ｃ）に示すように、酸素イオン３を照射する。酸素イオン３の照射条件は、例えば、基板温度４００〜５００℃、加速電圧１５０〜１８０ｋｅＶで１×１０17〜４×１０17（ａｔｏｍｓ／ｃｍ2）とすることができる。
【００２１】
シリコン基板の主面に対して斜めに酸素イオン３を照射することによって、酸素イオン３は熱酸化膜マスク２の突出部２ａの下側（境界領域）にも照射される。ただし、この領域に打ち込まれる酸素イオン３量は、ＳＯＩ領域よりも少ないものとなる。酸素イオン３を照射する角度は、基板の主面に直交する方向に対して５５°程度の角度をもって酸素イオン３を照射すればよい。なお、酸素イオンの照射角度が６０°より大きい場合には、熱酸化膜マスク２の突出部２ａの下側（境界領域）に照射される酸素イオン３量が少なくなるおそれがある。したがって、基板の主面に直交する方向に対して５０〜６０°程度の範囲内となるよう、酸素イオン３を照射する角度を調節することが望まれる。
【００２２】
その後、シリコン基板１を熱処理することによって、酸素イオン３が打ち込まれた基板内部の領域には酸化膜が形成される。埋め込み酸化膜の膜厚、および形成される深さは、条件を適宜選択することにより決定することができる。例えば、Ａｒ雰囲気下、１３００℃で４〜１０時間の熱処理を施した場合には、シリコン基板１表面から約３００ｎｍの深さに、８０ｎｍの膜厚で埋め込み酸化膜が形成される。また、酸素雰囲気下で熱処理を行なった場合には、シリコン基板１表面から約１７０ｎｍ深さに、約１００ｎｍの膜厚で埋め込み酸化膜層を形成することができる。
【００２３】
熱処理を行なうことによって、シリコン基板１の露出面も酸化されて熱酸化膜（図示せず）が形成される。こうした熱酸化膜を、例えば弗酸等により熱酸化膜マスク２とともに除去することによって、図３に示すように、シリコン基板１内の所定に深さに酸化膜４が埋め込まれた部分ＳＯＩ基板を形成することができる。
【００２４】
図示する部分ＳＯＩ基板においては、ＳＯＩ領域Ｂでは、一定の深さに均一な膜厚の酸化膜（第１の埋め込み酸化膜）４ａが形成されており、非ＳＯＩ領域Ａには酸化膜は形成されていない。また、ＳＯＩ領域Ｂと非ＳＯＩ領域Ａとの間の境界領域Ｃにおいては、傾斜をもった酸化膜（第２の埋め込み酸化膜）４ｂが不連続に埋め込まれている。この境界領域Ｃでは、打ち込まれている酸素イオン３量が少ないため、第２の埋め込み酸化膜４ｂは均一な厚さとならない。その深さも、図示するように、ＳＯＩ領域Ｂから非ＳＯＩ領域Ａに向けて徐々に浅くなる。このように境界領域Ｃにおける第２の埋め込み酸化膜４ｂは、曲率をもって形成されているといえる。
【００２５】
なお、従来の部分ＳＯＩ基板では、図１（ｃ）に示したように、埋め込み酸化膜４が形成されたＳＯＩ領域Ｂと非ＳＯＩ領域Ａとが隣接している。このため、埋め込み酸化膜４の膨張により非ＳＯＩ領域Ａに結晶欠陥１２が発生するという問題があった。これに対して、本発明の実施形態かかる部分ＳＯＩ基板においては、非ＳＯＩ領域に生じる応力を軽減することができるため、非ＳＯＩ領域に導入される結晶欠陥を抑制することが可能となる。
【００２６】
境界領域Ｃにおける埋め込み酸化膜４の形状は、酸素イオンの注入条件やアニール条件によって調整することができる。例えば、熱処理時間が５時間未満と比較的短い場合には、図３に示したように埋め込み酸化膜４は不連続な形状で形成される。こうした形状の埋め込み酸化膜は、ＳＯＩ層上に形成したトランジスタのボディ領域の電位を基板電位で制御できる点で有利である。また、熱処理時間が８時間以上と比較的長い場合には、図４に示すように連続した形状になる。この場合には、ＳＯＩ層上に形成した半導体素子と半導体基板との寄生容量を低減でき素子がより高速動作することができるという利点がある。いずれの形状の場合も、境界領域Ｃの幅は１〜５μｍであることが好ましい。１μｍ未満の場合には、ＳＯＩ領域Ｂと非ＳＯＩ領域Ａとの間に境界領域を設けた効果を充分に得ることが困難となる。一方、５μｍを越えると、半導体素子の集積密度が損なわれるおそれがある。なお、境界領域Ｃの幅は、シリコン基板の除去深さ、酸素イオン３の打ち込み角度等により所望の範囲内に制御することができる。
【００２７】
また、図５に示すように、第２の埋め込み酸化膜４ｂが、境界領域Ｃの非ＳＯＩ領域側端部においてシリコン基板１の表面に突き抜けていてもよい。こうした構造の場合には、ＳＯＩ領域Ｂおよび境界領域ＣにおけるＳＯＩ層５は、第１および第２の埋め込み酸化膜４によってシリコン基板１と完全に絶縁されている。そのため、ＳＯＩ層５上にＬＯＧＩＣ素子を作製した際には、基板との容量結合が低減されて動作速度が向上する。この場合には、いわゆるＳＯＩウェーハ上に作製された素子と同様に動作をすることになる。
【００２８】
一方、図３あるいは図４に示すような構造の場合には、ＳＯＩ層５とシリコン基板１とは絶縁されていない。このため、例えば、ＳＲＡＭやＤＲＡＭなど基板浮遊効果に弱い素子などをＳＯＩ層５上に作製することができる。
【００２９】
以上のようにＳＯＩ層５上に作製する素子に応じて、埋め込み絶縁膜４の形状を適宜決定することができ、得られる素子の特性を十分に引き出すことが可能となる。
【００３０】
こうして作製された部分ＳＯＩ基板の非ＳＯＩ領域（バルクＳｉ領域）Ａ上にＭＯＳトランジスタを形成することによって、本発明の実施形態にかかる半導体装置が得られる。
【００３１】
図６は、本発明の一実施形態にかかる半導体装置を表わす断面図である。図示するように、部分ＳＯＩ基板における非ＳＯＩ領域Ａには、約１．０μｍの深さまで５．０×１０17（ａｔｏｍｓ／ｃｍ3）の濃度で不純物としてのボロンを注入して、ｐ型ウェル２１を形成した。さらに、ＴＥＯＳにより一対の素子分離絶縁膜２４を形成して、素子領域を画定した。この素子領域内に、ゲート絶縁膜２５を介してゲート電極２６を形成し、１．０×１０18〜１．０×１０20（ａｔｏｍｓ／ｃｍ3）の濃度で不純物としてのリンをイオン注入して、ｎ型の拡散層２２を形成した。拡散層２２の接合深さは０．２μｍとし、接合面積は０．１μｍ2とした。
【００３２】
さらに、常法によりソース／ドレイン電極２７を形成して、図６に示す半導体装置が完成する。
【００３３】
本発明の実施形態にかかる半導体装置は、特定形状の埋め込み酸化膜が形成された境界領域を有する部分ＳＯＩ基板が用いられるので、リーク電流を低減することが可能となる。
【００３４】
図３乃至５に示したような本発明の実施形態にかかるＳＯＩ基板は、種々の方法により製造することができる。
【００３５】
（実施形態２）
図７を参照して、本実施形態にかかる部分ＳＯＩ基板の製造方法を説明する。
【００３６】
まず、シリコン基板１上に１０００Åのシリコン熱酸化膜２形成し、さらに１０００Åの窒化シリコン膜６を形成する。窒化シリコン膜８の膜厚は、成膜温度や成膜時間等に応じて適宜選択することができ、５００〜１５００Åの範囲内とすればよい。なお、すでに説明したように、シリコン熱酸化膜２の膜厚は５００〜２０００Åの範囲内とすればよい。酸素イオンを注入する予定領域の熱酸化膜／窒化シリコン膜をパターンニングにより除去して、図７（ａ）に示すようにマスクを形成する。
【００３７】
次に、熱酸化処理を施して、図７（ｂ）に示すように約０．２μｍの熱酸化膜７をシリコン基板１の露出領域Ｚに形成する。ここで形成される熱酸化膜７は、引き続いて除去されて、シリコン基板１の露出領域表面に凹部が形成される。このため、０．２〜１．０μｍ程度の膜厚で熱酸化膜７が形成されるように、熱酸化の条件を設定することが好ましい。熱酸化膜７の膜厚が０．２μｍ未満の場合には、埋め込み酸化膜形成後のＳＯＩ層の盛り上がりを相殺するのが難しくなるおそれがある。一方、１．０μｍを越えると、埋め込み酸化膜形成後にＳＯＩ領域の表面を非ＳＯＩ領域の表面と同じ高さにするのが困難になる。
【００３８】
こうして形成された熱酸化膜７は、例えば弗酸等により図７（ｃ）に示すように除去される。その結果、シリコン基板１の露出領域の表面には凹部が形成される。マスクに接する部分においては、シリコン基板１の表面は傾斜をもって除去される。後の工程では、この傾斜部分に特定の形状の酸化膜が埋め込まれて境界領域が形成される。なお、前述の実施形態１において説明したように、０．１〜０．５μｍの深さでシリコン基板１の表面が除去されていれば、埋め込み酸化膜を形成した後のＳＯＩ領域での基板の盛り上がりを相殺することが可能となる。
【００３９】
露出領域の表面が除去されたシリコン基板１に対して、図７（ｄ）に示すように、酸素イオン３を照射する。酸素イオン３の照射条件は、例えば、基板温度４００〜５００℃、加速電圧１５０〜１８０ｋｅＶで１×１０17〜４×１０17（ａｔｏｍｓ／ｃｍ2）とすることができる。
【００４０】
ここでは、図７（ｄ）に示すように、熱酸化膜２および窒化シリコン膜６からなるマスクの端面が揃っているので、酸素イオン３は、基板１表面に対して垂直な方向から注入することができる。
【００４１】
なお、基板１の露出面に熱酸化膜７を形成する際の条件や、この熱酸化膜７を除去する際の条件によっては、図８（ａ）に示すように、シリコン熱酸化膜２の端部も同時に除去されて、窒化シリコン膜６の端部が突出した構造となることがある。この場合には、図８（ｂ）に示すように、基板主面に対して斜めの方向から酸素イオン３を打ち込むことが望まれる。これによって、基板１内部に注入される酸素イオンの量や深さを、所望の範囲に制御することができる。なお、斜めに照射する場合、酸素イオンの角度は、すでに説明したような理由から、基板の主面に直交する方向に対して５０〜６０°程度とすることが好ましい。
【００４２】
その後、上述したような条件でシリコン基板１を熱処理することによって、酸素イオン３が打ち込まれた基板内部の所定の領域には酸化膜が形成される。シリコン基板１の露出面も酸化されて、熱酸化膜が形成される。この熱酸化膜を、すでに説明したような手法によりマスクとともに除去することによって、図３乃至５に示したような部分ＳＯＩ基板が作製される。
【００４３】
本実施形態の方法により作製された部分ＳＯＩ基板においても、境界領域では、シリコン基板１表面がイオン打ち込み方向に対して傾いているため、実施形態１の場合と同様の効果が得られる。すなわち、境界領域に打ち込まれている酸素イオン３量が少ないため、第２の埋め込み酸化膜４ｂは均一な厚さとならない。その深さも、ＳＯＩ領域から非ＳＯＩ領域に向けて徐々に浅くなり、曲率をもって埋め込み酸化膜が形成される。このため、非ＳＯＩ領域に生じる応力が軽減され、非ＳＯＩ領域に導入される結晶欠陥を抑制することが可能となる。
【００４４】
（実施形態３）
図９を参照して、本実施形態にかかる部分ＳＯＩ基板の製造方法を説明する。
【００４５】
まず、シリコン基板１上に１０００〜５０００Åの熱酸化膜２を形成し、さらに１０００Åの窒化シリコン膜６を形成する。窒化シリコン膜６の膜厚は、すでに説明したような範囲内とすることができる。酸素イオンを注入する予定領域の熱酸化膜／窒化シリコン膜をパターンニングにより除去して、図９（ａ）に示すようにマスクを形成する。
【００４６】
次に、熱酸化膜２を等方的にエッチングして、図９（ｂ）に示すように、熱酸化膜２の端面に傾斜を設ける。等方性エッチングは、例えば弗酸等を用いたウェットエッチングにより行なうことができる。熱酸化膜２の傾斜端部の下方におけるシリコン基板１には、後述するように境界領域が形成される。
【００４７】
窒化シリコン膜６を燐酸等により選択的に除去した後、図９（ｃ）に示すように、熱酸化膜２をマスクとして酸素イオン３を照射する。酸素イオン３の照射条件は、例えば、基板温度４００〜５００℃、加速電圧１５０〜１８０ｋｅＶで１×１０17〜４×１０17（ａｔｏｍｓ／ｃｍ2）とすることができる。酸化膜端部の形状により酸素イオン３を打ち込む量および範囲を制御することから、本実施形態においては、シリコン基板１の主面に対して垂直に酸素イオン３を注入することが好ましい。
【００４８】
熱酸化膜２の端部においては、その膜厚が徐々に薄くなっているため、シリコン基板１に注入される酸素イオンの濃度も傾斜をもって変化する。
【００４９】
その後、上述したような条件でシリコン基板１を熱処理することによって、酸素イオン３が打ち込まれた基板内部の所定の領域には、図９（ｄ）に示すように酸化膜４が形成される。シリコン基板１の露出面も酸化されて、熱酸化膜８が形成される。この熱酸化膜８を、すでに説明したような手法によりマスク２とともに除去することによって、図３乃至５に示したような部分ＳＯＩ基板が作製される。
【００５０】
本実施形態の方法により作製された部分ＳＯＩ基板においても、境界領域では、シリコン基板１表面がイオン打ち込み方向に対して傾いているため、実施形態１の場合と同様の効果が得られる。すなわち、境界領域に打ち込まれている酸素イオン３量が少ないため、第２の埋め込み酸化膜４ｂは均一な厚さとならない。その深さも、ＳＯＩ領域から非ＳＯＩ領域に向けて徐々に浅くなり、曲率をもって埋め込み酸化膜が形成される。このため、非ＳＯＩ領域に生じる応力が軽減され、非ＳＯＩ領域に導入される結晶欠陥を抑制することが可能となる。
【００５１】
（実施形態４）
本発明の実施形態にかかる半導体装置における電気的特性を、以下のように評価した。
【００５２】
図１０を参照して、電気的特性の評価方法を説明する。まず、実施形態１乃至３で作製された部分ＳＯＩ基板を用いて、前述の図６に示したように本発明の実施形態にかかる半導体装置を作製した。なお、境界領域Ｃの非ＳＯＩ領域側端部から、ｐｎ接合までの距離ｄは、０μｍ、０．５μｍ、１μｍと変化させた。さらに、ウェル電極２８を基板１上に形成し、電源３０を介してソース／ドレイン電極２７と接続した。ｐｎ接合に２Ｖ〜４Ｖの逆バイアスを印加して、１μÅ以上のリーク電流が流れた接合を不良とした。この不良の割合から、ソースドレイン−ウェル間の接合リーク電流特性を評価した。このとき、空乏層は、それぞれ約０．２５μｍ〜０．４μｍ伸びていた。
【００５３】
比較のため、図１（ｃ）に示したような従来の部分ＳＯＩ基板を用いた以外は同様の手法により、従来の半導体装置を作製して、同様にソースドレイン−ウェル間の接合リーク電流特性を評価した。
【００５４】
図１１に、ソースドレイン−ウェル間の接合リーク電流特性を示す。本発明の実施形態にかかる半導体装置においては、いずれの部分ＳＯＩ基板を用いた場合でも、不良の割合は２％〜８％と少ない。これに対して、従来例の半導体装置では、５０％〜７０％程度の不良が発生している。
【００５５】
また、境界領域の非ＳＯＩ領域側端とソース／ドレイン領域との距離ｄは、大きい方が接合リーク電流は減少することがわかる。特に、境界領域の非ＳＯＩ領域側端からソース／ドレイン領域までの距離ｄが０．５μｍ以上と大きい場合には、接合リーク電流の流れる接合は２％以下に減少した。
【００５６】
以上の結果から、本発明の実施形態にかかる方法により作製された部分ＳＯＩ基板は、バルクＳｉ（非ＳＯＩ）領域における欠陥が極めて少ないことが確認された。
【産業上の利用可能性】
【００５７】
本発明により、非ＳＯＩ領域の結晶性が良好な部分ＳＯＩ基板を作製することができ、リーク電流の低減されたＳＯＩ  ＭＯＳＦＥＴが得られる。
【図面の簡単な説明】
【００５８】
【図１】従来の部分ＳＯＩ基板の製造方法を表わす工程断面図。
【図２】本発明の一実施形態にかかる部分ＳＯＩ基板の製造方法を表わす工程断面図。
【図３】本発明の一実施形態にかかる方法により製造された部分ＳＯＩ基板を表わす断面図。
【図４】本発明の他の実施形態にかかる方法により製造された部分ＳＯＩ基板を表わす断面図。
【図５】本発明の他の実施形態にかかる方法により製造された部分ＳＯＩ基板を表わす断面図。
【図６】本発明の一実施形態にかかる半導体装置を表わす断面図。
【図７】本発明の他の実施形態にかかる部分ＳＯＩ基板の製造方法を表わす工程断面図。
【図８】本発明の他の実施形態にかかる部分ＳＯＩ基板の製造方法を表わす工程断面図。
【図９】本発明の他の実施形態にかかる部分ＳＯＩ基板の製造方法を表わす工程断面図。
【図１０】部分ＳＯＩ基板を用いた半導体装置の電気的特性の評価方法を説明する図。
【図１１】部分ＳＯＩ基板を用いた半導体装置の電気的特性を表わすグラフ図。
【符号の説明】
【００５９】
１…シリコン基板，２…熱酸化膜マスク，３…酸素イオン，４…埋め込み酸化膜，４ａ…第１の埋め込み酸化膜，４ｂ…第２の埋め込み酸化膜，５…ＳＯＩ層，６…シリコン窒化膜，７…熱酸化膜（犠牲酸化），８…熱酸化膜（ＩＴＯＸ），１１…ＳＯＩ領域と非ＳＯＩ領域との段差，１２…結晶欠陥，２１…ウェル，２２…ソース／ドレイン領域，２３…チャネル，２４…素子分離絶縁膜，２５…ゲート酸化膜，２６…ゲート電極，２７…ソース／ドレイン電極，２８…ウェル電極，３０…電源，ｄ…境界領域の非ＳＯＩ領域側端からソース／ドレイン領域までの距離，Ａ…バルクＳｉ（非ＳＯＩ）領域，Ｂ…ＳＯＩ領域，Ｃ…境界領域，Ｚ…露出領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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