(57)【要約】【課題】  容量面積を確保しつつ画素開口率を向上させる。また、半導体層への光の入射を低減することにより、表示品位を向上させる。【解決手段】  素子基板は、凹状に窪んだ凹部２を有する基板１と、凹部２の底面および側面に少なくとも一部が形成された容量素子と、前記底面における前記容量素子よりも上方に、かつ平面視における凹部２内に形成された半導体層７ａ，７ｂ，７ｃとを有する。【選択図】  図２
2005115104.tif 000002
【特許請求の範囲】
【請求項１】
凹状に窪んだ凹部を有する基板と、前記凹部の底面および側面に少なくとも一部が形成された容量素子とを有する素子基板。
【請求項２】
前記底面における前記容量素子よりも上方に、かつ平面視における前記凹部内に形成された半導体層をさらに有する、請求項１に記載の素子基板。
【請求項３】
前記凹部は、行方向に延びる複数の行方向溝および前記行方向と交差する列方向に延びる複数の列方向溝から構成され、平面視において格子状である、請求項１に記載の素子基板。
【請求項４】
前記半導体層の上方に形成されたゲート配線と、前記半導体層のソース領域に電気的に接続されたソース配線とをさらに有しており、前記ゲート配線および前記ソース配線は、平面視において前記行方向溝内および前記列方向溝内にそれぞれ形成されている、請求項３に記載の素子基板。
【請求項５】
前記半導体層上に形成された絶縁層と、前記絶縁層上に形成されたゲート配線とをさらに有しており、前記ゲート配線の上面は前記容量素子の上面よりも下方に位置する、請求項１に記載の素子基板。
【請求項６】
前記半導体層上に形成された絶縁層と、前記絶縁層上に形成されたドレイン電極とをさらに有しており、前記容量素子は、前記凹部外の前記基板面に一部が形成され、前記ドレイン電極が接する前記絶縁層の上面と、前記容量素子の最も上方の面とが面一であり、前記ドレイン電極と前記容量素子とがコンタクトホールを介さずに接続されている、請求項１に記載の素子基板。
【請求項７】
前記ドレイン電極上に形成され、前記ドレイン電極の一部を露出させるコンタクトホールが形成された第２絶縁層と、前記第２絶縁層上に形成され、前記コンタクトホールを介して前記ドレイン電極に接続された画素電極とをさらに有しており、前記ドレイン電極と前記容量素子とが接続されている部分と、前記コンタクトホールとは、平面視において少なくとも一部が重なる、請求項６に記載の素子基板。
【請求項８】
前記容量素子は、下部容量電極、容量用誘電膜および上部容量電極から構成され、前記上部容量電極は、化学的機械研磨処理に際してバリア性能の高い金属膜から形成されている、請求項１に記載の素子基板。
【請求項９】
前記上部容量電極は、タングステン、タンタル、チタン、ニオブおよびこれらの化合物より選ばれた材料、またはタングステン、タンタル、チタン、ニオブもしくはこれらの化合物を主成分とする材料を含む、請求項８に記載の素子基板。
【請求項１０】
請求項１に記載の素子基板と、前記素子基板に対向して配置される対向電極と、前記素子基板と前記対向電極との間に介在する表示媒体層とを有する表示装置。
【請求項１１】
前記表示媒体層は液晶層である、請求項１０に記載の表示装置。
【請求項１２】
凹状に窪んだ凹部を有する基板と、前記凹部の底面および側面ならびに前記凹部外の前記基板面に少なくとも一部が形成された容量素子と、前記底面における前記容量素子よりも上方に、かつ平面視における前記凹部内に形成された半導体層と、前記半導体層の上方に形成され、前記容量素子に接続されたドレイン電極とを有する素子基板を製造する方法であって、
前記半導体層および前記容量素子を覆う絶縁膜を形成する工程と、
前記容量素子の上面が露出するまで、前記絶縁膜を研磨する工程と、
露出した前記上面の少なくとも一部に重なるように、研磨された前記絶縁膜上に前記ドレイン電極を形成する工程とを含む、素子基板の製造方法。
【請求項１３】
前記研磨工程は化学的機械研磨処理を含む、請求項１２に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＴＦＴ（薄膜トランジスタ）基板などの素子基板およびその製造方法に関する。また、本発明は液晶表示装置などの表示装置に関する。
【背景技術】
【０００２】
液晶プロジェクションに用いられる液晶素子（ライトバルブ）としては、通常、ＴＦＴアクティブマトリクス型の液晶表示装置が用いられる。ＴＦＴ型の液晶表示装置は、ＴＦＴ基板と、これに対向して配置される対向基板と、両基板に挟まれた液晶層とを有する。ＴＦＴ基板には、それぞれの画素毎に画素信号用ＴＦＴが設けられている。以下、従来技術によるＴＦＴ基板について説明する。
【０００３】
図９および図１０は、従来技術によるＴＦＴ基板の一例を模式的に示す図であり、図９はＴＦＴ近傍のレイアウトを示す平面図、図１０は図９中のＣ−Ｃ' 線断面図である。石英基板５０１上に所定形状の下部遮光膜５０３ａが設けられ、この下部遮光膜５０３ａ上に第１絶縁膜５０６を介してＴＦＴ半導体層５０７が設けられている。このＴＦＴ半導体層５０７上にゲート酸化膜５０８が設けられ、ゲート酸化膜５０８を介してＴＦＴ半導体層５０７上にゲート配線５０９が設けられている。ＴＦＴ半導体層５０７には、チャネル領域５０７ｃ、ソース領域５０７ａ、ドレイン領域５０７ｂおよび容量素子用の下部容量電極５０３が形成されている。
【０００４】
下部容量電極５０３の所定部上には、ゲート酸化膜５０８を介して上部容量電極５０５が設けられている。下部容量電極５０３と上部容量電極５０５とでゲート酸化膜５０８を挟んだ構造により、容量素子が構成される。ゲート配線５０９および上部容量電極５０５を覆うように第２絶縁膜５１０が設けられている。この第２絶縁膜５１０およびゲート酸化膜５０８の所定部分には、ソースコンタクトホール５１１およびドレインコンタクトホール５１２がそれぞれ設けられている。
【０００５】
第２絶縁膜５１０上には、ソースコンタクトホール５１１を通じてＴＦＴのソース領域５０７ａに接続されたソース配線５１３が、ドレインコンタクトホール５１２を通じてＴＦＴのドレイン領域５０７ｂに接続されたドレイン電極５１４がそれぞれ設けられている。これらのソース配線５１３およびドレイン電極５１４上には第３絶縁膜５１５が設けられ、ドレイン電極５１４上の所定部分における第３絶縁膜５１５には画素電極コンタクトホール５１８が設けられている。第３絶縁膜５１５上には、画素電極コンタクトホール５１８を通じてドレイン電極５１４と接続された画素電極５１９が設けられている。
【０００６】
一方、液晶プロジェクションに用いられる液晶素子では、ＴＦＴにより画素毎のスイッチのＯＮ／ＯＦＦを行って、液晶層の画素毎の透過率を制御する。これにより、液晶素子に入射した強力な光は、画像情報に応じて透過率が制御され、レンズなどの光学素子を介してスクリーンなどに拡大投影される。ここで、入射光や基板裏面からの反射光がＴＦＴチャネル部に入射した場合、光励起によってオフ時にリーク電流が発生し、液晶の表示品位を劣化させていた。したがって、液晶表示装置の表示品位向上において、容量素子の高容量化による表示保持や高遮光化が望まれている。
【０００７】
しかし、これらを実現するためには、液晶表示装置における画素間遮光領域を拡大する必要があるので、画素開口部が縮小されてしまう。また近年、表示装置の小型化が望まれており、それについての対応も必要になっている。図９および図１０に示す従来のＴＦＴ基板においても、ＴＦＴ、ソース配線５１３、ゲート配線５０９および上部容量電極５０５などは、それぞれが所定の面積を有するので、画素開口率を向上させる妨げになっていた。画素開口率の向上を目的とする技術が、例えば特許文献１に開示されている。
【特許文献１】特開2001-66638号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１の技術では、画素電極駆動用ＴＦＴと保持容量素子が設けられた液晶表示装置において、ＴＦＴを構成する薄膜半導体層の下層に保持容量素子が設けられている。しかしこの技術においても、表示装置の小型化に伴い画素開口率が低下することが問題となる。
【０００９】
開口率向上の策として、コンタクトホールのスタック構造化が挙げられる。スタック構造化とは、複数のコンタクトホールを重ね合わせることで、コンタクトホールの形成に必要な面積を減らすことである。しかし、容量素子とドレイン電極とを接続するコンタクトホールやＴＦＴのドレイン領域とドレイン電極とを接続するコンタクトホールはいずれも深いので、これらコンタクトホール近傍においてドレイン電極に段差部分（傾斜部分）が生じる。したがって、これらコンタクトホールと、ドレイン電極および画素電極を接続するコンタクトホールとのスタック構造化が困難である。
【００１０】
さらに、表示装置の小型化に伴う遮光面積縮小による容量の低下、および表示装置の高輝度化による遮光性能強化の必要性も問題となってくる。
【００１１】
本発明は、容量面積を確保しつつ画素開口率を向上させることを目的の一つとする。また本発明は、半導体層への光の入射を低減することにより、表示品位を向上させることを目的の一つとする。
【課題を解決するための手段】
【００１２】
本発明の素子基板は、凹状に窪んだ凹部を有する基板と、前記凹部の底面および側面に少なくとも一部が形成された容量素子とを有する。なお、本明細書において「上方」とは、基板側に対して反対側の方向を意味する。
【００１３】
本発明によれば、容量素子を平面に構成するよりも、凹部側面分の容量素子の面積（すなわち容量）が増加する。また、容量増加に比して、平面視における容量素子の占有面積の増加を抑えることができる。したがって、本発明の素子基板を用いて、例えば液晶表示装置を作製した場合、画素開口率の低下を抑えることができる。
【００１４】
本発明の素子基板は、前記底面における前記容量素子よりも上方に、かつ平面視における前記凹部内に形成された半導体層とをさらに有していても良い。
【００１５】
前記凹部は、行方向に延びる複数の行方向溝および前記行方向と交差する列方向に延びる複数の列方向溝から構成され、平面視において格子状であっても良い。なお、「行方向」および「列方向」は、基板面の平面視における第１方向と、これに交差する第２方向を規定するだけであり、基板面の上下方向や左右方向を規定するものではない。
【００１６】
前記半導体層の上方に形成されたゲート配線と、前記半導体層のソース領域に電気的に接続されたソース配線とをさらに有しており、前記ゲート配線および前記ソース配線は、平面視において前記行方向溝内および前記列方向溝内にそれぞれ形成されていても良い。
【００１７】
前記半導体層上に形成された絶縁層と、前記絶縁層上に形成されたゲート配線とをさらに有しており、前記ゲート配線の上面は前記容量素子の上面よりも下方に位置することが好ましい。凹部の底面および側面に形成された容量素子部分が半導体層の遮光層として機能するので、半導体層の下面および側面における遮光効果が増す。したがって、ＴＦＴチャネル部への光の入射を防止することができるので、表示品位が向上する。なお、本明細書において「下方」とは、基板側の方向を意味する。
【００１８】
前記半導体層上に形成された絶縁層と、前記絶縁層上に形成されたドレイン電極とをさらに有しており、前記容量素子は、前記凹部外の前記基板面に一部が形成され、前記ドレイン電極が接する前記絶縁層の上面と、前記容量素子の最も上方の面とが面一であり、前記ドレイン電極と前記容量素子とがコンタクトホールを介さずに接続されていることが好ましい。
【００１９】
前記ドレイン電極上に形成され、前記ドレイン電極の一部を露出させるコンタクトホールが形成された第２絶縁層と、前記第２絶縁層上に形成され、前記コンタクトホールを介して前記ドレイン電極に接続された画素電極とをさらに有しており、前記ドレイン電極と前記容量素子とが接続されている部分と、前記コンタクトホールとは、平面視において少なくとも一部が重なっていても良い。
【００２０】
前記容量素子は、下部容量電極、容量用誘電膜および上部容量電極から構成され、前記上部容量電極は、ＣＭＰ（化学的機械研磨）処理に際してバリア性能の高い金属膜から形成されていることが好ましい。前記上部容量電極は、タングステン、タンタル、チタン、ニオブおよびこれらの化合物より選ばれた材料、またはタングステン、タンタル、チタン、ニオブもしくはこれらの化合物を主成分とする材料を含んでいても良い。
【００２１】
本発明の表示装置は、本発明の素子基板と、前記素子基板に対向して配置される対向電極と、前記素子基板と前記対向電極との間に介在する表示媒体層とを有する。「表示媒体層」とは、互いに対向する電極間の電位差により光透過率が変調される層、または互いに対向する電極間を流れる電流により自発光する層である。表示媒体層は、例えば液晶層、無機または有機ＥＬ層、発光ガス層、電気泳動層、エレクトロクロミック層などである。
【００２２】
本発明の方法は、凹状に窪んだ凹部を有する基板と、前記凹部の底面および側面ならびに前記凹部外の前記基板面に少なくとも一部が形成された容量素子と、前記底面における前記容量素子よりも上方に、かつ平面視における前記凹部内に形成された半導体層と、前記半導体層の上方に形成され、前記容量素子に接続されたドレイン電極とを有する素子基板を製造する方法であって、前記半導体層および前記容量素子を覆う絶縁膜を形成する工程と、前記容量素子の上面が露出するまで、前記絶縁膜を研磨する工程と、露出した前記上面の少なくとも一部に重なるように、研磨された前記絶縁膜上に前記ドレイン電極を形成する工程とを含む。前記研磨工程はＣＭＰ処理を含んでいても良い。
【発明の効果】
【００２３】
本発明の素子基板を用いて、例えば液晶表示装置を作製することによって、容量面積を確保しつつ画素開口率を向上させることができる。また本発明の他の態様によれば、半導体層への光の入射を低減することにより、表示品位を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照しながら本発明による実施形態を説明する。なお、以下の実施形態では素子基板としてＴＦＴ基板を例に説明するが、本発明の素子基板はこれに限定されない。また、以下の実施形態では透過型の液晶表示装置について説明するが、本発明の表示装置はアクティブ素子基板を有する表示装置に広く適用することができる。例えば、反射型または透過反射両用型の液晶表示装置、ＰＤＰ(Plasma Display Panel)、有機または無機ＥＬ(Electro Luminescence)表示装置、エレクトロクロミック表示装置などにも適用することができる。
【００２５】
（実施形態１）
図１は実施形態１のＴＦＴ基板のレイアウトを部分的に示す平面図である。図２は図１中のＡ−Ａ' 線断面図であり、図３は図１中のＢ−Ｂ' 線断面図である。図４〜図６は、本実施形態のＴＦＴ基板の製造工程を示す断面図である。図７は図５中の工程（ｄ）におけるＴＦＴ基板の平面図である。以下、図１〜図７を参照しながら、本実施形態のＴＦＴ基板の製造工程とともに、ＴＦＴ基板の構造を説明する。なお、図４は工程（ａ）〜（ｃ）を、図５は工程（ｄ）〜（ｆ）を、図６は工程（ｇ）および（ｈ）をそれぞれ示している。
【００２６】
工程（ａ）
フォトエッチング技術を用いて、絶縁性の石英基板１に深さ１．４μｍの凹部２を形成する。凹部２は、行方向に延びる複数の行方向溝２ａおよび行方向と交差する列方向に延びる複数の列方向溝２ｂから構成され、平面視において格子状である（図７参照）。但し、エッチングされなかった石英基板１の一部（以下、便宜上「凸部」ともいう。）１ａが行方向溝２ａ側に延出しており、行方向溝２ａの幅が一部で狭くなっている。なお、凹部２は、表示領域内に形成される。
【００２７】
本実施形態では、石英基板１をエッチングすることによって凹部２を形成しているが、基板１に凹部２を形成する方法はこれに限定されない。例えば石英基板１上に絶縁膜を成膜し、絶縁膜をフォトエッチングして、凹部２を形成しても良い。この場合、凸部１ａは絶縁膜から形成される。
【００２８】
工程（ｂ）
リン等の不純物が高濃度にドーピングされた膜厚１００ｎｍの多結晶シリコン膜を成膜する。その後、フォトエッチング技術を用いてパターニングし、下部容量電極３を形成する。下部容量電極３は、少なくともその一部が凹部２の底面および側面に形成されるようにする。また、下部容量電極３は、容量用の配線としての機能を持たせるために、表示領域全体に格子状に形成し、外部からの電位を直接印加できるようにする。なお、下部容量電極３は、表示領域全体にストライプ状に形成しても良い。
【００２９】
下部容量電極３上に、膜厚４０ｎｍのＳｉＯ2 膜からなる容量用誘電膜４を成膜した後、Ｏ2 雰囲気、９００℃の条件の酸化アニール処理を行なう。この酸化アニール処理を行うことによって、容量用誘電膜４が耐圧に優れた膜となる。
【００３０】
容量用誘電膜４上に、膜厚２００ｎｍのタンタル（Ｔａ）膜を成膜する。その後、フォトエッチング技術を用いてパターニングし、上部容量電極５を形成する。上部容量電極５は、少なくともその一部が凸部１ａ上に形成されている。上部容量電極５は、ＣＭＰ（化学機械的研磨）処理に際してバリア性能の高い金属膜から形成することが好ましい。これにより、後述の絶縁膜研磨工程におけるＣＭＰ処理にて、上部容量電極５の上面にて研磨をストップさせることができる。バリア性能の高い金属としては、高融点金属が挙げられる。例えば、タングステン、タンタル、チタン、ニオブおよびこれらの化合物より選ばれた材料、またはタングステン、タンタル、チタン、ニオブもしくはこれらの化合物を主成分とする材料が挙げられる。
【００３１】
上部容量電極５と下部容量電極３との間に容量用誘電膜４が挟まれた構造によって、容量素子２０が形成される。容量素子２０は、少なくともその一部が凹部２の底面および側面に形成されている。本実施形態では、容量素子２０の一部が凸部１ａの上面にも形成されている。この容量素子２０は、凹状に窪んだ凹部２の底面および側面に形成されている。したがって、同じ容量の容量素子を平面的にのみ構成する場合と比較すると、平面視における容量素子２０の占有面積が小さくなるので、遮光領域が小さくなる。すなわち、画素開口率を向上させることができる。反対に、同じ占有面積で比較すると、容量素子を平面的にのみ構成する場合よりも、凹部２の側面分の面積が増加するので、容量が増加して、液晶表示装置の表示品位が向上する。
【００３２】
工程（ｃ）
膜厚４００ｎｍのＳｉＯ2 膜からなる第１絶縁膜６を基板１全面に成膜して、上部容量電極５を第１絶縁膜６で被覆する。その後ＬＰＣＶＤ法（減圧化学的気相成長法）により第１絶縁膜６上に厚さ７０ｎｍの非晶質シリコン膜を成膜する。６００℃、２０時間の条件の熱処理を行なって非晶質シリコン膜を結晶化させる。さらに所定の形状にエッチングして、ＴＦＴ半導体層７を形成する。ＴＦＴ半導体層７は、平面視において凹部２（行方向溝２ａ）内で、かつ容量素子２０を構成する下部容量電極３または上部容量電極５の領域内に形成される。
【００３３】
工程（ｄ）
ＴＦＴ半導体層７上に、膜厚８０ｎｍのＳｉＯ2 膜からなるゲート酸化膜８を成膜する。ゲート酸化膜８上に、リン等の不純物が高濃度にドーピングされた膜厚１５０ｎｍの多結晶シリコン膜および膜厚１５０ｎｍのＷＳｉ膜が順次積層された積層膜を成膜する。フォトエッチング技術を用いてこの積層膜をパターニングして、ゲート配線９を形成する。ゲート配線９は、平面視において行方向溝２ａ内に形成される。またゲート配線９の一部はＴＦＴ半導体層７の行方向中央部に重畳するように形成される。
【００３４】
凹部２の深さが１．４μｍに設定されているのに対して、第１絶縁膜６の膜厚４００ｎｍ、ＴＦＴ半導体層７の膜厚７０ｎｍ、ゲート酸化膜８の膜厚８０ｎｍおよびゲート配線９の膜厚３００ｎｍの合計膜厚は８５０ｎｍである。すなわち凹部２の深さは合計膜厚よりも大きいので、ＴＦＴ半導体層７のうち、後にチャネル領域７ｃになる領域およびゲート配線９は、容量素子２０の上部容量電極５の上面より低く形成される。下部容量電極３または上部容量電極５が凹部２の底面だけでなく側面にも形成されているので、ＴＦＴ半導体層７の下面から入射する光だけでなく側面から入射する光も遮光される。すなわち、下部容量電極３または上部容量電極５による遮光効果が増す。
【００３５】
ゲート配線９をマスクとして、ＴＦＴ半導体層７にリン等の不純物を３×１０15原子／ｃｍ2 、７５Ｋｅｖの条件で注入する。これにより、高濃度不純物領域であるソース領域７ａおよびドレイン領域７ｂが形成される。またゲート配線９に重畳するチャネル領域７ｃが形成される。
【００３６】
工程（ｅ）
基板１全面に第２絶縁膜１０を成膜して、ゲート配線９を第２絶縁膜１０で被覆する。第２絶縁膜１０は、次のＣＭＰ処理で平坦化するために、上部容量電極５の上面からゲート酸化膜８の面までの段差以上の膜厚が必要である。本実施形態では、第２絶縁膜１０の膜厚を１．２μｍに設定する。
【００３７】
工程（ｆ）
上部容量電極５の上面が露出するまでＣＭＰ処理を行う。上部容量電極５はＣＭＰ処理に対してバリア性能の高い膜で構成されているので、研磨のストッパとしての役割を果たす。上部容量電極５の露出した部分の一部はドレイン電極−容量接続部２１となる。ＣＭＰ処理を行なうことによって、第２絶縁膜１０の上面と上部容量電極５の上面が面一となる。なお、上部容量電極５の露出した部分のすべてをドレイン電極−容量接続部２１としても良い。
【００３８】
工程（ｇ）
第２絶縁膜１０およびゲート酸化膜８にソースコンタクトホール１１およびドレインコンタクトホール１２を形成して、ソース領域７ａおよびドレイン領域７ｂの所定部分を露出させる。膜厚８０ｎｍのＴｉＷ膜、膜厚４００ｎｍのＡｌ−Ｓｉ膜および膜厚１５０ｎｍのＴｉＷ膜を順次積層した積層膜を成膜し、フォトエッチング技術により、積層膜をパターニングして、ソース配線１３およびドレイン電極１４を形成する。
【００３９】
ソース配線１３はソースコンタクトホール１１を介してＴＦＴ半導体層７のソース領域７ａに接続され、ドレイン電極１４はドレインコンタクトホール１２を介してＴＦＴ半導体層７のドレイン領域７ｂに接続される。ドレイン電極１４はドレイン電極−容量接続部２１にて上部容量電極５にも接続されている。また、第２絶縁膜１０の上面と上部容量電極５の上面が面一であるので、ドレイン電極１４は、ドレインコンタクトホール１２近傍を除いて平坦となる。ソース配線１３は上部容量電極５の露出している部分と接続しないように、平面視において凹部２（列方向溝２ｂ）内に形成される（図１参照）。なお、ドレインコンタクトホール１２は深いので、ドレインコンタクトホール１２近傍においてドレイン電極１４に段差部分（傾斜部分）が生じる。
【００４０】
工程（ｈ）
基板１全面に第３絶縁膜１５を成膜して、ソース配線１３およびドレイン電極１４を第３絶縁膜１５で被覆する。膜厚１２０ｎｍのＴｉＷ膜を成膜し、フォトエッチング技術によりＴｉＷ膜をパターニングして、上部遮光膜１６を形成する。上部遮光膜１６は凹部２を覆うように形成し、チャネル領域７ｃに上部から光が入射しないようにする。
【００４１】
上部遮光膜１６を形成した後、第４絶縁膜１７を成膜し、ドレイン電極−容量接続部２１上の第４絶縁膜１７に画素電極コンタクトホール１８を形成する。ドレインコンタクトホール１２近傍を除くドレイン電極１４は平坦であるので、画素電極コンタクトホール１８を平坦なドレイン電極−容量接続部２１上に形成することが可能となる。
【００４２】
膜厚１２０ｎｍのインジウム錫酸化膜（ＩＴＯ膜) を成膜し、フォトエッチング技術により、ＩＴＯ膜をパターニングする。これにより、画素電極コンタクトホール１８を介してドレイン電極１４と接続された画素電極１９が形成される。
【００４３】
本実施形態では、第２絶縁膜１０の上面と上部容量電極５の上面が面一であるので、ドレイン電極１４はドレイン電極−容量接続部２１にて上部容量電極５に接続されている。しかし、仮に第２絶縁膜１０の上面と上部容量電極５の上面が面一でないとすると、第２絶縁膜１０にコンタクトホールを形成し、コンタクトホールを介してドレイン電極１４と上部容量電極５とを接続する必要がある。この場合、コンタクトホールの形成によって、コンタクトホール近傍のドレイン電極１４に段差部分が生じる。この段差部分やドレインコンタクトホール１２近傍の段差部分に画素電極コンタクトホール１８を形成すると、画素電極１９のカバレッジが悪くなり、コンタクト特性に影響を及ぼすことがある。したがって、画素電極コンタクトホール１８はドレイン電極１４の平坦な部分に形成するのが望ましい。しかし、コンタクトホールを介してドレイン電極１４と上部容量電極５とを接続した場合には、ドレイン電極１４の平坦な部分の面積が減少することになるので、画素電極コンタクトホール１８を形成するのに必要な面積を確保するために、ドレイン電極１４の占有面積を拡大する必要がある。したがって、画素開口率増加や画素サイズ縮小が困難となる。
【００４４】
本実施形態によれば、ドレイン電極１４と上部容量電極５との接続にコンタクトホールを形成する必要がないので、そのコンタクトホールを形成するのに必要なドレイン電極１４の面積を減らすことができる。言い換えれば、画素電極コンタクトホール１８を形成するのに必要な面積を確保するために、ドレイン電極１４の占有面積を拡大する必要がない。したがって、画素開口率増加や画素サイズ縮小が可能となり、表示パネルの小型化が可能となる。
【００４５】
以上の工程（ａ）〜（ｈ）を経ることによって、本実施形態のＴＦＴ基板が作製される。このＴＦＴ基板を用いて、透過型の液晶表示装置を作成する工程について簡単に説明する。ＴＦＴ基板の画素電極１９上にポリイミド系やポリアミド系の配向膜を形成し、ラビング処理を行なう。一方、透明共通電極およびラビング処理された配向膜が基板上に順次積層された共通基板を用意する。ＴＦＴ基板と共通基板とをシール材を介して貼り合わせ、両基板の間隙に液晶材料を注入して、液晶層を形成する。両基板の外側面のそれぞれに、偏光層が貼り合わされて、透過型の液晶表示装置が作製される。
【００４６】
本実施形態の液晶表示装置によれば、容量面積を確保しつつ画素開口率を向上させることができる。また、半導体層への光の入射が低減されるので、表示品位を向上させることができる。したがって、本実施形態の液晶表示装置は、投射型液晶表示装置（液晶プロジェクション）に用いられる液晶ライトバルブとして好適に用いられる。
【００４７】
なお、本実施形態は本発明により作製されるＴＦＴ基板の一例であり、本発明は本実施形態に記載された材料や膜厚、形成方法などに限定されない。
【００４８】
（実施形態２）
図８は、実施形態２のＴＦＴ基板の断面図であり、図１中のＡ−Ａ' 線断面図に相当する。図８において、実施形態１のＴＦＴ基板の構成要素と実質的に同じ機能を有する構成要素は、実施形態１で付された参照番号に４００を加えた参照番号で示し、その説明を省略する。例えば、実施形態１で示したゲート配線９と実質的に同じ機能を有する構成要素を参照番号４０９で示す。
【００４９】
本実施形態のＴＦＴ基板は、ＴＦＴ半導体層のチャネル領域４０７ｃとソース領域４０７ａの間およびチャネル領域４０７ｃとドレイン領域４０７ｂの間に一対の低濃度不純物領域４０７ｄが形成されている点で、実施形態１のＴＦＴ基板と異なる。
【００５０】
本実施形態のＴＦＴ基板は、上記工程（ｄ）中の不純物を注入する工程を除いて、実施形態１と同様にして製造することができる。例えば、実施形態１と同様のプロセスでゲート配線４０９の形成までを行なった後、以下の不純物注入工程を行なう。ゲート配線４０９をマスクとして、リン等の不純物を２×１０13原子／ｃｍ2 、７５Ｋｅｖの条件でＴＦＴ半導体層４０７に注入する。ＴＦＴ半導体層４０７上にフォトレジストを形成し、リン等の不純物を３×１０15原子／ｃｍ2 、７５Ｋｅｖの条件で注入する。これにより、高濃度不純物領域であるソース領域４０７ａおよびドレイン領域４０７ｂが形成される。またゲート配線４０９に重畳するチャネル領域４０７ｃが形成される。さらにチャネル領域４０７ｃとソース領域４０７ａの間およびチャネル領域４０７ｃとドレイン領域４０７ｂの間に、一対の低濃度不純物領域４０７ｄが形成される。低濃度不純物領域４０７ｄを形成することによって、ＴＦＴ半導体層４０７に抵抗成分を付加することになるので、液晶表示装置のオフ状態でのリーク電流の増加を抑制することができる。
【００５１】
以降、実施形態１と同様のプロセスで画素電極４１９の形成まで行うことにより、本実施形態のＴＦＴ基板が作製される。なお、本実施形態は本発明により作製されるＴＦＴ基板の一例であり、本発明は本実施形態に記載された材料や膜厚、形成方法などに限定されない。
【産業上の利用可能性】
【００５２】
本発明の素子基板は、液晶表示装置、ＰＤＰ、有機または無機ＥＬ表示装置、エレクトロクロミック表示装置などに利用することができる。
【図面の簡単な説明】
【００５３】
【図１】実施形態１のＴＦＴ基板のレイアウトを部分的に示す平面図である。
【図２】図１中のＡ−Ａ' 線断面図である。
【図３】図１中のＢ−Ｂ' 線断面図である。
【図４】実施形態１のＴＦＴ基板の製造工程（ａ）〜（ｃ）を示す断面図である。
【図５】実施形態１のＴＦＴ基板の製造工程（ｄ）〜（ｆ）を示す断面図である。
【図６】実施形態１のＴＦＴ基板の製造工程（ｇ）および（ｈ）を示す断面図である。
【図７】図５中の工程（ｄ）におけるＴＦＴ基板の平面図である。
【図８】実施形態２のＴＦＴ基板の断面図である。
【図９】従来技術によるＴＦＴ基板の一例を模式的に示す図であり、ＴＦＴ近傍のレイアウトを示す平面図である。
【図１０】図９中のＣ−Ｃ' 線断面図である。
【符号の説明】
【００５４】
１，４０１，５０１  石英基板
２，４０２，５０２  凹部
３，４０３，５０３  下部容量電極
５０３ａ  下部遮光膜
４，４０４  容量用誘電膜
５，４０５，５０５  上部容量電極
６，４０６，５０６  第１絶縁膜
７，４０７，５０７  ＴＦＴ半導体層
７ａ，４０７ａ，５０７ａ  ソース領域
７ｂ，４０７ｂ，５０７ｂ  ドレイン領域
７ｃ，４０７ｃ，５０７ｃ  チャネル領域
４０７ｄ  低濃度不純物領域
８，４０８，５０８  ゲート酸化膜
９，４０９，５０９  ゲート電極
１０，４１０，５１０  第２絶縁膜
１１，４１１，５１１  ソースコンタクトホール
１２，４１２，５１２  ドレインコンタクトホール
１３，４１３，５１３  ソース配線
１４，４１４，５１４  ドレイン電極
１５，４１５，５１５  第３絶縁膜
１６，４１６  上部遮光膜
１７，４１７  第４絶縁膜
１８，４１８，５１８  画素電極コンタクトホール
１９，４１９，５１９  画素電極
２０  容量素子
２１  ドレイン電極−容量接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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