(57)【要約】【課題】不揮発性半導体装置の信頼性を向上させることができる技術を提供する。【解決手段】本発明の不揮発性半導体記憶装置は、２つのメモリセルから成るメモリセル対でのメモリセル間の記憶情報の差によってデータを不揮発的に記憶するメモリセルアレイ６と、当該メモリセルアレイ６に対してデータの書き込むを行う書き込み制御部１とを備えている。書き込み制御部１は、メモリセルアレイ６における各メモリセルの記憶情報を個別に設定することが可能である。【選択図】図１
2005285223.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイに対してデータの書き込みを行う書き込み制御部と
を備え、
前記メモリセルアレイは、２つのメモリセルから成るメモリセル対でのメモリセル間の記憶情報の差によって当該メモリセル対ごとにデータを不揮発的に記憶し、
前記書き込み制御部は、前記メモリセルアレイにおける各メモリセルの前記記憶情報を個別に設定することが可能である、不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置であって、
前記メモリセルアレイの各メモリセルは、コントロールゲート及びフローティングゲートを有するメモリセルトランジスタであって、
前記書き込み制御部は、前記メモリセルアレイにおけるメモリセルのしきい値電圧を設定することによって当該メモリセルの記憶情報を設定し、
対応する前記メモリセル対の２つのメモリセルの出力差を増幅して出力する複数の差動センスアンプを更に備える、不揮発性半導体記憶装置。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置であって、
前記書き込み制御部は、前記メモリセルアレイにおけるメモリセルのしきい値電圧を３種類以上設定することが可能である、不揮発性半導体記憶装置。
【請求項４】
請求項２及び請求項３のいずれか一つに記載の不揮発性半導体記憶装置であって、
前記書き込み制御部は、前記メモリセル対の複数対に対して同じ値のデータの書き込みを実行し、
前記複数対の前記メモリセル対に書き込まれたデータを、前記複数の差動センスアンプのうち前記複数対の前記メモリセル対に対応して設けられた差動センスアンプの出力の多数決論理を求めて判定し、その判定結果を出力する判定部を更に備える、不揮発性半導体記憶装置。
【請求項５】
請求項２乃至請求項４のいずれか一つに記載の不揮発性半導体記憶装置であって、
前記メモリセルアレイからデータを読み出す読み出し制御部と、
電源電圧として前記複数の差動センスアンプに与えられる第１電圧と、前記第１電圧を昇圧して得られる電圧であって、前記メモリセルアレイからデータが読み出される際に前記コントロールゲートに与えられるゲート電圧の元になる第２電圧とがともに、それぞれに個別に設定された基準電圧よりも上昇したかを検出し、更に、前記第１及び第２電圧の少なくとも一方が、前記個別に設定された基準電圧よりも低下したかを検出する検出部と
を更に備え、
前記読み出し制御部は、前記メモリセルアレイに対するデータの読み出し中に、前記検出部において、前記第１及び第２電圧の少なくとも一方が前記個別に設定された基準電圧よりも低下したことが検出され、その後、前記第１及び第２電圧がともに前記個別に設定された基準電圧よりも上昇したことが検出されると、再度前記メモリセルアレイに対するデータの読み出しを実行する、不揮発性半導体記憶装置。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置であって、
前記検出部は、前記第１電圧が前記個別に設定された基準電圧よりも上昇したかを検出し、更に、前記第１電圧が前記個別に設定された基準電圧よりも低下したかを検出する電圧検出部を有し、
前記電圧検出部には電源電圧として前記第２電圧が与えられる、不揮発性半導体記憶装置。
【請求項７】
請求項３に記載の不揮発性半導体記憶装置のデータ書き換え方法であって、
（ａ）前記メモリセル対に対してデータを書き込む工程と、
（ｂ）前記工程（ａ）で書き込んだデータを書き換える工程と
を備え、
前記工程（ａ）では、前記メモリセル対の一方のメモリセルのしきい値電圧を他方のメモリセルのしきい値電圧よりも低く設定し、かつ当該他方のメモリセルのしきい値電圧を前記３種類以上のしきい値電圧のうち最も大きい電圧以外に設定し、
前記工程（ｂ）では、前記一方のメモリセルのしきい値電圧を大きくすることによって前記他方のメモリセルのしきい値電圧よりも大きくする、不揮発性半導体記憶装置のデータ書き換え方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリセルを備える不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＰＲＯＭ（Erasable Programmable ROM）やＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）などの従来の不揮発性半導体記憶装置が特許文献１に記載されている。特許文献１に記載されている不揮発性半導体記憶装置では、メモリセルからの信号と、一定の基準信号との差を差動センスアンプで増幅して出力し、その出力信号を当該メモリセルに書き込まれているデータとして用いている。なお、不揮発性半導体記憶装置に関しては特許文献２にも開示されている。
【０００３】
【特許文献１】特開２００２−２５２８６号公報
【特許文献２】特開２００１−４３６９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のように従来の不揮発性半導体記憶装置の差動センスアンプでは、メモリセルからの信号が一定の基準信号と比較されているため、ノイズ等の発生により、当該差動センスアンプの入力において十分な信号差を確保できずに、当該差動センスアンプが誤動作することがあった。その結果、不揮発性半導体記憶装置の信頼性を十分に確保できないことがあった。
【０００５】
そこで、本発明は上述の問題に鑑みて成されたものであり、不揮発性半導体装置の信頼性を向上させることができる技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の不揮発性半導体記憶装置は、２つのメモリセルから成るメモリセル対でのメモリセル間の記憶情報の差によってデータを不揮発的に記憶するメモリセルアレイと、前記メモリセルアレイに対してデータの書き込みを行う書き込み制御部とを備え、前記書き込み制御部は、前記メモリセルアレイにおける各メモリセルの前記記憶情報を個別に設定することが可能である。
【発明の効果】
【０００７】
この発明の不揮発性半導体記憶装置によれば、メモリセルアレイの各メモリセルの記憶情報を個別に設定することができるため、メモリセルアレイにデータを書き込む際に、メモリセル対のメモリセル間での記憶情報の差を大きくすることができる。したがって、当該記憶情報の差を検出する回路の誤動作を防止することができ、本発明の不揮発性半導体記憶装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
図１は本発明の実施の形態に係る不揮発性半導体記憶装置（以後、単に「半導体記憶装置」と呼ぶ）の構成を示すブロック図である。本実施の形態に係る半導体記憶装置は、例えば、紫外線照射によってデータ消去を行うＥＰＲＯＭであって、ＣＰＵやＤＲＡＭ等を備える半導体集積回路に組み込まれる。また、本実施の形態に係る半導体記憶装置には、例えば、半導体集積回路での内部電圧を調整するための情報やロット番号などを含むチップ情報や、ＤＲＡＭメモリセルの欠陥不良を冗長セルで救済するための置換情報などが記憶される。
【０００９】
図１に示されるように、本半導体記憶装置は、データを不揮発的に記憶するメモリセルアレイ６と、メモリセルアレイ６に対してデータの書き込みを行う書き込み制御部１と、メモリセルアレイ６からデータの読み出しを行う読み出し制御部２と、アドレスデコーダ３と、ゲート信号切換回路１３とを備えている。
【００１０】
読み出し制御部２は、メモリセルアレイ６からデータを読み出す際、内部のアドレスカウンタ２ａによってアドレス信号ＡＤＲを生成してアドレスデコーダ３に出力する。アドレスデコーダ３は、受け取ったアドレス信号ＡＤＲをデコードして読み出し用ワード線活性化信号ＲＡＷＬをゲート信号切換回路１３に出力する。
【００１１】
書き込み制御部１は、図示しないＣＰＵ等から書き込みコマンドＷＲＣＯＭを受け取ると、メモリセルアレイ６にデータを書き込む。書き込み制御部１は、データを書き込む際、書き込み用ワード線活性化信号ＷＡＷＬをゲート信号切換回路１３に出力する。
【００１２】
ゲート信号切換回路１３は、書き込み制御部１から出力されるライト制御信号ＷＲＣの値に応じて、読み出し用ワード線活性化信号ＲＡＷＬか、書き込み用ワード線活性化信号ＷＡＷＬかのどちらか一方をワード線ＷＬに出力する。具体的には、ライト制御信号ＷＲＣが“０”のとき、読み出し用ワード線活性化信号ＲＡＷＬを出力し、ライト制御信号ＷＲＣが“１”のとき、書き込み用ワード線活性化信号ＷＡＷＬを出力する。これにより、メモリセルアレイ６のワード線ＷＬには、読み出し時に読み出し用ゲート電圧Ｖｇ１が印加され、書き込み時に書き込み用ゲート電圧Ｖｇ２が印加される。
【００１３】
また、本実施の形態に係る半導体記憶装置は、書き込み制御部１によって動作制御される書き込み用ビット線選択回路４及び書き込み用ゲート回路５と、読み出し制御部２によって動作制御される読み出し用ゲート回路７及び増幅回路８と、判定回路９と、ラッチ回路１０とを備えている。そして、本実施の形態に係る半導体記憶装置は、電源電圧Ｖｄｄを昇圧して内部昇圧電圧ＢＯＯＳＴとして出力する昇圧回路１１と、電源電圧Ｖｄｄ及び内部昇圧電圧ＢＯＯＳＴに基づいて本半導体記憶装置の起動を検出する起動検出部１２とを備えている。
【００１４】
図２は、書き込み用ビット線選択回路４、書き込み用ゲート回路５、メモリセルアレイ６、読み出し用ゲート回路７、増幅回路８、判定回路９及びラッチ回路１０の構成を示すブロック図である。図２に示されるように、メモリセルアレイ６は、（ｍ×ｎ）個のメモリセルＭＣ（ｎ≧２，ｍ≧２）と、行方向に延在するｍ本のワード線ＷＬと、列方向に延在するｎ本のビット線ＢＬと、行方向に延在するｍ本のソース線ＳＬとを備えている。そして、各ソース線ＳＬには接地電位が与えられる。
【００１５】
複数個のメモリセルＭＣは行列状に配置されており、それぞれコントロールゲートとフローティングゲートとを備えるメモリセルトランジスタである。各ワード線ＷＬには、行方向に並ぶｎ個のメモリセルＭＣのコントロールゲートが接続されている。また、各ビット線ＢＬには、列方向に並ぶｍ個のメモリセルＭＣのドレインが接続されている。そして、各ソース線ＳＬには、行方向に並ぶｎ個のメモリセルＭＣのソースが接続されている。
【００１６】
本実施の形態に係るメモリセルアレイ６では、行方向で隣り合う２つのメモリセルＭＣで、データの記憶単位であるメモリセル対ＭＣＰを構成している。従って、各ワード線ＷＬにはメモリセル対ＭＣＰが（ｎ／２）個接続されることになり、メモリセルアレイ６は（ｍ×ｎ／２）個のメモリセル対ＭＣＰを備えている。そして、メモリセルアレイ６は、メモリセル対ＭＣＰでのメモリセルＭＣ間の記憶情報の差によって当該メモリセル対ＭＣＰごとにデータを記憶している。つまり、本実施の形態では、メモリセル対ＭＣＰのメモリセルＭＣ間の記憶情報に差を生じさせることによって当該メモリセル対ＭＣＰにデータを書き込んでいる。以下にこのことについて詳細に説明する。
【００１７】
本実施の形態では、メモリセルＭＣとして、コントロールゲート及びフローティングゲートを有するメモリトランジスタを採用しているため、メモリセルＭＣの記憶情報の設定はそのしきい値電圧を設定することによって行われる。つまり、２つのメモリセルＭＣ間において、しきい値電圧が異なると記憶情報が異なることになる。そして、本メモリセルアレイ６は、メモリセル対ＭＣＰでのメモリセルＭＣ間のしきい値電圧の差によってデータを記憶している。言い換えれば、メモリセル対ＭＣＰに対するデータの書き込みは、当該メモリセル対ＭＣＰの２つのメモリセルＭＣ間のしきい値電圧を異ならせることによって行われる。
【００１８】
本実施の形態では、メモリセル対ＭＣＰにデータ“１”を書き込む際、当該メモリセル対ＭＣＰを構成する一方のメモリセルＭＣのしきい値電圧を他方のしきい値電圧よりも低く設定する。そして、データ“０”を書き込む際には、当該一方のメモリセルＭＣのしきい値電圧を他方のメモリセルＭＣのしきい値電圧よりも高く設定する。以後、メモリセル対ＭＣＰにデータ“１”を書き込む際にしきい値電圧が低い方のメモリセルＭＣを「true側メモリセルＭＣ」と呼び、残りのメモリセルＭＣを「bar側メモリセルＭＣ」と呼ぶ。
【００１９】
例えば、メモリセルＭＣのフローティングゲートにホットエレクトロンが注入されていない状態での当該メモリセルＭＣのしきい値電圧が１．５Ｖとすると、メモリセル対ＭＣＰのbar側メモリセルＭＣのフローティングゲートだけにホットエレクトロンを注入し、そのしきい値電圧を６Ｖに設定する。これにより、true側メモリセルＭＣのしきい値電圧（１．５Ｖ）が、bar側メモリセルＭＣのしきい値電圧（６Ｖ）よりも低くなり、メモリセル対ＭＣＰにデータ“１”が書き込まれる。
【００２０】
一方、データ“０”を書き込む際には、true側メモリセルＭＣのフローティングゲートだけにホットエレクトロンを注入して、そのしきい値電圧を６Ｖに設定する。そうすると、true側メモリセルＭＣのしきい値電圧（６Ｖ）がbar側メモリセルＭＣのしきい値電圧（１．５Ｖ）よりも高くなり、メモリセル対ＭＣＰにデータ“０”が書き込まれる。
【００２１】
このように、本実施の形態では、メモリセルアレイ６に対しては、メモリセル対ＭＣＰごとにデータを書き込み、書き込むデータの値によって、メモリセル対ＭＣＰの２つのメモリセルＭＣ間でのしきい値電圧の大小関係を反転させる。なお、このような書き込み制御は、後述するように書き込み制御部１によって行われる。
【００２２】
読み出し用ゲート回路７は、図２に示されるように、ｎ本のビット線ＢＬに一対一で対応して設けられたｎ個のＮＭＯＳトランジスタ７ａで構成されている。各ＮＭＯＳトランジスタ７ａのソースは、対応するビット線ＢＬの一端と接続されており、ＮＭＯＳトランジスタ７ａのゲートは互いに接続されている。そして、ＮＭＯＳトランジスタ７ａのゲートには読み出し制御部２から出力されるリード制御信号ＲＤＣが与えられ、当該リード制御信号ＲＤＣによって、メモリセルアレイ６からデータを読み出す際にｎ個のＮＭＯＳトランジスタ７ａは同時にオン状態に設定される。
【００２３】
増幅回路８は、ｘ個の差動センスアンプ群ＳＡＧ（ｘ≧２）を備えており、各差動センスアンプ群ＳＡＧは、３つの差動センスアンプＳＡ０〜ＳＡ２を有している。また、判定回路９は、ｘ個の多数決判定部ＪＤを備えており、当該多数決判定部ＪＤはｘ個の差動センスアンプ群ＳＡＧに一対一で対応して設けられている。
【００２４】
各差動センスアンプ群ＳＡＧでは、差動センスアンプＳＡ０の２つの入力には、隣り合う２本のビット線ＢＬに接続された２個のＮＭＯＳトランジスタ７ａのドレインがそれぞれ接続されている。同様に、差動センスアンプＳＡ１の２つの入力には、隣り合う２本のビット線ＢＬに接続された２個のＮＭＯＳトランジスタ７ａのドレインがそれぞれ接続されており、差動センスアンプＳＡ２の２つの入力には、隣り合う２本のビット線ＢＬに接続された２個のＮＭＯＳトランジスタ７ａのドレインがそれぞれ接続されている。
【００２５】
従って、ＮＭＯＳトランジスタ７ａがオン状態のときには、各差動センスアンプＳＡ０〜ＳＡ２の２つの入力は２本のビット線ＢＬと電気的に接続される。そして、差動センスアンプＳＡ０〜ＳＡ２は、電気的に接続される２本のビット線ＢＬに接続されたメモリセル対ＭＣＰのtrue側メモリセルＭＣとbar側メモリセルＭＣの出力差を増幅して、それぞれデータＳＡＯ０〜ＳＡＯ２として出力する。
【００２６】
各多数決判定部ＪＤは、対応する差動センスアンプ群ＳＡＧの差動センスアンプＳＡ０〜ＳＡ２から出力されるデータＳＡＯ０〜ＳＡＯ２の多数決論理を求める。本実施の形態では、一つの差動センスアンプ群ＳＡＧに電気的に接続される３つのメモリセル対ＭＣＰに対しては同じデータが書き込まれる。本実施の形態に係る多数決判定部ＪＤは、データＳＡＯ０〜ＳＡＯ２の多数決論理を求めることによって、当該３つのメモリセル対ＭＣＰに書き込まれたデータを判定する。そして、その判定結果をデータＰＤとして出力する。
【００２７】
ラッチ回路１０は、多数決判定部ＪＤから出力されるｘ個のデータＰＤをラッチして、それらをｘビットの読み出しデータＲＤ０〜ＲＤｘ−１として出力する。この読み出しデータＲＤ０〜ＲＤｘ−１が、本半導体記憶装置から外部に出力される読み出しデータであって、本半導体記憶装置に隣接して設けられるＣＰＵ等は、この読み出しデータＲＤ０〜ＲＤｘ−１を受け取り本半導体記憶装置に書き込まれている情報を認識する。
【００２８】
以上のように、本実施の形態では、各差動センスアンプ群ＳＡＧにはビット線ＢＬが６本接続されるため、ビット線ＢＬの本数ｎと、多数決判定部ＪＤの個数ｘとはｎ＝ｘ×６の関係となる。
【００２９】
書き込み用ゲート回路５は、図２に示されるように、ｎ本のビット線ＢＬに一対一で対応して設けられたｎ個のＮＭＯＳトランジスタ５ａを備えている。各ＮＭＯＳトランジスタ５ａのソースは、対応するビット線ＢＬの他端と接続されており、ＮＭＯＳトランジスタ５ａのゲートは互いに接続されている。そして、ＮＭＯＳトランジスタ５ａのゲートには書き込み制御部１から出力されるライト制御信号ＷＲＣが与えられ、当該ライト制御信号ＷＲＣによって、メモリセルアレイ６にデータを書き込む際にｎ個のＮＭＯＳトランジスタ５ａは同時にオン状態に設定される。
【００３０】
書き込み用ビット線選択回路４は、ｎ個のＡＮＤ回路４ａとｎ個のＮＭＯＳトランジスタ４ｂとを備えており、１個のＡＮＤ回路４ａと１個のＮＭＯＳトランジスタ４ｂとは対を成している。そして、互いに対を成す１個のＡＮＤ回路４ａと１個のＮＭＯＳトランジスタ４ｂとで構成される回路は、各ビット線ＢＬに一対一で対応して設けられている。
【００３１】
各ＡＮＤ回路４ａの一方の入力には、上記ライト制御信号ＷＲＣが入力される。また、ｎ個のＡＮＤ回路４ａの他方の入力には、書き込み制御部１から出力されるｎビットのビット線選択信号Ｄ０〜Ｄｎ−１がそれぞれ入力される。そして、各ＡＮＤ回路４ａの出力は、対を成すＮＭＯＳトランジスタ４ｂのゲートと接続されている。
【００３２】
各ＮＭＯＳトランジスタ４ｂのソースは、対応するビット線ＢＬに接続されたＮＭＯＳトランジスタ５ａのドレインと接続されており、各ＮＭＯＳトランジスタ４ｂのドレインには書き込み用ドレイン電圧ＶＰＤが印加される。
【００３３】
次に、差動センスアンプＳＡ０の回路構成について詳細に説明する。なお、差動センスアンプＳＡ１，ＳＡ２の回路構成は差動センスアンプＳＡ０と同様であるためそれらの説明は省略する。
【００３４】
図３は差動センスアンプＳＡ０の構成を示す回路図である。図３では、説明の便宜上、メモリセル対ＭＣＰのtrue側メモリセルＭＣが接続されているビット線ＢＬを「ビット線ＢＬａ」と、bar側メモリセルＭＣが接続されているビット線ＢＬを「ビット線ＢＬｂ」として示している。
【００３５】
図３に示されるように、差動センスアンプＳＡ０は、その電源電圧として電源電圧Ｖｄｄが印加され、ＡＮＤ回路８ａと、ＰＭＯＳトランジスタ８ｂ〜８ｆと、ＮＭＯＳトランジスタ８ｇ〜８ｋとを備えている。ＡＮＤ回路８ａの一方の入力には読み出し制御部２から出力されるセンスアンプイネーブル信号ＳＡＥが入力され、他方の入力にはセンスアンプビット線ＳＡＢＬａが接続されている。そしてＡＮＤ回路８ａは、センスアンプイネーブル信号ＳＡＥと、センスアンプビット線ＳＡＢＬａの信号値との論理積を演算して、その結果をデータＳＡＯ０として出力する。
【００３６】
ＰＭＯＳトランジスタ８ｂ，８ｃのドレインは、それぞれセンスアンプビット線ＳＡＢＬａ，ＳＡＢＬｂに接続されており、それらのソースには電源電圧Ｖｄｄが印加される。そして、ＰＭＯＳトランジスタ８ｂ，８ｃのゲートには、読み出し制御部２から出力されるチャージイネーブル信号ＥＱが入力される。
【００３７】
ＰＭＯＳトランジスタ８ｄのソースには電源電圧Ｖｄｄが印加され、そのドレインはＰＭＯＳトランジスタ８ｅ，８ｆのソースと接続されている。また、ＰＭＯＳトランジスタ８ｄのゲートには、読み出し制御部２から出力される反転センスアンプイネーブル信号／ＳＡＥが入力される。なお、反転センスアンプイネーブル信号／ＳＡＥは、センスアンプイネーブル信号ＳＡＥの反転信号である。
【００３８】
ＰＭＯＳトランジスタ８ｅのドレインとＮＭＯＳトランジスタ８ｇのドレインとは相互に接続されており、更にセンスアンプビット線ＳＡＢＬａと、ＰＭＯＳトランジスタ８ｆ及びＮＭＯＳトランジスタ８ｈのゲートに接続されている。ＰＭＯＳトランジスタ８ｆのドレインとＮＭＯＳトランジスタ８ｈのドレインとは相互に接続されており、更にセンスアンプビット線ＳＡＢＬｂと、ＰＭＯＳトランジスタ８ｅ及びＮＭＯＳトランジスタ８ｇのゲートに接続されている。ＮＭＯＳトランジスタ８ｉのドレインはＮＭＯＳトランジスタ８ｇ，８ｈのソースと接続されており、そのソースには接地電位が印加される。
【００３９】
ＮＭＯＳトランジスタ８ｊ，８ｋのドレインは、それぞれセンスアンプビット線ＳＡＢＬａ，ＳＡＢＬｂと接続されている。ＮＭＯＳトランジスタ８ｊのソースは、ビット線ＢＬａに接続されているＮＭＯＳトランジスタ７ａのドレインに接続されており、ＮＭＯＳトランジスタ８ｋのソースは、ビット線ＢＬｂに接続されているＮＭＯＳトランジスタ７ａのドレインに接続されている。そして、ＮＭＯＳトランジスタ８ｊ，８ｋのゲートには、読み出し制御部２から出力されるセンスアンプ入力イネーブル信号ＳＡＩが入力される。
【００４０】
次に、このような構成を成す本実施の形態に係る差動センスアンプＳＡ０の動作について説明する。以下では、差動センスアンプＳＡ０に接続されるメモリセル対ＭＣＰのtrue側メモリセルＭＣのしきい値電圧がbar側メモリセルＭＣのしきい値電圧よりも高く設定されて、当該メモリセル対ＭＣＰにデータ“０”が設定されている場合での当該差動センスアンプＳＡ０の動作について説明する。なお、その他の差動センスアンプＳＡ１，ＳＡ２の動作については差動センスアンプＳＡ０と同様であるためそれらの説明は省略する。
【００４１】
図４は、差動センスアンプＳＡ０における各信号波形を示す図である。ワード線ＷＬのいずれか一つが活性化し、更に読み出し用ゲート回路７のＮＭＯＳトランジスタ７ａがオン状態になると、ビット線ＢＬａとＮＭＯＳトランジスタ８ｊのソースが電気的に接続され、ビット線ＢＬｂとＮＭＯＳトランジスタ８ｋのソースが電気的に接続される。そして、図４に示されるように、センスアンプ入力イネーブル信号ＳＡＩがＬｏｗレベルであってＮＭＯＳトランジスタ８ｊ，８ｋがともにオフ状態の場合において、チャージイネーブル信号ＥＱがＬｏｗレベルとなるとＰＭＯＳトランジスタ８ｂ，８ｃがオン状態となり、センスアンプビット線ＳＡＢＬａ，ＳＡＢＬｂに対する充電が開始してそれらの電位が電源電圧Ｖｄｄまで上昇する。
【００４２】
そして、チャージイネーブル信号ＥＱ及びセンスアンプ入力イネーブル信号ＳＡＩがともにＨｉｇｈレベルとなると、ＰＭＯＳトランジスタ８ｂ，８ｃがオフ状態、ＮＭＯＳトランジスタ８ｊ，８ｋがオン状態となる。これにより、ビット線ＢＬａ，ＢＬｂがそれぞれセンスアンプビット線ＳＡＢＬａ，ＳＡＢＬｂと電気的に接続されるようになり、true側メモリセルＭＣとbar側メモリセルＭＣに電流が流れ、センスアンプビット線ＳＡＢＬａ，ＳＡＢＬｂの電位が減少する。
【００４３】
メモリセルＭＣに流れる電流はそのしきい値電圧が高いほど小さくなるため、true側メモリセルＭＣの方がbar側メモリセルＭＣよりもしきい値電圧が高いことから、true側メモリセルＭＣに流れる電流はbar側メモリセルＭＣよりも小さくなる。従って、センスアンプビット線ＳＡＢＬａでの降下電圧がセンスアンプビット線ＳＡＢＬｂよりも小さくなり、センスアンプビット線ＳＡＢＬａの電位がセンスアンプビット線ＳＡＢＬｂよりも大きくなる。その結果、両者に微小な電位差が発生する。
【００４４】
センスアンプビット線ＳＡＢＬａ，ＳＡＢＬｂに電位差が発生した状態で、センスアンプ入力イネーブル信号ＳＡＩ及び反転センスアンプイネーブル信号／ＳＡＥがＬｏｗレベルになり、センスアンプイネーブル信号ＳＡＥがＨｉｇｈレベルになると、当該電位差がＰＭＯＳトランジスタ８ｅ，８ｆ及びＮＭＯＳトランジスタ８ｇ，８ｈから成る差動増幅回路で増幅されて、センスアンプビット線ＳＡＢＬａの電位が電源電圧Ｖｄｄ付近となり、センスアンプビット線ＳＡＢＬｂが接地電位付近となる。その結果、ＡＮＤ回路８ａの２つの入力にはともにＨｉｇｈレベルが入力され、その出力データであるデータＳＡＯ０は“１”となる。
【００４５】
このように、差動センスアンプＳＡ０では、true側メモリセルＭＣの出力とbar側メモリセルＭＣの出力の差、つまりtrue側メモリセルＭＣのドレイン電流と、bar側メモリセルＭＣのドレイン電流との電流差がその大きさに応じた電位差に変換され、当該電位差が増幅される。そして、true側メモリセルＭＣとbar側メモリセルＭＣの出力差の増幅結果として、メモリセル対ＭＣＰに書き込まれたデータ（上記例では“０”）とは反対の論理値のデータ（上記例では“１”）が差動センスアンプＳＡ０からデータＳＡＯ０として出力される。
【００４６】
次に、多数決判定部ＪＤの構成について詳細に説明する。図５は多数決判定部ＪＤの構成を示す回路図である。図５に示されるように、多数決判定部ＪＤは、ＮＯＴ回路９ａ〜９ｃと、ＮＡＮＤ回路９ｄ〜９ｆと、３入力のＯＲ回路９ｇとを備えている。ＮＯＴ回路９ａは差動センスアンプＳＡ０から出力されるデータＳＡＯ０を反転して出力し、ＮＯＴ回路９ｂは差動センスアンプＳＡ１から出力されるデータＳＡＯ１を反転して出力する。そして、ＮＯＴ回路９ｃは差動センスアンプＳＡ２から出力されるデータＳＡＯ２を反転して出力する。
【００４７】
ＮＡＮＤ回路９ｄはＮＯＴ回路９ａ，９ｂの出力の否定論理積を演算して出力し、ＮＡＮＤ回路９ｅは、ＮＯＴ回路９ｂ，９ｃの出力の否定論理積を演算して出力し、ＮＡＮＤ回路９ｆは、ＮＯＴ回路９ａ，９ｃの出力の否定論理積を演算して出力する。そして、ＯＲ回路９ｇは、ＮＡＮＤ回路９ａ〜９ｃの出力の反転信号の論理和を演算してデータＰＤとして出力する。
【００４８】
図６は多数決判定部ＪＤにおける入力と出力との関係を示す真理値表を示している。図６に示されるように、多数決判定部ＪＤは、データＳＡＯ０〜ＳＡＯ２が示す値のうち最も多い値のデータの反転信号を出力する。つまり、多数決判定部ＪＤは、データＳＡＯ０〜ＳＡＯ２の多数決論理を求めて、その反転信号をデータＰＤとして出力している。
【００４９】
本実施の形態に係る多数決判定部ＪＤは、このようにデータＳＡＯ０〜ＳＡＯ２の多数決論理を求めることによって、一つの差動センスアンプ群ＳＡＧに電気的に接続される３つのメモリセル対ＭＣＰに書き込まれたデータを判定している。例えば、データＳＡＯ０〜ＳＡＯ２の多数決論理が“０”を示す場合には、メモリセル対ＭＣＰに書き込まれたデータが“０”であると判定し、その判定結果として“１”を出力する。また、データＳＡＯ０〜ＳＡＯ２の多数決論理が“１”を示す場合には、メモリセル対ＭＣＰに書き込まれたデータが“１”であると判定し、その判定結果として“０”を出力する。
【００５０】
このように、データＳＡＯ０〜ＳＡＯ２の多数決論理を求めて、同じデータが書き込まれる３つのメモリセル対ＭＣＰのデータを判定することによって、当該３つのメモリセル対ＭＣＰのうちの一つに不良が発生し、正常にデータを書き込むことができなかったり、正常にデータを読み出すことができなかったとしても、当該３つのメモリセル対ＭＣＰに書き込まれたデータが“１”であるか“０”であるかを正確に判定することができる。従って、メモリセルアレイ６に書き込まれたデータを正確に読み出すことができ、本半導体記憶装置の信頼性が向上する。
【００５１】
なお、各差動センスアンプＳＡ０〜ＳＡ２は、接続されるメモリセル対ＭＣＰに書き込まれたデータの反転信号を出力することから、多数決判定部ＪＤが出力するデータＰＤは、対応する差動センスアンプＳＡ０〜ＳＡ２に電気的に接続される３つのメモリセル対ＭＣＰに書き込まれたデータの多数決論理を示すことになる。従って、ラッチ回路１０でデータＰＤをそのままラッチして、メモリセルアレイ６からの読み出しデータとして出力することにより、本半導体記憶装置に書き込まれた情報をＣＰＵ等に正確に伝達することができる。
【００５２】
また、本実施の形態では、各差動センスアンプＳＡ０〜ＳＡ２がメモリセル対ＭＣＰのデータを反転して出力し、多数決判定部ＪＤが差動センスアンプＳＡ０〜ＳＡ２の出力の多数決論理の反転信号を出力するように構成しているが、その代わりに、各差動センスアンプＳＡ０〜ＳＡ２がメモリセル対ＭＣＰのデータをそのまま出力し、多数決判定部ＪＤが差動センスアンプＳＡ０〜ＳＡ２の出力の多数決論理をそのまま出力するように構成しても良い。
【００５３】
次に、起動検出部１２の構成について詳細に説明する。図７は起動検出部１２の構成を示すブロック図である。図７に示されるように、本実施の形態に係る起動検出部１２は、本半導体記憶装置の外部から与えられる外部電圧Ｖｅｘから比較基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１２ａと、第１電圧検出部１２ｂと、第２電圧検出部１２ｃと、ＡＮＤ回路１２ｄとを備えている。
【００５４】
第１電圧検出部１２ｂは、電源電圧Ｖｄｄと第１基準電圧Ｖｒｅｆ１とを比較し、その比較結果を信号ＤＥＴ１として出力する。第２電圧検出部１２ｃは、内部昇圧電圧ＢＯＯＳＴと第２基準電圧Ｖｒｅｆ２とを比較して、その比較結果を信号ＤＥＴ２として出力する。そして、ＡＮＤ回路１２ｄは、信号ＤＥＴ１，ＤＥＴ２の論理積を演算してスタート信号ＳＴＡＲＴとして読み出し制御部２へ出力する。
【００５５】
また、第１電圧検出部１２ｂは、読み出し制御部２から出力されるエンド信号ＥＮＤが“１”となると電源電圧Ｖｄｄの監視を終了し、電源電圧Ｖｄｄと第１基準電圧Ｖｅｒｆ１との比較を終了する。同様に、第２電圧検出部１２ｃは、エンド信号ＥＮＤが“１”となると内部昇圧電圧ＢＯＯＳＴの監視を終了し、内部昇圧電圧ＢＯＯＳＴと第２基準電圧Ｖｅｒｆ２との比較を終了する。
【００５６】
図８は、第１電圧検出部１２ｂの構成を示す回路図である。図８に示されるように、第１電圧検出部１２ｂは、抵抗Ｒ１，Ｒ２と、カレントミラー差動アンプを構成しているＰＭＯＳトランジスタ１２０〜１２２及びＮＭＯＳトランジスタ１２３〜１２５とを備えている。ＰＭＯＳトランジスタ１２０のソースには内部昇圧電圧ＢＯＯＳＴが印加され、そのドレインはＰＭＯＳトランジスタ１２１，１２２のソースと接続されている。また、ＰＭＯＳトランジスタ１２０のゲートにはエンド信号ＥＮＤが与えられる。
【００５７】
ＰＭＯＳトランジスタ１２１，１２２のゲートは相互に接続されており、更にＰＭＯＳトランジスタ１２１のドレインと接続されている。ＮＭＯＳトランジスタ１２３のドレインはＰＭＯＳトランジスタ１２１のドレインと接続されており、ＮＭＯＳトランジスタ１２４のドレインはＰＭＯＳトランジスタ１２２のドレインと接続されている。そして、ＮＭＯＳトランジスタ１２５のドレインはＮＭＯＳトランジスタ１２３，１２４のソースと接続されており、そのソースには接地電位が与えられる。
【００５８】
抵抗Ｒ１の一端には電源電圧Ｖｄｄが与えられ、その他端は抵抗Ｒ２の一端と接続されている。抵抗Ｒ２の他端には接地電位が与えられ、抵抗Ｒ１と抵抗Ｒ２との接続点ＯはＮＭＯＳトランジスタ１２３のゲートに接続されている。また、ＮＭＯＳトランジスタ１２４，１２５のゲートには比較基準電圧Ｖｒｅｆが与えられる。そして、ＰＭＯＳトランジスタ１２２のドレインとＮＭＯＳトランジスタ１２４のドレインとの接続点Ｐの電位が信号ＤＥＴ１として出力される。
【００５９】
なお、外部電圧Ｖｅｘは、電源電圧Ｖｄｄや内部昇圧電圧ＢＯＯＳＴが供給され始める際には、必ず基準電圧発生回路１２ａに供給されているものとする。従って、比較基準電圧Ｖｒｅｆは、電源電圧Ｖｄｄや内部昇圧電圧ＢＯＯＳＴが供給され始める際には一定値となっている。
【００６０】
以上の構成を成す第１電圧検出部１２ｂでは、抵抗Ｒ１と抵抗Ｒ２との接続点Ｏの電位と比較基準電圧Ｖｒｅｆとが比較され、当該接続点Ｏの電位が比較基準電圧Ｖｒｅｆよりも大きい場合には、ＰＭＯＳトランジスタ１２２のドレインとＮＭＯＳトランジスタ１２４のドレインとの接続点Ｐの電位が内部昇圧電圧ＢＯＯＳＴ付近となり、信号ＤＥＴ１がＨｉｇｈレベルとなる。そして、接続点Ｏの電位が比較基準電圧Ｖｒｅｆよりも小さい場合には、接続点Ｐの電位が接地電位付近となり、信号ＤＥＴ１がＬｏｗレベルとなる。
【００６１】
本実施の形態では、電源電圧Ｖｄｄは例えば１．８Ｖに設定されており、比較基準電圧Ｖｒｅｆは例えば１．２Ｖに設定されている。また、本実施の形態では、例えば抵抗Ｒ１，Ｒ２はそれぞれ１５ｋΩ及び８５ｋΩに設定されている。従って、電源電圧Ｖｄｄが完全に立ち上がり安定している状態では、接続点Ｏの電位は１．５３Ｖ（＝１．８×８５ｋ／（１５ｋ＋１００ｋ））となる。
【００６２】
このように、第１電圧検出部１２ｂでは、電源電圧Ｖｄｄに８５／１００を掛けた値と、１．２Ｖとを比較している。このことから、第１電圧検出部１２ｂでは、電源電圧Ｖｄｄと、１．２Ｖに１００／８５を掛けた値、つまり約１．４Ｖとを比較していると言える。この１．４Ｖが上述の第１基準電圧Ｖｒｅｆ１に相当する。
【００６３】
以上のように、本実施の形態に係る第１電圧検出部１２ｂは、電源電圧Ｖｄｄと第１基準電圧Ｖｒｅｆ１とを直接比較するのではなく、電源電圧Ｖｄｄに一定の低減率を掛けて得られる電圧（接続点Ｏの電位）と、それと同じ低減率を第１基準電圧Ｖｒｅｆ１に掛けて得られる電圧（比較基準電圧Ｖｒｅｆ）とを比較することによって、間接的に電源電圧Ｖｄｄと第１基準電圧Ｖｒｅｆ１とを比較している。従って、電源電圧Ｖｄｄが第１基準電圧Ｖｒｅｆ１よりも上昇すると信号ＤＥＴ１はＨｉｇｈレベルとなり、逆に低下すると信号ＤＥＴ１はＬｏｗレベルとなる。そして、エンド信号ＥＮＤがＨｉｇｈレベルとなると、第１電圧検出部１２ｂの電源電圧である内部昇圧電圧ＢＯＯＳＴがカレントミラー差動アンプに供給されなくなることから、第１電圧検出部１２ｂでは電源電圧Ｖｄｄの監視が終了する。
【００６４】
図９は第２電圧検出部１２ｃの構成を示す回路図である。第２電圧検出部１２ｃは、第１電圧検出部１２ｂにおいて、基本的には、抵抗Ｒ１，Ｒ２の替わりに抵抗Ｒ３，Ｒ４を設けて、当該抵抗Ｒ３の一端に内部昇圧電圧ＢＯＯＳＴを与えるものである。
【００６５】
抵抗Ｒ３の一端には内部昇圧電圧ＢＯＯＳＴが与えれ、その他端と抵抗Ｒ４の一端とが接続されている。そして、抵抗Ｒ４の他端には接地電位が印加され、抵抗Ｒ３，Ｒ４の接続点ＱはＮＭＯＳトランジスタ１２３のゲートに接続されている。そして、ＰＭＯＳトランジスタ１２２のドレインとＮＭＯＳトランジスタ１２４のドレインとの接続点Ｐの電位が信号ＤＥＴ２として出力される。その他の構成については第１電圧検出部１２ｂと同じであるため、その説明は省略する。
【００６６】
以上の構成を成す第２電圧検出部１２ｃでは、接続点Ｑの電位と比較基準電圧Ｖｒｅｆとが比較され、第１電圧検出部１２ｂと同様に、当該接続点Ｑの電位が比較基準電圧Ｖｒｅｆよりも大きい場合には信号ＤＥＴ２がＨｉｇｈレベルとなる。そして、接続点Ｑの電圧が比較基準電圧Ｖｒｅｆよりも小さい場合には信号ＤＥＴ２がＬｏｗレベルとなる。
【００６７】
ここで、本実施の形態では、内部昇圧電圧ＢＯＯＳＴは例えば６Ｖに設定されており、抵抗Ｒ３，Ｒ４は例えばそれぞれ７０ｋΩ及び３０ｋΩに設定されている。従って、電源電圧Ｖｄｄが完全に立ち上がり内部昇圧電圧ＢＯＯＳＴが安定している状態では、接続点Ｑの電位は１．８Ｖ（＝６．０×３０ｋ／（３０ｋ＋７０ｋ））となる。
【００６８】
このように、第２電圧検出部１２ｃでは、内部昇圧電圧ＢＯＯＳＴに３０／１００を掛けた値と、１．２Ｖとを比較している。このことから、第２電圧検出部１２ｃでは、内部昇圧電圧ＢＯＯＳＴと、１．２Ｖに１００／３０を掛けた値、つまり４Ｖとを比較していると言える。この４Ｖが上述の第２基準電圧Ｖｒｅｆ２に相当する。
【００６９】
以上のように、本実施の形態に係る第２電圧検出部１２ｃは、第１電圧検出部１２ｂと同様に、内部昇圧電圧ＢＯＯＳＴと第２基準電圧Ｖｒｅｆ２とを直接比較するのではなく、内部昇圧電圧ＢＯＯＳＴに一定の低減率を掛けて得られる電圧（接続点Ｑの電位）と、それと同じ低減率を第２基準電圧Ｖｒｅｆ２に掛けて得られる電圧（比較基準電圧Ｖｒｅｆ）とを比較することによって、間接的に内部昇圧電圧ＢＯＯＳＴと第２基準電圧Ｖｒｅｆ２とを比較している。従って、内部昇圧電圧ＢＯＯＳＴが第２基準電圧Ｖｒｅｆ２よりも上昇すると信号ＤＥＴ２はＨｉｇｈレベルとなり、逆に低下すると信号ＤＥＴ２はＬｏｗレベルとなる。そして、第１電圧検出部１２ｂと同様に、エンド信号ＥＮＤがＨｉｇｈレベルとなると、第２電圧検出部１２ｃの電源電圧である内部昇圧電圧ＢＯＯＳＴがカレントミラー差動アンプに供給されなくなることから、第２電圧検出部１２ｃでは内部昇圧電圧ＢＯＯＳＴの監視が終了する。
【００７０】
図１０は、電源投入時の電源電圧Ｖｄｄと内部昇圧電圧ＢＯＯＳＴとの電圧波形を示す図である。図１０の波形１３０，１３１は内部昇圧電圧ＢＯＯＳＴ及び電源電圧Ｖｄｄの電圧波形をそれぞれ示している。また、図１０では、安定している状態の電源電圧Ｖｄｄ及び内部昇圧電圧ＢＯＯＳＴの電圧値をそれぞれ「Ｖ１」及び「Ｖ２」で示しており、電源電圧Ｖｄｄが第１基準電圧よりも上昇したことが検出されるタイミングを「タイミングｔ１」で、内部昇圧電圧ＢＯＯＳＴが第２基準電圧よりも上昇したことが検出されるタイミングを「タイミングｔ２」で示している。
【００７１】
図１０に示される電圧波形からも理解できるように、本実施の形態では、電源電圧Ｖｄｄ及び内部昇圧電圧ＢＯＯＳＴは、それぞれ個別に設定された基準電圧と比較されている。
【００７２】
以上のことから、ＡＮＤ回路１２ｄの出力信号であるスタート信号ＳＴＡＲＴは、電源電圧Ｖｄｄ及び内部昇圧電圧ＢＯＯＳＴがともに比較対象の基準電圧よりも上昇するとＨｉｇｈレベルとなり、少なくともどちらか一方が基準電圧よりも低下するとＬｏｗレベルとなる。読み出し制御部２は、スタート信号ＳＴＡＲＴがＬｏｗレベルからＨｉｇｈレベルに遷移すると、メモリセルアレイ６に対してのデータの読み出しを開始し、読み出し中にスタート信号ＳＴＡＲＴがＨｉｇｈレベルからＬｏｗレベルに遷移すると、再度メモリアレイ６に対するデータの読み出しを行う。次に、このメモリセルアレイ６に対するデータの読み出し動作について詳細に説明する。
【００７３】
電源が投入されて、スタート信号ＳＴＡＲＴがＬｏｗレベルからＨｉｇｈレベルに遷移すると、つまり、起動検出部１２において電源電圧Ｖｄｄ及び内部昇圧電圧ＢＯＯＳＴがともにそれぞれ個別に設定された基準電圧よりも上昇したことが検出されると、読み出し制御部２は内部のアドレスカウンタ２ａの動作を開始し、ｍ本のワード線ＷＬのいずれか１本に対応付けられたアドレス信号ＡＤＲを出力するとともに、リード制御信号ＲＤＣを“１”に設定する。
【００７４】
アドレスデコーダ３は受け取ったアドレス信号ＡＤＲをデコードして読み出し用ワード線活性化信号ＲＡＷＬを出力する。このとき、書き込み制御部１はライト制御信号ＷＲＣを“０”に設定しているため、ゲート信号切換回路１３からは読み出し用ワード線活性化信号ＲＡＷＬが出力され、当該読み出し用ワード線活性化信号ＲＡＷＬがワード線ＷＬに与えられる。これにより、ｍ本のワード線ＷＬのうちアドレス信号ＡＤＲの値に対応したいずれか１本が活性化されて、当該活性化されたワード線ＷＬに接続されているメモリセル対ＭＣＰのデータが読み出し対象となる。
【００７５】
活性化されるワード線ＷＬに与えられる電圧の値、言い換えれば読み出し対象となるメモリセル対ＭＣＰのtrue側メモリセルＭＣ及びbar側メモリセルＭＣのコントロールゲートに与えられる読み出し用ゲート電圧Ｖｇ１は例えば５Ｖであって、当該５Ｖは内部昇圧電圧ＢＯＯＳＴから生成される。つまり、内部昇圧電圧ＢＯＯＳＴは読み出し用ゲート電圧Ｖｇ１の元になる電圧である。
【００７６】
本実施の形態に係る半導体記憶装置は、内部昇圧電圧ＢＯＯＳＴから５Ｖを生成して出力する図示しない電圧生成回路を備えており、当該電圧生成回路の出力電圧がアドレスデコーダ３の電源電圧として与えられている。従って、アドレスデコーダ３が出力する読み出し用ワード線活性化信号ＲＡＷＬのうちワード線ＷＬを活性化させる信号の電圧値は５Ｖとなり、読み出し対象のメモリセル対ＭＣＰのtrue側メモリセルＭＣ及びbar側メモリセルＭＣのコントロールゲートに５Ｖが印加される。
【００７７】
以上のようにワード線ＷＬのいずれか１本が活性化されると、読み出し制御部２による増幅回路８の動作制御によって、そのワード線ＷＬに接続されている各メモリセル対ＭＣＰのtrue側メモリセルＭＣとbar側メモリセルＭＣの出力差が、差動センスアンプＳＡ０〜ＳＡ２のいずれかで増幅されて多数決判定部ＪＤに入力される。各多数決判定部ＪＤは、差動センスアンプＳＡ０〜ＳＡ２からの出力の多数決論理を求めて、対応するメモリセル対ＭＣＰのデータを判定し出力する。そして、ラッチ回路１０は各多数決判定部ＪＤから出力されたデータＰＤをラッチして、読み出しデータＲＤ０〜ＲＤｘ−１としてＣＰＵ等に出力する。
【００７８】
次に、読み出し制御部２は、アドレスカウンタ２ａのカウント値を一つ増加させて、前回とは異なる値のアドレス信号ＡＤＲを出力する。このアドレス信号ＡＤＲは、アドレスデコーダ３でデコードされてワード線ＷＬに与えられる。これにより、前回とは異なるワード線ＷＬが活性化されて、そのワード線ＷＬに接続されているメモリセル対ＭＣＰからデータが読み出される。そして、ラッチ回路１０から最終的な読み出しデータＲＤ０〜ＲＤｘ−１が出力される。
【００７９】
読み出し制御部２は、以上の動作を繰り返すことによって、メモリセルアレイ６のすべてのメモリセル対ＭＣＰに対してデータの読み出しを行い、アドレスカウンタ２ａのカウント値が最後に活性化されるワード線ＷＬに対応付けられたアドレス値となると、データ“１”のエンド信号ＥＮＤを起動検出部１２に出力して、メモリセルアレイ６に対する読み出しを終了する。起動検出部１２はデータ“１”のエンド信号ＥＮＤを受け取ると、電源電圧Ｖｄｄ及び内部昇圧電圧ＢＯＯＳＴの監視を終了する。
【００８０】
また、読み出し制御部２は、メモリセルアレイ６に対するデータの読み出し中に、スタート信号ＳＴＡＲＴ信号がＨｉｇｈレベルからＬｏｗレベルに遷移すると、つまり、起動検出部１２において電源電圧Ｖｄｄ及び内部昇圧電圧ＢＯＯＳＴの少なくとも一方が個別に設定された基準電圧よりも低下したことが検出されると、アドレスカウンタ２ａのカウント値をリセットしてその動作を停止させる。その後、スタート信号ＳＴＡＲＴ信号がＨｉｇｈレベルに遷移して、電源電圧Ｖｄｄ及び内部昇圧電圧ＢＯＯＳＴがともに個別に設定された基準電圧よりも上昇したことが検出されると、読み出し制御部２はアドレスカウンタ２ａの動作を再開する。これにより、メモリセルアレイ６に対して再度データの読み出しが行われる。
【００８１】
このように、読み出し制御部２は、電源電圧Ｖｄｄあるいは内部昇圧電圧ＢＯＯＳＴが基準電圧よりも低下すると、再度メモリセルアレイ６に対して読み出しを行う。従って、メモリセルアレイ６に対する読み出し中に電源電圧Ｖｄｄあるいは内部昇圧電圧ＢＯＯＳＴが一時的に低下し、データの読み出しに失敗した場合であっても、メモリセルアレイ６から確実にデータの読み出しを行うことができる。
【００８２】
次に、本実施の形態に係る半導体記憶装置でのメモリセルアレイ６に対する書き込み動作について詳細に説明する。書き込み制御部１は、外部のＣＰＵ等から書き込みコマンドＷＲＣＯＭを受け取ると、ライト制御信号ＷＲＣを“１”に設定して、書き込み用ゲート回路５のＮＭＯＳトランジスタ５ａをオン状態にする。このとき、リード制御信号ＲＤＣは“０”であるため、読み出し用ゲート回路７のＮＭＯＳトランジスタ７ａはオフ状態である。
【００８３】
そして書き込み制御部１は、ｎビットのビット線選択信号Ｄ０〜Ｄｎ−１を出力して、しきい値電圧を上昇させる対象のメモリセルＭＣが接続されているビット線ＢＬに書き込み用ドレイン電圧ＶＰＤを印加し、当該ビット線ＢＬを活性化させる。なお、この書き込み用ドレイン電圧ＶＰＤは、本半導体記憶装置に設けられた図示しない電圧発生回路によって内部昇圧電圧ＢＯＯＳＴから生成され、例えばその電圧値は４．５Ｖである。
【００８４】
次に、書き込み制御部１は書き込み用ワード線活性化信号ＷＡＷＬを出力する。ゲート信号切換回路１３はライト制御信号ＷＲＣが“１”であるため、書き込み用ワード線活性化信号ＷＡＷＬをワード線ＷＬに出力する。これにより、しきい値電圧を上昇させる対象のメモリセルＭＣが接続されているワード線ＷＬが活性化され、当該メモリセルＭＣのコントロールゲートに書き込み用ゲート電圧Ｖｇ２が印加される。その結果、活性化されたビット線ＢＬ及びワード線ＷＬに接続されたメモリセルＭＣのフローティングゲートにホットエレクトロンが注入され、当該メモリセルＭＣのしきい値電圧が上昇する。
【００８５】
書き込み制御部１は、以上の動作を繰り返して実行して、しきい値電圧の変更が必要なメモリセルＭＣに対してホットエレクトロンの注入を行い、メモリセルアレイ６におけるすべてのメモリセル対ＭＣＰに対してデータを書き込む。
【００８６】
本実施の形態に係る書き込み制御部１は、各メモリセルＭＣのしきい値電圧を、例えば１．５Ｖ、３Ｖ、４．５Ｖ、６Ｖの４種類に設定することができる。ここで、しきい値電圧１．５Ｖは、メモリセルＭＣのフローティングゲートに電子を注入しない場合のしきい値電圧である。書き込み制御部１は、しきい値電圧を上昇させるメモリセルＭＣに接続されたワード線ＷＬには、パルス状の書き込み用ワード線活性化信号ＷＡＷＬを複数回与える。これにより、しきい値電圧の上昇対象であるメモリセルＭＣのコントロールゲートにはパルス状のゲート電圧が複数回印加される。そして、書き込み制御部１は、当該パルス状のゲート電圧をメモリセルＭＣに印加する回数によって、そのしきい値電圧を決定している。つまり、メモリセルＭＣのしきい値電圧が高い値に設定されるほど、当該メモリセルＭＣのコントロールゲートには多くの回数のパルス状のゲート電圧が印加される。
【００８７】
このように、書き込み制御部１が各メモリセルＭＣのしきい値電圧を４種類に設定することができることにより、例えばウェハテスト中において、メモリセル対ＭＣＰに書き込まれたデータを簡単に書き換えることができる。以下にこのことについて詳細に説明する。なお、以下の説明では、メモリセルＭＣのしきい値を１．５Ｖ、３Ｖ、４．５Ｖ、６Ｖに設定することを、それぞれメモリセルＭＣに値“１１”、“１０”、“０１”、“００”を設定すると呼ぶ。
【００８８】
図１１は、ウェハテスト中においてメモリセル対ＭＣＰに書き込まれたデータを書き換える際の本半導体記憶装置の動作を示すフローチャートである。また図１２〜１５は、図１１のステップｓ１〜ｓ４においてメモリセルＭＣに設定されている値（しきい値電圧）をそれぞれ示す図であって、図１２（ａ）〜１５（ａ）はtrue側メモリセルＭＣを、図１２（ｂ）〜１５（ｂ）はbar側メモリセルＭＣを示している。
【００８９】
図１１に示されるように、ステップｓ１において、紫外線照射によりメモリセルアレイ６に書き込まれたデータが消去されると、図１２に示されるように、true側メモリセルＭＣ及びbar側メモリセルＭＣの値はすべて“１１”に設定される。そして、ステップｓ２において、bar側メモリセルＭＣのフローティングゲートだけに電子を注入して、bar側メモリセルＭＣに“０１”を設定する（図１３参照）。これにより、true側メモリセルＭＣ及びbar側メモリセルＭＣのしきい値電圧がそれぞれ１．５Ｖ及び４．５Ｖとなり、true側メモリセルＭＣのしきい値電圧がbar側メモリセルＭＣよりも小さくなる。その結果、メモリセル対ＭＣＰにデータ“１”が書き込まれる。
【００９０】
なお、ステップｓ２においては、bar側メモリセルＭＣのしきい値電圧は、書き込み制御部１が設定可能なしきい値電圧の種類のうち最も大きいものを外して設定する。
【００９１】
次に、ステップｓ３において、true側メモリセルＭＣのフローティングゲートだけに電子を注入して、true側メモリセルＭＣに“００”を設定する（図１４参照）。これにより、true側メモリセルＭＣ及びbar側メモリセルＭＣのしきい値電圧がそれぞれ６Ｖ及び４．５Ｖとなり、true側メモリセルＭＣのしきい値電圧がbar側メモリセルＭＣよりも大きくなる。その結果、メモリセル対ＭＣＰのデータが“１”から“０”が書き換えられる。そして、ウェハテストが終了すると、ステップｓ４において、true側メモリセルＭＣ及びbar側メモリセルＭＣの値（しきい値電圧）を再設定する（図１５参照）。これにより、差動センスアンプＳＡ０〜ＳＡ２における２つの入力信号の差が十分に確保されるようになり、市場に出荷した後に本半導体記憶装置が誤動作することを防止することができる。
【００９２】
図１６は、書き込み制御部１が、仮に各メモリセルＭＣに対して２種類のしきい値電圧しか設定することができない場合の本半導体記憶装置のデータの書き換え動作を示すフローチャートである。なお図１６に示される動作例では、しきい値電圧を１．５Ｖ及び６Ｖに設定することができる場合を示しており、しきい値電圧を１．５Ｖに設定することを値“１”を設定すると呼び、しきい値電圧を６Ｖに設定することを値“０”を設定すると呼ぶ。
【００９３】
図１６に示されるように、ステップｓ１１において、紫外線照射によりメモリセルアレイ６に書き込まれたデータが消去されると、true側メモリセルＭＣ及びbar側メモリセルＭＣの値はともに“１”に設定される。そして、ステップｓ１２において、bar側メモリセルＭＣのフローティングゲートだけに電子を注入してbar側メモリセルＭＣに“０”を設定する。これにより、true側メモリセルＭＣ及びbar側メモリセルＭＣのしきい値電圧がそれぞれ１．５Ｖ及び６．０Ｖとなり、true側メモリセルＭＣのしきい値電圧がbar側メモリセルＭＣよりも小さくなる。その結果、メモリセル対ＭＣＰにデータ“１”が書き込まれる。
【００９４】
本例では、メモリセル対ＭＣＰのデータを“１”から“０”に書き換える場合、つまり、true側メモリセルＭＣのしきい値電圧をbar側メモリセルＭＣよりも大きくする場合、ステップｓ１３において、一度、紫外線照射を行って、メモリセルアレイ６のデータをすべて消去する必要がある。これは、メモリセルＭＣのしきい値電圧が２種類しか設定することができないために、しきい値電圧を増加させたbar側メモリセルＭＣのしきい値電圧を初期状態に戻す必要があるからである。
【００９５】
ステップｓ１３においてメモリセルアレイ６のデータ消去されると、true側メモリセルＭＣ及びbar側メモリセルＭＣの値はすべて“１”に設定されるため、ステップｓ１４において、true側メモリセルＭＣのフローティングゲートだけに電子を注入して、true側メモリセルＭＣに“０”を設定する。これにより、true側メモリセルＭＣ及びbar側メモリセルＭＣのしきい値電圧がそれぞれ６．０Ｖ及び１．５Ｖとなり、true側メモリセルＭＣのしきい値電圧がbar側メモリセルＭＣよりも大きくなる。その結果、メモリセル対ＭＣＰのデータが“１”から“０”に書き換えられる。
【００９６】
このように、メモリセルＭＣのしきい値電圧を２種類しか設定できない場合には、メモリセル対ＭＣＰに書き込んだデータを書き換える際、一度データの消去動作が必要となる。しかしながら、本実施の形態のように、メモリセルＭＣのしきい値電圧を４種類に設定できると、データの消去動作を行うことなく、メモリセル対ＭＣＰのデータを書き換えることができる。従って、データの書き換えを簡単に行うことができる。
【００９７】
なお、本実施の形態では、４種類のしきい値電圧をメモリセルＭＣに設定することができるが、３種類のしきい値電圧しか設定できない場合であっても同様の効果を得ることができる。つまり、３種類以上のしきい値電圧を設定できれば、データを簡単に書き換えることができる。
【００９８】
例えば、１．５Ｖ、３Ｖ、４．５Ｖの３種類のしきい値電圧が設定可能な場合、true側メモリセルＭＣのしきい値電圧をbar側メモリセルＭＣよりも低く設定し、かつbar側メモリセルＭＣのしきい値電圧を３種類のしきい値電圧のうち最も大きい電圧以外に設定する。つまり、本例ではtrue側メモリセルＭＣ及びbar側メモリセルＭＣのしきい値電圧をそれぞれ１．５Ｖ及び３Ｖに設定して、メモリセル対ＭＣＰにデータ“１”を書き込む。そして、このデータをデータ“０”に書き換える際には、true側メモリセルＭＣだけのしきい値電圧を変更して、true側メモリセルＭＣ及びbar側メモリセルＭＣのしきい値電圧をそれぞれ４．５Ｖ及び３Ｖに設定する。これにより、消去動作無しにメモリセル対ＭＣＰのデータを書き換えることができる。
【００９９】
以上のように本実施の形態に係る半導体記憶装置では、書き込み制御部１が、メモリセルアレイ６の各メモリセルＭＣの記憶情報を個別に設定することができる。そのため、メモリセルアレイ６にデータを書き込む際に、メモリセル対ＭＣＰのメモリセルＭＣ間での記憶情報の差を大きくすることができる。したがって、本実施の形態に係る差動センスアンプＳＡ０〜ＳＡ２のような当該記憶情報の差を検出する回路の誤動作を防止することができる。その結果、本半導体記憶装置の信頼性が向上する。
【０１００】
また、本実施の形態では、第１電圧検出部１２ｂの電源電圧として、電源電圧Ｖｄｄを昇圧して得られる内部昇圧電圧ＢＯＯＳＴが使用されている。従って、電源電圧Ｖｄｄがある程度低下した場合であっても、第１電圧検出部１２ｂが動作可能な電源電圧を確保することができ、当該第１電圧検出部１２ｂの誤動作を抑制することができる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】本発明の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図３】本発明の実施の形態に係る差動センスアンプの構成を示す回路図である。
【図４】本発明の実施の形態に係る差動センスアンプの各信号波形を示す図である。
【図５】本発明の実施の形態に係る多数決判定部の構成を示す回路図である。
【図６】本発明の実施の形態に係る多数決判定部の入出力の真理値表を示す図である。
【図７】本発明の実施の形態に係る起動検出部の構成を示すブロック図である。
【図８】本発明の実施の形態に係る第１電圧検出部の構成を示す回路図である。
【図９】本発明の実施の形態に係る第２電圧検出部の構成を示す回路図である。
【図１０】電源投入時の電源電圧Ｖｄｄと内部昇圧電圧ＢＯＯＳＴとの電圧波形を示す図である。
【図１１】本発明の実施の形態に係る不揮発性半導体記憶装置の動作を示すフローチャートである。
【図１２】本発明の実施の形態に係るメモリセルに設定される値（しきい値電圧）を示す図である。
【図１３】本発明の実施の形態に係るメモリセルに設定される値（しきい値電圧）を示す図である。
【図１４】本発明の実施の形態に係るメモリセルに設定される値（しきい値電圧）を示す図である。
【図１５】本発明の実施の形態に係るメモリセルに設定される値（しきい値電圧）を示す図である。
【図１６】各メモリセルのしきい値電圧が２種類だけしか設定できない場合の本発明の実施の形態に係る不揮発性半導体記憶装置の動作を示すフローチャートである。
【符号の説明】
【０１０２】
１  書き込み制御部、２  読み出し制御部、６  メモリセルアレイ、１２  起動検出部、１２ｂ  第１電圧検出部、ＢＯＯＳＴ  内部昇圧電圧、ＪＤ  多数決判定部、ＭＣ  メモリセル、ＭＣＰ  メモリセル対、ＳＡ０〜ＳＡ２  差動センスアンプ、Ｖｄｄ  電源電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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