(57)【要約】【課題】大型化やコストの増加を防止することが可能なインターフェイス回路を提供することを目的とする。【解決手段】マルチプレクサ３１と、マルチプレクサ３１とＣＰＵ１１との間に設けられ、マルチプレクサ３１で選択された信号から所望な信号成分を取り出し、ＣＰＵ１１に出力するＰＯＴ入力インターフェイス回路１２−１及び１２−２と、マルチプレクサ３１にＰＯＴ入力信号１〜８を選択させるための制御信号を出力し、ＰＯＴ入力インターフェイス回路１２から出力される信号を所定時間読み込み信号処理を行うＣＰＵ１１とを備えて構成される。【選択図】  図１
2005010890.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力信号の中から制御信号に対応する入力信号を選択するマルチプレクサと、
前記マルチプレクサで選択された入力信号から所望な信号成分を取り出すインターフェイス部と、
前記マルチプレクサに前記制御信号を出力し、前記インターフェイス部により取り出された前記信号成分を所定時間読み込む信号処理部と、
を備え、
前記信号処理部は、前記信号成分が安定するまでにかかる時間に基づいて、前記所定時間を調整することを特徴とするインターフェイス回路。
【請求項２】
入力信号から所望な信号成分を取り出すインターフェイス部と、
前記インターフェイス部から取り出された前記信号成分を所定時間読み込む信号処理部と、
を備え、
前記信号処理部は、前記信号成分が安定するまでにかかる時間に基づいて、前記所定時間を調整することを特徴とするインターフェイス回路。
【請求項３】
マルチプレクサで選択される信号から所望な信号成分を取り出すためのインターフェイス部を共通化し、前記マルチプレクサで選択される信号が前記インターフェイス部で安定するまでにかかる時間に基づいて、前記インターフェイス部から信号処理部への前記信号成分の読み込み時間を調整することを特徴とするインターフェイス共通化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マルチプレクサで選択された信号から取り出される所望な信号成分の読み込み時間を調整するインターフェイス回路及びインターフェイス共通化方法に関する。
【０００２】
【従来の技術】
図３（ａ）は、従来のインターフェイス回路３０を示す図である。
図３（ａ）に示すように、インターフェイス回路３０は、８つの出力回路（不図示）から出力されるＰＯＴ入力信号１〜８からそれぞれ所望な信号成分を取り出し、マルチプレクサ３１の８つの入力端子（０Ｘ、０Ｙ、１Ｘ、１Ｙ、２Ｘ、２Ｙ、３Ｘ、３Ｙ）に出力するＰＯＴ入力インターフェイス回路３２（３２−１〜３２−８）と、ポートＡ、Ｂに入力される制御信号に基づいて、８つのＰＯＴ入力インターフェイス回路３２からそれぞれ出力される信号成分を選択するマルチプレクサ３１と、ポートＰ１、Ｐ２からポートＡ、Ｂに制御信号を出力し、マルチプレクサ３１から出力される信号成分を入力端子（ＡＤ１、ＡＤ２）において一定時間間隔で読み込み信号処理を行うＣＰＵ３３とを備えて構成される。なお、上記出力回路は、例えば、検出された圧力を電圧値として出力するセンサや検出されたアクセルの踏み込み量を電圧値として出力するセンサなどが考えられる。また、ＰＯＴ入力信号のＰＯＴとは、ＰＯＴＩＳＩＯＮの略であり、例えば、アクセルの踏み込み量に対応したアクセルの踏み込み位置を示す。
【０００３】
また、各出力回路の出力端子とプルＵＰ抵抗３４の一方の端子とが接続され、プルＵＰ抵抗３４の他方の端子がＶｃｃ１に接続されている。プルＵＰ抵抗３４は、各出力回路の出力端子から信号が出力されていないとき、その出力端子のレベルをハイレベルに上げておく。
【０００４】
また、各出力回路の出力端子とＰＯＴ入力インターフェイス回路３２とを接続する信号線にアノードが接続され、Ｖｃｃ２にカソードが接続されるダイオード３５が設けられている。ダイオード３５は、ＣＰＵ３３に過電圧が印加されることを防止する。
【０００５】
次に、ＣＰＵ３３の動作について説明する。
まず、ＣＰＵ３３は、ポートＰ１、Ｐ２からマルチプレクサ３１のポートＡ、Ｂに、制御信号として、０（Ｌ（Ｌｏｗ）、Ｌ）、１（Ｌ、Ｈ（Ｈｉｇｈ））、２（Ｈ、Ｌ）、３（Ｈ、Ｈ）の４種類の信号パターンを一定時間ずつ切り替えて出力する。すると、マルチプレクサ３１は、ポートＡ、Ｂに与えられる制御信号に基づいて、８つの入力端子（０Ｘ、０Ｙ、１Ｘ、１Ｙ、２Ｘ、２Ｙ、３Ｘ、３Ｙ）の内の所定の２つの入力端子と、ＣＰＵ３３の２つの入力端子（ＡＤ１、ＡＤ２）にそれぞれ接続される出力端子（Ｘ−ＣＯＭ、Ｙ−ＣＯＭ）とを接続する。そして、ＣＰＵ３３は、制御信号の出力タイミングに応じて、入力端子（ＡＤ１、ＡＤ２）に入力される信号成分をそれぞれ個別に認識し所定の信号処理を行う。
【０００６】
すなわち、例えば、ＣＰＵ３３は、マルチプレクサ３１の入力端子（０Ｘ、０Ｙ）に与えられる信号を取得したいときは、マルチプレクサ３１のポートＡ、Ｂに０（Ｌ、Ｌ）を与える。そして、マルチプレクサ３１は、入力端子（０Ｘ、０Ｙ）に与えられる信号を選択して出力端子（Ｘ−ＣＯＭ、Ｙ−ＣＯＭ）を介して出力する。そして、ＣＰＵ３３は、０（Ｌ、Ｌ）の出力タイミングに応じて、入力端子（ＡＤ１、ＡＤ２）に入力される信号成分をそれぞれ個別に認識し、入力される信号成分をＡＤ変換し、そのＡＤ変換されたデータに対応する数値をディスプレイに表示させるなどの処理を行う。
【０００７】
このように、所定の信号処理を行うために複数の信号から所定の出力信号を選択する場合、マルチプレクサ３１などが利用される（例えば、特許文献１参照）。
ところで、上記各ＰＯＴ入力インターフェイス回路３２は、例えば、図３（ｂ）に示すように、一方の端子が出力回路とマルチプレクサ３１とを接続する信号線に接続され、他方の端子がグランドに接続される抵抗３６などで構成される。また、ＰＯＴ入力インターフェイス回路３２は、例えば、フィルタとして機能したり、信号をなまらせたり（信号を遅延させたり）、信号を保持させたりするために設けられるものである。
【０００８】
また、例えば、ＰＯＴ入力信号１〜８が各種の出力回路（例えば、各種のセンサ）から入力されて、それぞれ信号成分が異なる場合、各ＰＯＴ入力インターフェイス回路３２は、ＰＯＴ入力信号１〜８にあわせてそれぞれ個別に設計される。そして、これにより、ＰＯＴ入力インターフェイス回路３２毎に調整された信号がＣＰＵ３３に与えられる。
【０００９】
【特許文献１】
特開平４−３４２０１０号  （第２頁、第２図）
【００１０】
【発明が解決しようとする課題】
しかしながら、図３（ａ）に示すインターフェイス回路３０では、ＰＯＴ入力信号１〜８がそれぞれ異なる場合、８つのＰＯＴ入力インターフェイス回路３２がそれぞれマルチプレクサ３１と８つの出力回路との間に必要となる。そのため、出力回路の数を増やす場合は、その増加する出力回路の数に応じてＰＯＴ入力インターフェイス回路３２も増加させる必要があり、インターフェイス回路３０が大型化するおそれがあるという問題がある。
【００１１】
また、ＰＯＴ入力インターフェイス回路３２が増える分、コストも高くなるという問題もある。
そこで、本発明は、大型化やコストの増加を防止することが可能なインターフェイス回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明のインターフェイス回路は、複数の入力信号の中から制御信号に対応する入力信号を選択するマルチプレクサと、前記マルチプレクサで選択された入力信号から所望な信号成分を取り出すインターフェイス部と、前記マルチプレクサに前記制御信号を出力し、前記インターフェイス部により取り出された前記信号成分を所定時間読み込む信号処理部とを備え、前記信号処理部は、前記マルチプレクサで選択された入力信号が安定するまでにかかる時間に基づいて、前記所定時間を調整することを特徴とする。
【００１３】
このように、所望な信号成分の読み込み時間を信号処理部で調整するように構成したので、従来、マルチプレクサとそれぞれの出力回路との間に設けられていたインターフェイス部を、共通化することができるので、たとえ、出力回路が増えてもインターフェイス部の数を増やさないようにすることができる。これより、インターフェイス回路全体の大型化やコストの増加を防止することができる。
【００１４】
また、本発明のインターフェイス回路は、入力信号から所望な信号成分を取り出すインターフェイス部と、前記インターフェイス部から取り出された前記信号成分を所定時間読み込む信号処理部とを備え、前記信号処理部は、前記信号成分が安定するまでにかかる時間に基づいて、前記所定時間を調整することを特徴とする。
【００１５】
これより、インターフェイス部を簡単な構成で形成することができるので、インターフェイス部を小さくすることができ、インターフェイス回路全体の大型化やコストの増加を防止することができる。
また、本発明の範囲は、インターフェイス共通化方法にまで及ぶ。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
図１は、本発明のインターフェイス回路１０を示す図である。なお、図３（ａ）に示すインターフェイス回路３０と同様な構成については、同一の符号を付け、その構成の説明を省略する。
【００１７】
図１（ａ）に示すように、インターフェイス回路１０は、マルチプレクサ３１と、マルチプレクサ３１とＣＰＵ１１との間に設けられ、マルチプレクサ３１で選択された信号から所望な信号成分を取り出し、ＣＰＵ１１に出力するＰＯＴ入力インターフェイス回路１２（１２−１及び１２−２）（インターフェイス部）と、マルチプレクサ３１にＰＯＴ入力信号１〜８を選択させるための制御信号を出力し、ＰＯＴ入力インターフェイス回路１２から出力される信号成分を所定時間読み込み信号処理を行うＣＰＵ１１（信号処理部）とを備えて構成される。
【００１８】
上記各ＰＯＴ入力インターフェイス回路１２は、例えば、図１（ｂ）に示すように、一方の端子がマルチプレクサ３１とＣＰＵ１１とを接続する信号線に接続され、他方の端子がグランドに接続される抵抗１３などで構成されている。また、ＰＯＴ入力インターフェイス回路１２は、図３（ａ）又は図３（ｂ）に示したＰＯＴ入力インターフェイス回路３２と同様に、例えば、フィルタとして機能したり、信号をなまらせたり（信号を遅延させたり）、信号を保持させたりするために設けられるものである。なお、各ＰＯＴ入力インターフェイス回路１２を構成するそれぞれの素子の定数（例えば、抵抗１３の抵抗値）は、ＰＯＴ入力信号１〜８の内のどの信号がＰＯＴ入力インターフェイス回路１２に入力されても、ＰＯＴ入力インターフェイス回路１２から出力される信号成分が、ＣＰＵ１１が認識できる許容範囲に収まるように設定されていることが望ましい。
【００１９】
次に、入力端子（ＡＤ１、ＡＤ２）に入力される出力信号の読み込み時間を調整する際のＣＰＵ１１の動作を説明する。
図２（ａ）は、入力端子（ＡＤ１、ＡＤ２）に入力される出力信号の読み込み時間を調整する際のＣＰＵ１１の動作を説明するためのフローチャートである。
【００２０】
まず、ステップＳ１において、ＣＰＵ１１は、マルチプレクサ３１に選択させるべきＰＯＴ入力信号を確認する。
次に、ステップＳ２において、ＣＰＵ１１は、ステップＳ１で確認したＰＯＴ入力信号に対応する制御信号をマルチプレクサ３１に出力し、入力端子（ＡＤ１、ＡＤ２）に入力される信号成分の読み込みを開始する。
【００２１】
次に、ステップＳ３において、ＣＰＵ１１は、記録部（不図示）に記録される所定のデータテーブルを参照し、そのデータテーブルに基づいて、各制御信号に対応する、マルチプレクサ３１で選択される信号が切り替わってＰＯＴ入力インターフェイス１２に次の信号が入力されてからＰＯＴ入力インターフェイス回路１２が出力する信号成分が安定するまでにかかる時間（図２（ｂ）に示す読込時間）を読み込む。
【００２２】
ここで、図２（ｂ）は、記録部に記録される所定のデータテーブル２０の一例を示す図であり、各制御信号と、マルチプレクサ３１で選択される信号が切り替わってＰＯＴ入力インターフェイス１２に次の信号が入力されてからＰＯＴ入力インターフェイス回路１２が出力する信号成分が安定するまでにかかる時間との対応関係を示すものである。なお、このＰＯＴ入力インターフェイス回路１２が出力する信号が安定するまでにかかる時間は、選択されたＰＯＴ入力信号の信号成分とＰＯＴ入力インターフェイス回路１２を構成する素子の定数とに基づいて決まる。また、このＰＯＴ入力インターフェイス回路１２が出力する信号成分が安定するまでにかかる時間は、ＣＰＵ１１の読み込み時間に相当する。
【００２３】
なお、このＣＰＵ１１の読み込み時間は、ＰＯＴ入力信号の伝播遅延時間も含むように設定してもよい。
次に、ステップＳ４において、ＣＰＵ１１は、データテーブル２０で読み込んだ時間に基づいて、タイマの終了時間を設定しそのタイマを起動する。
【００２４】
次に、ステップＳ５において、ＣＰＵ１１は、タイマが終了したか（例えば、カウントダウンし、ゼロとなったか）否かを判断する。
タイマが終了していないと判断した場合（ステップＳ５がＮｏ）、ＣＰＵ１１は、ステップＳ５に戻り、タイマが終了したか否かを判断する。
【００２５】
一方、タイマが終了したと判断した場合（ステップＳ５がＹｅｓ）、ステップＳ６において、ＣＰＵ１１は、入力端子（ＡＤ１、ＡＤ２）に入力される信号成分の読み込みを終了する。
そして、ステップＳ１に戻り、ＣＰＵ１１は、次にマルチプレクサ３１に選択させるべきＰＯＴ入力信号を確認する。
【００２６】
このように、信号成分の読み込み時間をＣＰＵ１１で調整することにより、従来、マルチプレクサ３１とそれぞれの出力回路との間に必要であったＰＯＴ入力インターフェイス回路３２を共通化することができる。そして、ＰＯＴ入力インターフェイス回路１２としてマルチプレクサ３１とＣＰＵ１１との間に設けるだけでよくなるので、たとえ、出力回路が増えてもＰＯＴ入力インターフェイス回路１２の数を増加させない。
【００２７】
なお、上記実施形態のＰＯＴ入力インターフェイス回路１２は、抵抗とコンデンサとからなるフィルタとして構成してもよい。あるいは、ＰＯＴ入力インターフェイス回路１２は、コンデンサを利用した保持回路として構成してもよい。
また、上記実施形態のインターフェイス回路１０は、２つのＰＯＴ入力インターフェイス回路１２−１、１２−２が備えられる構成であるが、ＰＯＴ入力インターフェイス回路１２の数は特に限定されない。
【００２８】
また、上記実施形態のＰＯＴ入力信号は、８つであるが、その数は特に限定されない。
例えば、ＰＯＴ入力信号が１つである場合、読み込み時間を調整することをＣＰＵ１１に行わせるので、その分、ＰＯＴ入力インターフェイス回路１２を簡単な構成で形成することができる。これより、ＰＯＴ入力インターフェイス回路１２を小さくすることができるので、インターフェイス回路１０全体の大型化やコストの増加を防止することができる。
【００２９】
また、上記ＣＰＵ１１における信号成分の読み込み時間は、データテーブル２０を読み込み開始してから読込時間経過後に所望の信号成分が読み込めるように設定してもよい。
【００３０】
【発明の効果】
以上、本発明によれば、たとえ、入力信号が増えてもインターフェイス部の数を増やさないようにすることができるので、インターフェイス回路全体の大型化やコストの増加を防止することができる。
【図面の簡単な説明】
【図１】本発明の読込時間調整装置を示す図である。
【図２】記録部に記録されるデータベースの一例を示す図である。
【図３】従来の読込時間調整装置を示す図である。
【符号の説明】
１０  インターフェイス回路
１１  ＣＰＵ
１２−１〜１２−２  ＰＯＴ入力インターフェイス回路
１３  抵抗
２０  データテーブル
３０  インターフェイス回路
３１  マルチプレクサ
３２−１〜３２−８  ＰＯＴ入力インターフェイス回路
３３  ＣＰＵ
３４  プルＵＰ抵抗
３５  ダイオード
３６  抵抗
【図１】
2005010890.tif 000003
【図２】
2005010890.tif 000004
【図３】
2005010890.tif 000005