(57)【要約】【課題】本発明は、圧縮歪構造を有し、Ｇｅ濃度が２０％以下と低いＳｉ１−ＸＧｅＸ層を有する半導体層を用いた半導体装置の同一基板上に、ＮＭＯＳでの電子の移動度を向上させ、同時にＰＭＯＳでのホールの移動度の向上させることを目的としている。【解決手段】上記課題を、Ｓｉ基板上に積層された圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ１−ＸＧｅＸ層（０＜Ｘ＜１）および前記Ｓｉ１−ＸＧｅＸ層の上面側に緩和構造のＳｉ層を有する半導体層と、前記半導体層の少なくとも側面側に形成された引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層と、前記Ｓｉ１−ＸＧｅＸ層の上面側にチャネル部を有するＰＭＯＳと、前記引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層の側面側にチャネル部を有するＮＭＯＳを備えていることを特徴とする半導体装置を提供することで解決した。【選択図】  図６
2005056937.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板上に積層された圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ１−ＸＧｅＸ層（０＜Ｘ＜１）および前記Ｓｉ１−ＸＧｅＸ層の上面側に緩和構造のＳｉ層を有する半導体層と、
前記半導体層の少なくとも側面側に形成された引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層と、
前記Ｓｉ１−ＸＧｅＸ層の上面側にチャネル部を有するＰＭＯＳと、
前記引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層の側面側にチャネル部を有するＮＭＯＳを備えていることを特徴とする半導体装置。
【請求項２】
半導体層の一部に、少なくともＳｉ層とＳｉ１−ＸＧｅＸ層とに渡って内面にＳｉ層が積層された凹部を有し、半導体層の側面側の引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層が、凹部の内側面のＳｉ層である請求項１に記載の半導体装置。
【請求項３】
圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ１−ＸＧｅＸ層の膜厚が、５０〜５００ｎｍである請求項１または２に記載の半導体装置。
【請求項４】
Ｓｉ１−ＸＧｅＸ層上に積層されるＳｉ層の膜厚が、５〜２０ｎｍである請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
請求項１〜４のいずれか１つに記載の半導体装置の製造方法であり、少なくとも
（ａ）Ｓｉ基板上に圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ１−ＸＧｅＸ層（０＜Ｘ＜１）と緩和構造のＳｉ層とを順次積層して半導体層を形成する工程、
（ｂ）前記半導体層のＳｉ１−ＸＧｅＸ層の側面側に引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層を積層する工程、
（ｃ）前記Ｓｉ１−ＸＧｅＸ層の上面側にチャネル部を有するＰＭＯＳを形成する工程、および
（ｄ）前記引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層の側面側にチャネル部を有するＮＭＯＳを形成する工程を含む半導体装置の製造方法。
【請求項６】
工程（ａ）と（ｂ）との間に、
（ｅ）工程（ａ）で形成した半導体層の一部に、少なくともＳｉ１−ＸＧｅＸ層とＳｉ層とに渡って凹部を形成し、凹部の内側面を工程（ｂ）におけるＳｉ１−ＸＧｅＸ層の側面とする工程を含む請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉＧｅ層を有する半導体層を用いた半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＭＯＳでは、チャネル領域を通過する電子や正孔の移動度を向上させるため、ＳｉＧｅをＳｉ基板上にエピタキシャル成長させて形成する技術が応用されている。
【０００３】
例えば第１の例として、図１に示すように、Ｓｉ基板（１）上に圧縮歪構造のＳｉ１−ＸＧｅＸ層（２）をエピタキシャル成長法にて形成し（図１（ａ））、水素などのイオンを注入した後に、高温でアニールを行うことでＳｉ１−ＸＧｅＸ層（３）を緩和構造にする（図１（ｂ））。そして、その緩和構造のＳｉＧｅ層の上に、エピタキシャル成長法を用いて結晶状態でＳｉ層（５）を形成すると、Ｓｉ層は水平方向に引っ張られた歪を有する構造（引張歪構造）になる（図１（ｃ））。
その結果、Ｓｉ層のバンド構造が変化し、このＳｉ層中にチャネル領域を形成することで、キャリアの移動度が向上することが知られている。
【０００４】
図２は、その特徴を利用した半導体装置を示したものである。つまり、Ｓｉ基板（１）上に緩和構造のＳｉＧｅ層（２）と引張歪構造のＳｉ層（５）とが順次積層された半導体層を、素子分離領域（６）でＰウエル領域（７）とＮウエル領域（８）とに分離し、そして、Ｐウエル領域内にゲート絶縁膜（９）、およびＮＭＯＳのソース・ドレイン領域（１０）とゲート電極（１１）とが形成され、Ｎウエル領域内にゲート絶縁膜（９）、およびＰＭＯＳのソース・ドレイン領域（１２）とゲート電極（１３）とが形成され、各々のソース・ドレイン領域が配線（１４）で接続された半導体装置である。そして図３は、その際のＰＭＯＳおよびＮＭＯＳの移動度の実測値を示したものである。図中●は非特許文献１に記載のＰＭＯＳでの移動度の実測値を示したものであり、○は本発明者が測定したＰＭＯＳでの移動度の実測値を示したものである。また▲は、非特許文献２に記載のＮＭＯＳでの実測値を示したものであり、△は本発明者が測定したＮＭＯＳでの移動度の実測値を示したものである。また実線（  −  ）は、ＰＭＯＳでの移動度向上率（対バルク比）の非特許文献３に記載の理論曲線を示したものであり、点線（  ・・・・  ）は、ＮＭＯＳでの移動度向上率（対バルク比）の非特許文献４に記載の理論曲線を示したものである。その結果、キャリアの移動度は、ＮＭＯＳおよびＰＭＯＳともに、通常のＳｉ層にチャネル領域を有するＭＯＳと比べて向上し、その向上率はＳｉＧｅ層中のＧｅの濃度に依存している。そして、ＮＭＯＳでは、ＳｉＧｅ層中のＧｅ濃度が１０％以上になると、キャリアの移動度は、通常のＳｉ層にチャネル領域を有するＭＯＳと比べて、約１８０％も向上している。しかし、ＰＭＯＳでは、ＮＭＯＳで得られたのと同等な移動度の向上を得るには、ＳｉＧｅ層中のＧｅ濃度を、実測上３０％以上に設定する必要がある。しかし、ＳｉＧｅ層中のＧｅ濃度が増加すると、貫通転移等の欠陥が増え、その結果、接合リーク電流が増大してしまう。そのため、Ｓｉ基板上に緩和構造のＳｉＧｅ層と歪構造のＳｉ層とを順次積層させた基板を用いた場合に、接合リーク電流の低減を保ちながら、ＰＭＯＳの移動度の向上を達成させることは困難である。
【０００５】
また、Ｓｉ結晶基板上に臨界膜厚以上のＳｉ１−ＸＧｅＸ層をエピタキシャル成長法などで形成すると、Ｓｉ１−ＸＧｅＸ層は自然緩和構造になる。そこで、この特徴を利用し、Ｓｉ１−ＸＧｅＸ層の圧縮歪構造を徐々に緩和させる方法がある。しかし、この場合、Ｓｉ１−ＸＧｅＸ層の格子間隔はＳｉ１−ＸＧｅＸ層の成長とともに広がるため、転位欠陥が生じてしまう。さらに、ＭＯＳの特性を支配する領域に転位欠陥が生じると、リーク電流の原因となってしまう。そこで、Ｇｅ濃度（ｘ）を徐々に増加させたＳｉ１−ＸＧｅＸ層を数μｍ形成することで、Ｓｉ１−ＸＧｅＸ層を緩和構造にし、ＭＯＳ特性を支配する表面領域（深さ方向  数１００ｎｍ）の欠陥を減少させている。そして、Ｓｉ１−ＸＧｅＸ層上にエピタキシャル成長法を用いて歪構造のＳｉ層を形成したウェハーを基板とするＭＯＳＦＥＴがある。
本発明者らによって、水素などのイオンを注入した後に、高温でアニールを行うことでＳｉ１−ＸＧｅＸ層を緩和構造にする方法で得られた基板を用いたＭＯＳＦＥＴの移動度を図３に示している。
【０００６】
更に第２の例の半導体装置は、図４に示す様に、Ｓｉ基板（１）上に臨界膜厚以下の厚さのＳｉ１−ＸＧｅＸ層（２）と約２０ｎｍのＳｉ層（５）とをエピタキシャル成長法を用いて順次形成すると、Ｓｉ１−ＸＧｅＸ層には圧縮歪が生じ、その結果、最上層のＳｉ層は歪構造を有さないＳｉ層となる。
そして、その半導体層を、素子分離領域（６）でＰウエル領域（７）とＮウエル領域（８）とに分離し、そして、Ｐウエル領域内にゲート絶縁膜（９）、およびＮＭＯＳのソース・ドレイン領域（１０）とゲート電極（１１）とが形成され、Ｎウエル領域内にゲート絶縁膜（９）、およびＰＭＯＳのソース・ドレイン領域（１２）とゲート電極（１３）とが形成され、各々のソース・ドレイン領域が配線（１４）で接続された構造である。
そして、図中の矢印（←）は、その際のＰＭＯＳとＮＭＯＳの電流の流れを示したものである。つまり、ＰＭＯＳではＳｉＧｅ層中にチャネル領域が形成され、その結果キャリアとなるホールの移動度がＳｉ比で１５０％以上も向上させることできる。しかし、同様にして基板上にＮＭＯＳを形成した場合には、チャネル領域は最上層のＳｉ層中に形成され、その結果、電子の移動度は通常のＳｉ基板を用いた場合と変わらない。
【０００７】
更に、第３の例として、特開２００２−５７３２９号公報（特許文献３）では、緩和構造のＳｉＧｅ層上にエピタキシャル成長法を用いて歪構造のＳｉ層を形成し、そのＳｉ層中に電流が流れるような構造の縦型電界効果トランジスタを開示している。しかし、このトランジスタでも、ＰＭＯＳのホールの移動度を向上させるには、ＳｉＧｅ層中のＧｅの濃度を高くしなければならない。
【０００８】
また第４の例として、非特許文献５では、Ｓｉ層上にエピタキシャル成長法を用いて歪構造のＳｉＧｅ層を形成した縦型電界効果トランジスタを記載している。
この縦型電界効果トランジスタでは、ＳｉＧｅを緩和構造にさせることなく、ＳｉＧｅをエッチングし、その上にエピタキシャル成長法を用いて垂直方向に引張り歪構造を有するＳｉ層を形成している。その結果、ＮＭＯＳの電流の増加は期待できるものの、ＰＭＯＳのホールの移動度を向上させるには、ＳｉＧｅ層中のＧｅ濃度を高めなければならない。
【０００９】
【特許文献１】
特開２００２−５７３２９号公報
【非特許文献１】
Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇｓ，  ２００２  ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，  Ｓｅｓｓｉｏｎ３−２「Ａ  ９０ｎｍ  Ｌｏｇｉｃ  Ｔｅｃｈｎｏｌｏｇｙ  Ｆｅａｔｕｒｉｎｇ  ５０ｎｍ  Ｓｔｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ  Ｃｈａｎｎｅｌ  Ｔｒａｎｓｉｓｔｏｒｓ，  ７ｌａｙｅｒｓ  ｏｆ  Ｃｕ  Ｉｎｔｅｒｃｏｎｎｅｃｔｓ，  Ｌｏｗ  ｋ  ＩＬＳ，  ａｎｄ  １ｕｍ２  ＳＲＡＭ  ｃｅｌｌ」
Ｓ．Ｔｏｍｐｓｏｎら
【非特許文献２】
Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇｓ，  ２００２  ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，  Ｓｅｓｓｉｏｎ２−１  「Ｓｔｒａｉｎｅｄ  Ｓｉ  ＭＯＳＦＥＴ  Ｔｅｃｈｎｏｌｏｇｙ」Ｊ．Ｌ．Ｈｏｙｔら
【非特許文献３】
Ｐｈｙ．Ｒｅｖ．Ｂ，５８，ｐｐ９９４１−９９４８‘９８「Ｓｕｂｂａｎｄ  ｓｔｒｕｃｔｕｒｅ  ａｎｄ  ｍｏｂｉｌｉｔｙ  ｏｆ  ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ  ｈｏｌｅｓ  ｉｎ  ｓｔｒａｉｎｅｄ  Ｓｉ／ＳｉＧｅ  ＭＯＳＦＥＴｓ」Ｒ．Ｏｂｅｒｈｕｂｅｒら
【非特許文献４】
Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，８０，ｐｐ１５６７−１５７７，１９９６「Ｃｏｍｐａｒａｔｉｖｅ  ｓｔｕｄｙ  ｏｆ  ｐｈｏｎｏｎ−ｌｉｍｉｔｅｄ  ｍｏｂｉｌｉｔｙ  ｏｆ  ｔｗｏ  ｄｉｍｅｎｓｉｏｎａｌ  ｅｌｅｃｔｒｏｎｓ  ｉｎ  ｓｔｒａｉｎｅｄ  ａｎｄ  ｕｎｓｔｒａｉｎｅｄ  Ｓｉ  ＭＯＳＦＥｓ」Ｓ．Ｔａｋａｇｉら
【非特許文献５】
Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，  １９９９  ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  Ｐａｇｅｓ：３．３．１−３．  ３．４「Ａ  Ｎｏｖｅｌ  Ｓｉｄｅ  ｗａｌｌ  Ｓｔｒａｉｎｅｄ−Ｓｉ  ｃｈａｎｎｅｌ  ｎＭＯＳＦＥＴ」Ｋ．Ｃ．  Ｌｉｕら
【００１０】
【発明が解決しようとする課題】
第１および３、４の例では、移動度の向上は、ＮＭＯＳでは、２０％以下の欠陥の少ない低濃度のＧｅでも得られるが、ＰＭＯＳでは、その様な低濃度のＧｅでは達成することができない。さらに、第１および３の例では、ＳｉＧｅ層を緩和構造にさせるため、ＳｉＧｅ層を厚く形成させてｍｉｓｆｉｔ層を作る必要がある。そのため、この過程で発生する欠陥やクロスハッチと称される表面の凹凸を低減する必要がある。
それに対して第２の例では、第１の例とは異なり、ｍｉｓｆｉｔ層（例えば図１（ｂ）および（ｃ）の４）を形成する必要はない。それに、ＳｉＧｅ層も１００ｎｍ以下の厚みで製造でき、容易に良好な結晶性を得ることができる。さらに、ＰＭＯＳでのホールの移動度の向上も容易に得ることができる。そかし、ＮＭＯＳでは電子の移動度を向上させることができない。
また第４の例では、第１、３の例とは異なり、ｍｉｓｆｉｔ層を形成する必要はないが、ＰＭＯＳでの移動度を容易には向上させることができない。
そこで本発明は、ｍｉｓｆｉｔ層を必要とせず、例えば２０％以下のＧｅ濃度が低いＳｉＧｅ層を有する基板を用い、ＮＭＯＳでの電子の移動度を向上させ、同時にＰＭＯＳでのホールの移動度も向上させることができる半導体装置とその製造方法に実現を目的としている。
【００１１】
【課題を解決するための手段】
かくして本発明によれば、
Ｓｉ基板上に積層された圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ１−ＸＧｅＸ層（０＜Ｘ＜１）および前記Ｓｉ１−ＸＧｅＸ層の上面側に緩和構造のＳｉ層を有する半導体層と、
前記半導体層の少なくとも側面側に形成された引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層と、
前記Ｓｉ１−ＸＧｅＸ層の上面側にチャネル部を有するＰＭＯＳと、
前記引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層の側面側にチャネル部を有するＮＭＯＳを備えていることを特徴とする半導体装置を提供し、
【００１２】
更に本発明によれば、上記の半導体装置の製造方法であり、少なくとも
（ａ）Ｓｉ基板上に圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ１−ＸＧｅＸ層（０＜Ｘ＜１）と緩和構造のＳｉ層とを順次積層して半導体層を形成する工程、
（ｂ）前記半導体層のＳｉ１−ＸＧｅＸ層の側面側に引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層を積層する工程、
（ｃ）前記Ｓｉ１−ＸＧｅＸ層の上面側にチャネル部を有するＰＭＯＳを形成する工程、および
（ｄ）前記引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層の側面側にチャネル部を有するＮＭＯＳを形成する工程を含む半導体装置の製造方法を提供することで上記課題を解決することができる。
【００１３】
【発明の実施の形態】
本発明の半導体装置は、
（ｉ）Ｓｉ基板上に積層された圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ１−ＸＧｅＸ層（０＜Ｘ＜１）および前記Ｓｉ１−ＸＧｅＸ層の上面側に緩和構造のＳｉ層を有する半導体層
（ｉｉ）前記半導体層の少なくとも側面側に形成された引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層
（ｉｉｉ）前記Ｓｉ１−ＸＧｅＸ層の上面側にチャネル部を有するＰＭＯＳ
（ｉｖ）前記引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層の側面側にチャネル部を有するＮＭＯＳを備えていることを特徴とする。
【００１４】
本発明の半導体装置とは、例えば、ＭＯＳトランジスタ、やバイポーラトランジスタ等の種々の半導体装置が挙げられ、なかでもＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるＣＭＯＳトランジスタが好ましい。
また、本発明で述べる歪構造とは、ＳｉまたはＳｉ１−ＸＧｅＸの結晶が本来の結晶格子間隔とは異なる構造となることを意味する。なかでも、格子間隔が圧縮された構造を圧縮歪構造と称し、引っ張られた構造を引張歪構造と称する。
さらに、緩和構造とは、本来の結晶格子間隔の結晶構造を意味する。
【００１５】
以下に、図６および図７を用いて本発明の半導体装置の一例を説明する。
（ｉ）Ｓｉ基板上に積層された圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ１−ＸＧｅＸ層（０＜Ｘ＜１）および前記Ｓｉ１−ＸＧｅＸ層の上面側に緩和構造のＳｉ層を有する半導体層
本発明のＳｉ１−ＸＧｅＸのＸの値は、ＳｉＧｅ中のＧｅの割合を示す。
本発明で用いる半導体層は、図６に示す様に、Ｓｉ基板（１）上に圧縮歪構造のＳｉ１−ＸＧｅＸ層（１６）を形成し、さらにその上に緩和構造のＳｉ層（１５）を形成させたものである。
【００１６】
本発明で使用するＳｉ基板とは、その上にＳｉＧｅ層を形成させる表面に少なくとも単結晶のＳｉを有していればよく、Ｓｉのみからなる基板を意味するものではない。そのため、絶縁体の上に単結晶を形成させたＳＯＩ基板、多層ＳＯＩ基板なども用いることができる。
また、本発明のＳｉ１−ＸＧｅＸは、単結晶からなるものが好ましい。
また、Ｓｉ層に用いるＳｉも単結晶からなるものが好ましい。
さらに半導体層には、Ｎ型の不純物を注入したＮウエル領域（８）と、Ｐ型の不純物を注入したＰウエル領域（７）とを有し、それらが素子分離領域（６）で分離されていることが好ましい。
素子分離領域は、ＬＯＣＯＳやＳＴＩと称される厚いフィールド酸化膜などを用い、公知の方法で形成することができる。なかでもＳＴＩを用いることが好ましい。
【００１７】
（ｉｉ）前記半導体層の少なくとも側面側に形成された引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層
本発明の半導体装置では、半導体層の側面には引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層（５）が形成されている。
つまりＳｉ１−ＸＧｅＸ層は、図５（ａ）や（ｂ）に示す様に、ウェハー平面方向に圧縮された構造（圧縮歪構造）（１６）となっているが、ウェハー断面上下方向には引っ張られた構造（引張歪構造）（１７）となっている。そのため、図５（ｃ）に示す様に、Ｓｉ１−ＸＧｅＸ層の上面に結晶状態でＳｉ層（１５）を形成すると、Ｓｉ層は緩和構造となり、Ｓｉ１−ＸＧｅＸ層の側面に結晶状態でＳｉ層（５）を形成すると、Ｓｉ層はウェハー断面上下方向に引っ張られた構造（引張歪構造）となる。そのため、Ｓｉ層は単結晶からなるものが好ましい。
【００１８】
（ｉｉｉ）前記Ｓｉ１−ＸＧｅＸ層の上面側にチャネル部を有するＰＭＯＳ
本発明のＰＭＯＳは、Ｎウエル領域（８）の半導体層の上面側のＳｉ１−ＸＧｅＸ層にチャネル領域（矢印：←）を有していれば、構造は特には限定されない。そのため、例えば、図６に示す様な構造が挙げられる。
つまり、Ｎウエル領域内にゲート絶縁膜（９）、およびＰＭＯＳのソース・ドレイン領域（１２）とゲート電極（１３）とが形成されたものである。
さらに、必要に応じてチャネル領域の両端にＬＤＤ領域が形成されていてもよい。
【００１９】
（ｉｖ）前記引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層の側面側にチャネル部を有するＮＭＯＳ
本発明のＮＭＯＳは、半導体層のＰウエル領域（７）の側面側のＳｉ層（５）にチャネル領域（矢印：←）を有していれば、構造は特には限定されない。その際、チャネル領域は側面側のＳｉの全面に渡って形成する必要はなく、側面側の少なくともその下にＳｉ１−ＸＧｅＸ層を有するＳｉ層に形成されていればよい。そのため、例えば、図６に示す様な構造が挙げられる。
つまり、Ｐウエル領域内にゲート絶縁膜（９）、およびＮＭＯＳのソース・ドレイン領域（１０）とゲート電極（１１）とが形成され構造である。
さらに、必要に応じてチャネル領域の両端にＬＤＤ領域が形成されていてもよい。
また、Ｎウエル内およびＰウエル内の各々のソース・ドレイン領域を配線（１４）で接続することが好ましい。
【００２０】
さらに、本発明の半導体装置では、図７に示す様な構造を有することが好ましい。つまり、図７の半導体装置は、半導体層のＰウエル内の一部に、少なくともＳｉ層とＳｉ１−ＸＧｅＸ層とに渡って内面にＳｉ層が積層された凹部を有する構造である。そして凹部の内側面に積層されたＳｉ層は、（ｉｉ）のＳｉ層と同様に引張歪構造を有しているため、そのＳｉ層に（ｉｖ）で述べたＮＭＯＳのチャネル領域（矢印：←）を形成することができる。
【００２１】
そのため、凹部の内部に積層されるＳｉ層は（ｉｉ）で述べたのと同様に単結晶からなるものが好ましい。
さらにＮＭＯＳのチャネル領域（矢印：←）も、（ｉｉ）で述べたのと同様に凹部の内側面のＳｉ層の全面に渡って形成する必要はなく、凹部の内側面の少なくともその下にＳｉ１−ＸＧｅＸ層を有するＳｉ層に形成されていればよい。
さらにソース・ドレイン領域（１０）も、図７に示す様な凹部の底面および凹部に隣接する上面側に必ずしも形成する必要はなく、それらは凹部の内側面の一部に形成されていてもよい。
また、必要に応じてチャネル領域の両端にＬＤＤ領域が形成されていてもよい。
上記のように半導体層に凹部を形成し、その凹部にチャネル領域を有するＮＭＯＳを形成することで、例えば半導体層の側面と離れた部分にＰＭＯＳを形成した場合でも、ＰＭＯＳの近くにＮＭＯＳを形成させることができ、半導体層を効率よく使うことができる。
【００２２】
上記本発明の半導体装置の特徴は、上記説明のように、歪構造のＳｉ１−ＸＧｅＸ層を有するＮウエルの半導体層の上面側にＰＭＯＳを、Ｐウエルの半導体層の側面側、又は凹部を形成した際の内側面にＮＭＯＳを形成する構造にある。つまり図５（ｂ）に示す様に、本発明の半導体装置のＳｉ１−ＸＧｅＸ層は上面からみて圧縮された構造（圧縮歪構造）（１６）となっている。そのため図５（ｃ）に示す様に、その上にＳｉ層（１５）を結晶状態で形成するとＳｉ層は緩和構造となる。そして、その上にＰＭＯＳを形成することで、ＰＭＯＳのチャネル領域が圧縮歪構造のＳｉ１−ＸＧｅＸ層内に形成され、その結果、移動度が向上する。それに対しＳｉ１−ＸＧｅＸ層を側面からみると、図５（ｂ）に示す様に引っ張られた構造（引張歪構造）（１７）となっている。そのため、Ｓｉ層（５）を図５（ｃ）に示す様に、Ｓｉ１−ＸＧｅＸ層の側面に結晶状態で形成すると引張歪構造となる。そこで、その上にＮＭＯＳを形成すると、ＮＭＯＳのチャネル領域が引張歪構造のＳｉ層内に形成され、その結果、移動度が向上する。
そのことは、Ｓｉ１−ＸＧｅＸ層中のＧｅ濃度が低い半導体層を用いた半導体装置でも、ＰＭＯＳおよびＮＭＯＳの両方の移動度を従来よりも向上させることができるという特徴を有している。
【００２３】
以下に、上記半導体装置の製造方法を、図８および図９を用いて説明する。
本発明の半導体装置の製造方法は、少なくとも
（ａ）Ｓｉ基板上に圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ１−ＸＧｅＸ層（０＜Ｘ＜１）と緩和構造のＳｉ層とを順次積層して半導体層を形成する工程、
（ｂ）前記半導体層のＳｉ１−ＸＧｅＸ層の側面側に引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層を積層する工程、
（ｃ）前記Ｓｉ１−ＸＧｅＸ層の上面側にチャネル部を有するＰＭＯＳを形成する工程、および
（ｄ）前記引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層の側面側にチャネル部を有するＮＭＯＳを形成する工程を含むものである。
【００２４】
（ａ）Ｓｉ基板上に圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ１−ＸＧｅＸ層（０＜Ｘ＜１）と緩和構造のＳｉ層とを順次積層して半導体層を形成する工程（図８（ａ））
Ｓｉ基板（１）上に形成する圧縮歪構造のＳｉ１−ＸＧｅＸ層（１６）は、Ｓｉ基板上に、Ｓｉ１−ＸＧｅＸを実質的に結晶の状態で形成させることが好ましい。そのため、形成方法としてＣＶＤ法やスパッタリング法などを適用することが好ましい。なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが特に好ましい。
例えば、Ｓｉ基板上にＳｉ１−ＸＧｅＸ結晶をエピタキシャル成長させて形成すると、Ｓｉ１−ＸＧｅＸの格子間隔はＳｉ基板のＳｉの格子間隔よりも大きいにも拘わらず、Ｓｉの格子間隔と同じ間隔になるように成長する。
その際、形成されるＳｉ１−ＸＧｅＸ結晶は、単位格子の体積を本来の体積を保持しようとする。そのため、Ｓｉ１−ＸＧｅＸ結晶の単位格子の形状はウェハー平面方向に圧縮された構造（圧縮歪構造）になる。
【００２５】
また、Ｓｉ基板上にＳｉ１−ＸＧｅＸを結晶状態で形成する際に、Ｓｉ基板とＳｉ１−ＸＧｅＸ層の界面に酸素原子などが存在すると、欠陥発生の原因となる。そのため、Ｓｉ基板上に存在する酸素原子などを予め取り除くことが好ましい。
取り除く方法としては、硫酸ボイルとＲＣＡ洗浄を行い、５％の希フッ酸にて基板表面に存在する自然酸化膜を除去し、更にはアルゴン雰囲気もしくは水素ベーク等で行うことができる。
【００２６】
上記方法で除去しきれなかった残留酸素などの影響を少なくするため、さらにＳｉ１−ＸＧｅＸ層を成長させる前に、Ｓｉ基板上にＳｉ層を予め５０ｎｍ〜２００ｎｍ成長させ、バッファ層を形成し、その後、ガス種を変更して連続的にＳｉ１−ＸＧｅＸ層を成長させ、歪構造のＳｉ１−ＸＧｅＸ層を形成することが好ましい。
【００２７】
また、通常、エピタキシャル成長法などを用い、Ｓｉ単結晶基板にＳｉ１−ＸＧｅＸ結晶層を形成させる場合、Ｇｅ濃度に依存してある一定の膜厚までは歪を内包した状態でＳｉ１−ＸＧｅＸ結晶層を形成することができる。しかし、その膜厚を超えると結晶中に転位などの欠陥が導入され、歪が緩和されることが知られている。そして、その際の膜厚を臨界膜厚という（図１０）。そのため、歪構造のＳｉ１−ＸＧｅＸ層の厚みは、通常、臨界膜厚以下にすることが好ましい。
さらにチャネル領域を形成するＳｉ１−ＸＧｅＸ層は、移動度を向上させるために大きな歪を持たせることが好ましい。そのため、Ｓｉ１−ＸＧｅＸ層中のＧｅ濃度、つまりＸの値は大きい方が好ましい。しかし一方で、以降の半導体製造工程での熱処理に耐えて該Ｓｉ１−ＸＧｅＸ層に歪構造を保持させるためには、Ｇｅ濃度、つまりＸの値は小さい方が好ましい。
【００２８】
そのため具体的には、Ｓｉ１−ＸＧｅＸ層の厚みによっても異なるが、Ｓｉ１−ＸＧｅＸ層の厚みが２００ｎｍの場合、Ｇｅ濃度は、２５％以下、好ましくは１５％以上、２０％以下である。
【００２９】
また、Ｓｉ１−ＸＧｅＸ層上に形成する緩和構造のＳｉ層（１５）は、Ｓｉ１−ＸＧｅＸ層上に、Ｓｉを実質的に結晶の状態で形成させることが好ましい。そのため、形成方法としてＣＶＤ法やスパッタリング法などを適用することが好ましい。
なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが特に好ましい。
また、Ｓｉ層の厚みはＳｉ１−ＸＧｅＸ層上で緩和構造を有することができれば特には限定されないが、本発明の半導体装置では、ＰＭＯＳのチャネル部をＳｉ層の下のＳｉ１−ＸＧｅＸ層に形成することから薄いことが好ましい。
しかし、形成するＳｉ層の厚みが薄いと、半導体装置の製造工程中の熱処理によって、Ｓｉ１−ＸＧｅＸ層中のＧｅ原子が拡散し、Ｓｉ１−ＸＧｅＸ層が歪構造を失ってしまう。そのため、Ｓｉ層の厚みは、少なくとも５ｎｍ以上にすることが好ましい。逆に、Ｓｉ層が厚くなると、Ｓｉ層をエピタキシャル成長法にて形成させる場合、熱によって、Ｓｉ１−ＸＧｅＸの結晶性を悪化させることがある。そのため、Ｓｉ１−ＸＧｅＸ層の上に形成するＳｉ層の厚みは、５ｎｍ以上２０ｎｍ以下にすることが好ましい。
更に、Ｓｉ１−ＸＧｅＸ層およびＳｉ層を形成する温度は、通常の半導体装置製造プロセスで用いられる堆積温度（８００℃以下）でも問題とはならないが、４８０℃以上７００℃以下であることが好ましい。
【００３０】
上記工程（ａ）の後に、公知の方法を用いて、基板内の少なくともＳｉ層、Ｓｉ１−ＸＧｅＸ層に渡って素子分離領域（６）を形成する。
次に、公知の方法を用いてＮウエル領域（８）とＰ型のウエル領域（７）とを形成する。形成する方法は、例えば、Ｎ型のウエルを形成する表面をフォトレジストでマスクし、ホウ素をイオン注入してＰ型のウエルを形成する。そしてマスクを除去した後、今度はＰ型のウエルをフォトレジストでマスクし、リン、アンチモン、ヒ素などをイオン注入してＮ型のウエルを形成することができる（図８（ｂ））。
【００３１】
その後、図８（ｃ）に示す様に、
（ｅ）工程（ａ）で形成した半導体層の一部に、少なくともＳｉ１−ＸＧｅＸ層とＳｉ層とに渡って凹部を形成することが好ましい。
つまり、半導体装置のＰウエル内の一部に凹部を形成し、凹部の内側面に結晶状態のＳｉ層を形成することで、Ｓｉ層に引張歪構造を持たせることができる。
凹部を形成する方法は特には限定されないが、例えばエッチングで形成することができる。
また、凹部の内側面は、凹部に形成するＮＭＯＳのチャネル領域となる。そのため、凹部の深さは少なくともＳｉ１−ＸＧｅＸ層（１６）に達していればよい。
【００３２】
（ｂ）前記半導体層のＳｉ１−ＸＧｅＸ層の側面側に引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層を積層する工程
（ｅ）で形成した凹部の少なくとも内側面に引張歪構造のＳｉ層（５）を積層する（図８（ｄ））。
なお、凹部を形成しない場合には、（ｄ´）に示す様に、半導体層の側面の少なくともＳｉ１−ＸＧｅＸ層上に引張歪構造のＳｉ層（５）を形成する。
Ｓｉ層は、Ｓｉ１−ＸＧｅＸ層に結晶の状態で形成させることが好ましい。そのため形成方法は、ＣＶＤ法やスパッタリング法などを適用することができる。なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが特に好ましい。
また、Ｓｉ層の厚みは、工程（ａ）のＳｉ層の形成で述べたのと同様な理由から、５ｎｍ以上２０ｎｍ以下にすることが好ましい。
またＳｉ層を形成する温度も、工程（ａ）のＳｉ層の形成で述べたのと同様な理由から、通常の半導体装置製造プロセスで用いられる堆積温度（８００℃以下）でも問題とはならないが、４８０℃以上７００℃以下が好ましい。
【００３３】
（ｃ）前記Ｓｉ１−ＸＧｅＸ層の上面側にチャネル部を有するＰＭＯＳを形成する工程、および
（ｄ）前記引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ層の側面側にチャネル部を有するＮＭＯＳを形成する工程
【００３４】
上記工程（ｃ）および（ｄ）は、どちらを先に行ってもよいし、また同時に行ってもよい。好ましくは、同時に形成することである。
以下に、同時に形成する方法の一例について説明する。
最初に、基板表面に渡ってゲート絶縁膜（９）を形成する。
ゲート絶縁膜は、公知の方法を適用して形成することができる。例えば、熱酸化法を用いて形成することができる。
その際の膜厚は、特には限定されず、通常使用されている範囲で十分である。
【００３５】
上記工程の後、ゲート絶縁膜上にゲート電極となる材料の層（１８）を形成する（図８（ｅ））。
ゲート電極の材料としては、シリコンなどの通常の半導体装置のゲート電極に用いられている材料であれば特には限定されない。
ゲート電極を形成する場所は、Ｎウエル内の半導体層の少なくとも上面の一部、およびＰウエル内の半導体層の少なくとも側面に形成すればよい。その際、Ｐウエル内の半導体層に凹部を形成した場合には凹部の少なくとも内側面の一部に形成すればよい。
その後、フォトレジストにて所望するゲート電極の形状となるようにマスクし、エッチングして所望の形状のゲート電極（１１および１３）を形成することができる（図９（ｆ））。
【００３６】
次に、ソース・ドレイン領域を形成する。
ソース・ドレイン領域を形成する方法は公知の方法を用いることができる。例えば、少なくともＰウエル領域（７）上をフォトレジスト（１９）でマスクし、それとＮウエルのゲート電極（１３）をマスクとし、Ｐ型の不純物イオン、例えばホウ素、フッ化ホウ素などのイオンを注入してＮウエル領域内にＰ型のソース・ドレイン領域（１２）を形成する（図９（ｇ））。
その後、前記フォトレジストを除去し、今度は少なくともＮウエル領域（８）上をフォトレジスト（１９）でマスクし、それとＰウエルのゲート電極（１１）をマスクとし、Ｎ型の不純物イオン、例えばリン、アンチモン、ヒ素などのイオンを注入してＰウエル内にＮ型のソース・ドレイン領域（１０）を形成する（図９（ｈ））。
その後、必要に応じて図９（ｉ）に示す様に、ＮＭＯＳソース・ドレイン領域とＰＭＯＳソース・ドレイン領域とを配線（１４）で接続することが好ましい。
【００３７】
上記のようにして製造した本発明の半導体装置は、移動度において、従来の半導体装置と同等か、又はそれ以上の優れた特性を有していた。
【００３８】
【発明の効果】
従来、圧縮歪構造のＳｉ１−ＸＧｅＸ層を有する半導体層を用いた半導体装置では、ＮＭＯＳは圧縮歪構造のＳｉ１−ＸＧｅＸ層内にチャネル領域を形成できず、移動度の向上を実現することが困難であった。しかし、本発明の半導体装置では、圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ１−ＸＧｅＸ層の断面の上下方向に引張歪構造となっている。そして、その部分に歪構造のＳｉ層を形成し、そのＳｉ層にＮＭＯＳのチャネル領域を形成することで、ＮＭＯＳでも移動度を向上させることができた。その結果、圧縮歪構造のＳｉ１−ＸＧｅＸ層を有する半導体層の上面側にＰＭＯＳを形成し、同一の半導体層の側面側にＮＭＯＳを形成することでＰＭＯＳおよびＮＭＯＳともに移動度を向上させることができる半導体装置を実現することができた。
その際、Ｓｉ１−ＸＧｅＸ層のＧｅ濃度を、結晶欠陥が比較的少ないとされる２０％以下にしてもＮＭＯＳ及びＰＭＯＳの移動度及び電流を向上させることができた。
さらに、半導体層の一部に凹部を形成し、その凹部の内側面にＮＭＯＳのチャネル領域を形成させることで、例えば半導体層の側面と離れた距離にＰＭＯＳを形成した場合でも、ＰＭＯＳの近くにＮＭＯＳを形成させることができ、効率よく半導体層を使うことができた。
さらに、本発明の半導体装置の製造方法を用いることで、従来よりも効率よく本発明の半導体装置を製造することができた。
【図面の簡単な説明】
【図１】Ｓｉ基板上に緩和構造のＳｉＧｅ層と引張歪構造のＳｉ層とが積層されたウェハーの各層の結晶構造を示した図。
【図２】Ｓｉ基板上に緩和構造のＳｉＧｅ層と引張歪構造のＳｉ層とを順次積層した半導体層を用いたＣＭＯＳの構造を示した図。
【図３】図２の半導体装置のＰＭＯＳおよびＮＭＯＳの移動度とＧｅ濃度との関係を示した図。
【図４】Ｓｉ基板上に圧縮歪構造のＳｉＧｅ層と緩和構造のＳｉ層とを順次積層した半導体層を用いたＣＭＯＳの構造を示した図。
【図５】本発明の半導体層と、その上に積層するＳｉ層の構造を示した図。
【図６】本発明の半導体装置の一例を示した図。
【図７】本発明の半導体装置の一変形例を示した図。
【図８】本発明の半導体装置の製造工程を示した図。
【図９】本発明の半導体装置の製造工程（図８の続き）を示した図。
【図１０】Ｓｉ結晶上に、エピタキシャル成長法を用いてＳｉ１−ＸＧｅＸ層を形成させた際のＳｉ１−ＸＧｅＸ層中のＧｅ濃度と臨界膜厚との関係を示したグラフ。
【符号の説明】
１    Ｓｉ基板
２    圧歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉＧｅ層
３    緩和構造のＳｉＧｅ層
４    ｍｉｓｆｉｔ層
５    引張歪構造のＳｉ層
６    素子分離領域
７    Ｐウエル領域
８    Ｎウエル領域
９    ゲート絶縁膜
１０  ＮＭＯＳソース・ドレイン領域
１１  ＮＭＯＳゲート電極
１２  ＰＭＯＳソース・ドレイン領域
１３  ＰＭＯＳゲート電極
１４  配線
１５  緩和構造のＳｉ層
１６  圧縮歪（ウェハー平面方向に圧縮歪を持つ）構造のＳｉ１−ＸＧｅＸ層
１７  引張歪（ウェハー断面上下方向に引張歪を持つ）構造のＳｉ１−ＸＧｅＸ層
１８  ゲート電極となる材料の層
１９  フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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