(57)【要約】【課題】従来のファイナル検査トリミングでは、経験値からトリミング条件を求めるために精度のよいトリミングが出来なかった。【解決手段】仮トリミング回路１３０を備えることによって、本番トリミング前の仮トリミングを行って、各パラメータを測定することによりトリミング条件を決定した後、本番トリミングを行う。本番トリミング後には、ディセーブル回路１１５によって、先に行った仮トリミング回路による操作は無効となる。【選択図】図１
2005057184.tif 000002
【特許請求の範囲】
【請求項１】
電源供給ラインに接続された第一の外部端子と、本番トリミングを行うトリミング処理回路と、前記トリミング処理回路に接続され、以後すべてのトリミング操作を無効にするディセーブル回路と、同じく前記トリミング処理回路に接続され、前記トリミング処理回路による本番トリミングを行う前に、仮トリミングを行い、そののちディセーブル回路により、一度行った仮トリミングを無効とできる仮トリミング回路と、電源供給ラインの電圧を基準電圧と比較し、前記トリミング処理回路や前記仮トリミング回路や前記ディセーブル回路に出力する第一のコンパレータと、電源供給ラインの電圧を基準電圧と比較し、前記セレクター回路に出力する第二のコンパレータと、前記第一のコンパレータの出力信号を積算処理し、前記トリミング処理回路や前記仮トリミング回路や前記ディセーブル回路に出力するセレクター回路と、トリミング操作をイネーブル／ディセーブルに設定する第二の外部端子とを具備することを特徴とするトリミング回路。
【請求項２】
前記仮トリミング回路が、一度仮トリミングを行った後は、前記ディセーブル回路が非アクティブである間は、仮トリミング状態に固定され、前記ディセーブル回路がアクティブになった後は、仮トリミングが無効となることを特徴とする請求項１記載のトリミング回路。
【請求項３】
前記仮トリミング回路が、一度仮トリミングを行った後、前記トリミング処理回路により本番トリミングを行う際は、一時的に仮トリミングを解除できることを特徴とする請求項１記載のトリミング回路。
【請求項４】
前記セレクター回路に前記トリミング処理回路が一個もしくは複数個接続され、前記セレクター回路により必要に応じてそれぞれの前記トリミング回路を操作できることを特徴とした請求項１記載のトリミング回路。
【請求項５】
前記仮トリミング回路が、複数個ある前記トリミング回路の全部もしくは、一部に接続された請求項２記載のトリミング回路。
【請求項６】
電源供給ラインに接続された第一の外部端子の電圧を操作することにより、半導体製造工程の組み立て工程後のファイナル検査時に、本番トリミングを行うトリミング方法において、本番トリミングを行う前に、仮トリミングを行い、トリミング後の各パラメータを測定した上で本番トリミングを行うことを特徴とするトリミング方法。
【請求項７】
一度仮トリミングを行った後、ファイナルトリミングを行うことで前記仮トリミングが無効となることを特徴とする請求項６記載のトリミング方法。
【請求項８】
一度仮トリミングを行った後、本番トリミングを行う際は、一時的に仮トリミングを解除できることを特徴とする請求項６記載のトリミング方法。
【請求項９】
複数個あるすべてのトリミング条件に対し、選択的に仮トリミングを行うことを特徴とした請求項６記載のトリミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トリミング回路およびトリミング方法に関する。
【背景技術】
【０００２】
従来のトリミング技術として、特許文献１がある。図４は、従来のトリミング回路の回路構成を示す図である。このトリミング回路では、それまでウエハ上で行っていた各パラメータのトリミングを、組立後のファイナル検査時に行うことで、パッケージと、チップの膨張係数の違いから生じる応力の影響によるパラメータの変動を無視することができる。
【０００３】
以下、図４を参照しながら従来のトリミング技術を説明する。
【０００４】
図４のトリミング回路は、トリミング処理回路１１９と、トリミング処理回路１１９に接続されたディセーブル回路１１５と、トリミング処理回路１１９とディセーブル回路１１５に接続されたセレクター回路１１３から構成される。外部端子の一つであるコントロールピンは、内部で電源供給ラインＶＤＤに接続されており、さらに、セレクター回路１１３には外部端子の一つであるファンクションピン２の信号が入力される。
【０００５】
セレクター回路１１３は、デコーダー回路１２５と、カウンター回路１２３とコンパレータ１２１で構成されている。コンパレータ１２１は、そのしきい値がヒステリシスをもっており、４．８Ｖと５．８Ｖに設定されている。コンパレータ１２１のもう一方の入力端子には、電源供給ラインＶＤＤが接続されており、コントロールピンの電圧を４．３Ｖと６．４Ｖに上下させて操作することによってコンパレータの出力を切り替えることができる。コンパレータ１２１の出力信号は、カウンター回路１２３で積算されたのち、デコーダー回路１２５によって処理され、ディセーブル回路１１５や、トリミング処理回路１１９への出力信号に変換される。また、デコーダー回路１２５には、ファンクションピン２の信号が入力されているため、ファンクションピンの入力信号を切り替えることで、デコーダー回路１２５の出力信号を制御することができる。
【０００６】
トリミング処理回路１１９は、ツェナーダイオード１８１と、そのアノードに接続されたトランジスタ１８５と、トランジスタ１８５のドレインに接続された微小定電流源１９１と、同じく、ツェナーダイオード１８１のアノードに接続されたトランジスタ１８３と、トランジスタ１８３のゲートに接続された定電流源１８９と、同じくトランジスタ１８３のゲートに接続されたトランジスタ１７９と、微小定電流源１９１に接続されたトランジスタ１８７により構成される。
【０００７】
トランジスタ１８７はドレインとソースがショートされ、さらにそのゲートは、トランジスタ１８５のゲートに接続されている。
【０００８】
トランジスタ１７９のソースにはセレクター回路１１３の出力ライン１３７が接続され、ゲートには、トランジスタ１５５を介して、インバータ１４５が接続され、インバータ１４５には、６．２Ｖのしきい値をもつコンパレータ１４３が接続されている。
【０００９】
このように構成されたトリミング処理回路１１９は、セレクター回路１１３の出力ライン１３７がハイレベルのときにトランジスタ１７９のゲートにハイレベルの信号が入力されると、定電流源１８９の電流がトランジスタ１７９の能力に比べ十分に小さいために、トランジスタ１８３がオンとなり、このとき、さらにＶＤＤを１１Ｖ程度まで上げ、ツェナーダイオード１８１に４０ｍＡ程度の電流を印加すると、ツェナーダイオード１８１はショートされ、トランジスタ１８５のソースはＶＤＤにショートされる。この結果、つまり、トランジスタ１８７のサイズが大きくなったことになり、トランジスタ１８７のゲートに接続されるすべてのミラー回路のミラー比が変更される。
【００１０】
ディセーブル回路１１５は、ツェナーダイオード１４９と、そのアノードに接続された微小定電流源１５７と、同じく、ツェナーダイオード１４９のアノードに接続されたトランジスタ１５１と、トランジスタ１５１のゲートに接続された微小定電流源１５３と、同じくトランジスタ１５１のゲートに接続されたトランジスタ１４７により構成される。
【００１１】
トランジスタ１４７のソースにはセレクター回路１１３の出力ライン１４１が接続され、ゲートには、前述のインバータ１４５が接続される。なお、微小定電流源１５７は、１μＡ程度の微小な電流を出力するものである。
【００１２】
ツェナーダイオード１４９のアノードには、トランジスタ１５５のゲートと、インバータ１５９が接続され、インバータ１５９の出力には、トランジスタ１６１のゲートが接続され、トランジスタ１６１のソースは、ＶＤＤに接続され、トランジスタ１６１のドレインは、トランジスタ１５５のドレインとトランジスタ１７９のゲートに接続される。
【００１３】
このように構成されたディセーブル回路１１５は、セレクター回路１１３の出力ライン１４１がハイレベルのときに、ＶＤＤを６．２Ｖ以上にすると、トランジスタ１４７のゲートにハイレベルの信号が入力され、定電流源１５３の電流がトランジスタ１４７の能力に比べ十分に小さいために、トランジスタ１５１がオンとなり、このとき、さらにＶＤＤを１１Ｖ程度まで上げ、ツェナーダイオード１４９に４０ｍＡ程度の電流を印加すると、ツェナーダイオード１４９はショートされ、トランジスタ１５５はオフとなり、インバータ１５９の入力信号は、ハイレベルで固定されるため、トランジスタ１６１はオンとなり、ディセーブル回路１１５が一度アクティブになる。この結果、つまり、ディセーブル回路１１５が一度アクティブになると、トリミング処理回路１１９のトランジスタ１７９のゲートは、ハイレベルで固定され、以後、トリミング処理回路１１９に対するすべての操作は無効となる。
【００１４】
また、トリミング処理回路１１９を複数個接続することにより、トリミング条件を増やすことができる。
【００１５】
図５は、トリミング時のＶＤＤへの入力電圧を示す。図５に示すように４．３Ｖと６．４Ｖを順に入力すると、セレクター回路によってＳ１のタイミングでセレクター回路の出力１３７がハイレベルとなり、このときさらにＶＤＤを１１．２Ｖまで上げると、ツェナーダイオード１８１がショートされる。さらにＶＤＤに順に４．３Ｖと６．４Ｖを入力し、Ｓ１０のタイミングでＶＤＤを１１．２Ｖまで上げると、ディセーブル回路により、以後すべてのトリミング操作が無効となる。
【特許文献１】米国特許第６３８８８５３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来のトリミング回路およびトリミング方法では、一度トリミングを行うと、もとに戻すことはできないため、トリミング後の各パラメータは、経験値より予測するしかない。したがって、工程ばらつきにより、トリミング後のパラメータが経験値より大きくずれた場合には、精度よいトリミングができないという課題がある。
【００１７】
本発明は、このような問題を解決するものであり、ファイナル検査で行うトリミングにおいて、まず仮トリミングを行い、トリミング後のパラメータを測定した上で、本番トリミングを行うことにより、精度のよいトリミングを行うことを可能とするトリミング回路およびトリミング方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明のトリミング回路は、電源供給ラインに接続された第一の外部端子と、トリミング回路をイネーブル／ディセーブルに設定する第二の外部端子と、本番トリミングを行うトリミング処理回路と、前記トリミング処理回路に接続され、以後すべてのトリミング操作を無効にするディセーブル回路と、同じく前記トリミング処理回路に接続され、前記トリミング処理回路による本番トリミングを行う前に、仮トリミングを行い、ディセーブル回路により、一度行った仮トリミングを無効とできる仮トリミング回路と、電源供給ラインの電圧を基準電圧と比較し、前記トリミング処理回路や前記仮トリミング回路や前記ディセーブル回路に出力する第一のコンパレータと、電源供給ラインの電圧を基準電圧と比較し、前記セレクター回路に出力する第二のコンパレータと、前記コンパレータの出力信号を積算処理し、前記トリミング処理回路や前記仮トリミング回路や前記ディセーブル回路に出力するセレクター回路とを具備することを特徴とする。
【００１９】
本発明のトリミング方法は、組立後のファイナル検査時に行うトリミング方法において、まず仮トリミングを行い、次に本番トリミングを行い、最後にファイナルトリミングを行うことを特徴とする。
【発明の効果】
【００２０】
以上のように、本発明のトリミング回路及びトリミング方法によれば、組立後のファイナル検査時にトリミングを行うことで、パッケージと、チップの膨張係数の違いから生じる応力の影響によるパラメータの変動を無視することができるとともに、本番トリミングを行う前に仮トリミングを行うことで、より精度のよいトリミングを可能とする。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を、図面に基づいて具体的に説明する。図１は、本発明のトリミング回路に係る実施の形態の一例を示す回路図である。
【００２２】
図１のトリミング回路は、トリミング処理回路１１９と、トリミング処理回路１１９に接続されたディセーブル回路１１５と、同じく、トリミング処理回路１１９に接続された仮トリミング回路１３０と、トリミング処理回路１１９とディセーブル回路１１５と仮トリミング回路１３０に接続されたセレクター回路１１３から構成される。外部端子の一つであるコントロールピンは、内部で電源供給ラインＶＤＤに接続されており、さらに、セレクター回路１１３には外部端子の一つであるファンクションピン２の信号が入力される。
【００２３】
セレクター回路１１３は、デコーダー回路１２５と、カウンター回路１２３とコンパレータ１２１で構成されている。コンパレータ１２１は、そのしきい値がヒステリシスをもっており、例えば４．８Ｖと５．８Ｖに設定されている。コンパレータ１２１のもう一方の入力端子には、電源供給ラインＶＤＤが接続されており、コントロールピンの電圧を例えば４．３Ｖと６．４Ｖに上下させて操作することによってコンパレータ１２１の出力を切り替えることができる。コンパレータ１２１の出力信号は、カウンター回路１２３で積算されたのち、デコーダー回路１２５によって処理され、ディセーブル回路１１５や、トリミング処理回路１１９への出力信号に変換される。また、デコーダー回路１２５には、ファンクションピン２の信号が入力されているため、ファンクションピンの入力信号を切り替えることで、デコーダー回路１２５の出力信号を制御することができる。
【００２４】
トリミング処理回路１１９は、ツェナーダイオード１８１と、そのアノードに接続されたトランジスタ１８５と、トランジスタ１８５のドレインに接続された微小定電流源１９１と、同じく、ツェナーダイオード１８１のアノードに接続されたトランジスタ１８３と、トランジスタ１８３のゲートに接続された微小定電流源１８９と、同じくトランジスタ１８３のゲートに接続されたトランジスタ１７９と、微小定電流源１９１に接続されたトランジスタ１８７により構成される。
【００２５】
トランジスタ１８７はドレインとソースがショートされ、さらにそのゲートは、トランジスタ１８５のゲートに接続されている。
【００２６】
トランジスタ１７９のソースにはセレクター回路１１３の出力ライン１３７が接続され、ゲートには、トランジスタ１５５を介して、インバータ１４５が接続され、インバータ１４５には、６．２Ｖのしきい値をもつコンパレータ１４３が接続されている。
【００２７】
このように構成されたトリミング処理回路１１９は、セレクター回路１１３の出力ライン１３７がハイレベルのときにトランジスタ１７９のゲートにハイレベルの信号が入力されると、定電流源１８９の電流がトランジスタ１７９の能力に比べ十分に小さいために、トランジスタ１８３がオンとなり、このとき、さらにＶＤＤを１１Ｖ程度まで上げ、ツェナーダイオード１８１に４０ｍＡ程度の電流を印加すると、ツェナーダイオード１８１はショートされ、トランジスタ１８５のソースはＶＤＤにショートされる。この結果、つまり、トランジスタ１８７のサイズが大きくなったことになり、トランジスタ１８７のゲートに接続されるすべてのミラー回路のミラー比が変更される。
【００２８】
ディセーブル回路１１５は、ツェナーダイオード１４９と、そのアノードに接続された定電流源１５７と、同じく、ツェナーダイオード１４９のアノードに接続されたトランジスタ１５１と、トランジスタ１５１のゲートに接続された定電流源１５３と、同じくトランジスタ１５１のゲートに接続されたトランジスタ１４７により構成される。
【００２９】
トランジスタ１４７のソースにはセレクター回路１１３の出力ライン１４１が接続され、ゲートには、前述のインバータ１４５が接続される。
【００３０】
ツェナーダイオード１４９のアノードには、トランジスタ１５５のゲートと、インバータ１５９が接続され、インバータ１５９の出力には、トランジスタ１６１のゲートが接続され、トランジスタ１６１のソースは、ＶＤＤに接続され、トランジスタ１６１のドレインは、トランジスタ１５５のドレインとトランジスタ１７９のゲートに接続される。
【００３１】
このように構成されたディセーブル回路１１５は、セレクター回路１１３の出力ライン１４１がハイレベルのときに、ＶＤＤを６．２Ｖ以上にすると、トランジスタ１４７のゲートにハイレベルの信号が入力され、定電流源１５３の電流がトランジスタ１４７の能力に比べ十分に小さいために、トランジスタ１５１がオンとなり、このとき、さらにＶＤＤを１１Ｖ程度まで上げ、ツェナーダイオード１４９に４０ｍＡ程度の電流を印加すると、ツェナーダイオード１４９はショートされ、トランジスタ１５５はオフとなり、インバータ１５９の入力信号は、ハイレベルで固定されるため、トランジスタ１６１はオンとなり、ディセーブル回路１１５が一度アクティブになる。この結果、つまり、ディセーブル回路１１５が一度アクティブになると、トリミング処理回路１１９のトランジスタ１７９のゲートは、ハイレベルで固定され、以後、トリミング処理回路１１９に対するすべての操作は無効となる。
【００３２】
仮トリミング回路１３０は、トリミング処理回路１１９のツェナーダイオード１８１に接続されたトランジスタ２００と、トランジスタ２００のゲートに接続された定電流源２１１と、同じくトランジスタ２００のゲートに接続されたトランジスタ２０２と、トランジスタ２０２のゲートに接続されたトランジスタ２０６と、トランジスタ２０２のソースに接続されたトランジスタ２０４と、同じくトランジスタ２０２のソースに接続されたトランジスタ２０３と、トランジスタ２０４のソースに接続されたツェナーダイオード２１０と、トランジスタ２０４のゲートに接続されたＮＯＲ回路２１２より構成される。
【００３３】
トランジスタ２０６のゲートとドレインはショートされ、ＮＯＲ回路２１２の一方の入力端子にはツェナーダイオード１４９のアノードが接続され、もう一方の入力には、セレクター回路１１３の出力ライン１３８が接続され、トランジスタ２０３のゲートには、セレクター回路１１３の出力ライン１３９が接続され、トランジスタ２０３のソースは、ＶＤＤに接続される。
【００３４】
このように構成された仮トリミング回路１３０は、セレクター回路１１３の出力ライン１３９がハイレベルで、出力１３８がローレベルのとき、ディセーブル回路１１５がまだ非アクティブであると、ＮＯＲ回路２１２の出力は、ハイレベルとなり、トランジスタ２０４がオン、トランジスタ２０３もオンとなり、このとき、さらにＶＤＤを１１Ｖ程度まで上げ、ツェナーダイオード２１０に４０ｍＡ程度の電流を印加すると、ツェナーダイオード２１０はショートされる。この結果、トランジスタ２０２に電流が流れ、この電流が定電流源２１１の電流より十分に大きいために、トランジスタ２００のゲートはローレベルが入力され、トランジスタ２００はオンとなり仮トリミング回路がアクティブになる。したがって、この仮トリミング回路をアクティブにすることにより、トランジスタ２００と並列に接続されているツェナーダイオード１８１をショートしたことになる。ここでトリミング操作を中断しても、トランジスタ２００はオンの状態で保たれるため、このようにトリミング処理回路１１９を仮トリミングした状態で各パラメータを調べることができる。そして、再度トリミング操作を行い、本番トリミングを行う。本番トリミング後に、ディセーブル回路１１５をアクティブにすると、ＮＯＲ回路２１２の出力は、ローレベルで固定されるため、トランジスタ２０４がオフとなり、トランジスタ２０２に電流が流れなくなり、トランジスタ２００がオフで固定され、２度と仮トリミング回路がアクティブになることはなくなる。
【００３５】
図２は、仮トリミング時のＶＤＤへの入力電圧を示す。図２に示すように４．３Ｖと６．４Ｖを順に入力すると、セレクター回路１１３によってＳ１のタイミングでセレクター回路１１３の出力１３９がローレベルとなり、トランジスタ２０３がオンとなる。このときさらにＶＤＤを１１．２Ｖまで上げると、ツェナーダイオード２１０がショートされ、仮トリミング回路１３０がアクティブになる。これでトリミング操作をいったん終了し、仮トリミング後の各パラメータを測定する。ここで、通常動作時は、セレクター回路の出力１３７、１３８、１３９、１４１はローレベルであるため、トランジスタ２０４はオンで固定されている。最終トリミング条件を決定し、次に本番トリミングを行う。図２の仮トリミング時と同様に、４．３Ｖと６．４Ｖを順に入力して、Ｓ２のタイミングで、セレクター回路１１３の出力１３７と、出力１３８がハイレベルとなり、ＮＯＲ回路２１２の出力がローレベルとなって、トランジスタ２０４がオフ、トランジスタ１８３がオンとなり、結果、トランジスタ２００がオフとなるから、先程の仮トリミングが一旦解除される。このときさらにＶＤＤに１１Ｖ程度を入力すると、ツェナーダイオード１８１がショートされる。次にＳ１０のタイミングで、セレクター回路１１３の出力１４１がハイレベルとなり、トランジスタ１５１がオンとなり、このときさらにＶＤＤを１１．２Ｖまで上げると、ツェナーダイオード１４９がショートされ、ディセーブル回路１１５がアクティブとなる。この結果、ＮＯＲ回路の出力がローレベルで固定され、トランジスタ２０４がオフとなり、仮トリミング回路１３０の先に行った操作は無効となる。また、トランジスタ１８３のゲートもローレベルに固定されるため、以後すべてのトリミング操作が無効となる。
【００３６】
さらに、請求項９で述べるように、トリミング処理回路を複数個並列に接続した場合、複数のトリミング条件が存在するが、仮トリミング回路を各々のトリミング処理回路に一対一で接続してもいいし、もしくは、図３に示すように一つの仮トリミング回路１３０ですべてのトリミング処理回路１１９、１２０、１２６に対応させたり、一つの仮トリミング回路１３０で選択的に一部のトリミング処理回路に対応させてもよい。
【産業上の利用可能性】
【００３７】
本発明に係るトリミング回路及びトリミング方法は、組立後のファイナル検査時にトリミングを行うことで、回路を集積化したパッケージと、チップの膨張係数の違いから生じる応力の影響によるパラメータの変動を無視することができるとともに、本番トリミングを行う前に仮トリミングを行うことで、より精度のよいトリミングを可能とする。
【図面の簡単な説明】
【００３８】
【図１】本発明のトリミング回路に係る実施の形態の一例を示す回路図
【図２】本発明のトリミング回路の操作方法を説明するためのタイムチャート
【図３】本発明のトリミング回路に係る実施形態の一例を示す回路図
【図４】従来のトリミング回路の回路図
【図５】従来のトリミング回路の操作方法を説明するタイムチャート
【符号の説明】
【００３９】
２  ファンクションピン
１１３  セレクター回路
１１５  ディセーブル回路
１１９、１２０、１２６  トリミング処理回路
１２１  コンパレータ
１２３  カウンター回路
１２５  デコーダー回路
１２７、１２９、１３１、１３３  カウンター回路の出力ライン
１３０  仮トリミング回路
１３７、１３８、１３９、１４１  デコーダー回路の出力ライン
１４３  コンパレータ
１４５、１５９  インバータ
１４７、１５１、１５５、１６１、１７９  トランジスタ
１４９  １８１、２１０  ツェナーダイオード
１５３、１５７、１８９、２１１  微小定電流源
１８３、１８５、１８７  トランジスタ
１９１  定電流源
２００、２０２、２０３、２０４、２０６  トランジスタ
２１２  ＮＯＲ回路
【図１】
2005057184.tif 000003
【図２】
2005057184.tif 000004
【図３】
2005057184.tif 000005
【図４】
2005057184.tif 000006
【図５】
2005057184.tif 000007