(57)【要約】【課題】本発明の課題は、ＭＯＳ集積回路上に形成する検波回路の利得のバラツキを小さくすることである。【解決手段】ｎチャネルＭＯＳトランジスタＱ１，Ｑ２は、ソースに抵抗Ｒ１，Ｒ２が接続されている。Ｒ１＝Ｒ２＝Ｒとして、ＭＯＳトランジスタＱ１と，Ｑ２の相互コンダクタンスｇｍと抵抗Ｒを、１／ｇｍ≪Ｒの関係を満たすようにすることで、ＭＯＳトランジスタＱ１，Ｑ２のドレイン電流が、入力信号と抵抗値Ｒとの比で求まるようにする。【選択図】      図１
2005269139.tif 000002
【特許請求の範囲】
【請求項１】
ドレインが共通接続された第１及び第２のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタのソースに接続された抵抗とを有し、
前記第１及び第２のＭＯＳトランジスタの相互コンダクタンスｇｍと前記抵抗の抵抗値Ｒとが、１／ｇｍ≪Ｒの関係となるようにした検波回路をＭＯＳプロセスにより形成した半導体集積回路。
【請求項２】
ドレインが共通接続された第１及び第２のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタのソースに接続された抵抗と、
前記第１及び第２のＭＯＳトランジスタに流れる電流に比例した電流を出力するカレントミラー回路と、
前記カレントミラー回路の出力側に接続される抵抗値Ｋ・Ｒの出力抵抗とを有し、
前記第１及び第２のＭＯＳトランジスタの相互コンダクタンスｇｍと前記抵抗の抵抗値Ｒとが、１／ｇｍ≪Ｒの関係となるようにした検波回路をＭＯＳプロセスにより形成した半導体集積回路。
【請求項３】
ドレインが共通接続された第１及び第２のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタのゲートにバイアス電圧を供給するバイアス回路と、
前記第１及び第２のＭＯＳトランジスタに流れる電流に比例した電流を出力するカレントミラー回路と、
前記バイアス回路から前記第１及び第２のＭＯＳトランジスタのゲートに前記バイアス電圧を供給したときに、前記第１及び第２のＭＯＳトランジスタに流れる電流とほぼ等しい電流を供給し、入力信号が０のときに、前記カレントミラー回路の出力側に発生するオフセット電圧をキャンセルするオフセットキャンセル回路とを備える検波回路をＭＯＳプロセスにより形成した半導体集積回路。
【請求項４】
ドレインが共通接続された第１及び第２のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタのソースに接続された抵抗と、
前記第１及び第２のＭＯＳトランジスタのゲートにバイアス電圧を供給するバイアス回路と、
前記第１及び第２のＭＯＳトランジスタに流れる電流に比例した電流を出力するカレントミラー回路と、
前記バイアス回路から前記第１及び第２のＭＯＳトランジスタのゲートに前記バイアス電圧を供給したときに、前記第１及び第２のＭＯＳトランジスタに流れる電流とほぼ等しい電流を前記第１及び第２のＭＯＳトランジスタに供給し、入力信号が０のときに、前記カレントミラー回路の出力側に発生するオフセット電圧をキャンセルするオフセットキャンセル回路とを備え、
前記第１及び第２のＭＯＳトランジスタの相互コンダクタンスｇｍと前記抵抗の抵抗値Ｒとが、１／ｇｍ≪Ｒの関係となるようにした検波回路をＭＯＳプロセスにより形成した半導体集積回路。
【請求項５】
前記カレントミラー回路は、電源と前記第１及び第２のＭＯＳトランジスタのドレインとの間に接続された第３のＭＯＳトランジスタと、該第３のＭＯＳトランジスタとカレントミラー回路を構成する第４のＭＯＳトランジスタからなる請求項２，３または４記載の半導体集積回路。
【請求項６】
前記カレントミラー回路は、電源と前記第１及び第２のＭＯＳトランジスタのドレインとの間に接続された第３のＭＯＳトランジスタと、該第３のＭＯＳトランジスタとカレントミラー回路を構成する第４のＭＯＳトランジスタからなり、
前記オフセット回路は、前記バイアス回路から前記第１及び第２のＭＯＳトランジスタのゲートに前記バイアス電圧を供給したときに、前記第１及び第２のＭＯＳトランジスタに流れる電流の和にほぼ等しい電流を前記第１及び第２のＭＯＳトランジスタに供給し、入力信号が０のときに、前記カレントミラー回路の出力側に発生するオフセット電圧をキャンセルするる請求項３または４記載の半導体集積回路。
【請求項７】
前記バイアス回路は、定電流源と、該定電流源の出力側に接続された第５のＭＯＳトランジスタと、該第５のＭＯＳトランジスタのソースに接続された抵抗とからなり、前記第５のＭＯＳトランジスタの相互コンダクタンスｇｍと前記抵抗の抵抗値Ｒとが、１／ｇｍ≪Ｒの関係となるようにした請求項３または４記載の半導体集積回路。
【請求項８】
前記オフセットキャンセル回路は、前記バイアス回路から供給されるバイアス電圧がゲートに供給される第６のＭＯＳトランジスタと、該第６のＭＯＳトランジスタに流れる電流の約２倍の電流を前記第１及び第２のＭＯＳトランジスタに供給するカレントミラー回路とからなる請求項３または４記載の半導体集積回路。
【請求項９】
前記オフセットキャンセル回路の第６のＭＯＳトランジスタは、ソースに抵抗が接続され、前記第６のＭＯＳトランジスタの相互コンダクタンスｇｍと前記抵抗の抵抗値Ｒとが、１／ｇｍ≪Ｒの関係となるようにした請求項８記載の半導体集積回路。
【請求項１０】
前記カレントミラー回路の出力に抵抗値がＫ・Ｒの出力抵抗Ｋ・Ｒを接続し、該出力抵抗Ｋ・Ｒの両端の出力電圧Ｖoutが、前記出力抵抗Ｋ・Ｒと前記抵抗Ｒの抵抗値の比Ｋと入力信号電圧Ｖinとから求まるようにした請求項３乃至９いずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検波回路を搭載した半導体集積回路に関する。
【背景技術】
【０００２】
ＭＯＳ集積回路基板上に増幅回路を形成する場合、ＭＯＳトランジスタは相互コンダクタンスｇｍ等のバラツキが比較的大きいことから、増幅回路の利得が設計値通りにならないことがある。例えば、受信信号レベルを検出する回路をＭＯＳトランジスタで構成した場合、ＭＯＳトランジスタの相互コンダクタンスｇｍのバラツキにより所望の信号振幅が得られないことがある。
【０００３】
特許文献１には、第１のＭＯＳトランジスタに負荷として動作する第２ＭＯＳトランジスタをカスコード接続して、所定の電圧利得を得ることが記載されている。
また、特許文献２には、プッシュプル構成の増幅回路の出力と電源との間に高インピーダンス素子を接続することで、出力電圧をＭＯＳＦＥＴのゲート電圧としきい値電圧に依存せずに電源電圧近くまで上げることが記載されている。
【特許文献１】特開２０００−１１４８８６号公報（図１）
【特許文献２】特開平７−１０６８６８号公報（図１及び段落００１８）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記の特許文献１及び２に記載された発明では、ＭＯＳトランジスタの相互コンダクタンスｇｍのバラツキにより生じる利得の変動を抑えることはできない。
また、増幅回路のＭＯＳトランジスタにバイアス電圧を供給した場合、バイアス電圧により流れる電流により、出力側にオフセット電圧が生じるという問題点もあった。
【０００５】
本発明の課題は、ＭＯＳ集積回路上に形成する検波回路の利得のバラツキを小さくすることである。また、他の課題は、検波回路のオフセット電圧を減らすことである。
【課題を解決するための手段】
【０００６】
本発明の半導体集積回路は、ドレインが共通接続された第１及び第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタのソースに接続された抵抗とを有し、前記第１及び第２のＭＯＳトランジスタの相互コンダクタンスｇｍと前記抵抗の抵抗値Ｒとが、１／ｇｍ≪Ｒの関係となるようにした検波回路をＭＯＳプロセスにより形成する。
【０００７】
この発明によれば、検波回路の出力電流をＭＯＳトランジスタの相互コンダクタンスｇｍに依存せずに決めることができるので、相互コンダクタンスｇｍのバラツキにより生じる検波回路の利得の誤差を低減できる。
なお、第１及び第２のＭＯＳトランジスタは、例えば、図１のＭＯＳトランジスタＱ１，Ｑ２に対応し、抵抗Ｒは、図１の抵抗Ｒ１，Ｒ２に対応する。
【０００８】
本発明の他の半導体集積回路は、ドレインが共通接続された第１及び第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタのソースに接続された抵抗と、前記第１及び第２のＭＯＳトランジスタに流れる電流に比例した電流を出力するカレントミラー回路と、前記カレントミラー回路の出力に接続される出力抵抗とを有し、前記第１及び第２のＭＯＳトランジスタの相互コンダクタンスｇｍと前記抵抗の抵抗値Ｒとが、１／ｇｍ≪Ｒの関係となるようにした検波回路をＭＯＳプロセスにより形成した。
【０００９】
この発明によれば、相互コンダクタンスｇｍのバラツキにより生じる検波回路の利得の誤差を低減できる。さらに、検波回路の利得を、入力信号電圧と、出力抵抗とソース抵抗の比とから求めることができるので、相互コンダクタンス及び抵抗値のバラツキによる利得の変動を抑制できる。
【００１０】
本発明の他の半導体集積回路は、ドレインが共通接続された第１及び第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタのゲートにバイアス電圧を供給するバイアス回路と、前記第１及び第２のＭＯＳトランジスタに流れる電流に比例した電流を出力するカレントミラー回路と、前記バイアス回路から前記第１及び第２のＭＯＳトランジスタのゲートに前記バイアス電圧を供給したときに、前記第１及び第２のＭＯＳトランジスタに流れる電流とほぼ等しい電流を前記第１及び第２のＭＯＳトランジスタに供給し、入力信号が０のときに、前記カレントミラー回路の出力側に発生するオフセット電圧をキャンセルするオフセットキャンセル回路とを備える。
【００１１】
この発明によれば、バイアス電圧を供給したときに、第１及び第２のＭＯＳトランジスタに流れる電流とほぼ等しい電流をオフセットキャンセル回路から第１及び第２のＭＯＳトランジスタに供給することで、無信号時のカレントミラー回路の出力電流をほぼゼロにしてオフセット電圧を低減できる。
【００１２】
なお、第１及び第２のＭＯＳトランジスタは、例えば、図１のＭＯＳトランジスタＱ１，Ｑ２に対応し、バイアス回路は、電流源ＩとＭＯＳトランジスタＱ３と抵抗Ｒ３に対応し、カレントミラー回路は、図１のＭＯＳトランジスタＱ４，Ｑ５に対応し、オフセットキャンセル回路は、図１のＭＯＳトランジスタＱ８，Ｑ６，Ｑ７に対応する。
【００１３】
本発明の他の半導体集積回路は、ドレインが共通接続された第１及び第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタのソースに接続される抵抗Ｒと、前記第１及び第２のＭＯＳトランジスタのゲートにバイアス電圧を供給するバイアス回路と、第１及び第２のＭＯＳトランジスタに流れる電流に比例した電流を出力するカレントミラー回路と、前記バイアス回路から前記第１及び第２のＭＯＳトランジスタのゲートに前記バイアス電圧を供給したとき、前記第１及び第２のＭＯＳトランジスタに流れる電流とほぼ等しい電流を前記第１及び第２のＭＯＳトランジスタに供給し、入力信号が０のときに、前記カレントミラー回路の出力側に発生するオフセット電圧をキャンセルするオフセットキャンセル回路とを備え、前記第１及び第２のＭＯＳトランジスタの相互コンダクタンスｇｍと前記抵抗の抵抗値Ｒとが、１／ｇｍ≪Ｒの関係となるようにした検波回路をＭＯＳプロセスにより形成した。
【００１４】
この発明によれば、検波回路の出力電流をＭＯＳトランジスタの相互コンダクタンスｇｍに依存せずに決めることができるので、相互コンダクタンスｇｍのバラツキによる信号利得のバラツキを少なくできる。また、無信号時の出力側のカレントミラー回路の出力電流をほぼゼロにすることができるので、検波回路のオフセット電圧を低減できる。
【００１５】
本発明の他の態様は、上記の発明において、前記カレントミラー回路は、電源と前記第１及び第２のＭＯＳトランジスタのドレインとの間に接続された第３のＭＯＳトランジスタと、該第３のＭＯＳトランジスタとカレントミラー回路を構成する第４のＭＯＳトランジスタとからなる。
【００１６】
本発明の他の態様は、上記の発明において、前記カレントミラー回路は、電源と前記第１及び第２のＭＯＳトランジスタのドレインとの間に接続された第３のＭＯＳトランジスタと、該第３のＭＯＳトランジスタとカレントミラー回路を構成する第４のＭＯＳトランジスタからなり、前記オフセット回路は、前記バイアス回路から前記第１及び第２のＭＯＳトランジスタのゲートに前記バイアス電圧を供給したときに、前記第１及び第２のＭＯＳトランジスタに流れる電流の和にほぼ等しい電流を前記第１及び第２のＭＯＳトランジスタに供給し、入力信号が０のときに、前記カレントミラー回路の出力側に発生するオフセット電圧をキャンセルする。
【００１７】
上記のように構成することで、無信号時にカレントミラー回路の第３のＭＯＳトランジスタに流れる電流をほぼゼロにできるので、検波回路の出力側のオフセット電圧を低減できる。
本発明の他の態様は、上記の発明において、前記バイアス回路は、定電流源と、該定電流源の出力側に接続された第５のＭＯＳトランジスタと、該第５のＭＯＳトランジスタのソースに接続された抵抗とからなり、前記第５のＭＯＳトランジスタの相互コンダクタンスｇｍと前記抵抗の抵抗値Ｒとが、１／ｇｍ≪Ｒの関係となるようにした。
【００１８】
このように構成することで、バイアス回路の第５のＭＯＳトランジスタの利得が、相互コンダクタンｇｍのバラツキに影響されないようになる。また、第５のＭＯＳトランジスタのソースに接続される抵抗を、第１及第２のＭＯＳトランジスタのソースに接続される抵抗の抵抗値Ｒと同じ値にすることで、それらのＭＯＳトランジスタに流れる電流の誤差を少なくできる。
【００１９】
本発明の他の態様は、上記の発明において、前記オフセットキャンセル回路は、前記バイアス回路から供給されるバイアス電圧がゲートに供給される第６のＭＯＳトランジスタと、該第６のＭＯＳトランジスタに流れる電流の約２倍の電流を前記第１及び第２のＭＯＳトランジスタに供給する第２のカレントミラー回路とからなる。
【００２０】
このように構成することで、バイアス電圧により決まる第１のＭＯＳトランジスタの電流と第２のＭＯＳトランジスタの電流の和の電流を、オフセットキャンセル回路から第１及び第２のＭＯＳトランジスタに供給することができるので、無信号時のカレントミラー回路の出力側、すなわち検波回路の出力のオフセット電圧を低減できる。
【００２１】
本発明の他の態様は、上記の発明において、前記オフセットキャンセル回路の第６のＭＯＳトランジスタは、ソースに抵抗Ｒが接続され、前記第６のＭＯＳトランジスタの相互コンダクタンスｇｍと前記抵抗の抵抗値Ｒとが、１／ｇｍ≪Ｒの関係となるようにした。
本発明の他の態様は、上記の発明において、前記カレントミラー回路の出力に出力抵抗Ｋ・Ｒを接続し、該出力抵抗Ｋ・Ｒの両端の出力電圧Ｖoutが、前記出力抵抗Ｋ・Ｒと前記抵抗Ｒの抵抗値の比Ｋと入力信号電圧Ｖinとから求まるようにした。
【００２２】
このように構成することで、出力電圧Ｖoutは、入力電圧Ｖinと、抵抗Ｒと出力抵抗Ｋ・Ｒの比Ｋとにより決まるので、相互コンダクタンスｇｍのバラツキ、抵抗値のバラツキ等による利得の誤差を少なくできる。
【発明の効果】
【００２３】
本発明によれば、半導体集積回路上に形成するＭＯＳトランジスタの相互コンダクタンスｇｍのバラツキにより生じる検波回路の利得の誤差を低減できる。また、検波回路のオフセット電圧を低減できる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態を図面を参照して説明する。図１は、本発明の第１の実施の形態の検波回路１１の回路図である。以下に述べる検波回路１１は、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを形成できるＣＭＯＳプロセスにより製造される半導体集積回路、例えば、ＦＭ、ＡＭラジオ受信機用半導体集積回路基板上に搭載される。
【００２５】
図１は、本発明の第一の実施形態に係る検波回路（増幅回路）の回路構成を示す図である。
本実施例に係る検波回路１１は、例えば、図２に示す多段接続されたリミッタ回路の各段のリミッタアンプの出力側に接続される。
【００２６】
図２に示す１段目のリミッタアンプの出力Ｖ１ｐと、Ｖ１ｐに対して１８０度位相が反転した出力Ｖ１ｎとを入力とするＭＯＳトランジスタＱ１及びＱ２で構成される差動増幅回路と、この差動増幅回路に対してバイアス電圧を供給するためのＭＯＳトランジスタＱ３と、ＭＯＳトランジスタＱ４及びＱ５で構成され、入力電圧Ｖ１ｐ及びＶ１ｎに応じて各ＭＯＳトランジスタＱ１及びＱ２に流れる電流に比例した電流が流れるるカレントミラー回路と、ＭＯＳトランジスタＱ６とＱ７とで構成されるカレントミラー回路とＭＯＳトランジスタＱ８とで構成され、差動増幅回路で生じるオフセット電圧を打ち消すためのオフセットキャンセル回路と、各トランジスタＱ１、Ｑ２、Ｑ３、Ｑ８のソース側にそれぞれ接続された抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ８及びＲＳＳＩ回路出力端６に接続された抵抗Ｒｒｓｓｉとを少なくとも有する検波回路を多段接続してなる回路である。
【００２７】
電流源Ｉにより所定のバイアス電圧がゲートに印加されているトランジスタＱ１及びＱ２に、図１の検波回路１１の入力端３及び４に入力信号Ｖ１ｐ、Ｖ１ｎが入力されると、バイアス電圧に入力信号（Ｖ１ｐ、Ｖ１ｎ）が重畳される。トランジスタＱ１に入力信号が入力されると、ＭＯＳトランジスタＱ４及びＱ５で構成されるカレントミラー回路のトランジスタＱ４には入力信号に応じた電流が流れるので、１段目の検波回路１１の出力電流がトランジスタＱ５側に流れる。
【００２８】
同様にして、トランジスタＱ２に入力信号が入力されると、ＭＯＳトランジスタＱ４及びＱ５で構成されるカレントミラー回路のトランジスタＱ４には入力信号に応じた電流が流れるので、１段目の検波回路１１の出力電流がトランジスタＱ５側に流れる。
トランジスタＱ１、Ｑ２のゲート側に接続されるコンデンサＣ１，Ｃ２は、入力信号（Ｖ１ｐ、Ｖ１ｎ）の直流成分をカットするために使用される。
【００２９】
ＲＳＳＩ（Received Signal Strength Indicator）回路の出力端の抵抗をＲｒｓｓｉ、各トランジスタＱ１、Ｑ２、Ｑ３、Ｑ８のソースに接続されている抵抗をそれぞれＲ１、Ｒ２、Ｒ３、Ｒ８、１段目の検波回路１１への入力信号の電圧をΔＶ１、トランジスタが有する相互コンダクタンスをｇｍとすると、１段目の検波回路１１の出力端５に流れる電流Ｉ１は次式で表される。
Ｉ１＝ΔＶ１＊（１／（１／ｇｍ＋Ｒ））
ここで、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ８は抵抗Ｒｒｓｓｉと同じ形状かつ同じ不純物濃度で構成された抵抗であって、各抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ８、Ｒｒｓｓｉの抵抗値をそれぞれｒ１、ｒ２、ｒ３、ｒ８、ｒｒｓｓｉとした場合にＲ＝ｒ１＝ｒ２＝ｒ３＝ｒ８かつ、ｒｒｓｓｉ＝Ｋ＊Ｒ（ただし、Ｋは定数）の関係を有する。また、トランジスタＱ１、Ｑ２、Ｑ３、Ｑ８が有する相互コンダクタンスは同一であって、その値をｇｍとする。
【００３０】
本実施例では、１／ｇｍ＜＜Ｒとなる関係を有するように相互コンダクタンスｇｍを適宜調整して決定する。あるいは、１／ｇｍ＜＜Ｒとなる関係を有するように抵抗値Ｒを適宜調整して決定してもよく、相互コンダクタンスｇｍ及び抵抗値Ｒの双方を調整して決定してもよい。これによって、Ｉ１≒ΔＶ／ＲとなりトランジスタＱ１を流れる電流Ｉ１は抵抗値Ｒによって決定されることとなり、トランジスタが有する相互コンダクタンスｇｍのばらつきの影響を受けないようにすることが可能となる。
【００３１】
１／ｇｍ＜＜Ｒとなる関係とするためには、１／ｇｍの値が抵抗値Ｒに対して数％〜２０％の範囲内になるように調整する。望ましくは、１／ｇｍの値が抵抗値Ｒに対して数％〜５％の範囲となるように調整する。
また、上記抵抗値Ｒを調整するには、同じ大きさ（形状）で、注入する不純物の濃度を調整してもよく、注入する不純物の濃度や抵抗の縦・横・深さ等の大きさ（形状）を適宜調整しよもよい。また、上記各トランジスタが有する相互コンダクタンスの調整には、チャネル幅やチャネル長等によって調整する。
【００３２】
本実施例のＲＳＳＩ回路は、検波回路を７段構成としているので、各段への入力信号の電圧をΔＶ１、ΔＶ２、ΔＶ３、ΔＶ４、ΔＶ５、ΔＶ６、ΔＶ７、各段の出力電流をＩ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６、Ｉ７とすると、ＲＳＳＩ回路出力端６の出力電流Ｉｒｓｓｉ及び出力電圧Ｖｒｓｓｉは次式で表される。
Ｉｒｓｓｉ＝Ｉ１＋Ｉ２＋・・・＋Ｉ７
＝ΔＶ１＊（１／（１／ｇｍ＋Ｒ））＋・・・＋ΔＶ７＊（１／（１／ｇｍ＋Ｒ））
Ｖｒｓｓｉ＝Ｒｒｓｓｉ＊Ｉｒｓｓｉ
ここで、本実施例では上述のように１／ｇｍ＜＜Ｒの関係を有するようにトランジスタが有する相互コンダクタンスｇｍを決定するので抵抗値Ｒはキャンセルされ、結局Ｖｒｓｓｉは次式で表されることとなる。
Ｖｒｓｓｉ＝Ｋ＊（ΔＶ１＋ΔＶ２＋・・・＋ΔＶ７）
上式のように、本実施例に係るＲＳＳＩ回路出力端６に出力されるＶｒｓｓｉはＲＳＳＩ回路出力端６に接続される抵抗値Ｋ＊Ｒ（＝Ｒｒｓｓｉ）の定数Ｋ（相対比Ｋ）によって決定されることとなる。
【００３３】
また、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ８、Ｒｒｓｓｉを同じ形状かつ同じ不純物濃度にして製造時の抵抗のばらつきをなくすことで各抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ８、Ｒｒｓｓｉの抵抗値をそれぞれｒ１、ｒ２、ｒ３、ｒ８、ｒｒｓｓｉとした場合にＲ＝ｒ１＝ｒ２＝ｒ３＝ｒ８かつ、ｒｒｓｓｉ＝Ｋ＊Ｒの関係を有することが可能となり、相対比Ｋをばらつかないようにすることができる。
【００３４】
さらに、本実施例ではＭＯＳトランジスタＱ６とＱ７とで構成されるカレントミラー回路とＭＯＳトランジスタＱ８とで構成されるオフセットキャンセル回路が設けられている。トランジスタＱ８に電流Ｉが流れることによってトランジスタＱ６及びＱ７で構成される電流比１：２のカレントミラー回路のトランジスタＱ６側に電流Ｉが流れる。トランジスタＱ６側に電流Ｉが流れることによりトランジスタＱ７側に電流２Ｉが流れる。ここで、トランジスタＱ３とＱ１及びＱ２は、カレントミラー回路の構成となっているので、検波回路１１への入力振幅が０の場合であってもトランジスタＱ１及びＱ２には電流Ｉがそれぞれ流れる。しかし、検波回路１１への入力振幅が０の場合には上記トランジスタＱ７に流れる電流２Ｉは全てトランジスタＱ１及びＱ２に流れるため、トランジスタＱ４を流れる電流が０となりトランジスタＱ５の電流も０となる。
【００３５】
以上の動作により本実施例ではＭＯＳトランジスタＱ６とＱ７とで構成されるカレントミラー回路とＭＯＳトランジスタＱ８とで構成されるオフセットキャンセル回路により電流源Ｉ１の２倍の電流を流すことによって、一段目の検波回路１１の出力端５に生じるオフセット電圧を打ち消すことが可能となる。すなわち、検波回路１１への入力振幅が０の場合であっても各段の検波回路１１〜１７の出力電流を０にすることが可能となり、ＲＳＳＩ回路出力端６に現れるオフセット電圧を０にすることができる。
【００３６】
以上のように各段の検波回路１１〜１７において出力電流のオフセットをなくすことにより、入力振幅が０の場合であってもＲＳＳＩ出力電圧のオフセット電圧をなくすことが可能となり、弱電界時のＲＳＳＩ出力特性のばらつきを飛躍的に低減することが可能となる。
【００３７】
図２は、上記の検波回路１１を、ＦＭ受信機のリミッタ回路のＲＳＳＩ回路に適用した例を示している。
図２のＲＳＳＩ回路の検波回路１１〜１７として、図１の検波回路１１を使用することで、出力抵抗Ｒｒｓｓｉの両端の電圧（ＲＳＳＩ回路の検出電圧）を、ＭＯＳトランジスタの相互コンダクタンスｇｍに依存せずに決めることができる。これにより、ＭＯＳトランジスタの相互コンダクタンスgmのバラツキがあっても、検波回路の出力信号の振幅誤差を少なくできるので、弱電界時のＲＳＳＩ回路の出力電圧を正確に検出できる。
【００３８】
さらに、オフセット電圧をゼロにするためのオフセットキャンセル回路（ＭＯＳトランジスタＱ８，Ｑ６，Ｑ７等からなる回路）のＭＯＳトランジスタＱ８の相互コンダクタンスｇｍとソース抵抗Ｒ（＝Ｒ８）を、１／ｇｍ≪Ｒの関係を満たすように設計することで、ＭＯＳトランジスタＱ８のドレイン電流を相互コンダクタンスｇｍのバラツキに影響されないようにすることができる。これにより、ＭＯＳトランジスタＱ７に流れる電流を、ＭＯＳトランジスタＱ１及びＱ２に流れるドレイン電流の和と等しくでき、検波回路１１の出力側のオフセット電圧をゼロに近づけことができる。
【００３９】
次に、図３は、本発明の第２の実施の形態の検波回路の構成を示す図である。この回路は、図１の回路を簡略化したものであり、以下、図１の回路と同じ部分には同じ符号をつけて説明する。
検波回路２１は、ドレインが共通接続されたｎチャネルＭＯＳトランジスタＱ１及びＱ２と、ＭＯＳトランジスタＱ４及びＱ５とからなる。
【００４０】
ｎチャネルＭＯＳトランジスタＱ１及びＱ２のドレインには、能動負荷であるｐチャネルＭＯＳトランジスタＱ４が接続され、ゲートには１８０度の位相差を有する２つの信号Ｖip、Ｖinが入力し、ソースには、それぞれ抵抗Ｒ１，Ｒ２が接続されている。抵抗Ｒ１，Ｒ２の他端は接地されている。
【００４１】
ＭＯＳトランジスタＱ４，Ｑ５はカレントミラー回路を構成し、ＭＯＳトランジスタＱ５のドレインは抵抗Ｒｒｓｓｉに接続されている。
入力電圧をＶin、ＭＯＳトランジスタの相互コンダクタンスをｇｍ、ソース抵抗をＲとすると、ＭＯＳトランジスタのドレイン電流Ｉdは以下の式で表せる。
【００４２】
Ｉd＝Ｖin／（１／ｇｍ＋Ｒ）
ここで、トランジスタの相互コンダクタンスｇｍと抵抗Ｒが、１／ｇｍ≪Ｒの関係を満たすように設計すると、ドレイン電流Ｉdは、次のようになる。
Ｉd≒Ｖin／Ｒ
従って、相互コンダクタンスと抵抗Ｒを、１／ｇｍ≪Ｒの関係を満たすように設計すれば、検波回路２１のＭＯＳトランジスタＱ１及びＱ２のドレイン電流を、各トランジスタの相互コンダクタンスｇｍの値に依存しないようにすることができる。これにより、検波回路２１を構成するＭＯＳトランジスタＱ１及びＱ２の相互コンダクタンスgmのバラツキによる利得の誤差を低減できる。
【００４３】
さらに、各ソース抵抗Ｒ１，Ｒ２を等しい値Ｒに設計し、出力抵抗ＲｒｓｓｉをそのＫ倍の値Ｋ×Ｒに設計することで、上述した第１の実施の形態と同様に、出力電圧Ｖoutを計算する式から、抵抗Ｒが消去され、検波回路２１の出力電圧Ｖoutを、入力電圧と、ソース抵抗Ｒと出力抵抗Ｒｒｓｓｉの比Ｋから求めることができる。
【００４４】
ＣＭＯＳプロセスにおいて、ポリシリコン等で抵抗を形成する場合、抵抗値のバラツキはある程度大きくなっても、同一のプロセスで近傍の位置に形成した抵抗値のバラツキはほぼ一致するので、抵抗値の比のバラツキは非常に小さくなる。
従って、１／ｇｍ≪Ｒの関係を満たすように設計することで、ＭＯＳトランジスタの相互コンダクタンスｇｍと抵抗値Ｒのバラツキの影響を取り除き、検波回路２１の利得を正確に設計することができる。
【００４５】
本発明は、上述した実施の形態に限らず以下のように構成しても良い。
（１）図１のバイアス回路及びオフセットキャンセル回路は、ソース抵抗Ｒ３，Ｒ８を接続した回路に限らず、ソース抵抗を接続しない回路でも良い。
（２）検波回路１１は、実施の形態の構成の回路に限らず、他の回路を用いても良い。
（３）本発明は、ＲＳＳＩ回路に限らず、他の信号検出回路にも適用できる。
【図面の簡単な説明】
【００４６】
【図１】第１の実施の形態の検波回路の回路図である。
【図２】リミッタ回路の回路図である。
【図３】第２の実施の形態の検波回路の回路図である。
【符号の説明】
【００４７】
１１      検波回路
Ｑ１〜Ｑ３、Ｑ８    ｎチャネルＭＯＳトランジスタ
Ｑ４〜Ｑ７    ｐチャネルＭＯＳトランジスタ
Ｒ１〜Ｒ３、Ｒ８、Ｒｒｓｓｉ    抵抗
【図１】
2005269139.tif 000003
【図２】
2005269139.tif 000004
【図３】
2005269139.tif 000005