(57)【要約】【課題】低電圧動作が可能な半導体集積回路装置を提供すること。【解決手段】  相補の出力ノード(OUT,/OUT)と、相補の出力ノード(OUT,/OUT)間に初期電位差を、相補の出力ノード(OUT,/OUT)それぞれへの入力電流(IREF,IDATA)の入力電流量の差に応じて生じさせる電流−電圧変換部(M1,M2,M4,M5)と、相補の出力ノード(OUT,/OUT)それぞれのバイアス点をシフトし、相補の出力ノード(OUT,/OUT)間に生じた初期電位差を増幅する増幅部(M3,M6)と、相補の出力ノード(OUT,/OUT)間の増幅された電位差に基づいて、相補の出力ノードそれぞれの出力レベルを確定する出力レベル確定部(M1,M2,M4,M5,M7,M8)とを具備する。【選択図】      図１
2005285161.tif 000002
【特許請求の範囲】
【請求項１】
相補の出力ノードと、
前記相補の出力ノード間に初期電位差を、前記相補の出力ノードそれぞれへの入力電流の入力電流量の差に応じて生じさせる電流−電圧変換部と、
前記初期電位差を生じた相補の出力ノードそれぞれのバイアス点をシフトし、前記相補の出力ノード間に生じた初期電位差を増幅する増幅部と、
前記相補の出力ノード間の増幅された電位差に基づいて、前記相補の出力ノードそれぞれの出力レベルを確定する出力レベル確定部と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記増幅部は、
前記相補の出力ノードの一方に電流通路の一端を接続した第１のトランジスタと、
前記相補の出力ノードの他方に電流通路の一端を接続した第２のトランジスタとを含み、
前記相補の出力ノード間の初期電位差は、前記第１のトランジスタ、及び前記第２のトランジスタそれぞれを線形領域で動作させて生じさせ、
前記初期電位差を生じた相補の出力ノードそれぞれのバイアス点は、前記第１のトランジスタ、及び前記第２のトランジスタそれぞれを動作状態から遮断状態の方向に変化させてシフトさせることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記入力電流は、前記相補の出力ノードそれぞれに、カレントミラー回路のレプリカ電流を用いて入力されることを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【請求項４】
電流通路の一端に、第１の電源電位を受け、ゲートを第１の出力ノードに接続した第１導電型の第１のトランジスタと、
電流通路の一端に、前記第１のトランジスタからの電流と第１の入力電流とを受け、電流通路の他端を第２の出力ノードに接続し、ゲートを前記第１の出力ノードに接続した第１導電型の第２のトランジスタと、
電流通路の一端に、前記第１の電源電位を受け、ゲートを前記第２の出力ノードに接続した第１導電型の第３のトランジスタと、
電流通路の一端に、前記第３のトランジスタからの電流と第２の入力電流とを受け、電流通路の他端を前記第１の出力ノードに接続し、ゲートを前記第２の出力ノードに接続した第１導電型の第４のトランジスタと、
電流通路の一端に、前記第１の電源電位とは異なる第２の電源電位を受け、前記電流通路の他端を前記第２の出力ノードに接続し、ゲートに制御信号を受ける第２導電型の第５のトランジスタと、
電流通路の一端に、前記第２の電源電位を受け、前記電流通路の他端を前記第１の出力ノードに接続し、ゲートに前記制御信号を受ける第２導電型の第６のトランジスタと、
電流通路の一端に、前記第２の電源電位を受け、前記電流通路の他端を前記第２の出力ノードに接続し、ゲートを前記第１の出力ノードに接続した第２導電型の第７のトランジスタと、
電流通路の一端に、前記第２の電源電位を受け、前記電流通路の他端を前記第１の出力ノードに接続し、ゲートを前記第２の出力ノードに接続した第２導電型の第８のトランジスタと
を具備することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、センスアンプに関する。
【背景技術】
【０００２】
近時、半導体集積回路装置、例えば、半導体メモリ、システムＬＳＩ等の、更なる低電力化が模索されている。半導体集積回路装置の低電力化は、例えば、消費電力の削減、半導体素子の縮小、及び集積度の向上に有効な技術であるからである。
【０００３】
低電力化された半導体集積回路装置における主要な課題は、低電圧で動作する集積回路を開発することにある。例えば、半導体メモリに広く利用されるセンスアンプを考えてみる。
【０００４】
一般的なセンスアンプは、入出力ノードと参照ノードとの間に生じた微小な電位差を検知し、検知した微小な電位差に基づいて出力レベルを判定し、入出力ノードの電位を、高電位電源Ｖｄｄ、又は低電位電源Ｖｓｓ（例えば、接地電位）のいずれかに増幅し、出力レベルを確定する。一般的なセンスアンプは、いわば、電位差検知型センスアンプである。しかし、電位差検知型センスアンプは、電源電圧が低くなると、入出力ノードと参照ノードとの間に生ずる微小な電位差がさらに減少するために、その電位差を正確に判定することが難しくなる。
【０００５】
そこで、低電圧で動作するセンスアンプの候補として、電位差検知型センスアンプに代わり、電流差検知型センスアンプが注目されつつある。電流差検知型センスアンプは、入力電流値、及び参照電流値をそれぞれ電圧値に変換し、変換された電圧値の差に基づいて出力レベルを判定し、出力ノードの電位を、高電位Ｖｄｄ、又は低電位Ｖｓｓのいずれかに増幅する。電流差検知型センスアンプの先行技術のいくつかを紹介しよう。
【０００６】
図１３は第１の先行技術を示す回路図であり、例えば、特許文献１に記載される。
【０００７】
第１の先行技術は、入力電流ＩＣＥＬＬ、及び参照電流ＩＲＥＦそれぞれの電流値を電圧値に変換し、変換された電圧値の差に基づいて出力レベルを判定するセンスアンプである。第１の先行技術は、電流差検知型センスアンプの典型例といえるが、この方式では、入力電流ＩＣＥＬＬ、及び参照電流ＩＲＥＦそれぞれの電流量の絶対値が低くなると、変換後の電圧値が相対的に小さくなり、判定が難しくなる。加えて、入力ノード、及び参照ノードそれぞれに、バイアストランジスタ１０１が設けられているので、低電圧動作となった場合には、バイアストランジスタ１０１のしきい値分だけセンスマージンが小さくなる、といった事情を持つ。
【０００８】
図１４は第２の先行技術を示す回路図であり、例えば、特許文献２に記載される。
【０００９】
第２の先行技術は、入力電流ＩＣＥＬＬ、及び参照電流ＩＲＥＦそれぞれの電流量を、バイアストランジスタ１０３を通すことで電圧値に変換し、これらの電位差を、ラッチ回路によって直ちに増幅するセンスアンプである。第２の先行技術においても、バイアストランジスタ１０３が設けられているので、センスマージンは小さくなる。また、ラッチ回路がソースフォロワ型であり、ゲインがあまり大きくない。このため、センス速度が緩慢になる。第２の先行技術に限らず、電流差検知型のセンスアンプは、電流量に基づいて電圧値を生じさせるので、電流量が小さい場合には電圧値は小さくなり、動作速度は一般的に遅くなりがちである。また、第２の先行技術のラッチ回路は、ラッチ状態において、高電位Ｖｄｄから低電位Ｖｓｓに向かう電流経路ができるために、電流が常に流れた状態にあり、消費電力が大きい。
【００１０】
図１５は第３の先行技術を示す回路図であり、例えば、非特許文献１に記載される。
【００１１】
第３の先行技術は、入力電流ＩＣＥＬＬ、及び参照電流ＩＲＥＦそれぞれのレプリカ電流をカレントミラー回路によって生成し、レプリカ電流の電流量を、バイアストランジスタ１０５を通して電圧値に変換し、これらの電位差をラッチ回路によって増幅する。さらに、増幅した電位差を、もう一段設けた電圧アンプを通し、出力を確定するセンスアンプである。第３の先行技術の動作概念は、第１の先行技術の動作概念、例えば、電流量に基づいて電位差を生じさせること、及び第２の先行技術の動作概念、例えば、ラッチ回路によってそれらの電位差を増幅することを併せた形に近い。また、電圧アンプは、カレントミラー回路が用いられ、電流が常に流れた状態にあり、消費電力が大きい。
【００１２】
図１６は第４の先行技術を示す回路図である。
【００１３】
第４の先行技術は、第１、第２、第３の先行技術に比較して、さらに、低電圧動作が考慮されたセンスアンプである。第４の先行技術は２段のカレントコンベヤ（Current Conveyer）回路が用いられている。第４の先行技術はカレントコンベヤ回路を用いており、低電圧動作に適している、といえる。しかし、入力電流ＩＣＥＬＬ、及び参照電流ＩＲＥＦの電流量を、バイアストランジスタ１０７を通して電圧値に変換するので、センスマージンは小さい。また、ラッチ回路は電流が常に流れた状態にあり、消費電力も大きい。
【特許文献１】特開２００２−２３０９８９号公報
【特許文献２】特開平６−１７６５８０号公報
【非特許文献１】Y.Nishida and W.Liu, “An Interpolating Sense Circuit for Molecular Memory”, CICC, 2002. pp103-106.
【非特許文献２】Y.K.Seng and S.S.Rofail, “1.5V High Speed Low Power CMOS Current Sense Amplifier”, Electronics Letters, 1995. pp1991-1993.
【発明の開示】
【発明が解決しようとする課題】
【００１４】
この発明は上記事情に鑑み為されたもので、その目的は、低電圧動作が可能なセンスアンプを有した半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、この発明の第１態様に係る半導体集積回路装置は、相補の出力ノードと、前記相補の出力ノード間に初期電位差を、前記相補の出力ノードそれぞれへの入力電流の入力電流量の差に応じて生じさせる電流−電圧変換部と、前記初期電位差を生じた相補の出力ノードそれぞれのバイアス点をシフトし、前記相補の出力ノード間に生じた初期電位差を増幅する増幅部と、前記相補の出力ノード間の増幅された電位差に基づいて、前記相補の出力ノードそれぞれの出力レベルを確定する出力レベル確定部とを具備する。
【００１６】
また、この発明の第２態様に係る半導体集積回路装置は、電流通路の一端に、第１の電源電位を受け、ゲートを第１の出力ノードに接続した第１導電型の第１のトランジスタと、電流通路の一端に、前記第１のトランジスタからの電流と第１の入力電流とを受け、電流通路の他端を第２の出力ノードに接続し、ゲートを前記第１の出力ノードに接続した第１導電型の第２のトランジスタと、電流通路の一端に、前記第１の電源電位を受け、ゲートを前記第２の出力ノードに接続した第１導電型の第３のトランジスタと、電流通路の一端に、前記第３のトランジスタからの電流と第２の入力電流とを受け、電流通路の他端を前記第１の出力ノードに接続し、ゲートを前記第２の出力ノードに接続した第１導電型の第４のトランジスタと、電流通路の一端に、前記第１の電源電位とは異なる第２の電源電位を受け、前記電流通路の他端を前記第２の出力ノードに接続し、ゲートに制御信号を受ける第２導電型の第５のトランジスタと、電流通路の一端に、前記第２の電源電位を受け、前記電流通路の他端を前記第１の出力ノードに接続し、ゲートに前記制御信号を受ける第２導電型の第６のトランジスタと、電流通路の一端に、前記第２の電源電位を受け、前記電流通路の他端を前記第２の出力ノードに接続し、ゲートを前記第１の出力ノードに接続した第２導電型の第７のトランジスタと、電流通路の一端に、前記第２の電源電位を受け、前記電流通路の他端を前記第１の出力ノードに接続し、ゲートを前記第２の出力ノードに接続した第２導電型の第８のトランジスタとを具備する。
【発明の効果】
【００１７】
この発明によれば、低電圧動作が可能なセンスアンプを有した半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１８】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１９】
図１は、この発明の一実施形態に係る半導体集積回路装置を示す回路図である。一実施形態は、半導体集積回路装置の例として、半導体メモリセルから読み出した情報を増幅するセンスアンプを示す。一実施形態に係るセンスアンプの概要は、制御信号、例えば、センスアンプの外部から入力される制御信号/ＳＥにより、微小な電流量の差を、大きな電位差に確実に変換するものである。以下、その構成を、その動作原理に従って説明する。
【００２０】
まず、直列に接続され、それぞれのゲート電位が同じである２つのＰチャネル型トランジスタＭ１、Ｍ２を含む回路を考える（図２Ａ）。
【００２１】
このとき、ゲート電位Ｖ３の電位は充分低く、トランジスタＭ２は飽和領域で動作する、と仮定する。横軸に、トランジスタＭ１、Ｍ２のドレイン〜ソース間電圧ＶＤＳを取り、縦軸に、トランジスタＭ１、Ｍ２に流れる電流Ｉ１、Ｉ２を取ると、トランジスタＭ１、Ｍ２のＶＤＳ−Ｉ特性は、図２Ｂに示すものとなる。トランジスタＭ１に流れる電流Ｉ１の量は、トランジスタＭ２に流れる電流Ｉ２の量と同じである（Ｉ１＝Ｉ２）。従って、トランジスタＭ１のドレインとトランジスタＭ２のソースとの接続ノードの電位は、図２Ｂに示すＶ１となる。
【００２２】
ここで、トランジスタＭ２のドレイン電位Ｖ２及びゲート電位Ｖ３が一定で変わらず、接続ノードに、電流ＩＸが入ってくる場合を考える（図３Ａ）。このときのＶＤＳ−Ｉ特性を、図３Ｂに示す。
【００２３】
図３Ｂに示すように、電位Ｖ２、Ｖ３は一定であるので、バイアス点Ｖ１は高いバイアス点Ｖ´１となり、電流Ｉ１と電流Ｉ２との間には電流量の差が生じる。この電流量の差が電流ＩＸとなる。
【００２４】
次に、図２の状態においてドレイン電位Ｖ２を固定し、ゲート電位Ｖ３が僅かに高く電位Ｖ´３になった場合を考える（図４Ａ）。このときのＶＤＳ−Ｉ特性を、図４Ｂに示す。
【００２５】
図４Ｂに示すように、ドレイン電位Ｖ２は一定であるため、トランジスタＭ２のしきい値がゲート電位Ｖ３の変化に比例して見かけ上高くなる。従って、電流Ｉ２の特性は右へ少し移動し、トランジスタＭ１のゲート電位Ｖ３は高くなるため、ＶＤＳ−ＩＤＳは大きく変わり、電流量（Ｉ´１＝Ｉ´２）は少なくなる。この場合、電流Ｉ´１の電流量は、電流Ｉ´２の電流量と等しいので、バイアス点Ｖ１はバイアス点Ｖ´１となる。
【００２６】
続いて、図２の状態においてゲート電位Ｖ３を固定し、ドレイン電位Ｖ２が高くなり電位Ｖ´２となった場合を考える（図５Ａ）。このときのＶＤＳ−Ｉ特性を、図５Ｂに示す。
【００２７】
図５Ｂに示すように、ゲート電位Ｖ３が一定であるため、トランジスタＭ２の特性が変わり、バイアス点Ｖ１が高くなる（Ｖ´１）。
【００２８】
ここで、図２の状態においてバイアス点Ｖ１〜Ｖ３が可動である状態を考え、さらに、外部から接続ノードに対して電流ＩＸが入ってくる場合を考える（図６Ａ）。このときのＶＤＳ−Ｉ特性を、図６Ｂに示す。
【００２９】
図６Ｂに示すように、それぞれのバイアス点が移動し、外部から流入してくる電流ＩＸは吸収される。即ち、Ｖ１：高、Ｖ２：高、Ｖ３：高のようにバイアス点が移動する。
【００３０】
次に、図７に示すように、図２Ａに示した２段積みのＰチャネル型トランジスタ回路を２つ並列に並べ、片方の中間ノードにのみ、電流ＩＸが入り、下側に２つのＮチャネル型トランジスタＭ３、Ｍ６を含むバイアス回路を持った回路を考える。
【００３１】
ＩＸ＝０の場合、制御信号/ＳＥが“Ｈｉｇｈ”であると、図７に示す回路は、Ｉ１＝Ｉ２＝Ｉ６、Ｉ４＝Ｉ５＝Ｉ３となる安定点に落ち着く。この状態のときに、電流ＩＸが入ってくると、先に述べた通り、Ｉ２＝Ｉ６は増加する一方で、Ｉ４＝Ｉ５＝Ｉ３は減少する。この状態では、図８に示すように、Ｖ２＞Ｖ３となる。
【００３２】
トランジスタＭ３、Ｍ６の動作バイアス点を線形領域で動作させ、制御信号/ＳＥを“Ｈｉｇｈ”から“Ｌｏｗ”の方向に下げていくと、特性曲線は、図８に示すように、特性曲線（I）から特性曲線（II）に変化していく。バイアス点Ｖ２は特性曲線と電流Ｉ６との交点にあり、同様にバイアス点Ｖ３は特性曲線と電流Ｉ３との交点にある。特性曲線が特性曲線（I）から特性曲線（II）に変化していくと、特性極性（I）と電流Ｉ６、Ｉ３との交点にあったバイアス点Ｖ２、Ｖ３は、それぞれ特性曲線（II）と電流Ｉ６、Ｉ３との交点にあるバイアス点Ｖ´２、Ｖ´３へと電源電位の方向、本例では電源電位Ｖｄｄの方向にシフトされていく。本例では、Ｖ２＞Ｖ３であるので、バイアス点Ｖ２の方が先にＶｄｄ方向へと急速に上昇する。バイアス点Ｖ２、Ｖ３がそれぞれシフトされる結果、電流ＩＸを入れることでバイアス点Ｖ２、Ｖ３間に生じていた電位差（III）は、バイアス点Ｖ´２、Ｖ´３間に生ずるより大きな電位差（IV）に増幅される。
【００３３】
このように電流ＩＸを入れることで、バイアス点Ｖ２、Ｖ３間に電位差（III）を生じさせる。
【００３４】
この後、トランジスタＭ３、Ｍ６をオンからオフ、例えば、動作状態から遮断状態とする。このトランジスタＭ３、Ｍ６の状態変化の過程において、トランジスタＭ３、Ｍ６の特性曲線が変化する。バイアス点Ｖ２、Ｖ３は、特性曲線の変化に従って、本例では電源電位Ｖｄｄの方向のバイアス点Ｖ´２、Ｖ´３にシフトされ、バイアス点Ｖ２、Ｖ３間の電位差（III）が、バイアス点Ｖ´２、Ｖ´３間のより大きな電位差（IV）に、確実に安定して広がる。
【００３５】
なお、本例のように、バイアス点Ｖ２、Ｖ３は線形領域に設定し、シフト後のバイアス点Ｖ´２は飽和領域に、同じくバイアス点Ｖ´３は線形領域にそれぞれ設定されるように回路を設計すれば、電位差（IV）はより大きくなる、という利点が得られる。
【００３６】
図７に示す回路に、さらに、Ｎチャネル型トランジスタＭ７、Ｍ８のトランジスタをラッチ接続で加える（図９）。トランジスタＭ７、Ｍ８は、出力ノードＯＵＴ（バイアス点Ｖ´３）と相補出力ノード/ＯＵＴ（バイアス点Ｖ´２）との電位差を検知し、フィードバックにより、図９に示す出力ノードＯＵＴは、例えば、接地電位Ｖｓｓに増幅され、相補出力ノード/ＯＵＴは、例えば、電源電位Ｖｄｄに増幅される。この結果、出力ノードＯＵＴの電位は接地電位Ｖｓｓに、同じく相補出力ノード/ＯＵＴの電位は電源電位Ｖｄｄに確定する。図９に示す回路では、最終的に安定した状態、即ち確定状態において、電源電位Ｖｄｄから接地電位Ｖｓｓへの電流経路は存在せず、貫通電流は生じない。つまり、トランジスタＭ３、Ｍ４、Ｍ５、Ｍ６、及びＭ７がオフするためである。このように一実施形態に係るセンスアンプは、貫通電流が生じないので、消費電力も小さい、という利点も得ることができる。
【００３７】
こうした増幅回路を、半導体メモリのセンスアンプに適用すると、例えば、図１０に示す回路のようになる。
【００３８】
参照となる電流ＩＲＥＦがあり、電流ＩＤＡＴＡと比較する。ＩＲＥＦ＝ＩＸとして、ＩＤＡＴＡ＝０、例えば、ＩＲＥＦ＞ＩＤＡＴＡの場合は、上述の説明と同様である。また、ＩＤＡＴＡ≠０、例えば、ＩＲＥＦ＜ＩＤＡＴＡであっても、それぞれのバイアス点に作用する強弱がセンスアンプの左右で反転するだけであり、基本的な動作原理に差違は無い。
【００３９】
以上が一実施形態に係るセンスアンプの動作原理の説明である。図１０に示すトランジスタＭ１〜Ｍ８を機能別に分けると、図１１に示すようになる。
【００４０】
図１１に示すように、トランジスタＭ１、Ｍ２、Ｍ４、Ｍ５は、流入する電流量に応じて相補の出力ノードＯＵＴ、/ＯＵＴの初期電位差を生成し、出力ノードＯＵＴ、/ＯＵＴの電位Ｖｄｄを確定する。トランジスタＭ３、Ｍ６は、出力ノードＯＵＴ、/ＯＵＴの初期電位差を増幅する。例えば、トランジスタＭ３、Ｍ６は、初期電位差を生じた出力ノードＯＵＴ、/ＯＵＴそれぞれのバイアス点をシフトし、初期電位差を増幅する。トランジスタＭ７、Ｍ８は、出力ノードＯＵＴ、/ＯＵＴの電位Ｖｓｓを確定する。
【００４１】
このようなセンスアンプを、実際の半導体メモリシステムに組み込んだ場合、さらに、一工夫を行うことも良い。そのようなセンスアンプの一例を図１２に示す。
【００４２】
図１２に示すように、データが蓄積されたノードからの電流量をセンスするには、読み出すセルの選択信号ＳＥＬ＿ＲｊもしくはＳＥＬ＿Ｌｊを活性化し、他方（右側“Ｒ”を選択した場合は左側“Ｌ”、左側“Ｌ”を選択した場合は右側“Ｒ”）のリファレンスを活性化する。こうすることで、読み出したいデータと、リファレンスとを比較でき、データを取り出すことができる。図１２中、電流ＩＲ１〜ＩＲｊ、ＩＬ１〜ＩＬｊは、ビット線ＲＢＬ＿Ｒ、及びＲＢＬ＿Ｌに接続された半導体メモリセルが、記憶データに応じて流すセル電流であり、上述の電流ＩＤＡＴＡに相当する。電流ＩＲＥＦは、参照電流である。
【００４３】
ところで、読み出す際に共有しているビット線ＲＢＬ＿Ｒ、及びＲＢＬ＿Ｌは非常に大きな容量負荷である。大きな負荷容量を信号振幅でフルスイングすると、消費電力が大きくなる。そこで、図１２に示すように、カレントミラー回路１Ｒ、１Ｌを用い、センスアンプへの入力電流を、カレントミラー回路のレプリカ電流とする。カレントミラー回路１Ｒ、１Ｌは、ビット線をフルスイングさせずに、出力ノードＯＵＴ、/ＯＵＴに電流量差を生じさせ、センスアンプの出力を早期に確定させる。さらに、カレントミラー回路１Ｒ、１Ｌの電流レプリカ比を大きくすると、センスアンプに入力される電流量の絶対値を大きくすることができ、さらに安定した動作をもたらすことができる。カレントミラー回路１Ｒのレプリカ電流段に接続されたＮチャネル型トランジスタＭ９、及びカレントミラー回路１Ｌのレプリカ電流段に接続されたＮチャネル型トランジスタＭ１０はそれぞれ、センスアンプの入力ノードの電位を、例えば、電位Ｖｓｓ（例えば接地電位）に初期化（イコライズ）するトランジスタである。トランジスタＭ９、Ｍ１０は、制御信号/ＥＱによって制御される。制御信号/ＥＱは、センスを開始する前に“Ｈｉｇｈ”レベルとなり、センスアンプの入力ノードは、トランジスタＭ９、Ｍ１０を通じて電位Ｖｓｓに初期化される。制御信号/ＥＱは、センス時には“Ｌｏｗ”レベルとなる。
【００４４】
さらに、センスアンプは、電源接続回路３に接続される。電源接続回路３は、Ｐチャネル型トランジスタＭ１１を含み、トランジスタＭ１１は制御信号ＩＮＩにより制御される。制御信号ＩＮＩは、センス時に“Ｌｏｗ”レベルとなり、センスアンプを電源電位Ｖｄｄに接続する。制御信号ＩＮＩは、非センス時に“Ｈｉｇｈ”レベルとなり、センスアンプを電源電位Ｖｄｄから切り離し、消費電力の増加を抑える。本例の電源接続回路３は、さらに、カレントミラー回路１Ｒ、１Ｌにも接続されており、センスアンプと同様に、カレントミラー回路１Ｒ、１Ｌを、センス時に電源電位Ｖｄｄに接続し、非センス時に電源電位Ｖｄｄから切り離し、カレントミラー回路１Ｒ、１Ｌにおける消費電力の増加を抑えるようにしている。
【００４５】
以上、この発明を一実施形態により説明したが、この発明は一実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。例えば、トランジスタＭ１〜Ｍ８の導電型は、一実施形態に開示した導電型に限られるものでは無い。また、センスアンプとしては、如何なる半導体メモリにも適用することができる。例をあげるならば、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、強誘電体を用いた半導体メモリ（ＦｅＲＡＭ）、磁気抵抗効果を用いた半導体メモリ（ＭＲＡＭ）、相変化膜を用いた半導体メモリ（相変化メモリ）等を挙げることができる。
【００４６】
また、一実施形態は種々の段階の発明を含んでおり、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【００４７】
また、一実施形態は、この発明を半導体メモリに使用されるセンスアンプに適用した例に基づき説明したが、この発明はセンスアンプに限って適用されるものでは無く、例えば、アナログ−デジタルコンバータにも適用することができる。
【図面の簡単な説明】
【００４８】
【図１】図１はこの発明の一実施形態に係る半導体集積回路装置を示す回路図
【図２】図２Ａは動作原理を説明する回路例を示す回路図、図２Ｂは図２Ａに示す回路例の電圧−電流特性を示す特性図
【図３】図３Ａは動作原理を説明する回路例を示す回路図、図３Ｂは図３Ａに示す回路例の電圧−電流特性を示す特性図
【図４】図４Ａは動作原理を説明する回路例を示す回路図、図４Ｂは図４Ａに示す回路例の電圧−電流特性を示す特性図
【図５】図５Ａは動作原理を説明する回路例を示す回路図、図５Ｂは図５Ａに示す回路例の電圧−電流特性を示す特性図
【図６】図６Ａは動作原理を説明する回路例を示す回路図、図６Ｂは図６Ａに示す回路例の電圧−電流特性を示す特性図
【図７】図７は動作原理を説明する回路例を示す回路図
【図８】図８は図７に示す回路中の出力ノードＯＵＴ、/ＯＵＴのバイアス点が変動する様子を示す図
【図９】図９は動作原理を説明する回路例を示す回路図
【図１０】図１０はこの発明の一実施形態に係る半導体集積回路装置の基本構成を示す回路図
【図１１】図１１はトランジスタの機能を示す図
【図１２】図１２はこの発明の一実施形態に係る半導体集積回路装置の半導体メモリへの一適用例を示す回路図
【図１３】図１３は第１の先行技術を示す回路図
【図１４】図１４は第２の先行技術を示す回路図
【図１５】図１５は第３の先行技術を示す回路図
【図１６】図１６は第４の先行技術を示す回路図
【符号の説明】
【００４９】
Ｍ１、Ｍ２、Ｍ４、Ｍ５…Ｐチャネル型トランジスタ、Ｍ３、Ｍ６、Ｍ７、Ｍ８…Ｎチャネル型トランジスタ、１Ｒ、１Ｌ…カレントミラー回路、３…電源接続回路。
【図１】
2005285161.tif 000003
【図２】
2005285161.tif 000004
【図３】
2005285161.tif 000005
【図４】
2005285161.tif 000006
【図５】
2005285161.tif 000007
【図６】
2005285161.tif 000008
【図７】
2005285161.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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