(57)【要約】【解決手段】素子の中に２重コイルＬ１、Ｌ２を形成し、コイルＬ１の両端に信号の入力端子と出力端子をそれぞれ設け、コイルＬ２とグランド間の容量及びコイルＬ１、コイルＬ２間の分布定数容量を用いて、ローパスフィルタとした積層型フィルタ素子において、コイルＬ１を形成する第１のコイル形成用導体４ｂ，４ｄ，４ｆと、コイルＬ２を形成する第２のコイル形成用導体４ａ，４ｃ，４ｅとの間で各絶縁体層１ｃ〜１ｇを介して分布容量を形成して、その和でもって容量Ｃ１を形成し、前記分布容量は、少なくとも２つの絶縁体層において異なっている。【効果】減衰極の形成に関わるパターンの共振、反共振が発生する周波数を変化させ、所望の周波数で減衰極が得られるようになり、必要な減衰特性を満たすことができる。【選択図】        図２
2005051322.tif 000002
【特許請求の範囲】
【請求項１】
複数の絶縁体層に１層おきに交互に形成された第１のコイル形成用導体および第２のコイル形成用導体と、
いずれかの絶縁体層に形成されたグランド導体とを備え、
各絶縁体層を積層した状態で、前記１層おきに形成された第１のコイル形成用導体同士が電気的に接続され、
各絶縁体層を積層した状態で、前記１層おきに形成された第２のコイル形成用導体同士が電気的に接続され、
前記第１のコイル形成用導体の両端を信号ラインの入力及び出力として端面に延出し、
前記第１のコイル形成用導体と第２のコイル形成用導体との間で各絶縁体層を介して分布容量を形成して、その和でもって第１の容量を形成し、前記第２のコイル形成用導体と前記グランド導体との間で第２の容量を形成するように構成し、
前記第１のコイル形成用導体と第２のコイル形成用導体との間の各絶縁体層によって実現される分布容量が、少なくとも２つの絶縁体層において異なることを特徴とするフィルタ素子。
【請求項２】
前記第１のコイル形成用導体が形成された絶縁体層、及び第２のコイル形成用導体が形成された絶縁体層に、それぞれ上下層接続用導体が形成されている請求項１記載のフィルタ素子。
【請求項３】
前記分布容量の変化は、絶縁体層の厚さを異ならせることによって実現される請求項１記載のフィルタ素子。
【請求項４】
前記分布容量の変化は、絶縁体層の誘電率を異ならせることによって実現される請求項１記載のフィルタ素子。
【請求項５】
前記分布容量が、２種類あることを特徴とする請求項１〜請求項４のいずれかに記載のフィルタ素子。
【請求項６】
上記絶縁体層を積層方向に数えたときに、分布容量を形成する絶縁体層の中央に位置する絶縁体層を対称面として、前後の絶縁体層の分布容量を対称に変化させたことを特徴とする請求項１〜請求項５のいずれかに記載のフィルタ素子。
【請求項７】
前記グランド導体は、最上層又は最下層となる絶縁体層に形成されていることを特徴とする請求項１〜請求項６のいずれかに記載のフィルタ素子。
【請求項８】
第１のコイル形成用導体同士は絶縁体層中のビア導体で接続され、第２のコイル形成用導体同士は絶縁体層中のビア導体で接続されていることを特徴とする請求項１記載のフィルタ素子。
【請求項９】
前記第１のコイル形成用導体と上下層接続用導体とは、絶縁体層中のビア導体で接続され、また、前記第２のコイル形成用導体と上下層接続用導体とは、絶縁体層中のビア導体で接続されていることを特徴とする請求項２記載のフィルタ素子。
【請求項１０】
請求項１〜請求項９のいずれかに記載のフィルタ素子を搭載していることを特徴とする電子モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、フィルタ素子及び電子モジュールに関し、特にノイズ除去のためなどに使用されるフィルタ素子で、積層された絶縁体層の導体パターンで形成したインダクタンスとキャパシタンスの並列共振及び直列共振を利用して、特定周波数で急峻な減衰量が得られるフィルタ素子及びそのフィルタ素子を用いた電子モジュールに関するものである。
【０００２】
【従来技術】
従来、複数の絶縁体層にコイル断片を形成し、各絶縁体層を積層していくときに、これらのコイル断片をつなぎ合わせて周回コイルを構成し、この周回コイルのインダクタンスと、絶縁体層に形成した導電パターンとの間に形成されるキャパシタンスとを利用することにより、積層型フィルタ素子を実現した例が知られている。
【０００３】
この積層型フィルタ素子として、素子内部回路間の分布定数容量を積極的に活用したものが提案されている（例えば、特許文献１参照）。このフィルタ素子は、素子の中に２重コイルＬ１、Ｌ２を形成し、コイルＬ１の両端に信号の入力端子と出力端子をそれぞれ設け、コイルＬ２をグランドに接続し、コイルＬ１、コイルＬ２間の分布定数容量を用いて、ローパスフィルタとしたものである。
この構造のローパスフィルタは、各部の容量やインダクタンスを適切に調整することにより、特定周波数（カットオフ周波数）で所定の減衰量が得られる。
【０００４】
【特許文献１】
特開平０４−２１０８号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、カットオフ周波数で急峻な減衰量を得るために、どのような容量やインダクタンスを設定すればよいかということや、具体的な構造を決めた場合の容量やインダクタンスをどのように実現するかといったことについては、不明な要素が多くあり、設計上の大きな問題となっていた。
特に、フィルタ透過特性や反射特性における減衰極の制御は、所望の減衰特性を実現するための重要なポイントであるが、減衰極を所望のように制御することは、難しいとされていた。
【０００６】
そこで、本発明は、減衰極を制御することができ、所望の減衰特性を実現しうるフィルタ素子及び電子モジュールを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のフィルタ素子は、複数の絶縁体層に１層おきに交互に形成された第１のコイル形成用導体および第２のコイル形成用導体と、いずれかの絶縁体層に形成されたグランド導体とを備え、各絶縁体層を積層した状態で、前記１層おきに形成された第１のコイル形成用導体同士が電気的に接続され、各絶縁体層を積層した状態で、前記１層おきに形成された第２のコイル形成用導体同士が電気的に接続され、前記第１のコイル形成用導体の両端を信号ラインの入力及び出力として端面に延出し、前記第１のコイル形成用導体と第２のコイル形成用導体との間で各絶縁体層を介して分布容量を形成して、その和でもって第１の容量を形成し、前記第２のコイル形成用導体と前記グランド導体との間で第２の容量を形成するように構成し、前記第１のコイル形成用導体と第２のコイル形成用導体との間の各絶縁体層によって実現される分布容量が、少なくとも２つの絶縁体層において異なることを特徴とする。
【０００８】
このようなフィルタ素子では、前記第１のコイル形成用導体と第２のコイル形成用導体との間で各絶縁体層を介して分布容量を形成して、その和でもって第１の容量を形成しているが、前記分布容量は、少なくとも２つの絶縁体層において異なっている。これにより、減衰極の形成に関わるパターンの共振、反共振が発生する周波数を変化させ、所望の周波数で減衰極が得られるようになり、必要な減衰特性を満たすことができる。
【０００９】
前記第１のコイル形成用導体が形成された絶縁体層、及び第２のコイル形成用導体が形成された絶縁体層に、それぞれ上下層接続用導体を形成して、第１のコイル形成用導体同士、第２のコイル形成用導体同士を電気的に接続することができる。
前記分布容量の変化は、絶縁体層の厚さを異ならせることによって実現してもよく、絶縁体層の誘電率を異ならせることによって実現してもよい。
【００１０】
また、前記分布容量を２種類とすることで、製造プロセスを簡略化することができ、低コストで減衰特性のよいフィルタが得られる。
上記絶縁体層を積層方向に数えたときに、分布容量を形成する絶縁体層の中央に位置する絶縁体層を対称面として、前後の絶縁体層の分布容量を対称に変化させることで、最も制御の難しい、図６に示す３番目の減衰極が制御可能となり、優れた特性のフィルタが実現できる。
【００１１】
ここで、前記グランド導体は、最上層又は最下層となる絶縁体層に形成すれば、フィルタ素子の構成を簡単にでき、望ましい。
前記第１のコイル形成用導体同士は、絶縁体層中のビア導体で電気的に接続し、第２のコイル形成用導体同士は、絶縁体層中のビア導体で電気的に接続する構造を採用することができる。
また、上下層接続用導体を形成する場合は、前記第１のコイル形成用導体と上下層接続用導体とを絶縁体層中のビア導体で接続し、前記第２のコイル形成用導体と上下層接続用導体とを絶縁体層中のビア導体で接続することができる。
【００１２】
このようなビア導体で接続する構造を採用すれば、素子の表面に接続用導体を設ける必要がないので、素子の表面が広く使える。そこで、外部回路と接続するための入出力端子や接続端子の大きさや、互いの間隔を広げることができ、外部端子間の短絡などの不良が減り、フィルタ素子の小型化が容易となる。
本発明の電子モジュールは、前記記載のフィルタ素子を搭載していることを特徴とする。このような電子モジュールは、特性の優れた小型のフィルタを搭載できるため、電子モジュール全体の小型化と特性の向上が図れる。
【００１３】
【発明の実施の形態】
以下、本発明のノイズフィルタを図面に基づいて詳説する。
図１は本発明のフィルタ素子の外観斜視図である。また、図２は同フィルタ素子のＸ−Ｘ線断面図であり、図３は誘電体セラミック層の積層構造を示す分解斜視図となる。
本発明のフィルタ素子は、図１に示すように、複数の誘電体セラミック層で構成されたセラミック積層体１と、その外表面に形成された信号ラインの入力端子２ａと、出力端子２ｉと、ＧＮＤラインの端子３とで構成されるチップ部品である。
【００１４】
セラミック積層体１は、図２に示すように、一番下に位置する誘電体セラミック層１ａから一番上に位置する誘電体セラミック層１ｉまで、９層の積層構造となっている。なお、本発明は、複数層が積層されていればよく、９層に限定されるものではない。
本発明のフィルタ素子には、２つのコイルＬ１、コイルＬ２が形成され、それらの間に容量が形成されている。コイルＬ１を構成するコイル形成用導体を「第１種コイル形成用導体」といい、コイルＬ２を構成するコイル形成用導体を「第２種コイル形成用導体」という。
【００１５】
このフィルタ素子は、第１種コイル形成用導体が配列されている誘電体セラミック層と、第２種コイル形成用導体が配列されている誘電体セラミック層とが交互に積層された構造となる。したがって、第１種コイル形成用導体と、第２種コイル形成用導体とは、誘電体セラミック層に、互いに一層おきに配列される。
本発明に特徴的なことは、誘電体セラミック層の厚さが均一でなく、少なくとも２種類あることである。すなわち、誘電体セラミック層を積層方向に数えたときに、中央に位置する誘電体セラミック層１ｅを基準にして、前後の誘電体セラミック層１ｄ，１ｆの厚みが対称になるように変化している。具体的には、誘電体セラミック層１ｄ，１ｆの厚みは薄くなっている。
【００１６】
フィルタ素子の構造を以下に説明する。図２及び図３を参照して、一番下の誘電体セラミック層１ａには、ＧＮＤ導体３ａが形成され、このＧＮＤ導体３ａから二方に端子が出て、それらが前記ＧＮＤ端子３に接続している。また、誘電体セラミック層１ａには入力端子２ａにつながる入力用導体２ｂが形成されている。
次の誘電体セラミック層１ｂには、第２種コイル形成用導体４ａが形成され、かつ上下層接続用導体２ｃが第２種コイル形成用導体４ａと分離して形成されている。第２種コイル形成用導体４ａは平面図示で略Ｈ形をしており、Ｈ脚の両下端の間で、信号を概略３／４ターンさせる。これにより、コイルＬ２のインダクタンスの一部を構成する。上下層接続用導体２ｃは平面図示で略Ｉ形をしており、下の誘電体セラミック層１ａの入力用導体２ｂと、上の誘電体セラミック層１ｃの第１種コイル形成用導体４ｂとを接続する。
【００１７】
次の誘電体セラミック層１ｃには、第１種コイル形成用導体４ｂが形成され、かつ上下層接続用導体２ｄが第１種コイル形成用導体４ｂと分離して形成されている。第１種コイル形成用導体４ｂと上下層接続用導体２ｄとの位置関係は、下の第２種コイル形成用導体４ａと上下層接続用導体２ｃとの位置関係と逆になっている。第１種コイル形成用導体４ｂは平面図示で略Ｈ形をしており、Ｈ脚の両下端の間で、信号を概略３／４ターンさせる。これにより、コイルＬ１のインダクタンスの一部を構成する。信号は、下の誘電体セラミック層１ｂの上下層接続用導体２ｃにより概略１／４ターンされるので、前記第１種コイル形成用導体４ｂの３／４ターンと併せて、ほぼ１ターン周回することになる（以下同様）。上下層接続用導体２ｄは平面図示で略Ｉ形をしており、下の誘電体セラミック層１ｂの第２種コイル形成用導体４ａと、上の誘電体セラミック層１ｄの第２種コイル形成用導体４ｃとを接続する。信号は上下層接続用導体２ｄにより概略１／４ターンされるので、前記第２種コイル形成用導体４ａの３／４ターンと併せて、ほぼ１ターン周回することになる（以下同様）。
【００１８】
次の薄い誘電体セラミック層１ｄには、第２種コイル形成用導体４ｃが形成され、かつ上下層接続用導体２ｅが形成されている。第２種コイル形成用導体４ｃと上下層接続用導体２ｅとの位置関係は、下の第１種コイル形成用導体４ｂと上下層接続用導体２ｄとの位置関係と逆になっている。したがって、さらに下の第２種コイル形成用導体４ａと上下層接続用導体２ｃとの位置関係と同じ向きになっている。第２種コイル形成用導体４ｃは平面図示で略Ｈ形をしており、Ｈ脚の両下端の間で、信号を概略３／４ターンさせる。これにより、コイルＬ２のインダクタンスの一部を構成する。上下層接続用導体２ｅは平面図示で略Ｉ形をしており、下の誘電体セラミック層１ｃの第１種コイル形成用導体４ｂと、上の誘電体セラミック層１ｅの第１種コイル形成用導体４ｄとを接続する。
【００１９】
次の誘電体セラミック層１ｅには、第１種コイル形成用導体４ｄが形成され、かつ上下層接続用導体２ｆが形成されている。第１種コイル形成用導体４ｄと上下層接続用導体２ｆとの位置関係は、下の第２種コイル形成用導体４ｃと上下層接続用導体２ｅとの位置関係と逆になっている。したがって、さらに下の第１種コイル形成用導体４ｂと上下層接続用導体２ｄとの位置関係と同じ向きになっている。第１種コイル形成用導体４ｄは平面図示で略Ｈ形をしており、Ｈ脚の両下端の間で、信号を概略３／４ターンさせる。これにより、コイルＬ１のインダクタンスの一部を構成する。上下層接続用導体２ｆは平面図示で略Ｉ形をしており、下の誘電体セラミック層１ｄの第２種コイル形成用導体４ｃと、上の誘電体セラミック層１ｆの第２種コイル形成用導体４ｅとを接続する。
【００２０】
次の薄い誘電体セラミック層１ｆには、第２種コイル形成用導体４ｅが形成され、かつ上下層接続用導体２ｇが形成されている。第２種コイル形成用導体４ｅと上下層接続用導体２ｇとの位置関係は、下の第１種コイル形成用導体４ｄと上下層接続用導体２ｆとの位置関係と逆になっている。したがって、さらに下の第２種コイル形成用導体４ｃと上下層接続用導体２ｅとの位置関係と同じ向きになっている。第２種コイル形成用導体４ｅは平面図示で略Ｈ形をしており、Ｈ脚の両下端の間で、信号を概略３／４ターンさせる。これにより、コイルＬ２のインダクタンスの一部を構成する。上下層接続用導体２ｇは平面図示で略Ｉ形をしており、下の誘電体セラミック層１ｅの第１種コイル形成用導体４ｄと、上の誘電体セラミック層１ｇの第１種コイル形成用導体４ｆとを接続する。
【００２１】
次の誘電体セラミック層１ｇには、第１種コイル形成用導体４ｆが形成され、かつ上下層接続用導体２ｈが形成されている。第１種コイル形成用導体４ｆと上下層接続用導体２ｈとの位置関係は、下の第２種コイル形成用導体４ｅと上下層接続用導体２ｇとの位置関係と逆になっている。したがって、さらに下の第１種コイル形成用導体４ｄと上下層接続用導体２ｆとの位置関係と同じ向きになっている。第１種コイル形成用導体４ｆは平面図示で略Ｈ形をしており、Ｈ脚の両下端の間で、信号を概略３／４ターンさせる。これにより、コイルＬ１のインダクタンスの一部を構成する。上下層接続用導体２ｈは平面図示で略Ｉ形をしており、下の誘電体セラミック層１ｆの第２種コイル形成用導体４ｅと接続されている。
【００２２】
一番上の誘電体セラミック層１ｈには、出力端子２ｉにつながる出力用導体２ｉが形成されている。出力用導体２ｉは、平面図示でフック状をしており、信号を略半周させる。
最後に誘電体セラミック層１ｈの上に、保護用の誘電体セラミック層１ｉ（図３には示していない）が積層される。
なお、誘電体セラミック層間は、誘電体セラミック層を貫くようにビアホール導体（図３で模式的に細線で示している）５ａ〜５ｇが設けられ、入力用導体２ｂ、上下層接続用導体２ｃ、第１種コイル形成用導体４ｂ、上下層接続用導体２ｅ、第１種コイル形成用導体４ｄ、上下層接続用導体２ｇ、第１種コイル形成用導体４ｆ、出力用導体２ｉが、これらのビアホール導体５ａ〜５ｇを介して接続される。したがって、入力端子２ａと出力端子２ｉとの間が、これらの第１種コイル形成用導体、ビアホール導体、上下層接続用導体によって直列に接続されることになる。これらの部材によってコイルＬ１を構成する。
【００２３】
さらに、誘電体セラミック層間には、誘電体セラミック層を貫くようにビアホール導体（図３で模式的に細線で示している）６ａ〜６ｅが設けられている。ビアホール導体６ａ〜６ｅによって、第２種コイル形成用導体４ａ、上下層接続用導体２ｄ、第２種コイル形成用導体４ｃ、上下層接続用導体２ｆ、第２種コイル形成用導体４ｅ、上下層接続用導体２ｈが直列に接続される。これらの第２種コイル形成用導体、ビアホール導体、上下層接続用導体は、コイルＬ２を構成する。
【００２４】
しかし、コイルＬ２は、いずれの端子とも接続されないで浮遊しており、前記入力端子２ａと出力端子２ｉとの間に構成されたコイルＬ１との間で容量Ｃ１を形成し、ＧＮＤ導体３ａとの間で容量Ｃ２を形成する。容量Ｃ１は、第１種コイル形成用導体と第２種コイル形成用導体との間でそれぞれ形成される容量（分布容量という）の和となる。
この場合、前述したように、中央に位置する誘電体セラミック層１ｅを基準に数えて、前後の誘電体セラミック層１ｄ，１ｆの厚みが対称になるように薄くなっている。したがって、第１種コイル形成用導体４ｂと第２種コイル形成用導体４ｃとの間に形成される分布容量と、第１種コイル形成用導体４ｄと第２種コイル形成用導体４ｅとの間に形成される分布容量とは、他のコイル形成用導体間に形成される分布容量よりも大きくなり、分布容量の分布は、中央に位置する誘電体セラミック層１ｅを中心にして対称になる。
【００２５】
図４は、以上のフィルタ素子の等価回路図である。フィルタ素子は、以上のような構造であるから、９層の積層構造の中に３回半巻きのコイルＬ１と、３回巻きのコイルＬ２が形成される。そして、図４に示されるように、コイルＬ１とコイルＬ２との間に、分布容量Ｃ１１，Ｃ１２，Ｃ１３が形成され、その和が容量Ｃ１となり、コイルＬ２と接地との間に容量Ｃ２が形成される。このようにして形成された容量Ｃ１，Ｃ２は、図２のハッチング部分Ｃ１，Ｃ２にそれぞれ表わされている。ハッチング部分Ｃ１は、第１種コイル形成用導体４ｂ，４ｄ，４ｆと第２種コイル形成用導体４ａ，４ｃ，４ｅとの間に形成された分布容量の総和である容量Ｃ１を表し、ハッチング部分Ｃ２は、第２種コイル形成用導体４ａとＧＮＤ導体３ａとの間に形成された容量Ｃ２を表している。
【００２６】
そして容量Ｃ１を構成する分布容量は、前述したように、中央に位置する誘電体セラミック層１ｅを中心にして対称な分布となっている。
以上の構成により、信号ラインの入力端子２ａと、出力端子２ｉとの間に、前記第１種コイル形成用導体４ｂ，４ｄ，４ｆ等によって形成されたコイルＬ１が存在し、このコイルＬ１と、第２種コイル形成用導体４ａ，４ｃ，４ｅ等によって形成されたコイルＬ２との間に容量が形成され、さらにコイルＬ２とＧＮＤラインとの間に容量が形成される。したがって、ＬＣからなるローパスフィルタ素子を構成することができる。このフィルタ素子によってノイズ除去機能などを実現することができる。なお、分布容量の対称分布の効果については、後にシミュレーションの結果を見ながら説明する。
【００２７】
次に、以上のフィルタ素子の製法を簡単に説明する。
誘電体セラミック層１ａ〜１ｉの原料は、アルミナ（Ａｌ２Ｏ３），チタン酸バリウム（ＢａＴｉＯ３），二酸化チタン（ＴｉＯ２）等の誘電体セラミック材料または、これらの誘電体セラミック材料と結晶化ガラスなどの混合物からなる。
第１種コイル形成用導体４ｂ，４ｄ，４ｆ、第２種コイル形成用導体４ａ，４ｃ，４ｅ、ＧＮＤ導体３ａ、各接続ビアホール導体５ａ〜５ｇ、６ａ〜６ｅは、Ａｇなどを主成分とする導電材料によって構成する。
【００２８】
入出力端子２ａ，２ｉとＧＮＤラインの端子３は、Ａｇを主成分とする下地導体及びの表面に付着したＮｉメッキや半田メッキなどの層から構成される。
まず、前記誘電体セラミック材料を主原料とする混合物にバインダー等を混合して、プレス加工によりグリーンシートを作成し、所定位置にビアホールを貫通形成する。このとき、前述したように、中央に位置する誘電体セラミック層１ｅを中心にして対称な容量分布とするように、グリーンシートの厚みを調整する。
【００２９】
このビアホール付きのグリーンシートに、第１種コイル形成用導体４ｂ，４ｄ，４ｆ、第２種コイル形成用導体４ａ，４ｃ，４ｅ、ＧＮＤ導体３ａを形成するために、Ａｇを主成分とする導体ペーストを所定のパターンに印刷する。さらにビアホールには、前記導体ペーストを埋め込む。そして、各グリーンシートを所定の順番で積層し、プレスを行い一体化した後に、個々の形状にカットする。
それを９００℃前後で焼成することで、図１に示したような直方体形状のセラミック積層体１を作成する。さらにＡｇを主成分とする導体ペーストを用いて、印刷方式又はＤＩＰ方式により、入出力端子２ａ，２ｉとＧＮＤ端子３を、セラミック積層体１の表面に形成する。これらの入出力端子２ａ，２ｉとＧＮＤ端子３を焼き付け処理し、Ｎｉ、半田メッキを施すことにより、フィルタ素子チップが作製される。
【００３０】
以上に説明したフィルタ素子は、各絶縁体層を積層した状態で、１層おきに形成された第１種コイル形成用導体４ｂ，４ｄ，４ｆが、中間の層に形成された上下層接続用導体２ｅ，２ｇを介して接続され、１層おきに形成された第２種コイル形成用導体４ａ，４ｃ，４ｅが、中間の層に形成された上下層接続用導体２ｄ，２ｆを介して接続されていた。
しかし、上下層接続用導体を省略して、１層おきに形成された第１種コイル形成用導体４ｂ，４ｄ，４ｆを直接、ビアホール導体によって接続し、１層おきに形成された第２種コイル形成用導体４ａ，４ｃ，４ｅを直接、ビアホール導体によって接続することもできる。
【００３１】
図５は、このようなコイル形成用導体をビアホール導体によって直接接続した誘電体セラミック層の積層構造を示す分解斜視図である。図３に示したものと同一の部材には同一の符号を付し、重複説明は省略するが、図３と相違するところは、入力用導体２ｂと第１種コイル形成用導体４ｂを接続するビアホール導体７ａが設けられ、第１種コイル形成用導体４ｂと４ｄとを接続するビアホール導体７ｂが設けられ、第１種コイル形成用導体４ｄと４ｆとを接続するビアホール導体７ｃが設けられていることと、第２種コイル形成用導体４ａと４ｃとを接続するビアホール導体８ａが設けられ、第２種コイル形成用導体４ｃと４ｅとを接続するビアホール導体８ｂが設けられていることである。
【００３２】
これらのビアホール導体７ａ〜７ｃ，８ａ，８ｂは、二層に重なった誘電体セラミック層を貫通した状態でコイル形成用導体を接続しなければならない。たとえば入力用導体２ｂと第１種コイル形成用導体４ｂを接続するビアホール導体７ａは、誘電体セラミック層１ｂ，１ｃをまたがることになる。このため、フィルタ素子の製造にあたっては、２枚のグリーンシートが重なった状態で、これらのグリーンシートの同一位置になるようにビアホールをそれぞれ形成し、導体ペーストを上下のビアホールにまたがって埋め込む必要がある。
【００３３】
また、１層おきに交互に形成されたコイル形成用導体において、ビアホール導体に接続されるＨ脚の両下端の接続点は、平面視して同じ位置になると、ビアホール導体を斜めに形成しない限り、周回コイルを構成することができなくなる。ビアホール導体を斜めに形成することは困難であるので、図５の実施形態では、コイル形成用導体の接続点の位置Ｅ１，Ｅ２，Ｅ３を少しずつずらしている。これによって、ビアホール導体を垂直に形成しながら、かつ、周回コイルを構成することができる。
【００３４】
このように、図５のフィルタ素子においては、上下層接続用導体を省略できるので、導体の印刷パターンの形状を簡単にすることができる。
一方、図３のように上下層接続用導体を用いる場合は、コイル形成用導体の接続点の位置を各層同一位置に形成することができるので、コイル形成用導体のパターンが同一になり、パターンを印刷するためのマスクの数を減らすことができ、低価格化に有効である。
【００３５】
【実施例】
このようにして作製した、５層の誘電体セラミック層で容量Ｃ１を形成するフィルタ素子の特性を評価するために、Ｓパラメータのシミュレーションを行った。
各誘電体セラミック層の厚さが同一になるように作製したフィルタ素子と、誘電体セラミック層のうち、２番目と４番目の層の厚さを他の層の厚さより２０％薄くしたフィルタ素子とを作製した。
【００３６】
図６（ａ）、図６（ｂ）は、Ｓパラメータの周波数特性を示す線図であり、横軸は周波数（ＧＨｚ）を、縦軸はＳパラメータの挿入損失（Ｓ２１）の絶対値（単位ｄＢ）を表わしている。
図６（ａ）は、絶縁体層の厚さが同一になるように作製したフィルタ素子の減衰特性Ａを示し、図６（ｂ）は本発明の５層の誘電体セラミック層のうち、２番目と４番目の層の厚さを他の層の厚さより２０％薄くしたフィルタ素子の減衰特性Ｂを示す。
【００３７】
両者を比較すると、本発明の構造で作製したフィルタ素子（図６（ｂ））では３番目の減衰極が低周波側に移動しており、従来では制御できなかった広い周波数帯域に渡って優れた減衰特性が保たれている。
この構造により所望の周波数に減衰極を移動することができ、優れた減衰特性を有するフィルタを低コストで実現できる。
このようなフィルタ素子をマザーボードなどに搭載して、種々の機能を実現する電子モジュールを製作することができる。
【００３８】
以上で、本発明の実施の形態を説明したが、本発明の実施は、前記の形態に限定されるものではない。たとえば、第１種コイル形成用導体と第２種コイル形成用導体との間に形成された分布容量の分布を変えるために、絶縁体層の厚さ以外に、特定の層の誘電体セラミック材料の誘電率を、他の層の誘電体セラミック材料の誘電率と変えることにより分布容量を変えるという手段、コイル形成用導体の面積を変えるという手段をとることもできる。その他、本発明の範囲内で種々の変更を施すことが可能である。
【００３９】
【発明の効果】
以上のように、本発明のフィルタにおいては、フィルタ素子を構成する容量とインダクタンスのうち、絶縁体層の容量を変化させることで、減衰極の形成に関わるパターンの共振、反共振が発生する周波数を変化させ、所望の周波数で減衰極が得られるようになり、必要な減衰特性を満たすフィルタ素子が実現できる。また、絶縁体層の厚さ又は誘電率を２種類とすることで、製造プロセスを簡略化することができ、低コストで減衰特性のよいフィルタが得られる。さらに、分布容量を形成する絶縁体層の厚さ又は誘電率を積層方向に対称に変化させることで、従来、最も制御の難しい減衰極の制御が可能となり、優れた特性のフィルタが実現できる。
【図面の簡単な説明】
【図１】本発明のフィルタ素子の外観斜視図である。
【図２】本発明のフィルタ素子の断面図である。
【図３】誘電体セラミック層を積層構成したときの構造斜視図である。
【図４】本発明のフィルタ素子の等価回路図である。
【図５】上下層接続用導体を省略して、１層おきに形成された第１種コイル形成用導体４ｂ，４ｄ，４ｆを直接、ビアホール導体によって直接接続し、１層おきに形成された第２種コイル形成用導体４ａ，４ｃ，４ｅを直接、ビアホール導体によって直接接続した誘電体セラミック層の積層構造を示す分解斜視図である。
【図６】従来のフィルタ素子（ａ）及び本発明のフィルタ素子（ｂ）について、シミュレーションにより求めたＳパラメータの周波数特性図である。
【符号の説明】
１  セラミック積層体
１ａ〜１ｈ    誘電体セラミック層
２ａ  入力端子
２ｃ〜２ｈ    上下層接続用導体
２ｉ  出力端子
３  ＧＮＤ端子
４ｂ，４ｄ，４ｆ  第１種コイル形成用導体
４ａ，４ｃ，４ｅ  第２種コイル形成用導体
５ａ〜５ｇ    ビアホール導体
６ａ〜６ｅ    ビアホール導体
７ａ〜７ｃ  ２層貫通ビアホール導体
８ａ，８ｂ  ２層貫通ビアホール導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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