(57)【要約】【課題】  １つのメモリセルを２値記憶方式および多値記憶方式で兼用することができる不揮発性半導体記憶装置およびその制御方法を提供する。【解決手段】  本発明の不揮発性半導体記憶装置は、メモリセルからのデータ読み出し動作において、メモリセルを２値記憶素子として使用する２値記憶方式の場合に、読み出し参照電圧Ｖｒｅｆを発生してこれを選択ワード線へ供給し、メモリセルをｎ値記憶素子（ｎは３以上の整数）として使用するｎ値記憶方式の場合に、（ｎ−１）個の読み出し参照電圧Ｖｒ０〜Ｖｒ（ｎ−２）（Ｖｒ０＜Ｖｒ１＜・・・＜Ｖｒ（ｎ−２））のうちいずれか１つを発生してこれを選択ワード線へ供給する参照電圧発生手段を有し、読み出し参照電圧Ｖｒｅｆは、読み出し参照電圧Ｖｒ０より高い電圧に設定されていることを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電気的に書き換え可能で、行および列方向に配置された複数の不揮発性メモリセルと、
前記不揮発性メモリセルにアクセスするために、前記不揮発性メモリセルを行方向に選択駆動する選択ワード線と、
前記不揮発性メモリセルからのデータ読み出し動作において、前記不揮発性メモリセルを２値記憶素子として使用する２値記憶方式の場合に、読み出し参照電圧Ｖｒｅｆを発生してこれを前記選択ワード線へ供給し、前記不揮発性メモリセルをｎ値記憶素子（ｎは３以上の整数）として使用するｎ値記憶方式の場合に、（ｎ−１）個の読み出し参照電圧Ｖｒ０〜Ｖｒ（ｎ−２）（Ｖｒ０＜Ｖｒ１＜・・・＜Ｖｒ（ｎ−２））のうちいずれか１つを発生してこれを前記選択ワード線へ供給する参照電圧発生手段を有し、
前記読み出し参照電圧Ｖｒｅｆは、
前記読み出し参照電圧Ｖｒ０より高い電圧に設定されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記参照電圧発生手段は、
前記不揮発性メモリセルへのデータ書き込み動作時のベリファイにおいて、前記２値記憶方式の場合に、ベリファイ参照電圧Ｖｖｅｒｉｆｙを発生してこれを前記選択ワード線へ供給し、前記ｎ値記憶方式の場合に、（ｎ−１）個のベリファイ参照電圧Ｖｖ１〜Ｖｖ（ｎ−１）（Ｖｖ１＜Ｖｖ２＜・・・＜Ｖｖ（ｎ−１））のうちいずれか１つを発生してこれを前記選択ワード線へ供給するベリファイ参照電圧発生手段をさらに有し、
前記ベリファイ参照電圧Ｖｖｅｒｉｆｙは、
前記ベリファイ参照電圧Ｖｖ１より高い電圧に設定されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記参照電圧発生手段は、
前記選択ワード線へ供給する電圧のうち最も高い電圧値を生成し、出力する定電圧発生手段と、
前記定電圧発生手段の前記出力を分圧し、前記ベリファイ参照電圧Ｖｖ１〜Ｖｖ（ｎ−１）、前記読み出し参照電圧Ｖｒ０〜Ｖｒ（ｎ−２）、前記ベリファイ参照電圧Ｖｖｅｒｉｆｙ、および前記読み出し参照電圧Ｖｒｅｆのうち少なくとも２つを生成し、出力する分圧手段と、
前記２値記憶方式または前記ｎ値記憶方式を示す切り替え信号を受信し、これに基づいて前記分圧手段の前記出力のうち１つを選択し、前記選択ワード線へ出力する選択手段を有することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記参照電圧発生手段は、
前記切り替え信号に基づいて、前記読み出し参照電圧Ｖｒｅｆ、前記ベリファイ参照電圧Ｖｖｅｒｉｆｙ、前記読み出し参照電圧Ｖｒ０、および前記ベリファイ参照電圧Ｖｖ１のうちいずれか１つを出力することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
電気的に書き換え可能で、行および列方向に配置された複数の不揮発性メモリセルと、前記不揮発性メモリセルにアクセスするために、前記不揮発性メモリセルを行方向に選択駆動する選択ワード線を備えた不揮発性半導体記憶装置の制御方法であって、
読み出し参照電圧Ｖｒｅｆを前記選択ワード線へ出力する第１のステップと、
（ｎ−１）個（ｎは３以上の整数）の読み出し参照電圧Ｖｒ０〜Ｖｒ（ｎ−２）（Ｖｒ０＜Ｖｒ１＜・・・＜Ｖｒ（ｎ−２））のうちいずれか１つを前記選択ワード線へ出力する第２のステップと、
前記不揮発性メモリセルを２値記憶素子として使用する２値記憶方式の場合に、前記第１のステップを選択し、前記不揮発性メモリセルをｎ値記憶素子として使用するｎ値記憶方式の場合に、前記第２のステップを選択する第３のステップを有し、
前記読み出し参照電圧Ｖｒｅｆは、
前記読み出し参照電圧Ｖｒ０より高い電圧であることを特徴とする不揮発性半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性半導体記憶装置およびその制御方法に関する。特に、１つのメモリセルに２ビット（４値）以上の多ビットデータを記憶できる多値記憶方式のＥＥＰＲＯＭに適用される。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性半導体記憶装置（以下、「ＥＥＰＲＯＭ」という。）のメモリセルは、フローティング電極（電荷蓄積層）と、コントロール電極（以下、「セル制御端子」という。）を有し、記憶されるデータ値は、フローティング電極中の電荷量によって決定される。１つのメモリセルに１ビット（２値）のデータ“０”、“１”を記憶させる２値記憶方式を用いる製品（以下、「２値品」という。）の他に、近年、１つのメモリセルに２ビット（４値）以上のデータを記憶させる多値記憶方式を採用した製品（以下、「多値品」という。）が開発されている。
【０００３】
多値品は、２値品に比べ、同じメモリセル数に対してより多くのビット情報を記憶できるため、主に、画像データ、音声データなどの記録に使用されている。多値品は２値品に比べ“ビット抜けしやすい”、“アクセスが比較的遅い”などの欠点もあるが、高度なデータ圧縮技術、ＥＣＣ技術などの採用によって、これらの応用では上記の欠点が許容される程度に緩和されている。
【０００４】
一方、２値品は、その信頼性の高さや高速性を活かして、システムにとって特に重要なプログラムおよびデータの格納に使用される。例えば、電源投入直後に実行されるブートシーケンスのプログラム、ロット情報や製品のテスト情報、ユーザ情報などのＩＤコード、あるいは、不良を起こしたメモリブロックをそれ以降使用できないようにするための不良ブロック情報などがあげられる。
【０００５】
２値品、多値品はそれぞれの特性に応じた使い方がなされているが、近年のＳＯＣ（System on Chip）の登場により、１チップに２値および多値のＥＥＰＲＯＭを混在させたシステム製品が開発されるようになってきている。この場合、２値のメモリセル領域と多値のメモリセル領域を独立に形成することもできるが、メモリセル領域の利用効率を考慮すれば、同じメモリセル領域を２値記憶方式または多値記憶方式のどちらでも利用できるようにすることが望ましい。
【０００６】
２値記憶方式、多値記憶方式にかかわらず、ＥＥＰＲＯＭのメモリセルそのものは同じ構造を持つので、データの書き込み回路や読み出し回路を切り替えることで、このような目的を達成する方法（例えば、参考文献１を参照。）が提案されている。
【０００７】
しかしながら、従来の不揮発性半導体記憶装置およびその制御方法では、１つのメモリセルを２値記憶方式と多値記憶方式で兼用すると、２値記憶方式で使用した場合に、その信頼性やアクセス速度が低下してしまうという本質的な問題があった。
【０００８】
ＥＥＰＲＯＭでは、フローティング電極中に十分な正電荷が蓄積された状態（データ値“０”の状態で、以下、「消去状態」という。）にあるメモリセルは、データの読み出し動作や書き込み動作により正電荷が徐々に減少し、ついには、データがある確率で誤って“１”として読み出される不定状態となる。
【０００９】
特に、複数のメモリセルを直列に接続し、非動作セルのセル制御端子に高電圧をかけて、非動作セルを電流路として兼用するＮＡＮＤ型のＥＥＰＲＯＭでは、電流路として利用される時のリードストレスによってこの問題が加速される。（例えば、特許文献２、図２（Ｂ）を参照。）。
【００１０】
このような問題を回避するため、特許文献２では、データ記憶に消去状態を使用せず、データ値“０”およびデータ値“１”の両方を、フローティング電極中に負電荷が蓄積された状態（以下、これを「書き込み状態」という。）に割り当てる方法が提案されている。しかし、多値記憶方式では、もともと、書き込み状態に複数のデータ値を割り当てることが前提である。例えば、４値記憶方式では、データ値“１”、“２”、および“３”を書き込み状態に割り当てている。
【００１１】
したがって、上記の方法を多値記憶方式のメモリセルに適用することは、セルリークによる負電荷の減少や書き込みステップを細かくすることによるアクセス速度の低下など、多値記憶方式特有の問題をさらに加速することになる。
【００１２】
前述したように、２値記憶方式および多値記憶方式は、それぞれ適用される場面が異なり、このため、信頼性およびアクセス速度に関する要求仕様も異なっている。一例として、表１に、従来の不揮発性半導体記憶装置およびその制御方法に係わる２値記憶方式および４値記憶方式における信頼性およびアクセス速度に関する要求仕様を示す。
【表１】
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従来、これら両方式は別々の製品として、もしくは、１つの製品に両方式を実装するＳＯＣの場合でも、別々のメモリセル領域として形成され、それぞれに要求仕様を満たすように設計されていた。
【００１３】
また、１つのメモリセルを両方式で兼用する方法も提案されているが、その場合にはこれら要求仕様を同時に満たすことは容易ではなかった。
【特許文献１】特開平１１−３４５４９１号公報
【特許文献２】特開２００２−２９８５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述のごとく、従来の不揮発性半導体記憶装置およびその制御方法は、１つのメモリセルを２値記憶方式および多値記憶方式で兼用する場合に、それぞれの要求仕様を同時に満たすことが容易ではないという問題があった。
【００１５】
本発明は、上記問題点を解決するためになされたもので、１つのメモリセルを２値記憶方式および多値記憶方式で兼用することができる不揮発性半導体記憶装置およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の一態様によれば、電気的に書き換え可能で、行および列方向に配置された複数の不揮発性メモリセルと、前記不揮発性メモリセルにアクセスするために、前記不揮発性メモリセルを行方向に選択駆動する選択ワード線と、前記不揮発性メモリセルからのデータ読み出し動作において、前記不揮発性メモリセルを２値記憶素子として使用する２値記憶方式の場合に、読み出し参照電圧Ｖｒｅｆを発生してこれを前記選択ワード線へ供給し、前記不揮発性メモリセルをｎ値記憶素子（ｎは３以上の整数）として使用するｎ値記憶方式の場合に、（ｎ−１）個の読み出し参照電圧Ｖｒ０〜Ｖｒ（ｎ−２）（Ｖｒ０＜Ｖｒ１＜・・・＜Ｖｒ（ｎ−２））のうちいずれか１つを発生してこれを前記選択ワード線へ供給する参照電圧発生手段を有し、前記読み出し参照電圧Ｖｒｅｆは、前記読み出し参照電圧Ｖｒ０より高い電圧に設定されていることを特徴とする不揮発性半導体記憶装置が提供される。
【００１７】
また、本発明の別の一態様によれば、電気的に書き換え可能で、行および列方向に配置された複数の不揮発性メモリセルと、前記不揮発性メモリセルにアクセスするために、前記不揮発性メモリセルを行方向に選択駆動する選択ワード線を備えた不揮発性半導体記憶装置の制御方法であって、読み出し参照電圧Ｖｒｅｆを前記選択ワード線へ出力する第１のステップと、（ｎ−１）個（ｎは３以上の整数）の読み出し参照電圧Ｖｒ０〜Ｖｒ（ｎ−２）（Ｖｒ０＜Ｖｒ１＜・・・＜Ｖｒ（ｎ−２））のうちいずれか１つを前記選択ワード線へ出力する第２のステップと、前記不揮発性メモリセルを２値記憶素子として使用する２値記憶方式の場合に、前記第１のステップを選択し、前記不揮発性メモリセルをｎ値記憶素子として使用するｎ値記憶方式の場合に、前記第２のステップを選択する第３のステップを有し、前記読み出し参照電圧Ｖｒｅｆは、前記読み出し参照電圧Ｖｒ０より高い電圧であることを特徴とする不揮発性半導体記憶装置の制御方法が提供される。
【発明の効果】
【００１８】
本発明によれば、２値記憶方式および多値記憶方式のそれぞれにおいて参照電圧の最適値が設定されるので、両方式に対する要求仕様を満たしながら、１つのメモリセルを両方式で容易に兼用できる不揮発性半導体記憶装置およびその制御方法を実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しながら、本発明の実施例を説明する。
【００２０】
図１は、本発明の実施例に係わる不揮発性半導体記憶装置を示す回路ブロック図である。ここでは、主に、メモリセルアレイ１１からのデータ読み出しにかかわる部分を示した。
【００２１】
本発明の実施例に係わる不揮発性半導体記憶装置は、不揮発性で電気的に書き換え可能なメモリセルアレイ１１、メモリセルアレイ１１とのデータ入出力を行うデータ回路１２、アドレス情報をデコードしてアクセスするワード線を選択するワード線駆動回路１３、メモリセルアレイ１１からのデータ読み出しに必要なワード線電圧を生成する参照電圧発生回路１４、および外部とのデータ入出力を行うＩ／Ｏ回路１５を備えている。
【００２２】
メモリセルアレイ１１の行方向には、ワード線駆動回路１３に接続された複数のワード線が配置され、列方向には、データ回路１２に接続された複数のビット線が配置されている。
【００２３】
データ回路１２は、２値−４値切り替え信号（以下、「Ｍｕｌｔｉ」という。）を受信し、データ読み出し時には、メモリセルアレイ１１から読み出したデータをビット線を介して受信し、これをＭｕｌｔｉに基づいてエンコードしてＩ／Ｏ回路１５へ出力する。また、データ回路１２は、データ書き込み時には、Ｉ／Ｏ回路１５から受信したデータをＭｕｌｔｉに基づいてデコードし、これをビット線を介してメモリセルアレイ１１へ出力する。
【００２４】
参照電圧発生回路１４は、Ｍｕｌｔｉを受信し、これに基づいてデータ読み出しに必要なワード線電圧（以下、「参照電圧」という。）を生成し、ワード線駆動回路１３へ出力する。
【００２５】
ワード線駆動回路１３は、制御回路（図には示していない。）からの行アドレス情報に基づいて、アクセスするワード線を選択し、参照電圧発生回路１４から受信した参照電圧をその選択したワード線へ出力する。
【００２６】
Ｉ／Ｏ回路１５は、外部から受信した書き込みデータをデータ回路１２へ出力し、また、データ回路１２から受信した読み出しデータを外部へ出力する。
【００２７】
Ｍｕｌｔｉは、２値記憶方式（Ｍｕｌｔｉ＝“０”）または４値記憶方式（Ｍｕｌｔｉ＝“１”）を切り替える信号であり、アクセスするメモリセルのアドレス情報に基づいて制御回路で生成される。メモリセルアレイ１１のどの領域をどちらの記憶方式で使用するかは、コマンドを用いてあらかじめユーザが制御回路に設定しておく。
【００２８】
図２は、本発明の実施例に係わる不揮発性半導体記憶装置のメモリセルアレイ１１を示す回路図である。
【００２９】
本発明の実施例に係わる不揮発性半導体記憶装置のメモリセルアレイ１１は、８つの不揮発性メモリセル２１ａ〜２１ｈと２つのセル選択素子２２ａ、２２ｂを持つ複数のＮＡＮＤセル２３、不揮発性メモリセル２１ａ〜２１ｈのセル制御端子が接続され行方向に配置されたワード線（以下、「ＷＬ１〜ＷＬ８」という。）、セル選択素子２２ａ、２２ｂのゲート端子が接続され行方向に配置されたセル選択線（以下、「ＳＧ１」および「ＳＧ２」という。）、ＮＡＮＤセル２３の電流路の一端が接続され列方向に配置されたビット線（以下、「ＢＬ１〜ＢＬ４」という。）、およびＮＡＮＤセル２３の電流路の他端が接続され行方向に配置されたソース線（以下、「ＳＲＣ」という。）から構成されている。
【００３０】
ＷＬ１〜ＷＬ８、ＳＧ１、およびＳＧ２の一端はワード線駆動回路１３に接続され、ＢＬ１〜ＢＬ４の一端はデータ回路１２に接続されている。また、ＳＲＣは低位の基準電位である共通の電源線へ電気的に接続されている。
【００３１】
不揮発性メモリセル２１ａ〜２１ｈは、蓄積された電荷量によって情報を記憶するフローティング電極、読み出しおよび書き込み動作時に必要な電圧を印加するセル制御端子、およびフローティング電極に蓄積された電荷量とセル制御端子に印加された電圧値に応じて抵抗値が変化するセル電流路を有している。
【００３２】
セル選択素子２２ａ、２２ｂは、ｎ型ＭＯＳ−ＦＥＴ（以下、「ＮＭＯＳ」という。）であり、そのゲート端子（以下、「選択ゲート端子」という。）にはＳＧ１またはＳＧ２が接続されている。
【００３３】
ＮＡＮＤセル２３は、図２に示すように、セル電流が流れる電流路が直列接続となるよう８つの不揮発性メモリセル２１ａ〜２１ｈおよびその両端のセル選択素子２２ａ、２２ｂが直列に接続されている。すなわち、ＮＡＮＤセル２３は、１つの電流路、２つの選択ゲート端子、およびこれらの間に８つのセル制御端子を有している。
【００３４】
また、ＮＡＮＤセル２３は、その電流路を列方向として、行および列方向に繰り返し配置されている。
【００３５】
１つのメモリセルアレイ１１では、行方向に繰り返されるＮＡＮＤセル２３で同じ列位置にある不揮発性メモリセル２１ａ〜２１ｈのセル制御端子は、同じワード線（ＷＬ１〜ＷＬ８のうちいずれか１本）に接続されている。
【００３６】
また、同様に、同じ列位置にある選択ゲート端子は、同じセル選択線（ＳＧ１またはＳＧ２）に接続されている。
【００３７】
また、同じ行位置にあるＮＡＮＤセル２３は、その電流路の一端が同じビット線（ＢＬ１〜ＢＬ４のうちいずれか１本）に接続されている。
【００３８】
そして、すべてのＮＡＮＤセル２３で、電流路の他端は、共通の電源へＳＲＣを介して電気的に接続されている。
【００３９】
図２には、一例として、ワード線８本（ＷＬ１〜ＷＬ８）、セル選択線２本（ＳＧ１、ＳＧ２）、ビット線４本（ＢＬ１〜ＢＬ４）、およびソース線１本（ＳＲＣ）を示したが、メモリセルアレイ１１には、そのメモリセル容量に応じた必要な本数がそれぞれ配置されている。
【００４０】
次に、上述した構成を持つＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ１１における本発明の実施例に係わる基本的な読み出し動作について説明する。
【００４１】
図２に示したＮＡＮＤ型ＥＥＰＲＯＭでは、行方向に繰り返されるＮＡＮＤセル２３の同じ列位置にあるメモリセルはすべて同時に読み出される。
【００４２】
例えば、不揮発性メモリセル２１ｃのデータを読み出す場合には、まず、ＳＧ１およびＳＧ２を“Ｈ”レベルにして、セル選択素子２２ａ、２２ｂを導通状態にする。次に、ＷＬ３を除くＷＬ１、ＷＬ２、およびＷＬ４〜ＷＬ８に十分高い電圧を与え、それらのメモリセル、つまり、不揮発性メモリセル２１ａ、２１ｂ、および２１ｄ〜２１ｈが書き込み状態であるか消去状態であるかによらず、それらのセル電流路が十分に低い抵抗値の導通状態となるようにする。（以下、このような状態にあるメモリセルを「通過セル」という。）。
【００４３】
同時に、ＷＬ３に読み出し参照電圧を与えることにより、不揮発性メモリセル２１ｃのデータを読み出す。すなわち、不揮発性メモリセル２１ｃが読み出し参照電圧より高い書き込み状態であれば、不揮発性メモリセル２１ｃは非導通状態でセル電流は流れず、逆に不揮発性メモリセル２１ｃが消去状態であるか、または読み出し参照電圧より低い書き込み状態であれば、不揮発性メモリセル２１ｃは動通状態となり、ＢＬ１〜ＢＬ４から通過セルを経由してＳＲＣへセル電流が流れる。
【００４４】
このセル電流をＢＬ１〜ＢＬ４のそれぞれについて、データ回路１２で検出することによりテータの読み出しが行われる。
【００４５】
４値記憶方式の場合は、読み出し参照電圧を変えながら上記の読み出し動作を繰り返す。４値からの２ｂｉｔデータへのエンコードはデータ回路１２で行われる。
【００４６】
書き込み動作後のベリファイでは、上述の読み出し参照電圧の代わりにベリファイ参照電圧をＷＬ３に与えて読み出し動作を行う。すなわち、ベリファイ参照電圧での読み出し動作でセル電流が検出されなくなれば、不揮発性メモリセル２１ｃのフローティング電極に所望の負電荷が蓄積されたことが確認できる。後述するように、ベリファイ参照電圧は、読み出し参照電圧より０．５Ｖ程度高く設定してある。
【００４７】
書き込み動作、消去動作など、この他のメモリセルアレイ１１に係わる基本的な動作は、従来のＮＡＮＤ型ＥＥＰＲＯＭと同様なので説明は省略する。
【００４８】
図３は、本発明の実施例に係わる不揮発性半導体記憶装置の参照電圧発生回路１４を示す回路図である。ここでは、主に、消去状態と書き込み状態を判別するために必要となる読み出し参照電圧、および書き込み動作後のベリファイで必要となる最も低いベリファイ参照電圧について、その発生、切り替えを行う部分を示した。通過セルのセル制御端子にかけるワード線電圧、および４値記憶方式で必要となる他の参照電圧については、図３と同様の回路を用いているので詳しい説明は省略する。
【００４９】
本発明の実施例に係わる不揮発性半導体記憶装置の参照電圧発生回路１４は、図３（ａ）に示すように、Ｍｕｌｔｉに基づいて参照電圧を切り替えるための選択信号を生成する選択信号生成部３１、およびそれら選択信号を受信して必要な参照電圧を生成し、ワード線駆動回路１３へ出力する電圧出力部３２から構成されている。
【００５０】
選択信号生成部３１は、電圧出力部３２を活性化する信号（以下、「Ｅｎｂ」という。）を出力するＯＲ３３、２値記憶方式での読み出しを示す信号（以下、「Ｒｄ２」という。）を出力するＡＮＤ３４、２値記憶方式でのベリファイを示す信号（以下、「Ｖｆｙ２」という。）を出力するＡＮＤ３５、４値記憶方式での読み出しを示す信号（以下、「Ｒｄ４」という。）を出力するＡＮＤ３６、および４値記憶方式でのベリファイを示す信号（以下、「Ｖｆｙ４」という。）を出力するＡＮＤ３７を有している。
【００５１】
ＯＲ３３は、一方の入力に読み出し動作を示す信号（以下、「Ｒｅａｄ０」という。）が接続され、他方の入力に書き込み動作後のベリファイを示す信号（以下、「Ｖｅｒｉｆｙ１」という。）が接続されている。すなわち、Ｅｎｂは、読み出し動作または書き込み動作後のベリファイの場合に電圧出力部３２を活性化（Ｅｎｂ＝“１”、以下、論理値“１”が電圧レベル“Ｈ”に対応し、論理値“０”が電圧レベル“Ｌ”に対応する。）する。
【００５２】
ＡＮＤ３４は、一方の入力にＲｅａｄ０が接続され、他方の入力にＭｕｌｔｉの反転信号（以下、「／Ｍｕｌｔｉ」という。）が接続されている。すなわち、Ｒｄ２は、２値記憶方式で読み出し動作の場合にアクティブ（Ｒｄ２＝“１”）となる。
【００５３】
ＡＮＤ３５は、一方の入力にＶｅｒｉｆｙ１が接続され、他方の入力に／Ｍｕｌｔｉが接続されている。すなわち、Ｖｆｙ２は、２値記憶方式で書き込み動作後のベリファイの場合にアクティブ（Ｖｆｙ２＝“１”）となる。
【００５４】
ＡＮＤ３６は、一方の入力にＲｅａｄ０が接続され、他方の入力にＭｕｌｔｉが接続されている。すなわち、Ｒｄ４は、４値記憶方式で読み出し動作の場合にアクティブ（Ｒｄ４＝“１”）となる。
【００５５】
ＡＮＤ３７は、一方の入力にＶｅｒｉｆｙ１が接続され、他方の入力にＭｕｌｔｉが接続されている。すなわち、Ｖｆｙ４は、４値記憶方式で書き込み動作後のベリファイの場合にアクティブ（Ｖｆｙ４＝“１”）となる。
【００５６】
電圧出力部３２は、図３（ｂ）に示すように、負帰還をかけたカレントミラー回路４１、カレントミラー回路４１によって制御される出力素子４２、抵抗分割により複数の電圧を生成する抵抗素子４３ａ〜４３ｃ、複数の電圧のうち１つを選択するためのスイッチ素子４４ａ〜４４ｄ、およびＥｎｂにより電圧出力部３２の活性化を制御する制御素子４５ａ、４５ｂから構成されている。
【００５７】
カレントミラー回路４１の一方の入力には、出力素子４２の出力ノード（以下、「ノードｎ３」という。）が接続され、他方の入力には、基準電圧ＲＥＦ１が接続されている。また、カレントミラー回路４１のドレイン電源端子には高位電源（以下、「Ｖｃｃ」という。）が接続され、同じくソース電源端子（以下、「ノードｎ２」という。）には、制御素子４５ｂのドレイン端子が接続されている。
【００５８】
出力素子４２は、ｐ型ＭＯＳ−ＦＥＴ（以下、「ＰＭＯＳ」という。）であり、そのゲート端子はカレントミラー回路４１の出力（以下、「ノードｎ１」という。）に接続され、そのドレイン端子はノードｎ３に接続され、そのソース端子はＶｃｃに接続されている。
【００５９】
ノードｎ３と低位電源（以下、「Ｖｓｓ」という。）の間には、抵抗素子４３ａ〜４３ｃが直列に接続されている。すなわち、ノードｎ３とノードｎ４の間に抵抗素子４３ａが接続され、ノードｎ４とノードｎ５の間に抵抗素子４３ｂが接続され、ノードｎ５とＶｓｓの間に抵抗素子４３ｃが接続されている。
【００６０】
スイッチ素子４４ａ〜４４ｄは、ＮＭＯＳであり、そのゲート端子には選択信号生成部３１からの選択信号が接続されている。また、スイッチ素子４４ａ〜４４ｄのドレイン端子は電圧出力部３２の出力端子ＲＶ１に接続され、それらのソース端子は抵抗分割の各ノードに接続されている。すなわち、ノードｎ３と出力端子ＲＶ１の間にスイッチ素子４４ａが接続され、そのゲート端子にはＶｆｙ２が接続されている。
【００６１】
また、ノードｎ４と出力端子ＲＶ１の間にスイッチ素子４４ｂが接続され、そのゲート端子にはＲｄ２が接続されている。さらに、ノードｎ５と出力端子ＲＶ１の間にスイッチ素子４４ｃが接続され、そのゲート端子にはＶｆｙ４が接続されている。さらに、Ｖｓｓと出力端子ＲＶ１の間にスイッチ素子４４ｄが接続され、そのゲート端子にはＲｄ４が接続されている。
【００６２】
制御素子４５ａ、４５ｂは、一対のＰＭＯＳおよびＮＭＯＳであり、そのゲート端子には選択信号生成部３１からのＥｎｂが接続されている。制御素子４５ａは、ＰＭＯＳであり、そのドレイン端子はノードｎ１に接続され、そのソース端子はＶｃｃに接続されている。制御素子４５ｂは、ＮＭＯＳであり、そのドレイン端子はノードｎ２に接続され、そのソース端子はＶｓｓに接続されている。
【００６３】
次に、上述した構成を持つ参照電圧発生回路１４の動作について説明する。
【００６４】
選択信号生成部３１は、Ｍｕｌｔｉ、Ｒｅａｄ０、およびＶｅｒｉｆｙ１の組み合わせにより、電圧出力部３２がどの参照電圧を出力するかを決定する。すなわち、電圧出力部３２は、Ｒｄ２＝“１”の場合に２値記憶方式の読み出し参照電圧を出力し、Ｖｆｙ２＝“１”の場合に２値記憶方式のベリファイ参照電圧を出力し、Ｒｄ４＝“１”の場合に４値記憶方式の読み出し参照電圧を出力し、Ｖｆｙ４＝“１”の場合に４値記憶方式のベリファイ参照電圧を出力する。
【００６５】
表２に、これら選択信号の真理値表を示す。
【表２】
2005115982.tif 000004
カレントミラー回路４１の入力ＲＥＦ１は、ノードｎ３が常に１．３Ｖとなるよう設定されている。抵抗分割による各ノードの電圧は、ノードｎ４＝０．７Ｖ、ノードｎ５＝０．５Ｖとなっている。電圧出力部３２の出力端子ＲＶ１には、容量性負荷であるワード線が接続されるので、出力される参照電圧はスイッチ素子４４ａ〜４４ｄにより選択されたこれらの値となる。
【００６６】
したがって、電圧出力部３２は、Ｅｎｂ＝“１”の場合に活性化され、Ｖｆｙ２＝“１”の時、ＲＶ１＝１．３Ｖを出力し、Ｒｄ２＝“１”の時、ＲＶ１＝０．７Ｖを出力し、Ｖｆｙ４＝“１”の時、ＲＶ１＝０．５Ｖを出力し、Ｒｄ４＝“１”の時、ＲＶ１＝０Ｖを出力する。
【００６７】
また、Ｅｎｂ＝“０”、つまり“Ｌ”レベルの場合は、制御素子４５ａが導通状態となり、制御素子４５ｂは非導通状態となる。このため、カレントミラー回路４１は不活性状態となるが、制御素子４５ａによりノードｎ１＝“Ｈ”となり、出力素子４２は非導通状態でノードｎ３＝“Ｌ”となる。この時、スイッチ素子４４ａ〜４４ｄのゲート端子はすべて“Ｌ”であり、ＲＶ１は、電圧出力部３２から切り離された状態となる。
【００６８】
図３に示した参照電圧発生回路１４の構成によれば、ＲＥＦ１の電圧、および抵抗素子４３ａ〜４３ｃの値とその組み合わせ方を変更することで、他の参照電圧を容易に発生することができる。
【００６９】
次に、本発明の実施例に係わる不揮発性半導体記憶装置における参照電圧設定方法について説明する。
【００７０】
図４は、本発明の実施例に係わる不揮発性半導体記憶装置の４値記憶方式におけるセルしきい値の分布を示すグラフである。
【００７１】
縦軸は、セルしきい値、つまり、メモリセルがセル電流を流しはじめるワード線電圧値、横軸は、そのセルしきい値を持つメモリセル数である。
【００７２】
縦軸のＶｒ０（＝０Ｖ）、Ｖｒ１（＝１．０Ｖ）、およびＶｒ２（＝２．０Ｖ）は、データ読み出し動作における読み出し参照電圧を示し、Ｖｒｅａｄ（＝５．０Ｖ）は、通過セルのワード線にかける電圧を示している。
【００７３】
セルしきい値の分布は、低い方から、消去状態の４値“０”分布５１、データ“１”書き込み状態の４値“１”分布５２、データ“２”書き込み状態の４値“２”分布５３、およびデータ“３”書き込み状態の４値“３”分布５４に分かれている。
【００７４】
４値“０”分布５１におけるセルしきい値の上限はＶｅｒａｓｅ（＜０Ｖ）であり、この値は、消去動作後のベリファイにおけるベリファイ参照電圧（＝Ｖｅｒａｓｅ）によって決まっている。メモリセルの消去（データ“０”の書き込み）は、ベリファイ参照電圧Ｖｅｒａｓｅをワード線にかけて読み出し動作を行い、データ“０”が正しく検出されるようになるまで消去動作とベリファイを繰り返すことで行われる。
【００７５】
したがって、４値“０”分布５１のセルしきい値幅は、１回の消去動作でメモリセルのフローティング電極に注入される正電荷量、つまり、１回の消去時間によって決まる。
【００７６】
４値“１”分布５２のセルしきい値は、Ｖｖ１（＞Ｖｅｒａｓｅ）からＶｗ１の間に分布している。下限のＶｖ１は、データ“１”書き込み動作後のベリファイ参照電圧（＝０．５Ｖ）によって決まり、上限のＶｗ１は、書き込み動作の書き込み時間によって決まっている。
【００７７】
データ書き込みは、そのメモリセルをいったん消去状態にした上で書き込み動作とベリファイを繰り返すことで行われる。すなわち、ベリファイ参照電圧Ｖｖ１をワード線にかけて読み出し動作を行い、データ“０”が検出されなくなるまで書き込み動作とベリファイを繰り返す。
【００７８】
したがって、Ｖｗ１は、１回の書き込み動作でメモリセルのフローティング電極に注入される負電荷量、つまり、１回の書き込み時間（以下、これを「書き込みステップ」という。）によって決まる。
【００７９】
同様に、４値“２”分布５３および４値“３”分布５４のセルしきい値は、それぞれ、Ｖｖ２（＞Ｖｗ１）からＶｗ２の間、およびＶｖ３（＞Ｖｗ２）からＶｗ３の間に分布している。
【００８０】
４値記憶方式では、図４に示したように、３つの書き込み状態があるので、それらの分布幅は狭くする必要があり、書き込みステップは２値記憶方式の１／３に設定している。このため、４値記憶方式のデータ書き込み時間は、２値記憶方式に比べ３倍程度長くなっている。
【００８１】
図４に示したセルしきい値分布を持つ４値記憶方式では、データの読み出し動作時にこれらのセルしきい値を判別するために、３種類の読み出し参照電圧、Ｖｒ０、Ｖｒ１、およびＶｒ２が必要である。次に、４値記憶方式におけるこれら読み出し参照電圧の設定方法について説明する。
【００８２】
図５は、本発明の実施例に係わる不揮発性半導体記憶装置におけるセルリーク特性を示すグラフである。
【００８３】
縦軸は、図４と同様のセルしきい値、横軸は、メモリセルへのデータ書き込み後の放置時間である。また、横軸の“ｓｐｅｃ”は放置時間の要求仕様（＝１年）を示している。
【００８４】
図中の３つの曲線は、データ書き込み直後のセルしきい値が、それぞれ、Ｖｖ１、Ｖｖ２、およびＶｖ３であるメモリセルのセルリーク特性を示している。
【００８５】
例えば、データ“１”が書き込まれセルしきい値がＶｖ１であるメモリセルは、放置されることによりフローティング電極中の負電荷が徐々にリークし、要求仕様の１年を経過すると、そのしきい値が（Ｖｖ１−ΔＶｖ１）に低下する。同様に、セルしきい値Ｖｖ２は（Ｖｖ２−ΔＶｖ２）に、セルしきい値Ｖｖ３は（Ｖｖ３−ΔＶｖ３）に低下する。
【００８６】
したがって、読み出し参照電圧Ｖｒ０、Ｖｒ１、およびＶｒ２は、このしきい値低下分を考慮して、
Ｖｒ０  ＜  Ｖｖ１−（ΔＶｖ１＋Ｖｓａ）    ・・・・・・（１）
Ｖｒ１  ＜  Ｖｖ２−（ΔＶｖ２＋Ｖｓａ）    ・・・・・・（２）
Ｖｒ２  ＜  Ｖｖ３−（ΔＶｖ３＋Ｖｓａ）    ・・・・・・（３）
となるよう設定されている。ここで、Ｖｓａは、セル電流を検出するセンスアンプのセンスマージンをセルしきい値に換算した電圧値である。
【００８７】
さらに、参照電圧Ｖｒ０の設定には、消去状態にあるメモリセル（データ“０”のメモリセル）のセルしきい値がリードストレスにより上昇することも考慮する必要がある。
【００８８】
前述したように、あるメモリセルのデータ読み出しの際には、同じＮＡＮＤセル２３中の他のメモリセルは通過セルとして使用され、そのワード線にＶｒｅａｄ（＝５．０Ｖ）がかけられている。この時、通過セルが消去状態にあると、書き込み状態にある他の通過セルに比べフローティング電極の電位が相対的に高くなるため、ごくわずかだがフローティング電極への電子の注入が発生する。
【００８９】
このリードストレスによるセルしきい値の上昇（以下、「リードディスターブ」という。）は、Ｖｒｅａｄの電圧値とＶｒｅａｄをかけている累積時間（以下、「リードストレス時間」という。）に依存している。
【００９０】
図６は、本発明の実施例に係わる不揮発性半導体記憶装置におけるリードディスターブを示すグラフである。
【００９１】
縦軸は、図４と同様のセルしきい値、横軸はリードストレス時間である。
【００９２】
図中の曲線は、消去直後にセルしきい値がＶｅｒａｓｅであるメモリセルのリードディスターブを示している。横軸の“４値ｓｐｅｃ”は、４値記憶方式におけるリードストレス時間の要求仕様であり、ΔＶｅｍは、その時のセルしきい値上昇分を示している。また、“２値ｓｐｅｃ”は、２値記憶方式におけるリードストレス時間の要求仕様であり、ΔＶｅｂは、“４値ｓｐｅｃ”におけるセルしきい値からの上昇分を示している。
【００９３】
したがって、４値記憶方式における参照電圧Ｖｒ０は、“４値ｓｐｅｃ”のリードストレス時間経過後も消去状態（データ“０”）とデータ“１”書き込み状態とを判別できるように、そのセルしきい値上昇分（＝ΔＶｅｍ）を考慮して、
Ｖｒ０  ＞  Ｖｅｒａｓｅ＋（ΔＶｅｍ＋Ｖｓａ）    ・・・・（４）
となるよう設定されている。ここで、Ｖｓａは、上述した（１）式と同様のセンスマージンである。
【００９４】
ところで、２値記憶方式でメモリセルアレイ１１を利用する場合には、図６に示したように、リードストレスによるさらなるセルしきい値上昇（＝ΔＶｅｂ）を考慮する必要がある。
【００９５】
次に、本発明の実施例に係わる不揮発性半導体記憶装置における２値記憶方式の参照電圧設定方法について説明する。
【００９６】
図７は、本発明の実施例に係わる不揮発性半導体記憶装置の２値記憶方式におけるセルしきい値の分布を示すグラフである。
【００９７】
図４と同様に、縦軸はセルしきい値、横軸はメモリセル数である。
【００９８】
縦軸のＶｒｅｆ（＝０．７Ｖ）は、データ読み出し動作における読み出し参照電圧を示し、Ｖｒｅａｄ（＝５．０Ｖ）は、通過セルのワード線にかける電圧を示している。
【００９９】
セルしきい値の分布は、消去状態の２値“０”分布７１、およびデータ“１”書き込み状態の２値“１”分布７２に分かれている。
【０１００】
２値“０”分布７１におけるセルしきい値の上限は、図４の２値記憶方式と同様に、Ｖｅｒａｓｅである。したがって、２値“０”分布７１のセルしきい値幅も４値記憶方式と同程度である。
【０１０１】
これは、消去動作で必要な回路構成を４値記憶方式と同じにすることで共有化を図り、チップ面積の増大を押さえ、かつ、設計開発期間を短縮するためである。
【０１０２】
同様の理由で、通過セルのセル制御端子にかけるワード線電圧Ｖｒｅａｄも、４値記憶方式と同じ５．０Ｖにしている。
【０１０３】
２値“１”分布７２のセルしきい値は、Ｖｖｅｒｉｆｙ（＞Ｖｖ１）からＶｗｒｉｔｅの間に分布している。下限のＶｖｅｒｉｆｙは、データ“１”書き込み動作後のベリファイ参照電圧（＝１．３Ｖ）によって決まり、上限のＶｗｒｉｔｅは、書き込み動作の書き込みステップによって決まっている。
【０１０４】
４値記憶方式と異なり、２値記憶方式では、書き込み状態がデータ“１”の１つなので、２値“１”分布７２のセルしきい値幅、Ｖｗｒｉｔｅ−Ｖｖｅｒｉｆｙを大きく設定することができる。前述したように、このセルしきい値幅、つまり、Ｖｗｒｉｔｅは、書き込みステップに依存しており、それは、書き込み時間に大きく影響する。２値記憶方式では、書き込みステップを４値記憶方式のおよそ３倍に設定している。
【０１０５】
読み出し参照電圧Ｖｒｅｆは、４値記憶方式における読み出し参照電圧Ｖｒ０よりΔＶｒ高く設定されている。これは上述したリードディスターブのリードストレス時間に対する要求仕様が４値記憶方式より厳しいためで、２値記憶方式の読み出し参照電圧Ｖｒｅｆは、図６で示したΔＶｅｂを考慮して、
Ｖｒｅｆ  ＝  Ｖｒ０＋ΔＶｒ
＞  Ｖｒ０＋ΔＶｅｂ                    ・・・・（５）
となるよう設定されている。
【０１０６】
リードディスターブの要求仕様についてはΔＶｒ＝ΔＶｅｂで必要十分であるが、読み出し動作のアクセス時間を短縮するため、ΔＶｒ＞ΔＶｅｂとしてある。すなわち、読み出し動作時のデータ“０”アクセス時間は、セル電流値に依存し、それは、読み出し参照電圧Ｖｒｅｆと消去状態にあるメモリセルのセルしきい値との電圧差に依存するためである。
【０１０７】
また、同様に、データ“１”の読み出しアクセス時間は、書き込み状態にあるメモリセルのセルしきい値と読み出し参照電圧Ｖｒｅｆとの電圧差に依存している。
【０１０８】
このため、２値“１”分布７２の下限Ｖｖｅｒｉｆｙは、図５のセルリーク特性も考慮して、
Ｖｖｅｒｉｆｙ−Ｖｒｅｆ  ＞  Ｖｖ１−Ｖｒ０      ・・・・（６）
となるよう設定している。
【０１０９】
以上説明したように、本実施例は、読み出し動作および書き込み動作後のベリファイにおける参照電圧を２値−４値切り替え信号（Ｍｕｌｔｉ）に基づいて切り替えることにより、わずかな回路追加で、メモリセルアレイ１１を２値記憶方式および４値記憶方式で兼用する不揮発性半導体記憶装置を容易に実現している。
【０１１０】
上記実施例によれば、２値記憶方式および４値記憶方式のそれぞれにおいて参照電圧の最適値が設定されるので、両方式に対する要求仕様を満たしながら、１つのメモリセルを両方式で容易に兼用できる不揮発性半導体記憶装置およびその制御方法を実現することができる。
【０１１１】
また、本実施例によれば、参照電圧発生回路１４を除き他の回路構成、システム構成は従来の不揮発性半導体記憶装置と同様なので、わずかなチップ面積の増加で、２値記憶方式および４値記憶方式両方の要求仕様を満たすことができる。
【０１１２】
さらに、本実施例によれば、参照電圧の生成は抵抗分割によるので、２値記憶方式および４値記憶方式それぞれでの最適値を容易に実装でき、アクセス速度の最適化などに柔軟に対応できる。
【０１１３】
上述の実施例の説明では、一例として、各参照電圧の具体的な電圧値を記載したが、本発明はこれに限られるものではない。また、メモリセルとしてＮＡＮＤセル２３を用いた場合を説明したが、本発明はこれに限られるものではなく、リードストレスによりセルしきい値が上昇する不揮発性メモリセルに広く適用することができる。
【０１１４】
さらに、本実施例の説明では、２値記憶方式と４値記憶方式を兼用する方法を示したが、本発明はこれに限られるものではなく、４値以外の多値記憶方式との兼用、あるいは、３つ以上の異なる記憶方式でのメモリセルの兼用に適用することもできる。
【０１１５】
さらに、本実施例の参照電圧発生回路１４は、１つの基準電位ＲＥＦ１により、読み出し参照電圧Ｖｒｅｆ、ベリファイ参照電圧Ｖｖｅｒｉｆｙ、読み出し参照電圧Ｖｒ０、または、ベリファイ参照電圧Ｖｖ１を生成し、出力するとしたが、本発明はこれに限られるものではなく、原理的には、すべての必要な参照電圧を１つの基準電位から生成し、出力するように実装することもできる。逆に、各参照電圧を個別の基準電位により生成し、出力する回路を設け、これらの出力をＭｕｌｔｉに基づいて選択するように実装することもできる。
【図面の簡単な説明】
【０１１６】
【図１】本発明の実施例に係わる不揮発性半導体記憶装置を示す回路ブロック図。
【図２】本発明の実施例に係わる不揮発性半導体記憶装置のメモリセルアレイを示す回路図。
【図３】本発明の実施例に係わる不揮発性半導体記憶装置の参照電圧発生回路を示す回路図。
【図４】本発明の実施例に係わる不揮発性半導体記憶装置の４値記憶方式におけるセルしきい値の分布を示すグラフ。
【図５】本発明の実施例に係わる不揮発性半導体記憶装置におけるセルリーク特性を示すグラフ。
【図６】本発明の実施例に係わる不揮発性半導体記憶装置におけるリードディスターブを示すグラフ。
【図７】本発明の実施例に係わる不揮発性半導体記憶装置の２値記憶方式におけるセルしきい値の分布を示すグラフ。
【符号の説明】
【０１１７】
１１  メモリセルアレイ
１２  データ回路
１３  ワード線駆動回路
１４  参照電圧発生回路
１５  Ｉ／Ｏ回路
２１ａ〜２１ｈ  不揮発性メモリセル
２２ａ、２２ｂ  セル選択素子
２３  ＮＡＮＤセル
３１  選択信号生成部
３２  電圧出力部
４１  カレントミラー回路
４２  出力素子
４３ａ〜４３ｃ  抵抗素子
４４ａ〜４４ｄ  スイッチ素子
４５ａ、４５ｂ  制御素子
５１  ４値“０”分布
５２  ４値“１”分布
５３  ４値“２”分布
５４  ４値“３”分布
７１  ２値“０”分布
７２  ２値“１”分布
【図１】
2005115982.tif 000005
【図２】
2005115982.tif 000006
【図３】
2005115982.tif 000007
【図４】
2005115982.tif 000008
【図５】
2005115982.tif 000009
【図６】
2005115982.tif 000010
【図７】
2005115982.tif 000011