(57)【要約】【課題】  本発明は、回路設計への制約が少なく、同一の素子内に固定情報と半固定情報を記憶でき、かつ、単純構造でON／OFF特性に優れた半導体記憶装置を提供するものである。【解決手段】  本発明の半導体記憶装置は、半導体基板と、半導体基板上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、ゲート電極のゲート長方向の両側面に形成された制御絶縁膜と、ゲート電極のゲート長方向の両側面に制御絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層と半導体基板間に形成されたトンネル絶縁膜と、ゲート電極及び電荷蓄積層をゲート長方向より挟む半導体基板表面に形成されたソース／ドレイン領域とを備え、トンネル絶縁膜直下の半導体基板表面に形成された不純物拡散層の有無によって固定情報を記憶し、電荷蓄積層の電荷の正負によって半固定情報を記憶可能であることを特徴とする。【選択図】  図１
2005285935.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ゲート電極のゲート長方向の両側面に形成された制御絶縁膜と、
前記ゲート電極のゲート長方向の両側面に前記制御絶縁膜を介して形成された電荷蓄積層と、
前記電荷蓄積層と前記半導体基板間に形成されたトンネル絶縁膜と、
前記ゲート電極及び前記電荷蓄積層をゲート長方向より挟む前記半導体基板表面に形成されたソース／ドレイン領域とを備え、
前記トンネル絶縁膜直下の前記半導体基板表面に形成された不純物拡散層の有無によって固定情報を記憶し、
前記電荷蓄積層の電荷の正負によって半固定情報を記憶可能であることを特徴とする半導体記憶装置。
【請求項２】
前記電荷蓄積層の電荷の反対電荷は前記トンネル絶縁膜直下の前記半導体基板表面に誘起されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ソース／ドレイン領域は、前記半導体基板とショットキー接合を形成する化合物であることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記電荷蓄積層は、浮遊ゲートであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記制御絶縁膜の膜厚は前記トンネル絶縁膜の膜厚より厚く、前記制御絶縁膜の面積は前記トンネル絶縁膜の面積より広いことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記ソース／ドレイン領域、前記制御絶縁膜及び前記ゲート絶縁膜下の前記半導体基板中に絶縁層を備えることを特徴とする請求項１乃至５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記ゲート絶縁膜は、前記半導体基板上の第１のゲート絶縁膜及び前記半導体基板下の第２のゲート絶縁膜を有し、
前記ゲート電極は、前記第１のゲート絶縁膜上の第１のゲート電極及び前記第２のゲート絶縁膜下の第２のゲート電極を有し、
前記ソース／ドレイン領域は、前記ゲート電極及び前記電荷蓄積層をゲート長方向に挟む前記半導体基板に形成され、
前記不純物拡散層は、前記ゲート電極をゲート長方向に挟む前記半導体基板に形成されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係わる。
【背景技術】
【０００２】
不揮発性半導体メモリは、電源の供給なしに情報を保持することが可能であり、携帯情報機器等に広く用いられている。多くの情報機器においては、工場出荷時に記憶された永続的な情報（便宜上、以後、「固定情報」とする）がマスクROM（Read Only Memory）等に記憶され、ユーザが使用する段階で書き込みと書き換えを行う情報（便宜上、以後、「半固定情報」とする）は、EEPROM（Electrically Erasable Programmable ROM）等に記憶される。
【０００３】
通常、EEPROMは、ゲート電極と半導体基板の間に、電荷蓄積層を備え、電荷を蓄積することにより、半固定情報を記憶している。これは、電荷蓄積層の電荷が負のときは、ON電流量が減少し、電荷が正のときは、ON電流量が増大することを利用したものである。電荷蓄積層は、周囲を絶縁層に囲まれた導電体からなる浮遊ゲートや、絶縁層と導電層の積層からなるMONOS（Metal-Oxide-Nitride-Oxide-Semiconductor）層、MNOS(Metal-Nitride-Oxide-Semiconductor)層等を用いる。
【０００４】
従来、固定情報と半固定情報は同一素子に記憶することができず、マスクROM領域とEEPROM領域は別個に情報機器に搭載されていた。その結果、不揮発性半導体メモリの占有面積が大きくなり、構成も複雑化するという問題があった。
【０００５】
そこで、固定情報と半固定情報を同一の記憶素子に記憶することが提案された（特許文献１参照。）。固定情報は、記憶素子のソース不純物拡散層の有無により記憶される。これは、ソース不純物拡散層の無いEEPROMはON電流量が減少することを利用したものである。半固定情報は、通常のEEPROMと同様に、電荷蓄積層の電荷量によって記憶する。
【０００６】
そして、半固定情報の読み出しは、ソースとドレインを反転させて行う。ソースとドレインを反転させることで、先に記憶された固定情報はドレイン不純物拡散層の有無に換わる。ソース不純物拡散層の有無及び電荷蓄積層の電荷の正負に比して、ドレイン不純物拡散層の有無はON電流量への影響が小さい。従って、ON電流は、電荷蓄積層の電荷の正負の影響を最も大きく受け、半固定情報をON／OFF特性良く反映できる。
【０００７】
しかし、ソースとドレインの反転は、回路設計に新たな制約が加わることを意味し、回路が複雑になる場合があった。
【０００８】
一方、ゲート電極のソース側及びドレイン側の側面に電荷蓄積層を形成し、夫々の電荷蓄積層に電荷を蓄積し、２ビットの半固定情報を記憶する記憶素子が提案された。しかし、ソース側電荷蓄積層とドレイン側電荷蓄積層の電荷は、相互に影響するためON／OFF特性が低いという問題があった。
【０００９】
そこで、電荷蓄積層がMONOS層、MNOS層等の積層型である場合について、書き込み、読み出し時等において、ソース／ドレイン間の電圧印加の途中でゲート電極に電圧を印加することにより、ON／OFF特性を向上させる方法等が提案された（特許文献２参照。）。しかし、この方法では、電圧印加のタイミングを制御する手段が必要となり、記憶素子の構造を複雑化・拡大化するという問題があった。
【特許文献１】特許第3420165号明細書
【特許文献２】特開2003-203998公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、回路設計への制約が少なく、同一の素子内に固定情報と半固定情報を記憶でき、かつ、単純構造でON／OFF特性に優れた半導体記憶装置を提供するものである。
【課題を解決するための手段】
【００１１】
本発明の半導体記憶装置は、半導体基板と、半導体基板上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、ゲート電極のゲート長方向の両側面に形成された制御絶縁膜と、ゲート電極のゲート長方向の両側面に制御絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層と半導体基板間に形成されたトンネル絶縁膜と、ゲート電極及び電荷蓄積層をゲート長方向より挟む半導体基板表面に形成されたソース／ドレイン領域とを備え、トンネル絶縁膜直下の半導体基板表面に形成された不純物拡散層の有無によって固定情報を記憶し、電荷蓄積層の電荷の正負によって半固定情報を記憶可能であることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、回路設計への制約が少なく、同一の素子内に固定情報と半固定情報を記憶でき、かつ、単純構造でON／OFF特性に優れた半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１４】
（第１の実施の形態）
第１の実施の形態に係わる記憶素子について、図１（ａ）乃至図１（ｄ）を参照して説明する。なお、記憶素子は独立して固有の機能を果たす記憶装置の最小単位を指し、記憶装置は記憶素子が集積化したものを指す。
【００１５】
図１は、第１の実施の形態に係る記憶素子を説明するためのゲート長方向の断面模式図である。なお、便宜上、記憶素子のON電流量が小であるときを１状態とし、ON電流量が大であるときを０状態とする。また、電荷蓄積層は、周囲を絶縁層に囲まれた導電体からなる浮遊ゲートである場合について説明する。
【００１６】
まず、工場出荷時における、固定情報のみ記憶された記憶素子について説明する。図１（ａ）は、固定情報が１状態（以後、固定情報（１））であるときの記憶素子に係わり、図１（ｂ）は、固定情報が０状態（以後、固定情報（０））であるときの記憶素子に係わる。
【００１７】
図１（ａ）に示すように、固定情報（１）の記憶素子は、半導体基板１表面にチャネル領域があり、チャネル領域上にゲート絶縁膜９を介してゲート電極（図中、CG）が形成されている。ゲート電極（CG）のゲート長方向の両側面には、制御絶縁膜１３を介し電荷蓄積層（図中、FG）が備えられている。トンネル絶縁膜１５は、電荷蓄積層（FG）と半導体基板１に挟まれ形成されている。ソース側電荷蓄積層（FG）、ゲート電極（CG）、ドレイン側電荷蓄積層（FG）を挟む半導体基板１表面に金属シリサイド７が形成されている。
【００１８】
図１（ｂ）に示すように、固定情報（０）の記憶素子は、ゲート電極（CG）を挟み、半導体基板１表面の金属シリサイド７より深い位置まで不純物拡散層１７が形成されている他は、図１（ａ）の固定情報（１）の記憶素子と同様である。
【００１９】
固定情報の読み出しについて説明する。
【００２０】
図１（ｂ）に示す固定情報（０）の記憶素子に比して、図１（ａ）に示す固定情報（１）の記憶素子は、ソース／ドレイン間の距離が長く、また、金属シリサイド７と半導体基板１間のショットキー障壁が厚い。このため、固定情報（１）の記憶素子はON電流がほとんど流れず、固定情報（０）の記憶素子はON電流が流れ、固定情報を反映できる。
【００２１】
具体例として、ゲート絶縁膜厚tox0=1nm、トンネル絶縁膜厚tox1=8nm、制御絶縁膜厚tox2=15nm、ゲート電極（CG）長130nm、電荷蓄積層（FG）長20nm、ゲート電極（CG）高さ60nmである記憶素子を例に説明する。
【００２２】
固定情報（１）及び固定情報（０）の記憶素子のゲート電極（CG）に2.5V、ソース／ドレイン間に2.5V印加する。すると、前者はON電流はほとんど流れず、後者は0.5〜1mA程度のON電流が流れる。このように、記憶素子は固定情報を反映する。
【００２３】
固定情報の書き込みは、図１（ａ）及び図１（ｂ）に示すように不純物拡散層１７の有無により行われるが、その形成方法に係る詳細な説明は、第１の実施の形態に係る記憶素子の製造方法において後述する。
【００２４】
次に、ユーザが書き込み・書き換えを行った結果、半固定情報が記憶された記憶素子について説明する。便宜上、固定情報と異なる半固定情報が記憶された記憶素子について説明する。
【００２５】
図１（ｃ）は、固定情報（１）、半固定情報が０状態（以後、半固定情報（０））であるときの記憶素子に係わり、図１（ｄ）は、固定情報（０）、半固定情報が１状態（以後、半固定情報（１））であるときの記憶素子に係わる。
【００２６】
半固定情報の読み出しについて説明する。
【００２７】
図１（ｃ）に示すように、図１（ａ）に示した固定情報（１）半固定情報（０）の記憶素子は、電荷蓄積層（FG）に正の電荷が蓄積するため、電荷蓄積層（FG）直下の半導体基板１表面に電子が引き寄せられ、擬似的不純物拡散層１７'が形成し、また、電荷蓄積層（FG）に蓄積された正電荷が金属シリサイド７と半導体基板１間のショットキー障壁を薄くするため、ON電流が流れ、半固定情報を反映できる。
【００２８】
図１（ｄ）に示すように、図１（ｂ）に示した固定情報（０）の記憶素子の電荷蓄積層（FG）に負の電荷が蓄積するため、不純物拡散層１７中の電子は反発し、空乏化不純物拡散層１７"が形成し、また、金属シリサイド７と半導体基板１のショットキー障壁が厚いため、ON電流はほとんど流れず、半固定情報を反映できる。
【００２９】
具体例として上述した記憶素子を例に説明する。ゲート電極（CG）に2.5V、ソース／ドレイン間に2.5V印加する。すると、固定情報（１）、半固定情報（０）の記憶素子は0.5〜1mA 程度のON電流が流れ、固定情報（０）、半固定情報（１）の記憶素子はほとんどON電流は流れない。このように、記憶素子は半固定情報を反映する。
【００３０】
第１の実施の形態によれば、電荷蓄積層（FG）をゲート電極（CG）のゲート長方向の両側面に備え、擬似的不純物拡散層１７'及び空乏化不純物拡散層１７''を形成することにより、半固定情報のON／OFF特性を向上できる。また、ソース／ドレインとして金属シリサイドを用い、ショットキー障壁の厚さを制御することにより、半固定情報のON／OFF特性をさらに向上できる。
【００３１】
なお、同一の半固定情報を有していても、固定情報と異なる半固定情報が書き込まれた場合と、固定情報と同じ半固定情報が書き込まれた場合とは、ON電流量が異なる。
【００３２】
つまり、図１（ａ）に示す固定情報（１）の記憶素子の電荷蓄積層（FG）に負電荷を蓄積し半固定情報（１）を書き込むと、ON電流量はさらに小となり、図１（ｂ）に示す固定情報（０）の記憶素子の電荷蓄積層（FG）に正電荷を蓄積し半固定情報（０）を書き込むと、ON電流量はさらに大となる。従って、ON電流量が小さい順に、固定情報（１）半固定情報（１）の記憶素子、固定情報（０）半固定情報（１）の記憶素子、固定情報（１）半固定情報（０）の記憶素子、固定情報（０）半固定情報（０）の記憶素子となる。設計を適宜調整することにより、前２者と後２者間で切り分けて２値とし、半固定情報のみ読み出すことも可能であるし、全てを切り分けて４値とし、固定情報と半固定情報を同時に読み出すことも可能である。後者の場合、工場出荷時の情報とユーザが使用し、書き込み・書き換えした情報を同時に比較することが可能となる。
【００３３】
次に、半固定情報の書き込みについて説明する。半固定情報は、電荷蓄積層（FG）への電荷の蓄積により行われる。半固定情報の書き込みは、量子力学的トンネル現象を利用する。
【００３４】
まず、電荷蓄積層（FG）に正の電荷を蓄積させる方法について述べる。
【００３５】
例えば、上記に例示した記憶素子について、電荷蓄積層（FG）を２Vの過消去状態にする。ゲート電極（CG）に‐20V、ソース／ドレインを0Vとして、0.1ms間印加し、電荷蓄積層（FG）から、トンネル絶縁膜１５を介し半導体基板１に電子を押し出す。これにより、電荷蓄積層（FG）の電子が欠乏状態となり、電荷蓄積層（FG）に正の電荷が蓄積する。
【００３６】
次に、電荷蓄積層（FG）に負の電荷を蓄積させる方法について述べる。
【００３７】
例えば、上記に例示した記憶素子について、電荷蓄積層（FG）を‐２Vの書き込み状態にする。ゲート電極（CG）に‐20Ｖ、ソース／ドレインを0Ｖとして0.1msの間印加し、半導体基板１から、トンネル絶縁膜１５を介し電荷蓄積層（FG）に電子を注入する。これにより、電荷蓄積層（FG）に電子が書き込まれ、電荷蓄積層（FG）に負の電荷が蓄積する。
【００３８】
なお、ソース側電荷蓄積層（FG）とドレイン側電荷蓄積層（FG）は、熱電子注入等により、夫々独立に制御してもよい。
【００３９】
以下、記憶素子の好ましい形態を挙げる。
【００４０】
ソース／ドレイン領域は、半導体基板１とショットキー接合を形成する化合物、例えば、上述した金属シリサイド７若しくは金属が好ましい。ソース／ドレイン領域は、その他に高濃度不純物拡散層等も用いることができる。
【００４１】
電荷蓄積層は、電荷の制御が容易であることから、上述した浮遊ゲートが好ましい。その他、電荷蓄積層として、MONOS層、MNOS層等を用いても良い。
【００４２】
電荷蓄積層が浮遊ゲート（FG）である場合、制御絶縁膜１３の膜厚tox2はトンネル絶縁膜１５の膜厚tox1より厚く、制御絶縁膜１３の面積S2はトンネル絶縁膜１５の面積S1より広いことが好ましい。
【００４３】
なお、制御絶縁膜１３の膜厚tox2は、制御絶縁膜１３を介するゲート電極（CG）と電荷蓄積層（FG）間の距離を指し、制御絶縁膜１３の面積S2は、制御絶縁膜１３を介してゲート電極（CG）と電荷蓄積層（FG）が対向する面の面積を指す。トンネル絶縁膜１５の膜厚tox1は、トンネル絶縁膜１５を介する半導体基板１と電荷蓄積層（FG）間の距離を指し、トンネル絶縁膜１５の面積S1は、トンネル絶縁膜１５を介して半導体基板と電荷蓄積層（FG）が対向する面の面積を指す。
【００４４】
電荷蓄積層（FG）の電子の書き込み／消去の容易さから考えると、トンネル絶縁膜１５の膜厚tox1は薄い方が好ましい。そして、電荷蓄積層（FG）からゲート電極（CG）への電荷抜けを抑制するために、制御絶縁膜１３の膜厚tox2は、トンネル絶縁膜１５の膜厚tox1に比して厚い方が好ましい。すなわち、tox2＞tox1の関係が好ましい。
【００４５】
一方、電荷蓄積層（FG）の電子の書き込み／消去を高効率で行うためには、ゲート電極（CG）の電位が電荷蓄積層（FG）に効率よく伝わらなければならない。そのため、制御絶縁膜１３の容量をC2とし、トンネル絶縁膜１５の容量をC1とすると、C2＞C1が好ましい。一般に、容量Cの面積をS、厚さをt、誘電率をkとすると、C＝kS／tの関係があるので、S2／tox2＞S1／tox1の関係を満たすように、制御絶縁膜１３の面積S2とトンネル絶縁膜１５の面積S1を決める。
【００４６】
このように、tox1、tox2、S1及びS2を調整することで、容量結合比（Cr＝C2／（C1＋C2））が大となり、電荷蓄積層（FG）への電荷の蓄積が容易となる。なお、制御絶縁膜１３及びトンネル絶縁膜１５の誘電率を調整することによって、C2＞C1の関係を実現しても良い。
【００４７】
次に、第１の実施の形態の記憶素子の製造方法の一例について図２乃至図１１を参照して説明する。便宜上、電荷蓄積層は浮遊ゲートである場合について説明する。
【００４８】
図２に示すように、第１の工程では、まず、p型の半導体基板１（Si）表面を熱酸化することにより、ゲート絶縁膜前駆層８（SiO2）を形成する。次いで、ゲート絶縁膜前駆層８（SiO2）上にCVD（Chemical Vapor Deposition）、スパッタリング、MBE（Molecular Beam Epitaxy）等の公知の成膜方法を用いてゲート電極前駆層２（poly-Si）を堆積させ、POCl3ガス等のイオン注入を用いて、ゲート電極前駆層２（poly-Si）にPをドープさせ、n型とする。
【００４９】
図３に示すように、第２の工程では、異方性エッチングを用いてゲート絶縁膜前駆層８（SiO2）とゲート電極前駆層２（poly-Si）を加工し、ゲート絶縁膜９（SiO2）とゲート電極３（poly-Si）を形成する。
【００５０】
図４に示すように、第３の工程では、不純物拡散層１７を形成するか否かによって、固定情報を書き込み、次いで、制御絶縁膜前駆層１２（SiN）を堆積させる。図４（ａ）は、不純物拡散層１７を形成させない記憶素子を示す。図４（ｂ）は、例えば、As+を数１０keVのエネルギーのイオン注入を用いて、半導体基板１表面にAsをドープさせ、９００℃３０秒程度のRTA(Rapid Thermal Anneal)によって活性化することにより、不純物拡散層１７を形成させた記憶素子を示す。
【００５１】
なお、便宜上、以後は、図４（ａ）に示す不純物拡散層１７を形成させない記憶素子について、製造工程を説明する。
【００５２】
図５に示すように、第４の工程では、異方性エッチングを用いて制御絶縁膜前駆層１２（SiN）を加工し、ゲート電極３（poly-Si）の側壁に制御絶縁膜１３（SiN）を形成する。
【００５３】
図６に示すように、第５の工程では、熱酸化を用いて、半導体基板１（Si）表面にトンネル絶縁膜前駆層１４（SiO2）を形成する。この際、ゲート電極３（poly-Si）表面にもSiO2層１９が形成する。
【００５４】
図７に示すように、第６の工程では、電荷蓄積層前駆層４（poly-Si）を堆積し、次いで、POCl3ガス等のイオン注入を用いて、電荷蓄積層前駆層４（poly-Si）にPをドープさせ、n型とする。
【００５５】
図８に示すように、第７の工程では、異方性エッチングを用いて電荷蓄積層前駆層４（poly-Si）を加工し、制御絶縁膜１３（SiN）をゲート長方向に挟むように電荷蓄積層５（poly-Si）を形成する。
【００５６】
図９に示すように、第８の工程では、エッチングを用いて、露出しているトンネル絶縁膜前駆層１４（SiO2）及びSiO2層１９を除去する。
【００５７】
図１０に示すように、第９の工程では、金属シリサイド前駆層６（Co）を堆積させる。
【００５８】
図１１に示すように、第１０の工程では、アニ−ルを用いて、Si領域と接する金属シリサイド前駆層６（Co）をシリサイド反応させ、金属シリサイド７（CoSi2）を形成後、未反応のCoを除去する。
【００５９】
以上の工程より、第１の実施の形態の記憶素子が製造される。
【００６０】
次に、第１の実施の形態の材料について説明する。
【００６１】
便宜上、図１１に示す記憶素子の材料について説明する。
【００６２】
半導体基板１は、Si、SiGe、Ge、歪Si等を用いる。
【００６３】
チャネル領域は、Si、SiGe、Ge、歪Si、あるいはその他のチャネル領域材料等を用いる。なお、B、P、As等の不純物を適宜添加し、ｐ型MOSFETの場合はｎ型若しくはｎ型MOSFETの場合はｐ型であることが好ましい。
【００６４】
ゲート絶縁膜９は、シリコン酸化膜、高誘電体絶縁膜（シリコン酸化膜に比して高誘電率である絶縁膜材料）、あるいはこれらの混合材料等が挙げられる。高誘電体絶縁膜としては、例えば、Zrシリケート、Hfシリケート等の金属シリケート（シリコン酸化物に金属イオンを加えた材料）の他に、Si3N4, Al2O3, Ta2O5, TiO2, La2O5, CeO2, ZrO2, HfO2, SrTiO3, Pr2O3等が挙げられる。
【００６５】
制御絶縁膜１３は、SiN等の絶縁性材料を用いる。SiNは、後工程におけるゲート積層構造への不純物拡散抑制効果を有する点で好ましい。
【００６６】
トンネル絶縁膜１５は、SiO2等の絶縁性材料を用いる。
【００６７】
ゲート電極３は、多結晶シリコン（poly-Si）、SiGe等の半導体化合物、耐熱性金属、耐熱性金属化合物等を用いる。
【００６８】
電荷蓄積層５は、ゲート電極３と同様の材料を用いる。
【００６９】
金属シリサイド７は、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Pt、Pd、Zr、Gd、Dy、Ho、Er等の金属のシリサイドを用いる。
【００７０】
不純物拡散層１７は、チャネル領域と異なる導電型とする。
【００７１】
なお、以降に示す実施の形態及び変形例の記憶素子の材料については、第１の実施の形態に示したこれらの材料を参照し、適宜選択される。
【００７２】
以下、変形例１．１について、図１２（ａ）乃至図１２（ｄ）を参照して説明する。なお、便宜上、第１の実施の形態と異なる箇所について説明する。
【００７３】
図１２は、変形例１．１に係る記憶素子を説明するためのゲート長方向の断面模式図である。図１２（ａ）は、固定情報（１）であるときの記憶素子に係わり、図１２（ｂ）は、固定情報（０）であるときの記憶素子に係わる。図１２（ｃ）は、固定情報（１）、半固定情報（０）であるときの記憶素子に係わり、図１２（ｄ）は、固定情報（０）、半固定情報（１）であるときの記憶素子に係わる。
【００７４】
図１２（ａ）乃至図１２（ｄ）に示すように、変形例１．１に係る記憶素子は、金属シリサイド７直下に不純物拡散層１７より深く形成された深い不純物拡散層２３を備える。このため、金属シリサイド７と半導体基板１の接触面積が減少する。また、深い不純物拡散層２３と半導体基板１の接合により空乏層が形成される。
【００７５】
変形例１．１によれば、金属シリサイド７と半導体基板１間のリーク電流を低減できる。この効果は、固定情報（１）の記憶素子で特に顕著である。
【００７６】
次に、変形例１．１の記憶素子の製造方法の一例について図１３乃至図１８を参照して説明する。便宜上、第１の実施の形態と異なる第９の工程以降について述べる。
【００７７】
図１３に示すように、第９．１の工程では、マスク前駆層２０（SiO2）を堆積させる。
【００７８】
図１４に示すように、第９．２の工程では、異方性エッチングを用いてマスク前駆層２０（SiO2）を加工し、電荷蓄積層５側壁にマスク２１（SiO2）を形成する。
【００７９】
図１５に示すように、第９．３の工程では、Asをイオン注入し、露出した半導体基板１表面に深い不純物拡散層２３を形成する。
【００８０】
図１６に示すように、第９．４の工程では、マスク２１（SiO2）をエッチングを用いて除去する。
【００８１】
図１７に示すように、第９．５の工程では、金属シリサイド前駆層６（Co）を堆積させる。
【００８２】
図１８に示すように、第１０の工程では、アニ−ルを用いて、Si領域と接する金属シリサイド前駆層６（Co）をシリサイド反応させ、金属シリサイド７（CoSi2）を形成後、未反応のCoを除去する。
【００８３】
以上の工程より、変形例１．１の記憶素子が製造される。
【００８４】
（第２の実施の形態）
第２の実施の形態に係わる記憶素子について、図１９（ａ）乃至図１９（ｄ）を参照して説明する。便宜上、第１の実施の形態と異なる箇所について述べる。
【００８５】
図１９は、第２の実施の形態に係る記憶素子を説明するためのゲート長方向の断面模式図である。図１９（ａ）は、固定情報（１）であるときの記憶素子に係わり、図１９（ｂ）は、固定情報（０）であるときの記憶素子に係わる。図１９（ｃ）は、固定情報（１）、半固定情報（０）であるときの記憶素子に係わり、図１９（ｄ）は、固定情報（０）、半固定情報（１）であるときの記憶素子に係わる。
【００８６】
図１９（ａ）乃至図１９（ｄ）に示すように、第２の実施の形態に係る記憶素子では、半導体基板１は埋込絶縁層２５を備える。
【００８７】
第２の実施の形態によれば、擬似的不純物拡散層１７'及び空乏化不純物拡散層１７''直下の半導体基板１領域が狭まるため、擬似的不純物拡散層１７'及び空乏化不純物拡散層１７''の影響を増大できる。また、擬似的不純物拡散層１７'及び空乏化不純物拡散層１７''下のリーク電流の通路が狭まるため、金属シリサイド７と半導体基板１間のリーク電流を低減できる。
【００８８】
以下、変形例２．１について、図２０（ａ）乃至図２０（ｄ）を参照して説明する。便宜上、第２の実施の形態と異なる箇所について述べる。
【００８９】
図２０は、変形例２．１に係る記憶素子を説明するためのゲート長方向の断面模式図である。図２０（ａ）は、固定情報（１）であるときの記憶素子に係わり、図２０（ｂ）は、固定情報（０）であるときの記憶素子に係わる。図２０（ｃ）は、固定情報（１）、半固定情報（０）であるときの記憶素子に係わり、図２０（ｄ）は、固定情報（０）、半固定情報（１）であるときの記憶素子に係わる。
【００９０】
図２０（ａ）乃至図２０（ｄ）に示すように、変形例２．１に係る記憶素子では、埋め込み絶縁層は金属シリサイド７直下に備わる。このため、擬似的不純物拡散層１７'及び空乏化不純物拡散層１７''直下に半導体基板１領域が存在しない。また、金属シリサイド７と半導体基板１の接触面積がさらに減少する。
【００９１】
変形例２．１によれば、第２の実施の形態の記憶素子に比して、擬似的不純物拡散層１７'及び空乏化不純物拡散層１７''の影響を増大できる。また、金属シリサイド７と半導体基板１間のリーク電流を低減できる。
【００９２】
以下、変形例２．２について、図２１（ａ）乃至図２１（ｄ）を参照して説明する。なお、便宜上、第２の実施の形態と異なる箇所について説明する。
【００９３】
図２１は、変形例２．２に係る記憶素子を説明するためのゲート長方向の断面模式図である。図２１（ａ）は、固定情報（１）であるときの記憶素子に係わり、図２１（ｂ）は、固定情報（０）であるときの記憶素子に係わる。図２１（ｃ）は、固定情報（１）、半固定情報（０）であるときの記憶素子に係わり、図２１（ｄ）は、固定情報（０）、半固定情報（０）であるときの記憶素子に係わる。
【００９４】
図２１（ａ）乃至図２１（ｄ）に示すように、変形例２．２に係る記憶素子では、金属シリサイド７直下に深い不純物拡散層２３が備わり、深い不純物拡散層２３直下に埋込絶縁層２５が備わる。このため、金属シリサイド７と半導体基板１の接合付近に空乏層が形成される。
【００９５】
変形例２．２によれば、第２の実施の形態の記憶素子に比して、金属シリサイド７間のリーク電流を低減できる。
【００９６】
（第３の実施の形態）
第３の実施の形態に係わる記憶素子について、図２２（ａ）乃至図２２（ｄ）を参照して説明する。なお、便宜上、第１の実施の形態と異なる箇所について説明する。
【００９７】
図２２は、第３の実施の形態に係る記憶素子を説明するためのゲート長方向の断面模式図である。図２２（ａ）は、固定情報（１）であるときの記憶素子に係わり、図２２（ｂ）は、固定情報（０）であるときの記憶素子に係わる。図２２（ｃ）は、固定情報（１）、半固定情報（０）であるときの記憶素子に係わり、図２２（ｄ）は、固定情報（０）、半固定情報（１）であるときの記憶素子に係わる。
【００９８】
図２２（ａ）乃至図２２（ｄ）に示すように、第３の実施の形態に係る記憶素子は、所謂ダブルゲート構造を為す。ゲート絶縁膜９は、半導体基板１上の第１のゲート絶縁膜９及び半導体基板下の第２のゲート絶縁膜９からなり、ゲート電極（CG）は第１のゲート絶縁膜９ａ上の第１のゲート電極（CG）及び第２のゲート絶縁膜９ｂ下の第２のゲート電極（CG）を有する。第１のゲート電極（CG）及び第２のゲート電極（CG）のゲート長方向の両側面に制御絶縁膜１３を介して電荷蓄積層（FG）が形成される。電荷蓄積層（FG）と半導体基板１間にトンネル絶縁膜１５が形成されている。半導体基板１の電荷蓄積層（FG）に挟まれた部分に不純物拡散層１７が形成され、半導体基板１の不純物拡散層１７を挟むように金属シリサイド７が形成されている。
【００９９】
第３の実施の形態によれば、擬似的不純物拡散層１７'及び空乏化不純物拡散層１７''の影響が増大し、また、リーク電流が低減できる。
【０１００】
第３の実施の形態に係る記憶素子について、シミュレーションを行い、ショットキー障壁の様子を確認した。
【０１０１】
図２３は、第３の実施の形態に係る記憶素子のシミュレーション電子エネルギー分布図である。ゲート電極長は50nm、半導体基板の厚さは10nm、半導体基板の不純物濃度はBが１０15ｃｍ-3である記憶素子についてシミュレーションを行った。電圧印加条件は、ゲート電圧１V、ドレイン電圧１Vである。
【０１０２】
実線は、図２２（ｃ）に示す記憶素子の電荷蓄積層（FG）が２Vの電位を有する正の電荷を蓄積した場合の電位エネルギー分布である。ソース側電荷蓄積層（FG）の左端でショットキー障壁が急峻になっている。一方、破線は、電荷蓄積層（FG）が形成されていない場合の記憶素子の電位エネルギー分布である。ゲート電極（CG）の左端でショットキー障壁が厚くなっている。
【０１０３】
以上から、ゲート電極両側部に電荷蓄積層（FG）を設け、正の電荷を蓄積させることにより、ショットキー障壁を薄くできることが確認された。従って、第３の実施の形態の半固定情報（０）の記憶素子は、ON電流量が増加することが解る。
【０１０４】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。
【図面の簡単な説明】
【０１０５】
【図１】第１の実施の形態に係る記憶素子のゲート長方向の断面模式図。
【図２】第１の実施の形態に係る記憶素子の製造工程の第１の工程を示すゲート長方向の断面模式図。
【図３】第１の実施の形態に係る記憶素子の製造工程の第２の工程を示すゲート長方向の断面模式図。
【図４】第１の実施の形態に係る記憶素子の製造工程の第３の工程を示すゲート長方向の断面模式図。
【図５】第１の実施の形態に係る記憶素子の製造工程の第４の工程を示すゲート長方向の断面模式図。
【図６】第１の実施の形態に係る記憶素子の製造工程の第５の工程を示すゲート長方向の断面模式図。
【図７】第１の実施の形態に係る記憶素子の製造工程の第６の工程を示すゲート長方向の断面模式図。
【図８】第１の実施の形態に係る記憶素子の製造工程の第７の工程を示すゲート長方向の断面模式図。
【図９】第１の実施の形態に係る記憶素子の製造工程の第８の工程を示すゲート長方向の断面模式図。
【図１０】第１の実施の形態に係る記憶素子の製造工程の第９の工程を示すゲート長方向の断面模式図。
【図１１】第１の実施の形態に係る記憶素子の製造工程の第１０の工程を示すゲート長方向の断面模式図。
【図１２】変形例１．１に係る記憶素子のゲート長方向の断面模式図。
【図１３】変形例１．１に係る記憶素子の製造工程の第９．１の工程を示すゲート長方向の断面模式図。
【図１４】変形例１．１に係る記憶素子の製造工程の第９．２の工程を示すゲート長方向の断面模式図。
【図１５】変形例１．１に係る記憶素子の製造工程の第９．３の工程を示すゲート長方向の断面模式図。
【図１６】変形例１．１に係る記憶素子の製造工程の第９．４の工程を示すゲート長方向の断面模式図。
【図１７】変形例１．１に係る記憶素子の製造工程の第９．５の工程を示すゲート長方向の断面模式図。
【図１８】変形例１．１に係る記憶素子の製造工程の第１０の工程を示すゲート長方向の断面模式図。
【図１９】第２の実施の形態に係る記憶素子のゲート長方向の断面模式図。
【図２０】変形例２．１に係る記憶素子のゲート長方向の断面模式図。
【図２１】変形例２．２に係る記憶素子のゲート長方向の断面模式図。
【図２２】第３の実施の形態に係る記憶素子のゲート長方向の断面模式図。
【図２３】第３の実施の形態に係る記憶素子のシミュレーション電子エネルギー分布図。
【符号の説明】
【０１０６】
１  半導体基板
２  ゲート電極前駆層
３  ゲート電極
４  電荷蓄積層前駆層
５  電荷蓄積層
６  金属シリサイド前駆層
７  金属シリサイド
８  ゲート絶縁膜前駆層
９  ゲート絶縁膜
１２  制御絶縁膜前駆層
１３  制御絶縁膜
１４  トンネル絶縁膜前駆層
１５  トンネル絶縁膜
１７  不純物拡散層
１７'  擬似的不純物拡散層
１７"  空乏化不純物拡散層
１９  SiO2層
２０  マスク前駆層
２１  マスク
２３  深い不純物拡散層
２５  埋込絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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