(57)【要約】【課題】 フラッシュメモリ装置、それを備えるメモリシステム及び前記フラッシュメモリ装置を動作させる方法を提供する。【解決手段】フラッシュメモリセルアレイ、読み取り動作、プログラム動作及び消去動作時に、チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信するインターフェース回路を備えることを特徴とするフラッシュメモリ装置。前記インターフェース回路は、呼出し信号の活性化に応答して前記命令を受信する。したがって、前記フラッシュメモリ装置では、ＣＬＥ信号、ＡＬＥ信号、ＲＥ信号及びＷＥ信号が必要ないため、内部回路に対する制御が簡単になり、チップ内部でスキューが発生する可能性が減り、性能が向上し、且つピン数が減るという利点がある。【選択図】図１
2005182996.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルアレイと、
読み取り動作、プログラム動作及び消去動作時に、チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して、命令及びアドレスを順次に受信するインターフェース回路と、を備えることを特徴とする不揮発性メモリ装置。
【請求項２】
前記インターフェース回路は、
呼出し信号の活性化に応答して前記命令を受信することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記インターフェース回路は、
前記読み取り動作時には、前記命令と前記アドレスを受信した後、確認命令が入力されれば、所定の第２レイテンシ後に、前記外部システムクロックに同期して読み取りデータを順次に外部に出力することを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項４】
前記インターフェース回路は、
前記プログラム動作時には、前記命令と前記アドレスを受信した後、確認命令が入力されれば、所定の第２レイテンシ後に、前記外部システムクロックに同期してプログラムデータを順次に受信することを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項５】
前記インターフェース回路は、
前記呼出し信号の活性化に応答して前記確認命令を受信することを特徴とする請求項３または４に記載の不揮発性メモリ装置。
【請求項６】
前記レイテンシ値を保存し、前記インターフェース回路に前記レイテンシ値を提供するレジスターを更に備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項７】
メモリコントローラーと、
前記メモリコントローラーに接続される不揮発性メモリ装置と、を備え、
前記不揮発性メモリ装置は、
不揮発性メモリセルアレイと、
読み取り動作、プログラム動作及び消去動作時に、チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信するインターフェース回路と、を備え、
前記メモリコントローラーが、前記チップイネーブル信号、前記命令及び前記アドレスを提供することを特徴とするメモリシステム。
【請求項８】
前記インターフェース回路は、
呼出し信号の活性化に応答して、前記命令を受信することを特徴とする請求項７に記載のメモリシステム。
【請求項９】
前記インターフェース回路は、
前記読み取り動作時には、前記命令と前記アドレスを受信した後、確認命令が入力されれば、所定の第２レイテンシ後に、前記外部システムクロックに同期して読み取りデータを、順次に外部に出力することを特徴とする請求項８に記載のメモリシステム。
【請求項１０】
前記インターフェース回路は、
前記プログラム動作時には、前記命令と前記アドレスを受信した後、確認命令が入力されれば、所定の第２レイテンシ後に、前記外部システムクロックに同期してプログラムデータを順次に受信することを特徴とする請求項８に記載のメモリシステム。
【請求項１１】
前記インターフェース回路は、
前記呼出し信号の活性化に応答して前記確認命令を受信することを特徴とする請求項９または１０に記載のメモリシステム。
【請求項１２】
前記不揮発性メモリ装置は、
前記レイテンシ値を保存して、前記インターフェース回路に前記レイテンシ値を提供するレジスターを更に備えることを特徴とする請求項７に記載のメモリシステム。
【請求項１３】
前記メモリコントローラーが前記呼出し信号及び前記確認命令を提供することを特徴とする請求項１１に記載のメモリシステム。
【請求項１４】
前記メモリコントローラーが前記確認命令を提供し、前記呼出し信号は前記不揮発性メモリ装置内部で発生することを特徴とする請求項１１に記載のメモリシステム。
【請求項１５】
不揮発性メモリ装置を動作させる方法において、
チップイネーブル信号を活性化させる段階と、
前記チップイネーブル信号が活性化される時点から所定のレイテンシ後に、外部システムクロックに同期して命令とアドレスを順次に受信する段階と、を備えることを特徴とする動作方法。
【請求項１６】
前記命令は、呼出し信号の活性化に応答して受信されることを特徴とする請求項１５に記載の動作方法。
【請求項１７】
不揮発性メモリ装置からデータを読み取る方法において、
チップイネーブル信号を活性化させる段階と、
前記チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信する段階と、
前記命令と前記アドレスとを受信した後、確認命令を受信する段階と、
前記確認命令が受信された後、所定の第２レイテンシ後に、前記外部システムクロックに同期して読み取りデータを順次に外部に出力する段階と、を備えることを特徴とする読み取り方法。
【請求項１８】
前記命令及び前記確認命令は、呼出し信号の活性化に応答して受信されることを特徴とする請求項１７に記載の読み取り方法。
【請求項１９】
不揮発性メモリ装置にデータをプログラムする方法において、
チップイネーブル信号を活性化させる段階と、
前記チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信する段階と、
前記命令と前記アドレスとを受信した後、確認命令を受信する段階と、
前記確認命令が受信された後、所定の第２レイテンシ後に、前記外部システムクロックに同期してプログラムデータを順次に受信する段階と、を備えることを特徴とするプログラム方法。
【請求項２０】
前記命令及び前記確認命令は、呼出し信号の活性化に応答して受信されることを特徴とする請求項１９に記載のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラッシュメモリ装置に関し、特に、外部システムクロックに同期して命令、アドレス及びデータを受信する同期式フラッシュメモリ装置に関する。
【背景技術】
【０００２】
モバイルシステムのような多様な応用システムの開発により、不揮発性メモリ装置であるフラッシュメモリ装置及び、それを制御するメモリシステムの需要が増加しつつある。
【０００３】
従来のＮＡＮＤ型フラッシュメモリ装置では、ＣＬＥ（Ｃｏｍｍａｎｄ Ｌａｔｃｈ Ｅｎａｂｌｅ）信号及び、ＡＬＥ（Ａｄｄｒｅｓｓ Ｌａｔｃｈ Ｅｎａｂｌｅ）信号と共に、ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）信号をトグルして書込み動作を行い、ＣＬＥ信号及びＡＬＥ信号と共にＲＥ（Ｒｅａｄ Ｅｎａｂｌｅ）信号をトグルして読み取り動作を行う。
このように、従来のＮＡＮＤ型フラッシュメモリ装置は、外部システムクロックと同期しない非同期式モードで動作することによって、より正確に表現すれば、外部システムクロックと同期せず、内部信号と同期する不完全な同期式モードで動作することで、多くの制御信号を必要とする。これによって、内部回路に対する制御が複雑であり、チップ内部でスキューが発生する可能性があり、且つピン数が増えるという短所がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が達成しようとする技術的課題は、チップ内部で、スキューが発生する可能性を減らし、性能を向上させ、また、ピン数が減るフラッシュメモリ装置を提供するところにある。
【０００５】
本発明が達成しようとする他の技術的課題は、前記のようなフラッシュメモリ装置を備えるメモリシステムを提供するところにある。
【０００６】
本発明が達成しようとする更に他の技術的課題は、前記フラッシュメモリ装置を動作させる方法を提供するところにある。
【０００７】
本発明が達成しようとする更に他の技術的課題は、前記フラッシュメモリ装置からデータを読み取る方法を提供するところにある。
【０００８】
本発明が達成しようとする更に他の技術的課題は、前記フラッシュメモリ装置にデータをプログラムする方法を提供するところにある。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するための本発明に係るフラッシュメモリ装置は、フラッシュメモリセルアレイ、読み取り動作、プログラム動作及び消去動作時に、チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信するインターフェース回路を備えることを特徴とする。
【００１０】
前記インターフェース回路は、呼出し（ｉｎｖｏｋｅ）信号の活性化に応答して前記命令を受信する。
【００１１】
前記インターフェース回路は、前記読み取り動作時には、前記命令と前記アドレスとを受信した後、確認命令が入力されれば、所定の第２レイテンシ後に、前記外部システムクロックに同期して読み取りデータを順次に外部に出力する。
【００１２】
前記インターフェース回路は、前記プログラム動作時には、前記命令と前記アドレスを受信した後、確認命令が入力されれば、所定の第２レイテンシ後に、前記外部システムクロックに同期してプログラムデータを順次に受信する。
【００１３】
前記インターフェース回路は、前記呼出し信号の活性化に応答して前記確認命令を受信する。
【００１４】
前記他の技術的課題を達成するための本発明に係るメモリシステムは、メモリコントローラー及び前記メモリコントローラーに接続されるフラッシュメモリ装置を備え、前記フラッシュメモリ装置は、フラッシュメモリセルアレイ、読み取り動作、プログラム動作及び消去動作時に、チップイネーブル信号が活性化される時点から、所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信するインターフェース回路を備えることを特徴とする。前記メモリコントローラーが、前記チップイネーブル信号、前記命令及び前記アドレスを提供する。
【００１５】
前記インターフェース回路は、呼出し信号の活性化に応答して前記命令を受信する。
【００１６】
前記インターフェース回路は、前記読み取り動作時には、前記命令と前記アドレスを受信した後、確認命令が入力されれば、所定の第２レイテンシ後に、前記外部システムクロックに同期して読み取りデータを順次に外部に出力する。
【００１７】
前記インターフェース回路は、前記プログラム動作時には、前記命令と前記アドレスを受信した後、確認命令が入力されれば、所定の第２レイテンシ後に、前記外部システムクロックに同期してプログラムデータを順次に受信する。
【００１８】
前記インターフェース回路は、前記呼出し信号の活性化に応答して前記確認命令を受信する。
【００１９】
前記メモリコントローラーが前記確認命令を提供する。前記呼出し信号は、前記メモリコントローラーによって提供されることもあり、前記フラッシュメモリ装置内部で発生することもある。
【００２０】
前記更に他の技術的課題を達成するための、本発明に係るフラッシュメモリ装置を動作させる方法は、チップイネーブル信号を活性化させる段階と、前記チップイネーブル信号が活性化される時点から所定のレイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信する段階と、を備えることを特徴とする。
【００２１】
前記命令は、呼出し信号の活性化に応答して受信される。
【００２２】
前記更に他の技術的課題を達成するための、本発明に係るフラッシュメモリ装置からデータを読み取る方法は、チップイネーブル信号を活性化させる段階と、前記チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信する段階と、前記命令と前記アドレスとを受信した後に確認命令を受信する段階と、前記確認命令が受信された後、所定の第２レイテンシ後に、前記外部システムクロックに同期して読み取りデータを順次に外部に出力する段階と、を備えることを特徴とする。
【００２３】
前記命令及び前記確認命令は、呼出し信号の活性化に応答して受信される。
【００２４】
前記更に他の技術的課題を達成するための、本発明に係るフラッシュメモリ装置にデータをプログラムする方法は、チップイネーブル信号を活性化させる段階と、前記チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信する段階と、前記命令と前記アドレスを受信した後、確認命令を受信する段階と、前記確認命令が受信された後、所定の第２レイテンシ後に、前記外部システムクロックに同期してプログラムデータを順次に受信する段階と、を備えることを特徴とする。
【００２５】
前記命令及び前記確認命令は、呼出し信号の活性化に応答して受信される。
【００２６】
本発明と本発明の動作上の利点及び、本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施形態を示す添付図面及び、添付図面に記載された内容を参照せねばならない。
【発明の効果】
【００２７】
本発明に係るフラッシュメモリ装置では、ＣＬＥ信号、ＡＬＥ信号、ＲＥ信号及びＷＥ信号が必要ないため、内部回路に対する制御が簡単であり、チップ内部でスキューの発生が減り、性能が向上し、且つピン数が減るという利点がある。
【発明を実施するための最良の形態】
【００２８】
以下、添付図面を参照して、本発明の好ましい実施形態を説明することによって本発明の好適な実施の形態を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
【００２９】
図１は、本発明の好適な実施の形態に係るフラッシュメモリ装置を概略的に示すブロック図である。
【００３０】
図１を参照すれば、本発明の好適な実施の形態に係るフラッシュメモリ装置１００は、フラッシュコア１１、ページバッファ／コラムデコーダ１２、ローデコーダ１３、読み取り制御ブロック１４、プログラム制御ブロック１５、消去制御ブロック１６、アドレス制御ブロック１７、入出力バッファ１８、ページバッファドライバ１９、ローデコーダドライバ２０、インターフェース回路２１及びレイテンシセットレジスター２２を備える。
【００３１】
フラッシュコア１１は、フラッシュメモリセルアレイを含む。ページバッファ／コラムデコーダ１２、ローデコーダ１３、制御ブロック１４、１５、１６、１７、入出力バッファ１８、ページバッファドライバ１９及びローデコーダドライバ２０は、フラッシュメモリ装置に含まれる通常的なものであるため、ここでは詳細な説明を省略する。
【００３２】
レイテンシセットレジスター２２はレイテンシ値を保存し、インターフェース回路２１にレイテンシ値を提供する。特に、インターフェース回路２１は、読み取り動作、プログラム動作及び消去動作時に、外部から入力されるチップイネーブル信号ｎＣＥが活性化される時点から所定のレイテンシ後に、外部システムクロックＣＬＫに同期して命令ＣＭＤとアドレスＡＤＤとを順次に受信する方式（ｓｃｈｅｍｅ）を有する。その時、命令ＣＭＤは、呼出し信号ＩＮＶに応答して受信される。
【００３３】
すなわち、従来のフラッシュメモリ装置は、外部システムクロックＣＬＫに同期しないため、ＣＬＥ信号に応答して命令ＣＭＤを受信し、ＡＬＥ信号に応答してアドレスＡＤＤを受信する。それに対し、本発明の好適な実施の形態に係るフラッシュメモリ装置１００は、読み取り動作、プログラム動作及び消去動作の全てにおいて、ＣＬＥ信号及びＡＬＥ信号なしで外部システムクロックＣＬＫに同期して命令ＣＭＤとアドレスＡＤＤとを受信できる。
【００３４】
なお、インターフェース回路２１は、読み取り動作時には、命令ＣＭＤとアドレスＡＤＤとを受信した後、確認命令が入力されれば、所定の第２レイテンシ後に、外部システムクロックＣＬＫに同期して読み取りデータを、入出力ピンＤＱを介して順次に外部に出力する。プログラム動作時には、インターフェース回路２１は、命令ＣＭＤとアドレスＡＤＤとを受信した後、確認命令が入力されれば、所定の第３レイテンシ後に外部システムクロックＣＬＫに同期してプログラムデータを、入出力ピンＤＱを介して順次に受信する。
【００３５】
すなわち、従来のフラッシュメモリ装置は、ＲＥ（Ｒｅａｄ Ｅｎａｂｌｅ）信号に応答して、読み取りデータを入出力ピンＤＱを介して外部に出力し、ＷＥ信号に応答して、プログラムデータを入出力ピンＤＱを介して受信する。それに対し、本発明の好適な実施の形態に係るフラッシュメモリ装置１００は、ＲＥ信号なしで外部システムクロックＣＬＫに同期して、読み取りデータを入出力ピンＤＱを介して外部に出力し、ＷＥ信号なしで外部システムクロックＣＬＫに同期して、プログラムデータを入出力ピンＤＱを介して受信する。
【００３６】
したがって、本発明の好適な実施の形態に係るフラッシュメモリ装置１００では、ＣＬＥ信号、ＡＬＥ信号、ＲＥ信号及びＷＥ信号が必要ないため、内部回路に対する制御が簡単になり、チップ内部でスキューが発生する可能性が減り、性能が向上し、且つピン数が減る。
【００３７】
一方、本発明の好適な実施の形態に係るフラッシュメモリ装置１００では、プログラムデータ及び読み取りデータの大きさが、５１２バイト（＋１６バイト）の１セクターを基準に設定される。このようにすることで、ハードディスクのような５１２バイトセクターを基準とする他の大量保存システムと、ＦＡＴ（ＦｉｌｅＡｌｌｏｃａｔｉｏｎ Ｔａｂｌｅ）との相互互換ができる。また、プログラムデータ及び読み取りデータの大きさを、５１２バイト単位で、２Ｋバイトまで支援できるように構成される。
【００３８】
図２は、図１に示された本発明の好適な実施の形態に係るフラッシュメモリ装置１００を含むメモリシステムを概略的に示すブロック図である。
【００３９】
図２を参照すれば、フラッシュメモリ装置１００は、メモリコントローラー２００に接続される。メモリコントローラー２００が、チップイネーブル信号ｎＣＥ、呼出し信号ＩＮＶ、命令ＣＭＤ及びアドレスＡＤＤを発生させてフラッシュメモリ装置１００に提供する。呼出し信号ＩＮＶは、メモリコントローラー２００で発生してフラッシュメモリ装置１００に提供されることもあり、フラッシュメモリ装置１００の内部で発生することもある。
【００４０】
図３は、図１に示された本発明の好適な実施の形態に係るフラッシュメモリ装置の読み取り動作を示すタイミング図である。これを参照して、本発明の好適な実施の形態に係るフラッシュメモリ装置から、データを読み取る方法が詳細に説明される。
【００４１】
まず、チップイネーブル信号ｎＣＥが論理ローに活性化される。チップイネーブル信号ｎＣＥが活性化される時点から、所定のレイテンシ（Ｎ ｃｙｃｌｅ）後に、外部システムクロックＣＬＫに同期して読み取り命令ＣＭＤ１と、アドレスＡＤＤ１〜ＡＤＤ４とが順次に受信される。したがって、信号ＲｎＢが論理ローの状態で、フラッシュメモリ装置内部のフラッシュメモリセルアレイからデータが読み取られてラッチに保存される。
【００４２】
その後、信号ＲｎＢが論理ハイに変化した後、確認命令ＣＭＤ２が受信される。確認命令ＣＭＤ２が受信された後、所定のレイテンシ（Ｍ ｃｙｃｌｅ）後に、外部システムクロックＣＬＫに同期してラッチに保存されている読み取りデータＤＡＴＡ０〜ＤＡＴＡ５２７が、順次にデータ入出力ピンＤＱを介してフラッシュメモリ装置の外部に出力される。
【００４３】
ここで、読み取り命令ＣＭＤ１及び確認命令ＣＭＤ２は、呼出し信号ＩＮＶの活性化状態で受信される。前記レイテンシ（Ｎ ｃｙｃｌｅ）及び前記レイテンシ（Ｍ ｃｙｃｌｅ）は、それぞれ任意に調整され得る。
【００４４】
図４は、図１に示された本発明の好適な実施の形態に係るフラッシュメモリ装置のプログラム動作を示すタイミング図である。これを参照して、本発明の好適な実施の形態に係るフラッシュメモリ装置にデータをプログラムする方法が詳細に説明される。
【００４５】
まず、チップイネーブル信号ｎＣＥが論理ローに活性化される。チップイネーブル信号ｎＣＥが活性化される時点から所定のレイテンシ（Ｎ ｃｙｃｌｅ）後に、外部システムクロックＣＬＫに同期してプログラム命令ＣＭＤ３とアドレスＡＤＤ１〜ＡＤＤ４とが順次に受信される。
【００４６】
その後、確認命令ＣＭＤ４が受信される。確認命令ＣＭＤ４が受信された後、所定のレイテンシ（Ｍ ｃｙｃｌｅ）後に、外部システムクロックＣＬＫに同期してプログラムデータＤＡＴＡ０〜ＤＡＴＡ５２７が、順次にデータ入出力ピンＤＱを介してフラッシュメモリ装置の外部から受信される。次に、信号ＲｎＢが論理ローとなり、その状態で、フラッシュメモリ装置内部のフラッシュメモリセルアレイに前記プログラムデータがプログラムされる。プログラムが完了すれば、信号ＲｎＢが論理ハイとなって次の命令を待つ。
【００４７】
ここで、プログラム命令ＣＭＤ３及び確認命令ＣＭＤ４は、呼出し信号ＩＮＶの活性化状態で受信される。前記レイテンシ（Ｎ ｃｙｃｌｅ）及び前記レイテンシ（Ｍ ｃｙｃｌｅ）は、それぞれ任意に調整され得る。
【００４８】
図５は、図１に示された本発明の好適な実施の形態に係るフラッシュメモリ装置の消去動作を示すタイミング図である。これを参照して、本発明の好適な実施の形態に係るフラッシュメモリ装置に保存されたデータを消去する方法が詳細に説明される。
【００４９】
まず、チップイネーブル信号ｎＣＥが論理ローに活性化される。チップイネーブル信号ｎＣＥが活性化される時点から所定のレイテンシ（Ｎ ｃｙｃｌｅ）後に、外部システムクロックＣＬＫに同期して消去命令ＣＭＤ５とアドレスＡＤＤ１〜ＡＤＤ４が順次に受信される。
【００５０】
その後、確認命令ＣＭＤ６が受信される。確認命令ＣＭＤ６が受信された後、信号ＲｎＢが論理ローとなり、その状態でフラッシュメモリ装置に保存されたデータが消去される。消去が完了すれば、信号ＲｎＢが論理ハイとなって次の命令を待つ。
【００５１】
ここで、消去命令ＣＭＤ５及び確認命令ＣＭＤ６は、呼出し信号ＩＮＶの活性化状態で受信される。前記レイテンシ（Ｎ ｃｙｃｌｅ）は任意に調整され得る。
【００５２】
図６は、図１に示された本発明の好適な実施の形態に係るフラッシュメモリ装置のキャッシュプログラム動作を示すタイミング図である。これを参照して、本発明の好適な実施の形態に係るフラッシュメモリ装置のキャッシュプログラム方法が詳細に説明される。
【００５３】
まず、チップイネーブル信号ｎＣＥが論理ローに活性化される。チップイネーブル信号ｎＣＥが活性化される時点から所定のレイテンシ後に、外部システムクロックＣＬＫに同期してキャッシュプログラム命令ＣＭＤ７とアドレスＡＤＤ１〜ＡＤＤ４とが順次に受信される。
【００５４】
その後、確認命令（図示せず）が受信さされた後、所定レイテンシ後に、外部システムクロックＣＬＫに同期してプログラムデータＤ０〜Ｄ５２７が、順次にデータ入出力ピンＤＱを介してフラッシュメモリ装置の外部から受信される。次いで、信号ＲｎＢが論理ローとなり、その状態でフラッシュメモリ装置内部のフラッシュメモリセルアレイに前記プログラムデータがプログラムされる。
【００５５】
そして、命令ＣＭＤ８により信号ＲｎＢが論理ハイとなった後に、再びプログラム命令ＣＭＤ９とアドレスＡＤＤ１〜ＡＤＤ４とが順次に受信される。これによって、所定レイテンシ後に外部システムクロックＣＬＫに同期して、更に他のプログラムデータＤ０〜Ｄ５２７が、順次にデータ入出力ピンＤＱを介して外部から受信される。次いで、信号ＲｎＢが再び論理ローとなり、その状態でフラッシュメモリ装置内部のフラッシュメモリセルアレイに前記更に他のプログラムデータがプログラムされた後に、キャッシュプログラム動作が完了する。
【００５６】
以上、図面と明細書とで最良の実施形態が開示された。ここで、特定の用語が使用されたが、これは単に、本発明を説明するための目的で使用されたものであり、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これらから多様な変形及び均等な他の実施形態が可能であるということが理解できるだろう。したがって、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められなければならない。
【産業上の利用可能性】
【００５７】
本発明は、高性能フラッシュメモリ装置及び、それを備えるメモリシステム開発に利用できる。
【図面の簡単な説明】
【００５８】
本発明の詳細な説明で引用される図面を、より十分に理解するために、各図面の簡単な説明が提供される。
【図１】本発明の好適な実施の形態に係るフラッシュメモリ装置を概略的に示すブロック図である。
【図２】図１に示された本発明の好適な実施の形態に係るフラッシュメモリ装置を含むメモリシステムを概略的に示すブロック図である。
【図３】図１に示された本発明の好適な実施の形態に係るフラッシュメモリ装置の読み取り動作を示すタイミング図である。
【図４】図１に示された本発明の好適な実施の形態に係るフラッシュメモリ装置のプログラム動作を示すタイミング図である。
【図５】図１に示された本発明の好適な実施の形態に係るフラッシュメモリ装置の消去動作を示すタイミング図である。
【図６】図１に示された本発明の好適な実施の形態に係るフラッシュメモリ装置のキャッシュプログラム動作を示すタイミング図である。
【符号の説明】
【００５９】
ｎＣＥ チップイネーブル信号
Ｎ ｃｙｃｌｅ、Ｍ ｃｙｃｌｅ レイテンシ
ＣＬＫ 外部システムクロック
ＣＭＤ３、ＣＭＤ４ プログラム命令
ＡＤＤ１〜ＡＤＤ４ アドレス
ＤＡＴＡ０〜ＤＡＴＡ５２７ プログラムデータ
ＤＱ データ入出力ピン
ＲｎＢ 信号
ＩＮＶ 呼出し信号
【図１】
2005182996.tif 000003
【図２】
2005182996.tif 000004
【図３】
2005182996.tif 000005
【図４】
2005182996.tif 000006
【図５】
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【図６】
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