(57)【要約】【課題】記憶領域に設けた記憶素子によるデータの書込動作及び読出動作の動作速度を向上させた記憶装置を提供する。【解決手段】複数の抵抗変化記憶素子を有する記憶装置において、各抵抗変化記憶素子に一対のビット線とワード線とを複数対接続し、ビット線とワード線を対ごとに異なる入出力制御ポートにそれぞれ接続する。ワード線は、対を構成するビット線と抵抗変化記憶素子とを接続する接続配線の中途部に設けた読出制御トランジスタのゲートに接続する。また、複数の抵抗変化記憶素子を有する記憶装置において、抵抗変化記憶素子の抵抗状態を変更するための通電を行うワード線を複数設け、このワード線をそれぞれ異なる入出力制御ポートに接続する。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数の抵抗変化記憶素子を有する記憶装置において、
前記の各抵抗変化記憶素子に一対のビット線とワード線とを複数対接続し、前記ビット線と前記ワード線を前記対ごとに異なる入出力制御ポートにそれぞれ接続したことを特徴とする記憶装置。
【請求項２】
前記ワード線は、前記対を構成する前記ビット線と前記抵抗変化記憶素子とを接続する接続配線の中途部に設けた読出制御トランジスタのゲートに接続したことを特徴とする請求項１記載の記憶装置。
【請求項３】
複数の抵抗変化記憶素子を有する記憶装置において、
前記抵抗変化記憶素子の抵抗状態を変更するための通電を行うワード線を複数設け、このワード線をそれぞれ異なる入出力制御ポートに接続したことを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の抵抗変化記憶素子を用いた記憶装置に関するものである。
【背景技術】
【０００２】
従来、大容量の不揮発性の記憶装置として、半導体基板上に高密度に実装可能な抵抗変化記憶素子を用いた半導体装置が知られており、特にこのような抵抗変化記憶素子として、強磁性スピントンネル接合（MTJ:Magnetic Tunnel Junction）のトンネル磁気抵抗効果（TMR:Tunnel Magneto Resistance）を利用した抵抗変化記憶素子が知られている（例えば、特許文献１参照。）。この抵抗変化記憶素子からなる記憶装置はＭＲＡＭと呼ばれている。
【０００３】
このような抵抗変化記憶素子を用いた記憶装置では、図７に示すように、強磁性スピントンネル接合で構成した記憶素子ｍの一端をビット線100に接続するとともに他端を読出制御トランジスタ200に接続し、この読出制御トランジスタ200のゲートに読出用ワード線300を接続して、この読出用ワード線300とビット線100とを用いて記憶素子からデータの読出しを行うようにしている。
【０００４】
さらに記憶素子ｍの近傍には記憶素子ｍに略直交させて書込用ワード線400を設け、この書込用ワード線400に通電する電流の方向を制御することにより強磁性スピントンネル接合における磁化の方向を制御して、記憶素子ｍに所定のデータを記憶するようにしている。
【０００５】
そして、この記憶素子ｍを必要数設けて所要の記憶容量を有するようにするとともに、各記憶素子ｍと接続したそれぞれのビット線100と読出用ワード線300と書込用ワード線400を入出力制御ポートに接続し、この入出力制御ポートによってビット線100、と読出用ワード線300、書込用ワード線400の制御を行っている。
【０００６】
また、他の形態として、図８に示すように、記憶素子m'の一端をビット線100'に接続するとともに、記憶素子m'の他端をワード線300'に接続して、ビット線100'及びワード線300'の通電状態を制御することにより、記憶素子m'からのデータの読出し、及び記憶素子m'へのデータの書込みを行うこともできる。
【特許文献１】特開２００２−２０８６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記したようにビット線と所要のワード線を用いて所定のデータの読出し、あるいは書込みを行う記憶装置では、いずれか一つの記憶素子が書込状態である場合には、それ以外の記憶素子へのデータの書込みだけでなく、データの読出しを行うことができず、また、逆にいずれか一つの記憶素子が読出状態である場合には、その記憶素子以外の記憶素子からのデータの読出しだけでなく、データの書込みを行うことができないために、書込動作または読出動作が行われる記憶素子の切替速度が書込動作または読出動作の動作速度を決定することとなり、動作速度を向上させることが極めて困難であるという問題があった。
【課題を解決するための手段】
【０００８】
そこで、本発明の記憶装置では、複数の抵抗変化記憶素子を有する記憶装置において、各抵抗変化記憶素子に一対のビット線とワード線とを複数対接続し、ビット線とワード線を対ごとに異なる入出力制御ポートにそれぞれ接続することとした。さらに、ワード線は、対を構成するビット線と抵抗変化記憶素子とを接続する接続配線の中途部に設けた読出制御トランジスタのゲートに接続することにも特徴を有するものである。
【０００９】
また、本発明の記憶装置では、複数の抵抗変化記憶素子を有する記憶装置において、抵抗変化記憶素子の抵抗状態を変更するための通電を行うワード線を複数設け、このワード線をそれぞれ異なる入出力制御ポートに接続することとした。
【発明の効果】
【００１０】
請求項１記載の発明によれば、複数の抵抗変化記憶素子を有する記憶装置において、各抵抗変化記憶素子に一対のビット線とワード線とを複数対接続し、ビット線とワード線を対ごとに異なる入出力制御ポートにそれぞれ接続することによって、入出力制御ポートごとにデータの読出しまたは書込みを行うことができるので、書込動作と読出動作、あるいは書込動作同士、あるいは読出動作同士を重複して実行することができるので、実質的な動作速度を向上させることができる。特に動作クロックを向上させることなく動作速度の向上を図ることができるので、動作速度の高速化にともなう消費電力の増大化を抑制することができる。
【００１１】
請求項２記載の発明によれば、ワード線は、対を構成するビット線と抵抗変化記憶素子とを接続する接続配線の中途部に設けた読出制御トランジスタのゲートに接続することによって、複数設けたワード線及びビット線の配線を容易化することができ、配線パターンが複雑化することを防止できる。
【００１２】
請求項３記載の発明によれば、複数の抵抗変化記憶素子を有する記憶装置において、抵抗変化記憶素子の抵抗状態を変更するための通電を行うワード線を複数設け、このワード線をそれぞれ異なる入出力制御ポートに接続することによって、書込動作と読出動作、あるいは書込動作同士を重複して実行することができるので、実質的な動作速度を向上させることができる。特に動作クロックを向上させることなく動作速度の向上を図ることができるので、動作速度の高速化にともなう消費電力の増大化を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の記憶装置は、抵抗値の違いによってデータを記憶する抵抗変化記憶素子を複数設けて構成している記憶装置であって、抵抗変化記憶素子から記憶されたデータを読出すため、あるいはデータを書込むための一対のビット線とワード線とを有するとともに、各抵抗変化記憶素子に対して一対となったビット線とワード線を複数対設けているものである。
【００１４】
そして、対となったビット線とワード線は入出力制御ポートに接続して、この入出力制御ポートの制御によって所定の抵抗変化記憶素子からのデータの読出動作、またはデータの書込動作を行うとともに、異なる対のビット線とワード線は異なる入出力制御ポートにそれぞれ接続することにより、入出力制御ポートごとに制御を行うことによって、書込動作と読出動作、あるいは書込動作同士、あるいは読出動作同士を重複して実行可能としているものである。
【００１５】
したがって、各入出力制御ポートによって同時に書込動作と読出動作、あるいは書込動作同士、あるいは読出動作同士を行うことができるので、実質的な動作速度を向上させることができる。
【００１６】
特に、ワード線は、対を構成するビット線と抵抗変化記憶素子とを接続する接続配線の中途部に設けた読出制御トランジスタのゲートに接続することにより、１つの抵抗変化記憶素子に対してそれぞれ複数設けられるビット線とワード線の配線を行いやすくすることができ、配線パターンが複雑化すること、さらには抵抗変化記憶素子自体が大型化することを抑止できる。
【００１７】
また、抵抗変化記憶素子の抵抗状態を変更するための通電を行うワード線を複数設け、このワード線をそれぞれ異なる入出力制御ポートに接続した場合には、入出力制御ポートによって異なる抵抗変化記憶素子に同時にデータの書込動作を行うことができ、実質的な動作速度を向上させることができる。
【００１８】
以下において、図面に基づいて本発明の実施形態について詳説する。図１は、本実施形態の記憶装置Ａの概略ブロック図である。記憶装置Ａには抵抗変化記憶素子を行列状に配設した記憶領域30を設けており、この記憶領域30の周囲に入出力制御ポートを設けている。特に、本実施形態では、記憶装置Ａには第１入出力制御ポート10と第２入出力制御ポート20の２つの入出力制御ポートを設けている。
【００１９】
第１入出力制御ポート10は、第１制御回路11と、外部から入力されたアドレスデータをデコードする第１アドレスデコーダ12と、図示しない入出力端子に接続された第１Ｉ／Ｏバッファ13とを有しており、第１制御回路11によって第１書込用ドライバ回路14を制御することにより、第１アドレスデコーダ12で指定したアドレスの抵抗変化記憶素子へのデータの書込みを行うとともに、第１制御回路11によって第１センスアンプ回路15を制御することにより、第１アドレスデコーダ12で指定したアドレスの抵抗変化記憶素子に記憶されたデータの読出しを行うようにしている。
【００２０】
第２入出力制御ポート20は、第２制御回路21と、外部から入力されたアドレスデータをデコードする第２アドレスデコーダ22と、図示しない入出力端子に接続された第２Ｉ／Ｏバッファ23とを有しており、第２制御回路21によって第２書込用ドライバ回路24を制御することにより、第２アドレスデコーダ22で指定したアドレスの抵抗変化記憶素子へのデータの書込みを行うとともに、第２制御回路21によって第２センスアンプ回路25を制御することにより、第２アドレスデコーダ22で指定したアドレスの抵抗変化記憶素子に記憶されたデータの読出しを行うようにしている。
【００２１】
図２は、本実施形態の記憶装置Ａにおける一つの抵抗変化記憶素子M1部分の回路図である。本実施形態では、一つの抵抗変化記憶素子M1に第１ビット線B1と第２ビット線B2の２本のビット線を接続するとともに、第１読出用ワード線RW1と第２読出用ワード線RW2の２本のワード線を接続し、さらに、抵抗変化記憶素子M1には抵抗変化記憶素子M1の抵抗状態を変更するための通電を行う１本の書込用ワード線WWを設けているものである。
【００２２】
特に、抵抗変化記憶素子M1は、一端を共通ビット線Ｂに接続するとともに、他端を接地している。
【００２３】
そして、共通ビット線Ｂと第１ビット線B1とを接続する第１接続線L1の中途部には、ゲート端子に第１読出用ワード線RW1を接続した第１読出制御トランジスタT1を設けている。
【００２４】
さらに、共通ビット線Ｂと第２ビット線B2とを接続する第２接続線L2の中途部には、ゲート端子に第２読出用ワード線RW2を接続した第２読出制御トランジスタT2を設けている。
【００２５】
このように１本の共通ビット線Ｂを抵抗変化記憶素子M1に接続し、第１接続線L1及び第２接続線L2を介して共通ビット線Ｂと第１ビット線B1及び第２ビット線B2とを接続することによって、従来では１本であったビット線を第１ビット線B1と第２ビット線B2の２本にした場合のビット線B1,B2の配線を行いやすくすることができる。
【００２６】
しかも、第１読出用ワード線RW1は、第１接続線L1に設けた第１読出制御トランジスタT1のゲートに接続するとともに、第２読出用ワード線RW2は、第２接続線L2に設けた第２読出制御トランジスタT2のゲートに接続することによって、従来では１本であった読出用のワード線を第１読出用ワード線RW1と第２読出用ワード線RW2の２本にした場合のワード線RW1,RW2の配線を行いやすくすることができる。
【００２７】
第１読出制御トランジスタT1を介して接続された１対の第１ビット線B1と第１読出用ワード線RW1は、それぞれ図１に示す第１入出力制御ポート10に接続しており、第２読出制御トランジスタT2を介して接続された１対の第２ビット線B2と第２読出用ワード線RW2は、それぞれ図１に示す第２入出力制御ポート20に接続しており、抵抗変化記憶素子M1は、第１入出力制御ポート10と第２入出力制御ポート20とによってそれぞれ読出動作させることができるようにしている。
【００２８】
また、書込用ワード線WWは、第１入出力制御ポート10と第２入出力制御ポート20のいずれか一方に接続すればよく、例えば書込用ワード線WWを第１入出力制御ポート10に接続した場合には、第１入出力制御ポート10によって抵抗変化記憶素子M1の読出動作だけでなく書込動作を行うことができる。
【００２９】
ただし、第１入出力制御ポート10と第２入出力制御ポート20とが同時に同一の抵抗変化記憶素子M1に対して読出動作または書込動作を行わないように、第１入出力制御ポート10と第２入出力制御ポート20との間では、他方のポートが制御している抵抗変化記憶素子M1のアドレス情報を入力するようにしており、他方のポートが抵抗変化記憶素子M1を使用している場合には、その抵抗変化記憶素子M1への読出動作または書込動作を一時停止するようにしている。
【００３０】
このように、第１入出力制御ポート10と第２入出力制御ポート20の２つの入出力制御ポートを設けたことにより、データの書込みまたは読出しを並列処理によって行うことができるので、記憶装置における処理速度を向上させることができる。
【００３１】
上記した実施形態では、書込用ワード線WWは１本だけであるが、図３に示すように、抵抗変化記憶素子M1の抵抗状態を変更するための通電を行う第１書込用ワード線WW1と第２書込用ワード線WW2を設けてもよい。そして、例えば第１書込用ワード線WW1は第１入出力制御ポート10に接続し、第２書込用ワード線WW2は第２入出力制御ポート20に接続することによって、異なる抵抗変化記憶素子M1に対しては第１入出力制御ポート10による書込動作と第２入出力制御ポート20による書込動作とを同時に行うことができるので、記憶装置における処理速度を向上させることができる。
【００３２】
ビット線及び読出用ワード線は上記した２本に限定するものではなく、図４に示すように、一つの抵抗変化記憶素子M1に第１ビット線B1と第２ビット線B2と第３ビット線B3の３本のビット線を接続するとともに、第１読出用ワード線RW1と第２読出用ワード線RW2と第３読出用ワード線RW3の３本のワード線を接続してもよい。
【００３３】
第３読出用ワード線RW3は、上記した第１読出用ワード線RW1及び第２読出用ワード線RW2と同様に、共通ビット線Ｂと第３ビット線B3とを接続する第３接続線L3の中途部に設けた第３読出制御トランジスタT3のゲートに接続している。
【００３４】
第３ビット線B3と第３読出用ワード線RW3は、第１ビット線B1と第１読出用ワード線RW1を接続している第１入出力制御ポート10、及び第２ビット線B2と第２読出用ワード線RW2を接続している第２入出力制御ポート20とは異なる第３入出力制御ポート（図示せず）に接続して、第１入出力制御ポート10と、第２入出力制御ポート20と、第３入出力制御ポートとがそれぞれ所要の制御を行うことにより、重複して書込動作と読出動作、あるいは読出動作を行うことができるので、記憶処理装置の処理速度をさらに向上させることができる。
【００３５】
さらに、図４に示すように１本の書込用ワード線WWではなく、図５に示すように、第１書込用ワード線WW1と、第２書込用ワード線WW2と、第３書込用ワード線WW3を設け、第１書込用ワード線WW1を第１入出力制御ポート10に接続し、第２書込用ワード線WW2を第２入出力制御ポート20に接続し、第３書込用ワード線WW3を第３入出力制御ポートに接続することによって、異なる抵抗変化記憶素子M1に対しては第１入出力制御ポート10による書込動作と、第２入出力制御ポート20による書込動作と、第３入出力制御ポートによる書込動作を同時に行うことができるので、記憶装置における処理速度をさらに向上させることができる。
【００３６】
他の実施形態として、読出用ワード線と書込用ワード線の２種類のワード線を有する記憶装置ではなく、図６に示すように、記憶素子M2の一端をビット線に接続するとともに記憶素子M2の他端をワード線に接続して、ビット線及びワード線の通電状態を制御することにより、記憶素子M2からのデータの読出し、及び記憶素子M2へのデータの書込みを行う記憶装置において、記憶素子M2の一端に第１ビット線B1'を接続するとともに記憶素子M2の他端に第１ワード線W1'に接続するとともに、記憶素子M2の一端に第２ビット線B2'を接続するとともに記憶素子M2の他端に第２ワード線W2'に接続し、一対の第１ビット線B1'と第１ワード線W1'を図１に示す第１入出力制御ポート10に接続して、さらに一対の第２ビット線B2'と第２ワード線W2'を第２入出力制御ポート20に接続してもよい。
【００３７】
このように、一対の第１ビット線B1'と第１ワード線W1'を第１入出力制御ポート10に接続し、さらに一対の第２ビット線B2'と第２ワード線W2'を第２入出力制御ポート20に接続することによって、異なる抵抗変化記憶素子M2に対しては第１入出力制御ポート10による書込動作と第２入出力制御ポート20による読出動作または書込動作とを同時に行うことができるので、記憶装置における処理速度を向上させることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明に係る記憶装置の概略ブロック図である。
【図２】本発明に係る記憶装置一つの抵抗変化記憶素子部分の回路図である。
【図３】他の実施形態の抵抗変化記憶素子部分の回路図である。
【図４】他の実施形態の抵抗変化記憶素子部分の回路図である。
【図５】他の実施形態の抵抗変化記憶素子部分の回路図である。
【図６】他の実施形態の抵抗変化記憶素子部分の回路図である。
【図７】従来の記憶装置における一つの抵抗変化記憶素子部分の回路図である。
【図８】従来の記憶装置における一つの抵抗変化記憶素子部分の回路図である。
【符号の説明】
【００３９】
Ａ     記憶装置
10     第１入出力制御ポート
11     第１制御回路
12     第１アドレスデコーダ
13     第１Ｉ／Ｏバッファ
14     第１書込用ドライバ回路
15     第１センスアンプ回路
20     第２入出力制御ポート
21     第２制御回路
22     第２アドレスデコーダ
23     第２Ｉ／Ｏバッファ
24     第２書込用ドライバ回路
25     第２センスアンプ回路
30     記憶領域
M1,M2  抵抗変化記憶素子
Ｂ     共通ビット線
B1,B1' 第１ビット線
B2,B2' 第２ビット線
B3     第３ビット線
RW1    第１読出用ワード線
RW2    第２読出用ワード線
RW3    第３読出用ワード線
WW     書込用ワード線
L1     第１接続線
L2     第２接続線
L3     第３接続線
T1     第１読出制御トランジスタ
T2     第２読出制御トランジスタ
T3     第３読出制御トランジスタ
WW1    第１書込用ワード線
WW2    第２書込用ワード線
WW3    第３書込用ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005302235.tif 000009
【図８】
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