(57)【要約】【課題】  配線層が４層以上である半導体装置について、ＳＲＡＭ回路を利用したプロセス不良解析によって、各配線層での不良の有無を解析できる半導体装置を提供する【解決手段】  半導体チップ１０は、製品集積回路１１と、プロセス不良検出に利用される第１及び第２ＳＲＡＭ回路１２、１３とを有する。製品集積回路１１は、所望の機能を有し、６層の配線層を有する。第１ＳＲＡＭ回路１２は、ＳＲＡＭセルと、６層の配線層のうち、下層側の第１〜第３配線に形成された配線とによってＳＲＡＭ機能が実現されている。第２ＳＲＡＭ回路１３は、ＳＲＡＭセルと、６層の配線層のうち、上層側の第４〜第６配線に形成された配線とによってＳＲＡＭ機能が実現されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ｋ層（但し、ｋ≧４）の配線層を備え所定の機能を有する製品集積回路と、前記ｋ層の配線層の内３つの配線層とそれぞれ同層に形成された３つの配線層とＳＲＡＭセルとによってＳＲＡＭ機能が実現される第１のＳＲＡＭ回路と、前記ｋ層の配線層の内、前記第１のＳＲＡＭ回路の３つの配線層とは異なる層を少なくとも１つ含む３つの配線層とそれぞれ同層に形成された３つの配線層とＳＲＡＭセルとによってＳＲＡＭ機能が実現される第２のＳＲＡＭ回路とを、共通の基板上に形成したことを特徴とする半導体装置。
【請求項２】
前記第１及び第２のＳＲＡＭ回路を含むｍ個（但し、ｍは（１＋ｋ／３）を超えない最大の整数）のＳＲＡＭ回路を備える、請求項１に記載の半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置を試験する方法であって、
前記ＳＲＡＭ回路の不良解析によって、前記製品集積回路の不良個所を推定する半導体装置の試験方法。
【請求項４】
ｋ層（但し、ｋ≧４）の配線層を備え所定の機能を有する製品集積回路と、前記ｋ層の配線層の内３つの配線層とそれぞれ同層に形成された３つの配線層とＳＲＡＭセルとによってＳＲＡＭ機能が実現される第１のＳＲＡＭ回路と、前記ｋ層の配線層の内、前記第１のＳＲＡＭ回路の３つの配線層とは異なる層を少なくとも１つ含む３つの配線層とそれぞれ同層に形成された３つの配線層とＳＲＡＭセルとによってＳＲＡＭ機能が実現される第２のＳＲＡＭ回路とを、共通の製造プロセスで形成し、
前記第１及び第２のＳＲＡＭ回路の不良解析によって、前記製品集積回路の不良個所を推定する半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその試験方法に関し、更に詳しくは、ＳＲＡＭ回路を利用した不良解析により、不良箇所の特定が可能な半導体装置及びその試験方法に関する。
【背景技術】
【０００２】
半導体装置は、微細化や、高集積化がすすんでおり、その製造プロセスも複雑化している。このため、半導体装置のテストでは、チップの良／不良をテストするのみならず、半導体装置の種々の製造プロセスのうち、どの製造プロセスが不良であるかを特定する不良解析を行うことが重要となっている。このようなプロセス不良解析を可能にするため、半導体装置には、製造プロセスのどの段階での不良であるかを解析することを可能にするプロセス不良検出回路が形成される。
【０００３】
図４は、プロセス不良検出回路としてＳＲＡＭ回路を有する一般的な半導体装置を平面図として示している。この例では、ウエハ上に形成された各チップ２０には、製品集積回路２１に隣接して、プロセス不良解析に利用されるＳＲＡＭ回路２２が形成されている。製品集積回路２３は、所望の機能を実現するための回路が形成されており、３層の配線層を有する。ＳＲＡＭ回路２２は、製品集積回路２３の配線層の不良箇所を特定するために配置されており、Ｃ−ＭＯＳ構造のＳＲＡＭセルと、その上に形成される３層の配線層とで構成される。このチップ２０の製造では、製品集積回路２１とＳＲＡＭ回路２２とが、同じ製造プロセスで形成される。
【０００４】
ＳＲＡＭ回路２２が不良箇所を含むとき、テスタから、ＳＲＡＭ回路２２にテストパターンを与えると、ＳＲＡＭ回路２２は不良データを出力する。この不良データを解析することで、ＳＲＡＭ回路２２の不良原因を特定し、ＳＲＡＭ回路２２の不良箇所、つまりは不良製造プロセスを特定することができる。上記のように、製品集積回路２１とＳＲＡＭ回路２２とが同じ製造プロセスで形成されるため、ＳＲＡＭ回路２２の３層の配線層のうちの何れが不良であるかを知ることで、製品集積回路２１の３層の配線層のうち、どの配線層が不良であるかを知ることができる。
【０００５】
プロセス不良解析を可能にする半導体装置に関する別の技術としては、例えば特許文献１に記載された技術がある。特許文献１では、半導体装置は、下地には基本ゲートアレイセルが形成される製品チップの空き領域に、プロセス不良検出回路としてメモリセルを内蔵する。特許文献１では、半導体装置が複数の配線層を有するときには、各配線層に対応してメモリセルをそれぞれ配置し、各メモリセルの動作の良／不良を試験することで、不良がどの配線層で発生しているかを判別できるとしている。
【特許文献１】特開平８−８８２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図４に示す半導体装置では、製品集積回路２１とＳＲＡＭ回路２２とが共に３層の配線層で構成される場合には、上述のように、ＳＲＡＭ回路２２の動作を解析することで、３層の配線層のうちの何れが不良であるかを簡易に判別することができる。しかし、ＳＲＡＭ回路２２は３層の配線層で構成されるため、製品集積回路２１が、４層以上の配線層を有する場合には、製品集積回路２１の４層以上の各配線層の不良の有無を簡易に判別することができないという問題がある。また、特許文献１に記載の技術では、配線層数に対応した数のメモリセルを配置するため、多数のメモリセルが必要であるという問題がある。
【０００７】
本発明は、配線層が４層以上である半導体装置について、各層にメモリセルを配置する必要がなく、ＳＲＡＭ回路を利用したプロセス不良解析によって、各配線層での不良の有無を解析できる半導体装置及び半導体装置の試験方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の半導体装置は、ｋ層（但し、ｋ≧４）の配線層を備え所定の機能を有する製品集積回路と、前記ｋ層の配線層の内３つの配線層とそれぞれ同層に形成された３つの配線層とＳＲＡＭセルとによってＳＲＡＭ機能が実現される第１のＳＲＡＭ回路と、前記ｋ層の配線層の内、前記第１のＳＲＡＭ回路の３つの配線層とは異なる層を少なくとも１つ含む３つの配線層とそれぞれ同層に形成された３つの配線層とＳＲＡＭセルとによってＳＲＡＭ機能が実現される第２のＳＲＡＭ回路とを、共通の基板上に形成したことを特徴とする。
【０００９】
本発明の半導体装置では、第１及び第２のＳＲＡＭ回路のＳＲＡＭ機能を実現する３層の配線が、少なくとも１層異なる層に配線されているため、第１及び第２のＳＲＡＭ回路の双方に、ＳＲＡＭ機能を実現する３層の配線のうちの何れが不良であるかを特定（推定）できるビットマップ解析を適用することで、製品集積回路の４層以上の配線層のうち、何れの層が不良であるかを特定することができる。
【００１０】
本発明の半導体装置では、前記第１及び第２のＳＲＡＭ回路を含むｍ個（但し、ｍは（１＋ｋ／３）を超えない最大の整数）のＳＲＡＭ回路を備えることが好ましい。この場合、ｋ層の各配線層が、それぞれ、何れかのＳＲＡＭ回路でＳＲＡＭ機能の配線がされるように、各ＳＲＡＭ回路を構成することで、各ＳＲＡＭ回路にそれぞれビットマップ解析を適用して、製品集積回路のすべての層の不良の有無を特定することができる。
【００１１】
本発明の半導体装置の試験方法は、上記本発明の半導体装置を試験する方法であって、前記ＳＲＡＭ回路の不良解析によって、前記製品集積回路の不良個所を推定することを特徴とする。
【００１２】
本発明の半導体装置の試験方法では、ＳＲＡＭ回路の不良解析によって、各ＳＲＡＭ回路のＳＲＡＭ機能を実現する３層の配線のうちの何れが不良であるかを特定することにより、製品集積回路の不良箇所が推定できるため、各層に対応してメモリセルを配置する従来の試験方法に比して、簡易に、製品集積回路の不良箇所を特定できる。
【００１３】
本発明の半導体装置の試験方法は、ｋ層（但し、ｋ≧４）の配線層を備え所定の機能を有する製品集積回路と、前記ｋ層の配線層の内３つの配線層とそれぞれ同層に形成された３つの配線層とＳＲＡＭセルとによってＳＲＡＭ機能が実現される第１のＳＲＡＭ回路と、前記ｋ層の配線層の内、前記第１のＳＲＡＭ回路の３つの配線層とは異なる層を少なくとも１つ含む３つの配線層とそれぞれ同層に形成された３つの配線層とＳＲＡＭセルとによってＳＲＡＭ機能が実現される第２のＳＲＡＭ回路とを、共通の製造プロセスで形成し、第１及び第２の前記ＳＲＡＭ回路の不良解析によって、前記製品集積回路の不良個所を推定することを特徴とする。
【００１４】
本発明の半導体装置の半導体装置の試験方法は、ＳＲＡＭ回路の不良解析によって、各ＳＲＡＭ回路のＳＲＡＭ機能を実現する３層の配線のうちのどの層が不良であるのかを推定（特定）することにより、製品集積回路の不良箇所が推定できるため、各層に対応してメモリセルを配置する従来の試験方法に比して、簡易に、製品集積回路の不良箇所を特定できる。製品集積回路と第１及び第２のＳＲＡＭ回路とは、ウエハから切り出された同じ基板上に形成することができ、或いは、同じウエハ上に場所分けて形成することができる。または、同じ製造プロセスのロットにおいて、ウエハを分けて形成することもできる。
【発明の効果】
【００１５】
本発明の半導体装置は、第１及び第２のＳＲＡＭ回路のＳＲＡＭ機能を実現する３層の配線が、少なくとも１層異なる層に配線されているため、第１及び第２のＳＲＡＭ回路の双方の不良解析により、製品集積回路の４層以上の配線層のうち、どの層が不良であるのかを特定することができ、半導体装置の不良箇所の特定が容易となる。また、本発明の半導体装置の試験方法では、ＳＲＡＭ回路の不良解析によって、製品集積回路の不良箇所が推定できるため、各層に対応してメモリセルを配置する従来の試験方法に比して、簡易に、製品集積回路の不良箇所を特定できる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１（ａ）は、本発明の第１実施形態例の半導体装置の半導体チップが形成されるウエハを平面図として示し、同図（ｂ）は、同図（ａ）に示す半導体チップの１つを拡大して示している。同図（ａ）に示すように、ウエハ１００上には、複数の半導体チップ１０が形成される。同図（ｂ）に示すように、ウエハ１００上に形成される各半導体チップ１０は、所望の機能を有する製品集積回路１１と、プロセス不良解析に利用される第１ＳＲＡＭ回路１２及び第２ＳＲＡＭ回路１３とを備える。
【００１７】
製品集積回路１１、第１ＳＲＡＭ回路１２、及び、第２ＳＲＡＭ回路１３は、それぞれ６層の配線層を有する。これらは、同じウエハ工程を経て、同じウエハ１００上に形成されるため、ウエハ工程で発生する欠陥に関しても、各製造プロセスにおいて、それぞれ同様な確率で発生する。
【００１８】
図２は、図１の第１ＳＲＡＭ回路１２及び第２ＳＲＡＭ回路１３の一部断面を示している。第１ＳＲＡＭ回路１２は、Ｃ−ＭＯＳ構造のＳＲＡＭセルを備え、その上の第１配線層Ｍ１〜第３配線層Ｍ３、ビア（１Ｖｉａ、２Ｖｉａ）、及び、コンタクトＣ０によって構成される配線により、ＳＲＡＭ機能が実現される。第１ＳＲＡＭ回路１２の第４配線層Ｍ４〜第６配線層Ｍ６には、ＳＲＡＭ機能に直接には関係がない配線が配線される。第１ＳＲＡＭ回路１２では、例えば、第１配線層Ｍ１にはＳＲＡＭセルのトランジスタ間を接続する配線が形成され、第２配線層Ｍ２にはワード線が形成され、第３配線層Ｍ３にはデジット線が形成される。
【００１９】
第２ＳＲＡＭ回路１３は、第１ＳＲＡＭ回路１２と同様に、Ｃ−ＭＯＳ構造のＳＲＡＭセルを備え、その上の第４配線層Ｍ４〜第６配線層Ｍ６、及び、ビア（３Ｖｉａ〜５Ｖｉａ）によって構成される配線により、ＳＲＡＭ機能が実現される。第２ＳＲＡＭ回路１３の第１配線層Ｍ１〜第３配線層Ｍ３、ビア（１Ｖｉａ、２Ｖｉａ）、及び、コンタクトＣ０には、直上ビア及びドット状配線が形成され、この直上ビア及びドット状配線は、第１ＳＲＡＭ回路１２では第１配線層Ｍ１〜第３配線層Ｍ３、ビア（１Ｖｉａ、２Ｖｉａ）、及び、コンタクトＣ０によって構成されるＳＲＡＭ機能の配線を、第４配線層Ｍ４〜第６配線層Ｍ６、及び、ビア（２Ｖｉａ３〜５Ｖｉａ）に持ち上げる。第２ＳＲＡＭ回路１３では、例えば、第４配線層Ｍ４にはＳＲＡＭセルのトランジスタ間を接続する配線が形成され、第５配線層Ｍ５にはワード線が形成され、第６配線層Ｍ６にデジット線が形成される。
【００２０】
半導体チップ１０の不良解析では、第１ＳＲＡＭ回路１２及び第２ＳＲＡＭ回路１３に対して、メモリ製品の不良解析に適用されるビットマップ解析が適用される。一般に、ＳＲＡＭ回路は３層の配線層を有するため、ビットマップ解析をＳＲＡＭ回路に適用することで、ＳＲＡＭ機能を構成する３層の配線層のうち、何れの配線層が不良であるかを特定することができる。
【００２１】
テスト時には、テスタから、第１ＳＲＡＭ回路１２に、テストパターンが与えられる。第１ＳＲＡＭ回路１２が不良箇所を含むときには、第１ＳＲＡＭ回路１２は、テストパターンに対して不良データを出力する。この不良データから、第１ＳＲＡＭ回路１２の不良モードが、シングルビット不良、ペアビット不良、デジット不良、及び、ワード不良の４つの不良モードの何れであるかを絞り込むことができる。不良モードを特定することで、第１ＳＲＡＭ回路１２の不良が何れの層で発生しているかを推定することができる。
【００２２】
第１ＳＲＡＭ回路１２の不良モードがシングルビット不良であれば、ＳＲＡＭセルのフィールド異常、ゲート異常、コンタクトＣ０の異常、又は、第１配線層Ｍ１の異常が推定される。不良モードがペアビット不良であれば、ＳＲＡＭセルのフィールド異常、ゲート異常、又は、ビアの異常が推定される。また、不良モードがデジット不良であれば、デジット線が配線される第３配線層Ｍ３の異常が推定され、不良モードがワード不良であれば、ワード線が配線される第２配線層Ｍ２の異常が推定される。
【００２３】
上記のようにして不良箇所を特定（推定）することで、第１ＳＲＡＭ回路１２を利用した不良解析からは、下層側の、第１配線層Ｍ１〜第３配線層Ｍ３、ビア（１Ｖｉａ、２Ｖｉａ）、及び、コンタクトＣ０のどの部分が不良箇所であるかがわかる。第２ＳＲＡＭ回路１３についても、第１ＳＲＡＭ回路１２と同様に、テスタからテストパターンが与えられ、不良箇所が特定されるが、第２ＳＲＡＭ回路１３は、ＳＲＡＭ機能の配線が、第４配線層Ｍ４〜第６配線層Ｍ６、及び、ビア（３Ｖｉａ〜５Ｖｉａ）によって構成されているため、第２ＳＲＡＭ回路１３を利用した不良解析からは、第１ＳＲＡＭ回路１２の動作が正常であれば、上層側の第４配線層Ｍ４〜第６配線層Ｍ６、及び、ビア（３Ｖｉａ〜５Ｖｉａ）のどの部分が不良箇所であるかがわかる。
【００２４】
ビットマップ解析による不良解析では、不良モードによって、何れの層での不良であるかを推定できるため、不良箇所の特定をすばやく行うことができる。しかし、ビットマップ解析は、ＳＲＡＭ回路に特化した不良解析手法であり、ＳＲＡＭ回路は３層の配線層で構成されるため、従来は、解析対象の半導体チップが４層以上の配線層を有する場合には、ビットマップ解析を適用して、各配線層での不良の有無を特定することができなかった。本実施形態例では、第１ＳＲＡＭ回路１２のＳＲＡＭ機能は、６層の配線層のうちの下層側の３層で構成され、第２ＳＲＡＭ回路１３のＳＲＡＭ機能は、上層側の３層で構成されるため、第１ＳＲＡＭ回路１２及び第２ＳＲＡＭ回路１３の双方にビットマップ解析を適用することで、半導体チップ１０の６層の配線層のうち、各配線層での不良の有無を、簡易に特定することができる。
【００２５】
図３（ａ）は、本発明の第２実施形態例の半導体装置の半導体チップが形成されるウエハを平面図として示し、同図（ｂ）は、同図（ａ）に示す半導体チップの１つを拡大して示している。同図（ａ）に示すように、モニタウエハ１００ａには、プロセス不良解析に用いられる複数のモニタ半導体チップ１０ａが形成される。このモニタウエハ１００ａは、製品集積回路１１（図１（ｂ））が形成されるウエハと一緒にロットに含められ、製品集積回路１１が形成されるウエハと同じ製造プロセスで製造される。各モニタ半導体チップ１０ａは、第１実施形態例の半導体チップ１０に形成されるのと同様な第１ＳＲＡＭ回路１２と、第２ＳＲＡＭ回路１３とを有する。
【００２６】
上記第１実施形態例では、各半導体チップ１０に、製品集積回路１１と、プロセス不良検出回路としての第１ＳＲＡＭ回路１２及び第２ＳＲＡＭ回路１３とが形成されたが、本実施形態例のように、モニタ半導体チップ１０ａに、第１ＳＲＡＭ回路１２及び第２ＳＲＡＭ回路１３のみを形成してもよい。この場合には、モニタ半導体チップ１０ａにビットマップ解析を適用してその不良箇所を特定することで、モニタ半導体チップ１０ａと同様なプロセスで形成される、６層の配線層を有する製品集積回路１１を含む半導体チップで発生すると考えられる不良箇所を特定することができる。
【００２７】
なお、解析対象の半導体チップが有する配線層は、６層には限られない。解析対象の半導体チップの配線層数をｋ（ｋ≧４）とするとき、ｋ層の配線層を有するＳＲＡＭ回路を、（１＋ｋ／３）を超えない整数ｍだけ配置し、ｋ層の各配線層が、それぞれ、何れかのＳＲＡＭ回路でＳＲＡＭ機能の配線がされるように、各ＳＲＡＭ回路を構成することで、各配線層での不良の有無を、ビットマップ解析を適用して特定することが可能である。例えば、配線層数ｋが７であるときには、ＳＲＡＭ回路を３つ配置し、１つ目のＳＲＡＭ回路のＳＲＡＭ機能を第１〜第３配線層で構成し、２つ目のＳＲＡＭ回路のＳＲＡＭ機能を第４〜第６配線層で構成し、３つ目のＳＲＡＭ回路のＳＲＡＭ機能を第５〜第７配線層で構成し、３つのＳＲＡＭ回路にそれぞれビットマップ解析を提供することで、７層の配線層の何れの層で不良が発生したかを特定することができる。
【００２８】
上記第２実施形態例では、モニタウエハ１００ａに、プロセス不良解析に利用するモニタ半導体チップ１０ａを配置したが、これに代えて、同じウエハ上に、製品集積回路１１（図１）を有し、プロセス不良検出回路を有しない半導体チップと、第２実施形態例の半導体チップ１０ａとを形成してもよい。この場合、モニタ半導体チップ１０ａに対してビットマップ解析を適用することで、同じウエハ上の製品集積回路１１の不良箇所を特定することができる。また、図２では、ＳＲＡＭ回路のＳＲＡＭ機能を実現する３層の配線が、連続した３層で形成される例について示したが、ＳＲＡＭ機能を実現する３層の配線は、連続した３層の配線層で形成されていなくてもよく、例えば、１つおきの層に形成されてもよい。
【００２９】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置及びその試験方法は、上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３０】
【図１】図１（ａ）は、本発明の第１実施形態例の半導体装置の半導体チップが形成されるウエハを示す平面図、同図（ｂ）は、同図（ａ）に示す半導体チップの１つを拡大して示す平面図。
【図２】図１の第１ＳＲＡＭ回路１２及び第２ＳＲＡＭ回路１３の一部断面を示す断面図。
【図３】図３（ａ）は、本発明の第２実施形態例の半導体装置の半導体チップが形成されるウエハを示す平面図、同図（ｂ）は、同図（ａ）に示す半導体チップの１つを拡大して示す平面図。
【図４】プロセス不良検出回路としてＳＲＡＭ回路を有する一般的な半導体装置を示す平面図。
【符号の説明】
【００３１】
１１：製品集積回路
１２：第１ＳＲＡＭ回路
１３：第２ＳＲＡＭ回路
１０：半導体チップ
１００：ウエハ
Ｍ１〜Ｍ６：配線層
１Ｖｉａ〜５Ｖｉａ：ビア
【図１】
2005056993.tif 000003
【図２】
2005056993.tif 000004
【図３】
2005056993.tif 000005
【図４】
2005056993.tif 000006