(57)【要約】  【課題】  トップダウン設計を可能とした周辺回路を持つ不揮発性半導体記憶装置を提供する。    【解決手段】  不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたセルアレイ、メモリセル選択を行うデコーダ及びデータ読み出し書き込みを行うセンスアンプを有するメモリコア回路と、データ読み出し及び書き込みを制御するメモリコントローラを含む周辺回路とを有し、前記メモリコントローラは、内部クロック信号を発生するオシレータと、前記内部クロック信号に同期して前記セルアレイの読み出し及び書き込みのタイミング制御を行うタイミング制御回路と、外部タイミング信号と前記内部クロック信号に基づいて、前記外部タイミング信号のみをクロック源とする第１の信号期間と前記内部クロック信号をクロック源とする前記第１の信号期間とは重ならない第２の信号期間とを有する、前記周辺回路の所定の回路領域のタイミング制御に供される混合クロック信号を生成する混合クロック生成回路とを有する。    【選択図】  図１
2005182872.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列されたセルアレイ、メモリセル選択を行うデコーダ及びデータ読み出し書き込みを行うセンスアンプを有するメモリコア回路と、
データ読み出し及び書き込みを制御するメモリコントローラを含む周辺回路とを有する不揮発性半導体記憶装置において、
前記メモリコントローラは、
内部クロック信号を発生するオシレータと、
前記内部クロック信号に同期して前記セルアレイの読み出し及び書き込みのタイミング制御を行うタイミング制御回路と、
外部タイミング信号と前記内部クロック信号に基づいて、前記外部タイミング信号のみをクロック源とする第１の信号期間と前記内部クロック信号をクロック源とする前記第１の信号期間とは重ならない第２の信号期間とを有する、前記周辺回路の所定の回路領域のタイミング制御に供される混合クロック信号を生成する混合クロック生成回路と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記所定の回路領域は、アドレスレジスタ及びアドレスカウンタを含むアドレス回路と、コマンドをデコーダするコマンド回路とを有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記混合クロック生成回路は、
前記タイミング制御回路を起動する実行フラグとこの実行フラグを前記内部クロック信号でサンプリングした同期実行フラグとの論理和出力により制御されて前記第１の信号期間の混合クロック信号となる外部タイミング信号を取り出す第１の論理ゲートと、
前記実行フラグと同期実行フラグとの論理積出力により制御されて前記第２の信号期間の混合クロック信号となる内部クロック信号を取り出す第２の論理ゲートとを有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記外部タイミング信号は、書き込みイネーブル信号と読み出しイネーブル信号を含む
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記外部タイミング信号は、書き込みイネーブル信号と読み出しイネーブル信号を含み、
前記混合クロック生成回路は、前記書き込みイネーブル信号と読み出しイネーブル信号によりそれぞれセット及びリセットされて前記所定の回路領域に供給される動作モード判定信号を出力するフリップフロップを有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）及びこれを用いた電子装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを配列して構成されるため、大容量化が可能なＥＥＰＲＯＭとして知られている。ＮＡＮＤ型フラッシュメモリでは通常、ワード線方向のＮＡＮＤセルユニットの集合であるブロック単位でデータ消去が行われる。最近は、大容量化したフラッシュメモリのデータ書き換え性能を向上させるために、ページ単位でデータ消去を行うＮＡＮＤ型フラッシュメモリも開発されている（例えば、特許文献１参照）。
【０００３】
ＮＡＮＤ型フラッシュメモリに代表されるＥＥＰＲＯＭは、セルアレイとデコーダ及びセンスアンプ回路を含むコア回路の周辺に、複雑な周辺回路を有する。具体的に周辺回路には、データ読み出しの制御、データ書き込み及び消去のシーケンス制御を行うコントローラ、外部から供給されるタイミング信号により起動されて動作するコマンド回路やアドレス回路、コントローラにより制御されて各動作モードに必要な高電圧を発生する高電圧発生回路等がある。
【０００４】
これらの周辺回路のうちコントローラは、内蔵オシレータの出力クロックに同期して各種タイミング信号を生成する同期型回路である。これに対して、コマンド回路やアドレス回路は、外部から供給されるタイミング信号により起動されるイベントと、コントローラからの内部タイミング信号により動作するイベントとがある非同期型回路である。
【０００５】
具体的にデータ読み出し動作を説明する。外部から書き込みイネーブル信号ＷＥｎと共に、コマンド及びアドレスを入力することにより、コントローラが起動される。このコントローラによりタイミング制御されて、セルアレイの選択セルのデータ読み出しが行われる。その内部動作が終了すると、コントローラは動作停止する。その後、外部から読み出しイネーブル信号ＲＥｎを入力すると、センスアンプに読み出されたデータをチップ外部に出力する動作が行われる。
【０００６】
これらのデータ読み出し動作において、例えばアドレスカウンタは、読み出しイネーブル信号ＲＥｎに応じてインクリメントする。データ書き込み時であれば、アドレスカウンタは書き込みイネーブル信号ＷＥｎに応じてインクリメントする。一方、コントローラによってセンスアンプのデータをデータバッファにプリフェッチする動作があるが、この場合にはアドレスカウンタは、内部クロックに同期してインクリメントする。
【０００７】
【特許文献１】特開平１０−３０２４８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
フラッシュメモリの周辺回路は、上述のように非同期型回路を含む複雑な構成となっている。特に、一つのメモリセルで多値記憶を行う多値メモリ技術を導入すると、周辺回路の複雑さは一層増す。このため、フラッシュメモリの開発期間の増大、開発リソースの増大が大きな問題になっている。
【０００９】
通常の論理ＬＳＩの設計には、Ｖｅｒｉｌｏｇ等のＨＤＬを用いてＲＴＬレベルの設計を行い、論理合成ツールにより回路を生成するいわゆるトップダウン設計が適用される。しかしこの方式は、非同期回路を含むフラッシュメモリの周辺回路設計にはそのまま適用できない。
この発明は、トップダウン設計を可能とした周辺回路を持つ不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この発明の一態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたセルアレイ、メモリセル選択を行うデコーダ及びデータ読み出し書き込みを行うセンスアンプを有するメモリコア回路と、データ読み出し及び書き込みを制御するメモリコントローラを含む周辺回路とを有し、前記メモリコントローラは、内部クロック信号を発生するオシレータと、前記内部クロック信号に同期して前記セルアレイの読み出し及び書き込みのタイミング制御を行うタイミング制御回路と、外部タイミング信号と前記内部クロック信号に基づいて、前記外部タイミング信号のみをクロック源とする第１の信号期間と前記内部クロック信号をクロック源とする前記第１の信号期間とは重ならない第２の信号期間とを有する、前記周辺回路の所定の回路領域のタイミング制御に供される混合クロック信号を生成する混合クロック生成回路とを有する。
【発明の効果】
【００１１】
この発明によると、外部タイミング信号とチップ内部で生成される内部クロックとの合成クロックを用いることにより、周辺回路のトップダウン設計を可能とした不揮発性半導体記憶装置が提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの機能フロック構成を示している。メモリチップ１は、メモリコア回路１０と、メモリコントローラ２０を含む周辺回路とを有する。メモリコア回路１０は、セルアレイ１１と、そのワード線選択を行うロウデコーダ（ワード線ドライバを含む）１２と、セルアレイ１１のビット線に接続されて、データの読み出し及び書き込みを行うセンスアンプ回路１３とを有する。
【００１３】
セルアレイ１１は、図２に示すように、複数のメモリセルＭ０〜Ｍ１５を直列接続して構成されるＮＡＮＤセルユニットＮＵを配列して構成される。セルユニットＮＵ内のメモリセルＭ０〜Ｍ１５の制御ゲートはそれぞれ異なるワード線ＷＬ０〜ＷＬ１５に接続される。ＮＡＮＤセルユニットＮＵの一端は選択ゲートトランジスタＳＧ１を介して、ワード線と交差するビット線ＢＬに接続され、他端は選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬに接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ１５と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１４】
ワード線方向に並ぶ複数のＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。ビット線ＢＬの方向に複数のブロックＢＬＫ０，ＢＬＫ１，…が配置される。各ブロック内の一つのワード線に沿った複数のメモリセルの集合は、データ読み出し及び書き込みの単位である１ページとなる。通常は、前述のようにブロック単位でデータ消去が行われる。しかしこれに限られるわけではない。データ書き換えの効率化のために、ページ単位或いは連続する複数ページを含むサブブロック単位でデータ消去を行う方式も採用することができる。
【００１５】
メモリセルは、ゲート絶縁膜中に電荷蓄積層として例えば浮遊ゲートを持つＭＯＳトランジスタであり、浮遊ゲートの蓄積電荷量によってデータを不揮発に記憶する。メモリセルのデータは、浮遊ゲートへの電荷の注入、放出により電気的に書き換え可能である。例えば、浮遊ゲートに電子を注入したしきい値の高い状態をデータ“０”、浮遊ゲートの電子を放出したしきい値の低い状態をデータ“１”として二値データ記憶を行う。
【００１６】
この実施の形態のＮＡＮＤ型セルアレイの場合、データ書き込みは、ページ単位で行われる。書き込み時はまず、書き込みデータ“０”，“１”に応じて、選択ブロックのＮＡＮＤセルユニットのチャネルをＶｓｓ，Ｖｃｃ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値）にプリチャージする。この状態で選択ワード線に書き込み電圧Ｖｐｇｍを印加し、非選択ワード線には中間電圧Ｖｐａｓｓを印加する。これにより“０”データが与えられたセルでは、浮遊ゲートに電子注入が生じ、しきい値が上昇する。“１”データが与えられたセルでは、フローティングとなるチャネルが制御ゲートからの容量結合により電位上昇して、電子注入が生じない。
【００１７】
実際にデータ書き込みは、データのしきい値分布制御のために、書き込みパルスの印加とその後のベリファイ読み出しとを含む書き込みサイクルを、全てのデータが書き込まれるまで繰り返すというシーケンスで行われる。メモリコントローラ２０がそのシーケンス制御を行う。
【００１８】
データの読み出しは、やはりページ単位で行われる。読み出し時、選択ワード線には、“０”，“１”を判別できる読み出し電圧、例えば０Ｖを与え、非選択ワード線にはセルデータに依らずメモリセルがオンするパス電圧Ｖｒｅａｄを与える。選択ゲートトランジスタもオンとする。これにより、セル電流が流れるか否かを検出することにより、データを判別できる。実際には例えば、センスアンプ回路１３によりセルデータ読み出しに先立ってビット線を例えばＶｃｃにプリチャージし、ＮＡＮＤセルユニットによりビット線が放電されるか否かを検出することにより、データが検出される。ビット線プリチャージからセルデータ読み出しのまでの制御もメモリコントローラ２０により行われる。
【００１９】
データ消去は通常ブロック単位で行われる。このとき選択ブロックのワード線には０Ｖを与え、セルアレイが形成されたｐ型ウェルに消去電圧Ｖｅｒａを与える。これにより、選択されたブロックの全メモリセルでは、浮遊ゲートの電子がチャネルに放出され、データ“１”の消去状態が得られる。
【００２０】
メモリコントローラ２０は、データ読み出しや書き込み時、センスアンプ回路１３やロウデコーダ１２にタイミング信号を送って、読み出し動作の制御、データ書き込み及び消去のシーケンス制御を行う。周辺回路にはメモリコントローラ２０の他、外部から供給されるコマンドをデコードするコマンド回路３２、外部から供給されるアドレスを保持するアドレス回路３３、セルアレイ１１の書き込みや消去に用いられる各種高電圧Ｖｐｐを発生する高電圧発生回路３１を有する。アドレス回路３３は詳細は示さないが、ロウデコーダ１２に供給されるロウアドレス及びデータバッファ３４内のカラム選択ゲートに供給されるカラムアドレスを保持するアドレスレジスタを有する他、動作モードに応じてアドレスをインクリメントするアドレスカウンタを有する。
【００２１】
Ｉ／Ｏコントロール回路３５は、コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥに基づいて、コマンド回路３２及びアドレス回路３３へのコマンド及びアドレスの入力を制御する。シリアルコントロール回路３６は、外部Ｉ／Ｏ端子とセンスアンプ回路２３との間で、１ページ分の読み出し及び書き込みデータのシリアル転送を制御すべく、アドレス回路３３を制御する。
【００２２】
メモリコントローラ２０は、内部クロック信号ＯｓｃＣｌｋを発生するオシレータ２１と、タイミング制御回路２２を有する。タイミング制御回路２２は、内部クロック信号ＯｓｃＣｌｋに基づいてメモリコア回路１０に供給されるタイミング信号を生成して、セルアレイ１１の読み出し及び書き込みのタイミング制御を行う。メモリコントローラ２０は更に、内部クロック信号ＯｓｃＣｌｋと、外部タイミング信号である書き込みイネーブル信号ＷＥｎ及び読み出しイネーブル信号ＲＥｎとに基づいて、混合クロック信号ＭｅｒｇｅＣｌｋを生成する混合クロック生成回路２３を有する。
【００２３】
混合クロック信号ＭｅｒｇｅＣｌｋは、コマンド回路３２やアドレス回路３３に供給され、これによりコマンド回路３２やアドレス回路３３がタイミング制御信号を出力する。即ち、従来は書き込みイネーブル信号ＷＥｎや読み出しイネーブル信号ＲＥｎに基づいてタイミング信号を出力していたコマンド回路３２やアドレス回路３３が、この実施の形態では、混合クロック信号ＭｅｒｇｅＣｌｋにより制御される。
【００２４】
具体的には後に説明するように、混合クロック生成回路２３は、外部から供給される書き込みイネーブル信号ＷＥｎ又は読み出しイネーブル信号ＲＥｎと、これに対して一定の休止期間をおいて続く内部クロック信号ＯｓｃＣｌｋとを合成した合成クロック信号ＭｅｒｇｅＣｌｋを出力するように構成される。
【００２５】
この様な混合クロック信号ＭｅｒｇｅＣｌｋを生成するためには、オシレータ２１はイネーブル端子（Ｅｎ）を有し、メモリコントローラ２０が起動されたときに発振動作を行うことが必要である。その詳細は後述する。この様な合成クロック信号ＭｅｒｇｅＣｌｋを用いることによって、メモリコントローラ２０のみならず、コマンド回路３２やアドレス回路３３を含む周辺回路に対して、トップダウン設計が可能になる。
【００２６】
図３は、混合クロック生成回路２３とそれに付随する回路（図１では省略されている）の具体的な構成を示している。図５は、この混合クロック生成回路２３の動作波形を示している。
ＲＳフリップフロップＦＦ１のセット入力端子とリセット入力端子にはそれぞれ書き込みイネーブル信号ＷＥｎと読み出しイネーブル信号ＲＥｎが入る。これによりフリップフロップＦＦ１は、書き込みイネーブル信号ＷＥｎの立ち下がりで“Ｈ”となり、読み出しイネーブル信号ＲＥｎの立ち下がりで“Ｌ”になる信号ＷｅＲｅｎを出力する。この信号ＷｅＲｅｎは、書き込みモードと読み出しモードの判定信号としてコマンド回路３２及びアドレス回路３３を含む周辺回路領域３０に供給される。
【００２７】
組み合わせ論理回路４１は、書き込みイネーブル信号ＷＥｎや読み出しイネーブル信号ＲＥｎに同期してアドレスやコマンドが外部から周辺回路領域３０に供給されると、それらにより決まる起動条件を判定する。この組み合わせ論理回路４１の出力に応じて、メモリコントローラ２０が起動されて動作状態にあることを示す実行フラグＥｘｅｃのセット、リセットが制御される。実行フラグＥｘｅｃは、オシレータ２１が出力する内部クロック信号ＯｓｃＣｌｋと共にタイミング制御回路２２に供給される。即ち実行フラグＥｘｅｃは、内部クロック信号ＯｓｃＣｌｋに同期して動作するタイミング制御回路２２を起動するための信号となる。
【００２８】
実行フラグＥｘｅｃは、外部タイミング信号である書き込みイネーブル信号ＷＥｎ又は読み出しイネーブル信号ＲＥｎに同期してセット、リセットされる。即ち実行フラグＥｘｅｃが“Ｌ”の間は、オシレータ２１がディセーブル状態を保ち、一方でＡＮＤゲートＧ２が活性に保たれる。その間、書き込みイネーブル信号ＷＥｎ又は読み出しイネーブル信号ＲＥｎが入ると、それがＯＲゲートＧ１を通り、ＡＮＤゲートＧ２及びＮＯＲゲートＧ４を通って、混合クロック信号ＭｅｒｇｅＣｌｋとして出力される。この混合クロック信号ＭｅｒｇｅＣｌｋは、ＤタイプフリップフロップＦＦ２のクロック端子に入る。これにより、組み合わせ論理回路４１の出力に応じて、実行フラグＥｘｅｃ＝“Ｈ”が得られる。
【００２９】
実行フラグＥｘｅｃは、ＯＲゲートＧ５を通り、インバータＩＮＶを通って、外部にビジー信号ＢＵＳＹｎとして出力される。また実行フラグＥｘｅｃが“Ｈ”になると、ＡＮＤゲートＧ２は非活性になり、またＯＲゲートＧ５を通って実行フラグＥｘｅｃがイネーブル端子に入ることにより、一定の起動遅延時間をおいて、発振を開始する。オシレータ２１が出力する内部クロックＯｓｃＣｌｋは、フリップフロップＦＦ２の出力がデータ端子に入るもう一つのＤタイプフリップフロップＦＦ３のクロック端子に入る。これによりフリップフロップＦＦ３は、実行フラグＥｘｅｃを内部クロック信号ＯｓｃＣｌｋの１サイクル分遅延させた同期実行フラグＳｙｎｃＥｘｅｃを出力する。
【００３０】
同期実行フラグＳｙｎｃＥｘｅｃは、混合クロックＭｅｒｇｅＣｌｋとして内部クロックＯｓｃＣｌｋを出力する期間の開始タイミングを決定する。即ち実行フラグＥｘｅｃと同期実行フラグＳｙｎｃＥｘｅｃは、ＡＮＤゲートＧ６に入る。ＡＮＤゲートＧ６は、実行フラグＥｘｅｃと同期実行フラグＳｙｎｃＥｘｅｃの“Ｈ”レベル期間“Ｈ”となるクロックイネーブル信号ＣｌｋＥを出力する。このクロックイネーブル信号ＣｌｋＥによりＡＮＤゲートＧ３が活性化されると、オシレータ２１が出力する内部クロックＯｓｃＣｌｋはＡＮＤゲートＧ３を通り、ＮＯＲゲートＧ４を通って、混合クロック信号ＭｅｒｇｅＣｌｋとして出力される。
【００３１】
この様な混合クロック生成回路２３によって、図５に示すように、外部タイミング信号ＷＥｎ，ＲＥｎをクロック源とする信号期間Ａと、内部クロック信号ＯｓｃＣｌｋをクロック源とする信号期間Ｂを持つ混合クロック信号ＭｅｒｇｅＣｌｋが生成される。即ち、実行フラグＥｘｅｃとこれを内部クロックＯｓｃＣｌｋでサンプリングした同期実行フラグＳｙｎｃＥｘｅｃの論理和をとるＯＲゲートＧ５の出力により制御されるＡＮＤゲートＧ２によって、信号期間Ａの混合クロック信号として書き込みイネーブル信号ＷＥｎや読み出しイネーブル信号ＲＥｎが取り出される。また実行フラグＥｘｅｃと同期実行フラグＳｙｎｃＥｘｅｃの論理積をとるＡＮＤゲートＧ６の出力により制御されるＡＮＤゲートＧ３によって、信号期間Ｂの混合クロック信号として内部クロック信号ＯｓｃＣｌｋが取り出される。
【００３２】
実行フラグＥｘｅｃが“Ｈ”になった後、同期実行フラグＳｙｎｃＥｘｅｃが“Ｈ”になるまでの間は、ＡＮＤゲートＧ２，Ｇ３が共に非活性である。即ちオシレータ２１の起動遅延機能により、信号期間Ａ，Ｂの間のクロック休止期間Ｃが確保される。
【００３３】
この様にして得られる混合クロック信号ＭｅｒｇｅＣｌｋは回路領域３０に供給され、内部クロックＯｓｃはタイミング制御回路２２に供給されて、読み出し、書き込み等のタイミング制御が行われる。組み合わせ論理回路４１がタイミング制御回路２２の動作終了信号ＳｅｑＥＮＤを検出すると、実行フラグＥｘｅｃは“Ｌ”になる。実行フラグＥｘｅｃが“Ｌ”になった後も、同期実行フラグＳｙｎｃＥｘｅｃによりオシレータ２１は発振動作を続ける。実行フラグＥｘｅｃに１サイクル遅れて同期実行フラグＳｙｎｃＥｘｅｃが“Ｌ”になると、オシレータ２１は発振停止する。実行フラグＥｘｅｃが“Ｌになると、ＡＮＤゲートＧ３は非活性になり、またその後同期実行フラグＳｙｎｃＥｘｅｃが“Ｌ”になるまでは、ＡＮＤゲートＧ２も非活性である。従って、実行フラグＥｘｅｃが“Ｌになった後も、１サイクルのクロック休止期間Ｃが確保される。
【００３４】
以上のようにこの実施の形態では、外部タイミング信号である書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎと内部クロック信号ＯｓｃＣｌｋを混合した混合クロック信号ＭｅｒｇｅＣｌｋを生成している。混合クロック信号ＭｅｒｇｅＣｌｋは、アドレス回路３３やコマンド回路３２に供給され、内部クロック信号ＯｓｃＣｌｋはタイミング制御回路２２に供給される。
【００３５】
このような混合クロック信号ＭｅｒｇｅＣｌｋを用いることにより、内部クロック信号ＯｓｃＣｌｋにより動作するタイミング制御回路２２と、外部タイミング信号により動作するアドレス回路３３やコマンド回路３２を含む周辺回路領域３０とを同期型回路として扱うこと、従ってトップダウン方式を利用した論理合成による回路設計が可能になる。以上により、ＮＡＮＤ型フラッシュメモリの設計効率が高いものとなる。
【００３６】
また外部デバイスは、ビジー信号ＢＵＳＹｎにより、メモリチップがビジー状態であるか（信号期間Ｂ）、或いは外部タイミング信号を供給できる信号期間Ａであるかを識別することができる。更にビジー信号ＢＵＳＹｎと、動作モードの判定信号ＷｅＲｅｎを適切に用いれば、どのクロック源による動作であるかを識別して、メモリ動作制御を行うことができる。
【００３７】
ＮＡＮＤフラッシュメモリでは通常、書き込みイネーブル信号ＷＥｎと読み出しイネーブル信号ＲＥｎとの最小位相差が仕様により定められている。製品によっては、書き込みイネーブル信号ＷＥｎと読み出しイネーブル信号ＲＥｎとが短時間ではあるが重なることも許容されている。この様な製品に対してこの発明を適用するためには、混合クロック生成回路の前段に、書き込みイネーブル信号ＷＥｎと読み出しイネーブル信号ＲＥｎを分離するための波形整形回路を備えればよい。
【００３８】
図４は、混合クロック生成回路２３とそれに付随する回路の他の構成例を示している。図３と対応する部分には図３と同じ符号を付して詳細な説明は省く。図３の回路では、クロック休止期間Ｃを確保するためのオシレータ２１の起動遅延の機能を、オシレータ２１内に実装した。これに対して図４では、実行フラグＥｘｅｃに基づいて同期実行フラグＳｙｎｃＥｘｅｃを発生させる部分に２段のＤタイプフリップフロップＦＦ３，ＦＦ４を配置することにより、同様の機能を実現している。
【００３９】
次に、上記実施の形態による不揮発性半導体記憶装置を搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。
図６は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明した不揮発性半導体装置或いはメモリシステムが集積化され封止されたＩＣパッケージＰＫ１を有する。
【００４０】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【００４１】
図７は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００４２】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００４３】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００４４】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。
【００４５】
記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００４６】
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
【００４７】
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【００４８】
以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図８Ａ−８Ｊに示すような他の各種電子機器に適用することができる。即ち、図８Ａに示すビデオカメラ、図８Ｂに示すテレビジョン、図８Ｃに示すオーディオ機器、図８Ｄに示すゲーム機器、図８Ｅに示す電子楽器、図８Ｆに示す携帯電話、図８Ｇに示すパーソナルコンピュータ、図８Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図８Ｉに示すヴォイスレコーダ、図８Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【００４９】
上記実施の形態では、ＮＡＮＤ型セルアレイを持つフラッシュメモリを説明したが、ＡＮＤ型、バアーチャルグラウント型、ＮＯＲ型等の他のセルアレイ方式を用いたＥＥＰＲＯＭにも同様にこの発明を適用することができる。
【図面の簡単な説明】
【００５０】
【図１】この発明の実施の形態によるフラッシュメモリチップの機能ブロック構成を示す図である。
【図２】同フラッシュメモリのセルアレイ構成を示す図である。
【図３】同フラッシュメモリのメモリコントローラ周辺の具体構成を示す図である。
【図４】同フラッシュメモリのメモリコントローラ周辺の他の構成例を示す図である。
【図５】同フラッシュメモリのクロック方式を説明するためのタイミング図である。
【図６】ディジタルスチルカメラに適用した実施の形態を示す図である。
【図７】同ディジタルスチルカメラの内部構成を示す図である。
【図８Ａ】ビデオカメラに適用した実施の形態を示す図である。
【図８Ｂ】テレビジョンに適用した実施の形態を示す図である。
【図８Ｃ】オーディオ機器に適用した実施の形態を示す図である。
【図８Ｄ】ゲーム機器に適用した実施の形態を示す図である。
【図８Ｅ】電子楽器に適用した実施の形態を示す図である。
【図８Ｆ】携帯電話に適用した実施の形態を示す図である。
【図８Ｇ】パーソナルコンピュータに適用した実施の形態を示す図である。
【図８Ｈ】パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。
【図８Ｉ】ヴォイスレコーダに適用した実施の形態を示す図である。
【図８Ｊ】ＰＣカードに適用した実施の形態を示す図である。
【符号の説明】
【００５１】
１…メモリチップ、１０…メモリコア回路、１１…セルアレイ、１２…ロウデコーダ、１３…センスアンプ回路、２０…メモリコントローラ、２１…オシレータ、２２…タイミング制御回路、２３…混合クロック生成回路、３０…周辺回路領域、３１…高電圧発生回路、３２…コマンド回路、３３…アドレス回路、３４…データバッファ、３５…Ｉ／Ｏコントロール回路、３６…シリアルコントロール回路、４１…組み合わせ論理回路、ＦＦ１…ＲＳフリップフロップ、ＦＦ２，ＦＦ３，ＦＦ４…Ｄタイプフリップフロップ、ＯｓｃＣｌｋ…内部クロック信号、ＭｅｒｇｅＣｌｋ…混合クロック信号、Ｅｘｅｃ…実行フラグ、ＳｙｎｃＥｘｅｃ…同期実行ラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
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【図８Ｊ】
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