(57)【要約】【課題】  膜厚の異なる半導体層を絶縁体上に精度よく形成できるようにする。【解決手段】  ＢＯＸ層１上で互いに分離された膜厚の等しい半導体層２ａ、２ｂ上に酸化防止膜４を形成した後、半導体層２ｂ上の酸化防止膜４を露出させる開口部５ａが設けられたハードマスク５を形成し、ハードマスク５をマスクとして酸化防止膜４のエッチングを行うことにより半導体層２ｂ上の酸化防止膜４を除去し、酸化防止膜４をマスクとして半導体層２ｂの表層の熱酸化を行うことにより、半導体層２ｂの表層に酸化膜７を形成して、半導体層２ｂを薄膜化する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
絶縁体上に形成された第１の半導体層と、
前記絶縁体上に形成され、表層の熱酸化により薄膜化された第２の半導体層とを備えることを特徴とする半導体基板。
【請求項２】
絶縁体上に形成された第１の半導体層と、
前記絶縁体上に形成され、表層の熱酸化により薄膜化された第２の半導体層と、
前記第１の半導体層上に形成された部分空乏型電界効果トランジスタと、
前記第２の半導体層上に形成された完全空乏型電界効果トランジスタとを備えることを特徴とする半導体装置。
【請求項３】
同一絶縁体上に形成された半導体層の表層を選択的に熱酸化することにより、膜厚が互いに異なる半導体層を同一絶縁体上に形成することを特徴とする半導体基板の製造方法。
【請求項４】
絶縁体上に形成された半導体層をパターニングすることにより、互いに分離された第１および第２の半導体層を形成する工程と、
前記第１および第２の半導体層の表面に酸化膜を形成する工程と、
前記酸化膜が形成された第１および第２の半導体層上に酸化防止膜を堆積する工程と、
前記第１の半導体層上の酸化防止膜を残したまま、前記第２の半導体層上の酸化防止膜を除去する工程と、
前記酸化防止膜をマスクとして前記第２の半導体層の表層の熱酸化を行うことにより、前記第２の半導体層の表層に酸化膜を形成する工程と、
前記第２の半導体層の表層の酸化膜を除去することにより、前記第２の半導体層を薄膜化する工程と、
前記第１の半導体層上の酸化防止膜および酸化膜を除去する工程と、
前記第１の半導体層上および前記薄膜化された第２の半導体層上にゲート絶縁膜をそれぞれ形成する工程と、
前記ゲート絶縁膜をそれぞれ介して前記第１および第２の半導体層上にゲート電極をそれぞれ形成する工程と、
前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の半導体層上の酸化防止膜を残したまま、前記第２の半導体層上の酸化防止膜を除去する工程は、
前記酸化防止膜上にハードマスクを形成する工程と、
前記第１の半導体層上を覆うとともに前記第２の半導体層上を露出させるレジストパターンを前記ハードマスク上に形成する工程と、
前記レジストパターンをマスクとして前記ハードマスクのエッチングを行うことにより、前記第２の半導体層上の酸化防止膜を露出させる開口部を前記ハードマスクに形成する工程と、
前記ハードマスクをマスクとして前記酸化防止膜のウェットエッチングを行うことにより、前記第２の半導体層上の酸化防止膜を除去する工程とを備えることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１の半導体層上の酸化防止膜を残したまま、前記第２の半導体層上の酸化防止膜を除去する工程は、
前記第１の半導体層上を覆うとともに前記第２の半導体層上を露出させるレジストパターンを前記酸化防止膜上に形成する工程と、
前記レジストパターンをマスクとして前記酸化防止膜のドライエッチングを行うことにより、前記第２の半導体層上の酸化防止膜を除去する工程とを備えることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
前記第１の半導体層上および前記薄膜化された第２の半導体層上にゲート絶縁膜をそれぞれ形成する工程は、
前記第１および第２の半導体層の熱酸化を行うことにより、前記第１および第２の半導体層の表面に膜厚の等しい熱酸化膜を形成する工程と、
前記第１の半導体層の表面の熱酸化膜を残したまま、前記第２の半導体層の表面の熱酸化膜を除去する工程と、
前記第１および第２の半導体層の熱酸化を再び行うことにより、前記第２の半導体層の表面に熱酸化膜を形成するとともに、前記第１の半導体層の表面の熱酸化膜の膜厚を増大させる工程とを備えることを特徴とする請求項４〜６のいずれか１項記載の半導体装置の製造方法。
【請求項８】
絶縁体上に形成された半導体層をパターニングすることにより、互いに分離された第１および第２の半導体層を形成する工程と、
前記第１および第２の半導体層の表面を熱酸化することにより、前記第１および第２の半導体層の表面に第１酸化膜を形成する工程と、
前記第１酸化膜が形成された第１および第２の半導体層上に酸化防止膜を堆積する工程と、
前記第１の半導体層上の酸化防止膜を残したまま、前記第２の半導体層上の酸化防止膜を除去する工程と、
前記酸化防止膜をマスクとして前記第２の半導体層の表層の熱酸化を行うことにより、前記第２の半導体層の表層に第２酸化膜を形成する工程と、
前記第２の半導体層の表層の第２酸化膜を除去することにより、前記第２の半導体層を薄膜化する工程と、
前記酸化防止膜をマスクとして前記第２の半導体層の表面を熱酸化することにより、前記第２の半導体層の表面に第３酸化膜を形成する工程と、
前記第１の半導体層上の酸化防止膜を除去する工程と、
前記第１酸化膜を介して前記第１の半導体層上に第１のゲート電極を形成するとともに、前記第３酸化膜を介して前記第２の半導体層上に第２のゲート電極を形成する工程と、
前記第１および第２のゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記第２の半導体層に形成されたソース／ドレイン層は前記絶縁体に接触し、前記第１の半導体層に形成されたソース／ドレイン層は前記絶縁体と離間していることを特徴とする請求項４〜８のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、完全空乏型電界効果トランジスタと部分空乏型電界効果トランジスタとを同一基板上に形成する方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成されたＭＯＳトランジスタは、バルク半導体上に形成されたＭＯＳトランジスタに比べて寄生容量が小さく、高速化が可能であることや、基板バイアス効果が小さく、低電圧動作が可能であるなどの点から、その有用性が注目されている。
ここで、ＳＯＩ基板上に形成されたＭＯＳトランジスタには、完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳトランジスタとがある。完全空乏型ＭＯＳトランジスタは、ボディ領域が完全に空乏化されているため、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。一方、部分空乏型ＭＯＳトランジスタは、しきい値電圧設定の自由度があり、しきい値電圧を大きくすることができるため、耐圧にも優れ、トランジスタのスタンバイリーク電流を減らすこともできる。
【０００３】
このため、完全空乏型ＭＯＳトランジスタと部分空乏型ＭＯＳトランジスタとを同一基板上に混載することにより、低電圧で高速動作させることができ、スタンバイリーク電流が小さく、耐圧にも優れた特性を実現することが行われている。
また、例えば、特許文献１には、ＳＯＩの膜厚が互いに等しいＳＯＩ基板上に高耐圧アナログ回路と低電圧高速ロジック回路とを混載する方法が開示されている。
【特許文献１】特開平１０−３３５５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ロジック回路を低電圧で高速動作させるためには、完全空乏型ＭＯＳトランジスタをＳＯＩ基板上に形成する必要がある。このため、ＳＯＩの膜厚を数１０ｎｍ程度とする必要があり、アナログ回路で十分な耐圧を確保することが困難になるという問題があった。
一方、アナログ回路で十分な耐圧を確保するために、ＳＯＩの膜厚を厚くすると、ＭＯＳトランジスタを完全空乏モードで動作させることが困難となり、ロジック回路を低電圧で高速動作させることができなくなるという問題があった。
【０００５】
そこで、本発明の目的は、膜厚の異なる半導体層を絶縁体上に精度よく形成することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、絶縁体上に形成された第１の半導体層と、前記絶縁体上に形成され、表層の熱酸化により薄膜化された第２の半導体層とを備えることを特徴とする。
これにより、半導体層に加わるダメージを抑制しつつ、膜厚の異なる半導体層を絶縁体上に精度よく形成することが可能となり、完全空乏型電界効果トランジスタと、部分空乏型電界効果トランジスタとを同一基板上に作り分けることが可能となる。このため、低電圧で高速動作させることが可能な電界効果トランジスタと、耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となり、高耐圧アナログ回路と低電圧高速ロジック回路とを同一基板上に搭載することができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、絶縁体上に形成された第１の半導体層と、前記絶縁体上に形成され、表層の熱酸化により薄膜化された第２の半導体層と、前記第１の半導体層上に形成された部分空乏型電界効果トランジスタと、前記第２の半導体層上に形成された完全空乏型電界効果トランジスタとを備えることを特徴とする。
これにより、完全空乏型電界効果トランジスタと、部分空乏型電界効果トランジスタとを同一基板上に混載することが可能となり、低電圧で高速動作させることが可能な電界効果トランジスタと、耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。
【０００８】
また、本発明の一態様に係る半導体基板の製造方法によれば、同一絶縁体上に形成された半導体層の表層を選択的に熱酸化することにより、膜厚が互いに異なる半導体層を同一絶縁体上に形成することを特徴とする。
これにより、熱酸化を用いることで、半導体層の膜厚を選択的に薄膜化させることが可能となり、膜厚の異なる高品質の半導体層を絶縁体上に精度よく形成することが可能となる。このため、完全空乏型電界効果トランジスタと、部分空乏型電界効果トランジスタとを同一基板上に作り分けることが可能となり、高耐圧アナログ回路と低電圧高速ロジック回路とを同一基板上に搭載することができる。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された半導体層をパターニングすることにより、互いに分離された第１および第２の半導体層を形成する工程と、前記第１および第２の半導体層の表面に酸化膜を形成する工程と、前記酸化膜が形成された第１および第２の半導体層上に酸化防止膜を堆積する工程と、前記第１の半導体層上の酸化防止膜を残したまま、前記第２の半導体層上の酸化防止膜を除去する工程と、前記酸化防止膜をマスクとして前記第２の半導体層の表層の熱酸化を行うことにより、前記第２の半導体層の表層に酸化膜を形成する工程と、前記第２の半導体層の表層の酸化膜を除去することにより、前記第２の半導体層を薄膜化する工程と、前記第１の半導体層上の酸化防止膜および酸化膜を除去する工程と、前記第１の半導体層上および前記薄膜化された第２の半導体層上にゲート絶縁膜をそれぞれ形成する工程と、前記ゲート絶縁膜をそれぞれ介して前記第１および第２の半導体層上にゲート電極をそれぞれ形成する工程と、前記ゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
【００１０】
これにより、熱酸化を用いることで、半導体層の膜厚を選択的に薄膜化させることが可能となり、半導体層に加わるダメージを抑制しつつ、膜厚の異なる半導体層を絶縁体上に精度よく形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１の半導体層上の酸化防止膜を残したまま、前記第２の半導体層上の酸化防止膜を除去する工程は、前記酸化防止膜上にハードマスクを形成する工程と、前記第１の半導体層上を覆うとともに前記第２の半導体層上を露出させるレジストパターンを前記ハードマスク上に形成する工程と、前記レジストパターンをマスクとして前記ハードマスクのエッチングを行うことにより、前記第２の半導体層上の酸化防止膜を露出させる開口部を前記ハードマスクに形成する工程と、前記ハードマスクをマスクとして前記酸化防止膜のウェットエッチングを行うことにより、前記第２の半導体層上の酸化防止膜を除去する工程とを備えることを特徴とする。
【００１１】
これにより、酸化防止膜をウェットエッチングにて除去することが可能となり、第２の半導体層の周囲の酸化防止膜をサイドエッチングにて除去することができる。このため、第２の半導体層の周囲の絶縁体上に酸化防止膜を残すことが可能となり、第２の半導体層の周囲の絶縁体を酸化防止膜で保護することが可能となる。この結果、第２の半導体層の表層に形成された酸化膜を除去する際に、第２の半導体層の周囲の絶縁体がえぐり取られることを防止することが可能となる。また、ハードマスクをマスクとして酸化防止膜のウェットエッチングを行うことにより、酸化防止膜のエッチング液によってレジストパターンが溶け出すことを防止することができ、酸化防止膜のエッチング精度の劣化を抑制することができる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１の半導体層上の酸化防止膜を残したまま、前記第２の半導体層上の酸化防止膜を除去する工程は、前記第１の半導体層上を覆うとともに前記第２の半導体層上を露出させるレジストパターンを前記酸化防止膜上に形成する工程と、前記レジストパターンをマスクとして前記酸化防止膜のドライエッチングを行うことにより、前記第２の半導体層上の酸化防止膜を除去する工程とを備えることを特徴とする。
【００１３】
これにより、レジストパターンをマスクとして酸化防止膜をエッチングすることが可能となり、製造工程の煩雑化を抑制しつつ、第２の半導体層上の酸化防止膜を選択的に除去することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１の半導体層上および前記薄膜化された第２の半導体層上にゲート絶縁膜をそれぞれ形成する工程は、前記第１および第２の半導体層の熱酸化を行うことにより、前記第１および第２の半導体層の表面に膜厚の等しい熱酸化膜を形成する工程と、前記第１の半導体層の表面の熱酸化膜を残したまま、前記第２の半導体層の表面の熱酸化膜を除去する工程と、前記第１および第２の半導体層の熱酸化を再び行うことにより、前記第２の半導体層の表面に熱酸化膜を形成するとともに、前記第１の半導体層の表面の熱酸化膜の膜厚を増大させる工程とを備えることを特徴とする。
【００１４】
これにより、膜厚が互いに異なる半導体層上に形成されたゲート絶縁膜の膜厚を互いに異ならせることができ、低電圧で高速動作させることが可能な電界効果トランジスタと、耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に形成された半導体層をパターニングすることにより、互いに分離された第１および第２の半導体層を形成する工程と、前記第１および第２の半導体層の表面を熱酸化することにより、前記第１および第２の半導体層の表面に第１酸化膜を形成する工程と、前記第１酸化膜が形成された第１および第２の半導体層上に酸化防止膜を堆積する工程と、前記第１の半導体層上の酸化防止膜を残したまま、前記第２の半導体層上の酸化防止膜を除去する工程と、前記酸化防止膜をマスクとして前記第２の半導体層の表層の熱酸化を行うことにより、前記第２の半導体層の表層に第２酸化膜を形成する工程と、前記第２の半導体層の表層の第２酸化膜を除去することにより、前記第２の半導体層を薄膜化する工程と、前記酸化防止膜をマスクとして前記第２の半導体層の表面を熱酸化することにより、前記第２の半導体層の表面に第３酸化膜を形成する工程と、前記第１の半導体層上の酸化防止膜を除去する工程と、前記第１酸化膜を介して前記第１の半導体層上に第１のゲート電極を形成するとともに、前記第３酸化膜を介して前記第２の半導体層上に第２のゲート電極を形成する工程と、前記第１および第２のゲート電極の両側にソース／ドレイン層をそれぞれ形成する工程とを備えることを特徴とする。
【００１５】
これにより、第１の半導体層上および第２の半導体層上の酸化防止膜を除去する際に、第１酸化膜および第３酸化膜にて第１の半導体層および第２の半導体層を保護することが可能となるとともに、第１の半導体層および第２の半導体層にそれぞれ形成されるトランジスタのゲート絶縁膜として第１酸化膜および第３酸化膜をそれぞれ流用することができる。このため、製造工程の煩雑化を抑制しつつ、第１の半導体層および第２の半導体層にそれぞれ形成されるトランジスタのゲート絶縁膜の膜厚を互いに異ならせることができ、低電圧で高速動作させることが可能な電界効果トランジスタと、耐圧に優れた電界効果トランジスタとを同一基板上に混載することが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２の半導体層に形成されたソース／ドレイン層は前記絶縁体に接触し、前記第１の半導体層に形成されたソース／ドレイン層は前記絶縁体と離間していることを特徴とする。
これにより、同一のイオン注入で完全空乏型電界効果トランジスタおよび部分空乏型電界効果トランジスタのソース／ドレイン層を同一基板上に形成することが可能となり、異なる条件でイオン注入を行う場合に比べて工程数を減少させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１および図２は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、ＢＯＸ層１上には、互いに分離された膜厚の等しい半導体層２ａ、２ｂが形成されている。ここで、半導体層２ａには、部分空乏型トランジスタ形成領域Ｅ１を設けることができ、半導体層２ｂには、完全空乏型トランジスタ形成領域Ｅ２を設けることができ、半導体層２ａ、２ｂの間には、素子分離領域Ｅ３を設けることができる。
【００１８】
なお、半導体層２ａ、２ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、ＢＯＸ層１としては、例えば、ＳｉＯ2、ＳＩＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層２がＢＯＸ層１上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、ＢＯＸ層１として、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層２ａ、２ｂは、部分空乏型ＭＯＳトランジスタを形成可能な膜厚に設定することができる。そして、半導体層２ａ、２ｂの熱酸化を行うことにより、半導体層２ａ、２ｂの表面に酸化膜３ａ、３ｂをそれぞれ形成する。なお、酸化膜３ａ、３ｂの膜厚は、例えば、部分空乏型トランジスタが半導体層２ａに形成される場合、その部分空乏型トランジスタのゲート絶縁膜の膜厚に対応するように設定することができる。
【００１９】
次に、図１（ｂ）に示すように、ＣＶＤなどの方法により、酸化膜３ａ、３ｂがそれぞれ形成された半導体層２ａ、２ｂ上に酸化防止膜４を成膜する。なお、酸化防止膜４としては、例えば、シリコン窒化膜を用いることができる。また、酸化防止膜４の膜厚は、例えば、１００ｎｍ程度とすることができる。ここで、半導体層２ａ、２ｂ上に酸化膜３ａ、３ｂをそれぞれ形成してから酸化防止膜４を成膜することにより、半導体層２ａ、２ｂにかかるストレスを軽減することができ、半導体層２ａ、２ｂの結晶品質の劣化を抑制することができる。
【００２０】
そして、ＣＶＤなどの方法により、酸化防止膜４上にハードマスク５を形成する。なお、ハードマスク５としては、例えば、シリコン酸化膜を用いることができる。また、ハードマスク５の膜厚は、例えば、数１０ｎｍ程度とすることができる。そして、フォトリソグラフィー技術を用いることにより、酸化膜３ｂが形成された半導体層２ｂ上を露出させる開口部６ａが設けられたレジストパターン６をハードマスク５上に形成する。
【００２１】
次に、図１（ｃ）に示すように、レジストパターン６をマスクとしてハードマスク５のエッチングを行うことにより、半導体層２ｂ上の酸化防止膜４を露出させる開口部５ａをハードマスク５に形成する。なお、開口部５ａのサイズは、ハードマスク５の端部が半導体層２ｂ上にかかるように設定することが好ましい。
次に、図１（ｄ）に示すように、レジストパターン６を除去した後、ハードマスク５をマスクとして酸化防止膜４のエッチングを行うことにより、半導体層２ｂ上の酸化防止膜４を除去する。なお、酸化防止膜４としてシリコン窒化膜を用いた場合、熱燐酸をエッチング液とするウェットエッチングにて酸化防止膜４を除去することができる。ここで、半導体層２ｂ上の酸化防止膜４をウェットエッチングにて除去することにより、半導体層２ｂの周囲でかつ半導体層２ｂよりも上方に位置する酸化防止膜４をサイドエッチングにて除去することができる。このため、半導体層２ｂの周囲のＢＯＸ層１上に酸化防止膜４を残すことが可能となり、半導体層２ｂの周囲のＢＯＸ層１を酸化防止膜４で保護することが可能となる。また、レジストパターン６をマスクとして酸化防止膜４のウェットエッチングを行う場合に比べてハードマスク５をマスクとして酸化防止膜４のウェットエッチングを行うことにより、酸化防止膜４のエッチング液によってレジストパターン６が溶け出すことを防止することができ、酸化防止膜４のエッチング精度の劣化を抑制することができる。また、酸化防止膜４下に酸化膜３ａを設けることにより、酸化防止膜４を熱燐酸でエッチングする際に、半導体層２ａが熱燐酸でエッチングされることを防止することが可能となり、半導体層２ａの結晶品質の劣化を防止することができる。
【００２２】
次に、図１（ｅ）に示すように、ハードマスク５を除去するとともに、半導体層２ｂ上の酸化膜３ｂを除去する。なお、ハードマスク５および酸化膜３ｂを除去する方法としては、希フッ酸をエッチング液とするウェットエッチングを用いることができる。また、半導体層２ｂ上の酸化膜３ｂは残したままにしてもよい。
次に、図２（ａ）に示すように、酸化防止膜４をマスクとして半導体層２ｂの表層の熱酸化を行うことにより、半導体層２ｂの表層に酸化膜７を形成し、半導体層２ｂを薄膜化する。なお、薄膜化された半導体層２ｂの膜厚は、完全空乏型ＭＯＳトランジスタを形成可能な膜厚に設定することができ、例えば、薄膜化された半導体層２ｂの膜厚は数１０ｎｍ程度とすることができる。ここで、半導体層２ｂの表層の熱酸化にて半導体層２ｂを薄膜化することにより、半導体層２ｂの膜厚の制御性を確保しつつ、半導体層２ｂに加わるダメージを抑制することができ、半導体層２ｂの結晶品質の劣化を抑制しつつ、半導体層２ｂの膜厚のばらつきを抑制することができる。
【００２３】
次に、図２（ｂ）に示すように、酸化防止膜４をマスクとして、半導体層２ｂの表層の酸化膜７をエッチングすることにより、半導体層２ｂの表層の酸化膜７を除去する。なお、半導体層２ｂの表層に形成された酸化膜７をエッチングする場合、希フッ酸をエッチング液とするウェットエッチングを用いることができる。
ここで、半導体層２ｂの周囲のＢＯＸ層１上に酸化防止膜４を残すことにより、半導体層２ｂの表層に形成された酸化膜７を除去する際に、半導体層２ｂの周囲のＢＯＸ層１がエッチングされることを防止することができ、半導体層２ｂの周囲のＢＯＸ層１がえぐり取られることを防止することが可能となる。
【００２４】
次に、図２（ｃ）に示すように、酸化防止膜４をマスクとして、半導体層２ｂの表面の熱酸化を行うことにより、半導体層２ｂ上に酸化膜８を形成する。なお、酸化膜８の膜厚は、例えば、完全空乏型トランジスタが半導体層２ｂに形成される場合、その完全空乏型トランジスタのゲート絶縁膜の膜厚に対応するように設定することができ、酸化膜８の膜厚は、例えば、３〜７ｎｍ程度の範囲内に設定することができる。
【００２５】
次に、図２（ｄ）に示すように、酸化防止膜４のエッチングを行うことにより、半導体層２ａ上の酸化防止膜４を除去する。なお、酸化防止膜４としてシリコン窒化膜を用いた場合、熱燐酸をエッチング液とするウェットエッチングにて酸化防止膜４を除去することができる。また、半導体層２ｂ上に酸化膜８を形成してから、酸化防止膜４を熱燐酸でエッチングすることにより、半導体層２ｂが熱燐酸でエッチングされることを防止することが可能となり、半導体層２ｂの結晶品質の劣化を防止することができる。
【００２６】
次に、図２（ｅ）に示すように、ＣＶＤなどの方法により、酸化膜３ａ、８がそれぞれ形成された半導体層２ａ、２ｂ上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体層２ａ、２ｂ上にゲート電極９ａ、９ｂをそれぞれ形成する。
そして、ゲート電極９ａ、９ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層２ａ、２ｂ内にイオン注入することにより、ゲート電極９ａ、９ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を半導体層２ａ、２ｂにそれぞれ形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された半導体層２ａ、２ｂ上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極９ａ、９ｂの側壁にサイドウォール１０ａ、１０ｂをそれぞれ形成する。そして、ゲート電極９ａ、９ｂおよびサイドウォール１０ａ、１０ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層２ａ、２ｂ内にイオン注入することにより、サイドウォール１０ａ、１０ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１１ａ、１１ｂを半導体層２ａ、２ｂにそれぞれ形成する。なお、ソース／ドレイン層１１ａはＢＯＸ層１から離間させるとともに、ソース／ドレイン層１１ｂはＢＯＸ層１に接触させてもよい。
【００２７】
ここで、酸化防止膜４を除去する際に半導体層２ａ、２ｂをそれぞれ保護する酸化膜３ａ、８をゲート絶縁膜として用いることにより、製造プロセスの煩雑化を抑制しつつ、完全空乏型電界効果トランジスタと部分空乏型電界効果トランジスタとを同一のＢＯＸ層１上に作り分けることが可能となる。このため、低電圧で高速動作させることが可能なＭＯＳトランジスタおよび耐圧に優れたＭＯＳトランジスタを同一のＢＯＸ層１上に混載することが可能となり、高耐圧アナログ回路と低電圧高速ロジック回路とを同一のＢＯＸ層１上に搭載することができる。
【００２８】
なお、上述した実施形態では、半導体層２ａ、２ｂにそれぞれ形成されるトランジスタのゲート絶縁膜として酸化膜３ａ、８を用いる方法について説明したが、酸化膜３ａ、８を除去した後、ゲート絶縁膜を半導体層２ａ、２ｂに付け直すようにしてもよい。
図３および図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【００２９】
図３（ａ）において、ＢＯＸ層２１上には、互いに分離された膜厚の等しい半導体層２２ａ、２２ｂが形成されている。ここで、半導体層２２ａには、部分空乏型トランジスタ形成領域Ｅ１１を設けることができ、半導体層２２ｂには、完全空乏型トランジスタ形成領域Ｅ１２を設けることができ、半導体層２２ａ、２２ｂの間には、素子分離領域Ｅ１３を設けることができる。また、半導体層２２ａ、２２ｂは、部分空乏型ＭＯＳトランジスタを形成可能な膜厚に設定することができる。そして、半導体層２２ａ、２２ｂの熱酸化を行うことにより、半導体層２２ａ、２２ｂの表面に酸化膜２３ａ、２３ｂをそれぞれ形成する。なお、酸化膜２３ａ、２３ｂの膜厚は、例えば、１０ｎｍ程度とすることができる。
【００３０】
次に、図３（ｂ）に示すように、ＣＶＤなどの方法により、酸化膜２３ａ、２３ｂがそれぞれ形成された半導体層２２ａ、２２ｂ上に酸化防止膜２４を成膜する。ここで、半導体層２２ａ、２２ｂ上に酸化膜２３ａ、２３ｂをそれぞれ形成してから酸化防止膜２４を成膜することにより、半導体層２２ａ、２２ｂにかかるストレスを軽減することができ、半導体層２２ａ、２２ｂの結晶品質の劣化を抑制することができる。そして、フォトリソグラフィー技術を用いることにより、酸化膜２３ｂが形成された半導体層２２ｂ上を露出させる開口部２６ａが設けられたレジストパターン２６を酸化防止膜２４上に形成する。
【００３１】
次に、図３（ｃ）に示すように、レジストパターン２６をマスクとして酸化防止膜２４のドライエッチングを行うことにより、半導体層２２ｂ上の酸化防止膜２４を除去する。ここで、半導体層２２ｂ上の酸化防止膜２４をドライエッチングにて除去することにより、図１のハードマスク５を酸化防止膜２４上に形成する必要がなくなり、製造工程の煩雑化を抑制しつつ、半導体層２２ｂ上の酸化防止膜２４を選択的に除去することができる。また、酸化防止膜２４下に酸化膜２３ｂを設けることにより、酸化防止膜２４をエッチングする際に、半導体層２２ｂがダメージを受けることを防止することが可能となり、半導体層２２ｂの結晶品質の劣化を防止することができる。
【００３２】
次に、図３（ｄ）に示すように、酸化防止膜２４をマスクとして半導体層２２ｂの表層の熱酸化を行うことにより、半導体層２２ｂの表層に酸化膜２７を形成し、半導体層２２ｂを薄膜化する。なお、薄膜化された半導体層２２ｂの膜厚は、完全空乏型ＭＯＳトランジスタを形成可能な膜厚に設定することができ、例えば、薄膜化された半導体層２２ｂの膜厚は数１０ｎｍ程度とすることができる。ここで、半導体層２２ｂの表層の熱酸化にて半導体層２２ｂを薄膜化することにより、半導体層２２ｂの膜厚の制御性を確保しつつ、半導体層２２ｂに加わるダメージを抑制することができ、半導体層２２ｂの結晶品質の劣化を抑制しつつ、半導体層２２ｂの膜厚のばらつきを抑制することができる。
【００３３】
次に、図４（ａ）に示すように、酸化防止膜２４をマスクとして、半導体層２２ｂの表層の酸化膜２７をエッチングすることにより、半導体層２２ｂの表層の酸化膜２７を除去する。なお、半導体層２２ｂの表層に形成された酸化膜２７をエッチングする場合、希フッ酸をエッチング液とするウェットエッチングを用いることができる。
ここで、半導体層２２ｂの周囲のＢＯＸ層２１上に酸化防止膜２４を残すことにより、半導体層２２ｂの表層に形成された酸化膜２７を除去する際に、半導体層２２ｂの周囲のＢＯＸ層２１がエッチングされることを防止することができ、半導体層２２ｂの周囲のＢＯＸ層２１がえぐり取られることを防止することが可能となる。
【００３４】
次に、図４（ｂ）に示すように、酸化防止膜２４をマスクとして、半導体層２２ｂの表面の熱酸化を行うことにより、半導体層２２ｂ上に酸化膜２８を形成する。なお、酸化膜２８の膜厚は、例えば、１０ｎｍ程度とすることができる。
次に、図４（ｃ）に示すように、酸化防止膜２４のエッチングを行うことにより、半導体層２２ａ上の酸化防止膜２４を除去する。ここで、半導体層２２ｂ上に酸化膜２８を形成してから、酸化防止膜２４をエッチングすることにより、半導体層２２ｂがエッチングされることを防止することが可能となり、半導体層２２ｂの結晶品質の劣化を防止することができる。
【００３５】
次に、図４（ｄ）に示すように、半導体層２２ａ、２２ｂ上の酸化膜２３ａ、２８をエッチングすることにより、半導体層２２ａ、２２ｂ上の酸化膜２３ａ、２８を除去する。なお、半導体層２２ａ、２２ｂ上の酸化膜２３ａ、２８をエッチングする場合、希フッ酸をエッチング液とするウェットエッチングを用いることができる。そして、半導体層２２ａ、２２ｂの熱酸化を行うことにより、半導体層２２ａ、２２ｂ上にゲート絶縁膜３２ａ、３２ｂをそれぞれ形成する。
【００３６】
ここで、半導体層２２ａ上のゲート絶縁膜３２ａは、半導体層２２ｂ上のゲート絶縁膜３２ｂよりも厚くすることができる。なお、ゲート絶縁膜３２ａをゲート絶縁膜３２ｂよりも厚くする方法としては、半導体層２２ａ、２２ｂの熱酸化を行うことにより、半導体層２２ａ、２２ｂ上に同じ膜厚の熱酸化膜を形成する。そして、半導体層２２ｂ上の熱酸化膜を除去した後、半導体層２２ａ、２２ｂの熱酸化を再び行うことにより、半導体層２２ｂ上に規定の膜厚の熱酸化膜を形成するとともに、半導体層２２ａ上の熱酸化膜の膜厚を増加させることができる。
【００３７】
そして、ゲート絶縁膜３２ａ、３２ｂを介して半導体層２２ａ、２２ｂ上にゲート電極２９ａ、２９ｂをそれぞれ形成する。そして、ゲート電極２９ａ、２９ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層２２ａ、２２ｂ内にイオン注入することにより、ゲート電極２９ａ、２９ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を半導体層２２ａ、２２ｂにそれぞれ形成する。
【００３８】
次に、ゲート電極２９ａ、２９ｂの側壁にサイドウォール３０ａ、３０ｂをそれぞれ形成する。そして、ゲート電極２９ａ、２９ｂおよびサイドウォール３０ａ、３０ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を半導体層２２ａ、２２ｂ内にイオン注入することにより、サイドウォール３０ａ、３０ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層３１ａ、３１ｂを半導体層２２ａ、２２ｂにそれぞれ形成する。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４０】
Ｅ１、Ｅ１１  部分空乏型トランジスタ形成領域、Ｅ２、Ｅ１２  完全空乏型トランジスタ形成領域、Ｅ３、Ｅ１３  素子分離領域、１、１１  ＢＯＸ層、２ａ、２ｂ、１２ａ、１２ｂ  半導体層、３ａ、３ｂ、７、８、１３ａ、１３ｂ、２７、２８  酸化膜、４、２４  酸化防止膜、５  ハードマスク、５ａ、６ａ、２６ａ  開口部、６、２６  レジストパターン、９ａ、９ｂ、２９ａ、２９ｂ  ゲート電極、１０ａ、１０ｂ、３０ａ、３０ｂ  サイドウォールスペーサ、１１ａ、１１ｂ、３１ａ、３１ｂ  ソース／ドレイン層、３２ａ、３２ｂ  ゲート絶縁膜
【図１】
2005285973.tif 000003
【図２】
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【図３】
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【図４】
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