(57)【要約】      （修正有）【課題】高品質であり動作が安定であるＰチャネルトレンチＭＯＳＦＥＴの製造方法を提供することを目的とする。【解決手段】ゲート電極がＰ型であるＰチャネルトレンチＭＯＳＦＥＴの製造方法において、ゲート電極を多結晶シリコン膜中にＢＦ２イオン注入を行いその後他結晶シリコン膜を被着する工程と、イオン注入と、熱処理する工程を複数回行って形成することで、動作が安定でかつ高品質なＰチャネルトレンチＭＯＳＦＥＴを提供することが可能となる。【選択図】図４
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【特許請求の範囲】
【請求項１】
Ｎ型の半導体基板内にトレンチを形成する工程と、該トレンチ内面上にゲート酸化膜を形成する工程と、前記半導体基板に第１の多結晶シリコン膜を被着する工程と、イオン注入法により前記第１の多結晶シリコン膜中にＢＦ２イオンを導入し第１の熱処理を行う工程と、前記第１の多結晶シリコン膜上に第２の多結晶シリコン膜を被着する工程と、イオン注入法により前記第２の多結晶シリコン膜中にＢＦ２イオンを導入し第２の熱処理を行う工程と、前記第２の多結晶シリコン膜上に第３の多結晶シリコン膜を被着する工程と、イオン注入法により前記第３の多結晶シリコン膜中にＢＦ２イオンを導入し第３の熱処理を行う工程と、からなることを特徴とするＰチャネルＭＯＳＦＥＴの製造方法。
【請求項２】
前記第１、第２および第３の多結晶シリコン膜の膜厚は３００ｎｍから４００ｎｍである請求項１記載のＰチャネルＭＯＳＦＥＴの製造方法。
【請求項３】
前記第１、第２および第３の多結晶シリコン膜に導入するＢＦ２のド−ズ量は１×１０１５／ｃｍ２から７×１０１５／ｃｍ２である請求項１記載のＰチャネルＭＯＳＦＥＴの製造方法。
【請求項４】
前記第１、第２および第３の熱処理は８００℃から９００℃の間である請求項１記載のＰチャネルＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高品質で動作が安定であるＰチャネルトレンチＭＯＳＦＥＴの製造方法に関する。
【０００２】
【従来の技術】
ＰチャネルトレンチＭＯＳＦＥＴにおいて、しきい値電圧を下げるためにゲート電極の導電型をＰ型とする必要がある。一般的にはゲート電極の形成は電極材である多結晶シリコンの被着の際に不純物も同時に導入するＤｏｐｅｄ  ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）が用いられる（例えば、特許文献１）。
【０００３】
【特許文献１】
特開２００２−１６０８０（図５）
【０００４】
【発明が解決しようとする課題】
上記の従来の製造方法において、Ｄｏｐｅｄ  ＣＶＤにおいては不純物量の制御性はイオン注入法に比べて精度は粗く、導入量が多いとそれ以降の熱処理においてＰ型ドーパントであるボロンが半導体基板中に達しＭＯＳＦＥＴのしきい値電圧を変動させ、導入量が少ない場合にはゲート電極抵抗値が高抵抗となる問題を有している。
【０００５】
本発明は特性が安定でかつ高品質であるＰチャネルトレンチＭＯＳＦＥＴの製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
（１）  Ｎ型の半導体基板内にトレンチを形成する工程と、該トレンチ内面上にゲート酸化膜を形成する工程と、前記半導体基板に第１の多結晶シリコン膜を被着する工程と、イオン注入法により前記第１の多結晶シリコン膜中にＢＦ２イオンを導入し第１の熱処理を行う工程と、前記第１の多結晶シリコン膜上に第２の多結晶シリコン膜を被着する工程と、イオン注入法により前記第２の多結晶シリコン膜中にＢＦ２イオンを導入し第２の熱処理を行う工程と、前記第２の多結晶シリコン膜上に第３の多結晶シリコン膜を被着する工程と、イオン注入法により前記第３の多結晶シリコン膜中にＢＦ２イオンを導入し第３の熱処理を行う工程と、からなることを特徴とするＰチャネルＭＯＳＦＥＴの製造方法とした。
（２）  前記第１、第２および第３の多結晶シリコン膜の膜厚は３００ｎｍから４００ｎｍであることを特徴とするＰチャネルＭＯＳＦＥＴの製造方法とした。
（３）  前記第１、第２および第３の多結晶シリコン膜に導入するＢＦ２のド−ズ量は１×１０１５／ｃｍ２から７×１０１５／ｃｍ２であることを特徴とするＰチャネルＭ  ＯＳＦＥＴの製造方法とした。
（４）  前記第１、第２および第３の熱処理は８００℃から９００℃の間であることを特徴とするＰチャネルＭＯＳＦＥＴの製造方法とした。
【０００７】
【発明の実施の形態】
以下本発明による半導体装置の製造方法の実施例を図面を用いて説明する。図１から図４には本発明の実施例の半導体装置の製造方法を示している。
【０００８】
図１はＮ型の高濃度半導体基板１０１上にＮ型の低濃度ドリフト層１０２を形成し、トレンチ１０３を選択的に低濃度ドリフト層内に形成し、ゲート絶縁膜１０４を形成した様子を示している。トレンチ１０３はフォトリソグラフィー法と異方性ドライエッチにより形成される。またゲート絶縁膜は炉における熱酸化法により形成される。
【０００９】
次に、第１の多結晶シリコン１０５をＣＶＤ法により３００ｎｍから４００ｎｍ被着した後、イオン注入法によりＢＦ２イオンを例えば５０Ｋｅｖの加速エネルギーにより１×１０１５／ｃｍ２から７×１０１５／ｃｍ２の範囲で第１の多結晶シリコン中に導入し、その後電気炉内にて８００℃から９００℃の間の温度で３０分程度熱処理した様子を図２示す。
【００１０】
トレンチ１０３内を充填するためには１μｍ程度の厚みの多結晶シリコンが必要であるが、多結晶シリコンは応力が大きい膜であり一度に当該膜厚を被着すると応力によるゲート絶縁膜の劣化、および基板の湾曲により適切なフォトリソグラフィー工程が行えなくなる問題が生じる。そのため、複数回に分けて形成する必要がある。
【００１１】
イオン注入ドーパントにＢＦ２を用いた場合、熱処理をせずに第２の多結晶シリコンを第１の多結晶シリコン上に形成すると、その後の熱処理においてフッ素が気化し第１と第２の多結晶シリコン界面に気泡が生じてしまい、異常となってしまう。その回避のため第２の多結晶シリコン形成前に熱処理を行うことで予め脱ガスしておく。
【００１２】
次に、図３に示すように第２の多結晶シリコン１０６を３００ｎｍから４００ｎｍ被着した後、イオン注入法によりＢＦ２イオンを１×１０１５／ｃｍ２から７×１０１５／ｃｍ２の範囲で第２の多結晶シリコン中に導入し、その後８００℃から９００℃の間で熱処理を行う。
【００１３】
さらに、トレンチ１０３内を完全に充填するため、図２および図３に示した工程と同じ工程を繰り返し図４に示す構造とする。
【００１４】
以降の工程は通常のトレンチＭＯＳＦＥＴの工程同様、ゲート電極、ボディー領域、ソース領域を半導体基板中に形成する。
【００１５】
以上の工程によりゲート電極の不純物濃度は制御性がよく、また多結晶シリコンのストレスも抑制できることから高品質かつ動作が安定であるＰチャネルトレンチＭＯＳＦＥＴとすることが可能となる。
【００１６】
【発明の効果】
上述したように、本発明はゲート電極がＰ型であるＰチャネルトレンチＭＯＳＦＥＴの製造方法において、ゲート電極を多結晶シリコン膜中にＢＦ２イオン注入を行いその後熱処理する工程を複数回行って形成することで、動作が安定でかつ高品質なＰチャネルトレンチＭＯＳＦＥＴを提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施例の半導体装置の製造方法を示す模式的断面図である。
【図２】本発明の実施例の半導体装置の製造方法を示す模式的断面図である。
【図３】本発明の実施例の半導体装置の製造方法を示す模式的断面図である。
【図４】本発明の実施例の半導体装置の製造方法を示す模式的断面図である。
【図５】従来の半導体装置を示す模式的断面図である。
【符号の説明】
１０１、２０１  高濃度半導体基板
１０２、２０２  低濃度ドリフト層
１０３、２０３  トレンチ
１０４、２０４  ゲート絶縁膜
１０５、２０５  第１の多結晶シリコン
１０６  第２の多結晶シリコン
１０７  第３の多結晶シリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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