(57)【要約】【課題】  多出力の電源装置に従来発生していた、コンデンサへの突入電流によるグランド電位の変動に起因する電圧制御の精度の低下を抑制する。【解決手段】  トランスＴ０１の二次側に発生した交流電圧を昇圧し、整流して直流の電源電圧を生成する倍電圧整流回路を複数有する電源装置において、各倍電圧整流回路０１，０２がそれぞれ同時にオンとならないように、各倍電圧整流回路がオンになるタイミングをずらす手段Ｐ０２，Ｐ０３を設ける。【選択図】      図１
2005073440.tif 000002
【特許請求の範囲】
【請求項１】
時間経過とともに循環カウントするカウント手段と、
前記カウント手段のカウント値に応じて直流電源電圧をスイッチングすることにより交流電圧を生成する交流電圧生成手段と、
前記交流電圧生成手段の生成した交流電圧を昇圧して整流し、第１の直流電圧を生成する第１の電圧変換手段と、
前記交流電圧生成手段の生成した交流電圧を昇圧して整流し、第２の直流電圧を生成する第２の電圧変換手段と、
前記第１の直流電圧の値が第１の目標値に達していないとき、前記第１の電圧変換手段の間欠動作を繰り返すことにより前記第１の直流電圧の値を前記第１の目標値に維持する第１のスイッチング手段と、
前記第２の直流電圧の値が第２の目標値に達していないとき、前記第２の電圧変換手段の間欠動作を繰り返すことにより前記第２の直流電圧の値を前記第２の目標値に維持する第２のスイッチング手段とを備え、
前記第１のスイッチング手段は、前記カウント手段のカウント値が第１の値に達すると前記第１の電圧変換手段を作動し、前記第２のスイッチング手段は、前記カウント手段のカウント値が前記第１の値と異なる第２の値に達すると前記第２の電圧変換手段を作動することを特徴とする電源装置。
【請求項２】
前記第１のスイッチング手段は、前記第１の直流電圧の値が前記第１の目標値に満たない期間に、前記直流電源電圧がスイッチングされた回数をカウントする手段と、カウントされた回数が第１の回数に達するまでは前記第１の電圧変換手段を作動させることを禁止する第１の遅延手段とを有し、前記第２のスイッチング手段は、前記第２の直流電圧の値が前記第２の目標値に満たない期間に、前記直流電源電圧がスイッチングされた回数をカウントする手段と、カウントされた回数が第２の回数に達するまでは前記第２の電圧変換手段を作動させることを禁止する第２の遅延手段とを有ことを特徴とする請求項１に記載の電源装置。
【請求項３】
前記第１及び第２の電圧変換手段は、作動開始後、導通電流の値が所定値以下になったときに非導通となる整流素子をそれぞれ有することを特徴とする請求項１に記載の電源装置。
【請求項４】
前記第１のスイッチング手段は、前記第１の直流電圧の値が前記第１の目標値の手前の第３の目標値に達した時点から前記第１の遅延手段を動作させ、前記第２のスイッチング手段は、前記第２の直流電圧の値が前記第２の目標値の手前の第４の目標値に達した時点から前記第２の遅延手段を動作させることを特徴とする請求項２に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はプリンタ装置等に使用される電源装置に関するものである。
【背景技術】
【０００２】
複数の画像形成部を備えた画像形成装置、例えば、電子写真方式のカラー画像形成装置においては、図１６に示すようにイエロー、マゼンタ、シアンおよびブラックの各色の印刷機構が搬送ベルト方向に沿って配置される構成を有する。同図に示すように、この画像形成装置は、帯電手段７２ａ〜７２ｄ、現像手段７５ａ〜７５ｄ、像担持体７６ａ〜７６ｄ、露光手段７３ａ〜７３ｄ、トナー供給手段７４ａ〜７４ｄ等を含む画像形成部７１ａ〜７１ｄ、転写手段７７ａ〜７７ｄ、搬送ベルト８１を帯電し、印刷媒体７９を静電気力により吸着しながら搬送するための吸着手段７８ａ、７８ｂ、不図示の駆動手段によって回転駆動し搬送ベルト８１を矢印方向に回転させる駆動用ローラ８２ａ〜８２ｃを備える。画像形成部７１ａ、７１ｂ、７１ｃ、７１ｄにはそれぞれ異なった色（ブラック、イエロー、マゼンタ、シアン）のトナーが実装されている。
【０００３】
印刷時、帯電手段７２ａ〜７２ｄ、トナー供給手段７４ａ〜７４ｄ、現像手段７５ａ〜７５ｄには不図示の高圧電源より負電圧が印加され、像担持体７６ａ〜７６ｄは不図示の駆動手段により回転駆動され、帯電手段７２ａ〜７２ｄはそれぞれ、像担持体７６ａ〜７６ｄに負電荷を帯電させる。また、露光手段７３ａ〜７３ｄは、像担持体７６ａ〜７６ｄの表面の中、トナーを乗せる箇所の負電荷を露光して除去する。トナー供給手段７４ａ〜７４ｄはトナーに負電荷を帯電させる。現像手段７５ａ〜７５ｄは、トナー供給手段７４ａ〜７４ｄから負電荷が帯電されたトナーを受け取り、これを像担持体７６ａ〜７６ｄの負電荷が除去された部分に乗せる。これにより像担持体７６ａ〜７６ｄにトナー像が形成される。
【０００４】
不図示の給紙手段によって吸着手段７７まで搬送された印刷媒体７９は、搬送ベルト８１に吸着され、この搬送ベルト８１と同速でさらに搬送される。印刷媒体７９が画像形成部７１に達すると、やはり不図示の制御部によって制御された所定のタイミングに従い、画像形成部７１の像担持体７６上のトナー像は転写手段７７によってこの印刷媒体７９に転写される。画像形成部７１ａ〜７１ｄの全部あるいは一部のトナー像が転写された印刷媒体７９はその後、搬送ベルト８１から分離され、８０ａ、８０ｂの定着手段によって画像が熱定着され、装置外に排出される。
【０００５】
上記したように、電子写真プリンタは、帯電手段／トナー供給手段／現像手段／転写手段にそれぞれ異なる電圧を供給するため、多出力（上記例では４チャンネル）高圧電源回路が備えられている。このような多出力高圧電源回路の回路構成の従来例を図１７に示す（例えば、特許文献１参照）。尚、この図ではトナー供手段に供給する電圧を生成する部分と現像手段に供給する電圧を生成する部分のみを示している。
【０００６】
この高圧電源回路は、複数の出力端子ＯＵＴ１,ＯＵＴ２,…のそれぞれについて倍電圧整流回路と制御回路とを個別に備える。図１６において、直流の電源電圧ＶｃｃはトランジスタＱ３１によりスイッチングされ、トランスＴ３１で昇圧され、更に倍電圧整流回路３１,３２により昇圧される。倍電圧整流回路３１,３２は、トランジスタＱ３２,Ｑ３３によりそれぞれオンオフ制御される。
【０００７】
例えば負電圧の供給端子であるＯＵＴ１の電圧が、目標電圧よりも低い場合（この例では、負電圧出力であるため、絶対値が小さい場合）、コンパレータＣＰ３１の出力はＨレベル（高レベル）となり、トランジスタＱ３２がオンとなる。トランジスタＱ３２がオンになると、ダイオードＤ３１,Ｄ３２、コンデンサＣ３１,Ｃ３２は倍電圧整流回路としての動作を開始し、出力端子ＯＵＴ１の電圧は目標電圧に近づいて行く。反対に、出力端子ＯＵＴ１の出力電圧の絶対値が目標電圧の絶対値より大きい場合、抵抗Ｒ３４,Ｒ３５により分圧された出力電圧の絶対値は、比較基準電圧Ｖｒｅｆ１１の絶対値を上回り、コンパレータＣＰ３１は出力をＬレベル（低レベル）に切換え、トランジスタＱ３２はオフとなる。このときダイオードＤ３１,Ｄ３２、コンデンサＣ３１,Ｃ３２は倍電圧整流回路としての動作を停止し、トランスＴ３１の発生した電圧はコンデンサＣ３１によりブロックされ、コンデンサＣ３２の端子間電圧が減少して行く。即ち、出力端子ＯＵＴ１の出力は目標電圧に近づいて行く。
【０００８】
上記の動作が、比較基準電圧Ｖｒｅｆ１により決定される目標電圧付近の電圧で繰り返されるので、出力端子ＯＵＴ１の出力電圧は目標電圧に維持される。出力端子ＯＵＴ１,ＯＵＴ２,…のそれぞれは、接続される負荷が小さい場合（接続される負荷抵抗の値が大きい場合）には、負荷に流れる電流も少なく、出力電圧の減少の度合いは小さいので、倍電圧整流回路をオンにする単位時間当たりの回数は少なくてよいが、負荷が大きい場合（負荷抵抗の値が小さい場合）は負荷に流れる電流が多く、出力電圧の減少の度合いは大きくなるので単位時間当たりの倍電圧整流回路をオンにする回数を多くする必要がある。尚、負電圧供給端子ＯＵＴ２に対応する回路も、上に説明した端子ＯＵＴ１に対応する回路と同様に動作するので、説明は省略する。
【０００９】
【特許文献１】特開平１１−８９２２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の高圧電源回路において、倍電圧整流回路３１及び３２が同時に動作を開始した場合、コンデンサＣ３１及びＣ３３への電流突入が同じタイミングで発生してトランスＴ３１に流れる電流が急激に増加し、その結果、装置のグランド電位が上昇し、それに伴い図１８の点線に示すようにコンパレータＣＰ３１（又はＣＰ３２）の比較基準電圧Ｖｒｅｆｌ（又はＶｒｅｆ２）が上昇し、出力電圧が目標電圧に達していない状態でも、コンパレータＣＰ３１（又はＣＰ３２）が出力をＨレベルに切換えず、従って倍電圧整流動作が開始されないので電圧制御の精度が低くなるという問題があった。
【００１１】
本発明は上記問題に鑑みなされたものであり、多出力の電源装置に従来発生していた、コンデンサへの電流突入に起因する電圧制御の精度の低下を防止することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的は、時間経過とともに循環カウントするカウント手段と、
前記カウント手段のカウント値に応じて直流電源電圧をスイッチングすることにより交流電圧を生成する交流電圧生成手段と、
前記交流電圧生成手段の生成した交流電圧を昇圧して整流し、第１の直流電圧を生成する第１の電圧変換手段と、
前記交流電圧生成手段の生成した交流電圧を昇圧して整流し、第２の直流電圧を生成する第２の電圧変換手段と、
前記第１の直流電圧の値が第１の目標値に達していないとき、前記第１の電圧変換手段の間欠動作を繰り返すことにより前記第１の直流電圧の値を前記第１の目標値に維持する第１のスイッチング手段と、
前記第２の直流電圧の値が第２の目標値に達していないとき、前記第２の電圧変換手段の間欠動作を繰り返すことにより前記第２の直流電圧の値を前記第２の目標値に維持する第２のスイッチング手段とを備え、
前記第１のスイッチング手段は、前記カウント手段のカウント値が第１の値に達すると前記第１の電圧変換手段を作動し、前記第２のスイッチング手段は、前記カウント手段のカウント値が前記第１の値と異なる第２の値に達すると前記第２の電圧変換手段を作動することを特徴とする電源装置により達成される。
【発明の効果】
【００１３】
本発明によれば、多出力電源装置に従来発生していた、コンデンサの突入電流による電圧制御の精度の低下を防止することができる。
【発明を実施するための最良の形態】
【００１４】
図１に本発明の第１の実施形態に係る電源装置の回路構成を示す。尚、ここでは説明を容易にするため、複数の負電圧出力端子の中、ＯＵＴ１及びＯＵＴ２に関連する部分のみを説明する。
【００１５】
図１に示すように、本実施形態では、発振器ＯＳＣ０１はクロックカウンタＣＮＴ０１、パルス発生回路Ｐ０１,Ｐ０２,Ｐ０３に接続され、クロックカウンタＣＮＴ０１は、パルス発生回路Ｐ０１,Ｐ０２,Ｐ０３に接続されている。クロックカウンタＣＮＴ０１は内部に最大カウントレジスタを有する。パルス発生回路Ｐ０１は抵抗Ｒ０１を介してトランジスタＱ０１のベースに接続され、その内部に図２（ａ）に示すようにシーケンサＰｓ０１、パルスオンカウントレジスタＰｏｎ０１、パルスオフカウントレジスタＰｏｆｆ０１を含む。
【００１６】
トランスＴ０１の一次側コイルの一端はトランジスタＱ０１のコレクタに接続され、他端は電源電圧Ｖｃｃに接続される。トランスＴ０１は、その二次側コイルから、出力端子ＯＵＴ１,ＯＵＴ２にそれぞれ対応する倍電圧整流回路０１,０２に昇圧した電圧を供給する。倍電圧整流回路０１,０２はこの電圧を更に昇圧して整流し、出力端子ＯＵＴ１,ＯＵＴ２から負電圧を出力する。
【００１７】
トランスＴ０１の二次側コイルの一端は直列に接続されたコンデンサＣ０１及び抵抗Ｒ０２を介してダイオードＤ０１のアノードとダイオードＤ０２のカソードとに接続されている。ダイオードＤ０２のアノードにはコンデンサＣ０２が接続されている。ダイオードＤ０１のカソードとグランドとの間にはトランジスタＱ０２が挿入されている。以上の回路素子により倍電圧整流回路０１が構成される。
【００１８】
出力端子ＯＵＴ１は、ダイオードＤ０２のアノードと、一方の端子が接地されたコンデンサＣ０２の他方の端子とに接続されている。出力端子ＯＵＴ１とグランドとの間には分圧抵抗Ｒ０４とＲ０５とが直列に接続され、これらの分圧抵抗による分圧電圧がコンパレータＣＰ０１の正側入力端子に印加される。コンパレータＣＰ０１の負側入力端子には、出力端子ＯＵＴ１の目標電圧に応じた値の比較基準電圧Ｖｒｅｆ１が印加される。
【００１９】
コンパレータＣＰ０１の出力電圧は、パルス発生回路Ｐ０２の入力端子に印加される。パルス発生回路Ｐ０２の出力電圧は、抵抗Ｒ０３を介してトランジスタＱ０２のベースに印加される。パルス発生回路Ｐ０２は、その内部に図２（ｂ）に示すようにシーケンサＰｓ０２、パルスオンカウントレジスタＰｏｎ０２、パルスオフカウントレジスタＰｏｆｆ０２を有する。
【００２０】
出力端子ＯＵＴ２に対応する倍電圧整流回路０２は、上述した倍電圧整流回路０１と同様の構成になっているため、説明は省略する。尚、倍電圧整流回路０２のパルス発生回路Ｐ０３も、その内部に図２（ｃ）に示すようにシーケンサＰｓ０３、パルスオンカウントレジスタＰｏｎ０３、パルスオフカウントレジスタＰｏｆｆ０３を有する。以下に図３の波形図を参照して上記構成の電源装置の動作を説明する。
【００２１】
発振器ＯＳＣ０ｌはクロックカウンタＣＮＴ０ｌ、パルス発生回路Ｐ０ｌ,Ｐ０２,Ｐ０３に動作クロックを出力する。クロックカウンタＣＮＴ０ｌは、動作クロックをカウントし、クロックカウント値をパルス発生回路Ｐ０ｌ,Ｐ０２,Ｐ０３に出力する。クロックカウント値が内部の最大カウントレジスタに格納している最大カウント値に達したときには次の動作クロックの立ち上がりで、カウント値をリセットする。図３に示すように本実施形態では、最大カウント値を７にしている。
【００２２】
パルス発生回路Ｐ０ｌは、上記クロックカウント値を内部のパルスオンカウントレジスタＰｏｎ０１に格納されている値（以下、Ｐｏｎ０１値という）またはパルスオフカウントレジスタＰｏｆｆ０１に格納されている値（以下、Ｐｏｆｆ０１値という）と比較し、その結果に応じて出力をＨレベルとＬレベルとの間で切換えることによりパルスを発生する。
【００２３】
具体的には、パルス発生回路Ｐ０１の出力がＬレベルの時、内部のシーケンサＰｓ０１は、クロックカウント値とＰｏｎ０１値とを比較し、同じであれば、次の動作クロックの立ち上がりで、パルス出力回路Ｐ０１の出力をＨレベルに切換える。図３に示すように、本実施形態では、Ｐｏｎ０１値は０としている。反対に、パルス出力回路Ｐ０１の出力がＨレベルの時、シーケンサＰｓ０ｌはクロックカウント値とＰｏｆｆ０１値とを比較し、同じであれば、次の動作クロックの立ち上がりで、パルス発生回路ＰＯｌの出力をＬレベルに切換える。図３に示すように、本実施形態では、Ｐｏｆｆ０１の値は４としている。
【００２４】
コンデンサＣ０１に電荷を蓄積し、出力端子ＯＵＴ１に昇圧された電圧が現れるようにするためには、パルス発生回路Ｐ０２は、トランスＴ０１出力がグランドに対し正電圧を出力している時にパルスを出力する必要がある。そのため、パルス発生回路Ｐ０２のパルスオンカウントレジスタＰｏｎ０２の値及びパルスオフカウントレジスタＰｏｆｆ０２の値は、パルス発生回路Ｐ０１のパルスオンカウントレジスタＰｏｎ０１の値（＝０）以上且つパルスオフカウントレジスタＰｏｆｆ０１の値（＝４）以下の範囲内に設定する。
【００２５】
パルス発生回路Ｐ０１はトランジスタＱ０１をスイッチングし、それによりトランスＴ０１の二次側コイルには、電源電圧Ｖｃｃが昇圧された電圧が発生する。本実施形態では、パルス発生回路Ｐ０１の出力がＨレベルのときにトランスＴ０１の二次側コイルに正の電圧が発生し、ＬレベルのときにトランスＴ０１の二次側コイルに負の電圧が発生する。
【００２６】
ここで、負電圧の出力端子である出力端子ＯＵＴ１の電圧が目標電圧を下回っている場合、（即ち、絶対値が小さい場合）、コンパレータＣＰ０１の出力はＨレベルとなる。パルス発生回路Ｐ０２は、コンパレータＣＰ０１の出力がＨレベル且つ、パルスオンカウントレジスタのＰｏｎ０２値≦クロックカウンタ値＜パルスオフカウントレジスタのＰｏｆｆ０２値の場合に、次の動作クロックの立ち上がりで、その出力をＨレベルにし、トランジスタＱ０２をオンにする。トランジスタＱ０２がオンになると、コンデンサＣＯ１,Ｃ０２、ダイオードＤ０１,Ｄ０２は倍電圧整流回路０１として動作し、出力端子ＯＵＴ１に出力電圧が現れる。
【００２７】
反対に、出力端子ＯＵＴ１の電圧が目標電圧を超えている場合（即ち、絶対値が大きい場合）、コンパレータＣＰ０１の出力はＬレベルとなる。その結果、パルス発生回路Ｐ０２は出力をＬレベルにし、トランジスタＱ０２をオフにする。トランジスタＱ０２がオフになると、トランスＴ０１の出力はコンデンサＣ０１にブロックされ、コンデンサＣ０１,Ｃ０２、ダイオードＤ０１,Ｄ０２は倍電圧整流回路としての動作を停止し、出力端子ＯＵＴ１には昇圧された電圧は現れなくなる。
【００２８】
出力端子ＯＵＴ２に対応する倍電圧整流回路０２は、上述した倍電圧整流回路０１と同様に動作する。但し、パルス発生回路Ｐ０３のパルスオンカウンタレジスタのＰｏｎ０３値（＝１）及びパルスオンカウンタレジスタのＰｏｆｆ０３値（＝３）は、パルス発生回路Ｐ０１のパルスオンカウンタレジスタのＰｏｎ０１値（＝０）からパルスオフカウンタレジスタのＰｏｆｆ０１値（＝４）の範囲内にあり且つ、パルス発生回路Ｐ０２のパルスオンカウンタレジスタのＰｏｎ０２値（＝０）及びパルスオフカウンタレジスタのＰｏｆｆ０１値（＝２）とそれぞれ１以上値がずれている。これにより、トランジスタＱ０２とＱ０３は同時にオン又はオフとならず、コンデンサＣ０１,Ｃ０２の電流突入が同時に発生しないので、トランスＴ０１の電流が安定し、グランド電位の上昇は少なくなる。その結果、図４に示すように比較基準電圧Ｖｒｅｆ１,Ｖｅｒｆ２の上昇が図１８に示した従来装置の場合に比べ少なくなり、目標電圧に対する出力電圧の精度が高まる。
【００２９】
尚、トランジスタＱ０２とＱ０３が同時にオン又はオフになることを防止する手段としてカウンタ以外に遅延回路を用いることも可能である。しかし、本実施形態のようにカウンタを用いれば、例えば出力端子に接続される負荷の抵抗値が小さく、負荷電流が多く、出力電圧の減少の度合いが大きい場合にも、トランジスタの導通時間の長さを変更することにより電荷の補充量を変更することができるので、出力電圧リップルを少なくすることが容易である。例えば、イエロー、マゼンタ、シアン、ブラック各色の現像手段に、本実施形態の電源装置から給電する際、例えばイエローの現像手段の負荷抵抗値が、他色の現像手段に比べて小さい時、そのままでは出力電圧のリップルが他色に比べ大きくなってしまうが、イエローの現像手段に給電する倍電圧整流回路のトランジスタの導通時間を長くすることで、負荷抵抗値が少ないことによって生じる出力電圧リップルの増加を防止できる。
【００３０】
以上説明したように、本実施形態によれば、複数の倍電圧整流回路のオンタイミングを互いにずらすことにより、倍電圧整流回路からコンデンサへの突入電流が重なることを防止でき、それによりトランスＴ０１の電流が安定し、グランド電位の上昇も少なくなり、比較基準電圧Ｖｒｅｆ１,Ｖｅｒｆ２の上昇が少なくなり、従来技術よりも目標電圧に対する出力電圧の精度が高まる。また、倍電圧整流回路のオンタイミングをずらす手段としてカウンタを用いることにより、トランジスタの導通時間の長さを変更すること容易であり、例えば負荷抵抗値が小さい場全にトランジスタの導通時間を長くし、負荷抵抗値が小さいことによる出力電圧リップルの増加を防止できる。
【００３１】
次に本発明の第２の実施形態に係る電源装置を説明する。図１７に示した回路構成を有する従来の電源装置及び上記第１の実施形態の電源装置では、倍電圧整流回路が動作を開始してから出力端子の電圧が変化し始めるまでの時間、即ち遅延時間は長い。図５に実際に測定した上記従来の電源装置の出力電圧の時間的変化を示す。
【００３２】
図５に示すように、パルス発生回路Ｐ０２がパルスを出力し、倍電圧整流回路が動作を開始した後、ある遅延時間を経て、出力端子ＯＵＴ１電圧が変化し始める。そのため、パルス発生回路はこの遅延時間が経過するまでは動作クロックに同期してパルスを無駄に出力し続けるので、出力端子ＯＵＴ１の電圧は目標電圧を余分に超えてしまい、リップル電圧が大きくなる。
【００３３】
動作クロック周波数を低くすれば、この遅延時間の間、倍電圧整流回路が無駄に動作しなくなるので、リップル電圧は減少するが、トランスＴ０１の駆動周波数が可聴域の周波数となり、装置の騒音が大きくなってしまう。そこで第２の実施形態では、以下に説明するように動作クロック周期で倍電圧整流回路を連続的にオンにしないようにすることにより出力端子に表れるリップル電圧を低減している。
【００３４】
本第２の実施形態の電源装置の回路構成は図１に示した第１の実施形態と同じである。但し、図６（ａ），（ｂ）に示すように、パルス発生回路Ｐ０２，Ｐ０３の内部にディレイカウンタＰｄｃｎｔ０２,Ｐｄｃｎｔ０３及び最大ディレイカウントレジスタＰｄｍａｘ０２,Ｐｄｍａｘ０３をそれぞれ追加して設ける。
【００３５】
第２の実施形態の動作は、第１の実施形態とほぼ同様であるので、異なる部分についてのみ、図７の波形図を参照して説明する。本第２の実施形態では、パルス発生回路Ｐ０２の内部シーケンサＰｓ０２は、コンパレータＣＰ０１の出力がＨレベル且つ、パルスオンカウントレジスタのＰｏｎ０２値≦動作クロックカウンタ値＜パルスオフカウントレジスタのＰｏｆｆ０２値、且つ、ディレイカウンタＰｄｃｎｔ０２の値が０の場合に、次の動作クロックの立ち上がりで、パルス発生回路Ｐ０２の出力をＨレベルにし、トランジスタＱ０２をオンにする。
【００３６】
ディレイカウンタＰｄｃｎｔ０２は、コンパレータＣＰ０１の出力がＨレベル且つ、パルスオンカウントレジスタのＰｏｎ０２値＝動作クロックカウンタ値の時に、次の動作クロックの立ち上がりで、そのカウント値を１だけ増分する。また、コンパレータＣＰ０１の出力がＨレベル且つ、パルスオンカウントレジスタのＰｏｎ０２値＝動作クロックカウンタ値、且つ、ディレイカウンタＰｄｃｎｔ０２の値＝最大ディレイカウントレジスタＰｄｍａｘ０２の値の時に、次の動作クロックの立ち上がりでそのカウント値を０にリセットする。
【００３７】
最大ディレイカウントレジスタＰｄｍａｘ０２には、予め適切な値を記憶させておく。本第２の実施形態では、最大ディレイカウントレジスタＰｄｍａｘ０２の値を１としている。パルス発生回路Ｐ０３は、パルス発生回路Ｐ０２と同じ動作を行なうため、説明は省略する。
【００３８】
図８は本第２の実施形態における出力電圧の時間的変化を示している。この図に示すように、倍電圧整流回路０２は動作クロックカウンタ周期で連続してオンとなることはないので、倍電圧整流回路０２がオンになってから出力端子ＯＵＴ１の出力電圧が変化し始めるまでの間に、倍電圧整流回路０２が無駄にオンとなり余分な電荷をコンデンサに供給することはなく、その結果、図５に示した従来装置の場合に比べ出力端子ＯＵＴ１のリップル電圧が減少する。
【００３９】
以上説明したように、本第２の実施形態によれば、倍電圧整流回路０２が動作クロックカウンタ周期で連続的にオンとなることはないので、倍電圧整流回路０２がオンになってから、その影響が出力端子ＯＵＴ１に現れるまでの間に、余分な電荷が電圧が出力端子０ＵＴ１に供給されることはなく、出力端子ＯＵＴ１のリップル電圧が減少する。また無駄に倍電圧整流回路をオンしないため、消費電力も低減される。
【００４０】
次に本発明の第３の実施形態に係る電源装置を説明する。上に述べた第２の実施形態では、パルス発生回路Ｐ０２,Ｐ０３には、ディレイカウンタＰｄｃｎｔ０２,Ｐｄｃｎｔ０３と最大ディレイカウントレジスタＰｄｍａｘ０２,Ｐｄｍａｘ０３の２つのカウンタをそれぞれ追加したため、それらの回路規模は第１の実施形態の２倍程度となる。従ってクロックカウンタＣＮＴ０１、パルス出力回路Ｐ０１,Ｐ０２,Ｐ０３…、更には多数の出力端子を制御するために多数のパルス発生回路を１つのＡＳＩＣに搭載した場合には、その回路規模は第１の実施形態の場合の２倍近くになり、パッケージが大きくなり、コスト高となる。本第３の実施形態は、パルス発生回路の回路構成を複雑にすることなく、出力端子のリップル電圧の減少を第２の実施形態の場合に比べ、低コストで実現することを目的としている。
【００４１】
第３の実施形態の回路構成を図９に示す。本第３の実施形態の回路構成は図１に示した第１の実施形態の回路構成とほぼ同じであるが、倍電圧整流回路０１，０２のダイオードＤ０２,Ｄ０４を、それぞれサイリスタＳ０１,Ｓ０２に変更している。サイリスタＳ０１,Ｓ０２の制御入力は、それぞれ抵抗Ｒ１０,Ｒ１１を介してパルス発生回路Ｐ０１,Ｐ０２の出力に接続されている。また、図１０（ａ），（ｂ），（ｃ）に示すように、パルス発生回路Ｐ０１,Ｐ０２,Ｐ０３は、シーケンサＰｓ１,Ｐｓ２,Ｐｓ３のみで構成し、パルスオンカウントレジスタとパルスオフカウントレジスタとを削除している。以下に本第３の実施形態の動作を説明するが、第１の実施形態の動作とほぼ同じであるので、図１１の波形図を参照して異なる部分のみを説明する。
【００４２】
パルス発生回路Ｐ０１内のシーケンサＰｓ０１は、クロックカウンタＣＮＴ０１から受け取るクロックカウント値が０の場合に、次の動作クロックの立ち上がりで、パルス発生回路Ｐ０１の出力をＨレベルからＬレベルまたは、ＬレベルからＨレベルに反転させる。第１の実施形態では、パルス発生回路Ｐ０１の出力がＨレベルにある時間の長さとＬレベルにある時間の長さとは別々に設定可能であるが、本第３の実施形態ではそれらは同じになる。
【００４３】
パルス発生回路Ｐ０２の出力がＨレベルの時、トランジスタＱ０２はオンし、サイリスタＳ０１もオンとなる。トランジスタＱ０２がオンの時に、トランスＴ０１が正電圧を出力していれば、コンデンサＣ０１に電流が流れ、コンデンサＣ０ｌに電荷が蓄積される。トランスＴ０ｌが負電圧を出力しているときにサイリスタＳ０１がオンの場合にはコンデンサＣ０２に電荷が蓄積され、出力端子ＯＵＴ１に出力電圧が現れる。サイリスタＳ０１は一旦オンになると導通状態を維持するが、サイリスタＳ０１を流れる電流が少なくなった時点でオフつまり非導通状態となる。本実施形態では、抵抗Ｒ０２の抵抗値を高めに設定して、サイリスタＳ０１に流れる電流を少なめにし、サイリスタＳ０１がオンになってもすぐオフなるようにしている。
【００４４】
また、トランスＴ０１が負電圧を出力しているときにトランジスタＱ０２がオンになっても、ダイオードＤ０１により電流が遮断されるのでトランジスタＱ０２経由でコンデンサＣ０１に電荷が蓄積されることはない。また、トランスＴ０１が正電圧を出力している時、サイリスタＳ０１がオンになっても電流の流れる方向がサイリスタの電流の方向と逆であるため、サイリスタＳ０１には電流は流れない。
【００４５】
サイリスタＳ０１はオンからオフに短時間で切り換わるので、本実施形態では、トランスＴ０１が負電圧を出力している時にコンデンサＣ０２に蓄積される電荷は少なく、従って、図１２に示すように、倍電圧整流回路の動作による出力電圧の変化分は、図５に示した従来装置の場合に比べ少ない。このように、第２の実施形態では、倍電圧整流回路がオンになる回数を減らすことによりリップル電圧を減少させたが、本第３の実施形態では倍電圧整流回路がオンになったときにコンデンサに蓄積される電荷を減少させることで、リップル電圧を減少させている。
【００４６】
以上説明したように、第３の実施形態によれば、トランスＴ０１が負電圧を出力している時にコンデンサＣ０２に蓄積される電荷を、サイリスタＳ０１のオン時間を短く設定することにより、倍電圧整流回路オンしたときの出力端子に現れる出力電圧の変化分を減らしているので、たとえ無駄に倍電圧整流回路がオンになってもリップル電圧を少なくすることができる。またパルス発生回路の構成が第２の実施形態に比べ簡素であるため、装置が安価になる。
【００４７】
次に本発明の第４の実施形態に係る電源装置を説明する。既述の第２の実施形態の電源装置のパルス発生回路Ｐ０２,Ｐ０３は、トランスＴ０１の電圧発生周期毎に連続してパルスを出力する構成ではないので、出力端子ＯＵＴ１の電圧が０Ｖから目標電圧に到達するまでの立上り時間が、第１の実施形態に比べ長くなる。そこで、本第４の実施形態では、図１３の波形図に示すように、出力端子ＯＵＴ１の出力電圧の立上り期間中は、トランスＴ０１の電圧発生周期毎に連続してパルスを出力し、出力電圧が立上った後は、第２の実施形態と同様にトランスＴ０１の電圧発生周期毎に連続的にはパルスを出力しないようにすることで、出力電圧リップルを少なくし、出力精度を保ちつつ、立ち上がり時間を短縮している。
【００４８】
第４の実施形態の回路構成を図１４に示す。また、そのパルス発生回路Ｐ０２,Ｐ０３の内部構成を図１５（ａ），（ｂ）に示す。本第４の実施形態の構成は第２の実施形態とほぼ同じであるので、異なる部分についてのみ以下に説明する。
【００４９】
本第４の実施形態では、分圧抵抗Ｒ０４,Ｒ０５による出力端子ＯＵＴ１の分圧電圧を、コンパレータＣＰ０１以外に、コンパレータＣＰ０３にも供給する。具体的には、コンパレータＣＰ０３の正側入力端子に上記分圧電圧を印加し、コンパレータＣＰ０３の負側入力端子に比較基準電圧Ｖｒｅｆ１より絶対値の小さい比較電圧Ｖｒｅｆ３を印加する。コンパレータＣＰ０３の出力はパルス発生回路Ｐ０２の入力に接続される。
【００５０】
出力端子ＯＵＴ２に関しても、出力端子ＯＵＴ１と同じ構成である。即ち、分圧抵抗Ｒ０８,Ｒ０９による出力端子ＯＵＴ２の分圧電圧をコンパレータＣＰ０２以外に、コンパレータＣＰ０４にも供給する。具体的には、コンパレータＣＰ０４の正側入力端子に上記分圧電圧を印加し、コンパレータＣＰ０４の負側入力端子に比較基準電圧Ｖｒｅｆ２より絶対値の小さい比較電圧Ｖｒｅｆ４を印加する。コンパレータＣＰ０４の出力はパルス発生回路Ｐ０３の入力に接続される。
【００５１】
本第４の実施形態の動作は、第２の実施形態とほぼ同じであるので、第２の実施形態の動作と異なる部分についてのみ以下に説明する。
パルス発生回路Ｐ０２内のシーケンサＰｓ０２は、コンパレータＣＰ０１の出力がＨレベル、且つコンパレータＣＰ０３の出力がＨレベルの場合には、次の動作クロックの立上りでパルス発生回路Ｐ０２の出力をＨレベルにし、トランジスタＱ０２をオンにする。この出力電圧の立ち上がり期間中はディレイカウンタＰｄｃｎｔ０２の値は無視し、動作クロックの立上りを検出する度に、トランジス夕Ｑ０２を一定時間オンにする。
【００５２】
パルス発生回路Ｐ０２内のシーケンサＰｓ０２はまた、コンパレータＣＰ０１の出力がＨレベル、且つコンパレータＣＰ０３の出力がＬレベルの場合、第２の実施形態と同じ動作をする。即ち、出力電圧の立ち上がり期間後は、クロックカウンタ周期毎に連続して倍電圧整流回路０２をオンさせることはせず、ディレイカウンタＰｄｃｎｔ０２のカウント値に基づいて倍電圧整流回路０２をオンさせるようにすることにより、出力端子ＯＵＴ１の出力電圧リップルを減少させる。パルス出力回路Ｐ０２内部のシーケンサＰｓ０２は、コンパレータＣＰ０１出力がＬレベルの場合、コンパレータＣＰ０３の出力レベルの如何に拘わらず、トランジスタＱ０２をオフの状態に維持する。
【００５３】
以上説明したように、本第４の実施形態によれば、出力端子ＯＵＴ１の出力電圧の立ち上がり期間だけ、トランスＴ０１の電圧発生周期毎に連続してパルスを出力し、立ち上がり期間経過後は、ディレイカウンタによりトランスＴ０１の電圧発生周期毎に連続してパルスを出力することは行わないことにより、出力電圧の立ち上がり時間を長くすることなく、出力電圧リップルを少なくし、出力精度を向上させることができる。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施形態に係る電源装置の回路構成を示す図である。
【図２】第１の実施形態に係る電源装置の各パルス発生回路の内部構成を示す図である。
【図３】第１の実施形態に係る電源装置の各部が出力する信号の波形を示す図である。
【図４】第１の実施形態に係る電源装置の出力電圧の時間的変化を説明する図である。
【図５】従来の電源装置の出力端子に変化が現れるまでの遅延時間及び出力電圧のリップルを示す図である。
【図６】第２の実施形態に係る電源装置の各パルス発生回路の内部構成を示す図である。
【図７】本発明の第２の実施形態に係る電源装置の各部が出力する信号の波形を示す図である。
【図８】第２の実施形態に係る電源装置の出力端子のリップルを示す図である。
【図９】本発明の第３の実施形態に係る電源装置の回路構成を示す図である。
【図１０】第３の実施形態に係る電源装置の各パルス発生回路の内部構成を示す図である。
【図１１】第３の実施形態に係る電源装置の各部が出力する信号の波形を示す図である。
【図１２】第３の実施形態に係る電源装置の出力電圧のリップルを示す図である。
【図１３】第４の実施形態の各部の立ち上がり時の信号の波形を、従来装置と比較して示す図である。
【図１４】本発明の第４の実施形態に係る電源装置の回路構成を示す図である。
【図１５】第４の実施形態に係る電源装置の各パルス発生回路の内部構成を示す図である。
【図１６】電子写真方式のカラー画像形成装置の一般的構成を示す図である。
【図１７】従来の多出力電源装置の回路構成を示す図である。
【図１８】従来の多出力電源装置の出力電圧の時間的変化を示す図である。
【符号の説明】
【００５５】
ＯＳＣ０１  発振器、  ＣＮＴ０１  パルスカウンタ、  Ｔ０１  トランス、  Ｐ０１,Ｐ０２,Ｐ０３  パルス発生回路、  Ｑ０１,Ｑ０２,Ｑ０３  トランジスタ、  ＯＵＴ１,ＯＵＴ２  出力端子、  ０１,０２  倍電圧整流回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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