(57)【要約】【課題】 テスト時間を短縮することが可能なシリアルアクセスメモリおよびデータライト／リード方法を提供する。【解決手段】 ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１の格納データがリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに一斉に転送された後，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２の格納データがライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに一斉に転送される。リードレジスタに格納されているデータはリードデータバスＲＤ，／ＲＤを経由して出力手段１２３に伝達される。ライトレジスタに格納されているデータはライトデータバスＷＤ，／ＷＤ，入出力手段１２２，第２リードデータバスＲＤ２，／ＲＤ２を経由して出力手段１２３に伝達される。出力手段１２３は，リードデータバスＲＤ，／ＲＤから伝達されたデータと，第２リードデータバスＲＤ２，／ＲＤ２から伝達されたデータとを比較する。【選択図】    図１
2005056574.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線，複数のビット線及び複数のメモリセルを有するメモリセルアレイと，
前記各ワード線に接続されている複数のメモリセルが記憶するデータを格納する第１レジスタと，
前記各ワード線に接続されている複数のメモリセルが記憶するデータを格納する第２レジスタと，
入力データが入力されるデータ入力端子と，
前記データ入力端子に接続されると共に、前記第１レジスタと第１のデータバスを介して接続され，前記入力データを前記第１レジスタに転送すると共に、前記第１レジスタからデータを受け取る入出力手段と，
出力データを出力するデータ出力端子と，
前記データ出力端子に接続されると共に、前記第２レジスタと第２のデータバスを介して接続され，前記第２レジスタからデータを受け取る出力手段と，
前記入出力手段と前記出力手段との間に接続され、前記入出力手段が受け取ったデータを前記出力手段に転送する第３のデータバスとを有し，前記出力手段は前記第２レジスタから受け取ったデータと前記入出力手段から受け取ったデータとを比較することを特徴とする，シリアルアクセスメモリ。
【請求項２】
前記第３のデータバスは，前記入出力手段側を入力とし、前記出力手段側を出力とするインバータを接続していることを特徴とする，請求項１に記載のシリアルアクセスメモリ。
【請求項３】
前記メモリセルアレイに接続されたXアドレス手段、ライト用Yアドレス手段およびリード用Yアドレス手段をさらに有することを特徴とする，請求項１に記載のシリアルアクセスメモリ。
【請求項４】
前記メモリセルアレイに接続されたテスト用ライトYアドレス手段をさらに有することを特徴とする，請求項３に記載のシリアルアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，シリアルアクセスメモリおよびシリアルアクセスメモリのデータライト／リード方法に関するものである。
【背景技術】
【０００２】
ラインアクセスタイプのシリアルアクセスメモリによれば，外部からラインアドレス（Ｘアドレス）が与えられることによって，そのラインアドレスで特定されるワード線へのアクセス（ライト／リード動作）が行われる。従来のラインアクセスタイプのシリアルアクセスメモリ１の構成を図１１に示す。
【０００３】
従来のシリアルアクセスメモリ１は，メモリセルアレイ１１，メモリ制御部１２，Ｘアドレス手段１３，ライトＹアドレス手段１４，リードＹアドレス手段１５，ライト側第１転送手段グループ１６，ライトレジスタグループ１７，ライト側第２転送手段グループ１８，リード側第１転送手段グループ１９，リードレジスタグループ２０，リード側第２転送手段グループ２１，入力手段２２，および出力手段２３を備える。
【０００４】
Ｘアドレス手段１３は，メモリ制御部１２に制御され，複数のワード線ＷＬ１〜ＷＬｎ（ｎは，正の整数）の中から一のワード線を選択し論理的高レベル（Ｈレベル）とする。
【０００５】
メモリセルアレイ１１は，複数のワード線ＷＬ１〜ＷＬｎと複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ（ｍは正の整数）との交差位置に配された複数のメモリセルＭＣ１１〜ＭＣｍｎから構成されている。各メモリセルＭＣ１１〜ＭＣｍｎは，トランジスタ（図示せず）とキャパシタ（図示せず）を１個ずつ備えている。
【０００６】
ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍには，センスアンプＳＡ１〜ＳＡｍが接続されており，これらのセンスアンプＳＡ１〜ＳＡｍによってビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに現れる電位変化が増幅される。
【０００７】
次に，メモリセルアレイ１１からみてライト側の回路構成について説明する。
【０００８】
ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍは，ライト側第１転送手段グループ１６を介して，ライトレジスタグループ１７に接続されている。ライト側第１転送手段グループ１６は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するライト側第１転送手段１６−１〜１６−ｍから構成されている。ライトレジスタグループ１７は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍから構成されている。
【０００９】
各ライト側第１転送手段１６−１〜１６−ｍは，２つのトランジスタから構成されている。例えば，ビット線ＢＬ１は，ライト側第１転送手段１６−１を構成する一方のトランジスタのドレイン・ソースを介して，また，ビット線／ＢＬ１は他方のトランジスタのドレイン・ソースを介して，ライトレジスタＷｒｅｇ−１に接続されている。そして，ライト側第１転送手段１６−１〜１６−ｍを構成する２・ｍ個のトランジスタは，制御信号ＷＴによってオン／オフ制御される。
【００１０】
ライトレジスタグループ１７は，ライト側第２転送手段グループ１８を介して，ライトデータバスＷＤ，／ＷＤに接続されている。ライト側第２転送手段グループ１８は，ライトレジスタグループ１７を構成するライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍそれぞれに対応するライト側第２転送手段１８−１〜１８−ｍから構成されている。
【００１１】
各ライト側第２転送手段１８−１〜１８−ｍは，２つのトランジスタから構成されている。例えば，ライトレジスタＷｒｅｇ−１は，ライト側第２転送手段１８−１を構成する２個のトランジスタのドレイン・ソースを介して，ライトデータバスＷＤ，／ＷＤに接続されている。各ライト側第２転送手段１８−１〜１８−ｍには，ライトＹアドレス手段１４から出力されるライトＹアドレス信号ＹＷ１〜ＹＷｍが入力されており，各ライト側第２転送手段１８−１〜１８−ｍを構成する２個のトランジスタは，ライトＹアドレス信号ＹＷ１〜ＹＷｍによってオン／オフ制御される。
【００１２】
ライトデータバスＷＤ，／ＷＤは，入力手段２２を介して，入力端子ＤＩＮに接続されている。
【００１３】
次に，メモリセルアレイ１１からみてリード側の回路構成について説明する。
【００１４】
ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍは，リード側第１転送手段グループ１９を介して，リードレジスタグループ２０に接続されている。リード側第１転送手段グループ１９は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するリード側第１転送手段１９−１〜１９−ｍから構成されている。リードレジスタグループ２０は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍから構成されている。
【００１５】
各リード側第１転送手段１９−１〜１９−ｍは，２つのトランジスタから構成されている。例えば，ビット線ＢＬ１は，リード側第１転送手段１９−１を構成する一方のトランジスタのドレイン・ソースを介して，また，ビット線／ＢＬ１は他方のトランジスタのドレイン・ソースを介して，リードレジスタＲｒｅｇ−１に接続されている。リード側第１転送手段１９−１〜１９−ｍを構成する２・ｍ個のトランジスタは，制御信号ＲＴによってオン／オフ制御される。
【００１６】
リードレジスタグループ２０は，リード側第２転送手段グループ２１を介して，リードデータバスＲＤ，／ＲＤに接続されている。リード側第２転送手段グループ２１は，リードレジスタグループ２０を構成するリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍそれぞれに対応するリード側第２転送手段２１−１〜２１−ｍから構成されている。
【００１７】
各リード側第２転送手段２１−１〜２１−ｍは，２つのトランジスタから構成されている。例えば，リードレジスタＲｒｅｇ−１は，リード側第２転送手段２１−１を構成する２個のトランジスタのドレイン・ソースを介して，リードデータバスＲＤ，／ＲＤに接続されている。各リード側第２転送手段２１−１〜２１−ｍには，リードＹアドレス手段１５から出力されるリードＹアドレス信号ＹＲ１〜ＹＲｍが入力されており，各リード側第２転送手段２１−１〜２１−ｍを構成する２個のトランジスタは，リードＹアドレス信号ＹＲ１〜ＹＲｍによってオン／オフ制御される。
【００１８】
リードデータバスＲＤ，／ＲＤは，出力手段２３を介して，出力端子ＤＯＵＴに接続されている。
【００１９】
以上のように構成された従来のシリアルアクセスメモリ１の動作について図１２，図１３を用いて説明する。
【００２０】
図１２は，シリアルアクセスメモリ１のライト動作を示すタイミングチャートである。以下，図中の時刻ごとにライト動作を説明する。
【００２１】
＜時刻ｔ１＞ライト動作は，メモリ制御部１２に対して，ライトＸアドレスＷＸＡＤがシリアルに入力されることによって開始される。なお，ライトＸアドレスＷＸＡＤをメモリ制御部１２に取り込むため，予めメモリ制御部１２に対して，Ｈレベルのライトアドレスイネーブル信号ＷＡＤＥが入力される。まず，時刻ｔ１において，ライトＸアドレスＷＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制御部１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次ライトＸアドレスＷＸＡＤの各ビットデータがメモリ制御部１２に取り込まれる。
【００２２】
＜時刻ｔ２＞ライトＸアドレスＷＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１２に取り込まれ，ライトＸアドレスＷＸＡＤの取り込みが完了する。ここで，メモリ制御部１２に対して入力されるライトアドレスイネーブル信号ＷＡＤＥが論理的低レベル（Ｌレベル）とされる。以下，ライトＸアドレスＷＸＡＤによってワード線ＷＬ１が選択された場合に即して説明する。
【００２３】
＜時刻ｔ３＞時刻ｔ２で選択されたワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１２によってＨレベルとされる。この結果，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に格納されている各データが，ライト側第１転送手段グループ１６を介して，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに対して一斉に転送される。そして，メモリセルＭＣ１１〜ＭＣｍ１に書き込まれる入力データＤＩ１〜ＤＩｍの内容に応じて，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに転送されたデータのいくつかのビットがマスクにされる（ライトマスク動作）。これによって，メモリセルＭＣ１１〜ＭＣｍ１への入力データＤＩ１〜ＤＩｍの書き込み動作の効率化が図られる。
【００２４】
＜時刻ｔ４＞クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのライトイネーブル信号ＷＥを検出する。これによって，実質的なライト動作が開始される。ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１は，入力手段２２を経由して，ライトデータバスＷＤ，／ＷＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷ１によって，ライト側第２転送手段１８−１がオン状態となるため，入力データＤＩ１がライトレジスタＷｒｅｇ−１に格納される。
【００２５】
＜時刻ｔ４〜ｔ５＞時刻ｔ４以降，時刻ｔ５までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選択しＨレベルとする。一方，入力端子ＤＩＮに入力データＤＩ２〜ＤＩｍが順次入力されており，各入力データＤＩ２〜ＤＩｍは，ライトレジスタＷｒｅｇ−２〜Ｗｒｅｇ−ｍに格納される。
【００２６】
＜時刻ｔ６＞メモリ制御部１２に対して，Ｈレベルのライトリセット信号ＷＲが入力され，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍの，メモリセルアレイ１１への転送が開始される。
【００２７】
＜時刻ｔ７＞時刻ｔ１〜ｔ２において選択されたワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して一斉に転送される。
【００２８】
以上のように，ラインアクセスタイプの従来のシリアルアクセスメモリ１によれば，Ｘアドレスごと（ここでは，ワード線ＷＬ１について）のライト動作が可能となる。
【００２９】
図１３は，シリアルアクセスメモリ１のリード動作を示すタイミングチャートである。以下，図中の時刻ごとにリード動作を説明する。
【００３０】
＜時刻ｔ１＞リード動作は，メモリ制御部１２に対して，リードＸアドレスＲＸＡＤがシリアルに入力されることによって開始される。なお，リードＸアドレスＲＸＡＤをメモリ制御部１２に取り込むため，予めメモリ制御部１２に対して，Ｈレベルのリードアドレスイネーブル信号ＲＡＤＥが入力される。まず，時刻ｔ１において，リードＸアドレスＲＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制御部１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次リードＸアドレスＲＸＡＤの各ビットデータがメモリ制御部１２に取り込まれる。
【００３１】
＜時刻ｔ２＞リードＸアドレスＲＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１２に取り込まれ，リードＸアドレスＲＸＡＤの取り込みが完了する。ここで，メモリ制御部１２に対して入力されるリードアドレスイネーブル信号ＲＡＤＥがＬレベルとされる。以下，リードＸアドレスＲＸＡＤによってワード線ＷＬ１が選択された場合に即して説明する。
【００３２】
＜時刻ｔ３＞時刻ｔ２で選択されたワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＲＴがメモリ制御部１２によってＨレベルとされる。この結果，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に格納されている各データが，リード側第１転送手段グループ１９を介して，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに対して一斉に転送される。
【００３３】
＜時刻ｔ４＞クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１２は，Ｈレベルのリードイネーブル信号ＲＥを検出する。これによって，実質的なリード動作が開始される。リードＹアドレス手段１５は，リードＹアドレス信号ＹＲ１〜ＹＲｍの中からリードＹアドレス信号ＹＲ１を選択しＨレベルとする。ＨレベルのリードＹアドレス信号ＹＲ１によってリード側第２転送手段２１−１がオン状態となるため，リードレジスタＲｒｅｇ−１に格納されているデータがリードデータバスＲＤ，／ＲＤに伝達される。リードデータバスＲＤ，／ＲＤに伝達されたデータは，出力データＤＯ１として，出力手段２３を介して出力端子ＤＯＵＴに出力される。
【００３４】
＜時刻ｔ４〜ｔ５＞時刻ｔ４以降，時刻ｔ５までに，リードＹアドレス手段１５は，クロック信号ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍの中から順次リードＹアドレス信号ＹＲ２〜ＹＲｍを選択しＨレベルとする。これにともない，リードレジスタＲｒｅｇ−２〜Ｒｒｅｇ−ｍに格納されている各データは，順次リードデータバスＲＤ，／ＲＤに伝達される。リードデータバスＲＤ，／ＲＤに順次伝達された各データは，出力データＤＯ２〜ＤＯｍとして，出力手段２３を介して出力端子ＤＯＵＴに出力される。
【００３５】
以上のように，ラインアクセスタイプの従来のシリアルアクセスメモリ１によれば，Ｘアドレスごと（ここでは，ワード線ＷＬ１について）のリード動作が可能となる。
【００３６】
ところで，図１２に示すシリアルアクセスメモリ１のライト動作の時刻ｔ３においてワード線ＷＬ１をＨレベルに遷移させてメモリセルＭＣ１１〜ＭＣｍ１に格納されている各データをライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに転送するためには２００〜３００ｎｓの時間（ライトデータ転送時間）を要する。また，図１３に示すシリアルアクセスメモリ１のリード動作の時刻ｔ３において，ワード線ＷＬ１をＨレベルに遷移させてメモリセルＭＣ１１〜ＭＣｍ１に格納されている各データをリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに転送するためには２００〜３００ｎｓの時間（リードデータ転送時間）を要する。
【００３７】
ラインタイプのシリアルアクセスメモリ１では，リード動作とライト動作が相互に非同期に実行されるため，ライト動作における時刻ｔ３からのライトデータ転送動作と，リード動作における時刻ｔ３からのリードデータ転送動作が時期的に重なる場合を考慮する必要がある。これに加えてセルフリフレッシュ動作が重なる場合もある。このため，図１２，図１３に示すように，シリアルアクセスメモリ１のライト動作およびリード動作には，ライトデータ転送時間，リードデータ転送時間，およびセルフリフレッシュ時間にマージンを加えたウェイト時間（時刻ｔ３〜ｔ４：約１．５・ｓ）が機能仕様として設定されている。
【００３８】
なお、本願発明に関連する先行技術文献としては次のようなものがある。
【特許文献１】特開昭６４−７６６００号公報
【特許文献２】特開平６−５０５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００３９】
このように，従来のシリアルアクセスメモリ１において，外部からメモリ制御部１２に対して１つのＸアドレスが取り込まれた後，実質的なライト／リード動作を開始するためには，ウェイト時間の経過を待つ必要があった。
【００４０】
開発工程あるいは製造工程では，シリアルアクセスメモリ１の各メモリセルに対して，所定のデータを書き込んだ後，データを読み出して，正しくデータが格納されたか否かのテストが行われる。ラインアクセスタイプのシリアルアクセスメモリ１の場合，上述のウェイト時間は，各Ｘアドレスに対するアクセスごとに発生する。したがって，全てのＸアドレスに対してライト／リード動作が行われるシリアルアクセスメモリ１のテストでは，このウェイト時間がテスト時間の短縮を阻害する要因となっていた。
【００４１】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，テスト時間を短縮することが可能なシリアルアクセスメモリおよびデータライト／リード方法を提供することにある。
【課題を解決するための手段】
【００４２】
本願発明のシリアルアクセスメモリは，複数のワード線，複数のビット線及び複数のメモリセルを有するメモリセルアレイと，
各ワード線に接続されている複数のメモリセルが記憶するデータを格納する第１レジスタと，
各ワード線に接続されている複数のメモリセルが記憶するデータを格納する第２レジスタと，
入力データが入力されるデータ入力端子と，
データ入力端子に接続されると共に、第１レジスタと第１のデータバスを介して接続され，入力データを第１レジスタに転送すると共に、第１レジスタからデータを受け取る入出力手段と，
出力データを出力するデータ出力端子と，
データ出力端子に接続されると共に、第２レジスタと第２のデータバスを介して接続され，第２レジスタからデータを受け取る出力手段と，
入出力手段と出力手段との間に接続され、入出力手段が受け取ったデータを出力手段に転送する第３のデータバスとを有する。
【００４３】
そして，本願発明の出力手段は，第２レジスタから受け取ったデータと入出力手段から受け取ったデータとを比較する。
【００４４】
さらに，第３のデータバスは，入出力手段側を入力とし、出力手段側を出力とするインバータを接続してもよい。
【００４５】
また，メモリセルアレイに接続されたXアドレス手段、ライト用Yアドレス手段およびリード用Yアドレス手段をさらに有してもよい。
【００４６】
さらに，メモリセルアレイに接続されたテスト用ライトYアドレス手段をさらにしてもよい。
【発明の効果】
【００４７】
本発明によれば，シリアルアクセスメモリのテスト時間の短縮が実現する。また，データ転送マージンの測定が容易化される。
【発明を実施するための最良の形態】
【００４８】
以下に添付図面を参照しながら，本発明にかかるシリアルアクセスメモリおよびデータライト／リード方法の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００４９】
［第１の実施の形態］本発明の第１の実施の形態にかかるシリアルアクセスメモリ１０１の構成を図１に示す。
【００５０】
本実施の形態にかかるシリアルアクセスメモリ１０１は，メモリセルアレイ１１，メモリ制御部１１２，Ｘアドレス手段１３，ライトＹアドレス手段１４，リードＹアドレス手段１５，ライト側第１転送手段グループ１６，ライトレジスタグループ１７，ライト側第２転送手段グループ１８，リード側第１転送手段グループ１９，リードレジスタグループ２０，リード側第２転送手段グループ２１，入出力手段１２２，および出力手段１２３を備える。
【００５１】
すなわち，シリアルアクセスメモリ１０１は，従来のシリアルアクセスメモリ１に対して，メモリ制御部１２，入力手段２２，および出力手段２３がそれぞれ，メモリ制御部１１２，入出力手段１２２，および出力手段１２３に置き換えられて構成されている。
【００５２】
Ｘアドレス手段１３は，メモリ制御部１１２に制御され，複数のワード線ＷＬ１〜ＷＬｎ（ｎは，正の整数）の中から一のワード線を選択しＨレベルとする。
【００５３】
メモリセルアレイ１１は，複数のワード線ＷＬ１〜ＷＬｎと複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ（ｍは正の整数）との交差位置に配された複数のメモリセルＭＣ１１〜ＭＣｍｎから構成されている。各メモリセルＭＣ１１〜ＭＣｍｎは，トランジスタ（図示せず）とキャパシタ（図示せず）を１個ずつ備えている。
【００５４】
ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍには，センスアンプＳＡ１〜ＳＡｍが接続されており，これらのセンスアンプＳＡ１〜ＳＡｍによってビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに現れる電位変化が増幅される。
【００５５】
次に，メモリセルアレイ１１からみてライト側の回路構成について説明する。
【００５６】
ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍは，ライト側第１転送手段グループ１６を介して，ライトレジスタグループ１７に接続されている。ライト側第１転送手段グループ１６は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するライト側第１転送手段１６−１〜１６−ｍから構成されている。ライトレジスタグループ１７は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍから構成されている。
【００５７】
各ライト側第１転送手段１６−１〜１６−ｍは，２つのトランジスタから構成されている。例えば，ビット線ＢＬ１は，ライト側第１転送手段１６−１を構成する一方のトランジスタのドレイン・ソースを介して，また，ビット線／ＢＬ１は他方のトランジスタのドレイン・ソースを介して，ライトレジスタＷｒｅｇ−１に接続されている。そして，ライト側第１転送手段１６−１〜１６−ｍを構成する２・ｍ個のトランジスタは，制御信号ＷＴによってオン／オフ制御される。
【００５８】
ライトレジスタグループ１７は，ライト側第２転送手段グループ１８を介して，ライトデータバスＷＤ，／ＷＤに接続されている。ライト側第２転送手段グループ１８は，ライトレジスタグループ１７を構成するライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍそれぞれに対応するライト側第２転送手段１８−１〜１８−ｍから構成されている。
【００５９】
各ライト側第２転送手段１８−１〜１８−ｍは，２つのトランジスタから構成されている。例えば，ライトレジスタＷｒｅｇ−１は，ライト側第２転送手段１８−１を構成する２個のトランジスタのドレイン・ソースを介して，ライトデータバスＷＤ，／ＷＤに接続されている。各ライト側第２転送手段１８−１〜１８−ｍには，ライトＹアドレス手段１４から出力されるライトＹアドレス信号ＹＷ１〜ＹＷｍが入力されており，各ライト側第２転送手段１８−１〜１８−ｍを構成する２個のトランジスタは，ライトＹアドレス信号ＹＷ１〜ＹＷｍによってオン／オフ制御される。
【００６０】
ライトデータバスＷＤ，／ＷＤは，入出力手段１２２を介して，入力端子ＤＩＮに接続されている。
【００６１】
次に，メモリセルアレイ１１からみてリード側の回路構成について説明する。
【００６２】
ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍは，リード側第１転送手段グループ１９を介して，リードレジスタグループ２０に接続されている。リード側第１転送手段グループ１９は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するリード側第１転送手段１９−１〜１９−ｍから構成されている。リードレジスタグループ２０は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍから構成されている。
【００６３】
各リード側第１転送手段１９−１〜１９−ｍは，２つのトランジスタから構成されている。例えば，ビット線ＢＬ１は，リード側第１転送手段１９−１を構成する一方のトランジスタのドレイン・ソースを介して，また，ビット線／ＢＬ１は他方のトランジスタのドレイン・ソースを介して，リードレジスタＲｒｅｇ−１に接続されている。リード側第１転送手段１９−１〜１９−ｍを構成する２・ｍ個のトランジスタは，制御信号ＲＴによってオン／オフ制御される。
【００６４】
リードレジスタグループ２０は，リード側第２転送手段グループ２１を介して，リードデータバスＲＤ，／ＲＤに接続されている。リード側第２転送手段グループ２１は，リードレジスタグループ２０を構成するリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍそれぞれに対応するリード側第２転送手段２１−１〜２１−ｍから構成されている。
【００６５】
各リード側第２転送手段２１−１〜２１−ｍは，２つのトランジスタから構成されている。例えば，リードレジスタＲｒｅｇ−１は，リード側第２転送手段２１−１を構成する２個のトランジスタのドレイン・ソースを介して，リードデータバスＲＤ，／ＲＤに接続されている。各リード側第２転送手段２１−１〜２１−ｍには，リードＹアドレス手段１５から出力されるリードＹアドレス信号ＹＲ１〜ＹＲｍが入力されており，各リード側第２転送手段２１−１〜２１−ｍを構成する２個のトランジスタは，リードＹアドレス信号ＹＲ１〜ＹＲｍによってオン／オフ制御される。
【００６６】
リードデータバスＲＤ，／ＲＤは，出力手段１２３を介して，出力端子ＤＯＵＴに接続されている。
【００６７】
ライト側に位置する入出力手段１２２とリード側に位置する出力手段１２３は，第２リードデータバスＲＤ２，／ＲＤ２によって接続されている。
【００６８】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ１０１の動作について図２，図３を用いて説明する。シリアルアクセスメモリ１０１は，テスト時間の短縮を目的として構成されている。したがって，ここではシリアルアクセスメモリ１０１に対して所定のデータを書き込んだ後，データを読み出して，正しいデータが読み出されたか否かを判断するテストにおけるリード動作およびライト動作を説明する。
【００６９】
図２は，シリアルアクセスメモリ１０１のテスト中のライト動作（テストライト動作）を示すタイミングチャートである。以下，図中の時刻ごとにテストライト動作を説明する。
【００７０】
＜時刻ｔ１＞テストライト動作を開始するにあたり，メモリ制御部１１２に対してテストモード信号ＴＭが入力される。そして，テストライト動作は，メモリ制御部１１２に対して，ライトＸアドレスＷＸＡＤがシリアルに入力されることによって開始される。なお，ライトＸアドレスＷＸＡＤをメモリ制御部１１２に取り込むため，予めメモリ制御部１１２に対して，Ｈレベルのライトアドレスイネーブル信号ＷＡＤＥが入力される。まず，時刻ｔ１において，ライトＸアドレスＷＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制御部１１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次ライトＸアドレスＷＸＡＤの各ビットデータがメモリ制御部１１２に取り込まれる。
【００７１】
＜時刻ｔ２＞ライトＸアドレスＷＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１１２に取り込まれ，ライトＸアドレスＷＸＡＤの取り込みが完了する。ここで，メモリ制御部１１２に対して入力されるライトアドレスイネーブル信号ＷＡＤＥがＬレベルとされる。なお，このテストライト動作では，ライトＸアドレスＷＸＡＤによって，最初にワード線ＷＬ１が選択される。
【００７２】
＜時刻ｔ３＞図１２に示した従来のシリアルアクセスメモリ１のライト動作の中ではライトマスク動作が行われる。しかし，テストライト動作が行われるシリアルアクセスメモリ１０１の各メモリセルＭＣ１１〜ＭＣｍｎは，データが格納されていない初期状態であるため，ライトマスク動作の実施は必須ではない。したがって，ここではライトマスク動作は省略される。
【００７３】
＜時刻ｔ４＞クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１１２は，Ｈレベルのライトイネーブル信号ＷＥを検出する。これによって，実質的なテストライト動作が開始される。ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１は，入出力手段１２２を介して，ライトデータバスＷＤ，／ＷＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷ１によってライト側第２転送手段１８−１がオン状態となるため，入力データＤＩ１がライトレジスタＷｒｅｇ−１に格納される。
【００７４】
＜時刻ｔ４〜ｔ５＞時刻ｔ４以降，時刻ｔ５までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選択しＨレベルとする。一方，入力端子ＤＩＮに入力データＤＩ２〜ＤＩｍが順次入力されており，各入力データＤＩ２〜ＤＩｍは，ライトレジスタＷｒｅｇ−２〜Ｗｒｅｇ−ｍに格納される。
【００７５】
＜時刻ｔ６＞メモリ制御部１１２に対して，Ｈレベルのライトリセット信号ＷＲが入力され，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍの，メモリセルアレイ１１への転送が開始される。
【００７６】
＜時刻ｔ７＞時刻ｔ１〜ｔ２において選択されたワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して一斉に転送される。
【００７７】
＜時刻ｔ８＞再び，メモリ制御部１１２に対して，Ｈレベルのライトリセット信号ＷＲが入力され，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍの，メモリセルアレイ１１への転送が開始される。
【００７８】
＜時刻ｔ９＞時刻ｔ１〜ｔ２において選択されたワード線ＷＬ１の次のアドレスのワード線ＷＬ２がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２に対して一斉に転送される。
【００７９】
＜時刻ｔ１０〜ｔ１３＞時刻ｔ１０から時刻ｔ１３まで，時刻ｔ６から時刻ｔ９までの動作と略同一の動作をＸアドレスを１つずつインクリメントしながら繰り返す。そして，時刻ｔ１３において，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ワード線ＷＬｎに接続されているメモリセルＭＣ１ｎ〜ＭＣｍｎに対して一斉に転送されたところで，ライトレジスタグループ１７からメモリセルアレイ１１への入力データＤＩ１〜ＤＩｍの転送が完了する。この転送動作によって，全てのメモリセルＭＣ１１〜ＭＣｍｎに対して，ワード線ＷＬ１〜ＷＬｎごとに同じ入力データＤＩ１〜ＤＩｍが格納されることになる。
【００８０】
以上，図２に示したシリアルアクセスメモリ１０１のテストライト動作によれば，ライトレジスタグループ１７に対する入力データＤＩ１〜ＤＩｍの書き込み動作が１回だけ実行され，その後，ライトレジスタグループ１７に書き込まれた入力データＤＩ１〜ＤＩｍが全てのメモリセルＭＣ１１〜ＭＣｍｎに対して転送されることになる。したがって，各ワード線ごとの入力データがライトレジスタグループ１７に書き込まれる従来のライト動作に比べて，全てのメモリセルＭＣ１１〜ＭＣｍｎに対するデータ格納にかかる時間が大幅に短縮する。
【００８１】
図３は，図２のテストライト動作に引き続いて行われる本実施の形態にかかるシリアルアクセスメモリ１０１のテスト中のリード動作（テストリード動作）を示すタイミングチャートである。以下，図中の時刻ごとにテストリード動作を説明する。
【００８２】
＜時刻ｔ１＞テストリード動作を開始するにあたり，メモリ制御部１１２に対してテストモード信号ＴＭが入力される。そして，テストリード動作は，メモリ制御部１１２に対して，リードＸアドレスＲＸＡＤがシリアルに入力されることによって開始される。なお，リードＸアドレスＲＸＡＤをメモリ制御部１１２に取り込むため，予めメモリ制御部１１２に対して，Ｈレベルのリードアドレスイネーブル信号ＲＡＤＥが入力される。まず，時刻ｔ１において，リードＸアドレスＲＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制御部１１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次リードＸアドレスＲＸＡＤの各ビットデータがメモリ制御部１１２に取り込まれる。
【００８３】
＜時刻ｔ２＞リードＸアドレスＲＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１１２に取り込まれ，リードＸアドレスＲＸＡＤの取り込みが完了する。ここで，メモリ制御部１１２に対して入力されるリードアドレスイネーブル信号ＲＡＤＥがＬレベルとされる。なお，このテストリード動作では，リードＸアドレスによって，最初にワード線ＷＬ１が選択される。
【００８４】
＜時刻ｔ３＞時刻ｔ２で選択されたワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＲＴがメモリ制御部１１２によってＨレベルとされる。この結果，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に格納されている各データが，リード側第１転送手段グループ１９を介して，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに一斉に転送される。
【００８５】
＜時刻ｔ４＞ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１の格納データが，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに一斉に転送された後，時刻ｔ４において，Ｘアドレス手段１３によってワード線ＷＬ２がＨレベルとされ，さらに制御信号ＷＴがＨレベルとされる。この結果，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２の格納データが，ライト側第１転送手段グループ１６を介して，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに一斉に転送される。このように，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍは，メモリセルＭＣ１２〜ＭＣｍ２から読み出されたデータの一時格納手段として用いられる。
【００８６】
＜時刻ｔ５＞クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１１２は，Ｈレベルのリードイネーブル信号ＲＥを検出する。これによって，実質的なテストリード動作が開始される。
【００８７】
リードＹアドレス手段１５は，リードＹアドレス信号ＹＲ１〜ＹＲｍの中からリードＹアドレス信号ＹＲ１を選択しＨレベルとする。ＨレベルのリードＹアドレス信号ＹＲ１によってリード側第２転送手段２１−１がオン状態となるため，リードレジスタＲｒｅｇ−１に格納されているデータがリードデータバスＲＤ，／ＲＤを経由して出力手段１２３に伝達される。
【００８８】
同じタイミングで，ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。ＨレベルのライトＹアドレス信号ＹＷ１によってライト側第２転送手段１８−１がオン状態となるため，ライトレジスタＷｒｅｇ−１に格納されているデータがライトデータバスＷＤ，／ＷＤを経由して入出力手段１２２に伝達され，さらに第２リードデータバスＲＤ２，／ＲＤ２を経由して出力手段１２３に伝達される。
【００８９】
出力手段１２３は，リードデータバスＲＤ，／ＲＤから伝達されたデータと，第２リードデータバスＲＤ２，／ＲＤ２から伝達されたデータとを比較し，一致／不一致を判断する。その判断結果は，出力データＤＯ１ｃとして，出力端子ＤＯＵＴに出力される。なお，出力手段１２３に備えられたデータ比較手段は，例えばＥｘＯＲ（排他的論理和）ゲートによって構成されている。
【００９０】
＜時刻ｔ５〜ｔ６＞時刻ｔ５以降，時刻ｔ６までに，リードＹアドレス手段１５は，クロック信号ＣＬＫに同期してリードＹアドレス信号ＹＲ１〜ＹＲｍの中から順次リードＹアドレス信号ＹＲ２〜ＹＲｍを選択しＨレベルとする。これにともない，リードレジスタＲｒｅｇ−２〜Ｒｒｅｇ−ｍに格納されている各データは，順次リードデータバスＲＤ，／ＲＤを経由して出力手段１２３に伝達される。同様に，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選択しＨレベルとする。これにともない，ライトレジスタＷｒｅｇ−２〜Ｗｒｅｇ−ｍに格納されている各データは，順次ライトデータバスＷＤ，／ＷＤ，入出力手段１２２，および第２リードデータバスＲＤ２，／ＲＤ２を経由して出力手段１２３に伝達される。出力手段１２３は，リードデータバスＲＤ，／ＲＤから伝達されたデータと，第２リードデータバスＲＤ２，／ＲＤ２から伝達されたデータとを順次比較し，一致／不一致を判断する。その判断結果は，出力データＤＯ２ｃ，ＤＯ３ｃ，・・・，ＤＯｍｃとして，出力端子ＤＯＵＴに出力される。
【００９１】
＜時刻ｔ７以降＞時刻ｔ２から時刻ｔ６において，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１の格納データと，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２の格納データが比較される。同様に，時刻ｔ７，ｔ８以降，ワード線ＷＬ３からワード線ＷＬｎまでワード線２本が１組とされ，各ワード線に接続されているメモリセルの格納データが１組ずつ比較される。
【００９２】
以上，図３に示したシリアルアクセスメモリ１０１のテストリード動作によれば，図２に示したテストライト動作において各メモリセルＭＣ１１〜ＭＣｍｎに格納されたデータが読み出され，正しくデータが格納されているか否かが判断される。
【００９３】
従来のシリアルアクセスメモリ１のリード動作によれば，各ワード線に接続されているメモリセルの格納データが，ワード線ごとにリードレジスタグループ２０に転送されるため，すべてのメモリセルＭＣ１１〜ＭＣｍｎから格納データを読み出す場合，ワード線の本数に相当するウェイト時間が消費される。この点，本実施の形態にかかるシリアルアクセスメモリ１０１のテストリード動作によれば，ワード線２本を１組として，一方のワード線に接続されているメモリセルの格納データがリードレジスタグループ２０に転送され，他方のワード線に接続されているメモリセルの格納データがライトレジスタグループ１７に転送される。そして，リードレジスタグループ２０に格納されたデータとライトレジスタグループ１７に格納されたデータが，ビット毎に出力手段１２３において比較される。したがって，従来のシリアルアクセスメモリ１のリード動作に比べて，ウェイト時間が半減し，テストにおけるリード動作の所要時間の大幅な短縮が実現する。
【００９４】
以上説明したように，本実施の形態にかかるシリアルアクセスメモリ１０１の構成およびそのテストライト／リード動作によれば，従来のシリアルアクセスメモリ１において全メモリセルＭＣ１１〜ＭＣｍｎに所定のデータを書き込み，全メモリセルＭＣ１１〜ＭＣｍｎから格納データを読み出すライト／リード動作に比べて，大幅な時間短縮が実現する。
【００９５】
次に，本実施の形態にかかるシリアルアクセスメモリ１０１およびテストリード動作の他の形態を説明する。
【００９６】
本実施の形態にかかるシリアルアクセスメモリ１０１のテストリード動作では，図３に示したように，時刻ｔ５以降，リードＹアドレス手段１５がリードＹアドレス信号ＹＲ１〜ＹＲｍを順次選択しＨレベルとする。同じタイミングで，ライトＹアドレス手段１４がライトＹアドレス信号ＹＷ１〜ＹＷｍを順次選択しＨレベルとする。これによって，リードレジスタグループ２０に格納されているデータ列とライトレジスタグループ１７に格納されているデータ列が，ビット毎に出力手段１２３に伝送され，出力手段１２３に備えられたデータ比較手段によってビット毎に比較される。
【００９７】
これに対して，リードＹアドレス手段１５によるリードＹアドレス信号ＹＲ１〜ＹＲｍの順次選択と，ライトＹアドレス手段１４によるライトＹアドレス信号ＹＷ１〜ＹＷｍの順次選択を交互に行うようにしてもよい。この方法によれば，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに格納されている各データと，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに格納されている各データが交互に出力手段１２３に伝送されることになる。そして，出力手段１２３にスイッチ手段を備え，このスイッチ手段によってリードデータバスＲＤ，／ＲＤから伝送されたデータ，および，第２リードデータバスＲＤ２，／ＲＤ２から伝送されたデータを交互に選択し，出力端子ＤＯＵＴに出力する。この構成，方法によれば，出力手段１２３にデータ比較回路を備える必要がなくなり，出力手段１２３をコンパクトに構成することが可能となる。
【００９８】
また，リードＹアドレス手段１５によるリードＹアドレス信号ＹＲ１〜ＹＲｍの順次選択を終えた後に，ライトＹアドレス手段１４によるライトＹアドレス信号ＹＷ１〜ＹＷｍの順次選択を行うようにしてもよい。この方法によれば，リードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに格納されている各データが全て出力手段１２３に伝送された後に，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに格納されている各データが出力手段１２３に伝送されることになる。リードＹアドレス手段１５によるリードＹアドレス信号ＹＲ１〜ＹＲｍの順次選択と，ライトＹアドレス手段１４によるライトＹアドレス信号ＹＷ１〜ＹＷｍの順次選択を交互に行う場合に比べて，リードＹアドレス手段１５およびライトＹアドレス手段１４の制御が容易化され，この制御を担当するメモリ制御部１１２のハードウェアおよびソフトウェアの両面で規模の縮小が実現する。
【００９９】
［第２の実施の形態］本発明の第２の実施の形態にかかるシリアルアクセスメモリ２０１の構成を図４に示す。
【０１００】
本実施の形態にかかるシリアルアクセスメモリ２０１は，第１の実施の形態にかかるシリアルアクセスメモリ１０１に対して，インバータ２１１，２１２が追加されたものである。インバータ２１１，２１２は，第２リードデータバスＲＤ２，／ＲＤ２と出力手段１２３との間に設けられており，入出力手段１２２から第２リードデータバスＲＤ２，／ＲＤ２に出力されたデータの論理レベルを反転させて出力手段１２３に供給する。なお，インバータ２１１，２１２以外の構成については，シリアルアクセスメモリ２０１は，シリアルアクセスメモリ１０１と同様である。
【０１０１】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ２０１の動作について図５を用いて説明する。シリアルアクセスメモリ２０１は，テスト時間の短縮を目的として構成されている。したがって，ここではシリアルアクセスメモリ２０１に対して所定のデータを書き込んだ後，データを読み出して，正しいデータが読み出されたか否かを判断するテストにおけるリード動作およびライト動作を説明する。
【０１０２】
図５は，シリアルアクセスメモリ２０１のテストライト動作を示すタイミングチャートである。以下，図中の時刻ごとにテストライト動作を説明する。
【０１０３】
＜時刻ｔ１＞テストライト動作を開始するにあたり，メモリ制御部１１２に対してテストモード信号ＴＭが入力される。そして，テストライト動作は，メモリ制御部１１２に対して，ライトＸアドレスＷＸＡＤがシリアルに入力されることによって開始される。なお，ライトＸアドレスＷＸＡＤをメモリ制御部１１２に取り込むため，予めメモリ制御部１１２に対して，Ｈレベルのライトアドレスイネーブル信号ＷＡＤＥが入力される。まず，時刻ｔ１において，ライトＸアドレスＷＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制御部１１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次ライトＸアドレスＷＸＡＤの各ビットデータがメモリ制御部１１２に取り込まれる。
【０１０４】
＜時刻ｔ２＞ライトＸアドレスＷＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１１２に取り込まれ，ライトＸアドレスＷＸＡＤの取り込みが完了する。ここで，メモリ制御部１１２に対して入力されるライトアドレスイネーブル信号ＷＡＤＥがＬレベルとされる。なお，このテストライト動作では，ライトＸアドレスＷＸＡＤによって，最初にワード線ＷＬ１が選択される。
【０１０５】
＜時刻ｔ３＞図１２に示した従来のシリアルアクセスメモリ１のライト動作の中ではライトマスク動作が行われる。しかし，テストライト動作が行われるシリアルアクセスメモリ１０１の各メモリセルＭＣ１１〜ＭＣｍｎは，データが格納されていない初期状態であるため，ライトマスク動作の実施は必須ではない。したがって，ここではライトマスク動作は省略される。
【０１０６】
＜時刻ｔ４＞クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１１２は，Ｈレベルのライトイネーブル信号ＷＥを検出する。これによって，実質的なテストライト動作が開始される。ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１は，入出力手段１２２を介して，ライトデータバスＷＤ，／ＷＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷ１によってライト側第２転送手段１８−１がオン状態となるため，入力データＤＩ１がライトレジスタＷｒｅｇ−１に格納される。
【０１０７】
＜時刻ｔ４〜ｔ５＞時刻ｔ４以降，時刻ｔ５までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選択しＨレベルとする。一方，入力端子ＤＩＮに入力データＤＩ２〜ＤＩｍが順次入力されており，各入力データＤＩ２〜ＤＩｍは，ライトレジスタＷｒｅｇ−２〜Ｗｒｅｇ−ｍに格納される。
【０１０８】
＜時刻ｔ６＞メモリ制御部１１２に対して，Ｈレベルのライトリセット信号ＷＲが入力され，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍの，メモリセルアレイ１１への転送が開始される。
【０１０９】
＜時刻ｔ７＞時刻ｔ１〜ｔ２において選択されたワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して一斉に転送される。
【０１１０】
＜時刻ｔ８＞ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに格納されている各データが転送された後，ワード線ＷＬ３がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１１２によってＨレベルとされる。この結果，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して転送されたデータと同じ入力データＤＩ１〜ＤＩｍが，ワード線ＷＬ３に接続されているメモリセルＭＣ１３〜ＭＣｍ３に対して一斉に転送される。
【０１１１】
＜時刻ｔ８以降＞ワード線ＷＬ３に接続されているメモリセルＭＣ１３〜ＭＣｍ３に対して入力データＤＩ１〜ＤＩｍが転送され格納された後，同様に，奇数番のワード線ＷＬ５，ＷＬ７，・・・に接続されているメモリセルＭＣ１５〜ＭＣｍ５，ＭＣ１７〜ＭＣｍ７，・・・に対しても同一の入力データＤＩ１〜ＤＩｍが転送される。以上のようにして，奇数番のワード線に接続されているメモリセルに対して，同一の入力データＤＩ１〜ＤＩｍが書き込まれる。
【０１１２】
奇数番のワード線に接続されているメモリセルに対して，同一の入力データＤＩ１〜ＤＩｍが書き込まれた後，シリアルアクセスメモリ２０１は，図５に示したテストライト動作を繰り返し，今度は，偶数番のワード線ＷＬ２，ＷＬ４，ＷＬ６，・・・に接続されているメモリセルＭＣ１２〜ＭＣｍ２，ＭＣ１４〜ＭＣｍ４，ＭＣ１６〜ＭＣｍ６，・・・に対して，入力データ／ＤＩ１〜／ＤＩｍを格納する。この入力データ／ＤＩ１〜／ＤＩｍはそれぞれ，入力データＤＩ１〜ＤＩｍの論理レベルを反転させたものである。例えば，入力データＤＩ１が"０"の場合は，入力データ／ＤＩ１は"１"である。
【０１１３】
以上のように，本実施の形態にかかるシリアルアクセスメモリ２０１のテストライト動作によれば，一のワード線に接続された各メモリセルには，隣接するワード線に接続された各メモリセルに格納されているデータの論理レベルを反転させたデータが格納されることになる。
【０１１４】
そして，このテストライト動作では，ライトレジスタグループ１７に対する入力データＤＩ１〜ＤＩｍおよび入力データ／ＤＩ１〜／ＤＩｍの格納動作がそれぞれ１回ずつ実行された後，全ワード線ＷＬ１〜ＷＬｎについてのデータ転送が行われる。したがって，各ワード線にアクセスする度に，ライトレジスタグループ１７に入力データを格納する従来のシリアルアクセスメモリ１のライト動作に比べて，全てのメモリセルＭＣ１１〜ＭＣｍｎへのデータ格納にかかる時間が大幅に短縮する。
【０１１５】
本実施の形態にかかるシリアルアクセスメモリ２０１は，図５に示したテストライト動作に引き続いて，テストリード動作を行う。
【０１１６】
このシリアルアクセスメモリ２０１のテストリード動作は，図３に示した第１の実施の形態にかかるシリアルアクセスメモリ１０１のテストリード動作と同様に行われる。すなわち，ワード線２本を１組として，一方のワード線に接続されているメモリセルの格納データがリードレジスタグループ２０に転送され，他方のワード線に接続されているメモリセルの格納データがライトレジスタグループ１７に転送される。そして，リードレジスタグループ２０に格納されているデータ列とライトレジスタグループ１７に格納されているデータ列が，ビット毎に出力手段１２３において比較される。
【０１１７】
ただし，ワード線ごとに同一のデータ列が格納される第１の実施の形態にかかるシリアルアクセスメモリ１０１のテストライト動作とは異なり，シリアルアクセスメモリ２０１のテストライト動作によれば，奇数番のワード線ＷＬ１，ＷＬ３，・・・に接続されているメモリセルＭＣ１１〜ＭＣｍ１，ＭＣ１３〜ＭＣｍ３，・・・には，偶数番のワード線ＷＬ２，ＷＬ４，・・・に接続されているメモリセルＭＣ１２〜ＭＣｍ２，ＭＣ１４〜ＭＣｍ４，・・・の格納データの論理レベルを反転させたデータが格納される。例えば，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に入力データＤＩ１〜ＤＩｍ＝"０１０１０・・・１"が格納されている場合，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２には入力データ／ＤＩ１〜／ＤＩｍ＝"１０１０１・・・０"が格納される。そして，テストリード動作において，メモリセルＭＣ１１〜ＭＣｍ１の格納データ"０１０１０・・・１"は，リードレジスタグループ２０に転送格納され，メモリセルＭＣ１２〜ＭＣｍ２の格納データ"１０１０１・・・０"は，ライトレジスタグループ１７に転送格納される。
【０１１８】
リードレジスタグループ２０に格納されたデータ列"０１０１０・・・１"は，１ビットずつリードデータバスＲＤ，／ＲＤを経由して出力手段１２３に伝達される。
【０１１９】
一方，ライトレジスタグループ１７に格納されたデータ列"１０１０１・・・０"は，１ビットずつライトデータバスＷＤ，／ＷＤを経由して入出力手段１２２に伝達され，さらに第２リードデータバスＲＤ２，／ＲＤ２，インバータ２１１，２１２を経由して出力手段１２３に伝達される。ライトレジスタグループ１７に格納されたデータ列"１０１０１・・・０"は，途中，インバータ２１１，２１２を経由するため，ここで論理レベルが反転し，データ列"０１０１０・・・１"として出力手段１２３に入力される。
【０１２０】
出力手段１２３は，リードデータバスＲＤ，／ＲＤから伝達されたデータと，第２リードデータバスＲＤ２，／ＲＤ２から伝達されたデータとを比較し，一致／不一致を判断する。このとき，第２リードデータバスＲＤ２，／ＲＤ２から伝達されたデータは，予めインバータ２１１，２１２によって論理レベルが反転しているため，出力手段１２３に備えられたデータ比較手段は，第２リードデータバスＲＤ２，／ＲＤ２から伝達されたデータをそのまま，リードデータバスＲＤ，／ＲＤから伝達されたデータと比較することが可能となる。その判断結果は，出力データＤＯ１ｃとして，出力端子ＤＯＵＴに出力される。
【０１２１】
ワード線ＷＬ１，ＷＬ２以外のワード線ＷＬ３〜ＷＬｎについても，ワード線２本が１組とされ，各ワード線に接続されているメモリセルの格納データが１組ずつ出力手段１２３によって比較される。
【０１２２】
以上，シリアルアクセスメモリ２０１のテストリード動作によれば，図５に示したテストライト動作において各メモリセルＭＣ１１〜ＭＣｍｎに格納されたデータが読み出され，正しくデータが格納されているか否かが判断される。
【０１２３】
しかも，ワード線２本を１組として，一方のワード線に接続されているメモリセルの格納データがリードレジスタグループ２０に転送され，他方のワード線に接続されているメモリセルの格納データがライトレジスタグループ１７に転送される。そして，リードレジスタグループ２０に格納されているデータ列とライトレジスタグループ１７に格納されているデータ列が，ビット毎に出力手段１２３において比較される。したがって，各ワード線にアクセスして格納データをリードレジスタグループ２０に転送して外部に読み出す従来のシリアルアクセスメモリ１のリード動作に比べて，テストリード動作の所要時間の大幅な短縮が実現する。
【０１２４】
以上説明したように，本実施の形態にかかるシリアルアクセスメモリ２０１の構成およびそのテストライト／リード動作によれば，従来のシリアルアクセスメモリ１において全メモリセルＭＣ１１〜ＭＣｍｎに所定のデータを書き込み，全メモリセルＭＣ１１〜ＭＣｍｎから格納データを読み出すライト／リード動作に比べて，大幅な時間短縮が実現する。
【０１２５】
ところで，第１の実施の形態にかかるシリアルアクセスメモリ１０１の構成およびそのテストライト／リード動作によれば，各ワード線に接続されたメモリセルには，ワード線単位で同一のデータ列が格納される。この場合，テストにおいて，例えばワード線ＷＬ１に接続されたメモリセルＭＣ１１〜ＭＣｍ１の格納データとワード線ＷＬ２に接続されたメモリセルＭＣ１２〜ＭＣｍ２の格納データが一致しているという結果が得られたとしても，テストライト動作あるいはテストリード動作においてワード線ＷＬ１，ＷＬ２の選択が誤りなく行われていたか否かの判断まではできない。この点，本実施の形態にかかるシリアルアクセスメモリ２０１の構成およびそのテストライト／リード動作によれば，隣接するワード線毎に論理レベルが反転したデータ列が格納され，そのデータ列が読み出されて比較されるため，各メモリセルへのデータ格納が正常に行われているか否かの判断はもちろんのこと，ワード線選択についての合否判断も可能となる。
【０１２６】
［第３の実施の形態］本発明の第３の実施の形態にかかるシリアルアクセスメモリ３０１の構成を図６に示す。
【０１２７】
本実施の形態にかかるシリアルアクセスメモリ３０１は，第２の実施の形態にかかるシリアルアクセスメモリ２０１に対して，ライト側第３転送手段グループ３１１が追加されたものである。このライト側第３転送手段グループ３１１は，各ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応するライト側第３転送手段３１１−１〜３１１−ｍから構成されている。
【０１２８】
各ライト側第３転送手段３１１−１〜３１１−ｍは，２つのトランジスタから構成されている。ライト側第３転送手段３１１−１〜３１１−ｍを構成する２・ｍ個のトランジスタは，制御信号ＷＴ２によってオン／オフ制御される。
【０１２９】
シリアルアクセスメモリ３０１は，ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍを接続するものとして，このライト側第３転送手段３１１−１〜３１１−ｍの他，制御信号ＷＴによってオン／オフ制御されるライト側第１転送手段１６−１〜１６−ｍを有する。ライトレジスタグループ１７に格納されているデータをビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍを経由してメモリセルアレイ１１に転送する場合，制御信号ＷＴまたは制御信号ＷＴ２のいずれかがＨレベルとされる。
【０１３０】
各ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍには相補のデータが格納される。この相補のデータは，ライト側第１転送手段１６−１〜１６−ｍまたはライト側第３転送手段３１１−１〜３１１−ｍのいずれかによってビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに転送される。ただし，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍそれぞれに格納されている相補のデータのうち，ライト側第１転送手段１６−１〜１６−ｍによって転送された場合にビット線ＢＬ１〜ＢＬｍに出力されるデータは，ライト側第３転送手段３１１−１〜３１１−ｍによって転送された場合には，ビット線／ＢＬ１〜／ＢＬｍに出力される。逆に，ライト側第１転送手段１６−１〜１６−ｍによって転送された場合にビット線／ＢＬ１〜／ＢＬｍに出力されるデータは，ライト側第３転送手段３１１−１〜３１１−ｍによって転送された場合には，ビット線ＢＬ１〜ＢＬｍに出力される。具体的には，例えば，ライト側第１転送手段１６−１によってビット線対ＢＬ１にデータ"０"が転送され，ビット線／ＢＬ１にデータ"１"が転送されるようにライトレジスタＷｒｅｇ−１に相補のデータ"０，１"が格納されている場合，この相補のデータをライト側第３転送手段３１１−１によってビット線対ＢＬ１，／ＢＬ１に転送すると，ビット線ＢＬにはデータ"１"が出力され，ビット線／ＢＬにはデータ"０"が出力される。
【０１３１】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ３０１の動作について説明する。シリアルアクセスメモリ３０１は，テスト時間の短縮を目的として構成されている。したがって，ここではシリアルアクセスメモリ３０１に対して所定のデータを書き込んだ後，データを読み出して，正しいデータが読み出されたか否かを判断するテストにおけるリード動作およびライト動作を説明する。
【０１３２】
図７は，シリアルアクセスメモリ３０１のテストライト動作を示すタイミングチャートである。以下，図中の時刻ごとにテストライト動作を説明する。
【０１３３】
＜時刻ｔ１＞テストライト動作を開始するにあたり，メモリ制御部１１２に対してテストモード信号ＴＭが入力される。そして，テストライト動作は，メモリ制御部１１２に対して，ライトＸアドレスＷＸＡＤがシリアルに入力されることによって開始される。なお，ライトＸアドレスＷＸＡＤをメモリ制御部１１２に取り込むため，予めメモリ制御部１１２に対して，Ｈレベルのライトアドレスイネーブル信号ＷＡＤＥが入力される。まず，時刻ｔ１において，ライトＸアドレスＷＸＡＤの最上位ビット（ＭＳＢ）のデータＡｍがメモリ制御部１１２に取り込まれる。以後，クロック信号ＣＬＫに同期して，順次ライトＸアドレスＷＸＡＤの各ビットデータがメモリ制御部１１２に取り込まれる。
【０１３４】
＜時刻ｔ２＞ライトＸアドレスＷＸＡＤの最下位ビット（ＬＳＢ）のデータＡ１がメモリ制御部１１２に取り込まれ，ライトＸアドレスＷＸＡＤの取り込みが完了する。ここで，メモリ制御部１１２に対して入力されるライトアドレスイネーブル信号ＷＡＤＥがＬレベルとされる。なお，このテストライト動作では，ライトＸアドレスＷＸＡＤによって，最初にワード線ＷＬ１が選択される。
【０１３５】
＜時刻ｔ３＞図１２に示した従来のシリアルアクセスメモリ１のライト動作の中ではライトマスク動作が行われる。しかし，テストライト動作が行われるシリアルアクセスメモリ１０１の各メモリセルＭＣ１１〜ＭＣｍｎは，データが格納されていない初期状態であるため，ライトマスク動作の実施は必須ではない。したがって，ここではライトマスク動作は省略される。
【０１３６】
＜時刻ｔ４＞クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１１２は，Ｈレベルのライトイネーブル信号ＷＥを検出する。これによって，実質的なテストライト動作が開始される。ライトＹアドレス手段１４は，ライトＹアドレス信号ＹＷ１〜ＹＷｍの中からライトＹアドレス信号ＹＷ１を選択しＨレベルとする。このとき，入力端子ＤＩＮから入力された入力データＤＩ１は，入出力手段１２２を介して，ライトデータバスＷＤ，／ＷＤに伝達されている。ＨレベルのライトＹアドレス信号ＹＷ１によってライト側第２転送手段１８−１がオン状態となるため，入力データＤＩ１がライトレジスタＷｒｅｇ−１に格納される。
【０１３７】
＜時刻ｔ４〜ｔ５＞時刻ｔ４以降，時刻ｔ５までに，ライトＹアドレス手段１４は，クロック信号ＣＬＫに同期してライトＹアドレス信号ＹＷ１〜ＹＷｍの中から順次ライトＹアドレス信号ＹＷ２〜ＹＷｍを選択しＨレベルとする。一方，入力端子ＤＩＮに入力データＤＩ２〜ＤＩｍが順次入力されており，各入力データＤＩ２〜ＤＩｍは，ライトレジスタＷｒｅｇ−２〜Ｗｒｅｇ−ｍに格納される。
【０１３８】
＜時刻ｔ６＞メモリ制御部１１２に対して，Ｈレベルのライトリセット信号ＷＲが入力され，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍの，メモリセルアレイ１１への転送が開始される。
【０１３９】
＜時刻ｔ７＞時刻ｔ１〜ｔ２において選択されたワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴがメモリ制御部１１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ライト側第１転送手段１６−１〜１６−ｍを経由して，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して一斉に転送される。
【０１４０】
＜時刻ｔ８＞再び，メモリ制御部１１２に対して，Ｈレベルのライトリセット信号ＷＲが入力され，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍの，メモリセルアレイ１１への転送が開始される。
【０１４１】
＜時刻ｔ９＞時刻ｔ１〜ｔ２において選択されたワード線ＷＬ１の次のアドレスのワード線ＷＬ２がＸアドレス手段１３によってＨレベルとされ，さらに制御信号ＷＴ２がメモリ制御部１１２によってＨレベルとされる。この結果，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ライト側第３転送手段３１１−１〜３１１−ｍを経由して，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２に対して一斉に転送される。このときメモリセルＭＣ１２〜ＭＣｍ２には，メモリセルＭＣ１１〜ＭＣｍ１に格納されているデータに対して論理レベルが反転したデータが格納される。
【０１４２】
＜時刻ｔ１０〜ｔ１３＞時刻ｔ１０から時刻ｔ１３まで，時刻ｔ６から時刻ｔ９までの動作と略同一の動作をＸアドレスを１つずつインクリメントしながら繰り返す。ただし，奇数番のワード線ＷＬ１，ＷＬ３，・・・に接続されているメモリセルＭＣ１１〜ＭＣｍ１，ＭＣ１３〜ＭＣｍ３，・・・にデータを転送するときは，制御信号ＷＴがＨレベルとされ，偶数番のワード線ＷＬ２，ＷＬ４，・・・に接続されているメモリセルＭＣ１２〜ＭＣｍ２，ＭＣ１４〜ＭＣｍ４，・・・にデータを転送するときは，制御信号ＷＴ２がＨレベルとされる。そして，時刻ｔ１３において，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｍが，ワード線ＷＬｎに接続されているメモリセルＭＣ１ｎ〜ＭＣｍｎに一斉に転送されたところで，ライトレジスタグループ１７からメモリセルアレイ１１への入力データＤＩ１〜ＤＩｍの転送が完了する。この転送動作によって，奇数番のワード線ＷＬ１，ＷＬ３，・・・に接続されているメモリセルＭＣ１１〜ＭＣｍ１，ＭＣ１３〜ＭＣｍ３，・・・には入力データＤＩ１〜ＤＩｍが格納され，偶数番のワード線ＷＬ２，ＷＬ４，・・・に接続されているメモリセルＭＣ１２〜ＭＣｍ２，ＭＣ１４〜ＭＣｍ４，・・・には入力データＤＩ１〜ＤＩｍの論理レベル反転データ／ＤＩ１〜／ＤＩｍが格納されることになる。
【０１４３】
本実施の形態にかかるシリアルアクセスメモリ３０１は，テストライト動作に引き続いて，第２の実施の形態にかかるシリアルアクセスメモリ２０１と略同一のテストリード動作を行う。
【０１４４】
以上，図７に示したシリアルアクセスメモリ３０１の構成およびそのテストライト動作によれば，第２の実施の形態にかかるシリアルアクセスメモリ２０１のテストライト動作と同様に，一のワード線に接続された各メモリセルには，隣接するワード線に接続された各メモリセルに格納されているデータの論理レベルを反転させたデータが格納されることになる。しかも，本実施の形態にかかるシリアルアクセスメモリ３０１の構成およびそのテストライト／リード動作によれば，ライトレジスタグループ１７に対する入力データＤＩ１〜ＤＩｍの格納動作を１回だけ実施すれば，隣接するワード線毎に論理レベルが反転したデータ列を格納し，そのデータ列を読み出して比較することが可能となる。したがって，第２の実施の形態にかかるシリアルアクセスメモリ２０１のテストライト／リード動作よりも短時間にうちに，各メモリセルへのデータ格納が正常に行われているか否かの判断，および，ワード線の選択が正常に行われているか否かの判断が可能となる。
【０１４５】
［第４の実施の形態］本発明の第４の実施の形態にかかるシリアルアクセスメモリ４０１の構成を図８に示す。
【０１４６】
本実施の形態にかかるシリアルアクセスメモリ４０１は，第２の実施の形態にかかるシリアルアクセスメモリ２０１に対して，テスト用ライトＹアドレス手段４１１，インバータ４１３−１〜４１３−ｍ（ｍ個），ＮＯＲゲート４１５−１〜４１５−ｍ（ｍ個）が追加された構成を有する。
【０１４７】
各ライト側第２転送手段１８−１〜１８−ｍを構成する２個のトランジスタのゲートは，インバータ４１３−１〜４１３−ｍの出力端子に接続されている。
【０１４８】
各ＮＯＲゲート４１５−１〜４１５−ｍの出力端子は，インバータ４１３−１〜４１３−ｍの入力端子に接続されている。また，各ＮＯＲゲート４１５−１〜４１５−ｍの第１入力端子は，ライトＹアドレス手段１４から出力されるライトＹアドレス信号ＹＷ１〜ＹＷｍの伝送ラインに接続されている。
【０１４９】
ＮＯＲゲート４１５−１〜４１５−ｍは，４個ずつグループ化されている。第１グループに属するＮＯＲゲート４１５−１〜４１５−４の各第２入力端子は共通化され，テスト用ライトＹアドレス手段４１１から出力されるテストライトＹアドレス信号ＴＹＷ１の伝送ラインに接続されている。同様に，第２グループから第ｋグループ（ｋ＝ｍ／４）まで各グループに属するＮＯＲゲート４１５−５〜４１５−ｍは，グループごとに第２入力端子が共通化され，それぞれテスト用ライトＹアドレス手段４１１から出力されるテストライトＹアドレス信号ＴＹＷ２〜ＴＹＷｋの伝送ラインに接続されている。
【０１５０】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ４０１の動作について説明する。シリアルアクセスメモリ４０１は，第２の実施の形態にかかるシリアルアクセスメモリ２０１に対して，テストライト動作の所要時間をさらに短縮させることを目的として構成されている。したがって，ここではシリアルアクセスメモリ４０１のテストライト動作を中心に説明する。
【０１５１】
シリアルアクセスメモリ４０１において，テストライト動作を行う場合，ライトＹアドレス手段１４から出力されるライトＹアドレス信号ＹＷ１〜ＹＷｍは全てＬレベルに固定される。そして，テスト用ライトＹアドレス手段４１１が，クロック信号ＣＬＫに同期してテストライトＹアドレス信号ＴＹＷ１〜ＹＷｋを順次選択しＨレベルとする。このとき入力端子ＤＩＮには入力データＤＩ１〜ＤＩｋが順次入力されており，各入力データＤＩ１〜ＤＩｋは，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに格納される。この格納動作によって，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍは，４個ずつ同じ入力データが格納されることになる。例えば，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−４には，入力データＤＩ１が入力され，ライトレジスタＷｒｅｇ−ｍ−３〜Ｗｒｅｇ−ｍには入力データＤＩｋが入力される。
【０１５２】
ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに入力データＤＩ１〜ＤＩｋが転送された後，本実施の形態にかかるシリアルアクセスメモリ４０１は，第２の実施の形態にかかるシリアルアクセスメモリ２０１と略同一のテストライト動作を実行する。すなわち，制御信号ＷＴがメモリ制御部１１２によってＨレベルとされ，ワード線ＷＬ１〜ＷＬｎがＸアドレス手段１３によって順次Ｈレベルとされる。そして，ライトレジスタグループ１７に格納されている入力データＤＩ１〜ＤＩｋが，ライト側第１転送手段１６−１〜１６−ｍを経由して，ワード線ＷＬ１〜ＷＬｎに接続されているメモリセルＭＣ１１〜ＭＣｍ１，・・・，ＭＣ１ｎ〜ＭＣｍｎに対してワード線ごとに転送される。
【０１５３】
以上，本実施の形態にかかるシリアルアクセスメモリ４０１によれば，入力される入力データＤＩ１〜ＤＩｋのデータ長が第２の実施の形態にかかるシリアルアクセスメモリ２０１に入力される入力データＤＩ１〜ＤＩｍのデータ長の１／４となる。そして，入力データＤＩ１〜ＤＩｋをライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに格納するために必要な時間も１／４となり，結果的にテスト動作の所要時間が短縮する。なお，本実施の形態にかかるシリアルアクセスメモリ４０１において，ＮＯＲゲート４１５−１〜４１５−ｍは，４個ずつにグループ化されいるが，グループ化する個数はテスト内容に応じて増減させることが好ましい。
【０１５４】
［第５の実施の形態］本発明の第５の実施の形態にかかるシリアルアクセスメモリ５０１の構成を図９に示す。
【０１５５】
本実施の形態にかかるシリアルアクセスメモリ５０１は，第２の実施の形態にかかるシリアルアクセスメモリ２０１に対して，ライト側第４転送手段グループ５１１，ライトデータバス切離手段５１３−１〜５１３−ｍ，インバータ５１５−１〜５１５−ｍ（ｍ個），およびＮＯＲゲート５１７−１〜５１７−ｍ（ｍ個）が追加されたものである。
【０１５６】
ライト側第４転送手段グループ５１１は，各ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに対応するライト側第４転送手段５１１−１〜５１１−ｍから構成されている。各ライト側第４転送手段５１１−１〜５１１−ｍは，２つのトランジスタおよびインバータから構成されている。例えば，ライト側第４転送手段５１１−１を構成する一方のトランジスタは，そのドレイン・ソースを介して，ライトＹアドレス手段１４から出力されるライトＹアドレス信号ＹＷ１をライト側第２転送手段１８−１に伝送する。ライト側第４転送手段５１１−１を構成するインバータは，ライトＹアドレス手段１４から出力されるライトＹアドレス信号ＹＷ１の論理レベルを反転させて，反転ライトＹアドレス信号／ＹＷ１を生成する。ライト側第４転送手段５１１−１を構成する他方のトランジスタは，そのドレイン・ソースを介して，反転ライトＹアドレス信号／ＹＷ１をライト側第２転送手段１８−１に伝送する。そして，ライト側第４転送手段５１１−１〜５１１−ｍを構成する２・ｍ個のトランジスタは，制御信号ＴＷＡによってオン／オフ制御される。
【０１５７】
各ライト側第２転送手段１８−１〜１８−ｍを構成する２つのトランジスタのゲートは，インバータ５１５−１〜５１５−ｍの出力端子に接続されている。各インバータ５１５−１〜５１５−ｍの入力端子は，ＮＯＲゲート５１７−１〜５１７−ｍの出力端子に接続されている。
【０１５８】
各ＮＯＲゲート５１７−１〜５１７−ｍの第１入力端子は共通化され，制御信号ＴＷＡの伝送ラインに接続されている。各ＮＯＲゲート５１７−１〜５１７−ｍの第２入力端子は，ライトＹアドレス手段１４から出力されるライトＹアドレス信号ＹＷ１〜ＹＷｍの伝送ラインに接続されている。
【０１５９】
ライトデータバス切離手段５１３−１〜５１３−ｍはそれぞれ，２つのトランスファゲートとインバータから構成されている。２つのトランスファゲートの各第１制御端子には制御信号ＷＤＣが共通入力され，各第２制御端子にはインバータを介して制御信号ＷＤＣの論理レベル反転信号が共通入力される。ライトデータバス切離手段５１３−１〜５１３−ｍに対してＨレベルの制御信号ＷＤＣが入力されると，ライトデータバスＷＤ，／ＷＤは入出力手段１２２から切離される。
【０１６０】
以上のように構成された本実施の形態にかかるシリアルアクセスメモリ５０１のテストライト動作を説明する。
【０１６１】
図１０は，シリアルアクセスメモリ５０１のテストライト動作を示すタイミングチャートである。以下，図中の時刻ごとにテストライト動作を説明する。
【０１６２】
＜時刻ｔ１＞テストライト動作を開始するにあたり，ライトデータバス切離手段５１３に対してＨレベルの制御信号ＷＤＣが入力され，ライトデータバスＷＤ，／ＷＤが入出力手段１２２から切離される。クロック信号ＣＬＫの立ち上がりのタイミングで，メモリ制御部１１２に対して，Ｈレベルのライトアドレスイネーブル信号ＷＡＤＥが入力される。メモリ制御部１１２は，ライトＹアドレス手段１４に対して，ＨレベルのライトＹアドレス信号ＹＷ１およびＬレベルのライトＹアドレス信号ＹＷ２〜ＹＷｍを出力するように指示する。
【０１６３】
続いて，クロック信号ＣＬＫから生成された制御信号ＴＷＡがＨレベルとなる。このＨレベルの制御信号ＴＷＡによって，ライト側第４転送手段５１１−１〜５１１−ｍを構成する２・ｍ個のトランジスタは全てオン状態となる。また，各ＮＯＲゲート５１７−１〜５１７−ｍの第２入力端子がＨレベルとなるため，ライト側第２転送手段１８−１〜１８−ｍを構成する２・ｍ個のトランジスタも全てオン状態となる。したがって，各ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍには，ライトＹアドレス手段１４から出力されるライトＹアドレス信号ＹＷ１〜ＹＷｍがデータとして格納される。上述のように，ライトＹアドレス信号ＹＷ１のみがＨレベルであり，その他のライトＹアドレス信号ＹＷ２〜ＹＷｍがＬレベルであるため，ライトレジスタＷｒｅｇ−１にはデータ"１"が格納され，ライトレジスタＷｒｅｇ−２〜Ｗｒｅｇ−ｍにはすべてデータ"０"が格納される。
【０１６４】
＜時刻ｔ２＞ワード線ＷＬ１がＸアドレス手段１３によってＨレベルとされる。これによって，ライトレジスタグループ１７に格納されているデータが，ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１に対して一斉に転送される。
【０１６５】
＜時刻ｔ３＞メモリ制御部１１２の指示に従い，ライトＹアドレス手段１４は，ＨレベルのライトＹアドレス信号ＹＷ２およびＬレベルのライトＹアドレス信号ＹＷ１，ＹＷ３〜ＹＷｍを出力する。そして，制御信号ＴＷＡがＨレベルとなるため，ライトレジスタＷｒｅｇ−２にはデータ"１"が格納され，ライトレジスタＷｒｅｇ−１，Ｗｒｅｇ−２〜Ｗｒｅｇ−ｍにはすべてデータ"０"が格納される。
【０１６６】
＜時刻ｔ４＞ワード線ＷＬ２がＸアドレス手段１３によってＨレベルとされる。これによって，ライトレジスタグループ１７に格納されているデータが，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２に対して一斉に転送される。
【０１６７】
＜時刻ｔ４〜ｔ６＞時刻ｔ１から時刻ｔ４までの動作と同様に，ライトＹアドレス手段１４から出力されるライトＹアドレス信号ＹＷ３〜ＹＷｍが，一つずつ順番にＨレベルとされる。そして，ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍには，ライトＹアドレス手段１４から出力されるライトＹアドレス信号ＹＷ１〜ＹＷｍがデータとして格納される。さらに，ライトレジスタグループ１７に格納されているデータは，ワード線ＷＬ３〜ＷＬｎに接続されているメモリセルＭＣ１３〜ＭＣｍ３，・・・，ＭＣ１ｎ〜ＭＣｍｎに対して一斉に転送される。時刻ｔ６において，ライトレジスタグループ１７に格納されているデータが，ワード線ＷＬｎに接続されているメモリセルＭＣ１ｎ〜ＭＣｍｎに一斉に転送されたところで，一連のテストライト動作が終了する。
【０１６８】
以上のように，本実施の形態にかかるシリアルアクセスメモリ５０１の構成およびテストライト動作によれば，各ワード線に接続されているｍ個のメモリセルにおいて，一のメモリセルにのみデータ"１"が格納され，その他のすべてのメモリセルにデータ"０"が格納される。そして，メモリセルアレイ１１を構成するメモリセルＭＣ１１〜ＭＣｍｎをマトリクスとしてみた場合，データ"１"は，このマトリクスに対してダイアゴナル（diagonal：対角線）に格納される。
【０１６９】
シリアルアクセスメモリにおいて，ライトレジスタからメモリセルアレイに対してデータを一括転送するとき，あるいは，メモリセルアレイからリードレジスタにデータを一括転送するとき，電源とグランドとの電位差が狭まる現象がみられる場合がある。一般的に，一つのビットだけその他のビットと論理レベルが異なるパターンのデータが転送されるときに，この現象が顕著となる。本実施の形態にかかるシリアルアクセスメモリ５０１のテストライト動作によれば，一つのビットだけその他のビットと論理レベルが異なるパターンのデータがメモリセルアレイ１１に格納されることになるため，データ転送時の電位変化を測定して，いわゆるデータ転送マージンを確認することが可能となる。なお，本実施の形態にかかるシリアルアクセスメモリ５０１では，メモリセルアレイ１１に対して，データ"１"がダイアゴナルに格納されているが，データ"０"をダイアゴナルに格納するようにしてもよい。
【０１７０】
また，本実施の形態にかかるシリアルアクセスメモリ５０１によれば，各ライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに対して，ライトＹアドレス手段１４から出力されるライトＹアドレス信号ＹＷ１〜ＹＷｍがデータとして格納されるため，テストライト動作中に外部から入力データを入力する必要がなくなり，第１〜４の実施の形態にかかるシリアルアクセスメモリ１０１〜４０１よりもさらにテスト時間を短縮させることが可能となる。
【産業上の利用可能性】
【０１７１】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【０１７２】
【図１】本発明の第１の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図２】図１のシリアルアクセスメモリのテストライト動作を示すタイミングチャートである。
【図３】図１のシリアルアクセスメモリのテストリード動作を示すタイミングチャートである。
【図４】本発明の第２の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図５】図４のシリアルアクセスメモリのテストライト動作を示すタイミングチャートである。
【図６】本発明の第３の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図７】図６のシリアルアクセスメモリのテストライト動作を示すタイミングチャートである。
【図８】本発明の第４の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図９】本発明の第５の実施の形態にかかるシリアルアクセスメモリの構成を示す回路図である。
【図１０】図９のシリアルアクセスメモリのテストライト動作を示すタイミングチャートである。
【図１１】従来のシリアルアクセスメモリの構成を示す回路図である。
【図１２】図１１のシリアルアクセスメモリのライト動作を示すタイミングチャートである。
【図１３】図１１のシリアルアクセスメモリのリード動作を示すタイミングチャートである。
【符号の説明】
【０１７３】
１１：メモリセルアレイ
１３：Ｘアドレス手段
１４：ライトＹアドレス手段
１５：リードＹアドレス手段
１６：ライト側第１転送手段グループ
１６−１〜１６−ｍ：ライト側第１転送手段
１７：ライトレジスタグループ
１８：ライト側第２転送手段グループ
１８−１〜１８−ｍ：ライト側第２転送手段
１９：リード側第１転送手段グループ
１９−１〜１９−ｍ：リード側第１転送手段
２０：リードレジスタグループ
２１：リード側第２転送手段グループ
２１−１〜２１−ｍ：リード側第２転送手段
１０１，２０１，３０１，４０１：シリアルアクセスメモリ
１１２：メモリ制御部
１２２：入出力手段
１２３：出力手段
２１１，２１２：インバータ
３１１：ライト側第３転送手段グループ
３１１−１〜３１１−ｍ：ライト側第３転送手段
４１１：テスト用ライトＹアドレス手段
４１３−１〜４１３−ｍ：インバータ
４１５−１〜４１５−ｍ：ＮＯＲゲート
５１１：ライト側第４転送手段グループ
５１１−１〜５１１−ｍ：ライト側第４転送手段
５１３：ライトデータバス切離手段
５１５−１〜５１５−ｍ：インバータ
５１７−１〜５１７−ｍ：ＮＯＲゲート
ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍ：ビット線対
ＣＬＫ：クロック信号
ＤＩ１〜ＤＩｍ：入力データ
ＤＯ１〜ＤＯｍ：出力データ
ＭＣ１１〜ＭＣｍｎ：メモリセル
ＲＡＤＥ：リードアドレスイネーブル信号
ＲＤ，／ＲＤ：リードデータバス
ＲＥ：リードイネーブル信号
Ｒｒｅｇ−１〜Ｒｒｅｇ−ｍ：リードレジスタ
ＲＴ：制御信号
ＲＸＡＤ：リードＸアドレス
ＴＭ：テストモード信号
ＴＷＡ：制御信号
ＴＹＷ１〜ＴＹＷｋ：テストライトＹアドレス信号
ＷＡＤＥ：ライトアドレスイネーブル信号
ＷＤＣ：制御信号
ＷＤ，／ＷＤ：ライトデータバス
ＷＥ：ライトイネーブル信号
ＷＬ１〜ＷＬｎ：ワード線
ＷＲ：ライトリセット信号
Ｗｒｅｇ−１〜Ｗｒｅｇ−ｍ：ライトレジスタ
ＷＴ：制御信号
ＷＴ２：制御信号
ＷＸＡＤ：ライトＸアドレス
ＹＲ１〜ＹＲｍ：リードＹアドレス信号
ＹＷ１〜ＹＷｍ：ライトＹアドレス信号
【図１】
2005056574.tif 000003
【図２】
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【図３】
2005056574.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005056574.tif 000011
【図１０】
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【図１１】
2005056574.tif 000013
【図１２】
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【図１３】
2005056574.tif 000015