(57)【要約】【課題】  コンタクト抵抗を低くできかつ接合容量を小さくできる電界効果トランジスタを提供する。【解決手段】  第１の導電型のソース領域と第１の導電型のドレイン領域の間に絶縁層を介してゲート電極が形成された第２の導電型の半導体基板を備え、ソース領域とドレイン領域にそれぞれソース電極とドレイン電極が形成されてなるＭＯＳ型電界効果トランジスタであって、ドレイン電極は、複数のドレインコンタクト電極からなり、そのドレインコンタクト電極はそれぞれ、ドレイン領域に形成された凹部の表面とオーミック接触するように形成される。【選択図】図２
2005302914.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型のソース領域と第１の導電型のドレイン領域の間に絶縁層を介してゲート電極が形成された第２の導電型の半導体基板を備え、前記ソース領域と前記ドレイン領域にそれぞれソース電極とドレイン電極が形成されてなるＭＯＳ型電界効果トランジスタであって、
前記ドレイン電極は、複数のドレインコンタクト電極からなり、
そのドレインコンタクト電極はそれぞれ、前記ドレイン領域に形成された凹部の表面とオーミック接触するように形成されたことを特徴とするＭＯＳ型電界効果トランジスタ。
【請求項２】
前記ドレイン領域は、低不純物濃度ドレイン領域と、その低不純物濃度ドレイン領域より高濃度になるように前記低不純物濃度ドレイン領域の中に形成された高不純物濃度ドレイン領域とからなり、該高不純物濃度ドレイン領域に前記凹部が形成された請求項１記載のＭＯＳ型電界効果トランジスタ。
【請求項３】
前記高不純物濃度ドレイン領域は、各凹部ごとに隣接間で互いに分離されて島状に形成されている請求項２記載のＭＯＳ型電界効果トランジスタ。
【請求項４】
前記凹部の表面にさらに、前記半導体基板を前記第１の導電型にするための不純物が前記高不純物濃度ドレイン領域より高濃度に注入された請求項２又は３に記載のＭＯＳ型電界効果トランジスタ。
【請求項５】
前記ソース電極は、複数のソースコンタクト電極からなり、
そのソースコンタクト電極はそれぞれ、前記ソース領域に形成された凹部の表面とオーミック接触するように形成されたことを特徴とする請求項１〜４のうちのいずれか１つに記載のＭＯＳ型電界効果トランジスタ。
【請求項６】
前記ソース領域に形成された凹部表面に、他のソース領域より高濃度に半導体基板を第１の導電型にする不純物が注入された請求項５記載のＭＯＳ型電界効果トランジスタ。
【請求項７】
前記ゲート電極は互いに平行に形成された複数のラインゲート電極からなり、
そのラインゲート電極の間に交互に、それぞれ前記ラインゲート電極と平行な方向に配列された前記複数のドレインコンタクト電極と前記複数のソースコンタクト電極とが形成された請求項５又は６に記載のＭＯＳ型電界効果トランジスタ。
【請求項８】
第１の導電型のソース領域と第１の導電型のドレイン領域の間に絶縁層を介してゲート電極が形成された第２の導電型の半導体基板を有してなるＭＯＳ型電界効果トランジスタの製造方法であって、
前記ドレイン領域上と前記ソース領域上とにそれぞれ、プラグコンタクトを形成するためのコンタクトホールを有する酸化膜を形成する酸化膜形成工程と、
前記コンタクトホールを介して、前記ドレイン領域上と前記ソース領域上とにそれぞれ凹部を形成する凹部形成工程と、
前記コンタクトホールと前記凹部とを埋め込むように前記プラグコンタクトを形成するプラグコンタクト形成工程と、
を含むＭＯＳ型電界効果トランジスタの製造方法。
【請求項９】
前記凹部形成工程と前記プラグコンタクト形成工程の間に、前記凹部の表面に、前記基板を前記第１の導電型にする不純物を注入する不純物注入工程を含む請求項８記載のＭＯＳ型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高効率でかつ高利得のＭＯＳ電界効果トランジスタ、特に、高周波用又は高出力用のＭＯＳ電界効果トランジスタとその製造方法に関する。
【背景技術】
【０００２】
従来のＭＯＳ型電界効果トランジスタは、例えば、特許文献１に示されている。
また、一般的に、従来のＭＯＳ型電界効果トランジスタの電極構造は、例えば、図１０の平面図に示すように、動作領域１１において、ゲート電極１２の両側にソースＮ＋コンタクト領域１０２とドレインＮ＋コンタクト領域１０１を形成し、そのソースＮ＋コンタクト領域１０２とドレインＮ＋コンタクト領域１０１にそれぞれ細長いコンタクト電極を形成することにより構成されている。
【特許文献１】特開２００３−８６５３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、細長いコンタクト電極を形成するとコンタクト抵抗は低くできるが、接合容量が大きくなるという問題点があり、高効率化及び高利得化が困難であった。
【０００４】
そこで、本発明は、コンタクト抵抗を低くできかつ接合容量を小さくできる電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００５】
以上の目的を達成するために、本発明に係るＭＯＳ型電界効果トランジスタは、第１の導電型のソース領域と第１の導電型のドレイン領域の間に絶縁層を介してゲート電極が形成された第２の導電型の半導体基板を備え、前記ソース領域と前記ドレイン領域にそれぞれソース電極とドレイン電極が形成されてなるＭＯＳ型電界効果トランジスタであって、
前記ドレイン電極は、複数のドレインコンタクト電極からなり、そのドレインコンタクト電極はそれぞれ、前記ドレイン領域に形成された凹部の表面とオーミック接触するように形成されたことを特徴とする。
【発明の効果】
【０００６】
以上のように構成された本発明に係るＭＯＳ型電界効果トランジスタは、前記ドレイン電極が複数のドレインコンタクト電極からなり、そのドレインコンタクト電極がそれぞれ、前記ドレイン領域に形成された凹部の表面とオーミック接触するように形成されているので、コンタクト抵抗を低くできかつ接合容量を小さくできる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しながら本発明の実施の形態に係るＭＯＳ型電界効果トランジスタの構成について説明する。
図１は、ＭＯＳ型電界効果トランジスタの電極構造を示す平面図であり、図２は、素子の構造を示す図１のＡ−Ａ’線についての断面図である。尚、図１及び図２には、ＭＯＳ型電界効果トランジスタの動作領域１１について示している。
【０００８】
本実施の形態のＭＯＳ型電界効果トランジスタは、図２に示すように、ｐ型シリコン半導体基板１の一方の主面に、ｎ型のドレイン領域２とｎ型のソース領域３とを一定の間隔を置いて形成し、そのｎ型のドレイン領域２とｎ型のソース領域３との間に絶縁層４を介してゲート電極７を形成し、さらにｎ型のドレイン領域２とｎ型のソース領域３とにドレイン電極５及びソース電極６とをそれぞれ形成することにより構成される。
尚、実施の形態のＭＯＳ型電界効果トランジスタでは、ドレイン領域２は、Ｎ−ドレイン領域２２と、そのＮ−ドレイン領域２２の中にＮ−ドレイン領域２２より高濃度にｎ型不純物がドープされた複数のＮ＋ドレイン領域２４からなっており、各Ｎ＋ドレイン領域２４とオーミック接触するようにドレイン電極５は形成される。このＮ＋ドレイン領域２４を形成することにより、ドレイン電極５とドレイン領域との間のオーミック接触抵抗を低くできる。
【０００９】
ここで、特に、本実施の形態のＭＯＳ型電界効果トランジスタは、（１）ドレイン電極５が複数のドレインコンタクト電極１３からなり（図１）、そのドレインコンタクト電極１３はそれぞれ、Ｎ＋ドレイン領域２４にそれぞれ形成された凹部２３ｄの表面とオーミック接触するように形成され（図２）、（２）ソース電極６は複数のソースコンタクト電極１４からなり、そのソースコンタクト電極１４はそれぞれ、ソース領域３に各ソースコンタクト電極１４に対応して設けられた凹部２３ｓの表面とオーミック接触するように形成されていることを特徴としている（図２）。
【００１０】
また、本実施の形態のＭＯＳ型電界効果トランジスタでは、ゲート電極７は互いに平行に形成された複数のラインゲート電極１２からなり、そのラインゲート電極１２の間に交互に、ライン状にドレイン領域２とソース領域３が形成され、そのライン状にドレイン領域２とソース領域３にそれぞれ、次のようにドレイン電極５とソース電極６とが形成されている。
【００１１】
すなわち、ドレイン領域２には、複数のドレインコンタクト電極１３がラインゲート電極１２と平行な方向に配列されるように形成され、ソース領域３には、複数のソースコンタクト電極１４がラインゲート電極１２と平行な方向に配列されるように形成されるように形成される。このようなラインゲート電極を用いることにより、高効率でかつ高出力のＭＯＳ電界効果トランジスタを構成することができる。
【００１２】
以上のように構成された実施の形態のＭＯＳ電界効果トランジスタに、ドレイン電圧を印加すると、Ｎ−ドレイン領域２２は空乏化し、Ｎ＋ドレイン領域２４は空乏化しない。このとき、空乏化したＮ−ドレイン領域２２を介してＮ＋ドレイン領域２４と他の導電層との間にドレイン−基板間容量が形成される。
【００１３】
しかしながら、本実施の形態では、Ｎ＋ドレイン領域２４を複数個鎖状に配列しているので、Ｎ−ドレイン領域２２とＮ＋ドレイン領域２４の境界面積を小さくできるので、ドレイン−基板間容量を小さくできる。
また、凹部２３ｄ，ｓのうちの底面とゲート電極に平行な側面は、それらの面積を増加させるにしたがって容量を増大させるが、ゲート電極と直交する方向の側面はその面積が増加しても容量を形成する他方の導電体との対向面積は増加しないので、不要な容量を増加させることはない。
【００１４】
一方、本実施の形態のＭＯＳ型電界効果トランジスタは、ドレインコンタクト電極１３がそれぞれＮ＋ドレイン領域２４に形成された凹部２３ｄの表面とオーミック接触するように形成されているので、ドレインコンタクト電極１３とＮ＋ドレイン領域２４の接触面積を大きくできる。
したがって、本実施の形態のＭＯＳ型電界効果トランジスタは、ドレインコンタクト電極１３とＮ＋ドレイン領域２４の間のオーミック接触抵抗を低くでき、かつ接合容量を小さくできる。
【００１５】
図４は、凹部の深さ（プラグの挿入深さ）を０．３μｍ（Ｌ１）、凹部の深さを０．２μｍ（Ｌ２）、凹部の深さを０．１μｍ（Ｌ３）、凹部を形成していない場合（Ｌ４）の各場合における、コンタクト幅に対するコンタクト面積を示したものである。
尚、図４〜図６の評価において、コンタクトを形成する領域の領域長（Ｎ＋ドレイン領域２４又はソース領域３のゲート電極と平行な方向における長さ）は、１００μｍとし、コンタクト電極間の間隔（ドレインコンタクト電極１３又はソースコンタクト電極１４の間隔）は、０．６μｍとした。
また、コンタクト電極の断面は正方形とし、図４〜６のコンタクト幅はコンタクト電極の正方形断面の一辺の長さを表わしている。
【００１６】
また、図４において、Ｌ１１の符号を付して示す線は、横軸に示すコンタクト幅で長さ１００μｍの連続したストライプ電極を形成した場合のコンタクト面積を示している。
図４のグラフに示すように、本例では、プラグの挿入深さを、０．２μｍ、０．３μｍとした場合には、連続したストライプ電極とした場合に比較して、コンタクト面積を大きくできることがわかる。
【００１７】
図５は、コンタクト幅を０．８μｍ（Ｌ５）、０．５μｍ（Ｌ６）、０．３μｍ（Ｌ７）とした場合における、凹部の深さに対するコンタクト面積をそれぞれ示したものである。
また、図５において、破線Ｌ１２、Ｌ１３、Ｌ１４には、比較のために、コンタクト幅０．８μｍ、０．５μｍ、０．３μｍの各場合においてそれぞれ、長さ１００μｍの連続したストライプ電極を形成した場合のコンタクト面積を示している。
【００１８】
図５から、本例では、凹部の深さを０．１５μｍ以上にすると、連続したストライプ電極とした場合に比較して、コンタクト面積を大きくできることがわかる。
【００１９】
また、図６には、本実施の形態のＭＯＳ電界効果トランジスタにおける逆方向電圧ＶＤＳに対する出力容量Ｃｄｓを示している。
尚、図６の例は、それぞれ正方形断面の一辺が０．８μｍである複数のドレインコンタクト電極１３と複数のソースコンタクト電極１４を、それぞれ１００μｍの長さのドレイン領域２とソース領域３に０．６μｍ間隔で配列した実施の形態のＭＯＳ電界効果トランジスタにおける例である。
また、図６において、Ｌ１５の符号を付して示す線は、０．８μｍのコンタクト幅で長さ１００μｍの連続したストライプ電極を、ドレイン領域２とソース領域３にそれぞれ形成した以外は、上記例と同様に構成したＭＯＳ電界効果トランジスタにおける逆方向電圧ＶＤＳに対する出力容量Ｃｄｓを示している。
【００２０】
図６に示すように、Ｎ−ドレイン層２２が空乏化した場合、約４０％容量が低減されている。
【００２１】
以上説明したように、本発明に係るＭＯＳ電界効果トランジスタは、ドレインコンタクト電極１３がそれぞれＮ＋ドレイン領域２４に形成された凹部２３ｄの表面とオーミック接触するように形成されているので、ドレインコンタクト電極１３とＮ＋ドレイン領域２４の接触面積を大きくでき、かつ接合容量を小さくできる。
また、本実施の形態に係るＭＯＳ電界効果トランジスタはさらに、ソースコンタクト電極１４がそれぞれ、Ｎ＋ソース領域３に形成された凹部２３ｓの表面とオーミック接触するように形成されているので、ソースコンタクト電極１４とＮ＋ソース領域３の接触面積を大きくでき、かつさらに接合容量を小さくできる。
【００２２】
以下、本実施の形態のＭＯＳ電界効果トランジスタの製造方法について説明する。
本方法では、まず、ｐ型シリコン基板１の一方の表面に、絶縁膜４を介してゲート電極１２を互いに平行に形成し、そのゲート電極１２をマスクとして、ドレイン領域２とソース領域３を形成する領域に、例えば、Ａｓ＋又はＰ＋を注入してそれぞれＮ−領域を形成する（ゲートセルフアラインプロセス）。
【００２３】
次に、ドレイン領域２を形成する領域に、図８Ａに示すように、Ｎ＋ドレイン領域を形成する領域のみに開口部を有するフォトレジスト８１を形成して、さらに、Ａｓ＋又はＰ＋を注入する。
これにより、ドレイン領域２の中に、島状にＮ＋ドレイン領域２４が形成され、ソース領域３全体がＮ＋領域となる（図８Ａ）。
【００２４】
次に、ｐ型シリコン基板１の一方の表面全体に、ゲート電極１２を覆うように、酸化膜８０を形成し、その酸化膜８０にドレインコンタクト電極１３とソースコンタクト電極１４となるプラグコンタクトを形成するためのコンタクトホール８２を形成する（図８Ｂ）。
尚、Ｎ＋ドレイン領域２４は図１等に示すように正方形の領域として形成され、ドレインコンタクト電極１３となるプラグコンタクトを形成するためのコンタクトホール８２は、その横断面がＮ＋ドレイン領域２４より一回り小さい正方形となるようにＮ＋ドレイン領域２４の真上に形成される。
また、ソースコンタクト電極１４となるプラグコンタクトを形成するためのコンタクトホール８２は、例えば、ドレインコンタクト電極１３形成用のコンタクトホール８２は、同一形状で同数形成される。
【００２５】
そして、コンタクトホール８２を介して、ドレイン領域２及びソース領域３にそれぞれ、凹部２３ｄと凹部２３ｓとを形成する（図８Ｃ）。
このように、プラグコンタクトを形成するための絶縁膜８０を用いて、容易にドレイン領域２及びソース領域３にそれぞれ、凹部２３ｄと凹部２３ｓとを形成することができる。
そしてさらに、凹部２３ｄと凹部２３ｓの表面にＡｓ＋又はＰ＋を注入する（図８Ｄ）。これにより、凹部２３ｄと凹部２３ｓの表面のｎ型不純物濃度をさらに高濃度にでき、各領域とプラグコンタクトの間のオーミック接触抵抗をさらに低くできる。
【００２６】
その後、高融点金属（Ｔｉ（チタン）、Ｐｔ（白金）等）からなるバリアメタル８３をコンタクトホール８２の表面を含む全体に形成する（図８Ｅ）。
そして、コンタクトホール８２に、例えば、Ｗ（タングステン）等の高融点金属を堆積させて凹部からコンタクトホール８２内に連続したプラグコンタクトを形成する。
以上の工程により、本発明に係る実施の形態の電界効果トランジスタは作製できる。
【００２７】
以上の実施の形態のＭＯＳ電界効果トランジスタでは、横断面形状が矩形の凹部２３ｄ，ｓを形成するようにしたが、本発明はこれに限られるものではなく、例えば、図９に示す横断面形状が円形の凹部を形成するようにしてもよく、種々の形状の凹部が適用できる。
【００２８】
以上の実施の形態のＭＯＳ電界効果トランジスタは、ｐ型シリコン基板を用いたＮチャンネルＭＯＳ電界効果トランジスタについて説明したが、本発明は、ＰチャンネルＭＯＳ電界効果トランジスタについても同様に適用でき、同様の作用効果が得られる。
尚、本明細書において、半導体における導電型を、ｎ型又はｐ型に特定することなく表示する場合には、ｎ型及びｐ型のうちの一方の導電型を第１の導電型といい、他方の導電型を第２の導電型という。
【図面の簡単な説明】
【００２９】
【図１】本発明に係る実施の形態のＭＯＳ型電界効果トランジスタの電極構造を示す平面図である。
【図２】図１のＡ−Ａ’線についての断面図である。
【図３】図１の凹部を拡大して示す斜視図である。
【図４】コンタクト幅に対するコンタクト面積を、凹部の種々の深さについて算出した結果を示すグラフである。
【図５】凹部の深さに対するコンタクト面積を、凹部の種々の幅について算出した結果を示すグラフである。
【図６】本実施の形態のＭＯＳ電界効果トランジスタにおける逆方向電圧ＶＤＳに対する出力容量Ｃｄｓを示すグラフである。
【図７】実施の形態の変形例のＭＯＳ電界効果トランジスタの構成を示す平面図である。
【図８Ａ】ドレイン領域２を形成する領域に開口部を有するフォトレジスト８１を形成して、さらに、Ａｓ＋又はＰ＋を注入する工程を示す断面図である。
【図８Ｂ】実施の形態のＭＯＳ型電界効果トランジスタの製造方法において、プラグコンタクトを形成するためのコンタクトホール８２を形成した後の断面図である。
【図８Ｃ】実施の形態のＭＯＳ型電界効果トランジスタの製造方法において、ドレイン領域２及びソース領域３にそれぞれ、凹部２３ｄと凹部２３ｓとを形成した後の断面図である。
【図８Ｄ】実施の形態のＭＯＳ型電界効果トランジスタの製造方法において、凹部２３ｄと凹部２３ｓの表面にＡｓ＋又はＰ＋を注入した後の断面図である。
【図８Ｅ】実施の形態のＭＯＳ型電界効果トランジスタの製造方法において、バリアメタルをコンタクトホール８２の表面を含む全体に形成した後の断面図である。
【図８Ｆ】実施の形態のＭＯＳ型電界効果トランジスタの製造方法において、コンタクトホール８２内に連続したプラグコンタクトを形成した後の断面図である。
【図９】実施の形態の変形例における凹部を示す斜視図である。
【図１０】従来例のＭＯＳ型電界効果トランジスタの電極構造を示す模式的な平面図である。
【符号の説明】
【００３０】
１  ｐ型シリコン基板、
２  ドレイン領域、
３  ソース領域、
４  絶縁層、
５  ドレイン電極、
６  ソース電極、
７  ゲート電極、
１１  動作領域、
１２  ラインゲート電極、
１３  ドレインコンタクト電極、
１４  ソースコンタクト電極、
２２  Ｎ−ドレイン領域、
２３ｄ，２３ｓ  凹部、
２４  Ｎ＋ドレイン領域、
８１  フォトレジスト、
８２  コンタクトホール、
８３  バリアメタル。
【図１】
2005302914.tif 000003
【図２】
2005302914.tif 000004
【図３】
2005302914.tif 000005
【図４】
2005302914.tif 000006
【図５】
2005302914.tif 000007
【図６】
2005302914.tif 000008
【図７】
2005302914.tif 000009
【図８Ａ】
2005302914.tif 000010
【図８Ｂ】
2005302914.tif 000011
【図８Ｃ】
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【図８Ｄ】
2005302914.tif 000013
【図８Ｅ】
2005302914.tif 000014
【図８Ｆ】
2005302914.tif 000015
【図９】
2005302914.tif 000016
【図１０】
2005302914.tif 000017