(57)【要約】【課題】  ドレイン領域とチャネルとの間の耐圧を高めながら、製品毎の実効ゲート長の変動を抑制する。【解決手段】  ソース領域４と、ドレイン領域３と、ソース領域４とドレイン領域３との間のチャネルの上方にゲート酸化膜７を介して形成された第１ゲート電極８と、ドレイン領域３の一部の及び第１ゲート電極８の一部の上方に酸化膜を介して形成された第２ゲート電極９とを有する。ドレイン領域３が、深さの深い低濃度拡散領域３Ｂと、低濃度拡散領域３Ｂと同じ導電型であって低濃度拡散領域３Ｂに設けられた浅い高濃度拡散領域３Ａとから構成される。【選択図】  図１
2005285950.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネルの上方にゲート酸化膜を介して形成された第１ゲート電極と、前記ドレイン領域の一部の上方及び前記第１ゲート電極の一部の上方に形成された第２ゲート電極とを有し、
前記ドレイン領域が、深さの深い低濃度拡散領域と、前記低濃度拡散領域と同じ導電型であって前記低濃度拡散領域に設けられた浅い高濃度拡散領域とから構成され、
前記ドレイン領域の深さの深い低濃度拡散領域が、前記第１ゲート電極をマスクとするイオン注入により形成されるとともに、この深さの深い低濃度拡散領域の一部を覆って第２ゲート電極が形成され、
前記ドレイン領域の浅い高濃度拡散領域及び前記ソース領域は、前記第１ゲート電極及び第２ゲート電極をマスクとするイオン注入により形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板上にゲート酸化膜を形成した後、前記ゲート酸化膜上に第１ゲート電極とを形成する工程と、
ドレイン領域が形成される領域以外を覆うレジスト及び前記第１ゲート電極をマスクとして、前記半導体基板の前記ドレイン領域が形成される領域にイオン注入し、前記ドレイン領域のうち深さの深い低濃度拡散領域を形成する工程と、
前記半導体基板の前記低濃度拡散領域の一部及び前記第１ゲート電極の一部を覆って、第２ゲート電極を形成する工程と、
前記第１ゲート電極及び第２ゲート電極をマスクとして、前記低濃度拡散領域及び半導体基板のソース領域が形成される領域に前記低濃度拡散領域と同じ導電型のイオンを注入し、高濃度拡散領域及びソース領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドレイン領域が深さの深い低濃度拡散領域と浅い高濃度拡散領域との２層構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ等の半導体装置の素子耐圧の向上を目的として、例えばドレイン領域に低濃度領域を追加形成した構造の半導体装置が提案されている（特許文献１参照。）。このような構造の半導体装置（ＭＯＳＦＥＴ）の一例を、図３に示す。このＭＯＳＦＥＴにおいては、使用されるシリコン（Ｓｉ）半導体基板１０１はｐ型であり、この表面にｎ型のウェル（ｗｅｌｌ）１０２が深く形成されている。ｎ型ウェル１０２の表面には、ｐチャネルのＭＯＳＦＥＴ（以下、ＰＭＯＳと称する。）が形成されている。ｎ型ウェル１０２の表面には、ＰＭＯＳのドレイン領域１０３として、浅く形成されたｐ＋型の高濃度拡散領域１０３Ａと、高濃度拡散領域１０３Ａより深く形成されたｐ−型の低濃度拡散領域１０３Ｂとが形成されている。また、ｎ型ウェル１０２にはｐ＋型のソース領域１０４が浅く形成されている。また、ｎ型ウェル１０２の所定の領域には、ｎ型ウェル１０２にバイアス電圧を印加するバックゲート用のｎ＋型拡散領域１０５が浅く形成されている。
【０００３】
この半導体基板１０１の表面は、素子領域間及びドレイン領域１０３とバックゲート用のｎ＋型拡散領域１０５との間が、厚いフィールド酸化膜（ＳｉＯ2）１０６によって分離されている。ゲート酸化膜１０７の上には、多結晶シリコンからなるゲート電極１０８が形成され、ゲート電極１０８の下方がチャネル領域となる。半導体基板１０１の表面全体には、例えばＢＰＳＧ（ボロフォスフォシリケートグラス）等の絶縁膜１０９が積層されている。この絶縁膜１０９の上層には、アルミニウム等の金属配線層１１０が積層される。金属配線層１１０は、絶縁膜１０９に形成されたコンタクトホール１１１を介して、それぞれドレイン領域１０３の高濃度拡散領域１０３Ａ、ソース領域１０４、バックゲート用ｎ＋拡散領域１０５にそれぞれ接続される。
【０００４】
前述の図３に示す半導体装置は、例えば、ｐ型シリコン単結晶をウェーハに切り出し、表面を鏡面研磨し、そのウェーハを高温の酸素雰囲気中にさらし、シリコンの酸化膜を成長させた後、フォトレジストを使って酸化膜上にｎ型ウェルの領域となるパターンを形成し、ｎ型ウェル用不純物をドープし、熱拡散して、ｎ型ウェルを形成（ｎ型ウェル形成工程）してから、図４に示すようなプロセスにより製造される。
【０００５】
先ず、図４（ａ）に示すように、上記ウェル１０２、及び半導体基板１０１上にパッド酸化膜１２０を形成し、そのパッド酸化膜１２０上にレジスト１２１を形成する。そしてｎ型ウェル１０２の必要箇所に低濃度のドレイン領域を形成するために、レジスト１２１の開口からパッド酸化膜１２０を通してＢ（ボロン）をイオン注入する。
【０００６】
次に、図４（ｂ）及び図４（ｃ）に示すように、低濃度のドレイン領域上に窒化膜１２２を形成し、この窒化膜１２２を利用して、熱を加えフィールド酸化膜１０６を形成する。それと同時に上記注入されたＢイオンを拡散して、ＰＭＯＳのｐ−型低濃度拡散領域１０３Ｂを形成する。
【０００７】
さらに、図４（ｄ）に示すように、窒化膜１２２及びパッド酸化膜１２０を除去し、ゲート酸化膜１０７を形成した後、上面に導電性の多結晶シリコン層を形成し、多結晶シリコン層の不要部分を除去してゲート電極１０８を形成する。ゲート電極１０８の周囲は、ＳｉＯ2等の酸化膜で覆っておく。
【０００８】
次に、図４（ｅ）に示すように、ドレイン領域１０３の低濃度拡散領域１０３Ｂに高濃度拡散領域を形成するため、また、ｎ型ウェル１０２にソース領域を形成するために、半導体基板１０１の必要箇所にレジスト１２３を形成し、レジスト１２３、フィールド酸化膜１０６及びゲート電極１０８の開口からゲート酸化膜１２０を通してＢ（ボロン）イオンを注入する。
【０００９】
次いで、図４（ｆ）に示すように、ウェル１０２にバックゲート用のｎ＋型拡散領域を形成するために、半導体基板１０１の必要箇所にレジスト１２４を形成し、レジスト１２４の開口からゲート酸化膜１２０を通して、Ｐ（リン）をイオン注入する。
【００１０】
次に、図４（ｇ）に示すように、半導体基板１０１を熱処理して、上記注入されたＢイオン及びＰイオンを拡散して、ドレイン領域１０３のｐ＋型高濃度拡散領域１０３Ａ、ソース領域１０４、及びバックゲート用のｎ＋型拡散領域１０５を浅く形成する。
【００１１】
最後に、半導体基板１０１の全面に絶縁膜１０９を積層し、その後絶縁膜１０９にコンタクトホール１１１を開け、絶縁膜１０９上に所定のパターンの金属配線層１１０を形成することにより、図３に示すようなＭＯＳＦＥＴが形成される。
【００１２】
この半導体装置によれば、ドレイン領域１０３を高濃度拡散領域１０３Ａと低濃度拡散領域１０３Ｂとの２層構造とすることで、ドレイン領域１０３とチャネルとの間の電界傾斜を緩やかにし、高耐圧を得るようにしている。
【特許文献１】特開２０００−３４０６７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、図３に示す半導体装置においては、ドレイン領域１０３の低濃度拡散領域１０３Ｂのゲート電極１０８の下方の端部と、ソース領域１０４のゲート電極１０８の下方の端部との距離が、実効ゲート長となる。この実効ゲート長は、図４（ａ）のＢイオン注入工程におけるレジスト１２１のフォトリソグラフィ工程でのアラインメント精度や、図４（ｄ）のゲート電極１０８のパターニング精度に依存しており、これらに位置ずれが生ずると、製品毎に実効ゲート長が変動し、特性にばらつきを生じるという問題がある。
【００１４】
そこで本発明はこのような従来の実情に鑑みて提案されたものであり、ドレイン領域とチャネルとの間の耐圧が高く、製品毎の実効ゲート長の変動を抑制することが可能な半導体装置を提供することを目的とする。また、本発明は、ドレイン領域とチャネルとの間の耐圧が高い半導体装置を、製品毎の実効ゲート長の変動を抑制して製造することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述の問題を解決するために、本発明に係る半導体装置は、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネルの上方にゲート酸化膜を介して形成された第１ゲート電極と、前記ドレイン領域の一部の上方及び前記第１ゲート電極の一部の上方に酸化膜を介して形成された第２ゲート電極とを有し、前記ドレイン領域が、深さの深い低濃度拡散領域と、前記低濃度拡散領域と同じ導電型であって前記低濃度拡散領域に設けられた浅い高濃度拡散領域とから構成され、前記ドレイン領域の深さの深い低濃度拡散領域が、前記第１ゲート電極をマスクとするイオン注入により形成されるとともに、この深さの深い低濃度拡散領域の一部を覆って第２ゲート電極が形成され、前記ドレイン領域の浅い高濃度拡散領域及び前記ソース領域は、前記第１ゲート電極及び第２ゲート電極をマスクとするイオン注入により形成されていることを特徴とする。
【００１６】
また、本発明の半導体装置の製造方法は、半導体基板上にゲート酸化膜を形成した後、前記ゲート酸化膜上に第１ゲート電極とを形成する工程と、ドレイン領域が形成される領域以外を覆うレジスト及び前記第１ゲート電極をマスクとして、前記半導体基板の前記ドレイン領域が形成される領域にイオン注入し、前記ドレイン領域のうち深さの深い低濃度拡散領域を形成する工程と、前記半導体基板の前記低濃度拡散領域の一部及び前記第１ゲート電極の一部を覆って、第２ゲート電極を形成する工程と、前記第１ゲート電極及び第２ゲート電極をマスクとして、前記低濃度拡散領域及び半導体基板のソース領域が形成される領域に前記低濃度拡散領域と同じ導電型のイオンを注入し、高濃度拡散領域及びソース領域を形成する工程とを有することを特徴とする。
【００１７】
本発明の半導体装置では、ドレイン領域に低濃度拡散領域が追加形成されているので、動作時におけるドレイン領域とチャネルとの間の電界傾斜が緩和され、耐圧が高くなる。ただし、このような２層構造を採用した場合、アライメント精度に依存して、実効ゲート長の変動が生じ易い。そこで、本発明では、２層構造のドレイン領域を有する半導体装置において、実効ゲート長を決める一方の端部を構成する低濃度拡散領域を、第１ゲート電極のセルフアラインを利用して深く形成する。また、実効ゲート長を決める他方の端部を構成するソース領域を、第１ゲート電極及び第２ゲート電極のセルフアラインを利用して浅く形成する。このような方法を採用することにより、実効ゲート長のばらつきは、第１ゲート電極の加工精度のみにより決定される。したがって、低濃度拡散領域の端部の位置ずれに起因する実効ゲート長の変動が抑制される。
【発明の効果】
【００１８】
本発明の半導体装置によれば、ドレイン領域が低濃度拡散領域と高濃度拡散領域との２層構造を有するので、素子耐圧を高くすることができる。また、本発明の半導体装置によれば、低濃度拡散領域の端部の位置ずれに起因する実効ゲート長の変動が抑制されるので、素子耐圧が高く、特性のばらつきが小さく、優れた品質の半導体装置を提供することができる。
【００１９】
また、本発明の半導体装置の製造方法によれば、ドレイン領域が低濃度拡散領域と高濃度拡散領域との２層構造を有する構造とするので、素子耐圧の高い半導体装置を製造することができる。また、本発明の半導体装置の製造方法によれば、ドレイン領域が低濃度拡散領域と高濃度拡散領域との２層構造を有する構造の半導体装置を製造するにあたって、第１ゲート電極によるセルフアラインを利用して低濃度拡散領域及びソース領域の両方を形成するので、低濃度拡散領域の端部の位置ずれに起因する実効ゲート長の変動を抑制することができ、特性のばらつきが小さく、優れた品質の半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００２１】
本発明の半導体装置の一例として、高耐圧ＭＯＳＦＥＴを構成した半導体装置を、図１に示す。この半導体装置は、ドレイン領域に低濃度拡散領域を追加形成した構造を有している。この半導体装置においては、使用されるシリコン（Ｓｉ）半導体基板１はｐ型であり、この表面にｎ型のウェル（ｗｅｌｌ）２が深く形成されている。ｎ型ウェル２の表面には、ｐチャネルのＭＯＳＦＥＴ（ＰＭＯＳ）が形成されている。ｎ型ウェル２の表面には、ＰＭＯＳのドレイン領域３として、浅く形成されたｐ＋型の高濃度拡散領域３Ａと、高濃度拡散領域３Ａより深く形成されたｐ−型の低濃度拡散領域３Ｂとが形成されている。また、ｎ型ウェル２にはｐ＋型のソース領域４が浅く形成されている。また、ｎ型ウェル２の所定の領域には、ｎ型ウェル２にバイアス電圧を印加するためのバックゲートであるｎ＋型の拡散領域５が浅く形成されている。
【００２２】
この半導体基板１の表面は、素子領域間及びドレイン領域３とバックゲート用のｎ＋型拡散領域５との間が、厚いフィールド酸化膜（ＳｉＯ2）６によって分離されている。ゲート酸化膜７の上には、例えば多結晶シリコンからなる高耐圧ＭＯＳＦＥＴ用の第１ゲート電極８が形成され、第１ゲート電極８の下方がチャネル領域となる。
【００２３】
また、低濃度拡散領域３Ｂ及び第１ゲート電極８の上方に、例えば多結晶シリコンからなる標準耐圧ＭＯＳＦＥＴ用の第２ゲート電極９が形成されている。第２ゲート電極９は、低濃度拡散領域３Ｂ及び第１ゲート電極８の両方の一部にまたがるように、段差を有して形成されている。
【００２４】
半導体基板１の表面全体には、例えばＢＰＳＧ等の絶縁膜１０が積層されている。この絶縁膜１０の上層には、アルミニウム等の金属配線層１１が積層される。金属配線層１１は、絶縁膜１０に形成されたコンタクトホール１２を介して、それぞれドレイン領域３の高濃度拡散領域３Ａ、ソース領域４、バックゲート用ｎ＋拡散領域５にそれぞれ接続される。
【００２５】
以上のような構成の半導体装置は、例えば、図２に示すようなプロセスにより製造される。先ず、ｐ型シリコン単結晶をウェーハに切り出し、表面を鏡面研磨し、そのウェーハを高温の酸素雰囲気中にさらし、シリコンの酸化膜を成長させた後、フォトレジストを使って酸化膜上にｎ型ウェルの領域となるパターンを形成し、ｎ型ウェル用不純物をドープし、熱拡散して、半導体基板１の所定の領域にｎ型ウェル２を形成（ｎ型ウェル形成工程）する。次に、ｎ型ウェル２及び半導体基板１上にゲート酸化膜７、各素子間及びドレイン領域３とバックゲート用のｎ＋型拡散領域５とを分離するフィールド酸化膜（ＳｉＯ2）６、並びに第１ゲート電極８を形成する。第１ゲート電極８は、ゲート酸化膜７上に堆積された多結晶シリコン層をフォトリソグラフィ及びエッチングによりパターニングして形成される。
【００２６】
次に、図２（ｂ）に示すように、ｎ型ウェル２に低濃度拡散領域を形成するために、必要箇所にレジスト２０を形成し、第１ゲート電極８のセルフアラインを利用してゲート酸化膜７を通してボロン（Ｂ）イオンを注入する。
【００２７】
次いで、図２（ｃ）に示すように、レジスト２０を除去し、半導体基板１を熱処理して、上記注入されたＢイオンを拡散して、ドレイン領域３のｐ−型低濃度拡散領域３Ｂを深く形成する。
【００２８】
さらに、図２（ｄ）に示すように、第１ゲート電極８の周囲をＳｉＯ2等の酸化膜で覆う。それから、低濃度拡散領域３Ｂ及び第１ゲート電極８の両方にまたがるように、段差状の構造の第２ゲート電極９を形成する。第２ゲート電極９は、堆積された多結晶シリコン層をフォトリソグラフィ及びエッチングによりパターニングして形成される。
【００２９】
次に、図２（ｅ）に示すように、ドレイン領域３の低濃度拡散領域３Ｂに高濃度拡散領域３Ａを形成するため、及びｎ型ウェル２にソース領域を形成するため、必要箇所をレジスト２１で覆い、第１ゲート電極８及び第２ゲート電極９のセルフアラインを利用して、ゲート酸化膜７を通してボロン（Ｂ）をイオン注入する。
【００３０】
次に、図２（ｆ）に示すように、ｎ型ウェル２にバックゲート用のｎ＋型拡散領域を形成するために、半導体基板１の必要箇所をレジスト２２で覆い、レジスト２２の開口からゲート酸化膜７を通して、Ｐ（リン）をイオン注入する。
【００３１】
次に、図２（ｇ）に示すように、半導体基板１を熱処理して、上記注入されたＢイオン及びＰイオンを拡散して、ドレイン領域３のｐ＋型高濃度拡散領域３Ａ、ソース領域４、及びバックゲート用のｎ＋型拡散領域５を浅く形成する。
【００３２】
最後に、半導体基板１の全面に絶縁膜１０を積層し、その後絶縁膜１０にコンタクトホール１２を開け、絶縁膜１０上に所定のパターンの金属配線層１１を形成することにより、図１に示すようなｐ−ＭＯＳデバイスが形成される。
【００３３】
以上により製造される本発明の半導体装置は、動作時において、ドレイン領域３の低濃度拡散領域３Ｂとチャネルとの間に逆電界が印加されるが、その際に空乏層が生じる。そして、その空乏層はドレイン領域３の低濃度拡散領域３Ｂの方向へも広がる分が増え、この結果ドレイン領域３とチャネルとの間の電界傾斜が緩和され耐圧を高くしている。
【００３４】
また、このＰＭＯＳデバイスでは、ドレイン領域３のうち低濃度拡散領域３Ｂ及びソース領域４の両方を高耐圧用の第１ゲート電極８とセルフアラインに形成するので、実効ゲート長のばらつきが第１ゲート電極８の加工精度で決定される。したがって、従来のようにイオン注入のためのレジストマスクのフォトリソグラフィが不要となるので、フォトリソグラフィのアラインメント精度による位置ずれの影響がなくなり、低濃度拡散領域３Ｂのゲート電極側端部の位置ずれに起因する実効ゲート長のばらつきを抑制することができる。
【００３５】
なお、上述の説明では、ｐ−ＭＯＳを例に挙げたが、本発明は、ｎ−ＭＯＳの場合についても同様に適用可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明を適用した半導体装置の一例を示す要部概略断面図である。
【図２】本発明を適用した半導体装置の製造方法を説明するための要部概略断面図である。
【図３】従来の半導体装置の一例を示す要部概略断面図である。
【図４】従来の半導体装置の製造方法を説明するための要部概略断面図である。
【符号の説明】
【００３７】
１  半導体基板、２  ｎ型ウェル、３  ドレイン領域、３Ａ  ｐ＋型高濃度拡散領域、３Ｂ  ｐ−型低濃度拡散領域、４  ソース領域、５  バックゲート用ｎ＋型拡散領域、６  フィールド酸化膜、７  ゲート酸化膜、８  第１ゲート電極、９  第２ゲート電極、１０  絶縁膜、１１  金属配線層、１２  コンタクトホール
【図１】
2005285950.tif 000003
【図２】
2005285950.tif 000004
【図３】
2005285950.tif 000005
【図４】
2005285950.tif 000006