(57)【要約】【課題】  フラッシュメモリアレイにおける書込み及び消去後のしきい値分布ばらつきをフラッシュメモリコアとしての面積を増大することなく低減する。【解決手段】  複数のワードラインと複数のビットラインの各交差個所に設けられマトリックス状に配置されたＭＩＳトランジスタで構成された複数の不揮発性メモリセルを備えた不揮発性半導体記憶装置において、奇数列のワードラインと偶数列のワードラインに対して別々に電圧を印加する手段を設け、奇数列と偶数列のワードライン上にあるメモリセルに対して、それぞれ別々に書込み及び消去を行うことで、書込み後及び消去後のしきい値分布ばらつきを低減する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数のワードラインと、複数のビットラインと、前記各ワードラインおよび各ビットラインの交差個所に設けられ、記憶データに対応するしきい値電圧を外部から電気的に制御することができる複数のＭＩＳトランジスタとを備えた不揮発性半導体記憶装置であって、
奇数列のワードラインと偶数列のワードラインに対して別々に電圧を印加する手段を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記奇数列のワードラインと偶数列のワードラインに対して同時に電圧を印加する手段をさらに備えたことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記不揮発性半導体記憶装置はフラッシュメモリであり、前記奇数列のワードラインと偶数列のワードラインに対して前記ＭＩＳトランジスタのデータの消去時に負電圧を印加する手段をさらに備えたことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ＭＩＳトランジスタ間がＬＯＣＯＳ膜で分離されており、前記奇数列のワードラインに対応する前記ＭＩＳトランジスタのソースとドレインの位置関係と、前記偶数列のワードラインに対応する前記ＭＩＳトランジスタのソースとドレインの位置関係とが逆に配列されていることを特徴とする請求項１乃至３のうちいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
複数のワードラインと、複数のビットラインと、前記各ワードラインおよび各ビットラインの交差個所に設けられ、記憶データに対応するしきい値電圧を外部から電気的に制御することができる複数のＭＩＳトランジスタと、奇数列のワードラインと偶数列のワードラインに対して別々に電圧を印加する手段とを備えた不揮発性半導体記憶装置の駆動方法であって、
前記奇数列のワードラインに対応するＭＩＳトランジスタと前記偶数列のワードラインに対応するＭＩＳトランジスタに対して、それぞれ別々にデータの書込み及び消去を行うことを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項６】
複数のワードラインと、複数のビットラインと、前記各ワードラインおよび各ビットラインの交差個所に設けられ、記憶データに対応するしきい値電圧を外部から電気的に制御することができる複数のＭＩＳトランジスタと、奇数列のワードラインと偶数列のワードラインに対して別々に電圧を印加する手段と、前記奇数列のワードラインと偶数列のワードラインに対して同時に電圧を印加する手段とを備えた不揮発性半導体記憶装置の駆動方法であって、
前記奇数列のワードラインに対応するＭＩＳトランジスタと前記偶数列のワードラインに対応するＭＩＳトランジスタに対してデータの書込みまたは消去を行う場合に、
初期段階では前記奇数列のワードラインに対応するＭＩＳトランジスタと前記偶数列のワードラインに対応するＭＩＳトランジスタに対して同時に書込みまたは消去を行い、
前記奇数列のワードライン上にある全ＭＩＳトランジスタあるいは前記偶数列のワードライン上にある全ＭＩＳトランジスタの一方が前記書込みまたは消去の目標レベルに達した後は、前記目標レベルに達していない方のワードラインに対応するＭＩＳトランジスタにのみ書込みまたは消去を行うことを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項７】
前記書込みは前記ＭＩＳトランジスタの浮遊ゲートに電子を注入する書込み実行処理とその後の前記ＭＩＳトランジスタのしきい値を検知する書込みベリファイ処理とを含み、前記消去は前記ＭＩＳトランジスタの浮遊ゲートから電子を引き抜く消去実行処理とその後の前記ＭＩＳトランジスタのしきい値を検知する消去ベリファイ処理とを含むことを特徴とする請求項５または６に記載の不揮発性半導体記憶装置の駆動方法。
【請求項８】
前記消去時に前記奇数列のワードラインと偶数列のワードラインに対して負電圧を印加することを特徴とする請求項５または６に記載の不揮発性半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）等の不揮発性半導体記憶装置及びその駆動方法に関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭは、メモリセルに記憶されたデータを電気的に書込み及び消去することが可能であるとともに、電源を切ってもデータが半永久的に消えない不揮発性を有する。データの書込みは、ドレイン側からのホット・エレクトロンの注入により行われ、データの消去はソース側に高電圧を与えてトンネル電流により行われるものが良く知られている。このようなＥＥＰＲＯＭのうち、全ビット一括又はブロック単位でデータの消去を行うようにしたフラッシュ型ＥＥＰＲＯＭ（以下「フラッシュメモリ」と称する。）は、１つのメモリセルがＭＯＳトランジスタ１つだけで構成できるため高集積化が可能であるという利点を有する。
【０００３】
図６（Ａ）に代表的なフラッシュメモリの１セルであるフラッシュメモリセルの構造を示す。フラッシュメモリセルは、基板内に設けられたｐ型ウェル１内にｎ+型ドレイン領域２及びｎ+型ソース領域３が形成されている。ドレイン領域２とソース領域３の間がチャネル領域４である。チャネル領域４上には、例えば厚さ１０ｎｍ程度のＳｉＯ2膜からなるゲート絶縁膜５が形成され、その上には浮遊ゲート電極６が形成される。そして、浮遊ゲート電極６上には、例えばＳｉＯ2膜とＳｉ3Ｎ4膜とＳｉＯ2膜との３層構造を有したＯＮＯ膜である層間絶縁膜７を介して制御ゲート電極８が形成されている。
【０００４】
上記のフラッシュメモリセルに対するデータの書込み及び消去について説明する。データの書込み時には、図６（Ｂ）に示すように、ソース及び基板には低電圧（例えば０Ｖ）、制御ゲートには外部から供給される高電圧あるいは内部昇圧電圧である書込み電圧（例えば１０Ｖ）、ドレインにも高電圧（例えば５Ｖ）が与えられる。すると、ドレインとソース間にオン電流が流れ、ドレイン近傍でホット・エレクトロンが発生し、浮遊ゲート電極６内に注入される。このように注入された電子により、チャネル領域４にチャネルを形成させるのに必要な制御ゲート電圧のしきい値が上昇する。このしきい値が例えば６Ｖ程度になった状態が書込み完了状態（”０”）である。データの消去時には、図６（Ｃ）に示すように、ソースに正電圧（例えば５Ｖ）、制御ゲートに負電圧（例えば−８Ｖ）、基板には低電圧（例えば０Ｖ）が与えられ、ドレインはフローティング状態（開放状態）に設定される。すると、浮遊ゲート電極６に蓄積されていた過剰な電子が、ソース領域３と浮遊ゲート電極６とのオーバーラップ部分のゲート絶縁膜５を通じてＦ−Ｎ（Fowler-Nordheim）トンネリング現象に起因する電流（トンネル電流）により、ソース領域３へと引き抜かれる。その結果、チャネル領域４にチャネルを形成させるのに必要な制御ゲート電圧のしきい値が降下する。このしきい値が例えば２Ｖ程度になった状態が消去完了状態（”１”）である。
【０００５】
次に、フラッシュメモリセルにおけるデータの読み出し動作を説明する。ソース及び基板には低電圧（例えば０Ｖ）、制御ゲートにはセンス電圧（例えば５Ｖ）、ドレインに読み出し電圧（例えば１Ｖ）を与える。ここで、センス電圧とは、書込み状態のしきい値と消去状態のしきい値の中間電圧をいう。このような電圧を書込み状態のフラッシュメモリセルに与えた場合、チャネル領域４にはチャネルが形成されないため、ドレイン領域２とソース領域３間に電流は流れない。これに対して、消去状態のフラッシュメモリセルに与えた場合には、チャネル領域４にチャネルが形成されるため、ドレイン領域２とソース領域３間に電流が流れる。このドレイン電流の有無によってフラッシュメモリセルが書込み状態又は消去状態のいずれであるかを判定する。
【０００６】
このようなフラッシュメモリセルを図７に示すように、ソースを共通のソースライン（ＳＬ）に接続し、ドレインをビットライン（ＢＬ１〜ＢＬｍ）に接続し、制御ゲートをワードライン（ＷＬ１〜ＷＬｎ）に接続してアレイ上に配列する。このように配列することで、データの書込みは１ビット毎に、消去は全ビット一括又はブロック単位で行われる。
【０００７】
図８（Ａ）には、フラッシュメモリセルの平面設計図の一例を示す。また、図８（Ｂ）には、この平面設計図により製造された場合のフラッシュメモリセルの一例である平面図を示す。この図８（Ｂ）における、Ａ−Ａ'部分の製造工程断面図である図９（Ａ）から図９（Ｄ）を用いてフラッシュメモリの製造方法について簡単に説明する。
【０００８】
図９（Ａ）に示すように、ｐ型ウェル１上にゲート絶縁膜５、浮遊ゲート電極となる第一のポリシリコン膜６ａ、層間絶縁膜７、制御ゲート電極となる第二のポリシリコン膜８ａを順次形成する。なお、層間絶縁膜７が形成される前に、浮遊ゲート電極となる第一のポリシリコン膜６ａは、図８（Ｂ）のＡ−Ａ'方向に長く、かつＡ−Ａ'方向と垂直方向に間隔をとったストライプ状にパターニングされている。その後、図９（Ｂ）に示すように、所望の形状にパターニングして浮遊ゲート電極６、制御ゲート電極８を形成した後、イオン注入法によりドレイン領域及びソース領域へリン及び砒素イオンを導入する。その後、図９（Ｃ）に示すように、高温で熱処理を行うことで活性化し、ドレイン領域２、ソース領域３を形成する。その後、図９（Ｄ）に示すように、層間絶縁膜１１、コンタクト１０、配線１２を順次形成することで完成させる。
【０００９】
ところで、フラッシュメモリセルを製造する場合に、拡散工程におけるマスク合わせズレ等により発生するカップリング容量比のばらつきや、ソース／ドレイン形成時のイオン注入角度のばらつき等により、フラッシュメモリセルの書込み／消去特性がＷＬ毎に２極化することが生じる。これらの内容について図８を用いて説明する。フラッシュメモリセルの平面設計図は、図８（Ａ）に示すように全て直線で構成される。しかし、このマスクにより実際に製作されるフィールド酸化膜からなる素子分離領域９は、フォトリソグラフィ処理とＬＯＣＯＳ成長の後に、角が丸みを帯びた形状となる。図９（Ｂ）に示したフラッシュメモリトランジスタのゲート電極パターン形成時に、図８（Ｃ）に示すように、この丸みを帯びた箇所が、浮遊ゲート電極６下に重なるところまでマスク合わせズレが生じた場合、浮遊ゲート電極６とソース領域３間の容量が、ドレイン領域２を挟んだ左右のメモリセルトランジスタで異なる値を持つ。この容量差が、フラッシュメモリセルの書込み／消去特性がＷＬ毎に２極化することの一原因となる。このため、前述した書込み／消去特性の２極化を避けるためには、図８（Ａ）で示している素子分離領域９の端とフラッシュメモリセルのゲート電極との距離Ｌ１に対して一定のマスク合わせズレを考慮したマージンを持った設計が必要となり、フラッシュメモリセルの面積を必要以上に大きく設計することになる。
【００１０】
また、フラッシュメモリトランジスタのソース領域、ドレイン領域は、一般的にイオン注入工程と高温熱処理工程により形成される。このイオン注入における注入角度は、イオン注入装置として管理しているが、ある一定のばらつきを持つことになる。このため、図１０（Ａ）に示すように、シリコン基板表面に対して垂直にイオン注入した場合でも、トランジスタの影になる側とそうでない側ができる。この状態で高温熱処理による活性化を行えば図１０（Ｂ）に示すように、ドレイン領域２を挟んだ左右のトランジスタにおいてドレイン領域２と浮遊ゲート電極６との重なり部の距離Ｄ１とＤ２、ソース領域３と浮遊ゲート電極６との重なり部の距離Ｓ１とＳ２が異なることになり、それぞれのフラッシュメモリにおける書込み／消去の特性差を生じさせる。これは、イオン注入時にシリコン基板表面に対して斜めに注入する場合にも同様で、フラッシュメモリにおける書込み／消去の特性差を生じさせることとなる。以上のようにイオン注入装置における注入角度については、ある一定のばらつきを持つため、これにより発生する特性差に関しては、フラッシュメモリの製造上では避けることができない。
【００１１】
以上説明したような容量差もしくは特性差は、ドレイン領域２の左右で異なることとなり、フラッシュメモリセルの書込み／消去特性がＷＬ毎に２極化することになる。ここで、フラッシュメモリアレイの書込みは、１ビット単位での書込みが可能であるが、書換え時間短縮の目的で一般的に複数のビットを並列に書込む方式をとっている。また、フラッシュメモリアレイの消去は、全ビット一括又はブロック単位で行われる。このように複数のメモリセルに対して同時に書込みを行った場合の書込み方法の一例として、図１１（Ａ）を参照して説明する。ここでは、フラッシュメモリアレイの全領域をａ〜ｈの８つの領域に分けて書込みを行った場合についての説明である。まず、領域ａのフラッシュメモリセルに対して書込みを行い、この中で最も書込みの遅いフラッシュメモリセルのしきい値が所定のレベル（例えば６Ｖ）に達するまで領域ａのフラッシュメモリセルに対する書込みを行う。領域ａの書込みが完了した後、領域ｂ〜領域ｈのフラッシュメモリセルに対して、同様に書込みを行う。全ての領域に対する書込みが完了した時点で、フラッシュメモリアレイの書込みが完了となる。この時、フラッシュメモリセルの書込み特性に差があった場合、書込み後のしきい値がある分布を持つこととなる。前述のように書込み特性が２極化している場合には、この分布内で二山をもつこととなり、図１２（Ａ）に示すようにしきい値分布ばらつきが非常に大きくなる（例えば６Ｖ〜８Ｖ）。
【００１２】
同様に、複数のメモリセルに対して同時に消去を行った場合の消去方法の一例として、図１１（Ｂ）を参照して説明する。ここでは、フラッシュメモリアレイの全領域を一括で消去した場合についての説明である。まず、全領域のフラッシュメモリセルに対して消去を行い、この中で最も消去の遅いフラッシュメモリセルのしきい値が所定のレベル（例えば２Ｖ）に達するまで、全領域のフラッシュメモリセルに対する消去を行う。この時、フラッシュメモリセルの消去特性に差があった場合、消去後のしきい値がある分布を持つこととなる。前述のように消去特性が２極化している場合には、この分布内で二山をもつこととなり、図１２（Ａ）に示すようにしきい値分布ばらつきが非常に大きくなる（例えば０Ｖ〜２Ｖ）。
【００１３】
上記のように、フラッシュメモリアレイの複数のフラッシュメモリセルもしくは、あるブロックもしくは、全領域一括で書込み／消去を行った場合、図１２（Ａ）に示すように書込み／消去後のしきい値分布が、見た目には一山の分布であっても、分解すると二山の分布を持つことになり、分布ばらつきとしては非常に大きくなる。
【００１４】
今後、大容量化が進んでいくとこの分布は更に広がることが予想される。このため、図１２（Ｂ）に示すように、消去後のしきい値ばらつきが更に大きくなっていくと、浮遊ゲートから電荷を引き抜き過ぎてフラッシュメモリセルがデプレッション化してしまうという過消去が発生する。これにより、アクセスタイムの劣化を招き、最悪の場合には、デプレッション化したフラッシュメモリセルとビットラインを共有する全てのフラッシュメモリセルが消去状態であると判定されてしまうこととなり、正常に機能することが不可能になる。この過消去の発生を防ぐためには、消去後のしきい値を高く設定し過消去に対するマージンを大きくとる必要がある。しかし、図１２（Ｃ）に示しているように、書込み状態のフラッシュメモリセルと消去状態のフラッシュメモリセルを判別するために一定のマージンを取る必要があるため、消去後のしきい値を高く設定した場合には、これに合わせて書込み後のしきい値も高く設定しなければならない。このことは、書込み状態におけるフラッシュメモリセルの電荷保持信頼性低下を招くこととなる。また、書込み後のしきい値もしくは消去後のしきい値分布ばらつきが大きくなると、書込み動作時もしくは消去動作時にトンネル酸化膜（ゲート絶縁膜５）を通過する電子の数が多くなり、このことは、トンネル酸化膜の膜質劣化を早めることとなり、このトンネル酸化膜の膜質に起因する信頼性低下を招くことにもなる。
【００１５】
この課題に対して例えば特許文献１では、消去時に異なる電圧パルスをワードラインＷＬの偶奇に印加することを開示している。
【特許文献１】特開平０６−２５９９８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしこの方法によると、半導体記憶装置毎にワードラインＷＬの偶奇に印加する最適な電圧パルス幅を設定するのが、困難である上に、複雑な回路を付加する必要があるためフラッシュメモリコアとしての面積が増大するという課題がある。
【００１７】
本発明の目的は、書込み及び消去後のメモリセルのしきい値分布ばらつきをフラッシュメモリコアとしての面積を増大することなく、しかも簡便に狭くすることが可能である不揮発性半導体記憶装置とその書換え方法を提供することである。このことで、過消去不良に対して十分なマージンを確保すること、書込み状態におけるフラッシュメモリセルの電荷保持信頼性の改善、トンネル酸化膜の膜質に起因する信頼性低下の改善を実現する。
【課題を解決するための手段】
【００１８】
本発明の第１の不揮発性半導体記憶装置は、複数のワードラインと、複数のビットラインと、各ワードラインおよび各ビットラインの交差個所に設けられ、記憶データに対応するしきい値電圧を外部から電気的に制御することができる複数のＭＩＳトランジスタとを備えた不揮発性半導体記憶装置であって、奇数列のワードラインと偶数列のワードラインに対して別々に電圧を印加する手段を備えたことを特徴とする。
【００１９】
また、本発明の第２の不揮発性半導体記憶装置は、第１の不揮発性半導体記憶装置において、奇数列のワードラインと偶数列のワードラインに対して同時に電圧を印加する手段をさらに備えたことを特徴とする。
【００２０】
また、本発明の第３の不揮発性半導体記憶装置は、第１または第２の不揮発性半導体記憶装置において、不揮発性半導体記憶装置はフラッシュメモリであり、奇数列のワードラインと偶数列のワードラインに対してＭＩＳトランジスタのデータの消去時に負電圧を印加する手段をさらに備えたことを特徴とする。
【００２１】
また、本発明の第４の不揮発性半導体記憶装置は、第１〜第３のいずれかの不揮発性半導体記憶装置において、ＭＩＳトランジスタ間がＬＯＣＯＳ膜で分離されており、奇数列のワードラインに対応するＭＩＳトランジスタのソースとドレインの位置関係と、偶数列のワードラインに対応するＭＩＳトランジスタのソースとドレインの位置関係とが逆に配列されていることを特徴とする。
【００２２】
また、本発明の第５の不揮発性半導体記憶装置の駆動方法は、複数のワードラインと、複数のビットラインと、各ワードラインおよび各ビットラインの交差個所に設けられ、記憶データに対応するしきい値電圧を外部から電気的に制御することができる複数のＭＩＳトランジスタと、奇数列のワードラインと偶数列のワードラインに対して別々に電圧を印加する手段とを備えた不揮発性半導体記憶装置の駆動方法であって、奇数列のワードラインに対応するＭＩＳトランジスタと偶数列のワードラインに対応するＭＩＳトランジスタに対して、それぞれ別々にデータの書込み及び消去を行うことを特徴とする。
【００２３】
また、本発明の第６の不揮発性半導体記憶装置の駆動方法は、複数のワードラインと、複数のビットラインと、各ワードラインおよび各ビットラインの交差個所に設けられ、記憶データに対応するしきい値電圧を外部から電気的に制御することができる複数のＭＩＳトランジスタと、奇数列のワードラインと偶数列のワードラインに対して別々に電圧を印加する手段と、奇数列のワードラインと偶数列のワードラインに対して同時に電圧を印加する手段とを備えた不揮発性半導体記憶装置の駆動方法であって、奇数列のワードラインに対応するＭＩＳトランジスタと偶数列のワードラインに対応するＭＩＳトランジスタに対してデータの書込みまたは消去を行う場合に、初期段階では奇数列のワードラインに対応するＭＩＳトランジスタと偶数列のワードラインに対応するＭＩＳトランジスタに対して同時に書込みまたは消去を行い、奇数列のワードライン上にある全ＭＩＳトランジスタあるいは偶数列のワードライン上にある全ＭＩＳトランジスタの一方が書込みまたは消去の目標レベルに達した後は、目標レベルに達していない方のワードラインに対応するＭＩＳトランジスタにのみ書込みまたは消去を行うことを特徴とする。
【００２４】
また、本発明の第７の不揮発性半導体記憶装置の駆動方法は、第５または第６の不揮発性半導体記憶装置の駆動方法において、書込みはＭＩＳトランジスタの浮遊ゲートに電子を注入する書込み実行処理とその後のＭＩＳトランジスタのしきい値を検知する書込みベリファイ処理とを含み、消去はＭＩＳトランジスタの浮遊ゲートから電子を引き抜く消去実行処理とその後のＭＩＳトランジスタのしきい値を検知する消去ベリファイ処理とを含むことを特徴とする。
【００２５】
また、本発明の第８の不揮発性半導体記憶装置の駆動方法は、第５または第６の不揮発性半導体記憶装置の駆動方法において、消去時に奇数列のワードラインと偶数列のワードラインに対して負電圧を印加することを特徴とする。
【発明の効果】
【００２６】
本発明によれば、書込み後及び消去後のメモリセル（ＭＩＳトランジスタ）のしきい値分布ばらつきを従来に比べて、面積を増大させることなく、簡便に狭くできる。このため、過消去不良に対して十分なマージンを確保することができると共に、書込み状態におけるフラッシュメモリセルの電荷保持信頼性の改善、トンネル酸化膜の膜質に起因する信頼性低下の改善にもつながる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して本発明の実施の形態を詳細に説明する。尚、本発明の実施の形態のフラッシュメモリセルは、その外観的な構造においては、図６で示した従来のフラッシュメモリセルと実質的に同じなので、その詳細な説明を省略すると共に、以下の説明においてフラッシュメモリセルの各部位を示すために図６で用いたものと同一の符号を用いる。また、本発明の実施の形態のフラッシュメモリセルのアレイ構成は、図７に示した従来のアレイ構成と同じであるため、以下の説明においてフラッシュメモリセルアレイの各部位を示すために図７で用いたものと同一の符号を用いる。また、図９に示した製造方法は、本発明の実施の形態の場合にもそのまま適用できるので、その説明を省略する。
【００２８】
したがって、以下で述べる本発明の第１、第２の実施の形態のフラッシュメモリセルのアレイ構成は、図１、図４のように、共通のソースライン（ＳＬ）と、複数のワードライン（ＷＬ１〜ＷＬｎ）と、複数のビットライン（ＢＬ１〜ＢＬｍ）と、各ワードラインおよびビットラインの交差個所に設けられてマトリックス状に配置されＭＩＳトランジスタで構成された複数の不揮発性メモリセル（ＭＣ１１〜ＭＣｎｍ）とを備え、各メモリセル（ＭＣ１１〜ＭＣｎｍ）は、図６（Ａ）に示すトランジスタで構成され、ソース領域３が共通のソースライン（ＳＬ）に接続され、ドレイン領域２がビットライン（ＢＬ１〜ＢＬｍ）に接続され、制御ゲート電極８がワードライン（ＷＬ１〜ＷＬｎ）に接続されている。また、同一ビットラインに接続され、ワードライン２本毎に対応する隣接した２つのメモリセル（以下、「隣接メモリセル対」と記載する）は、図８（Ｂ）、図９（Ｄ）に示すように共通のドレイン領域２を有した構成であり、この隣接メモリセル対がワードラインの長手方向に並んで複数配置されているが、この長手方向に並んだ隣接メモリセル対と隣接メモリセル対との間はＬＯＣＯＳ膜からなる素子分離絶縁膜９が形成され電気的に分離されている。
【００２９】
（第１の実施の形態）
まず、本発明の第１の実施の形態におけるフラッシュメモリ装置の構成について、図１を参照して説明する。図１において、２１はワードラインＷＬに電圧を印加するワードラインデコーダ回路、２２はビットラインＢＬに電圧を印加するビットラインデコーダ回路、２３は共通のソースラインＳＬに電圧を印加するソースライン選択回路である。さらに、図示していないが、メモリセルＭＣが形成されている基板に電圧を印加する基板電圧供給回路（接地回路）も存在し、以下の説明において、ワードラインＷＬ、ビットラインＢＬ、ソースラインＳＬ、基板には、それぞれ上記の回路から電圧が供給されるものとする。
【００３０】
本実施の形態のフラッシュメモリ装置は、フラッシュメモリセルアレイにおける、奇数列のワードライン（ＷＬ１，ＷＬ３，・・・，ＷＬｎ−１）と偶数列のワードライン（ＷＬ２，ＷＬ４，・・・，ＷＬｎ）に対して、それぞれ別々に電圧を印加することのできる回路を備えていることを特徴とする。
【００３１】
例えば、ワードラインデコーダ回路２１は、奇数列のワードラインにのみ電圧を印加するためのデコーダ回路２１ａと偶数列のワードラインにのみ電圧を印加するためのデコーダ回路２１ｂにより構成されており、それぞれを別々に駆動することを可能とするために、前段に２段階のスイッチ回路であるモード切換え回路２４を備えた構成になっている。すなわち、モード切換え回路２４は、奇数列のワードラインにのみ電圧を印加するためのデコーダ回路２１ａを選択するモード１もしくは、偶数列のワードラインにのみ電圧を印加するためのデコーダ回路２１ｂを選択するモード２の２つのモードを備えた回路であり、フラッシュメモリセルに対してデータの書換え動作（消去および書込み）を行う場合にのみ使用される。
【００３２】
以下、本実施の形態のフラッシュメモリアレイの駆動方法について、図２を参照して説明する。ここで図２では、消去動作に関してのみを示している。
【００３３】
まず、消去動作に関して説明する。奇数列のワードラインＷＬ（メモリセルの制御ゲート電極８）に負電圧（例えば−８Ｖ）、偶数列のワードラインＷＬ（メモリセルの制御ゲート電極８）に低電圧（例えば０Ｖ）、ソースラインＳＬ（メモリセルのソース領域３）に正電圧（例えば５Ｖ）、基板（図６のＰウェル領域１）には低電圧（例えば０Ｖ）を与え、ビットラインＢＬ（メモリセルのドレイン領域２）はフローティング状態（開放状態）に設定し、ある一定の期間（例えば１００ｍｓ）電圧を印加する。この時、奇数列のワードライン上にあるフラッシュメモリセルには、図６（Ｃ）に示すような消去動作のストレスが印加されることとなる。このため、浮遊ゲート電極６に蓄積されていた過剰な電子が、ソース領域３と浮遊ゲート電極６とのオーバーラップ部分のゲート絶縁膜５を通じてＦ−Ｎトンネリング現象に起因する電流（トンネル電流）により、ソース領域３へと引き抜かれ、チャネル領域４にチャネルを形成させるのに必要な制御ゲート電圧のしきい値が降下する。これに対して、偶数列のワードライン上にあるフラッシュメモリセルには、前述したようなＦ−Ｎトンネリングするのに必要な電界が発生しないため、浮遊ゲート電極６に蓄積されている電子は、そのまま保持される。以下ではこの動作のことを、消去動作（奇数列）と呼ぶ。
【００３４】
次に、奇数列のワードライン上にあるフラッシュメモリセルに対して、しきい値のレベルを確認する。この確認とは、奇数列のワードライン上にあるフラッシュメモリセルの中で最もしきい値の高いフラッシュメモリセルのしきい値が、ある目標レベル以下（例えば２Ｖ）であるかどうかを検知する動作のことである。以下ではこの動作のことを、消去ベリファイ（奇数列）と呼ぶ。この消去ベリファイ（奇数列）にて、奇数列のワードライン上にあるフラッシュメモリセルの中で最もしきい値の高いフラッシュメモリセルのしきい値が、目標レベル以下に達していない場合には、消去動作（奇数列）と消去ベリファイ（奇数列）を繰返して実施する。最終的に、消去ベリファイ（奇数列）にて、奇数列のワードライン上にあるフラッシュメモリセルの中で最もしきい値の高いフラッシュメモリセルのしきい値が、目標レベル以下であることを確認できた時点で、奇数列のワードライン上にあるフラッシュメモリセルに対する消去動作完了となる。
【００３５】
次に、偶数列のワードライン上にあるフラッシュメモリセルに対して、同様に消去動作（偶数列）と消去ベリファイ（偶数列）を繰返し実施する。最終的に、消去ベリファイ（偶数列）にて、偶数列のワードライン上にあるフラッシュメモリセルの中で最もしきい値の高いフラッシュメモリセルのしきい値が、目標レベル以下であることを確認できた時点で、偶数列のワードライン上にあるフラッシュメモリセルに対する消去動作完了となり、フラッシュメモリアレイ全体の消去動作完了となる。
【００３６】
このようにして、フラッシュメモリアレイの消去を行った場合、図３（Ａ）に示すように、従来に比べて消去後のしきい値分布を狭くできる。例えば、従来は消去後のしきい値として０〜２Ｖの範囲で分布していたものを、１〜２Ｖの範囲に分布を抑えることができるようになる。以上のように本実施の形態の消去方法によれば、過消去不良に対して十分なマージンを確保することができる。
【００３７】
次に、書込み動作に関して説明する。ビットラインＢＬ１（メモリセルのドレイン領域２）に正電圧（例えば５Ｖ）、奇数列のワードラインＷＬ（メモリセルの制御ゲート電極８）の中で、ビットラインＢＬ１との交差箇所のメモリセルＭＣ１１〜ＭＣ１ｎ−１にデータの書込みを実施するワードラインのみに書込み電圧（例えば１０Ｖ）、残りの奇数列のワードラインおよび偶数列の全てのワードラインＷＬ（メモリセルの制御ゲート電極８）に低電圧（例えば０Ｖ）、基板（図６のＰウェル領域１）とソースラインＳＬ（メモリセルのソース領域３）には低電圧（例えば０Ｖ）を与え、ある一定の期間（例えば１０μｓ）電圧を印加する。
【００３８】
この時、ビットラインＢＬ１上かつ書込み電圧を印加した奇数列のワードライン上にあるフラッシュメモリセルには、図６（Ｂ）に示すような書込み動作のストレスが印加されることとなる。このため、ドレインとソース間にオン電流が流れ、ドレイン近傍でホット・エレクトロンが発生し、浮遊ゲート電極６内に注入される。このように注入された電子により、チャネル領域４にチャネルを形成させるのに必要な制御ゲート電圧のしきい値が上昇する。
【００３９】
これに対して、他のビットライン上にあるフラッシュメモリセルおよびビットラインＢＬ１上かつ書込み電圧を印加していない奇数列のワードラインおよび全ての偶数列のワードライン上にあるフラッシュメモリセルには、前述したようなドレイン近傍でのホット・エレクトロンは発生しないため、浮遊ゲート電極６に電子は注入されない。以下ではこの動作のことを、書込み動作１（奇数列）と呼ぶ。
【００４０】
次に、ビットラインＢＬ１上かつ書込み電圧を印加した奇数列のワードライン上にあるフラッシュメモリセルに対して、しきい値のレベルを確認する。この確認とは、ビットラインＢＬ１上かつ書込み電圧を印加した奇数列のワードライン上にあるフラッシュメモリセルの中で最もしきい値の低いフラッシュメモリセルのしきい値が、ある目標レベル以上（例えば６Ｖ）であるかどうかを検知する動作のことである。以下ではこの動作のことを、書込みベリファイ１（奇数列）と呼ぶ。
【００４１】
この書込みベリファイ１（奇数列）にて、ビットラインＢＬ１上かつ書込み電圧を印加した奇数列のワードライン上にあるフラッシュメモリセルの中で最もしきい値の低いフラッシュメモリセルのしきい値が、目標レベル以上に達していない場合には、書込み動作１（奇数列）と書込みベリファイ１（奇数列）を繰返して実施する。最終的に、書込みベリファイ１（奇数列）にて、ビットラインＢＬ１上かつ書込み電圧を印加した奇数列のワードライン上にあるフラッシュメモリセルの中で最もしきい値の低いフラッシュメモリセルのしきい値が、目標レベル以上であることを確認できた時点で、ビットラインＢＬ１上かつ奇数列のワードライン上にある所望のフラッシュメモリセルに対する書込み動作１（奇数列）完了となる。
【００４２】
同様に、ビットラインＢＬ２〜ＢＬｍかつ奇数列のワードライン上にあるフラッシュメモリセルに対する書込みを順次実施することで、奇数列のワードライン上にある所望のフラッシュメモリセルに対する書込みが完了する。
【００４３】
次に、ビットラインＢＬ１上かつ偶数列のワードライン上にありデータの書込みを実施するフラッシュメモリセルに対して同様に、書込み動作１（偶数列）と書込みベリファイ１（偶数列）を繰返し実施する。最終的に、書込みベリファイ１（偶数列）にて、ビットラインＢＬ１上かつ書込み電圧を印加した偶数列のワードライン上にあるフラッシュメモリセルの中で最もしきい値の低いフラッシュメモリセルのしきい値が、目標レベル以上であることを確認できた時点で、ビットラインＢＬ１上かつ偶数列のワードライン上にある所望のフラッシュメモリセルに対する書込み動作１（偶数列）完了となる。
【００４４】
同様に、ビットラインＢＬ２〜ＢＬｍかつ偶数列のワードライン上にあるフラッシュメモリセルに対する書込みを順次実施することで、偶数列のワードライン上にある所望のフラッシュメモリセルに対する書込みが完了すると同時にフラッシュメモリアレイ全体の所望のフラッシュメモリセルに対する書込み動作完了となる。
【００４５】
このようにして、フラッシュメモリアレイの書込みを行った場合、図３（Ａ）に示すように、従来に比べて書込み後のしきい値分布を狭くできる。例えば、従来は書込み後のしきい値として６〜８Ｖの範囲で分布していたものを、６〜７Ｖの範囲に分布を抑えることができるようになる。以上のように本実施の形態の書込み方法によれば、書込み状態におけるフラッシュメモリセルの電荷保持信頼性を改善することができる。また、しきい値の分布を狭くできることで、消去後のしきい値の目標レベルと書込み後のしきい値の目標レベルをそれぞれ過消去不良の発生しない範囲内で下げることも可能となる。例えば、図３（Ｂ）に示すように、消去後のしきい値の目標レベルを２Ｖから１Ｖへ、書込み後のしきい値の目標レベルを６Ｖから５Ｖにできる。このことにより、書込み後のしきい値を５〜６Ｖの範囲にまで下げることが可能となり、更に書込み状態におけるフラッシュメモリセルの電荷保持信頼性を改善することができる。
【００４６】
また、本実施の形態の書換え方法によれば、従来に比べて書込み動作時もしくは消去動作時にトンネル酸化膜（ゲート絶縁膜５）を通過する電子の数を少なくできることにもなり、このことは、トンネル酸化膜の膜質劣化を抑制し、このトンネル酸化膜の膜質に起因する信頼性低下を改善することにもつながる。
【００４７】
（第２の実施の形態）
次に、本発明の第２の実施の形態におけるフラッシュメモリ装置の構成について、図４を参照して説明する。図４において、図１と同様のものには同一の符号を付し、説明を省略する。
【００４８】
本実施の形態のフラッシュメモリ装置は、フラッシュメモリセルアレイにおける、奇数列のワードライン（ＷＬ１，ＷＬ３，・・・，ＷＬｎ−１）と偶数列のワードライン（ＷＬ２，ＷＬ４，・・・，ＷＬｎ）に対して、それぞれ別々に電圧を印加することのできる回路と全てのワードラインに対して電圧を印加することのできる回路とを備えていることを特徴とする。
【００４９】
例えば、ワードラインデコーダ回路２１は、奇数列のワードラインにのみ電圧を印加するためのデコーダ回路２１ａと偶数列のワードラインにのみ電圧を印加するためのデコーダ回路２１ｂにより構成されており、それぞれを同時に駆動することもしくはそれぞれを別々に駆動することを可能とするために、前段に３段階のスイッチ回路であるモード切換え回路２４を備えた構成になっている。すなわち、モード切換え回路２４は、奇数列のワードラインにのみ電圧を印加するためのデコーダ回路２１ａおよび偶数列のワードラインにのみ電圧を印加するためのデコーダ回路２１ｂを同時に選択するモード１、奇数列のワードラインにのみ電圧を印加するためのデコーダ回路２１ａのみを選択するモード２、偶数列のワードラインにのみ電圧を印加するためのデコーダ回路２１ｂのみを選択するモード３の３つのモードを備えた回路であり、フラッシュメモリセルに対してデータの書換え動作（消去および書込み）を行う場合にのみ使用される。
【００５０】
以下、本実施の形態のフラッシュメモリアレイの駆動方法について、図５を参照して説明する。ここで図５では、消去動作に関してのみを示している。
【００５１】
まず、消去動作に関して説明する。全てのワードラインＷＬ（メモリセルの制御ゲート電極８）に負電圧（例えば−８Ｖ）、ソースラインＳＬ（メモリセルのソース領域３）に正電圧（例えば５Ｖ）、基板（図６のＰウェル領域１）には低電圧（例えば０Ｖ）を与え、ビットラインＢＬ（メモリセルのドレイン領域２）はフローティング状態（開放状態）に設定し、ある一定の期間（例えば１００ｍｓ）電圧を印加する。この消去動作後に、奇数列のワードライン上にあるフラッシュメモリセルに対する、消去ベリファイ（奇数列）と偶数列のワードライン上にあるフラッシュメモリセルに対する、消去ベリファイ（偶数列）を別々に実施する。この結果、奇数列、偶数列共に目標のしきい値レベルに達していない場合には、前記消去動作と消去ベリファイ（奇数列）と消去ベリファイ（偶数列）を繰返し実施する。また、奇数列のみ目標のしきい値レベルに達していない場合には、奇数列のワードライン上にあるフラッシュメモリセルに対してのみ、消去動作（奇数列）と消去ベリファイ（奇数列）を繰返し実施する。偶数列のみ目標のしきい値レベルに達していない場合には、偶数列のワードライン上にあるフラッシュメモリセルに対してのみ、消去動作（偶数列）と消去ベリファイ（偶数列）を繰返し実施する。最終的に奇数列、偶数列共に目標のしきい値レベルに達した時点で、消去動作完了となる。
【００５２】
このようにして、フラッシュメモリアレイの消去を行った場合、従来に比べて消去後のしきい値分布を狭くでき、上記第1の実施の形態における消去方法と同等の効果を得ることができる。更に、この第2の実施の形態における消去方法によれば、上記第１の実施の形態における消去方法に比べて、トータルの消去動作時間を短縮できる。
【００５３】
次に、書込み動作に関して説明する。ビットラインＢＬ１（メモリセルのドレイン領域２）に正電圧（例えば５Ｖ）、全てのワードラインＷＬ（メモリセルの制御ゲート電極８）の中で、ビットラインＢＬ１との交差箇所のメモリセルＭＣ１１〜ＭＣ１ｎにデータの書込みを実施するワードラインのみに書込み電圧（例えば１０Ｖ）、残りのワードライン（メモリセルの制御ゲート電極８）に低電圧（例えば０Ｖ）、基板（図６のＰウェル領域１）とソースラインＳＬ（メモリセルのソース領域３）には低電圧（例えば０Ｖ）を与え、ある一定の期間（例えば１０μｓ）電圧を印加することで、ビットラインＢＬ１上の所望のフラッシュメモリセルにデータの書込み動作１を実施する。
【００５４】
次に、ビットラインＢＬ１上かつ書込み電圧を印加した奇数列のワードライン上にあるフラッシュメモリセルに対する書込みベリファイ１（奇数列）とビットラインＢＬ１上かつ書込み電圧を印加した偶数列のワードライン上にあるフラッシュメモリセルに対する書込みベリファイ１（偶数列）を別々に実施する。
【００５５】
この結果、書込み電圧を印加したフラッシュメモリセルの中で最もしきい値の低いフラッシュメモリセルのしきい値が、ワードラインの奇数列、偶数列共に目標のしきい値レベルに達していない場合には、前記書込み動作１と書込みベリファイ１（奇数列）と書込みベリファイ１（偶数列）を繰返し実施する。
【００５６】
また、奇数列のみ目標のしきい値レベルに達していない場合には、奇数列のワードライン上にある所望のフラッシュメモリセルに対してのみ、書込み動作１（奇数列）と書込みベリファイ１（奇数列）を繰返し実施する。偶数列のみ目標のしきい値レベルに達していない場合には、偶数列のワードライン上にある所望のフラッシュメモリセルに対してのみ、書込み動作１（偶数列）と書込みベリファイ１（偶数列）を繰返し実施する。最終的に書込み電圧を印加したフラッシュメモリセルの中で最もしきい値の低いフラッシュメモリセルのしきい値が、ワードラインの奇数列、偶数列共に目標のしきい値レベルに達した時点で、ビットラインＢＬ１上のフラッシュメモリセルに対する書込み動作１完了となる。
【００５７】
同様に、ビットラインＢＬ２〜ＢＬｍ上にある所望のフラッシュメモリセルに対するデータの書込みを順次実施することで、フラッシュメモリアレイ全体の書込み動作完了となる。
【００５８】
このようにして、フラッシュメモリアレイの書込みを行った場合、従来に比べて消去後のしきい値分布を狭くでき、上記第1の実施の形態における書込み方法と同等の効果を得ることができる。更に、この第2の実施の形態における書込み方法によれば、上記第１の実施の形態における書込み方法に比べて、トータルの書込み動作時間を短縮できる。
【００５９】
よって、この第２の実施の形態における書換え方法によれば、上記第１の実施の形態における書換え方法と同等の効果を得ることができると共に、上記第１の実施の形態における書換え方法に比べて、トータルの書換え動作時間を短縮できる。
【００６０】
以上のように、本発明の第１、第２の実施の形態によれば、フラッシュメモリの製造工程で発生する書込み／消去特性差により発生する、書込み／消去後のしきい値分布ばらつきを、フラッシュメモリコアとしての面積の増大を抑えて、簡単に抑制することができる。よって、過消去不良に対して十分なマージンを確保することができると共に書込み状態におけるフラッシュメモリセルの電荷保持信頼性の改善、トンネル酸化膜の膜質に起因する信頼性低下を改善することにもつながる。
【産業上の利用可能性】
【００６１】
本発明にかかる不揮発性半導体記憶装置及びその駆動方法は、書込み及び消去後のしきい値分布ばらつきを簡単に抑制でき、フラッシュメモリ等に有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態におけるフラッシュメモリ装置の構成を示す簡単なブロック図
【図２】本発明の第１の実施の形態におけるフラッシュメモリアレイに対する消去動作を示すフロー図
【図３】本発明の第１の実施の形態におけるフラッシュメモリアレイに書込み及び消去を行った後のしきい値分布を示す概略図
【図４】本発明の第２の実施の形態におけるフラッシュメモリ装置の構成を示す簡単なブロック図
【図５】本発明の第２の実施の形態におけるフラッシュメモリアレイに対する消去動作を示すフロー図
【図６】フラッシュメモリセルの構造及び書込み／消去動作を説明するための断面構造を示す概略図
【図７】代表的なフラッシュメモリセルアレイの構成図
【図８】フラッシュメモリセルの平面設計図及び製造後におけるフラッシュメモリセルの平面図
【図９】図８のＡ−Ａ’に沿った断面部分のフラッシュメモリセルの製造工程を示す概略図
【図１０】図９における、ソース／ドレイン形成時の非対称性を示す概略図
【図１１】従来例におけるフラッシュメモリアレイに対する書込み及び消去動作を示すフロー図
【図１２】従来例によりフラッシュメモリアレイに書込み及び消去を行った後のしきい値分布を示す概略図
【符号の説明】
【００６３】
１    Ｐ型ウエル
２    ドレイン領域
３    ソース領域
４    チャネル領域
５    ゲート絶縁膜（トンネル酸化膜）
６    浮遊ゲート電極
７    層間絶縁膜
８    制御ゲート電極
９    素子分離領域
１０  ドレインコンタクト
２１  ワードラインデコーダ回路
２２  ビットラインデコーダ回路
２３  ソースライン選択回路
２４，２５  モード切換え回路
【図１】
2005166158.tif 000003
【図２】
2005166158.tif 000004
【図３】
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【図４】
2005166158.tif 000006
【図５】
2005166158.tif 000007
【図６】
2005166158.tif 000008
【図７】
2005166158.tif 000009
【図８】
2005166158.tif 000010
【図９】
2005166158.tif 000011
【図１０】
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【図１１】
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【図１２】
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