(57)【要約】【課題】  半導体集積回路において、外部からのノイズによる誤動作の低減を図る。【解決手段】  本発明は、電源端子Ｐｄｄと、接地端子Ｐｓｓと、その電源端子Ｐｄｄ及び接地端子Ｐｓｓから電源電位Ｖｄｄ及び接地電位Ｖｓｓが供給される内部回路１Ａ，１Ｂと、出力回路３１，３２と、を有した半導体集積回路であって、接地端子Ｐｓｓから引き出された専用接地線２２と、専用接地線２２と電源配線１０との間に接続された第１の容量素子Ｃ１と、電源端子Ｐｄｄから引き出された専用電源線１２と、専用電源線１２と接地配線２０との間に接続された第２の容量素子Ｃ２とを備えることを特徴とする。【選択図】  図１
2005302832.tif 000002
【特許請求の範囲】
【請求項１】
電源端子と、
接地端子と、
前記電源端子及び前記接地端子から電源電位及び接地電位が供給される内部回路と、
前記電源端子から電源配線を介して電源電位が供給され、入力端子又は出力端子に接続されたスイッチング素子と、
前記接地端子から引き出された専用接地線と、
前記専用接地線と前記電源配線との間に接続された容量素子と、を備えることを特徴とする半導体集積回路。
【請求項２】
電源端子と、
接地端子と、
前記電源端子及び前記接地端子から電源電位及び接地電位が供給される内部回路と、
前記接地端子から接地配線を介して接地電位が供給され、入力端子又は出力端子に接続されたスイッチング素子と、
前記電源端子から引き出された専用電源線と、
前記専用電源線と前記接地配線との間に接続された容量素子と、を備えることを特徴とする半導体集積回路。
【請求項３】
電源端子と、
接地端子と、
前記電源端子及び前記接地端子から電源電位及び接地電位が供給される内部回路と、
前記電源端子から電源配線を介して電源電位が供給され、入力端子又は出力端子に接続された第１のスイッチング素子と、
前記接地端子から引き出された専用接地線と、
前記専用接地線と前記電源配線との間に接続された第１の容量素子と、
前記接地端子から接地配線を介して接地電位が供給され、前記入力端子又は前記出力端子に接続された第２のスイッチング素子と、
前記電源端子から引き出された専用電源線と、
前記専用電源線と前記接地配線との間に接続された第２の容量素子と、を備えることを特徴とする半導体集積回路。
【請求項４】
前記容量素子は、ゲート容量素子であることを特徴とする請求項１または請求項２に記載の半導体集積回路。
【請求項５】
前記容量素子は、拡散容量素子であることを特徴とする請求項１または請求項２に記載の半導体集積回路。
【請求項６】
前記容量素子は、半導体基板上に第１の半導体電極が形成され、当該第１の半導体電極上に容量絶縁膜を介して第２の半導体電極が積層形成されて成ることを特徴とする請求項１または請求項２に記載の半導体集積回路。
【請求項７】
前記第１及び第２の容量素子は、ゲート容量素子であることを特徴とする請求項３記載の半導体集積回路。
【請求項８】
前記第１及び第２の容量素子は、拡散容量素子であることを特徴とする請求項３記載の半導体集積回路。
【請求項９】
前記第１及び第２の容量素子は、半導体基板上に第１の半導体電極が形成され、当該第１の半導体電極上に容量絶縁膜を介して第２の半導体電極が積層形成されて成ることを特徴とする請求項３に記載の半導体集積回路。
【請求項１０】
前記内部回路は、フラッシュメモリであることを特徴とする請求項１，２，３，４，５，６，７，８，９のうちいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、電源電位及び接地電位が供給される内部回路、及び入力回路もしくは出力回路を有した半導体集積回路に関する。
【背景技術】
【０００２】
従来より、複数の内部回路を同一の半導体基板上に形成して成る半導体集積回路として、例えばマイコンチップが知られている。半導体集積回路であるマイコンチップは、例えば、内部回路として、演算回路やフラッシュメモリ等の記憶回路を有している。
【０００３】
次に、このような従来例に係る半導体集積回路について、図面を参照して説明する。図５は、従来例に係る半導体集積回路を示す等価回路図である。また、図６は、図５の半導体集積回路の内部回路がフラッシュメモリである場合の、フラッシュメモリの構成例を示す回路図である。
【０００４】
図５に示すように、半導体集積回路の半導体基板２００上には、複数の内部回路１Ａ，１Ｂが形成されている。これらの内部回路のうち少なくとも１つの内部回路、例えば内部回路１Ａは、記憶回路であるフラッシュメモリであり、その他の１つの内部回路、例えば内部回路１Ｂは、演算回路である中央演算処理装置である。これらの内部回路１Ａ，１Ｂには、電源配線１１及び接地配線２１を介して、例えばパッド電極として形成された電源端子Ｐｄｄ及び接地端子Ｐｓｓから、電源電位Ｖｄｄ及び接地電位Ｖｓｓが供給されている。
【０００５】
また、半導体基板２００上には、スイッチング素子であるＰチャンネル型の出力トランジスタＭＰ１及びＮチャンネル型の出力トランジスタＭＮ１から成る出力回路３１が形成されている。ここで、出力トランジスタＭＰ１と出力トランジスタＭＮ１との間には、例えばパッド電極として形成された出力端子Ｐ１が接続されている。出力回路３１は、内部回路もしくはその他の外部回路からの出力信号を２値の離散信号として、出力端子Ｐ１から出力するものである。
【０００６】
同様に、半導体基板２００上には、スイッチング素子であるＰチャンネル型の出力トランジスタＭＰ２及びＮチャンネル型の出力トランジスタＭＮ２から成る出力回路３２が形成されている。ここで、出力トランジスタＭＰ２と出力トランジスタＭＮ２との間には、例えばパッド電極として形成された出力端子Ｐ２が接続されている。これらの出力回路３１及び３２には、電源配線１０及び接地配線２０を介して、電源端子Ｐｄｄ及び接地端子Ｐｓｓから、電源電位Ｖｄｄ及び接地電位Ｖｓｓが共通して供給されている。
【０００７】
しかしながら、半導体集積回路の外部からのノイズが、その内部に出力端子Ｐ１，Ｐ２を介して伝達されると、当該ノイズは、出力トランジスタＭＰ１，ＭＮ１，ＭＰ２，ＭＮ２を介して電源配線１０，１１もしくは接地配線２０，２１に伝わり、そのノイズに応じて、電源電位Ｖｄｄもしくは接地電位Ｖｓｓが揺さぶられる。そして、ノイズに応じて電源電位Ｖｄｄもしくは接地電位Ｖｓｓが揺さぶられることによって、電源電位Ｖｄｄ及び接地電位Ｖｓｓが供給される内部回路１Ａ，１Ｂ内のデータが反転してしまい、半導体集積回路に誤動作が生じていた。
【０００８】
ここで、内部回路１Ａがフラッシュメモリである場合において、上記誤動作が生じる仕組みを、図６のフラッシュメモリの構成例を示す回路図を参照して説明する。図６は、フラッシュメモリの構成要素のうち、その主要部を示している。
【０００９】
最初に、フラッシュメモリの構成例を説明する。図６に示すように、内部回路１Ａ、即ちフラッシュメモリは、メモリセルＭＣと、リファレンスセルＲＣと、電源電位Ｖｄｄ及び接地電位Ｖｓｓが供給されたコンパレータから成る読出し回路ＣＯＭＰを有している。
【００１０】
メモリセルＭＣは、浮遊ゲートを有するメモリトランジスタＭＴから成る。このメモリトランジスタＭＴは、浮遊ゲートの電荷蓄積状態に応じて、記憶状態「０」または「１」が記憶されている。この記憶状態は、演算回路等で用いられる２値のデータもしくはプログラムデータである。また、メモリトランジスタＭＴは、出力線６１を介して読出し回路ＣＯＭＰの入力端子と接続されている。このメモリトランジスタＭＴがオンされると、その記憶状態に応じて、出力線６１の電位が所定のハイレベル電位もしくはローレベル電位に設定される。
【００１１】
また、リファレンスセルＲＣは、同様に浮遊ゲートを有するリファレンストランジスタＲＴから成る。このリファレンストランジスタＲＴは、電源電位Ｖｄｄ及び接地電位Ｖｓｓと接続され、参照線６２を介して読出し回路ＣＯＭＰの参照端子と接続されている。
【００１２】
そして、読出し回路ＣＯＭＰは、出力線６１及び参照線６２の電位を比較し、例えば、出力線６１の電位が参照線６２の電位を超えない場合、このメモリセルの記憶状態は「０」であると判定し、電源電位Ｖｄｄ及び接地電位Ｖｓｓの供給により、記憶状態「０」を示す所定の電位を出力する。逆に、出力線６１の電位が参照線６２の電位を超える場合、このメモリセルの記憶状態は「１」であると判定し、電源電位Ｖｄｄ及び接地電位Ｖｓｓの供給により、記憶状態「１」を示す所定の電位を出力する。この出力信号は、例えば、図５の出力回路３１の出力トランジスタＭＰ１，ＭＮ１を介して出力端子Ｐ１から出力される。
【００１３】
ここで、半導体集積回路の外部からのノイズが、図５の出力回路３１，３２の出力端子Ｐ１，Ｐ２を介して半導体集積回路の内部へ伝達された場合、当該ノイズは、出力回路３１，３２の出力トランジスタＭＰ１，ＭＮ１，ＭＰ２，ＭＮ２を介して電源配線１０，１１もしくは接地配線２０，２１に伝わり、そのノイズに応じて、電源電位Ｖｄｄもしくは接地電位Ｖｓｓが揺さぶられる。
【００１４】
この場合、上記電源電位Ｖｄｄもしくは接地電位Ｖｓｓが供給される図６のフラッシュメモリのメモリセルＭＣ、リファレンスメモリＲＣ、もしくは読出し回路ＣＯＭＰのうち、少なくともいずれか１つにおいては、それらに供給されている当該電源電位Ｖｄｄもしくは接地電位Ｖｓｓの揺れの影響を受けて記憶状態が反転されてしまう。これにより、誤った記憶状態が出力され（即ちビット反転）、読み出すべきデータに誤りが生じ、半導体集積回路に誤動作（例えばプログラムの暴走等）が生じていた。
【００１５】
そこで、図５に示すように、各内部回路１Ａ，１Ｂ側の電源配線１１と接地配線２１との間に、容量素子ＣＡ，ＣＢをそれぞれ接続することにより、各内部回路１Ａ，１Ｂに対する電源電位Ｖｄｄ及び接地電位Ｖｓｓの揺れによる影響の抑止、即ちノイズ対策が試みられていた。
【００１６】
なお、関連する技術文献としては、以下の特許文献が挙げられる。
【特許文献１】特開２００１−１４８４７１号公報
【特許文献２】特開２００４−６６９１号公報
【特許文献３】特開平６−３３４４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上述した従来例に係る半導体集積回路における上記ノイズ対策は、内部回路１Ａ，１Ｂ単体に対するノイズ対策に限られていた。従って、内部回路１Ａ，１Ｂ単体に対するノイズ対策が講じられていたとしても、上記ノイズを起因とする電源電位Ｖｄｄもしくは接地電位Ｖｓｓの揺れによる影響が充分に除去されていなかった。結果として、上記ノイズ対策の実施にも関わらず、半導体集積回路の誤動作が生じていた。
【００１８】
そこで、本発明は、半導体集積回路において、外部からのノイズによる誤動作の低減を図る。
【課題を解決するための手段】
【００１９】
本発明の半導体集積回路は、上述の課題に鑑みて為されたものであり、電源端子と、接地端子と、その電源端子及び接地端子から電源電位及び接地電位が供給される内部回路と、電源端子から電源配線を介して電源電位が供給され、入力端子又は出力端子に接続されたスイッチング素子と、接地端子から引き出された専用接地線と、専用接地線と前記電源配線との間に接続された容量素子と、を備えることを特徴とする。
【００２０】
また、本発明の半導体集積回路は、電源端子と、接地端子と、その電源端子及び接地端子から電源電位及び接地電位が供給される内部回路と、接地端子から接地配線を介して接地電位が供給され、入力端子又は出力端子に接続されたスイッチング素子と、電源端子から引き出された専用電源線と、専用電源線と接地配線との間に接続された容量素子と、を備えることを特徴とする。
【００２１】
また、本発明の半導体集積回路は、電源端子と、接地端子と、その電源端子及び接地端子から電源電位及び接地電位が供給される内部回路と、電源端子から電源配線を介して電源電位が供給され、入力端子又は出力端子に接続された第１のスイッチング素子と、接地端子から引き出された専用接地線と、専用接地線と電源配線との間に接続された第１の容量素子と、接地端子から接地配線を介して接地電位が供給され、入力端子又は出力端子に接続された第２のスイッチング素子と、電源端子から引き出された専用電源線と、専用電源線と接地配線との間に接続された第２の容量素子とを備えることを特徴とする。
【００２２】
また、本発明の半導体集積回路は、上記構成に加えて、容量素子もしくは第１及び第２の容量素子が、ゲート容量素子であることを特徴とする。もしくは当該容量素子が、拡散容量素子であることを特徴とする。もしくは当該容量素子が、半導体基板上に第１の半導体電極が形成され、当該第１の半導体電極上に容量絶縁膜を介して第２の半導体電極が積層形成されて成ることを特徴とする。
【００２３】
また、本発明の半導体集積回路は、上記構成に加えて、内部回路が、フラッシュメモリであることを特徴とする。
【発明の効果】
【００２４】
本発明の半導体集積回路によれば、接地端子から延びる専用接地線と電源配線との間、もしくは電源端子から延びる専用電源線と接地配線との間に、容量素子を接続した。
【００２５】
これにより、半導体集積回路の外部からのノイズによる電源電位もしくは接地電位の揺れが低減されてビット反転が抑止される。即ち、従来例に係るノイズ対策を講じた半導体集積回路に比して、外部からのノイズに対する半導体集積回路の耐性を向上することが可能となる。結果として、半導体集積回路の誤動作が低減される。
【発明を実施するための最良の形態】
【００２６】
次に、本発明の実施形態について、図面を参照して説明する。なお、本実施形態に係る半導体集積回路は、例えばマイコンチップとして形成された半導体集積回路であるものとするが、その他の機能を有して形成された半導体集積回路であってもよい。
【００２７】
最初に、第１の実施形態に係る半導体集積回路について説明する。図１は、第１の実施形態に係る半導体集積回路を示す等価回路図である。なお、図１では、図５に示した従来例に係る半導体集積回路と同一の構成要素については、同一の符号を付して説明を行うものとする。
【００２８】
図１に示すように、本実施形態の半導体集積回路の半導体基板１００上には、複数の内部回路１Ａ，１Ｂが形成されている。これらの内部回路のうち少なくとも１つの内部回路、例えば内部回路１Ａは、記憶回路であるフラッシュメモリとして構成されている。この内部回路１Ａ、即ちフラッシュメモリは、例えば、図６に示したフラッシュメモリの構成例と同様にして構成されている。もしくは、当該内部回路１Ａは、図６に示したフラッシュメモリの構成例以外の構成を有するその他の記憶回路であってもよい。また、その他の１つの内部回路、例えば内部回路１Ｂは、演算回路である中央演算処理装置として構成されている。もしくは、内部回路１Ｂは、中央演算処理装置以外のその他の演算回路であってもよい。
【００２９】
これらの内部回路１Ａ，１Ｂには、電源配線１１及び接地配線２１を介して、例えばパッド電極として形成された電源端子Ｐｄｄ及び接地端子Ｐｓｓから、電源電位Ｖｄｄ及び接地電位Ｖｓｓが供給されている。なお、図１では、２つの内部回路１Ａ，１Ｂが図示されているが、本実施形態はこれには限定されない。例えば、１つの内部回路、もしくは３つ以上の内部回路が形成されていてもよい。この場合、少なくとも１つがフラッシュメモリ等の記憶回路であればよい。
【００３０】
また、半導体基板１００上には、スイッチング素子であるＰチャンネル型の出力トランジスタＭＰ１及びＮチャンネル型の出力トランジスタＭＮ１から成る出力回路３１が形成されている。ここで、出力トランジスタＭＰ１と出力トランジスタＭＮ１との間には、例えばパッド電極として形成された出力端子Ｐ１が接続されている。出力回路３１は、内部回路もしくはその他の外部回路からの出力信号を２値の離散信号として、出力端子Ｐ１から半導体集積回路の外部へ出力するものである。
【００３１】
同様に、半導体基板１００上には、スイッチング素子であるＰチャンネル型の出力トランジスタＭＰ２及びＮチャンネル型の出力トランジスタＭＮ２から成る出力回路３２が形成されている。ここで、出力トランジスタＭＰ２と出力トランジスタＭＮ２との間には、例えばパッド電極として形成された出力端子Ｐ２が接続されている。
【００３２】
これらの出力回路３１，３２には、電源配線１０及び接地配線２０を介して、電源端子Ｐｄｄ及び接地端子Ｐｓｓから、電源電位Ｖｄｄ及び接地電位Ｖｓｓが共通して供給されている。即ち、出力トランジスタＭＰ１，ＭＰ２には、電源端子Ｐｄｄから引き出された電源配線１０が接続されている。また、出力トランジスタＭＮ１，ＭＮ２には、接地端子Ｐｓｓから引き出された接地配線２０が接続されている。また、図１では、２つの出力回路３１，３２が図示されているが、これには限定されない。例えば、１つの出力回路、もしくは３つ以上の出力回路が形成されていてもよい。
【００３３】
さらに、図１に示すように、上記出力回路３１，３２が形成されたいずれの半導体集積回路においても、各内部回路１Ａ，１Ｂ側の電源配線１１と接地配線２１との間には、容量素子ＣＡ，ＣＢがそれぞれ接続されている。この容量素子ＣＡ，ＣＢは、図５の従来例に係る半導体集積回路に設けられているものと同様に、各内部回路１Ａ，１Ｂ単体に対して講じられたノイズ対策として、各内部回路１Ａ，１Ｂに対する電源電位及び接地電位の揺れによる影響を抑止する目的を有して形成されたものである。なお、本実施形態では、この従来例に係る容量素子ＣＡ，ＣＢの上記接続を省略してもよい。
【００３４】
本実施形態では、さらに上記構成に加えて、接地端子Ｐｓｓから、専用接地線２２が引き出されている。そして、この専用接地線２２と電源配線１０との間に、第１の容量素子Ｃ１が接続されている。また、電源端子Ｐｄｄから、専用電源線１２が引き出されている。そして、この専用電源線１２と接地線２０との間に、第２の容量素子Ｃ２が接続されている。第１及び第２の容量素子Ｃ１，Ｃ２の容量は、例えば、１００ｐＦ〜２００ｐＦ程度であることが好ましい。
【００３５】
これらの第１及び第２の容量素子Ｃ１，Ｃ２は、例えば、ゲート容量素子であることが好ましい。もしくは、第１及び第２の容量素子Ｃ１，Ｃ２は、ゲート容量素子以外のその他の容量素子であってもよい。例えば、第１及び第２の容量素子Ｃ１，Ｃ２は、拡散容量素子、もしくはポリシリコン等の２つの半導体電極と容量絶縁膜から成る容量素子であってもよい。
【００３６】
次に、図２に、第１及び第２の容量素子Ｃ１，Ｃ２の構成例を示す概略断面図を示す。第１及び第２の容量素子Ｃ１，Ｃ２が、ゲート容量素子である場合、当該容量素子は、例えば、図２（ａ）に示すように、Ｐ型の半導体基板４０上に、Ｎ型不純物がドーピングされたチャンネル領域４１ｃを挟んで、Ｎ＋型拡散層４１ｎが形成されている。Ｎ＋型拡散層４１ｎからは、端子ａが引き出されている。そして、チャンネル領域４１ｃ上には、絶縁膜を介してゲート電極４２が形成されている。ゲート電極４２からは、端子ｂが引き出されている。ここで、端子ａ，ｂは、専用接地線２２及び電源線１０、もしくは専用電源線１２及び接地線２０に接続される。そして、端子ａ，ｂに電位が加わると、チャンネル領域４１ｃとゲート電極４２との間に容量３３が存在する。
【００３７】
また、第１及び第２の容量素子Ｃ１，Ｃ２が、拡散容量素子である場合、当該容量素子は、例えば、図２（ｂ）に示すように、Ｐ型の半導体基板４０上に、Ｐ＋型拡散層４４ｐ及びＮ＋型拡散層４４ｎが、離間して形成されている。Ｐ＋型拡散層４４ｐからは端子ａが引き出されている。また、Ｎ＋型拡散層４４ｎからは、端子ｂが引き出されている。端子ａ，ｂは、専用接地線２２及び電源線１０、もしくは専用電源線１２及び接地線２０に接続される。そして、端子ａ，ｂに電位が加わると、Ｐ型の半導体基板４０とＮ＋型拡散層４４ｎとの間に容量４５が存在する。
【００３８】
また、第１及び第２の容量素子Ｃ１，Ｃ２が、ポリシリコン等の２つの半導体電極と容量絶縁膜から成る容量素子である場合、当該容量素子は、例えば、図２（ｃ）に示すように、絶縁膜４６が形成されたＰ型の半導体基板４０上に、例えばポリシリコン等の第１の半導体電極４７ａが形成されている。そして、第１の半導体電極４７ａ上には、容量絶縁膜４８を介して、第２の半導体電極４７ｂが形成されている。第１の半導体電極４７ａ及び第２の半導体電極４７ｂからは、それぞれ端子ａ，ｂが引き出されている。端子ａ，ｂは、専用接地線２２及び電源線１０、もしくは専用電源線１２及び接地線２０に接続される。そして、端子ａ，ｂに電位が加わると、第１の半導体電極４７ａと第２の半導体電極４７ｂとの間に容量が存在する。
【００３９】
なお、第１及び第２の容量素子Ｃ１，Ｃ２は、上述した構成例に限定されず、半導体基板上に形成可能であり、かつ容量素子として機能するものであれば、上記構成例以外の素子であってもよい。
【００４０】
上述したように、接地端子Ｐｓｓから引き出された専用接地線２２と電源配線１０との間、もしくは電源端子Ｐｄｄから引き出された専用電源線１２と接地線２０との間に、容量素子が接続されている。これにより、出力回路３１，３２に外部からノイズが印加された場合、当該ノイズによる電源電位Ｖｄｄ及び接地電位Ｖｓｓの揺れは、電源端子Ｐｄｄ及び接地端子Ｐｓｓと、出力回路３１，３２との間において、上記第１及び第２の容量素子Ｃ１，Ｃ２により除去される。即ち、内部回路１Ａ，１Ｂに接続された電源配線１１及び接地配線２１では、上記ノイズによる電源電位Ｖｄｄ及び接地電位Ｖｓｓの揺れは除去される。もしくは、上記揺れは、従来例に係る半導体集積回路に比して低減される。
【００４１】
このようにして、上記ノイズによる電源電位Ｖｄｄ及び接地電位Ｖｓｓの揺れが内部回路１Ａ，１Ｂ内に伝わることが抑止され、誤動作の発生が極力抑止される。内部回路１Ａがフラッシュメモリである場合には、その回路内での記憶状態が反転されて誤った記憶状態が出力されること（即ちビット反転）が抑止される。これにより、読み出すべきデータに誤りが生じて半導体集積回路に誤動作（例えばプログラムの暴走等）が生じることを極力抑止することが可能となる。
【００４２】
次に、第２の実施形態に係る半導体集積回路について説明する。図３は、第２の実施形態に係る半導体集積回路を示す等価回路図である。なお、図３では、図１に示した第１の実施形態に係る半導体集積回路と同一の構成要素については、同一の符号を付して説明を行うものとする。
【００４３】
本実施形態に係る半導体集積回路では、図３に示すように、出力回路３１，３２の替わりに、半導体集積回路に外部回路からの信号を入力する入力回路３１ｉ，３２ｉが形成されている。その他の構成については、図１に示した第１の実施形態に係る半導体集積回路の構成と同一の構成を有する。
【００４４】
各入力回路３１ｉ，３２ｉには、Ｐチャンネル型の入力トランジスタＭＰ１ｉ，ＭＰ２ｉ、及びＮチャンネル型の入力トランジスタＭＮ１ｉ，ＭＮ２ｉが形成されている。そして、上記入力トランジスタには、大電流の流入を抑止するためＰチャンネル型の保護トランジスタＨＰ１，ＨＰ２、及びＮチャンネル型の保護トランジスタＨＮ１，ＨＮ２が形成されている。保護トランジスタＨＰ１と保護トランジスタＨＮ１との間、及び保護トランジスタＨＰ２と保護トランジスタＨＮ２との間には、それぞれ、例えばパッド電極として形成された入力端子Ｐ１ｉ，Ｐ２ｉが接続されている。
【００４５】
これらの入力回路３１ｉ，３２ｉには、電源配線１０及び接地配線２０を介して、電源端子Ｐｄｄ及び接地端子Ｐｓｓから、電源電位Ｖｄｄ及び接地電位Ｖｓｓが共通して供給されている。即ち、入力トランジスタＭＰ１ｉ，ＭＰ２ｉには、電源端子Ｐｄｄから引き出された電源配線１０が接続されている。また、入力トランジスタＭＮ１ｉ，ＭＮ２ｉには、接地端子Ｐｓｓから引き出された接地配線２０が接続されている。また、図２では、２つの入力回路３１ｉ，３２ｉが図示されているが、これには限定されない。例えば、１つの入力回路、もしくは３つ以上の入力回路が形成されていてもよい。
【００４６】
本実施形態の半導体集積回路においても、第１の実施形態と同様に、接地端子Ｐｓｓから引き出された専用接地線２２と電源配線１０との間、もしくは電源端子Ｐｄｄから引き出された専用電源線１２と接地線２０との間に、第１及び第２の容量素子Ｃ１，Ｃ２が接続されている。これにより、入力回路３１ｉ，３２ｉに外部からノイズが印加された場合、当該ノイズによる電源電位Ｖｄｄ及び接地電位Ｖｓｓの揺れは、電源端子Ｐｄｄ及び接地端子Ｐｓｓと、入力回路３１ｉ，３２ｉとの間において、上記第１及び第２の容量素子Ｃ１，Ｃ２により除去される。即ち、内部回路１Ａ，１Ｂに接続された電源配線１１及び接地配線２１では、上記ノイズによる電源電位Ｖｄｄ及び接地電位Ｖｓｓの揺れは除去される。もしくは、上記揺れは、従来例に係る半導体集積回路に比して低減される。
【００４７】
このようにして、上記ノイズによる電源電位Ｖｄｄ及び接地電位Ｖｓｓの揺れが内部回路１Ａ，１Ｂ内に伝わることが抑止され、誤動作の発生が極力抑止される。内部回路１Ａがフラッシュメモリである場合には、その回路内での記憶状態が反転されて誤った記憶状態が出力されること（即ちビット反転）が抑止される。これにより、読み出すべきデータに誤りが生じて半導体集積回路に誤動作（例えばプログラムの暴走等）が生じることを極力抑止することが可能となる。
【００４８】
次に、第３の実施形態に係る半導体集積回路について説明する。図４は、第３の実施形態に係る半導体集積回路を示す等価回路図である。本実施形態に係る半導体集積回路では、図４に示すように、複数（例えば各２個）の電源端子Ｐｄｄ１，Ｐｄｄ２及び接地端子Ｐｓｓ１，Ｐｓｓ２が形成されている。その他の構成については、図１に示した第１の実施形態に係る半導体集積回路の構成と同一の構成を有する。また、図４では、図１に示した第１の実施形態に係る半導体集積回路と同一の構成要素については、同一の符号を付して説明を行うものとする。
【００４９】
なお、本実施形態に係る半導体集積回路では、出力回路３１，３２に替えて、図３に示した第２の実施形態に係る半導体集積回路の入力回路３１ｉ，３２ｉが形成されていてもよい。
【００５０】
本実施形態では、例えば、出力回路３１，３２と接続された電源配線１０は、第１の電源端子Ｐｄｄ１から引き出されて形成されている。また、内部回路１Ａ，１Ｂと接続された電源配線１１、及び第２の容量素子Ｃ２と接続された専用電源線１２は、第２の電源端子Ｐｄｄ２から引き出されて形成されている。そして、第１の電源端子Ｐｄｄ１と第２の電源端子Ｐｓｓ２とは、不図示のリードフレームのリード（点線参照）を介して接続されている。
【００５１】
同様に、出力端子Ｃ１，Ｃ２と接続された接地配線２０は、第１の接地端子Ｐｓｓ１から引き出されて形成されている。また、内部回路１Ａ，１Ｂと接続された接地端子２１、及び第１の容量素子Ｃ１と接続された専用接地線２２は、第２の接地端子Ｐｓｓ２から引き出されて形成されている。そして、第１の接地端子Ｐｓｓ１と第２の接地端子Ｐｓｓ２とは、不図示のリードフレームのリード（点線参照）を介して接続されている。
【００５２】
このように、リードフレームにより互いに接続される第１及び第２の電源端子Ｐｄｄ１，Ｐｄｄ２、及び第１及び第２の接地端子Ｐｓｓ１，Ｐｓｓ２が設けられることで、半導体集積回路は、大電流の供給に対応することが可能となる。即ち、大電流が供給された場合においても、係る半導体集積回路は、極力安定した状態で駆動することが可能となる。
【００５３】
なお、上述した第１、第２もしくは第３のいずれの実施形態に係る半導体集積回路では、接地端子Ｐｓｓ（もしくは第２の接地端子Ｐｓｓ２）から引き出された専用接地線２２と電源配線１０との間に第１の容量素子Ｃ１が接続されると共に、電源端子Ｐｄｄ（もしくは第２の電源端子Ｐｄｄ２）から引き出された専用電源線１２と接地線２０との間に第２の容量素子Ｃ２が接続されるものとしたが、本発明はこれに限定されない。即ち、本実施形態の半導体集積回路は、接地端子Ｐｓｓ（もしくは第２の接地端子Ｐｓｓ２）から引き出された専用接地線２２と電源配線１０との間に第１の容量素子Ｃ１が接続されており、電源端子Ｐｄｄ（もしくは第２の電源端子Ｐｄｄ２）から引き出された専用電源線１２と接地線２０との間には第２の容量素子Ｃ２が接続されていないものであってもよい。この場合、出力トランジスタＭＮ１，ＭＮ２、もしくは入力トランジスタＭＮ１ｉ，ＭＮ２ｉ及び保護トランジスタＨＮ１，ＨＮ２の形成は省略される。
【００５４】
もしくは、本実施形態の半導体集積回路では、接地端子Ｐｓｓ（もしくは第２の接地端子Ｐｓｓ２）から引き出された専用接地線２２と電源配線１０との間には第１の容量素子Ｃ１が接続されず、電源端子Ｐｄｄ（もしくは第２の電源端子Ｐｄｄ２）から引き出された専用電源線１２と接地線２０との間に第２の容量素子Ｃ２が接続されているものであってもよい。この場合、出力トランジスタＭＰ１，ＭＰ２、もしくは入力トランジスタＭＰ１ｉ，ＭＰ２ｉ及び保護トランジスタＨＰ１，ＨＰ２の形成は省略される。
【００５５】
なお、第１、第２、もしくは第３の実施形態において、電源電位Ｖｄｄは、接地電位Ｖｓｓに対して相対的に高電位であればよい。即ち、接地電位Ｖｓｓは、０Ｖに限られず、負電位であってもよい。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態に係る半導体集積回路を示す等価回路図である。
【図２】容量素子の構成例を示す概略断面図である。
【図３】本発明の第２の実施形態に係る半導体集積回路を示す等価回路図である。
【図４】本発明の第３の実施形態に係る半導体集積回路を示す等価回路図である。
【図５】従来例に係る半導体集積回路の等価回路図である。
【図６】フラッシュメモリの構成例を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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