(57)【要約】【課題】  ノイズなどの無効信号が入力されても誤動作出力を一定に抑える。【解決手段】  遅延回路１１は、入力信号ＡＩＮを遅延する。遅延回路１７は、入力信号ＢＩＮを遅延する。ＦＦ回路２６，２７は、遅延された入力信号ＡＩＮ，ＢＩＮの立ち上がりを検出し、出力信号ＵＰ＿Ｒ，ＤＯＷＮ＿Ｒを出力する。ＦＦ回路２８，２９は、遅延された入力信号ＡＩＮ，ＢＩＮの立ち下がりを検出し、出力信号ＵＰ＿Ｆ，ＤＯＷＮ＿Ｆを出力する。ＯＲ回路２３からは、遅延された入力信号ＡＩＮ，ＢＩＮの信号レベルが同じになったとき、ＦＦ回路２６〜２９をリセットするためのリセット信号Ｒｅｓｅｔが所定時間経過後に出力される。また、ＯＲ回路２３からは、入力信号ＡＩＮ，ＢＩＮの信号レベルが異なったとき、ＦＦ回路２６〜２９をリセット解除するためのリセット信号Ｒｅｓｅｔが出力される。【選択図】        図３
2005051693.tif 000002
【特許請求の範囲】
【請求項１】
信号レベルが第１のレベルと前記第１のレベルより高い第２のレベルとの間で変化する第１の入力信号と、信号レベルが第３のレベルと前記第３のレベルより高い第４のレベルとの間で変化する第２の入力信号との位相差を検出する位相差検出回路において、
前記第１の入力信号における前記第１のレベルから前記第２のレベルへの遷移を検出して第１の出力信号を出力し、前記第２の入力信号における前記第３のレベルから前記第４のレベルへの遷移を検出して第２の出力信号を出力する立ち上がり信号検出回路と、
前記第１の入力信号における前記第２のレベルから前記第１のレベルへの遷移を検出して第３の出力信号を出力し、前記第２の入力信号における前記第４のレベルから前記第３のレベルへの遷移を検出して第４の出力信号を出力する立ち下がり信号検出回路と、
前記第１の出力信号と前記第２の出力信号とが両方出力されたとき、または前記第３の出力信号と前記第４の出力信号とが両方出力されたとき、前記立ち上がり信号検出回路と前記立ち下がり信号検出回路とをリセットするためのリセット信号を出力するリセット回路と、
を有することを特徴とする位相差検出回路。
【請求項２】
前記第１の出力信号と前記第３の出力信号とをＯＲ演算する第１のＯＲ回路と、
前記第２の出力信号と前記第４の出力信号とをＯＲ演算する第２のＯＲ回路と、
前記第１のＯＲ回路の出力と前記第２のＯＲ回路の出力とに応じて電流を出力するチャージポンプと、
をさらに有することを特徴とする請求項１記載の位相差検出回路。
【請求項３】
前記チャージポンプは、ＣＭＯＳによって形成されることを特徴とする請求項２記載の位相差検出回路。
【請求項４】
前記第１の出力信号と前記第２の出力信号とに応じて電流を出力する第１のチャージポンプと、
前記第３の出力信号と前記第４の出力信号とに応じて電流を出力する第２のチャージポンプと、
をさらに有することを特徴とする請求項１記載の位相差検出回路。
【請求項５】
前記第１のチャージポンプと前記第２のチャージポンプは、ＣＭＯＳによって形成されることを特徴とする請求項４記載の位相差検出回路。
【請求項６】
信号レベルが第１のレベルと前記第１のレベルより高い第２のレベルとの間で変化する第１の入力信号と、信号レベルが第３のレベルと前記第３のレベルより高い第４のレベルとの間で変化する第２の入力信号との位相差を検出する位相差検出回路において、
前記第１の入力信号を遅延した第１の遅延信号を出力する第１の遅延回路と、
前記第２の入力信号を遅延した第２の遅延信号を出力する第２の遅延回路と、
前記第１の遅延信号における前記第１のレベルから前記第２のレベルへの遷移を検出して第１の出力信号を出力し、前記第２の遅延信号における前記第３のレベルから前記第４のレベルへの遷移を検出して第２の出力信号を出力する立ち上がり信号検出回路と、
前記第１の遅延信号における前記第２のレベルから前記第１のレベルへの遷移を検出して第３の出力信号を出力し、前記第２の遅延信号における前記第４のレベルから前記第３のレベルへの遷移を検出して第４の出力信号を出力する立ち下がり信号検出回路と、
前記第１の遅延信号と前記第２の遅延信号の信号レベルが同じになったとき、所定時間経過後に前記立ち上がり信号検出回路と前記立ち下がり信号検出回路とをリセットし、前記第１の入力信号と前記第２の入力信号との信号レベルが異なったとき前記リセットを解除するリセット回路と、
を有することを特徴とする位相差検出回路。
【請求項７】
前記第１の出力信号と前記第３の出力信号とをＯＲ演算する第１のＯＲ回路と、
前記第２の出力信号と前記第４の出力信号とをＯＲ演算する第２のＯＲ回路と、
前記第１のＯＲ回路の出力と前記第２のＯＲ回路の出力とに応じて電流を出力するチャージポンプと、
をさらに有することを特徴とする請求項６記載の位相差検出回路。
【請求項８】
前記チャージポンプは、ＣＭＯＳによって形成されることを特徴とする請求項７記載の位相差検出回路。
【請求項９】
前記第１の出力信号と前記第２の出力信号とに応じて電流を出力する第１のチャージポンプと、
前記第３の出力信号と前記第４の出力信号とに応じて電流を出力する第２のチャージポンプと、
をさらに有することを特徴とする請求項６記載の位相差検出回路。
【請求項１０】
前記第１のチャージポンプと前記第２のチャージポンプは、ＣＭＯＳによって形成されることを特徴とする請求項９記載の位相差検出回路。
【請求項１１】
情報が記録されたディスクへ光を照射すると共に、前記ディスクから反射された光を受光して第１のレベルと前記第１のレベルより高い第２のレベルとの間で変化する第１の信号と、信号レベルが第３のレベルと前記第３のレベルより高い第４のレベルとの間で変化する第２の信号とを生成する情報読み取り手段と、前記第１の信号と前記第２の信号との位相差を求めることによってトラッキング誤差を検出するトラッキング誤差検出手段と、前記トラッキング誤差検出手段により検出された前記トラッキング誤差に応じて前記情報読み取り手段をトラッキング制御する制御手段とを備えたディスク再生装置であって、
前記トラッキング誤差検出手段は、
前記第１の信号における前記第１のレベルから前記第２のレベルへの遷移を検出して第１の出力信号を出力し、前記第２の信号における前記第３のレベルから前記第４のレベルへの遷移を検出して第２の出力信号を出力する立ち上がり信号検出回路と、
前記第１の信号における前記第２のレベルから前記第１のレベルへの遷移を検出して第３の出力信号を出力し、前記第２の信号における前記第４のレベルから前記第３のレベルへの遷移を検出して第４の出力信号を出力する立ち下がり信号検出回路と、
前記第１の出力信号と前記第２の出力信号とが両方出力されたとき、または前記第３の出力信号と前記第４の出力信号とが両方出力されたとき、前記立ち上がり信号検出回路と前記立ち下がり信号検出回路とをリセットするためのリセット信号を出力するリセット回路と、
を有することを特徴とするディスク再生装置。
【請求項１２】
情報が記録されたディスクへ光を照射すると共に、前記ディスクから反射された光を受光して第１のレベルと前記第１のレベルより高い第２のレベルとの間で変化する第１の信号と、信号レベルが第３のレベルと前記第３のレベルより高い第４のレベルとの間で変化する第２の信号とを生成する情報読み取り手段と、前記第１の信号と前記第２の信号との位相差を求めることによってトラッキング誤差を検出するトラッキング誤差検出手段と、前記トラッキング誤差検出手段により検出された前記トラッキング誤差に応じて前記情報読み取り手段をトラッキング制御する制御手段とを備えたディスク再生装置であって、
前記トラッキング誤差検出手段は、
前記第１の信号を遅延した第１の遅延信号を出力する第１の遅延回路と、
前記第２の信号を遅延した第２の遅延信号を出力する第２の遅延回路と、
前記第１の遅延信号における前記第１のレベルから前記第２のレベルへの遷移を検出して第１の出力信号を出力し、前記第２の遅延信号における前記第３のレベルから前記第４のレベルへの遷移を検出して第２の出力信号を出力する立ち上がり信号検出回路と、
前記第１の遅延信号における前記第２のレベルから前記第１のレベルへの遷移を検出して第３の出力信号を出力し、前記第２の遅延信号における前記第４のレベルから前記第３のレベルへの遷移を検出して第４の出力信号を出力する立ち下がり信号検出回路と、
前記第１の遅延信号と前記第２の遅延信号の信号レベルが同じになったとき、所定時間経過後に前記立ち上がり信号検出回路と前記立ち下がり信号検出回路とをリセットし、前記第１の信号と前記第２の信号との信号レベルが異なったとき前記リセットを解除するリセット回路と、
を有することを特徴とするディスク再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は２つの入力信号の位相差を検出する位相差検出回路と、該位相差検出回路を含むディスク再生装置に関する。
【背景技術】
【０００２】
ＤＶＤ−ＲＯＭなどの光ディスク再生装置において、レーザを精度良くｐｉｔ列に照射させるトラッキングサーボ回路の方式にＤＰＤ（Differential Phase Detector）方式がある。これはディスク表面上から反射したレーザ光を分割された受光素子で受け、トラッキング誤差に応じてそれらの分割された受光素子から出力される信号間に位相差が生じることを利用し、その位相差の情報をフィードバックすることでトラッキング制御する方式である。
【０００３】
図８は、トラッキングサーボの処理の流れを示した図で、図９は、図８のトラッキング誤差検出ブロックの具体的回路図である。図８に示すように、光学ピックアップ１０１は、光ディスク１０２にレーザを照射し、反射したレーザ光を分割された受光部にて各受光部ごとにディスク読み取り信号へと変換してトラッキング誤差検出ブロック１０３に出力する。トラッキング誤差検出ブロック１０３は、光学ピックアップ１０１から受光部ごとに出力されたディスク読み取り信号間の位相差を抽出し、抽出した位相差をトラッキング誤差情報としてＤＳＰ（Digital Signal Processor）１０４に出力する。ＤＳＰ１０４は、トラッキング誤差情報から、光学ピックアップ１０１の位置を戻すための値を算出し、ピックアップアクチュエータ制御信号として光学ピックアップ１０１に出力する。
【０００４】
トラッキング誤差検出ブロック１０３は、図９に示すように、ＧＣＡ（Gain Control Amp）１１１ａ〜１１１ｄ、ＥＱ（Equalizer）１１２ａ〜１１２ｄ、ＨＰＦ（High Pass Filter）１１３ａ〜１１３ｄ、ＣＯＭＰ(Compare)１１４ａ〜１１４ｄ、位相差検出回路１１５ａ，１１５ｂ、加算回路１１６、およびＬＰＦ（Low Pass Filter）１１７から構成されている。また、図には、光学ピックアップ１０１の受光素子１１８が示してある。
【０００５】
受光素子１１８は、受光面が受光面Ａ〜Ｄと４分割されたフォトダイオードなどの４分割受光素子であり、ディスク面上から反射されたレーザ光を受光する。ＧＣＡ１１１ａ〜１１１ｄは、受光素子１１８によって受光されたデータ波形（アナログ信号）を増幅する。ＥＱ１１２ａ〜１１２ｄは、データ波形列に含まれる高周波信号成分を高域強調する。ＨＰＦ１１３ａ〜１１３ｄは、アナログ信号から低域成分を除去するハイパスフィルタである。ＣＯＭＰ１１４ａ〜１１４ｄは、アナログ信号を２値化する２値化回路である。位相差検出回路１１５ａ，１１５ｂは、２値化された信号間の位相差を検出し、その検出位相差に応じた信号を出力する回路である。加算回路１１６は、位相差検出回路１１５ａ，１１５ｂから出力される検出波形を加算する。ＬＰＦ１１７は、加算結果を積分するローパスフィルタである。
【０００６】
ところで、４分割された受光素子１１８から出力される信号は、図９の場合、ディスク品質によるピット深さのばらつきや受光素子とレンズとの相対位置ばらつきなどによる変動はありうるが、基本的に受光面Ａと受光面Ｄで同位相極性、受光面Ｂと受光面Ｃで同位相極性である。よって、Ａ−Ｂ間、Ｃ−Ｄ間において位相差を検出し、ＬＰＦ１１７の手前でそれらを加算する方式と、予め各々の信号をＡ＋Ｄ，Ｂ＋Ｃというように加算しておき、それらの間の位相差を検出する方式の２通りがある。図９は前者の例である。Ａ−Ｂ間の位相差検出回路１１５ａと、Ｃ−Ｄ間の位相差検出回路１１５ｂは、同じ回路構成となるので、以下、位相差検出回路１１５ａについて説明する。
【０００７】
図１０は、位相差検出回路の回路図である。図に示すように位相差検出回路１１５ａは、Ｅｘ（Exclusive）−ＯＲ回路１２１、ＦＦ（Ｄ−フリップフロップ）回路１２２、およびＡＮＤ回路１２３ａ，１２３ｂを有している。
【０００８】
Ｅｘ−ＯＲ回路１２１、ＦＦ回路１２２には、受光素子１１８の受光面Ａからの位相情報を示す入力信号ＡＩＮと、受光面Ｂからの位相情報を示す入力信号ＢＩＮが入力される。Ｅｘ−ＯＲ回路１２１は、入力信号ＡＩＮ，ＢＩＮが反転関係にあるとき、すなわち入力信号ＡＩＮと入力信号ＢＩＮ間に位相差が存在する間、Ｈ状態をＡＮＤ回路１２３ａ，１２３ｂに出力する。ＦＦ回路１２２は、入力信号ＡＩＮと入力信号ＢＩＮの前後関係を判定する機能を担っており、入力信号ＡＩＮが先に立ち上がればＱ端子がアクティブ、また入力信号ＢＩＮが先に立ち上がればＸＱ端子がアクティブとなることで、ＡＮＤ回路１２３ａ，１２３ｂのどちらをアクティブにするかを決定し、Ｅｘ−ＯＲ１２１の出力極性を決める。そして、図９で示した後段のＬＰＦ１１７へ、２つの入力信号ＡＩＮ，ＢＩＮ間における位相の差分量と、どちらが進んでいるかまたは遅れているかという、その極性の情報とを出力する。この図においては、入力信号ＡＩＮが入力信号ＢＩＮよりも進んでいる場合に出力信号ＵＰを、遅れている場合に出力信号ＤＯＷＮを出力するような極性を、例として挙げている。以降においても、この極性関係を基に説明する。なお、設計対象によってはこれらの出力極性がここで示す例と一致しない可能性があることは明らかである。
【０００９】
以下、タイミングチャートを用いて位相差検出回路１１５ａの動作を説明する。図１１は、図１０の位相差検出回路のタイミングチャートを示した図である。図に示すように、位相差検出回路１１５ａは、入力信号ＡＩＮに対して入力信号ＢＩＮの位相が遅れているとき、または入力信号ＡＩＮのみが入力されているとき、ＤＳＰ１０４に位相を進めるための制御を行わせるための出力信号ＵＰを出力する。また、入力信号ＡＩＮに対して入力信号ＢＩＮの位相が進んでいるとき、または入力信号ＢＩＮのみが入力されているとき、位相差検出回路１１５ａは、ＤＳＰ１０４に位相を遅らせるための制御を行わせるための出力信号ＤＯＷＮを出力する。
【００１０】
ところで、入力信号ＡＩＮ，ＢＩＮ間の位相差が微小である場合（レーザがトラッキングセンタ付近にある場合）、Ｅｘ−ＯＲ回路１２１を用いた回路構成だと図１１に示すように出力波形が潰れてしまう。そのため、トラッキングセンタ付近では、サーボが働かない不感帯領域（デッドゾーン）が生じてしまう。とくに、近年のＤＶＤなどの高倍速化や、次世代の光ディスクなどにおけるディスク動作の高線速度化においては、入力信号周期に対する不感帯領域がますます増大する傾向にある。
【００１１】
一方で、上記両出力信号ＵＰ，ＤＯＷＮにある一定期間の重なりを設けることで不感帯領域を解消した位相差検出回路が知られている（例えば、非特許文献１参照）。図１２は、位相差検出回路の他の例の回路図である。図に示す位相差検出回路は、ＦＦ回路１３１ａ，１３１ｂ、ＡＮＤ回路１３２、遅延回路１３３を有している。
【００１２】
ＦＦ回路１３１ａのＤ端子には、電源電圧（Ｈ状態）が入力される。ＦＦ回路１３１ａのＣＫ端子には、入力信号ＡＩＮが入力される。ＦＦ回路１３１ａのＲＳＴ端子には、遅延回路１３３から出力されるリセット信号Ｒｅｓｅｔが入力される。ＦＦ回路１３１ａのＱ端子からは、入力信号ＡＩＮが進んでいる場合の位相差情報である出力信号ＵＰが出力される。ＦＦ回路１３１ｂのＣＫ端子には、入力信号ＢＩＮが入力される。ＦＦ回路１３１ｂのＤ端子には、電源電圧（Ｈ状態）が入力される。ＦＦ回路１３１ｂのＲＳＴ端子には、遅延回路１３３から出力されるリセット信号Ｒｅｓｅｔが入力される。ＦＦ回路１３１ｂのＱ端子からは、入力信号ＢＩＮが進んでいる場合の位相差情報である出力信号ＤＯＷＮが出力される。
【００１３】
ＡＮＤ回路１３２は、ＦＦ回路１３１ａのＱ端子の出力と、ＦＦ回路１３１ｂのＱ端子の出力とのＡＮＤ演算を行い遅延回路１３３に出力する。遅延回路１３３は、ＡＮＤ回路１３２の出力を遅延してＦＦ回路１３１ａ，１３１ｂのＲＳＴ端子にリセット信号Ｒｅｓｅｔを出力する。
【００１４】
以下、タイミングチャートを用いて図１２の位相差検出回路の動作を説明する。図１３は、図１２の位相差検出回路のタイミングチャートを示した図である。図１２のＦＦ回路１３１ａは、図１３に示すように、入力信号ＡＩＮが入力されると出力信号ＵＰを出力する。ＦＦ回路１３１ｂは、入力信号ＢＩＮが入力されると出力信号ＤＯＷＮを出力する。
【００１５】
ＡＮＤ回路１３２は、ＦＦ回路１３１ａ，１３１ｂの両方から出力信号ＵＰ，ＤＯＷＮ（Ｈ状態）が出力されると、Ｈ状態のリセット信号Ｒｅｓｅｔを遅延回路１３３に出力する。遅延回路１３３は、リセット信号Ｒｅｓｅｔを遅延して、ＦＦ回路１３１ａ，１３１ｂのＲＳＴ端子に出力する。ＦＦ回路１３１ａ，１３１ｂは、ＲＳＴ端子に入力される信号を受けて、出力信号ＵＰ，ＤＯＷＮの出力をリセットする（Ｌ状態にする）。なお、図１３のＵＰ側位相差情報、ＤＯＷＮ側位相差情報は、入力信号ＡＩＮ，ＢＩＮの位相差である。
【００１６】
これによって、出力信号ＵＰ，ＤＯＷＮの出力（Ｈ状態の出力）が重なる期間は、遅延回路１３３で調整することが可能であり、図１３に示すように入力信号ＡＩＮ，ＢＩＮの位相差が微小なときでもＵＰ側位相差情報、ＤＯＷＮ側位相差情報の波形は潰れることなく出力でき、不感帯領域を解消することができる。
【００１７】
また、４分割受光素子から位相差パルスを得て、その位相差を記憶して遅延位相差パルスを出力し、この遅延位相差パルスと、無効信号の位相差とから補正パルスを生成して、トラッキング誤差信号を出力するトラッキング誤差信号検出装置がある（例えば、特許文献１参照）。さらに、受光素子の信号から第１、第２の位相差パルスを得て、一方を遅延素子で遅延させることによって検出幅に余裕を持たせたトラッキング誤差信号検出装置がある（例えば、特許文献２参照）。
【非特許文献１】Behzad Razavi著、黒田忠広訳、「アナログＣＭＯＳ集積回路の設計  応用編、丸善、２００３年３月、ｐ．６７１
【特許文献１】特開平８−２６３８５６号公報（第４頁、第３図）
【特許文献２】特開２００２−２３７０６２号公報（第４頁、第５図）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
従来ＤＰＤ方式のトラッキング誤差検出回路に用いられてきた図１０に示す位相差検出回路は、ディスク動作の高線速度化に伴って不感帯が現れてくる。図１２に示す位相検出回路は、この不感帯を解消するが、２つの入力信号（入力信号ＡＩＮ，ＢＩＮ）の一方にノイズなどの無効信号が乗ると、２つの入力信号間の前後関係が崩れ、誤動作をし続けるという問題点があった。
【００１９】
図１４は、図１２の位相差検出回路に無効信号が入力された場合のタイミングチャートを示した図である。図に示すように実際には入力信号ＡＩＮの位相の方が入力信号ＢＩＮの位相より進んでいるにもかかわらず、例えば、ノイズなどの無効信号が入力信号ＢＩＮに乗った場合、ＦＦ回路１３１ｂから出力信号ＤＯＷＮが出力されてしまう。その後は、入力信号ＢＩＮの位相が入力信号ＡＩＮの位相より進んでいると誤判定されることになる。
【００２０】
また、特許文献１のトラッキング誤差信号検出装置では、位相差を記憶するためのキャパシタを要するため面積が増大し、また充放電電流を高精度で制御する必要があり回路規模が大きくなるという問題点があった。
【００２１】
また、特許文献２のトラッキング誤差信号検出装置では、入力信号の一方を遅延素子によって遅延させるため、位相差検出範囲が正側と負側でアンバランスとなってしまい、不感帯を避けるため遅延時間を大きく取り過ぎると、入力信号間位相差が片側のみ回路の位相検出可能範囲を超えてしまいトラッキング誤差情報出力の対称性が損なわれる恐れがあるという問題点があった。
【００２２】
本発明はこのような点に鑑みてなされたものであり、不感帯を解消し、さらに誤動作出力を一定範囲内に抑えることができる位相差検出回路およびディスク再生装置を提供することを目的とする。
【００２３】
また、回路面積、回路規模の増大を抑えた位相差検出回路およびディスク再生装置を提供することを目的とする。
さらに、トラッキング誤差情報出力の対称性に影響を及ぼさない位相差検出回路およびディスク再生装置を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明では上記問題を解決するために、信号レベルが第１のレベルと前記第１のレベルより高い第２のレベルとの間で変化する第１の入力信号と、信号レベルが第３のレベルと前記第３のレベルより高い第４のレベルとの間で変化する第２の入力信号との位相差を検出する位相差検出回路において、前記第１の入力信号における前記第１のレベルから前記第２のレベルへの遷移を検出して第１の出力信号を出力し、前記第２の入力信号における前記第３のレベルから前記第４のレベルへの遷移を検出して第２の出力信号を出力する立ち上がり信号検出回路と、前記第１の入力信号における前記第２のレベルから前記第１のレベルへの遷移を検出して第３の出力信号を出力し、前記第２の入力信号における前記第４のレベルから前記第３のレベルへの遷移を検出して第４の出力信号を出力する立ち下がり信号検出回路と、前記第１の出力信号と前記第２の出力信号とが両方出力されたとき、または前記第３の出力信号と前記第４の出力信号とが両方出力されたとき、前記立ち上がり信号検出回路と前記立ち下がり信号検出回路とをリセットするためのリセット信号を出力するリセット回路と、を有することを特徴とする位相差検出回路が提供される。
【００２５】
このような位相差検出回路によれば、第１の入力信号と第２の入力信号の立ち上がりおよび立ち下がりを検出し、また第１の出力信号と第２の出力信号とが両方出力されたとき、または第３の出力信号と第４の出力信号とが両方出力されたとき立ち上がり信号検出回路と立ち下がり信号検出回路に遅延したリセット信号を出力する。
【００２６】
また本発明では、信号レベルが第１のレベルと前記第１のレベルより高い第２のレベルとの間で変化する第１の入力信号と、信号レベルが第３のレベルと前記第３のレベルより高い第４のレベルとの間で変化する第２の入力信号との位相差を検出する位相差検出回路において、前記第１の入力信号を遅延した第１の遅延信号を出力する第１の遅延回路と、前記第２の入力信号を遅延した第２の遅延信号を出力する第２の遅延回路と、前記第１の遅延信号における前記第１のレベルから前記第２のレベルへの遷移を検出して第１の出力信号を出力し、前記第２の遅延信号における前記第３のレベルから前記第４のレベルへの遷移を検出して第２の出力信号を出力する立ち上がり信号検出回路と、前記第１の遅延信号における前記第２のレベルから前記第１のレベルへの遷移を検出して第３の出力信号を出力し、前記第２の遅延信号における前記第４のレベルから前記第３のレベルへの遷移を検出して第４の出力信号を出力する立ち下がり信号検出回路と、前記第１の遅延信号と前記第２の遅延信号の信号レベルが同じになったとき、所定時間経過後に前記立ち上がり信号検出回路と前記立ち下がり信号検出回路とをリセットし、前記第１の入力信号と前記第２の入力信号との信号レベルが異なったとき前記リセットを解除するリセット回路と、を有することを特徴とする位相差検出回路が提供される。
【００２７】
このような位相差検出回路によれば、第１の遅延信号と第２の遅延信号の立ち上がりおよび立ち下がりを検出し、また第１の遅延信号と第２の遅延信号との信号レベルが同じになってから所定時間経過後に立ち上がり信号検出回路と立ち下がり信号検出回路とをリセットし、第１の入力信号と第２の入力信号との信号レベルが異なったときリセットを解除する。
【発明の効果】
【００２８】
本発明の位相差検出回路では、第１の入力信号と第２の入力信号の立ち上がりおよび立ち下がりを検出し、また第１の出力信号と第２の出力信号とが両方出力されたとき、または第３の出力信号と第４の出力信号とが両方出力されたとき立ち上がり信号検出回路と立ち下がり信号検出回路にリセット信号を遅延して出力するようにした。よって、不感帯が解消され、また第１の入力信号または第２の入力信号に無効信号が乗ってもその後に第１の出力信号と第２の出力信号とが両方出力されたとき、または第３の出力信号と第４の出力信号とが両方出力されたときに立ち上がり信号検出回路と立ち下がり信号検出回路はリセットされるので、誤動作出力を一定範囲内に抑えることができる。
【００２９】
また、信号を記憶しないのでキャパシタを必要とせず構成でき、さらに、充放電電流を高精度に制御する回路が不要なので、回路面積、回路規模を抑えることができる。
さらに、入力信号の一方を遅延させるのではなく、第１の出力信号および第２の出力信号、または第３の出力信号および第４の出力信号を同量遅延したリセット信号を出力するので、遅延によって位相検出範囲が偏るといった影響が現れることがない。
【００３０】
また本発明では、第１の遅延信号と第２の遅延信号の立ち上がりおよび立ち下がりを検出し、また第１の遅延信号と第２の遅延信号との信号レベルが同じになってから所定時間経過後に立ち上がり信号検出回路と立ち下がり信号検出回路とをリセットし、第１の入力信号と第２の入力信号との信号レベルが異なったときリセットを解除するようにした。よって、不感帯が解消され、また第１の入力信号または第２の入力信号に無効信号が乗ってもその後に第１の入力信号と第２の入力信号が同じ状態になるとリセットされるので、誤動作出力を一定範囲内に抑えることができる。
【００３１】
また、信号を記憶しないのでキャパシタを必要とせず構成でき、さらに、充放電電流を高精度に制御する回路が不要なので、回路面積、回路規模を抑えることができる。
さらに、入力信号の一方を遅延させるのではなく、第１の入力信号と第２の入力信号を共に遅延して立ち上がり信号検出回路と立ち下がり信号検出回路をリセットするので、遅延によって位相検出範囲が偏るといった影響が現れることがない。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の位相差検出回路を図面を参照して詳細に説明する。図１は、第１の実施の形態に係る位相差検出回路の回路図である。位相差検出回路には、入力信号ＡＩＮ，ＢＩＮが入力される。入力信号ＡＩＮ，ＢＩＮは、例えば、図９で説明した受光面が４分割された受光素子１１８からの出力信号である。位相差検出回路は、入力信号ＡＩＮ，ＢＩＮの位相差情報を得るための立ち上がりエッジ検出回路Ｅ１、立ち下がりエッジ検出回路Ｅ２、ノイズなどの無効信号による誤動作を一定範囲内に抑えるためのＯＲ回路６、遅延回路７を有している。立ち上がりエッジ検出回路Ｅ１は、ＦＦ回路１ａ，２ａ、ＡＮＤ回路３ａを有している。立ち下がりエッジ検出回路Ｅ２は、ＦＦ回路１ｂ，２ｂ，ＡＮＤ回路３ｂ、及びインバータ回路４，５を有している。
【００３３】
ＦＦ回路１ａのＣＫ端子には、入力信号ＡＩＮが入力される。ＦＦ回路１ａのＤ端子には、電源の一定電圧（Ｈ状態）が入力される。ＦＦ回路１ａのＱ端子からは、ＣＫ端子に入力される入力信号ＡＩＮの立ち上がりによって出力信号ＵＰ＿Ｒが出力される。ＦＦ回路１ａのＲＳＴ端子には、遅延回路７から出力されるリセット信号Ｒｅｓｅｔが入力される。ＲＳＴ端子にリセット信号Ｒｅｓｅｔが入力されると、出力信号ＵＰ＿Ｒはリセットされる。
【００３４】
ＦＦ回路２ａのＣＫ端子には、入力信号ＢＩＮが入力される。ＦＦ回路２ａのＤ端子には、電源の一定電圧（Ｈ状態）が入力される。ＦＦ回路２ａのＱ端子からは、ＣＫ端子に入力される入力信号ＢＩＮの立ち上がりによって出力信号ＤＯＷＮ＿Ｒが出力される。ＦＦ回路２ａのＲＳＴ端子には、遅延回路７から出力されるリセット信号Ｒｅｓｅｔが入力される。ＲＳＴ端子にリセット信号Ｒｅｓｅｔが入力されると、出力信号ＤＯＷＮ＿Ｒはリセットされる。
【００３５】
ＡＮＤ回路３ａには、ＦＦ回路１ａ，２ａから出力される出力信号ＵＰ＿Ｒ，ＤＯＷＮ＿Ｒが入力される。ＡＮＤ回路３ａは、出力信号ＵＰ＿Ｒ，ＤＯＷＮ＿ＲのＡＮＤ演算を行い、その結果をＯＲ回路６に出力する。
【００３６】
ＦＦ回路１ｂのＣＫ端子には、インバータ回路４を介して入力信号ＡＩＮが入力される。ＦＦ回路１ｂのＤ端子には、電源の一定電圧（Ｈ状態）が入力される。ＦＦ回路１ｂのＣＫ端子には、インバータ回路４によって反転された入力信号ＡＩＮが入力されるので、Ｑ端子からは、ＣＫ端子に入力される入力信号ＡＩＮの立ち下がりによって出力信号ＵＰ＿Ｆが出力される。ＦＦ回路１ｂのＲＳＴ端子には、遅延回路７から出力されるリセット信号Ｒｅｓｅｔが入力される。ＲＳＴ端子にリセット信号Ｒｅｓｅｔが入力されると、出力信号ＵＰ＿Ｆはリセットされる。
【００３７】
ＦＦ回路２ｂのＣＫ端子には、インバータ回路５を介して入力信号ＢＩＮが入力される。ＦＦ回路２ｂのＤ端子には、電源の一定電圧（Ｈ状態）が入力される。ＦＦ回路２ｂのＣＫ端子には、インバータ回路５によって反転された入力信号ＢＩＮが入力されるので、Ｑ端子からは、ＣＫ端子に入力される入力信号ＢＩＮの立ち下がりによって出力信号ＤＯＷＮ＿Ｆが出力される。ＦＦ回路２ｂのＲＳＴ端子には、遅延回路７から出力されるリセット信号Ｒｅｓｅｔが入力される。ＲＳＴ端子にリセット信号Ｒｅｓｅｔが入力されると、出力信号ＤＯＷＮ＿Ｆはリセットされる。
【００３８】
ＡＮＤ回路３ｂには、ＦＦ回路１ｂ，２ｂから出力される出力信号ＵＰ＿Ｆ，ＤＯＷＮ＿Ｆが入力される。ＡＮＤ回路３ｂは、出力信号ＵＰ＿Ｆ，ＤＯＷＮ＿ＦのＡＮＤ演算を行い、その結果をＯＲ回路６に出力する。
【００３９】
ＯＲ回路６は、ＡＮＤ回路３ａ，３ｂから出力される信号のＯＲ演算を行い、その結果を遅延回路７に出力する。遅延回路７は、ＯＲ回路６から出力される信号を遅延し、リセット信号ＲｅｓｅｔをＦＦ回路１ａ，２ａ，１ｂ，２ｂのＲＳＴ端子に出力する。
【００４０】
以下、タイミングチャートを用いて図１の位相差検出回路の動作を説明する。図２は、図１の位相差検出回路のタイミングチャートを示した図である。図２では、入力信号ＡＩＮの位相が入力信号ＢＩＮの位相より進んでいるとする。
【００４１】
立ち上がりエッジ検出回路Ｅ１は、入力信号ＡＩＮの立ち上がり（Ｌ状態からＨ状態への遷移）によって、Ｈ状態の出力信号ＵＰ＿Ｒを出力する。また、入力信号ＢＩＮの立ち上がりによって、Ｈ状態の出力信号ＤＯＷＮ＿Ｒを出力する。なお、入力信号ＡＩＮ，ＢＩＮの立ち上がりの差が位相差情報として得られ、入力信号ＡＩＮの立ち上がりが、入力信号ＢＩＮの立ち上がりより進んでいる場合は、ＵＰ側位相差情報として得られる。入力信号ＢＩＮの立ち上がりが、入力信号ＡＩＮの立ち上がりより進んでいる場合は、ＤＯＷＮ側位相差情報として得られる。
【００４２】
ＡＮＤ回路３ａは、出力信号ＵＰ＿Ｒ，ＤＯＷＮ＿Ｒが共に出力された場合、すなわち、入力信号ＡＩＮ，ＢＩＮが共に立ち上がった状態となった場合、ＯＲ回路６にＨ状態の信号を出力する。ＯＲ回路６は、Ｈ状態の信号を遅延回路７に出力する。遅延回路７は、入力されたＨ状態の信号を遅延したリセット信号ＲｅｓｅｔをＦＦ回路１ａ，２ａ，１ｂ，２ｂに出力する。ＦＦ回路１ａ，２ａ，１ｂ，２ｂは、出力信号ＵＰ＿Ｒ，ＤＯＷＮ＿Ｒ，ＵＰ＿Ｆ，ＤＯＷＮ＿Ｆの出力をリセットする。すなわち、入力信号ＡＩＮ，ＢＩＮの両方の立ち上がりから遅延回路７の遅延時間後にリセット信号Ｒｅｓｅｔが出力され、出力信号ＵＰ＿Ｒ，ＤＯＷＮ＿Ｒ，ＵＰ＿Ｆ，ＤＯＷＮ＿Ｆがリセットされる。
【００４３】
立ち下がりエッジ検出回路Ｅ２は、入力信号ＡＩＮの立ち下がり（Ｈ状態からＬ状態への遷移）によって、Ｈ状態の出力信号ＵＰ＿Ｆを出力する。また、入力信号ＢＩＮの立ち下がりによって、Ｈ状態の出力信号ＤＯＷＮ＿Ｆを出力する。なお、入力信号ＡＩＮ，ＢＩＮの立ち下がりの差が位相差情報として得られ、入力信号ＡＩＮの立ち下がりが、入力信号ＢＩＮの立ち下がりより進んでいる場合は、ＵＰ側位相差情報として得られる。入力信号ＢＩＮの立ち下がりが、入力信号ＡＩＮの立ち下がりより進んでいる場合は、ＤＯＷＮ側位相差情報として得られる。
【００４４】
ＡＮＤ回路３ｂは、出力信号ＵＰ＿Ｆ，ＤＯＷＮ＿Ｆが共に出力された場合、すなわち、入力信号ＡＩＮ，ＢＩＮが共に立ち下がった状態となった場合、ＯＲ回路６にＨ状態の信号を出力する。ＯＲ回路６は、Ｈ状態の信号を遅延回路７に出力する。遅延回路７は、入力されたＨ状態の信号を遅延したリセット信号ＲｅｓｅｔをＦＦ回路１ｂ，２ｂ，１ａ，２ａに出力する。ＦＦ回路１ｂ，２ｂ，１ａ，２ａは、出力信号ＵＰ＿Ｆ，ＤＯＷＮ＿Ｆ，ＵＰ＿Ｒ，ＤＯＷＮ＿Ｒの出力をリセットする。すなわち、入力信号ＡＩＮ，ＢＩＮの両方の立ち下がりから遅延回路７の遅延時間後にリセット信号Ｒｅｓｅｔが出力され、出力信号ＵＰ＿Ｆ，ＤＯＷＮ＿Ｆ，ＵＰ＿Ｒ，ＤＯＷＮ＿Ｒがリセットされる。
【００４５】
次に、図２に示すように、入力信号ＢＩＮにノイズなどの無効信号が乗った場合について説明する。入力信号ＢＩＮに乗った無効信号の立ち上がりによって、ＦＦ回路２ａから出力信号ＤＯＷＮ＿Ｒが出力される。よって実際は、入力信号ＡＩＮの位相が入力信号ＢＩＮの位相より進んでいるにもかかわらず入力信号ＢＩＮの入力を先に認識し、誤ってＤＯＷＮ側位相情報が得られてしまう。
【００４６】
その後、入力信号ＡＩＮの立ち上がりが入力されることによって、ＦＦ回路１ａから出力信号ＵＰ＿Ｒが出力され、リセット信号Ｒｅｓｅｔが出力される。これによって、ＤＯＷＮ側位相情報もリセットされる。しかし、その後の入力信号ＢＩＮの立ち上がりによって再び入力信号ＢＩＮの入力を先に認識し、出力信号ＤＯＷＮ＿Ｒが出力され、誤ったＤＯＷＮ側位相情報が得られてしまう。しかし、その後の入力信号ＡＩＮ，ＢＩＮの立ち下がりによって、立ち下がりエッジ検出回路Ｅ２からリセット信号Ｒｅｓｅｔが出力され、出力信号ＤＯＷＮ＿Ｒはリセットされる。これによって、ＤＯＷＮ側位相情報もリセットされる。その後は、入力信号ＡＩＮの立ち上がり、入力信号ＢＩＮの立ち上がりの順と正しく入力が認識され位相が検出できる。
【００４７】
このように、無効信号によって、入力信号の位相の検出順が逆転しても、その後の適正な入力信号ＡＩＮ，ＢＩＮの立ち下がりによってリセットをかけることにより、誤動作出力が、無効信号後の正常な入力信号のエッジからエッジの範囲内で収まり、正常な検出順に戻ることができる。
【００４８】
また、信号を記憶するという過程がないのでキャパシタを要することなく構成でき、さらに、充放電電流を高精度に制御する回路が不要なので、回路面積、回路規模を抑えることができる。
【００４９】
さらに、スタティックな回路で構成されているため動作が安定し、消費電流の抑制も期待できる。
次に、位相差検出回路の第２の実施の形態について説明する。第２の実施の形態では、第１の実施の形態に対し、入力信号が同じ状態のときリセット信号を出力するようにして、誤動作出力の出力範囲をより抑えるようになっている。図３は、第２の実施の形態に係る位相差検出回路の回路図である。図に示すように位相差検出回路は、遅延回路（図中ではＤＬ）１１，１４，１７，２０、ＡＮＤ回路１２，１３，１５，２１，２２、ＯＲ回路１６，１８，２３、ＮＯＲ回路１９、インバータ回路２４，２５、ＦＦ回路２６〜２９を有している。遅延回路１１と遅延回路１７は、同じ遅延時間を有するように設定される。遅延回路１４と遅延回路２０は、同じ遅延時間を有するように設定される。
【００５０】
遅延回路１１は、入力信号ＡＩＮが入力される。入力信号ＡＩＮは、例えば、図９で説明した受光面が４分割された受光素子１１８からの出力信号である。遅延回路１１は、入力信号ＡＩＮを遅延してＡＮＤ回路１２、ＯＲ回路１６、インバータ回路２４、およびＦＦ回路２６に出力する。ＡＮＤ回路１２には、入力信号ＡＩＮと、遅延回路１１によって遅延された入力信号ＡＩＮとが入力される。ＯＲ回路１６には、入力信号ＡＩＮと、遅延回路１１によって遅延された入力信号ＡＩＮが入力される。
【００５１】
入力信号ＡＩＮがＨ状態に立ち上がると、ＡＮＤ回路１２は、遅延回路１１の遅延時間分遅れて立ち上がりのＨ状態の信号を出力する。ＯＲ回路１６は、入力信号ＡＩＮのＨ状態の立ち上がりと同時にＨ状態の信号を出力する。入力信号ＡＩＮがＬ状態に立ち下がると、ＡＮＤ回路１２は、遅延回路１１に関係なく入力信号ＡＩＮのＬ状態の立ち下がりと同時にＬ状態の信号を出力する。ＯＲ回路１６は、遅延回路１１の遅延時間分遅れて立ち下がりのＬ状態の信号を出力する。こうすることで、ＡＮＤ回路１２の出力からは、入力信号ＡＩＮの立ち上がりエッジのみが遅延回路１１による遅延時間分遅れた信号を、ＯＲ回路１６の出力からは、入力信号ＡＩＮの立ち下がりエッジのみが遅延回路１１による遅延時間分遅れた信号を得ることができる。
【００５２】
遅延回路１７は、入力信号ＢＩＮが入力される。入力信号ＢＩＮは、例えば、図９で説明した受光面が４分割された受光素子１１８からの出力信号である。遅延回路１７は、入力信号ＢＩＮを遅延してＯＲ回路１８、ＡＮＤ回路２２、インバータ回路２５、およびＦＦ回路２７に出力する。ＡＮＤ回路２２には、入力信号ＢＩＮと、遅延回路１７によって遅延された入力信号ＢＩＮとが入力される。ＯＲ回路１８には、入力信号ＢＩＮと、遅延回路１７によって遅延された入力信号ＢＩＮが入力される。
【００５３】
入力信号ＢＩＮがＨ状態に立ち上がると、ＡＮＤ回路２２は、遅延回路１７の遅延時間分遅れて立ち上がりのＨ状態の信号を出力する。ＯＲ回路１８は、入力信号ＢＩＮのＨ状態の立ち上がりと同時にＨ状態の信号を出力する。入力信号ＢＩＮがＬ状態に立ち下がると、ＡＮＤ回路２２は、遅延回路１７に関係なく入力信号ＢＩＮのＬ状態の立ち下がりと同時にＬ状態の信号を出力する。ＯＲ回路１８は、遅延回路１１の遅延時間分遅れて立ち下がりのＬ状態の信号を出力する。こうすることで入力信号ＢＩＮについても入力信号ＡＩＮと同様に、ＡＮＤ回路２２の出力からは、入力信号ＢＩＮの立ち上がりエッジのみが遅延回路１７による遅延時間分遅れた信号を、ＯＲ回路１８の出力からは、入力信号ＢＩＮの立ち下がりエッジのみが遅延回路１７による遅延時間分遅れた信号を得ることができる。
【００５４】
ＡＮＤ回路１３は、ＡＮＤ回路１２，２２の出力に応じて、Ｈ，Ｌ状態の信号を出力する。よって、ＡＮＤ回路１３からは、入力信号ＡＩＮ，ＢＩＮが共に立ち上がった状態になってから遅延回路１１，１７の遅延時間後に立ち上がりのＨ状態の信号が出力される。また、入力信号ＡＩＮ，ＢＩＮの一方が立ち下がったとき、同時に立ち下がりのＬ状態の信号が出力される。
【００５５】
ＡＮＤ回路１３から出力される信号は、遅延回路１４、ＡＮＤ回路１５に出力される。遅延回路１４は、ＡＮＤ回路１３から出力される信号を遅延してＡＮＤ回路１５に出力する。よって、ＡＮＤ回路１５からは、ＡＮＤ回路１３から出力される立ち上がりエッジが、遅延回路１４の遅延時間分遅れて出力される。なお、ＡＮＤ回路１３からＬ状態が出力された場合は、ＡＮＤ回路１５からは、直ちにＬ状態が出力される。
【００５６】
ＮＯＲ回路１９は、ＯＲ回路１６，１８からＬ状態の信号が出力された場合、Ｈ状態の信号を出力する。よって、ＮＯＲ回路１９からは、入力信号ＡＩＮ，ＢＩＮが共に立ち下がった状態になってから遅延回路１１，１７の遅延時間後に立ち下がったことを示すＨ状態の信号が出力される。
【００５７】
ＮＯＲ回路１９から出力される信号は、遅延回路２０、ＡＮＤ回路２１に出力される。遅延回路２０は、ＮＯＲ回路１９から出力される信号を遅延してＡＮＤ回路２１に出力する。よって、ＡＮＤ回路２１からは、ＮＯＲ回路１９から出力されるＨ状態の信号が、遅延回路２０の遅延時間分遅れて出力される。なお、ＮＯＲ回路１９からＬ状態が出力された場合は、ＡＮＤ回路２１からは、直ちにＬ状態が出力される。
【００５８】
ＦＦ回路２６のＣＫ端子には、遅延回路１１により遅延された入力信号ＡＩＮが入力される。ＦＦ回路２７のＣＫ端子には、遅延回路１７により遅延された入力信号ＢＩＮが入力される。ＦＦ回路２６，２７のＤ端子には、電源の一定電圧（Ｈ状態）が入力される。ＦＦ回路２６は、遅延回路１１により遅延された入力信号ＡＩＮが立ち上がると、Ｑ端子からＨ状態の出力信号ＵＰ＿Ｒを出力する。ＦＦ回路２７は、遅延回路１７により遅延された入力信号ＢＩＮが立ち上がると、Ｑ端子からＨ状態の出力信号ＤＯＷＮ＿Ｒを出力する。ＦＦ回路２６，２７は、ＲＳＴ端子にリセット信号Ｒｅｓｅｔが入力されると、出力信号ＵＰ＿Ｒ，ＤＯＷＮ＿Ｒをリセットする。
【００５９】
ＦＦ回路２８のＣＫ端子には、遅延回路１１により遅延された入力信号ＡＩＮがインバータ回路２４を介して入力される。ＦＦ回路２９のＣＫ端子には、遅延回路１７により遅延された入力信号ＢＩＮがインバータ回路２５を介して入力される。ＦＦ回路２８，２９のＤ端子には、電源の一定電圧（Ｈ状態）が入力される。ＦＦ回路２８は、遅延回路１１により遅延された入力信号ＡＩＮが立ち下がると、Ｑ端子からＨ状態の出力信号ＵＰ＿Ｆを出力する。ＦＦ回路２９は、遅延回路１７により遅延された入力信号ＢＩＮが立ち下がると、Ｑ端子からＨ状態の出力信号ＤＯＷＮ＿Ｆを出力する。ＦＦ回路２８，２９は、ＲＳＴ端子にリセット信号Ｒｅｓｅｔが入力されると、出力信号ＵＰ＿Ｆ，ＤＯＷＮ＿Ｆをリセットする。
【００６０】
ＯＲ回路２３には、ＡＮＤ回路１５から出力される信号及びＡＮＤ回路２１から出力される信号が入力され、ＯＲ演算を行ってリセット信号ＲｅｓｅｔをＦＦ回路２６〜２９に出力する。
【００６１】
なお、ＦＦ回路２６〜２９は、ＲＳＴ端子に入力されるリセット信号Ｒｅｓｅｔのエッジ検出によって出力をリセットするのではなく、リセット信号Ｒｅｓｅｔがアクティブ（Ｈ状態）の間、出力をリセットし続ける回路とする。図４は、ＦＦ回路の回路図例である。図に示すように、ＦＦ回路は、アナログスイッチ３１，３５，３６，４０、インバータ回路３２，３４，３７，３８、ＮＡＮＤ回路３３，３９を有している。
【００６２】
ＲＳＴ端子に入力されるリセット信号Ｒｅｓｅｔは、インバータ回路３８を介してＮＡＮＤ回路３３，３９に入力される。よって、ＮＡＮＤ回路３３，３９は、ＲＳＴ端子にＬ状態（非アクティブ）のリセット信号Ｒｅｓｅｔが入力されると、他端に入力される信号状態を出力できる状態となる。ＲＳＴ端子にＨ状態（アクティブ）のリセット信号Ｒｅｓｅｔが入力されると、他端に入力される信号状態を出力できない状態となる。
【００６３】
ＣＫ端子に入力される信号は、アナログスイッチ３１，３５，３６，４０に入力される。アナログスイッチ３１，４０は、ＣＫ端子に入力される信号がＬ状態のときオンし、アナログスイッチ３５，３６は、ＣＫ端子に入力される信号がＨ状態のときオンする。アナログスイッチ３１は、Ｄ端子に入力される信号が入力され、ＮＡＮＤ回路３３に出力する。アナログスイッチ３６は、ＮＡＮＤ回路３３から出力される信号が入力され、インバータ回路３７に出力する。インバータ回路３７は、入力される信号を端子Ｑ、ＮＡＮＤ回路３９に出力する。アナログスイッチ３５は、ＮＡＮＤ回路３３から出力される信号がインバータ回路３４を介して入力され、ＮＡＮＤ回路３３に出力する。アナログスイッチ４０は、ＮＡＮＤ回路３９から出力される信号が入力され、インバータ回路３７に出力する。よって、ＲＳＴ端子にＨ状態のリセット信号Ｒｅｓｅｔが入力されている間、ＮＡＮＤ回路３３，３９からはＨ状態が出力され続け、ＣＫ端子に入力される信号がＨ，ＬのどちらであってもＱ端子からＬ状態の信号が出力され続ける。
【００６４】
以下、タイミングチャートを用いて図３の位相差検出回路の動作を説明する。図５は、図３の位相差検出回路のタイミングチャートを示した図である。図５では、入力信号ＡＩＮの位相が入力信号ＢＩＮの位相より進んでいるとする。また、図３の遅延回路１１，１７の遅延時間をｔ１、遅延回路１４，２０の遅延時間をｔ２とし、遅延回路１１から出力される遅延された入力信号ＡＩＮを信号ＡＤ、遅延回路１７から出力される遅延された入力信号ＢＩＮを信号ＢＤとする。また、動作説明を理解しやすくするために、図５内で示す遅延回路１１，１４，１７，２０以外の論理素子およびその配線経路については理想的なものであると考え、それらに起因する遅延時間は０であると仮定する。
【００６５】
入力信号ＡＩＮ，ＢＩＮが共にＬ状態から、入力信号ＡＩＮが立ち上がってＨ状態になると、ＯＲ回路１６の出力がＬ状態からＨ状態へ、ＮＯＲ回路１９の出力がＨ状態からＬ状態へと遷移し、それとともにＡＮＤ回路２１の出力もＨ状態からＬ状態へと遷移する。そして、ＯＲ回路２３の出力であるリセット信号ＲｅｓｅｔがＨ状態からＬ状態へと遷移し、ＦＦ回路２６〜２９がリセット解除される。このとき、入力信号ＡＩＮは、遅延回路１１によって時間ｔ１遅延された信号ＡＤとしてＦＦ回路２６，２８のＣＫ端子に出力されるが、ＯＲ回路１６〜ＮＯＲ回路１９〜ＡＮＤ回路２１〜ＯＲ回路２３までの経路においてその遅延時間が０であると仮定すると、ＦＦ回路２６，２８は、信号ＡＤの立ち上がりより時間ｔ１だけ早くリセットが解除される。また、ＦＦ回路２６のＣＫ端子に信号ＡＤの立ち上がりが入力されることで、出力信号ＵＰ＿Ｒがアクティブ状態へと遷移する。
【００６６】
その後、入力信号ＡＩＮ，ＢＩＮが共に立ち上がった状態になると、入力信号ＢＩＮの立ち上がりから遅延回路１７によって時間ｔ１遅れた信号ＢＤの立ち上がりをＦＦ回路２７のＣＫ端子で受けることで、ＤＯＷＮ＿Ｒ出力がアクティブ状態へと遷移する。またこの信号ＢＤの遷移によりＡＮＤ回路２２の出力がＬ状態からＨ状態へ、ＡＮＤ回路１３の出力がＬ状態からＨ状態へと遷移し、次にＡＮＤ回路１５の出力が遅延回路１４により時間ｔ２遅延されてＬ状態からＨ状態へと遷移する。そしてＯＲ回路２３の出力であるリセット信号Ｒｅｓｅｔは、Ｌ状態からＨ状態へと遷移し、ＦＦ回路２６〜２９はリセットされ、出力信号ＵＰ＿Ｒと出力信号ＤＯＷＮ＿Ｒは非アクティブ状態へと遷移する。このとき、リセット信号Ｒｅｓｅｔは、前述と同様に遅延回路以外の素子の遅延時間が０であると仮定すると、遅延回路１７，１４により入力信号ＢＩＮの立ち上がりから時間（ｔ１＋ｔ２）だけ遅延されてＨ状態へと遷移することで、出力信号ＵＰ＿Ｒと出力信号ＤＯＷＮ＿Ｒ出力は時間ｔ２だけアクティブ期間が重なり、入力信号ＡＩＮと入力信号ＢＩＮ間の位相差が極めて微小であっても両波形は潰れることなく安定して出力され、不感帯は解消されている。
【００６７】
その後、入力信号ＡＩＮが立ち下がってＬ状態になると、ＡＮＤ回路１２の出力がＨ状態からＬ状態へ、ＡＮＤ回路１３の出力がＨ状態からＬ状態へと遷移し、それとともにＡＮＤ回路１５の出力もＨ状態からＬ状態へと遷移する。そして、ＯＲ回路２３の出力であるリセット信号ＲｅｓｅｔがＨ状態からＬ状態へと遷移し、ＦＦ回路２６〜２９がリセット解除される。このとき、入力信号ＡＩＮは、遅延回路１１によって時間ｔ１遅延された信号ＡＤとしてＦＦ回路２６，２８のＣＫ端子に出力されるが、ＡＮＤ回路１２〜ＡＮＤ回路１３〜ＡＮＤ回路１５〜ＯＲ回路２３までの経路においてその遅延時間が０であると仮定すると、ＦＦ回路２６，２８は、信号ＡＤより時間ｔ１だけ早くリセットが解除される。また、ＦＦ回路２８のＣＫ端子に信号ＡＤの立ち下がりをインバータ回路２４によって反転された立ち上がり信号が入力されることで、出力信号ＵＰ＿Ｆがアクティブ状態へと遷移する。
【００６８】
その後、入力信号ＡＩＮ，ＢＩＮが共に立ち下がった状態になると、入力信号ＢＩＮの立ち下がりから遅延回路１７によって時間ｔ１遅れた信号ＢＤの立ち下がりをインバータ回路２５によって反転された立ち上がり信号がＦＦ回路２９のＣＫ端子に入力されることで、ＤＯＷＮ＿Ｆ出力がアクティブ状態へと遷移する。またこの信号ＢＤの遷移によりＯＲ回路１８の出力がＨ状態からＬ状態へ、ＮＯＲ回路１９の出力がＬ状態からＨ状態へと遷移し、次にＡＮＤ回路２１出力が遅延回路２０により時間ｔ２遅延されてＬ状態からＨ状態へと遷移する。そしてＯＲ回路２３は、Ｈ状態のリセット信号Ｒｅｓｅｔを出力し、ＦＦ回路２６〜２９はリセットされ、出力信号ＵＰ＿Ｆと出力信号ＤＯＷＮ＿Ｆは非アクティブ状態へと遷移する。このとき、リセット信号Ｒｅｓｅｔは、前述と同様に遅延回路以外の素子の遅延時間が０であると仮定すると、遅延回路１７，２０により入力信号ＢＩＮの立ち下がりから時間（ｔ１＋ｔ２）だけ遅延されてＨ状態へと遷移することで、出力信号ＵＰ＿Ｆと出力信号ＤＯＷＮ＿Ｆは時間ｔ２だけアクティブ期間が重なり、入力信号ＡＩＮと入力信号ＢＩＮ間の位相差が極めて微小であっても両波形は潰れることなく安定して出力され、不感帯は解消されている。
【００６９】
本例では入力信号ＡＩＮの位相が入力信号ＢＩＮに対して進んでいる場合を説明したが、入力信号ＢＩＮが入力信号ＡＩＮに対して進んでいる場合においても基本的な動作は変わらないことは、図を見れば明らかである。
【００７０】
次に、入力信号ＢＩＮにノイズなどの無効信号が乗った場合について説明する。図５に示すように、入力信号ＢＩＮに乗った無効信号が立ち上がると、ＯＲ回路１８の出力がＬ状態からＨ状態へ、ＮＯＲ回路１９の出力がＨ状態からＬ状態へ、ＡＮＤ回路２１の出力がＨ状態からＬ状態へ、ＯＲ回路２３の出力であるリセット信号ＲｅｓｅｔがＨ状態からＬ状態へと各々遷移し、ＦＦ回路２６〜２９のリセットが解除される。また、遅延回路１７から時間ｔ１遅延されて信号ＢＤが立ち上がる。これによって、ＦＦ回路２７から出力信号ＤＯＷＮ＿Ｒが出力され、誤ったＤＯＷＮ側位相差情報が出力され始める。
【００７１】
その後、無効信号による信号ＢＤが立ち下がると、ＦＦ回路２５からも誤った出力信号ＤＯＷＮ＿Ｆが出力され始める。しかしながらＮＯＲ回路１９からＨ状態の信号が出力され、その信号は、遅延回路２０によって時間ｔ２遅延され、ＡＮＤ回路２１からＯＲ回路２３に出力され、ＯＲ回路２３は、Ｈ状態のリセット信号ＲｅｓｅｔをＦＦ回路２６〜２９に出力し、出力信号ＤＯＷＮ＿Ｒ，ＤＯＷＮ＿Ｆをリセットする。すなわち、無効信号がなくなった後は、信号ＡＤ，ＢＤが同じ状態になることから時間ｔ２後にリセット信号Ｒｅｓｅｔが出力され、こうすることで誤動作出力の出力範囲を抑えることが可能になる。
【００７２】
次に遅延回路１１，１７の遅延時間ｔ１と遅延回路１４，２０の遅延時間ｔ２の設定について説明する。前述の図３回路例の動作説明時には、遅延回路以外の素子は全て理想的なものであり、その各遅延時間は０であると仮定していたが、当然ながら実際の回路においては有限の遅延時間が発生する。例えば入力信号ＡＩＮ，ＢＩＮが共にＬ状態から入力信号ＡＩＮのみが立ち上がる場合、ＵＰ＿Ｒ信号を出力するＦＦ回路２６のＲＳＴ端子入力信号ＲｅｓｅｔはＣＫ端子入力信号ＡＤよりも前述の理想状態では時間ｔ１分早く解除されるが、実素子ではリセット信号Ｒｅｓｅｔが解除されるタイミングは、ＯＲ回路１６〜ＮＯＲ回路１９〜ＡＮＤ回路２１〜ＯＲ回路２３と経る間の各素子による蓄積遅延時間分だけｔ１よりも短くなる。ここで遅延時間ｔ１は、信号ＡＤ，ＢＤの状態の一致期間の終了に対してリセット信号Ｒｅｓｅｔがどの程度早めにリセット解除状態へ戻るかを決めるものであるが、リセット信号Ｒｅｓｅｔが信号ＡＤ，ＢＤの次エッジにかからないぎりぎりのタイミングまでアクティブであることが望ましい（もしリセット信号Ｒｅｓｅｔが信号ＡＤ，ＢＤの次エッジまでかかってしまうと、ＦＦ回路２６〜２９はそのエッジを検出できなくなる）。また、各素子や電源電圧のばらつきで、その相対タイミングが変わってしまい、信号ＡＤ，ＢＤのエッジとリセット信号Ｒｅｓｅｔのアクティブ期間終了タイミングの前後関係が入れ替わってしまう恐れがある。これを防止するには、入力信号ＡＩＮ，ＢＩＮに対する信号ＡＤ，ＢＤまでの遅延時間を、リセット信号Ｒｅｓｅｔまでの遅延時間よりも若干大きくすればよい。すなわち、遅延時間ｔ１を、入力信号ＡＩＮおよび入力信号ＢＩＮ入力からリセット信号Ｒｅｓｅｔまでの最長パス（例えばＡＮＤ回路１２，１３，１５、ＯＲ回路２３の経路での遅延時間）に時間αを加算したダミー遅延回路による時間にすれば、素子や電源電圧のばらつきが起こったとしても、リセット信号Ｒｅｓｅｔは常に理想的なタイミングで終了させることが可能となる。
【００７３】
遅延時間ｔ２は、出力信号ＵＰ＿Ｒ，ＤＯＷＮ＿Ｒ，ＵＰ＿Ｆ，ＤＯＷＮ＿Ｆの重なり期間を決めるものであり、特に他の信号との前後関係が厳しく問われるものではない。しかし、遅延時間ｔ２を大きくするとノイズ入力時の誤出力期間が長くなるなど直接悪影響を及ぼすことや、位相検出範囲を狭めてしまうことなどから極力小さくするのが望ましい。ただし、非常に小さな値にしてしまうと、例えば、図５の出力信号ＤＯＷＮ＿Ｆのパルスが鋭くなりすぎ、後段に接続される回路の時定数などによってこのパルスが潰れてしまって正確な位相差を得ることができなくなる可能性がある。そのため、後段の回路を考慮して遅延時間ｔ２を決める必要がある。
【００７４】
このように、入力信号ＡＩＮ，ＢＩＮを遅延した信号ＡＤ，ＢＤが同じ信号状態になったとき、時間ｔ２後にリセット信号Ｒｅｓｅｔを出力し、ＦＦ回路２６〜２９の出力信号ＵＰ＿Ｒ，ＤＯＷＮ＿Ｒ，ＵＰ＿Ｆ，ＤＯＷＮ＿Ｆをリセットする。さらに、入力信号ＡＩＮ，ＢＩＮの信号状態が異なったとき、すなわち、ＦＦ回路２６〜２９に入力される信号ＡＤ，ＢＤが異なる信号状態となる時間直前に、リセット信号Ｒｅｓｅｔを解除する。これにより、誤動作出力の出力範囲をより抑えることができる。
【００７５】
また、信号を記憶するという過程がないのでキャパシタを要することなく構成でき、さらに、充放電電流を高精度に制御する回路が不要なので、回路面積、回路規模を抑えることができる。
【００７６】
また、入力信号ＡＩＮ，ＢＩＮを共に遅延し、誤動作出力の出力範囲を抑えるので、遅延回路によって位相検出範囲の対称性に影響が現れることがない。
さらに、スタティックな回路で構成されているため動作が安定し、消費電流の抑制も期待できる。
【００７７】
なお、無効信号の発生が少ない場合は、図１で示した位相差検出回路で対応できるが、チャタリングなど多くの無効信号が発生する場合はＤＰＤ回路の出力への影響を低減するために図3の位相差検出回路が有効である。
【００７８】
次に、図１，３に示した位相差検出回路の後段に接続される回路について説明する。位相差検出回路から出力される出力信号ＵＰ＿Ｒ，ＤＯＷＮ＿Ｒ，ＵＰ＿Ｆ，ＤＯＷＮ＿Ｆを図９に示すように電圧のまま加算しＬＰＦに出力することも可能であるが、電圧波形の高さを高精度で制御する必要がありＣＭＯＳ回路では困難である。よって、チャージポンプを用いて電流に変換して出力するようにする。なお、ＣＭＯＳ回路でのチャージポンプは現在広く回路方式が研究されており、高精度な電圧−電流変換が比較的実現可能である。図６は、位相差検出回路にチャージポンプを接続した回路図である。図６に示す、位相差検出回路４１は、図１または図３で示した位相差検出回路である。チャージポンプは、同じ電流値を出力する電流源４２ａ，４２ｂ、スイッチ素子４３ａ，４３ｂから構成されている。スイッチ素子４３ａ，４３ｂがオン・オフされることにより、電流源４２ａ、４２ｂの電流が抵抗Ｒ１，コンデンサＣ１によって構成されるＬＰＦに出力されるようになっている。スイッチ素子４３ａは、ＯＲ回路４４ａによってＯＲ演算された位相差検出回路の出力信号ＵＰ＿Ｒ，ＵＰ＿Ｆが入力されることによってオン・オフする。スイッチ素子４３ｂは、ＯＲ回路４４ｂによってＯＲ演算された位相差検出回路の出力信号ＤＯＷＮ＿Ｒ，ＤＯＷＮ＿Ｆが入力されることによってオン・オフする。
【００７９】
出力信号ＵＰ＿Ｒまたは出力信号ＵＰ＿Ｆが、出力信号ＤＯＷＮ＿Ｒまたは出力信号ＤＯＷＮ＿Ｆより先に出力されたとき、スイッチ素子４３ａがオンしＬＰＦに正の電流が流れる（ＬＰＦに電流が流れ込む）。その後出力信号ＤＯＷＮ＿Ｒまたは出力信号ＤＯＷＮ＿Ｆが出力されると、スイッチ素子４３ａ，４３ｂがオンし電流源４２ａ，４２ｂの電流が互いにキャンセルされ、ＬＰＦに流れる電流は０となる。逆に出力信号ＤＯＷＮ＿Ｒまたは出力信号ＤＯＷＮ＿Ｆが、出力信号ＵＰ＿Ｒまたは出力信号ＵＰ＿Ｆより先に出力されたとき、スイッチ素子４３ｂがオンしＬＰＦに負の電流が流れる（ＬＰＦから電流を吸い込む）。その後出力信号ＵＰ＿Ｒまたは出力信号ＵＰ＿Ｆが出力されると、スイッチ素子４３ａ，４３ｂがオンしＬＰＦに流れる電流は０となる。これによって、精度の高い位相差情報を容易に得ることができる。
【００８０】
図７は、位相差検出回路にチャージポンプを接続した他の例の回路図である。図６ではＵＰ＿ＲとＵＰ＿Ｆ、ＤＯＷＮ＿ＲとＤＯＷＮ＿Ｆの各演算をＯＲ回路を用いて行なわせていたが、ここではチャージポンプ出力電流を用いて演算させている。図７において、図６と同じものには同じ符号を付し、その説明を省略する。図に示すチャージポンプ５１ａ，５１ｂは、図６で示したチャージポンプと同じ回路構成を有している。チャージポンプ５１ａは、出力信号ＵＰ＿Ｒ，ＤＯＷＮ＿Ｒによってオン・オフし電流を出力する。チャージポンプ５１ｂは、出力信号ＵＰ＿Ｆ，ＤＯＷＮ＿Ｆによってオン・オフし電流を出力する。
【００８１】
出力信号ＵＰ＿Ｒが、出力信号ＤＯＷＮ＿Ｒより先に出力されたとき、チャージポンプ５１ａからＬＰＦに正の電流が流れる。その後出力信号ＤＯＷＮ＿Ｒが出力されると、ＬＰＦに流れる電流は０となる。出力信号ＤＯＷＮ＿Ｒが、出力信号ＵＰ＿Ｒより先に出力されたとき、チャージポンプ５１ａからＬＰＦに負の電流が流れる。その後出力信号ＵＰ＿Ｒが出力されると、ＬＰＦに流れる電流は０となる。同様に出力信号ＵＰ＿Ｆが、出力信号ＤＯＷＮ＿Ｆより先に出力されたとき、チャージポンプ５１ｂからＬＰＦに正の電流が流れる。その後出力信号ＤＯＷＮ＿Ｆが出力されると、ＬＰＦに流れる電流は０となる。出力信号ＤＯＷＮ＿Ｆが、出力信号ＵＰ＿Ｆより先に出力されたとき、チャージポンプ５１ｂＬＰＦに負の電流が流れる。その後出力信号ＵＰ＿Ｆが出力されると、ＬＰＦに流れる電流は０となる。これによって、精度の高い位相差情報を容易に得ることができる。
【図面の簡単な説明】
【００８２】
【図１】第１の実施の形態に係る位相差検出回路の回路図である。
【図２】図１の位相差検出回路のタイミングチャートを示した図である。
【図３】第２の実施の形態に係る位相差検出回路の回路図である。
【図４】ＦＦ回路の回路図例である。
【図５】図３の位相差検出回路のタイミングチャートを示した図である。
【図６】位相差検出回路にチャージポンプを接続した回路図である。
【図７】位相差検出回路にチャージポンプを接続した他の例の回路図である。
【図８】トラッキングサーボ回路の処理の流れを示した図である。
【図９】図８のトラッキング誤差検出ブロックの具体的回路図である。
【図１０】位相差検出回路の回路図である。
【図１１】図１０の位相差検出回路のタイミングチャートを示した図である。
【図１２】位相差検出回路の他の例の回路図である。
【図１３】図１２の位相差検出回路のタイミングチャートを示した図である。
【図１４】図１２の位相差検出回路に無効信号が入力された場合のタイミングチャートを示した図である。
【符号の説明】
【００８３】
１ａ，１ｂ，２ａ，２ｂ，２６〜２９……ＦＦ回路、３ａ，３ｂ，１２，１３，１５，２１，２２……ＡＮＤ回路、４，５，２４，２５，３２，３４，３７，３８……インバータ回路、６，１６，１８，２３，４４ａ，４４ｂ……ＯＲ回路、７，１１，１４，１７，２０……遅延回路、１９……ＮＯＲ回路、３１，３５，３６，４０……アナログスイッチ、３３，３９……ＮＡＮＤ回路、４１……位相差検出回路、４２ａ，４２ｂ……電流源、４３ａ，４３ｂ……スイッチ素子、５１ａ，５１ｂ……チャージポンプ、Ｅ１……立ち上がりエッジ検出回路、Ｅ２……立ち下がりエッジ検出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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