(57)【要約】  【課題】複数の電流セルアレイを備えるＤＡコンバータにおいて、全ての電流セルアレイの出力電流特性を一致させることができ、その変換精度を向上させることができるＤＡコンバータを提供する。  【解決手段】本発明のＤＡコンバータは、複数の電流セルアレイと、各々の電流セルアレイに供給する基準電流を発生する複数の電流源と、各々の電流セルアレイに供給する基準電流を発生する電流源を、複数の電流源の間で所定時間毎にローテーションするローテーション回路とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の電流セルアレイと、各々の前記電流セルアレイに供給する基準電流を発生する複数の電流源と、各々の前記電流セルアレイに供給する基準電流を発生する電流源を、複数の前記電流源の間で所定時間毎にローテーションするローテーション回路とを備えることを特徴とするＤＡコンバータ。
【請求項２】
前記ローテーション回路を介して、複数の前記電流源より供給される基準電流を変換して得られる、各々の前記電流セルアレイの有する複数の単位電流セルの電流を定義する電圧を平滑化する容量素子を備える請求項１に記載のＤＡコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電流セルアレイを備える電流セル型のＤＡ（デジタル／アナログ）コンバータに関するものである。
【背景技術】
【０００２】
電流セル型のＤＡコンバータは、各々所定電流を流す複数の単位電流セルを備えている。電流セル型のＤＡコンバータでは、デジタル入力コードに対応する所定数の単位電流セルがオンし、オンした所定数の単位電流セルから出力される電流が加算される。そして、その加算された合計電流を電圧に変換することによって、デジタル入力コードに対応するアナログ出力電圧が出力される。
【０００３】
図４に示すように、８ビットのＤＡコンバータの場合、通常、アレイ状に配置された２５５個の単位電流セルを備えている。また、図５に示すように、各々の単位電流セルは、例えば単位電流源のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）３２を備えており、オンした単位電流セルからは電流Ｉが出力される。すなわち、８ビットのＤＡコンバータからは、デジタル入力コードに応じて０〜２５５Ｉまでの電流が出力される。
【０００４】
ところで、２５５個の単位電流セルをアレイ状に配置すると、電流セルアレイのレイアウト面積はかなり大きくなる。そのため、例えば電流セルアレイの図４中右上に配置された単位電流セルと図４中左下に配置された単位電流セルとの間に、両者の間の距離に応じた性能差、特に、出力電流差が生じる。この性能差は、ＤＡコンバータのビット数が多くなるに従って、そのレイアウト面積が大きくなり、単位電流セル間の距離も長くなるため顕著になる。
【０００５】
これに対し、非特許文献１に示されているように、電流セルアレイを複数の電流セルアレイに分割することが提案されている。８ビットのＤＡコンバータの場合、図６に示すように、４個の６ビットの電流セルアレイＡ，Ｂ，Ｃ，Ｄを備える。そして、４個の６ビット電流セルアレイＡ，Ｂ，Ｃ，Ｄから出力される電流が加算され、その加算された合計電流Ｉｏｕｔを電圧に変換することによって、８ビットのＤＡコンバータが実現される。
【０００６】
各々の６ビット電流セルアレイＡ，Ｂ，Ｃ，Ｄは、６３個もしくは６４個の単位電流セルで構成される。このため、そのレイアウト面積は８ビットの電流セルアレイと比べて小さくなり、電流セルアレイに含まれる単位電流セル間の距離も短くなる。このため、単位電流セル間の性能差も小さくなり、変換精度を向上させることができる。しかし、非特許文献１の手法では、４個の６ビット電流セルアレイＡ，Ｂ，Ｃ，Ｄの間の性能差が問題となる。
【０００７】
図７に示すように、各々の６ビット電流セルアレイＡ，Ｂ，Ｃ，Ｄは、それぞれ６３個もしくは６４個の単位電流セルと、ダイオード接続された電圧発生源のＰＭＯＳ１２（１２ａ、１２ｂ、１２ｃ、１２ｄ）とを備えている。また、６ビット電流セルアレイＡ，Ｂ，Ｃ，Ｄの外部には、そのゲートに基準電圧Ｖｂが接続された電流源のＮＭＯＳ１６（１６ａ、１６ｂ、１６ｃ、１６ｄ）を備えている。ここで、電圧発生源ＰＭＯＳ１２および電流源ＮＭＯＳ１６は、単位電流セルの電流を制御する電流制御回路を構成する。
【０００８】
各々の単位電流セルにおいて、単位電流源のＰＭＯＳ３２から供給される電流は、スイッチとなる一対のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）３４ａ、３４ｂの状態に応じてグランド側もしくは出力線側に供給される。そして、各々の６ビット電流セルアレイＡ，Ｂ，Ｃ，Ｄにおいて、６３個もしくは６４個の単位電流セルから出力される電流が加算され、さらに４個の６ビット電流セルアレイＡ，Ｂ，Ｃ，Ｄから出力される電流が加算され、合計電流Ｉｏｕｔとして出力される。
【０００９】
各々の電流制御回路において、電流源ＮＭＯＳ１６は、各々対応する６ビット電流セルアレイＡ，Ｂ，Ｃ，Ｄに供給する基準電流Ｉ（ＩA、ＩB、ＩC、ＩD）を発生する。また、電圧発生源ＰＭＯＳ１２は、電流源ＮＭＯＳ１６より供給される基準電流Ｉを、各々対応する電流セルアレイＡ，Ｂ，Ｃ，Ｄ内の単位電流セルの電流を定義する電圧Ｖｇ（ＶｇＡ，ＶｇＢ，ＶｇＣ，ＶｇＤ）に変換するもので、６３個もしくは６４個の単位電流セルの単位電流源ＰＭＯＳ３２とともにカレントミラー回路を構成する。
【００１０】
各々の６ビット電流セルアレイＡ，Ｂ，Ｃ，Ｄにおいて、電流源ＮＭＯＳ１６より供給される基準電流Ｉ（ＩA、ＩB、ＩC、ＩD）は、電圧発生源ＰＭＯＳ１２によって電圧Ｖｇ（ＶｇＡ，ＶｇＢ，ＶｇＣ，ＶｇＤ）に変換され、カレントミラー回路を構成する６３個もしくは６４個の単位電流セルの単位電流源ＰＭＯＳ３２のゲートに供給される。従って、電流源ＮＭＯＳ１６より供給される電流Ｉに対応した電流が、各々の単位電流セルの単位電流源ＰＭＯＳ３２に供給される。
【００１１】
ここで、ＩA＝ＩB＝ＩC＝ＩDであれば、各々の６ビット電流セルアレイＡ，Ｂ，Ｃ，Ｄの単位電流セルから出力される電流は等しくなり、全ての６ビット電流セルアレイＡ，Ｂ，Ｃ，Ｄの性能が一致するため、その性能差は問題にならない。しかし、ＩA、ＩB、ＩC、ＩD間に差があると、図８のグラフに示すように、各々の６ビット電流セルアレイＡ，Ｂ，Ｃ，Ｄの出力電流特性は線形であっても、８ビットのＤＡコンバータとして、デジタル入力コードに対する出力電流特性は非線形となり、その変換精度は劣化する。
【００１２】
この場合、４個の電流源ＮＭＯＳ１６ａ、１６ｂ、１６ｃ、１６ｄの性能が一致するように、４個の電流源ＮＭＯＳ１６ａ、１６ｂ、１６ｃ、１６ｄを近接配置するなどのレイアウトの工夫が行われる。しかし、レイアウトの工夫だけでは、電流源ＮＭＯＳ１６ａ、１６ｂ、１６ｃ、１６ｄの性能を一致させるのは困難であり、そのためＤＡコンバータの変換精度が劣化するという問題があった。
【００１３】
【非特許文献１】Chi-Hung Lin and Klaas Bult、「A 10-b, 500-MSample/s CMOS DAC in 0.6 mm2」、IEEE JOURNAL OF SOLID-STATE CIRCUITS、１９９８年１２月、第３３巻、第１２号、ｐ．１９４８−１９５８
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、前記従来技術に基づく問題点を解消し、複数の電流セルアレイを備えるＤＡコンバータにおいて、全ての電流セルアレイの出力電流特性を一致させることができ、その変換精度を向上させることができるＤＡコンバータを提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明は、複数の電流セルアレイと、各々の前記電流セルアレイに供給する基準電流を発生する複数の電流源と、各々の前記電流セルアレイに供給する基準電流を発生する電流源を、複数の前記電流源の間で所定時間毎にローテーションするローテーション回路とを備えることを特徴とするＤＡコンバータを提供するものである。
【００１６】
ここで、前記ローテーション回路を介して、複数の前記電流源より供給される基準電流を変換して得られる、各々の前記電流セルアレイの有する複数の単位電流セルの電流を定義する電圧を平滑化する容量素子を備えるのが好ましい。
【発明の効果】
【００１７】
本発明によれば、ローテーション回路を設けることによって、全ての電流セルアレイの出力電流特性を一致させることができる。言い換えると、全ての電流セルアレイにわたって、全ての単位電流セルの電流を一致させることができるため、ＤＡコンバータの変換精度を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＤＡコンバータを詳細に説明する。
【００１９】
図１は、本発明のＤＡコンバータの内部構成を表す一実施形態の回路図である。同図に示すＤＡコンバータ１０は、その一部だけしか図示していないが、図７に示す従来の電流セル型のＤコンバータ３０において、さらにローテーション回路１４を備えるものである。すなわち、本実施形態のＤＡコンバータ１０は、電流セル型の４個の電流セルアレイＡ，Ｂ，Ｃ，Ｄと、ローテーション回路１４と、電流制御回路の電流源ＮＭＯＳ１６とを備えている。
【００２０】
なお、説明を簡単にするために、図１には、各々の電流セルアレイＡ，Ｂ，Ｃ，Ｄ内の電流制御回路の電圧発生源ＰＭＯＳ１２、ローテーション回路１４、および電流制御回路の電流源ＮＭＯＳ１６のみを示してある。
【００２１】
図７を参照して説明すると、各々の電流セルアレイＡ，Ｂ，Ｃ，Ｄは、６３個もしくは６４個の単位電流セルと、電流制御回路の電圧発生源ＰＭＯＳ１２とを備えている。各々の単位電流セルは、所定電流を供給する単位電流源ＰＭＯＳ３２と、この単位電流源ＰＭＯＳ３２より供給される電流をグランド側もしくは出力線側に切り替える一対のスイッチのＮＭＯＳ３４ａ、３４ｂとを備えている。
【００２２】
電流制御回路の電流源ＮＭＯＳ１６は、各々対応する６ビット電流セルアレイＡ，Ｂ，Ｃ，Ｄに供給する基準電流Ｉ（ＩA、ＩB、ＩC、ＩD）を発生する。また、電圧発生源ＰＭＯＳ１２は、６３個もしくは６４個の単位電流セルの単位電流源ＰＭＯＳ３２とともにカレントミラー回路を構成し、電流源ＮＭＯＳ１６より供給される基準電流Ｉを、各々対応する電流セルアレイＡ，Ｂ，Ｃ，Ｄ内の単位電流セルの電流を定義する電圧Ｖｇ（ＶｇＡ，ＶｇＢ，ＶｇＣ，ＶｇＤ）に変換する。
【００２３】
ローテーション回路１４は、各々の電流セルアレイＡ，Ｂ，Ｃ，Ｄの電圧発生源ＰＭＯＳ１２ａ、１２ｂ、１２ｃ、１２ｄに基準電流Ｉを供給する電流源を、電流源ＮＭＯＳ１６ａ、１６ｂ、１６ｃ、１６ｄの間で所定時間毎にローテーションするもので、各々の電流セルアレイＡ，Ｂ，Ｃ，Ｄに対応する４個のローテーションユニット１４ａ、１４ｂ、１４ｃ、１４ｄを備えている。
【００２４】
各々のローテーションユニット１４ａ、１４ｂ、１４ｃ、１４ｄは、４個のＮＭＯＳ１８，２０，２２，２４を備えている。ローテーションユニット１４ａのＮＭＯＳ１８，２０，２２，２４のドレインは、電圧発生源ＰＭＯＳ１２ａのドレインに接続され、そのゲートは、それぞれ制御信号φ１〜φ４に接続されている。また、ローテーションユニット１４ｂ、１４ｃ、１４ｄのＮＭＯＳ１８，２０，２２，２４についても同様である。
【００２５】
また、ローテーションユニット１４ａのＮＭＯＳ１８，２０，２２，２４のソースは、それぞれ電流源ＮＭＯＳ１６ａ、１６ｂ、１６ｃ、１６ｄのドレインに接続されている。同様に、ローテーションユニット１４ｂのＮＭＯＳ１８，２０，２２，２４のソースは、それぞれ電流源ＮＭＯＳ１６ｂ、１６ｃ、１６ｄ、１６ａのドレインに接続され、ローテーションユニット１４ｃのＮＭＯＳ１８，２０，２２，２４のソースは、それぞれ電流源ＮＭＯＳ１６ｃ、１６ｄ、１６ａ、１６ｂのドレインに接続され、ローテーションユニット１４ｄのＮＭＯＳ１８，２０，２２，２４のソースは、それぞれ電流源ＮＭＯＳ１６ｄ、１６ａ、１６ｂ、１６ｃのドレインに接続されている。
【００２６】
ローテーション回路１４において、制御信号φ１〜φ４は、図２のタイミングチャートに示すように、制御信号φ１〜φ４の順に、制御信号φ１〜φ４のうちの１つのみが所定の一定時間ずつ順次ハイレベルとなる。
【００２７】
制御信号φ１がハイレベルになると、全てのローテーションユニット１４ａ、１４ｂ、１４ｃ、１４ｄにおいてＮＭＯＳ１８のみがオンする。この場合、下記表１に示すように、電圧発生源ＰＭＯＳ１２ａには、ローテーション回路１４を介して、基準電流ＩAが電流源ＮＭＯＳ１６ａより供給される。同様に、電圧発生源ＰＭＯＳ１２ｂ、１２ｃ、１２ｄへは基準電流ＩB，ＩC，ＩDが、それぞれ電流源ＮＭＯＳ１６ｂ、１６ｃ、１６ｄより供給される。
【００２８】
以下同様に、制御信号φ２がハイレベルになると、全てのローテーションユニット１４ａ、１４ｂ、１４ｃ、１４ｄにおいてＮＭＯＳ２０のみがオンする。この場合、表１に示すように、電圧発生源ＰＭＯＳ１２ａには、ローテーション回路１４を介して、基準電流ＩBが電流源ＮＭＯＳ１６ｂより供給される。また、電圧発生源ＰＭＯＳ１２ｂ、１２ｃ、１２ｄへは基準電流ＩC，ＩD，ＩAが、それぞれ電流源ＮＭＯＳ１６ｃ、１６ｄ、１６ａより供給される。
【００２９】
制御信号φ３がハイレベルになると、全てのローテーションユニット１４ａ、１４ｂ、１４ｃ、１４ｄにおいてＮＭＯＳ２２のみがオンする。この場合、表１に示すように、電圧発生源ＰＭＯＳ１２ａには、ローテーション回路１４を介して、基準電流ＩCが電流源ＮＭＯＳ１６ｃより供給される。また、電圧発生源ＰＭＯＳ１２ｂ、１２ｃ、１２ｄへは基準電流ＩD，ＩA，ＩBが、それぞれ電流源ＮＭＯＳ１６ｄ、１６ａ、１６ｂより供給される。
【００３０】
制御信号φ４がハイレベルになると、全てのローテーションユニット１４ａ、１４ｂ、１４ｃ、１４ｄにおいてＮＭＯＳ２４のみがオンする。この場合、表１に示すように、電圧発生源ＰＭＯＳ１２ａには、ローテーション回路１４を介して、基準電流ＩDが電流源ＮＭＯＳ１６ｄより供給される。また、電圧発生源ＰＭＯＳ１２ｂ、１２ｃ、１２ｄへは基準電流ＩA，ＩB，ＩCが、それぞれ電流源ＮＭＯＳ１６ａ、１６ｂ、１６ｃより供給される。
【００３１】
【表１】
2005269324.tif 000003
【００３２】
前述のように、制御信号φ１〜φ４が所定の一定時間ずつ順次ハイレベルになると、例えば電圧発生源ＰＭＯＳ１２ａにより変換される電圧ＶｇＡは、図３のタイミングチャートに示すように、電流源ＮＭＯＳ１６ａより供給される基準電流ＩA，ＩB，ＩC，ＩDに対応した電圧となる。この電圧ＶｇＡは、６３個もしくは６４個の単位電流セルの単位電流源ＰＭＯＳ３２のゲート容量Ｃにより平滑化され、同タイミングチャートに点線で示す所定の一定電圧となる。
【００３３】
すなわち、電圧発生源ＰＭＯＳ１２ａに供給される電流は、前述の平滑化された電圧ＶｇＡによって決定される一定電流となる。この一定電流は、基準電流ＩA，ＩB，ＩC，ＩDの平均電流に近い値である。また、他の電圧発生源ＰＭＯＳ１２ｂ、１２ｃ、１２ｄにより変換される電圧ＶｇＢ，ＶｇＣ，ＶｇＤも同様にして平滑化され、電圧発生源ＰＭＯＳ１２ｂ、１２ｃ、１２ｄに供給される電流も、平滑化された電圧ＶｇＢ，ＶｇＣ，ＶｇＤによって決定される一定電流となる。
【００３４】
従って、ローテーション回路１４を設けることによって、全ての電流セルアレイＡ，Ｂ，Ｃ，Ｄにわたって、全ての単位電流セルから出力される電流Ｉは、電圧発生源ＰＭＯＳ１２に供給される前述の一定電流に対応する電流となる。このため、全ての電流セルアレイＡ，Ｂ，Ｃ，Ｄの出力電流特性を一致させることができ、ＤＡコンバータ１０の変換精度を向上させることができる。
【００３５】
なお、単位電流源、電圧発生源をＰＭＯＳ、スイッチ、ローテーションユニットおよび電流源をＮＭＯＳで構成する例を挙げて説明したが、これに限定されず、ＰＭＯＳおよびＮＭＯＳのどちらを使用して構成してもよい。また、ＤＡコンバータのデジタル入力コードのビット数や、電流セルアレイの分割個数およびそのデジタル入力コードのビット数、各信号の極性などは適宜変更することができる。
【００３６】
また、単位電流セル、電流セルアレイ、ローテーション回路、電流制御回路の電圧発生源および電流源などの具体的な回路構成も何ら限定されず、同様の機能を実現する他の回路構成のものを使用することも可能である。また、電圧発生源により変換される電圧Ｖｇを平滑化する容量素子は、上記実施形態のように、これに接続される単位電流セルの電流源のゲート容量を利用するのではなく、別途容量素子を設けてもよい。
【００３７】
本発明は、基本的に以上のようなものである。
以上、本発明のＤＡコンバータについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００３８】
【図１】本発明のＤＡコンバータの内部構成の一部を表す一実施形態の回路図である。
【図２】制御信号φ１〜φ４の動作を表すタイミングチャートである。
【図３】制御信号ＶｇＡの動作を概念的に表すタイミングチャートである。
【図４】８ビットのＤＡコンバータの電流セルアレイを表す概念図である。
【図５】単位電流セルの電流源を表す回路図である。
【図６】４個の６ビットの電流セルアレイからなる８ビットのＤＡコンバータを表すブロック図である。
【図７】図６に示すＤＡコンバータの内部構成を表す概略回路図である。
【図８】図６および図７に示すＤＡコンバータの出力電流特性を表すグラフである。
【符号の説明】
【００３９】
１０，３０  ＤＡコンバータ
１２  電圧発生源
１２ａ、１２ｂ、１２ｃ、１２ｄ、３２  Ｐ型ＭＯＳトランジスタ
１４  ローテーション回路
１４ａ、１４ｂ、１４ｃ、１４ｄ  ローテーションユニット
１６  電流源
１６ａ、１６ｂ、１６ｃ、１６ｄ、１８、２０、２２、２４、３４ａ、３４ｂ  Ｎ型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005269324.tif 000008
【図６】
2005269324.tif 000009
【図７】
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【図８】
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