(57)【要約】  【課題】不揮発相変化メモリにおいては、相変化部の抵抗変化を利用して情報を記録する。相変化部にジュール熱を発生させ、特定の温度に保持すると低抵抗状態となるが、このときに定電圧源を用いると、相変化部をの抵抗化と同時に大電流が流れるため、試料が過熱され、高抵抗状態となる。このために、相変化部の低抵抗化を安定して行うことが困難となる。  【解決手段】ＭＩＳＦＥＴをメモリセル選択用トランジスタQMのゲート電圧を制御し、低抵抗状態にするときには中間状態の電圧を印可することで、試料に印可される最大電流量を制限する。  【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のワード線と、前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記情報記憶部に異なる抵抗値を記憶するために前記選択素子を用いてデータ書込を行う時に前記情報記憶部に記憶する抵抗値の状態に応じて前記選択素子に流れる電流を変化させることを特徴とする半導体記憶装置。
【請求項２】
前記情報記憶部が、第１の電極層と、加熱により結晶状態と非結晶状態に変化することにより抵抗値が変化する相変化材料層と、第２の電極層からなる積層物であることを特徴とする請求項１に記載された半導体記憶装置。
【請求項３】
前記相変化材料層が少なくともTeを含有する材料であることを特徴とする請求項２に記載された半導体記憶装置。
【請求項４】
前記選択素子がＭＩＳ型トランジスタからなることを特徴とする請求項１に記載された半導体記憶装置。
【請求項５】
前記選択素子がバイポーラ型トランジスタからなることを特徴とする請求項１に記載された半導体記憶装置。
【請求項６】
前記選択素子が接合からなることを特徴とする請求項１に記載された半導体記憶装置。
【請求項７】
前記情報記憶部が接地電極と選択素子の間に配置されていることを特徴とする請求項１から６のいずれかに記載された半導体記憶装置。
【請求項８】
前記選択素子が接地電極と情報記憶部の間に配置されていることを特徴とする請求項１から６のいずれかに記載された半導体記憶装置。
【請求項９】
複数のワード線と、前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記情報記憶部に異なる抵抗値を記憶するために前記情報記憶部に記憶する抵抗値の状態に応じて前記選択素子を用いて前記記憶部にデータ書込を行う時に前記選択素子に流れる電流を制御するために前記選択素子につながるワード電圧を３値に制御することを特徴とする半導体記憶装置。
【請求項１０】
前記情報記憶部が、第１の電極層と、加熱により結晶状態と非結晶状態に変化することにより抵抗値が変化する相変化材料層と、第２の電極層からなる積層物であることを特徴とする請求項９に記載された半導体記憶装置。
【請求項１１】
前記相変化材料層が少なくともTeを含有する材料であることを特徴とする請求項１０に記載された半導体記憶装置。
【請求項１２】
前記選択素子がＭＩＳ型トランジスタからなることを特徴とする請求項９に記載された半導体記憶装置。
【請求項１３】
前記選択素子がバイポーラ型トランジスタからなることを特徴とする請求項９に記載された半導体記憶装置。
【請求項１４】
前記選択素子が接合からなることを特徴とする請求項９に記載された半導体記憶装置。
【請求項１５】
前記情報記憶部が接地電極と選択素子の間に配置されていることを特徴とする請求項９から１４のいずれかに記載された半導体記憶装置。
【請求項１６】
前記選択素子が接地電極と情報記憶部の間に配置されていることを特徴とする請求項９から１４のいずれかに記載された半導体記憶装置。
【請求項１７】
複数のワード線と、前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記情報記憶部に異なる抵抗値を記憶するために前記情報記憶部に記憶する抵抗値の状態に応じて前記選択素子を用いて前記記憶部にデータ書込を行う時に前記選択素子に流れる電流を制御するために前記選択素子につながる前記ビット線にカレントミラー回路が接続されていることを特徴とする半導体記憶装置。
【請求項１８】
複数のワード線と、前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記情報記憶部に異なる抵抗値を記憶するために前記情報記憶部に記憶する抵抗値の状態に応じて前記選択素子を用いて前記記憶部にデータ書込を行う時に前記選択素子に流れる電流を制御するために前記選択素子につながる前記ビット線に複数の電源が接続され、記憶する状態に応じて前記電源のいずれか一方もしくは両方が選択されることを特徴とする半導体記憶装置。
【請求項１９】
複数のワード線と、前記ワード線と交差する複数のビット線の交点に設けられた情報記憶部と選択素子からなるメモリセルを複数有する半導体記憶装置において、前記情報記憶部に異なる抵抗値を記憶するために前記情報記憶部に記憶する抵抗値の状態に応じて前記選択素子を用いて前記記憶部にデータ書込を行う時に前記選択素子に流れる電流を制御するために前記選択素子につながるワード電圧を４値以上１７値以下に制御することを特徴とする半導体記憶装置。
【請求項２０】
請求項１記載の前記半導体記憶装置がマイコンに搭載されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に相変化材料を用いて形成される高密度集積メモリ回路、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリ、あるいはアナログ回路を有する半導体集積回路装置に適用して有効な技術に関するものである。特に低電圧で動作する、高速かつ、不揮発性を有するランダムアクセスメモリに関する。
【背景技術】
【０００２】
携帯電話に代表されるモバイル機器の需要に牽引された、不揮発メモリの市場の伸びは著しい。その代表がFLASHメモリであるが、本質的に速度が遅いために、プログラマブルなROMとして用いられている。一方、作業用のメモリとしては、高速なRAMが必要であり、携帯機器には、FLASHとDRAMの両方のメモリが搭載されている。これら２つのメモリの特徴を具備した素子が実現できれば、FLASHとDRAMを1チップに統合することが可能となるばかりでなく、全ての半導体メモリを置き換えることになるという点で、そのインパクトは極めて大きい。
【０００３】
その素子を実現する候補のひとつが、相変化膜を用いた不揮発メモリであり、例えば特許文献1に詳述されている。相変化メモリは、ＰＲＡＭ、ＯＵＭ、オボニック・メモリと呼ばれることもある。このメモリは、記憶素子自体に流れる電流によるジュール熱に応じて、記憶素子の結晶状態が変化することにより記憶情報が書き込まれる。記憶素子の材料としては、カルコゲナイドが用いられる。カルコゲナイドとは、硫黄、セレン、テルルのうちの少なくとも１元素を含む材料のことである。
【０００４】
次に、相変化メモリの動作原理を簡単に説明する。図２に示すとおり、相変化部をアモルファス化させる場合、相変化部をカルコゲナイド材料の融点Tm以上に熱してから急冷するようなリセットパルスを印可する。融点Tmは例えば、600℃である。急冷する時間t1は例えば、2nsecである。相変化部を結晶化させる場合、局所的に相変化部の温度を結晶化温度Tc〜融点Tmで維持する。このときの温度は、例えば400℃である。結晶化に要する時間t2はカルコゲナイド材料の組成によって、異なるが例えば、50nsecである。以後、相変化メモリセルの相変化部を結晶化させることをセット動作、アモルファス化させることをリセット動作と呼ぶ。
【０００５】
相変化メモリの特長は、相変化部の抵抗値が結晶状態に応じて２桁から３桁も変化し、この抵抗値を信号として用いるため、読み出し信号が大きく、センス動作が容易になるため、読み出しが高速であることである。
【０００６】
相変化メモリの書換え方法に関する文献としては、以下の特許がある。まず、相変化メモリの書き換えに定電流パルスを用いるという考え方は特許文献１および２にみられる。また、特許文献３には、書換え前に試料状態を読みとり、その結果をもとにした適切な電気信号により書き換えることや、電気信号の波形を調整し、結晶化時には相変化部が徐冷されるよう電気信号の立ち下がり時間を遅くすることで安定して結晶化させる方法が触れられている。
【０００７】
【特許文献１】米国特許第５８８３８２７号
【０００８】
【特許文献２】特表２００２−５４１６１３号公報
【特許文献３】特開２００３−１０００８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
相変化メモリをセット動作させるためには、相変化部の温度を結晶化温度〜融点の一定範囲に保持しつづけなければならない。ところが、定電圧源を用いると、図３に示すように、相変化部が結晶化し、低抵抗状態になるとともにオームの法則に従い大電流が流れるため、相変化部が過熱される結果として、相変化部の温度が融点を超え、その後、急冷されることで、再びアモルファス化する可能性が生じる。そのため、定電圧源により安定してセットさせることは困難であった。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、書込時に相変部に直列に接続された選択トランジスタのワード電圧を３値制御する方法を提案する。以下に本方式を説明する。
リセット動作時には、図４に示すとおりに、選択トランジスタQMのゲート電圧にVDDを印可し、相変化部の温度が融点以上になるだけの十分な電流が相変化部1に流れるようにして、電圧パルスを印可する。
【００１１】
それに対して、セット動作時には、図５に示すとおりに、選択トランジスタQMのゲート電圧を例えばVDDの２分の１として、電圧パルスを印可する。セット動作前は相変化部2が高抵抗のアモルファス状態であるため、印可電圧はほぼすべてが相変化部に印可される。結晶化が生じると、相変化部の抵抗が低くなるため、電流量は増加するものの、選択トランジスタQMのゲート電圧が低いため、相変化部に流れる電流量は制限され、結果として、相変化部が過熱され、再アモルファス化することは防止される。選択トランジスタQMに印可するゲート電圧は、選択トランジスタの性能、相変化材料の組成から最適な値を選択することはいうまでもない。
【００１２】
また、再アモルファス化を防止するために、カレントミラー回路を用いることもできる。
【発明の効果】
【００１３】
本発明の技術を用いた半導体集積回路装置を用いれば、信頼性の高い半導体不揮発性記憶装置を実現することが出来る。この装置は、半導体論理演算装置と同一の基盤上に混載することにより、信頼性の高い高機能組込型マイコンを提供することが出来る。また、この装置は単体チップとして提供することも出来る。
【発明を実施するための最良の形態】
【００１４】
＜実施例１＞
本実施例では、図１に示すメモリアレイの動作方法を詳細に説明する。１つの情報記憶部と１つの選択トランジスタにより、メモリセルCは構成されている。選択トランジスタはＭＩＳ型トランジスタである。図１には４個のメモリセルしか記載していないが、これは課題と本発明の原理を示すために簡略化したためである。本実施例の各ブロックを構成する回路素子は、特に制限されないが、典型的には公知のCMOS(相補型MOSトランジスタ)等の半導体集積回路技術によって、単結晶シリコンのような1個の半導体基板上に形成される。さらに、情報記録部の材料としては、特に相変化材料、特にカルコゲナイドが用いられる。
【００１５】
サブワードドライバYは、１個につき８本のサブワード線sWLを駆動する。サブワードドライバYは32個配置され、サブワード線sWLの合計は256本となる。
書換前は、FXB・TG・PREは昇圧電位に、FXRESET・FXSET・FX・sWL・MWL・DDは接地電位VSSとなっている。BLはプリチャージ電位Vpreに保持されている。
【００１６】
メモリセルCをリセットするときは、FXBを立ち下げ、FXRESETを立ち上げる。これにより、FXの電位を1.5Vに昇圧する。次に、PRE・TGを立ち下げたのち、DDを立ち上げ、待機する。これにより、BLの電位がVDDに立ち上がる。さらに、MWLを立ち上げることで、選択トランジスタQMのゲート電位が接地電位から1.5Vに上昇する。そのため、電源42から相変化部11を通り、コモン線41にかけて電流が流れ、発生するジュール熱により相変化部11は加熱される。選択トランジスタQMのゲート電圧に比較的高い電圧1.5Vが印加されているため、選択トランジスタQMのソース−ドレイン間抵抗は5kΩと小さく、10nsecの時間経過で相変化部11の温度は融点を越える。次に、MWLを立ち下げ、選択トランジスタQMをオフにする。これにより、相変化部11は急冷され、アモルファス化する。次に、DDを立ち下げたのちに、TG・PREを立ち上げる。これにより、BLは電位Vpreに固定される。次に、FXRESETを立ち下げ、FXBを立ち上げる。FXBを立ち上げることで、トランジスタ73が駆動し、sWLの電位を接地電位に固定する。このことで、選択トランジスタQMが誤作動することを防止する。
【００１７】
メモリセルCをセットするときは、FXBを立ち下げ、FXSETを立ち上げる。これにより、FXの電位を1.0Vに昇圧する。次に、PRE・TGを立ち下げたのち、DDを立ち上げ、待機する。これにより、BLの電位がVDDに立ち上がる。さらに、MWLを駆動することで、選択トランジスタQMのゲート電位が接地電位から1.0Vに上昇する。
そのため、電源42から相変化部11を通り、コモン線41にかけて電流が流れ、相変化部11は加熱される。選択トランジスタQMのゲート電圧に比較的低い電圧1.0Vが印加されているため、選択トランジスタQMのソース−ドレイン間抵抗は100kΩと大きくなるが、相変化部11の抵抗は1MΩとさらに大きいために、相変化部11にほぼ電圧VDDが印可され、その結果として相変化部11が加熱される。相変化11の温度が400℃程度になると結晶化する。その結果として、相変化部11の抵抗値は減少し、相変化部11に流れる電流量は増加するが、選択トランジスタQMによりその電流量は制限されるため、相変化部11の温度が融点に達することはない。このことにより、再アモルファス化を防止することができ、安定したセット動作が可能となる。MWLが立ち上がってから、20nsec後にMWL・DDを立ち下げ、TG・PREを立ち上げる。次に、FXSETを立ち下げ、FXBを立ち上げる。
セット動作時に、選択トランジスタQMのゲート電圧をリセット動作時のゲート電圧に比べて、低くすることにより、再アモルファス化を防ぐことができた。さらに、以下の効果がある。
【００１８】
相変化メモリでは、相変化部11は一様に相変化するわけではない。相変化部11の結晶化する割合は、セット動作に用いるエネルギーが少なくなると減少する。選択トランジスタQMに流れる電流量を制限することで、相変化部11の低抵抗状態における抵抗値をある程度高くすることが出来る。このようにすることで、相変化部11に同じエネルギーを発生させるために必要な電流量が少なくて済むため、リセット動作に必要な電流量を少なくすることが出来る。これにより、選択トランジスタQMのゲート幅を短くすることが出来るため、セル面積を小さくできる。
【００１９】
また、書換電圧42をVDDとしたが、相変化部の構造・材料に合わせて、最適な値とすることはいうまでもない。さらに、図１では、リセット動作時とセット動作時で、書換電圧を同電圧としたが、カルコゲナイドの種類によっては、異なる電位を用いることが適切な場合もある。この場合、セット動作時とリセット動作時で42の電位を切り替えるのが適当だということは言うまでもない。
【００２０】
セット並びにリセットは、１ワードごとに一括して行う。１セルごとにセットまたはリセットを行うことも勿論可能である。１セルごとに書換えることで、特定の箇所にジュール熱が発生することを抑えることが可能となる。メモリセルを論理アドレス順にわざと並べないことで、熱の発生を分散させることも勿論可能である。
【００２１】
次に、読み出し動作を、図６を用いて詳細に説明する。図６では、図１におけるセンスアンプ部53を詳細に示している。
読み出し動作前は、PRE・TGは立ち上がり、BLSA・BLAの電位がプリチャージ電位Vpreに保持されている。プリチャージ電位Vpreは例えば、0.5Vである。メモリセルFの情報を読み出す場合、まず、PRE・TGを立ち下げる。次に、REFを立ち上げ、トランジスタ114,116のゲート電位をVrefにする。参照電圧Vrefは例えば0.2Vである。その後、sWLを立ち上げる。
【００２２】
もし、相変化部11が高抵抗状態であれば、コモン線141に流れる電流量はわずかであり、5nsecの時間では、BLA・BLSAの電位の変動は少ない。そのため、トランジスタ115,117には、トランジスタ114,116よりも高いゲート電圧が印可される。次に、TGを立ち下げ、SALを立ち上げると、トランジスタ114,115間ならびにトランジスタ116,117間のゲート電圧の差は増幅され、トランジスタ115,117のゲート電圧は、VDDにほぼ等しくなり、トランジスタ114,116のゲート電位は接地電位VSSにほぼ等しくなる。この後に、CSLを立ち上げ、相変化部の状態が反映された電位をそれぞれI/O線に送り出す。
【００２３】
もし、相変化部11が低抵抗状態であれば、コモン線141に流れる電流量は大きく、5nsecの時間で、BLA・BLSAの電位はほぼ接地電位VSSとなる。そのため、トランジスタ114,116には、トランジスタ115,117よりも高いゲート電圧が印可される。次に、TGを立ち下げ、SALを立ち上げると、トランジスタ114,115間のゲート電圧の差は増幅され、トランジスタ115,117のゲート電位は、VSSにほぼ等しくなり、トランジスタ114,116のゲート電位は電源電位VDDにほぼ等しくなる。この後に、CSLを立ち上げ、相変化部の状態が反映された電位をI/O線に送り出す。以上の手順により、情報を読み出す。
ここで、用いた電圧・時間・メモリセル数はあくまでも例であり、製造に用いるプロセステクノロジーノードや、適用製品に対応して、最適な値にすることは言うまでもない。
【００２４】
本発明により、メモリセルの誤リセットを防止できるため、書換前のメモリセルの状態にかかわらず、直接任意の値を書き込むこと（ダイレクトオーバーライト）を安定して実現できる。
【００２５】
さらに、安定した書換が可能なメモリを実現できることから、高信頼不揮発メモリ混載を実現することが出来る。
もちろん、選択トランジスタQMとして、バイポーラ型トランジスタを用いることも可能である。この場合、相変化部に流す電流量を大きく取ることが可能であるため、高速なメモリを実現できる。
【００２６】
また、選択トランジスタQMの代わりに、選択素子としてpn接合を用いることも可能である。このメモリアレイを図１０に示す。メモリセルEは、pn接合と相変化部から成る。トランジスタが不要となるため、メモリセル面積を縮小でき、そのため、大容量メモリを実現することが出来る。図１０の接合の方向は、あくまでも例であり、用途に応じ、変えることはもちろん可能である。
また、コモン線の代わりにプレート電極を用いることが可能であることは言うまでもない。
【００２７】
＜実施例２＞
本実施例においては、再アモルファス化を防止することで、セット動作を安定させる効果を持つ回路として、さらに図８に示される回路を用いる方法を提案する。この回路は、281、282がカレントミラー回路であることを特徴とする。カレントミラー281は10uAの電流を供給でき、282は100uAの電流を供給できる。
書換前は、FXB・TG・PREは昇圧電位に、FX1・sWL・MWL・DDは接地電位VSSとなっている。トランジスタ283、284はオフとなっている。BLはプリチャージ電位Vpreに保持されている。
【００２８】
メモリセルCをリセットするときは、FXB・PRE・TGを立ち下げ、FX1・DDを立ち上げる。次に、トランジスタ284をオンする。次に、MWLを立ち上げ選択トランジスタQMのゲート電圧をVDDとする。この動作により、相変化部211を融点以上に加熱する100uAの電流が流れる。
もちろん、トランジスタ283,284を同時にオンすることで、さらに多くの電流を供給することも可能である。
【００２９】
メモリセルCをセットするときは、FXB・PRE・TGを立ち下げ、FX1・DDを立ち上げる。次に、トランジスタ283をオンする。次に、MWLを立ち上げ選択トランジスタQMのゲート電圧をVDDとする。この動作により、相変化部211には、10uAの電流が流れるが、この程度の電流では、相変化部は融点以下の400℃までしか加熱されず、結晶化は起こるものの、再アモルファス化は生じない。
【００３０】
本実施例では、周辺回路の動作電圧は高くなる。しかし、選択トランジスタばらつきにより、書換電流量がほとんど変動しないため、セル間ばらつきを少なくできるという効果がある。
【００３１】
＜実施例３＞
実施例１においては、選択トランジスタと接地電位の間に、相変化部を配置したが、本実施例では、相変化部と接地電位の間に、選択トランジスタを配置する。
本実施例のセルアレイを図９に示す。周辺回路は実施例1と同様である。メモリセルDは、相変化部PCと選択トランジスタQMから成る。本実施例では、選択トランジスタQMのバイアス電位をコモン線の電位VSSに保つことが出来るので、選択トランジスタQMにバックバイアスがかからず、選択トランジスタQMを低電圧で駆動できる。また、コモン線を拡散層を用いて配線することができるため、メモリセル面積を縮小できるという特徴がある。
【００３２】
但し、ワード線がオフになっているメモリセルの相変化部にも、配線容量のため、ビット線の電位が変動するときに、微量の電流が流れるという問題もある。この問題は実施例１のメモリセル構造においては発生しない。
【００３３】
＜実施例４＞
実施例１においては、選択トランジスタのゲート電圧を３値制御していたが、本実施例では２値制御とし、図１１に示すとおり、ビット線BLに複数の電源304,305がトランジスタ301,302を介して接続されている回路となっている。トランジスタ301は最大10uAの電流を流すことが可能であり、トランジスタ302はトランジスタ301と比べて10倍のゲート幅を持つため、100uAの電流を流すことが可能である。
【００３４】
セット動作を行うときに、実施例１では、DDをオンにすることで、電源を供給したが、本実施例では、DDSETをオンにすることで、電源を供給する。この方法により、セット動作時において最大でも10uAの電流しか流れないため、相変化部の過熱を防ぐことが出来る。
【００３５】
リセット動作を行うときには、DDRESETをオンすることで、リセットに必要な十分な電流を供給できる。
もちろん、トランジスタ301、302のゲート幅を同じにするが、セット動作時はトランジスタ301のみをオンし、リセット動作時は、トランジスタ301、302をともにオンするという方法も可能である。
【００３６】
本実施例では、選択トランジスタを持たないメモリセルにおいても、安定なセット動作を実現できる。また、選択トランジスタの特性ばらつきにより、相変化部に流れる最大電流量がばらつくことがなくなるため、歩留まりを向上させることが出来る。
ここで、用いたゲート幅、電流量はあくまでも例であり、プロセスノードに応じて、最適な値にすることは言うまでもない。
もちろん、トランジスタのゲート幅を変える代わりに、値の異なる２つの直列抵抗をビット線BLと電源の間にそれぞれ設置することでも、同様の効果を得ることはできる。多結晶シリコン、単結晶シリコン、アモルファスシリコン、TiN、WNならびに、それらに不純物を添加した材料を用いて、直列抵抗を作製することが出来る。
【００３７】
＜実施例５＞
実施例１においては選択トランジスタのゲート電圧を３値制御するが、本実施例では４値以上に制御する。これにより、多値記憶を行うことが可能となる。この実施例の回路構成を図１２に示す。以下、１メモリセルに４値の情報を記録する場合の動作方法について説明する。
【００３８】
情報'0'を書き込むときは、FXB・PRE・TGを立ち下げ、FX0・DD・MWLを立ち上げる。選択トランジスタQMのゲート電圧には、1.5Vが掛かるため、相変化部PCは融点以上に加熱されるだけの電流が流れ、非晶質化する。このときの相変化部PCの抵抗値は、1MΩである。
情報'1'、'2'、'3'を書き込むときは、FX0ではなく、それぞれ、FX1、FX2、FX3を立ち上げる。選択トランジスタQMのゲート電圧はそれぞれ、1.2V、1.0V、0.8Vとなるため、相変化部PCで発生するエネルギーはそれぞれ異なるが、いずれの場合においても相変化部PCは融点以上に加熱されず、非晶質化はしない。実施例１で述べたとおり、相変化部PCの結晶化する割合が、セット動作に用いるエネルギーにより決まるため、相変化部PCの抵抗値は、それぞれ、10kΩ、30kΩ、100kΩとなる。
【００３９】
このようにして、１つの相変化部PCに４値の情報を書き込むことで、安定した多値記憶を実現する。
【００４０】
書込前に、必ずリセット動作を行うことで、より確実に情報書込を行うことももちろん可能である。また、あらかじめ、相変化部の抵抗を調べ、必要に応じて、書換動作を行うことでも、より確実に情報書込を行うことができる。
相変化部ＰＣの抵抗値は、１０ｋΩから１ＭΩという幅広い値を取り得るため、メモリセル１つにつき、１６値の情報を格納することも可能である。
【図面の簡単な説明】
【００４１】
【図１】周辺回路とメモリアレイを示す図。
【図２】相変化に必要なパルス幅と温度との関係を示す図。
【図３】過熱による相変化部の誤リセットを示す図。
【図４】リセット動作を示す図。
【図５】セット動作を示す図。
【図６】センスアンプ回路の詳細を示す図。
【図７】メモリセルのセット及びリセット状態の電位を示す図。
【図８】カレントミラー回路を用いた周辺回路とメモリアレイを示す図。
【図９】選択素子が、相変化部と接地電位に挟まれた構造を持つメモリセルによるメモリアレイを示す図。
【図１０】接合と相変化部から成るメモリセルによるメモリアレイを示す図。
【図１１】セット動作とリセット動作で異なるゲート幅を持つトランジスタを介して、電源を供給する周辺回路を示す図。
【図１２】多値記憶を実現するメモリアレイと周辺回路を示す図。
【符号の説明】
【００４２】
PC,1,2,11,211,303…記憶素子、
QM…選択トランジスタ、
C,D,E,F…メモリセル、
sWL…サブワード線、
MWL…メインワード線、
BL…ビット線、
I/O…I/O線、
PRE…プリチャージイネーブル信号、
DD…電源イネーブル信号、
DDRESET…リセットイネーブル信号、
DDSET…セットイネーブル信号、
TG…ビット線イネーブル信号、
SAL…増幅イネーブル信号、
CSL…データ出力イネーブル信号、
REF…参照電圧イネーブル信号、
VDD,304,305…電源電圧、
VSS…接地電圧、
Vpre…プリチャージ電圧、
Vref…参照電圧、
Tm…融点、
Tc…結晶化温度、
t1、t3…冷却時間、
t2…温度保持時間、
t4…結晶が生成した時間、
FX…サブワード選択線、
FXB…サブワード第２選択線、
A…サブワード選択回路、
Y…サブワードドライバ、
X…サブワードドライバ部分回路、
FX1…サブワード選択線1、
FX2…サブワード選択線2、
30,73,114,115,116,117,301,302…トランジスタ、
42…特定ビット線の電源電圧、
53…センスアンプ、
41,141,241,306…特定メモリセルの接地電圧、
281,282…カレントミラー回路、
283,284…動作選択トランジスタ。
【図１】
2005166210.tif 000003
【図２】
2005166210.tif 000004
【図３】
2005166210.tif 000005
【図４】
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【図５】
2005166210.tif 000007
【図６】
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【図７】
2005166210.tif 000009
【図８】
2005166210.tif 000010
【図９】
2005166210.tif 000011
【図１０】
2005166210.tif 000012
【図１１】
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【図１２】
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