(57)【要約】【課題】  電力変換効率の低下を抑えることが可能なスイッチング電源を提供することを目的とする。【解決手段】  駆動回路７は、判定信号Ｈに基づいて、タイミング信号Ｇが示すタイミングＧ１において駆動回路７の第３の駆動部の動作を開始し、制御信号Ａ（制御信号Ｈ１）のオフタイミングにおいて第３の駆動部の動作を終了させることにより駆動信号Ｅを生成しＭＯＳＦＥＴ１４のゲートに出力する。同様に、駆動回路７は、判定信号Ｈに基づいて、タイミング信号Ｇが示すタイミングＧ２において駆動回路７の第４の駆動部の動作を開始し、制御信号Ｃ（制御信号Ｈ２）のオフタイミングにおいて第４の駆動部の動作を終了させることにより駆動信号Ｆを生成しＭＯＳＦＥＴ１３のゲートに出力する。【選択図】      図２
2005269792.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１のスイッチング素子で構成され、前記複数の第１のスイッチング素子をそれぞれ駆動することにより直流入力を交流に変換してトランスの１次側に伝えるコンバータ回路と、
前記複数の第１のスイッチング素子にそれぞれ対応する複数の第２のスイッチング素子で構成され、前記複数の第２のスイッチング素子をそれぞれ駆動することにより前記トランスの２次側から得られる交流を整流する整流回路と、
入力される制御信号に基づいて、前記複数の第１のスイッチング素子をそれぞれ駆動させる第１の駆動回路と、
入力される前記制御信号に基づいて、前記複数の第２のスイッチング素子をそれぞれ駆動させる第２の駆動回路と、
前記制御信号を前記第１及び第２の駆動回路に出力すると共に、前記制御信号のオンタイミングよりも所定時間前に前記第２の駆動回路を始動させる制御回路と、
を備えることを特徴とするスイッチング電源。
【請求項２】
請求項１に記載のスイッチング電源であって、
前記所定時間は、前記第１の駆動回路に対する前記第２の駆動回路の動作遅れ時間、または前記動作遅れ時間と前記制御信号におけるデッドタイムよりも短い時間との合計時間であることを特徴とするスイッチング電源。
【請求項３】
請求項１または請求項２に記載のスイッチング電源であって、
前記制御回路は、第１の基準電圧と三角波との比較結果に基づいて前記制御信号を生成すると共に、前記第１の基準電圧よりも前記所定時間に対応する電圧分異なる第２の基準電圧と前記三角波との比較結果に基づいて得られるタイミングで前記第２の駆動回路を始動させることを特徴とするスイッチング電源。
【請求項４】
複数の第１のスイッチング素子で構成され、前記複数の第１のスイッチング素子をそれぞれ駆動することにより直流入力を交流に変換してトランスの１次側に伝えるコンバータ回路と、
前記複数の第１のスイッチング素子にそれぞれ対応する複数の第２のスイッチング素子で構成され、前記複数の第２のスイッチング素子をそれぞれ駆動することにより前記トランスの２次側から得られる交流を整流する整流回路と、
入力される制御信号に基づいて、前記複数の第１のスイッチング素子をそれぞれ駆動させる第１の駆動回路と、
入力される前記制御信号に基づいて、前記複数の第２のスイッチング素子をそれぞれ駆動させる第２の駆動回路と、
前記制御信号を前記第１及び第２の駆動回路に出力すると共に、前記制御信号のオフタイミングよりも所定時間後に前記第２の駆動回路を終了させる制御回路と、
を備えることを特徴とするスイッチング電源。
【請求項５】
請求項４に記載のスイッチング電源であって、
前記所定時間は、前記第２の駆動回路に対する前記第１の駆動回路の動作遅れ時間、または前記動作遅れ時間と前記制御信号におけるデッドタイムよりも短い時間との合計時間であることを特徴とするスイッチング電源。
【請求項６】
請求項１〜５の何れか１項に記載のスイッチング電源であって、
前記第１の駆動回路は、前記複数の第１のスイッチング素子をそれぞれ駆動させる第１の駆動信号を出力し、
前記第２の駆動回路は、前記複数の第２のスイッチング素子をそれぞれ駆動させる第２の駆動信号を出力すると共に、前記複数の第２のスイッチング素子をそれぞれ同時に駆動させることなく、前記第２の駆動信号のオン幅を前記第１の駆動信号のオン幅よりも大きくすることを特徴とするスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流入力を交流に変換するコンバータ回路と、その交流を整流する整流回路とを備えて構成されるスイッチング電源に関する。
【背景技術】
【０００２】
従来より、直流入力を交流に変換するコンバータ回路と、その交流を整流する整流回路とを備えて構成されるスイッチング電源において、コンバータ回路を２つのスイッチング素子で構成し、整流回路をコンバータ回路の２つのスイッチング素子にそれぞれ対応する２つのスイッチング素子で構成し、さらに、コンバータ回路を構成する２つのスイッチング素子とその２つのスイッチング素子にそれぞれ対応する整流回路の２つのスイッチング素子とを同期させてそれぞれ駆動させることにより、電力変換効率を高めることが知られている。（例えば、特許文献１または特許文献２参照）
そして、従来では、コンバータ回路の２つのスイッチング素子と整流回路の２つのスイッチング素子との同期方法として、例えば、制御ＩＣから出力されコンバータ回路の２つのスイッチング素子を駆動させる制御信号から整流回路の２つのスイッチング素子を駆動させる制御信号を取り出すことが行われている。
【０００３】
また、このようなスイッチング電源において、さらに電力変換効率を高めるためには、コンバータ回路の一方のスイッチング素子が駆動している間、そのコンバータ回路の一方のスイッチング素子に対応する整流回路のスイッチング素子を確実に駆動させる必要がある。
【特許文献１】特開２００２−３１５３２４号  （第３頁、第１〜２図）
【特許文献２】特開２００３−１５８８７３号  （第３〜５頁、第１〜５図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、コンバータ回路の２つのスイッチング素子を駆動させる駆動回路に対して整流回路の２つのスイッチング素子を駆動させる駆動回路に動作の遅れが生じると、コンバータ回路の一方のスイッチング素子が駆動しているにもかかわらず、そのコンバータ回路の一方のスイッチング素子に対応する整流回路のスイッチング素子が駆動しなくなる場合が発生する。
【０００５】
そのため、コンバータ回路の一方のスイッチング素子が駆動してから、そのコンバータ回路の一方のスイッチング素子に対応する整流回路のスイッチング素子が駆動するまでの間は、整流回路に流れる電流がスイッチング素子に流れず、スイッチング素子に設けられるオン損失の大きい寄生ダイオードに流れてしまい、その分整流回路の電力が損失し全体の電力変換効率が低下してしまうという問題がある。
【０００６】
そこで、本発明では、電力変換効率の低下を抑えることが可能なスイッチング電源を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明のスイッチング電源は、複数の第１のスイッチング素子で構成され、前記複数の第１のスイッチング素子をそれぞれ駆動することにより直流入力を交流に変換してトランスの１次側に伝えるコンバータ回路と、前記複数の第１のスイッチング素子にそれぞれ対応する複数の第２のスイッチング素子で構成され、前記複数の第２のスイッチング素子をそれぞれ駆動することにより前記トランスの２次側から得られる交流を整流する整流回路と、入力される制御信号に基づいて、前記複数の第１のスイッチング素子をそれぞれ駆動させる第１の駆動回路と、入力される前記制御信号に基づいて、前記複数の第２のスイッチング素子をそれぞれ駆動させる第２の駆動回路と、前記制御信号を前記第１及び第２の駆動回路に出力すると共に、前記制御信号のオンタイミングよりも所定時間前に前記第２の駆動回路を始動させる制御回路とを備えることを特徴とする。
【０００８】
このように、制御信号のオンタイミングよりも所定時間前に第２の駆動回路を始動させているので、例えば、第２の駆動回路が第１の駆動回路よりも動作が遅れる場合に、上記所定時間を第１の駆動回路に対する第２の駆動回路の動作遅れ時間とすることにより、コンバータ回路のあるスイッチング素子の駆動が開始されるタイミングにおいて、そのコンバータ回路のあるスイッチング素子に対応する整流回路のスイッチング素子が確実に駆動される。
【０００９】
また、上記スイッチング電源における所定時間を、前記第１の駆動回路に対する前記第２の駆動回路の動作遅れ時間、または前記動作遅れ時間と前記制御信号におけるデッドタイムよりも短い時間との合計時間として設定してもよい。
また、上記スイッチング電源の制御回路を、第１の基準電圧と三角波との比較結果に基づいて前記制御信号を生成すると共に、前記第１の基準電圧よりも前記所定時間に対応する電圧分異なる第２の基準電圧と前記三角波との比較結果に基づいて得られるタイミングで前記第２の駆動回路を始動させるように構成してもよい。
【００１０】
また、本発明のスイッチング電源は、複数の第１のスイッチング素子で構成され、前記複数の第１のスイッチング素子をそれぞれ駆動することにより直流入力を交流に変換してトランスの１次側に伝えるコンバータ回路と、前記複数の第１のスイッチング素子にそれぞれ対応する複数の第２のスイッチング素子で構成され、前記複数の第２のスイッチング素子をそれぞれ駆動することにより前記トランスの２次側から得られる交流を整流する整流回路と、入力される制御信号に基づいて、前記複数の第１のスイッチング素子をそれぞれ駆動させる第１の駆動回路と、入力される前記制御信号に基づいて、前記複数の第２のスイッチング素子をそれぞれ駆動させる第２の駆動回路と、前記制御信号を前記第１及び第２の駆動回路に出力すると共に、前記制御信号のオフタイミングよりも所定時間後に前記第２の駆動回路を終了させる制御回路とを備えることを特徴とする。
【００１１】
このように、制御信号のオフタイミングよりも所定時間後に第２の駆動回路を終了させているので、例えば、第１の駆動回路が第２の駆動回路よりも動作が遅れる場合、上記所定時間を第２の駆動回路に対する第１の駆動回路の動作遅れ時間とすることにより、コンバータ回路のあるスイッチング素子の駆動が終了するタイミングまで、そのコンバータ回路のあるスイッチング素子に対応する整流回路のスイッチング素子が確実に駆動される。
【００１２】
また、上記スイッチング電源における所定時間を、前記第２の駆動回路に対する前記第１の駆動回路の動作遅れ時間、または前記動作遅れ時間と前記制御信号におけるデッドタイムよりも短い時間との合計時間として設定してもよい。
また、上記スイッチング電源において、前記第１の駆動回路が、前記複数の第１のスイッチング素子をそれぞれ駆動させる第１の駆動信号を出力し、前記第２の駆動回路が、前記複数の第２のスイッチング素子をそれぞれ駆動させる第２の駆動信号を出力すると共に、前記複数の第２のスイッチング素子をそれぞれ同時に駆動させることなく、前記第２の駆動信号のオン幅を前記第１の駆動信号のオン幅よりも大きくするように構成してもよい。
【発明の効果】
【００１３】
本発明によれば、コンバータ回路のスイッチング素子が駆動しているときは、そのコンバータ回路のスイッチング素子に対応する整流回路のスイッチング素子を確実に駆動させることができるので、変換効率を良くすることができる。これにより、整流回路のスイッチング素子の寄生ダイオードに流れる電流を抑えることができるので、整流回路における電力損失を低減しスイッチング電源全体における電力変換効率の低下を抑えることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の実施形態のスイッチング電源を示す図である。
図１に示すように、スイッチング電源１は、直流入力を交流に変換して後段に設けられるトランス２の１次側コイルに伝えるコンバータ回路３と、トランス２の後段に設けられ、トランス２の２次側コイルから得られる交流を整流する整流回路４と、整流回路４の後段に設けられ、整流回路４の出力を平滑する平滑回路５と、コンバータ回路３を駆動させる駆動回路６（第１の駆動回路）と、整流回路４を駆動させる駆動回路７（第２の駆動回路）と、駆動回路６及び７のそれぞれの動作を制御する制御回路８とを備えて構成されている。
【００１５】
上記コンバータ回路３は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）９及び１０（第１のスイッチング素子）がブリッジ接続されてハーフブリッジを構成し、直列に接続されるコンデンサ１１及び１２がＭＯＳＦＥＴ９及び１０に並列に接続されている。また、トランス２の１次側コイルのプラス端子がＭＯＳＦＥＴ９とＭＯＳＦＥＴ１０との間に接続され、トランス２の１次側コイルのマイナス端子がコンデンサ１１とコンデンサ１２との間に接続されている。なお、コンバータ回路３は、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などその他のスイッチング素子で構成されてもよい。
【００１６】
上記整流回路４は、ＭＯＳＦＥＴ１３及び１４（第２のスイッチング素子）で構成され、ＭＯＳＦＥＴ１３のドレインがトランス２の２次側コイルのプラス端子に接続されていると共に、ＭＯＳＦＥＴ１３のソースがＭＯＳＦＥＴ１４のソースに接続されている。また。ＭＯＳＦＥＴ１４のドレインがトランス２の２次側コイルのマイナス端子に接続されている。なお、整流回路４は、例えば、ＩＧＢＴなどその他のスイッチング素子で構成されてもよい。
【００１７】
上記平滑回路５は、コイル１５とコンデンサ１６とで構成され、コイル１５の一方端がトランス２の２次側コイルのセンタータップに接続されていると共に、コイル１５の他方端がコンデンサ１６の一方端及び出力のプラス側に接続されている。また、コンデンサ１６の他方端がＭＯＳＦＥＴ１４のソース及び出力のマイナス側に接続されている。
【００１８】
上記駆動回路６は、例えば、第１の駆動部及び第２の駆動部を備え、第１の駆動部は、制御回路８から出力される制御信号Ａにより動作が制御され、ＭＯＳＦＥＴ９のゲートに駆動信号Ｂを出力し、ＭＯＳＦＥＴ９を駆動させる。また、第２の駆動部は、制御回路８から出力される制御信号Ｃにより動作が制御され、ＭＯＳＦＥＴ１０のゲートに駆動信号Ｄを出力し、ＭＯＳＦＥＴ１０を駆動させる。
【００１９】
なお、第１の駆動部及び第２の駆動部は、例えば、トランジスタで構成されてもよい。
上記駆動回路７は、例えば、第３の駆動部及び第４の駆動部を備え、第３の駆動部は、制御回路８から出力される制御信号Ｈ１及びタイミング信号Ｇにより動作が制御され、ＭＯＳＦＥＴ１４のゲートに駆動信号Ｅを出力し、ＭＯＳＦＥＴ１４を駆動させる。また、第４の駆動部は、制御回路８から出力される制御信号Ｈ２及びタイミング信号Ｇにより動作が制御され、ＭＯＳＦＥＴ１３のゲートに駆動信号Ｆを出力し、ＭＯＳＦＥＴ１３を駆動させる。
【００２０】
なお、第３の駆動部及び第４の駆動部は、例えば、トランジスタで構成されてもよい。
また、本実施形態では、例えば、制御信号Ａと制御信号Ｈ１とを同一とし、かつ、制御信号Ｃと制御信号Ｈ２とを同一とする場合、第３の駆動部を構成するトランジスタのベースに制御信号Ｈ１のオン信号が入力されてから第３の駆動部を構成するトランジスタのコレクタ−エミッタ間に電流が流れ始め駆動信号Ｅのオン信号が出力されるまでにかかる時間が、第１の駆動部を構成するトランジスタのベースに制御信号Ａのオン信号が入力されてから第１の駆動部を構成するトランジスタのエミッタ−コレクタ間に電流が流れ始め駆動信号Ｂのオン信号が出力するまでにかかる時間よりも長いものとする。
【００２１】
上記制御回路８は、エラーアンプ出力電圧（第１の基準電圧）と三角波との比較結果に基づいて制御信号Ａ及びＣを出力する制御ＩＣ１７と、基準電圧（第２の基準電圧）と上記三角波との比較結果に基づいてタイミング信号Ｇを駆動回路７に出力する三角波比較回路１８と、制御信号Ａ及びＣに基づいて制御信号Ｈ１及びＨ２を駆動回路７に出力する同期整流ＯＮ側素子判定回路１９とを備えて構成されている。
【００２２】
上記三角波比較回路１８は、例えば、コンパレータなどで構成されてもよく、そのコンパレータの一方の入力端子に制御信号Ａ及びＣを生成するための三角波を入力し、コンパレータの他方の入力端子に定電圧が抵抗により分圧された電圧を入力し、コンパレータの出力端子から出力される信号をタイミング信号Ｇとしてもよい。このように、三角波比較回路１８を構成する場合、上記抵抗の抵抗値を変更することにより、タイミング信号Ｇが示すタイミングを調整することができる。
【００２３】
上記同期整流ＯＮ側素子判定回路１９は、入力される制御信号Ａに基づいて制御信号Ｈ１を生成しその制御信号Ｈ１を第３の駆動部に出力すると共に、入力される制御信号Ｃに基づいて制御信号Ｈ２を生成しその制御信号Ｈ２を第４の駆動部に出力する。
図２は、スイッチング電源１を構成する各回路のそれぞれの出力などを示す図である。なお、図２（ａ）は、制御ＩＣ１７におけるエラーアンプ出力電圧及び三角波、並びに三角波比較回路１８における基準電圧を示す図である。また、図２（ｂ）は、制御ＩＣ１７から出力される制御信号Ａを示す図である。また、図２（ｃ）は、制御ＩＣ１７から出力される制御信号Ｃを示す図である。また、図２（ｄ）は、駆動回路７から出力される駆動信号Ｅを示す図である。また、図２（ｅ）は、駆動回路７から出力される駆動信号Ｆを示す図である。また、本実施形態では、駆動回路６の動作遅れは無いものとし、駆動回路６から出力される駆動信号Ｂは、制御ＩＣ１７から出力される制御信号Ａとほぼ同じものとする。また、同様に、駆動回路６から出力される駆動信号Ｄは、制御ＩＣ１７から出力される制御信号Ｃとほぼ同じものとする。
【００２４】
図２（ａ）〜（ｃ）に示すように、制御ＩＣ１７は、例えば、三角波がエラーアンプ出力電圧を超えると、制御信号Ｃをオンからオフに切り替え、次に、三角波がエラーアンプ出力電圧よりも低くなると、制御信号Ａをオフからオンに切り替え、次に、三角波がエラーアンプ出力電源を超えると、制御信号Ａをオンからオフに切り替え、次に、三角波がエラーアンプ出力電圧よりも低くなると、制御信号Ｃをオフからオンに切り替えることを繰り返し行っている。
【００２５】
また、図２（ａ）、（ｄ）、及び（ｅ）に示すように、三角波比較回路１８は、三角波が基準電圧を超えるときのタイミングを駆動回路７の第３の駆動部または第４の駆動部の始動タイミングとし、その始動タイミングを示すタイミング信号Ｇを出力している。
また、例えば、制御回路８は、上記エラーアンプ出力電圧と上記三角波との比較結果に基づいて制御信号Ａ及びＣを生成すると共に、上記エラーアンプ出力電圧よりも所定時間（例えば、駆動回路６に対する駆動回路７の動作遅れ時間Ｊと制御信号Ａ及びＣのデッドタイムよりも短い時間Ｋとの合計時間）に対応する電圧分異なる上記基準電圧と上記三角波との比較結果に基づいて得られるタイミングで駆動回路７を始動させるように構成してもよい。
【００２６】
また、上記基準電圧は、エラーアンプ出力電圧が変化する場合、その変化するエラーアンプ出力電圧と連動して変化するように設定されてもよい。
なお、上記駆動回路７の動作遅れ時間Ｊは、例えば、駆動回路６及び７それぞれに制御信号Ａが同時に入力された場合で、且つ、駆動回路７がタイミング信号Ｇで動作を始動しない場合において、駆動回路６から駆動信号Ｂのオン信号が出力されてから駆動回路７から駆動信号Ｅのオン信号が出力されるまでにかかる時間を示している。
【００２７】
また、図２（ｄ）に示すように、駆動回路７は、タイミング信号Ｇが示すタイミングＧ１において駆動回路７の第３の駆動部の動作を開始し、制御信号Ａ（すなわち、制御信号Ｈ１）のオフタイミングにおいて第３の駆動部の動作を終了させることにより駆動信号Ｅを生成し、その駆動信号ＥをＭＯＳＦＥＴ１４のゲートに出力している。
【００２８】
これにより、駆動回路６に対して駆動回路７が動作遅れするにもかかわらず、ＭＯＳＦＥＴ９の駆動開始タイミングよりも時間Ｋ前にＭＯＳＦＥＴ１４の駆動を開始させておくことができるので、ＭＯＳＦＥＴ９が駆動している間ＭＯＳＦＥＴ１４を確実に駆動させることができる。
【００２９】
同様に、図２（ｅ）に示すように、駆動回路７は、タイミング信号Ｇが示すタイミングＧ２において駆動回路７の第４の駆動部の動作を開始し、制御信号Ｃ（すなわち、制御信号Ｈ２）のオフタイミングにおいて第４の駆動部の動作を終了させることにより駆動信号Ｆを生成し、その駆動信号ＦをＭＯＳＦＥＴ１３のゲートに出力している。
【００３０】
これにより、駆動回路６に対して駆動回路７が動作遅れするにもかかわらず、ＭＯＳＦＥＴ１０の駆動開始タイミングよりも時間Ｋ前にＭＯＳＦＥＴ１３の駆動を開始させておくことができるので、ＭＯＳＦＥＴ１０が駆動している間ＭＯＳＦＥＴ１３を確実に駆動させることができる。
【００３１】
このように、コンバータ回路３のＭＯＳＦＥＴが駆動しているときは、そのコンバータ回路３のＭＯＳＦＥＴに対応する整流回路４のＭＯＳＦＥＴを確実に駆動させることができるので、変換効率を良くすることができる。これにより、ＭＯＳＦＥＴ１３及び１４のそれぞれの寄生ダイオードに流れる電流を抑えることができるので、整流回路４における電力損失を低減しスイッチング電源１全体における電力変換効率の低下を抑えることができる。
【００３２】
また、三角波比較回路１８における基準電圧を変更するだけで、駆動回路６と駆動回路７との間の動作遅れを補填することができるので、動作遅れを考慮して駆動回路６及び７を設計する必要がなく、駆動回路６及び７のそれぞれの構成を簡単にすることができる。
また、駆動回路６及び７を設計した後でも、三角波比較回路１８における基準電圧を変更するだけで、容易に駆動回路６と駆動回路７との間の動作遅れ時間を補填することができる。
【００３３】
なお、上記実施形態では、駆動回路７の動作が駆動回路６よりも遅れる場合において、その動作遅れ時間と制御信号Ａ及びＣのデッドタイムよりも短い時間との合計時間分駆動回路７の始動タイミングを前にシフトする構成であるが、駆動回路６の動作が駆動回路７よりも遅れる場合には、その動作遅れ時間と制御信号Ａ及びＣのデッドタイムよりも短い時間との合計時間分駆動回路７の終了タイミングを後にシフトするように構成してもよい。
【００３４】
このように構成しても、コンバータ回路３のＭＯＳＦＥＴが駆動しているとき、そのコンバータ回路３のＭＯＳＦＥＴに対応する整流回路４のＭＯＳＦＥＴを確実に駆動させることができるので、変換効率を良くすることができる。これにより、ＭＯＳＦＥＴ１３及び１４のそれぞれの寄生ダイオードに流れる電流を抑えることができるので、整流回路４における電力損失を低減しスイッチング電源１全体における電力変換効率の低下を抑えることができる。
【００３５】
また、上記実施形態では、駆動回路６と駆動回路７との間の動作遅れ時間と制御信号Ａ及びＣのデッドタイムよりも短い時間との合計時間分駆動回路７の始動タイミングまたは終了タイミングをシフトする構成であるが、駆動回路６と駆動回路７との間の動作遅れ時間分のみ駆動回路７の始動タイミングまたは終了タイミングをシフトするように構成してもよい。
【００３６】
また、上記実施形態における駆動回路７の動作として、ＭＯＳＦＥＴ１３及び１４を同時に駆動させることなく、駆動信号Ｅのオン幅を駆動信号Ｂのオン幅よりも大きくし、駆動信号Ｆのオン幅を駆動信号Ｄのオン幅よりも大きくするように構成してもよい。
また、上記実施形態では、コンバータ回路３をハーフブリッジ方式で構成しているが、コンバータ回路３を、例えば、プッシュプル方式やフルブリッジ方式などその他の方式で構成してもよい。
【００３７】
また、上記実施形態において、コンバータ回路３の前段に昇圧回路などを備えるように構成してもよい。
また、上記実施形態において、例えば、制御回路８は、制御ＩＣ１７で使用される三角波と第１の基準電圧との比較結果に基づいて駆動回路７の始動タイミングを前にシフトさせると共に、制御ＩＣ１７で使用される三角波と第２の基準波との比較結果に基づいて制御駆動回路７の終了タイミングを後にシフトさせるように構成してもよい。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態のスイッチング電源を示す図である。
【図２】スイッチング電源を構成する各回路のそれぞれの出力などを示す図である。
【符号の説明】
【００３９】
１        スイッチング電源
２        トランス
３        コンバータ回路
４        整流回路
５        平滑回路
６        駆動回路
７        駆動回路
８        制御回路
９        ＭＯＳＦＥＴ
１０        ＭＯＳＦＥＴ
１１        コンデンサ
１２        コンデンサ
１３        ＭＯＳＦＥＴ
１４        ＭＯＳＦＥＴ
１５        コイル
１６        コンデンサ
１７        制御ＩＣ
１８        三角波比較回路
１９        同期整流ＯＮ側素子判定回路
【図１】
2005269792.tif 000003
【図２】
2005269792.tif 000004