(57)【要約】  【課題】容量素子の上部電極および下部電極の間のリーク電流を抑制する。下部電極と同一レイヤに良好な微細配線を形成する。  【解決手段】半導体基板３０上の層間絶縁膜２０上に容量素子２５が形成されている。容量素子２５は、下部電極２１と、この下部電極２１の表面に、当該下部電極２１と同一パターンに形成された容量膜２２と、この容量膜２２上に、周囲から当該容量膜２２がはみ出すように形成された上部電極２３とを備えている。下部電極２１と同一レイヤには、幅０．５μｍ以下の微細配線３１，３２が形成されている。微細配線３１，３２は、下部電極２１の形成時に、容量膜２２の形成のための誘電体膜２６をマスクとして用いて形成される。【選択図】        図１
2005285842.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された下部電極と、
この下部電極の表面に、当該下部電極と略同一パターンに形成された容量膜と、
この容量膜上に、周囲から当該容量膜がはみ出すように定められた領域に形成された上部電極と、
前記下部電極と同一レイヤに形成された幅０．５μｍ以下の微細配線とを含むことを特徴とする半導体装置。
【請求項２】
半導体基板上に電極材料からなる下部電極膜を形成する下部電極膜形成工程と、
前記下部電極膜上に容量膜の材料である誘電体材料からなる誘電体膜を形成する誘電体膜形成工程と、
この誘電体膜上に、電極材料からなる上部電極膜を形成する上部電極膜形成工程と、
この上部電極膜上に、上部電極に対応したパターンの第１レジスト膜を形成する工程と、
この第１レジスト膜をマスクとして上部電極膜をエッチングして上部電極を形成し、前記誘電体膜が露出した後は、前記上部電極の周囲の前記誘電体膜を残してエッチングを停止する第１エッチング工程と、
前記上部電極およびその周囲の前記誘電体膜上に、前記上部電極を内包する領域を覆う第２レジスト膜を形成する工程と、
この第２レジスト膜をマスクとして、前記誘電体膜および下部電極膜をエッチングし、同一パターンの容量膜および下部電極を形成する第２エッチング工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記第２レジスト膜を形成する工程は、前記下部電極に対応したパターン部分のほかに、幅０．５μｍ以下の微細配線に対応した微細配線対応パターン部分を有するレジスト膜を形成する工程を含み、
前記第２エッチング工程は、前記第２レジスト膜および前記微細配線対応パターン部分の誘電体膜をマスクとしたエッチングによって前記下部電極膜をエッチングし、前記下部電極と同一レイヤに幅０．５μｍ以下の微細配線を同時に形成する工程を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、容量膜を上部電極および下部電極で挟持したＭＩＭ（Metal-Insulator-Metal）構造の容量素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（大規模集積回路）チップなどの半導体装置では、その表面に形成された多層配線構造内に、容量膜を上部電極および下部電極で挟持したＭＩＭ構造の容量素子が備えられている。このような容量素子の典型的な構成は、図４に図解的に表わされている。この容量素子は、下部電極１上に容量膜２を積層し、さらにこの容量膜２上に上部電極３を積層した構成となっており、容量膜２に実質的な凹凸のないプレーナ型の素子構造を有している。容量膜２は、下部電極１よりも小さな面積範囲に形成されており、上部電極３は、容量膜２と同一パターンに成形されている。容量膜２のパターニング時におけるオーバエッチングのために、容量膜２のエッジ部において、下部電極１の表面には、図５に拡大して示すように、段差部４が生じている。
【０００３】
図６は、前述の容量素子の製造工程を工程順に示す断面図である。半導体基板上に形成された多層配線構造の層間絶縁膜１０の表面に、下部電極１の材料からなる下部電極膜１１が形成され、この下部電極膜１１上に、容量膜２の構成材料である誘電体材料からなる誘電体膜１２が形成され、さらにこの誘電体膜１２上に、上部電極３の材料からなる上部電極膜１３が積層して形成される。そして、この上部電極膜１３上に、容量膜２および上部電極３のパターンに対応したレジスト膜１４がパターン形成される。この状態が図６（Ａ）に示されている。
【０００４】
この状態から、レジスト膜１４をマスクとして、ドライエッチング（反応性イオンエッチング）によって、上部電極膜１３および誘電体膜１２がエッチングされる。これにより、下部電極膜１１上に、容量膜２および上部電極３の積層構造が形成される。この状態が図６（Ｂ）に示されている。下部電極膜１１上の誘電体膜１２の不要部分を確実に除去するためには、前述の通り、下部電極膜１１の表面のオーバエッチングを避けることができない。
【０００５】
次に、図６（Ｃ）に示すように、下部電極１のパターンに対応したレジスト膜１５が、容量膜２および上部電極３の積層構造を内包する所定の領域に形成される。このレジスト膜１５をマスクとしたドライエッチング（反応性イオンエッチング）を行うことによって、図６（Ｄ）に示すように、層間絶縁膜１０上の下部電極膜１１の不要部分を除去して、所定のパターンに成形した下部電極１を得ることができる。
【０００６】
その後、レジスト膜１５を除去することによって、図４に示す構造の容量素子を得ることができる。
【特許文献１】特開２０００−２７７７１０号公報
【特許文献２】特開２００２−９８９９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図６（Ｂ）に示すドライエッチング工程において、容量膜２のオーバーエッチングに下部電極膜１１が曝されるとき、この下部電極膜１１の材料がスパッタされ、容量膜２の側壁２ａ（図５参照）に再付着する。この側壁２ａは、ドライエッチング時のイオンビームの方向とほぼ平行であるため、この側壁２ａに付着した電極材料９に対するスパッタ効果は弱く、結局、下部電極膜１１の材料が、容量膜２の側壁２ａに残留したままの状態となる。そのため、容量膜２の側壁２ａにおいて電流のパス（経路）が形成される。これによって、リーク電流７が生じ、所望の電荷蓄積効果を得ることができなくなり、素子不良に至るおそれがある。
【０００８】
リーク電流７を抑制するためには、下部電極１と上部電極３との間の距離を長くすることが有効である。しかし、容量膜２を厚く形成して、上部電極３および下部電極１の間の距離を大きくとれば、容量値が小さくなってしまうから、所望の容量値を得るためには、下部電極１および上部電極３を大きく形成する必要が生じる。これにより、半導体装置の高集積化が阻害され、ＬＳＩのチップサイズが大きくなってしまうという問題がある。
【０００９】
容量膜の面積を大きくするために、下部電極を先にパターニングし、下部電極の上面および側壁を覆うように容量膜を設ける構造が考えられる（特許文献１および２参照）。しかし、このような構造の場合には、下部電極の形成後には、下部電極の側方に高段差が形成されることになるため、フォトレジスト工程による微細加工が困難になるという別の問題に直面する。
【００１０】
さらに、図６（Ｃ）ないし（Ｄ）に示すように、下部電極１の形成時に、同一レイヤ内に微細配線（プラグ等）８を同時に形成しようとする場合に、この微細配線８を所望の形状に形成することができないという別の問題もある。
より具体的に説明すると、微細配線８を形成するために、図６（Ｃ）に示すように、微細配線８の線幅（たとえば０．５μｍ以下）に対応したレジストパターン１５ａが形成される。このレジストパターン１５ａは、レジスト膜１５の一部であり、このレジスト膜１５をマスクとしたドライエッチングによって、下部電極膜１１をエッチングすることによって、下部電極１および微細配線８が得られる。
【００１１】
ところが、微小な線幅のレジストパターン１５ａは、下部電極１の上方のレジスト膜１５のパターンのような大面積のレジスト膜に比較してドライエッチング時における膜減りが速やかに進行する。そのため、下部電極１の周囲の下部電極膜１１を除去し尽くすよりも前に、レジストパターン１５ａが除去し尽くされてしまい、その後に継続されるドライエッチングによって、微細配線８の先端部８ａがテーパ状に膜減りしていってしまう。
【００１２】
その結果、微細配線８は、設計通りの断面形状を有することができず、所望の電気特性を達成できなくなる。たとえば、微細配線８が層間配線を担うプラグである場合には、層間配線が不良となり、半導体装置自身が不良品となってしまう。
そこで、この発明の目的は、上部電極および下部電極の間のリーク電流を抑制または防止することができる容量素子を備えた半導体装置を提供することである。
【００１３】
また、この発明の他の目的は、下部電極と同一レイヤに良好な微細配線を形成することができる構造の半導体装置を提供することである。
また、この発明のさらに他の目的は、上部電極および下部電極の間のリーク電流を効果的に抑制または防止することができるプレーナ型の容量素子を備えた半導体装置の製造方法を提供することである。
【００１４】
また、この発明のさらに他の目的は、下部電極と同一レイヤに良好な微細配線を形成することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１５】
この発明の半導体装置は、半導体基板上に形成された下部電極と、この下部電極の表面に、当該下部電極と同一パターンに形成された容量膜と、この容量膜上に、周囲から当該容量膜がはみ出すように定められた領域に形成された上部電極と、前記下部電極と同一レイヤに形成された幅０．５μｍ以下の微細配線とを含む。なお、「半導体基板」は、半導体材料部分のみならず、表面に絶縁膜が形成された状態や、表面に多層配線構造が形成された状態のものも含む。以下、この項において同じ。
【００１６】
この構成によれば、下部電極と容量膜とが同一パターンに形成され、この容量膜が周囲からはみ出すように、上部電極が当該容量膜上に形成されている。そのため、容量膜の上部電極からのはみ出し量とこの容量膜の膜厚（端部における膜厚）との和が下部電極と上部電極との間の距離となる。これにより、容量膜を厚くすることなく上部電極と下部電極との間の距離を長くとることができるので、これらの間のリーク電流を抑えることができる。
【００１７】
また、下部電極上に容量膜を残留させる構成であるので、下部電極と同一レイヤに幅０．５μｍ以下の微細配線を形成する場合に、この微細配線上に容量膜と同一レイヤの誘電体膜を残し、この誘電体膜を微細配線加工のためのマスクとして用いることができる。これにより、下部電極と同一レイヤに所望の断面形状を有する幅０．５μｍ以下の微細配線を形成することができる。
【００１８】
この発明の半導体装置の製造方法は、半導体基板上に電極材料からなる下部電極膜を形成する下部電極膜形成工程と、前記下部電極膜上に容量膜の材料である誘電体材料からなる誘電体膜を形成する誘電体膜形成工程と、この誘電体膜上に、電極材料からなる上部電極膜を形成する上部電極膜形成工程と、この上部電極膜上に、上部電極に対応したパターンの第１レジスト膜を形成する工程と、この第１レジスト膜をマスクとして上部電極膜をエッチングして上部電極を形成し、前記誘電体膜が露出した後は、前記上部電極の周囲の前記誘電体膜を残してエッチングを停止する第１エッチング工程と、前記上部電極およびその周囲の前記誘電体膜上に、前記上部電極を内包する領域を覆う第２レジスト膜を形成する工程と、この第２レジスト膜をマスクとして、前記誘電体膜および下部電極膜をエッチングし、同一パターンの容量膜および下部電極を形成する第２エッチング工程とを含む。
【００１９】
この発明によれば、第１レジスト膜をマスクとして上部電極膜をエッチングして上部電極のパターンを形成する際に、上部電極の周囲の誘電体膜を残してエッチングを停止するようにしている。そのため、その後に第２レジスト膜をマスクとして誘電体膜および下部電極膜をエッチングすると、誘電体膜をパターニングして得られる容量膜は、上部電極の周囲にはみ出し部分を有することになる。このはみ出し部分の距離と容量膜の膜厚との和が、上部電極および下部電極の間の距離となるため、これらの間のリーク電流を抑制することができる。しかも、はみ出し部分の表面は、下部電極膜のエッチング時には、第２レジスト膜によって覆われているので、この表面への下部電極膜の材料の再付着を抑制できる。これによっても、リーク電流を効果的に抑制できる。
【００２０】
こうして、容量膜の膜厚を増加させることなく、リーク電流を抑制することができる。また、下部電極膜のパターニングを先に行うのではなく、上部電極膜のパターニングの後に、容量膜および下部電極を第２レジスト膜をマスクとして同一パターンに形成するようにして、容量膜に実質的な凹凸のないプレーナ型の容量素子が作成される。したがって、半導体基板上に高段差部を生じさせることなくフォトリソグラフィ工程によって容量素子を形成することができるので、良好な微細加工が可能である。
【００２１】
前記第２レジスト膜を形成する工程は、前記下部電極に対応したパターン部分のほかに、幅０．５μｍ以下の微細配線に対応した微細配線対応パターン部分を有するレジスト膜を形成する工程を含んでいてもよい。この場合に、前記第２エッチング工程は、前記第２レジスト膜および前記微細配線対応パターン部分の誘電体膜をマスクとしたエッチングによって前記下部電極膜をエッチングし、前記下部電極と同一レイヤに幅０．５μｍ以下の微細配線を同時に形成する工程を含むことが好ましい。
【００２２】
この方法によれば、第２レジスト膜は、幅０．５μｍ以下の微細配線に対応した微細配線対応パターン部分を有している。そのため、下部電極膜をエッチングするときには、前記第２レジスト膜の微細配線対応パターン部分とともに、この微細配線対応パターン部分に対応した誘電体膜部分が、微細配線を形成するためのマスクとして機能することになる。これにより、微細配線部の上方の前記微細配線対応パターン部分が除去され尽くした後にエッチングが継続する場合でも、微細配線の膜減りが誘電体膜によって抑制される。これにより、下部電極と同一レイヤに幅０．５μｍ以下の良好な微細配線を形成することができ、その断面形状を所望の状態とすることができる。その結果、設計通りの特性の微細配線を形成することができる。
【発明を実施するための最良の形態】
【００２３】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の特徴部分の構成を説明するための図解的な断面図である。半導体基板３０上には、多層配線構造が形成されており、この多層配線構造を構成する層間絶縁膜２０上に、容量素子２５が形成されている。この容量素子２５は、下部電極２１と上部電極２３との間に容量膜２２を介在させたＭＩＭ構造を有している。すなわち、層間絶縁膜２０の表面に下部電極２１が形成されており、この下部電極２１の表面に容量膜２２が形成されており、この容量膜２２の表面に上部電極２３が形成されている。容量素子２５は、容量膜２２に実質的な凹凸のないプレーナ型の構造を有している。
【００２４】
容量膜２２は、シリコン酸化膜等の誘電体膜からなっていて、下部電極２１と同一パターンに形成されている。上部電極２３は、その周囲（全周）から容量膜２２がはみ出すように配置されていて、容量膜２２よりも小面積に形成されている。容量膜２２において、上部電極２３からのはみ出し領域２４の表面は、上部電極２３のパターニングの際に生じるオーバエッチングのために、上部電極２３と容量膜２２との界面よりも下部電極２１寄りに位置している。
【００２５】
下部電極２１と同一レイヤには、層間絶縁膜２０上に幅０．５μｍ以下の微細配線３１，３２が形成されている。たとえば微細配線３１は、当該レイヤ内での配線のためのものであり、微細配線３２は、その上層の配線３３との接続のためのプラグである。微細配線３１の表面には、容量膜２２と同一の誘電体膜から形成された誘電体膜２６が形成されている。微細配線３２上にも誘電体膜２６と同様な誘電体膜が製造工程において形成されるが、上層の配線３３との接続のためのプラグ部分３４を形成する際に、この誘電体膜はエッチング除去されていて、図１の構成には現れていない。３５は、層間絶縁膜である。
【００２６】
この実施形態の半導体装置では、容量素子２５において、上部電極２３と下部電極２１との間の距離は、容量膜２２のはみ出し領域２４の距離Ｌ１と容量膜２２の端部における膜厚Ｌ２との和で表わされる。したがって、容量膜の端部における膜厚が上部電極および下部電極間の距離であった従来技術に比較して、上部電極２３と下部電極２１との間の距離を極めて大きくとることができる。しかも、上部電極２３と下部電極２１との間の距離を長くするために容量膜２２の膜厚を増加させる必要がないから、上部電極２３または下部電極２１を大面積に形成する必要がなく、半導体装置の高集積化を阻害することがない。
【００２７】
本願発明者の実験によれば、前述の図４に示された従来構造の容量素子では、上部電極３と下部電極１との間のリーク電流は１．０×１０-7のオーダであるのに対し、図１に示されたこの実施形態に係る容量素子２５においては、上部電極２３と下部電極２１との間のリーク電流が１．０×１０-11アンペアのオーダであることが確認されている。
図２は、図１に示された半導体装置の製造方法を工程順に示す図解的な断面図である。まず、図２（Ａ）に示すように、層間絶縁膜２０上に、下部電極２１の材料からなる下部電極膜４１が形成され、この下部電極膜４１上に容量膜２２の材料の誘電体からなる誘電体膜４２が形成され、この誘電体膜４２上に上部電極２３の材料からなる上部電極膜４３が積層して形成される。この上部電極膜４３上に、上部電極２３のパターンに対応したレジスト膜４４（第１レジスト膜）が形成される。
【００２８】
下部電極膜４１および上部電極膜４３は、電極として使用可能な導電性材料で構成されていればよいが、この実施形態では、アルミニウム合金層を下層とし、チタン化合物（ＴｉＮ）層を上層とした積層膜で構成されている。このような積層膜は、スパッタ法により形成することができ、たとえば下部電極膜４１の膜厚は２００〜５００ｎｍ程度であり、上部電極膜４３の膜厚は１００〜１５０ｎｍ程度である。このような積層膜の他にも、不純物を導入して導電率を高めた多結晶シリコンの単層等を下部電極膜４１および上部電極膜４３として用いることができる。
【００２９】
誘電体膜４２は、たとえばシリコン酸化膜からなり、４００〜４５０℃の温度でのＣＶＤ（化学的気相成長）法によって形成することができる。誘電体膜４２の材料としては、シリコン酸化膜の他にも、シリコン窒化膜、ＳｉＯＮ、強誘電体膜などを用いることができる。酸化膜を用いる場合の誘電体膜４２の膜厚は２０〜５０ｎｍを用いるが、窒化膜を用いる場合は誘電率が酸化膜より高いので、酸化膜と同等の容量を得るには、それよりも膜厚を厚くできる。また、ＳｉＯＮを用いる場合、ＫｒＦレーザリソグラフィにおいて、このＳｉＯＮ膜からなる誘電体膜４２を反射防止膜として用いることができるという利点がある。
【００３０】
また、前述のアルミニウム合金およびチタン化合物（ＴｉＮ）の積層膜からなる下部電極膜４１および上部電極膜４３においては、チタン化合物（ＴｉＮ）層をｉ線リソグラフィーに対する反射防止膜として機能させることができ、微細加工を有利に行うことができる。
次に、図２（Ｂ）に示すように、レジスト膜４４をマスクとしたドライエッチング（反応性イオンエッチング）により、上部電極膜４３の不要部分が除去されて、上部電極２３が形成される。このとき、上部電極膜４３の不要部分を除去し尽くすために、誘電体膜４２の表面はオーバエッチングされることになる。上部電極膜４３のドライエッチングは、誘電体膜４２が下部電極膜４１上に残留している状態で停止される（図２（Ｂ）参照）。
【００３１】
次に、図２（Ｃ）に示すように、下部電極２１および微細配線３１，３２にそれぞれ対応した下部電極対応部４５Ａおよび微細電極対応部４５Ｂ，４５Ｃを有するレジスト膜４５（第２レジスト膜）が形成される。下部電極対応部４５Ａは、上部電極２３およびその周囲（全周）を取り囲む領域の誘電体膜４２を覆うように、上部電極２３を内包し、当該上部電極２３よりも大面積の領域に形成される。微細電極対応部４５Ｂは、幅０．５μｍ以下の微細配線３１に対応した微細パターンに形成され、同様に微細電極対応部４５Ｃは、幅０．５μｍ以下の微細配線３２に対応するように微細パターンに形成される。
【００３２】
このようなレジスト膜４５をマスクとしてドライエッチング（反応性イオンエッチング）が実行される。プレーナ型の容量素子２５では下部電極膜４１をパターニングする前に上部電極膜４３が積層されるため、誘電体膜４２に実質的な凹凸がないので、上部電極膜４３は薄く形成することができる。そのため、パターニングによって得られた上部電極２３のエッジ部における段差が小さいから、レジスト膜４５は、微細配線３１，３２に対応した微小線幅を実現できる高精度なパターンに形成することができる。このレジスト膜４５は、微細配線３１，３２に対応する膜厚（０．５μｍ程度）を有していればよい。
【００３３】
図２（Ｄ）には、前述のドライエッチングによって、誘電体膜４２の不要部分が除去されて、容量膜２２および微細配線３１，３２上の誘電体膜２６が残留した状態が示されている。この状態から、さらにドライエッチングを行うことにより、図２（Ｅ）に示すように、下部電極膜４１の不要部分を除去して下部電極２１を形成することができ、さらに、微細配線３１，３２を下部電極２１と同一レイヤに形成することができる。
【００３４】
ドライエッチング時におけるレジスト膜４５の膜減りは、大面積のパターンについてはゆっくりと進行するのに対し、小面積のパターンについては速やかに進行する。そのため、下部電極膜４１のエッチングの途中で、レジスト膜４５の微細電極対応部４５Ｂ，４５Ｃはエッチングされ尽くしてしまう。しかし、その後は、誘電体膜２６がエッチングマスクとして機能するため、下部電極膜４１の不要部分が除去され尽くすまでの過程で、誘電体膜２６の直下の微細配線３１，３２が浸食されることがない。こうして、下部電極２１と同一レイヤ内に、所期の断面形状を有する微細配線３１，３２を形成することができる。
【００３５】
図１を参照してさらに説明する。
その後、レジスト膜４５を除去し、容量素子２５および微細配線３１，３２上を含めて層間絶縁膜３５で覆う。そして、層間絶縁膜３５において、微細配線３２の直上の位置にビアホール３６が形成され、ここに配線プラグの上層部分３４を構成する金属材料が埋め込まれる。その後、層間絶縁膜３５上に上層の配線３３が形成されることにより、図１に示す半導体装置が得られる。
【００３６】
このように、この実施形態の構成によれば、容量膜２２の膜厚を大きくすることなく、上部電極２３と下部電極２１との間の距離を多くとってリーク電流を抑制できるうえ、下部電極２１と同一レイヤに所期の断面形状を有し、したがって、設計通りの電気的特性を有する微細配線３１，３２を形成することができる。また、下部電極膜４１のエッチングの際には、容量膜２２はレジスト膜４５によって覆われているため、この容量膜２２の表面に下部電極膜４１の材料が再付着することを抑制できる。これにより、上部電極２３と下部電極２１との間のリーク電流を一層効果的に低減できる。
【００３７】
図３は、この実施形態に係る半導体装置のより具体的な構成例を説明するための断面図である。Ｐ型半導体基板３０の表面にはＰ-型エピタキシャル層５０が形成されている。このＰ-型エピタキシャル層５０には、Ｐ型ウエル５１およびＮ型ウエル５２が形成されており、Ｐ型ウエル５１内にＮチャンネル型ＭＯＳ電界効果トランジスタ５３が形成されており、Ｎ型ウエル５２内にＰチャンネル型ＭＯＳ電界効果トランジスタ５４が形成されている。つまり、トランジスタ５３，５４が所定の接続をされていれば、エピタキシャル層５０内にはＣＭＯＳ構造が形成され、この半導体装置はＣＭＯＳ型ＬＳＩを構成することになる。
【００３８】
エピタキシャル層５０上には、たとえば、ＳｉＯ2からなる層間絶縁膜２０，３５，７１，７２，７３によって互いに絶縁された複数層の配線層を有する多層配線構造５６が形成されている。７４は、たとえば、プラズマＳｉＮ膜からなる表面保護膜である。
多層配線構造５６内に、図１に示された構成が組み込まれている。そして、容量素子２５の下部電極２１は、容量膜２２に開口されたコンタクト孔２２ａを介して層間配線プラグ５７に接合されており、この層間配線プラグ５７は配線３３に接続されている。上部電極２３は、配線プラグ５８を介して、配線３３と同一レイヤにある配線３８に接続されている。
【００３９】
一方、配線３３は、当該レイヤ内で引き回されていて、微細配線３２上の層間配線プラグ３４に接続されている。微細配線３２は、さらに下層の配線３９に層間配線プラグ５９を介して接続されている。そして、配線３９は、配線プラグ６０、微細配線４０および配線プラグ６１を介して、Ｐチャンネル型ＭＯＳ電界効果トランジスタ５４に接続されている。
【００４０】
また、微細配線３１は、下部電極２１および微細配線３１と同一レイヤ内に形成されている。
微細配線３１，３２および下部電極２１は、たとえば、ＴｉＮ／Ｔｉ／ＡｌＣｕ／Ｔｉ／ＴｉＮ／Ｔｉの積層構造を有する金属膜で構成されている。また、配線３３，３８は、ＴｉＮ／ＡｌＣｕ／Ｔｉ／ＴｉＮ／Ｔｉの積層構造を有する配線膜で構成されている。
【００４１】
以上、この発明の一実施形態について説明したが、この発明は他の形態で実施することもできる。たとえば、前記の実施形態では、幅０．５μｍの微細配線３１，３２が下部電極２１と同一レイヤに形成された構成について説明したが、図２に示されたプロセスは、幅０．２５μｍ以下の微細配線を下部電極２１と同一レイヤに形成する場合にも適用が可能である。
【００４２】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００４３】
【図１】この発明の一実施形態に係る半導体装置の特徴部分の構成を説明するための図解的な断面図である。
【図２】図１に示された半導体装置の製造方法を工程順に示す図解的な断面図である。
【図３】この実施形態に係る半導体装置のより具体的な構成例を説明するための断面図である。
【図４】従来のプレーナ型容量素子の構成を説明するための図解的な断面図である。
【図５】図４の容量素子の一部を拡大して示す図解的な断面図である。
【図６】図４の容量素子の製造方法を工程順に示す図解的な断面図である。
【符号の説明】
【００４４】
２０    層間絶縁膜
２１    下部電極
２２    容量膜
２２ａ  コンタクト孔
２３    上部電極
２４    はみ出し領域
２５    容量素子
２６    誘電体膜
３０    半導体基板
３１    微細配線
３２    微細配線
３３    配線
３４    層間配線プラグ
３５    層間絶縁膜
３６    ビアホール
４１    下部電極膜
４２    誘電体膜
４３    上部電極膜
４４    第１レジスト膜
４５    第２レジスト膜
４５Ａ    下部電極対応部
４５Ｂ    微細電極対応部
４５Ｃ    微細電極対応部
５６    多層配線構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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