(57)【要約】【課題】本発明は、フラッシュメモリの高速読み出し時におけるデータ線の充電動作において、リファレンスセルのデータ線に付加するダミー容量が増大するのを抑制しつつ、本体セルのデータ線に発生する容量の多様化および増加に対してもデータ線の充電等価性を保存できるようにすることを最も主要な特徴としている。【解決手段】たとえば、本体側のデータ線ＤＬの容量（寄生容量）を３Ｃ、リファレンス側のデータ線Ｒｅｆ−ＤＬの容量をＣとした場合、Ｒｅｆデータ線Ｒｅｆ−ＤＬを充電するＲｅｆセンスアンプ負荷２３ｂの、その３倍の能力（３Ｉｓａ）を有する本体センスアンプ負荷２３ａで本体データ線ＤＬを充電するように構成されている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
センスアンプ回路と、
前記センスアンプ回路の第１のセンス端子に接続された第１のデータ線と、
前記第１のデータ線を充電する第１のセンスアンプ負荷と、
前記センスアンプ回路の第２のセンス端子に接続されたリファレンス用の第２のデータ線と、
前記第２のデータ線を充電する第２のセンスアンプ負荷と
を具備し、
前記第１のデータ線の容量と前記第２のデータ線の容量との差に応じて、前記第１のセンスアンプ負荷と前記第２のセンスアンプ負荷とに能力差を設けたことを特徴とする半導体メモリ装置。
【請求項２】
センスアンプ回路と、
前記センスアンプ回路の第１のセンス端子に接続された第１のデータ線と、
前記センスアンプ回路の第２のセンス端子に接続されたリファレンス用の第２のデータ線と、
前記第１のデータ線を充電する、前記第１のデータ線の容量に応じた能力を有する第１のセンスアンプ負荷と、
前記第２のデータ線を充電する、前記第２のデータ線の容量に応じた能力を有する第２のセンスアンプ負荷と
を具備したことを特徴とする半導体メモリ装置。
【請求項３】
前記第１のセンスアンプ負荷および前記第２のセンスアンプ負荷は、
能力が同じ第１の充電負荷と、
前記第１の充電負荷とは能力が異なる第２の充電負荷と
をそれぞれ有し、
前記第１，第２のデータ線の充電平衡状態到達時には前記第１の充電負荷によって、前記第１，第２のデータ線を充電し、
前記充電平衡状態に到達するまでの充電過渡期には前記第１，第２の充電負荷によって、前記第１，第２のデータ線を急速充電する
ことを特徴とする請求項１または２に記載の半導体メモリ装置。
【請求項４】
前記第１のセンスアンプ負荷および前記第２のセンスアンプ負荷は、
能力が同じ第１の充電負荷と、
前記第１の充電負荷とは能力が異なり、第１のバンクに起因するデータ線の容量に応じた能力を有する第２の充電負荷と、
前記第１，第２の充電負荷とは能力が異なり、第２のバンクに起因するデータ線の容量に応じた能力を有する第３の充電負荷と
をそれぞれ有し、
前記第２，第３の充電負荷は、前記第１または第２のバンクのアドレスをデコードするデコード回路の出力によって選択されることを特徴とする請求項１または２に記載の半導体メモリ装置。
【請求項５】
センスアンプ回路と、
前記センスアンプ回路の第１のセンス端子に接続された第１のデータ線と、
前記センスアンプ回路の第２のセンス端子に接続されたリファレンス用の第２のデータ線と、
前記第１，第２のデータ線をそれぞれ充電する、同じ能力を有する第１，第２のセンスアンプ負荷と、
第１のバンクに起因するデータ線の容量に応じて前記第２のデータ線に付加される第１のダミー容量と、
第２のバンクに起因するデータ線の容量に応じて前記第２のデータ線に付加される第２のダミー容量と、
前記第１，第２のダミー容量を、前記第１または第２のバンクのアドレスをデコードするデコード回路の出力によって切り換える切り換え回路と
を具備したことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関するもので、特に、フラッシュメモリの高速読み出し時におけるデータ線の充電動作に関する。
【背景技術】
【０００２】
近年、フラッシュメモリにおいては、高速読み出しのための各種の方法が模索されている（たとえば、特許文献１参照）。
【０００３】
その１つに、たとえば、リファレンスセルの閾値（電流）を、本体セルの、“１”データを記憶するオンセルの閾値（電流）と“０”データを記憶するオフセルの閾値（電流）のほぼ中間に設定する。また、本体セルおよびリファレンスセルの各データ線に容量等価性を持たせるとともに、各データ線を同じ能力のセンスアンプ（Ｓ／Ａ）負荷を用いて充電する。これにより、本体セルのデータ線の電位が、オンセルおよびオフセルに対応した充電の平衡状態に達する前（過渡状態）でも、データの確定を可能にした方法が知られている。
【０００４】
しかしながら、上記した方法の場合、リファレンスセルのデータ線にダミー容量を付加することで、本体セルおよびリファレンスセルの各データ線に発生する容量に等価性を持たせるものであった。また、フラッシュメモリの場合、バンクの構成が多様化・大容量化するにつれて、本体セルのデータ線に発生する容量も多様化および増加してきた。そのため、本体セルのデータ線に発生する容量の多様化や増加にともなって、リファレンスセルのデータ線に付加するダミー容量が増大するという問題があった。
【０００５】
上記したように、高速読み出しを可能とするために、本体セルのデータ線の容量に応じて、リファレンスセルのデータ線にダミー容量を付加する場合、本体セルのデータ線に発生する容量の多様化および増加にともなって、リファレンスセルのデータ線に付加するダミー容量が増大するという問題があった。
【特許文献１】特開２００３−３３８１８５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、本体セルのデータ線に発生する容量の多様化および増加に対してもデータ線の充電等価性を保存したまま、リファレンスセルのデータ線に付加するダミー容量が増大するのを抑制でき、高速読み出しが可能な半導体メモリ装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、センスアンプ回路と、前記センスアンプ回路の第１のセンス端子に接続された第１のデータ線と、前記第１のデータ線を充電する第１のセンスアンプ負荷と、前記センスアンプ回路の第２のセンス端子に接続されたリファレンス用の第２のデータ線と、前記第２のデータ線を充電する第２のセンスアンプ負荷とを具備し、前記第１のデータ線の容量と前記第２のデータ線の容量との差に応じて、前記第１のセンスアンプ負荷と前記第２のセンスアンプ負荷とに能力差を設けたことを特徴とする半導体メモリ装置が提供される。
【０００８】
また、本願発明の一態様によれば、センスアンプ回路と、前記センスアンプ回路の第１のセンス端子に接続された第１のデータ線と、前記センスアンプ回路の第２のセンス端子に接続されたリファレンス用の第２のデータ線と、前記第１のデータ線を充電する、前記第１のデータ線の容量に応じた能力を有する第１のセンスアンプ負荷と、前記第２のデータ線を充電する、前記第２のデータ線の容量に応じた能力を有する第２のセンスアンプ負荷とを具備したことを特徴とする半導体メモリ装置が提供される。
【０００９】
さらに、本願発明の一態様によれば、センスアンプ回路と、前記センスアンプ回路の第１のセンス端子に接続された第１のデータ線と、前記センスアンプ回路の第２のセンス端子に接続されたリファレンス用の第２のデータ線と、前記第１，第２のデータ線をそれぞれ充電する、同じ能力を有する第１，第２のセンスアンプ負荷と、第１のバンクに起因するデータ線の容量に応じて前記第２のデータ線に付加される第１のダミー容量と、第２のバンクに起因するデータ線の容量に応じて前記第２のデータ線に付加される第２のダミー容量と、前記第１，第２のダミー容量を、前記第１または第２のバンクのアドレスをデコードするデコード回路の出力によって切り換える切り換え回路とを具備したことを特徴とする半導体メモリ装置が提供される。
【発明の効果】
【００１０】
この発明によれば、本体セルのデータ線およびリファレンスセルのデータ線をそれぞれ最適な充電負荷により充電できるようになる結果、本体セルのデータ線に発生する容量の多様化および増加に対してもデータ線の充電等価性を保存したまま、リファレンスセルのデータ線に付加するダミー容量が増大するのを抑制でき、高速読み出しが可能な半導体メモリ装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。
【００１２】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、半導体メモリ装置の基本構成を示すものである。ここでは、半導体メモリ装置の一例として、入出力データを電気的に一括消去可能なフラッシュメモリ（たとえば、ＤＩＮＯＲ型８Ｍビット・フラッシュメモリ）を例に説明する。
【００１３】
図１において、メモリセルアレイ１１は複数のブロック１２を有している。各ブロック１２は、入出力データを一括消去する際の最小単位となっている。上記各ブロック１２は、本体セル領域１２ａとリダンダンシーセル領域１２ｂとを有している。上記本体セル領域１２ａには、入出力データを記憶する複数のメモリセル（本体セル）ＭＣが設けられている。上記各メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの各交点にそれぞれ配置されている。上記リダンダンシーセル領域１２ｂには、そのブロック１２内における不良セル（×ＭＣ）を置換するための複数のリダンダンシー用セルＲＭＣが設けられている。上記各リダンダンシー用セルＲＭＣは、上記ワード線ＷＬとリダンダンシー用のビット線ＲＢＬとの各交点にそれぞれ配置されている。なお、上記複数のメモリセルＭＣおよび上記複数のリダンダンシー用セルＲＭＣは、いずれも２層ゲート構造の絶縁ゲート型電界効果トランジスタにより構成されている。
【００１４】
本実施形態の場合、ブロック１２ごとに、１乃至複数本のリダンダンシー用ビット線ＲＢＬが設けられている。ブロック１２内の不良セル（×ＭＣ）は、ビット線ＢＬ単位で、リダンダンシー用セルＲＭＣと置換される。これにより、メモリセルアレイ１１における欠陥救済が行われる。そして、この欠陥救済にともなう不良アドレス情報は、たとえば、上記メモリセルアレイ１１内の特定のメモリセルまたは上記メモリセルアレイ１１とは別の不揮発性メモリやヒューズによって保持される。
【００１５】
また、後述するように、上記ビット線ＢＬおよび上記リダンダンシー用ビット線ＲＢＬは、それぞれ、ゲート部２１内のカラムゲート２１ａ，２１ｂを介して、データ線ＤＬ，ＲＤＬに接続されている。上記データ線ＤＬ，ＲＤＬは、各ブロック１２に共通に設けられたセンスアンプ部２３に接続されている。
【００１６】
アドレスデータＡ０〜Ａ７が入力されるＹアドレス・バッファ２５には、Ｙ（行）デコーダ２７がそれぞれ接続されている。上記Ｙデコーダ２７には、上記ゲート部２１がそれぞれ接続されている。一方、アドレスデータＡ８〜Ａ１８が入力されるＸアドレス・バッファ２９には、Ｘ（列）デコーダ３１がそれぞれ接続されている。上記Ｘデコーダ３１には、それぞれ、上記各ブロック１２のワード線ＷＬが接続されている。
【００１７】
また、入出力データＩ／Ｏ０〜Ｉ／Ｏ１５および上記アドレスデータＡ１が入出力される入出力バッファ３３には、マルチプレクサ３５が接続されている。上記マルチプレクサ３５には、ステータス／ＩＤレジスタ３７、ライト・ステート・マシン（ＷＳＭ）３９および上記センスアンプ部２３が接続されている。上記ＷＳＭ３９には、コマンド・ユーザ・インターフェース（ＣＵＩ）４１が接続されている。上記ＣＵＩ４１には、たとえば、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ、および、ライトイネーブル信号／ＷＥのほか、各種の制御信号／ＷＰ，／ＲＰ，／ＢＹＴＥなどが入力される。また、上記ＷＳＭ３９には、たとえば、レディ／ビジィ信号ＲＤＹ・／Ｂｕｓｙが入力される。
【００１８】
ここで、欠陥救済にともなうＲＤ置換の方法について説明する。たとえば、リダンダンシー用ビット線ＲＢＬの本数を「２」とした場合の例である。アクセスを律束しないために、通常のリード動作時には、常に、センスアンプ部２３によって、メモリセルＭＣのデータ（１６・Ｉ／Ｏ分）とリダンダンシー用セルＲＭＣのデータ（２・Ｉ／Ｏ分）とがほぼ同時に読み出される。こうして、１８・Ｉ／Ｏ分のデータを読み出した後において、入力されたアドレスデータＡ０〜Ａ７のいずれかが、チップ内で記憶している不良アドレス情報と一致したとする。すると、マルチプレクサ３５によって、不良セルのデータとリダンダンシー用セルＲＭＣのデータとの置換が行われ、１６・Ｉ／Ｏ分の入出力データとして入出力バッファ３３より出力される。
【００１９】
図２は、上記センスアンプ部２３の構成例を示すものである。ここでは、本体側のデータ線ＤＬの容量（寄生容量）を３Ｃ、リファレンス（Ｒｅｆ）側のデータ線Ｒｅｆ−ＤＬの容量をＣとし、メモリセルＭＣおよびリファレンスセルＲｅｆ−Ｃのデータ線容量に等価性を持たせるのではなく、データ線容量に応じた能力を有するセンスアンプ負荷２３ａ，２３ｂによって本体データ線ＤＬおよびＲｅｆデータ線Ｒｅｆ−ＤＬをそれぞれ充電することにより、データ線の充電等価性は保存したまま、リファレンス用のダミー容量を削減するようにした場合について説明する。
【００２０】
ここで、上記センスアンプ部２３は、たとえば図３に示すように、リファレンスセルＲｅｆ−Ｃの閾値（電流）Ｒｅｆｅｒｅｎｃｅを、メモリセルＭＣの、“１”データを記憶するオン（ＯＮ）セルの閾値（電流）と“０”データを記憶するオフ（ＯＦＦ）セルの閾値（電流）のほぼ中間に設定する。また、メモリセルＭＣおよびリファレンスセルＲｅｆ−Ｃにつながる各データ線ＤＬ，Ｒｅｆ−ＤＬを、それぞれの容量（３Ｃ：Ｃ）に応じた能力のセンスアンプ（Ｓ／Ａ）負荷２３ａ，２３ｂを用いて充電する。これにより、本体データ線ＤＬの電位が、オンセルおよびオフセルに対応した充電の平衡状態に達する前（過渡状態）でも、データの確定が可能、つまり、高速読み出しが可能になる。
【００２１】
すなわち、上記センスアンプ部２３は、たとえば図２に示すように、センスアンプ回路Ｓ／Ａと本体センスアンプ負荷２３ａとＲｅｆセンスアンプ負荷２３ｂとラッチ回路２３ｃとを有して構成されている。本実施形態の場合、上記本体センスアンプ負荷２３ａはｐチャネル型ＭＯＳトランジスタからなり、本体データ線ＤＬの容量（３Ｃ）に応じて、３Ｉｓａの充電能力を有している。上記本体センスアンプ負荷２３ａは、上記本体データ線ＤＬに接続されるとともに、たとえば、上記センスアンプ回路Ｓ／Ａの非反転入力端（第１のセンス端子）につながる本体センス線ＳＬに接続されている。一方、上記Ｒｅｆセンスアンプ負荷２３ｂはｐチャネル型ＭＯＳトランジスタからなり、Ｒｅｆデータ線Ｒｅｆ−ＤＬの容量（Ｃ）に応じて、Ｉｓａの充電能力を有している。上記Ｒｅｆセンスアンプ負荷２３ｂは、上記Ｒｅｆデータ線Ｒｅｆ−ＤＬに接続されるとともに、たとえば、上記センスアンプ回路Ｓ／Ａの反転入力端（第２のセンス端子）につながるＲｅｆセンス線Ｒｅｆ−ＳＬに接続されている。上記センスアンプ回路Ｓ／Ａの出力端は、上記ラッチ回路２３ｃを介して、上記マルチプレクサ３５に接続されている。
【００２２】
このように、たとえばメモリセルＭＣにつながる本体データ線ＤＬの容量が、リファレンスセルＲｅｆ−ＣにつながるＲｅｆデータ線Ｒｅｆ−ＤＬの容量の３倍だとすると、Ｒｅｆデータ線Ｒｅｆ−ＤＬを充電する負荷２３ｂの、その３倍の能力を有する負荷２３ａで本体データ線ＤＬを充電する。これにより、本体データ線ＤＬの容量に応じて、リファレンス用のダミー容量を増大させることなしに、データ線の充電等価性は保存したまま、高速読み出しを実現できる。
【００２３】
図４は、図２に示した構成のセンスアンプ部２３における本体側の動作点（セル電流Ｉｄとセンス電圧Ｖｓａとの関係）を示すものである。この図からも明らかなように、本体センスアンプ負荷２３ａの負荷特性（能力）をＲｅｆセンスアンプ負荷２３ｂの負荷特性の３倍にした場合、オフセル“０”側の本体センス線ＳＬの到達電位（Ｖｓａ“０”＝Ｖｃｃ−Ｖｔｈｐ（Ｖｔｈｐは上記ｐチャネル型ＭＯＳトランジスタの閾値電圧））は変化しない。これに対し、オンセル“１”側の本体センス線ＳＬの到達電位（Ｖｓａ“１”３倍）は、本体センスアンプ負荷２３ａの負荷特性をＲｅｆセンスアンプ負荷２３ｂの負荷特性と同じにした場合（Ｖｓａ“１”）に比べて高くなる（４ａ＞４ｂ）。
【００２４】
上記したように、本体データ線ＤＬの容量に応じて、本体データ線ＤＬとＲｅｆデータ線Ｒｅｆ−ＤＬとをそれぞれ異なった能力の負荷２３ａ，２３ｂで充電動作させるようにしている。つまり、メモリセルＭＣの本体データ線ＤＬおよびリファレンスセルＲｅｆ−ＣのＲｅｆデータ線Ｒｅｆ−ＤＬを、それぞれの容量に応じた最適な充電負荷（２３ａ，２３ｂ）により充電できるようにしている。これにより、本体データ線ＤＬに発生する容量の多様化および増加に対してもデータ線の充電等価性は保存したまま、容量の増加にともなってＲｅｆデータ線Ｒｅｆ−ＤＬに付加するダミー容量が増大するのを抑制でき、高速読み出しが可能となるものである。
【００２５】
しかも、ダミー容量の増大を抑制できるようになる結果、チップ面積を小さくすることが可能となる。
【００２６】
［第２の実施形態］
図５は、この発明の第２の実施形態にしたがった、センスアンプ部２３Ａの構成例を示すものである。ここでは、上述した第１の実施形態における、センスマージン（対ノイズ特性）の悪化を改善するようにした場合の例（急速充電）について説明する。なお、図２と同一部分には同一符号を付し、詳しい説明は割愛する。
【００２７】
すなわち、上記第１の実施形態において、たとえば図４に示したように、オフセル“０”側の本体センス線ＳＬの到達電位（Ｖｃｃ−Ｖｔｈｐ）は変化しないのに、オンセル“１”側の本体センス線ＳＬの到達電位が、センスアンプ負荷を同じサイズ（負荷特性）とした場合に比べて高くなるということは、到達電位の振幅差（ｄ）が減少するということである。この振幅差（ｄ）の減少は、センスマージン・対ノイズ特性を悪化させる。
【００２８】
そこで、本実施形態においては、たとえば図５に示すように、本体センスアンプ負荷２３ａ’およびＲｅｆセンスアンプ負荷２３ｂ’とは別に、急速充電負荷２３ｅ，２３ｆと急速充電負荷制御スイッチ２３ｇ，２３ｈとを設ける。その際、上記本体センスアンプ負荷２３ａ’および上記Ｒｅｆセンスアンプ負荷２３ｂ’の能力は、本体側とリファレンス側とで同じにする（Ｉｓａ）。一方、上記急速充電負荷２３ｅ，２３ｆは、本体データ線ＤＬとＲｅｆデータ線Ｒｅｆ−ＤＬとの容量差に応じて能力を異ならせる（Ｉａｃｃ１＞Ｉａｃｃ２）。つまり、本体データ線ＤＬの容量を３Ｃとし、Ｒｅｆデータ線Ｒｅｆ−ＤＬの容量をＣとした場合、本体側の、上記本体センスアンプ負荷２３ａ’と上記急速充電負荷２３ｅとの負荷特性（負荷電流供給能力）の総和（Ｉａｃｃ１＋Ｉｓａ）が、リファレンス側の、上記Ｒｅｆセンスアンプ負荷２３ｂ’と上記急速充電負荷２３ｆとの負荷電流供給能力の総和（Ｉａｃｃ２＋Ｉｓａ）の３倍になるように設定される。
【００２９】
このような構成において、充電動作の初期時には、上記急速充電負荷制御スイッチ２３ｇをオンし、上記急速充電負荷２３ｅと上記本体センスアンプ負荷２３ａ’との両方を用いて、上記本体データ線ＤＬを急速充電する。同様に、上記急速充電負荷制御スイッチ２３ｈをオンし、上記急速充電負荷２３ｆと上記Ｒｅｆセンスアンプ負荷２３ｂ’との両方を用いて、上記Ｒｅｆデータ線Ｒｅｆ−ＤＬを急速充電する。こうして、過渡状態においては、データ線充電等価性を保存しつつ、過渡状態から平衡状態に達するところで、上記急速充電負荷制御スイッチ２３ｇ，２３ｈをオフする。これにより、高速読み出し時において、上記本体センス線ＳＬの最終到達電位の振幅差（ｄ）が減少するのを抑制でき、センスマージン・対ノイズ特性が悪化するのを改善することが可能となる。
【００３０】
［第３の実施形態］
図６は、この発明の第３の実施形態にしたがった、センスアンプ部２３Ｂの基本構成を示すものである。ここでは、読み出すバンク（Ｂａｎｋ）に起因するデータ線の容量の変化に応じて、急速充電負荷を切り換えるようにした場合の例について説明する。なお、同図（ａ）はセンスアンプ部２３Ｂの構成例を示すものであり、同図（ｂ）はＢａｎｋデコード回路の構成例を示すものであり、図５と同一部分には同一符号を付し、詳しい説明は割愛する。
【００３１】
ここで、フラッシュメモリにおいては、書き込み・消去動作中にリード動作を行う機能（同時実行機能）を実現させるために、たとえば図７に示すように、複数のメモリセルＭＣを含む１乃至複数のブロック１２からなる複数のバンク１３が構成されている。そして、そのバンク１３ごとに、書き込み・消去用あるいは読み出し用のアドレス（Ａｄｄｒｅｓｓ）、データ線、および、電源をデコードする方式が用いられている。
【００３２】
上記バンク１３は、たとえば図７にＢａｎｋ０，１，２，３で示すように、データ線のの容量が必ずしも同じではない（この例の場合、１：３：３：１）。また、バンク１３と上記センスアンプ部２３Ｂとの位置関係が物理的に近いのか遠いのかによっても、本体側に発生するデータ線ＤＬの容量は変化する。
【００３３】
そこで、本実施形態では、たとえば図６（ａ）に示すように、Ｂａｎｋ０／３に発生するデータ線ＤＬの容量（２Ｃ）に対して最適な負荷特性（Ｉａｃｃ１，Ｉａｃｃ２）を有する急速充電負荷２３ｅ，２３ｆと、これとは能力の異なる、Ｂａｎｋ１／２に発生するデータ線ＤＬの容量（３Ｃ）に対して最適な負荷特性（Ｉａｃｃ１’，Ｉａｃｃ２’）を有する急速充電負荷２３ｉ，２３ｊおよび急速充電負荷制御スイッチ（Ｂａｎｋ１／２選択スイッチ）２３ｍ，２３ｎとを用意する。また、たとえば図６（ｂ）に示すように、入力のアドレスから読み出すバンク１３をデコードする、ＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄとＮＯＲ回路１４ｅ，１４ｆとからなるＢａｎｋデコード回路１４を設ける。こうして、上記急速充電負荷２３ｅ，２３ｆまたは上記急速充電負荷２３ｉ，２３ｊの選択を、読み出すバンク１３に起因するデータ線ＤＬの容量の変化に応じて切り換える。これにより、データ線充電等価性に対するバンク依存性を抑制することが可能となる。
【００３４】
このような構成によれば、今後、フラッシュメモリのバンク構成の多様化・大容量化の際に問題となる、本体データ線ＤＬの容量の多様化に対しても充電等価性をもたせることが可能となる。
【００３５】
［第４の実施形態］
図８は、この発明の第４の実施形態にしたがった、センスアンプ部２３Ｃの基本構成を示すものである。ここでは、読み出すバンク（Ｂａｎｋ）に起因するデータ線の容量の変化に応じて、Ｒｅｆデータ線Ｒｅｆ−ＤＬに付加されるダミー容量を切り換えるようにした場合の例について説明する。なお、同図（ａ）はセンスアンプ部２３Ｃの構成例を示すものであり、同図（ｂ）はＢａｎｋデコード回路の構成例を示すものであり、図６と同一部分には同一符号を付し、詳しい説明は割愛する。
【００３６】
すなわち、本実施形態の場合、たとえば図８（ａ）に示すように、Ｂａｎｋ０／３に発生するデータ線ＤＬの容量（２Ｃ）に対して最適な容量（２Ｃ）を有するＲｅｆダミー容量１６ａと、これとは容量の異なる、Ｂａｎｋ１／２に発生するデータ線ＤＬの容量（３Ｃ）に対して最適な容量（３Ｃ）を有するＲｅｆダミー容量１６ｂと、これらＲｅｆダミー容量１６ａ，１６ｂを切り換える切り換えスイッチ１７とを用意する。また、たとえば図８（ｂ）に示すように、入力のアドレスから読み出すバンク１３をデコードする、ＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄとＮＯＲ回路１４ｅ，１４ｆとからなるＢａｎｋデコード回路１４を設ける。こうして、上記Ｒｅｆダミー容量１６ａまたは上記Ｒｅｆダミー容量１６ｂの、上記Ｒｅｆデータ線Ｒｅｆ−ＤＬとの接続を、読み出すバンク１３に起因するデータ線ＤＬの容量の変化に応じて切り換える。これにより、同じ能力（Ｉｓａ）の充電負荷２３ａ’，２３ｂ’でデータ線ＤＬ，Ｒｅｆ−ＤＬを充電することによって、データ線充電等価性に対するバンク依存性を抑制することが可能となる。
【００３７】
このような構成によっても、今後、フラッシュメモリのバンク構成の多様化・大容量化の際に問題となる、本体データ線ＤＬの容量の多様化に対しても充電等価性をもたせることが可能となる。
【００３８】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態にしたがった、半導体メモリ装置（フラッシュメモリ）の基本構成を示す回路図。
【図２】フラッシュメモリの、センスアンプ部の構成例を示す回路図。
【図３】データ線充電等価性について説明するために示す図。
【図４】センスアンプ部における本体側の動作点について説明するために示す図。
【図５】本発明の第２の実施形態にしたがった、センスアンプ部の構成例を示す回路図。
【図６】本発明の第３の実施形態にしたがった、センスアンプ部の構成例を示す回路図。
【図７】フラッシュメモリのバンク構成について示す概略図。
【図８】本発明の第４の実施形態にしたがった、センスアンプ部の構成例を示す回路図。
【符号の説明】
【００４０】
１１…メモリセルアレイ、１２…ブロック、１２ａ…本体セル領域、１２ｂ…リダンダンシーセル領域、１３…バンク（Ｂａｎｋ０，１，２，３）、１４…Ｂａｎｋデコード回路、１４ａ，１４ｂ，１４ｃ，１４ｄ…ＡＮＤ回路、１４ｅ，１４ｆ…ＮＯＲ回路、１６ａ，１６ｂ…Ｒｅｆダミー容量、１７…切り換えスイッチ、２１…ゲート部、２１ａ，２１ｂ…カラムゲート、２３，２３Ａ，２３Ｂ，２３Ｃ…センスアンプ部、２３ａ…本体センスアンプ負荷（第１のセンスアンプ負荷）、２３ａ’…本体センスアンプ負荷（第１の充電負荷）、２３ｂ…Ｒｅｆセンスアンプ負荷（第２のセンスアンプ負荷）、２３ｂ’…Ｒｅｆセンスアンプ負荷（第１の充電負荷）、２３ｃ…ラッチ回路、２３ｅ，２３ｆ…急速充電負荷（第２の充電負荷）、２３ｉ，２３ｊ…急速充電負荷（第３の充電負荷）、２３ｇ，２３ｈ…急速充電負荷制御スイッチ（Ｂａｎｋ０／３選択スイッチ）、２３ｍ，２３ｎ…Ｂａｎｋ１／２選択スイッチ、２５…Ｙアドレス・バッファ、２７…Ｙ（行）デコーダ、２９…Ｘアドレス・バッファ、３１…Ｘ（列）デコーダ、３３…入出力バッファ、３５…マルチプレクサ、３７…ステータス／ＩＤレジスタ、３９…ライト・ステート・マシン（ＷＳＭ）、４１…コマンド・ユーザ・インターフェース（ＣＵＩ）、ＭＣ…メモリセル（本体セル）、ＷＬ…ワード線、ＢＬ…ビット線、ＲＭＣ…リダンダンシー用セル、ＲＢＬ…リダンダンシー用ビット線、ＤＬ…データ線（本体側）、ＲＤＬ…リダンダンシー用データ線、Ｒｅｆ−ＤＬ…データ線（リファレンス側）、Ｒｅｆ−Ｃ…リファレンスセル、ＳＬ…本体センス線、Ｒｅｆ−ＳＬ…Ｒｅｆセンス線、Ｓ／Ａ…センスアンプ回路。
【図１】
2005285215.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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