(57)【要約】【課題】多結晶シリコンＴＦＴのチャネル領域内の不純物濃度分布を精密に制御して、ゲート長を短くした場合でも短チャネル効果を抑制し、かつ、閾値電圧を制御する。【解決手段】薄膜トランジスタは、絶縁基板101に形成されており、第１導電型のソース領域108、第１導電型のドレイン領域109、および、ソース領域およびドレイン領域の間に位置するチャネル領域110を有する半導体層105と、チャネル領域110の導電率を制御するゲート電極107と、半導体層105とゲート電極107との間に位置するゲート絶縁膜106とを備えている。チャネル領域110は、第１導電型とは異なる第２導電型の不純物がドープされた第１半導体層103b、および、第１半導体層103bおよびゲート絶縁膜106との間に位置する第２半導体層104bを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁基板に形成された薄膜トランジスタであって、
第１導電型のソース領域、第１導電型のドレイン領域、および、前記ソース領域および前記ドレイン領域の間に位置するチャネル領域を有する半導体層と、
前記チャネル領域の導電率を制御するゲート電極と、
前記半導体層と前記ゲート電極との間に位置するゲート絶縁膜と
を備え、前記チャネル領域は、前記第１導電型とは異なる第２導電型の不純物がドープされた第１半導体層、および、前記第１半導体層および前記ゲート絶縁膜との間に位置する第２半導体層を含む、薄膜トランジスタ。
【請求項２】
前記ソース領域および前記ドレイン領域の第１導電型はｎ型、前記第１半導体層の第２導電型はｐ型であり、
前記第２半導体層はｎ型不純物を含み、その濃度は前記第１半導体層の不純物の濃度より高い、請求項１に記載のトランジスタ。
【請求項３】
前記第２半導体層のｎ型不純物はリンである、請求項２に記載のトランジスタ。
【請求項４】
前記第１半導体層のｐ型不純物はボロンであって、その濃度は１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3であり、
前記第２半導体層のリンの濃度は２×１０16〜２×１０18ａｔｏｍｓ／ｃｍ3である、請求項３に記載のトランジスタ。
【請求項５】
前記第２半導体層は真性半導体層である、請求項１に記載のトランジスタ。
【請求項６】
前記第２半導体層はｐ型不純物を含み、前記第２半導体層のｐ型不純物の濃度は前記第１半導体層のｐ型不純物の濃度より高い、請求項１に記載のトランジスタ。
【請求項７】
前記第２半導体層のｐ型不純物はボロンである、請求項６に記載のトランジスタ。
【請求項８】
前記第１半導体層のｐ型不純物はボロンであって、その濃度は１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3であり、
前記第２半導体層のボロンの濃度は１×１０15〜１×１０17ａｔｏｍｓ／ｃｍ3である、請求項１に記載のトランジスタ。
【請求項９】
前記第１半導体層の厚さと前記第２半導体層の厚さとの比（第１半導体層の厚さ／第２半導体層の厚さ）が、０．１より大きくかつ２より小さい、請求項１から８のいずれかに記載のトランジスタ。
【請求項１０】
前記第１半導体層の厚さと前記第２半導体層の厚さの和は１００ｎｍ以下である、請求項１から９のいずれかに記載のトランジスタ。
【請求項１１】
前記第１半導体層の厚さと前記第２半導体層の厚さの和は約５０ｎｍである、請求項１から９のいずれかに記載のトランジスタ。
【請求項１２】
基板上に非結晶性シリコン膜を形成する工程、および、前記非結晶性シリコン膜の少なくとも一部を結晶化し、それによって結晶性シリコン領域を有する半導体層を形成する工程を包含する薄膜トランジスタの製造方法であって、
前記非結晶性シリコン膜を形成する工程は、所定の導電型の不純物を含む非結晶性シリコン膜の第１半導体層を形成し、その後、非結晶性シリコン膜の第２半導体層を形成する、薄膜トランジスタの製造方法。
【請求項１３】
前記非結晶性シリコン膜を形成する工程はＣＶＤ法によって前記第１半導体層を形成する、請求項１２に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記非結晶性シリコン膜を形成する工程はｐ型不純物ドーピングガスを含有するシランガスを用いたＣＶＤ法によって前記第１半導体層を形成する、請求項１３に記載の薄膜トランジスタの製造方法。
【請求項１５】
前記非結晶性シリコン膜を形成する工程は、ｎ型不純物ドーピングガスを含有するシランガスを用いてｎ型不純物を含む前記第２半導体層を形成する、請求項１３に記載の薄膜トランジスタの製造方法。
【請求項１６】
前記第２半導体層のｎ型不純物の濃度は前記第１半導体層のｐ型不純物の濃度より高い、請求項１５に記載の薄膜トランジスタの製造方法。
【請求項１７】
前記ｎ型不純物ドーピングガスはリンを含むドーピングガスである、請求項１５に記載の薄膜トランジスタの製造方法。
【請求項１８】
前記第１半導体層のｐ型不純物はボロンであって、その濃度は１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3であり、
前記第２半導体層のリンの濃度は２×１０16〜２×１０18ａｔｏｍｓ／ｃｍ3である、請求項１７に記載の薄膜トランジスタの製造方法。
【請求項１９】
前記非結晶性シリコン膜を形成する工程は、不純物ドーピングガスを含有しないシランガスを用いて前記第２半導体層を形成する、請求項１３に記載の薄膜トランジスタの製造方法。
【請求項２０】
前記非結晶性シリコン膜を形成する工程は、ｐ型不純物ドーピングガスを含有するシランガスを用いて、前記第１半導体層のｐ型不純物の濃度よりも低い濃度のｐ型不純物を含む前記第２半導体層を形成する、請求項１３に記載の薄膜トランジスタの製造方法。
【請求項２１】
前記非結晶性シリコン膜を形成する工程は、前記第１半導体層の厚さと前記第２半導体層の厚さとの比（第１半導体層の厚さ／第２半導体層の厚さ）を０．１より大きくかつ２より小さく形成する、請求項１２から２０のいずれかに記載の薄膜トランジスタの製造方法。
【請求項２２】
前記非結晶性シリコン膜を形成する工程は、前記第１半導体層の厚さと前記第２半導体層の厚さの和を１００ｎｍ以下に形成する、請求項１２から２１のいずれかに記載の薄膜トランジスタの製造方法。
【請求項２３】
前記非結晶性シリコン膜を形成する工程は、前記第１半導体層の厚さと前記第２半導体層の厚さの和を約５０ｎｍに形成する、請求項２２に記載の薄膜トランジスタの製造方法。
【請求項２４】
前記半導体層を形成する工程のうちの結晶化する工程は、光照射により前記非結晶性シリコン膜の少なくとも一部を結晶化する、請求項１２から２３のいずれかに記載の薄膜トランジスタの製造方法。
【請求項２５】
前記半導体層を形成する工程のうちの結晶化する工程は、前記第１半導体層および前記第２半導体層を同時に結晶化する、請求項２４に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（ＴＦＴ:Thin Film Transistor)およびその製造方法に関し、より詳しくは、ＴＦＴのゲート長を短くした場合でも短チャネル効果を抑制し、かつ閾値電圧を制御できる薄膜トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
従来から、薄膜トランジスタ（ＴＦＴ）を利用してアクティブマトリクス型の液晶表示装置（ＬＣＤ）やイメージセンサ等を駆動する技術が広く利用されている。これまでは活性層（チャネル領域）に非晶質シリコンを用いた非晶質シリコンＴＦＴが利用されていたが、特に最近は、多結晶シリコンを用いた多結晶シリコンＴＦＴ(ｐ‐Ｓｉ  ＴＦＴ）が開発され、その利用が進んでいる。多結晶シリコンを用いると電界効果移動度が高くなるため、ＴＦＴはより高速に動作する。
【０００３】
多結晶シリコンＴＦＴを用いて液晶表示装置を製造する場合、スイッチング素子としてのみならず駆動回路においても多結晶シリコンＴＦＴを採用して、基板上にスイッチング素子と駆動回路とを一体形成できる。これにより駆動用のＩＣやその接続が不要になる。また駆動回路以外の機能回路（ロジック等）であっても、基板上への集積化を実現するために、多結晶ＴＦＴを高性能化する開発が盛んに行われている。
【０００４】
多結晶シリコンＴＦＴの高性能化を達成するために、ゲート長（Ｌ）を短くして電極をより微細化する方法が知られている。しかしゲート長（Ｌ）を短くすると、チャネル領域内の空乏層の広がりの影響により、実効ゲート長が短くなる短チャネル効果が現れる。そこで、チャネル領域の不純物濃度を増加させ、空乏層の広がりを抑制することにより短チャネル効果を抑制する方法が知られている。しかし、基板濃度を単に増加させるだけではＴＦＴのしきい値電圧が増大するという他の問題が生じる。これは従来から利用されてきた単結晶シリコン基板を用いたＭＯＳＦＥＴにも見受けられた問題である。そのため、例えば特許文献１または２のような様々な製造方法が従来から提案されている。
【０００５】
多結晶シリコンＴＦＴを製造する場合、単結晶シリコン基板を用いたＭＯＳＦＥＴの製造方法と同じ方法を採用することはできない。その理由は、大型のガラス基板等の上に、ガラス基板の歪点以下の低温で多結晶シリコンＴＦＴを作製する必要があるからである。従来の単結晶シリコン基板を用いたＭＯＳＦＥＴの製造工程はガラス基板の歪点以上の温度で処理を行う必要がある。
【０００６】
特許文献３は、多結晶シリコンＴＦＴを製造する方法を開示している。 以下、図８〜１３を参照しながら、従来のＴＦＴの製造方法の例を説明する。
【０００７】
図８〜１３は、従来の薄膜トランジスタを示す工程断面図である。まず、図８に示すように、基板１上に厚さ３００ｎｍのＳｉＯ2膜からなるベースコート２を形成する。その上にＰＥ（プラズマエンハンスド）ＣＶＤ法により厚さ５０ｎｍのアモルファス状態のシリコン層３ａを形成する。次に、チャネルドーピング用にボロンイオンを１×１０16〜１×１０17ａｔｏｍｓ／ｃｍ3程度の濃度になるようにイオンドーピング法を用いて導入する。
【０００８】
次に、図９に示す光照射アニールを行ってシリコン層３ａを結晶化すると、ベースコート２上には、図１０に示すチャネルドープされた多結晶シリコン層３ｂが得られる。その後、多結晶シリコン層３ａを所定の形状に加工して半導体層４を得る。半導体層４を覆うように、例えばＳｉＯ2からなるゲート絶縁膜５を１０ｎｍ〜８０ｎｍの厚さで堆積する。そしてゲート絶縁膜５上にスパッタ法を用いて４００ｎｍの厚さの導電層を堆積し、所定の形状に加工してゲート電極６を形成する。このときの層の様子を図１１に示す。次に、図１２に示すように、ゲート電極６をマスクとしてゲート絶縁膜５を介して半導体層４にリンイオンを注入すると、チャネル領域９を挟んでソース領域７およびドレイン領域８が形成される。チャネル領域９は、基板１とゲート電極６との間に位置している。その後、図１３に示すＴＦＴを得るために以下の処理を行う。すなわち、まず熱処理を行い、ソース領域７およびドレイン領域８の不純物を活性化する。ここでは、例えば窒素雰囲気中で４００〜６４０℃、１〜２４０分の熱処理を行う。次に、ゲート絶縁膜５およびゲート電極６の上に層間絶縁膜１０を堆積してソース領域７およびドレイン領域８に達するコンタクトホールを形成する。この後、コンタクトホールの内部および層間絶縁膜の表面に金属膜を堆積し、この金属膜にパターニングして、ソース領域７およびドレイン領域８に接続する電極配線１１を形成する。最後にパッシベーション膜１２を形成してＴＦＴを完成する。
【０００９】
半導体製造プロセスで高精度にドーピング濃度を制御するためには、例えば特許文献４に記載されているイオン注入法を使用するのが一般的である。しかし、イオン注入法を使用すると、絶縁体基板上ではチャージアップを起こし易く、また、スループットが悪いという問題が生じるとともに、さらに装置が高価でランニングコストが高いという問題もある。このため、液晶ディスプレイなどの大面積ガラス基板上に薄膜トランジスタ等のデバイスを形成する際のプロセスとしては不適当である。
【００１０】
そこで、特許文献５では、イオンの生成から導入までの経路に質量分離工程を有さないイオンドーピング法を用いて不純物を導入し、多結晶シリコンＴＦＴのチャネル領域内の不純物濃度を制御している。面積が大きい基板にスループット良く不純物が導入でき、装置コストを低減できる等の利点がある。
【特許文献１】特開平９−８２９６号公報
【特許文献２】特開２０００−３４９２９５号公報
【特許文献３】特開平６−１８１２２２号公報
【特許文献４】特開２００１−３４５４４７号公報
【特許文献５】特開平６−５３５０７号公報号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
イオンドーピング法を用いて不純物を導入する場合には、イオン注入法のようにボロンイオンだけを選択して注入する訳ではないので、多結晶シリコンＴＦＴのチャネル領域内の不純物濃度分布を精密に制御することは困難である。
【００１２】
本発明の目的は、ＴＦＴのチャネル領域内の不純物濃度分布を精密に制御して、ゲート長を短くした場合でも短チャネル効果を抑制し、かつ、閾値電圧を制御することである。
【課題を解決するための手段】
【００１３】
本発明による薄膜トランジスタは、絶縁基板 に形成された薄膜トランジスタであって、第１導電型のソース領域、第１導電型のドレイン領域、および、前記ソース領域および前記ドレイン領域の間に位置するチャネル領域を有する半導体層と、前記チャネル領域の導電率を制御するゲート電極と、前記半導体層と前記ゲート電極との間に位置するゲート絶縁膜とを備える。前記チャネル領域は、前記第１導電型とは異なる第２導電型の不純物がドープされた第１半導体層、および、前記第１半導体層および前記ゲート絶縁膜との間に位置する第２半導体層を含む。
【００１４】
前記ソース領域および前記ドレイン領域の第１導電型はｎ型、前記第１半導体層の第２導電型はｐ型であり、前記第２半導体層はｎ型不純物を含み、その濃度は前記第１半導体層の不純物の濃度より高くてもよい。
【００１５】
前記第２半導体層のｎ型不純物はリンであってもよい。
【００１６】
前記第１半導体層のｐ型不純物はボロンであって、その濃度は１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3であり、前記第２半導体層のリンの濃度は２×１０16〜２×１０18ａｔｏｍｓ／ｃｍ3であってもよい。
【００１７】
前記第２半導体層は真性半導体層であってもよい。
【００１８】
前記第２半導体層はｐ型不純物を含み、前記第２半導体層のｐ型不純物の濃度は前記第１半導体層のｐ型不純物の濃度より高くてもよい。
【００１９】
前記第２半導体層のｐ型不純物はボロンであってもよい。
【００２０】
前記第１半導体層のｐ型不純物はボロンであって、その濃度は１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3であり、前記第２半導体層のボロンの濃度は１×１０15〜１×１０17ａｔｏｍｓ／ｃｍ3であってもよい。
【００２１】
前記第１半導体層の厚さと前記第２半導体層の厚さとの比（第１半導体層の厚さ／第２半導体層の厚さ）は、０．１より大きくかつ２より小さくてもよい。
【００２２】
前記第１半導体層の厚さと前記第２半導体層の厚さの和は１００ｎｍ以下であってもよい。
【００２３】
前記第１半導体層の厚さと前記第２半導体層の厚さの和は約５０ｎｍであってもよい。
【００２４】
本発明による薄膜トランジスタの製造方法は、基板上に非結晶性シリコン膜を形成する工程、および、前記非結晶性シリコン膜の少なくとも一部を結晶化し、それによって結晶性シリコン領域を有する半導体層を形成する工程を包含する。前記非結晶性シリコン膜を形成する工程は、所定の導電型の不純物を含む非結晶性シリコン膜の第１半導体層を形成し、その後、非結晶性シリコン膜の第２半導体層を形成する。
【００２５】
前記非結晶性シリコン膜を形成する工程ではＣＶＤ法によって前記第１半導体層を形成してもよい。
【００２６】
前記非結晶性シリコン膜を形成する工程ではｐ型不純物ドーピングガスを含有するシランガスを用いたＣＶＤ法によって前記第１半導体層を形成してもよい。
【００２７】
前記非結晶性シリコン膜を形成する工程では、ｎ型不純物ドーピングガスを含有するシランガスを用いてｎ型不純物を含む前記第２半導体層を形成してもよい。
【００２８】
前記第２半導体層のｎ型不純物の濃度は前記第１半導体層のｐ型不純物の濃度より高くてもよい。
【００２９】
前記ｎ型不純物ドーピングガスはリンを含むドーピングガスであってもよい。
【００３０】
前記第１半導体層のｐ型不純物はボロンであって、その濃度は１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3であり、前記第２半導体層のリンの濃度は２×１０16〜２×１０18ａｔｏｍｓ／ｃｍ3であってもよい。
【００３１】
前記非結晶性シリコン膜を形成する工程では、不純物ドーピングガスを含有しないシランガスを用いて前記第２半導体層を形成してもよい。
【００３２】
前記非結晶性シリコン膜を形成する工程では、ｐ型不純物ドーピングガスを含有するシランガスを用いて、前記第１半導体層のｐ型不純物の濃度よりも低い濃度のｐ型不純物を含む前記第２半導体層を形成してもよい。
【００３３】
前記非結晶性シリコン膜を形成する工程では、前記第１半導体層の厚さと前記第２半導体層の厚さとの比（第１半導体層の厚さ／第２半導体層の厚さ）を０．１より大きくかつ２より小さく形成してもよい。
【００３４】
前記非結晶性シリコン膜を形成する工程では、前記第１半導体層の厚さと前記第２半導体層の厚さの和を１００ｎｍ以下に形成してもよい。
【００３５】
前記非結晶性シリコン膜を形成する工程では、前記第１半導体層の厚さと前記第２半導体層の厚さの和を約５０ｎｍに形成してもよい。
【００３６】
前記半導体層を形成する工程のうちの結晶化する工程では、光照射により前記非結晶性シリコン膜の少なくとも一部を結晶化してもよい。
【００３７】
前記半導体層を形成する工程のうちの結晶化する工程では、前記第１半導体層および前記第２半導体層を同時に結晶化してもよい。
【発明の効果】
【００３８】
本発明によれば、チャネル領域に導電型の異なる２つの半導体層を設けたので、トランジスタの製造に際し、チャネル長を短くしても短チャネル効果を抑制できるとともに、トランジスタの閾値電圧を調整することもできる。本発明によれば、六百数十度程度までの低温プロセスによって薄膜トランジスタを製造できる。
【発明を実施するための最良の形態】
【００３９】
以下、添付の図面を参照しながら、本発明による薄膜トランジスタおよびその製造方法の実施形態を説明する。まず、薄膜トランジスタの構造を説明し、その後薄膜トランジスタの製造方法を説明する。なお、本発明による薄膜トランジスタの製造方法によれば、低温プロセスによって薄膜トランジスタを製造できるため、シリコン基板等のみならず、比較的低い融点を持つ透光性の絶縁基板（ガラスやプラスチック等）上にトランジスタを形成することも可能である。以下の説明では、ガラス基板を採用した薄膜トランジスタの実施形態を説明する。
【００４０】
図１は、本実施形態による薄膜トランジスタの構造を示す断面図である。薄膜トランジスタは、ガラス基板１０１に種々の層を積層して形成されている。以下では、説明の便宜上、ガラス基板１０１に層が積層される方向を上向きとする。
【００４１】
薄膜トランジスタのガラス基板１０１上には、ガラス基板１０１からの不純物の拡散を防ぐ目的でベースコート１０２が積層され、さらにその上には半導体層１０５が積層されている。半導体層１０５は、活性領域としてソース領域１０８、ドレイン領域１０９およびそれらの間に位置するチャネル領域１１０を有する。半導体層１０５上には、半導体層１０５を覆うようにゲート絶縁膜１０６が積層されている。ゲート絶縁膜１０６の上にはゲート電極１０７が形成されている。ゲート電極１０７は、ゲート配線（図示せず）と電気的に接続されており、チャネル領域１１０の導電率を制御する。ゲート絶縁膜１０６およびゲート電極１０７上には層間絶縁膜１１１が積層されている。層間絶縁膜１１１上の一部の領域にはソース電極１１４およびドレイン電極１１５が形成される。そして層間絶縁膜１１１、ソース電極１１４およびドレイン電極１１５を覆うパッシベーション膜１１３が形成される。
【００４２】
薄膜トランジスタには、ゲート絶縁膜１０６および層間絶縁膜１１１を貫通するコンタクトホール１１２および１１３が形成されている。ソース領域１０８とソース電極１１４とは、コンタクトホール１１２を介して電気的に接続されている。また、ドレイン領域１０９とドレイン電極１１５とはコンタクトホール１１３を介して電気的に接続されている。
【００４３】
本実施形態による薄膜トランジスタの特徴の１つは、チャネル領域１０５を２層のシリコン薄膜（シリコン層１０３ｂおよび１０４ｂ）によって形成していることである。多結晶シリコン層１０３ｂは、ｐ型不純物であるボロンを１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3含有する。多結晶シリコン層１０４ｂの不純物およびその導伝型、濃度、厚さは、後述の方法により、必要な薄膜トランジスタの特性に応じて任意に設定できる。
【００４４】
本実施形態の薄膜トランジスタによれば、チャネル長をより短くしても、短チャネル効果を抑制しつつ、同時に閾値電圧をより低く制御できる。また、ゲート絶縁膜を所望の厚さで形成できる。例えば、Ｌ＝１．０μｍとする場合を考えると、短チャネル効果を抑制するためには、チャネル領域内に広がる空乏層の厚さをゲート長（Ｌ）の約１０分の１にすることが好ましい。そこで、短チャネル効果を抑制するために、まずシリコン層１０３ｂの不純物（ボロン）の濃度を約１×１０17ａｔｏｍｓ／ｃｍ3に設定する。次に、シリコン層１０３ｂのボロン濃度とは独立してｎ型不純物（リン）の濃度を制御して、シリコン層１０３ｂ上にリンの濃度が十分高い表面層（シリコン層）１０４ｂを形成する。これにより、薄膜トランジスタの閾値電圧Ｖｔｈを所望の値に容易に制御できる。このような薄膜トランジスタを用いて機能回路を形成することにより、より低い電圧の電源（例えば５Ｖ電源や３．３Ｖ電源）で高速に駆動させることができる。
【００４５】
一方、チャネル領域が１層のシリコン層によって構成されている場合には、短チャネル効果の抑制と薄膜トランジスタの閾値電圧の制御とを同時に実現することはできない。短チャネル効果を抑制するために、例えば、例えばＬ＝１．０μｍ、かつ、多結晶シリコン層１０３ｂの不純物濃度を約１×１０17ａｔｏｍｓ／ｃｍ3とすると、薄膜トランジスタの閾値電圧が高くなりすぎるからである。チャネル領域が１層のシリコン層からなる薄膜トランジスタで機能回路を構成しても、低い電源電圧でより高速に駆動させることが困難である。
【００４６】
次に、図２〜図６を参照しながら、図１に示す薄膜トランジスタの製造方法を説明する。図２〜図６は、本実施形態による薄膜トランジスタの製造方法の工程を示す図である。
【００４７】
まず、図２に示すように、ガラス基板１０１上に厚さ３００ｎｍのＳｉＯ2膜からなるベースコート１０２を形成する。そして後述の成膜方法により、ベースコート１０２上にアモルファス状のシリコン層１０３ａを形成し、さらにシリコン層１０３ａ上に不純物濃度と厚さとを制御したアモルファス状のシリコン層１０４ａを形成する。本実施形態では、積層されたシリコン層の厚さの和を５０ｎｍとした。なお、シリコン層を厚くし過ぎるとオフリーク電流が増加してしまう。よってシリコン層の全体の厚さは１００ｎｍ以下が望ましい。
【００４８】
以下、シリコン層１０３ａおよびシリコン層１０４ａの成膜方法を説明する。
【００４９】
シリコン層１０３ａは、例えば混合シランガスを用いたプラズマＣＶＤ法によって形成できる。成膜温度は３００〜５００℃である。混合シランガスは、シラン（ＳiＨ4）と、窒素（Ｎ2）、ヘリウム（Ｈｅ）、水素（Ｈ2）等で希釈したジボラン（Ｂ2Ｈ6）とを混合して得られ、その混合比（Ｂ2Ｈ6／ＳiＨ4）は１０〜１００ｐｐｍである。この結果、シリコン層１０３ａは、ｐ型不純物であるボロンを１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3含有する。
【００５０】
一方、シリコン層１０４ａは、以下の３種類の成膜方法のいずれかによって形成することができる。いずれの方法によっても薄膜トランジスタの閾値電圧Ｖｔｈを所望の値に設定できる。３種類の成膜方法による効果には得失があり、薄膜トランジスタの特性が異なるため、必要とする薄膜トランジスタの特性に応じて使い分ければよい。
【００５１】
以下、シリコン層１０４ａの第１〜第３の成膜方法を説明する。シリコン層１０４ａの成膜は、シリコン層１０３ａを形成したチャンバとは異なるチャンバ（図示せず）において行われるとする。シリコン層１０３ａを形成するためのガスと、シリコン層１０４ａを形成するためのガスとの混合を防ぐためである。
【００５２】
まず、第１の成膜方法では、混合シランガスを用いたプラズマＣＶＤ法によりシリコン層１０４ａを形成する。成膜温度は３００〜５００℃である。混合シランガスは、シラン（ＳiＨ4）と、窒素（Ｎ2）、ヘリウム（Ｈｅ）、水素（Ｈ2）等で希釈したホスフィン（ＰＨ3）とを混合して得られ、その混合比（ＰＨ3／ＳiＨ4）は１〜２００ｐｐｍである。この結果、シリコン層１０４ａは、ｎ型不純物であるリンを２×１０16〜２×１０18ａｔｏｍｓ／ｃｍ3含有する。含有されるリンの濃度は、シリコン層１０３ａの不純物濃度よりも高く、空乏層の厚さをゲート長（Ｌ）の約１０分の１にすることが可能な値である。このときのシリコン層１０４ａの厚さは、全厚の５分の１である約１０ｎｍとした。
【００５３】
シリコン層１０３ａの上側（チャネル領域のゲート電極１０７側）に、ｎ型不純物（リン）の濃度が十分高い表面層１０４ａを形成することにより、薄膜トランジスタの閾値電圧Ｖｔｈを所望の値に制御できる。特に下層のシリコン層１０３ａに含有されるボロン濃度とは独立してリン濃度を制御できるため、閾値電圧Ｖｔｈの制御が容易に実現できる。ただし、シリコン層１０４ａと、後に積層されるゲート絶縁膜１０６との界面領域の不純物濃度が高くなるため、薄膜トランジスタが動作するときに不純物散乱効果によりキャリアの移動度が低くなるという他の問題が生じる。このため、上述した好適な全体の厚さの範囲内でシリコン層１０４ａを厚く成膜し、シリコン層１０４ａ中のリン濃度をなるべく低くすることが望ましい。
【００５４】
次に、第２の成膜方法を説明する。第２の成膜方法では、不純物ガスを含まないシランガスを用いたプラズマＣＶＤ法により、シリコン層１０４ａを形成する。成膜温度は３００〜５００℃である。この結果、不純物を含まない所定の厚さのシリコン層１０４ａを成膜できる。シリコン層１０４ａに不純物が含まれないので、シリコン層１０４ａと、後に積層されるゲート絶縁膜１０６との界面領域において、不純物散乱効果に起因するキャリアの移動度の低下は生じない。閾値電圧Ｖｔｈを制御するためには、シリコン層１０４ａの厚さを変化させればよい。本実施形態では、シリコン層１０４ａの厚さを１５ｎｍにした結果、閾値電圧Ｖｔｈを十分低くすることができた。
【００５５】
第３の成膜方法では、混合シランガスを用いたプラズマＣＶＤ法により、シリコン層１０４ａを形成する。成膜温度は３００〜５００℃である。混合シランガスは、シラン（ＳiＨ4）と、窒素（Ｎ2）、ヘリウム（Ｈｅ）、水素（Ｈ2）等で希釈したジボラン（Ｂ2Ｈ6）とを混合して得られ、その混合比（Ｂ2Ｈ6／ＳiＨ4）は１〜５０ｐｐｍである。この結果、下層のシリコン層１０３ａの濃度よりも低い濃度のシリコン層１０４ａが得られる。具体的には、ｐ型不純物（ボロン）を１×１０15〜１×１０17ａｔｏｍｓ／ｃｍ3含有するシリコン層１０４ａが得られる。このときのシリコン層１０４ａの厚さは、全厚の５分の１の約１０ｎｍとした。
【００５６】
シリコン層１０４ａの不純物濃度を下層のシリコン層１０３ａの濃度よりも低くして、閾値電圧Ｖｔｈを制御することができる。このとき、シリコン層１０４ａと後に積層されるゲート絶縁膜１０６との界面領域において、不純物濃度が低くなるため、不純物散乱効果によりキャリアの移動度が低くなるという現象は顕著に現れない。
【００５７】
なお第２および第３の成膜方法では、薄膜トランジスタ製造後の閾値電圧Ｖｔｈは、上述の界面領域におけるゲート絶縁膜１０６とチャネル領域１０５との界面のトラップ準位密度およびシリコン層１０４ｂ膜中のトラップ準位密度によって決定される閾値電圧Ｖｔｈよりも低くならないため、制御できる閾値電圧Ｖｔｈに限界がある点に留意する必要がある。
【００５８】
次に、形成されたシリコン層１０３ａおよび１０４ａの厚さを検討する。シリコン層１０４ａの厚さｔ4が厚く、それに対してシリコン層１０３ａの厚さｔ3が薄い場合には、空乏層の厚さを抑制する効果があまり得られない。実際、シリコン層１０４ａの厚さｔ4がシリコン層１０３ａの厚さｔ3の２倍を超える場合には空乏層の厚さを抑制する効果が十分得られないことがわかった。その結果、シリコン層１０４ａの厚さとシリコン層１０３ａの厚さとの比（ｔ4／ｔ3）は２より小さいことが好ましい。一方、シリコン層１０４ａの厚さｔ4が薄くなり、シリコン層１０４ａの厚さｔ4がシリコン層１０３ａの厚さｔ3の１／１０より小さくなると、閾値電圧Ｖｔｈを制御できなくなる。その結果、シリコン層１０４ａの厚さとシリコン層１０３ａの厚さとの比（ｔ4／ｔ3）は０．１以上にすることが望ましい。
【００５９】
チャネル長をさらに短くする場合には、空乏層の厚さを抑制するために、シリコン層１０３ｂの不純物濃度をさらに高くする必要がある。しかし、不純物濃度を高くする必要があっても、上述の第１〜第３の成膜方法によってシリコン層１０４ａを成膜する条件（不純物濃度と層の厚さ）を適宜変更することにより、閾値電圧Ｖｔｈを制御することができる。
【００６０】
図３（ａ）は、例えば第１の成膜方法によって得られる薄膜トランジスタのチャネル領域１１０における、層面からの深さに対する不純物の濃度分布を示す。横軸が層の深さを示し、縦軸が不純物の濃度を示す。ガラス基板１０１と反対側のシリコン層１０４ａの面を、深さ０の位置とする。シリコン層１０３ａおよび１０４ａを順に堆積したことにより、不純物濃度が深さｔ3を基準に確実に制御されていることが理解される。
【００６１】
一方、イオンドーピング法やイオン注入法では、本発明の成膜方法によって得られる不純物濃度（図３（ａ））のように、チャネル領域内の濃度分布を任意に調整することは困難である。そのため、空乏層の広がりと閾値電圧の制御とを両立させることも困難である。
【００６２】
その根拠を説明すると、例えば、図３（ｂ）は、イオンドーピング法によってドーピングを行った場合の層面からの深さに対する不純物の濃度分布を示す。イオンドーピング法では質量分析は行われないため、所望のイオン（リンイオン）を含む数種類のイオン（他にはＰＨ，ＰＨ2，Ｐ2Ｈ，Ｐ2Ｈ2等）が同時にドーピングされる。説明の便宜上、図にはドーピングされた２種類のイオンの分布のみを破線で示している。各イオンの濃度は概ねガウス分布に類似する分布をとるが、全てのイオンの濃度（すなわち不純物の濃度）は、実線に示すように各イオンの濃度分布を重ね合わせた分布になる。その結果、不純物の濃度分布の分散は、後述のイオン注入法による不純物の濃度分布の分散よりも大きくなり、また分布のピーク深さも各イオンの濃度分布に依存してずれが生じ得る。さらに、イオンドーピング法では、所望のイオン数のみをカウントして注入量を制御するのではなく、イオン源で作成される全種類のイオン数をカウントして制御するため、イオン注入法に比べ濃度の制御性が悪い。
【００６３】
一方、イオン注入法により不純物の注入を行った場合には、所望のイオン（リンイオン）を選択的に注入できる。このときの不純物濃度の分布はガウス分布に類似し、その分散およびピーク深さはイオン注入時の加速エネルギおよびイオンが注入される膜に応じて制御できる。しかし、不純物濃度の分布がガウス分布に類似する以上、チャネル領域の表面（深さ０）の表面には所望のリンイオンではなく、イオンが注入されたボロン（Ｂ）の膜が存在する。したがって、イオン注入法によってもチャネル領域内の濃度分布を任意に調整することは困難である。
【００６４】
さらに、イオンドーピング法またはイオン注入法を用いても、上述した本発明による第２の成膜方法および第３の成膜方法によって得られる濃度分布を実現することは困難である。そのため、空乏層の広がりを抑制し、且つ閾値電圧Ｖｔｈを低く制御することは難しい。
【００６５】
なお、図３（ｃ）は本発明によって得られる不純物濃度分布であるが、この説明は後述する。
【００６６】
薄膜トランジスタを製造する次の工程は、シリコン層１０３ａおよび１０４ａのアニールである。すなわち、図４に示すように、堆積されたシリコン層１０３ａおよび１０４ａは、エキシマレーザ等を用いた光照射によって同時にアニールされる。この結果、図５に示すように、不純物濃度の異なる多結晶のシリコン層１０３ｂおよび１０４ｂが形成される。なお、光照射によるアニールを２層同時ではなく、１層形成する毎に行ってもよい。
【００６７】
次に、図６に示すように、フォトリソグラフィおよびエッチング等によって多結晶シリコン層１０３ｂおよび１０４ｂを所定の形状に加工し、半導体層１０５を得る。その後、半導体層１０５を覆うように、例えばＳｉＯ2からなるゲート絶縁膜１０６を１０ｎｍ〜８０ｎｍの厚さで堆積する。そしてゲート絶縁膜１０６上にスパッタ法を用いて約４００ｎｍの厚さの導電性材料（例えば、タングステン）の層を堆積した後、フォトリソグラフィおよびエッチングによりゲート電極１０７を形成する。この工程において、ゲート電極１０７のゲート長を所望の長さに調整できる。
【００６８】
続いて、図７に示すように、ゲート電極１０７をマスクとして、ゲート絶縁膜１０６を介して半導体層１０５にリンイオンを注入する。その結果、ソース領域１０８およびドレイン領域１０９が形成される。ゲート電極１０７の下方に位置する半導体層１０５の領域は、チャネル領域１１０である。この後、熱処理を行ってソース領域１０８およびドレイン領域１０９の不純物を活性化する。例えば、熱処理は窒素雰囲気中で４００〜６４０℃、１〜２４０分行う。
【００６９】
熱処理の後は、以下の処理を行って図１に示す薄膜トランジスタを得る。以下の工程は、図１を参照しながら説明する。まず、ゲート絶縁膜１０６およびゲート電極１０７上に、層間絶縁膜１１１を形成する。層間絶縁膜１１１は、プラズマＣＶＤ法によって堆積された、例えば厚さ６００ｎｍ程度の酸化シリコン膜または窒化シリコン膜である。その後、ソース領域１０８、ドレイン領域１０９に達するようにゲート絶縁膜１０６および層間絶縁膜１１１にコンタクトホール１１２および１１３を形成し、金属材料を用いて薄膜トランジスタのソース電極１１４およびドレイン電極１１５を形成する。ソース電極１１４は、例えばチタンおよびアルミニウムの二層膜をパターニングすることによって形成される。ソース電極１１４が形成されるとき、同様にして、ドレイン電極１１５も形成される。ソース電極１１４およびドレイン電極１１５は、コンタクトホール１１２および１１３を介してソース領域１０８およびドレイン領域１０９に電気的に接続されることとなる。最後にパッシベーション膜１１６を形成して薄膜トランジスタが完成する。
【００７０】
上述の説明では、シリコン層１０３ａを形成するための混合ガスと、シリコン層１０４ａを形成するための混合ガスとが混合しないように、異なるチャンバでシリコン層１０３ａとシリコン層１０４ａとを形成するとした。しかし、混合ガスを切り替えることによって、同じチャンバ内でシリコン層１０３ａおよび１０４ａを形成することもできる。ガスを切り替えた直後は、同じチャンバ内にシリコン層１０３ａを形成するためのガスとシリコン層１０４ａを形成するためのガスとが混在する可能性があるが、わずかな混合であれば本発明の目的および効果を達成することができる。例えば、図３（ｃ）は、混合ガスを切り替えて得られたチャネル領域１１０の不純物分布を示す。ここでは、シリコン層１０４ａは、上述の第１の成膜方法によって堆積されている。深さｄ1〜ｄ2ではリンとボロンとが混在しているが、深さ０〜ｄ1におけるリン濃度および深さｄ2より深い位置のボロンの濃度は、図３（ａ）と同じである。すなわち、図３（ｃ）の濃度分布が得られている場合には、本発明の目的および効果を達成することができる。図３（ｃ）に示す濃度分布を有するチャネル領域１１０に対しては、シリコン層１０３ａおよびシリコン層１０４ａの境界を厳密に区別することは困難な場合がある。しかし厳密に区別できない場合があっても、チャネル領域の不純物濃度分布が図３（ｃ）に示す形状である限り本発明の範疇である。
【００７１】
本発明は上述の実施形態に限定されることなく、材料、構造等に関し種々の変形が可能である。例えば実施形態の説明では、ソース領域１０８およびドレイン領域１０９の形成の際に不純物としてリンを注入しｎ型薄膜トランジスタを形成したが、ｐ型不純物を注入することによりｐ型薄膜トランジスタを形成することができる。さらに、各膜の種類、各不純物の材質等も任意に選ぶことができる。また、本発明の製造方法は、いわゆるトップゲート型およびボトムゲート型のいずれのトランジスタの製造にも適用できる。
【産業上の利用可能性】
【００７２】
本発明による薄膜トランジスタを用いて大型のガラス基板内で機能回路を形成することにより、高速に駆動する駆動回路を得ることができる。また、本発明による薄膜トランジスタを用いてアクティブマトリクス型基板、その基板を用いた表示装置、例えば液晶表示装置、有機ＥＬディスプレイを製造することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の薄膜トランジスタの構造を示す断面図である。
【図２】本発明による薄膜トランジスタの製造方法の実施形態を示す工程断面図である。
【図３】薄膜トランジスタのチャネル領域の不純物の濃度分布を示すグラフである。
【図４】本発明による薄膜トランジスタの製造方法の実施形態を示す工程断面図である。
【図５】本発明による薄膜トランジスタの製造方法の実施形態を示す工程断面図である。
【図６】本発明による薄膜トランジスタの製造方法の実施形態を示す工程断面図である。
【図７】本発明による薄膜トランジスタの製造方法の実施形態を示す工程断面図である。
【図８】従来の薄膜トランジスタの製造工程を示す断面図である。
【図９】従来の薄膜トランジスタの製造工程を示す断面図である。
【図１０】従来の薄膜トランジスタの製造工程を示す断面図である。
【図１１】従来の薄膜トランジスタの製造工程を示す断面図である。
【図１２】従来の薄膜トランジスタの製造工程を示す断面図である。
【図１３】従来の薄膜トランジスタの構造を示す断面図である。
【符号の説明】
【００７４】
１０１  ガラス基板
１０２  ベースコート
１０３ａ  アモルファスシリコン層
１０４ａ  アモルファスシリコン層
１０３ｂ  多結晶シリコン層
１０４ｂ  多結晶シリコン層
１０５  半導体層
１０６  ゲート絶縁膜
１０７  ゲート電極
１０８  ソース領域
１０９  ドレイン領域
１１０  チャネル領域
１１１  層間絶縁膜
１１２、１１３  コンタクトホール
１１４  ソース電極
１１５  ドレイン電極
１１６  パッシベーション膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005051172.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
2005051172.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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