(57)【要約】  【課題】  並行配線によって生じるクロストークの影響による遅延時間の変動を様々な条件の下で測定することができるテスト回路を内蔵した半導体集積回路を提供する。  【解決手段】  入力端子と出力端子との間に接続された少なくとも１つの回路ブロック１０を含む半導体集積回路であって、該回路ブロックが、該回路ブロックに入力される信号をバッファする第１の回路１１と、第１の回路の出力に接続された第１の信号配線１２と、第１の回路から出力される信号が第１の信号配線を介して入力される少なくとも１つの第２の回路１３と、第１の信号配線に沿って配置された部分を有する第２の信号配線１４と、制御信号に基づいて、該回路ブロックに入力される信号を正相又は逆相で第２の信号配線に選択的に供給する第３の回路１５とを具備する。【選択図】  図２
2005188949.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に接続された少なくとも１つの回路ブロックを含む半導体集積回路であって、前記回路ブロックが、
前記回路ブロックに入力される信号をバッファする第１の回路と、
前記第１の回路の出力に接続された第１の信号配線と、
前記第１の回路から出力される信号が前記第１の信号配線を介して入力される少なくとも１つの第２の回路と、
前記第１の信号配線に沿って配置された部分を有する第２の信号配線と、
制御信号に基づいて、前記回路ブロックに入力される信号を正相又は逆相で前記第２の信号配線に選択的に供給する第３の回路と、
を具備する、半導体集積回路。
【請求項２】
互いに直列に接続された第１群の回路ブロックと互いに直列に接続された第２群の回路ブロックとを含む半導体集積回路であって、前記第１群及び第２群の回路ブロックの各々が、
前記回路ブロックに入力される信号をバッファする第１の回路と、
前記第１の回路の出力に接続された第１の信号配線と、
前記第１の回路から出力される信号が前記第１の信号配線を介して入力される少なくとも１つの第２の回路と、
前記第１の信号配線に沿って配置された部分を有する第２の信号配線と、
制御信号に基づいて、前記回路ブロックに入力される信号を正相又は逆相で前記第２の信号配線に選択的に供給する第３の回路と、
を具備し、前記第２群の回路ブロックの各々における前記第１及び第２の信号配線の長さが、前記第１群の回路ブロックの各々における前記第１及び第２の信号配線の長さと異なる、半導体集積回路。
【請求項３】
互いに直列に接続された第１群の回路ブロックと互いに直列に接続された第２群の回路ブロックとを含む半導体集積回路であって、前記第１群及び第２群の回路ブロックの各々が、
前記回路ブロックに入力される信号をバッファする第１の回路と、
前記第１の回路の出力に接続された第１の信号配線と、
前記第１の回路から出力される信号が前記第１の信号配線を介して入力される少なくとも１つの第２の回路と、
前記第１の信号配線に沿って配置された部分を有する第２の信号配線と、
制御信号に基づいて、前記回路ブロックに入力される信号を正相又は逆相で前記第２の信号配線に選択的に供給する第３の回路と、
を具備し、前記第２群の回路ブロックの各々における前記第２の回路の数が、前記第１群の回路ブロックの各々における前記第２の回路の数と異なる、半導体集積回路。
【請求項４】
入力端子に入力される信号を前記第１群の回路ブロックと前記第２群の回路ブロックとの内の選択された一方に供給する切換回路をさらに含む請求項２又は３記載の半導体集積回路。
【請求項５】
前記第１群の回路ブロックと前記第２群の回路ブロックとの内の選択された一方から出力される信号を出力端子に供給する切換回路をさらに含む請求項２〜４のいずれか１項記載の半導体集積回路。
【請求項６】
前記第３の回路が、制御信号が第１のレベルであるときに、前記回路ブロックに入力される信号を正相で前記第２の信号配線に供給し、制御信号が第２のレベルであるときに、前記回路ブロックに入力される信号を逆相で前記第２の信号配線に供給する、請求項１〜５のいずれか１項記載の半導体集積回路。
【請求項７】
前記第３の回路が、制御信号に基づいて、前記第２の信号配線に電源電位を選択的に供給する、請求項１〜５のいずれか１項記載の半導体集積回路。
【請求項８】
前記第３の回路が、制御信号に基づいて、前記第２の信号配線を選択的にハイ・インピーダンス状態とする、請求項１〜５のいずれか１項記載の半導体集積回路。
【請求項９】
前記制御信号が複数のビットを有する、請求項７又は８記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体集積回路に関し、特に、複数のセルを配置配線することにより設計されるゲートアレイやスタンダードセル等のＡＳＩＣ（Application Specific IC：特定用途向けＩＣ）のレイアウト設計において用いられる遅延ライブラリを作成するために利用される半導体集積回路に関する。
【背景技術】
【０００２】
ＡＳＩＣ等の半導体集積回路においては、各種の論理回路を実現するための複数のセルを組み合わせてレイアウト領域内に配置し、これらのセル間を配線することにより、レイアウト設計が行われている。半導体集積回路のレイアウト設計においては、各セルにおける遅延時間を考慮した上で、回路が正常に動作するか否かを検証する必要がある。遅延時間としては、トランジスタ等の回路素子による遅延時間と、配線による遅延時間とが算入されるが、並走する複数の配線が存在する場合には、並行配線によって生じるクロストークの影響によって遅延時間が変動してしまう。また、積極的に並行配線を設けることによって、遅延時間をコントロールすることも考えられる。
【０００３】
従って、半導体集積回路のレイアウト設計に用いるライブラリに、並行配線によって生じるクロストークの影響による遅延時間の変動を考慮した遅延モデルを装備して、回路動作のシミュレーション等に活用することが望まれる。このような遅延モデルを作成するためには、実際に並行配線を設けた測定回路を内蔵する半導体集積回路を作成して、遅延時間を測定することが必要となる。
【０００４】
ところで、下記の特許文献１には、製造プロセス変動による遅延時間のばらつきをテストするテスト回路が内蔵された半導体集積装置に搭載され、クロストークによる遅延を測定できるクロストーク遅延測定回路が開示されている。このクロストーク遅延測定回路においては、信号線を伝搬する被測定信号を信号反転回路によって信号反転させた後に近接並行線に出力することにより、被測定信号と逆相の信号を近接並行線に伝搬させて、クロストークを故意に発生させている。
【０００５】
しかしながら、このクロストーク遅延測定回路によれば、被測定信号と逆相の信号のクロストークによって被測定信号の遅延時間が増加する場合については測定できるが、条件が変わって被測定信号の遅延時間が減少する場合については測定することができない。また、信号線には１系統のバッファが設けられているだけなので、クロストークの存在下でファンアウトが遅延時間に及ぼす影響については測定することができない。
【特許文献１】特開２００３−２１５２０７号公報（第１〜２頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、並行配線によって生じるクロストークの影響による遅延時間の変動を様々な条件の下で測定することができるテスト回路を内蔵した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、入力端子と出力端子との間に接続された少なくとも１つの回路ブロックを含む半導体集積回路であって、該回路ブロックが、該回路ブロックに入力される信号をバッファする第１の回路と、第１の回路の出力に接続された第１の信号配線と、第１の回路から出力される信号が第１の信号配線を介して入力される少なくとも１つの第２の回路と、第１の信号配線に沿って配置された部分を有する第２の信号配線と、制御信号に基づいて、該回路ブロックに入力される信号を正相又は逆相で第２の信号配線に選択的に供給する第３の回路とを具備する。
【０００８】
また、本発明の第２の観点に係る半導体集積回路は、互いに直列に接続された第１群の回路ブロックと互いに直列に接続された第２群の回路ブロックとを含む半導体集積回路であって、第１群及び第２群の回路ブロックの各々が、回路ブロックに入力される信号をバッファする第１の回路と、第１の回路の出力に接続された第１の信号配線と、第１の回路から出力される信号が第１の信号配線を介して入力される少なくとも１つの第２の回路と、第１の信号配線に沿って配置された部分を有する第２の信号配線と、制御信号に基づいて、回路ブロックに入力される信号を正相又は逆相で第２の信号配線に選択的に供給する第３の回路とを具備し、第２群の回路ブロックの各々における第１及び第２の信号配線の長さが、第１群の回路ブロックの各々における第１及び第２の信号配線の長さと異なる。
【０００９】
さらに、本発明の第３の観点に係る半導体集積回路は、互いに直列に接続された第１群の回路ブロックと互いに直列に接続された第２群の回路ブロックとを含む半導体集積回路であって、第１群及び第２群の回路ブロックの各々が、回路ブロックに入力される信号をバッファする第１の回路と、第１の回路の出力に接続された第１の信号配線と、第１の回路から出力される信号が第１の信号配線を介して入力される少なくとも１つの第２の回路と、第１の信号配線に沿って配置された部分を有する第２の信号配線と、制御信号に基づいて、回路ブロックに入力される信号を正相又は逆相で第２の信号配線に選択的に供給する第３の回路とを具備し、第２群の回路ブロックの各々における第２の回路の数が、第１群の回路ブロックの各々における第２の回路の数と異なる。
【００１０】
本発明の第２又は第３の観点に係る半導体集積回路は、入力端子に入力される信号を第１群の回路ブロックと第２群の回路ブロックとの内の選択された一方に供給する切換回路をさらに含むようにしても良い。また、半導体集積回路は、第１群の回路ブロックと第２群の回路ブロックとの内の選択された一方から出力される信号を出力端子に供給する切換回路をさらに含むようにしても良い。
【００１１】
以上において、第３の回路が、制御信号が第１のレベルであるときに、回路ブロックに入力される信号を正相で第２の信号配線に供給し、制御信号が第２のレベルであるときに、回路ブロックに入力される信号を逆相で第２の信号配線に供給するようにしても良い。
【００１２】
あるいは、第３の回路が、制御信号に基づいて、第２の信号配線に電源電位を選択的に供給したり、第２の信号配線を選択的にハイ・インピーダンス状態とするようにしても良い。その場合には、制御信号が複数のビットを有することが望ましい。
【発明の効果】
【００１３】
本発明の第１の観点によれば、並行配線によって生じるクロストークの影響による遅延時間の変動を、異なる位相条件の下で測定することができる。また、本発明の第２の観点によれば、並行配線によって生じるクロストークの影響による遅延時間の変動を、それぞれ異なる配線長を有する第１群及び第２群の回路ブロックにおいて測定することができる。さらに、本発明の第３の観点によれば、並行配線によって生じるクロストークの影響による遅延時間の変動を、ファンアウトの数がそれぞれ異なる第１群及び第２群の回路ブロックにおいて測定することができる。そのような測定結果を利用することにより、半導体集積回路のレイアウト設計に用いるライブラリに、並行配線によって生じるクロストークの影響による遅延時間の変動を考慮した遅延モデルを装備し、回路動作のシミュレーション等に活用することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。図１に示すように、この半導体集積回路は、入力端子と出力端子との間に直列に接続された複数の回路ブロック１０を含んでいる。このように複数の回路ブロックを直列に接続するのは、各回路ブロックにおける信号の遅延時間を合計して測定することによって測定精度を高めるためであり、半導体集積回路は、最低限１個の回路ブロックを含んでいれば良い。
【００１５】
入力端子に入力される信号は、これらの回路ブロック１０を順に通過して、最後の回路ブロックから出力端子に供給される。また、制御端子は、回路ブロック１０の動作を制御する制御信号Ｓを入力するために用いられる。
【００１６】
図２は、図１における回路ブロックの内部回路を示す回路図である。回路ブロック１０は、この回路ブロックの入力信号ＩＮをバッファするバッファ回路１１と、バッファ回路１１の出力に接続された第１の信号配線１２と、バッファ回路１１の出力信号が第１の信号配線１２を介して入力される複数のバッファ回路１３と、第１の信号配線１２に沿って配置された部分を有する第２の信号配線１４と、制御信号Ｓに基づいて、入力信号ＩＮを正相又は逆相で第２の信号配線１４に選択的に供給するクロストーク制御回路１５とを有している。複数のバッファ回路１３の内の１つは、回路ブロック１０から信号を出力するために用いられるが、他のバッファ回路１３は、第１の信号配線１２に容量を付加するためのものであり、省略することもできる。
【００１７】
クロストーク制御回路１５は、信号Ａと制御信号Ｓとの論理積を求めるＡＮＤ回路１５ａと、信号Ｂと制御信号Ｓとを反転入力してこれらの論理積を求める反転入力のＡＮＤ回路１５ｂと、ＡＮＤ回路１５ａの出力信号とＡＮＤ回路１５ｂの出力信号との論理和を求めるＯＲ回路１５ｃとを含んでいる。
【００１８】
図３は、図２に示すクロストーク制御回路の動作を説明するための真理値表である。信号Ａ及びＢとしては、回路ブロック１０の入力信号ＩＮが用いられる。クロストーク制御回路１５は、制御信号Ｓがハイレベル（１）であるときに、回路ブロック１０の入力信号ＩＮを出力信号Ｘとして出力し、これを第２の信号配線１４に供給する。これにより、第２の信号配線１４から第１の信号配線１２への同相クロストークが生じて、回路ブロック１０における信号の遅延時間が最小となる。
【００１９】
一方、クロストーク制御回路１５は、制御信号Ｓがローレベル（０）であるときに、回路ブロック１０の入力信号ＩＮを反転することにより、信号ＩＮバーを出力信号Ｘとして出力し、これを第２の信号配線１４に供給する。これにより、第２の信号配線１４から第１の信号配線１２への逆相クロストークが生じて、回路ブロック１０における信号の遅延時間が最大となる。
【００２０】
制御信号をハイレベル又はローレベルに変化させながら、信号の遅延時間を測定することにより、並行配線によって生じるクロストークの影響による遅延時間の変動を、２種類の異なる位相条件の下で測定することができる。そのような測定結果を利用することにより、半導体集積回路のレイアウト設計に用いるライブラリに、並行配線によって生じるクロストークの影響による遅延時間の変動を考慮した遅延モデルを装備し、回路動作のシミュレーション等に活用することが可能となる。
【００２１】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。図４に示すように、この半導体集積回路は、入力端子と出力端子との間に直列に接続された複数の回路ブロック２０を含んでいる。このように複数の回路ブロックを直列に接続するのは、各回路ブロックにおける信号の遅延時間を合計して測定することによって測定精度を高めるためであり、半導体集積回路は、最低限１個の回路ブロックを含んでいれば良い。
【００２２】
入力端子に入力される信号は、これらの回路ブロック２０を順に通過して、最後の回路ブロックから出力端子に供給される。また、２つの制御端子は、回路ブロック２０の動作を制御する２ビットの制御信号Ｓ１及びＳ２を入力するために用いられる。
【００２３】
図５は、図４における回路ブロックの内部回路を示す回路図である。回路ブロック２０は、この回路ブロックの入力信号ＩＮをバッファするバッファ回路２１と、バッファ回路２１の出力に接続された第１の信号配線２２と、バッファ回路２１の出力信号が第１の信号配線２２を介して入力される複数のバッファ回路２３と、第１の信号配線２２に沿って配置された部分を有する第２の信号配線２４と、制御信号に基づいて、入力信号ＩＮを正相又は逆相で第２の信号配線２４に選択的に供給するクロストーク制御回路２５とを有している。複数のバッファ回路２３の内の１つは、回路ブロック２０から信号を出力するために用いられるが、他のバッファ回路２３は、第１の信号配線２２に容量を付加するためのものであり、省略することもできる。
【００２４】
クロストーク制御回路２５には、回路ブロック２０の入力信号ＩＮが信号Ａとして供給される。また、入力信号ＩＮは、クロストーク制御回路２５において反転されて信号Ｂとなる。さらに、クロストーク制御回路２５には、電源電位ＶＤＤが信号Ｃとして供給され、電源電位ＶＳＳ（本実施形態においては接地電位とする）が信号Ｄとして供給される。
【００２５】
図６は、図５に示すクロストーク制御回路の動作を説明するための真理値表である。クロストーク制御回路２５は、制御信号（Ｓ１，Ｓ２）が（０，０）であるときに、回路ブロック２０の入力信号ＩＮを出力信号Ｘとして出力し、これを第２の信号配線２４に供給する。これにより、第２の信号配線２４から第１の信号配線２２への同相クロストークが生じて、回路ブロック２０における信号の遅延時間が最小となる。
【００２６】
一方、クロストーク制御回路２５は、制御信号（Ｓ１，Ｓ２）が（０，１）であるときに、回路ブロック２０の入力信号ＩＮを反転することにより、信号ＩＮバーを出力信号Ｘとして出力し、これを第２の信号配線２４に供給する。これにより、第２の信号配線２４から第１の信号配線２２への逆相クロストークが生じて、回路ブロック２０における信号の遅延時間が最大となる。
【００２７】
また、クロストーク制御回路２５は、制御信号（Ｓ１，Ｓ２）が（１，０）であるときに、ハイレベル（１）の信号を出力信号Ｘとして出力し、これを第２の信号配線２４に供給する。さらに、クロストーク制御回路１５は、制御信号（Ｓ１，Ｓ２）が（１，１）であるときに、ローレベル（０）の信号を出力信号Ｘとして出力し、これを第２の信号配線２４に供給する。これにより、第２の信号配線２４が第１の信号配線２２のシールドとして働くようになり、回路ブロック２０における信号の遅延時間は標準的なものとなる。なお、クロストーク制御回路２５は、ハイレベル又はローレベルの信号を第２の信号配線２４に供給する替わりに、第２の信号配線２４をハイ・インピーダンス状態とするようにしても良い。
【００２８】
制御信号を変化させながら、信号の遅延時間を測定することにより、並行配線によって生じるクロストークの影響による遅延時間の変動を、４種類の異なる条件の下で測定することができる。そのような測定結果を利用することにより、半導体集積回路のレイアウト設計に用いるライブラリに、並行配線によって生じるクロストークの影響による遅延時間の変動を考慮した遅延モデルを装備し、回路動作のシミュレーション等に活用することが可能となる。
【００２９】
次に、本発明の第３の実施形態について説明する。
図７は、本発明の第３の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。図７に示すように、この半導体集積回路は、互いに直列に接続された第１群の回路ブロック３０と、互いに直列に接続された第２群の回路ブロック４０と、入力端子に入力される信号を、第１群の回路ブロック３０と第２群の回路ブロック４０との内の選択された一方に供給する切換回路５０と、第１群の回路ブロック３０と第２群の回路ブロック４０との内の選択された一方から出力される信号を出力端子に供給する切換回路６０とを含んでいる。
【００３０】
このように複数の回路ブロックを直列に接続するのは、各回路ブロックにおける信号の遅延時間を合計して測定することによって測定精度を高めるためであり、半導体集積回路は、最低限２個の回路ブロックを含んでいれば良い。また、切換回路５０を省略して、入力端子に入力される信号を第１群の回路ブロック３０と第２群の回路ブロック４０との両方に供給するようにしても良いし、切換回路６０を省略して、第１群の回路ブロック３０と第２群の回路ブロック４０との両方から出力される２つの信号を２つの出力端子にそれぞれ供給するようにしても良い。
【００３１】
入力端子に入力される信号は、切換回路５０を介して第１群の回路ブロック３０又は第２群の回路ブロック４０を順に通過して、最後の回路ブロックから切換回路６０を介して出力端子に供給される。また、２つの制御端子は、２ビットの制御信号Ｓ１及びＳ２を入力するために用いられる。この内、制御信号Ｓ１は、第１群及び第２群の回路ブロック３０及び４０におけるクロストーク信号の位相を制御するために用いられ、制御信号Ｓ２は、切換回路５０及び６０における信号の切換を制御するために用いられる。
【００３２】
図８は、図７における第１群の回路ブロックの内部回路を示す回路図である。第１群の回路ブロック３０の構成は、図２に示す回路ブロック１０と同様であるが、バッファ回路３１の出力とバッファ回路３３の入力との間の第１の信号配線３２と、第１の信号配線３２に沿って配置された部分を有する第２の信号配線３４との長さが短くなっている。ここで、第１の信号配線３２と第２の信号配線３４とが並走する長さをＬ１とする。
【００３３】
図９は、図７における第２群の回路ブロックの内部回路を示す回路図である。第２群の回路ブロック４０の構成は、図８に示す第１群の回路ブロック３０と同様であるが、バッファ回路４１の出力とバッファ回路４３の入力との間の第１の信号配線４２と、第１の信号配線４２に沿って配置された部分を有する第２の信号配線４４との長さが長くなっている。ここで、第１の信号配線４２と第２の信号配線４４とが並走する長さをＬ２とすると、少なくともＬ２≧２×Ｌ１であり、例えば、Ｌ２≧１０×Ｌ１としても良い。
【００３４】
制御信号を変化させながら、信号の遅延時間を測定することにより、並行配線によって生じるクロストークの影響による遅延時間の変動を、それぞれ異なる配線長を有する第１群及び第２群の回路ブロックにおいて測定することができる。例えば、長い並行配線によって同相クロストークを受けた場合と、短い並行配線によって逆相クロストークを受けた場合と、どちらの遅延時間が小さくなるかを比較することができる。そのような測定結果を利用することにより、半導体集積回路のレイアウト設計に用いるライブラリに、並行配線によって生じるクロストークの影響による遅延時間の変動を考慮した遅延モデルを装備し、回路動作のシミュレーション等に活用することが可能となる。
【００３５】
次に、本発明の第４の実施形態について説明する。
図１０は、本発明の第４の実施形態に係る半導体集積回路の構成の一部を示すブロック図である。図１０に示すように、この半導体集積回路は、互いに直列に接続された第１群の回路ブロック７０と、互いに直列に接続された第２群の回路ブロック８０と、入力端子に入力される信号を、第１群の回路ブロック７０と第２群の回路ブロック８０との内の選択された一方に供給する切換回路５０と、第１群の回路ブロック７０と第２群の回路ブロック８０との内の選択された一方から出力される信号を出力端子に供給する切換回路６０とを含んでいる。
【００３６】
このように複数の回路ブロックを直列に接続するのは、各回路ブロックにおける信号の遅延時間を合計して測定することによって測定精度を高めるためであり、半導体集積回路は、最低限２個の回路ブロックを含んでいれば良い。また、切換回路５０を省略して、入力端子に入力される信号を第１群の回路ブロック７０と第２群の回路ブロック８０との両方に供給するようにしても良いし、切換回路６０を省略して、第１群の回路ブロック７０と第２群の回路ブロック８０との両方から出力される２つの信号を２つの出力端子にそれぞれ供給するようにしても良い。
【００３７】
入力端子に入力される信号は、切換回路５０を介して第１群の回路ブロック７０又は第２群の回路ブロック８０を順に通過して、最後の回路ブロックから切換回路６０を介して出力端子に供給される。また、２つの制御端子は、２ビットの制御信号Ｓ１及びＳ２を入力するために用いられる。この内、制御信号Ｓ１は、第１群及び第２群の回路ブロック３０及び４０におけるクロストーク信号の位相を制御するために用いられ、制御信号Ｓ２は、切換回路５０及び６０における信号の切換を制御するために用いられる。
【００３８】
図１１は、図１０における第１群の回路ブロックの内部回路を示す回路図である。第１群の回路ブロック７０の構成は、図２に示す回路ブロック１０と同様であるが、バッファ回路７１の出力に第１の信号配線７２を介して接続されるバッファ回路７３の数が小さいので、バッファ回路７１の負荷容量が小さくなっている。ここで、バッファ回路７３の数をＮ１とする。
【００３９】
図１２は、図１０における第２群の回路ブロックの内部回路を示す回路図である。第２群の回路ブロック８０の構成は、図１１に示す第１群の回路ブロック７０と同様であるが、バッファ回路８１の出力に第１の信号配線８２を介して接続されるバッファ回路８３の数が大きいので、バッファ回路８１の負荷容量が大きくなっている。ここで、バッファ回路８３の数をＮ２とすると、少なくともＮ２≧２×Ｎ１であり、例えば、Ｎ２≧１０×Ｎ１、具体的には、Ｎ１＝１、Ｎ２＝１０としても良い。
【００４０】
制御信号を変化させながら、信号の遅延時間を測定することにより、並行配線によって生じるクロストークの影響による遅延時間の変動を、ファンアウトの数がそれぞれ異なる第１群及び第２群の回路ブロックにおいて測定することができる。例えば、ファンアウト数が小さくて逆相クロストークを受けた場合と、ファンアウト数が大きくて同相クロストークを受けた場合と、どちらの遅延時間が小さくなるかを比較することができる。そのような測定結果を利用することにより、半導体集積回路のレイアウト設計に用いるライブラリに、並行配線によって生じるクロストークの影響による遅延時間の変動を考慮した遅延モデルを装備し、回路動作のシミュレーション等に活用することが可能となる。なお、以上述べた複数の実施形態を組み合わせるようにしても良い。
【産業上の利用可能性】
【００４１】
本発明は、複数のセルを配置配線することにより設計されるゲートアレイやスタンダードセル等のＡＳＩＣのレイアウト設計において用いられる遅延ライブラリを作成するために利用される半導体集積回路において利用することが可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図。
【図２】図１における回路ブロックの内部回路を示す回路図。
【図３】図２に示すクロストーク制御回路の動作を説明するための真理値表。
【図４】本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図。
【図５】図４における回路ブロックの内部回路を示す回路図。
【図６】図５に示すクロストーク制御回路の動作を説明するための真理値表。
【図７】本発明の第３の実施形態に係る半導体集積回路の構成を示すブロック図。
【図８】図７における第１群の回路ブロックの内部回路を示す回路図。
【図９】図７における第２群の回路ブロックの内部回路を示す回路図。
【図１０】本発明の第４の実施形態に係る半導体集積回路の構成を示すブロック図。
【図１１】図１０における第１群の回路ブロックの内部回路を示す回路図。
【図１２】図１０における第２群の回路ブロックの内部回路を示す回路図。
【符号の説明】
【００４３】
１０、２０、３０、４０、７０、８０  回路ブロック、  １１、１３、２１、２３、３１、３３、４１、４３、７１、７３、８１、８３  バッファ回路、  １２、２２、３２、４２、７２、８２  第１の信号配線、  １４、２４、３４、４４  第２の信号配線、  １５、２５  クロストーク制御回路、  １５ａ  ＡＮＤ回路、  １５ｂ  反転入力のＡＮＤ回路、  １５ｃ  ＯＲ回路、  ５０、６０  切換回路
【図１】
2005188949.tif 000003
【図２】
2005188949.tif 000004
【図３】
2005188949.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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