(57)【要約】【課題】  従来は、ＹＣ処理や縮小拡大処理に大容量のメモリが必要であるため、チップサイズや消費電力が増加し、また、高画素化への展開に柔軟に対応できない。【解決手段】  ＳＤＲＡＭ１からブロック単位に分割して読み出された画像データは、ＹＣモジュール２１を経由してＰＣモジュール２２のメモリ１２にブロック単位で書き込まれて読み出される。メモリ１２から拡大・縮小処理に応じて定められた値で歩進するアドレスで読み出された画像データは、補間回路１１に供給されてブロック単位で拡大・縮小処理される。ＰＣモジュール２２で拡大・縮小処理された画像データは、ＬＳモジュール２０に供給される。ＬＳモジュール２０は、入力された画像データをまとめてＳＤＲＡＭ１に格納する。これにより、従来回路に比べてメモリ１２及びＹＣモジュール２１内のメモリの容量を大幅に減らすことができる。【選択図】            図１
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【特許請求の範囲】
【請求項１】
デジタル画像を表示する際に、任意の画像サイズに拡大処理又は縮小処理する画像信号処理回路において、
前記デジタル画像の画像データが読み出され、前記画像サイズに拡大又は縮小処理された画像データが格納される記憶手段と、
前記記憶手段から読み出された画像の水平方向及び垂直方向に対してブロック単位に分割した画像データを、該ブロック単位に読み出す読み出し手段と、
前記読み出し手段により前記記憶手段から読み出された前記ブロック単位の画像データが書き込まれるメモリを有し、拡大倍率又は縮小倍率に対応したアドレス値ずつ歩進する読み出しアドレスを、各ブロック毎にリセットすることなく継続的に発生し、その読み出しアドレスに基づき前記メモリからブロック単位に読み出した画像データに対して、任意のサイズの拡大処理又は縮小処理を逐次行う拡大・縮小処理手段と、
前記拡大・縮小処理手段から出力された画像データを、前記拡大・縮小処理手段の拡大倍率又は縮小倍率に対応した画素数分蓄積した後、前記記憶手段に前記拡大又は縮小処理画像データとして書き込む書き込み手段と
を有することを特徴とする画像信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像信号処理回路に係り、特にデジタル画像信号の拡大・縮小処理を行う画像信号処理回路に関する。
【背景技術】
【０００２】
従来より、アスペクト比の変換その他のために、画像信号処理回路によりデジタル画像信号の拡大処理や縮小処理が行われる。この拡大処理や縮小処理を行う従来の画像信号処理回路としては、入力画像データを複数の単位ブロックデータに分割してメモリに格納し、処理対象の単位画像に関する上記の単位ブロックデータをメモリから読み出し、指示された拡大、あるいは縮小のデータ処理を行ってメモリに書き戻した後、メモリに格納されているデータ処理後の単位ブロックデータを含む全単位ブロックデータを読み出して１つの出力画像データに合成するようにした構成の画像信号処理回路が知られている（例えば、特許文献１参照）。
【０００３】
また、図６は従来の画像信号処理回路の他の例のブロック図を示す。この従来の画像信号処理回路は、処理対象のデジタル画像信号を格納するシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）１と、ＳＤＲＡＭ１の書き込み及び読み出し動作を制御するＳＤＲＡＭコントローラ（以下、これをＬＳモジュールともいう）２と、輝度信号及び色差信号を分離処理し所定の画像フォーマットに変換するためのＹＣモジュール３と、縮小・拡大処理を行うＰＣモジュール４とから構成される。
【０００４】
一例としてＬＳモジュール２内のラインメモリ（ｌｍｅｍ１）５及びラインメモリ（ｌｍｅｍ２）７は、それぞれ３２ビット×２５６ワード×２のシングルポートＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、ＳＤＲＡＭ１は総画数データ容量以上の３２ビットバス構成であるものとする。また、ＳＤＲＡＭ１には、例えば固体撮像素子により撮像して得られたデジタル画像信号が、ラインメモリ５を通して書き込まれているものとする。
【０００５】
ＰＣモジュール４内のメモリ１０は、補間回路１１により垂直方向の隣接する２画素を用いて１画素を補間する場合（垂直補間を線形補間で行う場合）、１６ビット×１９８４ワード×４のシングルポートＳＲＡＭが、また、前後２画素ずつ計４画素で１画素を補間する場合（３次スプライン補間）、１６ビット×１９８４ワード×８のシングルポートＳＲＡＭが最低限必要になる。また、ＹＣモジュール３のラインメモリも１９８４ワードのシングルポートＳＲＡＭが複数個必要になる。
【０００６】
この従来回路の処理動作の概要について、図７のタイミングチャートを併せ参照して説明する。画面水平方向の拡大縮小処理を行う場合、まず、ＳＤＲＡＭ１より１ラインの画像データを１バースト２５６ワードで４バースト読み出す。このときのＳＤＲＡＭ１の読み出し動作を図７（Ｈ）にｂで示す。このＳＤＲＡＭ１から読み出された画像データは、バッファ６を介してラインメモリ７に、図７（Ｇ）に模式的に示すように書き込まれる。
【０００７】
ラインメモリ７から図７（Ｄ）に模式的に示すように出力された画像データは、３２→１６ビットの変換回路８により３２ビットが１６ビットに変換され、３２ビット×２５６ワード×４バーストが、図７（Ｅ）に模式的に示すように、１６ビット×５１２ワード×４バースト、すなわち、合計１６ビット×２０４８ワード（うち演算に使用されるワード数は１９８４ワード）の連続データとされる。
【０００８】
この連続データは、ＹＣモジュール３及びＰＣモジュール４を経由して拡大縮小処理され、最大有効画素１９２０ワード（ワード数は拡大縮小倍率による）の連続データとされた後、１６→３２ビット変換回路９に図７（Ｂ）に模式的に示すように転送され、ここで３２ビット×９６０ワード（ワード数は拡大縮小倍率による）とされ、図７（Ｃ）に模式的に示すように、ラインメモリ５に供給される。このラインメモリ５からは図７（Ｆ）に模式的に示すように、２５６ワード単位で読み出され、ＳＤＲＡＭ１に１バースト２５６ワード×４バーストに分けて格納される。４バースト目の有効画像画素数は１９２画素である。
【０００９】
垂直方向の拡大縮小処理は上記ラインメモリを複数本利用し、隣接する数ラインのデータから行う。なお、図７（Ａ）は水平同期パルス、同図（Ｉ）はＳＤＲＡＭ１のアドレスを示す。
【００１０】
【特許文献１】特開平２−９６８７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかるに、図６に示した従来の画像信号処理回路では、ＹＣモジュール３及びＰＣモジュール４が複数ラインの画素データに基づいて、ＹＣ処理や拡大・縮小処理を行うようにしているため、１ライン分の容量を持ったラインメモリ（ＳＲＡＭで構成される）がそれぞれ複数個必要となるため、処理対象のデジタル画像信号の水平方向の画素数の増加及びより高度なＹＣ処理や画像拡大縮小処理をするに伴い、それらのメモリ容量が増加する。その結果、従来の画像信号処理回路では、チップサイズや消費電力が増加し、また他のシステム展開に柔軟に対応できないなどの欠点がある。特許文献１記載の従来の画像信号処理回路も同様に、水平方向の画素数の増加及びより高度なＹＣ処理や画像拡大縮小処理をするに伴い、チップサイズや消費電力が増加するという問題がある。
【００１２】
本発明は以上の点に鑑みなされたもので、低コストの構成により画像拡大縮小処理を行い得る画像信号処理回路を提供することを目的とする。
【００１３】
また、本発明の他の目的は、拡大縮小回路のメモリ容量を増やすことなく、他システムの高画素化に柔軟に対応し得る画像信号処理回路を提供することにある。
【００１４】
更に、本発明他の目的は、消費電力を低減し得る画像信号処理回路を提供することにある。
【課題を解決するための手段】
【００１５】
上記の目的を達成するため、本発明は、デジタル画像を表示する際に、任意の画像サイズに拡大処理又は縮小処理する画像信号処理回路において、デジタル画像の画像データが読み出され、上記の画像サイズに拡大又は縮小処理された画像データが格納される記憶手段と、記憶手段から読み出された画像の水平方向及び垂直方向に対してブロック単位に分割した画像データを、ブロック単位に読み出す読み出し手段と、読み出し手段により記憶手段から読み出されたブロック単位の画像データが書き込まれるメモリを有し、拡大倍率又は縮小倍率に対応したアドレス値ずつ歩進する読み出しアドレスを、各ブロック毎にリセットすることなく継続的に発生し、その読み出しアドレスに基づきメモリからブロック単位に読み出した画像データに対して、任意のサイズの拡大処理又は縮小処理を逐次行う拡大・縮小処理手段と、拡大・縮小処理手段から出力された画像データを、拡大・縮小処理手段の拡大倍率又は縮小倍率に対応した画素数分蓄積した後、記憶手段に拡大又は縮小処理画像データとして書き込む書き込み手段とを有する構成としたものである。
【００１６】
この発明では、記憶手段からブロック単位に分割して読み出した画像データを拡大・縮小処理手段においてメモリにブロック単位に書き込んで読み出し、ブロック単位の画像データに対して、任意のサイズの拡大処理又は縮小処理を逐次行うようにしたため、複数ライン分の画像データに対して拡大処理又は縮小処理を一括して行う従来回路に比べて拡大・縮小処理手段内のメモリの容量を大幅に減らすことができる。
【発明の効果】
【００１７】
本発明によれば、ブロック単位の画像データに対して、任意のサイズの拡大処理又は縮小処理を逐次行うことにより、複数ライン分の画像データに対して拡大処理又は縮小処理を一括して行う従来回路に比べて拡大・縮小処理手段内のメモリの容量を大幅に減らすようにしたため、回路全体のメモリ容量を削減することができ、これにより低コストで構成することができ、また低消費電力化を実現できる。
【００１８】
更に、本発明によれば、ブロック単位の画像データに対して、任意のサイズの拡大処理又は縮小処理を逐次行うようにしているため、処理対象のデジタル画像信号が高画素化しても、メモリ容量を増やすことなく、高画素化に柔軟に対応することでできる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明を実施するための最良の形態について説明する。図１は本発明になる画像信号処理回路の一実施の形態のブロック図を示す。同図中、図６と同一構成部分には同一符号を付し、その説明を省略する。図１に示す本実施の形態の画像信号処理回路は、処理対象のデジタル画像信号を格納するＳＤＲＡＭ１と、ＳＤＲＡＭ１の書き込み及び読み出し動作を制御するＳＤＲＡＭコントローラ（ＬＳモジュール）２０と、輝度信号及び色差信号を分離処理し所定の画像フォーマットに変換するためのＹＣモジュール２１と、縮小・拡大処理を行うＰＣモジュール２２とから構成される。
【００２０】
すなわち、本実施の形態は、従来回路に比し、ＹＳモジュール２１及びＰＣモジュール２２の処理方法と、ＬＳモジュール２０の構成に特徴がある。ＬＳモジュール２０は、ＳＤＲＡＭ１の読み出し画像データを入力として受けるバッファ６と、バッファ６の出力側に共通に接続されたラインメモリ(lmem2)７、ラインメモリ(lmem3)２５及び並び替え回路(sd_top)３０と、ラインメモリ７の出力に接続された３２→１６ビットの変換回路８と、１６→３２ビットの変換回路２３及び２９と、スイッチ２４、２５、５３及び５４と、ラインメモリ(lmem1)２６及びラインメモリ(lmem5)２７から構成されている。
【００２１】
ここで、ＬＳモジュール２０内のラインメモリ(lmem2)７、ラインメモリ(lmem3)２５、ラインメモリ(lmem1)２６及びラインメモリ(lmem5)２７は、それぞれ３２ビット×２５６ワード×２のシングルポートＳＲＡＭであるものとし、ＳＤＲＡＭ１は従来と同様に総画像データ容量以上の３２ビットバス構成である。
【００２２】
また、ＰＣモジュール２２内のメモリ１２は、補間回路１１により垂直方向の隣接する２画素を用いて１画素を補間する場合（垂直補間を線形補間で行う場合）、１６ビット×５７６ワード×４のシングルポートＳＲＡＭが、また、前後２画素ずつ計４画素で１画素を補間する場合（３次スプライン補間）、１６ビット×５７６ワード×８のシングルポートＳＲＡＭが必要になる。すなわち、メモリ１２は従来のＰＣモジュール４内のメモリ１０に比しかなり小容量で済む。また、ＹＣモジュール２１内のラインメモリも５７６ワードのシングルポートＳＲＡＭが複数個必要になるが、これも従来のＹＣモジュール３内のメモリに比しかなり小容量で済む。
【００２３】
また、並び替え回路(sd_top)３０は、図２に示すように、Ｄ型フリップフロップ（ｄｆｆ）３１、３５及び３６と、スイッチ２８、３３、３４及び３７と、並べ替え回路（ＰＬＴＲＰ）４０とより構成されている。並べ替え回路（ＰＬＴＲＰ）４０は、二つの並べ替え器（ＲＥＡＲＧ１，２）４１及び４２と各種のコントローラ４３〜４７と、各種メモリ４９〜５２、アドレスデコーダ４８、各種スイッチなどより構成されている。
【００２４】
次に、本実施の形態の処理動作の概要について、図３のタイミングチャート等を併せ参照して説明する。いま、画面水平方向の拡大縮小倍率をＸ／２５５と定義し、Ｘ＝８０のとき、すなわち、縮小倍率０．３１（＝８０／２５５）倍のとき、元の画像データを水平方向の有効画素数１９２０、垂直方向の有効画素数１４８０（すなわち、有効ライン数１４８０）を一例として説明する。
【００２５】
まず、固体撮像素子（ＣＣＤ）により撮像して得られた画像信号をデジタル信号処理して得られた量子化ビット数１６ビットの画像データ（ＣＣＤデータ）が、ＬＳモジュール２０内の１６→３２ビットの変換回路２３により量子化ビット数３２ビットに変換された後、スイッチ２４、ラインメモリ２６及びスイッチ５３をそれぞれ経てＳＤＲＡＭ１に供給されて格納される。
【００２６】
ＳＤＲＡＭ１に格納された量子化ビット数３２ビットの画像データは、本実施の形態では、水平方向１０２４画素、垂直方向８０ライン（５１２ワード×３２ビット×８０ライン）を一つのブロック単位として、分割されてＳＤＲＡＭ１から後述する図５（Ａ）にエリアＡ、エリアＢ、エリアＣ及びエリアＤで示す順で読み出される。ブロック単位で読み出された画像データは、ＬＳモジュール２０を一旦経由して、ＹＣモジュール２１に供給され、更にＰＣモジュール２２に供給される。
【００２７】
ＹＣモジュール２１及びＰＣモジュール２２では、水平方向１０２４画素、垂直方向８０ラインのうち、水平方向５７６画素、垂直方向８０ラインを処理に利用する。ＰＣモジュール２２はＹＣモジュール２１を経由してブロック単位に入力された画像データを、ブロック単位でメモリ１２に順次に書き込んだ後、拡大・縮小処理に応じて定められた値で歩進するアドレスからブロック単位で読み出して補間回路１１に供給して拡大・縮小処理させる。
【００２８】
ＰＣモジュール２２でブロック単位で拡大・縮小処理された画像データは、ＬＳモジュール２０に供給される。ＬＳモジュール２０は、入力された画像データ群の水平、垂直両方のエッジを削除し、例えば１倍時にこのうちの水平方向５１２画素、垂直方向６４ラインを有効画素として切り出し、ＳＤＲＡＭ１に格納する。また、上記の縮小倍率０.３１倍（１／３.１８７５倍）の場合は、水平方向有効画素数約１６１画素、垂直方向約２０ラインを生成する。上記の縮小倍率の少数点はブロック処理毎に発生する端数であり、この端数は拡大縮小用ＰＣモジュール２２及びメモリコントローラ用のＬＳモジュール２０のアドレス発生回路で吸収する必要がある。
【００２９】
また、ＬＳモジュール２０は、図２のメモリ(RA1MEM)５１に上記の縮小倍率０.３１倍（１／３.１８７５倍）の場合は、分割して読み出された各画像データを縮小処理して得た縮小後の画像データである水平方向有効画素数約１６１画素ずつ格納していき、例えば５１２画素分蓄えられた時点で読み出してＳＤＲＡＭ１に一気に書き込み、その後、一画面分の縮小画像５９５画素のうちの残りの８３画素分の縮小後の画像データをメモリ(RA1MEM)５１に蓄えた時点で、再びメモリ(RA1MEM)５１から読み出してＳＤＲＡＭ１に書き込む。ここで、１画素は１６ビットであり、ＳＤＲＡＭ１の３２ビットの１つのアドレス当り２画素ずつ書き込まれる。
【００３０】
縮小処理について、図２と共に更に説明するに、ＳＤＲＡＭ１より量子化ビット数３２ビットの画像データが図３（Ｂ）にＬ２Ａ、Ｌ２Ｂで示すように、１バースト２５６ワードで２バーストに分割して読み出され、３２→１６ビット変換回路８の出力画像データが合計１６ビット×１０２４画素（うちＹＣ，ＰＣ演算に使用される画素数は５７６画素）の連続データとなるように、バッファ６を通してラインメモリ（ｌｍｅｍ２）７に供給され、一旦１ライン分蓄積された後３２→１６ビット変換回路８で量子化ビット数１６ビットに変換される。なお、図３（Ａ）は水平同期パルスを示す。
【００３１】
この３２→１６ビット変換回路８から出力された図３（Ｃ）に示す画像データＤＭＡＩＮ１は、その後ＹＣモジュール２１によりＹＣ処理されて同図（Ｄ）に示すように取り出され、更にＰＣモジュール２２内のメモリ１２に同図（Ｅ）に示すように入力された後、補間回路１１で縮小処理されて、同図（Ｆ）に示すように水平方向の有効１６１画素（画素数は縮小倍率による。）の連続データとされてＬＳモジュール２０に供給される。
【００３２】
すなわち、この連続データはＬＳモジュール２０内の１６→３２ビット変換回路２９に転送されて量子化ビット数３２ビットに変換された後、並び替え回路（sd_top）３０内の図２に示すメモリ(PCMEM)５０に書き込まれる。その後、上記の連続データは図３（Ｂ）にＬ１ＴＡ，ＴＢで示すＳＲＡＭ動作のタイミングでＳＤＲＡＭ１のテンポラリエリアＴＡ、ＴＢに一時格納される。
【００３３】
続いて、図３（Ｇ）に示すタイミングでメモリ(PCMEM)５０から読み出された画像データと、図３（Ｂ）にＬ３ＴＢ，ＴＡ，ＴＤ，ＴＣで示すタイミングで同図（Ｈ）に示すようにＳＤＲＡＭ１のテンポラリエリアから読み出された画像データＲＡＭＲＤＤＴとは、図２の並び替え器（REARG1）４１によりメモリ（RA1MEM）５１に書き込めるように並べ替えられた後、メモリ（RA1MEM）５１に図３（Ｉ）にＬＰＡＢで示すタイミングで配列変換で一部格納される。メモリ（RA1MEM）５１に格納された画像データは、図３（Ｂ）にＬ１ＴＣ，ＴＤで示すＳＤＲＡＭの動作タイミングで同図（Ｊ）にＬＰで示す如く読み出され、ＳＤＲＡＭ１のテンポラリエリアＴＣ，ＴＤに一時格納される。
【００３４】
続いて、図３（Ｂ）にＬ３ＴＤ，ＴＣで示すタイミングでＳＤＲＡＭ１から読み出された画像データは、並べ替え回路(sd_top)３０内の図２に示すフリップフロップ３１に印加されて図３（Ｈ）に示すタイミングでラッチされた後、並び替え器（REARG2）４２により書き込みタイミング調整されてからメモリ（RA2MEM）５２に図３（Ｉ）にＬＬＰＣＤに示すタイミングで一部書き込まれる。図３（Ｂ）にＬ５で示すタイミングでメモリ（RA2MEM）５２から読み出されたデータは、有効画素のときのみＳＤＲＡＭ１の最終画像エリアに格納される。
【００３５】
これを繰り返し、最終的に所望サイズの画像データがＳＤＲＡＭ１上に生成される。図４はＳＤＲＡＭ１のメモリマップを示す。同図に示すように、ＳＤＲＡＭ１は、原画像データ記憶領域６１、上記の処理により得られた縮小画像データの記憶領域６２及び上記の処理に使用する一時エリア６３からなる。一時エリア６３は、２５６ワード×３２ビット×４×８０ライン分の容量であり、本実施の形態の縮小拡大処理で使用する領域である。
【００３６】
本実施の形態によれば、従来の画像信号処理回路に比べてＳＤＲＡＭ１では上記の一時エリア６３が増加し、また、ＬＳモジュール２０内のラインメモリの数が２個程度増加するが、本実施の形態では、ＹＣモジュール２１及びＰＣモジュール２２内のメモリ容量が従来に比べて大幅に少なく、ＳＤＲＡＭ１の容量増加も僅かであるため、全体のメモリ容量を従来回路に比べてかなり小容量とすることができる。
【００３７】
このため、本実施の形態によれば、メモリ容量削減により低コストで構成することができると共に低消費電力化を実現できる。更に、本実施の形態では、ＹＣモジュール２１及びＰＣモジュール２２はブロック単位の画像データに対して処理を行うようにしているため、処理対象のデジタル画像信号が高画素化してもこれに柔軟に対応することでできる。
【００３８】
ところで、本実施の形態では、ＹＣモジュール２１及びＰＣモジュール２２が水平５７６画素×垂直８０ラインを一つのブロック単位（ＬＳモジュール２０では拡大・縮小倍率αとすると、水平５１２画素×α、垂直６４ライン×αである）として処理するため、ブロック毎の繋ぎ目のアドレス生成に注意しなければならない。例えば、縮小倍率０.３１倍（１／３.１８７５倍）時は、１画素に対するメモリ１２の読み出しアドレスの進行は１倍時の＋１.００に対し、＋３.１８７５（＝２５５／８５）となる。図５はこれらを考慮したアドレス生成の説明図を示す。
【００３９】
縮小倍率０.３１倍で縮小処理するときには、メモリ１２には、まず、図５（Ａ）に示したエリアＡ内の有効画素数５１２画素の画像データがアドレス０から１ずつ歩進する書き込みアドレスに基づいて同図（Ａ）に模式的に示すように左から右方向へ、かつ、上から下方向へ順次に書き込まれた後、図５（Ｂ）に示すように、０から始まり＋３.１８７５ずつ歩進する読み出しアドレスに基づいてメモリ１２に書き込まれた画像データが読み出され、１６１画素目（アドレス５１０.０）で一つのブロック（エリアＡ）の縮小処理のための読み出しを終了する。
【００４０】
続いて、図５（Ａ）に示したエリアＢ内の有効画素数５１２画素の画像データがアドレス０から１ずつ歩進する書き込みアドレスに基づいて同図（Ａ）に模式的に示すように左から右方向へ、かつ、上から下方向の画素の順で順次に書き込まれた後、＋３.１８７５ずつ歩進する読み出しアドレスに基づいてメモリ１２に書き込まれた画像データが読み出される。ただし、このときの読み出しアドレスのうちの最初のアドレスは、リセットして０から始まるのではなく、図５（Ｂ）に示すように最初のブロックの最後の読み出しアドレス「５１０.０」に＋３.１８７５した値、「５１３.１８７５」とする。
【００４１】
なお、上記の最初の読み出しアドレス「５１３.１８７５」は、上述したように、書き込みアドレスが０から始まっているので、実際は一つ前のブロックの最後の書き込みアドレス５１２を減算した「１.１８７５」である。以後、図５（Ｂ）に示すように、この値から＋３.１８７５ずつ歩進する読み出しアドレスに基づいてメモリ１２に書き込まれた画像データが読み出され、１６０画素目（アドレス１０２０.０）で次の一つのブロックの縮小処理のための読み出しを終了する。これにより、縮小画像の繋ぎ目を破綻無くＳＤＲＡＭ１に格納できる。以下、エリアＣの有効５１２画素についても同様の処理が行われる。また、エリアＤの有効３８４画素についても同様である。
【００４２】
なお、以上の実施の形態では縮小処理について説明したが、水平方向及び垂直方向の画素数が増加する拡大処理もアドレスの生成方法が異なるだけで、上記と同様に水平方向及び垂直方向に対して画像信号を分割して、各画素の挿入・補間により拡大処理することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施の形態のブロック図である。
【図２】図１中の並べ替え回路（sd_top）の一実施の形態の回路系統図である。
【図３】図１及び図２の動作説明用タイミングチャートである。
【図４】図１中のＳＤＲＡＭのメモリマップの一例を示す図である。
【図５】本発明におけるブロックの繋ぎ目のアドレス生成の様子を説明する図である。
【図６】従来の一例のブロック図である。
【図７】図６の動作説明用タイミングチャートである。
【符号の説明】
【００４４】
１  ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）
７、２４〜２６  ラインメモリ
８  ３２→１６ビット変換回路
１１  補間回路
１２  メモリ
２０  ＬＳモジュール
２１  ＹＣモジュール
２２  ＰＣモジュール
２３、２９  １６→３２ビット変換回路
３０  並べ替え回路（sd_top）
４０  並べ替え回路（ＰＬＴＲＰ）
４１、４２  並べ替え器
４８  アドレスデコーダ
４９〜５２  メモリ
【図１】
2005182671.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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