(57)【要約】【課題】  ＲＣ遅延のばらつきを抑制することによって液晶パネルの表示画面のばらつきを抑制する。【解決手段】  アクティブマトリクス基板と、アクティブ基板と向かい合うように設けられた対向基板とを有し、アクティブマトリクス基板と対向基板との間が液晶層により充満されてなる液晶パネルにおいて、複数本の平行なデータ線と複数本の平行な走査線がアクティブマトリクス基板上に配列されてアクティブ領域と呼ばれる画素マトリクスを形成し、アクティブ領域の円周には、複数個のＯＬＢ区域があり、各ＯＬＢ区域内には、複数個の駆動素子と接続するための接続パッドが設けられている。各ＯＬＢ区域とそれぞれ接続されたファンアウト区域内には複数本の導線が設置されている。各導線には夫々の所定の容量の補償キャパシタが接続されており、導線の抵抗値と総容量との積は、各導線において略同じである。【選択図】  図６（ａ）
2005010737.tif 000002
【特許請求の範囲】
【請求項１】
ＲＣ遅延のばらつきを抑制する補償キャパシタを有する液晶パネルであって、
基板と、
複数本のデータ線と、
該複数本のデータ線と交差して前記基板上で複数個の画素を構成する複数本の走査線と、
前記基板上において形成された少なくとも１つの、内部に複数個の接続パッドを有する外部リード接合区域と、
前記複数個の接続パッドと、前記複数本のデータ線または前記複数本の走査線とを接続する複数本の導線と、
前記複数本の導線と夫々接続された複数個の前記補償キャパシタとを有してなり、
前記補償キャパシタの容量値が、夫々の前記導線の抵抗値と容量値との積が略同じになるようにする値であることを特徴とする液晶パネル。
【請求項２】
前記補償キャパシタと前記導線とが夫々直列に接続されていることを特徴とする請求項１記載の液晶パネル。
【請求項３】
前記補償キャパシタと前記導線とが並列に接続されていることを特徴とする請求項１記載の液晶パネル。
【請求項４】
前記導線が直線形状であることを特徴とする請求項１記載の液晶パネル。
【請求項５】
前記導線がジグザグ形状であることを特徴とする請求項１記載の液晶パネル。
【請求項６】
前記導線のうちの最外側の導線と接続された前記補償キャパシタの容量値が最も小さく、中央位置に近い導線ほど、該導線と接続された前記補償キャパシタの容量値が大きくなることを特徴とする請求項１記載の液晶パネル。
【請求項７】
各々の前記補償キャパシタの容量値が、該補償キャパシタと接続された前記導線の位置に応じて、中央の導線の位置を中心にして左右対称に変化することを特徴とする請求項１記載の液晶パネル。
【請求項８】
前記複数本の導線が、１つの扇形のファンアウト区域を形成していることを特徴とする請求項１記載の液晶パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＣ遅延のばらつきを抑制する補償キャパシタを有する液晶パネル、具体的にはすべての制御線上において均一の遅延時間を有する液晶パネルに関する。
【背景技術】
【０００２】
図１は、従来の液晶パネルのアクティブマトリクス基板の回路説明図である。図示のように、アクティブマトリクス基板１０は複数本のデータ線１３と複数本の走査線１２とが互いに垂直に設けられている。また、アクティブマトリクス基板１０のアクティブ領域Ｂには、複数個の薄膜トランジスタ（ＴＦＴ）が設けられており、この領域において、データ線１３と走査線１２とが互いに交差している。
【０００３】
データ線１３と走査線１２はアクティブ領域Ｂから外に延び出ており、駆動素子により発生された信号を伝達することができる。アクティブマトリクス基板１０には、アクティブ領域Ｂの円周に位置する外部リード接合（ｏｕｔｅｒ−ｌｅａｄ  ｂｏｎｄｉｎｇ；ＯＬＢ）区域１４内があり、この区域１４内に複数個の接続パッドが形成されている。これらの接続パッドは複数個の駆動素子との接続に使用されるものである。各ＯＬＢ区域１４は各ファンアウト（ｆａｎ−ｏｕｔ）区域１６と夫々接続されており、各々のファンアウト区域１６には複数の導線１５が設けられている。
【０００４】
図２は図１のＣ部分の拡大図である。図示のように、導線１５（図中１５１，・・・，１５２，・・・）は直線状である。各導線１５は同じ厚さと幅を有する一方、異なる長さによって抵抗値が異なる。特に最も外側の導線１５１と中央の導線１５２の夫々の抵抗値は、図３（ａ）に示すように大きく異なる。導線１５の抵抗値は次式で算出することができる。
【０００５】
Ｒ＝ρ・Ｌ／Ｓ              （１）
但し、ρ：抵抗率
Ｌ：長さ
Ｓ：断面積
図３（ａ）と図３（ｂ）の横軸は図２中の最左側から最右側までの導線１５の番号を示しており、図３（ｂ）は夫々の番号が対応する導線１５の容量値Ｃを示している。信号が何れのデータ線１３または走査線１２により転送されても、前述の抵抗値Ｒと容量値Ｃの積は信号伝達の遅延時間と直接関係する。したがって、各導線１５の抵抗キャパシタンス遅延（ＲＣ遅延）による遅延時間は、図３（ｃ）に示すように、中央の導線１５２を中心として対称的に変化し、中央の導線１５２において最も短く、中央から外側にいく導線ほど長くなる。
【０００６】
走査線１２同士間の遅延時間が異なると、表示画面にちらつきを生じさせるため、画質劣化が生じてしまうという問題がある。そのために、図４に示すファンアウト区域１６’のように、導線の一部をジグザグ状に配置し、導線間の抵抗値の差異を低減する方法が考えられる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、すべての導線が、ファンアウト区域の範囲内に設置される制約があるため、ジグザグ状の中間部の導線１５２’の全長が最外側の真直ぐな導線１５１’より相変わらず短い。したがって、中間部の導線１５２’をジグザグ状にした液晶パネルにおいても、導線１５１’のＲ×Ｃの値は導線１５２’のＲ×Ｃの値と同じ値にならず、前述したちらつきの問題は依然として存在する。
【０００８】
本発明は、上記事情に鑑みてなされたものであり、所定の容量値を有し、各導線間のＲＣ遅延のばらつきを抑制することができる補償キャパヒタを有する液晶パネルを提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明の液晶パネルは、そのアクティブマトリクス基板上に、複数本の平行なデータ線と複数本の平行な走査線が配列されて、アクティブ領域となる画像マトリクスを形成する。
【００１０】
前記アクティブ領域の円周には、複数個の外部リード接合区域（ＯＬＢ区域）があり、夫々のＯＬＢ領域内には、複数個の駆動素子との接続のための複数個の接続パッドが設けられている。各ＯＬＢ領域はそれぞれ、複数本の導線が配置された１つのファンアウト区域と接続されている。各導線には補償キャパシタが接続されており、これらの補償キャパシタは夫々の所定の容量値を有し、各導線間のＲＣ遅延のばらつきを一致させるものである。
【発明を実施するための最良の形態】
【００１１】
図５は本発明の実施形態となる液晶パネルの回路説明図である。図示のように、本実施形態の液晶パネルは、アクティブマトリクス基板５０を有し、その上に複数本のデータ線５３と、データ線５３に垂直する複数本の走査線５２とが設けられている。図中アクティブ領域Ｄは、複数個の図示しない薄膜トランジスタ（ＴＦＴ）により形成されたものであり、この領域内において、データ線５３と走査線５２とが垂直に交差する。また、本実施形態の液晶パネルは、アクティブマトリクス基板５０と向き合うように設けられた図示しない対向基板を有し、この対向基板とアクティブマトリクス基板５０と間の図示しない空隙は液晶層により充満されている。
【００１２】
データ線５３と走査線５２がこのアクティブ領域Ｄから外に延び出て、駆動素子により発生された信号を伝達することができる。アクティブ領域Ｄの円周に隣接する外部リード接合区域（ＯＬＢ区域）５４には、複数個の駆動素子と夫々接続するための複数個の接続パッドが設けられている。各ＯＬＢ区域５４はそれぞれ１つのファンアウト区域５６に接続され、各各ファンアウト区域５６内には複数本の導線５５が設けられている。
【００１３】
本実施形態の液晶パネルのアクティブマトリクス基板５０において、ＯＬＢ区域５４とアクティブ領域Ｄとの間に、図１に示す従来のアクティブマトリクス基板１０に無い複数個の補償回路区域５１が設けられている。図６（ａ）は図５中のＥ部分の拡大図であり、補償回路区域５１内の詳細な回路配置を示している。図示のように、ファンアウト区域５６の中央にある導線、たとえば図中Ｌｎ−１〜Ｌｎ＋１は、線中の一部分５５２がジグザグ形状になっている。各導線Ｌ１〜Ｌ２ｎに補償キャパシタＣ１〜Ｃ２ｎがそれぞれ接続されており、これらの補償キャパシタは回路のシミュレーションなどの結果に基づいて決められたそれぞれの所定の容量値を有するものである。各々の補償キャパシタＣ１〜Ｃ２ｎの容量値は各々の導線Ｌ１〜Ｌ２ｎ間のＲＣ遅延のばらつきを抑制することができる値であり、すなわち、これらの補償キャパシタＣ１〜Ｃ２ｎを元の回路に加えることによって、各々の導線間の抵抗値と容量値（補償キャパシタによる補償後の総容量値）の積の差異が最小値に抑制される。
【００１４】
本実施例では、各補償キャパシタＣ１〜Ｃ２ｎはそれぞれ対応する導線Ｌ１〜Ｌ２ｎと並列に接続されている。図６（ｂ）は、導線Ｌ１とキャパシタＣ１とが並列に接続された場合の等価回路図を示している。図中ＲＬ１とＣＬ１はそれぞれ導線Ｌ１の等価抵抗と等価容量を示すものである。この並列回路の総容量値ＣＴは次の式（２）で表すことができる。
【００１５】
ＣＴ＝ＣＬ１＋Ｃ１                                （２）
但し、ＣＴ：総容量値
ＣＬ１：導線Ｌ１の容量値
Ｃ１：補償キャパシタＣ１の容量値
ここで、図６（ｃ）に示すように、補償キャパシタＣ’１〜Ｃ’２ｎをそれぞれ対応する導線Ｌ１〜Ｌ２ｎと直列に接続するようにしてもよい。同じように、ファンアウト区域５６の中央にある導線、例えば図中Ｌｎ−１〜Ｌｎ＋１は、線中の一部分５５２がジグザグ形状になっている。各導線Ｌ１〜Ｌ２ｎに補償キャパシタＣ’１〜Ｃ’２ｎがそれぞれ接続されており、これらの補償キャパシタは回路のシミュレーションなどの結果に基づいて決められたそれぞれの所定の容量値を有するものである。各々の補償キャパシタＣ’１〜Ｃ’２ｎの容量値は各々の導線Ｌ１〜Ｌ２ｎ間のＲＣ遅延のばらつきを抑制することができる値であり、すなわち、これらの補償キャパシタＣ’１〜Ｃ’２ｎを元の回路に加えることによって、各々の導線間の抵抗値と容量値（補償キャパシタによる補償後の総容量値）の積の差異が最小値に抑制される。
【００１６】
図６（ｃ）に示す例では、各補償キャパシタＣ’１〜Ｃ’２ｎはそれぞれ対応する導線Ｌ１〜Ｌ２ｎと直列に接続されている。図６（ｄ）は、導線Ｌ１とキャパシタＣ’１とが直列に接続された場合の等価回路図を示している。図中ＲＬ１とＣＬ１はそれぞれ導線Ｌ１の等価抵抗と等価容量を示すものである。この直列回路の全容量値Ｃ’Ｔは次の式（３）で表すことができる。
【００１７】
１／Ｃ’Ｔ＝１／ＣＬ１＋１／Ｃ’１                    （３）
但し，Ｃ’Ｔ：総容量値
ＣＬ１：導線Ｌ１の容量値
Ｃ’１：補償キャパシタＣ’１の容量値
図７（ａ）は図６に示す各導線の抵抗値を示しており、その横軸は、図６に示される最左端の導線Ｌ１から最右端の導線Ｌ２ｎまでの指定番号を示すものである。なお、本実施形態において、２ｎを２４０とする。図示のように、中央の導線Ｌｎは最も小さい抵抗値を有し、すなわち、中央の導線Ｌｎの一部５２２をジグザグ形状にしても、その長さは依然として他の導線より短い。
【００１８】
本実施形態において、最大の容量値を有する補償キャパシタを中央の導線Ｌｎに接続し、最小の容量値を有する補償キャパシタを最も外側の導線Ｌ１またはＬ２ｎに接続する。このように各補償キャパシタを接続した結果、図７（ｂ）に示すように、各導線の総容量値は、最も外側の導線Ｌ１から中央の導線Ｌｎまで、各導線間のＲＣ遅延のばらつきを抑制すべく、次第に増加する。また、各導線は、最も短い中央の導線を中心にして左右対称に長くなるので、導線の総容量値も、中央の導線を中心にして左右対称に変化する（ここでは小さくなる）ようにすることが好ましい。
【００１９】
導線の抵抗値と容量値（ここでは補償キャパシタによる補償後の総容量値）の積は、データ線５３または走査線５２上の伝送信号の遅延時間と直接関係する。図７（ｃ）は、図４に示す各導線の抵抗値と容量値の積を示す図である。図示のように、最左端の導線Ｌ１から最右端の導線Ｌ２ｎまでの各導線の抵抗値と容量値との積は略一致する。すなわち、本実施形態の液晶パネルにおいて、各導線のＲＣ遅延は相似しており、導線間のＲＣ遅延時間のばらつきが抑制されているため、液晶表示パネルのちらつき問題が軽減される。
【００２０】
以上、本発明の技術内容と技術の特徴について説明したが、当分野の技術者は本発明の説明に基づいて、本発明の主旨から逸脱しないさまざまな代替および変更を行うことが可能である。したがって、本発明の保護範囲は、実施形態で開示したものに限るべきではなく、本発明から逸脱しないさまざまな代替および変更、ならびに特許請求の範囲でカバーされたものを包含するものとする。
【図面の簡単な説明】
【００２１】
【図１】従来的液晶パネルのアクティブマトリクス基板の回路説明図
【図２】図１のＣ部分の拡大図
【図３（ａ）】図２中の各導線の抵抗値を示す図
【図３（ｂ）】図２中の各導線の容量値を示す図
【図３（ｃ）】図２中の各導線によるＲＣ遅延の遅延時間を示す図
【図４】従来のジグザグ形状の導線が配置されたファンアウト区域を説明するための図
【図５】本発明の実施形態の液晶パネルのアクティブマトリクス基板の回路説明図
【図６（ａ）】図５のＥ部分の拡大図
【図６（ｂ）】導線Ｌ１とキャパシタＣ１とが並列に接続されたときの等価回路図
【図６（ｃ）】図５に示す液晶パネルの補償回路区域５１と異なる補償回路区域５１’の例を示す図
【図６（ｄ）】導線Ｌ１とキャパシタＣ’１とが直列に接続されたときの等価回路図
【図７（ａ）】図５中の各導線の抵抗値を示す図
【図７（ｂ）】図５中の各導線の総容量値を示す図
【図７（ｃ）】図５中の各導線によるＲＣ遅延の遅延時間を示す図
【符号の説明】
【００２２】
１０  アクティブマトリクス基板
１２  走査線
１３  データ線
１４  外部リード接合区域
１５  導線
１５１、１５２、１５１’、１５２’  導線
１６、１６’  ファンアウト区域
１８１、１８３  データ
５０  アクティブマトリクス基板
５１、５１’  補償回路区域
５２  走査線
５３  データ線
５４  外部リード接合区域
５５  導線
５６  ファンアウト区域
５５２  導線のジグザグ形状部分
【図１】
2005010737.tif 000003
【図２】
2005010737.tif 000004
【図３（ａ）】
2005010737.tif 000005
【図３（ｂ）】
2005010737.tif 000006
【図３（ｃ）】
2005010737.tif 000007
【図４】
2005010737.tif 000008
【図５】
2005010737.tif 000009
【図６（ａ）】
2005010737.tif 000010
【図６（ｂ）】
2005010737.tif 000011
【図６（ｃ）】
2005010737.tif 000012
【図６（ｄ）】
2005010737.tif 000013
【図７（ａ）】
2005010737.tif 000014
【図７（ｂ）】
2005010737.tif 000015
【図７（ｃ）】
2005010737.tif 000016