(57)【要約】【課題】  デバイス制御回路の制御時におけるCPUのWAITを無くするか、または減少させることによりデバイス制御処理の高速化を図る。【解決手段】  デバイス制御回路21〜2Nは、CPU10からのポーリングにより受けた制御データに基づいて配下の制御対象回路８を制御する。FIFOメモリ５，６は、CPUからのライトイネーブル信号WEに基づいて、同一デバイスのアドレス対応に制御データおよびデバイスの当該アドレスを書き込んで保持し、制御対象回路からのデータ要求信号により保持データを制御対象回路へ読み出す。アップダウンカウンタト７は、FIFOメモリへの書込みによりカウントアップし、またデバイスからのデータ要求信号によりカウントダウンし、そのカウント値を応答信号としてCPUへ出力する。応答信号ACKが書込み制御停止を通知する内容である場合、ライトイネーブル信号WEの出力が停止される。【選択図】        図２
2005182312.tif 000002
【特許請求の範囲】
【請求項１】
CPUからのポーリングにより受けた制御データに基づいて配下のデバイスを制御する各デバイス制御回路において、
CPUからのライトイネーブル信号に基づいて、同一デバイスのアドレス対応に前記制御データおよび前記デバイスの当該アドレスを書き込んで保持し、前記デバイスからのデータ要求信号により保持データをデバイスへ読み出すFIFOメモリと、
前記FIFOメモリへの書込みによりカウントアップし、また前記デバイスからのデータ要求信号によりカウントダウンし、そのカウント値を応答信号としてCPUへ出力するアップダウンカウンタを備え、
前記応答信号が書込み制御停止を通知する内容である場合、当該書込みサイクルでは前記ライトイネーブル信号のCPUからの出力が停止されることを特徴とするデバイス制御回路。
【請求項２】
前記ライトイネーブル信号のCPUからの出力が停止されるときの前記カウント値は、前記FIFOメモリの深度数であることを特徴とする請求項１記載のデバイス制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、CPUから受けた制御データに基づいてデバイスを制御し、デバイスからの状態データをCPUへ出力するデバイス制御回路に関する。
【背景技術】
【０００２】
従来のこの種のデバイス制御装置の例を図６に示す（文献公知発明に係るものではない）。このデバイス制御装置は、CPU10とｎ個のデバイス制御回路31〜3nとで構成されており、CPU10とｎ個のデバイス制御回路31〜3nは、データバスDBU，アドレスバスABU，ライトイネーブル信号WEおよびリードイネーブル信号REでマルチ接続されている。
【０００３】
CPU10はデバイス制御回路31〜3nを指定するためのアドレスを制御データと共に順次に送出することにより、デバイス制御回路31〜3nをポーリングする。デバイス制御回路31〜3nは、CPUから受けた制御データに基づいて、配下の光アンプ等ノン・インテリゼンスなデバイス（図示省略）を制御する。また、デバイスからデバイスの状態を示す状態データを受け取るとCPU10に読み出される。なお、デバイス制御回路31〜3nの一般的な記述をするときは、以下、参照番号30を使用する。
【０００４】
データバスDBUは、CPU10が制御データをデバイス制御回路30に書き込み、またはデバイス制御回路30から状態データを読み出すために使用される。アドレスバスABUは、CPU10がアクセスするデバイス制御回路30を選択するために使用される。ライトイネーブル信号WEはデバイス制御回路30への制御データの書込みを行うタイミング、リードイネーブル信号REはデバイス制御回路30からの状態データの読出しを行うタイミングである。
【０００５】
図７は、図６に示したデバイス制御回路31,32,33への制御データの書込み制御タイミングを示す。デバイス制御回路31,32,33は、アドレスバスABUを常時モニタし、自回路を示すアドレス値を検出すると、ライトイネーブル信号WEの立下り変化点でデータバスDBU上の制御データ31,32,33を取り込む。そして、デバイス制御回路31,32,33は、制御データ31,32,33により配下のデバイスの制御を行う。
【０００６】
図８は、図６に示したデバイス制御回路31,32,33からの状態データの読出し制御タイミングを示す。デバイス制御回路31,32,33は、アドレスバスABUを常時モニタし、自回路を示すアドレス値を検出すると、リードイネーブル信号REがLOWレベルの間、データバスDBUに出力データ31,32,33をデータバスDBUへ出力する。CPU10は、データバスDBU上のデータを状態データとして取り込み、デバイス制御回路31,32,33の状態を検知することが可能となる。
【０００７】
図９および図１０は、図６に示したデバイス制御回路30に書込み制御と読出し制御を連続で行った場合のタイミングを示す。
【０００８】
図９は、制御データ31に基づくデバイスにおけるデータ処理が速く、WAIT無しで次の制御可能な場合を示している。この場合は、デバイス制御回路31に対する制御データ31による制御が完了した次のサイクルで状態データ31が読み出せるため、デバイス制御回路32に対する制御データ32による制御に直ちに移ることができることを示している。
【０００９】
図１０は、制御データ31に基づくデバイスにおけるデータ処理が遅く、次の制御にはWAITが必要な場合を示している。この場合は、デバイス制御回路31に対する制御データ31による制御が完了するまで状態データ31の読出しを待つ必要があるため、それまではデバイス制御回路32に対する制御データ32よる制御が停止していることを示している。
【００１０】
なお、本願発明に関連すると思えるものとして、２つのマイクロプロセッサの間に接続され相互のDMA転送によるデータの受渡しを行うFIFOメモリと、一方のマイクロプロセッサがFIFOメモリにデータを書き込むとカウントアップし、他方のマイクロプロセッサがFIFOメモリからデータを読み出すとカウントダウンするアップダウンカウンタを備えたものが知られている（例えば、特許文献１参照）。
【００１１】
また、FIFOメモリとアップダウンカウンタを備え、書込みクロックと読出しクロックの周波数のどちらが高いかが既値でない場合に、非同期読出し書込み可能なFIFOメモリ制御回路に関する技術も公知である（例えば、特許文献２参照）
【特許文献１】平２−１１２０５１（第１頁ー第４頁、図１）
【特許文献２】特開２００１−３０７４７６（第１頁ー第頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した従来技術では、CPU側はあるデバイス制御回路に制御データを書き込んだ後、デバイス制御回路側が制御を完了した結果を受け取るまで、次のデバイス制御回路に対する制御の実行を待つ処理（WAIT処理）を行う必要があるため、CPU側の制御速度がデバイス制御回路側の処理速度よりも高速な場合、多数のデバイス制御回路をポーリングで制御を行う際には、多くのデバイス制御回路の内の一つが低速であるだけで全てのデバイス制御回路に対する制御が遅くなってしまうという第１の問題点がある。
【００１３】
また、 第１の問題点を解決するためにCPUの処理にWAITを入れると、デバイス制御回路側の改善によりWAITが不要となってもソフトウェアを更新しない限り高速化できないという第２の問題点がある。一般にCPUのWAITはプログラムによって制御されるからである。
【００１４】
本発明の主な目的は、デバイス制御回路の制御時におけるCPUのWAITを無くするか、または減少させることによりデバイス制御処理の高速化を図ることにある。
【００１５】
なお、特許文献１記載の発明は、DMA転送においてデータバス上のデータ転送衝突による待合せを無くすることを目的とし、特許文献２記載の発明は、書込みクロックと読出しクロックの周波数が異なる場合に、データの上書きによるデータの消失た同一データの２度読みを防止することを目的とする。
【課題を解決するための手段】
【００１６】
請求項１記載の発明は、CPU（図１の10）からのポーリングにより受けた制御データに基づいて配下のデバイス（図２の８）を制御する各デバイス制御回路（図１の21〜2N）において、CPUからのライトイネーブル信号WEに基づいて、同一デバイスのアドレス対応に制御データおよびデバイスの当該アドレスを書き込んで保持し、デバイスからのデータ要求信号により保持データをデバイスへ読み出すFIFOメモリ（図２の５，６）と、FIFOメモリへの書込みによりカウントアップし、またデバイスからのデータ要求信号によりカウントダウンし、そのカウント値を応答信号としてCPUへ出力するアップダウンカウンタ（図２の７）を備え、応答信号ACKが書込み制御停止を通知する内容である場合、当該書込みサイクルではライトイネーブル信号WEのCPUからの出力が停止されることを特徴とするデバイス制御回路である。
【００１７】
請求項２記載の発明は、請求項１記載の発明において、ライトイネーブル信号のCPUからの出力が停止されるときのカウント値は、FIFOメモリの深度数であることを特徴とするデバイス制御回路である。
【００１８】
本発明による制御回路は、CPUとデバイス制御回路の間に、データバス、アドレスバス、ライトイネーブル信号、リードイネーブル信号に加えて、デバイス制御回路からCPUに対して、応答信号ACKが出力されていることと、デバイス制御回路側において、CPUからのデータとアドレスを保持するFIFOメモリと、FIFOメモリの使用状況を監視し、応答信号ACKを出力するアップダウンカウンタから構成されている。この回路の働きによりCPUのWAITを減少させる効果が得られる。
【発明の効果】
【００１９】
以上説明したような構成を採用したことによって、デバイス制御回路に対する制御の際のCPUのWAITを無くすか、または減らすことが可能になり、ポーリング制御の際の速度向上が可能になる。
【００２０】
また、CPU側はデバイス制御回路からの応答信号ACKの状態のみで制御の際のWAITがコントロールできるため、ハードウェアの動作速度が変化することに伴うソフトウェアの調整を省略することが可能になる。
【発明を実施するための最良の形態】
【００２１】
本発明は、CPUからのポーリングにより受けた制御データに基づいて配下のデバイスを制御する各デバイス制御回路において、CPUからのライトイネーブル信号WEに基づいて、同一デバイスのアドレス対応に制御データおよびデバイスの当該アドレスを書き込んで保持し、デバイスからのデータ要求信号により保持データをデバイスへ読み出すFIFOメモリと、FIFOメモリへの書込みによりカウントアップし、またデバイスからのデータ要求信号によりカウントダウンし、そのカウント値を応答信号としてCPUへ出力するアップダウンカウンタを備え、応答信号ACKが書込み制御停止を通知する内容である場合、当該書込みサイクルではライトイネーブル信号WEのCPUからの出力が停止されることを特徴とする。
【実施例１】
【００２２】
本発明の上記目的、特徴および利点を明確にすべく、以下、添付した図面を参照しながら、本発明の実施例につき詳細に説明する。図１は本発明のデバイス制御装置の構成例を示す。
【００２３】
このデバイス制御装置は、CPU10とｎ個のデバイス制御回路21〜2nとで構成されており、CPU10とｎ個のデバイス制御回路21〜2Nは、データバスDBU，アドレスバスABU，ライトイネーブル信号WEおよびリードイネーブル信号REでマルチ接続されている。また、デバイス制御回路21〜2NからCPU10に対して、個別に応答信号ACK1〜ACKNが出力されている。
【００２４】
CPU10は、デバイス制御回路21〜2Nを指定するためのアドレスを制御データと共に順次に送出することにより、デバイス制御回路21〜2Nをポーリングする。デバイス制御回路21〜2Nは、CPU10から受けた制御データに基づいて、配下の光アンプ等ノン・インテリゼンスなデバイスを制御する。また、デバイスからの状態データを受け取るとCPU10に読み出される。
【００２５】
応答信号ACK1〜ACKNは制御データがデバイス制御回路21〜2Nに書込み可能であることをCPU10に通知するものである。CPU10は、応答信号ACK1〜ACKNが書込み制御停止を通知する内容である場合、当該書込みサイクルではライトイネーブル信号WEの出力を抑止する。なお、デバイス制御回路21〜2Nの一般的な記述をするときは、以下、参照番号20を使用する。
【００２６】
データバスDBUは、CPU10が制御データをデバイス制御回路20に書き込み、またはデバイス制御回路20から状態データを読み出すために使用される。アドレスバスABUは、CPU10がアクセスするデバイス制御回路20を選択するために使用される。ライトイネーブル信号WEはデバイス制御回路20への制御データの書込みを行うタイミング、リードイネーブル信号REはデバイス制御回路20からの状態データの読出しを行うタイミングである。応答信号ACKはデバイス制御側回路20においてCPU10から書き込まれた制御データの処理が完了したか否かをCPU10に通知するために使用される。
【００２７】
図２は、デバイス制御回路20の一実施例の詳細をデバイスである制御対象回路８と共に示す。このデバイス制御回路20は、双方向バッファ１，アドレスデコーダ２，オアゲート３，オアゲート４，データ保持FIFOメモリ５，アドレス保持FIFOメモリ６およびアップダウンカウンタ７から構成されている。オアゲート３とオアゲート４は実質的にはアンドゲートとして機能する。
【００２８】
双方向バッファ１は、CPU10からデータバスDBUを経由した制御データをデータ保持FIFOメモリ５に書き込み、また制御対象回路８からの出力データを状態データとしてデータバスDBU経由でCPU10へ送出する。データの書込みと読出しの方向の切替えは、オアゲート４からのリードイネーブル信号RENによって行われる。
【００２９】
アドレスデコーダ２は、アドレスバスABU上のアドレスを解読し、アドレス値が自回路を示しているか否かを識別する。オア回路３は、アドレスデコーダ２の出力が自回路を示しており、かつデータの書込みタイミングを規定するライトイネーブル信号WEが有効であるときはライトイネーブル信号WENをデータ保持FIFOメモリ５，アドレス保持FIFOメモリ６およびアップダウンカウンタ７へ出力する。つまり、ライトイネーブル信号WEはCPU10がデバイス制御回路20の書込み制御を行うための信号であるのに対して、ライトイネーブル信号WENはアドレスデコーダ２の出力とライトイネーブル信号WEから生成され、デバイス制御回路20回路内の書込み制御を行うための信号である。
【００３０】
また、オア回路４は、アドレスデコーダ２の出力が自回路を示しており、かつデータの読出しタイミングを規定するリードイネーブル信号REが有効であるときはリードイネーブル信号RENを双方向バッファ１および制御対象回路８へ出力する。つまり、リードイネーブル信号REはCPU10がデバイス制御回路20の読出し制御を行うための信号であるのに対して、リードイネーブル信号RENはアドレスデコーダ２の出力とリードイネーブル信号REから生成され、デバイス制御回路20の回路内の読出し制御を行うための信号である。
【００３１】
データ保持FIFOメモリ５は、双方向バッファ１からの制御データを一時保持するm段の深さを持つFIFO（First In First Out：先入れ先出し）メモリである。データ保持FIFOメモリ５は、ライトイネーブル信号WENに応答して制御データを書き込み、制御対象回路８からのデータ要求信号に応答して制御データを制御対象回路８へ読み出す。
【００３２】
アドレス保持FIFOメモリ６は、制御データと同期したアドレス（制御アドレス）を一時保持するデータ保持FIFOメモリ５と同じ深さを持つFIFOである。アドレス保持FIFOメモリ６は、ライトイネーブル信号WENに応答して、アドレスバスABU上のアドレスを書き込み、制御対象回路８からのデータ要求信号に応答して制御アドレスを制御対象回路８へ読み出す。制御アドレスは制御対象回路８の内で制御データによる制御の対象となる箇所を指定するアドレスである。
【００３３】
アップダウンカウンタ７は、ライトイネーブル信号WENに応答してカウントアップし、制御対象回路８からのデータ要求信号に応答してカウントダウンする。これによって、アップダウンカウンタ７は、データ保持FIFOメモリ５内に書き込まれている制御データの数を０からｍまで計数し、その計数値を応答信号ACKとしてCPU10に通知する。
【００３４】
制御対象回路８は、データ保持FIFOメモリ５から読み出された制御データによる制御が完了する毎に、次の制御データをデバイス制御回路20に要求する。この要求は、データ要求信号をデータ保持FIFOメモリ５とアドレス保持FIFOメモリ６へ送出することにより行う。また、制御対象回路８は、リードイネーブル信号RENに応答して、そのときのアドレスバスABU上のアドレスにより指定されるアドレスの出力データを双方向バッファ１へ送出する。出力データは、制御データによる制御対象回路８における制御の結果としてのデータである。
【００３５】
図３はデータ保持FIFOメモリ５への制御データおよび保持FIFOメモリ６へのアドレス書込み時のフローチャートである。なお、以下の説明では負論理を採用しており、信号の“０”は有効、“１”は無効を意味する。
【００３６】
アドレスデコーダ２が、アドレスバスABU上のアドレスは自回路のアドレスであることを検出し（図３のステップＳ１でＹ）、かつライトイネーブル信号WENが“０”であり（ステップＳ２）、かつアップダウンカウンタ７のカウント値が最大値ｍでなければ（ステップＳ３でＮ）、アップダウンカウンタ７は応答信号ACKは書込み制御停止を通知する内容ではない（ステップＳ４）。これにより、CPU10は、ライトイネーブル信号WEを出力するので、データ保持FIFOメモリ５への制御データの書込みとアドレス保持FIFOメモリ６へのアドレスの書込みを同期して行うことができる（ステップＳ５）。また、ライトイネーブル信号WENに応答してアップダウンカウンタ７のカウント値はプラス１する（ステップＳ６）。
【００３７】
ステップＳ１，Ｓ２またはＳ３における判定の結果が上述と異なる場合、すなわち、アドレスバスABU上のアドレスが自回路のアドレスでない場合（ステップＳ１でＮ）、またはライトイネーブル信号WENが“１”である場合（ステップＳ２）、またはアップダウンカウンタ７のカウント値が最大値ｍである場合（ステップＳ３でＹ）は、データ保持FIFOメモリ５への制御データの書込みとアドレス保持FIFOメモリ６へのアドレスの書込みは行われない。
【００３８】
これは、FIFOメモリ５，６への書込みはFIFOメモリ５，６の深さｍビットまで実施されるため、FIFOメモリ５，６のｍ段全てがデータで埋まるとアップダウンカウンタ７の働きにより応答信号ACK“１”を出力となるので、CPU10側でこのデバイス制御回路20に対する制御を停止することを意味する。
【００３９】
しかし、特定のデバイス制御回路20においてFIFOメモリ５，６への書込みが行われなくても、図３のフローはステップＳ１に戻り、他のデバイス制御回路20について改めてステップＳ１〜ステップＳ３の条件を満たすかが調べられる。その結果、これらの条件をクリアできれば、ステップＳ５においてFIFOメモリ５，６への書込みが行われ、かつステップＳ６においてアップダウンカウンタ７のカウント値がプラス１される。このようにして、１つのデバイス制御回路20でFIFOメモリ５，６への書込み制御停止となっていても、そのために他のデバイス制御回路20においてまでも無条件にFIFOメモリ５，６への書込み制御停止となるものではない。
【００４０】
図４はデータ保持FIFOメモリ５からの制御データ読出しおよびアドレス保持FIFOメモリ６からの制御アドレス読出し時のフローチャートである。
【００４１】
制御対象回路８からデータ要求信号が入力すると（図４のステップＴ１でＹ）、データ保持FIFOメモリ５からは制御データ、保持FIFOメモリ６からは制御アドレスがそれぞれ１段分だけ制御対象回路８に読み出される(ステップＴ２)。また、アップダウンカウンタ７のカウント値はマイナス１される(ステップＴ３)。
【００４２】
図５はデバイス制御回路20に対するCPU10からの書込み制御と読出し制御における動作タイミングを示す。ここでは、FIFOメモリの深さは３段、応答信号ACKはが２ビットであるとし、全てがデバイス制御回路20に対する制御であることとして説明する。したがって、WEとWENとは同じであることになる。当初はデータ保持FIFOメモリ５およびアドレス保持FIFOメモリ６が空であり、アップダウンカウンタ７のカウント値は“０”、応答信号ACKは“00”となっている。
【００４３】
CPU10からアドレスバスABUにアドレスA0、データバスDBUに制御データD00が送出されている状態で、タイミングt1においてライトイネーブル信号WE＝WENが“０”になると、データ保持FIFOメモリ５に制御データD00、アドレス保持FIFOメモリ６にアドレスA0が書き込まれる。また、アップダウンカウンタ７のカウント値は“１”、応答信号ACKは“01”となる。
【００４４】
タイミングt2でデータ要求信号が“０”になると、データ保持FIFOメモリ５から制御データD00、アドレス保持FIFOメモリ６からアドレスA0が制御対象回路８へ読み出され、データ保持FIFOメモリ５およびアドレス保持FIFOメモリ６が空になる。また、カウントダウンカウンタ７のカウント値は“０”、応答信号ACKは“00”に復帰する。これは、制御対象回路８において、制御データD00によるアドレスA0が正常に行われたケースであることを物語っている。
【００４５】
次に、CPU10からアドレスバスABUにアドレスA1、データバスDBUに制御データD01が送出されている状態で、タイミングt3においてライトイネーブル信号WE＝WENが“０”になると、データ保持FIFOメモリ５に制御データD01、アドレス保持FIFOメモリ６にアドレスA1が書き込まれる。また、アップダウンカウンタ７のカウント値は“１”、応答信号ACKは“01”となる。
【００４６】
この状態でデータ要求信号が“０”にならないうちに、アドレスバスABUではアドレスA2、データバスDBUでは制御データD10に切り替わり、タイミングt4においてライトイネーブル信号WE＝WENが“０”になると、データ保持FIFOメモリ５に制御データD10、アドレス保持FIFOメモリ６にアドレスA2が書き込まれる。また、アップダウンカウンタ７のカウント値は“２”、応答信号ACKは“10”となる。これは、FIFOメモリ５，６に２つのデータが蓄積されたことを意味する。このように、FIFOメモリ５，６のの段数(この例では３)分はWAIT無しで連続して書込みを行うことができる。
【００４７】
この状態でデータ要求信号が“０”にならないうちに、更に、アドレスバスABUではアドレスA0、データバスDBUでは制御データD10に切り替わり、タイミングt5においてライトイネーブル信号WE＝WENが“０”になると、データ保持FIFOメモリ５に制御データD10、アドレス保持FIFOメモリ６にアドレスA0が書き込まれる。また、アップダウンカウンタ７のカウント値は“３”、応答信号ACKは“11”となる。このように、読出しが行われなくともFIFOメモリ５，６のの段数(この例では３)分はWAIT無しで連続して書込みを行うことができる。
【００４８】
しかし、アップダウンカウンタ７のカウント値が“３”、応答信号ACKが“11”に達すると、FIFOメモリ５，６に３つのデータが蓄積されて満杯となったので、これ以降は、読出しが行われてなければ書込み制御は停止される。FIFOメモリ５，６に空きが生じるまでは、この回路に対する書き込み制御が停止される。
【００４９】
タイミングt6に到って、データ要求信号が“０”になっているので、アップダウンカウンタ７のカウント値が“２”、応答信号ACKが“10”となって、FIFOメモリ５，６に１つの空きが生じている。このため、タイミングt7でライトイネーブル信号WE＝WENが“０”になると、この時の制御データD00がデータ保持FIFOメモリ５に、また、この時のアドレスA3がアドレス保持FIFOメモリ６に書き込まれる。
【００５０】
次に、書込み制御が禁止されている状態においてもCPU10がリードイネーブル信号REを“０”に設定すれば、制御対象回路８の状態を読み出すことができる。すなわち、図２において、CPU10がに設定することにより、リードイネーブル信号RENが“０”になると、オアゲート４から制御対象回路８へ出力制御信号が入力する。読み出すべきアドレスはアドレスバッファABU上のこの時のアドレスであり出力アドレスとして制御対象回路８へ供給される。これに応答して、制御対象回路８は状態データである出力データを双方向バッファ１へ出力する。この状態データはデータバッファDBU上に現れるので、CPU10が取り込むことができる。
【００５１】
このように、状態データの読出しは、制御データの書込みとは無関係に行われるので、WAITは必要ない。この場合のタイミングチャートは、図８および図９に示した従来技術の場合と同様である。また、読出しの際に応答信号ACKの値を調べることで、読み出されるデータが制御完了済みのものか否かを知ることができる。図２のデバイス制御回路20では、応答信号ACKが“00”であれば、CPU10から行った制御は全て完了していることになる。
【００５２】
なお、本発明が上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【図面の簡単な説明】
【００５３】
【図１】本発明のデバイス制御装置の構成例を示すブロック図
【図２】本発明のデバイス制御回路の一実施例示すブロック図
【図３】図２に示したデバイス制御回路におけるFIFOメモリへのデータ書込み時のフローチャート
【図４】図２に示したデバイス制御回路におけるFIFOメモリからのデータ読出し時のフローチャート
【図５】図２に示したデバイス制御回路に対するCPUからの書込み制御と読出し制御における制御タイミングチャート
【図６】従来のデバイス制御装置の構成例を表すブロック図
【図７】図６に示したデバイス制御回路への書込み制御タイミングチャート
【図８】図６に示したデバイス制御回路からの読出し制御タイミングチャート
【図９】図６に示したデバイス制御回路に書込み／読出しをWAIT無しで連続で実行する場合のタイミングチャート
【図１０】図６に示したデバイス制御回路に書込み／読出しをWAITを入れて連続で実行する場合のタイミングチャート
【符号の説明】
【００５４】
１        双方向バッファ
２        アドレスデコーダ
３        オアゲート
４        オアゲート
５        データ保持FIFOメモリ
６        アドレス保持FIFOメモリ
７        アップダウンカウンタ
８        制御対象回路
10        CPU
21〜2N    デバイス制御回路
ABU       アドレスバス
ACK       応答信号
DBU       データバス
RE        リードイネーブル信号
REN       リードイネーブル信号
WE        ライトイネーブル信号
WEN       ライトイネーブル信号
【図１】
2005182312.tif 000003
【図２】
2005182312.tif 000004
【図３】
2005182312.tif 000005
【図４】
2005182312.tif 000006
【図５】
2005182312.tif 000007
【図６】
2005182312.tif 000008
【図７】
2005182312.tif 000009
【図８】
2005182312.tif 000010
【図９】
2005182312.tif 000011
【図１０】
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