(57)【要約】【課題】  ＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法を提供すること。【課題】  セルのしきい電圧分布を測定するために選択されたセルのワードラインには測定電圧を印加し、選択されないセルのワードラインにはパス電圧と動作電圧とを足した電圧を印加し、ウェルと共通ソースラインには動作電圧を印加し、ビットラインにはプリチャージ電圧と動作電圧とを足した電圧を印加した後、ビットラインの電圧変化を判断してセルのしきい電圧を測定でき、ビットラインの電圧変化によって測定電圧から動作電圧を引いた電圧値をセルのしきい電圧として、負のしきい電圧を正の電圧のみを印加して測定できるＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法を備える。【選択図】図１
2005149695.tif 000002
【特許請求の範囲】
【請求項１】
複数のセルが直列接続された複数のセルストリングと、セルストリングの共通ドレイン端子と、セルストリングの共通ソース端子と、セル各々を選択するためのワードラインと、セルが形成された半導体基板のウェルを含むＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法において、
前記ウェルと前記共通ソース端子とに動作電圧を印加し、選択されたセルの前記ワードラインにはしきい電圧測定のための測定電圧を印加し、選択されない前記ワードラインにはパス電圧に前記動作電圧を足した電圧を印加し、前記共通ドレイン端子にはプリチャージ電圧に前記動作電圧を足した電圧を印加した後、前記共通ドレイン端子の電圧変化を介して前記選択されたセルのしきい電圧を測定することを特徴とするＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法。
【請求項２】
前記測定電圧は０ないし１０Ｖの電圧を使用し、前記動作電圧は３ないし４Ｖの電圧を使用し、前記パス電圧は４ないし６Ｖの電圧を使用し、前記プリチャージ電圧は１ないし２Ｖの電圧を使用することを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法。
【請求項３】
前記ビットラインを初期化するためのバーチャルパワー入力端を介して前記ビットラインに前記プリチャージ電圧と前記動作電圧とを足した電圧を印加することを特徴とする請求項２に記載のＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法。
【請求項４】
複数のセルが直列接続された複数のセルストリングと、前記セルストリングを選択するために前記セルストリングの共通ドレイン端子に接続された複数のビットラインと、前記セルストリングの共通ソース端子に接続された共通ソースラインと、前記ビットラインと交差し前記セル各々を選択するための複数のワードラインと、前記セルが形成された半導体基板のウェルを含むＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法において、
前記ウェルに動作電圧を印加する段階と、
前記ビットラインにプリチャージ電圧と前記動作電圧とを足した電圧を印加し、選択されたワードラインに測定電圧を印加し、選択されないワードラインにはパス電圧と前記動作電圧とを足した電圧を印加し、前記共通ソースラインには前記動作電圧を印加する段階と、
読み取り動作を介して前記ビットラインの電圧変化を判断して、前記ビットライン電圧が降下すれば前記測定電圧を所定レベル上昇させたり、前記ビットライン電圧の変化がなければ前記測定電圧から前記動作電圧を引いた値を選択されたセルのしきい電圧として認識する段階と
を備えることを特徴とするＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法。
【請求項５】
前記測定電圧は０ないし１０Ｖの電圧を使用し、前記動作電圧は３ないし４Ｖの電圧を使用し、前記パス電圧は４ないし６Ｖの電圧を使用し、前記プリチャージ電圧は１ないし２Ｖの電圧を使用することを特徴とする請求項４に記載のＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法。
【請求項６】
前記ビットラインを初期化するためのバーチャルパワー入力端を介して前記ビットラインに前記プリチャージ電圧と前記動作電圧とを足した電圧を印加することを特徴とする請求項５に記載のＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法に関し、特に、消去されたセルの負のしきい電圧を測定できる方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュセルの場合、プログラムセルのしきい電圧は０Ｖより大きい正の電圧の間に分布しており、消去されたセルのしきい電圧は０Ｖより小さな電圧の間に分布している。素子において、このようなしきい電圧の分布を測定することは、セルの信頼性をチェックするために極めて重要である。
【０００３】
しかし、ＮＡＮＤフラッシュの場合、セルをプログラムするために１６Ｖ以上の高電圧をワードラインに印加しなければならず、このためにＮＭＯＳトランジスタのみから構成されたワードラインドライバを使用する。したがってワードラインドライバは、負の電圧を伝送できない。これによって、消去されたセルのしきい電圧分布を直接求めるためには、正の電圧だけを利用して測定されなければならないため、しきい電圧分布を求めるのが非常に困難な問題であって。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、本発明は、上述した問題点に鑑みてなされたものであって、その目的とするところは、セルのワードラインに負の電圧の代わりに０Ｖ以上の電圧を印加し、セルのドレイン、ソース及びウェル電圧を一定電圧だけ上昇させてセルのゲートとソースとの間の電圧を負の電圧にして、消去されたセルのしきい電圧を測定することによって、負のしきい電圧分布を測定できるＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る複数のセルが直列接続された複数のセルストリングと、セルストリングの共通ドレイン端子と、セルストリングの共通ソース端子と、セル各々を選択するためのワードラインと、セルが形成された半導体基板のウェルを含むＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法において、前記ウェルと前記共通ソース端子とに動作電圧を印加し、選択されたセルの前記ワードラインにはしきい電圧測定のための測定電圧を印加し、選択されない前記ワードラインにはパス電圧に前記動作電圧を足した電圧を印加し、前記共通ドレイン端子にはプリチャージ電圧に前記動作電圧を足した電圧を印加した後、前記共通ドレイン端子の電圧変化を介して前記選択されたセルのしきい電圧を測定するＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法を提供する。
【０００６】
また、複数のセルが直列接続された複数のセルストリングと、前記セルストリングを選択するために前記セルストリングの共通ドレイン端子に接続された複数のビットラインと、前記セルストリングの共通ソース端子に接続された共通ソースラインと、前記ビットラインと交差し前記セル各々を選択するための複数のワードラインと、前記セルが形成された半導体基板のウェルを含むＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法において、前記ウェルに動作電圧を印加する段階と、前記ビットラインにプリチャージ電圧と前記動作電圧とを足した電圧を印加し、選択されたワードラインに測定電圧を印加し、選択されないワードラインにはパス電圧と前記動作電圧とを足した電圧を印加し、前記共通ソースラインには前記動作電圧を印加する段階と、読み取り動作を介して前記ビットラインの電圧変化を判断して、前記ビットライン電圧が降下すれば前記測定電圧を所定レベル上昇させたり、前記ビットライン電圧の変化がなければ前記測定電圧から前記動作電圧を引いた値を選択されたセルのしきい電圧として認識する段階とを備えるＮＡＮＤフラッシュメモリ素子のしきい電圧測定方法を提供する。
【０００７】
好ましくは、前記測定電圧は０ないし１０Ｖの電圧を使用し、前記動作電圧は３ないし４Ｖの電圧を使用し、前記パス電圧は４ないし６Ｖの電圧を使用し、前記プリチャージ電圧は１ないし２Ｖの電圧を使用する。
【０００８】
好ましくは、前記ビットラインを初期化するためのバーチャルパワー入力端を介して前記ビットラインに前記プリチャージ電圧と前記動作電圧とを足した電圧を印加する。
【発明の効果】
【０００９】
上述したように、本発明はセルのしきい電圧分布を測定するため、選択されたセルのワードラインには測定電圧を印加し、選択されないセルのワードラインにはパス電圧と動作電圧とを足した電圧を印加し、ウェルと共通ソースラインには動作電圧を印加し、ビットラインにはプリチャージ電圧と動作電圧とを足した電圧を印加した後、ビットラインの電圧変化を判断してセルのしきい電圧を測定できる。
【００１０】
また、ビットラインの電圧変化によって測定電圧から動作電圧を引いた電圧値をセルのしきい電圧として、負のしきい電圧を正の電圧のみを印加して測定できる。
【発明を実施するための最良の形態】
【００１１】
以下、添付された図面を参照し本発明の実施の形態をさらに詳細に説明する。
【００１２】
図１は、本発明のＮＡＮＤフラッシュ素子のしきい電圧測定方法を説明するための概念図である。
【００１３】
図１を参照すれば、複数のセルが直列接続された複数のセルストリングと、セルストリングの共通ドレイン端子と、セルストリングの共通ソース端子と、セル各々を選択するためのワードラインと、セルが形成された半導体基板のウェルを含むＮＡＮＤフラッシュメモリ素子において、ウェルと共通ソース端子に動作電圧ＶＥを印加し、選択されたセルのワードラインにはしきい電圧測定のための測定電圧Ｖｔｅｓｔを印加し、選択されないワードラインにはパス電圧Ｖｐａｓｓに動作電圧ＶＥを足した電圧Ｖｐａｓｓ+ＶＥを印加し、共通ドレイン端子にはプリチャージ電圧Ｖｐｒｅに動作電圧ＶＥを足した電圧Ｖｐｒｅ+ＶＥを印加してセルのしきい電圧を測定する。
【００１４】
測定電圧Ｖｔｅｓｔを０Ｖから所定レベルの電圧までゆっくり上昇させながら、共通ドレイン端子(ビットライン)に印加された電圧Ｖｐｒｅ+ＶＥの変化を介してセルのしきい電圧を測定することが好ましい。共通ドレイン端子の電圧が変化しなければ、測定電圧Ｖｔｅｓｔを以前に測定した値より少し高い電圧(△Ｖ）を印加し、共通ドレイン端子の電圧Ｖｐｒｅ+ＶＥが変化すれば、その瞬間印加された測定電圧Ｖｔｅｓｔから動作電圧ＶＥを引いた値Ｖｔｅｓｔ-ＶＥをセルのしきい電圧とすることが好ましい。
【００１５】
これは、セルのゲートとソースとの間の電圧、Ｖｇｓは測定電圧Ｖｔｅｓｔから動作電圧ＶＥを引いたぐらいの電圧となり、測定電圧Ｖｔｅｓｔが動作電圧ＶＥより小さな場合にはＶｇｓは負の電圧を有するようになるため、これにより負のしきい電圧を測定できる。測定電圧Ｖｔｅｓｔを動作電圧ＶＥより大きく印加すれば、Ｖｇｓは正の値を有し、正のしきい電圧を測定できるようになる。動作電圧ＶＥは消去セルが有する最小しきい電圧の絶対値を使用することが好ましい。
【００１６】
測定電圧Ｖｔｅｓｔは０ないし１０Ｖの電圧を使用し、動作電圧ＶＥは３ないし４Ｖの電圧を使用することが好ましい。パス電圧Ｖｐａｓｓは４ないし６Ｖの電圧を使用し、プリチャージ電圧Ｖｐｒｅは１ないし２Ｖの電圧を使用することが効果的である。
【００１７】
図２は、本発明に係るフラッシュメモリ素子の回路図である。
【００１８】
図２を参照すれば、フラッシュメモリ素子は複数のセルが直列接続された複数のセルストリング１００と、前記セルストリングを選択するために前記セルストリングの共通ドレイン端子に接続された複数のビットラインＢ/Ｌと、前記セルストリングの共通ソース端子に接続された共通ソースラインＣＳＬと、前記ビットラインＢ/Ｌと交差して前記セル各々を選択するための複数のワードラインＷ/Ｌと、前記ビットラインＢ/Ｌにそれぞれ接続され選択されたセルのデータをセンシングしてラッチする複数のページバッファ２００を含む。
【００１９】
ページバッファ２００は、ビットラインＢ/Ｌと第１ノードＱ１との間に接続されてビットライン選択信号ＢＳＬによって駆動する第１ＮＭＯＳトランジスタＮ１と、第１制御信号ＣＳ１によってビットラインＢ/Ｌに高電圧を印加するための第２ＮＭＯＳトランジスタＮ２と、プリチャージイネーブル信号ＰＲＥＥＣＨｂによって第１電圧を第１ノードＱ１に印加する第１ＰＭＯＳトランジスタＰ１と、セルのデータをセンシングしてラッチする第１ラッチＬ１と、第１ラッチＬ１の一入力端と接地電源Ｖｓｓとの間に直列接続され、それぞれ第１ノードＱ１及びセンシング信号ＳＥＮＳＥによって駆動する第３及び第４ＮＭＯＳトランジスタＮ３及びＮ４と、第１ノードＱ１と第１ラッチＬ１の他の一入力端子とに接続されて第２制御信号ＣＳ２によって駆動する第５ＮＭＯＳトランジスタＮ５と、第１ノードＱ１と接地電源との間に接続され第３制御信号ＣＳ３によって第１ノードＱ１を初期化する第６ＮＭＯＳトランジスタＮ６を含む。
【００２０】
第１制御信号ＣＳ１は、ビットラインを初期化するための信号であって、第１制御信号ＣＳ１によって第２ＮＭＯＳトランジスタＮ２の駆動を制御し、リ―ド動作の場合、グラウンド信号を印加し、プログラム時には電源電圧を印加する。本実施の形態ではまたバーチャルパワー入力端ＶIＲＰＷＲとビットラインとの間に接続された第２ＮＭＯＳトランジスタＮ２を介して高電圧の動作電圧を印加することが好ましい。第１電圧を電源電圧を示すものであって、フラッシュメモリ素子の内部電源を使用することが好ましい。
【００２１】
以下、上述した構成を有する本発明のフラッシュメモリ素子のしきい電圧分布測定方法をタイミングチャートを参照して説明する。
【００２２】
図３は、本発明のフラッシュメモリ素子の各ノードのタイミングチャートである。
【００２３】
図２及び図３を参照すれば、ページバッファ２００はセルのデータを読み取り、プログラムデータによってビットラインＢ/Ｌ電圧を印加できる。ＮＡＮＤフラッシュにおいて、セルのデータをページバッファ２００で読み取るか、ページバッファ２００に入力されたデータによってプログラムを行う場合、Ｎ個のページ数ぐらい同時になされるようになる。ＮＡＮＤフラッシュセルのしきい電圧の分布は消去セルは負のしきい電圧を有し、プログラムされたセルは正のしきい電圧を有する。
【００２４】
まず、プログラムされたセルのしきい電圧を測定するためには、選択されたセルのワードラインＳｅｌ Ｗ/Ｌには０Ｖ以上の測定電圧Ｖｔｅｓｔを印加し、読み取り動作を行ってしきい電圧を測定する。
【００２５】
まず、ページバッファ１００の第１ラッチＬ１を０にリセットし、選択されたセルのワードラインＳｅｌ Ｗ/Ｌに測定電圧Ｖｔｅｓｔを印加し、選択されないセルのワードラインＰａｓｓ Ｗ/Ｌに４.５Ｖのパス電圧Ｖｐａｓｓに動作電圧ＶＥを足した電圧を印加することにより、パストランジスタに動作させる。ワードラインＷ/Ｌはプログラム時１０Ｖ以上の高電圧が印加されるため、パス電圧Ｖｐａｓｓと動作電圧ＶＥとを足した電圧を十分に印加する。
【００２６】
第１制御信号ＣＳ１を印加してビットラインＢ/Ｌにプリチャージ電圧Ｖｐｒｅに動作電圧ＶＥを足した電圧を印加する。ビットラインＢ/Ｌはページバッファ２００の第１電圧よりさらに高い高電圧を印加するため、ディスチャージ信号(第１制御信号;ＣＳ１)によってビットラインＢ/Ｌをディスチャージするノードを利用して高電圧を印加することが好ましい。ウェルと共通ソースラインＣＳＬにも動作電圧ＶＥを共に印加する。
【００２７】
所定時間の間セルを評価するが、この場合選択されたセルのしきい電圧が測定電圧Ｖｔｅｓｔより小さい場合には、ビットラインＢ/ＬからソースラインＣＳＬに電流パスが形成されてビットラインＢ/Ｌ電圧が下降するようになる。ビットラインＢ/Ｌにプリチャージ電圧Ｖｐｒｅより低い電圧を印加すれば、プリチャージされた電圧はビットラインＢ/Ｌを介して放電され、センシング信号ＳＥＮＳＥが印加されてもラッチＬ１の初期値である０を維持するようになる。すなわち、プリチャージイネーブル信号ＰＲＥｃｈｂがロジックハイとなって第１ノードＱ１に印加された電圧がフローティングされ、ビットライン選択信号ＢＳＬと第２制御信号ＣＳ２によりビットラインＢ/Ｌノードの値が第１ラッチＬ１に印加されても、第１ラッチＬ１の値は変化せず、初期設定されたロジックローである０をそのまま維持するようになる。
【００２８】
一方、選択されたセルのしきい電圧が測定電圧Ｖｔｅｓｔより大きい場合にはビットラインＢ/Ｌに電流パスが形成されないため、ビットラインＢ/Ｌ電圧はプリチャージ電圧Ｖｐｒｅに動作電圧ＶＥを足した電圧を維持するようになる。この場合、ビットラインＢ/Ｌにプリチャージ電圧Ｖｐｒｅに動作電圧ＶＥを足した電圧より低い電圧を印加してもビットラインＢ/Ｌは変化がなくなるため、センシング信号ＳＥＮＳＥが印加されれば第１ラッチＬ１のデータは１に変化するようになる。
【００２９】
したがって、第１ラッチＬ１のデータ値が１に変化する瞬間に印加された測定電圧Ｖｔｅｓｔから動作電圧ＶＥを引いた値の電圧が、セルのプログラム時のしきい電圧となる。プログラムされたセルのしきい電圧測定の際、動作電圧ＶＥを印加しなくても実施できる。このようにフラッシュメモリ素子の各々のセルを測定することによって、プログラムされたセルのしきい電圧分布を求めることができる。
【００３０】
第１制御信号ＣＳ１は、プリチャージ電圧Ｖｐｒｅに動作電圧ＶＥを足した値に第２ＮＭＯＳトランジスタＮ２のしきい電圧Ｖｔｈぐらい上昇された電圧を印加することによって、第２ＮＭＯＳトランジスタＮ２による電圧降下を防止することが好ましい。
【００３１】
次に、消去されたセルのしきい電圧を測定するためには、選択されたセルのワードラインＳｅｌ Ｗ/Ｌには０Ｖ以上の測定電圧Ｖｅｓｔを印加し、読み取り動作を行なってしきい電圧を測定する。好ましくは、測定電圧Ｖｔｅｓｔを０Ｖにし、読み取り動作を行った後に順次的に電圧レベルを上昇させる。
【００３２】
消去されたセルを測定するため、ページバッファ２００の第１ラッチＬ１を初期にロジックローである０にセッティングした後、選択されないワードラインＰａｓｓ Ｗ/Ｌと、ビットラインＢ/Ｌ、共通ソースラインＣＳＬ及びウェルに所定の電圧を印加し、測定電圧Ｖｔｅｓｔを所定電圧だけ上昇させてページバッファ２００のセルデータを読み取れば、セルデータが０から１に変化する時消去されたセルのしきい電圧がわかる。好ましくは、選択されたセルのワードラインＳｅｌ Ｗ/Ｌには０Ｖ以上の測定電圧Ｖｔｅｓｔを印加し、選択されないセルのワードラインＰａｓｓ Ｗ/Ｌと、共通ソースラインＣＳＬ、ビットラインＢ/Ｌ及びウェルにそれぞれ動作電圧ＶＥだけ上昇した電圧を印加する。
【００３３】
その後、プリチャージイネーブル信号ＰＲＥｃｈｂによって第１ＰＭＯＳトランジスタＰ１を駆動させて、第１電圧を第１ノードＱ１に印加する。ビットライン選択信号ＳＥＬと第２制御信号ＣＳ２によってビットラインＢ/Ｌに印加されたビットライン電圧の変化に応じて第１ラッチＬ１のデータの変化を判断することによって、セルのしきい電圧を判断する。
【００３４】
好ましくは、図４のビットライン信号を見ると、選択されたセルのしきい電圧が測定電圧Ｖｔｅｓｔから動作電圧ＶＥを引いた値より小さい場合(Ｖｔｈ<(Ｖｔｅｓｔ-ＶＥ))、ビットラインＢ/ＬからソースラインＣＳＬに電流パスが形成されてビットラインＢ/Ｌ電圧が下降する。選択されたセルのしきい電圧が測定電圧Ｖｔｅｓｔから動作電圧ＶＥを引いた値より大きい場合(Ｖｔｈ>(Ｖｔｅｓｔ-ＶＥ))、ビットラインＢ/ＬからソースラインＣＳＬに電流パスが形成されないため、ビットラインＢ/Ｌ電圧はプリチャージ電圧を維持するようになる。
【００３５】
図４は、本発明のしきい電圧測定方法のフローチャートである。
【００３６】
図３及び図４を参照すれば、フラッシュメモリ素子のウェルに動作電圧を印加する(４００)。第１制御信号がロジックハイになれば、ビットラインにプリチャージ電圧と動作電圧とを足した電圧を印加し、選択されたセルのワードラインには測定電圧を印加し、選択されないワードラインにはパス電圧と動作電圧とを足した電圧を印加し、共通ソースラインには動作電圧を印加する(４１０)。所定時間、すなわち、ビットラインにプリチャージ電圧と動作電圧とを足した電圧にプリチャージした後に、第１制御信号はロジックローとなる。第１制御信号は、プリチャージ電圧と動作電圧及びしきい電圧を足した電圧を有する信号を使用することが好ましい。ワードラインにはプログラム動作の際、１０ないし２０Ｖの高電圧が印加されるため、本発明のテスト電圧または、パス電圧と動作電圧とを足した電圧を印加できる。また、ウェルと共通ソースラインも高電圧を印加しやすいパスを有している。ビットラインにプリチャージ電圧と動作電圧とを足した電圧を印加するため、ビットラインを初期化するためのバーチャルパワー入力端を介して動作電圧を印加することが好ましい。これはページバッファのプリチャージノードを介しては高電圧を印加することが困難であるためである。
【００３７】
ページバッファのラッチを０にセッティングした後、ビットライン選択信号とセンシング信号を印加してビットライン電圧の変化を判断する(４２０)。この場合、ビットラインにプリチャージされた電圧が変化した場合には、測定電圧を所定レベル上昇させた後(４３０)、再びビットライン電圧の変化を判断する。一方、ビットラインの電圧の変化がない場合には、測定電圧から動作電圧を引いた電圧を選択されたセルのしきい電圧として認識する(４４０)。
【００３８】
各ノードに印加された電圧を遮断したりディスチャージして、セルのしきい電圧測定を終了する。
【００３９】
図５は、本発明のしきい電圧測定方法によって測定されたフラッシュメモリ素子のしきい電圧分布図である。
【００４０】
図５を参照すれば、プログラムされたセルのしきい電圧は約１ないし４Ｖの間に存在し、消去されたセルのしきい電圧は-３ないし-１Ｖの間に存在する。これにより、本発明の動作電圧を-３Ｖの絶対値である３Ｖにしてしきい電圧を測定することが好ましい。
【００４１】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明のＮＡＮＤフラッシュ素子のしきい電圧測定方法を説明するための概念図である。
【図２】本発明に係るフラッシュメモリ素子の回路図である。
【図３】本発明のフラッシュメモリ素子の各ノードのタイミングチャートである。
【図４】本発明のしきい電圧測定方法のフローチャートである。
【図５】本発明のしきい電圧測定方法によって測定されたフラッシュメモリ素子のしきい電圧分布図である。
【符号の説明】
【００４３】
１００      セルストリング
２００      ページバッファ
【図１】
2005149695.tif 000003
【図２】
2005149695.tif 000004
【図３】
2005149695.tif 000005
【図４】
2005149695.tif 000006
【図５】
2005149695.tif 000007