(57)【要約】【課題】  ＴＦＴを用いたセンスアンプ回路において、回路規模やコストの増大を引き起こすことなくＴＦＴのしきい値を補正しうるセンスアンプ回路を得る。【解決手段】  一対の増幅用トランジスタＮ１，Ｎ２を有し、記憶素子の記憶内容に応じて一対のディジット線Ｃ，Ｄ間に生ずる電位差を増幅するセンスアンプ回路２２において、一対の増幅用トランジスタＮ１，Ｎ２の各々の両端をフローティングとしつつゲートを、プリチャージ回路２１により、同電位にプリチャージ制御し、このプリチャージ制御の後に、一対の増幅用トランジスタの各々の一端が共通接続された共通接続点Ｆに所定電位を付与しつつ、一対の増幅用トランジスタの各々を、トランジスタＮ５，Ｎ６によりダイオード接続制御して、一対の増幅用トランジスタのしきい値差を補正する。【選択図】      図２                                                  
2005285291.tif 000002
【特許請求の範囲】
【請求項１】
一対の増幅用トランジスタを有し、記憶素子の記憶内容に応じて一対のディジット線間に生ずる電位差を増幅するセンスアンプ回路であって、
前記一対の増幅用トランジスタの各々の両端をフローティングとしつつゲートを同電位にプリチャージ制御する手段と、
前記プリチャージ制御の後に、前記一対の増幅用トランジスタの各々の一端が共通接続された共通接続点に所定電位を付与しつつ前記一対の増幅用トランジスタの各々をダイオード接続制御する手段と、
を含むことを特徴とするセンスアンプ回路。
【請求項２】
前記ダイオード接続制御の後に、前記一対のディジット線間に生ずる電位差の検知および増幅をなすよう制御する検知／増幅制御手段を、更に含むことを特徴とする請求項１記載のセンスアンプ回路。
【請求項３】
前記検知／増幅制御手段は、前記共通接続点に前記所定電位を付与しつつ前記一対のディジット線間に生ずる電位差の検知をなすよう制御する手段と、前記電位差の検知後に、回路電源を供給して前記検知電位差の増幅をなすよう制御する手段とを有することを特徴とする請求項２記載のセンスアンプ回路。
【請求項４】
前記一対のディジット線は、メモリ素子の出力に接続されていることを特徴とする請求項１〜３いずれか記載のセンスアンプ回路。
【請求項５】
回路を構成するトランジスタが、絶縁基板上に形成された薄膜トランジスタであることを特徴とする請求項１〜４いずれか記載のセンスアンプ回路。
【請求項６】
請求項１〜５いずれか記載のセンスアンプ回路を用いたことを特徴とする記憶装置。
【請求項７】
一対の増幅用トランジスタを有し、記憶素子の記憶内容に応じて一対のディジット線間に生ずる電位差を増幅するセンスアンプ回路の駆動方法であって、
前記一対の増幅用トランジスタの各々の両端をフローティングとしつつゲートを同電位にプリチャージ制御するステップと、
前記プリチャージ制御の後に、前記一対の増幅用トランジスタの各々の一端が共通接続された共通接続点に所定電位を付与しつつ前記一対の増幅用トランジスタの各々をダイオード接続制御するステップと、
を含むことを特徴とする駆動方法。
【請求項８】
前記ダイオード接続制御の後に、前記一対のディジット線間に生ずる電位差の検知および増幅をなすよう制御する検知／増幅制御ステップを、更に含むことを特徴とする請求項７記載の駆動方法。
【請求項９】
前記検知／増幅制御ステップは、前記共通接続点に前記所定電位を付与しつつ前記一対のディジット線間に生ずる電位差の検知をなすよう制御するステップと、前記電位差の検知後に、回路電源を供給して前記検知電位差の増幅をなすよう制御するステップとを有することを特徴とする請求項８記載の駆動方法。
【請求項１０】
請求項１〜５いずれか記載のセンスアンプ回路を含むことを特徴とする半導体装置。
【請求項１１】
複数の記憶素子を更に含み、前記記憶素子の出力を前記センスアンプ回路へ供給するようにしたことを特徴とする請求項１０記載の半導体装置。
【請求項１２】
複数の表示素子を有する表示装置を更に含み、前記センスアンプ回路の出力により前記表示素子を駆動するようにしたことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
複数の機能素子を有し、入力信号に応じて前記機能素子を駆動して印刷媒体に対して画像を出力する画像出力装置を更に含み、前記センスアンプ回路の出力により前記機能素子を駆動するようにしたことを特徴とする請求項１１記載の半導体装置。
【請求項１４】
物理量を関知して電気信号に変換する複数の感知素子を有し、前記感知素子の出力を転送するセンサ装置を更に含み、前記センスアンプ回路の入力へ前記センサ装置の出力を供給するようにしたことを特徴とする請求項１１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はセンスアンプ回路及びその駆動方法並びに半導体装置に関し、特にセンスアンプ回路を構成するトランジスタのしきい値ばらつきに起因する動作不良を低減したセンスアンプ回路とその駆動方法に関するものである。
【背景技術】
【０００２】
近年、従来のシリコンウェハー上に形成される半導体素子とは別に、ガラス基板などの絶縁基板上に形成されたＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を用いた回路の開発が盛んになってきている。ＴＦＴの中でも、ガラス基板上に積層されたアモルファスシリコン層を、例えばエキシマレーザーを照射して溶融後、再結晶化させたポリシリコン層をチャネルとしたトランジスタであるポリシリコンＴＦＴは、アモルファスシリコンＴＦＴと比較して電子移動度が高いために、同じ駆動電流を必要とする場合、ポリシリコンＴＦＴの方が小さいチャネルサイズで回路を作り込むことが出来るので、集積度が高いデバイスを実現することが可能となる。
【０００３】
しかしながら、ポリシリコンＴＦＴのチャネル部は、ある大きさを有する再結晶化した粒子が複数存在するが、各ＴＦＴにおいて粒子の大きさや数を高精度に制御するのが非常に困難であることが報告されている。チャネル部の粒子の大きさ及び粒子の数のばらつきにより、各ＴＦＴのしきい値もばらついてしまうことになる。
【０００４】
従来、しきい値のばらつきを考慮した設計技術のうち、しきい値を補正する方法がある。その一つの方法としては、いわゆるウェルドライブ方式が知られており、これは半導体基板内のウェル電位を変化させることで実効的なしきい値を変化させる方法である。この方法は、例えばチップ全体あるいはチップ内の比較的広い領域においてしきい値が同じであるが、ロット間にしきい値のばらつきがあって、そのばらつきのためにシステムが目標の仕様で動作しないといった場合には有効な方法である。しかし、チップ内である領域のしきい値は高めで、別の領域ではしきい値が低いと、領域毎の動作スピードが異なり、全体で見るとスキューの遅れが出てしまい、回路が正常に動作しないといった不都合がある。
【０００５】
このように従来の方法は、チップ間でしきい値がばらつく場合や、チップ内でのしきい値が比較的広い領域毎にばらつく場合には有効であるが、ばらつきの形態はこれに限るものではない。例えば、近接したトランジスタ間でのばらつきも無視できないような状況が今後益々増えていくと考えられる。それは、上述したようにプロセス上不可避的な状況になってきているからである。
【０００６】
以下に、センスアンプ回路を構成するトランジスタのしきい値がばらついたときの誤動作について、図１３を用いて説明する。図１３は従来のセンスアンプ回路の構成を示す回路図である。従来のセンスアンプ回路は、図１３に示すとおり、Ｎチャネルトランジスタ（Ｎ１１，Ｎ１２）とＰチャネルトランジスタ（Ｐ１１，Ｐ１２）とにより構成されている。ここでノードＢ１，Ｂ２の電位をＶ１，Ｖ２とし、Ｎ１１，Ｎ１２のゲートソース間電圧を、それぞれＶgs1 ，Ｖgs2 とし、しきい値をそれぞれＶtn1 ，Ｖtn2 とする。
【０００７】
以下に、Ｖtn1 とＶtn2 とに差（しきい値ばらつき）が生じた場合について説明する。ＳＡＮ端子（センスアンプ回路の低電源電圧端子）をオープン状態から０Ｖの電源に接続したとき、Ｖgs1 とＶtn1 、Ｖgs2 とＶtn2 の大きさにより、ＳＡＮ端子へ流れ込む電流は異なる。すなわち、
Ｖgs1 （Ｖgs2 ）≧Ｖtn1 （Ｖtn2 ）    ……（１）
のとき、Ｎ１１（Ｎ１２）はオン状態であり、
Ｖgs1 （Ｖgs2 ）＜Ｖtn1 （Ｖtn2 ）    ……（２）
のとき、Ｎ１１（Ｎ１２）はオフ状態である。
【０００８】
図１３に示すセンスアンプ回路の場合、Ｖ１とＶ２の微小な電位差は、すなわちＮ１１とＮ１２とのゲートに印加される電圧差になるため、Ｖgs1 とＶgs2 の電位差も非常に小さいものである。ここで、Ｖtn1 とＶtn2 とがばらついた場合、Ｎ１１とＮ１２のオン状態、オフ状態の関係が成り立たなくなるため、増幅動作後の電位関係が逆転してしまい、センスアンプ回路の誤動作を引き起こす。
【０００９】
上記センスアンプ回路の誤動作を低減する方策の開示例として、特許文献１の例を挙げることができる。その開示内容について、図１４（ａ），（ｂ）を用いて説明する。図１４（ａ）は、当該開示例の原理構成を示す図である。図１４（ａ）において、Ｑはしきい値補正対象のトランジスタを示し、このトランジスタＱの一端には電流源ＣＩが接続され、トランジスタＱの他端は、電流源ＣＩからの電流をトランジスタＱを通して流し込む電流流入端子Ａを構成している。この端子Ａには、トランジスタＱのしきい値補正時に参照電圧ＶGND が印加されるようになっている。また、ＩＮはトランジスタＱの通常動作時の入力端子、ＢはトランジスタＱのしきい値補正時に参照電圧ＶREF が入力される参照用端子を示す。
【００１０】
また、トランジスタＱのゲートと入力端子ＩＮの間には、トランジスタＱのゲート容量に比べて十分に大きい容量を有するキャパシタＣが接続されている。さらに、トランジスタＱの一端とゲートの間にスイッチング素子Ｓ１０が接続され、参照用端子Ｂと入力端子ＩＮとの間にスイッチング素子Ｓ２０が接続されている。スイッチング素子Ｓ１０がオフの時には、トランジスタＱのゲートとキャパシタの間はフローティングノードとなり、いわゆるフローティングゲートとして働く。
【００１１】
かかる構成において、トランジスタＱのしきい値を補正する時、先ず、スイッチング素子Ｓ１をオンにしてトランジスタＱをダイオード接続させ、電流源ＣＩとフローティングノードを接続する。これによって、トランジスタＱのフォローティングノードゲート部、すなわちキャパシタＣの一端は、端子Ａの電位（ＶGND ）に対してしきい値電圧（ＶTH）分だけ充電される。また、この時、トランジスタＱの電流流入端子Ａに参照電圧ＶGND を印加すると共に、スイッチング素子Ｓ２０をオンにして、参照用端子Ｂからの参照電圧ＶREF を入力端子ＩＮ、すなわちキャパシタＣの他端に印加する。
【００１２】
これによって、キャパシタＣに参照電圧ＶREF と、トランジスタＱのフローティングゲート部の電位に依存した電荷、すなわちトランジスタＱの補正後のしきい値に依存した電荷を蓄積することが出来る。この後、スイッチング素子Ｓ１０をオフにすることで、フローティングゲート部は本来のフローティングゲートとなる。キャパシタＣに蓄積されるＶREF ，ＶTH依存性は、補正後に端子ＩＮから見たしきい値が、（ＶREF −ＶGND ）となるようなものである。
【００１３】
このように、入力端子ＩＮに印加する電圧ＶＩＮ（つまり、通常動作時のゲート電圧）に対するトランジスタＱのしきい値ＶTHは、参照電圧ＶREF 及びＶGND を適宜選定することにより、任意に決定することが出来る。この時、トランジスタＱのしきい値は、ダイオード接続時に補正されているので、通常動作時での入力電圧ＶINに対するトランジスタＱのしきい値ＶTHは、（補正前の）初期のしきい値には依存しないようにすることが出来る。つまり、トランジスタＱのしきい値ＶTHを初期のしきい値に関わらず所望の値に制御することが可能となる。
【００１４】
従って、このようなしきい値補正回路によれば、トランジスタの微細化に伴うしきい値のばらつきをトランジスタが近接している場合も含めて補正することが出来る。なお、図１４（ｂ）は図１４（ａ）の回路を用いたセンスアンプ回路例を示すものであり、ＮＭＯＳトランジスタＮ１１〜Ｎ１６、ＰＭＯＳトランジスタＰ１１，Ｐ１２、キャパシタＣ１１，Ｃ１２からなり、Ｎ１３，１４は図１４（ａ）におけるスイッチＳ１０に相当し、Ｐ１１，Ｐ１２は図１４（ａ）におけるスイッチＳ２０に相当する。ＤＩＯ，ＣＯＮ，ＳＰＬは各種制御線であり、特許文献１を参照のこと。
【特許文献１】特開平１０−３７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述の特許文献１の回路では、図１４（ａ）に示したとおり、キャパシタＣを用いている（図１４（ｂ）では、Ｃ１１及びＣ１２）。このキャパシタＣは、トランジスタＱのしきい値を補正するのに重要な回路要素であるが、その容量はトランジスタＱのゲート容量よりも十分に大きい容量を有するものであると開示例において示されている。
【００１６】
このような回路例を、ＴＦＴに適用した場合に発生する問題点について、以下に述べる。ＴＦＴは、従来のシリコン基板に形成されるＬＳＩ（Large-Scale Integrated circuit）で用いられるトランジスタと比較して、チャネルサイズが極めて大きい。従って、図１４（ａ）に示すしきい値補正回路、あるいは図１４（ｂ）に示すセンスアンプ回路を、多結晶シリコンＴＦＴで形成する場合、トランジスタＱのサイズが大きくなるため、そのゲート容量も同様に増大する。
【００１７】
キャパシタＣは、前述のとおり、トランジスタＱのゲート容量よりも十分に大きい容量を有する必要があるため、キャパシタＣの容量値もＬＳＩと比較して増大する。キャパシタＣを、ＴＦＴのＭＯＳ容量と同様、ゲート部と、チャネル部の平行平板で形成した場合、上記例におけるしきい値補正回路は、従来のＬＳＩと比較して回路規模が大きくなってしまう。
【００１８】
上記問題を是正する方法の一つとして、面積の増大を伴わずにＭＯＳ容量を増大させる方策が考えられる。例えば、ゲート部−チャネル部間の距離を狭めるか、何層かのスタック構成にする等がそれにあたるが、これには容量形成のために作製プロセスを追加することなる。作製プロセスの追加は、高コストを引き起こす要因となる。
【００１９】
本発明の目的は、ＴＦＴを用いたセンスアンプ回路において、回路規模やコストの増大を引き起こすことなくＴＦＴのしきい値を補正しうるセンスアンプ回路及びその駆動方法並びに半導体装置を提供することである。
【課題を解決するための手段】
【００２０】
本発明によるセンスアンプ回路は、一対の増幅用トランジスタを有し、記憶素子の記憶内容に応じて一対のディジット線間に生ずる電位差を増幅するセンスアンプ回路であって、前記一対の増幅用トランジスタの各々の両端をフローティングとしつつゲートを同電位にプリチャージ制御する手段と、前記プリチャージ制御の後に、前記一対の増幅用トランジスタの各々の一端が共通接続された共通接続点に所定電位を付与しつつ前記一対の増幅用トランジスタの各々をダイオード接続制御する手段とを含むことを特徴とする。
【００２１】
本発明によるセンスアンプ回路の駆動方法は、一対の増幅用トランジスタを有し、記憶素子の記憶内容に応じて一対のディジット線間に生ずる電位差を増幅するセンスアンプ回路の駆動方法であって、前記一対の増幅用トランジスタの各々の両端をフローティングとしつつゲートを同電位にプリチャージ制御するステップと、前記プリチャージ制御の後に、前記一対の増幅用トランジスタの各々の一端が共通接続された共通接続点に所定電位を付与しつつ前記一対の増幅用トランジスタの各々をダイオード接続制御するステップとを含むことを特徴とする。
【００２２】
本発明による半導体装置は、複数の記憶素子を含み、前記記憶素子の出力を前記センスアンプ回路により検知増幅するようにしたことを特徴とする。
【００２３】
本発明の作用を述べる。一対の増幅用トランジスタを有し、記憶素子の記憶内容に応じて一対のディジット線間に生ずる電位差を増幅するセンスアンプ回路において、一対の増幅用トランジスタの各々の両端をフローティングとしつつゲートを同電位にプリチャージ制御し、このプリチャージ制御の後に、一対の増幅用トランジスタの各々の一端が共通接続された共通接続点に所定電位を付与しつつ、一対の増幅用トランジスタの各々をダイオード接続制御して、一対の増幅用トランジスタのしきい値差を補正するようにしたものである。
【発明の効果】
【００２４】
本発明によれば、ＴＦＴを用いたセンスアンプ回路において、回路規模・コストの増大を引き起こすことなくＴＦＴのしきい値を補正しうるセンスアンプ回路及びその駆動方法を提供することができるという効果がある。
【発明を実施するための最良の形態】
【００２５】
以下に、図面を参照しつつ本発明の実施の形態について、図面を参照しつつ説明する。図１は本発明の実施の形態の回路図である。ＮＭＯＳトランジスタ（Ｎ１，Ｎ２）、ＰＭＯＳトランジスタ（Ｐ１，Ｐ２）、第１のスイッチ１、第２のスイッチ２、第３のスイッチ３、第４のスイッチ４、第１の制御線５、第２の制御線６により構成されており、図１に示すように配線されている。
【００２６】
第１のスイッチ１及び第２のスイッチ２は、それぞれノードＡ−Ｃ間及びノードＢ−Ｄ間を、それぞれ導通状態あるいは非道通状態に切り替えるものである。第３のスイッチ３及び第４のスイッチ４は、それぞれノードＢ−Ｃ間及びノードＡ−Ｄ間を、それぞれ導通状態あるいは非道通状態に切り替えるものであり、また、トランジスタＮ１，Ｎ２をそれぞれダイオード接続制御する機能をも有する。
【００２７】
第１の制御線５は、第１のスイッチ１及び第２のスイッチ２をオン状態、あるいはオフ状態とする制御信号を供給する。第２の制御線６は、第３のスイッチ３及び第４のスイッチ４をオン状態、あるいはオフ状態とする制御信号を供給するものである。
【００２８】
上記スイッチ１〜４の構成は、ＮＭＯＳトランジスタを用いた場合、ＰＭＯＳトランジスタを用いた場合、ＣＭＯＳ構成のスイッチを用いた場合などが考えられるが、外部からの制御信号により導通あるいは非道通状態となりうる機能素子で構成されていれば、いかなる構成でも差し支えない。
【００２９】
図１に示した構成をメモリ回路のセンスアンプ回路２２として使用した場合の構成を図２に示し、その動作を説明するためのタイミングチャート及び各部波形例を図３に示している。図２を参照すると、図１のスイッチ１〜４をＮＭＯＳトランジスタＮ３〜Ｎ６を用いた構成とし、さらにプリチャージ回路２１を接続したものである。
【００３０】
このプリチャージ回路２１は、後に説明する第１プリチャージ期間（図３の丸数字の１で示す期間）において、ノードＡ，Ｂを任意の電圧に設定する回路である。プリチャージ回路２１は、３つのＮＭＯＳトランジスタ（Ｎ８〜Ｎ１０）により構成されており、共通のゲート部（ノードＨ）にハイレベル信号が供給されると、ノードＧに供給されている任意のＤＣ電圧Ｖｐが、ノードＡ，Ｂに供給される。なお、制御部２０は制御線ＶP1，ＶP2，ＰＣＧ及び電源Ｅ，Ｆを制御するものである。なお、ノードＡ（Ｃ），Ｂ（Ｄ）は一対のディジット線として機能し、この一対のディジット線間に、記憶素子（図示せず）の出力が供給されるものである。
【００３１】
図２の回路構成における動作は、図３に示すとおりアクティブ期間において行われ、上記アクティブ期間は下記３つの期間に分けられる。すなわち、第１プリチャージ期間、第２プリチャージ期間、電位差検知／増幅期間である。まず、第１プリチャージ期間（図３の丸数字の１で示す期間、すなわち、ｔ１以前の期間）について説明する。
【００３２】
この第１プリチャージ期間において、ＶP1及びＶP2はローである。すなわち、スイッチ１〜４はすべてオフ状態である。また、センスアンプの低電源電圧ＳＡＮ（Ｆ）及び高電圧電源ＳＡＰ（Ｅ）はオープンとなっているため、ノードＥ及びノードＦはフローティング状態である。ここで、プリチャージ制御線ＰＣＧがハイレベルになると、ノードＡ，Ｂの電位は共にＶｐに充電あるいは放電される。
【００３３】
上記第１プリチャージ期間が終了すると、続いて第２プリチャージ期間（図３の丸数字２で示す期間、すなわち、ｔ１〜ｔ２の期間）に入る。この第２プリチャージ期間について説明する。第２プリチャージ期間に入ると、ＶP1をハイレベルにすることにより、Ｎ５とＮ６とが共にオン状態となり、Ｎ５を介してノードＢとノードＣが、またＮ６を介してノードＡとノードＤが、それぞれ導通状態となる。ノードＢとノードＣ及びノードＡとノードＤが導通状態となっているので、Ｎ１とＮ２は共にゲート−ソースが短絡している状態、すなわちダイオード接続状態となる。
【００３４】
ここで、ダイオード接続されたＮチャネルＴＦＴの動作について、図４（ａ），（ｂ）を使って説明する。図４（ａ）はダイオード接続されたＮチャネルＴＦＴを表す回路図であり、図４（ｂ）はダイオード接続されたＮチャネルＴＦＴの動作を表すグラフである。図４（ａ）において、ドレイン（Ｄ）の初期電位をＶｐ、ＮチャネルＴＦＴのしきい値電圧を、例えばＶt1，Ｖt2，Ｖt3（Ｖt1＜Ｖt2＜Ｖt3）の三種類を想定した場合、ドレイン（Ｄ）の電位は、Ｖｐからそれぞれ時間Ｔ後にＶ１，Ｖ２，Ｖ３に放電される。
【００３５】
ここで、Ｖ１〜Ｖ３の関係は、
Ｖ１−Ｖ２＝｜Ｖｔ１−Ｖｔ２｜
Ｖ２−Ｖ３＝｜Ｖｔ２−Ｖｔ３｜
である。すなわち放電後の電位差は、ダイオード接続されたＴＦＴのしきい値電圧差に等しいことがわかる。
【００３６】
ここで、図２において、ノードＦをオープン状態から、任意の電位ＶF1にする。ここにＶF1は、ＶF1＜Ｖｐなる関係をもつ。これにより、ノードＡ、ＢからそれぞれノードＦに対し電流が流れ、ノードＡ、Ｂのそれぞれの電位は、第２プリチャージ期間開始時のＶｐから、ＶpA、ＶpBに推移する。図４（ｂ）の説明のとおり、ＶpAとＶpBは、Ｎ１とＮ２のしきい値電圧をＶtn1 ，Ｖtn2 、しきい値電圧差を、
ΔＶｔ（＝｜Ｖｔｎ１−Ｖｔｎ２｜）としたとき、
｜ＶpA−ＶpB｜＝ΔＶｔ
なる関係を有する。このＶpAと、ＶpBの電位差により、Ｎ１とＮ２のしきい値電圧差ΔＶｔは、見かけ上なくなったことになる。
【００３７】
上記第２のプリチャージ期間が終了すると、続いて電位差検知／増幅期間（図３の丸数字３で示す期間、すなわち、ｔ２以降の期間）に入る。この期間の前半である電位差検知期間（ｔ２〜ｔ３の期間）に入ると、ＶP1をローレベルにすることにより、Ｎ５及びＮ６をオフ状態にする。また、ＶP2をハイレベルにすることにより、Ｎ３及びＮ４をオン状態にする。すなわち、電位差検知期間においては、ノードＡ−Ｃ間及びノードＢ−Ｄ間がショート状態に、ノードＡ−Ｄ間及びノードＢ−Ｃ間がオープン状態となっている。
【００３８】
ここでは、ノードＡ側がΔＶ（＜ＶＤ／２）電位が変動し、ノードＢ側は変わらない場合について説明する。変動後のノードＡ，Ｂの電位はそれぞれ、ＶpA＋ΔＶ，ＶpBである。
【００３９】
続いて増幅期間（ｔ３以降の期間）に入る。このとき、ノードＦをオープン状態から徐々にＶＬ（ローレベル）へ変化させる。ノードＦの電位をＶＦ，Ｎ１及びＮ２のゲートソース電圧をそれぞれＶgsn1及びＶgsn2、Ｐ１及びＰ２のゲートソース電圧をそれぞれＶgsp1及びＶgsp2としたとき、
Ｖgsn1＝ＶＦ−ＶpB
Ｖgsn2＝ＶＦ−（ＶpA＋ΔＶ）
Ｖgsp1＝ＶＦ−（ＶpA＋ΔＶ）
Ｖgsp2＝ＶＦ−ＶpB
のように表される。
【００４０】
Ｎ１，Ｎ２のしきい値電圧を、それぞれＶtn1 ，Ｖtn2 としたとき、ノードＦの電位が、
Ｖtn1 ＞Ｖgsn1
Ｖtn2 ＜Ｖgsn2
を満たすときに、ノードＢからＮ２を介してノードＦへ電流が流れる。これにより、ＶpBは徐々にＶＬに近づく。さらに、ノードＦの電位がＶＬに近づくと、
Ｖtn1 ＞Ｖgsn1
Ｖtn2 ＞Ｖgsn2
となり、ノードＡからＮ３、ノードＣ、Ｎ１を経由して、ノードＦへ電流が流れるため、ノードＡの電位もノードＢと同様にＶＬに近づく。
【００４１】
次にノードＥをオープン状態から徐々にＶＨ（ハイレベル）へあげる。このとき、Ｐ１，Ｐ２のしきい値電圧をそれぞれＶtp1 ，Ｖtp2 としたとき、ノードＦの電位がＶＨに近づくと、
Ｖtp1 ＞Ｖgsp1
Ｖtp2 ＜Ｖgsp2
となり、Ｐ１がオン状態、Ｐ２がオフ状態となって、ノードＥよりＰ１を介してノードＡに（Ｎ３を介してノードＣに）電流が流れる。この動作により、ノードＡ及びノードＣの電位は、ＶpAから次第にＶＨに充電される。
【００４２】
ここで、充電動作については、図３より、Ｐ１，Ｐ２から構成されるＰＭＯＳアンプ回路の活性化開始の時点で、ノードＡとノードＢとの電位差が、増幅開始前のΔＶ以上の電位差があるので、Ｐ１とＰ２のしきい値差が生じていても誤動作しない。
【００４３】
上記に示した一連の動作により、微小電圧ΔＶは、Ｎ１，Ｎ２のしきい値差が生じた場合においても、ＶＨ−ＶＬ（＞ΔＶ）に増幅される。
【００４４】
図５を参照して本発明の実施の形態の製造方法について説明する。図５はガラス基板上にポリシリコンでＴＦＴ回路を製造するプロセスを表している。まず最初に、ガラス基板１００上に、酸化シリコン膜１０１を形成した後、アモルファスシリコン１０２を成長させる。ここに酸化シリコン膜１０１は、ガラス基板１００と、アモルファスシリコン１０２の間に介在することにより、ガラス基板１００がアモルファスシリコン１０２に与える影響を軽減するための層である。
【００４５】
次に、エキシマレーザを用いてアニールし、アモルファスシリコンをポリシリコン化させる（図５（ａ））。次に、フォトレジストとエッチングプロセスにより、ポリシリコン膜１０２をパターニングする（図５（ｂ））。更に、フォトレジスト１０３を塗布後、露光してパターニングした状態で、リン（Ｐ）をドーピングすることにより、Ｎチャネルのソースとドレイン領域を形成する（図５（ｃ））。
【００４６】
次に、膜厚が例えば９０ｎｍの酸化シリコン膜１０４を成長させた後、例えばマイクロクリスタルシリコン（μ−ｃ−Ｓｉ）、タングステンシリサイド（ＷＳｉ）で構成された層を成長させ、パターニングすることによりゲート電極１０５を形成する（図５（ｄ））。次に、フォトレジスト１０６を塗布してパターニングし（Ｎチャネル領域をマスクする）、ボロン（Ｂ）をドーピングし、Ｐチャネルのソースとドレイン領域を形成する（図５（ｅ））。
【００４７】
次に、酸化シリコン膜あるいは窒化シリコン膜で形成された層間膜１０７を積層した（図５（ｆ））後、上記層間膜１０７にコンタクトホール１０８を形成する（図５（ｇ））。次に、アルミニューム、あるいはクロムなどで形成された電極層１０９を、例えばスパッタリング法で形成し、パターニングを行う（図５（ｈ））。このようにして、ＮチャネルＴＦＴ、ＰチャネルＴＦＴ、保持容量を作成する。
【００４８】
本実施の形態では、ポリシリコン膜の形成に、エキシマレーザを用いているが、他のレーザ、例えば連続発振するＣＷレーザ等を用いてもよいし、熱処理による固層成長を用いても良い。このようにして、図５に示した工程により、ガラス基板１００にポリシリコンによるＴＦＴ回路が形成される。
【００４９】
次に、本発明の他の実施の形態について、図６〜図８を参照しつつ説明する。図６は本実施の形態の構成を示す回路図であり、図２と同等部分は同一符号により示す。図７（ａ），（ｂ）は図６における第１のスイッチ回路３０と第２のスイッチ回路３１との構成をそれぞれ示す図である。先の実施の形態では、ノードＥ，Ｆは、フローティング状態から任意の電圧が供給されているが、本例では、図６に示すとおり、ノードＥ，Ｆに、第１のスイッチ回路３０及び第２のスイッチ回路３１が、それぞれ接続されている。
【００５０】
第１のスイッチ回路３０は、図７（ａ）に示すとおり、ＮチャネルＴＦＴであるＮＳ１が、図に示すとおり接続されている。ＳＷ１は、ＮＳ１をオン状態あるいはオフ状態に切り替えるためのパルス信号を供給する。ＮＳ１のソース（またはドレイン）はノードＥに接続され、ドレイン（またはソース）はＶS1に接続されている。ここに、ノードＥは図６のＥ点に対応している。また、ＶS1はＶＨを供給する電源である。
【００５１】
第２のスイッチ回路３１は、図７（ｂ）に示すとおり、ＮチャネルＴＦＴであるＮS2A 、ＮS2B が、図に示すとおり接続されている。ＳＷ１Ａ、ＳＷ２Ｂは、それぞれＮS2A 、ＮS2B をオン状態あるいはオフ状態に切り替えるためのパルス信号を供給する。ＮS2A 、ＮS2B のソース（またはドレイン）は共にノードＦに接続され、ドレイン（またはソース）はＶS2A 、ＶS2B にそれぞれ接続されている。ここに、ノードＦは図６のＦ点に対応している。また、ＶS2A は任意の電位ＶF1（ＶF1＜Ｖｐ）を供給する電源、ＶS2B はＶＬを供給する電源である。制御部２０は各制御信号及び電源を制御するものである。
【００５２】
本例の動作について、図８のタイミングチャートを用いて説明する。本例の動作は、基本的には先の実施の形態と相違ないが、ノードＥ及びノードＦへの電圧の供給方法が先の実施の形態と異なる点である。そこで、ここではノードＥ及びノードＦへの電圧供給の動作について以下に述べる。
【００５３】
ＳＷ１は、ｔ３のタイミングでローからハイに変化する。これにより、Ｎ２ＳＡがオン状態となり、ノードＥはフローティング状態から、電位が徐々にＶＨへ変化する。ＳＷ２Ａは、ｔ１のタイミングでローからハイに変化する。これにより、Ｎ２ＳＢがオン状態となり、ノードＦは、フローティング状態から電位がＶＦ１の状態となる。ｔ２のタイミングでハイからローに変化する。
【００５４】
ＳＷ２Ｂは、ＳＷ２Ａがロー、すなわちＮ２ＳＡがオフ状態になったｔ２において、ローからハイに変化する。これにより、Ｎ２ＳＢがオン状態となり、ノードＦの電位は、ＶＦ１から徐々にＶＬへ変化する。上記動作により、本実施の形態においても、先の実施の形態と同様の動作を実現することが出来る。
【００５５】
次に、上述した各実施の形態に示したセンスアンプ回路を、メモリ回路に応用した例を、図９を参照して説明する。図９を参照すると、メモリセルアレイ４０、センスアンプ回路４２、Ｉ／Ｏポート４３、アドレスデコーダ４１により構成されている。メモリセルアレイ４０は、図示されていない複数のメモリセル回路が配設されている。
【００５６】
なお、センスアンプ回路４２として、図２のセンスアンプ回路２２を利用した場合は、図１０（ａ）に示す構成となる。図１０（ａ）を参照すると、センスアンプ回路２２が複数配列されており、制御信号ＰＣＧ、ＶP2、ＶP1が共通制御線として、各回路へ接続されている。また、第１の電源線４５は、図２のＥ点に、第２の電源線４６は、図２のＦ点にそれぞれ接続されている。また、図６のセンスアンプ回路２３を利用した場合は、図１０（ｂ）に示す構成となる。センスアンプ回路２３が複数配列されており、制御信号ＰＣＧ、ＳＷ１、ＶP2、ＶP1、ＳＷ２Ａ、ＳＷ２Ｂ及び電源線ＶS1、ＶＳ2A、ＶＳ2Bがそれぞれ共通線として接続されている。
【００５７】
また、Ｉ／Ｏポート４３はメモリ回路４４と外部装置とのデータ信号のやりとりを行う機能回路であり、本構成では、入力データ、出力データを共に扱うものであるが、別々にポートを用意した回路でも構わない。また、アドレスデコーダは、アドレス信号から任意のメモリセルに接続されているゲート電極をオン状態、あるいはオフ状態に制御するための回路である。
【００５８】
これ等図９〜図１０に示した回路の動作は、概ね一般的なメモリ回路と差異はなく、アドレスデコーダ４１でオン状態となったメモリセルに対し、Ｉ／Ｏポート４３より入力されたデータ信号を転送してメモリセルに書き込み、センスアンプ回路４２において、読み出された微小な電位差を増幅してＩ／Ｏポート４３へ転送して出力する。
【００５９】
メモリ回路４４のセンスアンプ回路４２が、図２のセンスアンプ回路２２あるいは図６のセンスアンプ回路２３であるので、センスアンプ回路２３を構成するトランジスタのしきい値が変動した場合においても、誤動作を起こすことのないメモリ回路４４を実現することが出来る。
【００６０】
次に、図１１を参照すると、上述したメモリ回路４４を、携帯情報端末などの表示装置５４に適用した例を示している。図１１において、表示装置５４はメモリ回路４４、ＤＡＣ（Ｄ／Ａコンバータ）回路５０、スイッチ回路５１、表示部５２、垂直走査回路５３により構成されている。ＤＡＣ回路５０は、メモリ回路４４より転送されたデジタルデータ信号を、所望のアナログ信号に変換して表示部５２へ供給する回路である。また、スイッチ回路５１は、ＤＡＣ回路５０で生成されたアナログ信号を、任意のタイミングで確実に表示部５２へ転送するためのスイッチが複数配列された回路である。
【００６１】
また、表示部５２は、複数の図示されていない表示素子が配列された回路である。ここで、表示素子は、例えば液晶素子とこの液晶素子を駆動するトランジスタ回路でも良いし、有機ＥＬ素子とこの有機ＥＬ素子を駆動するトランジスタ回路でも良い。また、垂直走査回路５３は、表示部５２を構成する表示素子の列を順次走査してオン状態あるいはオフ状態に制御する回路である。
【００６２】
図１１において表示装置５４は、例えばガラス基板のような大型で安価な絶縁基板上にＴＦＴ技術により、メモリ回路４４、ＤＡＣ回路５０、スイッチ回路５１、表示部５２、垂直走査回路５３を構成する回路群を全て集積したデバイスでも良いし、上記回路群の一部をＴＦＴ技術で集積し、残りの回路を例えばシリコン基板上に形成されたＬＳＩチップを基板上に実装したものでも良い。
【００６３】
図１２を参照すると、図１１の表示装置５４を携帯端末５５に適用した例を示す。メモリ回路４４から出力されたデジタル信号は、ＤＡＣ回路５０においてアナログ信号に変換されてスイッチ回路へ転送される。スイッチ回路５１は、表示部５２へデータを書き込む期間において、図示されていない外側の制御回路からの制御信号によりオン状態となり、ＤＡＣ回路５０からのアナログ信号を表示部５２へ転送する。垂直走査回路５３で選択されてオン状態となった発光素子列に上記アナログ信号が転送、入力されて発光素子内のデータ信号が更新される。上記動作を順次繰り返すことにより表示部５２のデータ更新が行われ、所望の表示が可能となる。
【００６４】
また、複数の機能素子を有し、入力信号に応じて当該機能素子を駆動して紙などの印刷媒体に画像などを出力する画像出力装置（プリンタ）において、当該機能素子を駆動するための信号を生成するために、本発明のセンスアンプ回路を適用することも可能である。
【００６５】
さらには、外部の光、圧力、振動などの物理量を関知して電気信号に変換する複数の感知素子を有し、当該感知素子の出力を転送するセンサ装置において、感知出力信号の増幅のために、本発明のセンスアンプ回路を適用することも可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施の形態の回路図である。
【図２】図１の回路をセンスアンプ回路として用いた場合の回路図である。
【図３】図１のセンスアンプ回路の動作を示すタイミングチャートである。
【図４】（ａ）はダイオード接続されたＴＦＴの等価回路図であり、（ｂ）はその場合の特性例を説明する図である。
【図５】図２の回路をガラス基板上にポリシリコンでＴＦＴ回路を製造するプロセスを表す図である。
【図６】本発明の他の実施の形態の回路図である。
【図７】図６における第１のスイッチ回路３０（ａ）と、第２のスイッチ回路３１の構成を示す回路図（ｂ）である。
【図８】図６の回路の動作を示すタイミングチャートである。
【図９】本発明の一応用例を示す図である。
【図１０】図９の応用例におけるセンスアンプ回路４２の例（ａ），（ｂ）を示す図である。。
【図１１】本発明の他の応用例を示す図である。
【図１２】図１１の例を携帯端末に適用した場合の概略図である。
【図１３】一般的なセンスアンプ回路を示す図である。
【図１４】（ａ）はしきい値ばらつき補正回路の従来例を示す図、（ｂ）はこの回路をセンスアンプ回路に適用した場合の図である。
【符号の説明】
【００６７】
１〜４  スイッチ
５，６  制御線
２１  プリチャージ回路
２２  センスアンプ回路
３０，３２  スイッチ回路
４０  メモリセルアレイ
４１  アドレスデコーダ
４２  センスアンプ回路
４３  Ｉ／Ｏポート
４４  メモリ回路
４５，４６  電源線
５０  ＤＡＣ回路
５１  スイッチ回路
５２  表示部
５３  垂直走査回路
５４  表示装置
５５  携帯端末
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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