(57)【要約】    【課題】高精度にエッチング量を制御することのできるエッチング方法、かかるエッチング方法を用いた半導体装置の製造方法及び半導体装置を提供する。    【解決手段】エッチング時間に依存することなくエッチング量が定まる条件の下で、エッチング回数によってエッチング量を制御する。また、かかるエッチング方法を用いて同一の半導体基板上における第１の電界効果トランジスタを設ける第１の形成領域をエッチングして、第２の電界効果トランジスタを設ける第２の形成領域との間に所定の段差を設け、その後、前記段差を維持した状態で前記第１及び第２の形成領域の所定個所にそれぞれ不純物を同時に気相拡散させて第１の埋め込みゲート領域と第２の埋め込みゲート領域とを形成して、互いに閾値電圧の異なる第１の電界効果トランジスタと第２の電界効果トランジスタとを同一基板上に設ける。【選択図】      図１
2005166947.tif 000002
【特許請求の範囲】
【請求項１】
エッチング時間に依存することなくエッチング量が定まる条件の下で、エッチング回数によってエッチング量を制御することを特徴とするエッチング方法。
【請求項２】
ＡｌＧａＡｓ層に対して、過酸化水素水とクエン酸とアンモニアとプロパノールとの混合液からなるエッチング液を用い、エッチング時間に依存することなくエッチング回数によってエッチング量を制御することを特徴とするエッチング方法。
【請求項３】
同一の半導体基板上における第１の電界効果トランジスタを設ける第１の形成領域をエッチングして、第２の電界効果トランジスタを設ける第２の形成領域との間に所定の段差を設け、その後、前記段差を維持した状態で前記第１及び第２の形成領域の所定個所にそれぞれ不純物を同時に気相拡散させて第１の埋め込みゲート領域と第２の埋め込みゲート領域とを形成して、互いに閾値電圧の異なる第１の電界効果トランジスタと第２の電界効果トランジスタとを同一基板上に設けるようにした半導体装置の製造方法において、
前記第１の形成領域をエッチングするに際し、エッチング時間に依存することなくエッチング量が定まる条件の下で、エッチング回数によってエッチング量を制御することを特徴とする半導体装置の製造方法。
【請求項４】
同一の半導体基板上に、互いに閾値電圧の異なる第１の電界効果トランジスタと第２の電界効果トランジスタとが設けられた半導体装置において、
前記第１の電界効果トランジスタが設けられた第１の形成領域は、エッチング時間に依存することなくエッチング量が定まる条件の下で、エッチング回数によって所定量エッチングされることにより、前記第２の電界効果トランジスタが設けられた第２の形成領域との間に所定の段差が設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、エッチング方法、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
半導体プロセスにおいて、基板上に形成された材料膜をエッチングする加工技術は必要不可欠である。
【０００３】
このエッチングは、酸を含む薬液をエッチング液（エッチャント）として用いるウェットエッチングと各種ガスを用いるドライエッチングの二種類に大別され、さらに、前記ウェットエッチングについては、ウェーハなどの基板をエッチャントに漬けて行うディップ方式や基板に薬液を滴下して基板を回転させながら行うスピン方式などが知られている。また、後述する電界効果トランジスタなどに用いられる半絶縁性ＧａＡｓ基板用のエッチャントとしては、一般的に燐酸やクエン酸などの有機酸と過酸化水素水と水との混合液が用いられている。
【０００４】
そして、前記ウェットエッチングにより基板をエッチングする場合、そのエッチング量は、従来、エッチング時間に依存していた。すなわち、前記ディップ方式であれば、基板をエッチャントに所定時間浸漬することで所定のエッチング量を得るようにしていた。
【０００５】
かかるウェットエッチングを用いる半導体プロセスの一つとして、同一の半導体基板上に異なる閾値電圧を有する複数のトランジスタを形成するようにした半導体装置の製造方法がある（例えば、特許文献１を参照。）。
【０００６】
上記複数のトランジスタを、互いに閾値電圧の異なるデプレッション型電界効果トランジスタ（以下「Ｄ−ＦＥＴ」とする）とエンハンスメント型電界効果トランジスタ（以下「Ｅ−ＦＥＴ」とする）とした場合について、その構成を簡単に説明する。
【０００７】
図６に、Ｄ−ＦＥＴとＥ−ＦＥＴとを同一基板上に混載したＩＣの一例を示す。なお、説明を容易にするために、各図面の右側にＥ−ＦＥＴを、左側にＤ−ＦＥＴを配置したものとして説明する。
【０００８】
図６において、１００は半絶縁性ＧａＡｓ基板であり、この上にバッファ層１１０、チャンネル層１２０、障壁層１３０とが順次エピタキシャル成長により積層されている。前記障壁層１３０は、アンドープＡｌＧａＡｓからなるスペーサ層１３１と、例えばｎ型不純物がドープされたＡｌＧａＡｓからなる電子供給層１３２と、アンドープＡｌＧａＡｓからなるゲートコンタクト層１３３から形成され、このゲートコンタクト層１３３内には、例えばｐ型不純物が高濃度に添加された第１の埋め込みゲート領域１４１（Ｅ−ＦＥＴ側）と第２の埋め込みゲート領域１４２（Ｄ−ＦＥＴ側）とがそれぞれ形成されている。なお、１５０は絶縁膜、１６１、１７１はＥ−ＦＥＴ側のソース電極とドレイン電極、１６２、１７２はＤ−ＦＥＴ側のソース電極とドレイン電極、１８１、１８２は、Ｅ−ＦＥＴ側及びＤ−ＦＥＴ側それぞれのゲート電極である。
【０００９】
ここで、前記Ｅ−ＦＥＴと前記Ｄ−ＦＥＴとの各閾値電圧は、それぞれの埋め込みゲート領域１４１，１４２と前記電子供給層１３２との距離で決まることが分かっている。
【００１０】
Ｄ−ＦＥＴ側のゲート電極１８２直下の埋め込みゲート領域１４２は、例えば前記絶縁膜１５０上をマスクとして、そのゲート開口部１５２から選択的にｐ型不純物を拡散することにより形成しており、その表面からの深さは、任意の閾値電圧となるように制御されている。
【００１１】
一方、Ｅ−ＦＥＴ側のゲート電極１８１直下に位置する第１の埋め込みゲート領域１４１は、前記絶縁膜１５０に形成したゲート開口部１５１に露出したゲートコンタクト層１３３を、図７に示すように、表面にレジスト１９０を設けた後、例えば前述したウェットエッチングにより選択的にエッチングして層厚を薄くし、その後、Ｄ−ＦＥＴ側の第２の埋め込みゲート領域１４２を形成するのと同時にｐ型不純物を選択的に拡散することで形成している。すなわち、前記第１の埋め込みゲート領域１４１が形成される前記ゲートコンタクト層１３３の厚みを、Ｄ−ＦＥＴ側と同じ深さのｐ型不純物を拡散した場合に所定の閾値電圧が得られるように、その厚みを調整しているのである。
【特許文献１】特開２００２−１００６４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところが、前述したプロセスでＤ−ＦＥＴとＥ−ＦＥＴとを同一基板上に混載しようとした場合、Ｅ−ＦＥＴの閾値電圧の制御が極めて困難であった。
【００１３】
すなわち、前述したように、Ｅ−ＦＥＴのゲート部は、第１の埋め込みゲート領域１４１を形成する前に、予め絶縁膜１５０に開けられたゲート開口部１５１を通して、ゲートコンタクト層１３３をエッチング液に漬けるウェットエッチングにより薄層化しておく必要があるが、そのエッチング量の精度は±数ｎｍのレベルである。
【００１４】
しかしながら、前述したようなエッチング時間に依存する方法では、ここまで高精度にエッチング量を制御することは極めて困難であり、結果的に、実際のプロセスにおいて安定した閾値電圧の制御が行えない場合が多く、ＩＣとしての歩留まり低下を招いていた。
【００１５】
このように、エッチング時間に依存してエッチング量を制御する従来のエッチング方法では限界があり、かかる従来技術を用いて例えば電界効果トランジスタの閾値電圧を設定することも難しい。したがって、上述したように、エッチング量をエッチング時間に依存した従来のエッチング方法では、同一の半導体基板上に閾値電圧の異なるトランジスタをモノリシックに形成することも困難であり、ひいてはかかる技術を用いて同一チップ上にパワーアンプ、スイッチなどの複数の機能回路を設けた通信用ＭＭＩＣ（Monolithic Microwave ＩＣ)の性能向上や生産安定化を図ることも難しいものとなっている。
【００１６】
本発明は、上記課題を解決することのできるエッチング方法、半導体装置の製造方法及び半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１７】
請求項１記載の本発明では、エッチング時間に依存することなくエッチング量が定まる条件の下で、エッチング回数によってエッチング量を制御するエッチング方法とした。
【００１８】
請求項２記載の本発明では、ＡｌＧａＡｓ層に対して、過酸化水素水とクエン酸とアンモニアとプロパノールとの混合液からなるエッチング液を用い、エッチング時間に依存することなくエッチング回数によってエッチング量を制御するエッチング方法とした。
【００１９】
請求項３記載の本発明では、同一の半導体基板上における第１の電界効果トランジスタを設ける第１の形成領域をエッチングして、第２の電界効果トランジスタを設ける第２の形成領域との間に所定の段差を設け、その後、前記段差を維持した状態で前記第１及び第２の形成領域の所定個所にそれぞれ不純物を同時に気相拡散させて第１の埋め込みゲート領域と第２の埋め込みゲート領域とを形成して、互いに閾値電圧の異なる第１の電界効果トランジスタと第２の電界効果トランジスタとを同一基板上に設けるようにした半導体装置の製造方法において、前記第１の形成領域をエッチングするに際し、エッチング時間に依存することなくエッチング量が定まる条件の下で、エッチング回数によってエッチング量を制御することとした。
【００２０】
請求項４記載の本発明では、同一の半導体基板上に、互いに閾値電圧の異なる第１の電界効果トランジスタと第２の電界効果トランジスタとが設けられた半導体装置において、前記第１の電界効果トランジスタが設けられた第１の形成領域は、エッチング時間に依存することなくエッチング量が定まる条件の下で、エッチング回数によって所定量エッチングされることにより、前記第２の電界効果トランジスタが設けられた第２の形成領域との間に所定の段差が設けられていることとした。
【発明の効果】
【００２１】
（１）請求項１記載の本発明では、エッチング時間に依存することなくエッチング量が定まる条件の下で、エッチング回数によってエッチング量を制御するようにしたために、段階的にエッチングを施すことにより高精度のエッチング量制御が可能となり、例えば同一の基板上に、所望量の段差を複数箇所設けることも容易に行えるようになる。
【００２２】
（２）請求項２記載の本発明では、ＡｌＧａＡｓ層に対して、過酸化水素水とクエン酸とアンモニアとプロパノールとの混合液からなるエッチング液を用い、エッチング時間に依存することなくエッチング回数によってエッチング量を制御するようにしたために、特別なエッチング液を用いることなく、ＡｌＧａＡｓ層のエッチング量を高精度に制御することが可能となる。
【００２３】
（３）請求項３記載の本発明では、同一の半導体基板上における第１の電界効果トランジスタを設ける第１の形成領域をエッチングして、第２の電界効果トランジスタを設ける第２の形成領域との間に所定の段差を設け、その後、前記段差を維持した状態で前記第１及び第２の形成領域の所定個所にそれぞれ不純物を同時に気相拡散させて第１の埋め込みゲート領域と第２の埋め込みゲート領域とを形成して、互いに閾値電圧の異なる第１の電界効果トランジスタと第２の電界効果トランジスタとを同一基板上に設けるようにした半導体装置の製造方法において、前記第１の形成領域をエッチングするに際し、エッチング時間に依存することなくエッチング量が定まる条件の下で、エッチング回数によってエッチング量を制御することとした。したがって、前記第１の電界効果トランジスタの閾値電圧を決定するにあたり、この第１の電界効果トランジスタの閾値電圧は、前記第２の電界効果トランジスタの閾値電圧との差をエッチング量で制御すればよいことから、所望する閾値電圧を正確に得ることが可能となって、製品歩留まりを向上させることができる。特に、前記第１の電界効果トランジスタをエンハンスメント型電界効果トランジスタ、第２の電界効果トランジスタをデプリーション型電界効果トランジスタとすれば、高周波用ＩＣであるＭＭＩＣなどを製造する場合、その生産性の安定化及びデバイスとしての信頼性の向上を図ることが可能となる。
【００２４】
（４）請求項４記載の本発明では、同一の半導体基板上に、互いに閾値電圧の異なる第１の電界効果トランジスタと第２の電界効果トランジスタとが設けられた半導体装置において、前記第１の電界効果トランジスタが設けられた第１の形成領域は、エッチング時間に依存することなくエッチング量が定まる条件の下で、エッチング回数によって所定量エッチングされることにより、前記第２の電界効果トランジスタが設けられた第２の形成領域との間に所定の段差が設けられていることとした。したがって、前記第１の電界効果トランジスタの閾値電圧を決定するにあたり、この第１の電界効果トランジスタの閾値電圧は、前記第２の電界効果トランジスタの閾値電圧との差をエッチング量で制御すればよいことから、所望する閾値電圧を正確に得ることが可能となって、製品歩留まりを向上させることができる。特に、前記第１の電界効果トランジスタをエンハンスメント型電界効果トランジスタ、第２の電界効果トランジスタをデプリーション型電界効果トランジスタとすれば、これらのトランジスタを用いる高周波用ＩＣであるＭＭＩＣの信頼性の向上を図ることが可能となる。
【発明を実施するための最良の形態】
【００２５】
本発明に係るエッチング方法は、エッチング時間に依存することなくエッチング量が定まる条件の下で、エッチング回数によってエッチング量を制御するようにしたものである。
【００２６】
特に、有機酸を含む薬液をエッチング液として用い、このエッチング液に基板を浸漬するディップ式ウェットエッチングにおいて、従来、エッチング量の制御は時間に依存していたものを、エッチング回数によって制御可能としたことにより、一回当たりのエッチング量が定量化されることから段階的にエッチングを施すことで高精度のエッチング量制御が可能となる。したがって、例えば同一の基板上に所望量の段差を複数箇所設けることなども容易となる。
【００２７】
ところで、エッチング時間に依存することなくエッチング量が定まる条件としては、例えば、所定の基板に対してはエッチング能力が限界近傍にあるようなエッチング液を用いることができる。
【００２８】
本実施の形態では、ＡｌＧａＡｓ層に対して、過酸化水素水とクエン酸とアンモニアとプロパノールとの混合液からなるエッチング液を用いている。このエッチング液は、ＧａＡｓ層に通常用いられるものである。このエッチング液でエッチングした場合、ＧａＡｓ層に対してはエッチング時間に依存してエッチング量が変化するが、ＡｌＧａＡｓ層に対しては、エッチング時間に依存することなくエッチング回数によってエッチング量を制御することが可能であることが実験的に確かめられた。
【００２９】
すなわち、ＡｌＧａＡｓ層に対して、過酸化水素水と、クエン酸とアンモニアとプロパノールとの混合液からなる上記エッチング液を用いてエッチングを行うと、エッチング量が所定量まで進行すると停止してしまい、その後時間をかけてもエッチング量は一定のままであることが分かった。
【００３０】
図１に本実施の形態で用いたエッチング液を用いてＡｌＧａＡｓ層をエッチングした場合に、エッチング時間に対するエッチング量（削れ量）の変化をグラフで示す。
【００３１】
図示するように、本実施の形態に係るエッチング方法では、エッチング量は時間に依存していないことが分かる。かかる性質を利用することにより、特別なエッチング液を用いることなく、従来用いられているエッチング液を用いてＡｌＧａＡｓ層のエッチング量を高精度に制御することが可能となるのである。
【００３２】
また、前記エッチング液における過酸化水素水と、クエン酸とアンモニアとプロパノールとの混合液との混合比を変化させたときのエッチング量（削れ量）との関係は、過酸化水素水の混合比が小さければ一回当たりのエッチング量が多くなり、大きければ一回当たりのエッチング量が少なくなることも実験的に分かった。よって、このエッチング方法による一回当たりのエッチング量は、過酸化水素水と、クエン酸とアンモニアとプロパノールとの混合液との混合比を変えることによって適宜設定することが可能である。
【００３３】
上述してきたエッチング方法は、同一の半導体基板上に、互いに閾値電圧の異なる第１の電界効果トランジスタと第２の電界効果トランジスタとを設ける場合に適用できる。
【００３４】
すなわち、同一の半導体基板上における第１の電界効果トランジスタを設ける第１の形成領域をエッチングして、第２の電界効果トランジスタを設ける第２の形成領域との間に所定の段差を設け、その後、前記段差を維持した状態で前記第１及び第２の形成領域の所定個所にそれぞれ不純物を同時に気相拡散させて第１の埋め込みゲート領域と第２の埋め込みゲート領域とを形成するのである。
【００３５】
そして、前記第１の電界効果トランジスタをエンハンスメント型電界効果トランジスタ（Ｅ−ＦＥＴ）、前記第２の電界効果トランジスタをデプリーション型電界効果トランジスタ（Ｄ−ＦＥＴ）とすれば、高周波用ＩＣであるＭＭＩＣなどを製造する場合において本エッチング方法は好適である。
【００３６】
また、このときに用いられる半導体基板としては、半絶縁性ＧａＡｓ基板上に、アンドープのＧａＡｓからなるバッファ層と、アンドープＧａＡｓよりなるチャンネル層と、ＡｌＧａＡｓよりなる障壁層とが順次エピタキシャル成長により積層されたものを用いるとよい。また、前記障壁層は、アンドープＡｌＧａＡｓによるスペーサ層と、例えばｎ型不純物がドープされたＡｌＧａＡｓによる電子供給層と、アンドープＡｌＧａＡｓによるゲートコンタクト層とから形成したものとする。すなわち、この最上層のアンドープＡｌＧａＡｓによるゲートコンタクト層におけるＥ−ＦＥＴの形成領域がエッチングされる層となる。
【００３７】
したがって、前記第１の電界効果トランジスタであるＥ−ＦＥＴの閾値電圧を決定するに当たり、このＥ−ＦＥＴの閾値電圧は、前記Ｄ−ＦＥＴの閾値電圧との差を、アンドープＡｌＧａＡｓによるゲートコンタクト層のエッチング量で制御すればよく、このときのエッチング量を、エッチング時間ではなくエッチング回数で制御することで所望する閾値電圧を正確に得ることが可能となり、性能を向上させることが可能となるとともに、製品歩留まりも向上させることができる。
【００３８】
表１に実験の一例として、上記エッチング液によるＡｌＧａＡｓ層に対するエッチング回数とエッチング量（削れ量）の変化を示している。
【００３９】
【表１】
2005166947.tif 000003
表１からも分かるように、本実施の形態に係るエッチング方法を用いることにより、エッチング回数によってエッチング量（削れ量）を制御してＥ−ＦＥＴの閾値電圧とＤ−ＦＥＴの閾値電圧との差を段階的に得ることが可能である。１回のエッチングでの削れ量に対応したＥ−ＦＥＴとＤ−ＦＥＴの閾値電圧差が得られ、２回、３回とエッチングを行うとその約２倍、３倍の閾値電圧差が得られる。したがって、Ｅ−ＦＥＴとＤ−ＦＥＴの各閾値電圧をゲートコンタクト層のエッチング量で制御することにより、所望する値に高精度で制御することが可能となる。
【００４０】
また、図２に示すように、本実施の形態に係るエッチング方法によれば、エッチングする開口サイズや開口隣接距離にも依存しないことが分かった。
【００４１】
したがって、Ｅ−ＦＥＴの閾値電圧を設定するに際し、ゲートコンタクト層におけるエッチング領域となる開口サイズや隣接程度にも左右されることがなく、高精度な閾値電圧制御が可能となる。
【００４２】
ここで、本発明に係る半導体装置、すなわち、同一の半導体基板上に、互いに閾値電圧の異なる第１の電界効果トランジスタと第２の電界効果トランジスタとを混載した半導体装置、及びその製造方法の実施の形態を、電界効果トランジスタとして、ＭＭＩＣのデバイスとして主流になりつつある高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）のうち、ｐ型埋め込みゲート構造を採用することで高性能化を図った接合型高電子移動度トランジスタ（ＪＨＥＭＴ：Junction High Electron Mobility Transistor）を用いた場合について、図３〜図５を参照しながら説明する。なお、図３〜図５において、説明を容易にするために、各図面の右側にＥ−ＦＥＴを、左側にＤ−ＦＥＴを配置したものとして説明する。
【００４３】
図３に本実施の形態に係る半導体装置の構造を示す。図示するように、この半導体装置は、素子分離領域１１が形成された半絶縁性ＧａＡｓ基板１の上にアンドープのＧａＡｓからなるバッファ層２を介してアンドープＧａＡｓよりなるチャンネル層３とＡｌＧａＡｓよりなる障壁層４とが順次エピタキシャル成長により積層されている。本実施の形態におけるＡｌＧａＡｓのＡｌの組成は０．２としている。
【００４４】
前記障壁層４は、アンドープＡｌＧａＡｓよりなるスペーサ層４１と、ｎ型不純物がドープされたＡｌＧａＡｓよりなる電子供給層４２と、アンドープＡｌＧａＡｓよりなるゲートコンタクト層４３とから形成され、このゲートコンタクト層４３内には、ｐ型不純物が高濃度に添加された第１の埋め込みゲート領域４４（Ｅ−ＦＥＴ側）と第２の埋め込みゲート領域４５（Ｄ−ＦＥＴ側）とがそれぞれ形成されている。５は障壁層４の上に形成された絶縁膜である。
【００４５】
前記電子供給層４２にドープされたｎ型不純物としてはＳｉ（シリコン）を用い、埋め込みゲート領域４４（Ｅ−ＦＥＴ側）と第２の埋め込みゲート領域４５（Ｄ−ＦＥＴ側）とにドープされたｐ型不純物としては、Ｚｎ（亜鉛）を用いている。
【００４６】
また、６１、７１はＥ−ＦＥＴ側のソース電極とドレイン電極、６２、７２はＤ−ＦＥＴ側のソース電極とドレイン電極であり、これらは前記絶縁膜５の一部を開口して前記ゲートコンタクト層４３に蒸着法で電極材料を直接蒸着し、さらに熱処理することで形成している。すなわち、Ｅ−ＦＥＴ側及びＤ−ＦＥＴ側の各ソース電極６１，６２とドレイン電極７１，７２とはゲートコンタクト層４３にそれぞれ接合している。
【００４７】
また、８１、８２は、Ｅ−ＦＥＴ側及びＤ−ＦＥＴ側それぞれのゲート電極であり、前記絶縁膜５に形成したゲート開口部５１，５２を通してｐ型不純物が高濃度に添加された前記ゲートコンタクト層４３内の埋め込み第１、第２の埋め込みゲート領域４４，４５にそれぞれ接合している。
【００４８】
Ｄ−ＦＥＴ側のゲート電極８２の直下に位置する第２の埋め込みゲート領域４５は、前記絶縁膜５をマスクとして予め形成したゲート開口部５２にのみ選択的にｐ型不純物を拡散することで形成している。
【００４９】
一方、Ｅ−ＦＥＴ側のゲート電極８１の直下に位置する第１の埋め込みゲート領域４４についても前記絶縁膜５に予め形成したゲート開口部５１を通して選択的にｐ型不純物を拡散することで形成しているが、このとき、Ｅ−ＦＥＴ側のアンドープＡｌＧａＡｓよりなる前記ゲートコンタクト層４３は、ゲート電極８１の直下部分が予め所定量だけウェットエッチングされ薄膜化されている。
【００５０】
すなわち、上記Ｄ−ＦＥＴとＥ−ＦＥＴの閾値電圧は、それぞれの埋め込みゲート領域４４，４５の下側部と電子供給層４２との距離で決まり、Ｄ−ＦＥＴの閾値電圧を基準とすれば、Ｄ−ＦＥＴとＥ−ＦＥＴの閾値電圧の差は、Ｅ−ＦＥＴを設けるゲートコンタクト層４３をエッチングしたときのエッチング量により決定されるのである。
【００５１】
ここで、図４及び図５を参照しながら、前記ゲートコンタクト層４３のエッチング方法を詳述するとともに、上記構成の半導体装置の製造プロセスについて詳述する。
【００５２】
先ず、図４（ａ）に示すように、半絶縁性ＧａＡｓ基板１の上にアンドープのＧａＡｓからなるバッファ層２と、アンドープＧａＡｓよりなるチャンネル層３と、前述したスペーサ層４１と電子供給層４２とゲートコンタクト層４３とが積層されたＡｌＧａＡｓよりなる障壁層４とを順次エピタキシャル成長させ、素子分離のため、Ｄ−ＦＥＴとＥ−ＦＥＴ及びその他の素子を形成する領域以外のエピタキシャル成長部分を例えば燐酸と過酸化水素水を含む所定のエッチング液によりエッチング除去する。
【００５３】
次いで、図４（ｂ）に示すように、ＡｌＧａＡｓよりなる障壁層４のゲートコンタクト層４３のうち、Ｅ−ＦＥＴを形成するための第１の形成領域をなす基板表面を、過酸化水素水と、クエン酸とアンモニアとプロパノールとの混合液とからなるエッチング液に一定時間浸漬し、前記Ｅ−ＦＥＴ形成領域をエッチングして、Ｄ−ＦＥＴ形成領域をなす基板表面との間に段差ｈを形成する。
【００５４】
このとき、ＡｌＧａＡｓ層の表面をエッチング液に１回漬けたときのエッチング量は一定であるため、所望するエッチング量すなわち段差ｈを得るためには、それに応じた所定回数のエッチングを行えばよい。ここでは２回のエッチングを行っている。
【００５５】
このように、ＡｌＧａＡｓ層の表面をエッチングする際に、エッチング時間に依存することなくエッチング量が定まる条件の下で、エッチング回数によってエッチング量を制御することで、一つの仕様の基板上に幾通りかのＤ−ＦＥＴとＥ−ＦＥＴの閾値電圧差を得ることが可能となる。
【００５６】
次に、図４（ｃ）に示すように、基板表面に絶縁膜５として、例えばＣＶＤ（Chemical Vapor Deposition）法により窒化珪素（ＳｉＮ）を堆積させる。さらに、Ｅ−ＦＥＴ用の第１の形成領域及びＤ−ＦＥＴ用の第２の形成領域共に、ゲート部を形成する領域の絶縁膜５を、例えばレジストマスクをパターニングしＲＩＥ（Reactive Ion Etching）技術を用いて除去し、ゲート開口部５１，５２を形成する。
【００５７】
次に、図５（ａ）に示すように、前記ゲート開口部５１，５２を通して、気相拡散法によりｐ型不純物である亜鉛（Ｚｎ）を前記ゲートコンタクト層４３に拡散させ、第１の埋め込みゲート領域４４と第２の埋め込みゲート領域４５とを形成する。このとき、図示するように、Ｄ−ＦＥＴ側とＥ−ＦＥＴ側とでは、拡散深さが前の工程でゲートコンタクト層４３をエッチングした量（段差ｈ）分だけ差として表れることが分かる。
【００５８】
次に、図５（ｂ）に示すように、例えばチタン（Ｔｉ）、白金（Ｐｔ）及び金（Ａｕ）を順次蒸着し、パターン形成することにより、Ｅ−ＦＥＴ側のゲート電極８１とＤ−ＦＥＴ側のゲート電極８２とを形成する。
【００５９】
その後、第１の形成領域及び第２の形成領域において、絶縁膜５の一部をそれぞれ除去して開口し、この開口部を通して前記ゲートコンタクト層４３に接合するように、Ｅ−ＦＥＴ側のソース電極６１とドレイン電極７１、及びＤ−ＦＥＴ側のソース電極６２とドレイン電極７２を形成して、図３に示す構造の半導体装置を得る。
【００６０】
以上説明してきたように、本実施の形態に係る半導体装置の製造方法によれば、Ｅ−ＦＥＴの閾値電圧を決定するに当たり、このＥ−ＦＥＴの閾値電圧は、Ｄ−ＦＥＴの閾値電圧との差をエッチング量で制御すればよいことから、所望する閾値電圧を正確に得ることが可能となって、安定的な製造が可能となり、製品歩留まりを向上させることができる。また、かかるＤ−ＦＥＴ及びＥ−ＦＥＴを同一基板に混載する技術を用いるＭＭＩＣなどを製造する場合についても、その生産性の安定化及びデバイスとしての信頼性の向上を図ることが可能となる。
【図面の簡単な説明】
【００６１】
【図１】本実施の形態に係るエッチング方法におけるエッチング時間とエッチング量との関係を示すグラフである。
【図２】同エッチング方法における開口サイズ及び開口隣接距離への依存性を示すグラフである。
【図３】本実施の形態に係る半導体装置の説明図である。
【図４】本実施の形態に係る半導体装置の製造工程の一部を示す説明図である。
【図５】本実施の形態に係る半導体装置の製造工程の一部を示す説明図である。
【図６】従来の半導体装置の製造工程の一部を示す説明図である。
【図７】従来の半導体装置の製造工程におけるエッチング方法を示す説明図である。
【符号の説明】
【００６２】
ｈ  段差
１  半絶縁性ＧａＡｓ基板
２  バッファ層
３  チャンネル層
４  障壁層
４１  スペーサ層
４２  電子供給層４２
４３  ゲートコンタクト層
４４  第１の埋め込みゲート領域
４５  第２の埋め込みゲート領域
【図１】
2005166947.tif 000004
【図２】
2005166947.tif 000005
【図３】
2005166947.tif 000006
【図４】
2005166947.tif 000007
【図５】
2005166947.tif 000008
【図６】
2005166947.tif 000009
【図７】
2005166947.tif 000010