(57)【要約】【課題】  人体モデルとマシンモデルの両方の静電破壊試験をパスするとともにパターン面積の小さな保護回路を提供する。【解決手段】  入力信号が印加される電極パッド１０と、この電極パッド１０に一端が接続されたポリシリコン抵抗１１と、このポリシリコン抵抗１１の他端にドレインが接続されソース及びゲートが接地されたＮチャンネル型ＭＯＳトランジスタＭ３と、電極パッド１０とポリシリコン抵抗１１との接続点にベース及びエミッタが接続されコレクタが電源電圧Ｖｃｃが印加された第１のＮＰＮ型のバイポーラトランジスタＢ１と、電極パッド１０とポリシリコン抵抗１１との接続点にコレクタが接続されベース及びエミッタが接地された第２のＮＰＮ型のバイポーラトランジスタＢ２とを有するものである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電極パッドと、この電極パッドに一端が接続されたポリシリコン抵抗と、このポリシリコン抵抗の他端にドレインが接続されソース及びゲートが接地されたＮチャンネル型ＭＯＳトランジスタと、前記電極パッドと前記ポリシリコン抵抗との接続点に接続されたＮＰＮ型のバイポーラトランジスタとを有することを特徴とする保護回路。    
【請求項２】
前記ポリシリコン抵抗の他端にドレインが接続されソース及びゲートに電源電圧が印加されたＰチャンネル型ＭＯＳトランジスタを有することを特徴とする請求項１に記載の保護回路。
【請求項３】
前記バイポーラトランジスタは、コレクタが前記接続点に接続されベース及びエミッタが接地されたことを特徴とする請求項１に記載の保護回路。
【請求項４】
前記バイポーラトランジスタは、コレクタが電源電圧に接続されベース及びエミッタが前記接続点に接続されたことを特徴とする請求項１に記載の保護回路。
【請求項５】
電極パッドと、この電極パッドに一端が接続されたポリシリコン抵抗と、このポリシリコン抵抗の他端にドレインが接続されソース及びゲートが接地されたＮチャンネル型ＭＯＳトランジスタと、前記電極パッドと前記ポリシリコン抵抗との接続点にベース及びエミッタが接続されコレクタが電源電圧に接続された第１のＮＰＮ型のバイポーラトランジスタと前記電極パッドと前記ポリシリコン抵抗との接続点にコレクタが接続されベース及びエミッタが接地された第２のＮＰＮ型のバイポーラトランジスタを有することを特徴とする保護回路。  
【請求項６】
前記ポリシリコン抵抗の他端にドレインが接続されソース及びゲートに電源電圧が印加されたＰチャンネル型ＭＯＳトランジスタを有することを特徴とする請求項５に記載の保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護回路に関し、特に半導体集積回路の静電破壊対策の為の保護回路に関する。
【背景技術】
【０００２】
従来より、半導体集積回路の入力回路には静電破壊防止用の保護回路が設けられている。
【０００３】
図４は、そのような保護回路の一例を示す回路図である。
【０００４】
図４において、１０は入力信号が印加される電極パッド、１１はポリシリコン抵抗であり、その一端が電極パッド１０に接続されている。１２はインバータであり、前記入力信号がポリシリコン抵抗１１を介して入力される。
【０００５】
Ｍ１はＰチャンネル型ＭＯＳトランジスタであり、そのドレインは電極パッド１０とポリシリコン抵抗１１との接続点に接続されゲート及びソースは共通接続され電源電圧Ｖｃｃが印加されている。Ｍ２はＮチャンネル型ＭＯＳトランジスタであり、そのドレインは電極パッド１０とポリシリコン抵抗１１との接続点に接続されゲート及びソースは接地されている。ポリシリコン抵抗１１の他端はインバータ１２に接続されている。
【０００６】
また、Ｍ３はＮチャンネル型ＭＯＳトランジスタであり、そのドレインはポリシリコン抵抗１１の他端に接続されゲート及びソースは接地されている。
【０００７】
この保護回路において、ポリシリコン抵抗１１は、電極パッド１０に印加されるサージ電流を制限するとともに、Ｎチャンネル型ＭＯＳトランジスタＭ３のドレインに過大な電圧が印加されるのを抑制している。一般に、ポリシリコン抵抗１１は、フィールド酸化膜上に形成されるので、このフィールド酸化膜の破壊を防止するためにポリシリコン抵抗１１の手前に保護素子が必要である。
【０００８】
そこで、この保護回路ではそのような保護素子として、Ｐチャンネル型ＭＯＳトランジスタＭ１、Ｎチャンネル型ＭＯＳトランジスタＭ２を設けている。
【０００９】
なお、先行技術文献として以下の特許文献１、２、３がある。
【特許文献１】特公平８−２１６３２号
【特許文献２】特許第２７２５３５９号
【特許文献３】特開２００１−４４３７４号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、静電破壊対策の効果を確認するための静電破壊試験には人体モデル（ＭＩＬ規格、１００ＰＦ、１．５ｋΩ、強度２０００Ｖ以上）とマシンモデル（ＥＩＡＪ規格、２００ＰＦ、０Ω、強度２００Ｖ以上）とがある。しかしながら、図４の保護回路において、人体モデルによる静電破壊試験を行うと、Ｐチャンネル型ＭＯＳトランジスタＭ１、Ｎチャンネル型ＭＯＳトランジスタＭ２の破壊が起こるという問題があった。
【００１１】
また、ポリシリコン抵抗１１の静電破壊を防止するためには、Ｐチャンネル型ＭＯＳトランジスタＭ１、Ｎチャンネル型ＭＯＳトランジスタＭ２のサイズを非常に大きくしなければならず、保護回路のパターン面積の増大を招いていた。
【００１２】
そこで、本発明は、人体モデルとマシンモデルの両方の静電破壊試験をパスするとともにパターン面積の小さな保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の保護回路は、電極パッドと、この電極パッドに一端が接続されたポリシリコン抵抗と、このポリシリコン抵抗の他端にドレインが接続されソース及びゲートが接地されたＮチャンネル型ＭＯＳトランジスタと、前記電極パッドと前記ポリシリコン抵抗との接続点に接続されたＮＰＮ型のバイポーラトランジスタとを有することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、ポリシリコン抵抗とＮチャンネル型ＭＯＳトランジスタに加えてポリシリコン抵抗を保護するためのＮＰＮ型のバイポーラトランジスタを設けたので、人体モデルとマシンモデルの両方の静電破壊試験をパスするとともにパターン面積の小さな保護回路を提供することが可能になる。
【発明を実施するための最良の形態】
【００１５】
次に本発明の実施形態について、図面を参照しながら、詳しく説明する。図１は第１の実施形態に係る保護回路の回路図である。
【００１６】
図１において、１０は入力信号が印加される電極パッド、１１はポリシリコン抵抗であり、その一端が電極パッド１０に接続されている。１２はインバータであり、前記入力信号がポリシリコン抵抗１１を介して入力される。インバータ１２は、例えば、ＣＭＯＳインバータである。
【００１７】
Ｂ１はＮＰＮ型の第１のバイポーラトランジスタであり、そのコレクタは電源電圧Ｖｃｃが印加されベース及びエミッタは共通接続され電極パッド１０とポリシリコン抵抗１１との接続点に接続されている。Ｂ２はＮＰＮ型の第２のバイポーラトランジスタであり、そのコレクタは電極パッド１０とポリシリコン抵抗１１との接続点に接続されベース及びエミッタは接地されている。ポリシリコン抵抗１１の他端はインバータ１２の入力端子に接続されている。
【００１８】
また、Ｍ３はＮチャンネル型ＭＯＳトランジスタであり、そのドレインはポリシリコン抵抗１１の他端に接続されゲート及びソースは接地されている。
【００１９】
本実施形態によれば、電極パッド１０に直接第１のＮＰＮ型のバイポーラトランジスタＢ１と第２のＮＰＮ型のバイポーラトランジスタＢ２を接続したので、人体モデルによる静電破壊強度を確保できる。これは、ＮＰＮ型のバイポーラトランジスタはゲート酸化膜がないので、酸化膜破壊が起こらないからである。
【００２０】
また、ＮＰＮ型のバイポーラトランジスタは、ＭＯＳトランジスタに比べて小さなパターン面積で大きな電流を流すことができる。
【００２１】
本実施形態の保護回路の動作を説明すると、電極パッド１０にサージ電圧が印加されると、第１のＮＰＮ型のバイポーラトランジスタＢ１、または、第２のＮＰＮ型のバイポーラトランジスタＢ２に電流が流れ、ポリシリコン抵抗１１に印加されるサージ電圧が減衰され、後述するポリシリコン抵抗１１の下方のフィールド酸化膜の破壊が防止される。
【００２２】
そして、ポリシリコン抵抗１１によって、さらに、サージ電圧が減衰されるとともに電流も制限される。ポリシリコン抵抗１１の抵抗値は１ｋΩが適当である。
【００２３】
また、Ｎチャンネル型ＭＯＳトランジスタＭ３のソース・ドレイン間耐圧ＢＶＤＳをインバータ１２のＭＯＳトランジスタのゲート酸化膜破壊電圧よりも低く設定することが好ましい。これにより、ゲート酸化膜破壊が起こる前にＮチャンネル型ＭＯＳトランジスタに電流が流れるので、ゲート酸化膜の破壊を防止することができる。
【００２４】
ここで、ゲート酸化膜破壊電圧１７Ｖの場合ソース・ドレイン間耐圧ＢＶＤＳは、１０Ｖ程度であることが好ましい。
【００２５】
次に、本発明の第２の実施形態について、図２を参照して説明する。この保護回路は、図１の保護回路にＰチャンネル型ＭＯＳトランジスタＭ４を追加したものである。これにより、インバータ１２のＭＯＳトランジスタのゲート酸化膜破壊強度がさらに向上する
図３は第１及び第２の実施形態に係る保護回路を半導体集積回路として構成した場合の断面図である。
【００２６】
図３において、ＮＰＮ型のバイポーラトランジスタＢ２、Ｎチャンネル型ＭＯＳトランジスタＭ３、及びポリシリコン抵抗１１の断面構造が示されている。
【００２７】
まず、ＮＰＮ型のバイポーラトランジスタＢ２について説明する。
【００２８】
２０は、Ｐ型シリコン基板であり、Ｐ型シリコン基板２０上にＮ型エピタキシャル層２３が形成されている。２２−１は、第１のＰ＋型下方分離層、２２−２は第２のＰ＋型下方分離層、２１はＮ＋型埋め込み層であり、Ｐ型シリコン基板２０とＮ型エピタキシャル層２３の間に埋め込まれている。２４−１は第１のＰ＋型上方分離層であり、第１のＰ＋型下方分離層２２−１の上に接触されている。２４−２は第２のＰ＋型上方分離層であり、第２のＰ＋型下方分離層２２−２の上に接触されている。２５はコレクタ層であり、Ｎ型エピタキシャル層２３の表面に形成されている。コレクタ層２５は電極パッド１０に接続され、入力信号が印加される。２６はベース層であり、Ｎ型エピタキシャル層２３の表面に形成されている。２７はエミッタ層であり、ベース層２６内に形成されている。ベース層２６、及び、エミッタ層２７は、接地されている。
【００２９】
このように、ＮＰＮ型のバイポーラトランジスタＢ２は、縦型バイポーラトランジスタ構成を有しており、大きな電流容量を有している。
【００３０】
次に、Ｎチャンネル型ＭＯＳトランジスタＭ３について説明する。
【００３１】
２２−３はＰ＋型下方分離層であり、Ｐ型シリコン基板２０上に形成されている。２４−３は、Ｐ＋型ウェルであり、Ｐ＋型下方分離層２２−３の上に形成されている。２９はドレインであり、Ｐ＋型ウェル２４−３の表面に形成されている。ドレイン２９は、インバータ１２に接続されている。３０はソースであり、Ｐ＋型ウェル２４−３の表面に形成されている。２８はゲート電極であり、ゲート酸化膜の上に形成されている。ソース３０、及び、ゲート電極２８は接地されている。
【００３２】
３２は、フィールド酸化膜であり、トランジスタ間を分離している。１１は、ポリシリコン抵抗であり、フィールド酸化膜３２の上に形成されている。ポリシリコン抵抗１１の一端は、電極パッド１０とコレクタ層２５の接続点に接続されている。また、ポリシリコン抵抗１１の他端は、インバータ１２とドレイン２９の接続点に接続されている。
【００３３】
３１は、Ｐ＋層であり、Ｐ＋型ウェル２４−３の表面に形成され、Ｐ＋層３１は、Ｐ＋型ウェル２４−３の電位設定用の拡散層である。なお、第１及び第２の実施形態において、インバータ１２の代わりに、入力信号をゲートで受けるような他の入力回路を用いてもよい。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施形態に係る保護回路の回路図である。
【図２】本発明の第２の実施形態に係る保護回路の回路図である。
【図３】本発明の第１及び第２の実施形態に係る保護回路の断面図である。
【図４】従来例に係る保護回路の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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