(57)【要約】    【課題】  ドレイン高電圧によるトンネル酸化膜へのホール注入ストレスが特定のメモリセルに偏って信頼性を低下させることのない不揮発性半導体記憶装置及びその駆動方法を提供する。    【解決手段】  メモリセルアレイ１０１に書き込み動作を行った回数に関する情報を、アドレス制御用メモリセル１０５から読み出し回路１０６により読み出し、ワード線デコーダ１０３に渡す。ワード線デコーダ１０３はこの情報によってメモリセルアレイ１０１を構成する各メモリセルのアドレスを変更し、書き込み動作時の書き込み順を反転させることができる。これにより、全てのメモリセルに対してホール注入ストレスが均等に加わることになる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルを有する不揮発性半導体記憶装置において、１又は複数回の消去動作毎に、前記複数のメモリセルの書込開始アドレス及び書込順序を設定するアドレス制御回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記不揮発性半導体記憶装置が、更に、消去動作の回数をカウントする消去回数カウンタを有し、前記消去回数カウンタによる消去回数のデータを前記アドレス制御回路に記憶することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルを有する不揮発性半導体記憶装置において、前記メモリセルに対する消去回数を記憶したアドレス制御回路と、このアドレス制御回路に記憶された消去回数に応じて前記複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルに対するアドレスの順番を変更するワード線デコーダ及び／又はビット線デコーダと、を有し、１又は複数回の消去動作毎に、前記複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルの書込順を、ビット線方向及び／又はワード線方向において逆にすることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記アドレス制御回路のデータは、「未書込」であるか、「書込済み」であるかを示すものであり、前記ワード線デコーダ及び／又はビット線デコーダは、前記「未書込」又は「書込済み」に応じてアドレスの順番をビット線方向及び／又はワード線方向において順送り又は逆送りにすると共に、前記アドレス制御回路のデータが「未書込」である場合は書込を行って「書込済み」にし、前記アドレス制御回路のデータが「書込済み」である場合はそのデータを消去して「未書込」にすることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルを有する不揮発性半導体記憶装置の駆動方法において、１又は複数回の消去動作毎に、前記複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルの書込順をビット線方向及び／又はワード線方向において逆にすることを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項６】
複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルを有する不揮発性半導体記憶装置の駆動方法において、前記メモリセルに対する消去回数を記憶し、この消去回数に応じて前記複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルに対するアドレスの順番を変更することにより、１又は複数回の消去動作毎に、前記複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルの書込順をビット線方向及び／又はワード線方向において逆にすることを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項７】
前記消去回数は、アドレス制御回路に「未書込」又は「書込済み」のデータとして記憶され、前記アドレス制御回路のデータが「未書込」又は「書込済み」である場合に、ワード線デコーダ及び／又はビット線デコーダは、前記「未書込」又は「書込済み」に応じてアドレスの順番をビット線方向及び／又はワード線方向において順送り又は逆送りにしてメモリセルアレイに対する書込順を決めると共に、前記アドレス制御回路のデータが「未書込」である場合は書込を行って「書込済み」にし、前記アドレス制御回路のデータが「書込済み」である場合はそのデータを消去して「未書込」にすることを特徴とする請求項６に記載の不揮発性半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）及びフラッシュメモリ等の不揮発性半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ及びフラッシュメモリの一般的なメモリセルは、図３に示すようなＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成されている。図３に示すように、このメモリセルにおいては、半導体基板３０１の表面にソース３０２及びドレイン３０３が形成されている。この半導体基板３０１上にトンネル酸化膜３０４を介してフローティングゲート３０５が形成されている。更に、このフローティングゲート３０５上に絶縁膜３０６を介してコントロールゲート３０７が形成されている。例えば、非特許文献１では、ｐ型シリコン基板上にｎ型ソース及びｎ型ドレインを形成し、このｐ型シリコン半導体基板上にトンネル酸化膜を介してフローティングゲートを形成し、更にこのフローティングゲート上に絶縁膜を介してコントロールゲートを形成して、ＭＯＳトランジスタを構成したフラッシュメモリ素子が開示されている。
【０００３】
図４はＮＯＲ型フラッシュメモリの１ビット線分のアレイを例示した図であり、同一ビット線２０２に複数個のメモリセル４０１、４０２、４０３のドレインが共通接続されており、メモリセル４０１は例えば書込済み、メモリセル４０２は書込中、メモリセル４０３は未書込のものである。のメモリセル４０１、書込中のメモリセル４０２、未書込のメモリセル４０３及びワード線４０３が並んでいる。各メモリセル４０１、４０２、４０３は、行方向に配列された他のメモリセルと共に各ワード線上に共通接続されている。
【０００４】
図５は、前記ＮＯＲ型フラッシュメモリの各メモリセルの挙動を示す模式図である。図５（ａ）は書込中のメモリセル４０２、図５（ｂ）は未書込のメモリセル４０３、図５（ｃ）は書込済みのメモリセル４０１の電荷の状態を示す。ビット線２０２が選択されているときには、このビット線に例えば３〜５Ｖの電圧が与えられる。そして、図５（ａ）に示すように、書込中のメモリセル４０２においては、メモリセル４０２のゲート／ドレインに例えば９Ｖの電圧を印加してチャネルホットエレクトロン５０１を発生させ、それをゲート電圧によりフローティングゲート３０５内に引き込んで電荷を蓄える。このとき、図４に示すように、同一ビット線２０２に接続されたメモリセル４０１、４０３のドレインにもビット線電圧が印加されている。但し、ゲート電圧は印加されていない。このドレインに与えられるビット線電圧は比較的高電圧（３〜５Ｖ）であるので、図５（ｂ）及び図５（ｃ）に示すようにドレイン−チャネル間でバンド間リークが発生する。このときに生じたホール５０２は、未書込のメモリセルでは問題にはならない。しかしながら、書込後のメモリセル４０１においては、ホール５０２はフローティングゲート３０５に蓄えられている負電荷に引きつけられ、トンネル酸化膜３０４に注入される。これにより、トンネル酸化膜３０４にダメージを与えてしまう。
【０００５】
また、書込中のメモリセル４０２と同一ワード線２０１に接続された他のメモリセル４０４においても、トンネル酸化膜３０４へのダメージが発生する。書込中のメモリセル４０２と同一ワード線２０１に接続された他のメモリセル４０４は、ビット線電圧は印加されておらず、ワード線電圧のみが印加される。すなわち、ゲートにのみ電圧が加えられ、これによってエレクトロンがトンネル酸化膜３０４に注入され、ダメージを与えてしまう。
【０００６】
図６（ａ）はフラッシュメモリのメモリセルアレイを示した図である。また、図６（ｂ）は５１２個のメモリセルで構成される１ビット線分のアレイの概略を示す図である。フラッシュメモリにおいては、消去時にフローティングゲートから過剰に電子が引き抜かれると、フローティングゲートが正に帯電し、トランジスタの閾値が負になって正常な動作が不可能になる（過剰消去）。これを防ぐため、消去前に全てのメモリセルにかきこみを行うことで、最適な消去レベルで消去をストップする方法がとられる。このような消去前書込では、書込動作は一般的に上位アドレスから下位アドレスへと行われる。図６（ａ）の上位アドレス（＄０００）から順に下位アドレス（＄１ＦＦ）まで書込を行う。図６（ｂ）では、メモリセル１から順にメモリセル２、メモリセル３、・・・メモリセル５１２と書込を行うことになる。すなわち、書込動作は常にメモリセル１から始まり、メモリセル５１２が最後となる。
【０００７】
エレクトロニクス機器の多機能化・高性能化・小型化に伴い、記憶装置には更なる大容量化・低コスト化が要求されている。これらの要求に応えるためには、２つの方法が考えられる。１つは、メモリセルの微細化により高集積化を図る方法である。もう１つは、多値技術を用いて１つのメモリセル当たりの記憶容量を増やす方法である。ここで多値技術について説明する。図７はメモリセルのビット数と閾値の関係を示した図である。記憶装置は、通常２値で動作している。すなわち、図７（ａ）に示すように、１つのメモリセルが「１」か「０」かで１ビットの情報を記憶する。これに対して、例えばフラッシュメモリにおいて４値を用いた技術では、図７（ｂ）に示すようにメモリセルの閾値が「高い」、「中位」、「低い」、「初期値」状態に応じて、「１１」、「１０」、「０１」、「００」を対応させることにより、１つのメモリセルで２ビットの情報を記憶させることができる。近年では、メモリセルの微細化を行うには多大な投資が必要になっており、基本的に同一の集積度で記憶容量を２倍以上にできる多値技術の重要性が増してきている。
【０００８】
ＥＥＰＲＯＭ及びフラッシュメモリでは、図３におけるフローティングゲート３０５に電荷を蓄え、それによってトランジスタのメモリセルの閾値を制御し、データの判別を行っている。２値技術の場合ではメモリセルの閾値の状態は２つだけであるが、４値技術ではメモリセルの閾値の状態は４つとなる。このようにメモリセルの閾値の制御をきわめて正確に行わなければならないため、個々のメモリセルにはより高い信頼性が要求される。
【０００９】
【非特許文献１】“フラッシュメモリガイドブック第２章”、［online］、［平成１６年３月４日検索］、インターネット＜ＵＲＬ：http://flash.iqnet.co.jp/products/guide/guide02.html＞
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前述の従来技術には、以下に示すような問題点がある。図５（ｃ）に示すようにドレイン−チャネル間のバンド間リークにより生じたホールは、フローティングゲート３０５に蓄えられている負電荷に引きつけられる。これによってトンネル酸化膜にホールが注入されることによるストレスが発生し、トンネル酸化膜は大きなダメージを受ける。
【００１１】
図６（ａ）に示すように、フラッシュメモリにおいては、消去前書込動作は常にメモリセル１から始まり、メモリセル５１２が最後となる。このため、同一ビット線上の全てのメモリセルに書込が行われる場合、メモリセル１に対して同一ビット線上の残りの５１１個のメモリセルへの書込動作による前述のホール注入ストレスが加わることになる。一方、メモリセル５１２は最後に書込が行われるためホール注入ストレスはない。フラッシュメモリでは書込／消去回数が数万回以上繰り返されるため、このダメージは書込／消去を行うたびに積算されて無視できない大きなダメージとなる。
【００１２】
このように、書込時のアドレスが常に一定であるため、ドレイン高電圧による前記ホール注入ストレスは同一ビット線内のメモリセルの位置に依存して不均一にかかる。例えば図５において、同一ビット線上の５１２のメモリセル全てに書込を行い、書込／消去を１０，０００回繰り返し行うとする。この場合、今までは前記の条件で最上位アドレス（＄０００）のメモリセル１に対して５，１１０，０００回×（１メモリセル当たりの平均書込時間分）のホール注入ストレスが加わることになる。一方、最下位アドレス（＄１ＦＦ）のメモリセル５１２はホール注入ストレスを受けない。
【００１３】
なお、同一ワード線上のメモリセルにおけるエレクトロン注入ストレスに関しても、同様の問題が発生する。
【００１４】
本発明はかかる問題点に鑑みてなされたものであって、個々のメモリセルにかかるホール又はエレクトロン注入ストレスを均等化できる不揮発性半導体記憶装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本願第１発明に係る不揮発性半導体記憶装置は、複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルを有する不揮発性半導体記憶装置において、１又は複数回の消去動作毎に、前記複数のメモリセルの書込開始アドレス及び書込順序を設定するアドレス制御回路を有することを特徴とする。
【００１６】
また、本願第２発明に係る不揮発性半導体記憶装置は、複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルを有する不揮発性半導体記憶装置において、前記メモリセルに対する消去回数を記憶したアドレス制御回路と、このアドレス制御回路に記憶された消去回数に応じて前記複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルに対するアドレスの順番を変更するワード線デコーダ及び／又はビット線デコーダと、を有し、１又は複数回の消去動作毎に、前記複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルの書込順を、ビット線方向及び／又はワード線方向において逆にすることを特徴とする。
【００１７】
更に、本願第３発明に係る不揮発性半導体記憶装置の駆動方法は、複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルを有する不揮発性半導体記憶装置の駆動方法において、１又は複数回の消去動作毎に、前記複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルの書込順をビット線方向及び／又はワード線方向において逆にすることを特徴とする。
【００１８】
更にまた、本願第４発明に係る不揮発性半導体記憶装置の駆動方法は、複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルを有する不揮発性半導体記憶装置の駆動方法において、前記メモリセルに対する消去回数を記憶し、この消去回数に応じて前記複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルに対するアドレスの順番を変更することにより、１又は複数回の消去動作毎に、前記複数のビット線と複数のワード線とでアレイ構成される複数のメモリセルの書込順をビット線方向及び／又はワード線方向において逆にすることを特徴とする。
【００１９】
本発明においては、同一のビット線上に含まれる複数のメモリセルのデータ書込時の書込順を変更するにより、前記ホール注入ストレスが特定のメモリセルに偏って加わることを防止できる。
【００２０】
本発明は、フラッシュメモリを使用する際に特に効果を発揮する。また、各メモリセルに割り当てられたアドレスの変更と、同一のビット線上に含まれる複数のメモリセルのデータ書込時の書込順の変更を、データ消去動作毎に行うことにより、前記ホール注入ストレスが特定のメモリセルに偏って加わることを防止する効果がより高くなる。
【発明の効果】
【００２１】
本発明によれば、不揮発性半導体記憶装置の各メモリセルに割り当てられたアドレスを変更し、同一のビット線上に含まれる複数のメモリセルのデータ書込時の書込順を変更することよって、前記ホール注入ストレスが特定のメモリセルに偏って加わることを防止できる。このため、本発明に係る不揮発性半導体装置の信頼性を向上させる効果が高い。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について図面を参照しながら説明する。図１は本実施形態に係る不揮発性半導体記憶装置のブロック図である。また、図２（ａ）及び図２（ｂ）はメモリセルアレイを構成する各メモリセルに割り当てられたアドレスの変更例を示した図、図２（ｃ）は５１２個のメモリセルで構成される１ビット線分のアレイの概略とデータ書込順の変更例を示す図である。図１に示すように、本実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイ１０１と、前記メモリセルアレイ１０１を構成する各メモリセルに割り当てられたアドレスを制御するアドレス制御回路１０２、ワード線デコーダ１０３及びビット線デコーダ１０４で構成される。アドレス制御回路１０２は、アドレス制御用メモリセル１０５と、このアドレス制御用メモリセル１０４からデータを読み出す読み出し回路１０６で構成される。読み出し回路１０６は、アドレス制御用メモリセルからの信号を増幅するセンスアンプ１０７とワードデコーダ１０３及びビット線デコーダ１０４へ渡すデータを一時的に格納するデータラッチ回路１０８で構成される。図２（ａ）に示すメモリセルアレイ上では、ワード線２０１とビット線２０２の各交点上に各メモリセルが並んでいる。その内、１つのビット線上に並んだ５１２個のメモリセルに、＄０００から＄１ＦＦのアドレスを割り当てる。図２（ｂ）では、アドレスの割り当ての順序を逆にしている。また、図２（ｃ）に示すように、１つのビット線上に１番目のメモリセル２０３、２番目のメモリセル２０４、・・・５１２番目のメモリセル２０５まで５１２個のメモリセルが並んでいる。また、データ書込順として、正方向（書込１回目；１番目のメモリセル２０３から５１２番目のメモリセル２０５まで）と逆方向（書込２回目；５１２番目のメモリセル２０５から１番目のメモリセル２０３まで）の２通りがある。
【００２３】
次に、前述の如く構成された本実施形態に係る不揮発性半導体記憶装置の動作について説明する。アドレス制御メモリセル１０５にはメモリセルアレイ１０１に書込動作を行った回数に関する情報が格納されている。読み出し回路１０６はこの情報を読み出し、ワード線デコーダ１０３に渡す。１回消去毎にアドレスを入れ替える場合、例えば、アドレス制御用メモリセル１０５に格納されているデータが「１」であるなら、書込回数は偶数回であると判断し、図２（ａ）に示すようにアドレスを変更して図２（ｃ）の正方向（書込１回目の順）に書込動作を行う。アドレス制御用メモリセル１０５に格納されているデータが「０」であるなら、書込回数は奇数回であると判断し、図２（ｂ）に示すようにアドレスを変更して図２（ｃ）の逆方向（書込２回目の順）に書込動作を行う。メモリセルアレイ１０１のデータ消去を行う時、アドレス制御用メモリセルに格納されているデータが「１」であるなら書込動作を行って「０」にし、「０」であるならば消去動作を行って「１」とする。
【００２４】
以上のようにして、メモリセルアレイ１０１へのデータ消去動作を行う毎に、アドレスの変更を行って次の書込動作時の書込順を反転させることができる。例えば、図２（ｃ）に示すように１つのビット線上に５１２個のメモリセルが存在する場合に、書込／消去動作を１０，０００回繰り返すと、従来では１番目のメモリセル２０３（＄０００）には最大５１１×１０，０００回×（１メモリセル当たりの平均書込時間分）のストレスがかかっていたものが、｛（５１１×５，０００回）＋（０×５，０００回）｝×（１メモリセル当たりの平均書込時間分）となる。これにより、最も過酷な条件（同一ビット線上の全てのメモリセルに書込／消去動作が行われる場合）において最もダメージを受けていた１番目のメモリセル２０３では、トータル５，１１０，０００回×書込時間分のストレスを受けていたものが、２，５５５，０００回×書込時間分のストレスとなり、半減する。２番目のメモリセル２０４では｛（５１０×５，０００回）＋（１×５，０００回）｝×（１メモリセル当たりの平均書込時間分）、５１２番目のメモリセル２０５では｛（５０９×５，０００回）＋（２×５，０００回）｝×（１メモリセル当たりの平均書込時間分）となり、同一ビット線上の全てのメモリセルでホール注入によるダメージを均一化することができる。
【００２５】
このように、本実施形態によれば、消去を行う毎にアドレスを反転させることにより、最も過酷な条件（同一ビット線上の全てのメモリセルに書込／消去動作が行われる場合）において、複数回書込／消去を行う毎のダメージを半減させることができる。また、ダメージが特定のメモリセルに偏って加わることを防止できる。このため、本発明に係る不揮発性半導体装置の信頼性は著しく向上する。
【００２６】
なお、本実施形態においては、１回の消去動作毎にアドレスを反転させた場合の例を示したが、複数回の消去動作毎にアドレスを反転させても、同一ビット線上の全てのメモリセルでホール注入によるダメージを均一化する効果が得られ、本発明に係る不揮発性半導体装置の信頼性を向上させることができる。また、消去動作回数は、消去カウンタを用いてカウントし、アドレス制御用メモリセル１０５に書き込んでもよい。
【００２７】
以上、同一ビット線上のダメージについて述べてきたが、同一ワード線上においても書込におけるダメージは発生し、その場合はエレクトロン注入による未書込メモリセルへのダメージとなる。この場合は、同一ワード線上の全てのメモリセルについて、１又は複数回の消去を行なう毎にアドレスを反転させることにより、エレクトロン注入によるダメージを均一化できる。なお、ビット線方向とワード線方向の両方のアドレスを、１又は複数回の消去毎に反転させることで、ホール及びエレクトロン注入によるダメージを均一化する効果が高まり、本発明に係る不揮発性半導体記憶装置の信頼性向上に寄与するところが大きい。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】（ａ）本発明の実施形態に係るメモリセルアレイを構成する各メモリセルに割り当てられたアドレスの変更例を示した図である。（ｂ）本発明の実施形態に係る５１２個のメモリセルで構成される１ビット線分のアレイの概略とデータ書込順の変更例を示す図である。
【図３】従来の不揮発性半導体記憶装置を示す図である。
【図４】従来のＮＯＲ型フラッシュメモリの１ビット線分のアレイを例示した図である。
【図５】（ａ）は書込中のメモリセルの電荷の状態を示した模式図である。（ｂ）は未書込のメモリセルの電荷の状態を示した模式図である。（ｃ）は書込済みのメモリセルの電荷の状態を示した模式図である。
【図６】（ａ）フラッシュメモリのメモリセルアレイを示した図である。（ｂ）は５１２個のメモリセルで構成される１ビット線分のアレイの概略を示す図である。
【図７】（ａ）２値技術を用いたメモリセルの閾値を示した図である。（ｂ）４値技術を用いたメモリセルの閾値を示した図である。
【符号の説明】
【００２９】
１０１；メモリセルアレイ
１０２；アドレス制御回路
１０３；ワード線デコーダ
１０４；ビット線デコーダ
１０５；アドレス制御用メモリセル
１０６；読み出し回路
１０７；センスアンプ
１０８；データラッチ回路
２０１；ワード線
２０２；ビット線
２０３；１番目のメモリセル
２０４；２番目のメモリセル
２０５；５１２番目のメモリセル
３０１；半導体基板
３０２；ソース
３０３；ドレイン
３０４；トンネル酸化膜
３０５；フローティングゲート
３０６；絶縁膜
３０７；コントロールゲート
４０１、４０２、４０３、４０４；書込済みのメモリセル
５０１；チャネルホットエレクトロン
５０２；ホール
【図１】
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【図２】
2005285191.tif 000004
【図３】
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【図４】
2005285191.tif 000006
【図５】
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【図６】
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【図７】
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