(57)【要約】  【課題】  無用な消去動作をなくすことを可能とした不揮発性半導体記憶装置を提供する。  【解決手段】  不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたセルアレイと、前記セルアレイの読み出し及び書き込みを行うためのセンスアンプ回路と、前記セルアレイの読み出し、書き込み及び消去の制御を行うコントローラとを備え、前記コントローラは、外部から供給される消去コマンド及びアドレスを受けて、前記セルアレイ内の選択ブロックを消去するための消去シーケンス制御として、前記選択ブロックの消去状態を確認するための第１の消去ベリファイ動作を実行し、第１の消去ベリファイ動作で消去状態が確認されたら、消去シーケンスを終了し、消去状態が確認されなかったら、その選択ブロックの消去動作を実行する。  【選択図】  図１
2005182871.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列されたセルアレイと、
前記セルアレイの読み出し及び書き込みを行うためのセンスアンプ回路と、
前記セルアレイの読み出し、書き込み及び消去の制御を行うコントローラとを備え、
前記コントローラは、外部から供給される消去コマンド及びアドレスを受けて、前記セルアレイ内の選択ブロックを消去するための消去シーケンス制御として、
前記選択ブロックの消去状態を確認するための第１の消去ベリファイ動作を実行し、
第１の消去ベリファイ動作で消去状態が確認されたら、消去シーケンスを終了し、
消去状態が確認されなかったら、その選択ブロックの消去動作を実行する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記コントローラは、前記選択ブロックの消去動作に先だって、前記選択ブロックについて消去ストレスの影響を低減するための予備書き込み動作を実行する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記選択ブロックの消去動作は、前記選択ブロックの消去状態を確認するための第２の消去ベリファイ動作と、前記選択ブロックに消去用電圧を印加する動作とを、消去状態が確認されるまで繰り返すものでありかつ、
前記第１及び第２の消去ベリファイ動作の間でベリファイ判定条件が異なる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１及び第２の消去ベリファイ動作は、前記選択ブロックのメモリセルに所定の読み出しバイアスを与え、前記センスアンプ回路により所定のタイミングでデータセンスすることにより行われるものであって、前記読み出しバイアスの条件を異ならせることにより、ベリファイ判定条件を異ならせた
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記第１及び第２の消去ベリファイ動作は、前記選択ブロックのメモリセルに所定の読み出しバイアスを与え、前記センスアンプ回路により所定のタイミングでデータセンスすることにより行われるものであって、前記データセンスのタイミングを異ならせることにより、ベリファイ判定条件を異ならせた
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭフラッシュメモリは、通常、読み出しや書き込み単位に比べて消去単位を大きくすることで、デコーダ占有面積を小さくしている。例えば、ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを配列してセルアレイが構成される。そして、ワード線方向に配列される複数のＮＡＮＤセルユニットの集合として定義されるブロック単位で消去が行われる。また１ワード線に接続されるメモリセルの集合として定義されるページ単位で、書き込みや読み出しはページ単位で行われる。
【０００３】
ＮＡＮＤ型フラッシュメモリは、ＮＡＮＤセルユニットを構成する複数のメモリセルが、隣接セルでソース、ドレイン拡散層を共有して直列接続されるために、単位メモリセルのサイズを小さいものとすることができる。また、１ページ分（例えば、５１２バイト）の読み出し或いは書き込みデータを保持するページバッファを備えて、ページバッファと外部Ｉ／Ｏ端子との間では、１バイト単位のシリアルデータ入出力が行われる。これらの特長により、ＮＡＮＤ型フラッシュメモリは、画像や動画、音楽データ等の大容量データを記憶する電子カード応用等において優れたパフォーマンスを発揮することができる。
【０００４】
フラッシュメモリのあるブロックにデータをオーバーライトする場合、チップ内部では書き込みに先立って自動的にブロック消去動作が実行され、引き続き書き込みが行われるようになっている。オーバーライトすべきブロックのデータを消去せずに保存するためには、消去状態にある他のブロック（スペアブロック）にそのデータを待避させるコピー書き込みを行うことが必要である（例えば、特許文献１参照）。
【０００５】
フラッシュメモリチップのその様なスペアブロックの管理は、通常チップ外部のホストデバイスが行っている。しかし、ホストデバイスのフラッシュメモリ管理情報は、フラッシュメモリの内部状態と必ずしも一致しない。例えば、ホストデバイスの指示によりフラッシュメモリのあるブロックの消去が実行されたが、完全なブロック消去がなされる前に電源がオフにされ、或いはフラッシュメモリがシステムから引き抜かれたような場合である。この場合、ホストデバイスの管理情報上では、スペアブロックとされているにも拘わらず、実際にはそのブロックが消去されていないという事態が生じ得る。この様な事態に対処するためには、スペアブロックの使用前に、そのスペアブロックが実際に消去されていることを確認する作業が必要になる。
【特許文献１】特開２００３−２３３９９２公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のようにホストデバイスは、スペアブロックの使用前に、フラッシュメモリに消去コマンドとアドレスを送り、そのスペアブロックの消去を実行することが必要であった。その消去シーケンスには一般に、ブロック消去動作に先だって、消去ストレスの影響を低減するための予備書き込み（pre-write或いはpre-program）動作が含まれる。既に消去状態にあるはずのスペアブロックに対してこの様な消去シーケンスをそのまま適用しなければならないとすると、時間のロスが大きいものとなる。
【０００７】
この発明は、無用な消去動作をなくすことを可能とした不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明の一態様による不揮発性半導体記憶装置は、
電気的書き換え可能な不揮発性メモリセルが配列されたセルアレイと、
前記セルアレイの読み出し及び書き込みを行うためのセンスアンプ回路と、
前記セルアレイの読み出し、書き込み及び消去の制御を行うコントローラとを備え、前記コントローラは、
外部から供給される消去コマンド及びアドレスを受けて、前記セルアレイ内の選択ブロックを消去するための消去シーケンス制御として、前記選択ブロックの消去状態を確認するための第１の消去ベリファイ動作を実行し、第１の消去ベリファイ動作で消去状態が確認されたら、消去シーケンスを終了し、消去状態が確認されなかったら、その選択ブロックの消去動作を実行する。
【発明の効果】
【０００９】
この発明によると、無用な消去動作を行わなくても済む不揮発性半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１１】
［実施の形態１］
図１は、この発明の実施の形態によるＮＡＮＤ型フラッシュメモリのブロック構成を示している。セルアレイ１は、後述するようにＮＡＮＤセルユニットを配列して構成される。ページバッファを構成するセンスアンプ回路２は、セルアレイ１の１ページ分の読み出しデータをセンスし、書き込みデータを保持することができるセンスアンプを含みまた、１ページ分のデータをシリアル転送するためのカラムゲート回路を含む。ロウデコーダ３は、セルアレイ１のワード線を選択駆動するもので、ワード線ドライバを含む。ページバッファ２と外部Ｉ／Ｏ端子との間のデータ転送は、Ｉ／Ｏバッファ４を介して行われる。
【００１２】
外部制御信号を受けて、セルアレイ１の書き込みや消去のシーケンス制御及び読み出し制御を行うために、コントローラ５が設けられている。コントローラ５は、Ｉ／Ｏ端子から供給されるアドレスＡｄｄやコマンドＣＭＤを受け取り、アドレスをロウデコーダ３やページバッファ２に転送し、コマンドにより指示された動作制御を行う。高電圧発生回路６は、コントローラ５により制御されて、書き込み、消去及び読み出しの各動作モードにおいて必要な種々の昇圧電圧を発生する。
【００１３】
図２は、セルアレイ１の具体的な構成を示している。複数のメモリセル（図の場合１６個のメモリセル）ＭＣ０−ＭＣ１５は直列接続されて、ＮＡＮＤセルユニットＮＵを構成し、複数のＮＡＮＤセルユニットＮＵがマトリクス配列される。各メモリセルＭＣｉは、電荷蓄積層として例えばフローティングゲートを持つ、積層ゲート構造のＭＯＳトランジスタであって、フローティングゲートの電荷蓄積状態で決まるしきい値電圧をデータとして不揮発に記憶する。セルデータは、フローティングゲートへの電子注入動作とその蓄積電荷の放出動作により、電気的書き換えが可能である。
【００１４】
ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ＮＡＮＤセルユニットＮＵ内の各メモリセルＭＣｉの制御ゲートは異なるワード線ＷＬｉに接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ、ワード線ＷＬｉと並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１５】
１ワード線に沿って配列されるメモリセルの集合として定義される１ページが、データ読み出し及び書き込みの単位となる。また、ワード線を共有するＮＡＮＤセルユニットの集合として定義されるブロックがデータ消去の単位となる。通常、図示のように、ビット線ＢＬの方向に複数のブロックＢＬＫｊ（ｊ＝０，１，…）が配置される。
【００１６】
図３は、ページバッファ２を構成するセンスアンプユニットの構成を示している。センスノードＮｓｅｎとビット線ＢＬの間に配置されたＮＭＯＳトランジスタＭＮ１は、ビット線ＢＬのプリチャージ電圧をクランプする働きと、ビット線電圧を増幅するプリセンスアンプとしての働きをする。センスノードＮｓｅｎには、プリチャージ用ＮＭＯＳトランジスタＭＮ２が接続され、また必要に応じて電荷保持用のキャパシタＣが接続される。
【００１７】
センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＭＮ３を介してデータラッチ２１の一方のデータノードＮ１に接続されている。データラッチ２１は、データノードＮ１，Ｎ２の間に逆向きに並列接続されたクロックトインバータＣＩ１，ＣＩ２により構成されている。
【００１８】
データノードＮ１とセンスノードＮｓｅｎの間には、書き込みサイクルの間書き込みデータを記憶し、これを書き込みベリファイの結果に応じて書き戻すための書き戻し回路２２が設けられている。即ちドレインが電源端子Ｖｄｄに接続されたＮＭＯＳトランジスタＭＮ４のゲートがデータ記憶ノードＮＲである。この記憶ノードＮＲとデータラッチ２１のデータノードＮ１の間に、データ転送用ＮＭＯＳトランジスタＭＮ５が配置されている。また記憶ノードＮＲが保持するデータに応じて、センスノードＮｓｅｎに電源電圧Ｖｄｄ又は接地電位Ｖｓｓを書き込みデータとして与えるために、ＮＭＯＳトランジスタＭＮ４とセンスノードＮｓｅｎの間にＮＭＯＳトランジスタＭＮ６が配置されている。
【００１９】
データノードＮ２には、ベリファイチェック回路２３が接続されている。ベリファイチェック回路２３は、書き込みベリファイや消去ベリファイにおいて、ベリファイ読み出し終了後、チェック信号ＣＨＫにより、書き込みや消去が完了したか否かをチェックする回路である。消去ベリファイについては、このベリファイチェック回路２３は、センスアンプにおいてデータノードＮ２が“Ｈ”になっているか否かを検出する。言い換えればベリファイチェック回路２３は、全データノードＮ２のＡＮＤ論理で全センスアンプに共通の信号線ＣＯＭの電位が決まるように構成される。コントローラ５は、この信号線ＣＯＭを監視して、ベリファイ“パス”又は“フェイル”の判定を行うことになる。
【００２０】
図４は、この実施の形態のＮＡＮＤ型フラッシュメモリが二値記憶を行う場合のデータのしきい値分布を示している。しきい値が負の状態がデータ“１”（消去状態）であり、しきい値が正の状態がデータ“０”（狭義の書き込み状態）である。データ“０”書き込みは、選択されたメモリセルの浮遊ゲートにチャネルからＦＮトンネリングにより電子を注入する動作として行われる。
【００２１】
具体的に１ページ分のデータ書き込みは、ビット線から各ＮＡＮＤセルの選択セルのチャネルに書き込みデータ“０”，“１”に対応して、Ｖｓｓ，Ｖｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタＳＧ１のしきい値）を転送し、選択されたワード線に書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）を与えて行われる。このとき、“０”データが与えられたメモリセルでは、浮遊ゲートとチャネル間に大きな電界がかかって、浮遊ゲートに電子が注入される（“０”書き込み）。“１”データが与えられたメモリセルでは、チャネルが容量カップリングにより電位上昇して、浮遊ゲートに電子注入が生じない（書き込み禁止）。
【００２２】
データ書き込みは実際には、書き込みパルス電圧印加動作とその書き込み状態を確認する読み出し動作（書き込みベリファイ）を、１ページ分の書き込みデータが全て書き込まれるまで繰り返すことにより、行われる。
【００２３】
この実施の形態においては、ホストデバイスがスペアブロックとして認識している消去ブロックが確実に消去されていることを確認する動作を含む消去シーケンスを採用する。図５は、この実施の形態による消去シーケンスのフローを示している。
【００２４】
フラッシュメモリは、ホストデバイスから消去コマンドとアドレスを受け取ると、ロウ／カラムアドレスを初期化し（ステップＳ１）、次いでホストデバイスから供給されたアドレスにより選択されたブロックについて消去ベリファイを実行する（ステップＳ２）。消去ベリファイ時のバイアス条件は、一つのＮＡＮＤセルユニットについて示すと、例えば図６のようになる。全てのワード線ＷＬｉに０Ｖを与え、選択ゲート線ＳＧＤ，ＳＧＳにパス電圧Ｖｒｅａｄを与え、共通ソース線ＣＥＬＳＲＣに接地電位Ｖｓｓを与える。ビット線ＢＬは、ある電圧ＶＢＬ（＜Ｖｄｄ）に予めプリチャージしておく。
【００２５】
これにより、各ＮＡＮＤセル内の全てのメモリセルがしきい値負の消去状態（データ“１”状態）にあれば、これらのメモリセルはオンしてチャネル電流が流れ、ビット線ＢＬが放電される。一つでも消去されていないセル（データ“０”状態）があれば、ＮＡＮＤセルユニットは導通せず、わずかのリークはあるがビット線ＢＬはほぼプリチャージ電圧ＶＢＬを保つ。従って各ビット線ＢＬの放電の有無又は程度を検出することにより、各ＮＡＮＤセルユニットが消去されているか否かを判定することができる。具体的にベリファイ判定は、全ビット線に接続されたセンスアンプにおいて、ベリファイ読み出し動作の結果、データノードＮ２が“Ｈ”になったか否かを検出することにより、行われる。
【００２６】
この消去ベリファイ判定ステップＳ２で、ブロック消去が確認された場合、“パス”フラグをチップ外部に出力して、実際の消去サイクルに入ることなく、消去シーケンスを終了する。消去ベリファイ判定が“フェイル”の場合には、消去ストレスの影響を予め緩和する処置として予備書き込みを行った後に、消去サイクルを実行する。具体的に、ロウ／カラムアドレスを初期化し（ステップＳ３）、先頭ページの予備書き込みを行い（ステップＳ５）、ページアドレスをインクリメントして（ステップＳ６）、次のページの予備書き込みを行う、という書き込み動作を繰り返す。この予備書き込みサイクルでは、書き込み状態を確認するベリファイ読み出し（書き込みベリファイ）を行わない例を示しているが、書き込みベリファイを行うようにしてもよい。そして、ステップＳ４でブロックの最終ページアドレスまでの書き込み完了（ＡＥＮＤ＝“Ｈ”）が確認されたら、次に消去サイクルに入る。
【００２７】
即ち、ロウ／カラムアドレスを初期化し（ステップＳ７）、選択ブロックについて、再度消去ベリファイを実行する（ステップＳ８）。この消去ベリファイ動作は、先のステップＳ２でのそれと基本的に同じである。ベリファイ判定が“フェイル”の場合、その選択ブロックについて消去動作を行い（ステップＳ９）、再度消去ベリファイを行う（ステップＳ８）。
【００２８】
消去動作のバイアス条件は、例えば図７のようになる。選択ブロックの全ワード線を０Ｖとし、選択ゲート線ＳＧＤ，ＳＧＳ、ビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣをフローティングとして、セルアレイが形成されたｐ型ウェルの端子ＣＰＷＥＬＬに消去電圧Ｖｅｒａ（例えば２０Ｖ）を与える。これにより、ブロック内の全メモリセルで浮遊ゲートの電子がチャネルに放出される。消去ベリファイ判定がパスすると、以上の消去動作を終了する。
【００２９】
図８は、図３に示すセンスユニットに着目して、上述のステップＳ２及びＳ８での消去ベリファイ読み出し動作のタイミング図を示している。タイミングｔ０で、ゲートノードＣＬＡＭＰにＶＢＬ＋Ｖｔｈ（ＶｔｈはＮＭＯＳトランジスタのしきい値）を与えて、クランプ用トランジスタＭＮ１をオンにすると共に、ゲートノードＰＲＥにＶｄｄ＋Ｖｔｈを与えてプリチャージ用トランジスタＭＮ２をオンにする。ＶＢＬは、電源電圧Ｖｄｄより低い値とする。これにより、ビット線ＢＬは、ＶＢＬに、センスノードＮｓｅｎはＶｄｄにプリチャージされる。
【００３０】
タイミングｔ１でクランプ用トランジスタＭＮ１をオフにし、またセンスアンプ活性化信号を、ＳＥＮ＝ＬＡＴ＝“Ｌ”としてデータラッチ２１を非活性にした後、タイミングｔ２でプリチャージトランジスタＭＮ２をオフにすると共に、選択ブロックのビット線側選択ゲート線ＳＧＤに“Ｈ”レベル＝Ｖｒｅａｄを与える。選択ブロックのソース線側選択ゲート線ＳＧＳは、それ以前に“Ｈ”レベルが与えられ、また全ワード線ＷＬに０Ｖが与えられている。これにより、ビット線ＢＬは、データに応じて放電が開始される。即ち、ＮＡＮＤセルユニットの全メモリセルが消去れていれば、ビット線ＢＬは放電され（破線）、一つでも消去されていないセルがあれば、放電されない（実線）。図８では、ビット線が放電される場合と放電されない場合の典型的な２例の放電カーブのみを示しているが、実際には、ＮＡＮＤセルユニット内のセルのしきい値状態に応じて、ビット毎に異なる種々の放電カーブを描くことになる。
【００３１】
一定の待ち時間の後、タイミングｔ３でゲートノードＢＬＣに“Ｈ”レベルを与えて、転送トランジスタＭＮ３をオンにし、少し遅れてタイミングｔ４で、クランプトランジスタＭＮ１のゲートＣＬＡＭＰにセンス用電圧Ｖｓｅｎ＋Ｖｔｈを与える。Ｖｓｅｎは、このタイミングでのビット線の“Ｈ”レベル（未消去）と“Ｌ”レベル（消去）の間に設定される。
【００３２】
ＮＡＮＤセルユニット内の全メモリセルが消去されてビット線電圧が低下している場合には、クランプ用トランジスタＮＮ１はオンして、センスノードＮｓｅｎ及びデータノードＮ１の電荷はビット線ＢＬ側に転送される。通常、ビット線ＢＬの容量はセンスノードＮｓｅｎやデータノードＮ１のそれより十分大きく、この電荷分配によりノードＮｓｅｎ，Ｎ１はほぼビット線電圧レベルまで引き下げられる。ビット線が放電されていない場合には、クランプ用トランジスタＮＮ１はオフであり、従ってセンスノードＮｓｅｎ及びデータノードＮ１は、“Ｈ”レベルを保つ。
【００３３】
そして、クランプ用トランジスタＭＮ１をオフにした後、タイミングｔ５，ｔ６で順次活性化信号ＳＥＮ，ＬＡＴを“Ｈ”にする。これにより、全メモリセルが消去されている場合には、ノードＮ１，Ｎ２がそれぞれ“Ｌ”＝Ｖｓｓ，“Ｈ”＝Ｖｄｄの状態にラッチされる。未消去セルがある場合には、逆データがラッチされる。前述のように、ベリファイ判定は、ベリファイチェック回路２３によって、全てのセンスアンプのデータノードＮ２が“Ｈ”であることが検知されれば、“パス”となる。
【００３４】
以上のようにこの実施の形態によると、フラッシュメモリは、消去コマンドを受け取ったときに最初に消去ベリファイを行い、既に消去状態にあるブロックについては、予備書き込みや消去を実行することなく、消去シーケンスを終了する。従って、ホストデバイスは、スペアブロックが実際に消去状態にあるか否かをチェックすることなく、消去コマンドを発行することができる。以上により、既に消去されているスペアブロックに対して、長時間を要する読み出しや消去サイクルを実行するという無駄を省くことができる。特にＮＡＮＤ型フラッシュメモリは、消去ベリファイ読み出しを、通常の読み出しとは異なり、ブロック単位で短時間に行うことができる。従って、この発明のメリットは大きい。
【００３５】
上記実施の形態では、消去ベリファイの手法として、プリチャージしたビット線のＮＡＮＤセルユニットによる放電の有無（又は大小）を検出する方法を利用したが、ビット線の充電の有無（又は大小）を検出する方法も用いることができる。具体的に、ビット線ＢＬを０Ｖにプリチャージし、全ワード線ＷＬに０Ｖを与え、共通ソース線ＣＥＬＳＲＣにＶｄｄ、選択ゲート線ＳＧＤ，ＳＧＳにパス電圧Ｖｒｅａｄを与えて、共通ソース線ＣＥＬＳＲＣからビット線ＢＬに向けてセル電流を流す。ＮＡＮＤセルユニットが、その中のメモリセルのしきい値上限値がＶｔ（負）の状態に消去されていれば、ビット線ＢＬは│Ｖｔ│まで充電される。しきい値が０Ｖ以上の未消去セルがあれば、セル電流が流れず、ビット線ＢＬは０Ｖを保つ。このビット線ＢＬの充電を検出することにより、消去ベリファイができる。
【００３６】
［実施の形態２］
上記実施の形態では、図５に示す動作フローにおいて、ステップＳ２の消去ベリファイと、ステップＳ８の消去ベリファイとを、同じベリファイ判定条件としている。しかし、メモリセルの消去しきい値は、消去直後には十分大きな負の値であっても、その後の読み出しや書き込み時の非選択セルへのストレスによりしきい値が正方向に変化する。また、最初の消去ベリファイステップＳ２ではパスとなっても、２回目の消去ベリファイステップＳ８では、温度や電圧条件の変化によりパスしないというケースも考えられる。従って、これら２回の消去ベリファイステップＳ２，Ｓ８でのベリファイ判定条件を異ならせることも有効である。
【００３７】
そのための一つの方法は、ベリファイ読み出し時のメモリセルのバイアス条件を異ならせることである。例えば、図９は、最初の消去ベリファイステップＳ２において、ワード線に０．５Ｖを与え、２回目の消去ベリファイステップＳ８では、０Ｖを与える例を示している。即ち、１回目のベリファイ判定の条件を２回目より緩くしている。
【００３８】
もう一つの方法は、ベリファイ読み出し時のデータセンスタイミングを異ならせることである。図８に示したように、タイミングｔ２−ｔ４のビット線放電時間により、ベリファイ読み出し時のデータ“０”（未消去），データ“１”（消去）のマージンが決まる。従って、２回の消去ベリファイステップＳ２とＳ８とでデータセンスタイミングｔ４を異ならせることにより、それらのベリファイ判定条件が異なる。
【００３９】
図１０は、ビット線ＢＬの放電波形とセンスノードＮｓｅｎの電圧波形を取り出して、２回の消去ベリファイステップＳ２とＳ８のデータセンスタイミングを異ならせた例を示している。最初のベリファイ読み出しでは、ビット線放電時間をＴ１＝ｔ４ｂ−ｔ２とし、２回目のベリファイ読み出しでは、ビット線放電時間をＴ２＝ｔ４ａ−ｔ２とする。
【００４０】
タイミングｔ４ａ又はｔ４ｂでクランプ用トランジスタＭＮ１をオンにすることで、電荷分配によるビット線データ増幅が行われる。センス用電圧Ｖｓｅｎを一定とすれば、消去状態（データ“１”）と判定するためのセンスマージンを比較すると、タイミングｔ４ａでデータセンスした場合の方が、タイミングｔ４ｂでデータセンスした場合より小さい。従って、１回目のベリファイ判定の条件を２回目より緩くしたことになる。
【００４１】
更に、第３の方法として、２回の消去ベリファイステップでのセンスアンプ感度を異ならせることも有効である。具体的には、クランプ用トランジスタＭＮ１のゲートＣＬＡＭＰに与えるセンス用電圧Ｖｓｅｎを２回の消去ベリファイステップＳ２，Ｓ８で異ならせる。図１０から容易に理解されるように、これによっても、２回のベリファイ判定条件を異ならせることができる。
【００４２】
［実施の形態３］
実施の形態１のフラッシュメモリでは、消去コマンドを受けたときに、図５で説明した一連のシーケンスが実行されるようにしている。これに対して、消去コマンドとは別に、消去ベリファイ動作のみを行うコマンドを用意して、図５の消去ベリファイステップＳ２を独立させてもよい。その場合、消去ベリファイ動作の“パス／フェイル”フラグをチップ外部に出力すれば、続いてブロック消去を行うか否かを選択することができる。
【００４３】
［実施の形態４］
ＮＡＮＤ型フラッシュメモリは、ＦＮトンネリング電流を利用してデータ消去を行うため、消去のための消費電力が小さくて済むという特長を持つ。従って、複数ブロックを同時に消去することも可能である。そして複数ブロックの一括消去を行う場合にも、この発明は有効である。但し、消去ベリファイは、ブロック単位で行うことが必要である。
【００４４】
［実施の形態５］
ここまでの実施の形態は、ＮＡＮＤ型フラッシュメモリについて説明したが、この発明はＮＯＲ型フラッシュメモリにも適用することができる。図１１〜図１３は、ＮＯＲ型フラッシュメモリでの各動作モードのバイアス関係の例を示している。
【００４５】
読み出し時は、図１１に示すように、選択ワード線ＷＬ０に５Ｖを与え、非選択ワード線ＷＬ１及びソース線ＳＬには０Ｖを与え、ビット線ＢＬに１Ｖを与える。これにより、選択ワード線ＷＬ０に沿った複数のメモリセル（１ページ）のデータを読み出すことができる。
【００４６】
書き込み時は、図１２に示すように、選択ワード線ＷＬ０に１０Ｖを与え、非選択ワード線ＷＬ１及びソース線ＳＬには０Ｖを与え、ビット線ＢＬにはデータに応じて５Ｖ又は０Ｖを与える。これにより、選択ワード線ＷＬ０に沿った複数のメモリセルのうち、ビット線ＢＬに５Ｖが与えられたセルでは、大きなチャネル電流が流れて、インパクトイオン化により生成された電子が浮遊ゲートに注入される。
【００４７】
消去は、ブロック単位で行うことができる。図１３に示すように、ビット線ＢＬをオープンとして、選択ブロックのワード線に−１０Ｖ、ソース線ＳＬに１０Ｖを与える。これにより、選択ブロック内のメモリセルでは、浮遊ゲートの電子がソース拡散層側に放出され、データ消去される。
【００４８】
ＮＯＲ型フラッシュメモリでは、書き込みベリファイや消去ベリファイにおける読み出しも、基本的に図１１と同様にページ単位となる。即ち、ＮＡＮＤ型フラッシュメモリのように、一度の読み出し動作でブロックの消去ベリファイを行うことはできない。従って、実施の形態１−４をＮＯＲ型フラッシュメモリに適用することは可能であるが、例えば、図５に示すステップＳ２の消去ベリファイは、選択ブロック内の複数ページについて繰り返すことが必要になる。
【００４９】
具体的に、図１４は、ＮＯＲ型フラッシュメモリに実施の形態１と同様の消去シーケンスを適用した実施の形態の動作フローを示している。フラッシュメモリは、ホストデバイスから消去コマンドを受け取ると、ロウ／カラムアドレスを初期化し（ステップＳ１１）、次いでホストデバイスから供給されたアドレスにより選択されたブロックについて、ページ毎に消去ベリファイを実行する（ステップＳ１３）。消去ベリファイ結果が“パス”したら、アドレスをカウントアップして（ステップＳ１４）、最終アドレスになったか（ＡＥＮＤ＝“Ｈ”）否かを判定して（ステップＳ１２）、以下同様にブロック内の消去ベリファイを繰り返す。“フェイル”することなく最終アドレスまで消去ベリファイが終了したら、ブロック消去が確認されたことになり、“パス”フラグをチップ外部に出力して、実際の消去サイクルに入ることなく、消去動作フローを終了する。
【００５０】
消去ベリファイステップＳ１３で“フェイル”の判定が出た場合には、消去ストレスの影響を予め緩和する処置として予備書き込みを行った後に、消去サイクルを実行する。即ち、ロウ／カラムアドレスを初期化し（ステップＳ１５）、先頭ページの予備書き込みを行い（ステップＳ１７）、ページアドレスをカウントアップして（ステップＳ１８）、次のページの予備書き込みを行う、という書き込み動作を繰り返す。この予備書き込みサイクルでは、書き込み状態を確認するベリファイ読み出し（書き込みベリファイ）を行わない例を示しているが、書き込みベリファイを行うようにしてもよい。そして、ステップＳ１６でブロックの最終ページアドレスまでの書き込み完了（ＡＥＮＤ＝“Ｈ”）が確認されたら、次に消去サイクルに入る。
【００５１】
即ち、ロウ／カラムアドレスを初期化し（ステップＳ１９）、選択ブロックについて、再度消去ベリファイを実行する。消去ベリファイステップＳ２０−Ｓ２３は、先のステップＳ１２−Ｓ１４でのそれと基本的に同じであり、ページ単位で行う。あるページでベリファイ判定が“フェイル”の場合、選択ブロックについて一括消去動作を行い（ステップＳ２２）、再度同じページの消去ベリファイを行う（ステップＳ２１）。最終ページまでの消去ベリファイが終わると、以上の消去動作を終了する。
【００５２】
［実施の形態６］
次に、上記各実施の形態による不揮発性半導体記憶装置或いはメモリシステムを搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。
【００５３】
図１５は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明した不揮発性半導体装置或いはメモリシステムが集積化され封止されたＩＣパッケージＰＫ１を有する。
【００５４】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
【００５５】
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【００５６】
図１６は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００５７】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００５８】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００５９】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。
【００６０】
記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００６１】
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
【００６２】
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
【００６３】
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【００６４】
以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１７Ａ−１７Ｊに示すような他の各種電子機器に適用することができる。即ち、図１７Ａに示すビデオカメラ、図１７Ｂに示すテレビジョン、図１７Ｃに示すオーディオ機器、図１７Ｄに示すゲーム機器、図１７Ｅに示す電子楽器、図１７Ｆに示す携帯電話、図１７Ｇに示すパーソナルコンピュータ、図１７Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１７Ｉに示すヴォイスレコーダ、図１７Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【図面の簡単な説明】
【００６５】
【図１】この発明の実施の形態によるフラッシュメモリのブロック構成を示す図である。
【図２】同フラッシュメモリのセルアレイ構成を示す図である。
【図３】同フラッシュメモリのページバッファの構成を示す図である。
【図４】同フラッシュメモリのデータしきい値分布を示す図である。
【図５】同フラッシュメモリの消去動作のフローを示す図である。
【図６】同フラッシュメモリのベリファイ読み出し時のバイアス条件を示す図である。
【図７】同フラッシュメモリの消去時のバイアス条件を示す図である。
【図８】同フラッシュメモリのセンスアンプ回路に着目して消去ベリファイ動作の動作波形を示す図である。
【図９】他の実施の形態における２回の消去ベリファイ時のバイアス条件を示す図である。
【図１０】他の実施の形態による２回の消去ベリファイ時のデータセンス条件を説明するための波形図である。
【図１１】ＮＯＲ型フラッシュメモリの読み出し時のバイアス条件を示す図である。
【図１２】ＮＯＲ型フラッシュメモリの書き込み時のバイアス条件を示す図である。
【図１３】ＮＯＲ型フラッシュメモリの消去時のバイアス条件を示す図である。
【図１４】ＮＯＲ型フラッシュメモリにこの発明を適用した実施の形態の消去動作フローを示す図である。
【図１５】ディジタルスチルカメラに適用した実施の形態を示す図である。
【図１６】同ディジタルスチルカメラの内部構成を示す図である。
【図１７Ａ】ビデオカメラに適用した実施の形態を示す図である。
【図１７Ｂ】テレビジョンに適用した実施の形態を示す図である。
【図１７Ｃ】オーディオ機器に適用した実施の形態を示す図である。
【図１７Ｄ】ゲーム機器に適用した実施の形態を示す図である。
【図１７Ｅ】電子楽器に適用した実施の形態を示す図である。
【図１７Ｆ】携帯電話に適用した実施の形態を示す図である。
【図１７Ｇ】パーソナルコンピュータに適用した実施の形態を示す図である。
【図１７Ｈ】パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。
【図１７Ｉ】ヴォイスレコーダに適用した実施の形態を示す図である。
【図１７Ｊ】ＰＣカードに適用した実施の形態を示す図である。
【符号の説明】
【００６６】
１…セルアレイ、２…センスアンプ回路（ページバッファ）、３…ロウデコーダ、４…Ｉ／Ｏバッファ、５…コントローラ、６…高電圧発生回路、ＭＣ０−ＭＣ１５…メモリセル、ＳＧ１，ＳＧ２…選択ゲートトランジスタ、ＮＵ…ＮＡＮＤセルユニット、ＷＬ０−ＷＬ１５…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬ０−ＢＬｎ−１…ビット線、ＣＥＬＳＲＣ…共通ソース線、ＢＬＫｊ…ブロック、ＭＮ１…クランプ用ＮＭＯＳトランジスタ、ＭＮ２…プリチャージ用ＮＭＯＳトランジスタ、ＭＮ３…転送用ＮＭＯＳトランジスタ、２１…データラッチ、２２…書き戻し回路、２３…ベリファイチェック回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１７Ｆ】
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【図１７Ｇ】
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【図１７Ｈ】
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【図１７Ｉ】
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【図１７Ｊ】
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