(57)【要約】【課題】  良好な冷却特性と高速なデバイス特性とを備えた半導体コンポーネント及びその製造方法を提供する。【解決手段】  シリコン基板１の裏面及び表面にシリコン酸化膜２，３を形成し、表面のシリコン酸化膜３にエッチングによる冷却媒体の流路となる溝４を形成して支持基板５を構成し、シリコン部７に溶融接合の際に必要とする厚さの絶縁膜８を形成した素子基板６を、前記支持基板５の溝を形成したシリコン酸化膜３を介して該支持基板５に溶融接合し、素子基板のシリコン部７にＮＭＯＳＦＥＴ９やＰＭＯＳＦＥＴ10などの半導体デバイスを形成して半導体コンポーネントを構成する。【選択図】        図５
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【特許請求の範囲】
【請求項１】
半導体集積回路を含む素子基板と、該素子基板に絶縁体を介して貼り合わされ、該絶縁体の一部に形成された冷却媒体用の流路を含む支持基板とからなることを特徴とする半導体コンポーネント。
【請求項２】
前記流路は、前記支持基板中に延在する形態で形成されていることを特徴とする請求項１に係る半導体コンポーネント。
【請求項３】
前記流路は、前記支持基板と電気的に導通していることを特徴とする請求項１又は２に係る半導体コンポーネント。
【請求項４】
前記冷却媒体は、気体あるいは絶縁性の液体であることを特徴とする請求項１〜３のいずれか１項に係る半導体コンポーネント。
【請求項５】
前記冷却媒体は、前記支持基板の側方より流入もしくは流出されることを特徴とする請求項１〜４のいずれか１項に係る半導体コンポーネント。
【請求項６】
前記冷却媒体は、前記支持基板の下面より流入もしくは流出されることを特徴とする請求項１〜４のいずれか１項に係る半導体コンポーネント。
【請求項７】
前記支持基板は、単結晶シリコンであることを特徴とする請求項１〜６のいずれか１項に係る半導体コンポーネント。
【請求項８】
前記絶縁体は、シリコン酸化膜であることを特徴とする請求項１〜７のいずれか１項に係る半導体コンポーネント。
【請求項９】
前記素子基板は、単結晶シリコンからなり、前記支持基板と対向する面に絶縁膜が形成されていることを特徴とする請求項１〜８のいずれか１項に係る半導体コンポーネント。
【請求項１０】
前記絶縁膜は、前記単結晶シリコン素子基板の熱酸化により形成されたシリコン酸化膜であることを特徴とする請求項９に係る半導体コンポーネント。
【請求項１１】
前記素子基板の厚さの最大値は、前記半導体集積回路を構成する半導体デバイスの活性領域の厚さの２倍以下であることを特徴とする請求項１〜10のいずれか１項に係る半導体コンポーネント。
【請求項１２】
前記素子基板の厚さの最小値は、前記半導体集積回路を構成する半導体デバイスのソース・ドレインの拡散層深さであることを特徴とする請求項１〜11のいずれか１項に係る半導体コンポーネント。
【請求項１３】
請求項１〜12のいずれか１項に係る半導体コンポーネントの製造方法において、前記半導体集積回路は、素子基板と支持基板とを貼り合わせた後に形成されることを特徴とする半導体コンポーネントの製造方法。
【請求項１４】
請求項１〜12のいずれか１項に係る半導体コンポーネントの製造方法において、前記半導体集積回路は、素子基板と支持基板とを貼り合わせる前に形成されることを特徴とする半導体コンポーネントの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路を備えた半導体コンポーネントに関し、特に気体もしくは流体による冷却構造を有する半導体コンポーネント及びその製造方法に関する。
【背景技術】
【０００２】
半導体チップの冷却に関する従来の構成例としては、特開平５−２５１６０１号公報には次のような構成のものが開示されている。図10は、上記公報開示の半導体基板の構成を示す図である。図10において、101 は流路となる溝102 が形成された冷却基板となるシリコン（１１０）基板、103 はカバーになると共に素子基板となるシリコン基板であり、シリコン基板101 と103 が貼り合わされ一体化されて、半導体基板104 を構成している。
【０００３】
次に、図11に示すフローチャートを参照して、この構成の半導体基板の製作プロセスの一例について説明する。冷却媒体が流れる流路となる溝をシリコン（１１０）基板101 に形成するため、まず、シリコン（１１０）基板101 を酸化する（ステップａ）。次に、両面露光装置などを用いてシリコン基板（ウェハ）両面に位置合わせ用マークを形成する（ステップｂ）。次に、一旦酸化膜を剥離して（ステップｃ）、もう一度酸化を行いエッチング用のマスク層を形成する（ステップｄ）。次に、シリコン酸化膜に冷却媒体が流れる溝のパターニングを行う（ステップｅ）。溝の幅、形状、全体の大きさなどは、後で形成する集積回路の大きさなどに応じて変えることができる。パターニング後に異方性エッチングを施し、流路となる溝を形成する（ステップｆ）。
【０００４】
ここで、図12及び図13に、溝102 を形成したシリコン基板（ウェハ）101 の構成例の平面図、及びそのＡ−Ａ線に沿った断面図を示す。溝102 の形成には、〈１１０〉方向をエッチングするので、他方向より〈１１０〉方向のエッチ・レートが大きい異方性エッチャントを選んだ方が、溝幅の広がりが少ない溝の形成が行える。例えば、水酸化カリウム（ＫＯＨ）水溶液は、シリコン酸化膜を比較的容易に溶かすので、ステップｄで形成する酸化膜（マスク層）は、充分な厚さにする必要がある。
【０００５】
一方、カバーとなるシリコン基板103 に対しては、図11のフローチャートに示すように、まず酸化を行い（ステップａ１）、必要に応じてシリコン基板（ウェハ）片面又は両面に位置合わせ用マークを形成する（ステップｂ１）。最後に溝を形成したシリコン基板（ウェハ）に対し、必要な前処理を施すと共に必要に応じて位置合わせを行って、直接接着剤で貼り合わせ一体化することにより、半導体基板を完成させる（ステップｇ）。直接接着技術としては、例えば応用物理学会誌、第５６巻第３号（1987）pp.373〜376 に開示されているシリコン・ウェハを貼り合わせる技術等が適用できるが、貼り合わせの方法は、この技術に限らない。
【０００６】
貼り合わせた基板には、ウェハ径の縮小などの形状加工や研磨などを施す（ステップｈ）。この貼り合わせ半導体基板（ウェハ）には、内部に流路が形成されているが、外見は通常のウェハと全く変わりはなく、通常の半導体プロセスを行うことができる。貼り合わせ半導体基板（ウェハ）の所定の位置に、目的とする集積回路を形成する（ステップｉ）。回路形成後は、裏面にパターニング、異方性エッチングを行って流入、流出口の形成を行う（ステップｊ）。
【特許文献１】特開平５−２５１６０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記公報開示の従来例においては、溝が形成された冷却基板は、半導体デバイス（集積回路）を形成する素子基板と、接合用の薄いシリコン酸化膜を挟んで貼り合わせる構造となるので、素子基板に半導体デバイスを形成した場合、冷却基板において溝が構成されていない部分との間で大きな結合容量を生じる場合があり、この結合容量はデバイス動作の高速化の障害になる。更に、上記公報には、冷却方法に関連した素子基板の加工方法については、開示がなされていない。また、上記従来例では、シリコン基板のウェット異方性エッチングにより溝を形成するようにしているので、シリコン基板（ウェハ）上において一方向（図12では上下方向）にしか、寸法制御性よく溝を形成できないという問題点がある。
【０００８】
本発明は、上記従来例の問題点を解消するためになされたもので、良好なる冷却特性を具備し、且つ、高速なデバイス特性と自由自在な高精度加工制御性及び安定した製造方法を適用できる半導体コンポーネント及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、請求項１に係る発明は、半導体集積回路を含む素子基板と、該素子基板に絶縁体を介して貼り合わされ、該絶縁体の一部に形成された冷却媒体用の流路を含む支持基板とで半導体コンポーネントを構成するものである。
【００１０】
請求項２に係る発明は、請求項１に係る半導体コンポーネントにおいて、前記流路は、前記支持基板中に延在する形態で形成されていることを特徴とするものである。
【００１１】
請求項３に係る発明は、請求項１又は２に係る半導体コンポーネントにおいて、前記流路は、前記支持基板と電気的に導通していることを特徴とするものである。
【００１２】
請求項４に係る発明は、請求項１〜３のいずれか１項に係る半導体コンポーネントにおいて、前記冷却媒体は、気体あるいは絶縁性の液体であることを特徴とするものである。
【００１３】
請求項５に係る発明は、請求項１〜４のいずれか１項に係る半導体コンポーネントにおいて、前記冷却媒体は、前記支持基板の側方より流入もしくは流出されることを特徴とするものである。
【００１４】
請求項６に係る発明は、請求項１〜４のいずれか１項に係る半導体コンポーネントにおいて、前記冷却媒体は、前記支持基板の下面より流入もしくは流出されることを特徴とするものである。
【００１５】
請求項７に係る発明は、請求項１〜６のいずれか１項に係る半導体コンポーネントにおいて、前記支持基板は、単結晶シリコンであることを特徴とするものである。
【００１６】
請求項８に係る発明は、請求項１〜７のいずれか１項に係る半導体コンポーネントにおいて、前記絶縁体は、シリコン酸化膜であることを特徴とするものである。
【００１７】
請求項９に係る発明は、請求項１〜８のいずれか１項に係る半導体コンポーネントにおいて、前記素子基板は、単結晶シリコンからなり、前記支持基板と対向する面に絶縁膜が形成されていることを特徴とするものである。
【００１８】
請求項10に係る発明は、請求項９に係る半導体コンポーネントにおいて、前記絶縁膜は、前記単結晶シリコン素子基板の熱酸化により形成されたシリコン酸化膜であることを特徴とするものである。
【００１９】
請求項11に係る発明は、請求項１〜10のいずれか１項に係る半導体コンポーネントにおいて、前記素子基板の厚さの最大値は、前記半導体集積回路を構成する半導体デバイスの活性領域の厚さの２倍以下であることを特徴とするものである。
【００２０】
請求項12に係る発明は、請求項１〜11のいずれか１項に係る半導体コンポーネントにおいて、前記素子基板の厚さの最小値は、前記半導体集積回路を構成する半導体デバイスのソース・ドレインの拡散層深さであることを特徴とするものである。
【００２１】
請求項13に係る発明は、請求項１〜12のいずれか１項に係る半導体コンポーネントの製造方法において、前記半導体集積回路は、素子基板と支持基板とを貼り合わせた後に形成されることを特徴とするものである。
【００２２】
請求項14に係る発明は、請求項１〜12のいずれか１項に係る半導体コンポーネントの製造方法において、前記半導体集積回路は、素子基板と支持基板とを貼り合わせる前に形成されることを特徴とするものである。
【発明の効果】
【００２３】
請求項１に係る半導体コンポーネントのように構成することにより、素子基板直下の流路を流れる冷却媒体により効率的に素子基板は冷却される。また、素子基板と支持基板の貼り合わせ面には絶縁体が存在するため、素子寄生容量が小さくなり、素子の高速動作が実現される。また請求項２に係る半導体コンポーネントのように構成することにより、冷却媒体が流れる流路の断面積が増大するため、媒体流量が増加し、冷却効率が増大する。また請求項３に係る半導体コンポーネントのように構成することにより、冷却媒体が流路を流れる際、界面摩擦により静電気が発生し冷却媒体がチャージアップしても、支持基板に電荷を流すことにより放電できるため、素子基板に形成された半導体デバイスの動作に悪影響を及ぼすことが防げる。また請求項４に係る半導体コンポーネントのように構成することにより、冷却媒体が絶縁体であるため、更に素子基板と支持基板間の素子寄生容量が小さくなり、素子の高速動作が実現される。また請求項５に係る半導体コンポーネントのように構成することにより、半導体コンポーネントの薄型化が実現できる。
【００２４】
また請求項６に係る半導体コンポーネントのように構成することにより、半導体コンポーネントの小型化が実現できる。また請求項７に係る半導体コンポーネントのように構成することにより、支持基板は、周知の半導体・マイクロマシン製法により作成可能となり、高精度で歩留まりのよい支持基板が実現できる。また請求項８に係る半導体コンポーネントのように構成することにより、安定した製法で実現性よく絶縁体が構成でき、またシリコン酸化膜はよく特性が抑えられた材料であるため、コンポーネントへの影響が事前に高精度で把握される。また請求項９及び10に係る半導体コンポーネントのように構成することにより、素子基板と絶縁膜の界面が、界面準位が少ないシリコン／熱シリコン酸化膜構成となるため、素子基板中に作成された半導体集積回路の半導体デバイスの安定的な動作が実現可能になる。また請求項11に係る半導体コンポーネントのように構成することにより、素子基板の厚さが薄くなるため、素子基板の冷却効率が向上する。また請求項12に係る半導体コンポーネントのように構成することにより、素子基板の厚さが極限まで薄くなるため、素子基板の冷却効率が更に向上する。
【００２５】
また請求項13に係る半導体コンポーネントの製造方法によれば、コンポーネント全体が半導体・マイクロマシン製造の、実装工程以前の前工程で作成されるため、高精度な製法でコンポーネントが作成され、その結果、安定的に集積回路が作成される。また請求項14に係る半導体コンポーネントの製造方法によれば、素子基板が支持基板と独立で作成されるため、さまざまな両基板の選択が可能となり、実現できるコンポーネントの種類が増大する。
【発明を実施するための最良の形態】
【００２６】
次に、発明を実施するための最良の形態について説明する。
【実施例１】
【００２７】
本実施例は、冷却媒体が流体もしくは液体である場合に対応する。図１は冷却基板となる半導体よりなる支持基板の断面図であり、ここではシリコン基板で構成されている例について説明する。図１において、１はシリコン基板、２及び３はそれぞれシリコン基板１の裏面及び表面（半導体デバイスが形成される素子基板と貼り合わせる側）に形成されたシリコン酸化膜である。ここで、シリコン酸化膜２及び３は、多結晶シリコン堆積工程と該多結晶シリコンを酸化する工程の２つの工程を繰り返す手法、あるいは低圧化学気相堆積（ＬＰＣＶＤ）法などにより、好適には20μｍ前後の厚さで形成する。
【００２８】
次に、半導体製造工程で周知のホトリソグラフィー法と酸化膜のエッチング法を用いて、冷却媒体の流路となる溝４をシリコン酸化膜３に形成して冷却基板となる支持基板５を構成する。シリコン酸化膜３のエッチングには、ＨＦなどを用いたウェットエッチング法や、ＣＦ４系のガスを用いたドライエッチング法を用いる。この溝４を表面側から見た態様を図２に示す。図２は一つの半導体チップよりも小さな領域をイメージしており、上記手法により、この領域内に縦横あるいは斜めの所望の方向・領域に、高精度で溝４が形成できる。
【００２９】
ここで、流路となる溝４をシリコン基板１の表面１ａが現れるように、シリコン酸化膜３を剥ぎ取った状態で形成することにより、冷却媒体用の流路（溝４）とシリコン基板１とを電気的に導通させることになる。したがって、支持基板であるシリコン基板１を接地することにより、冷却媒体が流路を流れる際に、流体／固体界面の摩擦などにより静電気が発生し冷却媒体がチャージアップする現象を避けることができる。つまり、流路（溝４）とシリコン基板１とを電気的に導通させることにより、冷却媒体にチャージアップした電荷をシリコン基板１に放電して、後述する素子基板に形成された半導体デバイスの動作に、悪影響を及ぼさないようにすることを可能とするものである。
【００３０】
一方、支持基板（シリコン基板）と冷却媒体を介在しての素子基板との電気的な短絡を極力避けたい場合は、シリコン酸化膜３のエッチングに際して、アンダーエッチ状態で止めることなどにより、薄くシリコン酸化膜３をシリコン基板１の表面１ａ上に残しておく。勿論、冷却媒体が良好な絶縁性を有する場合や気体で冷却する場合は、上記薄いシリコン酸化膜を形成することは必須ではなくなる。
【００３１】
なお、冷却媒体としては、フロン系の液体で、しかも環境破壊に触れない液体、あるいは高純度純水など、冷蔵庫やエアコンなど熱交換装置に使用される各種液体が候補に挙げられる。一方、冷却媒体が気体の場合は、空気や窒素ガスやヘリウムやアルゴンガスなどの気体が例として挙げられる。
【００３２】
ここで、シリコン基板（支持基板）のシリコン酸化膜による反りに関して考察する。円形ウェハでの支持基板の反りを表す厳密式は、次式（１）で与えられる。
基板反り量＝３r2σｄ（１−νA ）（１＋ｔ＋４ｅｔ）
／｛ＥA Ｄ2 （１＋３ｔ＋５ｅｔ）｝  ・・・・・・・・・・・・（１）
ここで、
ｅ＝ＥB ／（１−νB ）・（１−νA ）／ＥA 
ｔ＝ｄ／Ｄ
ｒ：基板の半径、  σ：界面に作用する応力、  ｄ：膜の厚さ、
νA ：基板材料のポアソン比、  νB ：膜のポアソン比、
ＥA ：基板材料のヤング率、  ＥB ：膜のヤング率、  Ｄ：基板の厚さ
である。
【００３３】
上記（１）式で、ｄ≪Ｄとすると、ｔ→０となる。つまりシリコン酸化膜２あるいはシリコン酸化膜３の厚さがシリコン基板１の厚さに対して薄い場合は、以下の近似式（２）が成り立つ。
基板反り量＝３×ｄ×（１−νA ）×r2×σ／（ＥA ×Ｄ2 ）  ・・・・・・・（２）
つまり（２）式より、シリコン酸化膜に起因する応力は、その酸化膜の厚さに比例することになる。具体的には、図１に示すように、裏面のシリコン酸化膜２は全面に形成され、一方、表面のシリコン酸化膜３は溝４の部分が除去される結果、シリコン酸化膜の応力は裏面の方が大きくなるが、この場合、溝４の部分の面積を全体の面積で割った比だけ、裏面のシリコン酸化膜２の厚さを表面のシリコン酸化膜３の厚さより薄くしておけば、ほぼ表面のシリコン酸化膜３と裏面のシリコン酸化膜２の応力が釣り合う結果、シリコン基板１の反りは防止されることになる。
【００３４】
続いて、図３に示すように、支持基板５と素子基板６を、溶融接合などにより接合する。素子基板６は、シリコン部７と、溶融接合の際に必要となる１μｍ程度の厚さを有する絶縁膜８よりなる。絶縁膜８は、支持基板５のシリコン基板１と素子基板６のシリコン部７との間での、電気的な短絡を防止する役割も果たす。ここで、素子基板６の絶縁膜８としては酸化膜あるいは窒化膜などがあるが、シリコン部７の熱酸化により形成されるシリコン酸化膜が好ましい。これは、素子基板６のシリコン部７と絶縁膜８の界面が、界面準位が少ないシリコン／熱シリコン酸化膜構成となるため、素子基板６中に作成された半導体デバイスの安定的な動作が実現可能になるからである。
【００３５】
支持基板５と素子基板６の接合プロセスにおいて、溝４が完全に外部の雰囲気と遮断される場合は、両基板５，６の間に閉じ込められた気体の膨張により、後の素子製造工程における熱印加などで、各基板５，６に圧力がかかり、この圧力に起因して各基板５，６の反りが発生することがある。そこで、素子製造工程の最大加熱温度をＴ℃と設定した場合、室温（27℃， 300Ｋ）での接合時の気圧を、〔 300／（ 273＋Ｔ）〕気圧に設定しておけば、素子基板６などにかかる空気圧が最小化される。真空設備に入れた場合も、各基板５，６には逆の圧力がかかるが、一気圧で封入する場合よりも、その圧力は小さくなる。纏めると、以上のような接合時の圧力の設定を施せば、素子基板６及び支持基板５にかかる気体の圧力は、１気圧以下に収められる。勿論、溝以外の素子基板接触部は、支持基板５のシリコン酸化膜３により保持される。
【００３６】
支持基板５と素子基板６を接合したのち、素子基板６のシリコン部７は、所望の厚さまで、ポリッシング工程やＣＭＰ法（Chemical Mechanical Polish法）などで薄膜研磨する。研磨工程が終わった後の断面構造を図４に示す。研磨されたシリコン部７の厚さの規定は、後で説明する。
【００３７】
図５は、図４の工程終了後、周知の半導体製法技術により、シリコン部７内に半導体デバイスを形成した断面図である。ここでは、半導体デバイスとしてＣＭＯＳＦＥＴを例示している。図５において、９はＮＭＯＳＦＥＴであり、ソース拡散層をＮＳ，ドレイン拡散層をＮＤで示しており、また、両拡散層の間の表面には、ゲート電極とゲート絶縁膜よりなるゲート部が設けられている。また、ＮＭＯＳＦＥＴ９はＰウェル20中に形成される。一方、10はＰＭＯＳＦＥＴであり、ソース拡散層をＰＳ，ドレイン拡散層をＰＤで示しており、また、両拡散層の間の表面には、ＮＭＯＳＦＥＴ９と同様にゲート電極とゲート絶縁膜よりなるゲート部が設けられている。また、ＰＭＯＳＦＥＴ10はＮウェル30中に形成される。ＮＭＯＳＦＥＴ９とＰＭＯＳＦＥＴ10によりＣＭＯＳＦＥＴが構成される。
【００３８】
以上のようにＭＯＳＦＥＴを形成した場合、シリコン部７の厚さの最大値は、ＭＯＳＦＥＴの最も厚い領域となるウェル20又は30の深さを概略値とするとよい。以下、ＭＯＳＦＥＴのウェルのように、最も厚い部分を含めたデバイス領域を活性領域と呼ぶことにする。研磨の精度を考慮しても、活性領域厚さの倍以下が、素子冷却効率の観点から望ましい。つまり、ウェル、すなわち活性領域より深いシリコン部は、ＭＯＳＦＥＴの素子の動作には不要な領域であり、不要な領域を除去することで、ＮＭＯＳＦＥＴ９やＰＭＯＳＦＥＴ10のデバイスは、支持基板５のシリコン基板１とも近接するが、支持基板５のシリコン基板１と素子基板６のシリコン部７との間には、厚いシリコン酸化膜３あるいは溝４が介在するため、両者の間の寄生容量は従来例と比較して小さくできる。この寄生容量の低下に重点を置いた場合は、空冷の場合は気体の種類を電気的な観点から選択する必要はないが、媒体が液体の場合は、絶縁液体であることが望ましい。しかも、その液体の比誘電率は、可能な限り小さい方が望ましい。純水もしくは環境に考慮された種類のフロンなどが、冷却液体の一例である。
【００３９】
一方、ＭＯＳＦＥＴを形成した場合、シリコン部７の厚さの最小値は、ソース、ドレイン拡散層の深さで定義するとよい。例えば、ＭＯＳＦＥＴの一種として、チャネル層が完全に空乏化して使用する Fully Depleted ＭＯＳが存在する。このデバイスの場合、ソース、ドレイン拡散層容量を最小化し、デバイスの高速動作を実現する観点から、ソース、ドレイン拡散層の下部のシリコン領域を除去する方が特に望ましい。この場合の素子基板６の断面は、図６に示すようになる。通常のＳＯＩウェハで Fully Depleted ＭＯＳを作製する場合は、このデバイスは、１μｍ程度の酸化膜を介在してデバイス部下方に存在するシリコン基板と容量結合するが、本発明の構造においては、支持基板５の厚いシリコン酸化膜３及び溝／絶縁流体構造を介して、上記素子基板６に形成した Fully Depleted ＭＯＳデバイスは、支持基板５のシリコン基板１と容量結合するのみであるため、通常のＳＯＩウェハと比較して寄生容量の大幅な低減が可能となる。
【００４０】
また、素子基板６のシリコン部７にバイポーラ素子を形成する場合は、まずはシリコン部７にベリッドレイヤ（埋め込み拡散層）をアンチモンや砒素の拡散で形成し、その後にシリコン部７の上方にエピタキシャル法を用いて単結晶シリコン層を形成し、そこでバイポーラデバイスを形成する。つまり、バイポーラデバイスでは、埋め込み層までがその活性領域となる。すなわち、バイポーラデバイスを形成する場合では、シリコン部７の厚さは、埋め込み拡散層の深さである数μｍと設定すれぱよい。残りのエミッタ・ベース・コレクタといったデバイス部分は、エピタキシャル層の中に形成される。研磨の精度を考慮しても活性領域の厚さの倍以下が、素子冷却効率の観点から望ましい。バイポーラ素子の場合は、ベリッドレイヤまでの深さが必要最小限の厚さとなり、すなわち必要最小の厚さと最大の厚さは一致することとなる。
【００４１】
纏めると、ＭＯＳＦＥＴの場合は、ウェル拡散層（活性領域）がシリコン部７の最大厚さ、バイポーラ素子の場合は埋め込み拡散層（活性領域）がシリコン部７の最大厚さとなる。研磨の精度を考慮しても、活性領域厚さの倍以下の厚さをシリコン部７の最大値とすればよい。
【００４２】
Ｂi-ＣＭＯＳ（Bipolar ＣＭＯＳ）のように、バイポーラ素子とＣＭＯＳ素子が混在する場合は、その各々の活性領域の深い方の厚さを選択すればよい。一方、ＣＣＤのように拡散層下の空乏層をデバイスの動作領域とする種類のデバイスでは、空乏層の拡がりまでを含めた領域が活性領域となるが、拡散層と空乏層の厚さを足した値を、シリコン部７の厚さの最大値とすればよい。同じく研磨の精度を考慮しても活性領域厚さの倍以下が、素子冷却効率の観点から望ましい。
【００４３】
なお、ここでは素子基板に半導体デバイスを形成したが、半導体デバイスを含む集積回路を形成してもよいことは勿論である。
【００４４】
以上で冷却構造を有する半導体コンポーネントの製造工程は終了する。図７は、１チップ分の半導体コンポーネントの支持基板５を上方より眺めた図であり、３ａがシリコン酸化膜３の存在する領域、４ａは溝４が形成されている領域であり、１チップの支持基板５の所望の領域にシリコン酸化膜３を残した構成となっている。これは、コンポーネント製造工程中、あるいは素子基板のデバイス動作中、素子基板６のシリコン部７がたわむのを防止する役割も果たす。11は冷却媒体の入口（出口）、12は冷却媒体の出口（入口）であり、それらは支持基板５の側方より流入・流出する形態を取っているが、流入・流出口は、各々複数個存在しても構わない。
【００４５】
また、図８に示すように、支持基板５を貫き溝４に連通するように貫通孔13を形成して、冷却媒体の入口と出口を支持基板５の裏面に形成することも可能である。図８に示す構造を作成する場合、貫通孔13はプロセス工程の最終段に、ウェハ（支持基板）裏面より形成することが望ましい。
【００４６】
また、本実施例に係る半導体コンポーネントを作製する場合は、集積回路を別途素子基板となるウェハに形成した後、該ウェハの裏面を研磨して、図３に示した支持基板５に貼り合わせて製造することもできる。
【００４７】
また、本実施例に係る半導体コンポーネントにおいて、特に冷却媒体が液体で、その粘性抵抗が大きい場合は，図３に示した構造の溝４では、溝の断面積が小さくて液体が流れにくい場合があり、かかる場合は、図９に示すように、溝４の下部のシリコン基板１の領域にシリコン流路14を追加形成しておけばよい。図９では、等方的にシリコン流路14を形成した構造を示しているが、溝４の平面パターンが微細な場合は、ドライエッチング法などにより、異方的にエッチングするのが好適である。
【００４８】
また、本実施例においては、支持基板を構成するシリコン基板は、半導体集積回路を形成する素子基板と、接合用の厚いシリコン酸化膜を挟んで貼り合わせる構造となっているので、素子基板内の半導体集積回路と支持基板のシリコン基板（導電体部）の間には小さな寄生容量しか存在しなくなり、半導体デバイス動作の高速化が実現可能となる。、更に本実施例においては、素子基板の厚さをその素子の動作の妨げとなることなく薄膜化するため、冷却効率が大いに向上する。また、本実施例では、溝はシリコン酸化膜のエッチングにより形成しているため、ウェハ上において自在な方向に、寸法制御性よく溝を形成できる。また、本実施例に係る半導体コンポーネントは、半導体製造工程とマイクロマシン製造工程の標準工程を使用して作製可能であるため、安定して歩留まり高く作製が可能であるという特長も有する。
【００４９】
なお、上記実施例では、支持基板を表面及び裏面にシリコン酸化膜を形成したシリコン基板で構成したものを示したが、支持基板としては、石英基板、ガラス基板、サファイヤ基板、あるいはダイヤモンド基板を用いて、これに冷却媒体の流路となる溝を形成して構成することもできる。また、上記実施例では、素子基板としては、接合面に絶縁膜を有するシリコン部からなる一層構成のものを示したが、素子基板は一層構成のものに限られず、薄膜化された複層の半導体基板で構成し、支持基板上に積層形成された形態で構成されたものとすることもできる。
【００５０】
以上のように、本発明においては、冷却基板となる支持基板は、半導体集積回路を形成する素子基板と厚い絶縁体を介して接するため、その結合容量の大幅な低減が可能であり、半導体デバイスの動作速度の高速化が実現できる。更に、素子基板は必要最小限に薄膜化したため、冷却効率が大幅に向上するという優れた効果も有する。また、冷却媒体用の流路の加工精度や柔軟性も優れ、なお且つ半導体／マイクロマシンの標準工程で半導体コンポーネントが作製可能なため、完成した半導体コンポーネントの動作も長期的にみても充分保証できるという優れた効果を有する。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る半導体コンポーネントの実施例における支持基板を示す断面図である。
【図２】図１に示した支持基板の上面図である。
【図３】本発明の実施例における支持基板に素子基板を接合する態様を示す断面図である。
【図４】支持基板に素子基板を接合し、素子基板のシリコン部を研磨した態様を示す断面図である。
【図５】素子基板に半導体デバイスを形成して構成した本実施例に係る半導体コンポーネントを示す断面図である。
【図６】素子基板に Fully Depleted ＭＯＳを形成して構成した本実施例に係る半導体コンポーネントを示す断面図である。
【図７】図５又は図６に示した実施例において、支持基板の側方より冷却媒体を流入・流出させる態様を示す図である。
【図８】図５又は図６に示した実施例において、支持基板の裏面から冷却媒体を流入・流出させる態様を示す図である。
【図９】支持基板の溝の下部のシリコン基板にシリコン流路を追加形成した態様を示す図である。
【図１０】従来の冷却媒体の流路となる溝を備えた半導体基板を示す斜視図である。
【図１１】図10に示した半導体基板の製造工程を説明するためのフローチャートである。
【図１２】図10に示した半導体基板を構成するシリコン基板を示す平面図である。
【図１３】図12に示したシリコン基板の断面図である。
【符号の説明】
【００５２】
１  シリコン基板
２，３  シリコン酸化膜
４  溝
５  支持基板
６  素子基板
７  シリコン部
８  絶縁膜
９  ＮＭＯＳＦＥＴ
10  ＰＭＯＳＦＥＴ
11  冷却媒体の入口
12  冷却媒体の出口
13  貫通孔
14  シリコン流路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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