(57)【要約】      （修正有）【課題】  優れた特性の多結晶シリコン膜を備えた半導体装置のスループットを向上させること。【解決手段】  ガラス基板１上に非晶質シリコン膜を形成し、この非晶質シリコン膜をレーザーアニールして多結晶シリコン膜２を形成し、この多結晶シリコン膜２の上に、ゲート絶縁膜３を介してＷシリサイド膜４ｂを含むポリサイド構造のゲート電極４を形成し、前記多結晶シリコン膜２に、ソース／ドレインとなる不純物領域６を形成し、前記不純物領域６をＲＴＡ法を用いて急速加熱することにより活性化する。【選択図】  図８
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【特許請求の範囲】
【請求項１】
基板上に非晶質シリコン膜を形成する第１の工程と、
前記非晶質シリコン膜をレーザーアニールして多結晶シリコン膜を形成する第２の工程と、
前記多結晶シリコン膜に、ソース／ドレイン領域としての不純物領域を形成する第３の工程と、
前記不純物領域を、シート状のアニール光を発する光源を有するＲＴＡ（Rapid Thermal Annealing）法を用いて急速加熱することにより活性化する第４の工程と、を備え、
前記光源が、ランプと前記ランプを覆う反射鏡とから構成されていることを特徴とした半導体装置の製造方法。
【請求項２】
基板上に非晶質シリコン膜を形成する第１の工程と、
前記非晶質シリコン膜をレーザーアニールして多結晶シリコン膜を形成する第２の工程と、
前記多結晶シリコン膜に、ソース／ドレイン領域としての不純物領域を形成する第３の工程と、
前記不純物領域を、シート状のアニール光を発する光源を有するＲＴＡ（Rapid Thermal Annealing）法を用いて急速加熱することにより活性化する第４の工程と、を備え、
前記光源が、ランプと前記ランプからの光を反射する反射鏡とから構成されていることを特徴とした半導体装置の製造方法。
【請求項３】
前記第４の工程は、一対のランプを相対向させた状態で、この一対のランプ間に前記基板を搬送する工程を含むことを特徴とした請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第４の工程は、前記基板を予熱する工程と、一対のランプを相対向させた状態で、この一対のランプ間に前記基板を搬送する工程とを含むことを特徴とした請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記レーザーアニールが、シート状のレーザービームを用いて行うことを特徴とした請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
基板上に非晶質シリコン膜を形成する第１の工程と、
シート状に加工されたレーザービームを前記非晶質シリコン膜に照射することにより前記非晶質シリコン膜をアニールして多結晶シリコン膜を形成する第２の工程と、
前記多結晶シリコン膜に、ソース／ドレイン領域としての不純物領域を形成する第３の工程と、
前記不純物領域を、ランプを熱源として急速加熱することにより活性化する第４の工程と、を含み、
前記第４の工程は、前記基板を予熱する工程と、一対のランプを相対向させた状態で、この一対のランプ間に前記基板を搬送する工程と、を含むことを特徴とした半導体装置の製造方法。
【請求項７】
基板上に非晶質シリコン膜を形成する第１の工程と、
前記非晶質シリコン膜をレーザーアニールして多結晶シリコン膜を形成する第２の工程と、
前記多結晶シリコン膜に、不純物領域を形成する第３の工程と、
前記不純物領域を、ランプを熱源として急速加熱することにより活性化する第４の工程と、を含み、
前記第２の工程は、シート状に加工されたレーザービームを前記非晶質シリコン膜に照射することにより行い、
前記第４の工程は、前記基板を予熱する工程と、ＲＴＡ（Rapid Thermal Annealing）法を用いて急速加熱する工程と、を含み、
前記ＲＴＡ法を用いて急速加熱する工程は、シート状のアニール光を発するランプ光源を用い、かつ、前記ランプとして、キセノンアークランプを用いることを特徴とした半導体装置の製造方法。
【請求項８】
前記基板上に膜厚が１０００から６０００Åの範囲の絶縁膜を形成する第５の工程をさらに備え、前記絶縁膜の上に前記非晶質シリコン膜を形成することを特徴とした１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記光源が、キセノンアークランプを用いた光源であることを特徴とした１〜６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ(Thin Film Transistor)等の半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、アクティブマトリクス方式ＬＣＤ(Liqid Crystal Display)の画素駆動素子（画素駆動用トランジスタ）として、透明絶縁基板上に形成された多結晶シリコン膜を能動層に用いた薄膜トランジスタ（以下、多結晶シリコンＴＦＴという）の開発が進められている。
【０００３】
多結晶シリコンＴＦＴは、非晶質シリコン膜を能動層に用いた薄膜トランジスタに比べ、移動度が大きく駆動能力が高いという利点がある。そのため、多結晶シリコンＴＦＴを用いれば、高性能なＬＣＤを実現できる上に、画素部（表示部）だけでなく周辺駆動回路（ドライバ部）までを同一基板上に一体に形成することができる。
【０００４】
このような多結晶シリコンＴＦＴにおいて、能動層としての多結晶シリコン膜の形成方法としては、基板上に直接多結晶シリコン膜を堆積させる方法や基板上に非晶質シリコン膜を形成した後に、これを多結晶化する方法等がある。このうち、多結晶シリコン膜を直接基板に堆積させる方法は、例えば、ＣＶＤ法を用い、高温下で堆積させるという比較的簡単な工程である。
【０００５】
また、非晶質シリコン膜を堆積した後にこれを多結晶化するには、固相成長法が一般的である。この固相成長法は、非晶質シリコン膜に熱処理を行うことにより、固体のままで多結晶化させて多結晶シリコン膜を得る方法である。この固相成長法の一例を図３１及び図３２に基づいて説明する。
【０００６】
工程Ａ（図３１参照）：絶縁基板（例えば石英ガラス）６１上に、通常の減圧ＣＶＤ法を用いて非晶質シリコン膜を形成し、更に、窒素（Ｎ2）雰囲気中、温度９００℃程度で熱処理を行うことにより、前記非晶質シリコン膜を固相成長させて多結晶シリコン膜６２を形成する。
【０００７】
前記多結晶シリコン膜６２を薄膜トランジスタの能動層として用いるために、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術により前記多結晶シリコン膜６２を所定形状に加工する。
【０００８】
前記多結晶シリコン膜６２の上に、減圧ＣＶＤ法を用いて、ゲート絶縁膜６３としてのシリコン酸化膜を堆積する。
【０００９】
工程Ｂ（図３２参照）：前記ゲート絶縁膜６３上に、減圧ＣＶＤ法により多結晶シリコン膜を堆積した後、この多結晶シリコン膜に不純物を注入し、更に熱処理を行って不純物を活性化させる。
【００１０】
次に、常圧ＣＶＤ法により、この多結晶シリコン膜の上にシリコン酸化膜６４を堆積した後、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、前記多結晶シリコン膜及びシリコン酸化膜６４を所定形状に加工する。前記多結晶シリコン膜はゲート電極６５として使用する。
【００１１】
次に、自己整合技術により、ゲート電極６５及びシリコン酸化膜６４をマスクとして、多結晶シリコン膜６２に不純物を注入し、ソース・ドレイン領域６６を形成する。
【００１２】
このような方法は、固相成長や不純物活性化の時に９００℃程度の高い温度を使用することから、高温プロセスと呼ばれており、耐熱性の高い基板（例えば、石英基板）を用いた場合には、処理時間が短く済むという利点がある。
【００１３】
しかしながら、前記耐熱性の高い基板は高価であり、比較的安価なガラス基板を用いた場合には、基板に熱歪みが生じて好ましくなく、近年では、低温プロセスを用いた開発が盛んである。
【００１４】
特に、駆動デバイスであるＴＦＴにおいては、高性能化が必須であり、このために、低温プロセスを用いたＴＦＴの構成材料の高品質化をはじめとする様々なアプローチがなされている。
【００１５】
例えば、デバイス特性を左右する活性層材料の高品質化技術として、非晶質シリコン膜を出発材料とし、エキシマレーザーアニール法によって、多結晶シリコン薄膜を形成する技術が開発されている。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
レーザーアニールは、ビーム走査を何度も繰り返して行う必要があるため、結晶化プロセスに時間がかかるという問題があるが、従来例にあっては、熱源としてレーザービームのみを使用するものであるので、多結晶化プロセスに加え、例えば、不純物領域の活性化にも時間のかかるレーザーアニールを行わなければならず、総プロセス時間が長くなり、ＴＦＴデバイスおよびＴＦＴを使用したＬＣＤデバイスのスループットが低下する問題がある。
【００１７】
本発明は、半導体装置の製造方法に関し、斯かる問題点を解決するものである。
【課題を解決するための手段】
【００１８】
本発明の第１の局面による半導体装置の製造方法は、基板上に非晶質シリコン膜を形成する第１の工程と、非晶質シリコン膜をレーザーアニールして多結晶シリコン膜を形成する第２の工程と、多結晶シリコン膜に、ソース／ドレイン領域としての不純物領域を形成する第３の工程と、不純物領域を、シート状のアニール光を発する光源を有するＲＴＡ（Rapid Thermal Annealing）法を用いて急速加熱することにより活性化する第４の工程と、を備え、光源が、ランプと前記ランプを覆う反射鏡とから構成されていることをその要旨とする。
【００１９】
このように、非晶質シリコン膜の結晶化を、レーザーアニールを用いて行い、不純物領域の活性化を、ランプとこのランプを覆う反射鏡とから構成され、且つシート状のアニール光を発する光源を有するＲＴＡ法を用いて行うことにより、結晶化と活性化とをいずれもレーザーアニール法で行うことに比べて、製造時間が短くなる。特にこの場合、レーザーアニールにより品質の高い多結晶シリコン膜が得られ、且つランプとこのランプを覆う反射鏡とから構成され、且つシート状のアニール光を発する光源を有するＲＴＡにより不純物領域を短時間で活性化できる。
【００２０】
本発明の第２の局面による半導体装置の製造方法は、基板上に非晶質シリコン膜を形成する第１の工程と、非晶質シリコン膜をレーザーアニールして多結晶シリコン膜を形成する第２の工程と、多結晶シリコン膜に、ソース／ドレイン領域としての不純物領域を形成する第３の工程と、不純物領域を、シート状のアニール光を発する光源を有するＲＴＡ（Rapid Thermal Annealing）法を用いて急速加熱することにより活性化する第４の工程と、を備え、光源が、ランプとランプからの光を反射する反射鏡とから構成されていることをその要旨とする。
【００２１】
このように、非晶質シリコン膜の結晶化を、レーザーアニールを用いて行い、不純物領域の活性化を、光源が、ランプとこのランプからの光を反射する反射鏡とから構成され、且つシート状のアニール光を発する光源を有するＲＴＡ法を用いて行うことにより、結晶化と活性化とをいずれもレーザーアニール法で行うことに比べて、製造時間が短くなる。特にこの場合、レーザーアニールにより品質の高い多結晶シリコン膜が得られ、且つランプとこのランプからの光を反射する反射鏡とから構成され、且つシート状のアニール光を発する光源を有するＲＴＡにより不純物領域を短時間で活性化できる。
【００２２】
本発明の第３の局面による半導体装置の製造方法は、第４の工程は、一対のランプを相対向させた状態で、この一対のランプ間に基板を搬送する工程を含むことをその要旨とする。
【００２３】
このように構成することにより、ＲＴＡ法による加熱をきわめて短時間で行うことができるので、基板を変形させることなく、不純物領域を短時間で活性化できる。
【００２４】
本発明の第４の局面による半導体装置の製造方法は、第４の工程は、基板を予熱する工程と、一対のランプを相対向させた状態で、この一対のランプ間に基板を搬送する工程とを含むことをその要旨とする。
【００２５】
このように構成することにより、予熱された基板が搬送されるため、ＲＴＡ法による加熱をさらに短時間で行うことができる。
【００２６】
本発明の第５の局面による半導体装置の製造方法は、レーザーアニールが、シート状のレーザービームを用いて行うことをその要旨とする。
【００２７】
このように、レーザーアニールとしてシート状に加工されたレーザービームを用いることにより、スループットをさらに向上させることができる。
【００２８】
本発明の第６の局面による半導体装置の製造方法は、基板上に非晶質シリコン膜を形成する第１の工程と、シート状に加工されたレーザービームを非晶質シリコン膜に照射することにより非晶質シリコン膜をアニールして多結晶シリコン膜を形成する第２の工程と、多結晶シリコン膜に、ソース／ドレイン領域としての不純物領域を形成する第３の工程と、不純物領域を、ランプを熱源として急速加熱することにより活性化する第４の工程と、を含み、第４の工程は、基板を予熱する工程と、一対のランプを相対向させた状態で、この一対のランプ間に基板を搬送する工程と、を含むことをその要旨とする。
【００２９】
このように、非晶質シリコン膜の結晶化を、シート状に加工されたレーザーアニールを用いて行い、不純物領域の活性化を、ランプを熱源として急速加熱することにより行うことで、結晶化と活性化とをいずれもレーザーアニール法で行うことに比べて、製造時間が短くなる。特にこの場合、シート状に加工されたレーザーアニールにより品質の高い多結晶シリコン膜が得られ、且つランプを熱源とした急速加熱により不純物領域を短時間で活性化できる。また、予熱された基板を一対のランプ間に搬送するため、ランプを熱源とした加熱をより短時間で行うことができる。
【００３０】
本発明の第７の局面による半導体装置の製造方法は、基板上に非晶質シリコン膜を形成する第１の工程と、非晶質シリコン膜をレーザーアニールして多結晶シリコン膜を形成する第２の工程と、多結晶シリコン膜に、不純物領域を形成する第３の工程と、不純物領域を、ランプを熱源として急速加熱することにより活性化する第４の工程と、を含み、第２の工程は、シート状に加工されたレーザービームを非晶質シリコン膜に照射することにより行い、第４の工程は、基板を予熱する工程と、ＲＴＡ（Rapid Thermal Annealing）法を用いて急速加熱する工程と、を含み、ＲＴＡ法を用いて急速加熱する工程は、シート状のアニール光を発するランプ光源を用い、かつ、前記ランプとして、キセノンアークランプを用いることをその要旨とする。
【００３１】
このように、非晶質シリコン膜の結晶化を、シート状に加工されたレーザーアニールを用いて行い、不純物領域の活性化を、ランプを熱源として急速加熱することにより行うことで、結晶化と活性化とをいずれもレーザーアニール法で行うことに比べて、製造時間が短くなる。特にこの場合、シート状に加工されたレーザーアニールにより品質の高い多結晶シリコン膜が得られ、且つシート状のアニール光を発するランプ光源を用いたＲＴＡ法により不純物領域を短時間で活性化できる。さらにランプとしてキセノンアークランプを用いることで、不純物の活性化がより適したものになる。
【００３２】
本発明の第８の局面による半導体装置の製造方法は、基板上に膜厚が１０００から６０００Åの範囲の絶縁膜を形成する第５の工程をさらに備え、絶縁膜の上に前記非晶質シリコン膜を形成することをその要旨とする。
【００３３】
このように構成することで、基板中の不純物が絶縁膜を通過して非晶質シリコン膜へ拡散するのを好適に防止することができる。
【００３４】
本発明の第９の局面による半導体装置の製造方法は、光源が、キセノンアークランプを用いた光源であることをその要旨とする。
【００３５】
このようにすることで、不純物の活性化がより適したものになる。
【発明の効果】
【００３６】
本発明にあっては、以下の通りの優れた効果を奏する。
【００３７】
（１）低温プロセスが可能で、安価な基板を使用でき、半導体装置の製造コストを削減できる。
【００３８】
（２）良質な多結晶シリコン膜を短時間で得ることができ、半導体装置におけるスループットが向上する。
【発明を実施するための最良の形態】
【００３９】
（第１実施形態）
本発明を具体化した第１の実施形態を図１乃至図１８に従って説明する。
【００４０】
工程１（図１参照）：石英ガラスや無アルカリガラスなどの基板１上に、ＳｉＯ2やＳｉＮなどの絶縁性薄膜１ａをＣＶＤ法やスパッタ法などにより形成する。具体的には、基板１としてコーニング社製７０５９を使用し、その表面上に常圧又は減圧ＣＶＤ法により、形成温度３５０℃で、膜厚３０００〜５０００ÅのＳｉＯ2膜を形成する。
【００４１】
このＳｉＯ2膜の膜厚は、後工程の熱処理やビーム照射などで基板１中の不純物がこのＳｉＯ2膜を通過して上層へ拡散しない程度の厚みが必要で、１０００〜６０００Åの範囲が適切で、２０００〜６０００Åにしたときに拡散防止効果が良好で、その中でも３０００〜５０００Åの場合がもっとも適している。
【００４２】
また、絶縁性薄膜１ａとしてＳｉＮを用いた場合の膜厚としては、１０００〜５０００Åの範囲が適切で、２０００〜５０００Åにしたときに拡散防止効果が良好で、その中でも２０００〜３０００Åの場合がもっとも適している。
【００４３】
工程２（図２参照）：前記絶縁性薄膜１ａの上に、非晶質シリコン膜２ａ（膜厚５００Å）を形成する。この非晶質シリコン膜２ａをＴＦＴの能動層として用いた場合、この能動層が厚すぎると、多結晶シリコンＴＦＴのオフ電流が増大し、薄すぎるとオン電流が減少するため、このときの非晶質シリコン膜２ａの膜厚は、４００〜８００Åの範囲が適切で、５００〜７００Åにしたときに特性が良好で、その中でも５００〜６００Åの場合がもっとも適している。
【００４４】
前記非晶質シリコン膜２ａの形成方法には以下のものがある。
【００４５】
1)減圧ＣＶＤを用いる方法：減圧ＣＶＤ法でシリコン膜を形成するには、モノシラン（ＳｉＨ4）又はジシラン（Ｓｉ2Ｈ6）の熱分解を用いる。モノシランを用いた場合、処理温度が５５０℃以下では非晶質、６２０℃以上では多結晶となる。そして、５５０〜６２０℃では微結晶を含む非晶質が多くなり、温度が低くなるほど非晶質に近づいて微結晶が少なくなる。従って、温度条件を変えるだけで、非晶質シリコン膜２ａ中の微結晶の量を調整することができる。
【００４６】
2)プラズマＣＶＤ法を用いる方法：プラズマＣＶＤ法で非晶質シリコン膜を形成するには、プラズマ中でのモノシランまたはジシランの熱分解を用いる。
【００４７】
実際の工程では、前記1)の方法を採用し、使用ガス：モノシラン、温度：３５０℃の条件で、微結晶を含まない非晶質シリコン膜を形成している。
【００４８】
工程３（図３参照）：前記非晶質シリコン膜２ａの表面に、波長λ＝２４８ｎｍのＫｒＦエキシマレーザービームを照射、走査してアニール処理を行い、非晶質シリコン膜２ａを溶融再結晶化して、多結晶シリコン薄膜２を形成する。
【００４９】
この時のレーザー条件は、アニール雰囲気：１×１０-4Ｐａ以下、基板温度：室温〜６００℃、照射エネルギー密度：１００〜５００ｍＪ／ｃｍ2、走査速度：１〜１０ｍｍ／ｓｅｃ（実際には、０．１〜１００ｍｍ／ｓｅｃの範囲の速度で走査可能）である。
【００５０】
前記レーザービームとしては、波長λ＝３０８ｎｍのＸｅＣｌエキシマレーザーを使用してもよい。この時のレーザー条件は、アニール雰囲気：１×１０-4Ｐａ以下、基板温度：室温〜６００℃、照射エネルギー密度：１００〜５００ｍＪ／ｃｍ2、走査速度：１〜１０ｍｍ／ｓｅｃ（実際には、０．１〜１００ｍｍ／ｓｅｃの範囲の速度で走査可能）である。
【００５１】
また、波長λ＝１９３ｎｍのＡｒＦエキシマレーザーを使用してもよい。この場合のレーザー条件は、アニール雰囲気：１×１０-4Ｐａ以下、基板温度：室温〜６００℃、照射エネルギー密度：１００〜５００ｍＪ／ｃｍ2、走査速度：１〜１０ｍｍ／ｓｅｃである。
【００５２】
いずれのレーザービームを用いても、照射エネルギー密度及び照射回数に比例して、多結晶シリコンの粒径は大きくなるので、所望の大きさの粒径が得られるように、エネルギー密度を調整すればよい。
【００５３】
本実施形態では、このエキシマレーザーアニールに、高スループットレーザー照射法を用いる。即ち、図２９において、１０１はＫｒＦエキシマレーザー、１０２はこのレーザー１０１からのレーザービームを反射する反射鏡、１０３は反射鏡１０２からのレーザービームを所定の状態に加工し、基板１に照射するレーザービーム制御光学系である。
【００５４】
このような構成において、高スループットレーザー照射法とは、レーザービーム制御光学系１０３によってシート状（１５０ｍｍ×０．５ｍｍ）に加工されたレーザービームを、複数パルスの重ね合わせにより照射する方法で、ステージ走査とパルスレーザ照射を完全に同期させ、きわめて高精度な重複でレーザーを照射することによりスループットを高めるものである。
【００５５】
工程４（図４参照）：前記多結晶シリコン膜２を薄膜トランジスタの能動層として用いるために、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術により前記多結晶シリコン膜２を所定形状に加工する。
【００５６】
そして、前記多結晶シリコン膜２の上に、ロードロック式減圧ＣＶＤ装置を用いた減圧ＣＶＤ法により、ゲート絶縁膜としてのＬＴＯ膜（Low Temperature Oxide：シリコン酸化膜）３（膜厚１０００Å）を形成する。
【００５７】
工程５（図５参照）：前記ゲート絶縁膜３の上に、減圧ＣＶＤ法により非晶質シリコン膜（膜厚２０００Å）４ａを堆積する。この非晶質シリコン膜４ａは、その形成時に不純物（Ｎ型ならヒ素やリン、Ｐ型ならボロン）がドープされているが、ノンドープ状態で堆積し、その後に不純物を注入してもよい。
【００５８】
次に、スパッタ法を用い、前記非晶質シリコン膜４ａの上にタングステンシリサイド（ＷＳｉX）膜４ｂ（膜厚１０００Å）を形成する。スパッタ法では、Ｗシリサイドの合金ターゲットを使用する。Ｗシリサイド（ＷＳｉX）の化学量論的組成はＸ＝２であるが、合金ターゲットの組成はＸ＞２に設定する。これはＷシリサイド膜４ｂの組成がＸ＝２に近いと、その後の熱処理時に非常に大きな引っ張り応力が生じ、Ｗシリサイド膜４ｂにクラックが発生したり、剥離したりする恐れがあるためである。但し、Ｗシリサイドの抵抗値はＸ＝２の場合に最も低くなるため、クラックや剥離が生じない程度にＸの上限を設定する必要がある。
【００５９】
そして、常圧ＣＶＤ法により、前記Ｗシリサイド膜４ｂの上にシリコン酸化膜５を堆積した後、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、前記多結晶シリコン膜４ａ、Ｗシリサイド膜４ｂ及びシリコン酸化膜５を所定形状に加工する。前記非晶質シリコン膜４ａは、前記Ｗシリサイド膜４ｂとともにポリサイド構造のゲート電極４として使用する。
【００６０】
工程６（図６参照）：自己整合技術により、ゲート電極４及びシリコン酸化膜５をマスクとして、多結晶シリコン膜２に不純物を注入し、ソース／ドレイン領域６を形成する。
【００６１】
工程７（図７参照）：前記ゲート絶縁膜３及びシリコン酸化膜５の上に、常圧ＣＶＤ法によりシリコン酸化膜を堆積し、これを異方性全面エッチバックすることにより、前記ゲート電極４及びシリコン酸化膜５の側方にサイドウォール７を形成する。更に、このサイドウォール７及びシリコン酸化膜５をレジスト８で覆い、再び自己整合技術により、レジスト８をマスクとして多結晶シリコン膜２に不純物を注入して、ＬＤＤ(Lightly Doped Drain）構造を形成する。
【００６２】
工程８（図８参照）：この状態で、ＲＴＡ（Rapid Thermal Annealing）法による急速加熱を行う。
【００６３】
即ち、図３０において、１０５はシート状のアニール光を発する光源であり、キセノン（Ｘｅ）アークランプ１０６とそれを包む反射鏡１０７を１組として、これを上下に相対向させることにより構成している。１０８、１０８は基板１を搬送するためのローラー、１０９は予熱用のプリヒーター、１１０は加熱後の基板が急激に冷却されてひび割れしないようにするための補助ヒーターである。
【００６４】
このような構成において、基板１をプリヒーター１０６で予熱した後、シート状のアニール光源１０５を通して、熱処理する。
【００６５】
この時のＲＴＡの条件は、熱源：Ｘｅアークランプ、温度：７００〜９５０℃（パイロメータ）、雰囲気：Ｎ2、時間：１〜３秒である。ＲＴＡ法による加熱は、高温を用いるが、きわめて短時間で終えることができるので、基板１が変形する心配はない。
【００６６】
尚、基板１に対し、急激に高い温度を加えることが心配な場合は、ＲＴＡを複数回に分けて行ってもよい。即ち、各回の時間は１〜３秒とし、回を重ねる毎に温度を、初回：４００℃〜最終回：７００〜９５０℃というように段階的に上昇させる。
【００６７】
前記Ｘｅアークランプの光熱は、多結晶部よりも非晶質部やシリサイド部に強く吸収されるため、必要な部分のみを重点的に加熱することが可能になり、（ゲート）配線の低抵抗化や不純物の活性化に適している。
【００６８】
そして、この急速加熱により、前記ソース／ドレイン領域６の不純物が活性化するとともに前記非晶質シリコン膜４ａが多結晶化され、更には、この多結晶シリコン膜４ａとＷシリサイド膜４ｂとによるポリサイド構造のゲート電極４のシート抵抗が、約２０〜２２Ω／□にまで下がる。
【００６９】
また、活性化処理を行ったソース／ドレイン領域６のシート抵抗も、ｎ型で１〜１．５ｋΩ／□、ｐ型で１〜１．２ｋΩ／□と、高温プロセスで用いられる拡散炉による高温熱処理と同等のものとなる。
【００７０】
この工程により、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ａが形成される。
【００７１】
工程９（図９参照）：レジスト８除去後、デバイスの全面に、プラズマ酸化膜（膜厚２０００Å）と常圧ＣＶＤ法によるシリコン酸化膜（膜厚２０００Å）との積層構造から成る層間絶縁膜９を形成する。層間絶縁膜９を常圧ＣＶＤ法によるシリコン酸化膜だけで形成すると、堆積膜厚が不均一になって、オーバーハングが形成され、後工程で使用するＡｌなどが除去されずに残りやすく、絶縁不良が発生する危惧がある。一方、本実施形態のように、プラズマ酸化膜を堆積した後に常圧でシリコン酸化膜を堆積する方法にあっては、シリコン酸化膜の成長レートが安定し、その堆積膜厚が均一になる。
【００７２】
特に、プラズマ酸化膜は、基板表面の凹凸に合わせて均一な膜厚で堆積されるので、層間絶縁膜としての総膜厚が均一に安定する。
【００７３】
プラズマ酸化膜の堆積条件は、堆積温度：３９０℃、ＲＦ出力：５００Ｗ、ＳｉＨ4流量：５００ｓｃｃｍ、酸素流量：１５００ｓｃｃｍ、圧力：９ｔｏｒｒとし、シリコン酸化膜の堆積条件は、堆積温度：４００℃、キャリアＮ2ガス流量：３０００ｃｃとする。
【００７４】
続いて、電気炉により、水素（Ｈ2）雰囲気中、温度４５０℃で１２時間加熱し、更に、水素プラズマ処理を施す。このような水素化処理を行うことで、多結晶シリコン膜の結晶欠陥部分に水素原子が結合し、結晶構造が安定化して、電界効果移動度が高まる。
【００７５】
その後、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、前記層間絶縁膜９に、前記ソース・ドレイン領域６とコンタクトするコンタクトホール１０を形成する。
【００７６】
工程１０（図１０参照）：マグネトロンスパッタ法により、Ｔｉ／Ａｌ−Ｓｉ合金／Ｔｉの積層構造からなる配線層を堆積し、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、ソース・ドレイン電極１１として加工する。
【００７７】
工程１１（図１１参照）：ＣＶＤ法により、デバイスの全面に保護膜としてのシリコン酸化膜１２（シリコン窒化膜でもよい）を薄く堆積させる。
【００７８】
工程１２（図１２参照）：デバイス全面に、ＳＯＧ（Spin On Glass）膜１３を３回にわたって塗布し、デバイス表面の凹凸を平坦化する。
【００７９】
工程１３（図１３参照）：前記ＳＯＧ膜１３はレジストの剥離性が悪く、また水分を吸収しやすいので、この保護膜として、ＣＶＤ法により、ＳＯＧ膜１３の上に更にシリコン酸化膜１４（シリコン窒化膜でもよい）を薄く堆積させる。
【００８０】
工程１４（図１４参照）：フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、前記シリコン酸化膜１２／ＳＯＧ膜１３／シリコン酸化膜１４に、前記ソース・ドレイン電極１１に通じるコンタクトホール１５を形成し、デバイスの全面に、画素電極としてのＩＴＯ膜１６をスパッタ蒸着させる。
【００８１】
工程１５（図１５参照）：最後に、ＩＴＯ膜１６を電極形状に加工すべく、ＩＴＯ膜１６の上にレジストパターンを形成した後、まず、臭化水素ガス（ＨＢｒ）を用いたＲＩＥ法によりＩＴＯ膜１６をエッチングし、シリコン酸化膜１４が露出しはじめた時点で、ガスを塩素ガス（Ｃｌ2）に切り替え、そのまま最後までエッチングを継続する。
【００８２】
工程１６（図１６参照）：このようにＬＣＤの片側ＴＦＴ基板を形成した後は、表面に共通電極１７が形成された透明絶縁基板１８を相対向させ、各基板１、１８の間に液晶を封入して液晶層１９を形成することにより、ＬＣＤの画素部を完成させる。
【００８３】
図１７は本実施形態におけるアクティブマトリクス方式ＬＣＤのブロック構成図である。
【００８４】
画素部２０には各走査線（ゲート配線）G1・・・Gn,Gn+1・・・Gmと各データ線（ドレイン配線）D1・・・Dn,Dn+1・・・Dmとが配置されている。各ゲート配線と各ドレイン配線とはそれぞれ直交し、その直交部分に画素２１が設けられている。そして、各ゲート配線は、ゲートドライバ２２に接続され、ゲート信号（走査信号）が印加されるようになっている。また、各ドレイン配線は、ドレインドライバ（データドライバ）２３に接続され、データ信号（ビデオ信号）が印加されるようになっている。これらのドライバ２２、２３によって周辺駆動回路２４が構成されている。
【００８５】
そして、各ドライバ２２、２３のうち少なくともいずれか一方を画素部２０と同一基板上に形成したＬＣＤは、一般にドライバ一体型（ドライバ内蔵型）ＬＣＤと呼ばれている。尚、ゲートドライバ２２が、画素部２０の両端に設けられている場合もある。また、ドレインドライバ２３が、画素部２０の両側に設けられている場合もある。
【００８６】
この周辺駆動回路２４のスイッチング用素子にも前記多結晶シリコンＴＦＴ（Ａ）と同等の製造方法で作成した多結晶シリコンＴＦＴを用いており、多結晶シリコンＴＦＴ（Ａ）の作製に並行して、同一基板上に形成される。尚、この周辺駆動回路２４用の多結晶シリコンＴＦＴは、ＬＤＤ構造ではなく、通常のシングルドレイン構造を採用している（もちろん、ＬＤＤ構造であってもよい）。
【００８７】
また、この周辺駆動回路２４の多結晶シリコンＴＦＴは、ＣＭＯＳ構造に形成することにより、各ドライバ２２、２３としての寸法の縮小化を実現している。図１８にゲート配線Ｇnとドレイン配線Ｄnとの直交部分に設けられている画素２１の等価回路を示す。
【００８８】
画素２１は、画素駆動素子としてのＴＦＴ（前記薄膜トランジスタＡと同様）、液晶セルＬＣ、補助容量Ｃsから構成される。ゲート配線ＧnにはＴＦＴのゲートが接続され、ドレイン配線ＤnにはＴＦＴのドレインが接続されている。そして、ＴＦＴのソースには、液晶セルＬＣの表示電極（画素電極）と補助容量（蓄積容量又は付加容量）Ｃsとが接続されている。
【００８９】
この液晶セルＬＣと補助容量Ｃsとにより、信号蓄積素子が構成される。液晶セルＬＣの共通電極（表示電極の反対側の電極）には電圧Ｖcomが印加されている。一方、補助容量Ｃsにおいて、ＴＦＴのソースと接続される側の反対側の電極には定電圧ＶRが印加されている。この液晶セルＬＣの共通電極は、文字通り全ての画素２１に対して共通した電極となっている。そして、液晶セルＬＣの表示電極と共通電極との間には静電容量が形成されている。尚、補助容量Ｃsにおいて、ＴＦＴのソースと接続される側の反対側の電極は、隣のゲート配線Ｇn+1と接続されている場合もある。
【００９０】
このように構成された画素２１において、ゲート配線Ｇnを正電圧にしてＴＦＴのゲートに正電圧を印加すると、ＴＦＴがオンとなる。すると、ドレイン配線Ｄnに印加されたデータ信号で、液晶セルＬＣの静電容量と補助容量Ｃsとが充電される。反対に、ゲート配線Ｇnを負電圧にしてＴＦＴのゲートに負電圧を印加すると、ＴＦＴがオフとなり、その時点でドレイン配線Ｄnに印加されていた電圧が、液晶セルＬＣの静電容量と補助容量Ｃsとによって保持される。このように、画素２１へ書き込みたいデータ信号をドレイン配線に与えてゲート配線の電圧を制御することにより、画素２１に任意のデータ信号を保持させておくことができる。その画素２１の保持しているデータ信号に応じて液晶セルＬＣの透過率が変化し、画像が表示される。
【００９１】
ここで、画素２１の特性として重要なものに、書き込み特性と保持特性とがある。書き込み特性に対して要求されるのは、画素部２０の仕様から定められた単位時間内に、信号蓄積素子（液晶セルＬＣ及び補助容量Ｃs）に対して所望のビデオ信号電圧を十分に書き込むことができるかどうかという点である。また、保持特性に対して要求されるのは、信号蓄積素子に一旦書き込んだビデオ信号電圧を必要な時間だけ保持することができるかどうかという点である。
【００９２】
補助容量Ｃsが設けられているのは、信号蓄積素子の静電容量を増大させて書き込み特性及び保持特性を向上させるためである。すなわち、液晶セルＬＣは、その構造上、静電容量の増大には限界がある。そこで、補助容量Ｃsによって液晶セルＬＣの静電容量の不足分を補うわけである。
（第２実施形態）
次に、本発明を具体化した第２の実施形態を図１９〜図２８に基づいて説明する。但し、第１実施形態で説明した個所と同等の個所には同じ符号を用い説明を省略する。また、この第２実施形態は、第１実施形態の工程１〜工程８に対応する工程が異なるので、ここではその部分のみを説明する。
【００９３】
工程(1)（図１９参照）：基板１上に、Ｗシリサイド膜５１を形成する。
【００９４】
工程(2)（図２０参照）：前記Ｗシリサイド膜５１を、トランジスタの能動層としての多結晶シリコンと同じパターンに加工する。
【００９５】
工程(3)（図２１参照）：前記基板１及びＷシリサイド膜５１を覆うように、ＳｉＯ2やＳｉＮなどの絶縁性薄膜１ａをＣＶＤ法やスパッタ法などにより形成する。
【００９６】
工程(4)（図２２参照）：前記絶縁性薄膜１ａの上に、非晶質シリコン膜２ａを形成する。
【００９７】
工程(5)（図２３参照）：前記非晶質シリコン膜２ａの表面にＫｒＦエキシマレーザービームを走査してアニール処理を行い、非晶質シリコン膜２ａを溶融再結晶化して、多結晶シリコン薄膜２を形成する。
【００９８】
尚、レーザービームとして、ＸｅＣｌエキシマレーザーやＡｒＦエキシマレーザーを使用してもよい。
【００９９】
工程(6)（図２４参照）：前記多結晶シリコン膜２を薄膜トランジスタの能動層として用いるために、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術により前記多結晶シリコン膜２を所定形状に加工する。
【０１００】
そして、前記多結晶シリコン膜２の上に、ゲート絶縁膜としてのＬＴＯ膜３を形成する。
【０１０１】
工程(7)（図２５参照）：前記ゲート絶縁膜３の上に、非晶質シリコン膜４ａを堆積する。
【０１０２】
次に、前記非晶質シリコン膜４ａの上にＷシリサイド膜４ｂを形成する。
【０１０３】
そして、前記Ｗシリサイド膜４ｂの上にシリコン酸化膜５を堆積した後、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、前記多結晶シリコン膜４ａ、Ｗシリサイド膜４ｂ及びシリコン酸化膜５を所定形状に加工する。前記非晶質シリコン膜４ａは、前記Ｗシリサイド膜４ｂとともにポリサイド構造のゲート電極４として使用する。
【０１０４】
工程(8)（図２６参照）：前記ゲート絶縁膜３及びシリコン酸化膜５の上に、常圧ＣＶＤ法によりシリコン酸化膜を堆積し、これを異方性全面エッチバックすることにより、前記ゲート電極４及びシリコン酸化膜５の側方にサイドウォール７を形成する。
【０１０５】
そして、自己整合技術により、サイドウォール７をマスクとして、多結晶シリコン膜２に、加速電圧：８０ＫｅＶ、ドーズ量３×１０13ｃｍ-2の条件で、リン（Ｐ）イオンを不純物として注入し、低濃度の不純物領域６ａを形成する。
【０１０６】
工程(9)（図２７参照）：前記サイドウォール７及びシリコン酸化膜５をレジスト８で覆い、再び自己整合技術により、レジスト８をマスクとして多結晶シリコン膜２に、加速電圧：８０ＫｅＶ、ドーズ量１×１０15ｃｍ-2の条件で、リン（Ｐ）イオンを不純物として注入し、高濃度の不純物領域６ｂを形成することにより、ＬＤＤ（Lightly Doped Drain）構造のソース／ドレイン領域６を形成する。
【０１０７】
工程(10)（図２８参照）：この状態で、第１実施形態と同様のＲＴＡ法による急速加熱を行う。
【０１０８】
Ｘｅアークランプの光熱は、多結晶部よりも非晶質部やシリサイド部に強く吸収されるため、必要な部分のみを重点的に加熱することが可能になり、（ゲート）配線の低抵抗化や不純物の活性化に適している。
【０１０９】
特に、本実施形態では、多結晶シリコン膜２に対応して、その下方にＷシリサイド膜５１を形成している。このＷシリサイド膜５１は、ＲＴＡの熱を吸収する作用があり、熱を吸収したＷシリサイド膜５１からの放射熱によっても前記多結晶シリコン膜２の不純物の活性化が行われる。
【０１１０】
即ち、多結晶シリコン膜２を、Ｘｅアークランプによる熱とＷシリサイド膜５１からの放射熱とにより、直接及び間接的に加熱することにより、多結晶シリコン膜２全体を均一に加熱し、活性化がバラツクことなく良好に行われるようにする。
【０１１１】
Ｗシリサイド膜５１の大きさは、基本的に、多結晶シリコン膜２と同じか又はそれ以上であればよいが、面内でのパターンの大きさに対応した面積となるように調整すれば、なお好ましい。
【０１１２】
即ち、集積化半導体デバイスでは、パターンの疎密が基板上に発生するため、各トランジスタに均等にＷシリサイド膜２を設けたのでは、場所によって単位面積当りの熱吸収率が異なり、均一な熱処理が行えず、また、Ｗシリサイド膜５１が集中する場所での温度が非常に高くなって基板１が変形する場合がある。
【０１１３】
そこで、下層に配置した熱吸収膜の単位面積当りの密度を、その上層に形成されるパターンに係わらずほぼ一定となるようにすれば、ＲＴＡで活性化するときの温度分布の偏りを解消することができる。具体的にドライバー一体型のＬＣＤパネルでは、ドライバ部に比べて画素部のトランジスタの密度が高いので、ドライバ部のトランジスタに対応するＷシリサイド膜５１の大きさを、画素部のそれに比べて大きくしてやることで、基板１全体の温度分布がほぼ均一になる。
【０１１４】
ＬＣＤパネルにあっては、回路の面積の約１０％がＷシリサイド膜５１となるように調整することが好ましい。
【０１１５】
この工程により、多結晶シリコンＴＦＴ（ＴＦＴ：Thin Film Transistor）（Ａ）が形成される。
【０１１６】
以上の実施形態により製造した多結晶シリコンＴＦＴにあっては、いわゆる低温プロセスで行うことができ、しかも、良質の多結晶シリコン膜を能動層として使用している。
【０１１７】
本発明者の実験によれば、ｎチャネルのＭＯＳ型多結晶シリコンＴＦＴでの移動度μｎが２００ｃｍ2／Ｖ・Ｓ以上、ｐチャネルのＭＯＳ型多結晶シリコンＴＦＴでの移動度μｐが１５０ｃｍ2／Ｖ・Ｓ以上と、高い性能のトランジスタを実現できることが分かった。
【０１１８】
このような高性能ＴＦＴにあっては、例えば、μｎ＝５０ｃｍ2／Ｖ・Ｓ、μｐ＝２０ｃｍ2／Ｖ・Ｓが要求されるＮＴＳＣテレビ信号表示用ＬＣＤパネルにも十分に適用可能であり、μｎ＝５０ｃｍ2／Ｖ・Ｓ、μｐ＝２０ｃｍ2／Ｖ・Ｓ、しきい値電圧：２Ｖ（ｎチャネル）、−５Ｖ（ｐチャネル）、Ｓ値（Sub-threshold swing）：０．２Ｖ／ｄｅｃａｄｅ、オン・オフ比：１×１０7の特性を得ることができる。
【０１１９】
また、移動度が高いぶん、ＴＦＴの駆動能力が向上するので、ＴＦＴのサイズを小さくすることができ、従来能動層として非晶質シリコンを用いたトランジスタのサイズ（Ｗ／Ｌ＝３４／１０μｍ）に比べて、１／８以下のサイズ（Ｗ／Ｌ＝８／５μｍ）に縮小することができる。更には、高品質の能動層であるので、トランジスタＯＦＦ時のリーク電流も少なく、そのぶん補助容量の面積も１／３以下に縮小することができる。
【０１２０】
具体的には、サイズ２．４型で、画素ピッチ：５０．０（Ｈ）μｍ×１５００（Ｖ）μｍ、画素数：２３万ドット（３２０×３（ＲＧＢ）×２４０）と、従来型のパネルに比べて３倍以上の高密度画素を有しながらも、５５％という高開口率（従来比：１．５倍）のものを得ることができ、高輝度化を実現できる。
【０１２１】
以上の実施形態は以下のように変更してもよく、その場合でも同様の作用、効果を得ることができる。
【０１２２】
（１）条件にもよるが基板１として、通常のガラス板なども使用可能である。
【０１２３】
（２）工程２や工程(4)において、非晶質シリコン膜を減圧ＣＶＤ法により、例えば、モノシランガスを用い、温度５８０℃で堆積させる。これにより、非晶質シリコン膜２ａは微結晶を含んだ膜となる。
【０１２４】
微結晶を含んだ非晶質シリコン膜を固相成長法により多結晶化することにより、結晶粒径が小さくなるぶん移動度は若干低下するが、結晶成長を短時間で終えることができる。
【０１２５】
（３）工程２や工程(4)において、非晶質シリコン膜２ａを減圧ＣＶＤ法、プラズマＣＶＤ法によらず、常圧ＣＶＤ法、光励起ＣＶＤ法、蒸着法、ＥＢ(Electron Beam)蒸着法、ＭＢＥ(Molecular Beam Epitaxy)法、スパッタ法からなるグループの内のいずれか一つの方法によって形成する。
【０１２６】
（４）多結晶シリコン膜２のチャネル領域に相当する部分に不純物をドーピングして多結晶シリコンＴＦＴのしきい値電圧（Ｖth）を制御する。固相成長法で形成した多結晶シリコンＴＦＴにおいては、Ｎチャネルトランジスタではディプレッション方向にしきい値電圧がシフトし、Ｐチャネルトランジスタではエンハンスメント方向にしきい値電圧がシフトする傾向にある。また、水素化処理を行った場合には、その傾向がより顕著となる。このしきい値電圧のシフトを抑えるには、チャネル領域に不純物をドーピングすればよい。
【０１２７】
（５）工程５、工程(1)、工程(7)において、スパッタ法以外のＰＶＤ方法（真空蒸着法、イオンプレーティング法、イオンビームデポジション法、クラスターイオンビーム法など）を用いて、Ｗシリサイド膜４ｂ、５１を形成する。この場合にも、前記したスパッタ法の場合と同様な理由により、Ｗシリサイド（ＷＳｉX）の組成をＸ＞２に設定する。
【０１２８】
（６）工程５、工程(1)、工程(7)において、ＣＶＤ法を用いてＷシリサイド膜４ｂ、５１を形成する。そのソースガスとしては、六フッ化タングステン（ＷＦ6）とシラン（ＳｉＨ4）を用いればよい。成膜温度は、３５０〜４５０℃前後とする。この場合にも、前記したスパッタ法の場合と同様な理由により、Ｗシリサイド（ＷＳｉX）の組成をＸ＞２に設定する。ＣＶＤ法はＰＶＤ法に比べ、段差被覆性が優れているため、Ｗシリサイド膜４ｂの膜厚をより均一にすることができる。
【０１２９】
（７）ゲート電極に用いるＷシリサイドに代わるものとして、ＭｏＳｉ2、ＴｉＳｉ2、ＴａＳｉ2、ＣｏＳｉ2などの高融点金属シリサイド、その他、Ｗ、Ｍｏ、Ｃｏ、Ｃｒ、Ｔｉ、Ｔａなどの高融点金属を用いてもよい。
【０１３０】
（８）工程９において、プラズマ酸化膜に代えて、ＴＥＯＳ(Tetra Ethyl Ortho Silicate又はTetra-ethoxy-silane)を用いたプラズマＴＥＯＳ酸化膜を用いてもよく、また、シリコン酸化膜に代えて、常圧オゾンＴＥＯＳ酸化膜を用いてもよい。
【０１３１】
プラズマＴＥＯＳ酸化膜の堆積条件は、堆積温度：３９０℃、ＲＦ出力：５００Ｗ、ＴＥＯＳ流量：５００ｓｃｃｍ、酸素流量：６００ｓｃｃｍ、圧力：９ｔｏｒｒとし、常圧オゾンＴＥＯＳ酸化膜の堆積条件は、堆積温度：４００℃、ＲＦ出力：オゾン濃度：約５ｗｔ％、ＴＥＯＳキャリアＮ2ガス流量：３０００ｃｃとする。
【０１３２】
（９）上記（８）の工程の後、プラズマＴＥＯＳ酸化膜を、アンモニア（ＮＨ3）ガスを用いてプラズマ処理することにより窒素イオンに晒し、その表面を窒化してから常圧オゾンＴＥＯＳ酸化膜を堆積すると、シリコン酸化膜の成長レートがより安定する。この時の窒化処理条件は、温度：３６０℃、ＲＦ出力：５００Ｗ、アンモニア流量：１００〜５００ｓｃｃｍ、Ｎ2流量：０〜４００ｓｃｃｍである。尚、この窒化処理において、アンモニアの代わりに窒素を用いてもよい。
【０１３３】
（１０）Ｗシリサイド膜５１に代えて、非結晶質シリコン膜や多結晶シリコン膜などの半導体膜を用いる。これらのシリコン膜には不純物がドープされていてもよい。このように、導電性膜又は半導体膜を用いることにより、この熱吸収膜に電圧を印加することで、ＴＦＴを、ＬＳＩに用いられるＭＯＳトランジスタのように４端子デバイスとして動作させて、しきい値電圧をコントロールできると共に、ガラス基板を用いた場合には、基板内のイオンを静電的にシールドするため、ガラス基板内のイオンによるトランジスタの特性劣化及び可動イオンが形成する電位によるＴＦＴへの悪影響を防止することができる。
【０１３４】
（１１）Ｗシリサイド膜５１に代えて、ＭｏＳｉ2、ＴｉＳｉ2、ＴａＳｉ2、ＣｏＳｉ2などの高融点金属シリサイド、その他、Ｗ、Ｍｏ、Ｃｏ、Ｃｒ、Ｔｉ、Ｔａなどの高融点金属を用いてもよい。更には、使用温度が低い場合には（約４５０℃以下）、ＡｌやＡｕなどのいわゆる低融点金属を用いてもよい。
【０１３５】
Ｗシリサイド膜も含めて、これらの金属膜は、光を通さない性質を有しているので、以下の通りの効果を有する。
【０１３６】
（ａ）光の散乱を防止すると共に液晶セルに斜めから入ろうとする不要な光を遮るので、ＬＣＤデバイスとしてコントラストが高くなる。
【０１３７】
（ｂ）ＴＦＴに入ろうとする光を遮るので、光によるリーク電流を減少させてＴＦＴとしての特性を向上させると共に光によるＴＦＴ自身の劣化を防止する。
【０１３８】
（１２）プレーナ型だけでなく、逆プレーナ型、スタガ型、逆スタガ型などあらゆる構造の多結晶シリコンＴＦＴに適用する。
【０１３９】
（１３）多結晶シリコンＴＦＴだけでなく、絶縁ゲート型半導体素子全般に適用する。また、太陽電池や光センサなどの光電変換素子、バイポーラトランジスタ、静電誘導型トランジスタ(ＳＩＴ：Static Induction Transistor)などの多結晶シリコン膜を用いるあらゆる半導体装置に適用する。
【図面の簡単な説明】
【０１４０】
【図１】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図２】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図３】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図４】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図５】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図６】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図７】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図８】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図９】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１０】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１１】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１２】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１３】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１４】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１５】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１６】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１７】アクティブマトリクス方式ＬＣＤのブロック構成図である。
【図１８】画素の等価回路図である。
【図１９】本発明を具体化した第２実施形態の製造工程を説明するための断面図である。
【図２０】本発明を具体化した第２実施形態の製造工程を説明するための断面図である。
【図２１】本発明を具体化した第２実施形態の製造工程を説明するための断面図である。
【図２２】本発明を具体化した第２実施形態の製造工程を説明するための断面図である。
【図２３】本発明を具体化した第２実施形態の製造工程を説明するための断面図である。
【図２４】本発明を具体化した第２実施形態の製造工程を説明するための断面図である。
【図２５】本発明を具体化した第２実施形態の製造工程を説明するための断面図である。
【図２６】本発明を具体化した第２実施形態の製造工程を説明するための断面図である。
【図２７】本発明を具体化した第２実施形態の製造工程を説明するための断面図である。
【図２８】本発明を具体化した第２実施形態の製造工程を説明するための断面図である。
【図２９】エキシマレーザーアニール装置の構成図である。
【図３０】ＲＴＡ装置の構成図である。
【図３１】従来例の製造工程を説明するための断面図である。
【図３２】従来例の製造工程を説明するための断面図である。
【符号の説明】
【０１４１】
１  絶縁基板
２ａ  非晶質シリコン膜
２    多結晶シリコン膜
３  ゲート絶縁膜
４ａ  多結晶シリコン膜（非晶質シリコン膜）
４ｂ  Ｗシリサイド膜
４  ゲート電極
６  不純物領域
【図１】
2005051252.tif 000003
【図２】
2005051252.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2005051252.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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