(57)【要約】  【課題】  制御端子数を削減することのできるメモリインターフェース装置、およびメモリインターフェース制御方法を提供する。  【解決手段】  ＣＡＳ制御とＲＡＳ制御とが排他的に行われ、かつ、ＲＡＳ制御を行う場合にはマスク信号は不要であり、ＣＡＳ制御を行う場合には上位アドレス信号が不要になることに着目して、ＲＡＳ制御時およびＣＡＳ制御時に、ＲＡＳ信号またはＣＡＳ信号に基づき、マスク信号と上位アドレス信号とを切り換えることで、マスク信号と上位アドレス信号とにより制御端子を共用し、制御端子数を削減する。【選択図】 図１
2005182530.tif 000002
【特許請求の範囲】
【請求項１】
入出力データのマスク制御の可能なメモリを駆動するメモリインターフェース装置において、
ロウアドレスを指定するＲＡＳ制御であるか、カラムアドレスを指定するＣＡＳ制御であるかに応じて、上記ＣＡＳ制御時に使用されないアドレス信号と、マスク信号とを切り換えて、上記メモリに出力するアドレス・マスク切り換え回路を備えた、
ことを特徴とするメモリインターフェース装置。
【請求項２】
請求項１に記載のメモリインターフェース装置において、
上記アドレス・マスク切り換え回路は、
上記ＲＡＳ制御時に上記アドレス信号を出力する第１のトライステートバッファと、
上記ＣＡＳ制御時に上記マスク信号を出力する第２のトライステートバッファと、を備えた、
ことを特徴とするメモリインターフェース装置。
【請求項３】
請求項１に記載のメモリインターフェース装置において、
上記アドレス・マスク切り換え回路は、
上記ＲＡＳ制御時に上記アドレス信号を、上記ＣＡＳ制御時に上記マスク信号を、選択し、該選択した信号を出力するマルチプレクサを備えた、
ことを特徴とするメモリインターフェース装置。
【請求項４】
入出力データのマスク制御の可能なメモリを駆動するメモリインターフェース制御方法において、
ロウアドレスを指定するＲＡＳ制御であるか、カラムアドレスを指定するＣＡＳ制御であるかに応じて、上記ＣＡＳ制御時に使用されないアドレス信号と、マスク信号とを切り換えて、上記メモリに出力する、
ことを特徴とするメモリインターフェース制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスク信号と上位アドレス信号とで制御端子を共用することにより、端子数を削減したメモリインターフェース装置、及びメモリインターフェース制御方法に関するものである。
【背景技術】
【０００２】
一般的に使われる、音声や画像データの蓄積に用いられるＤＲＡＭ等の汎用メモリは、通常、メモリインターフェース装置により駆動される。以下、従来のメモリインターフェース装置について説明する。
【０００３】
図５は、従来のメモリインターフェース装置と、メモリとを接続した状態を示す図である。
図５において、１０は、汎用の、マスク制御の可能なシンクロナスＤＲＡＭであり、このシンクロナスＤＲＡＭ１０は、ｎ本（ｎは、少なくともロウアドレスのビット数）のアドレスバス、およびｍ本（ｍは、１以上の整数）のデータバスに対応する端子のほかに、ＣＬＫ（クロック）、ＣＳ（チップセレクト）、ＲＡＳ（ロウアドレス・ストローブ）、ＣＡＳ（カラムアドレス・ストローブ）、ＷＥ（ライトイネーブル）、ＵＤＱＭ（アッパーマスク）、ＬＤＱＭ（ロウマスク）等の、メモリアクセスを行うための端子を備えている。
【０００４】
また、５０は、上記のようなシンクロナスＤＲＡＭ１０を駆動する，シンクロナスＤＲＡＭ１０に対するアクセスを制御するためのタイミングを生成するメモリインターフェース装置である。
【０００５】
このメモリインターフェース装置５０は、シンクロナスＤＲＡＭ１０の各端子に制御信号を印加するために、上述したシンクロナスＤＲＡＭ１０の端子の数と同数の制御端子，すなわち、アドレス信号を出力するｎ個のアドレス端子５１、データ信号の入出力を行うｍ個のデータ端子５２、クロックを印加するＣＬＫ端子５３、ＣＳ信号を出力するＣＳ端子５４、ＲＡＳ信号を出力するＲＡＳ端子５５、ＣＡＳ信号を出力するＣＡＳ端子５６、ＷＥ信号を出力するＷＥ端子５７、ＵＤＱＭ信号を出力するＵＤＱＭ端子５８、ＬＤＱＭ信号を出力するＬＤＱＭ端子５９等を備えている。これら、メモリインターフェース装置５０の各制御端子は、シンクロナスＤＲＡＭ１０の対応する端子と、１対１に接続されている。 
【０００６】
次に、上記のように構成される従来のメモリインターフェース装置５０の動作について、シンクロナスＤＲＡＭ１０に書き込みを行う場合を例として説明する。
図６は、従来のメモリインターフェース装置５０の書き込み動作を説明するためのタイミングチャートである。なお、図６においては、駆動するシンクロナスＤＲＡＭ１０のロウアドレスが１２ビット構成、カラムアドレスが９ビット構成である場合に、メモリインターフェース装置５０の各端子より出力される信号の信号レベルを示している。
【０００７】
ＲＡＳ制御を行う場合、メモリインターフェース装置５０は、ＬレベルとしたＲＡＳ信号をＲＡＳ端子５５より出力し、ＨレベルとしたＣＡＳ信号をＣＡＳ端子５６より出力する。さらにこのとき、メモリインターフェース装置５０は、ＵＤＱＭ制御およびＬＤＱＭ制御の内容に応じたレベルとしたＵＤＱＭ信号およびＬＤＱＭ信号を、ＵＤＱＭ端子５８およびＬＤＱＭ端子５９より出力し、１１ビット目〜０ビット目のロウアドレスＲＡ［１１：０］を、１２個のアドレス端子５１より出力する。
【０００８】
ＲＡＳ制御が完了すると、メモリインターフェース装置５０は、ＨレベルとしたＲＡＳ信号をＲＡＳ端子５５より出力し、ＬレベルとしたＣＡＳ信号をＣＡＳ端子５６より出力し、ＣＡＳ制御を行う。また、メモリインターフェース装置５０は、ＲＡＳ制御時より継続して、ＵＤＱＭ制御およびＬＤＱＭ制御の内容に応じたレベルとしたままのＵＤＱＭ信号およびＬＤＱＭ信号を、ＵＤＱＭ端子５８およびＬＤＱＭ端子５９より出力し、８ビット目〜０ビット目のカラムアドレスＣＡ［８：０］を、８個のアドレス端子５１より出力する。さらにこのとき、メモリインターフェース装置５０は、ＬレベルとしたＷＥ信号、および書き込むべきデータを出力するので、シンクロナスＤＲＡＭ１０は、ＵＤＱＭ信号およびＬＤＱＭ信号を参照しながら、指定されたアドレスにデータを記憶する。
【特許文献１】特開２０００−２６７９８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、近年の半導体装置の高集積化や多機能化に伴い、制御用端子が増加し、その数を一定の端子数に収めることが困難になってきた。
【００１０】
また、上述したように、シンクロナスＤＲＡＭ１０は、ＣＡＳ制御時にＵＤＱＭ信号およびＬＤＱＭ信号を参照するものであるため、ＲＡＳ制御時にはＵＤＱＭ信号およびＬＤＱＭ信号や、これらの信号を出力するＵＤＱＭ端子５８およびＬＤＱＭ端子５９は必要ない。また、カラムアドレスは、通常ロウアドレスよりも少ないビット数で構成されているため、ＣＡＳ制御時には、上位のアドレス信号やそれに対応するアドレス端子は必要ない。このように、ＵＤＱＭ端子５８、ＬＤＱＭ端子５９、および上位アドレス信号に対応するアドレス端子を、有効利用できていないという問題もある。
【００１１】
本発明は、上記のような課題を解決するためになされたものであり、制御端子数を削減することのできるメモリインターフェース装置、およびメモリインターフェース制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の請求項1にかかるメモリインターフェース装置は、入出力データのマスク制御の可能なメモリを駆動するメモリインターフェース装置において、ロウアドレスを指定するＲＡＳ制御であるか、カラムアドレスを指定するＣＡＳ制御であるかに応じて、上記ＣＡＳ制御時に使用されないアドレス信号と、マスク信号とを切り換えて、上記メモリに出力するアドレス・マスク切り換え回路を備えた、ことを特徴とする。
【００１３】
本発明の請求項２にかかるメモリインターフェース装置は、請求項１に記載のメモリインターフェース装置において、上記アドレス・マスク切り換え回路は、上記ＲＡＳ制御時に上記アドレス信号を出力する第１のトライステートバッファと、上記ＣＡＳ制御時に上記マスク信号を出力する第２のトライステートバッファと、を備えた、ことを特徴とする。
【００１４】
本発明の請求項３にかかるメモリインターフェース装置は、請求項１に記載のメモリインターフェース装置において、上記アドレス・マスク切り換え回路は、上記ＲＡＳ制御時に上記アドレス信号を、上記ＣＡＳ制御時に上記マスク信号を、選択し、該選択した信号を出力するマルチプレクサを備えた、ことを特徴とする。
【００１５】
本発明の請求項４にかかるメモリインターフェース装置制御方法は、入出力データのマスク制御の可能なメモリを駆動するメモリインターフェース制御方法において、ロウアドレスを指定するＲＡＳ制御であるか、カラムアドレスを指定するＣＡＳ制御であるかに応じて、上記ＣＡＳ制御時に使用されないアドレス信号と、マスク信号とを切り換えて、上記メモリに出力する、ことを特徴とする。
【発明の効果】
【００１６】
本発明の請求項１にかかるメモリインターフェース装置は、入出力データのマスク制御の可能なメモリを駆動するメモリインターフェース装置において、ロウアドレスを指定するＲＡＳ制御であるか、カラムアドレスを指定するＣＡＳ制御であるかに応じて、上記ＣＡＳ制御時に使用されないアドレス信号と、マスク信号とを切り換えて、上記メモリに出力するアドレス・マスク切り換え回路を備えたもの、としたので、上記アドレス信号とマスク信号とで制御端子を共用することができ、制御端子数を削減することができる。
【００１７】
本発明の請求項２にかかるメモリインターフェース装置は、請求項１に記載のメモリインターフェース装置において、上記アドレス・マスク切り換え回路は、上記ＲＡＳ制御時に上記アドレス信号を出力する第１のトライステートバッファと、上記ＣＡＳ制御時に上記マスク信号を出力する第２のトライステートバッファと、を備えたもの、としたので、上記アドレス信号とマスク信号とで制御端子を共用することができ、制御端子数を削減することができる。
【００１８】
本発明の請求項３にかかるメモリインターフェース装置は、請求項１に記載のメモリインターフェース装置において、上記アドレス・マスク切り換え回路は、上記ＲＡＳ制御時に上記アドレス信号を、上記ＣＡＳ制御時に上記マスク信号を、選択し、該選択した信号を出力するマルチプレクサを備えたもの、としたので、上記アドレス信号とマスク信号とで制御端子を共用することができ、制御端子数を削減することができる。
【００１９】
本発明の請求項４にかかるメモリインターフェース制御方法は、入出力データのマスク制御の可能なメモリを駆動するメモリインターフェース制御方法において、ロウアドレスを指定するＲＡＳ制御であるか、カラムアドレスを指定するＣＡＳ制御であるかに応じて、上記ＣＡＳ制御時に使用されないアドレス信号と、マスク信号とを切り換えて、上記メモリに出力するようにしたので、上記アドレス信号とマスク信号とで制御端子を共用することができ、制御端子数を削減することができる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施の形態によるメモリインターフェース装置、およびメモリインターフェース制御方法は、ロウアドレスを指定するＲＡＳ制御と、カラムアドレスを指定するＣＡＳ制御とが、排他的に行われるメモリにおいては、ＲＡＳ制御時にマスク信号（ＵＤＱＭ信号、ＬＤＱＭ信号）が不要となり、また、ＣＡＳ制御時に上位アドレス信号が不要となることに着目して、ＲＡＳ制御時およびＣＡＳ制御時に、ＲＡＳ信号またはＣＡＳ信号に基づき、マスク信号と上位アドレス信号とを切り換えて出力するようにしたものである。
【００２１】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００２２】
（実施の形態１）
図１は、本発明の実施の形態１によるメモリインターフェース装置と、メモリとを接続した状態の一例を示す図である。
図１において、１０は、汎用の、マスク制御の可能なシンクロナスＤＲＡＭであり、このシンクロナスＤＲＡＭ１０は、ｎ本（ｎは、少なくともロウアドレスのビット数）のアドレスバス、およびｍ本（ｍは、１以上の整数）のデータバスに対応する端子のほかに、ＣＬＫ（クロック）、ＣＳ（チップセレクト）、ＲＡＳ（ロウアドレス・ストローブ）、ＣＡＳ（カラムアドレス・ストローブ）、ＷＥ（ライトイネーブル）、ＬＤＱＭ（ロウマスク）、ＵＤＱＭ（アッパーマスク）等の、メモリアクセスを行うための端子を備えている。
【００２３】
また、２０は、上記のようなシンクロナスＤＲＡＭ１０を駆動する，シンクロナスＤＲＡＭ１０に対するアクセスを制御するためのタイミングを生成するメモリインターフェース装置である。
【００２４】
このメモリインターフェース装置２０は、シンクロナスＤＲＡＭ１０の各端子に制御信号を印加する制御端子として、アドレス信号あるいはマスク信号を出力するｎ個のアドレス・マスク端子２１、データ信号の入出力を行うｍ個のデータ端子２２、クロックを印加するＣＬＫ端子２３、ＣＳ信号を出力するＣＳ端子２４、ＲＡＳ信号を出力するＲＡＳ端子２５、ＣＡＳ信号を出力するＣＡＳ端子２６、ＷＥ信号を出力するＷＥ端子２７等を備えている。また、メモリインターフェース装置２０は、アドレス信号とマスク信号とを切り換えて、アドレス・マスク端子２１を介して出力するアドレス・マスク切り換え回路２８を備えている。
【００２５】
次に、アドレス・マスク切り換え回路２８について、図２を参照しながら説明する。以下、シンクロナスＤＲＡＭ１０が１２本のアドレスバスを備えており、かつ、上位３本のアドレス信号を用いることなくＣＡＳ制御可能なものである場合を例として説明する。
【００２６】
図２において、３１〜３４は、トライステートバッファ、３５は、インバータ、２１［１１］は、１１ビット目のアドレスあるいはマスク信号を出力するアドレス・マスク端子、２１［１０］は、１０ビット目のアドレスあるいはマスク信号を出力するアドレス・マスク端子、ＡＤ［１１］は１１ビット目のアドレスを含んだ内部信号、ＡＤ［１０］は、１０ビット目のアドレスを含んだ内部信号である。また、アドレス・マスク切り換え回路２８は、９ビット目〜０ビット目のアドレスを出力するアドレス・マスク端子２１［９］〜２１［０］（図示しない）をも備えている。
【００２７】
トライステートバッファ３１は、内部信号ＡＤ［１０］を入力とし、インバータ３５の出力をイネーブル信号として用いており、また、トライステートバッファ３２は、ＵＤＱＭ信号を入力とし、ＣＡＳ信号をイネーブル信号として用いている。そして、ＣＡＳ信号がＨレベルの時に内部信号ＡＤ［１０］を、ＣＡＳ信号がＬレベルの時にＵＤＱＭ信号を、アドレス・マスク端子２１［１０］を介してシンクロナスＤＲＡＭ１０のアドレスバス（ＡＤ［１０］）およびＵＤＱＭに出力する。
【００２８】
また、トライステートバッファ３３は、内部信号ＡＤ［１１］を入力とし、インバータ３５の出力をイネーブル信号として用いており、トライステートバッファ３４は、ＬＤＱＭ信号を入力とし、ＣＡＳ信号をイネーブル信号として用いている。そして、ＣＡＳ信号がＨレベルの時に内部信号ＡＤ［１１］を、ＣＡＳ信号がＬレベルの時にＬＤＱＭ信号を、アドレス・マスク端子２１［１１］を介してシンクロナスＤＲＡＭ１０のアドレスバス（ＡＤ［１１］）およびＬＤＱＭに出力する。
【００２９】
なお、トライステートバッファ３１，３３に入出力する内部信号は、ＣＡＳ制御時に不要となるビットであれば、どのビットのアドレスであっても良い。
【００３０】
次に、上記のように構成されるメモリインターフェース装置２０の動作、およびメモリインターフェース制御方法について、シンクロナスＤＲＡＭ１０に書き込みを行う場合を例として説明する。
【００３１】
図３は、本実施の形態１によるメモリインターフェース装置２０の書き込み動作を説明するためのタイミングチャートであり、メモリインターフェース装置２０の各端子より出力される信号の信号レベルを示している。
【００３２】
ＲＡＳ制御を行う場合、メモリインターフェース装置２０は、ＬレベルとしたＲＡＳ信号を、ＲＡＳ端子２５より出力し、ＨレベルとしたＣＡＳ信号を、ＣＡＳ端子２６より出力する。
【００３３】
このとき、アドレス・マスク切り換え回路２８においては、内部信号ＡＤ［１０］およびＡＤ［１１］はイネーブルとなり、ＵＤＱＭ信号およびＬＤＱＭ信号はディスエーブルとなる。従って、アドレス・マスク端子２１［１０］および２１［１１］から、ロウアドレスＲＡ［１０］を含んだ内部信号ＡＤ［１０］、およびロウアドレスＲＡ［１１］を含んだ内部信号ＡＤ［１１］が出力される。また、９ビット目〜０ビット目のロウアドレスＲＡ［９：０］が、アドレス・マスク端子２１［９］〜２１［０］を介して出力される。
【００３４】
ＲＡＳ制御が完了すると、メモリインターフェース装置２０は、ＨレベルとしたＲＡＳ信号をＲＡＳ端子２５より、ＬレベルとしたＣＡＳ信号をＣＡＳ端子２６より、それぞれ出力し、ＣＡＳ制御を行う。
【００３５】
このとき、アドレス・マスク切り換え回路２８においては、内部信号ＡＤ［１０］およびＡＤ［１１］はディスエーブルとなり、ＵＤＱＭ信号およびＬＤＱＭ信号はイネーブルとなる。従って、アドレス・マスク端子２１［１０］からＵＤＱＭ信号が、アドレス・マスク端子２１［１１］からＬＤＱＭ信号が、それぞれ出力される。また、８ビット目〜０ビット目のカラムアドレスＣＡ［８：０］が、アドレス・マスク端子２１［８］〜２１［０］を介して出力される。
【００３６】
以上のように、本実施の形態１によるメモリインターフェース装置２０、およびメモリインターフェース制御方法によれば、ＣＡＳ信号がＨレベルの時に、内部信号ＡＤ［１０］および内部信号ＡＤ［１１］を、ＣＡＳ信号がＬレベルの時に、ＵＤＱＭ信号およびＬＤＱＭ信号を、アドレス・マスク端子２１［１０］および２１［１１］より出力するようにしたので、シンクロナスＤＲＡＭ１０の上位２ビットのアドレスに対応する内部信号ＡＤ［１０］およびＡＤ［１１］と、ＵＤＱＭ信号およびＬＤＱＭ信号とにより、メモリインターフェース装置２０のアドレス・マスク端子２１［１０］および２１［１１］を共用することが可能となり、メモリインターフェース装置２０の制御端子の端子数を削減できる。
【００３７】
（実施の形態２）
本発明の実施の形態２によるメモリインターフェース装置２０ａは、アドレス・マスク切り換え回路２８ａを、マルチプレクサによりアドレス信号とマスク信号とを切り換えて出力するようにしたものである。
【００３８】
図４は、本実施の形態２によるアドレス・マスク切り換え回路２８ａの構成の一例を示す図である。なお、図４において、図１，図２に示したものに相当する構成には、同一符号を付して、詳細な説明を省略する。
【００３９】
図４において、４１、４２はマルチプレクサである。またアドレス・マスク切り換え回路２８ａは、９ビット目〜０ビット目のアドレスを出力するアドレス・マスク端子２１［９］〜２１［０］（図示しない）をも備えている。
【００４０】
マルチプレクサ４１は、ＣＡＳ信号がＨの場合、内部信号ＡＤ［１０］を、ＣＡＳ信号がＬの場合、ＵＤＱＭ信号を、選択し、該選択した信号を、アドレス・マスク端子２１［１０］より出力する。同様に、マルチプレクサ４２は、ＣＡＳ信号がＨの場合、内部信号ＡＤ［１１］を、ＣＡＳ信号がＬの場合、ＬＤＱＭ信号を、選択し、該選択した信号を、アドレス・マスク端子２１［１１］より出力する。
【００４１】
次に、上記のように構成されるメモリインターフェース装置２０ａの動作、およびメモリインターフェース制御方法について説明する。
【００４２】
ＲＡＳ制御を行う場合、メモリインターフェース装置２０ａは、ＬレベルとしたＲＡＳ信号を、ＲＡＳ端子２５より出力し、ＨレベルとしたＣＡＳ信号を、ＣＡＳ端子２６より出力する。
【００４３】
このとき、アドレス・マスク切り換え回路２８ａにおいては、マルチプレクサ４１，４２により、内部信号ＡＤ［１０］，内部信号ＡＤ［１１］が選択され、アドレス・マスク端子２１［１０］，２１［１１］から出力される。また、９ビット目〜０ビット目のロウアドレスＲＡ［９：０］が、アドレス・マスク端子２１［９］〜２１［０］を介して出力される。
【００４４】
ＲＡＳ制御が完了すると、メモリインターフェース装置２０ａは、ＨレベルとしたＲＡＳ信号をＲＡＳ端子２５より、ＬレベルとしたＣＡＳ信号をＣＡＳ端子２６より、それぞれ出力し、ＣＡＳ制御を行う。
【００４５】
このとき、アドレス・マスク切り換え回路２８ａにおいては、マルチプレクサ４１，４２によりＵＤＱＭ信号，ＬＤＱＭ信号が選択され、アドレス・マスク端子２１［１０］，２１［１１］から出力される。また、８ビット目〜０ビット目のカラムアドレスＣＡ［８：０］が、アドレス・マスク端子２１［８］〜２１［０］を介して出力される。
【００４６】
以上のように、本実施の形態２によるメモリインターフェース装置２０ａ、およびメモリインターフェース制御方法によれば、アドレス・マスク切り換え回路２８ａに、ＣＡＳ信号がＨの場合、内部信号ＡＤ［１０］を、ＣＡＳ信号がＬの場合、ＵＤＱＭ信号を、アドレス・マスク端子２１［１０］より出力するマルチプレクサ４１と、ＣＡＳ信号がＨの場合、内部信号ＡＤ［１１］を、ＣＡＳ信号がＬの場合、ＬＤＱＭ信号を、アドレス・マスク端子２１［１１］より出力するマルチプレクサ４２と、を備えたので、シンクロナスＤＲＡＭ１０のアドレスの上位２ビットに対応する内部信号ＡＤ［１０］およびＡＤ［１１］と、ＵＤＱＭ信号およびＬＤＱＭ信号とにより、メモリインターフェース装置２０ａのアドレス・マスク端子２１［１０］および２１［１１］を共用することが可能となり、メモリインターフェース装置２０ａの制御端子の端子数を削減できる。
【００４７】
なお、本発明の実施の形態１および実施の形態２においては、シンクロナスＤＲＡＭ１０を駆動するメモリインターフェース装置２０，２０ａについて説明したが、本発明は、メモリインターフェース装置２０，２０ａが駆動するメモリの種類を限定するものではなく、ＣＡＳ制御とＲＡＳ制御が排他的に行われる全ての種類のメモリにおいて、マスク信号と上位アドレス信号とを切り替えて出力するようにすることで、マスク信号と上位アドレス信号とにより制御端子を共用することができる。
【産業上の利用可能性】
【００４８】
本発明のメモリインターフェース装置、およびメモリインターフェース制御方法は、アドレス信号とマスク信号とを切り換えて出力するので、制御端子数を削減することができ、有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１によるメモリインターフェース装置と、メモリとを接続した状態の一例を示す図である。
【図２】本発明の実施の形態１によるメモリインターフェース装置の、アドレス・マスク切り換え回路の構成の一例を示す図である。
【図３】本発明の実施の形態１によるメモリインターフェース装置の動作を示すタイミングチャートである。
【図４】本発明の実施の形態２によるメモリインターフェース装置の、アドレス・マスク切り換え回路の構成の一例を示す図である。
【図５】従来のメモリインターフェース装置と、メモリとを接続した状態を示す図である。
【図６】従来のメモリインターフェース装置の動作を示すタイミングチャートである。
【符号の説明】
【００５０】
１０  シンクロナスＤＲＡＭ
２０，２０ａ，５０  メモリインターフェース装置
２１  アドレス・マスク端子
２８，２８ａ  アドレス・マスク切り換え回路
３１，３２，３３，３４  トライステートバッファ
４１，４２  マルチプレクサ
【図１】
2005182530.tif 000003
【図２】
2005182530.tif 000004
【図３】
2005182530.tif 000005
【図４】
2005182530.tif 000006
【図５】
2005182530.tif 000007
【図６】
2005182530.tif 000008