(57)【要約】【課題】  フレキシブルケーブルの信号線数を増加させることなくピックアップの多機能化に対応可能なレーザ制御装置を提供する。【解決手段】  レーザの駆動電流ＩLD2を生成し、光ディスク６にレーザ光を照射するピックアップ３ａ、及び駆動電流ＩLD2が一定値の期間にのみピックアップ３ａの機能制御に用いる制御データＤＡＴＡをピックアップ３ａに転送する駆動制御回路２ａを備える。【選択図】  図１
2005166217.tif 000002
【特許請求の範囲】
【請求項１】
レーザの駆動電流を生成し、光ディスクにレーザ光を照射するピックアップと、
前記駆動電流の制御情報を前記ピックアップに伝達する複数の信号線と、
前記駆動電流が一定値の期間にのみ前記ピックアップの機能制御に用いる制御データを前記複数の信号線を用いて前記ピックアップに転送する駆動制御回路
とを備えることを特徴とするレーザ制御装置。
【請求項２】
前記駆動制御回路は、前記駆動電流がパルス状の期間において前記駆動電流の生成に用いる複数の電流設定信号及び複数の波形制御信号を前記制御情報として前記ピックアップに伝達することを特徴とする請求項１に記載のレーザ制御装置。
【請求項３】
前記駆動制御回路は、
第１及び第２電流設定信号を前記複数の電流設定信号として生成し、第１波形制御信号及び前記第１波形制御信号をマスクする第２波形制御信号を前記複数の波形制御信号として生成する信号生成回路と、
前記制御データ、データ転送クロック、及び前記駆動電流を出力するか否か指示する出力イネーブル信号を生成する制御データ生成回路と、
前記第１波形制御信号及び前記制御データのいずれかを第１選択信号として選択し、前記第２波形制御信号及び前記データ転送クロックのいずれかを第２選択信号として選択する選択信号生成回路
とを備えることを特徴とする請求項２に記載のレーザ制御装置。
【請求項４】
前記ピックアップは、
前記第１選択信号、前記第２選択信号、及び前記出力イネーブル信号に基づき、演算選択信号及びレーザ選択信号を生成する機能制御回路と、
前記演算選択信号に応じて、前記第１及び第２選択信号を論理積演算又は論理和演算して演算出力信号を生成する演算回路と、
前記第１及び第２電流設定信号、前記第１選択信号、及び前記演算出力信号に基づいて前記駆動電流を生成する駆動電流生成回路と、
前記出力イネーブル信号に応じて前記駆動電流を出力するか否か選択し、前記レーザ選択信号に応じて前記レーザ光を出射する複数の半導体レーザ素子のいずれに前記駆動電流を供給するか選択するレーザ選択回路
とを備えることを特徴とする請求項３に記載のレーザ制御装置。
【請求項５】
前記駆動制御回路は、
第１、第２、及び第３電流設定信号を前記複数の電流設定信号として生成し、第１、第２、及び第３波形制御信号を前記複数の波形制御信号として生成する信号生成回路と、
前記制御データ、データ転送クロック、及び前記駆動電流を出力するか否か指示する出力イネーブル信号を生成する制御データ生成回路と、
前記第１波形制御信号及び前記制御データのいずれかを第１選択信号として選択し、前記第２波形制御信号及び前記データ転送クロックのいずれかを第２選択信号として選択し、前記第３波形制御信号及び前記出力イネーブル信号のいずれかを第３選択信号として選択する選択信号生成回路
とを備えることを特徴とする請求項２に記載のレーザ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光ディスク装置のピックアップに備えられたレーザ部を制御するレーザ制御装置に関する。
【背景技術】
【０００２】
光ディスクにレーザ光を照射するピックアップは、レーザ部に駆動電流を供給するレーザドライバを内蔵する。光ディスクの記録密度の増大に伴い、記録時における駆動電流の多値レベル化及びパルス幅制御の高精度化が進んでいる。光ディスク装置の構成は、ピックアップとコントローラ等の各種回路が実装された本体基板とに大別される。背景技術として、ピックアップ内にレーザドライバを実装し、本体基板上に制御回路を実装する手法が知られている（例えば、特許文献１参照。）。ピックアップは、光ディスクの内周から外周又は外周から内周へ移動を繰り返す可動部であるため、柔軟性を有するケーブル、即ちフレキシブルケーブルにより本体基板と接続される。
【０００３】
更に、記録密度の高密度化、記録メディアの多様化、及び記録速度の高速化等に起因して、ピックアップの多機能化が進んでいる。例えば、記録メディアに応じて複数の半導体レーザ素子を使い分ける機能、駆動電流を強制的にオフする機能、及び高速記録時において駆動電流の電流利得を増加させる機能等を備えるピックアップが現在開発されている。
【特許文献１】特開平１１−２１９５２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した背景技術においては、ピックアップの多機能化に伴い、機能制御のための信号線をフレキシブルケーブル内に確保する必要が生じる。例えば、記録メディアに応じて複数の半導体レーザ素子を使い分けるための信号線、駆動電流を強制的にオフするための信号線、及び高速記録時において駆動電流の利得を増加させるための信号線がフレキシブルケーブル内に必要となる。この結果、フレキシブルケーブルの信号線数が増加し、フレキシブルケーブルに接続されるコネクタの実装面積増大及び信頼性低下等が問題となる。
【０００５】
上記問題点を鑑み、本発明は、フレキシブルケーブルの信号線数を増加させることなくピックアップの多機能化に対応可能なレーザ制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成する為に、本発明の特徴は、（イ）レーザの駆動電流を生成し、光ディスクにレーザ光を照射するピックアップ；（ロ）駆動電流の制御情報をピックアップに伝達する複数の信号線；（ハ）駆動電流が一定値の期間にのみピックアップの機能制御に用いる制御データを複数の信号線を用いてピックアップに転送する駆動制御回路を備えるレーザ制御装置であることを要旨とする。
【発明の効果】
【０００７】
本発明によれば、フレキシブルケーブルの信号線数を増加させることなくピックアップの多機能化に対応可能なレーザ制御装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の第１〜第３の実施の形態を説明する。この第１〜第３の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係る光ディスク装置は、図１に示すように、光ディスク６、システムバス７、光ディスク６に照射するレーザ光を制御するレーザ制御装置１ａ、光ディスク６を駆動する光ディスク駆動装置５０、及び光ディスク６から読み出された信号から再生信号を生成する再生信号処理回路６０を備える。レーザ制御装置１ａは、レーザの駆動電流ＩLD2を生成し、光ディスク６にレーザ光を照射するピックアップ３ａ、駆動電流ＩLD2の制御情報をピックアップ３ａに伝達する複数の信号線５、駆動電流ＩLD2が一定値の期間にのみピックアップ３ａの機能制御に用いる制御データＤＡＴＡを複数の信号線５を用いてピックアップ３ａに転送する駆動制御回路２ａを備える。複数の信号線５はフレキシブルケーブル内に構成される。また、駆動制御回路２ａは、駆動電流ＩLD2がパルス状の期間において駆動電流ＩLD2の生成に用いる複数の電流設定信号Ｖ1，Ｖ2，・・・・・及び複数の波形制御信号Ｓ1，Ｓ2，・・・・・を駆動電流ＩLD2の制御情報としてピックアップ３ａに供給する。ここで「駆動電流ＩLD2がパルス状の期間」とは、例えば光ディスク装置の記録時を意味する。「駆動電流ＩLD2が一定値の期間」とは、例えば光ディスク装置の待機時及び再生時等を意味する。また「機能制御」とは、例えば、光ディスク６の種類に応じてレーザ光を出射する半導体レーザ素子を使い分ける及びピックアップ３ａ内で実行される演算処理を選択する等の駆動電流ＩLD2を生成する以外の機能に対する制御であることを意味する。
【００１０】
光ディスク駆動装置５０は、光ディスク６を駆動するディスクモータ５１、及びディスクモータ５１を制御するディスクモータ制御回路５２を備える。駆動制御回路２ａ、再生信号処理回路６０、ディスクモータ制御回路５２、及びシステムバス７は、本体基盤１００上に実装される。尚、図１においては、光ディスク６の記録面に対してピックアップ３ａを平行移動させるピックアップ駆動機構は図示していない。
【００１１】
更に、駆動制御回路２ａは、第１コネクタ２２、コントローラ２０ａ、信号生成回路８ａ、選択信号生成回路８２ａ、及び制御データ生成回路８３ａを備える。第１コネクタ２２は複数の信号線５に接続される。コントローラ２０ａ及び制御データ生成回路８３ａはシステムバス７に接続される。信号生成回路８ａは、システムバス７に入力が接続され、第１コネクタ２２及び選択信号生成回路８２ａに出力が接続される。選択信号生成回路８２ａは、システムバス７、信号生成回路８ａ、及び制御データ生成回路８３ａに入力が接続され、第１コネクタ２２に出力が接続される。
【００１２】
また、信号生成回路８ａは、第１電流設定信号Ｖ1及び第２電流設定信号Ｖ2を生成し、第１波形制御信号Ｓ1及び第１波形制御信号Ｓ1をマスクする第２波形制御信号Ｓ2を生成する。制御データ生成回路８３ａは、コントローラ２０ａからシステムバス７を介して伝達されるデータ制御信号ＤＣ及び出力制御信号ＭＯＤＥに基づき、制御データＤＡＴＡ、データ転送クロックＣＬＫ、及び駆動電流ＩLD2を生成するか否か指示する出力イネーブル信号ＥＮを生成する。選択信号生成回路８２ａは、コントローラ２０ａからシステムバス７を介して伝達される動作切り換え信号ＳＷに基づき、第１波形制御信号Ｓ1及び制御データＤＡＴＡのいずれかを第１選択信号ＳＬ１として選択し、第２波形制御信号Ｓ2及びデータ転送クロックＣＬＫのいずれかを第２選択信号ＳＬ２として選択する。コントローラ２０ａは、信号生成回路８ａ、選択信号生成回路８２ａ、及び制御データ生成回路８３ａ等の動作タイミングを制御する。
【００１３】
更に、信号生成回路８ａは、レーザ光量制御回路８４ａ、記録信号処理回路８０、及び波形制御信号生成回路８１ａを備える。レーザ光量制御回路８４ａは、システムバス７と第１コネクタ２２との間に接続される。記録信号処理回路８０は、システムバス７に入力が接続される。波形制御信号生成回路８１ａは、記録信号処理回路８０及びシステムバス７に入力が接続され、選択信号生成回路８２ａに出力が接続される。記録信号処理回路８０は、コントローラ２０ａからシステムバス７を介して伝達される記録信号ＲＤを変調する。波形制御信号生成回路８１ａは、コントローラ２０ａからシステムバス７を介して伝達されるプリセット信号ＰＤ及び変調された記録信号ＲＤに基づき、第１波形制御信号Ｓ1及び第２波形制御信号Ｓ2を生成する。レーザ光量制御回路８４ａは、コントローラ２０ａからシステムバス７を介して伝達される電圧制御信号ＶＣＴＬに応じて第１電流設定信号Ｖ1及び第２電流設定信号Ｖ2を生成する。
【００１４】
また、波形制御信号生成回路８１ａは、図２に示すように、記録データ入力端子８１１、プリセット信号入力端子８１２、タイマ回路８１０ａ、参照テーブル８１０ｂ、デコーダ８１０ｃ、及びオフセット時間設定回路８１０ｄを備える。参照テーブル８１０ｂは、プリセット信号入力端子８１２に入力が接続される。デコーダ８１０ｃは、タイマ回路８１０ａ、参照テーブル８１０ｂ、デコーダ８１０ｃ、及びオフセット時間設定回路８１０ｄに入力が接続される。尚、図２においては図１に示した第１コネクタ２２の図示を省略している。
【００１５】
タイマ回路８１０ａは時間情報を生成する。参照テーブル８１０ｂは、プリセット信号ＰＤに基づき、第１波形制御信号Ｓ1及び第２波形制御信号Ｓ2の立ち上がり及び立ち下がりのタイミングを微調整するためのタイミング制御信号を生成する。オフセット時間設定回路８１０ｄは、第２波形制御信号Ｓ2のハイレベル時の時間幅を制御するオフセット制御信号を生成する。オフセット時間設定回路８１０ｄは、例えば第２波形制御信号Ｓ2の立ち上がりを第１波形制御信号Ｓ1の立ち上がりよりも時間的に前に設定し、第２波形制御信号Ｓ2の立ち下がりを第１波形制御信号Ｓ1の立ち下がりよりも時間的に後に設定する。デコーダ８１０ｃは、変調された記録信号ＲＤ、タイマ回路８１０ａからの時間情報、参照テーブル８１０ｂからのタイミング制御信号、及びオフセット時間設定回路８１０ｄからのオフセット制御信号に基づいて第１波形制御信号Ｓ1及び第２波形制御信号Ｓ2を生成する。
【００１６】
更に、制御データ生成回路８３ａは、データ制御信号入力端子８２７、出力制御信号入力端子８２５、イネーブル信号出力端子８２６、データ生成回路８３０ａ、クロック生成回路８３０ｂ、及びイネーブル信号生成回路８３０ｃを備える。データ生成回路８３０ａはデータ制御信号入力端子８２７に接続される。イネーブル信号生成回路８３０ｃは出力制御信号入力端子８２５とイネーブル信号出力端子８２６との間に接続される。データ生成回路８３０ａは、データ制御信号ＤＣに応じて制御データＤＡＴＡを生成する。クロック生成回路８３０ｂはデータ転送クロックＣＬＫを生成する。イネーブル信号生成回路８３０ｃは、出力制御信号ＭＯＤＥに応じて出力イネーブル信号ＥＮを生成する。
【００１７】
選択信号生成回路８２ａは、動作切り換え信号入力端子８２１、第１選択信号出力端子８２２、第２選択信号出力端子８２３、第１セレクタ８２０ａ、及び第２セレクタ８２０ｂを備える。第１セレクタ８２０ａは、デコーダ８１０ｃ、動作切り換え信号入力端子８２１、及びデータ生成回路８３０ａに入力が接続され、第１選択信号出力端子８２２に出力が接続される。第２セレクタ８２０ｂは、デコーダ８１０ｃ、動作切り換え信号入力端子８２１、及びクロック生成回路８３０ｂに入力が接続され、第２選択信号出力端子８２３に出力が接続される。第１セレクタ８２０ａは、動作切り換え信号ＳＷに応じて第１波形制御信号Ｓ1及び制御データＤＡＴＡのいずれかを選択して第１選択信号ＳＬ１を生成する。第２セレクタ８２０ｂは、動作切り換え信号ＳＷに応じて第２波形制御信号Ｓ2及びデータ転送クロックＣＬＫのいずれかを選択して第２選択信号ＳＬ２を生成する。
【００１８】
一方、ピックアップ３ａは、図１に示すように、複数の信号線５に接続された第２コネクタ３１、第２コネクタ３１に接続されたレーザドライバ４ａ、及びレーザドライバ４ａに接続されたレーザ部１０を備える。レーザドライバ４ａは、第１電流設定信号Ｖ1、第２電流設定信号Ｖ2、第１選択信号ＳＬ１、第２選択信号ＳＬ２、及び出力イネーブル信号ＥＮに基づいて駆動電流ＩLD2を生成する。レーザ部１０は、駆動電流ＩLD2に応じて光ディスク６にレーザ光を照射する。尚、レーザ部１０は、図３に示すように、レーザドライバ４ａにアノードが接続され、グラウンドＶＳＳにカソードが接続された複数の半導体レーザ素子１１ａ，１１ｂ，・・・・・を備える。
【００１９】
更に、レーザドライバ４ａは図３に示すように、第１電流設定信号端子１４１ａ、第２電流設定信号端子１４１ｂ、第１選択信号端子１４２ａ、第２選択信号端子１４２ｂ、イネーブル信号端子１４２ｃ、機能制御回路４２ａ、演算回路４４、駆動電流生成回路４１ａ、及び出力選択回路４３ａを備える。機能制御回路４２ａは、第１選択信号端子１４２ａ、第２選択信号端子１４２ｂ、及びイネーブル信号端子１４２ｃに入力が接続される。演算回路４４は、第１選択信号端子１４２ａ、第２選択信号端子１４２ｂ、及び機能制御回路４２ａの出力に入力が接続される。駆動電流生成回路４１ａは、第１電流設定信号端子１４１ａ、第２電流設定信号端子１４１ｂ、第１選択信号端子１４２ａ、及び演算回路４４の出力に入力が接続される。出力選択回路４３ａは、イネーブル信号端子１４２ｃ、機能制御回路４２ａの出力、及び駆動電流生成回路４１ａの出力に入力が接続され、レーザ部１０に出力が接続される。尚、図３においては図１に示した第２コネクタ３１は図示を省略している。
【００２０】
また、機能制御回路４２ａは、第１選択信号ＳＬ１、第２選択信号ＳＬ２、及び出力イネーブル信号ＥＮに基づき、演算選択信号ＳＧ及びレーザ選択信号ＬＳを生成する。演算回路４４は、演算選択信号ＳＧに応じて、第１選択信号ＳＬ１及び第２選択信号ＳＬ２を論理積演算又は論理和演算して演算出力信号ＡＳを生成する。駆動電流生成回路４１ａは、第１電流設定信号Ｖ1、第２電流設定信号Ｖ2、第１選択信号ＳＬ１、及び演算出力信号ＡＳに基づいて駆動電流ＩLD1を生成する。出力選択回路４３ａは、出力イネーブル信号ＥＮに応じて駆動電流ＩLD2を出力するか否か選択し、レーザ選択信号ＬＳに応じてレーザ光を出射する複数の半導体レーザ素子１１ａ，１１ｂ，・・・・・のいずれに駆動電流ＩLD2を供給するか選択する。
【００２１】
更に、駆動電流生成回路４１ａは、第１電圧／電流（Ｖ／Ｉ）変換アンプ４１１、第２Ｖ／Ｉ変換アンプ４１２、第１スイッチ４１３、及び第２スイッチ４１４を備える。第１Ｖ／Ｉ変換アンプ４１１は第１電流設定信号端子１４１ａに入力が接続される。第２Ｖ／Ｉ変換アンプ４１２は第２電流設定信号端子１４１ｂに入力が接続される。第１スイッチ４１３は、第１選択信号端子１４２ａ及び第１Ｖ／Ｉ変換アンプ４１１の出力に入力が接続され、出力選択回路４３ａに出力が接続される。第２スイッチ４１４は、第２Ｖ／Ｉ変換アンプ４１２及び演算回路４４のそれぞれの出力に入力が接続され、出力選択回路４３ａに出力が接続される。
【００２２】
また、第１Ｖ／Ｉ変換アンプ４１１は第１電流設定信号Ｖ1を第１電流Ｉ1に変換する。第２Ｖ／Ｉ変換アンプ４１２は第２電流設定信号Ｖ2を第２電流Ｉ2に変換する。第１スイッチ４１３は、第１選択信号ＳＬ１に応じて、出力選択回路４３ａに第１電流Ｉ1を供給するか否か切り換える。第２スイッチ４１４は、演算出力信号ＡＳに応じて、出力選択回路４３ａに第２電流Ｉ2を供給するか否か切り換える。
【００２３】
更に、演算回路４４は、第１選択信号端子１４２ａ及び第２選択信号端子１４２ｂに入力が接続されたマスク演算用論理積回路４４１、第１選択信号端子１４２ａ及び第２選択信号端子１４２ｂに入力が接続されたマスク演算用論理和回路４４２、マスク演算用論理積回路４４１、マスク演算用論理和回路４４２、及び機能制御回路４２ａに入力が接続され、第２スイッチ４１４に出力が接続された演算選択回路４４３を備える。マスク演算用論理積回路４４１は、第１選択信号ＳＬ１及び第２選択信号ＳＬ２を論理積演算する。これに対してマスク演算用論理和回路４４２は、第１選択信号ＳＬ１及び第２選択信号ＳＬ２を論理和演算する。演算選択回路４４３は、演算選択信号ＳＧに応じて、マスク演算用論理積回路４４１の出力信号及びマスク演算用論理和回路４４２の出力信号のいずれかを演算出力信号ＡＳとして選択する。
【００２４】
また、出力選択回路４３ａは、第１スイッチ４１３、第２スイッチ４１４、及びイネーブル信号端子１４２ｃに入力が接続された出力スイッチ４３１、及び出力スイッチ４３１の出力及び機能制御回路４２ａの出力に入力が接続され、複数の半導体レーザ素子１１ａ，１１ｂ，・・・・・に出力が接続されたレーザ選択回路４３２を備える。出力スイッチ４３１は、出力イネーブル信号ＥＮに基づき、駆動電流ＩLD2を出力するか否か選択する。レーザ選択回路４３２は、レーザ選択信号ＬＳに基づき、複数の半導体レーザ素子１１ａ，１１ｂ，・・・・・のいずれに駆動電流ＩLD2を供給するか選択する。
【００２５】
更に、機能制御回路４２ａは図４に示すように、第１入力端子４２０ａ、第２入力端子４２０ｂ、第３入力端子４２０ｃ、第１出力端子４２０ｄ、第２出力端子４２０ｅ、機能制御用インバータ４２１、機能制御用論理積回路４２２、及びシフトレジスタ４２３を備える。機能制御用インバータ４２１は、第１入力端子４２０ａに入力が接続される。機能制御用論理積回路４２２は第３入力端子４２０ｃ及び機能制御用インバータ４２１の出力に入力が接続される。シフトレジスタ４２３は、第２入力端子４２０ｂにデータ入力端子Ｄｉｎが接続され、機能制御用論理積回路４２２の出力にクロック端子ＣＫが接続され、第１出力端子４２０ｄに第１データ出力端子Ｑ０が接続され、第２出力端子４２０ｅに第２データ出力端子Ｑ１が接続される。機能制御用インバータ４２１は出力イネーブル信号ＥＮを反転する。機能制御用論理積回路４２２は第２選択信号ＳＬ２及び反転された出力イネーブル信号ＥＮを論理積演算する。この結果、出力イネーブル信号ＥＮがハイレベルの場合、第２選択信号ＳＬ２がシフトレジスタ４２３のクロック端子ＣＫに供給されないように制御される。シフトレジスタ４２３は機能制御用論理積回路４２２の出力信号と同期して第１選択信号ＳＬ１をシフトさせ、演算選択信号ＳＧ及びレーザ選択信号ＬＳを生成する。
【００２６】
以下に、図１〜図６を用いて第１の実施の形態に係るレーザ制御装置１ａの動作を説明する。
【００２７】
（イ）先ず、図５（ａ）の時刻ｔ１において、図２に示すイネーブル信号生成回路８３０ｃは、出力制御信号ＭＯＤＥに応じてロウレベルの出力イネーブル信号ＥＮを生成する。出力イネーブル信号ＥＮは図３に示す機能制御回路４２ａ及び出力スイッチ４３１に伝達される。出力スイッチ４３１は、出力イネーブル信号ＥＮによりオフ状態となる。したがって、駆動電流ＩLD2の電流が一定値、即ち０［Ａ］程度に保たれる。更に、図５（ｂ）の時刻ｔ１〜ｔ２の期間において、図２に示すデータ生成回路８３０ａは制御データＤＡＴＡを第１セレクタ８２０ａに供給する。クロック生成回路８３０ｂはデータ転送クロックＣＬＫを第２セレクタ８２０ｂに供給する。
【００２８】
（ロ）次に、図５（ｂ）の時刻ｔ２において、第１セレクタ８２０ａは、動作切り換え信号ＳＷに応じて制御データＤＡＴＡを第１選択信号ＳＬ１として選択する。第２セレクタ８２０ｂは図５（ｃ）の時刻ｔ２において、動作切り換え信号ＳＷに応じてデータ転送クロックＣＬＫを第２選択信号ＳＬ２として選択する。第１選択信号ＳＬ１は、図３に示すマスク演算用論理積回路４４１、マスク演算用論理和回路４４２、機能制御回路４２ａ、及び第１スイッチ４１３に伝達される。第２選択信号ＳＬ２は、マスク演算用論理積回路４４１、マスク演算用論理和回路４４２、及び機能制御回路４２ａに伝達される。
【００２９】
（ハ）次に、図４に示す機能制御用インバータ４２１は、ロウレベルの出力イネーブル信号ＥＮを反転する。機能制御用論理積回路４２２は、第２選択信号ＳＬ２とハイレベルの出力イネーブル信号ＥＮとを論理積演算する。シフトレジスタ４２３は、機能制御用論理積回路４２２の出力信号と同期して第１選択信号ＳＬ１を取り込む。この結果、図５（ｃ）及び（ｄ）の時刻ｔ３に示すように、第２選択信号ＳＬ２の立ち上がりと同期して演算選択信号ＳＧが生成される。図５（ｃ）及び（ｅ）の時刻ｔ５に示すように、第２選択信号ＳＬ２の立ち上がりと同期してレーザ選択信号ＬＳが生成される。
【００３０】
（ニ）次に、図３に示す演算選択回路４４３は、演算選択信号ＳＧに基づいて、例えばマスク演算用論理積回路４４１の出力信号を演算出力信号ＡＳとして選択する。レーザ選択回路４３２は、レーザ選択信号ＬＳに基づいて、例えば複数の半導体レーザ素子１１ａ，１１ｂ，・・・・・の内から１つの半導体レーザ素子を選択する。更に、図２に示すイネーブル信号生成回路８３０ｃは、図５（ａ）の時刻ｔ７において出力イネーブル信号をハイレベルに立ち上げる。出力イネーブル信号ＥＮがハイレベルに立ち上がると、図３に示す出力スイッチ４３１はオン状態となる。図５の時刻ｔ７から一定期間において、ピックアップ３ａは光ディスク６をトレースし、記録開始位置を検索する。
【００３１】
（ホ）次に、図２に示す第１セレクタ８２０ａは、図６（ａ）に示すように、デコーダ８１０ｃからの第１波形制御信号Ｓ1を第１選択信号ＳＬ１として選択する。第２セレクタ８２０ｂは、図６（ｂ）に示すように、デコーダ８１０ｃからの第２波形制御信号Ｓ2を第２選択信号ＳＬ２として選択する。また、レーザ光量制御回路８４ａは、電圧制御信号ＶＣＴＬに応じて所定の電圧値を有する第１電流設定信号Ｖ1及び第２電流設定信号Ｖ2を生成する。第１電流設定信号Ｖ1及び第２電流設定信号Ｖ2は、図３に示す第１Ｖ／Ｉ変換アンプ４１１及び第２Ｖ／Ｉ変換アンプ４１２にそれぞれ伝達される。この結果、第１電流Ｉ1及び第２電流Ｉ2が生成される。
【００３２】
（ヘ）次に、第１選択信号ＳＬ１及び第２選択信号ＳＬ２は、複数の信号線５を介してピックアップ３ａに伝達される。ここで、複数の信号線５を通過する際、図６（ｃ）の時刻ｔ１〜ｔ２及びｔ５〜ｔ６のそれぞれの期間において第２波形制御信号Ｓ2に信号遅延が生じたとする。第１選択信号ＳＬ１及び第２選択信号ＳＬ２は、図３に示すマスク演算用論理積回路４４１により論理積演算される。この結果、図６（ｄ）に示す演算出力信号ＡＳが生成される。第１選択信号ＳＬ１は第１スイッチ４１３に伝達される。演算出力信号ＡＳは第２スイッチ４１４に伝達される。
【００３３】
（ト）次に、第１スイッチ４１３は、第１選択信号ＳＬ１がハイレベルの期間、即ち図６（ａ）の時刻ｔ３〜ｔ４の期間及び時刻ｔ７〜ｔ８の期間においてオンする。これに対して、第２スイッチ４１４は、演算出力信号ＡＳがハイレベルの期間、即ち図６（ｄ）の時刻ｔ３〜ｔ４の期間においてオンする。この結果、図６（ｅ）に示すように、駆動電流ＩLD2の電流値は、時刻ｔ３〜ｔ４の期間において、第１電流Ｉ1の電流値と第２電流Ｉ2の電流値との和と等しくなる。また、時刻ｔ７〜ｔ８の期間において、駆動電流ＩLD2の電流値は、第１電流Ｉ1の電流値と等しくなる。したがって、記録時においては駆動電流ＩLD2の波形はパルス状となる。
【００３４】
第１の実施の形態に係るレーザ制御装置１ａは、出力イネーブル信号ＥＮがロウレベルである図５の時刻ｔ１〜ｔ７の期間、即ち光ディスク装置の待機時において、第１選択信号ＳＬ１及び第２選択信号ＳＬ２として制御データＤＡＴＡ及びデータ転送クロックＣＬＫをピックアップ３ａに供給している。このように、待機時においてピックアップ３ａの機能を制御することができるため、複数の信号線５に機能制御用の信号線を追加する必要がない。したがって、複数の信号線５、即ちフレキシブルケーブルの信号線数を増加させずにピックアップ３ａの多機能化に対応できる。これに対して記録時においては、第１選択信号ＳＬ１及び第２選択信号ＳＬ２として第１波形制御信号Ｓ1及び第１波形制御信号Ｓ1をマスクする第２波形制御信号Ｓ2がピックアップ３ａに供給される。よって、記録時において複数の信号線５に信号遅延が生じても駆動電流ＩLD2に波形歪みが生じないため、非常に信頼性高く記録動作を実行できる。
【００３５】
更に、図１に示したレーザドライバ４ａは、図７に示すように、同一の半導体チップ９５上にモノリシックに集積化し、半導体集積回路９１を構成可能である。図７に示す例においては、半導体チップ９５上に複数のボンディングパッド９３ａ〜９３ｆが形成されている。また、図１に示したレーザ光量制御回路８４ａ、記録信号処理回路８０、波形制御信号生成回路８１ａ、選択信号生成回路８２ａ、制御データ生成回路８３ａ、再生信号処理回路６０、ディスクモータ制御回路５２は、図８に示すように、同一の半導体チップ９６上にモノリシックに集積化し、半導体集積回路９２を構成可能である。図８に示す例においては、半導体チップ９６上に複数のボンディングパッド９４ａ〜９４ｎが形成されている。
【００３６】
（第１の実施の形態の第１の変形例）
第１の実施の形態の第１の変形例に係るレーザドライバ４ｂとして、図９に示すように、出力選択回路４３ｂが、駆動電流ＩLD2の電流値を再生レベルに設定する再生レベル設定回路４３００を更に備える構成でも良い。再生レベル設定回路４３００は、レベル制御用インバータ４３０１、レベル制御用論理和回路４３０２、及びレベル制御用論理積回路４３０３を備える。レベル制御用インバータ４３０１は、イネーブル信号端子１４２ｃとレベル制御用論理和回路４３０２の一方の入力との間に接続される。レベル制御用論理和回路４３０２は、演算選択回路４４３に他方の入力が接続され、第２スイッチ４１４に出力が接続される。レベル制御用論理積回路４３０３は、イネーブル信号端子１４２ｃに一方の入力が接続され、第１選択信号端子１４２ａに他方の入力が接続され、第１スイッチ４１３に出力が接続される。
【００３７】
また、レベル制御用インバータ４３０１は出力イネーブル信号ＥＮを反転する。レベル制御用論理和回路４３０２は、反転された出力イネーブル信号ＥＮと演算出力信号ＡＳとを論理和演算し、第２スイッチ４１４を制御する。レベル制御用論理積回路４３０３は、第１選択信号ＳＬ１と出力イネーブル信号ＥＮとを論理積演算し、第１スイッチ４１３を制御する。
【００３８】
この結果、出力イネーブル信号ＥＮがロウレベルの場合、第１スイッチ４１３はオフ状態となり、第２スイッチ４１４はオン状態となる。よって第２電流設定信号Ｖ2の電圧値を再生レベルに制御することにより、駆動電流ＩLD2の電流量を再生レベルに設定できる。このように、図９に示すレーザドライバ４ｂによれば、駆動電流ＩLD2の電流値を一定値に設定することができる。
【００３９】
（第１の実施の形態の第２の変形例）
第１の実施の形態の第２の変形例に係る光ディスク装置として、図１０に示すように、選択信号生成回路８２ｂにレーザ光量制御回路８４ｂを接続する構成でも良い。選択信号生成回路８２ｂは、切り換え信号ＳＷに基づき、第１電流設定信号Ｖ1及び制御データＤＡＴＡのいずれかを第１選択信号ＳＬ１として選択し、第２電流設定信号Ｖ2及びデータ転送クロックＣＬＫのいずれかを第２選択信号ＳＬ２として選択する。第１選択信号ＳＬ１及び第２選択信号ＳＬ２は、第１コネクタ２２、複数の信号線５、及び第２コネクタ３１を介して駆動電流生成回路４１ｃ及び機能制御回路４２ｃに伝達される。
【００４０】
また、波形制御信号生成回路８１ｂが生成する第１波形制御信号Ｓ1は、第１コネクタ２２、複数の信号線５、及び第２コネクタ３１を介して駆動電流生成回路４１ｃ及び演算回路４４に伝達される。第２波形制御信号Ｓ2は、第１コネクタ２２、複数の信号線５、及び第２コネクタ３１を介して演算回路４４に伝達される。図１０に示す光ディスク装置によれば、複数の信号線５、即ちフレキシブルケーブルの信号線数を増加させずにピックアップ３ｃの多機能化に対応できる。
【００４１】
（第１の実施の形態の第３の変形例）
第１の実施の形態の第３の変形例に係るピックアップ３ｄとして、図１１に示すように、機能制御回路４２０が、駆動電流生成回路４１ｄの電流利得を更に制御する構成でも良い。機能制御回路４２０は、第１Ｖ／Ｉ変換アンプ４１１及び第２Ｖ／Ｉ変換アンプ４１２に利得制御信号ＧＣを供給する。図１１に示すピックアップ３ｄによれば、高速記録時において駆動電流生成回路４１ｄの電流利得を増加させることができる。
【００４２】
（第２の実施の形態）
本発明の第２の実施の形態に係る光ディスク装置は、図１２に示すように、波形制御信号生成回路８１ｃが、第３波形制御信号Ｓ3を更に生成する点が図１と異なる。制御データ生成回路８３ｃが、出力イネーブル信号ＥＮを選択信号生成回路８２ｃに供給する点が図１と異なる。選択信号生成回路８２ｃが、第３選択信号ＳＬ3を更に生成する点が図１と異なる。レーザ光量制御回路８４ｃが、第３電流設定信号Ｖ3を更に生成する点が図１と異なる。レーザドライバ４ｅが図１に示した演算回路４４を備えていない点が図１と異なる。その他の構成については、図１に示す光ディスク装置の構成と同様である。また、図１２に示すレーザドライバ４ｅ及び駆動制御回路２ｅは、図７及び図８と同様に同一半導体チップ上ににモノリシックに集積化し、半導体集積回路として構成可能である。
【００４３】
また、選択信号生成回路８２ｃが、図１３に示すように、動作切り換え信号入力端子８２１、デコーダ８１０ｃ、及びイネーブル信号生成回路８３０ｃに入力が接続され、第３選択信号出力端子８２４に出力が接続された第３セレクタ８２０ｃを更に備える点が図２と異なる。第３セレクタ８２０ｃは、デコーダ８１０ｃからの第３波形制御信号Ｓ3及びイネーブル信号生成回路８３０ｃからの出力イネーブル信号ＥＮのいずれかを第３選択信号ＳＬ３として選択する。
【００４４】
更に、駆動電流生成回路４１ｅが、図１４に示すように、第３電流設定信号端子１４１ｃに入力が接続され、出力スイッチ４３１に出力が接続された第３Ｖ／Ｉ変換アンプ４１５を更に備える点が図３と異なる。第３Ｖ／Ｉ変換アンプ４１５は、第３電流設定信号Ｖ3をＶ／Ｉ変換して第３電流Ｉ3を生成する。また、機能制御回路４２ｅは図１５に示すように、演算選択信号ＳＧを生成しない点が図４と異なる。
【００４５】
以下に、図１２〜図１６を用いて第２の実施の形態に係るレーザ制御装置１ｅの動作を説明する。但し、第１の実施の形態に係るレーザ制御装置１ａと同様の動作については重複する説明を省略する。
【００４６】
（イ）先ず、図１６の時刻ｔ１において、図１３に示す第１セレクタ８２０ａは、切り換え信号ＳＷに基づいて制御データＤＡＴＡを第１選択信号ＳＬ１として選択する。同様に第２セレクタ８２０ｂは、データ転送クロックＣＬＫを第２選択信号ＳＬ２として選択する。第３セレクタ８２０ｃは、出力イネーブル信号ＥＮを第３選択信号ＳＬ３として選択する。また、イネーブル信号生成回路８３０ｃは、ロウレベルの出力イネーブル信号ＥＮを生成する。レーザ光量制御回路８４ｃは、第１電流設定信号Ｖ1、第２電流設定信号Ｖ2、及び第３電流設定信号Ｖ3を生成する。第１電流設定信号Ｖ1、第２電流設定信号Ｖ2、及び第３電流設定信号Ｖ3は、図１４に示す第１Ｖ／Ｉ変換アンプ４１１、第２Ｖ／Ｉ変換アンプ４１２、及び第３Ｖ／Ｉ変換アンプ４１５によりそれぞれＶ／Ｉ変換される。この結果、第１電流Ｉ1、第２電流Ｉ2、及び第３電流Ｉ3が生成される。
【００４７】
（ロ）次に、図１６（ａ）の時刻ｔ１〜ｔ２の期間において、データ生成回路８３０ａは制御データＤＡＴＡを生成する。制御データＤＡＴＡは、第１選択信号ＳＬ１として図１５に示すシフトレジスタ４２３０のデータ入力端子Ｄinに伝達される。更に、図１６（ｂ）の時刻ｔ２において、データ転送クロックＣＬＫがハイレベルに立ち上がる。データ転送クロックＣＬＫは、第２選択信号ＳＬ２として図１５に示す機能制御用論理積回路４２２に伝達される。図１６の時刻ｔ２においては、第３選択信号ＳＬ３はロウレベルであるため、機能制御用論理積回路４２２は、第２選択信号ＳＬ２をシフトレジスタ４２３０のクロック端子ＣＫに供給する。シフトレジスタ４２３０は、図１６（ｄ）に示すように、第２選択信号ＳＬ２の立ち上がりと同期して第１選択信号ＳＬ１をラッチする。ラッチされた第１選択信号ＳＬ１は、図１４に示すレーザ選択回路４３２に供給される。
【００４８】
（ハ）次に、図１６の時刻ｔ３において、イネーブル信号生成回路８３０ｃは出力イネーブル信号ＥＮをハイレベルに立ち上げる。この結果、図１６（ｃ）の時刻ｔ３において、第３選択信号ＳＬ３がハイレベルに立ち上がる。第３選択信号ＳＬ３がハイレベルに立ち上がると、図１４に示す出力スイッチ４３１はオン状態となる。この結果、第３電流Ｉ3が駆動電流ＩLD2としてレーザ部１０に供給される。図１６の時刻ｔ３〜ｔ４の期間においては、ピックアップ３ｅは光ディスク６をトレースし、記録開始位置を検索する。
【００４９】
（ニ）次に、図１６の時刻ｔ４において、第１選択信号ＳＬ１及び第２選択信号ＳＬ２がハイレベルに立ち上がる。第１選択信号ＳＬ１及び第２選択信号ＳＬ２がハイレベルに立ち上がると、図１４に示す第１スイッチ４１３及び第２スイッチ４１４はオン状態となる。この結果、レーザ部１０が出射するレーザ光は最大レベルとなる。また、図１６の時刻ｔ４以降の期間、即ち記録時においては、第１選択信号ＳＬ１及び第２選択信号ＳＬ２の組み合わせが、図１５に示す機能制御回路４２ｅを動作させることがないように制御される。したがって、図１６（ａ）及び（ｂ）に示すように、第１選択信号ＳＬ１がハイレベル且つ第２選択信号ＳＬ２がロウレベルとなる状態が禁止される。
【００５０】
このように、第２の実施の形態によれば、選択信号生成回路８２ｃが第３波形制御信号Ｓ3及び出力イネーブル信号ＥＮのいずれかを第３選択信号ＳＬ３として選択することにより、複数の信号線５に出力イネーブル信号ＥＮの専用信号線を追加する必要が無くなる。したがって、フレキシブルケーブルの大型化による第１コネクタ２２及び第２コネクタ３１の実装面積増大及び信頼性低下を防止できる。
【００５１】
（第３の実施の形態）
本発明の第３の実施の形態に係る光ディスク装置は、図１７に示すように、レーザドライバ４ｆが、制御データＤＡＴＡのデータ転送エラーを検知する内部情報生成回路４４０を備える点が図１と異なる。内部情報生成回路４４０は、例えばレーザ選択信号ＬＳのチェックサムを算出し、誤り検知信号ＣＳを第３選択信号ＳＬ３として選択信号生成回路８２ｄに伝達する。その他の構成については、図１及び図１２に示す光ディスク装置の構成と同様である。
【００５２】
更に、内部情報生成回路４４０は図１８に示すように、チェックサム算出回路４４０ａ、第３選択信号スイッチ４４０ｂ、及び検知信号選択スイッチ４４０ｃを備える。チェックサム算出回路４４０ａは機能制御回路４２ｆの出力と検知信号選択スイッチ４４０ｃの入力との間に接続される。第３選択信号スイッチ４４０ｂは、第３選択信号端子１４２ｃ及びイネーブル信号端子１４２ｄに入力が接続され、第３スイッチ４１６に出力が接続される。検知信号選択スイッチ４４０ｃは、チェックサム算出回路４４０ａ及びイネーブル信号端子１４２ｄに入力が接続され、第３選択信号端子１４２ｃに出力が接続される。
【００５３】
また、チェックサム算出回路４４０ａは、レーザ選択信号ＬＳのチェックサムを算出し、誤り検知信号ＣＳを生成する。第３選択信号スイッチ４４０ｂは、出力イネーブル信号ＥＮに基づいて第３選択信号ＳＬ３を第３スイッチ４１６に供給するか否か選択する。検知信号選択スイッチ４４０ｃは、出力イネーブル信号ＥＮに基づいて誤り検知信号ＣＳを第３選択信号端子４２ｃに供給するか否か選択する。
【００５４】
更に、選択信号生成回路８２ｄは、図１９に示すように、第３波形制御信号出力スイッチ８２０ｄ及び第３選択信号入力スイッチ８２０ｅを更に備える点が図２と異なる。第３選択信号出力スイッチ８２０ｄは、出力イネーブル信号ＥＮに基づいて第３波形制御信号Ｓ3をピックアップ３ｆに供給するか否か選択する。第３選択信号入力スイッチ８２０ｅは、図１８に示す内部情報生成回路４４０からの第３選択信号ＳＬ３をコントローラ２０ｅに伝達するか否か選択する。データ生成回路８３０ａは、例えば予め制御データＤＡＴＡの合計の値を計算し、制御データＤＡＴＡに合計の値を付加する。
【００５５】
また、第３波形制御信号出力スイッチ８２０ｄ及び図１８に示す第３選択信号スイッチ４４０ｂは、ハイレベルの出力イネーブル信号ＥＮによりオン状態となる。即ち記録時において、第３波形制御信号出力スイッチ８２０ｄ及び第３選択信号スイッチ４４０ｂはオン状態となる。これに対して第３選択信号入力スイッチ８２０ｅ及び図１８に示す検知信号選択スイッチ４４０ｃは、ロウレベルの出力イネーブル信号ＥＮによりオン状態となる。即ち待機時又は再生時において、第３選択信号入力スイッチ８２０ｅ及び検知信号選択スイッチ４４０ｃはオン状態となる。
【００５６】
以下に、図１７〜図２０を用いて第３の実施の形態に係るレーザ制御装置１ｆの動作を説明する。但し、第１の実施の形態に係るレーザ制御装置１ａと同様の動作については重複する説明を省略する。
【００５７】
（イ）先ず、図２０（ａ）の時刻ｔ１において、出力イネーブル信号ＥＮがロウレベルに立ち下がる。出力イネーブル信号ＥＮがロウレベルに立ち下がると、図１８に示す検知信号選択スイッチ４４０ｃ及び図１９に示す第３選択信号入力スイッチ８２０ｅがオン状態となる。
【００５８】
（ロ）次に、図２０（ａ）の時刻ｔ１〜ｔ２の期間において、データ生成回路８３０ａからの制御データＤＡＴＡが第１選択信号ＳＬ１として図１８に示す機能制御回路４２ｆに伝達される。更に、図２０（ｃ）の時刻ｔ２において、データ転送クロックＣＬＫがハイレベルに立ち上がる。データ転送クロックＣＬＫがハイレベルに立ち上がると、図２０（ｅ）の時刻ｔ２においてレーザ選択信号ＬＳが生成される。
【００５９】
（ハ）次に、図１８に示すチェックサム算出回路４４０ａは、レーザ選択信号ＬＳに誤りがないかどうかをチェックする。例えば、チェックサム算出回路４４０ａは、レーザ選択信号ＬＳの合計を算出し、データ生成回路８３０ａが計算した合計値と比較する。チェックサム算出回路４４０ａは、図２０（ｄ）に示すように、チェックサムを用いることにより誤り検知信号ＣＳを生成する。データ生成回路８３０ａは、誤り検知信号ＣＳが供給された場合、再度制御データＤＡＴＡを送信する。
【００６０】
（ニ）次に、図２０（ａ）の時刻ｔ４において出力イネーブル信号ＥＮがハイレベルに立ち上がると、図１８に示す検知信号選択スイッチ４４０ｃ及び図１９に示す第３選択信号入力スイッチ８２０ｅがオフ状態となる。
【００６１】
このように、第３の実施の形態によれば、制御データＤＡＴＡのデータ転送エラーを検出できる。またチェックサム算出回路４４０ａは、レーザ選択信号ＬＳからチェックサムを算出せずに、機能制御回路４２ｆに入力される制御データＤＡＴＡから直接チェックサムを算出しても良い。
【００６２】
（第３の実施の形態の変形例）
第３の実施の形態の変形例に係るピックアップｇとして、図２１に示すように、レーザドライバ４ｇの外部を制御する外部制御回路４２００を更に備える構成でも良い。外部制御回路４２００は、第１選択信号ＳＬ１、第２選択信号ＳＬ２、及び出力イネーブル信号ＥＮに基づいて外部制御信号ＥＣを生成する。また、機能制御回路４２ｇが、内部情報選択信号ＭＴを更に生成しても良い。更に、内部情報生成回路４４００は、内部情報選択信号ＭＴに基づいて誤り検知信号ＣＳ及びレーザドライバ４ｇの外部から供給される外部情報ＥＳのいずれかを検知信号選択スイッチ４４０ｃに供給する内部情報選択スイッチ４４０ｄを更に備える。図２１に示すピックアップ３ｇによれば、レーザドライバ４ｇの内部に限らずレーザドライバ４ｇの外部も制御できる。
【００６３】
（その他の実施の形態）
上記のように、本発明は第１〜第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６４】
上述した第１の実施の形態においては、待機時において制御データＤＡＴＡをシリアル転送する一例を説明した。第１の実施の形態の第１の変形例においては、再生時において、制御データＤＡＴＡをシリアル転送する一例を説明した。しかしながら、待機時及び再生時のいずれの期間においても制御データＤＡＴＡをシリアル転送可能な構成でも良い。更に、複数の電流設定信号Ｖ1，Ｖ2，・・・・・及び複数の波形制御信号Ｓ1，Ｓ2，・・・・・が増加した場合、シリアル転送に限らず制御データＤＡＴＡをパラレル転送しても良い。また、制御したい機能の数が増加した場合、図４に示すシフトレジスタ４２３の段数を増加させることにより機能数の増加に対応できる。
【００６５】
既に述べた第１〜第３の実施の形態においては、デコーダ８１０ｃを用いて波形制御信号生成回路８１ｄを構成する一例を説明した。しかし、デコーダ８１０ｃに代えて複数の波形制御信号Ｓ1、Ｓ2、・・・・・のそれぞれに対応したパルス生成回路を設ける構成でも良い。
【００６６】
更に、第３の実施の形態においては、内部情報生成回路４４０が、第３選択信号スイッチ４４０ｂ及び検知信号選択スイッチ４４０ｃを備える一例を説明した。しかし、データ転送クロックＣＬＫと同期して動作するシーケンス装置を設けることにより、第３選択信号スイッチ４４０ｂ及び検知信号選択スイッチ４４０ｃを不要とすることができる。
【００６７】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００６８】
【図１】第１の実施の形態に係る光ディスク装置の構成を示す模式図である。
【図２】第１の実施の形態に係る信号生成回路の構成を示すブロック図である。
【図３】第１の実施の形態に係るレーザドライバの構成を示すブロック図である。
【図４】第１の実施の形態に係る機能制御回路の構成を示すブロック図である。
【図５】第１の実施の形態に係るレーザ制御装置の動作を示すタイムチャートである。
【図６】第１の実施の形態に係るレーザ制御装置の動作を示すタイムチャートである。
【図７】第１の実施の形態に係る半導体集積回路の構成を示す模式図である。
【図８】第１の実施の形態に係る半導体集積回路の構成を示す模式図である。
【図９】第１の実施の形態の第１の変形例に係るレーザドライバの構成を示すブロック図である。
【図１０】第１の実施の形態の第２の変形例に係る光ディスク装置の構成を示すブロック図である。
【図１１】第１の実施の形態の第３の変形例に係るレーザドライバの構成を示すブロック図である。
【図１２】第２の実施の形態に係る光ディスク装置の構成を示す模式図である。
【図１３】第２の実施の形態に係る信号生成回路の構成を示すブロック図である。
【図１４】第２の実施の形態に係るレーザドライバの構成を示すブロック図である。
【図１５】第２の実施の形態に係る機能制御回路の構成を示すブロック図である。
【図１６】第２の実施の形態に係るレーザ制御装置の動作を示すタイムチャートである。
【図１７】第３の実施の形態に係る光ディスク装置の構成を示す模式図である。
【図１８】第３の実施の形態に係る光ディスク装置の構成を示す模式図である。
【図１９】第３の実施の形態に係る信号生成回路の構成を示す模式図である。
【図２０】第３の実施の形態に係るレーザ制御装置の動作を示すタイムチャートである。
【図２１】第３の実施の形態の変形例に係るレーザドライバの構成を示す模式図である。
【符号の説明】
【００６９】
１ａ〜１ｆ…レーザ制御装置
２ａ〜２ｅ…駆動制御回路
３ａ〜３ｇ…ピックアップ
４ａ〜４ｇ…レーザドライバ
５…複数の信号線
６…光ディスク
７…システムバス
８ａ…信号生成回路
１０…レーザ部
１１ａ，１１ｂ，・・・・・  …半導体レーザ素子
２０ａ〜２０ｅ…コントローラ
２２…第１コネクタ
３１…第２コネクタ
４１ａ〜４１ｅ…駆動電流生成回路
４２ａ〜４２ｇ、４２０…機能制御回路
４３ａ、４３ｂ…出力選択回路
４４…演算回路
５０…光ディスク駆動装置
５１…ディスクモータ
５２…ディスクモータ制御回路
６０…再生信号処理回路
８０…記録信号処理回路
８１ａ〜８１ｄ…波形制御信号生成回路
８２ａ〜８２ｄ…選択信号生成回路
８３ａ〜８３ｃ…制御データ生成回路
８４ａ〜８４ｃ…レーザ光量制御回路
９１、９２…半導体集積回路
９３ａ〜９３ｆ…ボンディングパッド
９４ａ〜９４ｎ…ボンディングパッド
９５、９６…半導体チップ
１００…本体基盤
１４１ａ…第１電流設定信号端子
１４１ｂ…第２電流設定信号端子
１４１ｃ…第３電流設定信号端子
１４２ａ…第１選択信号端子
１４２ｂ…第２選択信号端子
１４２ｃ、１４２ｄ…イネーブル信号端子
４１１…第１Ｖ／Ｉ変換アンプ
４１２…第２Ｖ／Ｉ変換アンプ
４１３…第１スイッチ
４１４…第２スイッチ
４１５…第３Ｖ／Ｉ変換アンプ
４１６…第３スイッチ
４２０ａ…第１入力端子
４２０ｂ…第２入力端子
４２０ｃ…第３入力端子
４２０ｄ…第１出力端子
４２０ｅ…第２出力端子
４２１…機能制御用インバータ
４２２…機能制御用論理積回路
４２３…シフトレジスタ
４３１…出力スイッチ
４３２…レーザ選択回路
４４０…内部情報生成回路
４４０ａ…チェックサム算出回路
４４０ｂ…第３選択信号スイッチ
４４０ｃ…検知信号選択スイッチ
４４０ｄ…内部情報選択スイッチ
４４１…マスク演算用論理積回路
４４２…マスク演算用論理和回路
４４３…演算選択回路
８１０ａ…タイマ回路
８１０ｂ…参照テーブル
８１０ｃ…デコーダ
８１０ｄ…オフセット時間設定回路
８１１…記録データ入力端子
８１２…プリセット信号入力端子
８２０ａ…第１セレクタ
８２０ｂ…第２セレクタ
８２０ｃ…第３セレクタ
８２０ｄ…第３波形制御信号出力スイッチ
８２０ｄ…第３選択信号出力スイッチ
８２０ｅ…第３選択信号入力スイッチ
８２１…信号入力端子
８２２…第１選択信号出力端子
８２３…第２選択信号出力端子
８２４…第３選択信号出力端子
８２５…出力制御信号入力端子
８２６…イネーブル信号出力端子
８２７…データ制御信号入力端子
８３０ａ…データ生成回路
８３０ｂ…クロック生成回路
８３０ｃ…イネーブル信号生成回路
４２００…外部制御回路
４２３０…シフトレジスタ
４３００…再生レベル設定回路
４３０１…レベル制御用インバータ
４３０２…レベル制御用論理和回路
４３０３…レベル制御用論理積回路
４４００…内部情報生成回路
【図１】
2005166217.tif 000003
【図２】
2005166217.tif 000004
【図３】
2005166217.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2005166217.tif 000010
【図９】
2005166217.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2005166217.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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