(57)【要約】【課題】  デバイス自体が応答することができない場合における障害解析の容易化が図られたＰＣＩバスの監視装置を提供する。【解決手段】  時間監視手段はＰＣＩターゲット動作の制御を実行するＰＣＩターゲット回路によるメモリアービタ回路への要求に対する応答時間を監視し、転送手段は監視手段で監視される応答時間が所定の時間を超える場合には、プロセッサ部に障害情報を転送する。【選択図】  図１
2005182299.tif 000002
【特許請求の範囲】
【請求項１】
ＰＣＩバスを介して接続されるプロセッサ部と、少なくとも１つのＰＣＩデバイスと、を含む情報処理装置におけるＰＣＩバスの監視装置であって、
前記ＰＣＩバスの監視装置は、ＰＣＩターゲット動作の制御を実行するＰＣＩターゲット回路によるメモリアービタ回路への要求に対する応答時間を監視する時間監視手段と、
前記監視手段により監視される前記応答時間が所定の時間を超える場合には、プロセッサ部に障害情報を転送する転送手段と、
を備えるＰＣＩバスの監視装置。
【請求項２】
ＰＣＩバスを介して接続されるプロセッサ部と、少なくとも１つのＰＣＩデバイスと、を含む情報処理装置におけるＰＣＩバスの監視装置であって、
前記ＰＣＩバスの監視装置は、
ＰＣＩターゲット動作の制御を実行するＰＣＩターゲット回路によるＰＣＩインターフェース回路へのＰＣＩリトライ応答指示回数を監視する回数監視手段と、
前記監視手段により監視される前記リトライ応答指示回数が所定の回数を超える場合には、プロセッサ部に障害情報を転送する転送手段と、
を備えるＰＣＩバスの監視装置。
【請求項３】
前記転送手段により、前記プロセッサ部に障害情報を転送する場合には、前記ＰＣＩデバイスにリセット指令を発行するリセット指令発行手段を備えることを特徴とする請求項１または２記載のＰＣＩバスの監視装置。
【請求項４】
前記転送手段により、前記プロセッサ部に障害情報を転送する場合には、プロセッサ部インターフェースを介して前記プロセッサ部に割込み信号を出力する割込信号出力手段を備えることを特徴とする請求項１または２記載のＰＣＩバスの監視装置。
【請求項５】
前記転送手段により、前記プロセッサ部に障害情報を転送する場合には、その転送時における前記ＰＣＩターゲット回路の内部状態情報を保存する状態情報保存手段を備えることを特徴とする請求項１から４のいずれか１項に記載のＰＣＩバスの監視装置。
【請求項６】
前記転送時における前記ＰＣＩターゲット回路の内部状態情報は、前記プロセッサ部が読み出すことができることを特徴とする請求項５記載のＰＣＩバスの監視装置。
【請求項７】
前記状態情報保存手段により、保存される前記ＰＣＩターゲット回路の内部状態情報は、最後にアクセスした外部デバイスナンバ情報、リード／ライト情報、アドレス情報、ＰＣＩ転送の終結タイプ情報およびＰＣＩ転送のエラー状態情報のうちの少なくとも１つであることを特徴とする請求項５記載のＰＣＩバスの監視装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＣＩバスを介して接続されるプロセッサ部とＰＣＩデバイスからなる情報処理装置におけるＰＣＩバスの障害解析を容易にするＰＣＩバスの監視装置に関する。
【背景技術】
【０００２】
従来、高速にデータ転送を行うことが可能なＰＣＩバスは、パーソナル・コンピュータをはじめとして多種多様な情報処理装置に利用されている。
【０００３】
しかし、バス接続であるため複数のデバイスのうちいかなるデバイスがデータの転送を行っているかを明確に把握することは困難であるという欠点があった。
【０００４】
そこで、１つの転送指令に対して、複数のＰＣＩデバイスが応答した場合において発生した障害を分析するために、ＰＣＩバス監視回路に、本来ＰＣＩターゲットデバイスとして応答してはならないデバイスを特定することができる機能を持たせ、プロセッサ部がこれを参照することを可能ならしめることにより障害解析の容易化を図ることがこれまで数多く提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２１５５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の従来技術によっても、ＰＣＩバスが非常に混雑していた場合、メモリが非常に混雑していた場合もしくは何らかの原因によりデバイスに不具合が発生している場合等であって、デバイス自体が応答することができない場合における障害解析の容易化は図れなかった。
【０００６】
そこで、本発明は、ＰＣＩターゲット動作の制御を実行するＰＣＩターゲット回路によるメモリアービタ回路への要求に対する応答時間を監視する時間監視手段と、監視手段により監視される応答時間が所定の時間を超える場合には、プロセッサ部に障害情報を転送する転送手段とを設けることにより、デバイス自体が応答することができない場合における障害解析の容易化が図られたＰＣＩバスの監視装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１記載の発明は、ＰＣＩバスを介して接続されるプロセッサ部と、少なくとも１つのＰＣＩデバイスと、を含む情報処理装置におけるＰＣＩバスの監視装置であって、前記ＰＣＩバスの監視装置は、ＰＣＩターゲット動作の制御を実行するＰＣＩターゲット回路によるメモリアービタ回路への要求に対する応答時間を監視する時間監視手段と、前記監視手段により監視される前記応答時間が所定の時間を超える場合には、プロセッサ部に障害情報を転送する転送手段と、を備えるＰＣＩバスの監視装置である。
【０００８】
請求項２記載の発明は、ＰＣＩバスを介して接続されるプロセッサ部と、少なくとも１つのＰＣＩデバイスと、を含む情報処理装置におけるＰＣＩバスの監視装置であって、前記ＰＣＩバスの監視装置は、ＰＣＩターゲット動作の制御を実行するＰＣＩターゲット回路によるＰＣＩインターフェース回路へのＰＣＩリトライ応答指示回数を監視する回数監視手段と、前記監視手段により監視される前記リトライ応答指示回数が所定の回数を超える場合には、プロセッサ部に障害情報を転送する転送手段と、を備えるＰＣＩバスの監視装置である。
【０００９】
請求項３記載の発明は、請求項１または２記載のＰＣＩバスの監視装置において、前記転送手段により、前記プロセッサ部に障害情報を転送する場合には、前記ＰＣＩデバイスにリセット指令を発行するリセット指令発行手段を備える。
【００１０】
請求項４記載の発明は、請求項１または２記載のＰＣＩバスの監視装置において、前記転送手段により、前記プロセッサ部に障害情報を転送する場合には、プロセッサ部インターフェースを介して前記プロセッサ部に割込み信号を出力する割込信号出力手段を備える。
【００１１】
請求項５記載の発明は、請求項１から４のいずれか１項に記載のＰＣＩバスの監視装置において、前記転送手段により、前記プロセッサ部に障害情報を転送する場合には、その転送時における前記ＰＣＩターゲット回路の内部状態情報を保存する状態情報保存手段を備える。
【００１２】
請求項６記載の発明は、請求項５記載のＰＣＩバスの監視装置において、前記転送時における前記ＰＣＩターゲット回路の内部状態情報は、前記プロセッサ部が読み出すことができる。
【００１３】
請求項７記載の発明は、請求項５記載のＰＣＩバスの監視装置において、前記状態情報保存手段により、保存される前記ＰＣＩターゲット回路の内部状態情報は、最後にアクセスした外部デバイスナンバ情報、リード／ライト情報、アドレス情報、ＰＣＩ転送の終結タイプ情報およびＰＣＩ転送のエラー状態情報のうちの少なくとも１つである。
【発明の効果】
【００１４】
本発明によれば、時間監視手段によりＰＣＩターゲット動作の制御を実行するＰＣＩターゲット回路によるメモリアービタ回路への要求に対する応答時間を監視し、転送手段により監視手段で監視される応答時間が所定の時間を超える場合には、プロセッサ部に障害情報を転送することにより、デバイス自体が応答することができない場合における障害解析の容易化を図ることができる。
【発明を実施するための最良の形態】
【００１５】
デバイス自体が応答することができない場合における障害解析の容易化が図られたＰＣＩバスの監視装置を、ＰＣＩターゲット動作の制御を実行するＰＣＩターゲット回路によるメモリアービタ回路への要求に対する応答時間を監視する時間監視手段と、監視手段により監視される応答時間が所定の時間を超える場合には、プロセッサ部に障害情報を転送する転送手段とを設けることにより実現した。
【実施例１】
【００１６】
本発明の第一の実施例の構成・動作を図を用いて説明する。
【００１７】
図１は、本実施形態におけるＰＣＩバスの監視装置およびその周辺デバイスの接続についての構成を示す回路ブロック図である。なお、破線に囲まれた部分が本実施形態におけるＰＣＩバスの監視装置に該当する。
【００１８】
ＣＰＵ（Central Processing Unit）１、ＣＰＵＩ／Ｆ回路２、ＲＯＭ（Read Only Memory）３、ＲＯＭＩ／Ｆ回路４、メモリアービタ５、ＲＡＭ（Random Access Memory）６、ＲＡＭＩ／Ｆ回路７、ＰＣＩＩ／Ｆ回路８、ＰＣＩイニシエータ回路９、ＰＣＩターゲット回路１０、複数のＰＣＩデバイス１１ａ〜１１ｃ、ＰＣＩバスアービタ１２、ＰＣＩバス監視部１３および複数のＤＭＡ（Direct Memory Access）１４ａ〜１４ｃから構成されている。
【００１９】
ＣＰＵ１はプロセッサ部を構成する。ＣＰＵＩ／Ｆ回路２は、ＣＰＵバスの内容を解釈し、処理を振り分けるインターフェース回路である。
【００２０】
ＲＯＭ３には種々のプログラム等が格納されている。ＲＯＭＩ／Ｆ回路４は、ＲＯＭにアクセスするための信号のタイミングを生成する機能を有しているインターフェース回路である。
【００２１】
メモリアービタ５は、ある優先順位をつけて、複数の同時要求に対して調停処理を行う機能を有している。
【００２２】
ＲＡＭ６は、ＣＰＵ１が演算に利用したり、後述するやＰＣＩデバイス１１やＤＭＡ１４が読み書きするデータを保持する。ＲＡＭＩ／Ｆ回路７は、ＲＡＭ６にアクセスするための信号のタイミングを生成するインターフェース回路である。
【００２３】
ＰＣＩＩ／Ｆ回路８は、ＰＣＩバスの信号をＰＣＩバス規格に準じて生成するインターフェース回路である。
【００２４】
ＰＣＩイニシエータ回路９は、ＰＣＩのイニシエータ動作を制御するイニシエータ回路である。ＰＣＩターゲット回路１０は、ＰＣＩターゲット動作を制御するターゲット回路
である。
【００２５】
複数のＰＣＩデバイス１１ａ〜１１ｃは、ＰＣＩバスに接続されているＰＣＩデバイスである。
【００２６】
ＰＣＩバスアービタ１２は、ある優先順位をつけて、複数の同時要求に対して調停処理を行う機能を有している。
【００２７】
ＰＣＩバス監視部１３は、ＰＣＩターゲット回路１０とメモリアービタ５のインターフェース信号の監視を行う機能を有している。
【００２８】
複数のＤＭＡ１４ａ〜１４ｃは、ＣＰＵ１を介することなく高速なデータ転送ができるデバイスである。
【００２９】
以上のように構成された実施形態におけるＰＣＩバスの監視装置の障害監視動作について図５のフローチャートに基づいて説明する。
【００３０】
ＰＣＩデバイス１１ａがＲＡＭ６のデータをリードする場合には、まず、ＰＣＩデバイス１１ａは、ＰＣＩバスアービタ１２にＰＣＩバスの使用権の要求を行う（ステップＳ５０１）。
【００３１】
ＰＣＩバスアービタ１２は、ＰＣＩバス使用可能である場合には、ＰＣＩデバイス１１ａに対して許可信号を出力する（ステップＳ５０２）。
【００３２】
ＰＣＩバスアービタ１２から使用許可がおりた場合には、ＰＣＩデバイス１１ａはＰＣＩＩ／Ｆ回路８に対してアクセスする（ステップＳ５０３）。
【００３３】
ＰＣＩＩ／Ｆ回路８は、ＰＣＩターゲット回路１０に対してＰＣＩデバイス１１ａからアクセスがあった旨およびアクセスされたアドレスならびに要求内容がリード要求である旨を通知する（ステップＳ５０４）。
【００３４】
ＰＣＩターゲット回路１０は、メモリアービタ５にメモリリード要求を行う（ステップＳ５０５）。
【００３５】
ＰＣＩバス監視部１３は、所定の時間内にメモリアービタ５からＰＣＩターゲット回路１０に許可信号が渡されるか否かを判定し（ステップＳ５０６）、所定の時間内に許可信号が渡されない場合には、ＣＰＵ１に障害が発生した旨の障害情報を転送する（ステップＳ５０８）。したがって、メモリに異常な混雑状態が発生している場合には、その状態を検出することができる。
【００３６】
それ以外の場合には、メモリアービタ５は、ＤＭＡ１４あるいはＣＰＵ１の使用状況をサーチしてメモリを使用することができる状態である場合には、ＰＣＩターゲット回路１０に許可信号を渡す（ステップＳ５０７）。
【００３７】
メモリアービタ５は、ステップＳ５０６でＰＣＩターゲット回路１０に許可信号を渡すと同時に、ＲＡＭＩ／Ｆ回路７にリード要求を出力する（ステップＳ５０９）。
【００３８】
ＲＡＭＩ／Ｆ回路７は、リード要求をRAM６用の信号に変換してＲＡＭ６に出力し、リードデータが転送されてくるのを待機する（ステップＳ５１０）。
【００３９】
そして、ＲＡＭ６からリードデータが転送されてきた場合（ステップＳ５１１）には、ＲＡＭＩ／Ｆ回路７は、メモリアービタ５にリードデータを渡す（ステップＳ５１２）。
【００４０】
メモリアービタ５は、ＰＣＩターゲット回路１０にリードデータを渡す（ステップＳ５１３）。
【００４１】
ＰＣＩターゲット回路１０は、ＰＣＩＩ／Ｆ回路８にリードデータを渡す（ステップＳ５１４）。
【００４２】
ＰＣＩＩ／Ｆ回路８は、ＰＣＩデバイス１１ａにリードデータを渡すことによりリード動作が完結する（ステップＳ５１５）。
【実施例２】
【００４３】
本発明の第二の実施例の構成・動作を以下に説明する。本実施例においてはＰＣＩリトライ応答回数を監視する場合において第一の実施の形態と同様の障害情報監視機能を実現するものである。
【００４４】
第一の実施の形態における構成のうち、ＰＣＩバス監視部１３は、ＰＣＩターゲット回路１０とＰＣＩＩ／Ｆ回路８のインターフェース信号の監視を行う機能を有している。なお、第一の実施の形態における構成要素の重複する機能の説明は省略する。
【００４５】
以上のように構成された実施形態における監視装置において、ＰＣＩバスの監視装置の障害監視動作について図６のフローチャートに基づいて説明する。
【００４６】
ＰＣＩデバイス１１ａがＲＡＭ６のデータをリードする場合において、まず、ＰＣＩデバイス１１ａは、ＰＣＩバスアービタ１２にＰＣＩバスの使用権の要求を行い、ＲＡＭ６から転送されてきたリードデータをＲＡＭＩ／Ｆ回路７は、メモリアービタ５にリードデータを渡すまで（ステップＳ６０１〜Ｓ６１０）は、第一の実施の形態における動作と同様である。
【００４７】
なお、ステップＳ６０５において、ＰＣＩバス監視部１３は、所定の時間内にメモリアービタ５からＰＣＩターゲット回路１０に許可信号が渡されるか否かを判定し、所定の時間内に許可信号が渡されない場合には、ＣＰＵ１に障害が発生した旨の障害情報を転送することとしてもよい。
【００４８】
ＰＣＩバス監視部１３は、所定の時間内にメモリアービタ５からＰＣＩターゲット回路１０にリードデータが渡されるか否かを判定し（ステップＳ６１１）、所定の時間内にリードデータが渡される場合には、メモリアービタ５は、ＰＣＩターゲット回路１０にリードデータを渡し（ステップＳ６１２）、ＰＣＩターゲット回路１０は、ＰＣＩＩ／Ｆ回路８にリードデータを渡し（ステップＳ６１３）、ＰＣＩＩ／Ｆ回路８は、ＰＣＩデバイス１１ａにリードデータを渡すことによりリード動作が完結する（ステップＳ６１４）。
【００４９】
他方、所定の時間内にリードデータが渡されない場合には、ＰＣＩバスの規格に基づいてＰＣＩＩ／Ｆ回路８にＰＣＩリトライ応答を行うよう指示する（ステップＳ６１５）。
【００５０】
ここで、ＰＣＩバス監視部１３は、ＰＣＩリトライ応答が所定の回数内であるか否かを判定し（ステップＳ６１６）、所定の回数内である場合には、ＰＣＩデバイス１１ａはＰＣＩリトライ応答を行う（ステップＳ６１８）。一方、所定の回数を超えている場合には、ＰＣＩバス監視部１３は、ＣＰＵ１に障害が発生した旨の障害情報を転送する（ステップＳ６１７）。
【００５１】
上記実施例によれば、ＰＣＩリトライ応答回数を監視することにより、ＰＣＩバスの異常状態を検出することが可能となり、障害解析の容易化を図ることができる。
【実施例３】
【００５２】
本発明の第三の実施例の構成を以下に説明する。
【００５３】
図２は、ＣＰＵＩ／Ｆ回路２およびその周辺回路の構成を説明する図である。
【００５４】
ＣＰＵＩ／Ｆ回路２は、ＣＰＵ１が出力するアドレスをデコードして、ＲＯＭアクセスであるか、ＲＡＭアクセスであるかまたはデバイス内部レジスタアクセスであるかを分類する。
【００５５】
ＲＯＭアクセスの場合には、ＲＯＭＩ／Ｆ回路とデータのやりとりを実行する。また、ＲＡＭアクセスの場合には、メモリアービタ５とデータのやりとりを実行する。
【００５６】
デバイス内部レジスタアクセスの場合には、信号レジスタＩ／Ｆは、デコーダ回路１５に接続される。そして、デコーダ回路１５は、いかなるブロックのレジスタであるかを分類するためにデコードを実行するが、そのブロックのうちの１つにＰＣＩバス監視部１３を接続する。これにより、ＰＣＩバス監視機能のレジスタを持たせ、ＣＰＵ１からレジスタにアクセスすることが可能となる。したがって、ＰＣＩバス監視部１３に所定の条件が成立する場合には、ＰＣＩリセットを発生する、または発生しないというレジスタを用意することにより、ＰＣＩバスの異常時に柔軟な対応を行うことが可能となる。例えば、第一の実施形態において、ステップＳ５０８で所定の時間内に許可信号が渡されない場合に、ＣＰＵ１に障害が発生した旨の障害情報を転送する際、あるいは第二の実施形態において、ステップＳ６１７でリトライ応答指示が所定の回数を超えている場合に、ＰＣＩバス監視部１３は、ＣＰＵ１に障害が発生した旨の障害情報を転送する際に適用することができる。
【実施例４】
【００５７】
本発明の第四の実施例の構成を以下に説明する。
【００５８】
図３は、ＣＰＵ１に割込み信号を出力する構成を説明する図である。
【００５９】
割込みコントローラ１６は、複数のＤＭＡ１４ａ〜１４ｃまたはＰＣＩバス監視部１３から割込み信号を受け取り、ＣＰＵ１に割込み信号を出力する機能を有している。第三の実施形態と同様に、ＰＣＩバス監視部１３にＣＰＵ１への割込みを発生する、または発生しないというレジスタを用意することにより、ＰＣＩバスの異常時にＣＰＵ１への割込み発生が可能なとなり、ソフトウェアが異常をすばやく検出することができる。例えば、第一の実施形態において、ステップＳ５０８で所定の時間内に許可信号が渡されない場合に、ＣＰＵ１に障害が発生した旨の障害情報を転送する際、あるいは第二の実施形態において、ステップＳ６１７でリトライ応答指示が所定の回数を超えている場合に、ＰＣＩバス監視部１３は、ＣＰＵ１に障害が発生した旨の障害情報を転送する際に適用することができる。
【実施例５】
【００６０】
本発明の第五の実施例の構成を以下に説明する。
【００６１】
図４は、ＰＣＩバス監視部１３とリセット系統の構成を説明する図である。
【００６２】
ＰＣＩバス監視部１３は、リセット判定部１７およびリセット生成部１８から構成されている。
【００６３】
リセット判定部１７は、ＰＣＩバスおよびアービタインターフェースの状態あるいはレジスタの状態を判定して、リセット出力の条件を満たす場合には、１９に示すようにリセット指示信号を出力する。
【００６４】
リセット生成部１８は、２０に示すようにハードウエアリセット信号が入力されるかあるいは１９に示すようにリセット指示信号が入力されると、２１に示すようなＰＣＩリセットを出力する。
【００６５】
上記のような構成により、ＰＣＩリセットを出力した場合であってもリセット判定部１７の回路はハードウエアリセットによらなければ初期化されないため、その時のＰＣＩターゲット回路１０の内部状態を保持することが可能となる。
【実施例６】
【００６６】
本発明の第六の実施例の構成を以下に説明する。
【００６７】
図４に示すリセット判定部１７のブロックで、監視した結果をレジスタに反映することにより、第三の実施形態における他のレジスタと同様に値を読み出すことが可能となる。
【００６８】
これにより、保持されたＰＣＩターゲット回路１０の内部状態をＣＰＵ１から読み出すことができ、異常の内容情報を表示すること、あるいは異なる場所に通知することが容易となる。
【実施例７】
【００６９】
本発明の第七の実施例の構成を以下に説明する。
【００７０】
図１に示すように、ＰＣＩバス監視部１３に、ＰＣＩＩ／Ｆ回路８とＰＣＩターゲット回路１０のインターフェースを接続することにより、ＰＣＩ転送の終結タイプであるリトライあるいはディスコネクトおよびＰＣＩ転送のエラー状態の有無を保存することが可能となる。
【００７１】
また、ＰＣＩバス監視部１３に、ＰＣＩターゲット回路１０とメモリアービタ５のインターフェースを接続することにより、リードおよび／またはライト、アドレス情報を保存することが可能となる。
【００７２】
また、ＰＣＩバス監視部１３に、ＰＣＩバスアービタ１２を接続することにより、最後にアクセスを行った外部デバイスのナンバを保存することが可能となる。
【００７３】
上記の構成によれば、ＰＣＩターゲット回路１０に様々な情報を保持することが可能となり、いかなるデバイスからのアクセスであるかを限定して、障害解析の容易化を図ることができる。
【００７４】
なお、上述する実施の形態は、本発明の好適な実施の形態であり、本発明の要旨を逸脱しない範囲内において種々変更実施が可能である。
【産業上の利用可能性】
【００７５】
本発明は、複数のＰＣＩデバイスを接続可能なＰＣＩセントラルマスターデバイスを備える画像形成装置あるいは印刷機器にも適用できる。
【図面の簡単な説明】
【００７６】
【図１】本発明の第一の実施形態における構成を示す回路ブロック図である。
【図２】本発明の第三の実施形態における構成を説明する図である。
【図３】本発明の第四の実施形態における構成を説明する図である。
【図４】本発明の第五の実施形態における構成を示す回路ブロック図である。
【図５】第一の実施形態における障害監視処理手順を示すフローチャートである。
【図６】第二の実施形態における障害監視処理手順を示すフローチャートである。
【符号の説明】
【００７７】
１    ＣＰＵ
２    ＣＰＵＩ／Ｆ回路
３    ＲＯＭ
４    ＲＯＭＩ／Ｆ回路
５    メモリアービタ
６    ＲＡＭ
７    ＲＡＭＩ／Ｆ回路
８    ＰＣＩＩ／Ｆ回路
９    ＰＣＩイニシエータ回路
１０    ＰＣＩターゲット回路
１１ａ〜ｃ    ＰＣＩデバイス
１２    ＰＣＩバスアービタ
１３    ＰＣＩバス監視部
１４ａ〜ｃ    ＤＭＡ
【図１】
2005182299.tif 000003
【図２】
2005182299.tif 000004
【図３】
2005182299.tif 000005
【図４】
2005182299.tif 000006
【図５】
2005182299.tif 000007
【図６】
2005182299.tif 000008