(57)【要約】【課題】    論理回路の伝播遅延時間を正確に測定することにより、ＳＰＩＣＥパラメータの精度を向上させる。【解決手段】   本発明の半導体装置は、論理回路部１とリセット回路２とからなるリングオシレータ７と、リセット回路２からの出力を受ける分周器４と、分周器４からの出力を受けるバッファ回路５とを備えている。ここで、リングオシレータ７に電源電圧を供給するための端子（第１ＶDD側端子８）と、リングオシレータ７を接地するための端子（第１ＶSS側端子９）とが、他の素子の端子（第２ＶDD側端子１０, 第２ＶSS側側端子１１）とは別に設けられている。【選択図】      図１
2005057164.tif 000002
【特許請求の範囲】
【請求項１】
奇数段の論理回路をリング状に接続するリングオシレータと、
リングオシレータからの出力信号の発信周波数を分周する分周器と、
上記分周器の出力信号を受信するバッファ回路とを備え、
上記リングオシレータに接続される第1の電位供給線と、上記分周器および上記バッファ回路のうち少なくともいずれか一方に接続される第２の電位供給線とが、異なるパッドから引き出されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
上記第１の電位供給線及び上記第２の電位供給線は、電源線または接地線である、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
上記リングオシレータが形成されるウェルと、上記分周器と上記バッファ回路とのうち少なくともいずれか一方が形成されるウェルとが、電気的に分離されている、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
上記リングオシレータは、複数の論理回路を有する論理回路部と、上記論理回路部とリングを構成するように接続されたリセット回路部とを備える、半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
上記リセット回路部はインバータを備え、
上記論理回路部はダミーゲート負荷回路を備える、半導体装置。
【請求項６】
請求項４または５に記載の半導体装置であって、
上記リングオシレータは、上記論理回路がリング状に接続された第１の回路と、
上記第１の回路の一部に、上記論理回路を複数追加して設けられ、上記第１の回路とは上記論理回路の段数が異なる第２の回路と、
上記第１の回路と上記第２の回路とのうちいずれを選択するかを切り替え可能な切り替え手段とを備える、半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
上記切り替え手段は、トライステートインバータ、トランスファーゲートまたはＡＮＤ−ＮＯＲ回路である、半導体装置。
【請求項８】
請求項４〜７のうちいずれか１項に記載の半導体装置であって、
上記論理回路と同じ構成のモニタ用論理回路を有し、トランジスタ特性を測定することができるモニタ領域を備え、
上記リングオシレータから上記モニタ領域までの距離は、１００μｍ以内である、半導体装置。
【請求項９】
請求項４〜８のうちいずれか１項に記載の半導体装置であって、
上記リングオシレータに隣接する領域には、上記論理回路と同じ構成で、上記論理回路と電気的に接続されていないダミー論理回路が設けられている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、論理回路の遅延時間を測定し検証するためのテスト回路に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路を設計するためのシミュレーションには、ＳＰＩＣＥモデルファイルが用いられている。ＳＰＩＣＥモデルファイルは、ＳＰＩＣＥパラメータと呼ばれるパラメータを用いて記述されたものである。ＳＰＩＣＥパラメータは、解析式のモデルパラメータを、テスト回路におけるトランジスタの特性の実測値にフィッティングすることにより作成する（パラメータ抽出）。このとき、トランジスタの特性としては、ＤＣ特性、接合容量あるいはオーバーラップ容量などの値が測定される。
【０００３】
ＳＰＩＣＥパラメータの精度はシミュレーションの精度に大きな影響を与えるため、ＳＰＩＣＥパラメータにおけるパラメータ抽出の精度を向上させることが必要となってきている。
【０００４】
図８は、従来において、論理回路の遅延時間を測定するためのテスト回路の例を示す回路図である。図８に示すように、従来のテスト回路は、論理回路部１０１とリセット回路１０２とからなるリングオシレータ１０７と、リセット回路１０２からの出力を受ける分周器１０４と、分周器１０４からの出力を受けるバッファ回路１０５と、論理回路部１０１、リセット回路１０２、分周器１０４およびバッファ回路１０５に電源電圧を供給するためのＶDD側端子１０８と、論理回路部１０１、リセット回路１０２、分周器１０４およびバッファ回路１０５を接地するためのＶss側端子１０９と、リセット回路１０２に外部からの入力信号をするためのリセット回路用端子１０３と、バッファ回路１０５から外部に信号を出力するための出力端子１０６とを備えている。
【０００５】
リングオシレータ１０７では、論理回路部１０１において、複数の論理回路（図示せず）が直列に接続されている。リセット回路１０２は、ＮＡＮＤゲート回路であって、複数連なる論理回路の一端に位置する論理回路からの出力を受けて、他端に位置する論理回路に信号を出力するように論理回路部１０１と接続されている。つまり、論理回路部１０１における論理回路は、リセット回路１０２を介してリング状に接続されている。
【０００６】
リセット回路用端子１０３に入力信号を入力することによりリングオシレータ１０７は発振する。リングオシレータ１０７からの出力信号は、分周器１０４によって分周された後にバッファ回路１０５を介して出力端子１０６から出力される。
【特許文献１】特開２００２−３１１０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述のような従来の半導体集積回路においては、論理回路の伝播遅延時間を正確に測定できないという不具合があった。遅延時間に誤差があると、ＳＰＩＣＥパラメータの精度を向上させることができず、正確にシミュレーションを行うことができない。
【０００８】
そこで、本発明の目的は、論理回路の伝播遅延時間を正確に測定する手段を講ずることにより、ＳＰＩＣＥパラメータの精度を向上させることにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、奇数段の論理回路をリング状に接続するリングオシレータと、リングオシレータからの出力信号の発信周波数を分周する分周器と、上記分周器の出力信号を受信するバッファ回路とを備え、上記リングオシレータに接続される第１の電位供給線と、上記分周器および上記バッファ回路のうち少なくともいずれか一方に接続される第２の電位供給線とが、異なるパッドから引き出されている。
【００１０】
これにより、分周器やバッファ回路が動作して電流が生じ電圧が変動しても、リングオシレータがその影響を受けることはない。そのため、リングオシレータの正確な発振周波数を測定することができ、論理回路部の伝播遅延時間を正確に測定することができる。
【００１１】
上記第１の電位供給線及び第２の電位供給線は、具体的には、電源線または接地線である。なお、電源線と接地線との両方が異なるパッドから引き出されている場合には、リングオシレータが分周器およびバッファ回路から受ける影響をより小さくすることができる。
【００１２】
上記リングオシレータが形成されるウェルと、上記分周器と上記バッファ回路とのうち少なくともいずれか一方が形成されるウェルとが、電気的に分離されていることにより、分周器やバッファ回路が動作することでノイズ電流が発生しても、ウェルを伝わってリングオシレータに到達することがなくなる。そのため、リングオシレータの発振動作が他の領域から影響を受けなくなり、リングオシレータの正確な発振周波数を測定することができる。
上記リングオシレータは、複数の論理回路を有する論理回路部と、上記論理回路部とリングを構成するように接続されたリセット回路部とを備えていてもよい。
【００１３】
上記リセット回路部はインバータを備え、上記論理回路部はダミーゲート負荷回路を備えていてもよい。この場合には、論理回路とリセット回路部とにおいて、ゲート負荷の合計を同じにすることができる。これにより、リングオシレータ全体の遅延時間から、論理回路１個あたりの遅延時間を正確に算出することができる。
【００１４】
上記リングオシレータは、上記論理回路がリング状に接続された第１の回路と、上記第１の回路の一部に、上記論理回路を複数追加して設けられ、上記第１の回路とは上記論理回路の段数が異なる第２の回路と、上記第１の回路と上記第２の回路とのうちいずれを選択するかを切り替え可能な切り替え手段とを備えていてもよい。この場合には、１つのテスト回路を用いることによって、異なる段数の論理回路の伝播遅延時間を測定することができる。このとき、論理回路同士を接続する配線、分周器およびバッファ回路などが共通になる。そのため、伝播遅延時間の段数依存性をより正確に測定することができる。よって、論理回路１つあたりの伝播遅延時間を遅延時間を正確に算出することができる。
【００１５】
上記切り替え手段は、トライステートインバータ、トランスファーゲートまたはＡＮＤ−ＮＯＲ回路であることが好ましい。
【００１６】
上記論理回路と同じ構成のモニタ用論理回路を有し、トランジスタ特性を測定することができるモニタ領域を備え、上記リングオシレータから上記モニタ領域までの距離は、１００μｍ以内であってもよい。この場合には、これらの論理回路を微細加工するときに、パターニング条件、エッチング条件等の条件が近似することになる。したがって、従来よりも、これらの論理回路の形状等の条件が統一されることになる。これにより、伝播遅延時間とＤＣ特性とをほぼ同一の条件の論理回路で測定できる。よって、ＤＣ検証とＡＣ検証とを、より正確に行うことができる。
【００１７】
上記リングオシレータに隣接する領域には、上記論理回路と同じ構成で、上記論理回路と電気的に接続されていないダミー論理回路が設けられていてもよい。この場合には、論理回路部と、そこに隣接する領域とに形成するパターンの疎密の程度が同じである。つまり、微細加工時、例えばゲートエッチング時に、リングオシレータが設けられた領域の中央部と縁部とにおけるゲート面積率が同じになる。したがって、中央部と縁部とにおいて、ゲート電極は同じ形状に加工される。そのために、論理回路の形状が統一されるので、伝播遅延時間も均一となる。よって、伝播遅延時間をより正確に測定することができる。
【発明の効果】
【００１８】
本発明では、論理回路の伝播遅延時間をより正確に測定することができる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
図１は、第１の実施形態において、論理回路の遅延時間を測定するためのテスト回路を示す回路図である。
【００２０】
図１に示すように、本実施形態の半導体集積回路は、論理回路部１とリセット回路２とからなるリングオシレータ７と、リセット回路２からの出力を受ける分周器４と、分周器４からの出力を受けるバッファ回路５と、バッファ回路５からの信号を外部に出力する出力端子６と、リセット回路２に外部からの入力信号をするためのリセット回路用端子３と、論理回路部１およびリセット回路２に電源電圧を供給するための第１ＶDD側端子８と、論理回路部１およびリセット回路２を接地するための第１Ｖss側端子９と、分周器４およびバッファ回路５に電源電圧を供給するための第２ＶDD側端子１０と、分周器４およびバッファ回路５を接地するための第２Ｖss側端子１１とを備えている。
【００２１】
リングオシレータ７では、論理回路部１において、偶数個の論理回路（図示せず）が直列に接続されている。リセット回路２はＮＡＮＤゲート回路であって、複数連なる論理回路の一端に位置する論理回路からの出力を受けて、他端に位置する論理回路に信号を出力するように論理回路部１と接続されている。つまり、論理回路部１における論理回路は、リセット回路２を介してリング状に接続されている。
【００２２】
ここで、本実施形態の特徴は、リングオシレータ７に電源電圧を供給するための端子（第１ＶDD側端子８）と、リングオシレータ７を接地するための端子（第１ＶSS側端子９）とが、他の素子の端子とは別に設けられている点である。このとき、第１ＶDD側端子８と第２ＶDD側端子１０とには、別の電源から、同程度の電位が与えられている。
【００２３】
リングオシレータ７は、リセット回路用端子３に入力信号を入力することにより発振する。リセット回路用端子３に入力された入力信号は、分周器４と、論理回路部１とに分岐して伝達する。分周器４の方に伝達された信号は、バッファ回路５を介して外部に出力される。一方、論理回路部１の方に伝達された信号は、複数の論理回路（図示せず）を伝達してリングを一周した後に、再びリセット回路２に入力される。その後、配線を介して分周器４の方に伝達する。つまり、信号はリング一周を伝播するのにかかる時間だけ遅れて分周器４に到達し、分周器４により分周され、出力端子６に到達する。これにより、伝播遅延時間を測定することができる。
【００２４】
以下に、本実施形態で得られる効果について、従来と比較しながら説明する。
【００２５】
従来では、図８に示すように、リングオシレータ１０４の電源線および接地線が、他の素子である分周器１０４やバッファ回路１０５と共通の端子（ＶDD側端子１０８およびＶss側端子１０９）から引き出されていた。これにより、論理回路部１０１の伝播遅延時間を測定する際に、電源線および接地線を介して、分周器１０４やバッファ回路１０５がリングオシレータ１０７の発振周波数に影響を与えていた。そのため、伝播遅延時間を正確に測定することができなかった。
【００２６】
それに対し、本実施形態では、リングオシレータ７の電源線および接地線を引き出す端子（第１ＶDD側端子８および第１Ｖss側端子９）が、他の素子用の端子（第２ＶDD側端子１０および第２Ｖss側端子１１）とは異なっている。したがって、分周器４やバッファ回路５が動作して電流が生じ電圧が変動しても、リングオシレータ７がその影響を受けることがない。そのため、リングオシレータ７の正確な発振周波数を測定することができ、論理回路部１の伝播遅延時間を正確に測定することができる。
【００２７】
なお、本実施形態では、リングオシレータ７と他の素子において、ＶDD側端子とＶss側端子との両方を分離することにより高い効果を得ることができる。しかし、本発明では、これらの端子のうちのいずれか一方のみを分離しても、従来よりは正確に伝播遅延時間を測定することができる。
【００２８】
（第２の実施形態）
図２は、第２の実施形態において、論理回路の遅延時間を測定するためのテスト回路を示す回路図である。
【００２９】
図２に示すように、本発明の第２の半導体集積回路は、論理回路部１とリセット回路２とからなるリングオシレータ７と、リセット回路２からの出力を受ける分周器４と、分周器４からの出力を受けるバッファ回路５と、リセット回路２に外部からの入力信号を入力するためのリセット回路用端子３と、論理回路部１およびリセット回路２に電源電圧を供給するための第１ＶDD側端子８と、論理回路部１およびリセット回路２を接地するための第１Ｖss側端子９と、分周器４およびバッファ回路５に電源電圧を供給するための第２ＶDD側端子１０と、分周器４およびバッファ回路５を接地するための第２Ｖss側端子１１と、バッファ回路５から外部に信号を出力するための出力端子６とを備えている。
【００３０】
リングオシレータ７では、論理回路部１において、偶数個の論理回路（図示せず）が直列に接続されている。リセット回路２はＮＡＮＤゲート回路であって、複数連なる論理回路の一端に位置する論理回路からの出力を受けて、他端に位置する論理回路に信号を出力するように論理回路部１と接続されている。つまり、論理回路部１における論理回路は、リセット回路２を介してリング状に接続されている。
【００３１】
ここで、リングオシレータ７における複数の論理回路のうちには、ｐチャネル型のトランジスタとｎチャネル型のトランジスタとの両方がある。同様に、分周器４およびバッファ回路５にも、ｐチャネル型のトランジスタとｎチャネル型のトランジスタとの両方が設けられている。
【００３２】
ここで、本実施形態の特徴は、リングオシレータ７内の素子が設けられるｎウェル１３およびｐウェル１４と、分周器４およびバッファ回路５内の素子が設けられるｎウェル１５およびｐウェル１６とが分離されている点である。
【００３３】
リングオシレータ７は、リセット回路用端子３に入力信号を入力することにより発振する。リセット回路用端子３に入力された入力信号は、分周器４と、論理回路部１とに分岐して伝達する。分周器４の方に伝達された信号は、バッファ回路５を介して外部に出力される。一方、論理回路部１の方に伝達された信号は、複数の論理回路（図示せず）を伝達してリングを一周した後に、再びリセット回路２に入力される。その後、配線を介して分周器４の方に伝達する。つまり、信号はリング一周を伝播するのにかかる時間だけ遅れて出力端子６に到達する。これにより、伝播遅延時間を測定することができる。
【００３４】
以下に、本実施形態で得られる効果について、従来と比較しながら説明する。
【００３５】
従来では、ｎチャネル型トランジスタは、それがリングオシレータ内のものであっても他の領域内のものであっても、１つのｐウェル内に設けられていた。ｐチャネル型のトランジスタも同様に、同じｎウェル内に設けられていた。そのため、バッファ回路などで生じたノイズ電流がウェル内を伝わって、リングオシレータに影響を与えていた。そのため、論理回路の伝播遅延時間を正確に測定することができなかった。
【００３６】
それに対し、本実施形態では、リングオシレータ７内の素子と、分周器４やバッファ回路５などの領域内の素子とは別々のウェル内に設けられている。そのため、分周器４やバッファ回路５が動作することでノイズ電流が発生しても、ウェルを伝わってリングオシレータ７に到達することがなくなる。そのため、リングオシレータ７の発振動作が他の領域から影響を受けなくなり、リングオシレータ７の正確な発振周波数を測定することができる。
【００３７】
なお、本実施形態では、第１の実施形態の構造を前提として説明を行った。しかし、本発明では、ウェルの分離のみであっても、伝播遅延時間を、従来より正確に測定することができるという効果を得ることができる。
【００３８】
（第３の実施形態）
図３は、第３の実施形態において、論理回路の遅延時間を測定するためのテスト回路を示す回路図である。なお、図３では、図１および図２に示すようなテスト回路のうちリングオシレータ３７のみをより詳細に示している。
【００３９】
図３に示すように、本実施形態のリングオシレータ３７は、論理回路部３１とリセット回路３２とからなる。論理回路部３１では、偶数個の論理回路３３が直列に接続されている。リセット回路３２は、ＮＡＮＤゲート回路３８と、ＮＡＮＤゲート回路３８の出力端に接続されたゲート負荷回路３６とからなる。ＮＡＮＤゲート回路３８は、複数連なる論理回路の一端に位置する論理回路からの出力を受けて、他端に位置する論理回路に信号を出力するように論理回路部３１と接続されている。つまり、論理回路部３１における論理回路３３は、ＮＡＮＤゲート回路３８を介してリング状に接続されている。ＮＡＮＤゲート回路３８の出力は、論理回路部３１に出力されると同時に、ゲート負荷回路３６を介して、リングオシレータ３７の外部の分周器（図示せず）にも出力される。ゲート負荷回路３６はインバータであり、波形を整えるなどの目的で設けられている。
【００４０】
各論理回路３３には、１つのＮＡＮＤゲート回路３９が含まれており、ＮＡＮＤゲート回路３９の出力端は、他の論理回路におけるＮＡＮＤゲート回路３９の入力端に接続されている。ここで、本実施形態の特徴は、ＮＡＮＤゲート回路３９の出力端に、ダミーゲート負荷回路３５が接続されている点である。ダミーゲート負荷回路３５は、ＮＡＮＤゲート回路３９同士を接続する配線から分岐して設けられており、一端の電位は固定されていない。
【００４１】
ダミーゲート負荷回路３５は、論理回路３３内のゲート負荷の合計を、リセット回路３２内のゲート負荷の合計と同一にするために設けられたものである。なお、図３では、論理回路３３内のＮＡＮＤゲート回路３９と、リセット回路３２内のＮＡＮＤゲート回路３８とを同条件のものとしている。このように、同条件の回路構成とすることにより、リングオシレータ３７の周期性を保持することができる。論理回路３３とリセット回路３２とにおいて、ゲート負荷回路を除く回路構成が互いに同じ場合には、同じゲート負荷の回路をそれぞれに追加すればよい。
【００４２】
しかしながら、論理回路３３とリセット回路３２との回路構成は必ずしも同じでなくてもよい。具体的にいうと、論理回路３３やリセット回路３２のうちの少なくともいずれか１つにおいてＮＡＮＤゲート回路以外のものを用いてもよい。この場合には、ダミーゲート負荷回路３５のゲート負荷を、リセット回路３２におけるゲート負荷の合計と論理回路３３におけるゲート負荷の合計とが同一になるように調整する。
【００４３】
以下に、本実施形態で得られる効果について、従来と比較しながら説明する。
【００４４】
従来では、リセット回路内の回路構成が論理回路内の回路構成と異なっていた。そのため、論理回路の伝播遅延時間として、異なる回路構成であってゲート負荷が異なるリセット回路の伝播遅延時間を含む値が測定されていた。そのため、リングオシレータ全体の遅延時間から論理回路１個あたりの正確な遅延時間を測定できていなかった。
【００４５】
それに対し、本実施形態では、論理回路３３とリセット回路３２とにおいて、ゲート負荷の合計を同じにするようにした。これにより、リングオシレータ全体の遅延時間から、論理回路１個あたりの遅延時間を正確に算出することができる。
【００４６】
（第４の実施形態）
図４は、第４の実施形態において、論理回路の遅延時間を測定するためのテスト回路を示す回路図である。なお、図４では、図１および図２に示すようなテスト回路のうちリングオシレータ４７のみをより詳細に示している。
【００４７】
図４に示すように、本実施形態のリングオシレータ４７は、２つのトライステートインバータ４１, ４２を有するスイッチ回路４８と、スイッチ回路４８からの出力を受けるリセット回路４４と、リセット回路４４の出力端から、トライステートインバータ４１, ４２の入力端までをつなぐリングに設けられた複数の論理回路４６とから構成されている。ここで、本実施形態の特徴は、段数の異なる論理回路４６を含む２つのリングが設けられており、スイッチ回路４８によって、２つのリングのうちのいずれを接続するかを選択できる点である。
【００４８】
スイッチ回路４８において、トライステートインバータ４１, ４２の選択端は、制御信号を入力するための選択端子４５に接続されている。トライステートインバータ４１, ４２の出力端は、共にリセット回路４４の入力端に接続されている。リセット回路４４の出力は、出力端子４９から出力される。さらに、リセット回路４４の出力は、リングの一端に位置する論理回路４６に入力される。リングの他端に位置する論理回路４６の出力は、トライステートインバータ４１, ４２の入力端に接続されている。
【００４９】
以下に、リングオシレータ４７の動作について説明する。
【００５０】
まず、選択端子４５に入力信号を入力することにより、トライステートインバータ４１, ４２のうちのどちらかをＯＮの状態にする。具体的にいうと、選択端子４５にＨｉｇｈの信号が入力されるとトライステートインバータ４１を通る経路が選択され、選択端子４５にＬＯＷの信号が入力されるとトライステートインバータ４２を通る経路が選択される。
【００５１】
トライステートインバータ４１, ４２のいずれかを選択した状態で、リセット回路用端子４３に入力信号を入力することによりリングオシレータ４７を発振させる。リセット回路用端子４３に入力された入力信号は、配線を伝わり、出力端子４９と、リングの一端に位置する論理回路４６とに到達する。出力端子４９に伝達された信号は外部に出力される。一方、論理回路４６の方に伝達された信号は、リングを一周した後に、リセット回路４４に入力される。その後、再び出力端子４９の外部に出力される。
【００５２】
以下に、本実施形態で得られる効果について、従来と比較しながら説明する。
【００５３】
論理回路の伝播遅延時間は、論理回路の段数が大きい方のテスト回路で測定した伝播遅延時間の値から、段数が少ない方のテスト回路で測定した伝播遅延時間の値を引き算して求める。
【００５４】
従来では、必要な段数のテスト回路を別々の領域に形成していた。この場合には、テスト回路ごとに条件等のばらつきが生じてしまう。例えば、論理回路同士を接続する配線には、折り返しなどの不規則な部分においてばらつきが生じやすい。そのため、論理回路の伝播遅延時間を正確に測定することができなかった。
【００５５】
それに対し、本実施形態では、１つのテスト回路を用いることによって、異なる段数の論理回路の伝播遅延時間を測定することができる。このとき、論理回路同士を接続する配線、分周器およびバッファ回路などが共通になる。そのため、伝播遅延時間の段数依存性をより正確に測定することができる。よって、論理回路１つあたりの伝播遅延時間を遅延時間を正確に算出することができる。
【００５６】
なお、本実施形態では、スイッチ回路４８として、トライステートインバータ４１, ４２のかわりにトランスファーゲート回路を用いてもよい。
【００５７】
また、スイッチ回路４８として、トライステートインバータ４１, ４２のかわりにＡＮＤ−ＮＯＲの複合ゲート回路を用いてもよい。そのスイッチ回路の構成について、図５を参照しながら説明する。図５は、第４の実施形態においてテスト回路の変形例を示す回路図である。
【００５８】
図５に示すリングオシレータでは、スイッチ回路５８は、２つのＡＮＤ回路５１, ５２を有している。ＡＮＤ回路５２の入力端は２つあり、そのうちの一方は選択端子５５に接続されている。ＡＮＤ回路５２には、選択端子５５からの選択信号は負論理で入力される。ＡＮＤ回路５２の入力端のうちの他方は、リングの一端に位置する論理回路４６の出力端に接続されている。
【００５９】
ＡＮＤ回路５１の入力端も２つあり、そのうちの一方は選択端子５５に接続されている。ＡＮＤ回路５１には、選択端子５５からの選択信号は正論理で入力される。ＡＮＤ回路５２の入力端の他方は、リングを構成する論理回路４６の出力端に接続されている。
【００６０】
ＡＮＤ回路５１, ５２の出力は、リセット回路５４の入力端に接続されている。リセット回路５４は３ＮＯＲ回路である。リセット回路５４の入力端は、リセット回路用端子５３にも接続されている。リセット回路５４の出力端は、リングを構成する論理回路４６の入力端に接続されている。
【００６１】
図５に示す回路では、選択端子５５に入力信号を入力することにより、ＡＮＤ回路５１, ５２のうちのどちらかをＯＮの状態にすることができる。具体的にいうと、選択端子５５にＨｉｇｈの信号が入力されるとＡＮＤ回路５１を通る経路が選択され、選択端子５５にＬＯＷが選択されるとＡＮＤ回路５２を通る経路が選択される。
【００６２】
その他の構成、動作および得られる効果は、図４についての説明と同様であるので説明を省略する。
【００６３】
（第５の実施形態）
図６は、第５の実施形態において、論理回路の遅延時間を測定するためのテスト回路と、ＤＣ特性を測定するためのモニタトランジスタとを示す回路図である。
【００６４】
図６に示すように、本実施形態の半導体集積回路は、論理回路部１とリセット回路２とからなるリングオシレータ７と、リセット回路２からの出力を受ける分周器４と、分周器４からの出力を受けるバッファ回路５と、バッファ回路５からの信号を外部に出力する出力端子６と、リセット回路２に外部からの入力信号をするためのリセット回路用端子３と、論理回路部１およびリセット回路２に電源電圧を供給するための第１ＶDD側端子８と、論理回路部１およびリセット回路２を接地するための第１Ｖss側端子９と、分周器４およびバッファ回路５に電源電圧を供給するための第２ＶDD側端子１０と、分周器４およびバッファ回路５を接地するための第２Ｖss側端子１１とを備えている。
【００６５】
リングオシレータ７では、論理回路部１において、偶数個の論理回路（図示せず）が直列に接続されている。リセット回路２はＮＡＮＤゲート回路であって、複数連なる論理回路の一端に位置する論理回路からの出力を受けて、他端に位置する論理回路に信号を出力するように論理回路部１と接続されている。つまり、論理回路部１における論理回路は、リセット回路２を介してリング状に接続されている。
【００６６】
ここで、本実施形態の特徴は、チップ上において、リングオシレータの近傍１００μｍ以内にＤＣ特性を測定するためのモニタ部６０が配置されている点である。
【００６７】
モニター部６０には、論理回路部１における論理回路（図示せず）と同様の構成を有するｐ型ＭＩＳＦＥＴ６１とｎ型ＭＩＳＦＥＴ６２とが設けられている。ｐ型ＭＩＳＦＥＴ６１およびｎ型ＭＩＳＦＥＴ６２において、ゲート電極はゲート端子６３に接続されている。ｐ型ＭＩＳＦＥＴ６１のソース領域はソース端子６７に、ドレイン領域はドレイン端子６６に接続されている。ｎ型ＭＩＳＦＥＴ６２のソース領域はソース端子６４に、ドレイン領域はドレイン端子６５に接続されている。
【００６８】
さらに、ｐ型ＭＩＳＦＥＴ６１の基板は、リングオシレータ７と共通の第１ＶDD側端子８に接続され、ｎ型ＭＩＳＦＥＴの基板は、リングオシレータ７と共通の第１Ｖss側端子９に接続されている。
【００６９】
以下に、本実施形態で得られる効果について、従来と比較しながら説明する。
【００７０】
従来では、リングオシレータ内の論理回路とモニタトランジスタ内の論理回路とが互いに孤立していた。
【００７１】
それに対し、本実施形態では、リングオシレータ７内の論理回路とモニタ部６０内の論理回路との間の距離が１００μｍ以内になっている。これにより、これらの論理回路を微細加工するときに、パターニング条件、エッチング条件等の条件が近似することになる。したがって、従来よりも、これらの論理回路の形状等の条件が統一されることになる。これにより、伝播遅延時間とＤＣ特性とをほぼ同一の条件の論理回路で測定できる。よって、ＤＣ検証とＡＣ検証とをより正確に行うことができる。
【００７２】
さらに、本実施形態では、モニタ部６０内の論理回路の電源線および接地線を、リングオシレータ７と共通の端子（第１第１ＶDD側端子８, 第１Ｖss側端子９）から引き出した。これによって、論理回路の条件をより近づけることができる。また、製造工程を簡略化することができ、パッド数を削減できるという利点もある。
【００７３】
（第６の実施形態）
図７は、第６の実施形態において、論理回路の遅延時間を測定するためのテスト回路を示すレイアウト図である。
【００７４】
図７に示すように、本実施形態の半導体装置では、複数の論理回路７３が配置する論理回路部７１と、論理回路７３と接続されたリセット回路７２とからなるリングオシレータ７７が設けられている。
【００７５】
そして、本実施形態の特徴は、基板のうちリングオシレータと隣接する領域に、ダミーパターン７４が設けられている点である。ダミーパターン７４は、論理回路部７１やリセット回路７２とは電気的に接続されていない。ダミーパターン７４は、複数のダミー論理回路７５からなる。ダミー論理回路７５は、論理回路７３と同じ工程で製造されたものである。
【００７６】
本実施形態では、ダミーパターン７４を設けることにより、論理回路部７１と、そこに隣接する領域とに形成するパターンの疎密の程度が同じである。つまり、微細加工時、例えばゲートエッチング時に、リングオシレータ７７が設けられた領域の中央部と縁部とにおけるゲート面積率が同じになる。したがって、中央部と縁部とにおいて、ゲート電極は同じ形状に加工される。そのために、論理回路７３の形状が統一されるので、伝播遅延時間も均一となる。よって、伝播遅延時間をより正確に測定することができる。
【産業上の利用可能性】
【００７７】
以上説明したように、本発明は、ＳＰＩＣＥパラメータの作成に用いるテスト回路に適用することができ、ＳＰＩＣＥパラメータの精度をより向上させることができる点で産業上の利用可能性は高い。
【図面の簡単な説明】
【００７８】
【図１】第１の実施形態において、論理回路の遅延時間を測定するためのテスト回路を示す回路図である。
【図２】第２の実施形態において、論理回路の遅延時間を測定するためのテスト回路を示す回路図である。
【図３】第３の実施形態において、論理回路の遅延時間を測定するためのテスト回路を示す回路図である。
【図４】第４の実施形態において、論理回路の遅延時間を測定するためのテスト回路を示す回路図である。
【図５】第４の実施形態においてテスト回路の変形例を示す回路図である。
【図６】第５の実施形態において、論理回路の遅延時間を測定するためのテスト回路と、ＤＣ特性を測定するためのモニタトランジスタとを示す回路図である。
【図７】第６の実施形態において、論理回路の遅延時間を測定するためのテスト回路を示すレイアウト図である。
【図８】従来において、論理回路の遅延時間を測定するためのテスト回路の例を示す回路図である。
【符号の説明】
【００７９】
１      論理回路部
２      リセット回路
３      リセット回路用端子
４      分周器
５      バッファ回路
６      出力端子
７      リングオシレータ
８      第１ＶDD側端子
９      第１ＶSS側端子
１０      第２ＶDD側端子
１１      第２ＶSS側端子
１３      ｎウェル
１４      ｐウェル
１５      ｎウェル
１６      ｐウェル
３１      論理回路部
３２      リセット回路
３３      論理回路
３５      ダミーゲート負荷回路
３６      ゲート負荷回路
３７      リングオシレータ
３８      ＮＡＮＤゲート回路
３９      ＮＡＮＤゲート回路
４１      トライステートインバータ
４２      トライステートインバータ
４３      リセット回路用端子
４４      リセット回路
４５      選択端子
４６      論理回路
４７      リングオシレータ
４８      スイッチ回路
４９      出力端子
５１      ＡＮＤ回路
５２      ＡＮＤ回路
５３      リセット回路用端子
５４      リセット回路
５５      選択端子
５８      スイッチ回路
６０      モニタ部
６１      ｐ型ＭＩＳＦＥＴ
６２      ｎ型ＭＩＳＦＥＴ
６３      ゲート端子
６４      ソース端子
６５      ドレイン端子
６６      ドレイン端子
６７      ソース端子
７１      論理回路部
７２      リセット回路
７３      論理回路
７４      ダミーパターン
７５      ダミー論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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