(57)【要約】【課題】  複数のアナログ電位を同時にサンプリングすることができ、レイアウト面積が小さな逐次比較型Ａ／Ｄコンバータを提供する。【解決手段】  この逐次比較型Ａ／Ｄコンバータ１は、それぞれ外部アナログ電位ＶＩＡ，ＶＩＢを同時にサンプリングおよびホールドし、ホールドしたアナログ電位ＶＨＡ，ＶＨＢと比較電位ＶＣを比較し、比較結果に応じたレベルの比較結果信号φ２，φ３を出力する２つのＳ／Ｈ＋比較回路２，３と、比較結果信号φ２，φ３に従って比較電位ＶＣを生成する比較電位発生回路６とを備える。２つのＳ／Ｈ＋比較回路２，３で１つの比較電位発生回路６を共用するので、レイアウト面積が小さくて済む。【選択図】        図１
2005051481.tif 000002
【特許請求の範囲】
【請求項１】
複数のアナログ電位の各々をデジタル信号に変換する逐次比較型Ａ／Ｄコンバータであって、
それぞれ前記複数のアナログ電位に対応して設けられ、各々が、対応のアナログ電位をサンプリングおよびホールドし、ホールドしたアナログ電位と比較ノードの電位とを比較し、比較結果を示す信号を出力する複数の比較回路、
前記複数の比較回路に前記複数のアナログ電位を同時にサンプリングおよびホールドさせた後、前記複数の比較回路を所定時間ずつ順次選択し、選択した比較回路の出力信号に基づいて前記デジタル信号を生成する制御回路、および
前記制御回路によって選択された比較回路の出力信号に従って、その比較回路の比較ノードの電位を制御する比較電位発生回路を備える、逐次比較型Ａ／Ｄコンバータ。
【請求項２】
前記比較電位発生回路は、前記制御回路によって選択された比較回路の比較ノードを予め定められた基準電位にした後、その比較回路の出力信号に従ってその比較回路の比較ノードの電位を制御する、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項３】
前記比較電位発生回路は、前記制御回路によってまだ選択されていない比較回路の比較ノードを前記予め定められた基準電位にする、請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項４】
前記制御回路は、前記複数の比較回路にサンプリングおよびホールドさせてから前記複数の比較回路の選択を開始するまでの間に前記複数の比較回路を同時に選択し、
前記比較電位発生回路は、前記制御回路によって前記複数の比較回路が同時に選択されたことに応じて、各比較回路の比較ノードを予め定められた基準電位にする、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項５】
複数のアナログ電位の各々をデジタル信号に変換する逐次比較型Ａ／Ｄコンバータであって、
それぞれ前記複数のアナログ電位に対応して設けられ、各々が、対応のアナログ電位をサンプリングおよびホールドし、ホールドしたアナログ電位と比較ノードの電位とを比較し、比較結果を示す信号を出力する複数の比較回路、
前記複数の比較回路に前記複数のアナログ電位を同時にサンプリングおよびホールドさせた後、各比較回路の出力信号に基づいて前記デジタル信号を生成する制御回路、
互いに異なる複数の電位を発生する電位発生回路、および
各比較回路に対応して設けられ、対応の比較回路の出力信号に従って前記複数の電位のうちのいずれかの電位を選択し、選択した電位を対応の比較回路の比較ノードに与える切換回路を備える、逐次比較型Ａ／Ｄコンバータ。
【請求項６】
前記電位発生回路は、直列接続された複数の抵抗素子を含み、外部電圧を分圧して前記複数の電位を生成するラダー抵抗を含む、請求項５に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項７】
前記ラダー抵抗は、さらに、前記複数の抵抗素子のうちの直列接続された少なくとも２つの抵抗素子に並列接続されたインターメッシュ抵抗素子を含む、請求項６に記載の逐次比較型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は逐次比較型Ａ／Ｄコンバータに関し、特に、複数のアナログ電位の各々をデジタル信号に変換する逐次比較型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
従来より、サーボ制御のような機械系制御用のＡ／Ｄ（アナログ／デジタル）コンバータとして、逐次比較型Ａ／Ｄコンバータが用いられている。この逐次比較型Ａ／Ｄコンバータは、アナログ電位をサンプリングおよびホールドした後、ホールドしたアナログ電位を複数の比較電位と順次比較することにより、アナログ電位を複数ビットのデジタル信号に変換するものである（たとえば特許文献１参照）。
【特許文献１】特開平８−１４９００７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、従来は、複数のアナログ電位を同時にサンプリングするためには複数の逐次比較型Ａ／Ｄコンバータを設ける必要があり、逐次比較型Ａ／Ｄコンバータのレイアウト面積が大きくなるという問題があった。
【０００４】
それゆえに、この発明の主たる目的は、複数のアナログ電位を同時にサンプリングすることができ、レイアウト面積が小さな逐次比較型Ａ／Ｄコンバータを提供することである。
【課題を解決するための手段】
【０００５】
この発明に係る逐次比較型Ａ／Ｄコンバータは、複数のアナログ電位の各々をデジタル信号に変換する逐次比較型Ａ／Ｄコンバータであって、それぞれ複数のアナログ電位に対応して設けられ、各々が、対応のアナログ電位をサンプリングおよびホールドし、ホールドしたアナログ電位と比較ノードの電位とを比較し、比較結果を示す信号を出力する複数の比較回路と、複数の比較回路に複数のアナログ電位を同時にサンプリングおよびホールドさせた後、複数の比較回路を所定時間ずつ順次選択し、選択した比較回路の出力信号に基づいてデジタル信号を生成する制御回路と、制御回路によって選択された比較回路の出力信号に従って、その比較回路の比較ノードの電位を制御する比較電位発生回路とを備えたものである。
【０００６】
また、この発明に係る他の逐次比較型Ａ／Ｄコンバータは、複数のアナログ電位の各々をデジタル信号に変換する逐次比較型Ａ／Ｄコンバータであって、それぞれ複数のアナログ電位に対応して設けられ、各々が、対応のアナログ電位をサンプリングおよびホールドし、ホールドしたアナログ電位と比較ノードの電位とを比較し、比較結果を示す信号を出力する複数の比較回路と、複数の比較回路に複数のアナログ電位を同時にサンプリングおよびホールドさせた後、各比較回路の出力信号に基づいてデジタル信号を生成する制御回路と、互いに異なる複数の電位を発生する電位発生回路と、各比較回路に対応して設けられ、対応の比較回路の出力信号に従って複数の電位のうちのいずれかの電位を選択し、選択した電位を対応の比較回路の比較ノードに与える切換回路とを備えたものである。
【発明の効果】
【０００７】
この発明に係る逐次比較型Ａ／Ｄコンバータでは、それぞれ複数のアナログ電位に対応して設けられ、各々が、対応のアナログ電位をサンプリングおよびホールドし、ホールドしたアナログ電位と比較ノードの電位とを比較し、比較結果を示す信号を出力する複数の比較回路と、複数の比較回路に複数のアナログ電位を同時にサンプリングおよびホールドさせた後、複数の比較回路を所定時間ずつ順次選択し、選択した比較回路の出力信号に基づいてデジタル信号を生成する制御回路と、制御回路によって選択された比較回路の出力信号に従って、その比較回路の比較ノードの電位を制御する比較電位発生回路とが設けられる。したがって、複数のアナログ電位を同時にサンプリングおよびホールドすることができる。また、複数の比較回路で１つの比較電位発生回路を共用するので、レイアウト面積が小さくて済む。
【０００８】
また、この発明に係る他の逐次比較型Ａ／Ｄコンバータでは、それぞれ複数のアナログ電位に対応して設けられ、各々が、対応のアナログ電位をサンプリングおよびホールドし、ホールドしたアナログ電位と比較ノードの電位とを比較し、比較結果を示す信号を出力する複数の比較回路と、複数の比較回路に複数のアナログ電位を同時にサンプリングおよびホールドさせた後、各比較回路の出力信号に基づいてデジタル信号を生成する制御回路と、互いに異なる複数の電位を発生する電位発生回路と、各比較回路に対応して設けられ、対応の比較回路の出力信号に従って複数の電位のうちのいずれかの電位を選択し、選択した電位を対応の比較回路の比較ノードに与える切換回路とが設けられる。したがって、複数のアナログ電位を同時にサンプリングおよびホールドすることができる。また、複数の比較回路で１つの電位発生回路を共用するので、レイアウト面積が小さくて済む。
【発明を実施するための最良の形態】
【０００９】
［実施の形態１］
図１は、この発明の実施の形態１による逐次比較型Ａ／Ｄコンバータ１の構成を示すブロック図である。図１において、この逐次比較型Ａ／Ｄコンバータ１は、Ｓ／Ｈ（サンプル／ホールド）＋比較回路２，３、ＳＡＲ（逐次比較レジスタ）＋制御回路４、デコーダ５、および比較電位発生回路６を備える。
【００１０】
Ｓ／Ｈ＋比較回路２は、ＳＡＲ＋制御回路４によって制御され、外部アナログ電位ＶＩＡをサンプリングおよびホールドし、ホールドしたアナログ電位ＶＩＡと比較電位発生回路６からの比較電位ＶＣとの高低を比較し、比較結果に応じたレベルの比較結果信号φ２をＳＡＲ＋制御回路４に与える。
【００１１】
Ｓ／Ｈ＋比較回路３は、ＳＡＲ＋制御回路４によって制御され、外部アナログ電位ＶＩＢをサンプリングおよびホールドし、ホールドしたアナログ電位ＶＩＢと比較電位発生回路６からの比較電位ＶＣとの高低を比較し、比較結果に応じたレベルの比較結果信号φ３をＳＡＲ＋制御回路４に与える。
【００１２】
ＳＡＲ＋制御回路４は、外部クロック信号ＣＬＫに同期して動作し、Ｓ／Ｈ＋比較回路２，３を制御する。また、ＳＡＲ＋制御回路４は、Ｓ／Ｈ＋比較回路２，３からの比較結果信号φ２，φ３に基づき、内部データ信号φ４を生成してデコーダ５に与えるとともに、アナログ電位ＶＩＡ，ＶＩＢに応じたデジタルコードＤＡ，ＤＢを生成して外部に出力する。デジタルコードＤＡ，ＤＢの各々は、複数ビット（ここでは説明の簡単化のため３ビットとする）のデータ信号を含む。デコーダ５は、ＳＡＲ＋制御回路４からの内部データ信号φ４をデコードして制御信号φ５を生成し、生成した制御信号φ５を比較電位発生回路６に与える。
【００１３】
比較電位発生回路６は、図２に示すように、ラダー抵抗７および切換回路９を含む。ラダー抵抗７は、直列接続された複数の抵抗素子８を含み、外部から与えられた高電位側基準電位ＶＲＰおよび低電位側基準電位ＶＲＮ間の電圧を分圧して９段階の電位Ｖ０〜Ｖ８を生成する。比較回路９は、デコーダ５からの制御信号φ５に従って９段階の電位Ｖ０〜Ｖ８のうちのいずれかの電位を選択し、選択した電位を比較電位ＶＣとしてＳ／Ｈ＋比較回路２，３の各々に与える。
【００１４】
図３は、この逐次比較型Ａ／Ｄコンバータ１の動作を示すタイムチャートである。図３において、この逐次比較型Ａ／Ｄコンバータ１は、クロック信号ＣＬＫの立上がりエッジに応答して、クロック信号ＣＬＫの１サイクル期間（１周期）単位で動作する。
【００１５】
１回のＡ／Ｄ変換は、１サイクル期間のサンプリングＳと８サイクル期間の比較Ｃによって行なわれる。また比較Ｃは、Ｓ／Ｈ＋比較回路２による３回の比較ＣＡ１〜ＣＡ３およびＳＡＲ＋制御回路４による１回のラッチＬＡＡと、Ｓ／Ｈ＋比較回路３による３回の比較ＣＢ１〜ＣＢ３およびＳＡＲ＋制御回路４による１回のラッチＬＡＢとを含む。
【００１６】
まずサイクル１（時刻ｔ０〜ｔ１）では、Ｓ／Ｈ＋比較回路２，３によって外部アナログ電位ＶＩＡ，ＶＩＢのサンプリング（Ｓ）が行なわれる。サンプリングされた外部アナログ電位ＶＩＡ，ＶＩＢは、時刻ｔ１におけるクロック信号のＣＬＫの立上がりエッジに応答して、それぞれＳ／Ｈ＋比較回路２，３にホールドされる。Ｓ／Ｈ＋比較回路２，３にホールドされた電位をＶＨＡ，ＶＨＢとする。
【００１７】
サイクル２（時刻ｔ１〜ｔ２）では、比較電位発生回路６によって比較電位ＶＣがＶ０〜Ｖ８の中間電位Ｖ４に設定され、Ｓ／Ｈ＋比較回路２によってＶＨＡとＶ４の比較（ＣＡ１）が行なわれる。ここでは、ＶＨＡはＶ２とＶ３の間の電位であるものとする。ＶＨＡ＜Ｖ４であるので、比較結果信号φ２は「Ｌ」レベル（０）にされる。
【００１８】
サイクル３（時刻ｔ２〜ｔ３）では、比較結果信号φ２に応答して、ＳＡＲ＋制御回路４、デコーダ５、比較電位発生回路６によって比較電位ＶＣが中間電位Ｖ４と最低電位Ｖ０の間の電位Ｖ２に設定され、Ｓ／Ｈ＋比較回路２によってＶＨＡとＶ２の比較（ＣＡ２）が行なわれる。ＶＨＡ＞Ｖ２であるので、比較結果信号φ２は「Ｈ」レベル（１）にされる。
【００１９】
サイクル４（時刻ｔ３〜ｔ４）では、比較結果信号φ２に応答して、ＳＡＲ＋制御回路４、デコーダ５および比較電位発生回路６によって比較電位ＶＣがＶ２と中間電位Ｖ４の間の電位Ｖ３に設定され、Ｓ／Ｈ＋比較回路２によってＶＨＡとＶ３の比較（ＣＡ３）が行なわれる。ＶＨＡ＜Ｖ３であるので、比較結果信号φ２は「Ｌ」レベル（０）にされる。
【００２０】
サイクル５（時刻ｔ４〜ｔ５）では、サイクル２〜４の比較結果信号φ２がＳＡＲ＋制御回路４によってラッチされ（ＬＡＡ）、データコードＤＡ（０）＝０１０として出力される。サイクル２の比較結果信号φ２がデータコードＤＡのＭＳＢとなり、サイクル４の比較結果信号φ２がデータコードＤＡのＬＳＢとなる。このサイクル５では、比較電位発生回路６によって比較電位ＶＣがＶ０〜Ｖ８の中間電位Ｖ４にリセットされる。なお、データコードＤＡ（０）の前のデータコードＤＡ（−１）は、前回のＡ／Ｄ変換結果を示している。
【００２１】
サイクル６（時刻ｔ５〜ｔ６）では、比較電位発生回路６によって比較電位ＶＣがＶ０〜Ｖ８の中間電位Ｖ４に設定され、Ｓ／Ｈ＋比較回路３によってＶＨＢとＶ４の比較（ＣＢ１）が行なわれる。ここでは、ＶＨＢはＶ５とＶ６の間の電位であるものとする。ＶＨＢ＞Ｖ４であるので、比較結果信号φ３は「Ｈ」レベル（１）にされる。
【００２２】
サイクル７（時刻ｔ６〜ｔ７）では、比較結果信号φ３に応答して、ＳＡＲ＋制御回路４、デコーダ５および比較電位発生回路６によって比較電位ＶＣが中間電位Ｖ４と最高電位Ｖ８の間の電位Ｖ６に設定され、Ｓ／Ｈ＋比較回路３によってＶＨＢとＶ６の比較（ＣＢ２）が行なわれる。ＶＨＢ＜Ｖ６であるので、比較結果信号φ３は「Ｌ」レベル（０）にされる。
【００２３】
サイクル８（時刻ｔ７〜ｔ８）では、比較結果信号φ３に応答して、ＳＡＲ＋制御回路４、デコーダ５および比較電位発生回路６によって比較電位ＶＣがＶ６とＶ４の間の電位Ｖ５に設定され、Ｓ／Ｈ＋比較回路３によってＶＨＢとＶ５の比較（ＣＢ３）が行なわれる。ＶＨＢ＞Ｖ５であるので、比較結果信号φ３は「Ｈ」レベル（１）にされる。
【００２４】
サイクル９（時刻ｔ８〜ｔ９）では、サイクル６〜８の比較結果信号φ３がＳＡＲ＋制御回路４によってラッチされ（ＬＡＢ）、データコードＤＢ（０）＝１０１として出力される。サイクル６の比較結果信号φ３がデータコードＤＢのＭＳＢとなり、サイクル８の比較結果信号φ３がデータコードＤＢのＬＳＢとなる。このサイクル９では、比較電位発生回路６によって比較電位ＶＣがＶ０〜Ｖ８の中間電位Ｖ４にリセットされる。なお、データコードＤＢ（０）の前のデータコードＤＢ（−１）は、前回のＡ／Ｄ変換結果を示している。
【００２５】
この実施の形態１では、２つのＳ／Ｈ＋比較回路２，３を設けたので、２つのアナログ電位ＶＩＡ，ＶＩＢを同時にサンプリングすることができる。また、２つのＳ／Ｈ＋比較回路２，３によってＳＡＲ＋制御回路４、デコーダ５および比較電位発生回路６を共用するので、レイアウト面積が小さくて済む。
【００２６】
なお、この実施の形態１では、単入力、単出力の逐次比較型Ａ／Ｄコンバータ１について説明したが、この発明は差動入力、差動出力の逐次比較型Ａ／Ｄコンバータにも適用可能であることは言うまでもない。
【００２７】
また、この実施の形態１では、２つのＳ／Ｈ＋比較回路２，３によってＳＡＲ＋制御回路４、デコーダ５および比較電位発生回路６を共用する場合について説明したが、３つ以上のＳ／Ｈ＋比較回路によってＳＡＲ＋制御回路４、デコーダ５および比較電位発生回路６を共用すれば、レイアウト面積低減化の効果がさらに大きくなる。
【００２８】
また、Ｓ／Ｈ＋比較回路２，３の１回目の比較ＣＡ１，ＣＢ１は同じ比較電位ＶＣ＝Ｖ４を用いて行なわれるので、図４に示すように、Ｓ／Ｈ＋比較回路２，３の１回目の比較ＣＡ１，ＣＢ１を同じサイクル２で行なってもよい。この場合は、１回のＡ／Ｄ変換に必要な時間が１サイクル分だけ短くて済む。
【００２９】
［実施の形態２］
図５は、この発明の実施の形態２による逐次比較型Ａ／Ｄコンバータ１０の構成を示すブロック図である。図５を参照して、この逐次比較型Ａ／Ｄコンバータ１０が図１の逐次比較型Ａ／Ｄコンバータ１と異なる点は、スイッチ１１が追加されている点である。スイッチ１１は、ＳＡＲ＋制御回路４によって制御され、Ｓ／Ｈ＋比較回路３による比較ＣＢ１〜ＣＢ３が行なわれる期間は比較電位発生回路６で生成された比較電位ＶＣをＳ／Ｈ＋比較回路３に与え、Ｓ／Ｈ＋比較回路３による比較ＣＢ１〜ＣＢ３が行なわれない期間はＳ／Ｈ＋比較回路３の１回目の比較ＣＢ１で用いられる電位Ｖ４をＳ／Ｈ＋比較回路３に与える。
【００３０】
図１の逐次比較型Ａ／Ｄコンバータ１では、図３のサイクル２〜５でもＳ／Ｈ＋比較回路３によってＶＩＢとＶＣが比較され、比較結果信号φ３のレベル変化が起こっている。サイクル５と６で比較結果信号φ３のレベルが変化する場合は、信号φ３のレベルが変化するためのリカバリ時間が必要となる。このリカバリ時間は、逐次比較型Ａ／Ｄコンバータの高速化、高精度化の妨げになる。
【００３１】
しかし、この逐次比較型Ａ／Ｄコンバータ１０では、サイクル２〜５ではＶ４がＳ／Ｈ＋比較回路３に与えられているので、サイクル５と６では比較結果信号φ３のレベルは変化せず、リカバリ時間は発生しない。したがって、逐次比較型Ａ／Ｄコンバータ１０の高速化、高精度化を図ることができる。
【００３２】
なお、Ｓ／Ｈ＋比較回路３が比較ＣＢ１〜ＣＢ３を行なわない場合に比較電位発生回路６とＳ／Ｈ＋比較回路３を電気的に切離しておく方法も考えられるが、この場合はＳ／Ｈ＋比較回路３の比較電位入力ノードがハイインピーダンス状態になるため、ノイズなどによって比較結果信号φ３のレベルが不安定になり、リカバリ時間が発生する。
【００３３】
また、図５の逐次比較型Ａ／Ｄコンバータ１０では、比較電位発生回路６のラダー抵抗７で生成された中間電位Ｖ４を使用したが、中間電位Ｖ４を生成するための分圧回路を別途設けてもよい。
【００３４】
［実施の形態３］
図６は、この発明の実施の形態３による逐次比較型Ａ／Ｄコンバータ２０の構成を示す回路ブロック図である。図６において、この逐次比較型Ａ／Ｄコンバータ２０は、Ｓ／Ｈ＋比較回路２，３、ＳＡＲ＋制御回路２１、デコーダ２２および比較電位発生回路２３を備える。Ｓ／Ｈ＋比較回路２，３の動作は、図１で説明したとおりである。
【００３５】
ＳＡＲ＋制御回路２１は、外部クロック信号ＣＬＫに同期して動作し、Ｓ／Ｈ＋比較回路２，３を制御する。また、ＳＡＲ＋制御回路２１は、Ｓ／Ｈ＋比較回路２，３からの比較結果信号φ２，φ３に基づき、内部データ信号φ２１Ａ，φ２１Ｂを生成してデコーダ２２に与えるとともに、アナログ電位ＶＩＡ，ＶＩＢに応じたデジタルコードＤＡ，ＤＢを生成して外部に出力する。
【００３６】
デコーダ２２は、ＳＡＲ＋制御回路２１からの内部データ信号φ２１Ａ，φ２１Ｂをデコードして制御信号φ２２Ａ，φ２２Ｂを生成し、生成した制御信号φ２２Ａ，φ２２Ｂを比較電位発生回路２３に与える。
【００３７】
比較電位発生回路２３は、図７に示すように、ラダー抵抗７および切換回路２４，２５を含む。ラダー抵抗７は、図２で示したものと同じであり、基準電位ＶＲＰとＶＲＮの間の電圧を分圧して９段階の電位Ｖ０〜Ｖ８を生成する。切換回路２４は、デコーダ２２からの制御信号φ２２Ａに従って９段階の電位Ｖ０〜Ｖ８のうちのいずれかの電位を選択し、選択した電位を比較電位ＶＣＡとしてＳ／Ｈ＋比較回路２に与える。切換回路２５は、デコーダ２２からの制御信号φ２２Ｂに従って９段階の電位Ｖ０〜Ｖ８のうちのいずれかの電位を選択し、選択した電位を比較電位ＶＣＢとしてＳ／Ｈ＋比較回路３に与える。
【００３８】
図８は、逐次比較型Ａ／Ｄコンバータ２０の動作を示すタイムチャートである。図８において、この逐次比較型Ａ／Ｄコンバータ２０は、クロック信号ＣＬＫの立上がりエッジに応答して、クロック信号ＣＬＫの１サイクル期間単位で動作する。
【００３９】
１回のＡ／Ｄ変換は、１サイクル期間のサンプリングＳと４サイクル期間の比較Ｃによって行なわれる。また比較Ｃは、Ｓ／Ｈ＋比較回路２による３回の比較ＣＡ１〜ＣＡ３およびＳＡＲ＋制御回路２１による１回のラッチＬＡＡと、Ｓ／Ｈ＋比較回路３による３回の比較ＣＢ１〜ＣＢ３およびＳＡＲ＋制御回路２１による１回のラッチＬＡＢとを含む。比較ＣＡ１〜ＣＡ３およびラッチＬＡＡと、比較ＣＢ１〜ＣＢ３およびラッチＬＡＢは並列に行なわれる。
【００４０】
まずサイクル１（時刻ｔ０〜ｔ１）では、Ｓ／Ｈ＋比較回路２，３によって外部アナログ電位ＶＩＡ，ＶＩＢのサンプリングが行なわれる。サンプリングされた外部アナログ電位ＶＩＡ，ＶＩＢは、時刻ｔ１におけるクロック信号ＣＬＫの立上がりエッジに応答して、それぞれＳ／Ｈ＋比較回路２，３にホールドされる。Ｓ／Ｈ＋比較回路２，３にホールドされた電位をそれぞれＶＨＡ，ＶＨＢとする。
【００４１】
サイクル２（時刻ｔ１〜ｔ２）では、比較電位発生回路２３によって比較電位ＶＣＡ，ＶＣＢがともにＶ４に設定され、Ｓ／Ｈ＋比較回路２によってＶＨＡとＶ４の比較（ＣＡ１）が行なわれるとともに、Ｓ／Ｈ＋比較回路３によってＶＨＢとＶ４の比較（ＣＢ１）が行なわれる。ここでは、Ｖ２＜ＶＨＡ＜Ｖ３，Ｖ５＜ＶＨＢ＜Ｖ６とする。ＶＨＡ＜Ｖ４，ＶＨＢ＞Ｖ４であるので、比較結果信号φ２，φ３はそれぞれ「Ｌ」レベル（０），「Ｈ」レベル（１）にされる。
【００４２】
サイクル３（時刻ｔ２〜ｔ３）では、比較結果信号φ２，φ３に従って、比較電位発生回路２３によって比較電位ＶＣＡ，ＶＣＢがそれぞれＶ２，Ｖ６に設定され、Ｓ／Ｈ＋比較回路２によってＶＨＡとＶ２の比較（ＣＡ２）が行なわれるとともに、Ｓ／Ｈ＋比較回路３によってＶＨＢとＶ６の比較（ＣＢ２）が行なわれる。ＶＨＡ＞Ｖ２，ＶＨＢ＜Ｖ６であるので、比較結果信号φ２，φ３はそれぞれ「Ｈ」レベル（１），「Ｌ」レベル（０）にされる。
【００４３】
サイクル４（時刻ｔ３〜ｔ４）では、比較結果信号φ２，φ３に従って、比較電位発生回路２３によって比較電位ＶＣＡ，ＶＣＢがそれぞれＶ３，Ｖ５に設定され、Ｓ／Ｈ＋比較回路２によってＶＨＡとＶ３の比較（ＣＡ３）が行なわれるとともに、Ｓ／Ｈ＋比較回路３によってＶＨＢとＶ５の比較（ＣＢ３）が行なわれる。ＶＨＡ＜Ｖ３，ＶＨＢ＞Ｖ５であるので、比較結果信号φ２，φ３はそれぞれ「Ｌ」レベル（０），「Ｈ」レベル（１）にされる。
【００４４】
サイクル５（時刻ｔ４〜ｔ５）では、サイクル２〜４の比較結果信号φ２，φ３がＳＡＲ＋制御回路４によってラッチされ（ＬＡＡ，ＬＡＢ）、データ構造ＤＡ（０）＝０１０，ＤＢ（０）＝１０１として出力される。サイクル２の比較結果信号φ２，φ３がそれぞれデータコードＤＡ，ＤＢのＭＳＢとなり、サイクル４の比較結果信号φ２，φ３がそれぞれデータコードＤＡ，ＤＢのＬＳＢとなる。なお、データコードＤＡ（０），ＤＢ（０）の前のデータコードＤＡ（−１），ＤＢ（−１）は、前回のＡ／Ｄ変換結果を示している。
【００４５】
この実施の形態３では、２つのアナログ電位ＶＩＡ，ＶＩＢについてサンプリング、比較、ラッチを並列に行なうので、実施の形態１，２よりも１回のＡ／Ｄ変換に必要なサイクル数が少なくて済む。また、２つのＳ／Ｈ＋比較回路２，３でラダー抵抗７を共用するので、レイアウト面積が小さくて済む。
【００４６】
図９は、実施の形態３の変更例を示す回路ブロック図である。図９を参照して、この逐次比較型Ａ／Ｄコンバータでは、図７の比較電位発生回路２３の代りに比較電位発生回路３０が用いられる。比較電位発生回路３０は、比較電位発生回路２３のラダー抵抗７をインターメッシュラダー抵抗３１で置換したものである。インターメッシュラダー抵抗３１は、高電位側基準電位ＶＲＰのノードと低電位側基準電位ＶＲＮのノードとの間に直列接続された８つの抵抗素子８と、それぞれＶ８およびＶ０のノードとＶ４のノードとの間に接続された２つのインターメッシュ抵抗素子３２とを含む。この変更例では、インターメッシュ抵抗素子３２を設けたので、比較電位発生回路３０の電流供給能力が大きくなり、比較電位ＶＣＡ，ＶＣＢのレベル変化が速くなる。したがって、逐次比較型Ａ／Ｄコンバータの高速化、高精度化を図ることができる。なお、この変更例では、各４つの抵抗素子８ごとに１つのインターメッシュ抵抗素子３２を並列接続したが、各２つの抵抗素子８ごとに１つのインターメッシュ抵抗素子３２を並列接続してもよい。
【００４７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４８】
【図１】この発明の実施の形態１による逐次比較型Ａ／Ｄコンバータの構成を示すブロック図である。
【図２】図１に示した比較電位発生回路の構成を示す回路ブロック図である。
【図３】図１に示した逐次比較型Ａ／Ｄコンバータの動作を示すタイムチャートである。
【図４】実施の形態１の変更例を示すタイムチャートである。
【図５】この発明の実施の形態２による逐次比較型Ａ／Ｄコンバータの構成を示す回路ブロック図である。
【図６】この発明の実施の形態３による逐次比較型Ａ／Ｄコンバータの構成を示すブロック図である。
【図７】図６に示した比較電位発生回路の構成を示す回路ブロック図である。
【図８】図６に示した逐次比較型Ａ／Ｄコンバータの動作を示すタイムチャートである。
【図９】実施の形態３の変更例を示す回路ブロック図である。
【符号の説明】
【００４９】
１，１０，２０  逐次比較型Ａ／Ｄコンバータ、２，３  Ｓ／Ｈ＋比較回路、４，２１  ＳＡＲ＋制御回路、５，２２  デコーダ、６，２３，３０  比較電位発生回路、７  ラダー抵抗、８  抵抗素子、９，２４，２５  切換回路、１１  スイッチ、３１  インターメッシュラダー抵抗、３２  インターメッシュ抵抗素子。
【図１】
2005051481.tif 000003
【図２】
2005051481.tif 000004
【図３】
2005051481.tif 000005
【図４】
2005051481.tif 000006
【図５】
2005051481.tif 000007
【図６】
2005051481.tif 000008
【図７】
2005051481.tif 000009
【図８】
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【図９】
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