(57)【要約】    【課題】  不揮発性メモリの周辺回路の回路規模が増大するのを未然に防止すること。    【解決手段】  本発明では、半導体基板上のメモリセル形成領域にメモリセルを形成した不揮発性メモリにおいて、前記メモリセルからのデータ読出し時に、前記メモリセル形成領域の電位と前記メモリセルのソース電位とを正電位とすることによって前記メモリセルの閾値電位を正電位側へシフトするように構成した。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上のメモリセル形成領域にメモリセルを形成した不揮発性メモリのデータ読出し方法において、
前記メモリセル形成領域の電位と前記メモリセルのソース電位とを正電位とすることによって前記メモリセルの閾値電位を正電位側へシフトし、その後、前記メモリセルからデータを読出すことを特徴とする不揮発性メモリのデータ読出し方法。
【請求項２】
半導体基板上のメモリセル形成領域にメモリセルを形成した不揮発性メモリにおいて、
前記メモリセルからのデータ読出し時に、前記メモリセル形成領域の電位と前記メモリセルのソース電位とを正電位とすることによって前記メモリセルの閾値電位を正電位側へシフトするように構成したことを特徴とする不揮発性メモリ。
【請求項３】
センスアンプ回路に接続したメモリセルとレファレンスセルとを半導体基板上のセル形成領域にそれぞれ形成した不揮発性メモリにおいて、
前記メモリセルからのデータ読出し時に、前記セル形成領域の電位と前記メモリセル及びレファレンスセルのソース電位とを正電位とすることによって前記メモリセル及びレファレンスセルの閾値電位を正電位側へシフトするように構成したことを特徴とする不揮発性メモリ。
【請求項４】
センスアンプ回路に接続したメモリセルとレファレンスセルとを半導体基板上のセル形成領域にそれぞれ形成した不揮発性メモリにおいて、
前記セル形成領域の電位と前記メモリセル及びレファレンスセルのソース電位とを基準電位とした状態で前記メモリセル及びレファレンスセルからデータを読出す第１の読出しモードと、
前記セル形成領域の電位と前記メモリセル及びレファレンスセルのソース電位とを基準電位よりも高い電位とすることによって前記メモリセル及びレファレンスセルの閾値電位を正電位側へシフトした状態で前記メモリセル及びレファレンスセルからデータを読出す第２の読出しモードと、
を有することを特徴とする不揮発性メモリ。
【請求項５】
前記第２の読出しモードでは、前記メモリセル及びレファレンスセルのドレイン電位を前記第１の読出しモードよりも高電位とするように構成したことを特徴とする請求項４に記載の不揮発性メモリ。
【請求項６】
前記センスアンプ回路は、前記第１の読出しモード時と前記第２の読出しモード時とで出力信号が一致するように調整するための出力信号調整回路を有することを特徴とする請求項４又は請求項５に記載の不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ及びそのデータ読出し方法に関するものである。
【背景技術】
【０００２】
従来の不揮発性メモリ101は、図５に示すように、半導体基板102にメモリセル形成領域（Ｐ型ウェル）103を形成し、このメモリセル形成領域103にドレイン領域104とソース領域105とを所定間隔をあけて形成し、これらのドレイン領域104とソース領域105との間に制御ゲート106と浮遊ゲート107とを絶縁膜108を介して積層することによってメモリセル109を形成し、このメモリセル109のドレイン領域104とソース領域105とに選択トランジスタ110,111をそれぞれ接続しており、メモリセル109のドレイン側の選択トランジスタ110にビット線を接続する一方、メモリセル109の制御ゲート105にワード線を接続していた（たとえば、特許文献１参照）。
【０００３】
そして、不揮発性メモリ101は、１個のメモリセル109の浮遊ゲート107に電子が注入されているか否かによって１ビット分のデータを記憶しており、浮遊ゲート107に注入される電子の有無によってメモリセル109の閾値電位が正電位側又は負電位側にシフトすることを利用してデータの読出しを行うようにしていた。
【０００４】
具体的には、データの読出し時に、メモリセル形成領域103とメモリセル109のソース領域105を基準電位（グランド）とするとともに選択トランジスタ110,111をＯＮ状態とし、ビット線をプリチャージするとともにワード線を基準電位として、メモリセル109のドレイン領域104とソース領域105との間に電流が流れるか否かによってメモリセル109で記憶したデータを判別するようにしていた。
【特許文献１】特開２００３−２４９０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記した従来の不揮発性メモリ101にあっては、メモリセル109の浮遊ゲート107に電子が注入されていないときに、メモリセル109の閾値電位が負電位側にシフトしていることから、制御ゲート105に負側の電圧を印加する必要が生じた場合には、負側の電圧を発生させるための回路を別途用意する必要があった。
【０００６】
特に、製造した不揮発性メモリ101に対してメモリセル109の閾値電位を検査する場合には、メモリセル109の制御ゲート105に印加する電圧を広範囲に変化させることによってメモリセル109の閾値電位を検査しており、その場合にメモリセル109の閾値電位を正確に検査するためには、制御ゲート105に印加する負側の電圧を発生させるための回路を別途用意する必要があった。
【０００７】
このように、従来の不揮発性メモリ101では、メモリセル109の閾値電位が負電位側にシフトすることに起因して、メモリセル109の制御ゲート105に印加する負側の電圧を発生させるための回路が別途必要となり、不揮発性メモリ101の周辺回路の回路規模が増大するおそれがあった。
【課題を解決するための手段】
【０００８】
そこで、請求項１に係る本発明では、半導体基板上のメモリセル形成領域にメモリセルを形成した不揮発性メモリのデータ読出し方法において、前記メモリセル形成領域の電位と前記メモリセルのソース電位とを正電位とすることによって前記メモリセルの閾値電位を正電位側へシフトし、その後、前記メモリセルからデータを読出すことにした。
【０００９】
また、請求項２に係る本発明では、半導体基板上のメモリセル形成領域にメモリセルを形成した不揮発性メモリにおいて、前記メモリセルからのデータ読出し時に、前記メモリセル形成領域の電位と前記メモリセルのソース電位とを正電位とすることによって前記メモリセルの閾値電位を正電位側へシフトするように構成することにした。
【００１０】
また、請求項３に係る本発明では、センスアンプ回路に接続したメモリセルとレファレンスセルとを半導体基板上のセル形成領域にそれぞれ形成した不揮発性メモリにおいて、前記メモリセルからのデータ読出し時に、前記セル形成領域の電位と前記メモリセル及びレファレンスセルのソース電位とを正電位とすることによって前記メモリセル及びレファレンスセルの閾値電位を正電位側へシフトするように構成することにした。
【００１１】
また、請求項４に係る本発明では、センスアンプ回路に接続したメモリセルとレファレンスセルとを半導体基板上のセル形成領域にそれぞれ形成した不揮発性メモリにおいて、前記セル形成領域の電位と前記メモリセル及びレファレンスセルのソース電位とを基準電位とした状態で前記メモリセル及びレファレンスセルからデータを読出す第１の読出しモードと、前記セル形成領域の電位と前記メモリセル及びレファレンスセルのソース電位とを基準電位よりも高い電位とすることによって前記メモリセル及びレファレンスセルの閾値電位を正電位側へシフトした状態で前記メモリセル及びレファレンスセルからデータを読出す第２の読出しモードとを有することにした。
【００１２】
また、請求項５に係る本発明では、前記請求項４に係る本発明において、前記第２の読出しモードでは、前記メモリセル及びレファレンスセルのドレイン電位を前記第１の読出しモードよりも高電位とするように構成することにした。
【００１３】
また、請求項６に係る本発明では、前記請求項４又は請求項５に係る本発明において、前記センスアンプ回路は、前記第１の読出しモード時と前記第２の読出しモード時とで出力信号が一致するように調整するための出力信号調整回路を有することにした。
【発明の効果】
【００１４】
そして、本発明では、以下に記載する効果を奏する。
【００１５】
すなわち、本発明では、半導体基板上のメモリセル形成領域にメモリセルを形成した不揮発性メモリにおいて、メモリセルからのデータ読出し時に、メモリセル形成領域の電位とメモリセルのソース電位とを正電位とすることによってメモリセルの閾値電位を正電位側へシフトしているため、メモリセルの制御ゲートに負電圧を印加する必要がなくなるので、負電圧を発生させるための回路を別途容易する必要がなくなり、不揮発性メモリの周辺回路の回路規模が増大するのを未然に防止することができる。
【発明を実施するための最良の形態】
【００１６】
本発明に係る不揮発性メモリは、半導体基板上のメモリセル形成領域にメモリセルを形成するとともに、半導体基板上のレファレンスセル形成領域にレファレンスセルを形成し、これらのメモリセルとレファレンスセルとをセンスアンプ回路に接続している。
【００１７】
そして、本発明に係る不揮発性メモリでは、メモリセル及びレファレンスセルからデータを読出すに際して、２つの異なる読出しモードを有している。
【００１８】
第１の読出しモードとしては、メモリセル形成領域及びレファレンスセル形成領域の電位とメモリセル及びレファレンスセルのソース電位とを基準電位（グランド電位）とした状態でメモリセル及びレファレンスセルからデータを読出すようにしている。この第１の読出しモードは、従来の不揮発性メモリで行われていた読出し方法と同様である。
【００１９】
一方、第２の読出しモードとしては、メモリセル形成領域及びレファレンスセル形成領域の電位とメモリセル及びレファレンスセルのソース電位とを基準電位よりも高い正電位として、メモリセル及びレファレンスセルの閾値電位を正電位側へシフトした状態でメモリセル及びレファレンスセルからデータを読出すようにしている。
【００２０】
しかも、第２の読出しモードでは、メモリセル及びレファレンスセルのドレイン電位を第１の読出しモードよりも高電位とするようにしている。
【００２１】
また、センスアンプ回路には、第１の読出しモード時と第２の読出しモード時とで出力信号が一致するように調整するための出力信号調整回路を設けている。
【００２２】
このように、本発明に係る不揮発性メモリでは、従来どおりの第１の読出しモードに加えてメモリセルやレファレンスセルの閾値電位を正電位側へシフトした状態で読出しを行う第２の読出しモードを設けているため、読出しモードを適宜選択することで使用状態に適合したデータの読出しを行うことができ、不揮発性メモリの使い勝手を向上させることができる。
【００２３】
しかも、第２の読出しモードでは、メモリセル形成領域及びレファレンスセル形成領域の電位とメモリセル及びレファレンスセルのソース電位とを基準電位よりも高い正電位とすることによってメモリセル及びレファレンスセルの閾値電位を正電位側へシフトしているために、メモリセルやレファレンスセルの制御ゲートに負電圧を印加する必要がなくなるので、負電圧を発生させるための回路を別途容易する必要がなくなり、不揮発性メモリの周辺回路の回路規模が増大するのを未然に防止することができる。
【００２４】
また、第２の読出しモードでは、メモリセル及びレファレンスセルのドレイン電位を第１の読出しモードよりも高電位としているために、メモリセル及びレファレンスセルのドレイン−ソース間電圧を確保することができるので、データ読出し時の誤動作（データの誤判定）を未然に防止することができ、これによって不揮発性メモリの信頼性を向上させることができる。
【００２５】
また、センスアンプ回路に第１の読出しモード時と第２の読出しモード時とで出力信号が一致するように調整するための出力信号調整回路を設けることによっても、データ読出し時の誤動作（データの誤判定）を未然に防止することができるので、不揮発性メモリの信頼性を向上させることができる。
【００２６】
以下に、本発明に係る不揮発性メモリの具体的構成について図面を参照しながら説明する。なお、以下の説明では、不揮発性メモリとしてＮＡＮＤ型の不揮発性メモリを例にとり説明する。
【００２７】
ＮＡＮＤ型不揮発性メモリ１は、図１に示すように、メモリセル２とレファレンスセル３とをセンスアンプ回路４にプリチャージ回路5,6をそれぞれ介して接続し、センスアンプ回路４にラッチ回路７を介して出力端子８を設けている。
【００２８】
メモリセル２及びレファレンスセル３は、図２に示すように、Ｐ型ウェルからなるセル形成領域９（メモリセル形成領域、レファレンスセル形成領域）にそれぞれ形成されており、このセル形成領域９は、Ｐ型の半導体基板10に形成したＮ型ウェル11の所要位置に形成されている。このセル形成領域９は、電圧を印加することによって電位を変更できるようになっている。
【００２９】
そして、メモリセル２及びレファレンスセル３は、セル形成領域９にドレイン領域12とソース領域13とを所定間隔をあけて形成し、これらのドレイン領域12とソース領域13との間に制御ゲート14と浮遊ゲート15とを絶縁膜16を介して積層しており、ドレイン領域12とソース領域13とにＭＯＳＦＥＴ構造の選択トランジスタ17,18をそれぞれ接続し、さらには、ドレイン側の選択トランジスタ17にビット線19を接続する一方、制御ゲート14にワード線20を接続し、ソース側の選択トランジスタ18にソース線21を接続している。
【００３０】
このソース線20には、図３に示すソースラインドライバー回路22が接続されている。
【００３１】
ソースラインドライバー回路22は、ＮＡＮＤ型不揮発性メモリ１の読出しモードに応じてソース線21(SL)に基準電位（グランド電位）又は正電位のいずれか一方を供給する回路であり、トランジスタTr1〜Tr3のゲート端子に印加する制御信号によって、第１の読出しモードでは、出力端子23とグランド端子GNDとを導通して出力端子23からソース線21へ基準電位（グランド電位）を供給し、一方、第２の読出しモードでは、出力端子23と外部端子24とを導通して出力端子23からソース線21へ正電位を供給するようにしている。
【００３２】
プリチャージ回路5,6は、メモリセル２又はレファレンスセル３のビット線19をデータ読出し時にプリチャージするための回路であり、電源端子VDDに接続したＭＯＳＦＥＴ構造のトランジスタTr4,Tr5のドレイン端子からビット線19に所定電圧を供給するようにしている。
【００３３】
このトランジスタTr4,Tr5は、ソース端子(SL)に前記したソースラインドライバー回路22が接続されており、ＮＡＮＤ型不揮発性メモリ１の読出しモードに応じてソース端子(SL)に基準電位（グランド電位）又は正電位のいずれか一方を供給するようにしている。
【００３４】
ここで、トランジスタTr4,Tr5を形成したＰ型ウェルは、電圧を印加することによって電位を変更できるようになっている。また、チャージ電源端子VCHも、電圧を変更できるようになっている。
【００３５】
センスアンプ回路４は、電源端子VDDに接続したトランジスタTr6とカレントミラー接続した一対のトランジスタTr7,Tr8と差動接続した一対のトランジスタTr9,Tr10とを直列接続するとともに、このトランジスタTr9,Tr10に一組のトランジスタTr11,Tr12を接続し、このトランジスタTr11,Tr12にグランド端子GNDを一対のトランジスタTr13,Tr14を介して接続している。
【００３６】
また、センスアンプ回路４は、トランジスタTr9のゲート端子にレファレンスセル３を接続する一方、トランジスタTr10のゲート端子にメモリセル２を接続し、このトランジスタTr10のドレイン端子に出力端子８をラッチ回路７を介して接続している。
【００３７】
ここで、センスアンプ回路４に設けた一組のトランジスタTr13,Tr14は、第１の読出しモード時と第２の読出しモード時とで出力端子８からの出力信号が一致するように調整するための出力信号調整回路25として機能している。
【００３８】
すなわち、トランジスタTr13とトランジスタTr14とはドレイン−ソース間電圧などの特性が異なっており、それぞれのゲート端子に通電される選択信号によって、第１の読出しモード時にはトランジスタTr14が作動し、第２の読出しモード時にはトランジスタTr13が作動するようになっている。
【００３９】
そして、これらのトランジスタTr13,Tr14の特性の相違によっていずれの読出しモードであってっもラッチ回路７へ常に同様の（同一レベルの）出力信号を出力するようにしている。
【００４０】
ＮＡＮＤ型不揮発性メモリ１は、以上のように構成しており、第１の読出しモード時には、図４(a)に模式的に示したように、セル形成領域９とＮ型ウェル11と選択トランジスタ18のソース端子の電位を基準電位（0V）とし、選択トランジスタ17,18のゲート端子の電位を電源電圧VDDとして両選択トランジスタ17,18をＯＮ状態とし、さらには、ビット線19をプリチャージ回路5,6で所定電位（BL）にプリチャージし、この状態でメモリセル２とレファレンスセル３のビット線19の電位をセンスアンプ回路４でセンシングして、出力端子８から出力するようにしている。
【００４１】
一方、第２の読出しモード時には、図４(b)に模式的に示したように、セル形成領域９とＮ型ウェル11と選択トランジスタ18のソース端子の電位を基準電位よりも高い電位（＋XV）とし、選択トランジスタ17,18のゲート端子の電位を通常使用する範囲の電源電圧VDDよりも高い電位（VDD＋α）として両選択トランジスタ17,18をＯＮ状態とし、さらには、ビット線19をプリチャージ回路5,6で所定電位（BL）よりも高い電位（BL＋β）でプリチャージし、この状態でメモリセル２とレファレンスセル３のビット線19の電位をセンスアンプ回路４でセンシングして、出力端子８から出力するようにしている。
【００４２】
ここで、セル形成領域９とＮ型ウェル11と選択トランジスタ18のソース端子の電位は、上記したソースラインドライバー回路22を用いて生成しており、選択トランジスタ17,18のゲート端子とビット線19の電位は、プリチャージ回路5,6のトランジスタTr4,Tr5のソース電位とＰ型ウェルの電位とチャージ電源端子VCHの電位とを上昇させることによって生成している。
【００４３】
このようにして、上記したＮＡＮＤ型不揮発性メモリ１では、第２の読出しモードにおいてメモリセル形成領域及びレファレンスセル形成領域の電位とメモリセル２及びレファレンスセル３のソース電位とを基準電位よりも高い正電位とすることによってメモリセル２及びレファレンスセル３の閾値電位を正電位側へシフトしている。
【００４４】
そのため、上記したＮＡＮＤ型不揮発性メモリ１では、メモリセル２やレファレンスセル３の制御ゲート14に負電圧を印加する必要がなくなるので、負電圧を発生させるための回路を別途容易する必要がなくなり、ＮＡＮＤ型不揮発性メモリ１の周辺回路の回路規模が増大するのを未然に防止することができる。
【００４５】
また、上記したＮＡＮＤ型不揮発性メモリ１では、第２の読出しモードにおいてメモリセル２及びレファレンスセル３のドレイン電位を第１の読出しモードよりも高電位としている。
【００４６】
そのため、メモリセル２及びレファレンスセル３のドレイン−ソース間電圧を確保することができるので、データ読出し時の誤動作（データの誤判定）を未然に防止することができ、これによってＮＡＮＤ型不揮発性メモリ１の信頼性を向上させることができる。
【００４７】
また、上記したＮＡＮＤ型不揮発性メモリ１では、センスアンプ回路４に第１の読出しモード時と第２の読出しモード時とで出力信号が一致するように調整するための出力信号調整回路25を設けている。
【００４８】
これによっても、データ読出し時の誤動作（データの誤判定）を未然に防止することができるので、ＮＡＮＤ型不揮発性メモリの信頼性を向上させることができる。
【図面の簡単な説明】
【００４９】
【図１】本発明に係るＮＡＮＤ型不揮発性メモリを示す回路図。
【図２】メモリセルを模式的に示す説明図。
【図３】ソースラインドライバー回路を示す回路図。
【図４】メモリセルの各部位の電位を示す説明図（図４(a)は第１の読出しモード時、図４(b)は第２の読出しモード時）。
【図５】従来のメモリセルを模式的に示す説明図。
【符号の説明】
【００５０】
１  ＮＡＮＤ型不揮発性メモリ
２  メモリセル
３  レファレンスセル
４  センスアンプ回路
5,6  プリチャージ回路
９  セル形成領域
10  半導体基板
12  ドレイン領域
13  ソース領域
14  制御ゲート
15  浮遊ゲート
17,18  選択トランジスタ
19  ビット線
20  ワード線
21  ソース線
22  ソースラインドライバー回路
25  出力信号調整回路
【図１】
2005166099.tif 000003
【図２】
2005166099.tif 000004
【図３】
2005166099.tif 000005
【図４】
2005166099.tif 000006
【図５】
2005166099.tif 000007