(57)【要約】      （修正有）【課題】  ゲート耐圧やドレイン耐圧の異なるトランジスタを、同一の半導体層内に有する半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は，半導体層１０内の高耐圧トランジスタ形成領域１００に、第１ウェル２０，２２となる第１不純物層を形成する工程と、オフセット領域３０，３２となる第２不純物層を形成する工程と、半導体層に熱処理を施すことによって、第１および第２不純物層の不純物を拡散させ、第１ウェルおよびオフセット領域を形成する工程と、第１ウェルおよびオフセット領域を形成する工程の後に、半導体層内に、素子分離領域１１０，１２０，２１０をトレンチ素子分離法により形成する工程と、高耐圧トランジスタ形成領域１００に、第１ゲート絶縁層６０，６２を形成する工程と、半導体層内の低電圧駆動形成領域２００に、第２ウェル２４，２６を形成する工程と、第２ゲート絶縁層６４，６６を形成する工程と、高耐圧トランジスタ形成領域１００および低電圧駆動形成領域２００に、ゲート電極７０，７２，７４，７６を形成する工程と、を含む。【選択図】        図１
2005051148.tif 000002
【特許請求の範囲】
【請求項１】
半導体層内の高耐圧トランジスタ形成領域に、第１ウェルとなる第１不純物層を形成する工程と、
前記高耐圧トランジスタ形成領域に、オフセット領域となる第２不純物層を形成する工程と、
前記半導体層に熱処理を施すことによって、前記第１および第２不純物層の不純物を拡散させ、前記第１ウェルおよび前記オフセット領域を形成する工程と、
前記第１ウェルおよび前記オフセット領域を形成する工程の後に、前記半導体層内に、素子分離領域をトレンチ素子分離法により形成する工程と、
前記高耐圧トランジスタ形成領域に、第１ゲート絶縁層を形成する工程と、
前記半導体層内の低電圧駆動トランジスタ形成領域に、第２ウェルを形成する工程と、
前記低電圧駆動トランジスタ形成領域に、第２ゲート絶縁層を形成する工程と、
前記高耐圧トランジスタ形成領域および前記低電圧駆動トランジスタ形成領域に、ゲート電極を形成する工程と、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
高耐圧トランジスタにおけるオフセットトレンチ絶縁層を形成する工程は、前記素子分離領域を形成する工程と同一の工程である、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記高耐圧トランジスタ形成領域には、ｎ型およびｐ型高耐圧トランジスタを形成し、
前記低電圧駆動トランジスタ形成領域には、ｎ型およびｐ型低電圧駆動トランジスタを形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、駆動電圧、ゲート耐圧やドレイン耐圧の異なるトランジスタを、同一の半導体層内に有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯用電子機器の軽量化・小型化が進み、該電子機器に搭載されるＩＣを縮小化するための研究開発が行われている。このような技術として、低電圧動作用のトランジスタと、高電圧動作用の高耐圧トランジスタとを同一基板（同一チップ）に混載し、ＩＣのチップ面積を縮小化する方法がある。
【０００３】
この場合において、各素子を分離する方法としては、ＬＯＣＯＳ法やセミリセスＬＯＣＯＳ法あるいはトレンチ素子分離法などが考えられる。ＩＣのチップ面積の縮小化という観点から考えると、ＬＯＣＯＳ法やセミリセスＬＯＣＯＳ法を用いるよりも、トレンチ素子分離法を用いる方が好ましい。
【０００４】
ところで、高耐圧トランジスタは深い拡散層を有するため、該拡散層を形成するためには、高温の熱処理が必要である。トレンチ素子分離法によって形成された素子分離領域は、ＬＯＣＯＳ法やセミリセスＬＯＣＯＳ法によって形成された素子分離領域に比べ、熱や熱に起因するストレスに対して脆弱であり、変形や欠陥が生じやすい。そのため、低電圧駆動トランジスタと高耐圧トランジスタとを混載する場合における素子分離の方法は、ＬＯＣＯＳ法やセミリセスＬＯＣＯＳ法などが主に用いられる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ゲート耐圧やドレイン耐圧の異なるトランジスタを、同一の半導体層内に有する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明にかかる半導体装置の製造方法は、
半導体層内の高耐圧トランジスタ形成領域に、第１ウェルとなる第１不純物層を形成する工程と、
前記高耐圧トランジスタ形成領域に、オフセット領域となる第２不純物層を形成する工程と、
前記半導体層に熱処理を施すことによって、前記第１および第２不純物層の不純物を拡散させ、前記第１ウェルおよび前記オフセット領域を形成する工程と、
前記第１ウェルおよび前記オフセット領域を形成する工程の後に、前記半導体層内に、素子分離領域をトレンチ素子分離法により形成する工程と、
前記高耐圧トランジスタ形成領域に、第１ゲート絶縁層を形成する工程と、
前記半導体層内の低電圧駆動トランジスタ形成領域に、第２ウェルを形成する工程と、
前記低電圧駆動トランジスタ形成領域に、第２ゲート絶縁層を形成する工程と、
前記高耐圧トランジスタ形成領域および前記低電圧駆動トランジスタ形成領域に、ゲート電極を形成する工程と、を含む。
【０００７】
この製造方法によれば、前記素子分離領域をトレンチ素子分離法により形成する工程の前に、前記半導体層に熱処理を施すことによって、前記第１および第２不純物層の不純物を拡散させ、前記第１ウェルおよび前記オフセット領域を形成する工程を行う。前記熱処理は、前記第１ウェルおよび前記オフセット領域を、深い拡散層とするために高温で行われる。この製造方法によれば、素子分離領域を形成した後は、前記第１ウェルおよび前記オフセット領域の形成に必要な熱処理のような、高温の熱処理を行う必要がない。その結果、前記第１ウェルおよび前記オフセット領域の形成に必要な熱処理を行う際の熱や、その熱に起因するストレスが、素子分離領域に加わることはない。
【０００８】
したがって、変形や欠陥の少ない素子分離領域によって素子分離することができる。すなわち、高耐圧トランジスタと低電圧駆動とを混載する場合において、素子分離方法としてトレンチ素子分離法を用いても、絶縁性に優れた素子分離領域を形成することができる。そして、トレンチ素子分離法を用いることによって、ＬＯＣＯＳ法やセミリセスＬＯＣＯＳ法などを用いて素子分離領域を形成する場合に比べ、半導体装置の微細化を図ることができる。
【０００９】
本発明にかかる半導体装置の製造方法においては、高耐圧トランジスタにおけるオフセットトレンチ絶縁層を形成する工程は、前記素子分離領域を形成する工程と同一の工程であることができる。
【００１０】
本発明にかかる半導体装置の製造方法においては、前記高耐圧トランジスタ形成領域には、ｎ型およびｐ型高耐圧トランジスタを形成し、
前記低電圧駆動トランジスタ形成領域には、ｎ型およびｐ型低電圧駆動トランジスタを形成することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００１２】
１．半導体装置
まず、本実施の形態における製造方法によって得られる半導体装置について説明する。図１は、本実施の形態における製造方法によって得られる半導体装置を模式的に示す断面図である。半導体装置は、半導体層１０を有する。半導体装置には、高耐圧トランジスタ形成領域１００と、低電圧駆動トランジスタ形成領域２００とが設けられている。高耐圧トランジスタ形成領域１００は、ｎ型高耐圧トランジスタ形成領域１００Ｎと、ｐ型高耐圧トランジスタ形成領域１００Ｐとを有する。低電圧駆動トランジスタ形成領域２００は、ｎ型低電圧駆動トランジスタ形成領域２００Ｎと、ｐ型低電圧駆動トランジスタ形成領域２００Ｐとを有する。ｎ型高耐圧トランジスタ形成領域１００Ｎには、ｎ型高耐圧トランジスタ１００ｎが形成され、ｐ型高耐圧トランジスタ形成領域１００Ｐには、ｐ型高耐圧トランジスタ１００ｐが形成されている。同様に、ｎ型低電圧駆動トランジスタ形成領域２００Ｎには、ｎ型低電圧駆動トランジスタ２００ｎが形成され、ｐ型低電圧駆動トランジスタ形成領域２００Ｐには、ｐ型低電圧駆動トランジスタ２００ｐが形成されている。
【００１３】
すなわち、同一基板（同一チップ）上に、ｎ型高耐圧トランジスタ１００ｎと、ｐ型高耐圧トランジスタ１００ｐと、ｎ型低電圧駆動トランジスタ２００ｎと、ｐ型低電圧駆動トランジスタ２００ｐと、が混載されている。なお、図１には４つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各トランジスタが複数形成されていることはいうまでもない。
【００１４】
１．１  高耐圧トランジスタ形成領域１００について
まず、高耐圧トランジスタ形成領域１００について説明する。高耐圧トランジスタ形成領域１００と、低電圧駆動トランジスタ形成領域２００との境界には、第１素子分離領域１１０が形成される。すなわち、第１素子分離領域１１０は、高耐圧トランジスタ形成領域１００と、低電圧駆動トランジスタ形成領域２００とを分離する。結果的に、高耐圧トランジスタ形成領域１００は、第１素子分離領域１１０に囲まれる。
【００１５】
高耐圧トランジスタ形成領域１００には、ｎ型高耐圧トランジスタ１００ｎと、ｐ型高耐圧トランジスタ１００ｐとが形成されている。隣り合うｎ型高耐圧トランジスタ１００ｎと、ｐ型高耐圧トランジスタ１００ｐとの間には、第２素子分離領域１２０が設けられている。
【００１６】
次に、ｎ型高耐圧トランジスタ１００ｎおよびｐ型高耐圧トランジスタ１００ｐの構成について説明する。
【００１７】
ｎ型高耐圧トランジスタ１００ｎは、第１ゲート絶縁層６０と、オフセットトレンチ絶縁層５０と、ゲート電極７０と、ｎ型オフセット領域３０と、サイドウォール絶縁層８０と、ｎ型ソース／ドレイン領域９０とを有する。
【００１８】
第１ゲート絶縁層６０は、少なくともｐ型第１ウェル２０内のチャネル領域の上方に設けられている。ｐ型第１ウェル２０はｎ型第１ウェル２２内の上部に形成されている。オフセットトレンチ絶縁層５０は、第１ゲート絶縁層６０の両端で、ｎ型オフセット領域３０の上方に設けられている。ゲート電極７０は、少なくとも第１ゲート絶縁層６０の上方に形成されている。ｎ型オフセット領域３０は、ｐ型第１ウェル２０内の上部に形成されている。サイドウォール絶縁層８０は、ゲート電極７０の側面に形成されている。ｎ型ソース／ドレイン領域９０は、サイドウォール絶縁層８０の外側の半導体層１０内に設けられている。
【００１９】
ｐ型高耐圧トランジスタ１００ｐは、第１ゲート絶縁層６２と、オフセットトレンチ絶縁層５２と、ゲート電極７２と、ｐ型オフセット領域３２と、サイドウォール絶縁層８２と、ｐ型ソース／ドレイン領域９２とを有する。
【００２０】
第１ゲート絶縁層６２は、少なくともｎ型第１ウェル２２内のチャネル領域の上方に設けられている。オフセットトレンチ絶縁層５２は、第１ゲート絶縁層６２の両端で、ｐ型オフセット領域３２の上方に設けられている。ゲート電極７２は、少なくとも第１ゲート絶縁層６２の上方に形成されている。ｐ型オフセット領域３２は、ｎ型第１ウェル２２内の上部に形成されている。サイドウォール絶縁層８２は、ゲート電極７２の側面に形成されている。ｐ型ソース／ドレイン領域９２は、サイドウォール絶縁層８２の外側の半導体層１０内に設けられている。
【００２１】
１．２  低電圧駆動トランジスタ形成領域２００について
次に、低電圧駆動トランジスタ形成領域２００について説明する。低電圧駆動トランジスタ形成領域２００には、ｎ型低電圧駆動トランジスタ２００ｎと、ｐ型低電圧駆動トランジスタ２００ｐとが設けられている。隣り合うｎ型低電圧駆動トランジスタ２００ｎと、ｐ型低電圧駆動トランジスタ２００ｐとの間には、第３素子分離領域２１０が設けられている。
【００２２】
次に、各トランジスタの構成について説明する。
【００２３】
ｎ型低電圧駆動トランジスタ２００ｎは、第２ゲート絶縁層６４と、ゲート電極７４と、サイドウォール絶縁層８４と、ｎ型エクステンション領域３４と、ｎ型ソース／ドレイン領域９４とを有する。
【００２４】
第２ゲート絶縁層６４は、少なくともｐ型第２ウェル２４内のチャネル領域の上方に設けられている。ゲート電極７４は、第２ゲート絶縁層６４の上方に形成されている。サイドウォール絶縁層８４は、ゲート電極７４の側面に形成されている。ｎ型エクステンション領域３４は、ｐ型第２ウェル２４内の上部に形成されている。ｎ型ソース／ドレイン領域９４は、サイドウォール絶縁層８４の外側の半導体層１０内に設けられている。
【００２５】
ｐ型低電圧駆動トランジスタ２００ｐは、第２ゲート絶縁層６６と、ゲート電極７６と、サイドウォール絶縁層８６と、ｐ型エクステンション領域３６と、ｐ型ソース／ドレイン領域９６とを有する。
【００２６】
第２ゲート絶縁層６６は、少なくともｎ型第２ウェル２６内のチャネル領域の上方に設けられている。ゲート電極７６は、第２ゲート絶縁層６６の上方に形成されている。サイドウォール絶縁層８６は、ゲート電極７６の側面に形成されている。ｐ型エクステンション領域３６は、ｎ型第２ウェル２６内の上部に形成されている。ｐ型ソース／ドレイン領域９６は、サイドウォール絶縁層８６の外側の半導体層１０内に設けられている。
【００２７】
２．半導体装置の製造方法
次に、本実施の形態にかかる半導体装置の製造方法について、図１から図２０を参照しながら説明する。図１から図２０は、本実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。
【００２８】
（ａ）まず図２に示すように、半導体層１０の上に、第１パッド層１１を形成する。次に、第１パッド層１１の上に、マスク層１６を形成する。半導体層１０は、少なくともシリコンを含み、シリコン、シリコン−ゲルマニウムなどで構成される。半導体層１０は、バルク状のシリコン基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板におけるシリコン層であることができる。第１パッド層１１としては、酸化シリコン、窒化酸化シリコンなどを用いることができる。第１パッド層１１は、たとえば、熱酸化法などにより形成することができる。マスク層１６としては、窒化シリコンなどを用いることができる。マスク層１６は、たとえば、ＣＶＤ法などにより形成することができる。
【００２９】
（ｂ）次に、図３に示すように、ｐ型高耐圧トランジスタ形成領域１００Ｐにおいて、ｎ型第１ウェルとなる第１不純物層２２ａの形成を行なう。具体的には、リソグラフィ技術により所定のパターンを有するレジスト層Ｒ１を形成する。レジスト層Ｒ１をマスクとして、リン、砒素などのｎ型の不純物イオンを半導体層１０に導入することにより第１不純物層２２ａが形成される。第１不純物層２２ａの形成される位置は、たとえば、半導体層１０上に形成されたアライメントマーク（図示せず）を用いてマスクパターンの位置合わせを行うことにより決定される。以下の工程における位置合わせについても同様である。その後、レジスト層Ｒ１をアッシングにより除去する。次に、半導体層１０に熱処理を施すことにより、第１不純物層２２ａの不純物を熱拡散させる。
【００３０】
（ｃ）次に、図４に示すように、ｎ型高耐圧トランジスタ形成領域１００Ｎにおいて、ｐ型第１ウェルとなる第１不純物層２０ａの形成を行なう。具体的には、リソグラフィ技術により所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２をマスクとして、ボロンなどのｐ型不純物を１回もしくは複数回にわたって半導体層１０に注入することにより、半導体層１０内に第１不純物層２０ａを形成し、その後レジスト層Ｒ２をアッシングにより除去する。。
【００３１】
次に、半導体層１０に熱処理を施すことにより、ｐ型の第１不純物層２０ａの不純物と、工程（ｂ）で形成したｎ型の第１不純物層２２ａの不純物とを熱拡散させる。
【００３２】
（ｄ）次に、図５に示すように、ｎ型高耐圧トランジスタ形成領域１００Ｎにおいて、ｎ型高耐圧トランジスタにおけるｎ型オフセット領域となる第２不純物層３０ａを形成する。具体的にはまず、所定の領域を覆うレジスト層Ｒ３を形成する。レジスト層Ｒ３をマスクとして、半導体層１０にｎ型不純物を導入することにより、第２不純物層３０ａを形成する。その後、レジスト層Ｒ３をアッシングにより除去する。
【００３３】
（ｅ）次に、図６に示すように、ｐ型高耐圧トランジスタ形成領域１００Ｐにおいて、ｐ型高耐圧トランジスタにおけるｐ型オフセット領域となる第２不純物層３２ａを形成する。具体的にはまず、所定の領域を覆うレジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、半導体層１０にｐ型不純物を導入することにより、第２不純物層３２ａを形成する。その後、レジスト層Ｒ４をアッシングにより除去する。なお、工程（ｄ）および（ｅ）の順序は、本実施の形態と逆の順序で行なうこともできる。
【００３４】
（ｆ）次に、図７に示すように、半導体層１０に熱処理を施すことにより、ｐ型第１ウェル２０、ｎ型第１ウェル２２、ｎ型高耐圧トランジスタにおけるｎ型オフセット領域３０、ｐ型高耐圧トランジスタにおけるｐ型オフセット領域３２が形成される。すなわち、第１不純物層２０ａの不純物が拡散され、ｐ型第１ウェル２０が形成される。第１不純物層２２ａの不純物が拡散され、ｎ型第１ウェル２２が形成される。第２不純物層３０ａの不純物が拡散され、ｎ型高耐圧トランジスタにおけるｎ型オフセット領域３０が形成される。第２不純物層３２ａの不純物が拡散され、ｐ型高耐圧トランジスタにおけるｐ型オフセット領域３２が形成される。熱処理の温度は、たとえば、１１００〜１２００℃である。
【００３５】
次に、マスク層１６と第１パッド層１１を除去する。マスク層１６の除去は、たとえば、熱リン酸によるウェットエッチングにより行なわれる。第１パッド層１１の除去は、たとえば、フッ酸によるウェットエッチングにより行われる。
【００３６】
（ｇ）次に、図８に示すように、半導体層１０上に第２パッド層１２を形成する。第２パッド層１２としては、酸化シリコン、窒化酸化シリコンなどを用いることができる。第２パッド層１２は、たとえば、熱酸化法などにより形成することができる。第２パッド層１２の膜厚は、第１パッド層１１の膜厚と同じであっても、異なっていてもよい。第２パッド層１２の材質は、第１パッド層１１の材質と同じであっても、異なっていてもよい。
【００３７】
次に、第２パッド層１２上にストッパ層１４を形成する。ストッパ層１４は、たとえばＣＶＤ法により形成することができる。ストッパ層１４は、たとえば窒化シリコンを用いることができる。
【００３８】
ついで、ストッパ層１４の上に、所定のパターンのレジスト層Ｒ５を形成する。レジスト層Ｒ５は、高耐圧トランジスタ形成領域１００においては、第１素子分離領域１１０、第２素子分離領域１２０およびオフセットトレンチ絶縁層５０，５２が形成される領域の上方に開口部を有するように形成し、低電圧駆動トランジスタ形成領域２００においては、第１素子分離領域１１０および第３素子分離領域２１０が形成される領域の上方に開口部を有するように形成する。
【００３９】
（ｈ）次に、図９に示すように、レジスト層Ｒ５（図８参照）をマスクとして、ストッパ層１４および第２パッド層１２をエッチングする。ついで、レジスト層Ｒ５をアッシングにより除去した後、ストッパ層１４および第２パッド層１２をマスクとして、半導体層１０をエッチングし、オフセットトレンチ４０，４２およびトレンチ４４を形成する。半導体層１０のエッチングは、たとえば、ドライエッチングにより行う。その後、レジスト層Ｒ５をアッシングにより除去する。
【００４０】
（ｉ）次に、図１０に示すように、オフセットトレンチ４０，４２およびトレンチ４４の表面にトレンチ酸化物層４６を形成する。トレンチ酸化物層４６の形成方法は、たとえば、熱酸化法により行なう。トレンチ酸化物層４６の膜厚は、たとえば、３０〜５０ｎｍである。
【００４１】
また、トレンチ酸化物層４６を形成する前に、必要に応じて、第２パッド層１２の端部をエッチングすることができる。このような態様をとることにより、トレンチ酸化物層４６の形成において、オフセットトレンチ４０，４２およびトレンチ４４の上端部での半導体層１０およびトレンチ酸化物層４６が、丸みを帯びるように形成することができる。そして、オフセットトレンチ４０，４２およびトレンチ４４の上端部での半導体層１０が丸みを帯びた形状となることにより、後の工程でゲート絶縁膜がオフセットトレンチ４０，４２およびトレンチ４４の上端部で薄膜化することによるゲート耐圧の低下や、寄生トランジスタ素子の形成といった影響を極力回避することができる。また、トレンチ酸化物層４６が、丸みを帯びて形成されることにより、段差がなだらかになるため、後の工程でオフセットトレンチ絶縁層５０，５２およびトレンチ絶縁層４８を良好に埋め込むことができる。
【００４２】
（ｊ）次に、図１１に示すように、オフセットトレンチ４０，４２およびトレンチ４４を埋め込むように、絶縁層５４を形成する。絶縁層５４は、少なくともオフセットトレンチ４０，４２およびトレンチ４４を埋めこみ、さらに、ストッパ層１４を覆うように形成する。
【００４３】
ついで、絶縁層５４の凹凸の平坦化処理を行う。平坦化処理は、具体的にはまず、絶縁層５４上に、絶縁層５４が凸形状となっている領域のみを開口するようにレジスト層Ｒ６を形成する。次いで、絶縁層５４の凸形状となっている領域をエッチングにより除去する。次に、レジスト層Ｒ６をアッシングにより除去する。この平坦化処理によって、次の工程（ｋ）において、絶縁層５４の平坦化を良好に行うことができる。
【００４４】
（ｋ）次に、図１２に示すように、ストッパ層１４の上面が露出するまで絶縁層５４を除去する。絶縁層５４の除去は、たとえばＣＭＰ法などにより行なわれる。これにより、高耐圧トランジスタ形成領域１００においてオフセットトレンチ４０，４２には、オフセットトレンチ絶縁層５０，５２が形成される。トレンチ４４には、トレンチ絶縁層４８が形成される。その結果、第１素子分離領域１１０、第２素子分離領域１２０および第３素子分離領域２１０とが形成される。
【００４５】
（ｌ）次に、図１３に示すように、ストッパ層１４および第２パッド層１２を除去する。ストッパ層１４の除去は、たとえば、熱リン酸によるウェットエッチングにより行なわれる。第２パッド層１２の除去は、たとえばフッ酸によるウェットエッチングにより行われる。
【００４６】
（ｍ）次に、図１４に示すように、高耐圧トランジスタ形成領域１００と、低電圧駆動トランジスタ形成領域２００の全面に、第３パッド層１３を形成する。次に、第３パッド層１３の上にマスク層１７を形成する。マスク層１７としては、たとえば窒化シリコンを用いることができる。マスク層１７は、たとえばＣＶＤ法により形成することができる。
【００４７】
（ｎ）次に、図１５に示すように、高耐圧トランジスタ形成領域１００において、ｎ型高耐圧トランジスタの第１ゲート絶縁層およびｐ型高耐圧トランジスタの第１ゲート絶縁層を形成する領域以外を覆うように、レジスト層Ｒ７を形成する。レジスト層Ｒ７をマスクとして、露出しているマスク層１７を除去する。ついで、高耐圧トランジスタ形成領域１００において、必要に応じてチャネルドープを行なう。チャネルドープは、たとえば、以下の方法により行なうことができる。
【００４８】
まず、ｎ型高耐圧トランジスタ形成領域１００Ｎ以外を覆うように、レジスト層（図示せず）を形成する。レジスト層をマスクとして、たとえばリンなどの、ｎ型の不純物を注入する。その後レジスト層をアッシングにより除去する。ついで、ｐ型高耐圧トランジスタ形成領域１００Ｐ以外を覆うように、レジスト層（図示せず）を形成する。レジスト層をマスクとして、たとえば、ボロンなどのｐ型の不純物を注入する。その後、レジスト層をアッシングにより除去する。
【００４９】
（ｏ）次に、図１６に示すように、高耐圧トランジスタ形成領域１００に第１ゲート絶縁層６０，６２を形成する。第１ゲート絶縁層６０，６２は、選択熱酸化法により形成することができる。第１ゲート絶縁層６０，６２の膜厚は、たとえば、７０〜１６０ｎｍである。ついで、残存しているマスク層１７を除去する。
【００５０】
（ｐ）次に、図１７に示すように、低電圧駆動トランジスタ形成領域２００において、ｐ型第２ウェル２４と、ｎ型第２ウェル２６を形成する。ｐ型第２ウェル２４およびｎ型第２ウェル２６の形成は、具体的には、一般的なリソグラフィ技術を用いて所定のパターンを有するマスク層（図示せず）を形成し、所定の導電型の不純物を導入することにより行なわれる。ついで、必要に応じて、チャネルドープを行うこともできる。
【００５１】
（ｑ）次に、図１８に示すように、高耐圧トランジスタ形成領域１００において、第１ゲート絶縁層６０，６２が形成された領域を覆うように、レジスト層Ｒ８を形成し、露出している第３パッド層１３を除去する。第３パッド層１３のエッチングは、たとえば、フッ酸によるウェットエッチングにより行なうことができる。その後、レジスト層Ｒ８をアッシングにより除去する。
【００５２】
（ｒ）次に、図１９に示すように、絶縁層６８を形成する。絶縁層６８は、ｎ型低電圧駆動トランジスタのゲート絶縁層およびｐ型低電圧駆動トランジスタのゲート絶縁層となる。絶縁層６８は、たとえば、熱酸化法により形成される。絶縁層６８の膜厚は、たとえば、１．６〜５ｎｍである。
【００５３】
次に、高耐圧トランジスタ形成領域１００と、低電圧駆動トランジスタ形成領域２００との全面に、導電層７８を形成する。導電層７８としては、たとえば、ポリシリコン層を用いることができる。導電層７８の材質として、ポリシリコンを用いる場合には、導電層７８に不純物をイオン注入し、導電層７８の低抵抗化を図ることができる。
【００５４】
（ｓ）次に、図２０に示すように、各トランジスタのゲート電極７０，７２，７４，７６を形成する。具体的には、まず所定のパターンを有するレジスト層（図示せず）を形成する。ついでレジスト層をマスクとして、導電層７８をパターニングすることにより、ゲート電極７０，７２，７４，７６が形成される。
【００５５】
次に、ｎ型低電圧駆動トランジスタ形成領域２００Ｎにおいて、ｎ型エクステンション領域となる不純物層３４ａを形成する。ｐ型低電圧駆動トランジスタ形成領域２００Ｐにおいて、ｐ型エクステンション領域となる不純物層３６ａを形成する。不純物層３４ａ，３６ａは、一般的なリソグラフィ技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。
【００５６】
（ｔ）次に、図１に示すように、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極７０，７２，７４，７６の側面にサイドウォール絶縁層８０，８２，８４，８６を形成する。さらに、絶縁層６８をエッチングすることにより、ｎ型低電圧駆動２００ｎのゲート絶縁層６４およびｐ型低電圧駆動２００ｐのゲート絶縁層６６を形成する。
【００５７】
次に、ｎ型高耐圧トランジスタ形成領域１００Ｎおよびｎ型低電圧駆動トランジスタ形成領域２００Ｎにおける半導体層１０の所定の領域に、ｎ型の不純物を導入することにより、サイドウォール絶縁層８０，８４の外側の半導体層１０内にｎ型ソース／ドレイン領域９０，９４を形成する。ｎ型ソース／ドレイン領域９０，９４の形成は、公知の方法により行なうことができる。
【００５８】
次に、ｐ型高耐圧トランジスタ形成領域１００Ｐおよびｐ型低電圧駆動トランジスタ形成領域２００Ｐにおける半導体層１０の所定の領域に、ｐ型の不純物を導入することにより、サイドウォール絶縁層８２，８６の外側の半導体層１０内にｐ型ソース／ドレイン領域９２，９６を形成する。ｐ型ソース／ドレイン領域９２，９６の形成は、公知の方法により行なうことができる。
【００５９】
以上の工程によって、半導体装置を製造することができる。この半導体装置の製造方法によれば、以下の特徴を有する。
【００６０】
本実施の形態にかかる半導体装置の製造方法によれば、素子分離領域１１０，１２０，２１０をトレンチ素子分離法により形成する工程の前に、半導体層１０に熱処理を施すことによって、第１不純物層２０ａ，２２ａおよび第２不純物層３０ａ，３２ａの不純物を拡散させ、第１ウェル２０，２２およびオフセット領域３０，３２を形成する工程を行う。前記熱処理は、第１ウェル２０，２２およびオフセット領域３０，３２を、深い拡散層とするために高温で行われる。
【００６１】
この製造方法によれば、素子分離領域１１０，１２０，２１０を形成した後は、第１ウェル２０，２２およびオフセット領域３０，３２の形成に必要な熱処理のような、高温の熱処理を行う必要がない。その結果、第１ウェル２０，２２およびオフセット領域３０，３２の形成に必要な熱処理を行う際の熱や、その熱に起因するストレスが、素子分離領域１１０，１２０，２１０に加わることはない。
【００６２】
したがって、変形や欠陥の少ない素子分離領域１１０，１２０，２１０によって、ｎ型高耐圧トランジスタ１００ｎと、ｐ型高耐圧トランジスタ１００ｐと、ｎ型低電圧駆動トランジスタ２００ｎと、ｐ型低電圧駆動トランジスタ２００ｐと、を素子分離することができる。すなわち、高耐圧トランジスタと低電圧駆動トランジスタとを混載する場合において、素子分離方法としてトレンチ素子分離法を用いても、絶縁性に優れた素子分離領域を形成することができる。そして、トレンチ素子分離法を用いることによって、ＬＯＣＯＳ法やセミリセスＬＯＣＯＳ法などを用いて素子分離領域を形成する場合に比べ、半導体装置の微細化を図ることができる。
【００６３】
また、本実施の形態にかかる半導体装置の製造方法によれば、上述と同じ理由により、変形や欠陥の少ない高耐圧トランジスタ形成領域１００におけるオフセットトレンチ４０，４２を形成することができる。高耐圧トランジスタ形成領域１００において、オフセットトレンチ４０，４２を用いることによって、ＬＯＣＯＳやセミリセスＬＯＣＯＳなどを用いる場合に比べ、高耐圧トランジスタ形成領域１００の微細化を図ることができ、さらに半導体装置全体の微細化を図ることができる。
【００６４】
以上、本発明の実施の形態の一例について述べたが、本発明はこれらに限定されず、その要旨の範囲内で各種の態様を取りうる。たとえば、本実施の形態においては、トレンチ４４の深さをすべて同じ深さにする例について述べたが、各トレンチの深さは、その機能を果たす範囲内において、異なる深さとすることができる。たとえば、第１素子分離領域１１０におけるトレンチ４４を、第２素子分離領域１２０におけるトレンチ４４およびオフセットトレンチ４０，４２よりも深く形成することができる。
【図面の簡単な説明】
【００６５】
【図１】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図２】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図３】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図４】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図５】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図６】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図７】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図８】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図９】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１０】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１１】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１２】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１３】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１４】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１５】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１６】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１７】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１８】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図１９】実施の形態にかかる半導体装置の製造方法を示す断面図。
【図２０】実施の形態にかかる半導体装置の製造方法を示す断面図。
【符号の説明】
【００６６】
１０  半導体層、１１  第１パッド層、１２  第２パッド層、１３  第３パッド層、１４  ストッパ層、１６  マスク層、２０  ｐ型第１ウェル、２０ａ  第１不純物層、２２  ｎ型第１ウェル、２２ａ  第１不純物層、２４  ｐ型第２ウェル、２６  ｎ型第２ウェル、３０  ｎ型オフセット領域、３０ａ  第２不純物層、３２  ｐ型オフセット領域、３２ａ  第２不純物層、３４  ｎ型エクステンション領域、３４ａ  不純物層、３６  ｐ型エクステンション領域、３６ａ  不純物層、４０，４２  オフセットトレンチ、４４  トレンチ、４６  トレンチ酸化物層、４８  トレンチ絶縁層、５０，５２  オフセットトレンチ絶縁層、５４  第１絶縁層、６０，６２  第１ゲート絶縁層、６４，６６  第２ゲート絶縁層  、６８  絶縁層、７０，７２，７４，７６  ゲート電極、７８  導電層、８０，８２，８４，８６  サイドウォール絶縁層、９０  ｎ型ソース／ドレイン領域、９２  ｐ型ソース／ドレイン領域、９４  ｎ型ソース／ドレイン領域、９６  ｐ型ソース／ドレイン領域、１００  高耐圧トランジスタ形成領域、１００Ｎ  ｎ型高耐圧トランジスタ形成領域、１００Ｐ  ｐ型高耐圧トランジスタ形成領域、１００ｎ  ｎ型高耐圧トランジスタ、１００ｐ  ｐ型高耐圧トランジスタ、１１０  第１素子分離領域、１２０  第２素子分離領域、２００  低電圧駆動トランジスタ形成領域、２００Ｎ  ｎ型低電圧駆動トランジスタ形成領域、２００Ｐ  ｐ型低電圧駆動トランジスタ形成領域、２００ｎ  ｎ型低電圧駆動トランジスタ、２００ｐ  ｐ型低電圧駆動トランジスタ、２１０  第３素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】平成16年6月17日(2004.6.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
（ｔ）次に、図１に示すように、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極７０，７２，７４，７６の側面にサイドウォール絶縁層８０，８２，８４，８６を形成する。さらに、絶縁層６８をエッチングすることにより、ｎ型低電圧駆動トランジスタ２００ｎのゲート絶縁層６４およびｐ型低電圧駆動トランジスタ２００ｐのゲート絶縁層６６を形成する。