(57)【要約】【課題】  高速シリアルＩ／ＦであるPCI Expressシステムを、より一層高速化できる等、有効に活用できる画像機器システムを提供する。【解決手段】  データ転送に際して必然的に対をなす等、相関の強いデバイス同士、例えば、一時的に画像データを保存するメモリ５ｊと、当該メモリ５ｊ中の画像データを符号データに圧縮する圧縮器５ｉと、圧縮された符号データを保存するＨＤＤ５ｋとを、をPCI Expressシステムによる木構造において共通スイッチ９を介して上流側に接続することで、これらの相関の強いデバイス同士５ｉ，５ｊ，５ｋ間でのデータ転送を共通スイッチ９を経るだけで行うことができ、ルートコンプレックスを経る場合よりもより一層のデータ転送の高速化を図ることができる。【選択図】    図１５
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【特許請求の範囲】
【請求項１】
木構造によるデータ通信網としてポイントツーポイントで送受信独立の通信チャネルが確立される高速シリアルインタフェースシステムを用いる画像システムであって、
前記木構造における下流側のエンドポイントに位置する複数のデバイス中、相関の強いデバイス同士を共通スイッチを介して上流側に接続した、ことを特徴とする画像システム。
【請求項２】
前記高速シリアルインタフェースシステムがPCI Expressシステムである、ことを特徴とする請求項１記載の画像システム。
【請求項３】
複数のデバイス中、一時的に画像データを保存するメモリと、当該メモリ中の画像データを符号データに圧縮する圧縮器と、圧縮された符号データを保存するハードディスクドライブとを相関の強いデバイス同士とする、ことを特徴とする請求項１又は２記載の画像システム。
【請求項４】
複数のデバイス中、圧縮された符号データを保存するハードディスクドライブと、当該ハードディスクドライブ上の符号データを画像データに伸長する伸長器と、伸長された画像データが展開されるメモリとを相関の強いデバイス同士とする、ことを特徴とする請求項１又は２記載の画像システム。
【請求項５】
複数のデバイス中、一時的に画像データを保存するメモリと、画像データを符号データに圧縮するとともに符号データを画像データに伸長する圧縮伸長器と、圧縮された符号データを保存するハードディスクドライブとを相関の強いデバイス同士とする、ことを特徴とする請求項１又は２記載の画像システム。
【請求項６】
複数のデバイス中、一時的に画像データを保存するメモリと、画像データに対して回転処理を施す回転器とを相関の強いデバイス同士とする、ことを特徴とする請求項１又は２記載の画像システム。
【請求項７】
複数のデバイス中、画像データを入力する入力部と、入力される画像データを符号データに圧縮する圧縮機能を有するデバイスと、圧縮された符号データを一時的に保存するメモリとを相関の強いデバイス同士とする、ことを特徴とする請求項１又は２記載の画像システム。
【請求項８】
相関の強いデバイス同士に、画像データを拡大縮小する変倍器を含む、ことを特徴とする請求項７記載の画像システム。
【請求項９】
複数のデバイス中、圧縮された符号データが展開されるメモリと、当該メモリ上の符号データを画像データに伸長する伸長機能を有するデバイスと、伸長された画像データに基づき印字出力する出力部とを相関の強いデバイス同士とする、ことを特徴とする請求項１又は２記載の画像システム。
【請求項１０】
相関の強いデバイス同士に、伸長された画像データを拡大縮小する変倍器を含む、ことを特徴とする請求項９記載の画像システム。
【請求項１１】
複数のデバイス中、画像データ及び印字データを一時的に保存するメモリと、当該メモリ上の画像データと印字データとを合成する合成器と、合成されたデータに基づき印字出力する出力部とを相関の強いデバイス同士とする、ことを特徴とする請求項１又は２記載の画像システム。
【請求項１２】
複数のデバイス中、プリンタ言語に圧縮された符号データが展開されるメモリと、当該メモリ上の符号データを翻訳して画像データに展開するデータ変換器と、展開された画像データに基づき印字出力する出力部とを相関の強いデバイス同士とする、ことを特徴とする請求項１又は２記載の画像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば各種画像形成処理等のために利用される画像システムに関する。
【背景技術】
【０００２】
一般に、画像データその他のデータを扱う機器・システムでは、デバイス間のインタフェースにＰＣＩバスが使用されている。しかし、パラレル方式のＰＣＩバスでは、レーシングやスキューなどの問題があり、高速・高画質の画像機器に使用するには、転送レートが低い段階にきており、最近では、ＰＣＩバスのようなパラレル方式のインタフェースに代えて、高速シリアルインタフェースの使用が検討されている。従来、一般的に広く用いられているシリアルインタフェースとしてIEEE1394やUSB等の規格があるが、ＰＣＩと比較した場合は転送レートが不足しており、さらにスケーラブルなバス幅確保が困難等の不具合がある。このため、他の高速シリアルインタフェースとして、ＰＣＩバス方式の後継規格に当るPCI Express（登録商標）なるインタフェースの使用が検討されている。
【０００３】
このPCI Expressシステムは、詳細は後述するが、概略的には、例えば、非特許文献１中の図１等に示されるようなルートコンプレックス−スイッチ（任意階層）−デバイス等のツリー構造（木構造）によるデータ通信網として構成されている。
【０００４】
【非特許文献１】“PCI Express 規格の概要”Interface誌、July’2003 里見尚志
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、このようなPCI Expressシステムを単純に利用した場合、各デバイス間のデータ転送に際して木構造の根元に位置するルートコンプレックスを経る経路を利用することとなり、データ転送の高速化を図れない場合もあり、PCI Expressの機能を充分に活用しているとは言いがたい場合もある。
【０００６】
より具体的には、ルートコンプレックスを経る経路を利用する構成によると、複数のデータ転送を同時に行う場合には、デバイス・ルートコンプレックス間に位置するスイッチにおいて、その出力ポートで競合が生じやすく、転送レートが低下してしまいやすい。このようなデータ転送レートの低下は、データ転送経路の競合時だけでなく、必要以上に多段のスイッチを経るデータ転送経路の場合も同様であるが、ルートコンプレックスを経る経路を利用する構成によると、多段のスイッチを経由するケースが多くなり、転送レートの低下が懸念される。
【０００７】
本発明の目的は、高速シリアルインタフェースであるPCI Expressシステムを、より一層高速化できる等、有効に活用できる画像システムを提供することである。
【０００８】
より具体的には、複数の独立したデータ転送を並行して処理する場合のデータ転送経路の競合や、必要以上に多段のスイッチを経るデータ転送経路を避けることによりデータ転送効率の向上を図ることである。
【課題を解決するための手段】
【０００９】
請求項１記載の発明は、木構造によるデータ通信網としてポイントツーポイントで送受信独立の通信チャネルが確立される高速シリアルインタフェースシステムを用いる画像システムであって、前記木構造における下流側のエンドポイントに位置する複数のデバイス中、相関の強いデバイス同士を共通スイッチを介して上流側に接続した。
【００１０】
請求項２記載の発明は、請求項１記載の画像システムにおいて、前記高速シリアルインタフェースシステムがPCI Expressシステムである。
【００１１】
請求項３記載の発明は、請求項１又は２記載の画像システムにおいて、複数のデバイス中、一時的に画像データを保存するメモリと、当該メモリ中の画像データを符号データに圧縮する圧縮器と、圧縮された符号データを保存するハードディスクドライブとを相関の強いデバイス同士とする。
【００１２】
請求項４記載の発明は、請求項１又は２記載の画像システムにおいて、複数のデバイス中、圧縮された符号データを保存するハードディスクドライブと、当該ハードディスクドライブ上の符号データを画像データに伸長する伸長器と、伸長された画像データが展開されるメモリとを相関の強いデバイス同士とする。
【００１３】
請求項５記載の発明は、請求項１又は２記載の画像システムにおいて、複数のデバイス中、一時的に画像データを保存するメモリと、画像データを符号データに圧縮するとともに符号データを画像データに伸長する圧縮伸長器と、圧縮された符号データを保存するハードディスクドライブとを相関の強いデバイス同士とする。
【００１４】
請求項６記載の発明は、請求項１又は２記載の画像システムにおいて、複数のデバイス中、一時的に画像データを保存するメモリと、画像データに対して回転処理を施す回転器とを相関の強いデバイス同士とする。
【００１５】
請求項７記載の発明は、請求項１又は２記載の画像システムにおいて、複数のデバイス中、画像データを入力する入力部と、入力される画像データを符号データに圧縮する圧縮機能を有するデバイスと、圧縮された符号データを一時的に保存するメモリとを相関の強いデバイス同士とする。
【００１６】
請求項８記載の発明は、請求項７記載の画像システムにおいて、相関の強いデバイス同士に、画像データを拡大縮小する変倍器を含む。
【００１７】
請求項９記載の発明は、請求項１又は２記載の画像システムにおいて、複数のデバイス中、圧縮された符号データが展開されるメモリと、当該メモリ上の符号データを画像データに伸長する伸長機能を有するデバイスと、伸長された画像データに基づき印字出力する出力部とを相関の強いデバイス同士とする。
【００１８】
請求項１０記載の発明は、請求項９記載の画像システムにおいて、相関の強いデバイス同士に、伸長された画像データを拡大縮小する変倍器を含む。
【００１９】
請求項１１記載の発明は、請求項１又は２記載の画像システムにおいて、複数のデバイス中、画像データ及び印字データを一時的に保存するメモリと、当該メモリ上の画像データと印字データとを合成する合成器と、合成されたデータに基づき印字出力する出力部とを相関の強いデバイス同士とする。
【００２０】
請求項１２記載の発明は、請求項１又は２記載の画像システムにおいて、複数のデバイス中、プリンタ言語に圧縮された符号データが展開されるメモリと、当該メモリ上の符号データを翻訳して画像データに展開するデータ変換器と、展開された画像データに基づき印字出力する出力部とを相関の強いデバイス同士とする。
【発明の効果】
【００２１】
本発明によれば、請求項３ないし１２に例示されるようにデータ転送に際して必然的に対をなす等、相関の強いデバイス同士を、木構造によるデータ通信網としてポイントツーポイントで送受信独立の通信チャネルが確立される高速シリアルインタフェースシステム、例えばPCI Expressシステムによる木構造において共通スイッチを介して上流側に接続したので、これらの相関の強いデバイス同士間でのデータ転送を共通スイッチを経るだけで行うことができ、よって、スイッチの出力ポートの競合を極力避け、或いは、経由するスイッチの段数を極力減らすことができ、ルートコンプレックスを経る場合よりもより一層のデータ転送の高速化を図ることができる。
【発明を実施するための最良の形態】
【００２２】
本発明を実施するための最良の形態について図面を参照して説明する。
【００２３】
［PCI Express規格の概要］
まず、本実施の形態は高速シリアルバスの一つであるPCI Express（登録商標）を利用するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献１の一部抜粋により説明する。ここに、高速シリアルバスとは、１本の伝送路を用いてシリアル（直列）伝送により高速（１００Ｍｂｐｓ程度以上）にデータをやり取りすることができるインタフェースを意味する。
【００２４】
PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。
【００２５】
図１に既存のPCIシステム、図２にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、ＣＰＵ１００やＡＧＰグラフィックス１０１やメモリ１０２が接続されたホストブリッジ１０３に対して、PCI-X（PCIの上位互換規格）デバイス１０４ａ，１０４ｂがPCI-Xブリッジ１０５ａを介して接続されたり、PCIデバイス１０４ｃ，１０４ｄが接続されたPCIブリッジ１０５ｂやPCIバススロット１０６が接続されたPCIブリッジ１０７がPCIブリッジ１０５ｃを介して接続されたりしたツリー構造（木構造）とされている。
【００２６】
これに対して、PCI Expressシステムにあっては、ＣＰＵ１１０やメモリ１１１が接続されたルートコンプレックス１１２に対して、PCI Expressグラフィックス１１３がPCI Express１１４ａにより接続され、また、エンドポイント１１５ａやレガシーエンドポイント１１６ａがPCI Express１１４ｂにより接続されたスイッチ１１７ａがPCI Express１１４ｃにより接続され、さらには、エンドポイント１１５ｂやレガシーエンドポイント１１６ｂがPCI Express１１４ｄにより接続されたスイッチ１１７ｂやPCIバススロット１１８が接続されたPCIブリッジ１１９がPCI Express１１４ｅにより接続されたスイッチ１１７ｃがPCI Express１１４ｆにより接続されたツリー構造（木構造）とされている。
【００２７】
実際に想定されるPCI Expressプラットホーム例を図３に示す。図示例は、デスクトップ／モバイルへの適用例を示し、ＣＰＵ１２１がＣＰＵホストバス１２２により接続され、メモリ１２３が接続されたメモリハブ１２４（ルートコンプレックスに相当する）に対して、例えば、グラフィックス１２５がｘ１６のPCI Express１２６ａにより接続され、また、変換機能を有するＩ／Ｏハブ１２７がPCI Express１２６ｂにより接続されている。このＩ／Ｏハブ１２７には、例えば、Serial ATA１２８によりストレージ１２９が接続され、LPC１３０によりローカルＩ／Ｏ１３１が接続され、USB 2.0１３２やPCIバススロット１３３が接続されている。さらには、Ｉ／Ｏハブ１２７には、PCI Express１２６ｃによりスイッチ１３４が接続され、このスイッチ１３４には、各々、PCI Express１２６ｄ，１２６ｅ，１２６ｆによりモバイルドック１３５、ギガビットイーサネット１３６（イーサネットは登録商標）、アドインカード１３７が接続されている。
【００２８】
即ち、PCI Expressシステムでは、従来のPCI，PCI-X，AGPといったバスがPCI Expressで置き換わり、既存のPCI／PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394，Serial ATA，USB 2.0などの既存のバスはＩ／ＯハブによりPCI Expressに接続される。
【００２９】
［PCI Expressの構成要素］
Ａ．ポート（Port）／レーン（Lane）／リンク（Link）
図４に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ／レシーバの集合で、論理的にはコンポーネント間を１対１で接続（ポイント・ツー・ポイント）するインタフェースを意味する。転送レートは、例えば片方向２．５Ｇｂｐｓとされている。レーンは、例えば０．８Ｖの差動信号ペアのセットで、送信側の信号ペア（２本）、受信側の信号ペア（２本）からなる。リンクは、２つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「ｘＮリンク」はＮ本のレーンから構成され、現在の規格では、Ｎ＝１，２，４，８，１６，３２が定義されている。図示例は、ｘ４リンク例である。例えば、図５に示すように、デバイスＡ，Ｂ間を結ぶこのレーン幅Ｎを可変することにより、スケーラブルなバンド幅を構成することが可能となる。
【００３０】
Ｂ．ルートコンプレックス（Root Complex）
ルートコンプレックス１１２は、Ｉ／Ｏ構造の最上位に位置し、ＣＰＵやメモリサブシステムをＩ／Ｏに接続する。ブロック図などでは、図３に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス１１２（又は、１２４）は、１つ以上のPCI Expressポート（ルートポート）（図２中では、ルートコンプレックス１１２中の四角で示す）を持ち、各々のポートは独立したＩ／Ｏ階層ドメインを形成する。Ｉ／Ｏ階層ドメインは、単純なエンドポイントである場合（例えば、図２中のエンドポイント１１５ａ側の例）や、多数のスイッチやエンドポイントから形成される場合（例えば、図２中のエンドポイント１１５ｂやスイッチ１１７ｂ，１１５ｃ側の例）がある。
【００３１】
Ｃ．エンドポイント（End Point）
エンドポイント１１５は、タイプ００ｈのコンフィグレーション空間ヘッダを持つデバイス（具体的には、ブリッジ以外のデバイス）で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはＢＡＲ（ベースアドレスレジスタ）で基本的にＩ／Ｏポートリソースを要求せず、このためＩ／Ｏリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。
【００３２】
Ｄ．スイッチ（Switch）
スイッチ１１７（又は、１３４）は、２つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図６に示すように、仮想PCI-PCIブリッジ１４１の集合体として認識される。図中、両矢印はPCI Expressリンク１１４（又は、１２６）を示し、１４２ａ〜１４２ｄはポートを示す。このうち、ポート１４２ａはルートコンプレックスに近い方のアップストリームポートであり、ポート１４２ｂ〜１４２ｄはルートコンプレックスから遠い方のダウンストリームポートである。
【００３３】
Ｅ．PCI Express１１４ｅ−PCIブリッジ１１７
PCI ExpressからPCI／PCI-Xへの接続を提供する。これにより、既存のPCI／PCI-XデバイスをPCI Expressシステム上で使用することができる。
【００３４】
［階層アーキテクチャ］
従来のＰＣＩのアーキテクチャは、図７（ａ）に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図７（ｂ）に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア１５１、最下位の機構（メカニカル）部１５２間に、トランザクション層１５３、データリンク層１５４、物理層１５５を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。
【００３５】
PCI Expressのアーキテクチャの中心となるのは、トランザクション層１５３、データリンク層１５４、物理層１５５であり、各々図８を参照して説明する以下のような役割を持つ。
【００３６】
Ａ．トランザクション層１５３
トランザクション層１５３は、最上位に位置し、トランザクションレイヤパケット（ＴＬＰ）の組み立て、分解機能を持つ。トランザクションレイヤパケット（ＴＬＰ）は、リード／ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層１５３は、トランザクションレイヤパケット（ＴＬＰ）のためのクレジットを用いたフロー制御を行う。各層１５３〜１５５におけるトランザクションレイヤパケット（ＴＬＰ）の概要を図９に示す（詳細は、後述する）。
【００３７】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、エラー検出／訂正（再送）によりトランザクションレイヤパケット（ＴＬＰ）のデータ完全性を保証することと、リンク管理である。データリンク層１５４間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット（ＴＬＰ）と区別するために、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれる。
【００３８】
Ｃ．物理層１５５
物理層１５５は、ドライバ、入力バッファ、パラレル−シリアル／シリアル−パラレル変換器、ＰＬＬ、インピーダンス整合回路といったインタフェース動作に必要な回路を含んでいる。また、論理的な機能としてインタフェースの初期化・保守の機能を持つ。物理層１５５は、データリンク層１５４／トランザクション層１５３を実際のリンクで使用される信号技術から独立させる役目も持っている。
【００３９】
なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロスポイントを基にクロックを抽出する方式とされている。
【００４０】
［コンフィグレーション空間］
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが２５６バイトであるのに対して、図１０に示すように、４０９６バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス（ホストブリッジなど）に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス（コンフィグレーションリード／ライト）で行われ、バス／デバイス／機能／レジスタ番号はメモリアドレスにマップされている。
【００４１】
当該空間の先頭２５６バイトは、PCIコンフィグレーション空間として、ＢＩＯＳや従来のＯＳからＩ／Ｏポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。００ｈから３ＦｈまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のＯＳやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ（プロセッサが直接Ｉ／Ｏレジスタをアクセスする方式）を継承している。しかし、PCI Expressで拡張された機能（例えば、同期転送やＲＡＳ（Reliability,Availability and Serviceability）などの機能）を使用するには、４ＫバイトのPCI Express拡張空間にアクセスできるようにする必要がある。
【００４２】
なお、PCI Expressとしては様々なフォームファクタ（形状）が考えられるが、具体化している例としては、アドインカード、プラグインカード（Express Card）、Mini PCI Expressなどがある。
【００４３】
［PCI Express のアーキテクチャの詳細］
PCI Express のアーキテクチャの中心となっているトランザクション層１５３、データリンク層１５４、物理層１５５について、各々詳細に説明する。
【００４４】
Ａ．トランザクション層１５３
トランザクション層１５３の主な役割は、前述したように、上位のソフトウェア層１５１と下位のデータリンク層１５４との間でトランザクションレイヤパケット（ＴＬＰ）の組み立てと分解を行うことである。
【００４５】
ａ．アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間（メモリ空間とのデータ転送用）、Ｉ／Ｏ空間（Ｉ／Ｏ空間とのデータ転送用）、コンフィグレーション空間（デバイスのコンフィグレーションとセットアップ用）に加えて、メッセージ空間（PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信（交換）用…割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される）が追加され、４つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている（メモリ空間、Ｉ／Ｏ空間、コンフィグレーション空間は、リード／ライト、メッセージ空間は基本（ベンダ定義含む））。
【００４６】
ｂ．トランザクションレイヤパケット（ＴＬＰ）
PCI Expressは、パケット単位で通信を行う。図９に示したトランザクションレイヤパケット（ＴＬＰ）のフォーマットにおいて、ヘッダのヘッダ長は３ＤＷ（ＤＷはダブルワードの略；合計１２バイト）又は４ＤＷ（１６バイト）で、トランザクションレイヤパケット（ＴＬＰ）のフォーマット（ヘッダ長とペイロードの有無）、トランザクションタイプ、トラフィッククラス（ＴＣ）、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は１０２４ＤＷ（４０９６バイト）である。
【００４７】
ＥＣＲＣは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット（ＴＬＰ）部分の３２ビットＣＲＣである。これは、スイッチ内部などでトランザクションレイヤパケット（ＴＬＰ）にエラーが発生した場合、ＬＣＲＣ（リンクＣＲＣ）ではエラーを検出できないためである（エラーとなったＴＬＰでＬＣＲＣが再計算されるため）。
【００４８】
リクエストは、完了パケットが不要なものと必要なものとがある。
【００４９】
ｃ．トラフィッククラス（ＴＣ）と仮想チャネル（ＶＣ）
上位のソフトウェアは、トラフィッククラス（ＴＣ）を使用することによりトラフィックの差別化（優先度をつける）を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス（ＴＣ）はＴＣ０からＴＣ７まで８つある。
【００５０】
仮想チャネル（ＶＣ：Vertual Channel）は、各々独立した仮想通信バス（同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム）で、各々がリソース（バッファやキュー）を持ち、図１１に示すように、独立したフロー制御を行う。これにより、１つの仮想チャネルのバッファが満杯の状態（full）になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には１つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図１１中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる。ＶＣ０は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル（ＶＣ１〜ＶＣ７）が実装される。図１１中の実線矢印は、デフォルト仮想チャネル（ＶＣ０）を示し、破線矢印はその他の仮想チャネル（ＶＣ１〜ＶＣ７）を示している。
【００５１】
トランザクション層内では、トラフィッククラス（ＴＣ）が仮想チャネル（ＶＣ）にマッピングされる。１つの仮想チャネル（ＶＣ）に対して１つ又は複数のトラフィッククラス（ＴＣ）をマッピングできる（仮想チャネル（ＶＣ）の数が少ない場合）。単純な例では、各トラフィッククラス（ＴＣ）から各仮想チャネル（ＶＣ）に１対１、全てのトラフィッククラス（ＴＣ）を仮想チャネルＶＣ０にマッピングする、といったことが考えられる。ＴＣ０−ＶＣ０のマッピングは、必須／固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス（ＴＣ）を利用することで、トランザクションの優先度を制御することが可能となる。
【００５２】
ｄ．フロー制御
受信バッファのオーバフローを避け、伝送順序を確立するためにフロー制御（ＦＣ：Flow Control）が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手（コンプリータ）にパケットが届いたことを確認することはできない。
【００５３】
PCI Expressのフロー制御は、クレジット・ベースで行われる（データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバフロー、アンダフローが発生しないメカニズム）。即ち、受信側はリンク初期化時にバッファ容量（クレジット値）を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには6種類ある。
【００５４】
フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット（ＤＬＬＰ）を使用して行われる。フロー制御はトランザクションレイヤパケット（ＴＬＰ）のみに適用され、データリンクレイヤパケット（ＤＬＬＰ）には適用されない（ＤＬＬＰは常時送受信可能）。
【００５５】
Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、前述したように、リンク上の２つのコンポーネント間での信頼性の高いトランザクションレイヤパケット（ＴＬＰ）交換機能を提供することである。
【００５６】
ａ．トランザクションレイヤパケット（ＴＬＰ）の扱い
トランザクション層１５３から受け取ったトランザクションレイヤパケット（ＴＬＰ）に対しては、先頭に２バイトのシーケンス番号、末尾に４バイトのリンクＣＲＣ（ＬＣＲＣ）を付加して、物理層１５５に渡す（図９参照）。トランザクションレイヤパケット（ＴＬＰ）は、リトライバッファに保管され、相手から受信確認（ＡＣＫ）が届くまで再送される。トランザクションレイヤパケット（ＴＬＰ）の送信に失敗が続いた場合は、リンク異常であると判断して物理層１５５に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層１５４の状態はインアクティブに遷移する。
【００５７】
物理層１５５から受け取ったトランザクションレイヤパケット（ＴＬＰ）は、シーケンス番号とリンクＣＲＣ（ＬＣＲＣ）が検査され、正常であればトランザクション層１５３に渡され、エラーがあった場合は再送を要求する。
【００５８】
ｂ．データリンクレイヤパケット（ＤＬＬＰ）
データリンク層１５４が生成するパケットは、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれ、データリンク層１５４間でやり取りされる。データリンクレイヤパケット（ＤＬＬＰ）には、
・Ack／Nak：ＴＬＰの受信確認、リトライ（再送）
・InitFC1／InitFC2／UpdateFC：フロー制御の初期化とアップデート
・電源管理のためのＤＬＬＰ
なる種類がある。
【００５９】
図１２に示すように、データリンクレイヤパケット（ＤＬＬＰ）の長さは６バイトで、種類を示すＤＬＬＰタイプ（１バイト）、ＤＬＬＰの種類で固有の情報（３バイト）、ＣＲＣ（２バイト）から構成される。
【００６０】
Ｃ．物理層−論理サブブロック１５６
図８中に示す物理層１５５の論理サブブロック１５６での主な役割は、データリンク層１５４から受け取ったパケットを電気サブブロック１５７で送信できる形式に変換することである。また、物理層１５５を制御／管理する機能も有する。
【００６１】
ａ．データ符号化とパラレル−シリアル変換
PCI Expressは、連続した“０”や“１”が続かないように（長い期間、クロス・ポイントが存在しない状態が続かないようにするため）、データ符号化に８Ｂ／１０Ｂ変換を用いる。変換されたデータは、図１３中に示すように、シリアル変換され、ＬＳＢからレーン上に送信される。ここに、レーンが複数ある場合は（図１３はｘ４リンクの場合を例示している）、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレル・バスのようにみえるが、レーン毎に独立した転送を行うので、パラレル・バスで問題となるスキューが大幅に緩和される。
【００６２】
ｂ．電源管理とリンクステート
リンクの消費電力を低く抑えるために、表１に示すように、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートが定義されている。
【００６３】
【表１】
2005166027.tif 000003
【００６４】
Ｌ０が通常モードで、Ｌ０ｓからＬ２へと低消費電力となるが、Ｌ０への復帰にも時間がかかるようになる。図１４に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。
【００６５】
Ｄ．物理層−電気サブブロック１５７
物理層１５５の電気サブブロック１５７での主な役割は、論理サブブロック１５６でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック１５６に渡すことである。
【００６６】
ａ．ＡＣカップリング
リンクの送信側では、ＡＣカップリング用のコンデンサが実装される。これにより、送信側と受信側のＤＣコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。
【００６７】
ｂ．デエンファシス
PCI Expressでは、前述したように、８Ｂ／１０Ｂエンコーディングによってできるだけ連続した“０”や“１”が続かないように処理されるが、連続した“０”や“１”が続くこともある（最大５回）。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、２つ目のビットからは差動電圧レベル（振幅）を３．５±０．５ｄＢ落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。
【００６８】
［画像システム］
本実施の形態の画像システムは、前述したようなPCI Expressシステムを利用する上で、特に、その木構造について改良を加えて利用するようにしたものである。
【００６９】
図１５は、本実施の形態の画像システムにおける木構造例を示す原理的な模式図である。本実施の形態では、例えば仕様の異なる２つの画像機器１，２を備えるが、これらの画像機器１，２はPCI Expressシステム上のスイッチ３，４を最上位としてこれらの画像機器１，２を構成する複数のデバイスがエンドポイント位置に接続された木構造とされている。ここに、これらの画像機器１，２のうち、画像機器１は例えば高速仕様の画像機器であって、その構成要素となるデバイス５としては、例えば、制御部５ａ、入力部５ｂ、出力部５ｃ、回転器５ｄ、画像処理部５ｅ、データ変換器５ｆ、画像合成器５ｇ、伸長器５ｈ，圧縮器５ｉ、メモリ５ｊ，ＨＤＤ５ｋ等を備え、各々所望のレーン数（ポート数）でスイッチ３に接続されている。画像機器２は例えば低速仕様の画像機器であって、その構成要素となるデバイス６としては、例えば、制御部６ａ、入力部６ｂ、出力部６ｃ、ストレージ６ｄ、スイッチ６ｅ等を備え、各々所望のレーン数（ポート数）でスイッチ４に接続されている。
【００７０】
ここに、デバイス中、入力部とは、例えば原稿画像をＣＣＤにより読取り、電気信号に変換するスキャナエンジン等を意味する。また、出力部とは、画像データ等に基づき紙、その他の記録材に印字出力するプリンタエンジン等を意味する。ストレージは、一時的に画像データを保存するメモリや画像データを保存したりジャムバックアップ用に用いられるもので、メモリやＨＤＤなどを意味する。圧縮器はデータを圧縮し、伸長器はデータを伸長するもので、両機能を有する圧縮伸長器を用いてもよい。回転器は、画像データを９０°、１８０°或いは２７０°回転するもので、例えば、Ａ４原稿２枚を集約してＡ４サイズ紙に印字する場合やトレイに入っている用紙の向きに印字画像を合わせる時などに使用される。データ変換器は、例えばプリンタ言語を展開する処理を行う部分である。画像合成器は、例えば画像データと印字データとを合成して１つのデータとする処理を行う部分である。
【００７１】
そして、これらの画像機器１，２を構成する最上位のスイッチ３，４をより上位（根元側）に位置する共通のルートコンプレックス７に接続することにより、画像システム８が構成されている。
【００７２】
このような構成によれば、高速シリアルバスであるPCI Expressシステムを利用しているので、基本的にデータ転送の高速化を図れるが、それに加えて、各々の画像機器１，２内でのデータ転送の一層の高速化を図ることができる。即ち、各画像機器１，２内のPCI Expressシステムはルートコンプレックスを介することなくスイッチ３，４を最上位とする木構造で接続されており、各デバイス５ａ〜５ｋ間、６ａ〜６ｅ間各々でのデータ転送がルートコンプレックスを経ることなく行われるため、高速処理が可能となる。
【００７３】
ここに、本実施の形態では、例えば画像機器１中の複数のデバイス５ａ〜５ｋ中、一時的に画像データを保存するメモリ５ｊと、当該メモリ５ｊ中の画像データを符号データに圧縮する圧縮器５ｉと、圧縮された符号データを保存するＨＤＤ５ｋとは相関の強いデバイス同士とされ、共通スイッチ９を介して上流側のスイッチ３に接続された木構造とされている。
【００７４】
図１６はこれらの相関の強いデバイス部分を抽出して示す概略ブロック図である。メモリ５ｊに保存される画像データ１０はジャムバックアップのために圧縮されて符号データ１１としてＨＤＤ５ｋに保存されるケースが殆どの動作モードが利用されるものであり、このようなデータ転送に関与するメモリ５ｊと圧縮器５ｉとＨＤＤ５ｋとは極めて相関の強いデバイス同士である。
【００７５】
このように相関の強いデバイス同士が、ルートコンプレックスを経ることなく、１つの共通スイッチ９に接続されているので、メモリ５ｊ上の画像データ１０を共通スイッチ９を介して圧縮器５ｉに転送し、この圧縮器５ｉで符号データに圧縮した後、再び、共通スイッチ９を介してＨＤＤ５ｋに転送することで符号データをジャムバックアップ用にＨＤＤ５ｋに保存させることができる（図１６中の矢印はデータの流れを示している）。この場合のデータ転送をルートコンプレックスを経ることなく行えるので、極めて高速処理が可能となる。
【００７６】
なお、本実施の形態では、画像機器１，２をルートコンプレックス７でシステム化した画像システム８の場合への適用例で説明したが、１つの画像機器のみに単独構成によるシステム構成の場合であっても同様に適用することができる。また、共通スイッチ９をスイッチ３に接続するようにしたが、スイッチ３と対等として、スイッチ３と同様にルートコンプレックス７に共通スイッチ９を接続するようにしてもよい。
【００７７】
また、１つの共通スイッチに接続する相関の強いデバイス同士の組合せは、図１５及び図１６に示した例に限らず、各種例がある。その数例を以下に説明する。
【００７８】
図１７は、メモリ５ｊと伸長器５ｈとＨＤＤ５ｋとを相関の強いデバイス同士として共通スイッチ１２に接続した例を示す概略ブロック図である。
【００７９】
ＨＤＤ５ｋ上の符号データ１１は伸長器５ｈにより画像データに伸長されてメモリ５ｊに展開され、印字出力等に供されるケースが殆どの動作モードが利用されるものであり、このようなデータ転送に関与するＨＤＤ５ｋと伸長器５ｈとメモリ５ｊとは極めて相関の強いデバイス同士である。
【００８０】
このように相関の強いデバイス同士が、ルートコンプレックスを経ることなく、１つの共通スイッチ１２に接続されているので、ＨＤＤ５ｋ上の符号データ１１を共通スイッチ１２を介して伸長器５ｈに転送し、この伸長器５ｈで画像データに伸長した後、再び、共通スイッチ１２を介してメモリ５ｊに転送することで画像データを展開させることができる（図１７中の矢印はデータの流れを示している）。この場合のデータ転送をルートコンプレックスを経ることなく行えるので、極めて高速処理が可能となる。
【００８１】
図１８は、メモリ５ｊと圧縮伸長器５ｍとＨＤＤ５ｋとを相関の強いデバイス同士として共通スイッチ１３に接続した例を示す概略ブロック図である。つまり、図１６のケースと図１７のケースとを併せたものであり、圧縮器５ｉと伸長器５ｈとに代えて兼用の圧縮伸長器５ｍを用いる場合の例である。
【００８２】
このように相関の強いデバイス同士が、ルートコンプレックスを経ることなく、１つの共通スイッチ１３に接続されているので、メモリ５ｊ上の画像データ１０を共通スイッチ１３を介して圧縮伸長器５ｍに転送し、この圧縮伸長器５ｍで符号データに圧縮した後、再び、共通スイッチ１３を介してＨＤＤ５ｋに転送することで符号データをジャムバックアップ用にＨＤＤ５ｋに保存させることができる。また、逆に、ＨＤＤ５ｋ上の符号データ１１を共通スイッチ１３を介して圧縮伸長器５ｍに転送し、この圧縮伸長器５ｍで画像データに伸長した後、再び、共通スイッチ１３を介してメモリ５ｊに転送することで画像データを展開させることができる。何れの場合のデータ転送もルートコンプレックスを経ることなく行えるので、極めて高速処理が可能となる。
【００８３】
図１９は、メモリ５ｊと回転器５ｄとを相関の強いデバイス同士として共通スイッチ１４に接続した例を示す概略ブロック図である。
【００８４】
メモリ５ｊ上の画像データ１０を、出力する向きに回転させ、再びメモリ５ｊ上に展開するケースは多々あるので、このようなデータ転送に関与するメモリ５ｊと回転器５ｄとは極めて相関の強いデバイス同士である。
【００８５】
図示例は、メモリ５ｊ上のＡ４原稿２枚分の画像データ１０（Ｒ１，Ｒ２）をＡ５サイズに縮小してメモリ５ｊ上に展開した状態から、共通スイッチ１４を介して回転器５ｄに転送して各々９０°の回転処理を施し、再び、共通スイッチ１４を介してメモリ５ｊ上に転送することで、Ａ４原稿１枚分に集約させる例を示している。この場合のデータ転送は、ルートコンプレックスを経ることなく行えるので、極めて高速処理が可能となる。
【００８６】
図２０は、メモリ５ｊと入力部の一例であるスキャナエンジン５ｎと圧縮伸長器５ｍ（圧縮機能を有すればよく、圧縮器５ｉでもよい）とを相関の強いデバイス同士として共通スイッチ１５に接続した例を示す概略ブロック図である。
【００８７】
スキャナエンジン５ｎで読み取られた画像データは、圧縮されてメモリ５ｊ上に展開されるケースが多いので、このようなデータ転送に関与するスキャナエンジン５ｎと圧縮伸長器５ｍとメモリ５ｊとは極めて相関の強いデバイス同士である。
【００８８】
このように相関の強いデバイス同士が、ルートコンプレックスを経ることなく、１つの共通スイッチ１５に接続されているので、スキャナエンジン５ｎで読み取られた画像データ１０を共通スイッチ１５を介して圧縮伸長器５ｍに転送し、この圧縮伸長器５ｍで符号データに圧縮した後、共通スイッチ１５を介してメモリ５ｊに転送することで画像データを展開させることができる（図２０中の矢印はデータの流れを示している）。この場合のデータ転送をルートコンプレックスを経ることなく行えるので、極めて高速処理が可能となる。
【００８９】
この場合、図２１に示すようにスキャナエンジン５ｎにより読み取られた画像データ１０に対して拡大縮小なる変倍処理を施す変倍器５ｏを相関の強いデバイス同士中に含めるようにしてもよい。
【００９０】
図２２は、メモリ５ｊと出力部の一例であるプロッタエンジン５ｐと圧縮伸長器５ｍゅ伸長機能を有すればよく、伸長器５ｈであってもよい）とを相関の強いデバイス同士として共通スイッチ１６に接続した例を示す概略ブロック図である。
【００９１】
メモリ５ｊ上に展開された符号データ１１は伸張されてプロッタエンジン５ｐにより印刷出力されるケースが多いので、このようなデータ転送に関与するメモリ５ｊと圧縮伸長器５ｍとプロッタエンジン５ｐとは極めて相関の強いデバイス同士である。
【００９２】
このように相関の強いデバイス同士が、ルートコンプレックスを経ることなく、１つの共通スイッチ１５に接続されているので、メモリ５ｊに展開された符号データ１１を共通スイッチ１６を介して圧縮伸長器５ｍに転送し、この圧縮伸長器５ｍで画像データ１０に伸長し、共通スイッチ１６を介してプロッタエンジン５ｐに転送することで画像データ１０を印刷出力させることができる（図２１中の矢印はデータの流れを示している）。この場合のデータ転送をルートコンプレックスを経ることなく行えるので、極めて高速処理が可能となる。
【００９３】
この場合、図２３に示すように圧縮伸長器５ｍにより伸長された画像データ１０に対して拡大縮小なる変倍処理を施す変倍器５ｏを相関の強いデバイス同士中に含めるようにしてもよい。
【００９４】
図２４は、メモリ５ｊと出力部の一例であるプロッタエンジン５ｐと画像合成器５ｇとを相関の強いデバイス同士として共通スイッチ１７に接続した例を示す概略ブロック図である。
【００９５】
メモリ５ｊ上に保存された画像データ１０と“マル秘”“confidential”等の印字データ１８とを画像合成器５ｇで合成してプロッタエンジン５ｐで印刷出力するケースが多いので、このようなデータ転送に関与するメモリ５ｊと画像合成器５ｇとプロッタエンジン５ｐとは極めて相関の強いデバイス同士である。
【００９６】
このように相関の強いデバイス同士が、ルートコンプレックスを経ることなく、１つの共通スイッチ１７に接続されているので、メモリ５ｊに保存された画像データ１０と印字データ１８とを共通スイッチ１７を介して画像合成器５ｇに転送し、この画像合成器５ｇでこれらのデータを合成し、共通スイッチ１７を介してプロッタエンジン５ｐに転送することで画像データ１０と印字データ１８とが合成された印刷出力させることができる（図２４中の矢印はデータの流れを示している）。この場合のデータ転送をルートコンプレックスを経ることなく行えるので、極めて高速処理が可能となる。
【００９７】
図２５は、メモリ５ｊと出力部の一例であるプロッタエンジン５ｐとデータ変換器５ｆとを相関の強いデバイス同士として共通スイッチ１９に接続した例を示す概略ブロック図である。
【００９８】
メモリ５ｊ上に展開された符号データ１１（プリンタ言語）をデータ変換器５ｆで翻訳して画像データ１０としてプロッタエンジン５ｐで印刷出力するケースが多いので、このようなデータ転送に関与するメモリ５ｊとデータ変換器５ｆとプロッタエンジン５ｐとは極めて相関の強いデバイス同士である。
【００９９】
このように相関の強いデバイス同士が、ルートコンプレックスを経ることなく、１つの共通スイッチ１９に接続されているので、メモリ５ｊ上に展開された符号データ１１を共通スイッチ１９を介してデータ変換器５ｆに転送し、このデータ変換器５ｆで画像データに翻訳し、共通スイッチ１９を介してプロッタエンジン５ｐに転送することで画像データ１０を印刷出力させることができる（図２５中の矢印はデータの流れを示している）。この場合のデータ転送をルートコンプレックスを経ることなく行えるので、極めて高速処理が可能となる。
【０１００】
これらに例示した例に限らず、各種組合せ例を採ることができる。
【０１０１】
［効果についての考察］
図２６は、上述したような構成例を、従来例と対比させて、PCI Expressのツリー構造上の構成例として略図的に示すものである。ここでは、デバイスとしてＡ，Ｂ，Ｃ，ａ，ｂ，ｃが存在し、デバイスＡ，Ｂ，Ｃ同士、デバイスａ，ｂ，ｃ同士は各々相関が強く、また、上流側にスイッチＳＷ１が存在し、その下流側にスイッチＳＷ２，ＳＷ３が存在し、その下流側に各デバイスＡ，Ｂ，Ｃ，ａ，ｂ，ｃが存在するものとする。このような前提下に、図２６（ａ）は従来構成例を示し、デバイスＡ，Ｂ，Ｃ，ａ，ｂ，ｃがそれらの相関関係に関係なく、上位のスイッチＳＷ２，ＳＷ３に接続されたシステム構成とされている。よって、このようなシステム構成で、デバイスＡ→デバイスＢ→デバイスＣの順にデータ転送させる場合、デバイスＡ→スイッチＳＷ２→デバイスＢ→スイッチＳＷ２→スイッチＳＷ１→スイッチＳＷ３→デバイスＣなるデータ転送経路となり、４段のスイッチを経由することとなる。また、デバイスａ→デバイスｂ→デバイスｃの順にデータ転送させる場合、デバイスａ→スイッチＳＷ２→スイッチＳＷ１→スイッチＳＷ３→デバイスｂ→スイッチＳＷ３→デバイスｃなるデータ転送経路となり、４段のスイッチを経由することとなる。また、これらの２系統のデータ転送を同時に行なう場合、スイッチＳＷ２，ＳＷ１，ＳＷ３の３箇所でその出力ポートの競合が生ずる。
【０１０２】
これに対して、図２６（ｂ）は本案構成例を示し、デバイスを相関の強いもの同士、即ち、デバイスＡ，Ｂ，Ｃ同士、デバイスａ，ｂ，ｃ同士で各々まとめるとともに、スイッチＳＷ２，ＳＷ３を共通スイッチとし、共通スイッチＳＷ２に対してはデバイスＡ，Ｂ，Ｃを接続する一方、共通スイッチＳＷ３に対してはデバイスａ，ｂ，ｃを接続したシステム構成となる。よって、このようなシステム構成で、デバイスＡ→デバイスＢ→デバイスＣの順にデータ転送させる場合、デバイスＡ→スイッチＳＷ２→デバイスＢ→スイッチＳＷ２→デバイスＣなるデータ転送経路となり、２段のスイッチを経由することとなる。また、デバイスａ→デバイスｂ→デバイスｃの順にデータ転送させる場合、デバイスａ→スイッチＳＷ３→デバイスｂ→スイッチＳＷ３→デバイスｃなるデータ転送経路となり、２段のスイッチを経由することとなる。また、これらの２系統のデータ転送を同時に行なう場合でも、スイッチの出力ポートの競合は生じない。
【０１０３】
そこで、スイッチの出力ポート競合の影響について考察する。PCI Expressスイッチにおいて出力ポートに競合が生ずると、データ転送レートが低下する。図２７は、PCI Expressスイッチにおいて４つの入力ポートに対して出力ポートが１つで競合が生ずる条件下で、種類の異なる４つのトラフィックを同時に開始させ、転送速度に応じてデータ転送が順に終了していく場合の特性を示したグラフである。図において、横軸は転送時間、縦軸は各ポートのデータ転送量（積算値）であり、各グラフの傾きが転送レートを示している。なお、ペイロードサイズ（パケットデータ全体のサイズのうち、ヘッダ情報以外のデータ部分のサイズを意味する）は、４種類とも６４byte固定の条件での測定例とする。また、データ転送のアルゴリズムは、PCI Express規格におけるウエイテッドラウンドロビン（ＷＲＲ）であり、４種類に関して１：２：４：８の比率でデータ転送させるように設定した場合の特性例を示し、１つのトラフィッククラスのデータ転送が終了すると、残りのトラフィッククラスについて８：４：２、さらには、８：４の如く、比率を変遷させながらデータ転送させるアルゴリズムである。
【０１０４】
図２７では、左側から順に、４つの転送が競合、３つの転送が競合、２つの転送が競合、競合なしと変遷しているのが判る。ここに、競合するトラフィックの数が減るに従って、各々のグラフの傾き、即ち、転送レートが急峻となり、データ転送レートが向上するのが判る。この点、前述したような本実施の形態によれば、相関の強いデバイス同士を共通スイッチを介して上流側に接続することにより、スイッチに対する接続関係をまとめているので、複数のデータ転送を同時に行う場合でも、スイッチの出力ポートの競合を避けることができ、データ転送レートを向上させ得るのが判る。
【０１０５】
次に、経由するスイッチの段数の影響について考察する。データを一定量ずつ区切って転送する場合（例えば、画像形成システム中のプロッタに対して、画像データを主走査方向の１ラインずつに区切って転送する場合など）、パケットデータが発信元から送信先へ到達する、初期遅延の影響が経由するスイッチ段数とともに大きくなる。
【０１０６】
図２８は、データ転送経路において、経由するスイッチの個数（段数）をパラメータとして、ペイロードサイズと転送レートとの関係を示したグラフであり、経由するスイッチの個数（段数）の転送レートに対する影響が判る。図では、上から順に、タイミング制約なし、スイッチが１段で遅延構造１，２，３、スイッチが２段で遅延構造１，２，３、スイッチが３段で遅延構造１，２，３、スイッチが４段で遅延構造１，２，３、スイッチが５段で遅延構造１，２，３の場合を各々示している。経由するスイッチの段数が１段増える毎に、パケット転送の遅延時間が加算され、その遅延はパケットデータのサイズが大きいほど、大きな遅延が発生してしまう。このため、データ転送経路上に複数段のスイッチが存在すると、１つのパケットで送るデータのサイズが大きくなるほど、データ転送レートが低下してしまうのが判る。この点、本実施の形態によれば、相関の強いデバイス同士を共通スイッチを介して上流側に接続することにより、スイッチに対する接続関係をまとめているので、データ転送経路上で経由するスイッチの段数を極力減らすことができ、データ転送レートの低下を抑制し得るのが判る。
【図面の簡単な説明】
【０１０７】
【図１】既存PCIシステムの構成例を示すブロック図である。
【図２】PCI Expressシステムの構成例を示すブロック図である。
【図３】デスクトップ／モバイルでのPCI Expressプラットホームの構成例を示すブロック図である。
【図４】ｘ４の場合の物理層の構造例を示す模式図である。
【図５】デバイス間のレーン接続例を示す模式図である。
【図６】スイッチの論理的構造例を示すブロック図である。
【図７】（ａ）は既存のPCIのアーキテクチャを示すブロック図、（ｂ）はPCI Expressのアーキテクチャを示すブロック図である。
【図８】PCI Expressの階層構造を示すブロック図である。
【図９】トランザクションレイヤパケットのフォーマット例を示す説明図である。
【図１０】PCI Expressのコンフィグレーション空間を示す説明図である。
【図１１】仮想チャネルの概念を説明するための模式図である。
【図１２】データリンクレイヤパケットのフォーマット例を示す説明図である。
【図１３】ｘ４リンクでのバイトストライピング例を示す模式図である。
【図１４】アクティブステート電源管理の制御例を示すタイムチャートである。
【図１５】本実施の形態の画像機器システムにおける木構造例を示す原理的な模式図である。
【図１６】相関の強いデバイス部分を抽出して示す概略ブロック図である。
【図１７】相関の強いデバイス部分を抽出して示す変形例の概略ブロック図である。
【図１８】相関の強いデバイス部分を抽出して示す変形例の概略ブロック図である。
【図１９】相関の強いデバイス部分を抽出して示す変形例の概略ブロック図である。
【図２０】相関の強いデバイス部分を抽出して示す変形例の概略ブロック図である。
【図２１】相関の強いデバイス部分を抽出して示す変形例の概略ブロック図である。
【図２２】相関の強いデバイス部分を抽出して示す変形例の概略ブロック図である。
【図２３】相関の強いデバイス部分を抽出して示す変形例の概略ブロック図である。
【図２４】相関の強いデバイス部分を抽出して示す変形例の概略ブロック図である。
【図２５】相関の強いデバイス部分を抽出して示す変形例の概略ブロック図である。
【図２６】（ａ）は従来方式による場合のPCI Expressのツリー構造上の構成例として略図的に示す模式図、（ｂ）は本発明方式による場合のPCI Expressのツリー構造上の構成例として略図的に示す模式図である。
【図２７】PCI Expressスイッチにおいて種類の異なる４つのトラフィックを同時に開始させ、転送速度に応じてデータ転送が順に終了していく場合の特性を示したグラフである。
【図２８】データ転送経路において、経由するスイッチの個数（段数）をパラメータとして、ペイロードサイズと転送レートとの関係を示したグラフである。
【符号の説明】
【０１０８】
５，６      デバイス
９，１２〜１７，１９      共通スイッチ
【図１】
2005166027.tif 000004
【図２】
2005166027.tif 000005
【図３】
2005166027.tif 000006
【図４】
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【図５】
2005166027.tif 000008
【図６】
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【図７】
2005166027.tif 000010
【図８】
2005166027.tif 000011
【図９】
2005166027.tif 000012
【図１０】
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【図１１】
2005166027.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2005166027.tif 000019
【図１７】
2005166027.tif 000020
【図１８】
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【図１９】
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【図２０】
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【図２１】
2005166027.tif 000024
【図２２】
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【図２３】
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【図２４】
2005166027.tif 000027
【図２５】
2005166027.tif 000028
【図２６】
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【図２７】
2005166027.tif 000030
【図２８】
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