(57)【要約】  【課題】  スタート信号出力回路での消費電流およびスタート信号出力回路へのクロック信号配線での消費電流やＥＭＩを抑制する。  【解決手段】  １２８段のフリップフロップ３１を有するシフトレジスタ３０の１２６段目のフリップフロップ３１−１２６からの出力Ｃ１２６がスタート信号出力回路４０に供給される。スタート信号出力回路４０からの出力がスタート信号ＯＳＴＨとして出力されるとともにスタート信号出力検出回路５０に出力される。スタート信号出力検出回路５０からの検出信号ＳＴＤとシフトレジスタ３０の１２４段目のフリップフロップ３１−１２４からの出力Ｃ１２４とがクロックストップ回路６０に供給され、検出信号ＳＴＤ入力からＣ１２４入力までの期間クロックストップ回路６０によりクロック信号ＣＬＫＡの入力が停止される。【選択図】  図１
2005309165.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号が入力端子から入出力回路を介して内部クロック信号となり、その内部クロック信号のエッジでスタート信号がシフトレジスタの複数段のフリップフロップを順次シフトし、各フリップフロップからデータ信号取り込みの制御信号が出力されるとともに、最終段のフリップフロップより１段前または複数段前のフリップフロップの出力がカスケード出力回路に入力され、外部クロック信号のエッジでカスケード出力回路から次段へのスタート信号が出力される半導体集積回路装置において、
前記入力端子とカスケード出力回路間に外部クロック信号を停止するクロック信号ストップ回路を、入力端子側に近い位置で配置して接続したことを特徴とする半導体集積回路装置。
【請求項２】
カスケード接続して電子装置に用いられることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
電子装置が表示装置であり、データ側駆動回路として用いられることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
表示装置が液晶表示装置であることを特徴とする請求項３記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特にスタート信号をクロック信号のエッジで順次転送することにより、シリアルデータをパラレルデータに変換して取り込むための制御信号を生成するシフトレジスタを有し、スタート信号をカスケード接続される次段の半導体集積回路装置に転送可能とした半導体集積回路装置に関する。
【背景技術】
【０００２】
ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。
【０００３】
液晶表示装置の液晶表示モジュールは、液晶パネル（ＬＣＤパネル）と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）と、ＩＣからなる走査側駆動回路（以下、走査ドライバという）およびデータ側駆動回路（以下、データドライバという）とを具備している。データドライバは、多くの場合、複数個、例えば、液晶パネルの解像度がＸＧＡ（１０２４×７６８画素：１画素はＲ（赤）、Ｇ（緑）、Ｂ（青）の３ドットからなる）、２６２１４４色表示（R，G，Bのそれぞれが６４階調としている）の場合、１個で１２８画素の表示を分担するとして８個が配置される。
【０００４】
各データドライバは、表示データをシリアルデータからパラレルデータに変換して取り込むためにシフトレジスタとデータレジスタを有している。シフトレジスタは、スタート信号に応答して、クロック信号に同期しながら順次シフトする１２８画素分の表示データを取り込むための制御信号をデータレジスタに出力する。スタート信号は、コントローラから初段のデータドライバに入力され、カスケード接続された２段目以降の各データドライバに順次転送されていき、８個のデータドライバのシフトレジスタで１つのシフトレジスタとして動作する。２画素分のビット幅で表示データを取り込むパラレル伝送方式の場合、１制御信号で２画素分の表示データを取り込むため、各データドライバのシフトレジスタは６４の制御信号を出力する必要があり、６４段のフリップフロップがカスケード接続されて構成される。このとき、カスケード接続される次段のデータドライバへのスタート信号を６４段目のフリップフロップから出力するのではなく、例えば、６２段目のフリップフロップからの出力をスタート信号出力回路を介して出力することが行われ、またシフトレジスタへのクロック信号入力はクロックストップ回路を有するクロック信号の入出力回路を介して行われている（例えば、特許文献１を参照。）。
【特許文献１】特開平９−２８１９２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上述のデータドライバは、シフトレジスタへのクロック信号入力をクロックストップ回路を介して行っているので、シフトレジスタへのクロック信号入力が不必要なときはシフトレジスタへのクロック信号入力を停止させて、シフトレジスタの各フリップフロップの高周波動作による消費電流を抑制することができる。しかし、スタート信号出力回路にはクロック信号が直接入力されており、スタート信号出力回路は常時動作することになり、液晶パネルの画質の高精細化や大型化により外部クロック信号ＣＬＫＡの転送速度が高速化すると、高周波動作により消費電流を増加するという問題がある。また、液晶パネルの画質の高精細化や大型化により１個のドライバで分担する画素数が増加すると、シフトレジスタのフリップフロップの段数も増加する。また、表示データの取り込みを２画素分のビット幅から１画素分のビット幅にした場合、１制御信号で１画素分の表示データを取り込むため、シフトレジスタのフリップフロップの段数は例えば６４段から倍の１２８段に増加する。これらにより、クロック信号の入力端子からスタート信号出力回路までの配線が長くなり、これにクロック信号の転送速度の高速化が加わり、その配線を伝送するクロック信号によるＥＭＩ（Electro Magnetic Interference）ノイズや消費電流が増加するという問題が生じる。
【０００６】
従って、本発明の目的は、シフトレジスタのフリップフロップの段数が増加したり、クロック信号の転送速度が高速化しても、スタート信号出力回路における消費電流を抑制するとともに、クロック信号の入力端子からスタート信号出力回路までの配線によるＥＭＩノイズや消費電流を抑制した半導体集積回路装置を提供することである。
【課題を解決するための手段】
【０００７】
（１）本発明の半導体集積回路装置は、外部クロック信号が入力端子から入出力回路を介して内部クロック信号となり、その内部クロック信号のエッジでスタート信号がシフトレジスタの複数段のフリップフロップを順次シフトし、各フリップフロップからデータ信号取り込みの制御信号が出力されるとともに、最終段のフリップフロップより１段前または複数段前のフリップフロップの出力がカスケード出力回路に入力され、外部クロック信号のエッジでカスケード出力回路から次段へのスタート信号が出力される半導体集積回路装置において、前記入力端子とカスケード出力回路間に外部クロック信号を停止するクロック信号ストップ回路を、入力端子側に近い位置で配置して接続したことを特徴とする。
（２）上記（１）項の半導体集積回路装置において、カスケード接続され電子装置に用いられることを特徴とする。
（３）上記（２）項の半導体集積回路装置において、電子装置が表示装置であり、データ側駆動回路として用いられることを特徴とする。
（４）上記（３）項の半導体集積回路装置において、表示装置が液晶表示装置であることを特徴とする。
【０００８】
上記手段によれば、スタート信号が出力されない期間はクロックストップ回路によりスタート信号出力回路へのクロック信号の入力を停止するようにしているので、スタート信号の出力時のみスタート信号出力回路を動作させることができる。また、スタート信号出力回路に接続されるクロックストップ回路は、ＩＣ内において、入力端子側に近い位置に配置されるので、入力端子から外部クロック信号ＣＬＫＡが常時入力されるクロックストップ回路までの配線は、クロックストップ回路からスタート信号出力回路までの配線に較べて十分に短くすることができる。
【発明の効果】
【０００９】
本発明によれば、シフトレジスタのフリップフロップの段数が増加したり、クロック信号の転送速度が高速化しても、スタート信号出力回路における消費電流を抑制するとともに、スタート信号出力回路へのクロック信号の配線によるＥＭＩノイズや消費電流を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の一実施形態のデータドライバ１００について、図１を参照して説明する。尚、データドライバ１００は、１個で１２８画素の表示を分担し、１画素分のビット幅で表示データの取り込みを行うものとする。データドライバ１００は、表示データを取り込むための制御信号を生成する回路として、外部クロック信号ＣＬＫＡの入力端子１、スタート信号ＩＳＴＨの入力端子２およびスタート信号ＯＳＴＨの出力端子３と、クロックストップ回路１０と、遅延回路２０と、シフトレジスタ３０と、スタート信号出力回路４０と、スタート信号出力検出回路５０と、クロックストップ回路６０とを有している。
【００１１】
クロックストップ回路１０は、図２（ａ）に示すように、ＲＳラッチ回路１１とＡＮＤ回路１２とを有している。ＲＳラッチ回路１１は、セット入力端子（Ｓ）に入力端子２からのスタート信号ＩＳＴＨが供給され、リセット入力端子（Ｒ）にスタート信号出力検出回路５０からのスタート信号出力検出信号ＳＴＤが供給される。ＡＮＤ回路１２は、一方の入力端子に入力端子１からの外部クロック信号ＣＬＫＡが供給され、他方の入力端子にＲＳラッチ回路１１の正規出力端子（Ｑ）の出力が供給される。クロックストップ回路１０の動作は、図２（ｂ）に示すように、ＲＳラッチ回路１１に入力されるスタート信号ＩＳＴＨが時刻ｔ１１に"Ｈ"レベルになると、ＲＳラッチ回路１１の出力も"Ｈ"レベルになり、この時点でＡＮＤ回路１２は外部クロック信号ＣＬＫＡの入力停止を解除し、クロック信号ＣＬＫＡ１を出力する。そして、ＲＳラッチ回路１１に入力される検出信号ＳＴＤが時刻ｔ１２に"Ｈ"レベルになると、ＲＳラッチ回路１１の出力は"Ｌ"レベルになり、この時点でＡＮＤ回路１２は外部クロック信号ＣＬＫＡの入力を停止し、クロック信号ＣＬＫＡ１を出力しなくなる。
【００１２】
遅延回路２０は、クロックストップ回路１０から供給されたクロック信号ＣＬＫＡ１を所定時間ｔｄだけ遅延させて内部クロック信号ＣＬＫＢとして出力する。
【００１３】
シフトレジスタ３０は、例えば、Ｄフリフロで構成される１２８段のフリップフロップ３１を有している。各フリップフロップ３１のクロック入力端子（Ｃ）に遅延回路２０からの内部クロック信号ＣＬＫＢが供給される。初段のフリップフロップ３１−１のデータ入力端子（Ｄ）に入力端子２からのスタート信号ＩＳＴＨが供給され、２段目以降の各フリップフロップ３１−２，３１−３，…，３１−１２８のデータ入力端子（Ｄ）に各手前の段のフリップフロップ３１−１，３１−２，…，３１−１２７の正規出力端子（Ｑ）からの出力が供給される。また、各フリップフロップ３１−１，３１−２，…，３１−１２８の正規出力端子（Ｑ）からの出力は、シリアルデータをパラレルデータに変換して取り込むための制御信号Ｃ１，Ｃ２，・・・，Ｃ１２８として、各フリップフロップ３１−１，３１−２，…，３１−１２８と対応して設けられた後段の図示しない各データレジスタに供給される。シフトレジスタ３０の最終段のフリップフロップ３１−１２８より２段前（１２６段目）のフリップフロップ３１−１２６の正規出力端子（Ｑ）からの出力がスタート信号出力回路４０に供給される。そして、フリップフロップ３１−１２６よりさらに２段前（１２４段目）のフリップフロップ３１−１２４の正規出力端子（Ｑ）からの出力がクロックストップ回路６０に供給される。
【００１４】
スタート信号出力回路４０は、例えば、Ｄフリフロで構成される４段のフリップフロップ４１−１，４１−２，４１−３，４１−４を有している。各フリップフロップ４１−１，４１−２，４１−３，４１−４のクロック入力端子（Ｃ）にクロックストップ回路６０からのクロック信号ＣＬＫＡ２が供給される。初段のフリップフロップ４１−１のデータ入力端子（Ｄ）にシフトレジスタ３０の１２６段目のフリップフロップ３１−１２６の正規出力端子（Ｑ）からの出力が供給される。その出力は２段目以降の各フリップフロップ４１−２，４１−３，４１−４のデータ入力端子（Ｄ）に順次転送されていき、４段目のフリップフロップ４１−４の正規出力端子（Ｑ）からの出力が出力端子３にスタート信号ＯＳＴＨとして出力されるとともに、スタート信号出力検出回路５０に供給される。
【００１５】
スタート信号出力検出回路５０は、例えば、Ｄフリフロで構成される１段のフリップフロップ５１を有している。フリップフロップ５１のクロック入力端子（Ｃ）にクロックストップ回路６０からのクロック信号ＣＬＫＡ２が供給され、データ入力端子（Ｄ）にスタート信号出力回路４０の４段目のフリップフロップ４１−４の正規出力端子（Ｑ）からの出力が供給される。フリップフロップ５１の正規出力端子（Ｑ）からの出力がスタート信号出力検出信号ＳＴＤとしてクロックストップ回路１０，６０に供給される。
【００１６】
クロックストップ回路６０は、図３（ａ）に示すように、ＲＳラッチ回路６１とＡＮＤ回路６２とを有している。ＲＳラッチ回路６１は、セット入力端子（Ｓ）にシフトレジスタ３０の１２４段目のフリップフロップ３１−１２４の正規出力端子（Ｑ）からの出力Ｃ１２４が供給され、リセット入力端子（Ｒ）にスタート信号出力検出回路５０からのスタート信号出力検出信号ＳＴＤが供給される。ＡＮＤ回路６２は、一方の入力端子に入力端子１からの外部クロック信号ＣＬＫＡが供給され、他方の入力端子にＲＳラッチ回路６１の正規出力端子（Ｑ）の出力が供給される。ＡＮＤ回路６２の出力は、内部クロック信号ＣＬＫＡ２として、スタート信号出力回路４０およびスタート信号出力検出回路５０に供給される。クロックストップ回路６０の動作は、図３（ｂ）に示すように、ＲＳラッチ回路６１に入力されるフリップフロップ３１−１２４からの出力Ｃ１２４が時刻ｔ２１に"Ｈ"レベルになると、ＲＳラッチ回路６１の出力も"Ｈ"レベルになり、この時点でＡＮＤ回路６２は外部クロック信号ＣＬＫＡの入力停止を解除し、クロック信号ＣＬＫＡ２を出力する。そして、ＲＳラッチ回路６１に入力される検出信号ＳＴＤ時刻ｔ２２に"Ｈ"レベルになると、ＲＳラッチ回路６１の出力は"Ｌ"レベルになり、この時点でＡＮＤ回路６２は外部クロック信号ＣＬＫＡの入力を停止し、クロック信号ＣＬＫＡ２を出力しなくなる。
【００１７】
クロックストップ回路６０は、ＩＣ内において、入力端子１側に近い位置に配置している。従って、入力端子１からクロックストップ回路６０に外部クロック信号ＣＬＫＡが入力されるまでの配線Ｌ１は、クロックストップ回路６０からスタート信号出力回路４０およびスタート信号出力検出回路５０にクロック信号ＣＬＫＡ２が入力されるまでの配線Ｌ２に較べて十分に短い。配線Ｌ１には外部クロック信号ＣＬＫＡのパルスが常時供給されているが、配線Ｌ１は配線Ｌ２に較べて十分に短いため、配線Ｌ１でのＥＭＩノイズや消費電流を抑制できる。また、配線Ｌ２は配線Ｌ１に較べて長いが、配線Ｌ２にはクロック信号ＣＬＫＡ２のパルスが必要時のみ供給されるため、配線Ｌ２でのＥＭＩノイズや消費電流を抑制できる。
【００１８】
上記構成回路の動作を図４を参照して説明する。
外部クロック信号ＣＬＫＡが図４（ａ）に示すタイミングで入力端子１からクロックストップ回路１０，６０に供給され、スタート信号ＩＳＴＨが図４（ｂ）に示すタイミングで入力端子２からクロックストップ回路１０とシフトレジスタ３０の初段のフリップフロップ３１−１に供給される。時刻Ｔ１にスタート信号ＩＳＴＨが"Ｈ"レベルになると、クロックストップ回路１０において外部クロック信号ＣＬＫＡの入力停止が解除され、図４（ｃ）に示すように、クロック信号ＣＬＫＡ１が遅延回路２０に供給される。遅延回路２０からは、図４（ｄ）に示すように、外部クロック信号ＣＬＫＡが所定時間ｔｄだけ遅延して内部クロック信号ＣＬＫＢとしてシフトレジスタ３０の各フリップフロップ３１−１，３１−２，…，３１−１２８に供給される。
【００１９】
シフトレジスタは、図４（ｂ）に示すように、初段のフリップフロップ３１−１で時刻Ｔ３に内部クロック信号ＣＬＫＢのエッジでスタート信号ＩＳＴＨの"Ｈ"レベルを読み込み、時刻Ｔ４に内部クロック信号ＣＬＫＢのエッジでスタート信号ＩＳＴＨの"Ｌ"レベルを読み込み、図４（ｅ）に示すように、時刻Ｔ３からＴ４まで"Ｈ"レベルの出力信号Ｃ１をフリップフロップ３１−１から出力する。出力信号Ｃ１はシフトレジスタの２段目のフリップフロップ３１−２に供給され、出力信号Ｃ１からシフトした出力信号Ｃ２をフリップフロップ３１−２から出力する。３段目以降のフリップフロップ３１−３，３１−４，…，３１−１２８からも同様に、内部クロック信号ＣＬＫＢに同期しながら順次シフトする出力信号Ｃ３，Ｃ４，…，Ｃ１２８を各フリップフロップ３１−３，３１−４，…，３１−１２８から出力していく。
【００２０】
１２４段目のフリップフロップ３１−１２４からの出力信号Ｃ１２４がクロックストップ回路６０に供給され、図４（ｆ）に示すように、時刻Ｔ５に"Ｈ"レベルになると、クロックストップ回路６０において外部クロック信号ＣＬＫＡの入力停止が解除され、外部クロック信号ＣＬＫＡは、図４（ｋ）に示すように、クロック信号ＣＬＫＡ２としてスタート信号出力回路４０およびスタート信号出力検出回路５０に供給される。
【００２１】
１２６段目のフリップフロップ３１−１２６から、図４（ｇ）に示すように、時刻Ｔ６に"Ｈ"レベルになる出力信号Ｃ１２６が出力され、スタート信号出力回路４０の初段のフリップフロップ４１−１に供給される。スタート信号出力回路４０は、図４（ｇ）に示すように、初段のフリップフロップ４１−１で時刻Ｔ７にクロック信号ＣＬＫＡ２のエッジで出力信号Ｃ１２６の"Ｈ"レベルを読み込み、時刻Ｔ８にクロック信号ＣＬＫＡ２のエッジで出力信号Ｃ１２６の"Ｌ"レベルを読み込み、図４（ｈ）に示すように、時刻Ｔ７からＴ８まで"Ｈ"レベルをフリップフロップ４１−１から出力する。そして、フリップフロップ４１−１の出力は４段目のフリップフロップ４１−４まで転送され、図４（ｉ）に示すように、４段目のフリップフロップ４１−４から時刻Ｔ９からＴ１０まで"Ｈ"レベルを出力する。フリップフロップ４１−４からの"Ｈ"レベルは次段にカスケード接続されるデータドライバのスタート信号ＩＳＴＨとして出力端子３に出力されるとともにスタート信号出力検出回路５０に供給される。
【００２２】
スタート信号出力検出回路５０のフリップフロップ５１からの検出信号ＳＴＤがクロックストップ回路１０，６０に供給され、図４（ｉ）に示すように、時刻Ｔ１０に"Ｈ"レベルになると、クロックストップ回路１０，６０において外部クロック信号ＣＬＫＡの入力が停止され、クロック信号ＣＬＫＡ２は、図４（ｋ）に示すように、スタート信号出力回路４０およびスタート信号出力検出回路５０に供給されなくなる。
【００２３】
以上に説明したように、スタート信号出力回路４０からスタート信号ＯＳＴＨを出力するためにシフトレジスタ３０の最終段のフリップフロップ３１−１２８より１段前または複数段前のフリップフロップ（上記実施例では、２段前のフリップフロップ３１−１２６）の出力をスタート信号出力回路４０に分岐させているが、この出力よりさらに複数段前のフリップフロップ（上記実施例では、２段前のフリップフロップ３１−１２４）の出力からスタート信号ＯＳＴＨの出力までの期間のみクロックストップ回路６０によりスタート信号出力回路４０へのクロック信号の入力停止を解除するようにしているので、シフトレジスタのフリップフロップの段数が増加したり、クロック信号の転送速度が高速化しても、スタート信号出力回路４０における消費電流を抑制できる。また、配線Ｌ１には外部クロック信号ＣＬＫＡのパルスが常時供給されているが、配線Ｌ１は配線Ｌ２に較べて十分に短いため、配線Ｌ１でのＥＭＩノイズや消費電流を抑制できる。また、配線Ｌ２は配線Ｌ１に較べて長いが、配線Ｌ２には内部クロック信号ＣＬＫＣのパルスが必要時のみ供給されるため、配線Ｌ２でのＥＭＩノイズや消費電流を抑制できる。
【００２４】
尚、上記実施例では、半導体集積回路装置として、液晶表示装置のデータドライバを例として説明したが、これに限定されることなく、他の表示装置のデータドライバにも用いることができる。また、さらに、表示装置に限定されることなく、データが転送される他の電子装置において、半導体集積回路装置間をカスケード接続してスタート信号を転送する場合にも用いることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態のデータドライバを示す回路図。
【図２】（ａ）図１に示すデータドライバに用いられるクロックストップ回路１０の一例を示す回路図。            （ｂ）クロックストップ回路１０の動作を説明する波形図。
【図３】（ａ）図１に示すデータドライバに用いられるクロックストップ回路６０の一例を示す回路図。            （ｂ）クロックストップ回路６０の動作を説明する波形図。
【図４】図１に示すデータドライバの動作を説明する波形図。
【符号の説明】
【００２６】
１  クロック信号入力端子
２  スタート信号入力端子
３  スタート信号出力端子
１０，６０  クロックストップ回路
１１，６１  ＲＳラッチ回路
１２，６２  ＡＮＤ回路
２０  遅延回路
３０  シフトレジスタ
３１  フリップフロップ
４０  スタート信号出力回路
４１  フリップフロップ
５０  スタート信号出力検出回路
５１  フリップフロップ
１００  データドライバ
【図１】
2005309165.tif 000003
【図２】
2005309165.tif 000004
【図３】
2005309165.tif 000005
【図４】
2005309165.tif 000006