(57)【要約】【課題】  耐圧および動作特性の向上した高耐圧トランジスタを有する半導体装置およびその製造方法を提供する。【解決手段】  本発明の半導体装置は、半導体層１０の上方に設けられたゲート絶縁層６０と、前記半導体層１０の上方で、かつ、前記ゲート絶縁層６０の側方であって、該ゲート絶縁層６０と接するように設けられたオフセット絶縁体６６と、前記ゲート絶縁層６０の上方に設けられたゲート電極７０と、少なくとも前記ゲート電極７０の側面を覆うように設けられたサイドウォール絶縁層７２と、前記半導体層１０に設けられた不純物領域４０，４２，５０，５２と、を有するトランジスタを含む。【選択図】        図１
2005051023.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の上方に設けられたゲート絶縁層と、
前記半導体層の上方で、かつ、前記ゲート絶縁層の側方であって、該ゲート絶縁層と接するように設けられたオフセット絶縁体と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
少なくとも前記ゲート電極の側面を覆うように設けられたサイドウォール絶縁層と、
前記半導体層に設けられた不純物領域と、を有するトランジスタを含む、半導体装置。
【請求項２】
請求項１において、
前記オフセット絶縁体は、平面的に見て前記トランジスタの前記ゲート絶縁層を囲むように設けられている、半導体装置。
【請求項３】
請求項１または２において、
前記トランジスタは高耐圧トランジスタである、半導体装置。
【請求項４】
半導体層と、
前記半導体層の高耐圧トランジスタ形成領域を画定するための第１の素子分離領域と、
前記半導体層の低電圧駆動トランジスタ形成領域を画定するための第２の素子分離領域と、
前記高耐圧トランジスタ形成領域に形成された請求項３に記載の高耐圧トランジスタと、
前記低電圧駆動トランジスタ形成領域に形成された低電圧駆動トランジスタと、を含む、半導体装置。
【請求項５】
請求項４において、
前記第１および第２の素子分離領域は、トレンチ絶縁層からなる、半導体装置。
【請求項６】
半導体層の上方に絶縁層を形成し、該絶縁層をパターニングすることにより、電界緩和のためのオフセット絶縁体を形成する工程と、
前記半導体層の上方で、かつ、前記オフセット絶縁体の間にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
少なくとも前記ゲート電極の側面を覆うようにサイドウォール絶縁層を形成する工程と、
前記半導体層に不純物領域を形成する工程と、を含む、半導体装置の製造方法。
【請求項７】
請求項６において、
前記オフセット絶縁体は、平面的に見て前記ゲート絶縁層が形成される領域を囲むように形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、耐圧および動作特性の向上した高耐圧トランジスタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
現在、高耐圧化が図られた電界効果トランジスタとして、ＬＯＣＯＳ（Local Oxidation Of Silicon）オフセット構造を有する電界効果トランジスタがある。ＬＯＣＯＳオフセット構造を有する電界効果トランジスタは、ゲート絶縁層と、ドレイン領域との間に、ＬＯＣＯＳ層が設けられ、そのＬＯＣＯＳ層の下にオフセット不純物層が形成されたトランジスタである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年の半導体装置の微細化の要請により、素子分離領域の形成方法は、ＬＯＣＯＳ法からＳＴＩ法に移行しつつあり、高耐圧トランジスタの電界緩和のためのＬＯＣＯＳ層をトレンチ絶縁層で代用する方法が提案されている。このようにオフセットＬＯＣＯＳ層をトレンチ絶縁層で代用し高耐圧トランジスタのために厚い膜厚のゲート絶縁層の形成を行なう場合、トレンチ絶縁層の上端部でシニングが起きてしまい、均一な膜厚を有するゲート絶縁層を形成できないことがある。
【０００４】
本発明の目的は、半導体層内にオフセットＬＯＣＯＳ層を設けることなく、電界緩和のための機構を備えた高耐圧トランジスタを含む半導体装置およびその製造方法を提供することにある。
【０００５】
また、本発明の他の目的は、高耐圧トランジスタと低電圧駆動トランジスタとが同一基板に形成された半導体装置であって、微細化および信頼性の向上を図ることができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
（１）本発明の半導体装置は、半導体層の上方に設けられたゲート絶縁層と、
前記半導体層の上方で、かつ、前記ゲート絶縁層の側方であって、該ゲート絶縁層と接するように設けられたオフセット絶縁体と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
少なくとも前記ゲート電極の側面を覆うように設けられたサイドウォール絶縁層と、
前記半導体層に設けられた不純物領域と、を有するトランジスタを含む。
【０００７】
本発明の半導体装置によれば、たとえば、高耐圧トランジスタの電界緩和の機構として半導体層の上方に、前記ゲート絶縁層の両側であって、該ゲート絶縁層と接するようにオフセット絶縁体が設けられている。そのため、ゲート電極の端部とソース領域またはドレイン領域となる不純物領域との間に所定の距離を確保することができる。これにより、電界の緩和を図ることができ、耐圧が確保された高耐圧トランジスタを含む半導体装置を提供することができる。
【０００８】
（２）本発明の半導体装置の製造方法は、半導体層の上方に絶縁層を形成し、該絶縁層をパターニングすることにより、電界緩和のためのオフセット絶縁体を形成する工程と、
前記半導体層の上方で、かつ、前記オフセット絶縁体の間にゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上方にゲート電極を形成する工程と、
少なくとも前記ゲート電極の側面を覆うようにサイドウォール絶縁層を形成する工程と、
前記半導体層に不純物領域を形成する工程と、を含む。
【０００９】
本発明の半導体装置の製造方法によれば、電界緩和のための機構として、半導体層内にＬＯＣＯＳ層やトレンチ絶縁層を形成するのではなく、半導体層上に所定のパターンを有する絶縁体を形成することで、オフセット絶縁体を形成することができる。そして、この１対のオフセット絶縁体の間にゲート絶縁層が形成される。たとえば、オフセット絶縁層として半導体層内に形成されたトレンチ絶縁層を用いる場合、そのトレンチ絶縁層の上にゲート絶縁層を形成することになる。しかし、トレンチ絶縁層の上端では、ゲート絶縁層の膜厚によってはシニングが起きてしまい、膜厚の均一なゲート絶縁層を形成することができない場合がある。
【００１０】
しかし、本発明の半導体装置の製造方法によれば、半導体層上に電界緩和のためのオフセット絶縁体を設けることで、上述したようなシニングが起きるという問題を回避することができる。
【発明を実施するための最良の形態】
【００１１】
次に、本発明の実施の形態の一例について説明する。以下の実施の形態においては、高耐圧トランジスタと低電圧駆動トランジスタとが同一基板上に形成された半導体装置を例として説明する。
【００１２】
１．半導体装置
図１は、本実施の形態の半導体装置を模式的に示す断面図である。
【００１３】
本実施の形態の半導体装置は、半導体層である半導体基板１０上に、高耐圧トランジスタ１００Ｐ，Ｎと低電圧駆動トランジスタ２００Ｐ，Ｎとが混載されている。半導体基板１０内には、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶとが設けられている。高耐圧トランジスタ領域１０ＨＶは、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとを有する。低電圧駆動トランジスタ領域１０ＬＶは、Ｐチャネル低電圧駆動トランジスタ領域１０ＬＶｐと、Ｎチャネル低電圧駆動トランジスタ領域１０ＬＶｎとを有する。Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐには、Ｐチャネル高耐圧トランジスタ１００Ｐが形成され、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎには、Ｎチャネル高耐圧トランジスタ１００Ｎが形成されている。同様に、Ｐチャネル低電圧駆動トランジスタ領域１０ＬＶｐには、Ｐチャネル低電圧駆動トランジスタ２００Ｐが形成され、Ｎチャネル低電圧駆動トランジスタ領域１０ＬＶｎには、Ｎチャネル低電圧駆動トランジスタ２００Ｎが形成されている。
【００１４】
すなわち、同一基板（同一チップ）上に、Ｐチャネル高耐圧トランジスタ１００ＰとＮチャネル高耐圧トランジスタ１００ＮとＰチャネル低電圧駆動トランジスタ２００ＰとＮチャネル低電圧駆動トランジスタ２００Ｎとが混載されている。尚、図１には４つのトランジスタしか記載されていないが、これは便宜的なものであって、同一基板上に各種類のトランジスタが複数形成されていることはいうまでもない。
【００１５】
１．１  高耐圧トランジスタ領域
まず、高耐圧トランジスタ領域１０ＨＶについて説明する。高耐圧トランジスタ領域１０ＨＶには、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐと、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎとが設けられる。隣り合う高耐圧トランジスタ領域の間には、第１の素子分離領域１１０が設けられている。すなわち、隣り合うＰチャネル高耐圧トランジスタ１００Ｐと、Ｎチャネル高耐圧トランジスタ１００Ｎとの間には、第１の素子分離領域１１０が設けられている。第１の素子分離領域１１０は、トレンチ絶縁層２０からなる。
【００１６】
次に、Ｐチャネル高耐圧トランジスタ１００ＰおよびＮチャネル高耐圧トランジスタ１００Ｎの構成について説明する。
【００１７】
Ｐチャネル高耐圧トランジスタ１００Ｐは、ゲート絶縁層６０と、１対のオフセット絶縁体６６と、ゲート電極７０と、Ｐ型の低濃度不純物層５０と、サイドウォール絶縁層７２と、Ｐ型の高濃度不純物層５２とを有する。
【００１８】
ゲート絶縁層６０は、チャネル領域となるＮ型のウェル３０の上方に設けられている。オフセット絶縁体６６は、半導体層１０上に設けられており、ゲート絶縁層６０の両側であってゲート絶縁層６０と接するように設けられている。ゲート電極７０は、少なくともゲート絶縁層６０上方に形成されている。Ｐ型の低濃度不純物層５０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の高濃度不純物層５２は、サイドウォール絶縁層７２の外側に設けられている。Ｐ型の高濃度不純物層５２は、ソース領域またはドレイン領域（以下「ソース／ドレイン領域」という）となる。
【００１９】
Ｎチャネル高耐圧トランジスタ１００Ｎは、ゲート絶縁層６０と、１対のオフセット絶縁体６６と、ゲート電極７０と、Ｎ型の低濃度不純物層４０と、サイドウォール絶縁層７２と、Ｎ型の高濃度不純物層４２とを有する。
【００２０】
ゲート絶縁層６０は、チャネル領域となるＰ型のウェル３２の上方に設けられている。オフセット絶縁体６６は、半導体層１０の上方に設けられており、ゲート絶縁層６０の両側であって、ゲート絶縁層６０と接するように設けられている。ゲート電極７０は、少なくともゲート絶縁層６０上に形成されている。Ｎ型の低濃度不純物層４０は、オフセット領域となる。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の高濃度不純物層４２は、サイドウォール絶縁層７２の外側に設けられている。Ｎ型の高濃度不純物層４２は、ソース／ドレイン領域となる。
【００２１】
１．２  低電圧駆動トランジスタ領域
次に、低電圧駆動トランジスタ領域１０ＬＶについて説明する。低電圧駆動トランジスタ領域１０ＬＶには、Ｐチャネル低電圧駆動トランジスタ領域１０ＬＶｐと、Ｎチャネル低電圧駆動トランジスタ領域１０ＬＶｎとが設けられる。隣り合う低電圧駆動トランジスタ領域の間には、第２の素子分離領域２１０が設けられている。すなわち、隣り合うＰチャネル低電圧駆動トランジスタ２００Ｐと、Ｎチャネル低電圧駆動トランジスタ２００Ｎとの間には、第２の素子分離領域２１０が設けられている。第２の素子分離領域２１０は、トレンチ絶縁層２０からなる。
【００２２】
次に、各トランジスタの構成について説明する。
【００２３】
Ｎチャネル低電圧駆動トランジスタ２００Ｎは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、Ｎ型の低濃度不純物層４１と、Ｎ型の高濃度不純物層４２とを有する。
【００２４】
ゲート絶縁層６２は、チャネル領域となるＰ型のウェル３６上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｎ型の低濃度不純物層４１と、Ｎ型の高濃度不純物層４２とで，ＬＤＤ構造を有するソース／ドレイン領域が構成される。
【００２５】
Ｐチャネル低電圧駆動トランジスタ２００Ｐは、ゲート絶縁層６２と、ゲート電極７０と、サイドウォール絶縁層７２と、Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とを有する。
【００２６】
ゲート絶縁層６２は、チャネル領域となるＮ型のウェル３４上に設けられている。ゲート電極７０は、ゲート絶縁層６２上に形成されている。サイドウォール絶縁層７２は、ゲート電極７０の側面に形成されている。Ｐ型の低濃度不純物層５１と、Ｐ型の高濃度不純物層５２とで、ＬＤＤ構造を有るソース／ドレイン領域が構成される。
【００２７】
本実施の形態にかかる半導体装置の利点は、以下の通りである。
【００２８】
（Ａ）本実施の形態の半導体装置によれば、高耐圧トランジスタ１００Ｐ，Ｎの電界緩和のための機構として、半導体層１０の上方でかつ前記ゲート絶縁層６０の両側であって、該ゲート絶縁層６０と接するように設けられた１対のオフセット絶縁体６６が設けられている。そのため、ゲート電極７０の端部とソース領域またはドレイン領域のオフセット領域である低濃度不純物層４０，５０と間に所定の距離を確保することができる。これにより、電界の緩和を図ることができ、耐圧が確保された高耐圧トランジスタを含む半導体装置を提供することができる。
【００２９】
（Ｂ）本実施の形態の半導体装置の他の利点について、図２を参照しながら説明する。図２（Ａ）は、図１のＡ部を拡大して示す断面図である。図２（Ｂ）は、従来例にかかる半導体装置の一部を示し、ＬＯＣＯＳオフセット層１６６と、ゲート絶縁層１６０と、ゲート電極１７０と、不純物領域１４２の位置関係を模式的に示す図である。図２（Ａ）と図２（Ｂ）とを比較すると明らかなように、従来例にかかる半導体装置では、半導体層１０内にＬＯＣＯＳオフセット層１６６が設けられていることにより、電流経路が曲がってしまうこととなる。一方、本実施の形態の半導体装置によれば、半導体層１０の上にオフセット絶縁体６６が設けられているため電流経路が曲がることがない。そのため、本実施の形態の半導体装置によれば、従来例の半導体装置と比して電子の流れの抵抗を小さくすることができる。その結果、動作特性が向上した半導体装置を提供することができる。
【００３０】
２．半導体装置の製造方法
次に、半導体装置の製造方法について、図３〜２１を参照しながら説明する。図３〜１３，１５〜２１は、本実施の形態にかかる半導体装置の製造方法の工程を模式的に示す断面図である。図１４は、本実施の形態の半導体装置の製造方法の工程を模式的に示す平面図である。
【００３１】
（１）まず、高耐圧トランジスタ形成領域１０ＨＶを画定するための第１の素子分離領域１１０および低電圧駆動トランジスタ形成領域１０ＬＶを画定するための第２の素子分離領域２１０の形成を行なう。
【００３２】
図３に示すように、半導体基板１０上に、公知のリソグラフィおよびエッチング技術を用いて所定のパターンを有するパッド酸化膜１２、ストッパ層１４およびレジスト層Ｒ１を形成する。ストッパ層１４としては、窒化シリコン膜を用いることができる。レジスト層Ｒ１は、第１の素子分離領域１１０、第２の素子分離領域２１０が形成される領域の上方に開口を有している。ついで、レジスト層Ｒ１、ストッパ層およびパッド酸化膜１２をマスクとして、半導体基板１０をエッチングする。これにより、トレンチ１６が形成される。
【００３３】
（２）次に、トレンチ１６の表面にトレンチ酸化膜（図示せず）を形成する。トレンチ酸化膜の形成方法は、たとえば、熱酸化法により行なわれる。トレンチ酸化膜の膜厚は、３０〜５０ｎｍとすることができる。ついで、図４に示すように、トレンチ１６を埋め込むように、絶縁層２２を全面に堆積する。絶縁層２２の堆積は、一般的な絶縁層の形成方法により行なうことができる。
【００３４】
（３）次に、図５に示すように、窒化シリコン膜１４が露出するまで絶縁層２２を除去する。絶縁層２２の除去は、たとえば、ＣＭＰ法などにより行なうことができる。これにより、トレンチ１６にトレンチ絶縁層２０が形成される。ついで、窒化シリコン膜１４をたとえば熱燐酸により除去し、パッド酸化膜１２をフッ酸により除去する。以上の（１）〜（３）の工程により、第１の素子分離領域１１０および第２の素子分離領域２１０が形成される。
【００３５】
（４）次に、図６に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｎ型のウェル３０の形成を行なう。まず、半導体基板１０の全面に犠牲酸化膜２４を形成する。犠牲酸化膜２４としては、たとえば、酸化シリコン膜が形成される。ついで、半導体基板１０の全面に窒化シリコン膜２６を形成する。そして所定のパターンを有するレジスト層Ｒ２を形成し、レジスト層Ｒ２をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって半導体基板１０に注入することにより、半導体基板１０内にＮ型のウェル３０が形成される。その後、レジスト層Ｒ２をたとえばアッシングにより除去する。
【００３６】
（５）次に、図７に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、Ｐ型のウェル３２の形成を行なう。まず、所定のパターンを有するレジスト層Ｒ３を形成する。レジスト層Ｒ３をマスクとして、Ｐ型の不純物イオンを１回もしくは複数回にわたって半導体基板１０に注入することによりＰ型のウェル３２が形成される。その後、レジスト層Ｒ３をアッシングにより除去する。そして、半導体基板１０を熱処理することによりＰ型のウェル領域の不純物と先のＮ型ウェル領域の不純物を同時に熱拡散させる。
【００３７】
（６）次に、図８に示すように、高耐圧トランジスタ領域１０ＨＶにおいて、ソース／ドレイン領域のオフセット領域のための不純物層を形成する。
【００３８】
まず、所定の領域を覆うレジスト層Ｒ４を形成する。レジスト層Ｒ４をマスクとして、半導体基板１０にＰ型不純物を導入することにより、不純物層４０ａを形成する。その後、レジスト層Ｒ４を除去する。
【００３９】
（７）次に、図９に示すように、所定の領域を覆うレジスト層Ｒ５を形成する。レジスト層Ｒ５をマスクとして、Ｐ型の不純物を半導体基板１０に導入する。これにより、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐにソース／ドレイン領域のオフセット領域のための不純物層５０ａが形成される。
【００４０】
（８）次に、図１０に示すように、公知の技術により熱処理を施すことにより不純物層が拡散され、高耐圧トランジスタ１００Ｐ，Ｎのオフセット領域となる低濃度不純物層４０，５０が形成される。
【００４１】
（９）次に、図１１に示すように、窒化シリコン膜２６のパターニングを行なう。このパターニングでは、少なくとも高耐圧トランジスタ１００Ｐ，Ｎのゲート絶縁層６０を形成する領域の上方に開口を有する窒化シリコン膜２６を形成する。次に、上述の工程で行った窒素シリコン膜２６のパターニングにより、露出した犠牲酸化膜２４をフッ酸により除去する。
【００４２】
（１０）次に、高耐圧トランジスタ１００Ｐ，Ｎのためのオフセット絶縁体６６の形成を行なう（図１参照）。
【００４３】
まず、図１２に示すように、半導体基板１０上に酸化膜６４ａを形成する。酸化膜６４ａの形成は、たとえば、熱酸化法により行なうことができる。酸化膜６４ａの膜厚は、１０〜３０ｎｍであることが好ましい。ついで、酸化膜６４ａの上方に絶縁層６６ａを形成する。絶縁層６６ａの形成は、たとえば、ＣＶＤ法などにより行なうことができる。絶縁層６６ａの膜厚は、３００〜４００ｎｍであることが好ましい。絶縁層６６ａの膜厚が、３００ｎｍより小さい場合は、ゲート/ドレイン間耐圧が低下する問題が生じてしまうことがあり、、４００ｎｍより大きい場合は、絶縁層64ａと66ａをエッチングにて加工する際の加工精度や、ゲート電極の加工時の加工精度に影響することが考えられる。
【００４４】
このように、絶縁層６６ａの形成前に酸化膜６４ａの形成を行なう利点としては、次のことが挙げられる。（１）酸化膜６４ａの形成により、各種の不純物注入や熱処理により荒れた半導体基板１０の表面を良好にすることができる。そのため、良好な表面状態を有する酸化膜６４ａの上に絶縁層６６ａを形成することで、より緻密で膜質が向上した絶縁層６６ａを形成することができる。（２）半導体基板１０の上に、直接ＣＶＤ法により絶縁層の形成を行なうと、半導体基板１０にダメージを与えてしまうことがある。しかし、酸化膜６４ａをあらかじめ形成しておくことにより、半導体基板１０にダメージを与えることを防ぐことができる。
【００４５】
（１１）次に、絶縁層６６ａのパターニングを行ない、オフセット絶縁体６６を形成する。絶縁層６６ａのパターニングは、図１３に示すように、まず、絶縁層６６ａの上に、所定のパターンを有するレジスト層Ｒ６を形成する。ついで、レジスト層Ｒ６をマスクとして一般的なエッチング技術により絶縁層６６ａをエッチングする。また、この工程では酸化膜６４ａも同時にエッチングされ、酸化膜６４となる。以上の工程（１０）および（１１）により、オフセット絶縁体６６が形成される。
【００４６】
ここで、オフセット絶縁体６６の平面形状について、図１４を参照しながら説明する。図１４は、高耐圧トランジスタ１００Ｐのチャネル領域とオフセット絶縁体６６の位置関係を模式的に示す平面図である。なお、図中に示されている不純物領域５２（ソース／ドレイン領域）は、後述する工程で形成されるものであり、ここまでの工程では形成されていないが、便宜的に図示するものとする。オフセット絶縁体６６は、図１４に示すように、チャネル領域を囲むように形成されていることが好ましい。この態様によれば、オフセット絶縁体６６は、チャネル領域と第１の素子分離領域１１０のためのトレンチ絶縁層２０との境界部分をも覆うように形成されることになる。この境界部分をオフセット絶縁体６６が覆うことなく、後述のゲート絶縁層６０のための絶縁層６０ａの形成が行なわれる場合、トレンチ絶縁層２０の上端部で、絶縁層６０ａの膜厚が一部薄くなるというシニングが起きてしまうことがある。このことは、半導体装置の信頼性に損ねる要因となるが、上述のように、チャネル領域を囲むようにオフセット絶縁体６６を形成することで、トレンチ絶縁層２０とチャネル領域との境界部分でのシニングを防止することができる。
【００４７】
（１２）次に、高耐圧トランジスタ形成領域１０ＨＶにおいて、チャネルドーピングを行なう。まず、図１５に示すように、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐ以外を覆うように、レジスト層Ｒ７を形成する。このレジスト層Ｒ７をマスクとして、たとえば、ボロンなどのＰ型の不純物を注入する。これにより、高耐圧トランジスタ１００Ｐのためのチャネルドープが行なわれる。その後レジスト層Ｒ７をアッシングにより除去する。
【００４８】
（１３）次に、図１６に示すように、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎ以外を覆うように、レジスト層Ｒ８を形成する。このレジスト層Ｒ８をマスクとして、たとえば、リンなどのＮ型の不純物を注入する。これにより、高耐圧トランジスタ１００Ｎのためのチャネルドープが行なわれる。その後、レジスト層Ｒ８をアッシングにより除去する。
【００４９】
（１４）次に、図１７に示すように、高耐圧トランジスタ領域１０ＨＶにゲート絶縁層６０を形成する。ゲート絶縁層６０は、熱酸化法により形成することができる。ゲート絶縁層６０の膜厚は、たとえば、１６００Åとすることができる。ついで、窒化シリコン膜２６をたとえば、ドライエッチングにより除去する。
【００５０】
（１５）次に、図１８に示すように、低電圧駆動トランジスタ領域１０ＬＶにおいて、ウェルの形成を行なう。まず、Ｐチャネル低電圧駆動トランジスタ形成領域１０ＬＶｐ以外を覆うようにレジスト層Ｒ９を形成する。ついで、このレジスト層Ｒ９をマスクとして、リン、砒素などのＮ型不純物を１回もしくは複数回にわたって注入することによより、Ｎ型のウェル３４が形成される。ついで、レジスト層Ｒ９を除去する。
【００５１】
（１６）次に、図１９に示すように、Ｎチャネル低電圧駆動トランジスタ形成領域１０ＬＶｎ以外を覆うようにレジスト層Ｒ１０を形成する。ついで、このレジスト層Ｒ１０をマスクとして、ボロンなどのＰ型不純物を１回もしくは複数回にわたって注入することによより、Ｐ型のウェル３６が形成される。ついで、レジスト層Ｒ１０を除去する。この後、必要に応じて、チャネルドープを行なってもよい。
【００５２】
（１７）次に、図２０に示すように、低電圧駆動トランジスタ２００Ｐ，Ｎのためのゲート絶縁層６２を形成する。ゲート絶縁層６２は、たとえば、熱酸化法により形成される。ゲート絶縁層６２の膜厚は、たとえば、４５Åとすることができる。ゲート絶縁層６２は、高耐圧トランジスタ領域１０ＨＶにおいても形成される。
【００５３】
ついで、図２０に示すように、高耐圧トランジスタ領域１０ＨＶと、低電圧駆動トランジスタ領域１０ＬＶとの全面に、導電層７０ａを形成する。導電層７０ａ１としては、たとえば、ポリシリコン層を形成する。導電層７０ａの材質として、ポリシリコン層を形成する場合は、導電層７０ａにおいてＮチャネル高耐圧トランジスタ１００Ｎと、Ｎチャネル低電圧駆動トランジスタ２００Ｎのゲート電極となる領域にｎ型の不純物を注入し、ゲート電極の低抵抗化を図ることができる。
【００５４】
（１８）次に、所定のパターンを有するレジスト層（図示せず）を形成する。レジスト層をマスクとして、ポリシリコン層をパターニングすることにより、図２１に示すように、ゲート電極７０が形成される。
【００５５】
（１９）次に、低電圧駆動トランジスタ領域１０ＬＶにおいて、各トランジスタ２００Ｐ，Ｎのための低濃度不純物層４１，５１（図１参照）を形成する。低濃度不純物層４１，５１は、一般的なリソグラフィおよびエッチング技術を用いてマスク層を形成し、所定の不純物を注入することにより形成することができる。
【００５６】
ついで、全面に絶縁層（図示せず）を形成し、この絶縁層を異方性エッチングすることにより、ゲート電極７０の側面にサイドウォール絶縁層７２（図１参照）が形成される。ついで、Ｐチャネル高耐圧トランジスタ領域１０ＨＶｐおよびＰチャネル低電圧駆動トランジスタ領域１０ＬＶｐの所定の領域に、Ｐ型の不純物を導入することにより、図１に示すように、サイドウォール絶縁層７２の外側にソース／ドレイン領域となるＰ型の高濃度不純物層５２が形成される。
【００５７】
ついで、Ｎチャネル高耐圧トランジスタ領域１０ＨＶｎおよびＮチャネル低電圧駆動トランジスタ領域１０ＬＶｎの所定の領域に、Ｎ型の不純物を導入することにより、ソース／ドレイン領域となるＮ型の高濃度不純物層４２が形成される。
【００５８】
本実施の形態の半導体装置の製造方法による利点は、以下の通りである。
【００５９】
（Ａ）本実施の形態の半導体装置の製造方法によれば、電界緩和のための機構として、半導体層１０内にＬＯＣＯＳ層やトレンチ絶縁層を形成するのではなく、半導体層１０の上に所定のパターンを有する１対のオフセット絶縁体６６を形成することができる。そして、この１対のオフセット絶縁体６６の間にゲート絶縁層６０が形成される。たとえば、オフセット絶縁層として半導体層１０内に形成されたトレンチ絶縁層を用いる場合、そのトレンチ絶縁層の上にゲート絶縁層を形成することになる。ところが、トレンチ絶縁層の上端では、ゲート絶縁層の膜厚によってはシニングが起きてしまい、膜厚の均一なゲート絶縁層６０を形成することができない場合がある。しかし、本実施の形態の半導体装置の製造方法によれば、半導体層１０上に電界緩和のためのオフセット絶縁体６６を設けることにより、上述したようなシニングが起きるという問題を回避することができ、膜厚の均一なゲート絶縁層６０を形成することができる。その結果、耐圧が確保され、信頼性の高い半導体装置を製造することができる。
【００６０】
（Ｂ）本実施の形態の半導体装置の製造方法によれば、オフセット絶縁体６６は、平面視した場合に、チャネル領域を囲むように形成することができる。そのため、チャネル領域と第１の素子分離領域１１０の境界部分で、ゲート絶縁層が一部薄くなるというシニングの問題を回避することができる。その結果、均一な膜厚を有し、信頼性の高い半導体装置の製造方法を提供することができる。
【００６１】
なお、本発明は上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。本実施の形態では、第１の素子分離領域１１０および第２の素子分離領域２１０をＳＴＩ法により形成しているが、ＬＯＣＯＳ法やセミリセスＬＯＣＯＳ法により形成してもよい。また、バルク状の半導体基板を用いた例について説明したが、ＳＯＩ基板を用いてもよい。
【図面の簡単な説明】
【００６２】
【図１】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図２】図１のＡ部を拡大して示す図。
【図３】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図４】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図５】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図６】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図７】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図８】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図９】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１０】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１１】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１２】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１３】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１４】本実施の形態にかかる半導体装置の製造工程を模式的に示す平面図。
【図１５】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１６】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１７】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１８】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図１９】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図２０】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図２１】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【００６３】
１０…半導体基板、  １０ＨＶ…高耐圧トランジスタ形成領域、  １０ＬＶ…低電圧駆動トランジスタ形成領域  １２…パッド酸化膜、  １４…ストッパ層、  １６…トレンチ、  ２０…トレンチ絶縁層、  ２４…犠牲酸化膜  ２６…窒化シリコン膜、  ３０，３４…Ｎ型のウェル、  ３２，３６…Ｐ型のウェル、  ４０，４１…Ｎ型の低濃度不純物層、  ４２…Ｎ型の高濃度不純物層、  ５０，５１…Ｐ型の低濃度不純物層、  ５２…Ｐ型の高濃度不純物層、  ６０，６２…ゲート絶縁層、  ６４…酸化膜、  ６６…オフセット絶縁体、  ７０…ゲート電極、  ７２…サイドウォール絶縁層、  １００Ｐ…Ｐチャネル高耐圧トランジスタ、  １００Ｎ…Ｎチャネル高耐圧トランジスタ、  ２００Ｐ…Ｐチャネル低電圧駆動トランジスタ、  ２００Ｎ…Ｎチャネル低電圧駆動トランジスタ、  １１０…第１の素子分離領域、  ２１０…第２の素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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