(57)【要約】【課題】  機能あるいはメモリ容量当たりの実装面積を低減した上で、積層した後の良品率の向上が可能な積層半導体装置及びその製造方法を提供する。【解決手段】  第１主面の端部に沿って設けられた第１のボンディングパッド１３、及び第１主面と相対向する第２主面に設けられて第１のボンディングパッド１３と電気的接続された外部接続端子１７を有する第１の基板１１と、主面の端部に沿って第２のボンディングパッド２２が設けられ、且つ第１の基板１１上に固着された第２の基板２１、及び第２の基板２１上に第２のボンディングパッド２２を露出するようにフェイスダウンで載置されて第２のボンディングパッド２２と電気的接続された半導体チップ２３を有する半導体装置６と、第１のボンディングパッド１３と第２のボンディングパッド２２を電気的接続するボンディングワイヤ３１とを具備する。【選択図】  図１
2005302871.tif 000002
【特許請求の範囲】
【請求項１】
第１主面の端部に沿って設けられた第１のボンディングパッド、及び前記第１主面と相
対向する第２主面に設けられて前記第１のボンディングパッドと電気的接続された外部接
続端子を有する第１の基板と、
主面の端部に沿って第２のボンディングパッドが設けられ、且つ前記第１の基板上に固着
された第２の基板、及び前記第２の基板上に前記第２のボンディングパッドを露出するよ
うにフェイスダウンで載置されて前記第２のボンディングパッドと電気的接続された半導
体チップを有する半導体装置と、
前記第１のボンディングパッドと前記第２のボンディングパッドを電気的接続する接続手
段と、
を具備することを特徴とする積層半導体装置。
【請求項２】
更に、前記第１の基板上には、前記第１のボンディングパッド列が複数設けられ、更に
、前記第１の半導体装置の前記半導体チップ上には、主面の端部に沿って第３のボンディ
ングパッドが設けられ、且つ前記第１の半導体装置の前記半導体チップ上に固着された第
３の基板、及び前記第３の基板上に前記第３のボンディングパッドを露出するようにフェ
イスダウンで載置された半導体チップを有する第２の半導体装置が設けられ、前記接続手
段は、複数列のうちの１つの前記第１のボンディングパッド列と前記第１の半導体装置の
前記第２のボンディングパッドを電気的接続し、且つ複数列のうちの他の前記第１のボン
ディング列と前記第２の半導体装置の前記第３のボンディングパッドを電気的接続してい
ることを特徴とする請求項１に記載の積層半導体装置。
【請求項３】
前記ボンディングパッドは、前記基板の隣合う端部に沿って設けられていることを特徴
とする請求項１または請求項２に記載の積層半導体装置。
【請求項４】
前記第１の基板の前記第１のボンディングパッド列のボンディングパッド数は、少なく
とも前記半導体装置の前記ボンディングパッド数を有し、且つ前記第１の基板の前記第１
のボンディングパッド列の列数は、少なくとも前記半導体装置の数を有することを特徴と
する請求項３に記載の積層半導体装置。
【請求項５】
主面の端部に沿って第２のボンディングパッドが設けられた第２の基板の前記主面に、
前記第２のボンディングパッドを露出するように、半導体チップをフェイスダウンで載置
し、且つ前記半導体チップと前記第２のボンディングパッドを電気的接続して半導体装置
を作製する工程と、
前記半導体装置の前記第２のボンディングパッドを用いてバーインテストを行い、前記半
導体装置の良品を選別する工程と、
第１主面の端部に沿って設けられた第１のボンディングパッド、及び前記第１主面と相対
向する第２主面に設けられて前記第１のボンディングパッドに電気的接続された外部接続
端子を有する第１の基板の前記第１主面上に前記選別された半導体装置の前記第２の基板
を、前記第１の基板の前記第１のボンディングパッドが露出するように載置する工程と、
前記半導体装置の第２のボンディングパッドと前記第１の基板の第１のボンディングパッ
ドとを電気的接続する工程と、
を有することを特徴とする積層半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一個以上の半導体装置を積層して、三次元構造として実装密度の向上を図る
ことができる積層半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の機能の高度化、小型化、及び携帯化に伴い、実装基板上において半導
体装置の高密度な実装が要求されている。このような市場要求を満たすため、高集積化、
高機能化、メモリの大容量化が実現されたメモリＬＳＩ、ロジックＬＳＩ、あるいは、こ
れらを混載したＬＳＩ等で構成された複数の半導体チップをパッケージの基板上に積み重
ねた、所謂スタックＭＣＰ（Ｍｕｌｔｉ−Ｃｈｉｐ−Ｐａｃｋａｇｅ）型のパッケージ構
造が採用された半導体装置（以下、積層半導体装置という）が提案されている（例えば、
特許文献１参照。）。
【０００３】
例えば、特許文献１では、図８の断面模式図に示すように、パッケージの基板１１１上
に、基板１１１に近い側（下側）に相対的に大きな半導体チップ１２３、基板１１１から
離れた側（上側）に相対的に小さな半導体チップ１２４が、それぞれの接触する面を接着
剤１２７で接着固定され、それぞれの半導体チップ１２３、１２４の上側に露出するボン
ディングパッド１２２と基板１１１上のボンディングパッド１１３がボンディングワイヤ
１３１で接続されている。このボンディングパッド１１３は、基板配線１１８、及び基板
１１１を貫通する開口１１４に配設された側面導体１１５を介して反対側のランド１１２
に接続され、このランド１１２は、更に半田ボール１１７に接続されている。基板１１１
の半導体チップ１２３、１２４の側は、モールド樹脂１３６により覆われている。
【０００４】
このような積層半導体装置１０１の構造を採ることにより、単一の半導体チップ１２３
、１２４を搭載した半導体装置（図示略）に比較して、機能あるいはメモリ容量当たりの
実装面積を低減することが可能となる。また、半導体チップ１２３、１２４はチップ状態
で積層されるため、バーンインテストまでは実行されておらず、積層半導体装置となった
段階でバーンインテストを行って、良否判断がなされる。
【０００５】
しかしながら、このような積層半導体装置においては、搭載される半導体チップは通常
ダイソートを終了しているが、バーンインテストまでは終了していないため、バーンイン
テスト不良となる半導体チップを積層半導体装置の中に搭載している可能性がある。実際
、積層半導体装置のバーンインテストを行うと、積層半導体装置の良品率は、積層した半
導体チップそれぞれの良品率を掛け算する結果となり、積層半導体装置の良品率すなわち
歩留が大きく低下するという問題が発生する。
【特許文献１】特開２０００−１５０６９９号公報（第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、機能あるいはメモリ容量当たりの実装面積を低減した上で、積層した後の良
品率の向上が可能な積層半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様の積層半導体装置は、第１主面の端部に沿
って設けられた第１のボンディングパッド、及び前記第１主面と相対向する第２主面に設
けられて前記第１のボンディングパッドと電気的接続された外部接続端子を有する第１の
基板と、主面の端部に沿って第２のボンディングパッドが設けられ、且つ前記第１の基板
上に固着された第２の基板、及び前記第２の基板上に前記第２のボンディングパッドを露
出するようにフェイスダウンで載置されて前記第２のボンディングパッドと電気的接続さ
れた半導体チップを有する半導体装置と、前記第１のボンディングパッドと前記第２のボ
ンディングパッドを電気的接続する接続手段とを具備することを特徴とする。
【０００８】
また、本発明の別の態様の積層半導体装置の製造方法は、主面の端部に沿って第２のボ
ンディングパッドが設けられた第２の基板の前記主面に、前記第２のボンディングパッド
を露出するように、半導体チップをフェイスダウンで載置し、且つ前記半導体チップと前
記第２のボンディングパッドを電気的接続して半導体装置を作製する工程と、前記半導体
装置の前記第２のボンディングパッドを用いてバーインテストを行い、前記半導体装置の
良品を選別する工程と、第１主面の端部に沿って設けられた第１のボンディングパッド、
及び前記第１主面と相対向する第２主面に設けられて前記第１のボンディングパッドに電
気的接続された外部接続端子を有する第１の基板の前記第１主面上に前記選別された半導
体装置の前記第２の基板を、前記第１の基板の前記第１のボンディングパッドが露出する
ように載置する工程と、前記半導体装置の第２のボンディングパッドと前記第１の基板の
第１のボンディングパッドとを電気的接続する工程とを有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、機能あるいはメモリ容量当たりの実装面積を低減した上で、積層した
後の良品率の向上が可能な積層半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同
一の構成要素には同一の符号を付す。
【実施例１】
【００１１】
本発明の実施例１に係る積層半導体装置及びその製造方法について、図１乃至図５を参
照しながら説明する。図１は積層半導体装置の構造を模式的に示すもので、図１（ａ）は
その平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿う断面図、図２は積層半導体装置の
第１の基板の構造を模式的に示す平面図、図３は積層半導体装置の構成要素である半導体
装置の構造を模式的に示すもので、図３（ａ）はその斜視図、図３（ｂ）は図３（ａ）の
Ｂ−Ｂ線に沿う断面図、図４は、半導体装置の第２の基板の構造を模式的に示す平面図、
図５は、積層半導体装置を製造する工程を示すフローチャートである。
【００１２】
まず、図１に示すように、本実施例の積層半導体装置１では、第１の基板１１の第１主
面（上面）上に、複数の半導体装置６ａ、６ｂ、６ｃ、６ｄがそれぞれの一端部を図面上
の左側方向にずらして階段状に積層されて固定されている。また、各半導体装置６ａ、６
ｂ、６ｃ、６ｄのボンディングパッド（第２あるいは第３のボンディングパッド）２２ａ
、２２ｂ、２２ｃ、２２ｄが第１の基板１１の上面に設けられたボンディングパッド（第
１のボンディングパッド）１３ａ、１３ｂ、１３ｃ、１３ｄにそれぞれ電気的に接続され
ている。この各ボンディングパッド１３ａ、１３ｂ、１３ｃ、１３ｄは、第１の基板１１
上面の基板配線１８により第２主面（下面）の外部接続端子となるランド１２及び半田ボ
ール１７にそれぞれ電気的に接続されている。そして、半導体装置６やボンディングワイ
ヤ（接続手段）３１等はモールド樹脂３６で覆われている。
【００１３】
第１の基板１１は、図２に示すように、例えば、ガラスエポキシ材の単層基板で形成さ
れて、その上面の右辺側の端部（周縁部）には、右辺に平行に配列された複数列のボンデ
ィングパッド１３と、このボンディングパッド１３に連接して図面左側方向に伸びている
基板配線１８とが配置されている。本明細書では、「列」とは辺に対して平行な方向をい
う。このボンディングパッド１３ａ、１３ｂ、１３ｃ、１３ｄの各列は、右辺と平行に設
けられている。また、このボンディングパッド１３ａ、１３ｂ、１３ｃ、１３ｄの列は、
積層する半導体装置６の数と同数、ここでは、４個の半導体装置６ａ、６ｂ、６ｃ、６ｄ
を積層するために４列設け、その各列のボンディングパッド数は、各半導体装置６ａ、６
ｂ、６ｃ、６ｄのボンディングパッド２２の数と同数設けている。また、このボンディン
グパッド１３は、例えば、下地のＣｕの上にＮｉ／ＡｕあるいはＳｎＡｇメッキが施され
てボンディング性が確保されている。
【００１４】
一方、第１の基板１１の下面には、ランド１２が設けられ、このランド１２は第１の基
板１１の開口１４側面に形成された側面導体１５を介して基板配線１８に電気的に接続さ
れている。このランド１２には、半田ボール１７が固着されている。
【００１５】
半導体装置６は、図３（ａ）に示すように、第２の基板２１上に半導体チップ２３がフ
ェイスダウンで載置され、第２の基板２１と半導体チップ２３との間の空間及び半導体チ
ップ２３の周辺部が粘度の大きな樹脂からなるアンダフィル２７で埋められて気密封止さ
れている。この半導体チップ２３は、図３(ｂ)に示すように、主面に複数個のバンプ電極
２４が形成されている。
【００１６】
この第２の基板２１は、図４に示すように、ポリイミドあるいはガラスエポキシ材等か
ら形成され、その上面には、ボンディングパッド２２、バンプ接続パッド２９及び基板配
線２８がそれぞれ形成されている。このボンディングパッド２２は、第１の基板１１のボ
ンディングパッド１３の間隔に対応した配列間隔でもって、第２の基板２１の一端周辺部
、例えば図面右側周縁部に、右辺と平行に一列に配列されている。
【００１７】
またこのバンプ接続パッド２９は、半導体チップ２３のバンプ電極２４に対応して配列
され、各バンプ接続パッド２９は各ボンディングパッド２２に基板配線２８を介して接続
されている。ボンディングパッド２２及びバンプ接続パッド２９は、例えば、下地のＣｕ
の上にＮｉ／ＡｕあるいはＳｎＡｇメッキが施されてボンディング性が確保されている。
【００１８】
また、半導体チップ２３は、図３に示すように、第２の基板２１のボンディングパッド
２２を露出するように第２の基板２１上にフェイスダウンで載置され、半導体チップ２３
のバンプ電極２４と第２の基板２１のバンプ接続パッド２９表面にメッキされたＳｎＡｇ
（図示略）とを熱圧着することにより固着される。
【００１９】
そして、図１に示すように、最下層の半導体装置（第１の半導体装置）６ａは、第２の
基板２１ａを下側にして第１の基板１１上の所定位置に接着剤を介して固定され、そのボ
ンディングパッド２２ａが第１の基板１１の最も左側の列のボンディングパッド１３ａに
接続されている。下から２番目の半導体装置（第２の半導体装置）６ｂは、最下層の半導
体装置６ａ上に第２の基板２１ｂを下側にし、且つその第２の基板２１ｂの一端部と下側
の半導体チップ２３ａの一端部とを位置合わせして接着剤を介して積層固定され、そのボ
ンディングパッド２２ｂが第１の基板１１の左側から２番目の列のボンディングパッド１
３ｂに接続されている。同様に下から３番目（第３）及び最上層（第４）の半導体装置６
ｃ、６ｄが積層固定され、それらの半導体装置６ｃ、６ｄのボンディングパッド２２ｃ、
２２ｄが第１の基板１１の３番目の列及び最も右側の列のボンディングパッド１３ｃ、１
３ｄにそれぞれ接続されている。
【００２０】
次に、上記構造の積層半導体装置の製造方法を図５を参照して説明する。図５はウェハ
ダイソートから積層半導体装置のバーンインテストまでの工程を示す。まず、ウェハプロ
セスを終えた複数の半導体チップ２３を、ウェハ状態でダイソータに掛けて、主にＤＣ特
性等について良否判定を行い、不良半導体チップにマーキングを付す（ステップＳ１１）
。次に良否判定後のウェハの裏面を研削して、一定の厚さにする（ステップＳ１２）。そ
の後、ウェハをダイシングして半導体チップ２３を個々に分離（個片化）する（ステップ
Ｓ１３）。次に良品の半導体チップ２３の電極パッドに例えばワイヤボンダを使用してＡ
ｕのスタッドバンプを形成し、バンプ電極２４とする（ステップＳ１４）。
【００２１】
その後、この半導体チップ２３を、第２の基板２１の所定位置にフェイスダウン状態に
して載置し、半導体チップ２３のバンプ電極２４と第２の基板２１のバンプ接続パッド２
９とを熱圧着によりバンプボンディングを行い、更に半導体チップ２３と第２の基板２１
との間の空間にアンダフィル２７を充填する（ステップＳ１５）。この段階で、図３に示
すような第２の基板２１の一端部の周辺部にボンディングパッド２２が露出した半導体装
置６ができ上がる。
【００２２】
この半導体装置６の一端部を、バーンインテスト装置（図示略）の、例えば、ソケット
（図示略）に差し込んで、ボンディングパッド２２とソケットの端子との電気的な接続を
確保した状態で、バーンインテストを行い、良品を選別する（ステップＳ１６）。選別さ
れた良品の第１番目の半導体装置６を、その第２の基板２１を第１の基板１１側（下側）
にして第１の基板１１の所定の位置に接着材を介して載置し、この第１番目の半導体装置
６の上に第２番目の半導体装置６を、その第２の基板２１を下側にして接着材を介して載
置し、以下同様にして、所定の数、例えば４個の良品の半導体装置６を積層する（ステッ
プＳ１７）。
【００２３】
ここで、それぞれの半導体装置６は、そのボンディングパッド２２がワイヤボンディン
グできるように、第１の基板１１に平行に階段状にずらして載置される。また、第１の基
板１１は、複数個がシート状に配列された状態にある。
【００２４】
積層された半導体装置６のボンディングパッド２２と第１の基板１１のボンディングパ
ッド１３とは、ボンディングワイヤ３１により接続される（ステップＳ１８）。第１の基
板１１上の半導体装置６、ボンディングワイヤ３１等をモールド樹脂３６により覆い、封
止する（ステップＳ１９）。この段階のシート状の組立体は、個々の積層半導体１を個片
化する予定の位置にモールド樹脂３６の区切りを入れるタイプでもよいし、モールド樹脂
３６の区切りを入れないタイプでもよい。
【００２５】
第１の基板１１上のランド１２に半田ボール１７を設ける（ステップＳ２０）。その後
、リフローにより、半田ボール１７は第１の基板１１上のランド１２に固着される（ステ
ップＳ２１）。
【００２６】
複数個のシート状に配列された積層半導体装置１は、カットあるいはダイシングされ、
個々の積層半導体装置１に個片化される（ステップＳ２２）。積層半導体装置１の製品と
しての、バーンインテストを実施して、最終的に良品である積層半導体装置１を選別する
（ステップＳ２３）。
【００２７】
なお、積層される半導体装置６は、例えば、メモリＬＳＩ、ロジックＬＳＩ、あるいは
、これらを混載したＬＳＩ等からなる同一種類であってもよいし、別種類のＬＳＩであっ
てもよい。
【００２８】
上述した実施例の積層半導体装置によれば、各半導体装置６は、図３に示すように、第
２の基板２１上にフェイスダウンで載置され、第２の基板２１の一端部の周辺部にボンデ
ィングパッド２２が露出した構造を有している。そのため、半導体装置６の一端部を、バ
ーンインテスト装置の、例えば、ソケットに差し込んで、ボンディングパッド２２とソケ
ットの端子との電気的な接続を確保した状態で、バーンインテストを行い、良品を選別す
ることができ、積層半導体装置の歩留まりを向上できる。例えば、個々の半導体チップの
バーンイン良品率を９０％として、４層積層した積層半導体装置の最終的な良品率を計算
すると、従来では、０．９×０．９×０．９×０．９＝０．６６、すなわち６６％となる
。一方、本実施例では、バーンイン良品率１００％に近い半導体チップが積層されるので
、積層半導体装置の良品率はほぼ１００％となる。
【００２９】
また、良品率が向上するために、使用材料あるいは工程時間等の無駄をなくすことがで
きる。例えば、従来の積層半導体装置では約１／３が不良品となるのに対して、本実施例
では、約１／１０の不良品で済み、従来に比べて約２４％、材料あるいは製造時間の無駄
を省くことが可能である。
【００３０】
また、従来の積層半導体装置では、上層の半導体チップは下層に配置した半導体チップ
より小さいことが必須であったが、本実施例では、下層に積層された半導体装置の半導体
チップより大きな半導体チップを上層に配置することが可能である。
【００３１】
また、第２の基板を配置しているため、半導体チップの電極位置とボンディングパッド
との配線を容易に変更できる。すなわち、従来のボンディングワイヤが交差して、電気的
な接続が不可能、あるいは、第２の基板のボンディングパッドの好適な位置への接続が不
可能であったような場合でも、基板配線を変更して配置することにより、所望の位置に電
気的接続を取ることが可能となる。
【実施例２】
【００３２】
本発明の実施例２に係る積層半導体装置について、図６及び図７を参照しながら説明す
る。図６は、積層半導体装置の構造を模式的に示す平面図、図７は、積層半導体装置の構
成要素である半導体装置の構造を模式的に示す斜視図である。上記実施例１の半導体装置
との違いは、半導体装置の第２の基板のボンディングパッドを、第２の基板の連続する２
辺にそれぞれ平行且つ周縁部に配列したことである。そして、この第２の基板とワイヤ接
続する第１の基板のボンディングパッドを、半導体装置のボンディングパッドに対応して
、第１の基板の連続する２辺にそれぞれ平行且つ周縁部に配列したことである。なお、上
記実施例１と同一構成部分には同一の符号を付している。
【００３３】
まず、図６に示すように、本実施例の積層半導体装置２では、第１の基板４１の第１主
面（上面）上に、複数の半導体装置７ａ、７ｂ、７ｃ、７ｄがそれぞれの連続する２つの
端部を図面上の左側及び上側方向にずらして階段状に積層されて固定されている。また、
各半導体装置７ａ、７ｂ、７ｃ、７ｄのボンディングパッド２２ａ、２２ｂ、２２ｃ、２
２ｄが第１の基板４１の上面に設けられたボンディングパッド１３ａ、１３ｂ、１３ｃ、
１３ｄにそれぞれ電気的に接続されている。この各ボンディングパッド１３ａ、１３ｂ、
１３ｃ、１３ｄは、実施例１と同様に、第１の基板４１上面の基板配線１８により第２主
面（下面）の外部接続端子となるランド（図示略）にそれぞれ電気的に接続される。
【００３４】
第１の基板４１は、例えば、ガラスエポキシ材の単層基板で形成されて、その上面の右
辺側及び下辺側の周縁部に格子状（行列形状）に配列されたボンディングパッド１３と、
このボンディングパッド１３に連接して図面左側あるいは上側方向に伸びている基板配線
１８とが配置されている。ただし、図面上の右辺及び下辺の交わる部分、すなわち図面右
下角部のボンディングパッド１３は、基板配線１８の密度が高くなるために、破線で示さ
れた一部を間引きして使用している。逆に、半導体装置７の第２の基板５１のボンディン
グパッド２２は、破線で示された一部が間引きされている。このボンディングパッド１３
ａ、１３ｂ、１３ｃ、１３ｄの各列は、右辺あるいは下辺と平行に設けられている。また
、各辺のボンディングパッド１３ａ、１３ｂ、１３ｃ、１３ｄの列数は積層する半導体装
置７ａ、７ｂ、７ｃ、７ｄの数に対応して設けられ、ここでは、４個の半導体装置７ａ、
７ｂ、７ｃ、７ｄを積層するために右辺側に４列、下辺側に４列設けている。また、各列
のボンディングパッド数は、少なくとも、各半導体装置７ａ、７ｂ、７ｃ、７ｄのボンデ
ィング数設けている。
【００３５】
半導体装置７は、図７に示すように、第２の基板５１上に半導体チップ５３がフェイス
ダウンで載置され、第２の基板５１と半導体チップ５３との間の空間及び半導体チップ５
３の周辺部が粘度の大きなアンダフィル２７で埋められて気密封止されている。
【００３６】
この第２の基板５１は、ポリイミドあるいはガラスエポキシ材等から形成され、その上
面には、ボンディングパッド２２、バンプ接続パッド（図示略）及び基板配線２８がそれ
ぞれ形成されている。このボンディングパッド２２は、第１の基板５１のボンディングパ
ッド１３の間隔に対応した配列間隔でもって、第２の基板５１の連続する２つの端部の周
辺部、例えば図面右側及び下側周縁部に、右辺あるいは下辺と平行に一列に配列されてい
る。
【００３７】
また、半導体チップ５３は、図７に示すように、第２の基板５１の右辺側のボンディン
グパッド２２及び下辺側のボンディングパッド２２を露出するように第２の基板５１上に
フェイスダウンで載置され、半導体チップ５３のバンプ電極（図示略）と第２の基板５１
のバンプ接続パッド（図示略）表面にメッキされたＳｎＡｇ（図示略）とを熱圧着するこ
とにより固着される。
【００３８】
そして、図６に示すように、最下層の半導体装置（第１の半導体装置）７ａは、第２の
基板５１ａを第１の基板４１側にして第１の基板４１上の所定位置に接着剤を介して固定
され、その右側周縁部のボンディングパッド２２ａが第１の基板４１の右側周縁部の最も
左側の列のボンディングパッド１３ａに接続され、また、下側周縁部のボンディングパッ
ド２２ａが第１の基板４１の下側周縁部の最も上側の列のボンディングパッド１３ａに接
続されている。
【００３９】
第１の基板４１側から２番目の半導体装置（第２の半導体装置）７ｂは、最下層の半導
体装置７ａ上に第２の基板５１ｂを第１の基板４１側にし、且つその第２の基板５１ｂの
右側及び下側の一端部と下層側の半導体チップ５３の同端部とを位置合わせして接着剤を
介して積層固定され、そのボンディングパッド２２ｂが左側あるいは上側から２番目の列
のボンディングパッド１３ｂに接続されている。同様に第１の基板４１側から３番目（第
３）及び最上層（第４）の半導体装置７ｃ、７ｄが積層固定され、それらの半導体装置７
ｃ、７ｄのボンディングパッド２２ｃ、２２ｄが左側あるいは上側から３番目の列及び最
も外側の列のボンディングパッド１３ｃ、１３ｄにそれぞれ接続されている。
【００４０】
次に、積層半導体装置２を製造する工程は、図５のステップＳ１７において、第１の基
板４１及び半導体装置７の第２の基板５１のボンディングパッド２２を、ワイヤボンディ
ングできるように、図面左側及び上側方向に、第１の基板４１に平行に階段状にずらして
配置することが実施例１とは異なる。その他の工程では、ボンディングパッド１３、２２
が、第１あるいは第２の基板４１、５１の連続する２つの端部の周縁部に配列されている
ことを考慮した変更が必要である以外は、実施例１の工程と同様である。
【００４１】
上述した実施例の積層半導体装置によれば、各半導体装置７は、図７に示すように、第
２の基板５１上にフェイスダウンで載置され、第２の基板５１の連続する２辺の端部の周
辺部にボンディングパッド２２が露出した構造を有している。そのため、半導体装置７の
これらの端部をバーンインテスト装置（図示略）の、例えば、ソケット（図示略）に差し
込んで、ボンディングパッド２２とソケットの端子との電気的な接続を確保した状態で、
バーンインテストを行い、良品を選別することができ、積層半導体装置の良品率を高く維
持できる。
【００４２】
また、第１及び第２の基板４１、５１上にボンディングパッド１３、２２を連続する２
辺の端部の周辺部に平行に配列することにより、より多くのボンディングパッド１３、２
２を形成することが可能となり、その結果、より多くの外部接続端子が必要な積層半導体
装置に適用することが可能である。
【００４３】
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲
内で種々変形して実施することができる。
【００４４】
例えば、上記実施例においては、第１の基板に複数個の半導体装置を積層する場合の例
を説明したが、積層する半導体装置は１個でも良い。
【００４５】
また、上記実施例では、半導体装置の第２の基板の１つのボンディングパッドに対して
、積層半導体装置の第１の基板の１つのボンディングパッドが対応して、接続されるよう
に図示したが、この例にこだわる必要はなく、例えば、第２の基板の複数本のボンディン
グパッドと第１の基板の１つのボンディングパッドとを接続しても差し支えない。また、
両基板において、接続に使用しないボンディングパッドがあることは差し支えない。
【００４６】
ステップＳ１３で、半導体チップの個片化を行い、ステップＳ１４で、個片化した半導
体チップにスタッドバンプを形成する例を示したが、工程の順序を入れ替えて、ウェハ上
の半導体チップにスタッドバンプを形成した後、半導体チップの個片化を実行してもよい
。
【００４７】
また、半導体チップの第２の基板への接続は、Ａｕのスタッドバンプを使用する例で説
明したが、他の種類のバンプ、例えば、メッキにより作製したＡｕバンプ、ＳｎＰｂ半田
バンプ、ＰｄフリーのＳｎ系半田バンプ等を使用して接続することは可能である。また、
バンプに半田、導電ペースト、あるいは異方性導電樹脂等を介在させた接続法を採用する
ことも可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１に係る積層半導体装置の構造を模式的に示す平面図及び断面図。
【図２】本発明の実施例１に係る積層半導体装置の第１の基板の構造を模式的に示す平面図。
【図３】本発明の実施例１に係る半導体装置の構造を模式的に示す斜視図及び断面図。
【図４】本発明の実施例１に係る半導体装置の第２の基板の構造を模式的に示す平面図。
【図５】本発明の実施例１に係る積層半導体装置を製造する工程を示すフローチャート。
【図６】本発明の実施例２に係る積層半導体装置の構造を模式的に示す平面図。
【図７】本発明の実施例２に係る半導体装置の構造を模式的に示す斜視図。
【図８】従来の積層半導体装置の構造を模式的に示す断面図。
【符号の説明】
【００４９】
１、２、１０１  積層半導体装置
６、６ａ、６ｂ、６ｃ、６ｄ、７、７ａ、７ｂ、７ｃ、７ｄ  半導体装置
１１、４１  第１の基板
１２、１１２  ランド
１３、１３ａ、１３ｂ、１３ｃ、１３ｄ、２２、２２ａ、２２ｂ、２２ｃ、２２ｄ、１１
３、１２２  ボンディングパッド
１４、１１４  開口
１５、１１５  側面導体
１６、１１６  ソルダレジスト
１７、１１７  半田ボール
１８、２８、１１８  基板配線
２１、２１ａ、２１ｂ、２１ｃ、２１ｄ、５１、５１ａ、５１ｂ、５１ｃ、５１ｄ  第２
の基板
２３、２３ａ、２３ｂ、２３ｃ、２３ｄ、５３、１２３、１２４  半導体チップ
２４  バンプ電極
２７  アンダフィル
２９  バンプ接続パッド
３１、１３１  ボンディングワイヤ
３６、１３６  モールド樹脂
１２７  接着剤
１１１  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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