(57)【要約】【課題】  良好な冷却特性と高速動作特性を備えた半導体コンポーネントを提供する。【解決手段】  ＮＭＯＳＦＥＴ10やＰＭＯＳＦＥＴ11などの半導体デバイスを形成した素子基板５と、該素子基板に貼り合わされた開口部を有する支持基板９と、該支持基板の開口部に前記素子基板と接するように嵌合された絶縁性熱導体からなる冷却基板50と、該冷却基板に貼り合わされたペルチエ素子60などの冷却素子とで半導体コンポーネントを構成する。【選択図】        図７
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【特許請求の範囲】
【請求項１】
半導体集積回路含む素子基板と、該素子基板に貼り合わされた開口部を有する支持基板と、該支持基板の開口部に前記素子基板と接するように嵌合された絶縁性熱導体と、該絶縁性熱導体に貼り合わされた冷却素子とからなることを特徴とする半導体コンポーネント。
【請求項２】
前記素子基板は、単結晶シリコンからなり、前記支持基板と対向する面に絶縁膜が形成されていることを特徴とする請求項１に係る半導体コンポーネント。
【請求項３】
前記絶縁膜は、前記単結晶シリコン素子基板の熱酸化により形成されたシリコン酸化膜であることを特徴とする請求項２に係る半導体コンポーネント。
【請求項４】
前記素子基板の厚さの最大値は、半導体集積回路を構成する半導体デバイスの活性領域の厚さの２倍以下であることを特徴とする請求項１〜３のいずれか１項に係る半導体コンポーネント。
【請求項５】
前記素子基板の厚さの最小値は、半導体集積回路を構成する半導体デバイスのソース・ドレインの拡散層深さであることを特徴とする請求項１〜４のいずれか１項に係る半導体コンポーネント。
【請求項６】
半導体集積回路を含み該半導体集積回路を構成する半導体デバイスの活性領域の２倍以下に薄膜化された素子基板と、該素子基板に接するように貼り合わされた絶縁性熱導体と、該絶縁性熱導体に貼り合わされた冷却素子とからなることを特徴とする半導体コンポーネント。
【請求項７】
前記素子基板は、単結晶シリコンで形成されていることを特徴とする請求項６に係る  半導体コンポーネント。
【請求項８】
前記支持基板は、単結晶シリコンで形成されていることを特徴とする請求項１〜５のいずれか１項に係る半導体コンポーネント。
【請求項９】
前記絶縁性熱導体は、ダイヤモンド，ＡｌＮ，β−Ｓi3Ｎ4 ，β−ＳｉＣ，ｃ−ＢＮ，あるいはＢｅＯのいずれかで構成されていることを特徴とする請求項１〜８のいずれか１項に係る半導体コンポーネント。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路を備えた半導体コンポーネントに関し、特に固体部材により半導体集積回路を冷却するようにした半導体コンポーネントに関する。
【背景技術】
【０００２】
半導体チップの冷却に関する従来の構成例としては、特開平１１−２８９５０２号公報には、次のような構成のものが開示されている。図９は、上記公報開示の半導体チップ構造を示す断面図である。図９に示す従来例では、ダイヤモンド熱導体202 がトランジスタ204 に隣接して集積化され、トランジスタ204 からの過度な熱を除去する構造200 となっている。トランジスタ204 の他には、ダイオード、コンデンサ、抵抗などの他の半導体素子も考慮され得る。金属層206 がダイヤモンド熱導体202 と一緒に使用され、熱をＣ４バッド208 を通じて、モジュール（図示せず）に伝導するようになっている。金属層206 は、トランジスタ204 を電気的に接続するための、タングステン又はその合金からなるコンタクト及び相互接続を含んでいる。金属層206 は、例えば銅又はその合金、或いはアルミニウム又はその合金などの、高伝導率の金属を含むように形成できる。これらの金属は、トランジスタ204 からの熱流を更に増加させる。
【０００３】
また熱導体202 は、熱を活性素子領域に沿って横方向に伝導し、埋め込み酸化物層（ＢＯＸ）212 の下側の基板210 内にも、垂直方向に伝導する。ＢＯＸ層212 のエッチングは、等方性エッチング又は異方性エッチングにより実行される。例えば、反応性イオン・エッチング（ＲＩＥ）による異方性エッチングの結果、熱導体202 はトランジスタ204 の下側の領域に侵入しない。ここでダイヤモンド熱導体202 が基板210 上に直接付着されることが重要である。なお、図９において、214 は複合冷却構造、222 は金属又は酸化物、230 はソース、232 はドレイン、234 はゲート酸化物、238 はゲート、240 は接合、242 は相互接続、244 は酸化物層、246 は追加酸化物層、248 は相互接続を示している。
【特許文献１】特開平１１−２８９５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記公報開示の従来例においては、半導体デバイスに接触する形でダイヤモンドよりなる熱導体を半導体ウェハ内に形成する必要があり、高度且つ特殊な製造方法が必要となり、また熱導体と半導体との界面特性など、長期信頼性を含めた総合的な素子特性に対しては未知な部分が多い。
【０００５】
本発明は、上記従来例の問題点を解消するためになされたもので、良好なる冷却特性を具備し、且つ自由自在な高精度加工制御性及び安定した製造方法を適用できる半導体コンポーネントを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、請求項１に係る発明は、半導体集積回路含む素子基板と、該素子基板に貼り合わされた開口部を有する支持基板と、該支持基板の開口部に前記素子基板と接するように嵌合された絶縁性熱導体と、該絶縁性熱導体に貼り合わされた冷却素子とで半導体コンポーネントを構成するものである。
【０００７】
請求項２に係る発明は、請求項１に係る半導体コンポーネントにおいて、前記素子基板は、単結晶シリコンからなり、前記支持基板と対向する面に絶縁膜が形成されていることを特徴とするものである。
【０００８】
請求項３に係る発明は、請求項２に係る半導体コンポーネントにおいて、前記絶縁膜は、前記単結晶シリコン素子基板の熱酸化により形成されたシリコン酸化膜であることを特徴とするものである。
【０００９】
請求項４に係る発明は、請求項１〜３のいずれか１項に係る半導体コンポーネントにおいて、前記素子基板の厚さの最大値は、半導体集積回路を構成する半導体デバイスの活性領域の厚さの２倍以下であることを特徴とするものである。
【００１０】
請求項５に係る発明は、請求項１〜４のいずれか１項に係る半導体コンポーネントにおいて、前記素子基板の厚さの最小値は、半導体集積回路を構成する半導体デバイスのソース・ドレインの拡散層深さであることを特徴とするものである。
【００１１】
請求項６に係る発明は、半導体集積回路を含み該半導体集積回路を構成する半導体デバイスの活性領域の２倍以下に薄膜化された素子基板と、該素子基板に接するように貼り合わされた絶縁性熱導体と、該絶縁性熱導体に貼り合わされた冷却素子とで半導体コンポーネントを構成するものである。
【００１２】
請求項７に係る発明は、請求項６に係る半導体コンポーネントにおいて、前記素子基板は、単結晶シリコンで形成されていることを特徴とするものである。
【００１３】
請求項８に係る発明は、請求項１〜５のいずれか１項に係る半導体コンポーネントにおいて、前記支持基板は、単結晶シリコンで形成されていることを特徴とするものである。
【００１４】
請求項９に係る発明は、請求項１〜８のいずれか１項に係る半導体コンポーネントにおいて、前記絶縁性熱導体は、ダイヤモンド，ＡｌＮ，β−Ｓi3Ｎ4 ，β−ＳｉＣ，ｃ−ＢＮ，あるいはＢｅＯのいずれかで構成されていることを特徴とするものである。
【発明の効果】
【００１５】
請求項１に係る半導体コンポーネントのように構成することにより、素子基板直下に存在し、ペルチエ素子などの冷却素子で冷却された絶縁性熱導体により効率的に素子基板は冷却される。また、素子基板と冷却素子の間には絶縁性熱伝導体が介在するため、素子寄生容量が小さくなり、素子の高速動作が実現される。更に素子基板に隣接して支持基板が存在するため、素子基板は変形を受けることなく、良好な平面性を保ったまま、半導体コンポーネントを構成することができる。また請求項２及び３に係る半導体コンポーネントのように構成することにより、素子基板と絶縁膜の界面が、界面準位が少ないシリコン／熱シリコン酸化膜構成となるため、素子基板中に作成された半導体集積回路を構成する半導体デバイスの安定的な動作が実現可能になる。また請求項４に係る半導体コンポーネントのように構成することにより、素子基板の厚さが薄くなるため、素子基板の冷却効率が向上する。また請求項５に係る半導体コンポーネントのように構成することにより、素子基板の厚さが極限まで薄くなるため、素子基板の冷却効率が更に向上する。また請求項６に係る半導体コンポーネントのように構成することにより、コンポーネント全体が独立した素子基板と熱導体及び冷却素子により実現できるため、多様な冷却機能を有する半導体コンポーネントが実現できる。また請求項７に係る半導体コンポーネントのように構成することにより、周知の半導体技術により半導体集積回路を容易に形成できると共に、安定した動作が可能となる。また請求項８に係る半導体コンポーネントのように構成することにより、支持基板は、周知の半導体・マイクロマシン製法により作成可能となり、高精度で歩留まりのよい支持基板が実現できる。また請求項９に係る半導体コンポーネントのように構成することにより、特に熱伝達効率のよい絶縁体を用いるため、素子基板の冷却効率を増大させることができる。
【発明を実施するための最良の形態】
【００１６】
次に、発明を実施するための最良の形態について説明する。
【実施例１】
【００１７】
本実施例は、冷却媒体が主に固体部材である場合に対応する。図１は、半導体デバイスを形成する素子基板５の断面図であり、ここでは素子基板の材料をシリコンを例にとって説明する。図１に示すように、単結晶シリコン基板１の表面に、100nm 程度の厚さのシリコン熱酸化膜２を形成した後、低圧化学気相堆積（ＬＰＣＶＤ）法などにより100nm 前後のシリコン窒化膜（ＳｉＮ膜）３を形成し、最後にＬＰＣＶＤ法などを用いて数百nmのシリコン酸化膜４を堆積して素子基板５を形成する。
【００１８】
なお、ここではシリコン基板１の表面にはシリコン熱酸化膜２からなる絶縁膜を形成しているが、これに限定されず、他の酸化膜あるいは窒化膜などの絶縁膜でもよい。しかし、シリコン熱酸化膜を形成した場合は、シリコン基板１と絶縁膜の界面が、界面準位が少ないシリコン／熱シリコン酸化膜構成となり、素子基板５中に作成された半導体デバイスの安定的な動作が実現可能となるため、絶縁膜としてはシリコン基板１の熱酸化により形成されるシリコン熱酸化膜２が好ましい。
【００１９】
次に、図２に示すように、単結晶シリコン基板６を熱酸化法により表裏面を１μｍ程度酸化し、シリコン酸化膜７及び８を形成して支持基板９を形成する。そして、図２に示すように、支持基板９上に、支持基板９のシリコン酸化膜７と素子基板５のシリコン酸化膜４が接する形態で、素子基板５を溶融接合法などにより接合する。支持基板９と素子基板５を接合したのち、図３に示すように、素子基板５のシリコン基板１を、所望の厚さまでポリッシング工程やＣＭＰ法（Chemical Mechanical Polish法）などで、薄膜研磨する。
【００２０】
図４は、図３に示した工程終了後、周知の半導体製法技術により、素子基板５のシリコン基板１内に半導体デバイスを形成した態様を示す断面図である。ここでは半導体デバイスとしてＣＭＯＳＦＥＴを例示している。10はＮＭＯＳＦＥＴであり、ソース拡散層をＮＳで、ドレイン拡散層をＮＤで示しており、また両拡散層の間の表面には、ゲート電極とゲート絶縁膜よりなるゲート部が設けられている。また、ＮＭＯＳＦＥＴはＰウェル20中に形成されている。一方、11はＰＭＯＳＦＥＴであり、ソース拡散層をＰＳで、ドレイン拡散層をＰＤで示しており、また両拡散層の間の表面には、ゲート電極とゲート絶縁膜よりなるゲート部が設けられている。また、ＰＭＯＳＦＥＴはＮウェル30中に形成されている。ＰＭＯＳＦＥＴ11とＮＭＯＳＦＥＴ10によりＣＭＯＳＦＥＴが構成される。
【００２１】
以上のようにＭＯＳＦＥＴを形成した場合、シリコン基板１の厚さの最大値は、ＭＯＳＦＥＴの最も厚い領域となるウェル20又は30の深さを概略値とするとよい。以下、ＭＯＳＦＥＴのウェルのように、最も厚い部分を含めたデバイス領域を活性領域と呼ぶことにする。研磨の精度を考慮しても、活性領域厚さの倍以下が、素子冷却効率の観点から望ましい。つまり、ウェル、すなわち活性領域より深いシリコン基板部は、ＭＯＳＦＥＴの素子の動作には不要な領域であり、この不要な領域を除去することで、ＮＭＯＳＦＥＴ10やＰＭＯＳＦＥＴ11のデバイスは、後述する冷却素子に最も近接するため、冷却効率が高くなる。
【００２２】
一方、ＭＯＳＦＥＴを形成した場合、シリコン基板１の厚さの最小値は、ソース、ドレイン拡散層の深さで定義するとよい。例えば、ＭＯＳＦＥＴの一種として、チャネル層が完全に空乏化して使用するＦully  Ｄepleted ＭＯＳが存在する。このデバイスの場合、ソース、ドレインの拡散層容量を最小化し、デバイスの高速動作を実現する観点から、ソース・ドレイン拡散層の下部のシリコン領域を除去する方が特に望ましい。
【００２３】
また、素子基板５のシリコン基板１にバイポーラ素子を形成する場合は、まずシリコン基板１にベリッドレイヤ（埋め込み拡散層）をアンチモンや砒素の拡散で形成し、その後にシリコン基板１の上方にエピタキシャル法を用いて単結晶シリコン層を形成し、そこにバイポーラデバイスを形成する。つまり、バイポーラデバイスでは、埋め込み層までがその活性領域となる。すなわち、バイポーラデバイスを形成する場合では、シリコン基板１の厚さは、埋め込み拡散層の深さである数μｍと設定すればよい。残りのエミッタ・ベース・コレクタといったデバイス部分は、エピタキシャル層の中に形成される。研磨の精度を考慮しても活性領域厚さの倍以下が、素子冷却効率の観点から望ましい。なお、バイポーラ素子の場合は、ベリッドレイヤまでの深さが必要最小限の厚さとなり、すなわち必要最小の厚さと最大の厚さは一致することとなる。
【００２４】
纏めると、ＭＯＳＦＥＴの場合は、ウェル拡散層がシリコン基板１の最大厚さ、バイポーラ素子の場合は埋め込み拡散層がシリコン基板１の最大厚さとなる。研磨の精度を考慮しても、活性領域厚さの倍以下の厚さをシリコン基板１の最大値とすればよい。
【００２５】
Ｂi-ＣＭＯＳ（Bipolar ＣＭＯＳ）のように、バイポーラ素子とＣＭＯＳ素子が混在する場合は、その各々の活性領域の深い方の厚さを選択すればよい。一方、ＣＣＤのように拡散層下の空乏層をデバイスの動作領域とする種類のデバイスでは、空乏層の拡がりまでを含めた領域が活性領域となるが、拡散層と空乏層の厚さを足した値を、シリコン基板１の厚さの最大値とすればよい。同じく研磨の精度を考慮しても活性領域厚さの倍以下が、素子冷却効率の観点から望ましい。なお、ここでは素子基板に半導体デバイスを形成したものを示したが、半導体デバイスを含む集積回路を形成してもよいことは勿論である。
【００２６】
次に、図５に示すように、支持基板９の裏面の酸化膜８上に形成したレジスト40をマスクとして、支持基板９の裏面の酸化膜８を部分的に除去し、次にＴＭＡＨなどの溶液を用いた異方性シリコンウェットエッチング法や、ＤＲＩＥ（Deep Reactive Ion Etching ）法を用いて、支持基板９の表面の酸化膜７が露出するまで、シリコン基板６を除去し、支持基板９に開口部を形成する。上記シリコンエッチング法は、いずれもシリコン基板１とシリコン酸化膜７との選択比が高いため、Ｓi ／ＳｉＯ2 界面で精度よくシリコンエッチングを止められる。次に、ＨＦ（フッ化水素酸）のウェットエッチング法やＣＦ４系のガスを用いたドライエッチング法などで、素子基板５の裏面のＳｉＮ膜３が露出するまで、支持基板９のシリコン酸化膜７及び素子基板５のシリコン酸化膜４を除去する。ここで、支持基板９のシリコン基板６の残る部分６ａは、半導体デバイスが形成される素子基板５のシリコン基板１の機械的な強度保持部としての機能を果たす。
【００２７】
この状態で完成された半導体コンポーネントとして、素子基板５の裏面へ、冷却された空気などを送風することによる空冷法により、素子基板５を冷却する方法もある。かかる場合は、素子基板５の裏面は薄い絶縁膜（シリコン熱酸化膜３及びシリコン窒化膜４）の下が空気層となるため、理想的な低誘電率化が図れ、シリコン基板１に形成された半導体デバイスの高速動作が可能となる。
【００２８】
本実施例は、冷却媒体を固体部材とする場合のものなので、次に続いて冷却構造に関する説明を行う。図６に示すように、冷却基板（絶縁性熱導体）50は、熱伝導率の良好な絶縁材を、図５において支持基板９のエッチング除去した部分（開口部）と嵌合する形状に形成し、その冷却基板50を冷却素子、例えばペルチエ素子60上に配置する。
【００２９】
冷却基板50を構成する絶縁材料の候補としては、ダイヤモンド（熱伝導率が約2000Ｗ／ｍ℃），ＡｌＮ（ 200Ｗ／ｍ℃），β−Ｓi3Ｎ4 （ 155Ｗ／ｍ℃），β−ＳｉＣ（ 490Ｗ／ｍ℃），ｃ−ＢＮ（ 710Ｗ／ｍ℃）、あるいはＢｅＯなどが挙げられ、これらはＡｌ（ 209Ｗ／ｍ℃）、Ａｕ（ 312Ｗ／ｍ℃）、Ａｇ（ 418Ｗ／ｍ℃）などの金属材料と比べても遜色ない値、或いは凌駕する熱伝導率を有する。ペルチエ素子60は、Ｂi2Ｓb2Ｔe3などの半導体材料より作られる構成のものであり、直接素子基板５と接触すると大きな寄生容量を生じさせるため、熱伝導率の高い絶縁体からなる冷却基板50を介在させて、寄生容量の低減を図っている。
【００３０】
最後に図７に示すように、図５に示した素子基板５と開口部をもつ支持基板９の接合部材に、図６に示した絶縁性熱導体（冷却基板50）と冷却素子（ペルチエ素子60）を嵌合して接合し、半導体コンポーネントが完成する。嵌合の際には、シリコングリスなどの熱グリース70で両者の隙間を埋めて、熱伝導特性を改善する。また嵌合部の外周をシリコンゴムなどで覆い、水分の進入を防止してもよい。この場合には、機械的強度に優れた冷却構造を有する半導体コンポーネントが構成可能となる。
【００３１】
また、本実施例の変形例として、半導体デバイスあるいは集積回路を別途素子基板に形成した後、該素子基板の裏面を研磨し、上記実施例で説明したように、半導体デバイスの活性領域の２倍以下の厚さまで薄膜化したのち、絶縁性熱導体及び冷却素子に貼り合わせて半導体コンポーネントを構成することも可能である。かかる変形例の断面構造を図８に示す。図８に示す変形例では、薄膜素子基板５が、絶縁性熱導体（冷却基板）50を介してペルチエ素子60（Ｂi2Ｓb2Ｔe3などよりなる）と貼り合わされている。なお、絶縁性熱導体50と素子基板５の界面は、熱伝達性を向上させるため、サンドブラストなどにより素子基板５の裏面の表面積を増加させうる構造とし、その素子基板５の裏面を熱グリースを介在させて絶縁性熱導体50と貼り合わせる手法も有効である。このような場合には、簡単な構成で素子基板を冷却することが可能となる。
【００３２】
本実施例及び変形例においては、冷却素子と半導体デバイスを形成する素子基板との間には厚い絶縁性熱導体が存在するため、冷却素子と素子基板間には小さな結合容量しか存在せず、デバイス動作の高速化が実現できる。更に、素子基板の厚さを必要最小限に設定したため、冷却効率の最大化を図ることができる。また、半導体或いはマイクロマシンで用いられる標準的な加工法で実施例に係る半導体コンポーネントが作成可能であり、長期信頼性を含めた総合的な素子特性に対しても保証可能な工程となっている。
【００３３】
上記実施例では、素子基板は、表面にシリコン熱酸化膜、シリコン窒化膜及びシリコン酸化膜を形成した単結晶シリコン基板からなる一層構成のものを示したが、素子基板は一層構成に限られるものではなく、薄膜化された複数層の半導体基板で構成することができ、支持基板ないしは冷却基板上に複数層重ね合わされて積層形成された形態で構成されたものでもよいことは言うまでもない。
【００３４】
以上のように、本発明においては、冷却素子或いは支持基板は、半導体集積回路を形成する素子基板と、厚い絶縁体を介して接するため、その結合容量の大幅な低減が可能であり、半導体集積回路を構成する半導体デバイスの動作速度の高速化が実現できる。更に、素子基板は必要最小限に薄膜化したため、冷却効率が大幅に向上するという優れた効果も有する。また、冷却部分の加工精度や柔軟性も優れ、なお且つ半導体／マイクロマシンの標準工程で半導体コンポーネントが作成可能なため、完成した半導体コンポーネントの動作も長期的にみても充分保証できるという優れた効果を有する。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る半導体コンポーネントの実施例における素子基板の構成を示す断面図である。
【図２】図１に示した素子基板を支持基板に接合する態様を示す図である。
【図３】素子基板と支持基板とを接合した後、素子基板を研磨した態様を示す図である。
【図４】図３に示した接合した素子基板に半導体デバイスを形成した態様を示す断面図である。
【図５】図４に示した接合体の支持基板に開口部を形成した態様を示す図である。
【図６】冷却基板とペルチエ素子とを接合した態様を示す図である。
【図７】図５に示した支持基板の開口部に図６に示した冷却基板を嵌合し、半導体コンポーネントを構成した態様を示す断面図である。
【図８】図７に示した実施例の変形例を示す断面図である。
【図９】従来の冷却構造をもつ半導体チップの構成例を示す断面図である。
【符号の説明】
【００３６】
１  単結晶シリコン基板
２  シリコン熱酸化膜
３  シリコン窒化膜
４  シリコン酸化膜
５  素子基板
６  単結晶シリコン基板
７，８  シリコン酸化膜
９  支持基板
10  ＮＭＯＳＦＥＴ
11  ＰＭＯＳＦＥＴ
40  レジスト
50  冷却基板
60  ペルチエ素子
70  熱グリース
【図１】
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【図２】
2005056967.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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