(57)【要約】【課題】  １層目の電極と、平板状の２層目の電極を有するバイポーラトランジスタは、ワイヤボンドの固着位置の制限が少なく組み立て時の汎用性が高まる。また、２層目のベース電極６とエミッタ電極は、それぞれの矩形の１辺で隣り合うのみであるので、マスクの合わせずれや、所望のレジストパターンを得るための離間距離はこの部分のみを考慮すればよい。しかし、外部端子の配置によってはエミッタ抵抗の低減やチップの薄型化が進まない問題があった。【解決手段】  １層目のベース電極をはしご状のパターンとし、その間に並行に１層目のエミッタ電極を配置する。また２層目の電極層は平板状とし、１層目の並行なエミッタ電極およびベース電極を２層目の電極が隣接する辺と並行に配置する。これにより一層目のベース電極がはしご状に束ねられた端部付近の第２電極にワイヤボンドを固着してもエミッタ抵抗を低減でき、チップの薄型化に寄与できる。【選択図】    図１
2005285912.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ領域となる一導電型半導体基板と、
前記基板上に設けられた逆導電型のベース領域と、
前記ベース領域表面に格子状に設けられた一導電型のエミッタ領域と、
前記ベース領域とコンタクトする第１ベース電極と、
前記エミッタ領域とコンタクトする第１エミッタ電極と、
前記第１ベース電極および前記第１エミッタ電極上に絶縁膜を介して設けられ前記第１ベース電極と接続する１つの平板状の第２ベース電極と、
前記第１ベース電極および前記第１エミッタ電極上に前記絶縁膜を介して設けられ前記第１エミッタ電極と接続する１つの平板状の第２エミッタ電極とを具備し、
前記第２エミッタ電極下方の第１ベース電極および第１エミッタ電極は並行に複数配置され、該複数の第１ベース電極は端部で束ねられて前記第２ベース電極に接続することを特徴とする半導体装置。
【請求項２】
前記第１ベース電極が束ねられる端部付近の第２ベース電極および第２エミッタ電極に、外部端子との接続手段が固着されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板にコレクタ領域とベース領域とエミッタ領域を設け、前記ベース領域にコンタクトする第１ベース電極と前記エミッタ領域にコンタクトする第１エミッタ電極と、前記第１ベース電極および第１エミッタ電極上に絶縁膜を介して設けられた第２ベース電極および第２エミッタ電極とを有する半導体チップと、
前記半導体チップの１つの辺に沿って配置されたベース端子およびエミッタ端子と、
前記ベース端子と前記第２ベース電極および前記エミッタ端子と第２エミッタ電極とをそれぞれ接続する接続手段とを具備し、
前記第２エミッタ電極下方の前記第１ベース電極および第１エミッタ電極は前記１つの辺に垂直に配置されることを特徴とする半導体装置。
【請求項４】
前記第２エミッタ電極下方の第１ベース電極および第１エミッタ電極は並行に複数配置され、該複数の第１ベース電極は端部で束ねられて前記第２ベース電極に接続することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記接続手段は、前記１つの辺に沿った前記半導体チップの端部付近に固着されることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記第２エミッタ電極下方の前記第１エミッタ電極は、前記第２エミッタ電極と前記第２ベース電極とが隣接する辺と並行に配置されることを特徴とする請求項１または請求項３に記載の半導体装置。
【請求項７】
前記第２エミッタ電極は前記第２ベース電極より大きいことを特徴とする請求項１または請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特にエミッタ抵抗の低減を図る半導体装置に関する。
【背景技術】
【０００２】
図４を参照して従来の半導体装置を、ｎｐｎ型トランジスタを例に説明する。
【０００３】
図４（Ａ）は半導体素子１００の全体の概要図であり、図４（Ｂ）は、１層目の電極構造の平面図であり、図４（Ｃ）は図４（Ｂ）のＣ−Ｃ線断面図である。
【０００４】
ｎ＋型シリコン半導体基板５１上に、例えばｎ型エピタキシャル層を積層するなどしてコレクタ領域５２を設ける。コレクタ領域５２表面にはｐ型不純物領域であるベース領域５３を設け、ベース領域５３表面には格子状にｎ＋型不純物を拡散して、エミッタ領域５４が形成される。これによりベース領域５３は島状に分離され、エミッタ領域５４と交互に配置される。尚、島状に分離されているのは表面的な構造であり、エミッタ領域５４より深く形成されるベース領域５３は、深い領域で１つの連続した領域となっている。
【０００５】
このように島状に分割されたベース領域とその周辺のエミッタ領域で形成されるトランジスタを、以下セルと称し、多数のセルが配置された領域を動作領域５８と称する。
【０００６】
ベース領域５３およびエミッタ領域５４に接続するベース電極およびエミッタ電極はそれぞれ２層構造となっている。
【０００７】
１層目となる第１ベース電極５６は、島状または短冊状に設けられ、第１絶縁膜２５に設けた第１ベースコンタクトホールＢＣ１を介してベース領域５３とコンタクトする。第１エミッタ電極５７は、格子状に設けられ、第１絶縁膜２５に設けた第１エミッタコンタクトホールＥＣ１を介してエミッタ領域５４とコンタクトする。
【０００８】
これら第１のベース電極５６およびエミッタ電極５７上に、２層目となる第２ベース電極６６および第２エミッタ電極６７が設けられ、第２絶縁膜２６に設けた第２ベースコンタクトホール（ここでは不図示）、第２エミッタコンタクトホールＥＣ２（ここでは不図示）を介して接続する。
【０００９】
第２ベース電極６６は、すべての島状の第１ベース電極５６と短冊状の第１ベース電極５６の一部上に設けられてこれらとコンタクトする。第２エミッタ電極６７は短冊状の第１ベース電極５６上方に設けられ、第１エミッタ電極５７とコンタクトする。
【００１０】
このように、第２ベース電極６６および第２エミッタ電極６７を第１層目の電極を平板状に覆う形状とし、これらの２層目の電極にワイヤボンドすることで、ワイヤボンドが可能な領域を拡大することができ、組み立て時の汎用性が高まる。また、第２ベース電極６６と第２エミッタ電極６７は、それぞれの矩形の１辺で隣り合うのみであるので、マスクの合わせずれや、所望のレジストパターンを得るための離間距離はこの部分のみを考慮すればよい（例えば特許文献１参照。）。
【特許文献１】特開２０００−４０７０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図５には、上記の半導体チップ１００を実装する場合を示す。
【００１２】
組み立て工程において、例えば図５の如く、チップの１つの辺（図ではチップの下辺となる辺）側にベースおよびエミッタの両端子を配置する場合がある。このような場合には、１つのチップ辺に沿って並んだ外部端子（例えばリード）２００と、第２エミッタ電極６７および第２ベース電極６６とを接続するので、平板状の電極構造であれば図のごとくボンディングワイヤ１５０により接続できる。
【００１３】
ここで、バイポーラトランジスタの特性向上のためにはエミッタ抵抗の低減が望ましい。このため例えば第２エミッタ電極６７の面積を大きく確保したり、ボンディングワイヤをなるべく短くするなどの工夫がなされる。
【００１４】
また、特に、パッケージの薄型化に伴い、ボンディングワイヤのループを低くする要望がある。このとき低いループがチップ端部に接触しないように、ワイヤボンド位置を図の如くチップの端部付近にする場合がある。
【００１５】
しかし、電流経路となる部分は第１エミッタ電極５７と第２エミッタ電極６７の２層部分と第２エミッタ電極６７だけの１層部分があり、ワイヤボンド位置がチップ端部になると、例えば図では上辺側の第１エミッタ電極５７からワイヤボンド位置までのエミッタ抵抗が高くなってしまう。このため、エミッタ抵抗の低減またはチップの薄型化が進まない問題があった。
【課題を解決するための手段】
【００１６】
本発明は上述した種々の問題点に鑑みてなされたものであり、第１に、コレクタ領域となる一導電型半導体基板と、前記基板上に設けられた逆導電型のベース領域と、前記ベース領域表面に格子状に設けられた一導電型のエミッタ領域と、前記ベース領域とコンタクトする第１ベース電極と、前記エミッタ領域とコンタクトする第１エミッタ電極と、前記第１ベース電極および前記第１エミッタ電極上に絶縁膜を介して設けられ前記第１ベース電極と接続する１つの平板状の第２ベース電極と、前記第１ベース電極および前記第１エミッタ電極上に前記絶縁膜を介して設けられ前記第１エミッタ電極と接続する１つの平板状の第２エミッタ電極とを具備し、前記第２エミッタ電極下方の第１ベース電極および第１エミッタ電極は並行に複数配置され、該複数の第１ベース電極は端部で束ねられて前記第２ベース電極に接続することにより解決するものである。
【００１７】
また、前記第１ベース電極が束ねられる端部付近の第２ベース電極および第２エミッタ電極に、外部端子との接続手段が固着されることを特徴とするものである。
【００１８】
第２に、半導体基板にコレクタ領域とベース領域とエミッタ領域を設け、前記ベース領域にコンタクトする第１ベース電極と前記エミッタ領域にコンタクトする第１エミッタ電極と、前記第１ベース電極および第１エミッタ電極上に絶縁膜を介して設けられた第２ベース電極および第２エミッタ電極とを有する半導体チップと、前記半導体チップの１つの辺に沿って配置されたベース端子およびエミッタ端子と、前記ベース端子と前記第２ベース電極および前記エミッタ端子と第２エミッタ電極とをそれぞれ接続する接続手段とを具備し、前記第２エミッタ電極下方の前記第１ベース電極および第１エミッタ電極は前記１つの辺に垂直に配置されることにより解決するものである。
【００１９】
また、前記第２エミッタ電極下方の第１ベース電極および第１エミッタ電極は並行に複数配置され、該複数の第１ベース電極は端部で束ねられて前記第２ベース電極に接続することを特徴とするものである。
【００２０】
また、前記接続手段は、前記１つの辺に沿った前記半導体チップの端部付近に固着されることを特徴とするものである。
【００２１】
また、前記第２エミッタ電極下方の前記第１エミッタ電極は、前記第２エミッタ電極と前記第２ベース電極とが隣接する辺と並行に配置されることを特徴とするものである。
【００２２】
また、前記第２エミッタ電極は前記第２ベース電極より大きいことを特徴とするものである。
【発明の効果】
【００２３】
本発明によれば以下の効果が得られる。
【００２４】
第１に、２層目の電極を平板状とし、外部端子が配置されるチップ辺に対して垂直方向に、第１エミッタ電極を形成することにより、第１エミッタ電極と第２エミッタ電極の２層の電極によりワイヤボンド位置まで接続でき、チップ端部にワイヤボンドする場合であってもワイヤボンド位置から最も遠い第１エミッタ電極５７までのエミッタ抵抗を低減できる。
【００２５】
第２に、チップ端部にワイヤボンドできるので、ボンディングワイヤも短縮化でき、これによってもエミッタ抵抗の低減に寄与できる。
【００２６】
第３に、チップ端部にワイヤボンドできるので、ボンディングワイヤのループを低くでき、薄型パッケージへの実装が図れる。
【発明を実施するための最良の形態】
【００２７】
図１から図３を参照して本発明の実施の形態をｎｐｎ型のバイポーラトランジスタを例に詳述する。
【００２８】
図１は本発明の実施形態である半導体装置１０の構造を示す。図１（Ａ）は２層目の電極構造を示す平面図であり、図１（Ｂ）は１層目の電極構造と拡散領域を示す平面図である。
【００２９】
本実施形態のｎｐｎ型バイポーラトランジスタ１０は、コレクタ領域２と、ベース領域３と、エミッタ領域４と、第１ベース電極６と、第１エミッタ電極７と、第２ベース電極１６と、第２エミッタ電極１７とから構成される。
【００３０】
半導体基板１は、高濃度のｎ＋型半導体基板であり、その上に例えばｎ型エピタキシャル層を成長させるなどしてコレクタ領域２を設ける。
【００３１】
ベース領域３は、コレクタ領域２表面に設けられた１つのｐ型拡散領域である。ベース領域３表面には、格子状にｎ＋型不純物を拡散してエミッタ領域４を形成する。これによりベース領域３は図中の正方形状に示す島状に分離される。尚、島状に分離されているのは表面的な構造であり、エミッタ領域４より深く形成されるベース領域３は、深い領域で１つの連続した領域となっている。島状に分割されたベース領域３とその周辺のエミッタ領域４で形成されるセルが多数配置されて動作領域８を構成する。
【００３２】
ベース領域３およびエミッタ領域４に接続するベース電極およびエミッタ電極はそれぞれ２層構造となっている。また、図示は省略するがコレクタ領域２はコレクタ電極に電気的に接続する。
【００３３】
図１（Ａ）のごとく、２層目となる第２ベース電極１６および第２エミッタ電極１７は第１ベース電極６および第１エミッタ電極７上に第２の絶縁膜を介してそれぞれ１つづつ設けられる。第２ベース電極１６と第２エミッタ電極１７はそれぞれ平板状で隣接して配置される。第２ベース電極１６の幅は、１本のボンディングワイヤが固着できる面積があれば十分である。第２エミッタ電極１７は、第２ベース電極１６より大きく動作領域８の半分以上を覆って設けられる。
【００３４】
図１（Ｂ）のごとく、第１ベース電極６は２つのパターンからなる。すなわち島状のベース領域３と重畳するような島状のパターンの第１ベース電極６ａと、複数の島状のベース領域３を例えば縦の串で連結し、各串を動作領域８外で束ねてはしご状にしたパターンの第１ベース電極６ｂである。串を束ねた部分は第２ベース電極１６下方まで延在される。
【００３５】
第２ベース電極１６下方は島状の第１ベース電極６ａが配置され、第２エミッタ電極１７下方ははしご状の第１ベース電極６ｂが配置される。そして、各第１ベース電極６は、第１の絶縁膜に設けた第１ベースコンタクトホールＢＣ１を介してベース領域３とコンタクトする。
【００３６】
第１エミッタ電極７も２つのパターンからなる。すなわち、はしご状の第１ベース電極６の間に配置される短冊状のパターンの第１エミッタ電極７ａと、島状の第１ベース電極６の間に配置される格子状のパターンの第１エミッタ電極７ｂであり、格子状の第１エミッタ電極７ｂは短冊状の第１エミッタ電極７ａの一部に接続する。そして、各第１エミッタ電極７は、第１の絶縁膜に設けた第１エミッタコンタクトホールＥＣ１を介してエミッタ領域４とコンタクトする。
【００３７】
そして、第１エミッタ電極７ａおよび第１ベース電極６ｂの串の部分は、第２エミッタ電極と第２ベース電極とが隣接する辺と並行に配置される。
【００３８】
図２（Ａ）は、図１（Ａ）（Ｂ）を重ねた平面図である。また、図２（Ｂ）は図２（Ａ）のＡ−Ａ’線断面図であり、２層目の電極をハッチングで示す。
【００３９】
第２エミッタ電極１７下方では、エミッタ領域４は第１絶縁膜２５に設けた第１エミッタコンタクトホールＥＣ１を介して、第１エミッタ電極７ａに接続し、更に第２絶縁膜２６に設けた第２エミッタコンタクトホールＥＣ２を介して第２エミッタ電極１７に接続する。すなわち、第２エミッタ電極１７下方においては、エミッタ領域４は、第１および第２エミッタコンタクトホールＥＣ１、ＥＣ２を介してほぼダイレクトに、第２エミッタ電極１７に接続する。
【００４０】
また、第２エミッタ電極１７下方のベース領域３は、第１ベース電極６ｂと第１ベースコンタクトホールＢＣ１を介してコンタクトし、動作領域８外で束ねられて第２ベース電極側まで延在され、第２ベースコンタクトホールＢＣ２により第２ベース電極１６とコンタクトする。
【００４１】
一方第２ベース電極１６下方では、エミッタ領域４は第１エミッタコンタクトホールＥＣ１を介して格子状パターンの第１エミッタ電極７ｂとコンタクトする。そして、その第１エミッタ電極７ｂは短冊状パターンの第１エミッタ電極７ａに接続し、第２エミッタコンタクトホールＥＣ２を介して第２エミッタ電極１７に接続する。
【００４２】
また、第２ベース電極１６下方のベース領域３は、第１ベースコンタクトホールＢＣ１を介して第１ベース電極６ａとコンタクトし、第１ベース電極６ａは第２ベースコンタクトホールＢＣ２を介して第２ベース電極１６とコンタクトする。すなわち、第２ベース電極１６下方では、ベース領域３は、第２ベース電極１６と、第１および第２のベースコンタクトホールＢＣ１、ＢＣ２を介してほぼダイレクトに接続する。
【００４３】
本実施形態では、第２ベース電極１６はワイヤボンドが圧着できる面積を確保すれば十分とし、第２エミッタ電極１７はできる限りその占有面積を大きくしてエミッタ抵抗の低減に寄与している。
【００４４】
また、第２ベース電極１６および第２エミッタ電極１７が平板状であるため、ボンディングワイヤの固着位置の制限が少なく、チップを実装する際の汎用性が高まる。
【００４５】
更に、本実施形態でははしご状の第１ベース電極６ｂが動作領域８外で束ねられる付近にワイヤボンドする場合、ボンディングワイヤの固着位置からほぼ直線的に第１エミッタ電極７が延在する。これによりエミッタ抵抗の低減に寄与できるものであるが、これについて、以下に説明する。
【００４６】
図３は上記の半導体素子１０をパッケージに実装する場合を示す。図３（Ａ）は平面図であり、図３（Ｂ）は断面図である。図は一例であり外部端子としてリードを採用しているが、これに限らず、例えばセラミックなどの絶縁性基板に導電パターンを設けたチップサイズパッケージなどでも同様に適用できる。
【００４７】
図の如く外部端子２００が、１つのチップ辺（図ではチップ下辺）に沿って複数設けられ、更に、ベース端子およびエミッタ端子が共にその同一辺側の外部端子として導出するように実装する場合には、本実施形態の電極構造が有利となる。
【００４８】
本実施形態では、第１エミッタ電極７ａおよび第１ベース電極６ｂの串の部分は、第２エミッタ電極と第２ベース電極とが隣接する辺と並行に配置されている。すなわち、チップ端部に破線の位置にボンディングワイヤ１５０をワイヤボンドし、第２エミッタ電極１７および第２ベース電極１６と、外部端子２００とをそれぞれ接続することができる。そして図の如くボンディングワイヤを固着する場合、外部端子２００が配置されるチップ１０の１辺に対して垂直に短冊状の第１エミッタ電極７が配置される。つまり第１エミッタ電極７の大部分は、ボンディングワイヤ１５０直下から直線的に延在することになるため、第１エミッタ電極７の取り出し抵抗の増大を防ぐことができる。
【００４９】
従ってボンディングワイヤ１５０は必要最小限の長さでよく、広い面積の第２エミッタ電極１７と共にエミッタ抵抗の低減に寄与できる。
【００５０】
更に、第１エミッタ電極７の抵抗の増大を防ぐ電極構造でなおかつ図３（Ｂ）のごとく、チップ端部にワイヤボンドすることができ、薄型パッケージに実装することができる。ワイヤボンドにおいては、チップ端部とボンディングワイヤとが接触しないようにループ高さを設定する必要がある。このため具体的には、本実施形態と同一サイズのチップにおいてチップ中央付近にワイヤボンドする場合（破線）では、パッケージの厚みは０．９ｍｍ程度必要になる。しかし、本実施形態によれば、ワイヤボンド位置をチップ端部にすることによりワイヤボンドのループを低くできるので、パッケージ厚を例えば０．７５ｍｍ程度まで薄型化できる。
【００５１】
以上、本実施形態ではｎｐｎ型バイポーラトランジスタについて説明したが、ｐｎｐ型でも同様に実施でき、同様の効果が得られる。
【図面の簡単な説明】
【００５２】
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図３】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図４】従来技術を説明するための（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図である。
【図５】従来技術を説明するための平面図である。
【符号の説明】
【００５３】
１      半導体基板
２      コレクタ領域
３      ベース領域
４      エミッタ領域
６      第１ベース電極
７      第１エミッタ電極
８      動作領域
１０    半導体素子
１６      第２ベース電極
１７      第２エミッタ電極
２５      第１絶縁膜
２６    第２絶縁膜
５１    半導体基板
５２    コレクタ領域
５３    ベース領域
５４    エミッタ領域
５６    第１ベース電極
５７    第１エミッタ電極
５８      動作領域
６６    第２ベース電極
６７    第２エミッタ電極
１００    半導体素子
１５０    ボンディングワイヤ
２００    外部端子
ＢＣ１    第１ベースコンタクトホール
ＥＣ１    第１エミッタコンタクトホール
ＢＣ２    第２ベースコンタクトホール
ＥＣ２    第２エミッタコンタクトホール
【図１】
2005285912.tif 000003
【図２】
2005285912.tif 000004
【図３】
2005285912.tif 000005
【図４】
2005285912.tif 000006
【図５】
2005285912.tif 000007