(57)【要約】【課題】  セル内のパターン占有率を変えることなく開口部の周囲長を拡大でき、セル内のシリンダーの機械的強度を増大させることができる半導体装置および半導体装置の製造方法を提供する。【解決手段】  パターン中央にウェハが部分的に開口しないスリット１０ｂを設けることで、レジスト形状イメージ１１、すなわちウェハの開口形状は中央部にくびれのあるほぼ繭型の形状となるので、セル内のパターン占有率を変えることなく開口部の周囲長を拡大できる。また、開口部の底面の形状も中央部にくびれのあるほぼ繭型の形状となることで当該部、すなわち開口部の機械的強度を増大させることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ウェハに凹字断面形状のシリンダ型キャパシターを形成したディープサブハーフミクロン世代の半導体装置において、
前記ウェハの開口形状が中央部にくびれのあるほぼ繭型形状であることを特徴とする半導体装置。
【請求項２】
前記開口形状における中央部のくびれの数が複数であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記シリンダ型キャパシターは、ＤＲＡＭデバイスの一部であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
ウェハ上にレジストを形成し、該レジストにフォトマスクを用いてマスクパターンを転写し、フォトリソグラフィ技術を用いて前記ウェハに凹字断面形状のシリンダ型キャパシターを形成するディープサブハーフミクロン世代の半導体装置の製造方法において、
前記フォトマスクとして前記ウェハを部分的に開口させないためのスリットを中央に設けたマスクパターンを有するフォトマスクを用いることにより、前記ウェハの開口形状を中央部にくびれのあるほぼ繭型形状とすることを特徴とする半導体装置の製造方法。
【請求項５】
前記マスクパターンの形状は、矩形の中央をスリットで分断した形状であることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記マスクパターンの形状は、矩形の一対の対向する頂点近傍に切り欠きを設け、両切り欠きを横切るようにスリットで分断した形状であることを特徴とする請求項４または５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、通信装置や家電等の電気製品に組み込まれたマイクロプロセッサの高速度化、高機能化に伴い半導体装置としてのDRAM（ダイナミックランダムアクセスメモリ）にも高集積化、すなわち大容量化が要求されている。
大容量メモリのDRAMのLSI（大規模集積回路）を実現するためにメモリ・セルはますます小さくなる。しかし、メモリ・セルに用いられるキャパシターの電荷は少なくとも３０〜５０fF（フェムトファラッド：１０-15F）程度は必要となる。小さなチップ上に大容量キャパシターをどのようにして作るかが問題となる。このためにはキャパシターの表面積を大きくする、キャパシターの絶縁体を薄くする、キャパシターの絶縁体の誘電率を高くする等の方法が挙げられる。
【０００３】
これらの方法を応用してスタック・セル（コイル状にして表面積を高くする）、トレンチ・セル（トレンチを深くして表面積を上げる）、HSGセル（表面に半球状のシリコン粒を堆積して表面積を上げる）、RSTCセル（コップ状にして表面積を上げる）等の方法が挙げられる。この他、誘電率の高いSTO膜やPZT膜の開発研究が進められている。
【０００４】
例えば、本出願人による256MビットDRAMは、CMOSプロセスによる0.25μmデザイン・ルールにより13.6×24.5mmのシリコンチップ上に5億7000万個の素子を集積した。そのメモリ・セルの面積は約0.72μm2である。
【０００５】
図１２（ａ）は従来の半導体装置としてのDRAMに用いられるトレンチ・セルの断面図であり、図１２（ｂ）は図１２（ａ）に示したトレンチ・セルのクラウン型シリンダーの外観形状を示す模式図である。
図１２（ａ）に示す波線部がクラウン型シリンダーと呼ばれるキャパシターの絶縁膜である。
【０００６】
これらのクラウン型シリンダーをフォトリソグラフィー技術を用いて製造するには、フォトマスクが必要である。フォトマスクには多数のマスクパターンとしてのシリンダパターンが所定の間隔を隔てて形成されている。
【０００７】
図９は半導体装置の製造に用いられるフォトマスクの従来例を示す平面図である。図１０は半導体装置の製造に用いられるフォトマスクの他の従来例を示す平面図である。
図９はF2 1/2ピッチセルタイプのフォトマスクであり、シリンダパターンが矩形状に形成されている。図１０は８F2 1/4ピッチセルタイプのフォトマスクであり、シリンダパターンが矩形の一対の対向する頂点近傍に切り欠きを設けた形状に形成されている。図９、１０において、レジスト形状イメージがいずれも長方楕円形状を有している（いずれも光学シミュレーション結果である。）。
【０００８】
これらのシリンダパターンのピッチ、すなわち6F2 1/2ピッチおよび8F2 1/4ピッチについて説明する。
Fは、DRAMのメモリ・セル内に配置されたワードラインの配置ピッチの1/2相当を表す。メモリ・セルにおいて、最小のセル単位が2F×3F、2F×4Fの領域で繰り返されるセル構造をそれぞれ、8F2セルと呼ぶ。また、ピッチについては、１本のビットライン上に接続されたビットコンタクトの配置ピッチを１ピッチとしたときにビット線方向に平行に隣接する素子領域が1/2もしくは1/4ピッチずれて配置されるセル構造をそれぞれ「1/2ピッチセル」、「1/4ピッチセル」と呼ぶ。
【０００９】
現行の8F21/4ピッチおよび6F21/2ピッチのDRAMセルのシリンダパターンは、高密度に密集配置された縦横比1.2〜2.0の楕円開口パターン（DRAMのキャパシターの開口部の形状）である。当該シリンダパターンにおいてキャパシターの静電容量を最大限に確保する為、開口部の開口面積が最大になるような転写露光条件を用いる。
【００１０】
蓄積容量膜を成膜する開口部側壁面積を最大化する為、上記レジストパターンをエッチングマスクとして、極めて高アスペクトの深穴を加工することが行われている（例えば、特許文献１、非特許文献１参照）。
【特許文献１】特開平１０−２４２４１７号公報
【非特許文献１】「日経マイクロデバイス（１１号）」、日経ＢＰ社、２００３年１１月１日、ｐ．８６−ｐ．８７
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、高集積化に伴うデザイン・ルールの縮小にともなって、メモリ・セル領域でシリンダパターンが占有し得る面積が縮小する為、開口面積を拡大することができず、その結果として開口部の十分な周囲長が得られないことから、所望の静電容量を確保することが困難になる。
【００１２】
また、高アスペクトな微細クラウン構造を形成する場合、流体によるウェハ表面処理時に生じた表面張力がシリンダー側部への応力として作用する為、図１２（ｂ）に示すように当該パターンが倒壊するおそれがある。
【００１３】
（上記問題を生じる理由）
既存の誘電材料や電極材を用い、現行の積層構造を踏襲しながらシリンダー型キャパシターの静電容量増大を図る為、その方策としてはシリンダー開口部の周囲長を拡大し、シリンダーの深さを現行以上に更に深く加工する以外にない。
しかし、現行のシリンダー開口部は単純な長方楕円形状（図９、図１０参照）をしている為、開口部の周囲長を拡大する為には、自ずと開口面積を拡大せざるを得ない。
【００１４】
また、ピッチ固定の状況で開口面積を大きくした場合、隣接するパターン間の分離幅が著しく狭まり、良好なレジスト形状を得ることが困難になる。この状態では、エッチングの際、最近接する開口パターン同士を十分な分離マージンをもってエッチングすることが困難になる。
【００１５】
さらに、シリンダーの側壁部がアスペクト10以上の極めて高層かつ薄膜構造の形態をとる為、シリンダーの側部に作用した応力に対する機械的強度が極めて低下するという問題がある。
そこで、本発明の半導体装置および半導体装置の製造方法は、セル内のパターン占有率を変えることなく開口部の周囲長を拡大でき、セル内のシリンダーの機械的強度を増大させることができる半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
前記課題を解決するため、請求項１に記載の発明は、ウェハに凹字断面形状のシリンダー型キャパシターを形成したディープサブハーフミクロン世代の半導体装置において、前記ウェハの開口形状が中央部にくびれのあるほぼ繭型形状であることを特徴とする。
【００１７】
請求項１記載の発明によれば、パターン中央にウェハが部分的に開口しないスリットを設けることで、ウェハの開口形状は中央部にくびれのあるほぼ繭型の形状となるので、セル内のパターン占有率を変えることなく開口部の周囲長を拡大できる。
【００１８】
請求項２記載の発明は、請求項１記載の発明において、前記開口形状における中央部のくびれの数が複数であることを特徴とする。
【００１９】
請求項３記載の発明は、請求項１または２記載の発明において、前記シリンダー型キャパシターは、DRAMデバイスの一部であることを特徴とする。
【００２０】
請求項４記載の発明は、ウェハ上にレジストを形成し、該レジストにフォトマスクを用いてマスクパターンを転写し、フォトリソグラフィ技術を用いて前記ウェハに凹字断面形状のシリンダー型キャパシターを形成するディープサブハーフミクロン世代の半導体装置の製造方法において、前記フォトマスクとして前記ウェハを部分的に開口させないためのスリットを中央に設けたマスクパターンを有するフォトマスクを用いることにより、前記ウェハの開口形状を中央部にくびれのあるほぼ繭型形状とすることを特徴とする。
【００２１】
請求項５記載の発明は、請求項４記載の発明において、前記マスクパターンの形状は、矩形の中央をスリットで分断した形状であることを特徴とする。
【００２２】
請求項６記載の発明は、請求項４または５記載の発明において、前記マスクパターンの形状は、矩形の一対の対向する頂点近傍に切り欠きを設け、両切り欠きを横切るようにスリットで分断した形状であることを特徴とする。
【発明の効果】
【００２３】
パターン中央にウェハが部分的に開口しないスリットを設けることで、ウェハの開口形状は中央部にくびれのあるほぼ繭型の形状となるので、セル内のパターン占有率を変えることなく開口部の周囲長を拡大できる。また、開口部の底面の形状も中央部にくびれのあるほぼ繭型の形状となることで当該部の機械的強度を増大させることができる。
【発明を実施するための最良の形態】
【００２４】
図１は本発明の半導体装置を製造するためのフォトマスクのマスクパターンおよび光学像の一実施の形態を示す平面図である。
図２は本発明の半導体装置を製造するためのフォトマスクのマスクパターンおよび光学像の他の実施の形態を示す平面図である。
【００２５】
（本発明の特徴）
本発明は、6F2 1/2ピッチのDRAMセルのシリンダパターン（図１参照）および8F2 1/4ピッチのDRAMセルのシリンダパターン（図２参照）において、シリンダトップ（開口部）の開口形状を従来の長方楕円形状（図９、図１０参照）から中央がくびれたほぼ繭型形状にすることで、DRAMセル内のパターン占有率を変えず開口部の周囲長のみ拡大することを旨とするものである。
【００２６】
（発明の構成と動作、製法と手順等）
現行のDRAMセルシリンダマスクパターンに対し、パターン中央部に未解像スリットを挿入する。本マスクを縮小投影露光してウェハ上に転写したシリンダー開口パターンは、スリットを挿入しないものと比較して開口部の周囲長を増大することができる。露光装置としては、高NA縮小投影露光装置を用い、極めて高い解像性能と高いコヒーレント特性とを有する照明光学系を選択して転写するものとする。
【００２７】
すなわち、本発明は、ウェハ上にレジストを形成し、レジストにフォトマスクを用いてマスクパターンを転写し、フォトリソグラフィ技術を用いてウェハに凹字断面形状のシリンダー型キャパシターを形成するディープサブハーフミクロン世代の半導体装置の製造方法において、フォトマスクとしてウェハを部分的に開口させないためのスリットを中央に設けたマスクパターンを有するフォトマスクを用いることにより、ウェハの開口形状を中央部にくびれのあるほぼ繭型形状とするものである。
【００２８】
また、マスクパターンの形状は、矩形の中央をスリットで分断した形状若しくは、矩形の一対の対向する頂点近傍に切り欠きを設け、両切り欠きを横切るようにスリットで分断した形状である（両者をシェブロン形状と呼ぶ。）。
【００２９】
さらに、本発明の半導体製造方法を適用した半導体装置は、ウェハに凹字断面形状のシリンダー型キャパシターを形成したディープサブハーフミクロン世代の半導体装置において、ウェハの開口形状が中央部にくびれのあるほぼ繭型形状であるものである。また、開口形状における中央部のくびれの数が複数であってもよい。さらに、シリンダー型キャパシターは、DRAMデバイスの一部であってもよい。
【００３０】
（発明の主な効果）
シリンダー開口部内、側壁表面積を従来比で最大約20〜30％増大させることができることから、これに相当する静電容量の増大効果が見込まれる。
また、図１１（ｃ）に示すように短辺方向（Ｙ軸方向）に対し疑似Ｈ型の断面形状を取ることから、同方向への応力に対する機械的強度が高まることが予測され、図１１（ａ）に示すような高アスペクトクラウン構造の安定した加工プロセスが構築できる。尚、図１１（ａ）はDRAMのクラウン型シリンダーの断面を示す図であり、図１１（ｂ）は従来のDRAMのシリンダーの外観形状を示す図であり、図１１（ｃ）は本発明のシリンダーの外観形状を示す図である。
【００３１】
（上記効果が得られる理由）
図３（ａ）は、スリット幅（図１、図２参照）を変化させたときのマスクレイアウトにおける光学像を、シミュレーションによる光強度分布計算から算出した図であり、図３（ｂ）はマスクパターンの位置関係を示す図である。
図３（ａ）において、横軸はマスク上のスリット幅（L1）を示し、縦軸は中央くびれ部の開口度（L2）を示す。
【００３２】
プロセス条件に相当する光強度のスライスレベルは、隣接するパターン間の最小寸法（図３（ｂ）のL3）を固定値として決定する。
図４に現行の楕円型シリンダパターンと比較して、パターン中央に一箇所のくびれを持つシリンダーの開口部のパターンを示す（8F21/4ピッチセル内接２円近似）。同図におけるシリンダーの開口部４３の形状は、現行の楕円パターン４０に内接する２つの内接円４１、４２の集合体とする。同図における各内接円４１、４２の中心点４１ａ、４２ａが、中心点４４から各々距離ｂだけ離れた状態で重なるものとして近似する。
【００３３】
図５に現行の楕円型シリンダパターンと比較して、パターン中央に二箇所のくびれを持つシリンダーの開口部のパターンを示す（8F2 1/4ピッチセル内接３円近似）。
同図におけるシリンダーの開口部５４の形状は、現行の楕円パターン５０に内接する３つの内接円５１、５２、５３の集合体とする。同図における各内接円５１、５２、５３の中心点５１ａ、５２ａ（５５）、５３ａが、中心点５５からｂ‘だけ離れた状態で重なるものと近似する。
【００３４】
図６に現行の楕円型シリンダパターンと比較して、パターン中央に一箇所のくびれを持つシリンダーの開口部のパターンを示す（６F2 1/2ピッチセル内接２円近似）。
同図におけるシリンダーの開口部６０の形状は、現行の楕円パターン６１に内接する２つの内接円６２、６３の集合体とする。同図における各内接円の中心点６２ａ、６３ａが、中心点６６からｂだけ離れた状態で重なるものと近似する。
【００３５】
図７に現行の楕円型シリンダパターンと比較して、パターン中央に二箇所のくびれを持つシリンダーの開口部のパターンを示す（6F2 1/2ピッチセル内接３円近似）。
同図におけるシリンダーの開口部７０の形状は、現行の楕円パターン７１に内接するつの内接円７２、７３、７４の集合体とする。同図における各内接円の中心点７２ａ、７３ａ、７４ａが、中心点からｂだけ離れた状態で重なるものと近似する。
よって、ほぼ繭型形状のくびれ度合いは、ｂ（ｂ‘）値の大きさに依存する。
【００３６】
図８（ａ）に6F2 1/2ピッチセルのシリンダパターン（内接２円近似）のくびれ度合いに対する周囲長の依存度を示し、図８（ｂ）に6F2 1/2ピッチセルのシリンダパターン（内接３円近似）のくびれ度合いに対する周囲長の依存度を示す。
図８（ａ）、（ｂ）より、ｂ値が０では、事実上ほぼ繭型のパターンはくびれ無しの形状となり、従来の長円パターンと等価になる。ｂ値を大きくするに従い、繭型パターンのくびれ度合い（くびれ数）が増し、これにともなって周囲長は指数関数的に増大する。ｂ値が取り得る上限値はF/2で、0.11μm 世代のDRAMでは、最大ｂ＝0.55μmとなり、ここではパターン当該部のくびれ度合いと、取り得る周囲長とが最大となる。
本プロセス技術により、シリンダパターンの周囲長は、くびれの無い場合に比較して、最大20〜30％拡大する。
【実施例１】
【００３７】
本出願人は、最小加工線幅0.13um で1/2ピッチ6F2セル構造を持つ512Mbit DRAM Ａマスク(開発完了)と、1/4ピッチ8F2セル構造を持つ256Mbit DRAM Jマスクファミリ(量産中)をビークルと位置づけ、開発・量産を行っている。
DRAMは、加工線幅をより微細化しメモリセルサイズを縮小することで、Siウエハ単体から取得できるチップ数を増やし、チップ単価を下げることでコスト競争力を高めるという戦略をとっている。
【００３８】
一方、セルサイズの縮小に伴って、蓄積容量電極が確保し得る静電容量は減少し、必要十分なDRAMの記憶保持特性を維持することが困難になる。更に、セルサイズを8F2(2F×4F)から6F2(2F×3F)に縮小した場合、キャパシターの蓄積容量は、同デザイン・ルール上で約２〜３割減少する為、誘電膜や電極材に新規材料を適用したり、誘電膜の被覆面積を拡大する為、円筒状に加工した蓄積電極部の高さ(深さ)をさらに伸長する必要があるが、いずれの方策も新規のプロセス加工技術を要する為、技術障壁は極めて高い。
【００３９】
本出願人は、上記プロセス世代のキャパシター素子として、絶縁膜に底辺が楕円の深穴を加工し（図１１(a)の波線部）、この内壁に誘電膜と導電膜とを形成して蓄積電極とするシリンダータイプを採用している。
更に大きな蓄積容量を確保する為には、誘電膜・電極材料を変えず、キャパシターとして機能する誘電膜を被覆させる為の深穴のアスペクト比を増大させる(掘り込み深さ１１０をより深くする)ことで、誘電膜の被覆面積Ｓ(開口部の周囲長１１１×掘り込み深さ１１０)を大きくしている（図１１(b)）。ただし、高アスペクトの深穴加工には、より高度なエッチング技術が必要となり、加工の限界を超えた高アスペクト加工を実現する事はできない。
【００４０】
本発明により、円筒型キャパシターの（開口部）上・底面部の形状を、２円内接型、もしくは３円内接型のほぼ繭型形状にすることで、開口部の周囲長を最大20〜30％拡大できる（図１１(c)）。結果として、新規の高誘電膜や電極材を適用することなく、従来の加工形状を維持した状態で、シリンダーのアスペクトを変えずに蓄積容量を理論上最大で20〜30％拡大させることができる。
【実施例２】
【００４１】
本出願人は、最先端DRAMプロセスの開発ビークルとして、1/4ピッチ8F2セル構造を持つ最小加工線幅0.11μmのDRAMである１Gbit DRAM の開発試作を行っている。
ここでも、セルサイズの縮小に伴って、蓄積容量電極が確保し得る静電容量は減少し、必要十分なDRAMの記憶保持特性を維持することが困難になる。
本出願人は、誘電膜・電極材料を変えず、従来と同等のアスペクト比でより多くの蓄積電荷を確保できるクラウン型キャパシター（シリンダー部の外壁と内壁に誘電膜を被覆させて誘電膜の被覆面積を拡大する）の開発を進めている（図１２(a)：波線部）。
【００４２】
しかし、高アスペクトであるにも関わらず、円筒状の内壁厚が極めて薄い為、側部からの横断的な応力に対する機械的強度が極めて弱い。この為、局所的に、当該部が倒壊する不良が発生する（図１２(b)：１２１）。
現行では、円筒型キャパシター(クラウン型)の上・底面は縦長長円のドーナッツ型形状であるが、短辺方向に高密度に密集している為、Wet（ウェット）プロセス等で反応薬液や水の表面張力が短辺側で最大化され、当該部を倒壊させるものと考えられる。
【００４３】
本発明において、円筒型キャパシター(クラウン型)の上・底面部の形状を、２円内接型、もしくは３円内接型のほぼ繭型形状にすることで、繭の張り出し部が支えとなって短辺方向の応力に対する耐性が増し、倒壊を抑止できることが期待される。
【００４４】
（本発明を想到するに至った経緯）
DRAMデバイスの蓄積容量電極（以下キャパシター）では、ギガビットスケールの高集積DRAMの場合、少なくとも30フェムトファラッド以上の静電容量を確保する必要がある。しかし、素子の集積度が向上するに伴い、レイアウト上セル内におけるキャパシタパターンの占有面積は減少する。これは、凹字断面構造を持つシリンダー型キャパシターにおいて、開口部の周囲長を拡大することが困難になることを意味し、シリンダー内部の表面積拡大が見込めない為、静電容量の増大は困難になる。
【００４５】
現行の半導体各社では、デザイン・ルールの縮小と静電容量の確大というジレンマを解消すべく、シリンダーの側壁を高くし、内壁と外壁をキャパシター領域として共用するクラウン型に注力している。本プロセスでは、高アスペクトな微細クラウン構造を実現する為に、垂直性よく深い開口を実現するエッチング技術の開発と、シリンダー側壁側部への応力に対する機械的強度の増強を図る必要があるが、プロセス的な難易度は共に極めて高い。
【００４６】
本発明は、6F2 1/2ピッチの0.13μm DRAMセルのシリンダパターンにおいて、リソグラフィ工程におけるシリンダパターン形成方法の改良により、現行のシリンダー形成プロセスを変更せずに、必要十分な蓄積容量電極の静電容量を確保することを旨としている。また、この技術は8F2 1/4ピッチセルタイプに対しても有効である。
【図面の簡単な説明】
【００４７】
【図１】図１は本発明の半導体装置を製造するためのフォトマスクのマスクパターンおよび光学像の一実施の形態を示す平面図である。
【図２】図２は本発明の半導体装置を製造するためのフォトマスクのマスクパターンおよび光学像の他の実施の形態を示す平面図である。
【図３】（ａ）は、スリット幅を変化させたときのマスクレイアウトにおける光学像を、シミュレーションによる光強度分布計算から算出した図であり、（ｂ）はマスクパターンの位置関係を示す図である。
【図４】現行の楕円型シリンダパターンと比較して、パターン中央に一箇所のくびれを持つシリンダーの開口部のパターンを示す図である（8F2 1/4ピッチセル内接２円近似）。
【図５】に現行の楕円型シリンダパターンと比較して、パターン中央に二箇所のくびれを持つシリンダーの開口部のパターンを示す図である（8F2 1/4ピッチセル内接３円近似）。
【図６】現行の楕円型シリンダパターンと比較して、パターン中央に一箇所のくびれを持つシリンダーの開口部のパターンを示す図である（6F2 1/2ピッチセル内接２円近似）。
【図７】現行の楕円型シリンダパターンと比較して、パターン中央に二箇所のくびれを持つシリンダーの開口部のパターンを示す図である（6F2 1/2ピッチセル内接３円近似）。
【図８】（ａ）は6F2 1/2ピッチセルのシリンダパターン（内接２円近似）のくびれ度合いに対する周囲長の依存度を示し、（ｂ）は6F2 1/2ピッチセルのシリンダパターン（内接３円近似）のくびれ度合いに対する周囲長の依存度を示す図である。
【図９】半導体装置の製造に用いられるフォトマスクの従来例を示す平面図である。
【図１０】半導体装置の製造に用いられるフォトマスクの他の従来例を示す平面図である。
【図１１】（ａ）はDRAMのクラウン型シリンダーの断面を示す図であり、（ｂ）は従来のDRAMのシリンダーの外観形状を示す図であり、（ｃ）は本発明のシリンダーの外観形状を示す図である。
【図１２】（ａ）は従来の半導体装置としてのDRAMに用いられるトレンチ・セルの断面図であり、（ｂ）は（ａ）に示したトレンチ・セルのクラウン型シリンダーの外観形状を示す模式図である。
【符号の説明】
【００４８】
１０、１０ａ、１０ｂ    マスクパターン
１０ｃ    スリット
１１    光学シミュレーション結果（レジスト形状イメージ）
【図１】
2005166727.tif 000003
【図２】
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【図３】
2005166727.tif 000005
【図４】
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【図５】
2005166727.tif 000007
【図６】
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【図７】
2005166727.tif 000009
【図８】
2005166727.tif 000010
【図９】
2005166727.tif 000011
【図１０】
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【図１１】
2005166727.tif 000013
【図１２】
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